Brevet FR2520173A1 — publié le 19830722

ZO 173 La présente invention concerne les circuits numé- riques de décalage de niveau, et plus précisément, des cir- cuits de décalage de niveau de type métal-oxyde-semi-conduc- teur-complémentaire CMOS à faible consommation d'énergie. , On réalise souvent des circuits intégrés tels que des mémoirs passives programmables effaçables à l'aide de la technologique métal-oxyde-semi-conducteur complémen- taire CMOS car la dissipation d'énergie peut alors être très faible D'autres techniques de fabrication, telles que les technologies métaloxyde-semi-conducteur à canal p ou N ou la technologie bipolaire peuvent consommer une quantité d'énergie qui peut être au moins dix fois supé- rieure à celle des dispositifs comparables CMOS. Dans une mémoire passive programmable et effaça- ble, il-faut en général une tension relativement élevée (de l'ordre de 20 volts) pour l'injection d'électrons dans la grille flottante afin que le dispositif puisse être pro- grammé Cependant, la plupart des fonctions logiques sont mises en oeuvre à des tensions bien plus basses, par exemple 5 volts Ainsi, un circuit numérique de décalage de niveau est nécessaire pour la transformation du niveau de tension de 5 volts (qui peut correspondre à un niveau logique élevé ou "l")en un niveau plus élevé de tension tel que 20 volts, lors de la programmation de la mémoire. La figure 1 des dessins annexés est un schéma électrique d'un exemple de circuit numérique connu de dé- calage de niveau Ce circuit a une paire de transistors complémentaires, l'un à canal N et l'autre à canal p, assurant l'inversion d'un signal numérique reçu Le signal inversé est alors inversé à nouveau par une seconde paire de tran- sistors complémentaires La seconde paire de transistors est reliée en général à une tension d'alimentation accrue afin qu'elle transmette la tension accrue de sortie Cette confi- guration présente un inconvénient car, lorsque l'état du signal à l'entrée de la seconde paire est tel que le tran- sistor à canal N est mis à l'état conducteur, le transistor à canal p est aussi habituellement mis à l'état conducteur ZO 173 2. à cause des tensions de seuildes transistorsà canal p en général Lorsque les deux transistors de la paire conduisent, un circuit de circulation du courant est formé entre l'ali- mentation et la masse, si bien qu'une quantité indésirable d'énergie est consommée. Un des critères essentielspour la réduction au minimum de l'énergie consommée par un tel dispositif est la suppression de tout trajet pour la circulation d'un courant continu entre l'alimentation et la masse lorsque les si- lo gnaux d'entrée ne sont pas à l'état de transition Etant donné les caractéristiques des circuits connus de décalage de niveau cependant, de l'énergie peut être dissipée dans la seconde paire de transistors complémentaires même lors- que les signaux d'entrée restent constants. L'invention concerne un circuit numérique de dé- calage de niveau permettant la formation sous forme intégrée de circuits ayant des différences importantes entre des tensions d'alimentation, par mise en oeuvre de la technolo- gie CMOS et avec en pratique conservation d'une consomma- tion pratiquement nulle d'énergie en courant'continu. Un circuit selon le mode de réalisation avantageux de l'invention comprend une paire de transistors complémentai- res avec une bascule couplée à au moins l'un des transistors. La paire de transistors est reliée à une alimentation dont la tension est supérieure à la tension d'alimentation des étages logiques précédents afin que le niveau de tension des signaux numériques transmis à la sortie de la paire complé- mentaire soit décalé à une valeur plus élevée Lorsque l'état logique d'un signal numérique d'entrée est tel que l'un des transistors de la paire complémentaire est mis à l'état conducteur, la bascule du circuit selon l'invention assure la mise À l'état non conducteur de l'autre transistor lorsque la transition d'entrée est terminée Ainsi, tous les circuits de circulation d'un courant continu entre l'alimentation et la masse sont interrompus et aucune énergie n'est pratique- ment consommée entre les transitions des signaux d'entrée. D'autres caractéristiques et avantages de l'in- 252 '0 173 vention ressortiront mieux de la description qui va suivre, faite en référence au dessin annexé sur lequel: la figure 1 est un schéma électrique d'un exem- ple de circuit numérique de décalage de niveau de type con- nu; la figure 2 est un schéma électrique d'un cir- cuit numérique de décalage de niveau selon un mode de réali- sation avantageux de l'invention; et la figure 3 est un diagramme des temps repré- sentant les variations de tension à différents noeuds du circuit de la figure 2 pendant les transitions du signal d'entrée - La figure 1 représente un exemple d'un circuit numérique de décalage de niveau 10 de type connu Ce circuit 10 a un premier circuit 12 d'inversion qui comporte un transistor MOS 14 à canal p et un transistor MOS 16 à canal n, formant une paire complémentaire CMOS La source du tran- sistor 14 est reliée à une première alimentation de tension Vcc, et la source du transistor 16 est à la masse alors que les drains des transistors 14 et 16 sont reliés à une sortie 18 Dans cet exemple, la tension d'alimentation V est égale ce à 5 volts. Des signaux numériques d'entrée VI sont transmis à une entrée 20 qui est reliée aux grilles des transistors 14 et 16 Lorsque le niveau de la tension du signal numérique d'entrée 20 est élevé (par exemple 5 volts, correspondant à un état logique élevé ou " 1 "), le transistor 16 est mis à l'état conducteur, si bien qu'il fait passer le signal de sortie 18 à la tension de la masse qui correspond à un état logique de faible niveau, c'est-à-dire que le signal d'entrée est inversé Lorsque la tension d'alimentation Vcc et la tension de l'état logique élevée sont toutes deux égales à volts, un signal d'entrée de niveau logique élevé provoque aussi l'arrêt de la conduction du transistor 14 Lorsque ce dernier ne conduit pas alors que le transistor 16 conduit, aucun circuit n'est formé pour la circulation d'un courant continu entre l'alimentation Vcc et la masse, et la quantité d'énergie consommée par le circuit 12 d'inversion est négli- geable Inversement, lorsqu'un signal d'entrée de faible niveau logique (par exemple zéro volt) est transmis, le transistor 14 est mis à l'état conducteur et le transistor 16 à l'état non conducteur, si bien que le signal de la sor- tie 18 est mis à peu près à la tension d'alimentation Vcc P représentant un niveau logique élevé. Le circuit 10 comprend un second circuit d'inver- sion 22 destiné à décaler le niveau de la tension des si- gnaux d'entrée 20 et comportant une paire de transistors com- plémentaires CMOS 24 et,26 à canal p et N respectivement. Le circuit 22 d'inversion inverse à nouveau les circuits inversés de la sortie 18 afin que les signaux numériques trans- mis à la sortie 28 du circuit 10 de décalage de niveau ne soient pas inversés par rapport à l'état logique des signaux reçus à l'entrée 20 Le circuit 22 d'inversion est relié à une seconde alimentation de tension Vpp ayant un niveau de pp tension supérieur à celui de l'alimentation Vcc, 25 volts habituellement. Un signal numérique d'entrée 20 de niveau logique élevé est inversé à un faible niveau logique à la sortie 18 et provoque alors la conduction du transistor 24 à canal p du circuit 22, si bien que le signal de la sortie 28 est pratiquement au niveau de la tension de la seconde alimenta- tion V,soit 25 volts environ De cette manière, le circuit pp décale le niveau des circuits numériques de niveau logique élevé de 5 à 25 volts. Cependant, si le signal numérique à l'entrée 20 -a un faible niveau logique, il est inversé à un niveau logi- que élevé à la sortie 18, si bien que le transistor 26 à canal N du circuit 22 est mis à l'état conducteur et fait passer le signal à la sortie 28 à la masse représentant un niveau logique faible Comme le niveau de tension d'un niveau logique élevé en 18 correspond à peu près à la tension d'ali- mentation Vcc ( 5 volts), le niveau de tension du niveau logi- que élevé du fil 18 est insuffisant pour que le transistor 24 à canal p qui est relié à une source de tension bien supé- 252-0 173 rieure Vpp de 25 volts, soit mis à l'état non conducteur. Ainsi, lorsque le transistor 26 est mis à l'état conducteur, la tension entre la grille et la source du transistor 24 est d'environ -20 volts et dépasse sa tension de seuil En conséquence, le transistor 24 continue à conduire et ferme le circuit pour la circulation du courant entre 1 alimenta- tion à la tension Vpp et la masse par l'intermédiaire des deux transistors 24 et 26 En conséquence, une quantité excessive d'énergie est consommée dans ces conditions de régime permanent. La figure 2 représente un mode de réalisation avan- tageux d'un circuit numérique de décalage de niveau selon l'invention, portant la référence générale 40 Ce circuit consomme une quantité d'énergie faible ou nulle par circu- lation d'un courant continu dans des conditions de régime permanent Ce circuit 40 peut être utilisé par exemple pour le couplage d'un circuit logique à tension relativement faible à des mémoires passives programmables et effaçables afin qu'il applique les tensions élevées nécessaires à l'injection d'électrons dans les grilles flottantes d'une telle mémoire lorsqu'elle doit être programmée Il faut cependant noter que ce circuit de décalage de niveau a de nombreuses applica- tions à d'autres circuits logiques, mettant en oeuvre au moins deux alimentations à des tensions différentes Une autre ap- plication est par exemple celle d'un circuit dans lequel le niveau logique d'entrée est inférieur à la tension d'alimen- tation du circuit d'inversion. Dans le mode de réalisation représenté, le circuit numérique 40 de décalage de niveau est formé comme partie d'une paillette d'un circuit intégré monolithique Le circuit de décalage à un circuit 42 d'inversion qui comprend un transistor 44 à canal p et un transistor 46 à canal N formant une paire de transistors complémentaires CMOS La source du transistor 44 est reliée à une alimentation à une tension V cc ( 5 volts à nouveau), alors que la source du transistor 46 est reliée à la masse Le circuit numérique 40 de décalage a son entrée 48 reliée aux grilles des transistors 44 et 46 du circuit 42 d'inversion Les drains des transistors 44 et 46 sont reliés à une sortie 50 qui est elle-même reliée aux gril- les d'une autre paire de transistors CMOS d'un circuit d'in- version 52, cette sortie transmettant ainsi le signal d'en- trée de ces grilles Les transistors CMOS du circuit 52 d'in- version comportent un transistor 54 à canal p et un transis- tor 56 à canal N qui sont aussi reliés à l'alimentation à la tension V' et à la masse respectivement La connexion cc de la sortie 50 des transistors 44 et 46 aux grilles des transistors 54 et 56 forme unnoeud A alors que la sortie des transistors 54 et 56 forme un noeud B. Sur la figure 2, on a représenté le circuit 40 de décalage avec un circuit 42 d'inversion par raison de commodité Ce circuit a pour rôle de compléter la double in- version du niveau logique du signal d'entrée 48 afin qu'il donne un signal de même niveau logique à la sortie 68 En pratique, le circuit d'inversion peut être incorporé au circuit précédant le circuit de décalage Le circuit d'in- version 42, comme l'indique la description qui suit, ne par- ticipe pas à la fonction de décalage de niveau. Le circuit numérique 40 de décalage de niveau comporte en outre une bascule 58 qui décale le niveau de tension des signaux d'entrée de niveau logique élevé à un niveau de tension plus élevé et qui bloque des transis- tors particuliers à l'état non conducteur afin que les cir- cuits de circulation d'un courant provoquant une consomma- tion d'énergie soient éliminés La bascule 58 est reliée aux circuits 42 et 52 d'inversion et elle comporte une paire de transistors 60 et 62 à canal p à montage croisé La source de chacun des -deux transistors 60, 62 est reliée à une secon- de alimentation à une tension Vpp qui, dans l'exemple considé- rés est encore d'environ 25 volts La sortie du transistor , formée par le drain de celui-ci, est reliée à la grille du transistor 62 qui lui, est relié au noeud C De même, la sortie du transistor 62 est reliée à la grille du transistor , à un noeud D La bascule 58 a en outre un transistor 64 d'isolement à canal N qui relie la sortie du circuit 42 252 O I 73 d'inversion, au noeud A, à la grille du transistor 60 et à la sortie du transistor 62, au noeud D De même, un second tran- sistor 66 d'isolement à canal N relie la sortie du circuit 52 d'inversion, au noeud B, à la grille du transistor 62 et à la sortie du transistor 60, au noeud C Les grilles des transistors 64 et 66 sont reliées à l'alimentation de ten- sion Vce Enfin, le circuit 40 de décalage de niveau a une sortie 68 qui transmet des signaux numériques dont le niveau est décalé, au noeud C. On considère maintenant le fonctionnement géné- ral du circuit numé rique 40 de décalage de niveau et on peut par exemple supposer qu'un signal numérique d'entrée de ni- veau logique faible est présent à l'entrée 48 du circuit 42 d'inversion On suppose aussi que des signaux numériques d'entrée de niveaux Iogiques faible et élevé ont des tensions de O et 5 volts respectivement Ainsi, un signal de faible niveau logique à l'entrée 48 est inversé par le circuit 42 sous forme d'un signal de niveau logique élevé au noeud A puisque le transistor 44 est mis à l'état conducteur et le transistor 46 à l'état non conducteur, le noeud A étant ainsi mis à la tension V' de l'alimentation à 5 volts Comme un cc signal de niveau logique élevé de 5 volts est présent au noeud A, le transistor 56 du second circuit 52 d'inversion est mis à l'état conducteur, si bien que le noeud B passe à la masse qui représente le signal de faible niveau logique. Comme le transistor 56 à canal N est mis à l'état conducteur, il est souhaitable que les transistors 54 et 60 à canal p (reliant le transistor 56 aux alimentations Vcc ou V respectivement) soient tous deux mis à l'état non conducteur afin qu'aucun circuit ne soit formé vers la masse pour la circulation d'un courant continu Il apparaît que le transistor 54 à canal p du circuit 52 d'inversion est mis à l'état non conducteur puisque le noeud A est à 5 volts (niveau logique élevé) et la tension entre grilles et source du transistor 54 est nulle, puisque la tension d'alimentation Vcc est aussi de 5 volts. Le circuit de la figure 2 b aussi un fonctionne- ment tel que le transistor 60 à canal p est mis aussi à l'état 252 O 173 non conducteur Comme le noeud B est à un état logique faible (zéro volt), le noeud C est aussi à zéro volt puisque le transistor 66 d'isolement conduit puisque la tension d'ali- mentation V cc est appliquée à sa grille (Un signal numéri- que-de faible niveau logique, à la sortie 68 du circuit 40, constitue l'état voulu de sortie pour un signal numérique de faible niveau logique à l'entrée 48) La tension nulle au noeud C est renvoyée à la grille du transistor 62, si bien que celui-ci conduit En conséquence, le noeud D est mis à une tension d'alimentation d'environ VJ, c'est-à-dire 25 volts. La grille du transistor 60 est reliée au noeud D, le transis- tor 60 ne conduit pas puisque la tension entre grilles et source de ce transistor est nulle De cette manière, le tran- sisto r 62 joue le rôle d'une bascule qui maintient le transis- tor 60 à canal p à l'état non conducteur lorsque le transis- tor complémentaire 56 à canal N conduit Comme les deux tran- sistors 54 et 60 ne conduisent pas, aucun circuit n'est for- mé pour la circulation d'un courant de dissipation d'éner- gie entre les sources aux tensions d'alimentation V et V' cc pp et la masse par l'intermédiaire du transistor 56 qui est à l'état conducteur. Comme le noeud d'entrée A est à 5 volts et la grille du transistor d'isolement 64 est reliée à l'alimenta- tion Vcc de 5 volts, la tension entre la grille et la source du transistor 64 est à peu près nulle, si bien que ce tran- sistor est mis à l'état non conducteur et isole le noeud 4 et les circuits 42 et 52 d'inversion de la tension élevée au noeud D Le transistor 46 à canal N du circuit 42 d'in- version, qui n'est pas à l'état conducteur est ainsi proté- gé car une tension de 25 volts peut dépasser la tension de claquage de ce transistor 46 Grâce à la protection assurée par le transistor 64 d'isolement, le transistor 46 peut Atre formé avec une faible tension de claquage Il peut donc avoir -de plus petites dimension et la densité d'implantation du circuit numérique 40 sur le circuit paillette monolithique peut être accrue L'isolement du noeud A de la tension élevée empêche aussi la formation d'un circuit de circulation d'un courant continu dans le transistor 44 à canal p entre les deux ZO 173 alimentations aux tensions Vpp et Vcc Lorsqu'un signal numérique de niveau logique éle- vé est présent à l'entrée 48 du circuit 40, le transistor 46 à canal N est mis à l'état conducteur et le transistor 44 à l'état non conducteur, si bien que le signal de l'en- trée 48 est inversé et forme un signal de faible niveau logi- que au noeud A Comme ce noeud A est à une tension de zéro volt, le transistor 56 à canal N est mis à l'état non conduc- teur et le transistor 54 à canal p à l'état conducteur, si bien que le noeud B passe à la tension d'alimentation VCCY c'est-à-dire à un niveau logique élevé. Le faible niveau logique du noeud A est transmis par le transistor 64 au noeud B qui provoque la mise à l'état conducteur du transistor 60 Lorsque ce transistor 60 con- duit, le noeud C et la sortie 68 du circuit 40 de décalage sont mis à la tension d'alimentation Vpp, c'est-à-dire à volts, si b'ien que le niveau logique élevé de 5 volts à l'entrée 48 est transformé en niveau logique élevé à 25 volts voulu à la sortie 68 La tension élevée de la sortie 68 fait passer le transistor 66 d'isolement à l'état non conducteur puisque la tension entre la grille et la source est alors négative Comme le transistor 66 d'isolement ne conduit pas, le transistor 56 qui ne conduit pas est protégé contre un claquage sous l'action de la tension élevée du noeud C et un trajet ne peut pas se former pour la circulation d'un courant continu entre les deux alimentations aux tension VI pp et V La tension de 25 volts au noeud C assure aussi la cc mise à l'état non conducteur du transistor 62 à canal p, si bien qu'aucun trajet de circulation d'un courant continu n'est formé entre l'alimentation à la tension Vpp et les transistors 64 et 46 qui conduisent par l'intermédiaire du transistor 62 à canal p Ainsi, le transistor 60 de la bascu- le 58 maintient le transistor 62 à l'état non conducteur lorsque le transistor 46 est mis à l'état conducteur Ainsi, comme dans le cas d'un faible niveau logique à l'entrée, la consommation d'énergie consommée lorsque le signal d'entrée est à un niveau logique élevé est pratiquement nulle. 1.0 Le circuit numérique 40 de décalage de niveau peut fonctionner suivant deux modes différents Dans le pre- mier mode, la tension d'alimentation est maintenue à 25 volts comme décrit précédemment Dans un autre mode de réalisation, la tension d'alimentation Vpp peut être maintenue à la même valeur que la tension d'alimentation V (c'est-à-dire 5 volts environ) pendant que le niveau logique du signal numérique d'entrée présente une transition Lorsque le signal numérique d'entrée a atteint l'état de régime permanent, la tension îa d'alimentation Vpp peut être portée à la valeur plus élevée de 25 volts Le maintien de la tension de l'alimentation VX pp à une valeur réduite permet une réduction de la consommation d'énergie pendant les transitions du signal d'entrée, si bien que le fonctionnement de la bascule 56, assurant l'absence de dissipation d'énergie en dehors des transitions du signal d'entrée, est complété. L'énergie consommée dans le circuit 40 peut être estimée par calcul de la capacité totale c auxnoeuds, de la transition de tension v et de la fréquence moyenne des transitions f La consommation estimée d'énergie P est re- présentée sous la forme P = 1/2 cv 2 f Cette énergie est celle qui est utilisée pour la charge et la décharge des capacités internes du circuit. La figure 3 représente la variation de la ten- sion au cours du temps en divers noeuds du circuit 40 de dé- calage lorsqu'un signal numérique d'entrée, au noeud A, passe d'un faible niveau logique à un niveau logique élevé et revient à un faible niveau logique La tension à la sor- tie 68 (noeud C) est représentée par la forme d'onde VO La tension de la seconde alimentation VX est égale à VX pp c ( 5 volts) afin que la relation entre les formes d'onde apparais- se plus clairement. Pendant une transition d'un premier état logique à un autre, à l'entrée, un transistor de chaque paire complé-. mentaire est en cours de passage à l'état non conducteur alors que l'autre transistor de la paire est en cours de passage à l'état conducteur et inversement Par exemple, pendant une il transition du signal d'un niveau logique élevé à un faible niveau logique, le transistor 60 est mis à l'état non con- ducteur et le transistor 56 à l'état conducteur Ainsi, les transistors 56 et 66 peuvent être nécessairesppour la trans- mission du courant transmis par le conducteur 60 à canal p. Ainsi, les transistors 56 et 66, dans ce mode de réalisa- tion avantageux, sont choisis de manière qu'ils puissent transmettre un courant suffisant pour l'alimentation du tran- sistor 60 pendant une telle transition, si bien que le noeud C est mis rapidement à la tension de la masse étant donné la circulation du courant dans le transistor 56 De cette ma- nière, le transistor 62 est mis à l'état conducteur, si bien que le transistor 60 est mis à l'état non conducteur, comme décrit précédemment De même, les transistors 46 et 64 à canal N sont choisis de manière qu'ils puissent transmettre le courant formé par le transistor 62 pendant la transition inverse du signal d'entrée, afin que le noeud B soit mis à une tension suffisamment faible pour que le transistor 60 passe à l'état conducteur et le transistor 62 à l'état non conducteur. En outre, dans un mode de réalisation avantageux, le transistor 60 est réalisé afin qu'il puisse transmettre un courant bien plus intense que le transistor 62 Le signal de sortie du transistor 60, comme indiqué par la référence 68, est destiné à être raccordé à d'autres dispositifs, si bien qu'il peut avoir à charger les capacités internes d'au- tres dispositifs D'autre part, le transistor 62 n'a qu'à charger les capacités internes des transistors 44, 46 et 64 *et les capacités de grille des-transistors 60, 54 et 56. Les grilles des transistors d'isolement 64 et 66 sont polarisées à la tension d 'alimentation V' si bien cc que les deux transistors 64 et 66 ont des tensions convena- bles de claquage assurant l'isolement nécessaire. Il est bien entendu que l'invention n'a été dé- crite et représentée qu'à titre d'exemple préférentiel et qu'on pourra apporter toute équivalence technique dans ses éléments constitutifs sans pour autant sortir de son cadre. Z 0173 Par exemple' les transistors à canal N peuvent remplacer les transistors à canal p et inversement En outre, des éléments peuvent être retirés du mode de réalisation avan- tageux de la figure 2, les fonctions logiques fondamentales étant cependant conservées Par exemple, le transistor 66 d'isolement et le transistor complémentaire 54 à,canal p peuvent être supprimés Le transistor 66 est incorporé afin qu'il permette la réalisation du transistor 56 à canal p avec une dimension plus faible que celle qui serait néces- saire si le transistor 56 devait résister à une plus grande tension de claquage Le transistor 54 à canal P est plus ra- pide que le transistor 60 à canal p et il est réalisé afin qu'il élève rapidement la tension à la sortie 68 pendant la transition de O à 5 volts jusqu'à ce que la bascule 58 ver- rouille le signal de sortie et l'amène à la tension maximale de 25 volts La vitesse que doit avoir le transistor 60 est alors réduite, si bien que l'intensité du courant néces- saire est aussi réduite. Il faut ainsi noter que le transistor 60 de la bascule 58 et le transistor 56 du circuit 52-d'inversion, dans le mode de réalisation représenté, forment une paire de transistors complémentaires destinés à décaler la tension des signaux numériques d'entrée La bascule 58 maintient le transistor 60 à l'état non conducteur lorsque le transistor 56 conduit afin qu'il empêche la formation d'un circuit permettant la circulation d'un courant continu à la masse. D'autres modes de réalisation peuvent être réalisés, avec des configurations particulières qui dépendent de l'applica- tion considérée. REVENDICATIONS 1 Circuit de décalage de niveau destiné à être utilisé avec une alimentation et à décaler le niveau de tension de signaux numériques, ledit circuit étant caracté- risé en ce qu'il comprend une entrée ( 48) de signaux numériques, une sortie ( 68) de signaux numériques décalés, des premier et second transistors complémen- taires ( 54, 56), ayant chacun une entrée reliée à l'entrée -10 du signal et une sortie reliée à la sortie du signal, le premier transistor étant relié à l'alimentation et la sortie du premier transistor transmettant des signaux numériques de niveau particulier de tension d'après le niveau de tension transmis par l'alimentation au premier transistor, et une bascule ( 58) destinée à maintenir le premier transistor à l'état non conducteur lorsque le second transis- tor est à l'état conducteur afin que la dissipation d'éner- gie par circulation d'un courant continu dans les transis- tors soit réduite. 2 Circuit selon la revendication 1, caractérisé en ce que la bascule ( 58) comporte un troisième transistor ( 62) dont l'entrée est reliée à la sortie du signal et ayant une sortie reliée à l'entrée du premier transistor afin que celui-ci soit mis à l'état non conducteur lorsque le se- cond transistor-est à l'état conducteur. 3 Circuit selon la revendication 2, caractérisé en ce qu'il comprend en outre un dispositif d'isolement ( 66) monté entre la sortie du second transistor et la sortie du signal et destiné à empêcher le claquage du second tran- sistor lorsque le premier transistor conduit. 4 Circuit selon la revendication 3, caractérisé en ce qu'il comprend un circuit d'inversion ( 42) monté entre l'entrée du signal ( 48) et l'entrée des premier et second transistors ( 54, 56) afin que les signaux reçus soient inversés. 5 Circuit numérique de décalage de niveau desti- né à des circuits ayant une première et une seconde alimenta- tions, la tension de la seconde alimentation étant supérieure Z O 173 à celle de la première, le circuit de décalage étant carac- térisé enc e qu'il comprend un circuit ( 52) d'inversion relié à la première alimentation, et une paire de transistors ( 60, 62) montés sous forme croisée et reliés à la seconde alimentation, le pre- mier transistor ( 60) de cette paire ayant une entrée reliée à l'entrée du circuit d'inversion alors que le second tran- sistor de cette paire ( 62) a une entrée reliée à la sortie du circuit d'inversion, si bien que le second transistor de la paire peut arrêter la conduction du premier transistor de la paire en fonction de l'état de sortie du circuit d'in- version, afin qu'un circuit de circulation d'un courant con- tinu ne se forme pas par l'intermédiaire du premier transis- tor de la paire et du circuit d'inversion. 6 Circuit selon la revendication 5, caractérisé en ce que le circuit d'inversion ( 52) comporte une paire de transistors métal-oxyde-semiconducteur à canal N et à canal p complémentaires ( 54, 56). 7 Circuit selon la revendication 6, caractérisé en ce que la paire de transistors ( 60, 62) est formée de transistors métal-oxyde-semiconducteur à canal p, si bien que le second transistor arrête la conduction du premier lorsque le transistor à canal N du circuit d'inversion ( 52) conduit, si bien qu'un circuit de circulation d'un courant continu ne peut pas se former par l'intermédiaire du premier transistor et du transistor à canal N du circuit d'inversion. 8 Circuit selon la revendication 6, caractérisé en ce qu'il comprend en outre u N transistor d'isolement ( 66) reliant la sortie des transistors du circuit d'inversion à la sortie du premier transistor de la paire, et destiné à empêcher le claquage d'un transistor du circuit d'inversion sous l'action de la tension de sortie du premier transistor de la paire. 9 Circuit selon la revendication 5, caractérisé en ce qu'il comprend un second circuit d'inversion ( 42) dont la-sortie est reliée à l'entrée du premier circuit d'inver- ?O 173 sion ( 52). Circuit selon la revendication 9, caractérisé en ce que le second circuit d'inversion ( 42) est une paire de transistors métal-oxyde-semiconducteur à canal N et à canal p complémentaires ( 44, 46). 11 Circuit numérique de décalage de niveau destiné à des circuits ayant une première et une seconde alimentations, la seconde alimentation ayant une tension supé- rieur à celle de la première, le circuit de décalage étant caractérisé en ce qu'il comprend un premier circuit d'inversion ( 42) ayant des transistors métal-oxyde-semi-conducteur dont l'un a un canal n et un autre un canal p, ce circuit d'inversion étant relié à la première alimentation, un second circuit d'inversion ( 52) ayant des transistors du type métal-oxyde-senti-conducteur dont un a un canal N et un autre un canal p, ce circuit d'inversion étant relié à la première alimentation et ayant une entrée reliée à la sortie du premier circuit d'inversion ( 42), io *une paire de transistors métal-oxyde-semi- conducteur à canal p ( 60, 62), ces transistors formant un montage croisé, la grille du premier des transistors de la paire étant reliée au drain du second de ces transistors alors que le drain du premier de ces transistors est relié à la grille du second de ces transistors, les sources de ces transistors étant reliées à la seconde alimentation, un premier transistor d'isolement ( 66) à canal n reliant la sortie du second circuit d'inversion ( 52) à la grille du second transistor de la paire ( 62), et un second transistor d'isolement ( 62) à canal n reliant la sortie du premier circuit d'inversion ( 42) à la grille du premier transistor de la paire ( 60).