Brevet FR2516730A1 — publié le 19830520

INTERFACE DE PASSAGE D1UNE LIAISON EN MODE PAQUETS A UNE LiAISON EN MODE MIC La présente invention concerne une interface de passage d'une liaison en mode paquets, obtenue en sortie d'un réseau de commutation par paquets, à une liaison en mode MIC. On appelle mode paquets un mode de transmission de données numériques dans lequel les données numériques à transmettre sont groupées en blocs, ou paquets, et associées à l'intérieur de chaque paquet à des informations de routage, I'ensemble étant organisé selon un format déterminé. On appelle réseau de commutation par paquets un ensemble d'opérateurs, ou noeuds de commutation, reliés entre eux par des liaisons internes au réseau selon une loi appelée loi de maillage du réseau, et commun quant également avec l'extérieur du réseau au moyen de liaisons externes au réseau. Un tel réseau a pour but d'assurer l'aiguillage de données numériques transmises sur l'une de ces liaisons externes vers l'une ou l'autre de ces mêmes liaisons externes, le trajet suivi par ces données à l'intérieur du réseau étant fixe pendant une mêrne communication. Lorsque les paquets sont autodirigés, c'est-à-dire lorsque les informations de routage contenues dans chaque paquet correspondent aux adresses des différents opérateurs devant être traversés par ce paquet, l'acheminement des paquets à travers le réseau est déterminé par les paquets eux-mêmes. Le réseau de commutation par paquets communique notamment avec l'extérieur au moyen de liaisons en mode MIC. On appelle mode MIC ou modulation par impulsion et codage un mode de transmission dans lequel un signal analogique, notamment un signal de parole, est échantillonné, et la grandeur de chaque échantillon par rapport à une référence fixe est quantifiée et convertie par codage en un signal numérique. Sur une liaison de transmission en mode MIC, les échantillons relatifs à plusieurs conversations sont multiplexés par répartition dans le temps à raison de trente-deux échantillons de huit éléments binaires chacun occupant trente-deux intervalles de temps, ou voies, par trame. Les caractéristiques de transmission du mode MIC sont définies par les avis C.732 et G.733 des normes internationales données par le CCITT. Il est alors nécessaire de prévoir à l'entrée du réseau des interfaces d'adaptation des deux modes de transmission distincts que constituent le mode MIC et le mode paquets. Une interface de passage d'une liaison en mode MIC à une liaison en mode paquets a ainsi fait l'objet d'une demande de brevet déposée le 17 juin 1980 au nom de la demanderesse, sous le numéro 80 13 413. La présente invention a pour objet une interface de passage d'une liaison en mode paquets à une liaison en mode MIC. Pour la conversion du mode paquets au mode MIC, un problème nouveau se pose qui est dû au fait que si plusieurs paquets se présentent simultanément pour emprunter une même liaison interne au réseau, il se forme une file d'attente des paquets à transmettre sur cette liaison. Il en résulte des fluctuations de débit imprévisibles sur la liaison en mode paquets, qui viennent s'ajouter au problème plus classique de passage du débit binaire associé à l'un des modes de transmission au débit binaire associé à l'autre mode de transmission. L'interface conforme à l'invention permet de résoudre ce problème. Par ailleurs l'interface conforme à l'invention permet de convertir en mode MIC à la fois des paquets transmis selon le mode bande de base et selon le mode large bande. Un paquet destiné à une liaison MIC, obtenu en sortie d'un réseau de commutation par paquets, est constitué de manière conventionnelle par une succession d'octets, le premier octet contenant le numéro de voie de destination sur la liaison MIC, du premier octet utile du paquet, les octets suivants, ou octets utiles, contenant les informations utiles à la communication. Un paquet contient au maximum quatre octets utiles. On entend par bande de base un mode de transmission de paquets selon lequel les quatre octets utiles d'un paquet sont affectés à une voie de rang r donné (égal au numéro de voie de destination fourni par le premier octet du paquet) de quatre trames successives de la liaison en mode "MIC',, les octets utiles des paquets suivants se rapportant à la même communication étant affectés à la voie de même rang r des trames suivantes. On entend par large bande un mode de transmission de paquets selon lequel les octets utiles de P paquets successifs formant un groupement de paquets large bande sont affectés à des voies successives d'une même trame de la liaison en mode MIC, comptées à partir du numéro de voie de destination fourni par le premier octet du premier paquet, les octets utiles de P paquets suivants se rapportant à la même communication étant affectés à des voies successives de la trame suivante, et ainsi de suite. Si le nombre d'octets utiles des P paquets formant un me nnCrw&commat; groupement large bande n'est pas multiple de quatre, le dernier paquet de ce groupement contient un nombre d'octets inférieur à quatre. Le mode large bande convient plus particulièrement pour la transmission de données ayant une bande passante relativement large, et notamment plus large que celle de signaux de parole pour la transmission desquels le mode "bande de base" suffit. Selon l'invention, l'interface de passage d'une liaison en mode paquets à une liaison en mode MIC comporte une mémoire tampon du type "premier entre premier sorti", apte à stocker les paquets reçus sur la liaison en mode paquets, un circuit de commande de décalage en écriture de cette mémoire tampon, apte à assurer un stockage, dans la mémoire tampon, des octets constituant les paquets reçus sur la liaison en mode paquets, à leur rythme d'arrivée sur la liaison en mode paquets, un circuit de commande de décalage en lecture de la mémoire tampon, apte à assurer une synchronisation, par rapport au temps généré localement, des octets stockés dans la mémoire tampon, et une reconstitution des paquets stockés dans la mémoire tampon, suivant le nombre d'octets de ces paquets, une mémoire vive, dite mémoire d'échantillons, organisée en voies et en trames, à l'image des données transmises sur une liaison MIC2 et apte à stocker les octets lus dans la mémoire tampon, un circuit d'adressage en lecture de la mémoire d'échantillons, apte à assurer une lecture séquentielle de la mémoire d'échantillons, au rythme d'émission des échantillons constituant les données transmises sur la liaison en mode MIC, et un circuit d'adressage en écriture de la mémoire d'échantillons apte à déterminer, à partir d'informations de connexion fournies par une interface assurant le passage inverse d'une liaison en mode MIC à une liaison en mode paquets, et dtinformations de destination fournies par les paquets reçus sur liaison en mode paquets, L'adresse d'écriture dans la mémoire d'échantillons des octets lus dans la mémoire tampon, de manière que cette adresse d'écriture corresponde aux numéros de voie et de trame devant être occupés par ces octets sur la liaison en mode MIC. Les objets et caractéristiques de l'invention apparattront plus clairement à la lecture de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins ci-annexés dans lesquels: - la figure 1 est un schéma synoptique de l'interface conforme à l'invention et de son environnement; - les figures 2 et 3 représentent un schéma détaillé de l'interface conforme à invention, la figure 2 représentant plus particulièrement un schéma de la mémoire tampon et de ses circuits de commande de décalage en lecture et en écriture et la figure 3 un schéma de la mémoire d'échantillons et de ses circuits d'adressage en lecture et en écriture; - la figure 4 est un diagramme des temps montrant le déroulement du traitement d'un paquet par l'interface représentée sur les figures 2 et 3; ; - la figure 5 est un organigramme destiné à illustrer le fonctionnement de l'interface représentée sur les figures 2 et 3. Des éléments identiques représentés sur des figures différentes portent des références identiques. Sur la figure 1, on a représenté un réseau 1 de commutation par paquets qui communique avec l'extérieur de ce réseau au moyen de liaisons externes au réseau telles que des liaisons en mode MIC, dont une liaison aller 2 en mode MIC et une liaison retour 3 en mode MIC. Une interface 4 de passage d'une liaison en mode MIC à une liaison en mode paquets est interposée entre la liaison aller 2 en mode MIC et la liaison S d'entrée du réseau de commutation par paquets. L'interface 4 communique avec un microprocesseur 6 qui a pour but d'assurer une répartition correcte des échantillons reçus sur la liaison 2 dans les différents paquets, et une inscription du contenu du premier octet de ces paquets, en fonction notamment de la signalisation associée à ces échantillons reçue par exemple sur la liaison 2. L'interface 4 ne constitue pas l'objet de la présente invention. La présente invention a pour objet une interface 7 de passage de la liaison en mode paquets 8 obtenue en sortie du réseau 1 à la liaison retour 3 en mode MIC. Conformément à l'invention, l'interface 7 comporte essentiellement une mémoire tampon 9, du type "premier entré-premier sorti", apte à stocker les données reçues sur la liaison 8 en mode paquets, un circuit 10 de commande de décalage en écriture de cette mémoire tampon 9, apte å assurer un stockage, dans ia mémoire tampon 9, des octets reçus sur la liaison 8 en mode paquets, à leur rythme d'arrivée sur la liaison 8 en mode paquets, un circuit 11 de commande de décalage en lecture de la mémoire tampon 9, apte à assurer une synchronisation, par rapport au temps généré localement, des octets stockés dans la mémoire tampon 9, et une reconstitution des paquets stockés dans la mémoire tampon 9, suivant le nombre d'octets de ces paquets, une mémoire vive 12, dite mémoire d'échantillons, apte à stocker les octets lus dans la mémoire tampon 9, un circuit 13 d'adressage en lecture de la mémoire 12, apte a' assurer une lecture séquentielle de la mémoire l2, au rythme d'émission des echantillons sur la liaison 3 en mode MICJ et un circuit 14 d'adressage en écriture de la memo re IZ apte à assurer une écriture de chaque octet utile d'un paquet reçu sur la liaison 8 de la façon su'Jante. La mémoire 12 comporte 32 n mots de huit élément- binaires (avec n supérieur ou égal à deux fois le nombre d'octets utiles maximurn d'un paquet), chacun des n ensembles de trente-deux mots de huit éléments binaires étant stocke à des emplacements consécutifs de la mémoire 12 et étant identifié à une trame de trente-deux échantillons de la liaison MIC, la mémoire 12 contenant alors n trames.Le premier octet utile du premier paquet valide a'une communication transmis selon le mode bande de base ou selon le mode large bande est écrit à une adresse telle que l'écart entre le numéro de la trame qu'il occupe dans la mémoire 12 et le numéro de la trame utilisé au n.eme moment en lecture de la mémoire 12 soit égal à deux. Les octets utiles suivants d'un paquet transmis suivant le mode bande de base sont écrits à une adresse telle que le numéro de la trame qu'ils occupent soit égal au numéro de la trame occupée par l'octet utile précédent du même paquet, augmenté de 1. Les octets utiles suivants d'un paquet transmis selon le mode large bande sont écrits à une adresse telle que le numéro de trame qu'ils occupent soit égal au numéro de la trame occupée par le premier. Le numéro de trame en écriture étant ainsi déterminé, le numéro de voie en écriture des octets utiles constituant un paquet est simplement déterminé à partir du numéro de voie de destination du paquet contenu dans le premier octet d'un paquet. Les octets utiles d'un paquet transmis suivant le mode bande de base ont tous comme numéro de voie en écriture le numéro de voie de destination du paquet. Le numéro de voie en écriture du premier octet utile d'un paquet transmis suivant le mode large bande est égal au numéro de voie de destination du paquet, le numéro de voie en écriture des octets utiles suivants étant obtenu en ajoutant au numéro de voie de destination du paquet une valeur égale au rang occupé par ce octet utile à l'intérieur du paquet. Le circuit 10 de commande de décalage en écriture de la mémoire tampon 9 est commandé par un signal d'horloge distante récupéré notamment sur la liaison 8 en mode paquets. Le circuit 11 de commande de décalage en lecture de la mémoire tampon 9, et les circuits 13 et 14 d'adressage en lecture et en écriture de la mémoire 12 sont commandés par un séquenceur 15 fournissant divers signaux d'horloge générés localement et destinés à assurer le bon déroulement des opérations de traitement des paquets par l'interface 7. Les informations utiles à l'élaboration de l'adresse d'écriture de la mémoire 12, notamment le mode de transmission (bande de base ou large bande), sont fournies par un microprocesseur 16. Ce microprocesseur 16 communique, par l'intermédiaire du réseau 1 avec le microprocesseur 6 assurant le passage inverse du mode MIC au mode paquets, en raison de la nécessaire coordination qui doit s'établir entre ces deux opérations inverses. Sur la figure 2, on a représenté la mémoire tampon 9 et ses circuits de commande de décalage en lecture et en écriture. Dans le cas où la transmission des paquets sur la liaison 8 se fait suivant le mode série un registre série-parallèle 20 est prévu en amont de la mémoire tampon 9. Ce registre 20 est muni d'une entrée de données série reliée à la liaison 8, et d'une entrée d'horloge qui reçoit un signal d'horloge H de fréquence égale à la fréquence de transmission des éléments binaires sur la liaison 3, récupéré sur une liaison annexe à la liaison 8 pour le cas où la transmission sur la liaison 8 se fait suivant le mode horloge séparée, ou reconstitué à partir des données reçues sur la liaison 3, gracie à un circuit 21 de reconstitution d'horloge, pour le cas contraire. Les sorties du registre 20 sont reliées aux entrées de données de la mémoire tampon 9. L'entrée SI de commande de décalage en écriture de la mémoire tampon 9 est reliée à la sortie d'un circuit 10 de commande de décalage en écriture, dans la mémoire tampon 9, des octets obtenus en sortie du registre série-parallèle 20. Ce circuit 10 est constitué par un compteur modulo 8, dont l'entrée d'horloge est reliée à la sortie du circuit 21 de reconstitution d'horloge, et dont la sortie de retenue R (fournissant un signal CBF) est reliée à l'entrée SI de commande de décalage en écriture de la mémoire tampon 9. L'entrée SO de commande de décalage en lecture de la mémoire tampon 9 est reliée à la sortie d'un circuit 11 de commande de décalage en lecture de la mémoire tampon 9. Ce circuit 11 comporte une mémoire tampon 25 munie d'entrées de données reliées aux sorties d'un compteur 26 muni lui-même d'une entrée d'horloge reliée à la sortie de retenue Et du compteur 10 et d'une entrée EN d'autorisation de comptage reliée à la sortie d'un détecteur d'enveloppe 27. Le détecteur d'enveloppe 27 a son entrée reliée à la liaison 8 et a pour but de faire une distinction entre la présence et l'absence de modulation sur la liaison 8, c'est-à-dire entre la présence et l'absence d'un paquet sur cette liaison 8. La mémoire tampon 25 a son entrée SI de commande de décalage en écriture reliée à la sortie du détecteur d'enveloppe 27. L'entrée SO de commande de décalage en lecture de la mémoire tampon 25 est reliée à la sortie d'une bascule 28 du type D. Cette bascule 28 a son entrée D reliée à la sortie d'une porte "Er' 29 munie de deux entrées reliées respectivement aux sorties OR d'indication de données prêtes des mémoires tampons 9 et 25, ces deux sorties fournissant respectivement des signaux ORO et ORP. L'entrée d'horloge de la bascule 28 reçoit un signal d'horloge t0 fourni par le séquenceur 15. Une des entrées de forçage P de la bascule 28 reçoit un signal d'horloge tl fourni également par le séquenceur 15. L'allure de ces signaux d'horloge sera décrite en même temps que le fonctionnement du circuit représenté à la figure 2. Le circuit 11 de commande de décalage en lecture des octets dans la mémoire tampon 9 comporte également une porte "ET" 31 munie d'une première entrée qui reçoit un signal d'horloge H2 fourni par le séquenceur 15, de fréquence égale à la fréquence de transmission des éléments binaires sur une liaison MIC (soit 2,048 MHz). La porte "ET" 31 est munie d'une deuxième entrée reliée à la sortie d'une bascule 32 du type D munie elle-même d'une entrée D reliée à la sortie de la porte "ET" 29 et d'une entrée d'horloge qui reçoit le signal d'horloge t0. La porte "ET" 31 est munie d'une troisième entre reliée à la sortie (fournissant un signal DOC) d'une mémoire morte 33 munie elle-même de premières entrées d'adresse reliées aux sorties de la mémoire tampon 25, d'une seconde entrée d'adresse qui reçoit le signal d'horloge H2, et d'une troisième et d'une quatrième entrées d'adresse qui reçoivent respectivement des signaux d'horloge Bg et B1 également fournis par le séquenceur 15. Un registre 34, muni d'entrées de données reliées aux sorties de la mémoire tampon 9, et d'une entrée d'horloge qui reçoit le signal d'horloge tos est enfin prévu en sortie de la mémoire tampon 9. On décrit maintenant le fonctionnement du circuit représenté à la figure 2 en relation avec le diagramme des temps représenté à la figure 4. L'interface conforme à l'invention est conSue pour traiter chaque paquet reçu pendant une durée maximum égale au temps d'émission d'un octet sur la liaison MIC (soit 3,9pus), c'est-à-dire pendant huit périodes consécutives de 488 ns, Sg à S71 du signal d'horloge H2 représenté sur la figure 4. Lorsqu'un paquet arrive sur la liaison 8 à l'entrée de l'interface, ce paquet est découpé en octets grâce au registre série-parallèle 20. Ces octets sont ensuite stockés dans la mémoire tampon 9, à un rythme égal au rythme de réception des octets sur la liaison 8, grâce au signal CBF de commande de décalage en écriture de la mémoire tampon 9. Pendant que les octets d'un même paquet sont ainsi stockés à des emplacements successifs de la mémoire tampon 9, le compteur 26 compte le nombre d'octets contenus dans ce paquet et lorsque le dernier octet a été reçu, c'est-à-dire lorsque le détecteur d'enveloppe ne détecte plus aucune modulation, le nombre ainsi obtenu est stocké dans la mémoire tampon 25. Les nombres d'octets contenus dans les paquets reçus successivement sur la liaison 8 sont stockés à des emplacements successifs de la mémoire tampon 25, grSce à la commande de décalage en écriture de la mémoire tampon 25 au moyen du signal de sortie du détecteur d'enve= loppe 27. Le rythme de transmission des éléments binaires sur une liaison paquets (32 MHz) étant très supérieur au rythme de transmission des éléments binaires sur une liaison MIC (2 MHz) un paquet au moins peut ainsi être inscrit dans la mémoire tampon 9 pendant Jne période de 3,9 s fixée pour le traitement d'un paquet. Pendant une période de 3,9 de suivante, ce paquet est iu le la maniere suivante. Chacune des périodes SO à S7 de 488 ns (avec i variable de O à -/3 représentées sur la figure 3, est divisée en deux sous-périodes référencées Tj (avec i variable de 0 à 53 et on appelle ti (avec i égal 0 ou 1) un signal ième logique présentant une impulsion seulement lors de la i de ces sous périodes. Au début de chaque période de 3,9 us, si les sorties d'indication de données prêtés des mémoires tampon 9 et 25 indiquent que des données sont à lire dans ces mémoires, une commande de décalage en lecture est transmise aux mémoires tampons 9 et 25 lors de la période T0 Un nombre d'octets est alors lu dans la mémoire tampon 25 et ce nombre sert à adresser la mémoire morte 33. Des données sont également lues dans la mémoire tampon 9, mais, en raison de la présence de la porte logique 31, ces données ne sont lues que lorsque le signal DOC de sortie de la mémoire morte 33 le permet. Les octets contenus dans la mémoire tampon 9 sont lus au rythme du signal d'horloge H2, c'est-à-dire lors de chaque période S, c'est-à-dire encore toutes les 488 ns. Le nombre d'octets du paquet, lu dans la mémoire tampon 25, sert à adresser la mémoire morte 33, en combinaison avec les signaux H2, Bo et B1. Cette mémoire morte contient une loi de correspondance entre le nombre d'octets contenus dans un paquet, et la période de l'horloge H2 où se produit la lecture âu dernier octet de ce paquet dans la mémoire tampon 9. Les signaux B0 et B1 fournissent les références de temps supplémentaires permettant d'établir cette correspondance. Le signal Bo a une période double de celle du signal H et le signal B1 une période double de celle du signal Bg. Ainsi un octet est obtenu en sortie de la mémoire tampon 9 lors de chaque période S, et ceci jusqu'au dernier octet du paquet. Par exemple, si un paquet contient cinq octets, le premier octet est obtenu en sortie de la mémoire tampon 9 au cours de la période S0, comme cela est représenté er sur la figure 4 au moyen de l'inscription L 1 OC dans la colonne So, le deuxième au cours de la période S1 (inscription L 2e OC dans la colonne e le le troisième au cours de la période S2 (inscription L 3e OC dans la colonne S2), le quatrième au cours de la période S3 (inscription L 4e OC dans la colonne 53) et le cinquième au cours de la période Sl; (inscription L 5e OC dans la colonne S4). On remarquera également que le premier octet du paquet indiquant le numéro VL de voie de destination du paquet se trouve mémorisé dans le registre 34 pendant toute la durée de traitement du paquet. La mémoire tampon 9 et ses circuits de commande de décalage en écriture et en lecture permettent d'absorber les variations de débit sur la liaison en mode paquets. Sur la figure 3, on a représenté la mémoire d'échantillons 12 apte à stocker les octets OCT obtenus en sortie de la mémoire tampon 9, et ses circuits d'adressage en lecture 13 et en écriture 14. Le circuit d'adressage en lecture 13 est constitué par un compteur modulo 256 (ou plus généralement modulo 32 n) incrémenté par un signal d'horloge h de fréquence égale à la fréquence d'émission des échantillons sur la liaison MIC (soit 256 kHz) fourni par le séquenceur 15. Le circuit d'adressage en écriture 14 comporte une mémoire vive 36, dite mémoire de connexion, munie d'entrées de données reliées aux sorties du microprocesseur 16, d'entrées d'adresse reliées aux sorties du registre 34, et d'une entrée de commande de lecture-écriture qui reçoit un signal de commande C1 fourni par le séquenceur 15 (visible sur la figure 2) et que l'on décrira ultérieurement Les sorties de la mémoire 36, fournissant des informations dites de connexion, sont reliées aux entrées d'un registre 37 dont les sorties fournissent elles-mêmes un premier signal CBB indiquant le mode de transmission (bande de base cu large bande) du paquet ayant un numéro de voie de destination égal au numéro de voie appliqué sur les entrées d'adresse de cette mémoire, et un deuxième et un troisième signal, respectivement intitulés VP et VD. Ces deux derniers signaux servent à identifier respectivement le premier, et le dernier paquet d'un groupement large bande. L'entrée d'horloge du registre 37 reçoit un signal de commande C2 fourni par le séquenceur 15. Le circuit d'adressage en écriture 14 comporte également une mémoire vive 38, dite mémoire de numéro de voie principale associé, munie d'entrées de données reliées aux sorties, fournissant un signal NVPA, d'un multiplexeur 39 muni lui-même de premieres entrées de données qui reçoivent en permanence la valeur 0, de secondes entrées de données reliées aux sorties, fournissant un signal NVPA, d'un multiplexeur 40, et d'une entrée de commande qui reçoit un signal de commande C:3 fourni par le séquenceur 15.Le multiplexeur 39 est muni lui-même de premières entrées de données reliées aux sorties du registre 34 (visible sur la figure 2), de secondes entrées de données reliées aux sorties d'un registre 41, et d'une entrée de commande qui reçoit le signal VP de sortie de la mémoire vive 36. L'entrée de sélection de lecture écriture de la mémoire vive 38 reçoit un signal de commande C4 fourni par le séquenceur 15. Les entrées d'adresse de la mémoire vive 38 sont reliées aux sorties d'un multiplexeur 42 muni de premières entrées de données. reliées aux sorties du registre 34 (visible sur la figure 1) de secondes entrées de données, et d'une entrée de commande qui reçoit un signal de commande C5 fourni par le séquenceur 15. Les entrées de données du registre 41 sont reliées aux sorties de la mémoire vive 38 et son entrée d'horloge reçoit un signal de commande C6 fourni par le séquenceur 15. Un comparateur 41' est connecté en sortie du registre 41. Ce comparateur est destiné à comparer la valeur présente sur les sorties du registre 41 avec la valeur zéro, et il fournit un signal d'alarme AL au microprocesseur 16. Le circuit d'adressage en écriture 14 comporte également une mémoire morte 43, dite mémoire de calcul de numéro de trame en écriture, munie de premières entrées d'adresse reliées aux sorties de poids fort du compteur d'adressage-lecture 13 correspondant au numéro de trame en lecture NTRL de la mémoire d'échantillons, de secondes entrées d'adresse qui reçoivent les signaux CBB, VP et VD, de troisièmes entrées d'adresse qui reçoivent les signaux d'horloge H2, Bo et B1, et de quatrièmes entrées d'adresse. Les sorties de la mémoire morte 43 sont connectées aux entrées d'un registre 43' muni d'une entrée d'horloge qui reçoit un signal de commande Cg fourni par le séquenceur 15 et de sorties qui fournissent un signal CATS. Le circuit d'adressage en écriture 14 comporte également une mémoire morte 44, dite mémoire de calcul de numéro de voie en écriture, munie de premières entrées d'adresse reliées aux sorties du registre 34, (visible sur la figure 2) de secondes entrées d'adresse reliées aux sorties du registre 41, de troisièmes entrées d'adresse qui reçoivent les signaux CBB, VP et VD et de quatrièmes entrées d'adresse qui reçoivent les signaux d'horloge H2, Bo et 81. Les sorties de la mémoire morte 44 sont reliées aux entrées d'un registre 44' muni d'une entrée d'horloge qui reçoit un signal de commande C10 fourni par le séquenceur 15 et de sorties qui fournissent un signal AEC.Les sorties du registre 44' sont reliées aux secondes entrées de données du multiplexeur 42 d'adressage de la mémoire 38 de numéro de voie principale associée. Le circuit d'adressage en écriture 14 comporte également une mémoire vive 45, dite mémoire de numéro de trame d'écriture du prochain paquet, munie d'entrées de données reliées aux sorties du registre 43' et d'entrées d'adresse reliées aux sorties d'un multiplexeur 4Ó muni lui-même de premières entrées de données reliées aux sorties du registre 34 (visible sur la figure 1) et de secondes entrées de données reliées aux sorties du registre 44'. L'entrée de commande du multiplexeur 46 et rentrée de commande de lec.ture-écriture de la mémoire 45 reçoivent un signal de commande C7 fourni par le séquenceur 15.Les sorties de la mémoire 45 sont reliées aux entrées d'un registre 45' muni d'une entrée d'horloge qui reçoit un signal de commande C3 fourni par le séquenceur et de sorties qui fournissent un signal CAT. Les serties du registre 45' sont reliées aux quatrièmes entrées d'adresse de la mémoire morte 43s Un multiplexeur 47 est prévu pour l'adressage de la mémoire d'échantillons 12.Ce multiplexeur 47 est muni de premières entrées de données reliées aux sorties du compteur 13, de secondes entrées de données reliées aux sorties juxtaposées des registres 43' et 44' (le registre 43' fournissant les données de poids fort), et d'une entrée de commande qui reçoit comme l'entrée de commande de lecture écriture de la mémoire d'échantillons 10, un signal de commande C 1 fourni par le séquenceur 13. Un registre parallele-sérle 48 est également prévu en sortie de la mémoire d'échantillons 12. L'entrée d'horloge de ce registre reçoit le signal d'horloge h et sa sortie série est reliée a' la liaison 3 en mode MIC. On décrit maintenant le fonctionnement du circuit représenté å la figure 3, en relation avec le diagramme des temps représente à la figure 4 et avec l'organigramme représenté à la figure 5. On fixe toujours la durée maximum de traitement dite paquet à 3,9 ps et on s'intéresse au déroule ment des opérations entre 7es périodes SQ et S7 ou encore T0 a TjL5 Le signal C11 de selecaiion de lecture écriture de la mémoire d'échantillons est tel que cette mémoire est lue cycliquement lors de chaque période Tg. Ceci est représenté sur le diagramme des temps par le symbole L placé en regard de la période Tg sur la ligne intitulée C11. Un échantillon est ainsi disponible sur la liaison 3 en mode MlC toutes les 3,9 us, ce qui correspond bien au débit d'une liaison MIC. Il suffit par ailleurs de lire ces échantillons de manière cyclique, au moyen du compteur 13, car le circuit d'adressage en écriture 14 permet d'écrire préalablement ces échantillons à une adresse correspondant aux numéros de voie et de trame qu'ils occuperont réellement sur la liaison en mode MIC. L'écriture de la mémoire d'échantillons 12 se produit, comme cela a été représenté sur le diagramme des temps au moyen d'un symbole L sur la ligne C11, lors des périodes T2, T4, T6 et T3, les adresses d'écriture (numéro de voie d'écriture AEC et numéro de trame d'écriture CATS) étant préalablement calculées pour le premier, le deuxième, le troisième et le quatrième octets utiles respectivement lors des périodes T1, T3, T5 et T7 (comme représenté également sur le diagramme des temps). Ce calcul des adresses d'écriture se fait de la façon suivante. La mémoire de connexion 36 est adressée en lecture au temps T0 (comme représenté sur la ligne C1 du diagramme des temps), avec le contenu du registre 34, c'est-à dire avec le premier octet du paquet, correspondant à son numéro de voie de destination sur la liaison MIC. Les données lues dans la mémoire de connexion 36 sont stockées dans le registre 37 au cours de la période ToX comme cela est représenté sur le diagramme des temps à la ligne C2. Elles restent disponibles dans ce registre pendant toute la durée de traitement du paquet. L'information CBB fournie par le registre 37 indique le mode de transmission du paquet traité (bande de base ou large bande). On considère tout d'abord le cas où le paquet traité est transmis suivant le mode large bande (LB), et on considère plus particulièrement le cas où le paquet traité est le premier paquet d'un groupement large bande, (ceci étant indiqué par le signal VP). Pour ce premier paquet, on fixe le numéro de trame en écriture égal au numéro de trame en lecture utilisé au temps Tg de la période de 3,9 us considérée, augmenté de deux trames. Cet écart ménagé entre les trames traitées respectivement en lecture et en écriture permet d'éviter de compenser les variations de durée de traversée des paquets dans le réseau. Ce numéro de trame est tourni par la mémoire morte 43, qui repète ce calcul identiquement aux temps T1, T3, T5 et T7, puisque les octets d'un paquet transmis suivant le mode large bande doivent être émis sur une même trame. Quant aux numéros de voie d'écriture des différents octets de ce paquet, ils sont calculés aux temps T1, Tg T5 et T7 par la mémoire morte 44 de la façon suivante. Le numéro de voie d'écriture du premier octet utile du paquet est égal au numéro de voie de destination VL contenu dans le premier octet. Les numéros de voie d'écriture des deuxième, troisième et quatrième octets utiles sont égaux au numéro de voie de destination VL augmenté respectivement des valeurs un, deux et trois. Après avoir procédé au calcul de l'adresse d'écriture, dans la mémoire d'échantillons, des octets constituant le paquet traité, à savoir ici le premier paquet d'un groupement large bande, les mémoires mortes 43 et 44 procèdent au calcul du numéro de trame d'écriture, dans la mémoire d'échantillons, du deuxième paquet attendu, et du numéro de voie d'écriture, dans cette même mémoire, du premier octet utile constituant ce deuxième paquet, c'est-a-dire du numéro de voie de destination de ce deuxième paquet. Le calcul de numéro de trame d'écriture du prochain paquet à la fin du traitement du paquet actuel, qui se limite dans notre hypothèse à une mémorisation du numéro de trame d'écriture du premier paquet, mais qui dans tous les cas nécessite au moins une telle mémorisation, est neceb saire si I'on veut effectuer une inscription du prochain paquet à une adresse de trame correcte. Eta effet, si un paquet contient des infor mations concernant l'adresse de voie d'écriture de ses différents octets9 il ne contient par contre aucune information concernant leur adresse de trame d'écriture. La mémorisation du numéro de trame d'écriture du paquet actuel se fait dans la mémoire vive 45. Cette mémoire 45 est donc écrite en fin de traitement d'un paquet par exemple au temps T12 comme cela a été représenté sur la ligne C7 de la figure 4, à une adresse correspondant au numéro de voie de destination du prochain paquet, avec les données fournies par la mémoire morte Q3 à cet instant, et lue, au début du traitement d'un paquet, par exemple au temps Tg, à l'adresse correspondant au numéro de voie de destination du paquet traité. Le calcul du numéro de voie de destination- du prochain paquet, c'est-à-dire du numéro de voie d'écriture du premier octet utile du prochain paquet est donc nécessaire pour le stockage dans la mémoire 45 du numéro de trame d'écriture du prochain paquet. Mais ce calcul est également utile pour d'autres raisons. Il est nécessaire, pour les paquets transmis suivant le mode large bande, de vérifier la bonne succession des paquets des différents groupements large bande se rapportant à une même communication. I1 se pourrait en effet qu'un paquet se perde, auquel cas tous les calculs de numéros de voie et de trame d'écriture se trouveraient faussés. C'est pourquoi on décide d'émettre un signal d'alarme à destination du microprocesseur 16, dans le cas où des paquets transmis suivant le mode large bande ne se succèdent pas dans le bon ordre. Une première étape dans la vérification de la bonne succession des paquets consiste, à la fin du traitement du paquet actuel, à faire un calcul préalable du numéro de voie de destination du premier octet utile du prochain paquet, et à affecter à ce numéro de voie une valeur prédéterminée, différente des valeurs affectées à tous les autres numéros de voies possibles. Cette première étape peut par exemple consister à écrire dans une mémoire vive, en l'occurrence la mémoire 38, à une adresse égale au numéro de voie d'écriture du premier octet utile du prochain paquet (adresse calculée par la mémoire morte 44,) une valeur prédéterminée différente des valeurs inscrites à toutes les autres adresses, ces autres adresses correspondant à tous les autres numéros de voies possibles. Une deuxième étape dans la vérification de la bonne succession des paquets consiste, à l'arrivée du prochain paquet, à adresser la mémoire vive 38 avec le numéro de voie de destination VL contenu dans le premier octet de ce paquet, et à vérifier que la valeur inscrite à cette adresse est bien la valeur prédéterminée en question. Le choix de cette valeur prédéterminée a ici été fait en fonction des considérations suivantes. Si le paquet actuellement traité est le dernier paquet d'un groupement large bande, le calcul du numéro de voie d'écriture du premier octet utile du premier paquet du prochain groupement appartenant à la même communication ne peut plus être effectué dans la mémoire morte 44 par simple addition d'une valeur constante au numéro de voie de destination VL du paquet traité actuellement car un changement de groupement large bande correspond à un changement de trame.Le numéro de voie d'écriture du premier octet utile du premier paquet du prochain groupement etant égal au numéro de voie de destination VL du premier paquet du groupe ment actuel, il est intéressant de mémoriser pendant toute la durée de traitement d'un groupement large bande, le numéro de voie de destination VL du premier paquet de ce groupement, appelé numéro de voie principale associée (NVPA). Ce numéro de voie principale associée NVPA peut donc avantageu sement constituer la valeur prédéterminée nécessaire à la vérification de la bonne succession des paquets d'un groupement large bande. On décide alors de transférer le numéro VL de voie de destination du premier paquet du groupement actuel d'un paquet à l'autre de ce groupement, et ceci jusqu'à l'arrivée du dernier paquet de ce groupement, auquel cas ce numéro de voie de destination est transféré au premier paquet du groupement suivant. Ceci est obtenu en memorisant le numéro de voie de destination du premier paquet du groupement actuel, å chaque transfert, à P adresse de la mémoire vive 38 correspondant au numéro de voie d'écriture du premier octet utile du prochain paquet attendu. Aux autres adresscs de la mémoire 38, n peut notamment mémoriser la valeur zéro. Il est alors nécessaire de remettre à zéro lors de chaque début de traitement d'un paquet, les données stockées à l'adresse de la mémoire 38 carres;pondant as numéro de voie de destination VL du paquet traité actuellement, par exemple au temps T2 comme cela a été représenté sur la figure 4. Ceci explique irallure des signaux Cy Ce , C4, et et telle que C6 C7 représentée sur le diagramme des temps On remarque également que lors du traitement de chaque paquet, et dans notre hypothèse lors du traitement du premier paquet d'un groupement large bande, après que la mémoire de connexion 36 ait été lue au temps T0, cette mémoire est écrite par le microprocesseur 16, par exemple au temps T5 avec les données correspondant aux informations de connexion du prochain paquet. Le traitement des paquets qui suivent le premier paquet d'un groupement large bande s'effectue de manière identique à ce qui a été décrit ci-dessus. Seule change, suivant le rang occupé par le paquet traité à l'intérieur du groupement large bande, la méthode de calcul des numéros de voie et de trame d'écriture du prochain paquet, et la nature des données stockées dans la mémoire de numéro de voie principale associée. Ces différentes méthodes sont indiquées sur l'organigramme représenté à la figure 5. Si le paquet traité actuellement est le premier paquet d'un groupement large bande, le - numéro de voie d'écriture AECP du premier octet utile du prochain paquet est égal au numéro de voie de destination VL du paquet actuel, c'est-à-dire au numéro de voie contenu dans le premier octet de ce paquet, augmenté de quatre, pour tenir compte des voies occupées par les quatre octets utiles de ce paquet. Dans cette même hypothèse le numéro de trame d'écriture CATSP du prochain paquet est égal au numéro de trame d'écriture du paquet actuel, d'après la définition même du mode large bande. Le numéro de voie principale associée NVPAP du prochain paquet est, lui, constitué par le numéro de voie de destination VL de ce premier paquet, c'est-à-dire par le contenu du premier octet- de ce paquet. Si le paquet traité actuellement est un paquet intermédiaire d'un groupement large bande, c'est-à-dire si ce paquet n'est ni le premier, ni ie dernier du groupement, le numéro de voie d'écriture AECP du premier octet utile du prochain paquet est aussi égal au numero de voie de destination VL du paquet actuel, augmenté de quatre. De même le numéro de trame d'écriture CATSP du prochain paquet est égal au numéro de trame d'écriture du paquet actuel. Le numéro de voie principale associée NVPAP du prochain paquet est, lui, constitué par les données stockées dans la mémoire 38 de numéro de voie principale associée, à l'adresse correspondant au numéro de voie de destination VL de ce paquet inter médiaire. Si rnaintenant le paquet traité actuellement est le dernier paquet d'un groupement large bande, le numéro de voie d'écriture AECP du premier octet utile du prochain paquet est égal au numéro de voie principale associée lu dans la mémoire 38, à l'adresse correspondant au numéro de voie de destination VL de ce paquet. Le numéro de trame d'écriture CATSP du prochain paquet est égal au numéro de trame d'écriture du paquet traité actuellement, augmenté de la valeur un. Le numéro de voie principale associée NVPAP du prochain paquet est également constitué par les données lues dans la mémoire 38, à l'adresse correspondant au numéro de voie de destination VL de ce paquet. On considère maintenant le cas où le paquet traité est transmis suivant le mode bande de base (bd). Pour des raisons de simplification du matériel, on a calqué le fonctionnement du dispositif représenté à la figure 2 sur son fonctionnement pour le mode large bande. Au temps To} le numéro de voie de destination VL de ce paquet adresse la mémoire de connexion 36. L'information CBB indiquant quil s'agit d'un paquet en bande de base, les nuriaéros de voie et de trame d'écriture des quatre octets utiles de ce paquet sont calculés par les mémoires mortes 43 et 44 aux temps T1, T, T5 et T7 de la façon suivante. Les numéros de voie en écriture AEC1, AEC2, AEC3 ET tEC de ces quatre octets sont tous égaux au numéro de voie de destination du paquet. Les numéros de trame en écriture CATS1, CATS2, CATS3 et CATS4 de ces quatre octets sont respectivement égaux au numéro de trame en lecture NTRL, et au numéro de trame en lecture NTRL augmenté respectivement de une, deux et trois trames. Au temps Tg, les mémoires mortes 43 et 44 procèdent au calcul du numéro de voie et de trame d'écriture du premier octet utile du prochain paquet. On remarquera que le calcul du numéro de voie en écriture du prochain paquet est ici inutile. I1 est cependant effectué comme cela a été expliqué précédemment pour des raisons de simplification du matériel. Le numéro de trame en écriture CATSP du prochain paquet en bande de base se rapportant à la meme communication est égal au numéro de trame en écriture du paquet actuel augmenté d'une trame. Le numéro de voie en écriture AECP de ce prochain paquet est égal au numéro de voie de destination du paquet actuel. Le numéro de voie principale associée NVPAP du paquet suivant est égal au numéro de voie de destination VL du paquet traité actuellement. Au terme de cette description on remarquera que Pallure des signaux de commande représentée sur le diagramme des temps n'a été donnée qu'à titre d'exemple, et que peu importe leur allocation temporelle exacte pourvu que leurs allocations temporelles relatives soient telles que les différentes étapes du traitement des paquets se déroulent dans l'ordre indiqué. REVENDICATIONS 1. Interface de passage d'une liaison (8) en mode paquets à une liaison (3) en mode MIC, la liaison (8) en mode paquets etant obtenue en sortie d'un réseau (1) de commutation par paquets, la liaison (3) en mode MIC constituant une liaison MIC retour, et une interface (4) assurant le passage inverse d'une liaison aller 52j en mode MIC à une liaison (5) en mode paquets étant également prévue en entrée du réseau (1) de commu- tation par paquets, caractérisée en ce qu'elle comporte une mémoire tampon (9), du type "premier entré-premier sorti", apte à stocker les paquets reçus sur la liaison (8) en mode paquets, un circuit (10) de commande de décalage en écriture de cette mémoire tampon (9), apte à assurer un stockage, dans la mémoire tampon (9), des octets constituant les paquets reçus sur la liaison (8) en mode paquets, à leur rythme d'arrivée sur la liaison (8) en mode paquets, un circuit (11) de commande de décalage en lecture de la mémoire tampon généré localement, des octets stockés dans la mémoire tampon (9), et une reconstitution des paquets stockés dans la mémoire tampon (9), suivant le nombre ddocte1s de ces paquets, une mémoire vive (12), dite me moire d'échantillons, organisée en voies et en trames, à i'image des données transmises sur une liaison MlC, et apte à stocker les octets lus dans la mémoire tampon (9), un circuit (13) d'adressage en lecture de la mémoire d'échantillons (12), apte a assurer une lecture séquentielle de .a mémoire d'échantillons (1t, au rythme d'émission des échantillons constituant les données transmises sur la liaison (3) en mode MICg et un circuit 2 (14) d'adressae en écriture de la mémoire d'échantillons (12) apte a' determiner, à partir d'informations de connexion fournies par l-interface (4) assurant le passage inverse d'une liaison (2) en mode MIC à une liaison (5) en mode paquets, et d'informa- tions de destination fournies par les paquets reçus sur la liaison (8) en mode paquets, l'adress d'ecriture dans la mémoire d'échantillons (i 2) des octets lus dans la mémoire tampon (9), de manière que cette adresse d'écriture corresponde aux numéros de voie et de trame devant être occupés par ces octets sur la liaison (3) en mode MIC. 2. Interface selon la revendication 1, dans laquelle la transmission sur la liaison (8) en mode paquets, des éléments binaires constituant les octets, se fait suivant le mode série, caractérisée en ce que le circuit (10) de commande de décalage en écriture de la mémoire tampon (9) comporte un compteur (10) d'éléments binaires, modulo huit, incrémenté au rythme de la réception des éléments binaires sur la liaison (8) en mode paquets, et dont la sortie de retenue est reliez à l'entrée de commande de décalage en écriture de la mémoire tampon (9). 3. interface selon la revendication 1, dans laquelle la durée maximum de traitement d'un paquet reçu sur la liaison (8) en mode paquets est fixée égale au temps de trarrismission d'un échantillon sur une liaison en mode MIC, le temps de transmission d'un paquet sur une liaison en mode paquets étant luimême inférieur au temps de transmission d'un échantl- lon sur une liaison en mode MIC, caractérisée en ce que le circuit (11) de commande de décalage en lecture de la mémoire tampon (9) consiste en un circuit de prise en compte d'un signal d'horloge H2 généré localement, de rythme égal au rythme de transmission des éléments binaires constituant les échantillons transmis sur une liaison en mode MIC, entre le début de chaque période d'un signal d'horloge h généré localement, de rythme égal au rythme de transmission des échantillons sur une liaison mième MIC, et la m'ème période du signal d'horloge H2 à l'intérieur de la période considérée du signal d'horloge h, m étant egal au nombre d'octets par paquet. 4. Interface selon les revendications 2 et 3, caractérisée en ce que ce circuit de prise en compte comporte une porte "ET'" (31) munie d'une première entrée recevant le signal d'horloge H2, d'une deuxième entrée reliée à la sortie d'une mémoire morte (33), munie elle-même de premières entrées d'adresse reliées aux sorties d'une mémoire tampon (25), cette mémoire tampon (25) étant munie d'entrées de données reliées aux sorties d'un compteur d'octets (26) incrémenté par le signal fourni par la sortie de retenue du compteur (10) d'éléments binaires et validé par le signal de sortie d'un circuit (27) de détection de présence de modulation sur la liaison (8) en mode paquets, cette mémoire tampon (25) étant également munie d'une entrée de commande de décalage en écriture reliée à la sortie du circuit (27) de détection de présence de modulation, et d'une entrée de commande de décalage en lecture activée par le signal d'horloge 4 la mémoire morte (33) étant par ailleurs munie de secondes entrées d'adresse recevant le signal d'horloge H2, et deux autres signaux d'horloge, générés localement, de périodes double et quadruple de celle du signal d'horloge H2, la porte "ET' (31) étant munie d'une troisième entrée activée par le signal d'horloge h. 5. Interface selon la revendication 1, dans laquelle les paquets reçus sur la liaison (s) en mode paquets peuvent être transmis suivant le mode bande de base ou suivant le mode large bande et dans laquelle le premier octet de chaque paquet contient le numéro de voie de destination du premier octet utile au paquet, les octets suivants, ou octets utiles, contenant les informations utiles à la communication, caractérisée en ce que le circuit (14) d'adressage en écriture de la mémoire d'échantillons (12) comporte premièrement une mémoire morte (43), dite mémoire de calcul de numéro de trame en écriture, et un circuit d'adressage de cette mémoire, destinés à assurer, pour ce qui concerne le mode large bande, l'écriture du premier octet utile du premier paquet dun premier groupement large bande se rapportant à une communication en large bande, à Un numéro de trame égal au numéro de trame utilisé en lecture de la mémoire d'échantillons, augmenté de deux trames, Pécriture du ieme octet utile de ce premier paquet d'un premier groupement large bande à un numéro de trame égal au numéro de trame en écriture du (i ème octet utile de ce paquet, l'écriture du premier octet utile de chaque paquet suivant du me me groupement large bande à un numéro de trame égal au numéro de trame en écriture du dernier octet utile du paquet précédent, l'écriture du ième octet utile de chaque paquet suivant à un numéro de trame égal au numéro de trame en écriture du ti-13ieme octet utile de ce paquet, l'écriture du premier octet utile du premier paquet de chaque groupement suivant à un numéro de trame égal au numéro de trame en écriture du dernier octet utile du dernier paquet du groupement précédent, augmenté d'une trame, l'écriture du iième octet utile du premier paquet de chaque groupement suivant à un numéro de trame égal au numéro de trame en écriture du (i-l) ième octet de ce paquet, et l'écriture des octets utiles des paquets suivants de ce groupement comme les octets utiles de chaque paquet du groupement précédent, et pour ce qui concerne le mode bande de base, l'écriture du premier octet. utile d'un premier paquet se rapportant à une communication en mode bande de base, à un numéro de trame égal au numéro de trame utilisé en lecture de la mémoire d'échantillons, augmenté de deux trames, l'écriture du iième octet utile de ce paquet à un numéro de trame égal au numéro de trame en écriture du (i- 1)ie'me octet utile de ce paquet, augmenté d'une trame, l'écriture du premier octet utile du paquet suivant se rapportant à la même communication à un numéro de trame égal au numéro de trame en écriture du dernier octet utile du paquet précédent, augmenté d'une trame, l'écriture du ième octet utile de ce paquet à un numéro de trame égal au numéro de trame en écriture du li-l)ième octet utile de ce paquet, augmenté d'une trame, et de même pour les paquets suivants se rapportant à la même communication, et en ce que le circuit (14) d'adressage en écriture de la mémoire d'échantillons (12) comporte deuxièmement une mémoire morte (44), dite mémoire de calcul de numéro de voie en écriture, et un circuit d'adressage de cette mémoire, destinés à assurer, pour ce qui concerne le mode large bande, l'écriture du premier octet utile d'un paquet à un numéro de voie égal au numéro de voie de destination de ce paquet, et l'écriture du iième octet utile d'un paquet à un numéro de voie égal au numéro de voie de destination de ce paquet, augmenté de (i-l) voies, et pour ce qui concerne le mode bande de base, l'écriture de tous les octets utiles d'un paquet à un numéro de voie égal au numéro de voie de destination de ce paquet. 6. Interface selon l'une des revendications 1 à S, caractérisée en ce qu'elle comporte des moyens pour vérifier la bonne succession des paquets d'une communication en large bande. -7. interface selon la revendication 6, caractérisée en ce que les moyens pour vérifier la bonne succession des paquets d'une communication en large bande comportent des moyens pour calculer en fin de traitement du paquet actuel, le numéro de voie de destination du premier octet utile du prochain paquet attendu, une mémoire vive destinée à mémoriser, à une adresse égale au numéro de voie de destination ainsi calculé, une valeur prédéterminée, différente des valeurs mémorisées à toutes les autres adresses, ces autres adresses correspondant à tous les autres numéros de voie de destination possibles, des moyens pour lire cette mémoire, lors de la réception du prochain paquet, à une adresse égale au numéro de voie de destination du premier octet utile du paquet reçu, et des moyens pour vérifier que la valeur ainsi lue est égale à la valeur prédéterminée, auquel cas les paquets considérés se succèdent dans le bon ordre. 8. Interface selon la revendication 7, caractérisee en ce que la valeur prédéterminée est constituée par le numéro de voie de destination du premier octet utile du premier paquet d'un groupement large bande, ou numéro de voie principale associée. 9. Interface selon les revendications 1, 3, 5 et 6, caractérisé en ce que le circuit d'adressage de la mémoire morte (43) de calcul de numéro de trame en écriture et les moyens de véri.cation de la bonne Succession des paquets d'une communication en lare bande comportent en commun une mémoire vive (38), dite mémoire de numéro de voie principale associée, munie d'entrées de données reliées aux sorties d'un premier multiplexeur (39) muni lui-même de premières entrées de données rece- vant en permanence la valeur zéro, de secondes entrées de données reliées aux sorties d'un second multiplexeur (40) muni lui même de premières entrées de données reliées aux sorties de la mémoire rang de numéro de voie principale associée, de secondes entrées de données reliées aux sorties d'un registre (34w de numéro de vole oie destination, et dune entrée de commande recevant une information de connexion permlettant d'identi- fier le premier paquet d'un groupement large bande, le registre (34 de numéro de voie de destination étant muni d'entrées de données reliées aux sorties de la mémoire tampon (9), et étant activé par le signal d'horloge hS le premier multiplexeur (39) étant commandé de manière à inscrire la valeur zéro dans la mémoire (38) de numéro de voie principale associée au début du traitement du paquet traité actuellement, et la valeur fournie par le second multiplexeur (40) en fin de traitement du paquet actuel, la mémoire (38) de numéro de voie principale associée étant adressée en écriture par l'information fournie par la mémoire morte (44) de calcul de numéro de voie en écriture en fin de traitement du paquet actuel, et par l'information fournie par le registre de voie de destination en début de traitement du paquet actuel, la mémoire (38) de numéro de voie principale associée étant adressée en lecture, avant l'écriture effectuée en début de traitement du paquet actuel, par l'information fournie par le registre de voie de destination, la mémoire morte (44) de calcul de numéro de voie en écriture étant munie de premières entrées d'adresse reliées aux sorties de la mémoire (38) de numéro de voie principale associée, et la mémoire morte (44) de calcul de numéro. de voie en écriture étant par ailleurs munie de secondes entrées d'adresse recevant l'information fournie par le registre (34) de numéro de voie de destination, et de troisièmes entrées d'adresse recevant les informations de connexion. 10. Interface selon les revendications 1, 5 et 9, caractérisée en ce que le circuit d'adressage de la mémoire de calcul de numéro de trame d'écriture comporte une mémoire vive (45), dite mémoire de numéro de trame d'écriture du prochain paquet, munie d'entrées de données reliées aux sorties de la mémoire morte (43) de calcul de numéro de trame d'écriture, adressée en écriture, en fin de traitement du paquet actuel, par les données fournies par la mémoire morte (44) de calcul de numéro de voie en écriture, et en lecture, en début de traitement du paquet actuel, par les données fournies par le registre (34) de numéro de voie de destination, la mémoire (43) de calcul de numéro de trame en écriture étant munie de premières entrées d'adresse reliées aux sorties de la mémoire (45) de numéro de trame d'écriture du prochain paquet, de secondes entrées d'adresse qui reçoivent le numéro de trame utilisé en lecture de la mémoire d'échantillons (12), fourni par le circuit (13) d'adressage en lecture de la mémoire d'échantillons (12), et de troisièmes entrées d'adresse qui reçoivent les informations de connexion.