Brevet FR2519820A1 — publié le 19830718

La présente invention concerne un multinlexeur- démultiplexeur dans un terminal de communication et plus particulièrement un multiplexeur-dému ltiplexeur tempcrel asynchrone numérique. Le brevet américain 3 982 077 de J M Clark, S.B Cohen et A H Magnus, publié le 21 septembre 1976, décrit un multiplexeur-démultiplexeur asynchrone et son unité de commande commune câblée associée. Le multiplexeur-démultiplexeur temporel numé- rique asvnchrone situé dans un terminal de communication du présent brevet multiplexe N signaux de données de sour- ces asynchrones ayant un premier mélange de différents dé- bits binaires dans un train de données synchrones transmi- ses selon un format de données fixe prédéterminé et un dé- bit binaire donné plus grand que le total des débits bi- naires des sources de données, et démultiplexe N signaux de sources de données asynchrones ayant un second mélange de différents débits binaires à partir d'un train de don- nées synchrones reçues selon le format de données fixe prédéterminé et le débit binaire donné, N étant un nombre entier plus grand que un Ce multiplexeur-démultiplexeur comprend un circuit d'affectation automatique de voies qui attribue les voies des deux trains de données aux signaux de données de sources asynchrones de manière à minimiser la mémoire temporaire de données quel que soit le nombre des différents débits binaires en attribuant les signaux de données à des voies du train de données associé de tel- le sorte que les eb de chacun des signaux de données ten- dent a avoir un espacement égal d'un bout à l'autre de ce- 'ui des deux trains de données qui est associé Le circuit de commande d'affectation de voies comprend également des moyens d'indiquer automatiquement si le total du mélange des débits binaires a excédé un maximum permis. Le multiplexeur-démultiplexeur asynchrone du brevet dont il est question plus haut utilisait 24 voies de signaux numériques du type non-retour-àzéro (NRZ) ou biphasés conditionnés et une unité de commande câblée com- mune pour fournir les fonctions de commande communes dans un multiplexeurdémultiplexeur Les fonctions de commande communes comprennent l'affectation des intervalles de temps de multiplexage et de dêmultiplexace, la production des formats de voies de servitude, la synchronisation de trame à la réception, la commande du bourragedébourrage, l'affectation automatique des voies et les fonctions de l'équipement de test incorporé Le circuit câblé du brevet dont il est question plus haut assurait l'affectation au- tomatique des voies, qui simplifie l'interface homme-ma- chine, l'affectation optimale des formats de trames et des voies de servitude, qui minimise la jigue de format, four- nit un excellent verrouillage de trame compatible avec le concept de l'affectation automatique des voies et utilisait des circuits intégrés à grande échelle (LSI) réalisés à la demande procurant la plupart des fonctions logiques des cartes numériques multifonctions. Un objet de la présente invention est de pré- voir un multiplexeur-démultiplexeur dans un terminal d'un système de communication, comportant douze embases de con- necteur pour cartes de circuits imprimés qui puissent rece- voir des cartes de circuits imprimés pour des signaux de données numériques (non-retour-à-zéro ou biphasé condition- né) et/ou des cartes de circuits imprimés pour signaux té- létype à numérotation par déplacement de fréquence (FSK). Un autre objet de la présente invention est de prévoir un multiplexeurdémultiplexeur asynchrone dans un terminal d'un système de communication qui soit une nouvel- le conception du multiplexeur-démultiplexeur asynchrone du brevet cité plus haut, de plus petite taille, plus lé- ger, nécessitant une alimentation de moindre puissance et ayant un coût plus faible que le dispositif dudit brevet. Une caractéristique de la présente invention réside dans un multiplexeur-démultiplexeur numérique asyn- chrone à division dans le temps équipé dans un terminal 3 _ de communication pour multiplexer N signaux de données d'entrée asynchrones ayant un mélange aléatoire de diffé- rents débits binaires dans un train de données synchrones transmises selon un format de données fixe prédéterminé et un débit binaire donné plus grand que la somme desdits différents débits, et pour démultiplexer N signaux de don- nées de sortie asynchrones ayant ledit mélange aléatoire de différents débits binaires à partir d'un train de don- nées synchrones reçues selon ledit format de sonnées et ledit débit binaire donné, N étant un nombre entier plus grand que un Le multi lexeur-démultiplexeur de l'inven- tion comprend N embases de connecteur de cartes de circuits imprimés enfichables de voie, chacune couplée à un signal différent parmi les N signaux de données d'entrée et à une sortie différente parmi les N sorties, chacune pour un si- gnal différent parmi-les N signaux de sortie, chacune des N embases de connecteur recevant soit aucune carte de circuit imprimés, soit une carte de circuits imprimés de voie de données numérique ou une carte de circuits imprimés de voie FSK pour traiter un mélange de signaux de données nu- mériques, de signaux télétypes et de signaux FSK dans les N signaux de données d'entrée et dans le train de données reçues, le mélange de signaux étant dans n'importe quel 2-j ordre aléatoire et proportion et les cartes de circuits imprimés de voie numérique et les cartes de circuits im- primés de voie FSK étant enfichées dans les N embases dans n'importe quel ordre et proportion aléatoire Le multiple- xeur-démultiplexeur de l'invention comprend également un premier moyen connecté à chacune des N embases pour four- nir une pluralité de signaux d'horloge de référence et connectant chacune des N embases en commun à un deuxième moyen pour transmettre le train de données transmises, et en commun à un troisième moyen pour recevoir le train de données reçues, ainsi qu'un quatrième moyen couplé au pre- mier moyen et à chacune des N embases pour fournir au moins les signaux de commande de multiplexage et de démul- tiplexage, les signaux d'horloge d'affectation de voie et de synchronisation de trame, lesdits signaux d'horloge commandant la distribution des eb de données de chacun des N signaux de données d'entrée, avec le même espacement optimal tout au long des intervalles de temps du train de données transmises, et commandant l'extraction des eb de données de chacun des N signaux de données de sortie à partir du train de données reçues, les eh de chacun des N sianaux de sortie étant distribués avec un espacement égal tout au long des intervalles de temps du train de données reçues, la distribution des eb de chacun des 1 I signaux de données d'entrée et de chacun des N signaux de données de sortie étant en accord avec le débit binaire associé à chacun de ces signaux. Le multiplexeur-démultiplexeur de la présente demande de brevet permet un certain nombre de débits de voies numériques asynchrones ( 600, 1 200, 2 400, 4 200 et 9 600 eb par seconde), des entrées de téléscripteur (TTY) numérique à faible vitesse allant jusqu'à 150 bauds, une voie ESK utilisant des sélecteurs à roues codeuses situés sur le panneau avant, et l'affectation automatique des voies Tout mélange de vitesses et/ou de modes (numé- rique ou FSK) est permis aussi longtemps que les débits binaires de l'ensemble des voies n'excèdent pas 30 k eb/s (les voies TTY et FSK comptant chacune pour 1 200 eb/s). Le multiplexeur-démultiplexeur asynchrone uti- lise la technique de commande " bourrage seulement ' pour le multiplexage asynchrone, et une disposition originale nécessaire pour servir d'interface entre une carte de voie numérique située à une extrémité de la liaison de communi- cation et une carte de voie FSK située à l'autre extrémité de la liaison consiste en une demande spéciale de bourrage fictif produite par le circuit FSK Les connexions d'abon- nés des types numérique/numérique, numérique/FSK, FSK/nu- mérique et FSK/FSK sont autorisés sans qu'un circuit ou 3 G équipement d'interface supplémentaire soit nécessaire. Le multiplexeur-démultiplexeur assure une fonction intelligente de test grâce à l'équipement BITE de test incorporé, ce qui supprime les indications d'alarme secondaires quand la source primaire d'une erreur est dé- tectêe. Toutes les fonctions communes de commande sont réalisées sur trois cartes de circuits imprimés, soit une réduction de 50 % par rapport au nombre de cartes de cir- 2519-820 cuits imprimés qui étaient nécessaires pour la construc- tion du'multiplexeur-démultiplexeur du brevet précité. Ceci est accompli par l'utilisation d'une unité de comman- de programmée pour remplacer cinq des cartes de circuits imprimés en logique câblée précédemment utilisées par deux nouvelles cartes Les circuits oscillateur maître et diviseur de fréquence d'horloge sont réalisés sensiblement sur la même carte de circuits imprimés que dans le multi- plexeur-démultiplexeur du brevet précité. L'équipement du multiplexeur-démultiplexeur asynchrone numérique temporel de la présente invention est non seulement plus petit, plus léger, fonctionne avec une alimentation de puissance plus faible et est moins coûteux que celui du brevet précité, mais il permet également un temps moyen de bon fonctionnement (MTBF) amélioré, et com- porte un dispositif BITE perfectionné qui simplifie l'in- terface d'opérateur. La mise en oeuvre de l'unité de commande pro- grammable de la présente application remplace cinq cartes de circuits imprimés du multiplexeur-démultiplexeur du brevet précité par-deux cartes de circuits imprimés, ce qui entraîne une réduction du coût, de la consommation dl énergie, du poids et des dimensions Le MTBF prévu est plus long et les fonctions BITE ont été améliorées, offrant la possibilité de supprimer les indicateurs de fautes secon- daires quand la faute primaire a été identifiée. L'unité de commande programmable de la présen- te invention comprend des circuits logiques à intégration moyenne échelle (MSI) standard et des puces de mémoire em- ployant un langage de programme réalisé à la demande Ceci permet la mise en oeuvre d'éléments ayant le niveau de qualification QPL standard ou aisément qualifiables Les seuls circuits communs nécessaires en plus de l'unité de commande sont l'oscillateur maître, le diviseur d'impul- sions d'horloge, le circuit de commande et le récepteur de groupe de lignes. Le concept de l'unité de commande programmable est un concept souple qui permet facilement des variantes dans la réalisation des paramètres Ces variantes peuvent notamment consister à: 1) changer le nombre de voies, 2) changer les débits binaires de voie et/cu de groupe, 3) changer les formats fixes de servitude et la commande de bourrage/débourrage, 4) permettre d'autres codes de synchronisation de trame et 5) ajouter des types de cartes de voie supplémentaires. L'unité de commande programmable de base peut être utilisée pour un multiplexeur synchrone en supprimant la commande bourrage/débourrage La faculté d'affectation automatique des voies sera retenue si les débits des voies sont variables. / Cette construction peut être mise en oeuvre en utilisant un microprocesseur ou une micro-unité de com- mande à intégration à grande échelle à condition que les exigences de vitesse et de température du cas particulier d'application soient respectées. L'invention sera mieux comprise à la lecture de la description détaillée qui va suivre, faite à titre ZC d'exemple non limitatif, en se reportant aux figures anne- xées qui représentent: la figure 1, le schéma de principe d'une com- binaison asynchrone d'un multiplexeur et d'un démultiplexeur temporels conforme aux principes de la présente invention; la figure 2, le schéma de principe de la carte de circuits imprimés de voie de données numériques; ia figure 3, le schéma de principe de la par- tie émission du schéma de la figure 2; la figure 4, le schéma de principe de la partie réception du schéma de la figure 2; la figure 5, le diagramme logique de la carte de circuits imprimés de voie de données numéri- ques de la figure 2; la figure 6, le schéma de principe de la carte de circuits imprimés de voie FSK; les figures 7 A et 7 B, une fois raccordées comme représenté par la figure 7 e, le schéma de fonctionnement de la carte de circuits imprimés de la voie FSK de la figure 6; la figure 8, le schéma de principe de l'unité de commande commune de la combinaison asynchrone multiplexeur/démultiplexeur conforme aux princi- pes de la présente invention; la figure 9, l'organigramme du programme super- viseur de l'unité de commande commune de la fi- gure 8; - 5 la figure 10, le chronogramme des temps essen- tiels de l'unité de commande commune de la fi- gure 8; la figure 11, le format des trains de données conformément aux principes de la présente inven- tion; la figure 12, l'organigramme d'une séquence émission de la combinaison multiplexeur/démulti- plexeur asynchrone conforme aux principes-de l'invention; la figure 13, l'organigramme d'une séquence réception de la combinaison multiplexeur/ démul- tiplexeur asynchrone conforme aux principes de l'invention; la figure 14, l'organigramme de la séquence d'affectation automatique des voies de la combi- naison multiplexeur-démultiplexeur asynchrone c 5 conforme aux principes de la présente invention; la figure 15, une carte mémoire de données de l'unité de commande commune selon les prin- cipes Je l'invention; les figures 16 A à 16 J, le diagramme des liaisons de l'unité de commande commune selon les principes de la présente invention,sur lequel les liaisons entre les figures 16 A à 16 J et les au- tres figures annexées sont indiquées à l'entrée et à la sortie des divers éléments du diagramme; la figure 17, le schéma de principe du généra- teur numérique d'impulsions d'horloge de la com- binaison multiplexeur-démultiplexeur conforme à l'invention; la figure 18, les formes d'ondes destinées au plan de codaae biphasé conditionné de la présen- te invention; la figure 19, les chronogrammes d'émission utilisés dans la présente invention; la figure 20, les chronogrammes de réception utilisés dans la présente invention; la figure 21, le schéma de principe de la fa- culté de bouclage utilisée dans la présente in- vention; les figures 22 A 22 E, le schéma de fonction- nement du générateur numérique d'impulsions d'hor- loge du multiplexeur-démultiplexeur asynchrone selon les principes de la présente invention sur lequel les liaisons entre les différentes figures 22 A 22 E et les autres figures annexées sont indiquées à l'entrée et à la sortie de ces circuits. Selon une réalisation nréférentielle, le multiplexeur-dé- multiplexeur asynchrone de la présente invention est une-réor- ganisation du multiplexeur-démultiplexeur temporels asynchro- ne de la demande de brevet précitée Certains des concepts clef qui ont été repris et réutilisés dans la présente de- mande de brevet comprennent l'affectation automatique des voies, qui simplifie l'interface hommemachine; le format optimal de trame et l'affectation en fixe des voies, qui réduit au maximum la jigue, assure des performances de ver- rouillage de trame excellentes, compatibles avec le concept de l'affectation automatique des voies; ainsi aue l'utilisa- tion de circuits LSI réalisés à la demande pour l'obtention de la plupart des fonctions logiques des cartes de circuit imprimé de voie numérique pour utilisateur multiple Le mul- tiplexeur-démultiplexeur temporel asynchrone de la présente demande de brevet est réalisé en un équipement plus petit, plus léger et utilisant une alimentation plus faible grâce à une modification des besoins et à une amélioration de J' organisation des concepts de réalisation éprouvés du brevet américain précité Certaines de ces modifications compren- nent 1) un plus petit nombre de voies, qui passe de 24 dans le brevet précité à 12 dans la pré- sente invention; 2) sélection simplifiée des débits de voies, de l'exploitation en simplex à l'alternat à l'exploitation en duplex, qui exige une seule roue codeuse de sélection de débit pour cha- que voie, au lieu de deux; 3) une seule interface de voies qui avec la sup- pression de l'interface TTL de remplacement simplifie les cartes de voie et réduit le nom- bre des connexions entrée-sortie au châssis; 4) réalisation perfectionnée de la logique com- mune Le concept original de la présente de- mande de brevet est mis en oeuvre avec de nou- veaux concepts logiques, ce qui ramène le nom- bre de cartes de circuits imprimés de 6 à 3. Les simplifications et perfectionnements décrits dans la présente invention permettent d'obtenir un équipe- ment plus souple et plus efficace par rapport au coût La construction de tous les circuits est basée sur l'utilisation d'algorithmes et de circuits éprouvés introduits dans l'é- quipement de la demande de brevet afférente précitée. La réduction du nombre de cartes de circuits imprimés de la logique commune est obtenue par l'utilisa- tion de circuits MSI de Schottkv à faible consommation d'é- nergie de type plus avancé Le principe de la logique pro- grammée de l'unité de commaide permet d'obtenir toutes les fonctions nécessaires y compris l'affectation automatiaue des voies et les algorithmes de synchronisation de trame, avec l'avantage supplémentaire de la faculté " intelligente " BITE Pour pratiquement n'importe quelle faute de circuit, la carte de circuits imprimés en défaut sera identifiée et son indicateur de défaut excité Les indicateurs des autres cartes seront bloqués. L'une des principales exigences pour parvenir à une optimalisation du coût de la construction du système de l'invention est d'utiliser des circuits LSI réalisés à la demande sur la carte de circuits imprimés de voie numérique. De telles cartes de circuits imprimés peuvent être fournies par la Collins Radio Semiconductor Division, faisant main- tenant partie de la Société Rockwell International, ainsi que par la Société American Microsystems Inc. On va se reporter maintenant à la figure 1 qui représente le schéma de principe d'une combinaison multiple- xeur-démultiplexeur temporels asynchrone réalisée conformé- ment aux principes de l'invention Chacune des 12 positions de voie ou embases de connecteur 1 prévues pour les cartes de circuits imprimés enfichables du panier accepte soit la carte de voie de données numériques, soit la carte de voie FSK N'importe quelle composition peut être utilisée dans n'importe quel ordre pour les deux types de cartes de cir- cuits imprimés placées dans les 12 positions de voie ou embases de connecteur 1 La sélection du mode et du débit de données corrects est effectuée pour chaque voie à l'aide des sélecteurs 2 à roues codeuses situées sur le panneau avant. L'équipement de test incorporé ( BITE) détecte les fautes et excite des indicateurs de défaut sur le module enfichable ( carte de circuits imprimés) à l'oriaine du défaut Le BITE fournit une signalisation visuelle sur-le panneau avant de la manière qui suit: 1) sommaire des fautes de fonctionnement action- né par toute faute de fonctionnement détectée; 2) alarme de trafic, signalant la perte de trafic à l'entrée du démultiplexeur; 3) surcharge de débit, lorsque les sélecteurs de débit de voie sont réglés sur une combinai- son qui excède la capacité d'entrée globale de 30 k eb par seconde. Un ronfleur d'alarme est mis en action en même temps que les deux premiers indicateurs visuels énumérés ci- dessus Il peut être arrêté à l'aide d'un bouton poussoir prévu sur le panneau avant Les indicateurs d'alarme 3 sont situés sur un équipement panneau avant 4 avec les sélecteurs de débit à roues codeuses 2. Tous les circuits actifs sont situés sur quinze cartes de circuits imprimés et sur le module alimentation, d'accès facile à partir de l'avant du cadre de l'éauipement - Les sélecteurs à roues codeuses 2 situés sur le panneau avant, les indicateurs d'alarme 3 et les boutons poussoirs sont aussi situés sur un module démontable par l'avant et qui abrite l'alarme sonore. L'équipement de protection-de ligne qui contient les condensateurs et les diodes de protection-est également accessible derrière le panneau avant d'accès aux cartes de circuits imprimés Si l'on enlève les unités qui viennent d'être citées, il ne reste qu'un châssis avec uniquement le câblage et les connecteurs, qui sont des composants électriques peu difficiles d'accès. Les fonctions requises de chaque interface de voie sont dupliquées sur des cartes de voie distinctes Cha- que voie est fonctionnellement indépendante du mode de fonctionnement de toutes les autres cartes de voie, y compris du fait que les autres temps de voie ou embases de connec- teur soient ou non équipées d'une carte Toutes les fonc- tions qui sont communes à l'ensemble du fonctionnement du multiplexeurdémultiplexeur sont groupées sur les plaques ou les cartes de circuits imprimés ccmmunes, telles que l'unité de commande commune 5 et le générateur d'impulsions numériques d'horloge s Certaines règles supplémentaires ont du être imposées par suite de l'adjonction du deuxiè- me type ( FSK) d'interface de voie Les cartes de voie et leurs interfaces avec la logique commune sont conçues de telle sorte que chacune des 12 embases de connecteur ( ou chacun des temps de voie) puisse être équipée soit d'une carte de voie numérique, soit d'une carte de voie FSK, dans n'importe quel ordre et proportion Les signaux aui sont utilisés par les deux types de cartes de voie le sont de la même manière et ne nécessitent aucune modification dans la logique commune pour accepter les deux types de cartes. Ceci comprend les signaux des bus de multiplexage-démulti- plexage des données, les signaux d'échantillonnage et les signaux BITE. Les signaux qui n'appartiennent qu'à un seul type de carte de voie, tels que les signaux de cadence FSK, sont toujours présents sur l'embase de connecteur de cartes, mais ils ne sont utilisés que par le type de carte Ies né- cessitant. La carte de voie de données numériques est sen- siblement la même que dans le brevet précité Les interfaces interchangeables TTL et de base de temps ont été supprimées et des améliorations ont été apportées dans la mise en oeu- vre de l'équipement BITE. La carte de voie FSK est nouvelle et conçue pour être compatible avec le téléscripteur TH-22 Comme on l'a déjà mentionné, cette carte de circuits imprimés est conçue pour être interchangeable avec la carte de voie de données numériques. La logique commune, constituée à l'origine de six cartes de circuits imprimés, a été modifiée dans sa conception afin de pouvoir être réalisée sur trois cartes seulement Toutes les fonctions de la logique commune d'o- rigine décrite dans le brevet précité ont été conservées, y compris la fonction BITE qui a été améliorée La carte du générateur numérique d'impulsions d'horloge, 6, est fondamentalement la même aue celle du générateur de fré- quences de référence utilisé à l'origine dans le brevet précité, sauf qu'elle comporte maintenant à la fois les circuits d'interface des groupes de réception et des grou- 1, pes d'émission Le module unité de commande commune exé- cute toutes les fonctions de commande communes, y compris la commande de répartition dans le temps de multiplexage- démultiplexage, la synchronisation de trame et l'affecta- tion automatique des voies Le module d'alarme 7 de l'uni- té de commande commune 5 contient les codes de commande * et les mémoires à accès aléatoire RAM dont a besoin l'uni- té 5 La logique permettant une fonction BITE et d'alarme perfectionnée se trouve aussi sur la carte 7 On va procé- der dans ce qui va suivre à une description détaillée de chacun des modules de cartes de circuits imprimés. On commencera cette description par la carte de voie de données numériques du multiplexeur-démultiple- xeur temporel de la présente invention Cette carte est une modification mineure de la carte de logique d'accès utilisée dans le brevet précité. En se reportant aux figures 2 et 5, la figure 2 est le schéma de principe et la figure 5 le schéma de fonctionnement de la carte de voie de données numériques qui assurera de 1 à 12 des interfaces de voies avec le bus de données de groupe 9 ' L'interface sera soit du type bi- phasé conditionné (CDP) à 600,1 200, 2 400, 4 800 ou 9 600 eb par seconde ou du type télétype (TTY) A des vitesses allant de 45,5 à 150 bauds traitées à 1 200 bits par seconde. La carte numérique doit accepter des impulsions d'échantil- lonnage reçues de l'unité de commande 5 de la fig 1 afin de commander son fonctionnement, y compris celui des si- gnaux de multiplexage-démultiplexage Les données du sélec- teur à roues codeuses seront chargées dans des registres pour indiquer le type ( CDP ou TTY) ainsi que le débit binaire sous le contrôle des impulsions d'échantillonnage La carte de circuits imprimés contiendra aussi l'équipement BITE, 10, pour signaler un défaut éventuel à l'unité de commande 5, ainsi qu'une diode électro-luminescente 11 pour permettre à l'unité 5 de signaler aà l'opérateur que la carte est en dé- faut Dans la suite de la description, le sens " émission est le sens de l'entrée de voie 12 vers le bus de groupes 9. Le sens " réception " est le sens inverse. La carte de voie de données numériques fonctionne dans l'un des deux modes suivants 1) biphasé conditionné ( CDP 2) téléscripteur ( TTY) La carte de voie de données numériques recevra le bus 13 du sélecteur à roues codeuses en provenance des sélecteurs 2 et quand il se présentera une impulsion d'échan- tillonnage de mode sur le bus 14, la carte mémorisera les don- nées sur le bus 13 pour sélectionner le mode CDP ou le mode TTY et le débit binaire conformément à la Table I ci-après. TABLE I Bus de sélecteur Débit en eb/s Mode PMBU PMBV PMBW 0 O O 1200 (TTY) 0 O 1 1200 ( CDP O 1 O ARRET 0 1 1 600 (CDP) 1 O O 4800 ( CDP 1 O 1 2400 ( CDP 1 1 O 9600 (CDP) ? O Le schéma de principe de la fonction transmission est représenté par la figure 3 qui comporte un comparateur de phases 15 comparant les données CDP et une fréquence d'hor- loge 2 R ( deux fois le débit binaire) délivrée par la bou- cle d'émission à verrouillage de phase, 16 La sortie du comparateur de phases 15 sélectionnera soit une fréquence de référence élevée ( 307,2 k Hz) + 108,6 impulsions par minute, soit une fréquence de référence basse ( 307,2 k Hz - 108,6 impulsions minute) en fonction de l'écart de phase. Cette sélection sera obtenue en divisant la fréquence d'hor- loge de référence sélectionnée Les données de sortie NRZ du démodulateur CDP 17 seront synchronisées dans la mémoire élastique de transmission 18 par la fréquence de débit bi- naire et placées sur le bus de données de transmission 9 quand elles seront échantillonnées par l'unité de commande 5. La carte de circuits imprimés renverra une demande de bour- rage de la logique de bourrage 19 à l'unité de commande 5 au moment o elle sera échantillonnée si la mémoire élastique 18 est moins qu'à moitié pleine Ceci entraînera ultérieure- ment une commande de bourrage de la part de l'unité 5, grâce à quoi un élément binaire de données provenant de la mémoire élastique 18 sera utilisé deux fois. Dans le mode TTY, la carte fonctionnera exacte- ment de la même manière que dans le mode CDP, sauf aue la fonction de démodulation du CDP sera contournée et que la fré- quence d'horloge du débit binaire sera de 1 200 Hz, obtenue en passant alternativement de l'une à l'autre de deux fré- quences de référence Ceci a pour résultat un échantillon- nage multiple du TTY à la vitesse maximale de 150 bauds. Sur la figure 4, la fonction réception de la carte de circuit imprimé de voie de données numériques de la figure 2 est représentée sous la forme d'un schéma de principe utilisant les mêmes fréquences de référence Une impulsion d'échantillonnage refait passer la mémoire élas- tique de réception 20 à son point milieu Un comparateur de phases 21 détecte si la mémoire élastique est plus ou moins qu'à moitié pleine afin de décider de la fréquence de réfé- rence à utiliser La fréquence d'horloge de débit binaire requise est obtenue par division de la fréquence de réfé- rence sélectionnée Le circuit de sélection de mode connecte le modulateur CDP 22 sur le trajet de sortie des données quand cela est nécessaire. Le circuit de forçage de mode 23 de la figure 2 force le passage du mode CDP au mode TTY lorsque l'activité sur l'entrée de la voie de données cesse Ceci empêche la production erronée d'alarmes d'activité de la mémoire élas- tique ou du bourrage/débourrage d'un côté quelconque de la liaison de communication. Le circuit BITE 24 surveille l'activité à la fois sur les-lignes de synchronisation de réception et d'émission, détecte le débordement ou le remplissage insuffisant de l'une ou l'autre mémoire élastique et présente un signal de table des défaillances de voies(soemmaire)à l'unité de commande 5. L'unité 5 examine tous les signaux BITE et envoie un poten- tiel de terre à la carte du circuit approprié afin d'allumer son indicateur de défaut 25 qui peut être une diode élec- troluminescente ( LED) 11 telle cue celle représentée sur la figure 2. La carte de voie de données numériques est in- terchangeable avec la carte de voie FSK Autrement dit, on devra pouvoir utiliser l'un ou l'autre type de carte dans l'une quelconque des douze embases de connecteur de cartes de voie, 1. La Table Il indique les symboles mnémoniques utilisés pour les signaux d'entrée de l'équipement de la présente invention, et la Table III les symboles mnémoni- ques utilisés pour ses signaux de sortie. TABLE II Signaux d'entrée SIGNAL DEFINITION 188 signaux d'entrée Paire de signaux en provenance de la voie. PMBU, V, W Signaux de sélection des roues co- deuses reçus de l'unité de comman- de et mis en file d'attente. HICLK Fréquence d'horloge de 307,233 K Hz en provenance du DCPG. LOCLK Fréquence d'horloge de 307,167 K Hz en provenance du DCPG. DELCLK Fréquence d'horloge de 66,7 Hz/en provenance du DCPG Une transition négative se produit lorsque HICLK et LOCTLK sont en phase. CHSN Impulsion d'échantillonnage de voie en provenance de l'unité de commande Sélectionne la carte de- vant accepter d'autres impulsions d'échantillonnage. STBR Impulsion d'échantillonnage de ré- ception Avec CHSN, signale la carte devant accepter les données du train de données de démulti- plexage, WDR Avec PSTB, remet la mémoire élastique de réception à zéro. STBX Impulsion d'échantillonnage d'é- mission Avec CHSN, signale la carte devant transférer les don- nées sur le train de données de multiplexage, RDX Avec RSTB, re- met la mémoire élastique d'émis- sion & zéro. SC Commande de bourrage Avec et STBX, commande à la mémoire élastique d'émission d'envoyer TABLE 'y ( suite) Siqnaux d'entrée SIGNAL MS STB CH Fn WDX In,) WCX In,/ RCR inj WTR In,) RTR In, RDR In,J DBD, FSKT WDR DEFINITION deux fois le même élément binaire de donnée Avec RSTB, remet en po- sition initiale les diviseurs à boucle verrouillée en phase pour la réception et l'émission. Impulsion d'échantillonnage de mo- de Avec CHSN, charge la valeur du sélecteur à roues codeuses dans des registres Mode/Débit. Signal de remise à zéro du BITE. Remet au repos le verrouillage remplissage excessif/insuffisant de la mémoire élastique et suppri- me la signalisation de défaut de carte si elle est due à celui-ci, Voir STBR, STBX et SC pour les au- tres actions. Signal d'excitation de l'indica- teur de défaut d'une voie. Signaux de PLL/MOD à ELASTORE sur le connecteur de cartes pour per- mettre les tests. Signaux de ELASTORE à PLL/MOD sur le connecteur de cartes pour per- mettre les tests. Bornes de signalisation réservées à l'usage de la carte FSK. Réception données d'inscription. Train de données de démultiplexage. Entrée dans la mémoire élastique de réception quand elle est signa- lée par CHSN et STBR. TABLE III Signaux de sortie SIGNAL 7 -CS Sn RDX C Fn 188 signaux de sortie WDX Out WCX Out RCR Outj WTR Out RTR Out RDR Out FSK DEFINITION Impulsion d'échantillonnage du sélecteur de voie Relié par strap à CHSN, de façon que-l'uni- té de commande puisse constater si la carte est ôtée. Demande de bourrage Réponse à CHSN et STBX indiquant cue la mémoire élastique émission est moins qu'à moitié emplie. Signal d'émission de données de lecture Train de données de multiplexage Sortie de la mémoi- re élastique émission en réponse à CHSN et STBX. Défaut d'une voie Sortie du BITE. Paire de signaux vers voie. Signaux de PLL/MOD à ELASTORE. LSI sur connecteur de cartes pour permettre les tests. Signaux de ELASTORE à PLL/MOD sur connecteur de cartes pour permettre les tests. Borne de signalisation réservée à l'usage de la carte YSK. Les symboles mnémoniaues énumérés dans les Tables II et III seront utiles poulr comprendre le fonc- tionnement de la carte de circuits imprimés de voie de données numériques dont le schéma est donné par la figu- re 5. La répartition des temps utilisés dans cette partie du multiplexeurdémultiplexeur est la suivante: largeur minimale des impulsions $HSN, STBR, STBX, SC, MS et RSTB: 1 000 nanosecondes Temps d'initialisation de SC à STBX: 200 nanoseondes minimum Le temps de maintien, de SC à après STBX, est égal à 200 nanosecondes au mini- mum Le temps d'accès, depuis la colhcidence de CHSN et de STBX jusqu'à la signalisation de données valides sur RDX ou SR: 1 000 nanosecondes au maximum. En se reportant aux figures 3 et 4, la boucle verrouillée en phase 16 et la boucle à verrouillage de phase à l'émission 26, le modulateur 22 et le démodulateur 17 sont contenus sur les circuits LSI 27 des figures 2 et 5 et la mémoire élastique d'émission 18 et la mémoire élas- tique de réception 20 sont contenues dans le circuit in- tégré LSI 28 des figures 2 et 5. Les figures 6, 7 A et 7 B raccordées comme indi- qué par la figure 7 C constituent les schémas de principe et de fonctionnement de la carte de circuits imprimés de voie FSK qui peut être utilisée dans un nombre quelconque de un à douze des embases de connecteur 1 L'interface est compatible les signaux FSX et TTY étant cohérents en phase avec le terminal télégraphique TH-22/TG fonc- tionnant sur une longueur de cable pouvant aller jusqu'à huit kilomètres La carte de voie FSK convertit les si- gnaux FSK en signaux de données NRZ TTY équivalents pou- vant faire l'objet d'un suréchantillonnage à 1 200 Hz et être multiplexés dans le train de données synchrone de la même manière que les signaux CDP et TTY, et vice versa. La carte de circuit imprimé FSK comporte un modulateur FSK 29 fournissant un signal de sortie cohé- rent en phase à des fréquences porteuses nominales de 1232,5 et 1317,5 Hz avec une sortie équilibrée nominale de + 1 d Bm à 6)0 ohms et des vitesses de O à 150 bauds, ainsi qu'un démodulateur 30 acceptant un signal d'entrée de données FSK cohérent en phase aux fréquences porteuses précédemment indiquées et à la vitesse des données avec une entrée équilibrée nominale de 600 ohms. La Table IV donnée ci-après indique l'inter- face, le symbole mnémonique et la définition du symbole ou bien la manière dont est présentée l'interface pour la carte de circuit imprimé FSK. TABLE IV Interface Symbole Commentaire Entrées: Invalidation BITE démodulateur Bus de données réception Impulsion d'échantillon- nage réception Impulsion d'échantillon- nage émission Sélection Voie Bus de rythme FSK Entree faute de voie Bus de données émission Sélection Voie vers sélecteur débit DBD Permet le test de la sensibilité WDR Entree dans modulateur FSK Données échantil- lonnées dans carte FSK sur transition positi- ve de CHS, quand STBR est au niveau bas. Bus de rythme de don- nées réception, actif au niveau bas. Bus de rythme de don- nées émission, actif au niveau bas. Une ligne parmi douze; impulsion vers négatif dans STBR et STBX. 197,4125 K Hz + 0,01 % Fréquence utilisée pour la modulation FSK. L'entrée LED nécessite un courant de dissipa- tion de 20 m A. Signal de sortie du démodulateur FSK Actif (en ligne) quand les signaux d'entrée CHS n et STBX sont au niveau bas. relié par jarretière à CHF Ne permet au sé- n lecteur de débit de renvoyer les codes de débit que si la carte de voie est en place. STBR STBX CHF n FSKT CHF n RDX CHS SW n TABLE IV (suite) Interface Svml Sorties: Bus de données émission MR Sélection Voie vers sélecteur débit 1, Bus FSK Sortie faute voie CHS SW n FSK CF n Signal de sertie du démodulateur FSK Actif (en ligne) quand les signaux CHS et STBX n sont au niveau bas. Relié par jarretière à CES Ne permet au sé- n lecteur de débit de ren- voyer les codes de dés- bit que si la carte de voie est en place. Passe au niveau bas quand la voie est con- sultée pour indiquer la présence de la carte FSK. Sommaire BITE des fau- tes de cartes Les fau- tes sur équipements ex- térieurs sont interdi- tes Actif au niveau haut. Dole commentaire Un signal de sortie d'alarme de sommaire BITE, CF, est fourni sur la sortie 31 Une diode LED 32 et une n résistance 33 montées en série reçcivent un signal d'entrée * CHF de la carte de circuit imorimé 7 L'alarme de sommaire n présente sur la sortie 31 est un " 1 " logique lorsaue l'une ou l'autre, ou les deux, des conditions suivantes se produisent: 1) la sortie différentielle du modulateur FSK tombe de 3 d B ou plus par rapport au + ld Bm nominal Les deux branches de la sortie équilibrée doivent être surveil- lées de façon que la défaillance d'une seule branche soit détectée Les points de surveillance seront situés en amont de la pastille de sortie de façon qu'un court-circuit en sortie de carte ne provoque pas d'alarme ( il s'agit là d'une défaillance d'équipement extérieur) Le moniteur des porteuses sera raccordé en courant alternatif de façon qu' un courtcircuit avec le bus d'alimentation n'empêche pas la signalisation des défauts. 2) La boucle à verrouillage de phase du démo- dulateur FSK est déverrouillée et l'amplitude de la porteuse d'entrée est supérieure à 20 d Bm ( fréquence porteuse valide) L'amplitude de la porteuse devra être surveillée sur une base différentielle, et raccordée en courant alter- natif comme précédemment Le circuit moniteur sera du type établissant des moyennes de façon que les courtes pointes de bruit ne soient pas indûment interprétées comme des si- gnaux Les signaux hors bande ( supérieurs à 2 K Hz) seront pour la même raison atténués Le seuil de tolérance est de + 2 d Bm ou mieux. Les données de trafic entrant dans le démodula- teur ne doivent pas être surveillées du fait qu'il peut se présenter des états de repos ne devant pas donner lieu à une alarme De même, un état correspondant à l'entrée d'une onde non-porteuse ( moins de 20 d Bm) ne devra pas don- ner lieu à une alarme La perte de la porteuse ou bien un état hors verrouillage devront présenter une signalisation fixe à la sortie du démodulateur. Les circuits BITE sont indépendants des trajets du signal dans la mesure du possible Aucune défaillance d'un composant unique des circuits BITE ne devra provoquer une défaillance dans le trajet du signal FSK ( par exemple en court-circuitant les signaux). Le démodulateur PSK 30 combine un comparateur bipolaire 34 avec une boucle verrouillée en phase à circuit intégré monolithique 35, pour récupérer le signal TTY dans la porteuse binaire modulée en fréquence Le démodulateur 30 à boucle verrouillée en phase 35 verrouille un oscillateur indépendant 36 commandé en tension sur la fréquence por- teuse FSK, la tension de commande étant filtrée et découpée afin de récupérer les données dans le filtre 37 et le com- parateur 38. Le signal FSK entrant qui va de + 4 d Bm à 30 d Bm est connecté à travers un limiteur de pointes à un atténuateur filtre passe-bas 39 Le filtre 39 réduit le bruit hors bande et les phénomènes transitoires avant que le signal ne soit coupé par le milieu dans le comparateur de tensions 34 Une fréquence de coupure de 10 K Hz a été choisie afin de satisfaire les exigences relatives à l'im- pédance d'entrée, qui sont de 600 ohms + 10, 20 % Le limiteur de pointe, l'atténuateur-filtre passe-bas et le comparateur de tensions sont tous équilibrés a la terre afin d'obtenir un rejet de mode commun égal ou supérieur à 26 d B L'éauilibre est de 26 d B ou mieux Les signaux situés dans les limites fixées par le limiteur de pointe + 8 volts) sont mis à l'échelle par l'atténuateur et, de ce fait, maintenus à l'intérieur de la plage de fonc- tionnement du comparateur de tension 34 La sortie du com- parateur 34 est aussi mise à l'échelle et connectée en cou- rant alternatif afin de servir d'interface avec le circuit intégré à boucle verrouillée en phase 35 L'oscillateur commandé en tension 36 prévu dans le multivibrateur à émetteurs couplés utilise des trajets de charge et de dé- charge à source de courant compensée en température Des ondes rectangulaires et des ondes triangulaires linéaires ayant une phase de 900 sont simultanément produites dans le système complexe d'oscillateur contrôlé en tension. L'onde rectangulaire de sortie de l'oscillateur commandé en tension attaque le détecteur ou comparateur de phases de boucle principal 40 en phase avec la fréquence porteuse entrante maintenue par la tension d'erreur du détecteur de phase. La boucle est une boucle de type 1 de deuxiè- me ordre telle que définie dans la Note d'Application Moto- rola AN-535 La largeur de bande de la boucle est d'envi- ron 350 Hz et l'amortissement est d'environ 0,8 Ces para- mètres permettent une rotation rapide de la boucle et, par conséquent, une distorsion ( polarisation) minimale de l'enveloppe des données jusqu'à 150 bauds sans rendre la boucle excessivement sensible au bruit Les performances d'un système asynchrone tel que celui-ci peuvent être amé- liorées par l'utilisation d'un filtre de réception de fré- quences de coupure plus basses ( la largeur de bande de la boucle est constituée par le filtre de réception) mais dans ce cas les interférences entre symboles et la distorsion de polarisation augmentent Puisque les perfor- mances bruit ne constituent pas habituellement un problè- me, la distorsion du rythme devient alors le point impor- tant pour la plupart des systèmes FSK La largeur de bande du démodulateur entraîne une performance inférieure d'envi- ron 9 d B aux performances théoriques en ce qui concerne le taux d'erreur binaire en fonction du rapport signal/bruit, créant ainsi une faible distorsion polarisation/rythme. Les systèmes FSK ayant une marge de bruit importante, ils ne justifient l'utilisation que des plus simples récepteurs FSK et, par conséquent, n'atteignent pas les performances théoriques. Le filtre passe-bas Ce deuxième ordre 37 exté- rieur a la boucle sert a filtrer la tension de commande d'extraction des données, procurant une bonne rejec*tion de la porteuse ( l'amplitude de la porteuse est assez grande et pourrait créer un phénomène de jigue avec un filtredu premier ordre) La fréquence de coupure de 300 Hz du filtre est destiné à assurer la rejection de la porteuse du fait que la majeure partie du filtrage est assurée par le filtre de boucle principal 41. Le signal de sortie du filtre de données 37 est découpé par un comparateur à référence interne 38 ayant une certaine hystéresis afin d'éliminer toute compo- sante résiduelle de la porteuse Les données découpées sont prélevées de la carte de circuit imprimé au moyen des signaux d'entrée de sélection de voie et d'échantil- lonnage émission comme représenté La sortie des données ( RDX) est une porte à collecteur ouvert La logique de commande est du type CMOS et LSTTL. La boucle verrouillée en phase 35 contient un deuxième comparateur de phases et des circuits supplémen- taires servant à constituer le détecteur de verrouillage 42 destiné à détecter un état non-verrouillé et utilisé pour un signal BITE Ce signal est combiné avec un signal " pas de porteuse présente " afin d'interdire la sortie d'un signal de faute quand le signal d'entrée FSK n'est pas présent Le détecteur de porteuse 51 est lecteur-cor- recteur de niveau ayant un seuil situé à 20 d Bm, soit approximativement à mi-chemin entre un " bon "l signal mini- mal et le niveau de bruit inacceptable pour un système donné L'absence de porteuse ou bien l'état non-verrouillé interdit aussi les données ( délivre une signalisation permanente) à la sortie du démodulateur - Le modulateur FSK 29 associe des circuits de SCHOTTKY faible puissance et des circuits intégrés liné- aires pour obtenir un équilibre vitesse-puissance optimal. Le principe du diviseur-sélecteur de données pour la pro- duction des signaux FSK détermine des fréquences porteuses dont la stabilité est obtenue à partir d'une base de temps extérieure à la carte PSK et commandée par quartz L'ex- ploitation du diviseur à 150-160 fois la fréquence de la porteuse et le fait de ne modifier le rapport diviseur qu' en synchronisme avec le signal de rythme entrant assure la cohérence de phase et un très faible phénomène de Jigue. Le fonctionnement synchrone est réalisé en réajustant le rythme des données à l'aide de l'impulsion d'horloge de 2519820 ' 197,4125 K Hz et en câblant le diviseur de programmation de façon qu'il n'autorise les entrées prépositionnées que lorsque se produit l'impulsion " fin de compte ". Le signal de sortie du diviseur programmable 43 est alors divisé par dix dans un compteur de dizaine Johnson 44 Les rapports diviseurs et la fréquence d'hor- loge sont combinés pour produire une chaîne matérielle de division minimale ayant des fréquences porteuses s'é- cartant de moins de 0,2 Hz des fréquences nominales de 1232,5 et 1317,5 Hz, Le compteur de Johnson 44 produit simultanément cinq phases aux fréquences porteuses nominales Les résis- tances 45 constituent des prises sur les étages de sortie afin de former cinq sources de courants pondérés qui, avec un courant fixe, sont additionnés dans un amplificateur opérationnel 46 Ceci constitue un générateur d'ondes sinu- soidales peu coûteux ayant une commande de niveau de sor- tie à la valeur appropriée et une dérive en fréquence né- gligeable Le résultat est une onde sinusoïdale à la fré- quence repos ou travail Le signal complémentaire requis pour obtenir une sortie équilibrée est produit par un am- plificateur opérationnel inverseur à gain unité, 47 Ces deux signaux sont affaiblis à travers une résistance puis filtrés dans le filtre 48 avant d'être transmis au limiteur ' de surtension et au connecteur de sortie. Les signaux FSK produits par ces circuits me- surent + 1 d Bm sur 600 ohms avec une fréquence côté haut ( travail normal) de 1316,08 Hz + 0,1 Hz et une fréquence côté bas ( repos normal) de 1233,83 Hz 0,2 Hz La por- teuse présente environ 5 % de THD et le niveau de sortie entre travail et repos est inférieur à 0,5 d B La distor- sion travail-repos et repos-travail introduite par l'ensem- ble modulateur filtre est inférieure à 1 %. Avant le modulateur FSK se trouve un circuit de verrouillage 49 qui extrait les données de l'accès WDR dans la carte de circuits imprimés Les données sont échan- tillonnées sur la transition positive de STBR quand la ligne sélection de voie est au niveau bas. La porteuse transmise est supervisée par un détecteur de niveau et redresseur double alternance, 50, ayant un seuil situé à 20 d Bm Le signal de sortie du détecteur 50 est appliqué à une porte OU avec le signal v de sortie du démodulateur BITE et retransmis à partir de la carte sur la sortie 31 pour constituer un signal d'a- larme sur le sommaire d'état. Pour assurer la compatibilité entre deux équi- pements multiplexeur-démultiplexeur situés respectivement 1 o à une extrémité d'un circuit de communication quand l'un de ces équipements comporte une carte de voie de données FSK dans une embase de connecteur de voies alors que l'au- tre équipement comporte une carte de voie de dofnnées numé- riques dans l'embase de connecteur de voies désignée par le même numéro, il a été pris des dispositions particuliè- res pour empêcher qu'une alarme de situation d'erreur ne soit indûment produite dans le trajet de réception de la carte de voie de données numériques. Cette situation se produirait si les données FSK TTY, après avoir été converties en données binaires- NTZ, devaient être suréchantillonnées à un débit binaire nominal de 1 200 eb par seconde et transmises sur le train du groupe multiplexé Le démultiplexeur de réception com- portant la carte de voie de données numériques et traitant ce train d'éléments binaires se trouverait, dans certaines conditions, dans une situation de débordement répétitif de la mémoire élastique, ce qui entraînerait la production d'une alarme d'équipement. Une analyse des débits de données réels par rapport aux débits nominaux, y compris dans les pires cas de décalage de fréquence, montre que cette situation peut être évitée en créant un " signal de bourrage fictif " du côté émission de la carte de voie FSK à la fréquence appropriée Le côté émission est défini comme étant la partie de la carte de voie de données qui traite les don- nées en provenance de l'entrée côté voie et devant être multiplexées dans le signal émission de groupe. La plus grande vitesse à laquelle la carte dé circuits imprimés FSK pourra échantillonner le signal NRZ TTY est comme suit: ( 1) 1 200 HZ + 781,6 impulsions-minute + 30 impulsions-minute = 1 200,974 Hz, les 1 200 Hz + 781,6 impulsions-minute étant la vitesse interne nominale sélectionnée pour une technique " bourrage seulement ", et les 30 impulsions-minute supplémentaires étant prévues pour tenir compte du décalage interne maximal possible de l'oscillateur. Dans l'équipement multiplexeur-démultiplexeur de réception ayant une carte de voie de données numériques traçant le signal TTY, si la fréquence de l'oscillateur interne vient à se trouver dans le pire cas à 30 impulsions par minute au-dessous-de la fréquence nominale, la vitesse maximale que la boucle numérique verrouillée en phase peut alors atteindre est de ( 2) ( 307,233 Hz 30 impulsions par minute 256 = 1200, 0929 Hz Le taux de bourrage maximal requis est donc de ( 1) ( 2) = 0,8811 Hz. Un taux de bourrage de 0,926 Hz a été choisi et dcit maintenant être analysé pour un fonctionnement correct à l'autre combinaison de tolérances de rythme dans le pire cas, soit lorsque le multiplexeur- démultiplexeur se trouve à 30 impulsions par minute en dessous-de la vi- tesse nominale et le multiplexeur-démultiplexeur à 30 im- pulsions par minute au-dessus L'impulsion d'horloge d'é- chantillonnage à 1 200 Hz devient alors: ( 3) 1 200 Hz + ( 781,6 30) impulsions par minute = 1 200,902 Hz Dans le multiplexeur-démultiplexeur 3-, de réception, la vitesse minimale que la boucle numérique verrouillée en phase atteint est de ( 4) ( 307,167 Hz + 30 impulsions par minute 256 = 1199,90709 Hz Si l'on compare les points ( 3) et ( 4) ( 3)-( 4)= 0, 99491 Hz Par conqâquent, la vitesse fixe de bourrage de 0,926 Hz choisie pour la carte de voie de données FSK sera efficace pour toutes les combinaisons de tolérances relatives à l'oscillateur, du côté émission et du côté réception. Si l'on vérifie le format de la voie de commande générale afin d'en reconnaître la capacité de commande de bourrage/débourrage, on voit que ce format est prévu pour approximativement trois commandes de bourrage par seconde pour chaque voie interne de 600 eb par seconde, ou pour six bourrages par seconde pour une entrée de données de 1.200 eb par seconde Une vitesse fixe de bourrage d'envi- ron un par seconde est facilement réalisable. L'objet de l'unité de commande 5 de la figure 5 est de fournir des impulsions de rythme à partir du généra- teur numérique d'impulsions d'horloge de la carte 6 et de fournir des signaux aux douze embases de connecteurs de cartes enfichables 1, qui multiplexeront et démultiplexeront le trafic numérique entrant et sortant du groupe 32 K Hz. Dans les douze embases de connecteurs peuvent être enfichées des cartes de circuit imprimé de voies numériques et de voies FSK, mélangées entre elles L'unité de commande com- mune remplit des fonctions réparties en cinq catégories principales: 1) multiplexage à l'émission 2) démultiplexage à la réception 3) verrouillage ( synchronisation) de trame 4) affectation automatique des voies ) BITE. L'unité de commande commune 5 est contenue sur deux cartes de cir-cuits imprimés: la carte d'unité de commande numérique 8 et la carte de mémoire alarmes 7 de la figure 1 La figure 8 est un schéma de principe montrant les relations existant entre les unités de fonctionnement des cartes 7 et 8 combinées, de manière à faciliter la des- cription du sous-ensemble de commande dans sa totalité. Les figures 16 A 16 J constituent le diagramme des liaisons du sous-ensemble de commande dans sa totalité Sur les fi- gures 16 A 16 J, les circuits appartenant à ces figures ou aux autres figures annexées et avec lesquels l'unité de commande 5 travaille sont raccordées au niveau d'étiquettes d'identification sur les différentes lignes d'entrée et de sortie des figures La figure 8 indique la séparation fonc- tionnelle sur les deux cartes. Pour le multiplexage à l'émission, l'unité de commande 5 délivre des impulsions d'échantillonnage provenant du générateur de commande d'échantillonnage 152 et du distributear de sortie 153 ( Fig 16 E) aux douze embases de connecteurs 1 gui provoquent la connexion de l'une des douze sources de données sur un seul bus de multiplexabe de groupe à collecteur ouvert ( Fig 16 A) Le bus de multiplexage de groupe 154 sera accepté par l'unité de commande o des éléments binaires fixes de ser- vitude seront introduits, et le train de multiplexage combiné en provenance du multiplexeur 155 ( Fig 16 A) sera modulé en biphasé conditionné dans le codeur 156 ( Fi 4 16 A) avant transmission. Pour le démultiplexage, l'unité de commande com- mune 5 fournit des impulsions d'échantillonnage reçues du générateur 152 et du distributeur 153 à douze embases de connecteurs 1 qui provoquent la distribution de données NRZ du démultiplexeur de groupe sur douze embases de connec- teurs de cartes enfichables, 1. La synchronisation de trame est le traitement qui assure l'alignement des générateurs de rythme du récep- teur local sur le format de synchronisation du trafic du groupe démultiplexeur reçu afin de pouvoir réaliser un dé- multiplexage correct des données. L'affectation automatique des voies est un algo- rithme utillsé pour obtenir une répartition régulière des attributions d'intervalles de temps ou des attributions de voies dans le format afin de réduire au maximum la ji- gue dans ce dernier ainsi que les besoins en mémoire élas- tique au niveau individuel des différentes voies. L'unité de commande 5 est basée sur un séquen- tiel numérique programmé qui exécute une série d'instruc- tions en fonction des tâches particulières à accomplir. L'organisation du circuit séquentiel numérique est repré- sentée sur le schéma de principe de la figure 8 et sur le diagramme des liaisons de la figure 16 G Le coeur du cir- cuit séquentiel numérique est constitué par la mémoire de de programme 157 qui délivre une série de codes numériques à des éléments logiques de support La mémoire 157 est a- dressée depuis le compteur de programmes 158 (Fig 16 G) con- necté à une commande de saut PC en provenance du multiple- xeur de saut 159 (Fig 16 C) En interprétant les codes numé- riques, les éléments logiques de support comprenant le re- gistre de données 160 (Fig 16 A), le registre de code de fonctionnement 161 (Fig 16 A) et le décodeur d'instructions 162 (Fig 16 E), sont capables d'exécuter des algorithmes de manière à multiplexer et démultiplexer le trafic du groupe numérique 32 K Hz En plus de cette tâche principale, l'uni- té de commande commune 5 effectue des tests sur elle-même BITE) afin de contrôler son fonctionnement correct. Le programme superviseur du séquentiel numéri- que effectue l'acquisition systématique des entrées faites dans une séquence de consultation afin de déterminer quel- le est la tâche à effectuer à un instant quelconque donné. Le programme superviseur est représenté par l'organigramme de la figure 9 A la mise sous tension, le 2 G programme superviseur initialisera tous les registres mé- moire nécessitant des états de départ connus puis il pro- voquera l'entrée de la séquence d'affectation automatique des voies C ACA) A la fin de la séquence ACA, c'est la séquence normale de consultation qui sera entrée Dans la séquence normale de consultation, le lecteur émission et le lecteur réception sont testés afin de connaître s'ils se trouvent dans l'état logique adéquat Si le lecteur émission ou le lecteur réception est dans cet état, la séquence correspondante doit être entrée. Les lecteurs émission et réception sont com- mandés par les transitions des horloges de groupe 32 K Hz correspondantes détectées dans le détecteur de transition 163 (Fig 16 A) Le séquentiel numérique fonctionne sur une base stricte de consultation, chaque tâche devant être ef- fectuée-en série sans possibilité d'interruption Du fait que les horloges émission et réception peuvent être asyn- chrones,les fonctions de service à l'émission et-à la récep- tion deviennent intensifiées dans le temps, c'eet-à- dire que dans le pire cas les temps de traitement cumulés tant à l'émission qu'à la réception doivent être au maxi- mum égaux à la période binaire à 32 K Hz, ceci afin d'évi- ter la perte d'intégrité binaire. Le séquentiel numérique exécute une instruc- tion par cycle de 4,608 M Hz A cette vitesse, ce sont 144 instructions qui peuvent être exécutées pendant chaque période binaire de 32 KHZ Ce rythme impératif du programme est représenté par la figure 10 La mesure du temps de traitement au cours des tests de performance a montré que 144 instructions sont suffisantes pour assurer le service tant à l'émission qu'à la réception dans les limites des contraintes de temps réel. D'autres analyses faites lors du contrôle des performances ont montré que c'est le traitement des eb de remplissage de la séquence émission qui nécessite le moins de temps de traitement, ce qui permet d'ajouter la fonction maintenance à ce sous-programme La fonction maintenance est constituée par des accusés de réception et des répon- ses à des fermetures de commutateurs avec un support BITE. L'unité de commande centrale 5 devra fonctionner selon trois modes principaux 1) m'ôte sous tension 2) normal 3) affectation automatique des voies. Au cours de la mise sous tension ou après toute interruption de 0,5 seconde ou plus, l'unité de commande commune 5 doit initialiser tous les registres internes né- cessitant un état de départ connu ou bien qui seraient susceptibles d'être défavorablement affectés par une inter- ruption d'alimentation Après l'initialisation, l'algorithme d'affectation automatique des voies sera exécuté A la fin de ces opérations, le mode Normal devra être introduit pour l'exécution des fonctions de multiplexage à l'émission, de démultiplexage à la réception, de synchronisation de trame et de BITE ' En mode Normal, on peut actionner le bouton poussoir ALARM ACK/TEST situé sur le panneau avant pour commander le test visuel et audible de l'existence de situations d'erreur L'unité de commande commune 5 percevra la manoeuvre du poussoir et provoquera le déclen- chement de l'alarme sonore et l'allumage de toutes les lampes de signalisation de défaut sans modifier en rien le cours normal du fonctionnement tant que le bouton est maintenu enfoncé. Le mode Affectation Automaticue des Voies sera introduit quand l'opérateur désirera apporter une modifica- tion quelconque dans l'affectation'des voies Cette intr duction se fait en actionnant le bouton poussoir ASSIGN situé sur le panneau avant après avoir changé les affecta- tions au moyen des sélecteurs à roues codeuses L'unité de comma de commune 5 détectera cette manoeuvre et provoquera l'exécution de l'algorithme d'affectation automatique des voies A la fin de cette opération, l'unité 5 revient en mode Normal. La détection de la manoeuvre du bouton pous- soir ALARM ACK/TEST ou ASSIGN s'effectue dans le sous-pro- gramme de code de remplissage de la séquence de traitement v C à l'émission, comme on l'a déjà expliqué. L'unité de commande commune 5 répond aux com- mandes suivantes des commutateurs du panneau avant: 1) Affectation ( bouton ASSIGN) 2) Accusé réception d'alarme/test ( bouton ALARM ACK/TEST) 3) Programmation des yoies par les sélecteurs des roues codeuses. De plus, l'unité de commande commune 5 doit commander l'alarme sonore, toutes les lampes de signal_ sation défaut module et les indicateurs de défauts sui- vants situés sur le panneau avant. 1) Trafic ( TRFC) 2) Fonctionnel ( FCTN) 3) VITESSE. Quand le bouton d'affectation de voie ASSIGN est enfoncé, l'algorithme d'affectation automatique des voies doit être exécuté Quand le bouton d'accusé de récep- tion d'alarme et de test ALARM ACK/TEST est enfoncé, toutes les lampes doivent s'allumer s'il n'existe pas de défaut. S'il se produit une faute, la lampe TRFC ou bien la lampe FCTN doit s'allumer, l'alarme sonore doit être déclenchée, et, le cas échéart, la lampe du module défaillant doit s'allumer En cas de faute, on peut utiliser le bouton ALARM ACK/TEST pour supprimer l'alarme sonore Une fois la faute éliminée, l'alarme sonore retentira à nouveau et les * indicateurs de défaut s'éteindront On peut à nouveau sup- primer l'alarme sonore en manoeuvrant le bouton poussoir ALARM ACK/TEST. Les positions numérotées sur les sélecteurs à roues codeuses de programmation du débit des douze voies sélecteurs 2 sur le panneau frontal 4 de la figure 1 sont-codées sur un bus commun à trois éléments binaires et mises en attente par le générateur numérique d'impul- sions d'horloge de la carte de circuit imprimé 6, de façon que l'unité 5 puisse lire les débits de données choisis. Les codes de sortie mis en attente sur le bus 164 sont définis dans le Tableau V ci-après. TABLEAU V Position sélecteur Débit ( Kpbs) PMBU PMBV PMBW O ARRET O 1 O 1 1,2 (TTY) O O O 2 o,6 O 1 1 3 1,2 O O 1 4 2,4 1 O 1 4,8 1 O O 6 9,6 1 1 O 7 ARRET O 1 O Le code à 3 eb est produit chaque fois que l'unité de commande 5 délivre une impulsion d'échantillon- nage d'une seule voie à l'un des douze sélecteurs à roues codeuses Les contacts des sélecteurs sélectionnés provo- quent l'apparition du code de débit approprié sur le bus trois éléments à travers des diodes d'isolation contenues dans l'équipement des sélecteurs Les diodes d'isolation empêchent les interférences de codage de la part des sé- lecteurs par roues codeuses non sélectionnées. L'impulsion d'échantillonnage d'une voie uni- que produite par l'unité 5 est tout d'abord acheminée à travers la carte de circuit imprimé de voie correspondant au sélecteur afin de constater la présence de cette carte dans les embases de connecteur 1 Si la carte manacue, ceci détermine la création d'un circuit ouvert provoquant l'ap- parition du code " Tous des Un " sur les bus U,V, W Ce code est interprété comme un " ARRET " par l'unité 5. -Le format de verrouillage de trame du train de données de multiplexage du groupe 32 K Hz est représenté par la figure 11 Pour produire ce format, l'unité 5 dé- tecte le rythme d'émission du groupe 32 K Hz et décide lo- giquement quelle est la voie ou l'élément binaire fixe de servitude qui doit être transféré sur le train de données multiplexées pour un intervalle de temps quelconque donné constituant une voie Le format de servitud tervalles de temps fixes dans le format de la trame, comme représenté sur la fig 11 Toutefois, l'attribution des in- tervalles de temps assignés aux douze voies est variable en fonction des débits de données sélectionnés La méthode d' affectation des intervalles de temps est exposée ci-après. La production du format spécifié implique l'u- tilisation de trois compteurs binaires: un compteur d'in- tervalles de temps à six eb (TSC), un compteur de sous- trames à deux eb (SFC) et un compteur de demi-trames à six eb (MFC) En général, le décodage des compteurs TSC/SFC déterminera quelle est la source qui doit être transférée sur le train de multiplexage pour un intervalle de temps quelconque donné Si ce sont les données de voies oui doi- vent être transférées, l'unité de commande 5 délivre une combinaison de deux impulsions d'échantillonnage pour as- surer la connexion avec les embases de connecteur de car- tes de voie, 1 L'une des impulsions d'échantillonnage définit une voie discrète parmi les douze voies possibles. La deuxième impulsion d'échantillonnage identifie la fonc- tion de multiplexage à l'émission Lorsqu'un eb fixe doit être produit, les impulsions d'échantillonnage de voies seront automatiquement retenues. Du fait cque le multiplexeur-démultiplexeur utilise la technique di, " bourrage uniquement ", l'unité de commande commune 5 est aussi chargée de produire les com- mandes de bourrage aux différentes embases de connecteur de cartes de voies, 1 La commande de bourrage est un:ordre envoyé conjointement avec les deux impulsions d'échantil- lonnages qui viennent d'être mentionnées Cette commande ordonne à une voie de transférer les mêmes données que celles ayant été produites pendant son intervalle de voie précédent. L'évènement servant de base à la production d'une commande de bourrage est la réception d'une demande de bourrage sur l'unique bus de demande de bourrage à collecteur ouvert, 165 La demande est transférée sur le bus 165 par les différentes cartes de voie pendant l'un des intervalles de temps qui leur sont alloués, indiquant que la mémoire élastique de voies est moins eu'à moitié pleine. Pour que l'élément binaire de bourrage puisse être reconnu dans le multiplexeur-démultiplexeur distant côté réception, l'unité 5 doit produire le format de ser- vitude d'une manière spécifique Quand MFS = TSC pour la voie demandante, les six eb du MFC sont envoyés sous forme complémentaire dans le format de servitude ( LONG SYNC CODE code de synchronisation long) De plus, l'élément binaire de commande du format servitude est envoyé sous la forme d'un " un " logique Ces événements sont coordonnés avec la production de la commande de bourrage dans la demi-trame suivante qui provoque l'envoi de l'élément binaire de bour- rage Le débourrage à l'extrémité distante devient alors une manière de déterminer si le MFC reçu dans le format servitude apparait sous forme complémentaire et de retenir l'impulsion d'échantillonnage temporel approprié au cours de la demi-trame suivante. En plus des bourrages normaux de voies numéri- -ques décrits ci-dessus, l'unité de commande 5 produit aussi un bourrage fictif pour chacune des embases de connecteur de voies; 1, équipées de cartes de voie de données FSK. Un signal d'horloge de 0,926 Hz est analysé par l'unité 5, et pour chaque occurrence de ce signal, un verrouillage est établi Au cours des douze surtrames suivantes, l'uni- té 5 produit une seule commande de bourrage fictif pour chaque voie traitant des données FSK, après quoi le vert rouillage est remis au repos jusqu'au signal de 0,926 Hz suivant. Un organigramme de la séquence émission est illustré par la figure 12 La séquence émission est dé- clenchée une fois par cycle ( interv&i Ele de temps) de Io l'horloge émission de 32 K Hz La séquence émission est chargée de produire le format multiplexé du groupe repré- senté par la figure 11 L'objet de la séquence émission est de fournir une impulsion d'échantillonnage de groupe qui lira les données de voies ou les données de servitude pour les inscrire dans un basculeur bistable du groupe à l'émission, 166 ( Fig 16 A), produisant ainsi le train de données du groupe. Comme on l'a mentionné précédemment, la pro- duction du format spécifié implique l'utilisation de trois compteurs binaires le compteur d'intervalles de temps à 6 eb ( TSC) le compteur de sous-trames à 2 eb ( SFC le compteur de demi-trames à 6 eb ( MFZ). Chaque fois qu'est exécuté l'algorithme d'affectation auto- matique des voies, un code d'intervalle de temps à quatre éléments binaires ( TS) est déposé dans 192 emplacements de mémoire consécutifs ( TIME SLOT FILE: fichier des in- tervalles de temps) de la mémoire de données 200 repré- sentée sur la figure 15 Le TSC ou le SFC se reporte à ces 192 emplacements tour à tour au fur et à mesure de chaque transition de l'horloge émission 32 Hz Le TSC ou SFC est maintenu par la séquence émission dans un seul em- placement de la mémoire de données 200 et le MFC est main- tenu dans un deuxième emplacement de la mémoire de données Une fois le détecteur de 32 K Hz remis à zéro par la séquence émission, le TSC ou SFC est incrémenté et le nouveau nombre du TSC ou du SFC est utilisé pour accéder au Fichier Intervalles de Temps Le code TS ainsi obtenu dirige la séquence émission sur une opération particuliè- re avant de délivrer l'impulsion d'échantillonnage de groupe. Le codage TS est défini dans la Table VI. TABLE VI CODE r S DEFINITION MSB LSB O O O O CODE RAZ O O O 1 VOIE 1 O O 1 O O O 1 1 O 1 O O 0 1 O 1 O 1 1 O O 1 1 1 1 O O O 1 O O 1 1 O 1 O 1 O 1 1 VOIE 12 1 1 O O SAUT 1 1 O 1 REMPLISSAGE 1 1 1 O SERVITUDE (OH) -1 1 t 1 Le Fichier Intervalles de Temps est destiné à comprendre trois sous-trames des codes TS ( une demi-trame). Chaque sous-trame représente 64 emplacements des codes TS; trois soustrames représentent 192 emplacements Du fait que les deux eb du compteur SFC représentent quatre sous- trames possibles, le code de retour à zéro ( RAZ) est introduit dans le 192 ième emplacement, ce que la séquence émission doit confirmer en remettant à zéro le TSC ou le SFC. De même, du fait qu'il n'existe que 53 à 54 intervalles de temps par soustrame, certains emplacements contiennent le code de saut que la séquence émission confirme en incré- mentant le compteur TSC ou SFC, provoquant la suppression de ces intervalles de temps. La troisième sous-trame contient un élément binaire de remplissage pour le 54 ième intervalle de temps. Cet eb est détecté comme étant le code de remplissage et il est effacé Dar la séquence émission toutes les ièmes demi-trames ( saut de remplissage) Comme on l'a expliqué précédemment, le traitement de maintenance est lié au bit de remplissage et se produit à chaque demi- trame, soit 16,0 eb à 32 K Hz. Le code de servitude signale à la séquence émission qu'un élément binaire du format servitude doit être produit comme spécifié sur la figure 11. Les codes de voies définissent l'une des douze voies que la séquence émission sélectionne pour l'émission en délivrant l'impulsion d'échantillonnage émission STBX. Pendant que l'impulsion d'échantillonnage STBX est en train d'être produite, la sécuence émission se poursuit avec l'im- pulsion d'échantillonnage de groupe qui applique les données émission dans le basculeur bistable émission de groupe, 166, au moyen d'une impulsion d'horloge ( Fig 16 A). Le démultiplexage à la réception est le pro- cessus inverse de celui d u multiplexage à l'émission et nécessite que la destination des données du train de démul- tiplexage du groupe 32 K Hz soit déterminée pour chaque intervalle de temps Pour répondre à cette nécessité, l'unité de commande commune 5 effectuera une synchronisation de trame, procédé qui aligne les compteurs de rythme locaux ( TSC, SFC et MFC) en fonction du format servitude récep- tion inclus dans le train des données de démultiplexage. Une fois la synchronisation de trame réalisée, l'unité 5 doit décoder le TSC ou le SFC pour chaque période de 1 ' horloge de réception du groupe 32 K Hz et fournir une com- binaison de deux impulsions d'échantillonnage aux embases de connecteur 1 destinées à recevoir les cartes de voies. La première impulsion d'échantillonnage définit une voie discrète parmi les douze voies possibles La deuxième impulsion d'échantillonnage identifie la fonction réception. Quand un temps de servitude se produit, les impulsions d'é- chantillonnage de voie sont automatiquement retenues. Le debourrage est également nécessaire ainsi qu'il a été exposé dans la description du multiplexage à l'émission Le débourrage s'effectue en retenant les deux impulsions d'échantillonnage sus-mentionnées, ce qui en- traîne effectivement la non observation du bit de bourrage par la carte de voie appropriée Le débourrage se produit pendant la demi-trame suivant celle pendant laquelle les six eb du MFC du format servitude ( code synchronisation long sont reçus sous forme complémentaire. La figure 13 est un organigramme de la séquence réception Celle-ci est déclenchée une fois à chaque cycle ( intervalle de temps) de l'horloge réception de 32 K Hz. La séquence réception est similaire à la séquence émission et elle est chargée de démultiplexer le format de groupe comme représenté sur la figure 11 L'objet de la séquence de réception est de fournir des échantillonnages de voies aux différentes embases de connecteur pour carte de voie, 1, de façon que les données de groupe puissent être lues par la voie appropriée pour chaque intervalle de temps de données. La synchronisation de trame forme une partie intégrante de la fonction de réception, opération qui ali- gne le format de synchronisation de trame local sir le for- mat fourni par le multiplexeur-démultiplexeur du terminal de transmission distant. La synchronisation de trame est réalisée en cher- chant dans le format de groupe reçu le code de synchronisa- tion court Le principe de la synchronisation de trame est exposé dans le brevet-des EUA précité et une applica- tion de ce principe est décrite dans le brevet des EUA N O 3 629 712 publié au nom de J M Clark, cette publica- tion étant incluse dans la présente description par réfé- rence, ainsi que le brevet des EUA NO 3 798 378 publié au nom de M A Epstein, cette publication étant également in- cluse dans la présente description par référence La sé- quence de réception a accès au même Fichier d'Intervalles de Temps ayant été décrit pour la séquence émission La sé- quence réception met à jour des emplacements TSC ou SFC et MFC distincts au fur et à mesure de la détection de chaque transition de l'horloge 32 K Hz de réception Avant la syn- chronisation de la trame, les TSC ou SFC et MFC ont des valeurs arbitraires Pendant la recherche de trame, les valeurs des TSC ou SFC et MFC sont incrémentées Jusqu'à ce aue Leur concordance avec le format de réception soit établie avec une grande fiabil Lté. La séquence de réception tient à jour les registres et les compteurs suivants dans la mémoire de don- nées 200, afin de mettre en oeuvre l'algorithme de recherche de trame comme montré par la figure 15: WDR ( Inscription Données Reçues) Registre à un élément binaire dans lequel sont mémorisées les données de groupe reçues, sur la base d'un eb à la fois, dans 256 emplacements successifs. OH REG ( Registre servitude) Registre à six élé- ments binaires contenant les six eb du MFC reçus des données de groupe. LAMM ( Désaccord anticipé) Registre à 256 éléments binaires qui tient en mémoire les comparaisons des eb de synchronisation, SO et SI, pour les po- sitions successives qui suivent l'alignement actuel présumé de l'eb de synchronisation SI dans le for- mat du groupe reçu. LSMM ( Non-alignement de synchronisation long Drapeau de contrôle indiquant un désaccord entre les six eb du MFC et les six eb du code de syn- chronisation long reçu. CONFIDENCE COUNTER ( Compteur confiance) Compteur à quatre élements binaires qui est incrémenté une fois à chaque temps Si quand les positions TSC ou SFC et MFC sont alignées avec le format servitude reçu Quand l'alignement est indiqué comme faisant défaut, le compteur confiance est décrémenté. Il n'est jamais incrémenté au-delà de " tout à un " ou décrémenté au-dessous de " tout à zéro '. MAJORITY VOTE ( Vote majoritaire) Compteur à trois éléments binaires déterminant si quatre eb ou davantage du format servitude reçu concordent avec l'eb de temps de commande ( CT) et avec les six eb du code MFC. Une fois la synchronisation de trame réalisée, la séquence réception provoque la production, pour chaque intervalle de temps de donnée, de l'impulsion d'échantil- lonnage réception, STBR L'impulsion d'échantillonnage STBR est utilisée conjointement avec l'impulsion d'échantil- lonnage de voie, résultant du code TS, pour amener l'une des douze voies à accepter l'élément binaire de données approprié pris dans le train de données du groupe reçu. La synchronisation de trame est le traitement par lequel on aligne le verrouillage de trame produit lo- calement sur le format de données produit dans le multi- plexeur-démultiplexeur distant Elle doit être réalisée dans l'unité de commande 5 en recherchant le Code de Syn- chronisation Court Comme on le voit sur la figure 11, le Code de Synchronisation Court comporte un " zéro " -'/ et un un " respectivement dans les intervalles de temps 11 et 19 de la sous-trame d'ordre zéro L'intervalle de temps 51 est l'eb de commande de bourrage/débourrage Quand cet eb est un " zéro ", il n'y a pas d'indication de bourra- ge*et la forme adequate du MFC est présente en tant que Code de Synchronisation Long dans les eb 11, 19 et 51 des sous-trames 1 et 2 Quand le bourrage est indiqué par un élément binaire " un " de commande de bourraqe/débourrage, le numéro de la sous-trame est présenté sous forme complé- mentaire dans le Code de Synchronisation Long Le numéro de sous-trame à six eb progresse linéairement en binaire et ce fait sera utilisé pour synchroniser le MFC local. L'acquisition de la synchronisation de trame et de l'intégrité du compte d'éléments binaires sera réa- lisée dans un temps de 300 millisecondes, soit 90 % du temps suivant l'application du signal à l'entrée du démultiple- xeul Les définitions et les critères régissant la synchro- nisation de trame et l'intégrité du compte d'eb peuvent être trouvés dans les brevets américains-précités déposés aux noms de J M Clark et de M A Epstein. La technique de l'affectation automatique des voies est une méthode d'attribution des intervalles de temps devant être utilisés dans un multiplexeur temporel afin de répartir uniformément l'échantillonnage d'une voie quelconque donnée dans le format de verrouillage de trame. L'avantage de cette répartition est de réduire au maximum la'jigue du format et la mémoire élastique au niveau de la voie. L'algorithme d'affectation automatique de voies, tel qu'il s'applique à l'unité de commande commune 5, sera exécuté de la manière suivante lors de la mise sous tension ou en cours d'un changement de vitesse (débit) provoqué par l'opérateur Le codage des intervalles de temps est donné ciaprès par le Tableau VII: M N ril z z n 1 9 8 2 O 4 6 TABLEAU VII INTERVALLE DE TEMPS cn cc 14 CG 4 >- NUMERO DE cc Ca cn cn >L 4 ABCDEF z r 4 lo Q f-1 E C >-, z In w O Xp :z z 1 1 1 2 1 3 1 4 1 5 1 6 1 7 2 1 2 3 2 5 2 6 2 7 2 9 9 m w p E;p_ z w k, E- 0 w z m 1 6 4 3 2 4 6 3 6 2 1 7 2 3 1 8 4 2 2 6 3 3 2 2 A 1 4 4 E 3 C POSITIOIT 000001 00,0110 oolool 001011 ooiiii 010000 010101 *oiolil 011010 0110 i 1 011 I-10 r r p O P., N FA cn H z P 4 m H r non til 110101 53 43 DISPONIBLE-1/3 sé -2/3 110110 54 2 7 110111 55 59 111000 56 7 111001 57 39 111010 58 23 NON 111011 59 55 UTILISE ( 10) ililoo 60 15 iiiioi 61 47 iiiiio 62 31 iiiiii 63 63 19 8 2 O 4 7 TABLEAU VII (suite) 100001 100110 1 5 101011 2 o 110000 3 1 6 2 3 2 1 3 3 3 3 3 4 1 7 3 5 49 3 6 9 3 7 4 1 3 8 2 5 3 9 5 7 _ 5 4 1 3 7 42 2 1 4 3 5 3 44 1 3 4 5 45 4 6 2 9 4 7 6 1 - 48 3 49 3 5 1 9 1 5 1 2 1 1 SERVITUDE ( 3) 2 5 1 Le code de débit à trois éléments binaires destiné a chaque voie est obtenu en appliquant une impulsion d'échan- tillonnage à chacun des douze sélecteurs de débit à toues codeuses 2, sur la base d'un sélecteur a la fois. 2 Les voies sont ensuite systématiquement triées et affec- tées en fonction des débits de données, les débits les plus grands étant affectés en premier Dans le cas de la voie a 9,6 k eb par seconde, les seize numéros d'interval- les de temps sont obtenus en inversant le poids binaire des nombres binaires O à 15 On voit d'après le Tableau VII que les numéros d'intervalles de temps appropriés seront zéro, 32, 16, 48, 8, 40, 24, 56, 4, 36, 20, 52, 12, 44, 28 et 60 Si la voie suivante avait aussi i n débit de 9,6 k eb par seconde, les numéros de voies 16 à 31 seraient inversés. Si la voie suivante avait un débit de 4,3 k eb par seconde, il faudrait huit positions et les nombres binaires 16 à 23 devraient être inversés Ce processus se poursuit jusqu'à ce que les intervalles de temps des douze voies aient tous été affectés. 3 On verra d'après le Tableau VII qu'il y a un maximum de 50 positions disponibles pour l'attribution des inter- valles de temps de voies Si le total des débits de voies provoque des affectations au-delà de 50 positions, le budget débit de 30 k eb par seconde est dépassé et l'unité 5 en informe l'opérateur en allumant la lampe " DEBIT ". La figure 14 est un organigramme de la séquence d'affectation automatique des voies Cette séquence est introduite soit lors de la manoeuvre du bouton poussoir de programmation, soit pendant la mise sous tension. La séquence d'affectation automatique des voies provoque l'exploration et la lecture des douze sélecteurs de voies à roues codeuses paril'intermédiaire du multiple- xeur d'entrée 167 des figures 8 et 16 D Les débits acquis sont tout d'abord examinés afin de déterminer si le débit global de données programmé sur les sélecteurs à roues co- deuses excède le budget de 30 k eb par seconde ( total des affectations de voies supérieur à 50) Si ce budget est dépassé, la programmation des voies est interdite et la lampe DEBIT est allumée Si par contre le budget n'est pas dépassé, des affectations systématiques de voies sont effectuées et des codes sont déposés pour chaque interval- le de temps dans la meroire de données 200. L'algorithme d'affectation automatique des voies devra répondre aux exigences suivantes: (A) Si la position ARRET est programmée pour toute voie quelconque, il ne sera pas procédé à des affectations pour cette voie; (B) Si l'on sort une carte de voie d'une em- base de connecteur 1, la voie devra être auto- matiquement programmée sur ARRET; (C) Des affectations correctes seront effectuées jusqu'à un maximum de onze cartes de voie sor- ties des embases 1; (D) Un abonné à un téléscripteur ayant des vi- tesses de transmission allant jusqu'à 150 élé- ments binaires par seconde devra-se voir affec- ter un débit de voie de 1 200 eb par seconde sur le train de données multiplexées ( y compris un TTY FSK). L'unité de commande commune 5 doit effectuer le BITE de la manière suivante: ( 1) Les signaux de défaillance de module de- vront être reçus du générateur d'impulsions de commande numérique situé sur la carte de circuit imprimé 6 ( Fig 1 et des embases de connecteur de carte de voie, 1 De plus, l'unité 5 effectue un test sur elle-même et fournit un si- gnal d'erreur dans l'éventualité d'un défaut Quand une erreur se produit, l'unité 5 n'allume une diode LED que sur le module en faute isolé, et elle prévoit une marge de pro- tection de deux secondes afin d'éviter des signalisations intermittentes avant qu'elle ne délivre un signal et une commande pour: (a) allumer la lampe du sommaire des fautes sur le panneau avant (b) actionner l'alarme sonore Quand une situation d'erreur a été corrigée, l'unité de commande 5 fera automatiquement revenir à l'état de repos toutes les signalisations d'erreur et signaux de commande. (ô) Le générateur d'impulsions de commande nu- mérique supervisera le trafic 32 K Hz biphasé conditonné re- çu pour déterminer si les transitions se produisent ou non dans les limites nominales de 10 K Hz-40 K Hz Si le trafic tombe hors de ces limites, l'unité de commande commune 5 commandera la lampe TRFC FAULT ( Faute trafic) sur le panneau avant et empêchera toute autre lampe de donner une signalisation De même, comme pour les fautes fonction- nelles, l'unité 5 prévoira une marge de protection de deux secondes afin d'éviter les signalisations intermittentes avant de mettre en marche l'alarme sonore. Quand le trafic de 32 K Ez est restauré, l'unité de commande commune 5 doit initialiser toutes les mémoires élastiques de réception de voies ainsi que les verrouillages BITE et provoquer le retour automatique à l'état de repos de tous les signaux de commande de signalisation d'erreur. ( 3) Dans une situation de FAUTE, l'unité 5 doit répondre au commutateur ACCUSE RECEPTION ALARME/TEST ( ALARM ACK/TEST) en arrêtant l'alarme sonore Une fois le défaut corrigé, l'alarme sonore retentira à nouveau. Elle peut être supprimée en actionnant une fois de plus le commutateur ACCUSE RECEPTION ALARME/TEST. ( 4) Dans une situation SANS FAUTE, l'unité 5 répondra au commutateur ACCUSE RECEPTION ALARME/TEST en al- lumant toutes les lampes de signalisation de défaut et en actionnant l'alarme sonore tant que le bouton commutateur est maintenu poussé. ( 5) Si un opérateur a numéroté sur les sélec- teurs de programmation des débits de voies par roues codeu- ses un total de DEBITS excédant le budget DEBIT défini dans ce qui précède, l'unité de commande commune 5 doit provoquer l'allumage de la lampe DEBIT si le bouton pous- soir AFFECTATION ( Assign) est en position active. ( 6) Si un opérateur a numéroté sur les roues codeuses un DEBIT autre que ARRET ou TTY pour toute voie correspondant à une carte FSK, l'unité 5 provoquera le le clignotement de la lampe DEBIT et de la signalisation lumineuse sur la carte de circuit imprimé impliqué. ( 7) Si la synchronisation de trame n'a pas été réalisée, la lampe trafic clignote et la lampe d'ERREUR du générateur d'impulsions de commande numérique s'allume à feu fixe. Les tests BITE sont effectués selon deux modes dans le multiplexeur BITE 168 ( Fig 16 F) et le moniteur d'alarme 169 ( Fig 16 J) de l'unité 5: Sommaire BITE et auto test Dans le mode Sommaire BITE, l'unité de com- mande commune 5 examine les signaux DEFAUT de voie reçus afin de déterminer s'il s'agit d'une faute de voie simple ou multiple S'il s'est produit des erreurs multiples, il n'est pas tenu compte de ces fautes car le circuit de priorité détectera la source probable de l'erreur S'il se produit une seule erreur, l'unité 5 provoque la mise en action de l'alarme sonore et de la lampe DEFAUT de voie correspondante Dans le mode auto test, un ensemble de cir- cuits indépendants supervise les activités dans l'unité de commande commune 5 et commande le fonctionnement d'un comp- teur BITE, 170 ( Fig 16 J) La sortie du compteur 170 est contrôlée pour vérifier ces activités De plus, le séquentiel supervise le compteur BITE 170 sous le contrôle du programme afin d'exécuter un auto test complet de I' unité. Le jeu d'instructions destiné au multiplexeur- démultiplexeur est un système de codage machine spécialisé. La figure 15 représente la carte de mémoire de données correspondant à la mémoire de programme 157. Le générateur numérique d'impulsions d'horloge 6 ( Fig 1) effectue toutes les fonctions de générateur de rythme dont a besoin le multiplexeur-démultiplexeur. Il contient aussi les circuits d'interface d'entrée et de sortie de groupe, ainsi que de correction de temps pour le signal reçu Les fonctions suivantes sont assurées: ( 1) Production de dix fréquences d'horloge de 0,927 Hz à 9,216 M Hz à partir d'une source commandée par un quartz; ( 2) Régénération de fréquences d'horloge de 64 K Hz et 32 K Hz à partir d'une source de biphasé condi- tionné a 32 k eb par seconde, au moyen d'une boucle numé- rique verrouillée en phase; ( 3) Démodulation d'un signal NRZ biphasé conditionné, à 32 k eb par seconde; ( 4) Fonction d'interface entre les données en biphasé conditionné à 32 k eb par seconde en provenance des niveaux LSTTL et une ligne équilibrée, et vice versa; ( 5) Sorties de fautes de trafic et de BITE. Le schéma de principe du générateur numéri- que d'impulsions d'horloge 6 est donné par la figure 17, et son schéma de fonctionnement est donné par les figures 22 A-22 E Les liaisons entre les différentes figures 22 et les autres figures annexées des circuits avec lesquels travaille le générateur 6 sont indiquées par des étiquet- tes sur les lignes d'entrée et de sortie de ces circuits. Une base de temps de 9,216 M Hz est produite par un module d'oscillateur 59 La symétrie est assurée en partant de 18,432 M Hz et en divisant par deux à l'inté- rieur du module 59 La fréquence de 9,216 Mhz est ensuite divisée en deux dans un diviseur 60 afin d'obtenir la fréquence de 4,608 M Hz. Un détecteur 61 détecte les transitions dans le biphasé conditionné reçu ( RCDP) et fonctionne donc comme un comparateur de phases pour une boucle numérique verrouillée en phase 62 Le signal de sortie du détecteur de transitions 61 fixe le rapport diviseur d'un compteur programmable à 140 ou à 148, décalant ainsi la fréquence R 64 K Ez afin de maintenir la phase correcte entre le REDP et le R 64 K Hz Une sortie de R 32 K Hz est obtenue en divisant la fréquence R 64 K Hz en deux dans un diviseur 63. Le démodulateur de biphasé conditionné 64 traite le RCDP pour le mettre en format NRZ suivant l'algo- rithme représenté par la figure 18, en utilisant pour la synchronisation la fréquence régénérée R 64 K Hz La donnée démodulée est la donnée WDR Elle est sortie de la carte de circuit imprimé. Des impulsions d'horloge de référence de voie HICLK, LOCLK et DELCLK sont également fournies par un générateur 65 Le signal HICLK est obtenu en divisant la base de temps de 9,216 M Hz pa'15 au moyen d'un compteur 66, à l'exception d'une fois tous les 1/500,4 de seconde o elle est divisée par 14 Un verrou 67 est établi tous les 1/500,4 sec par un signal extérieur ( 15 Af), et un verrou HI parvient ensuite sur les préréglages du comp- teur, amenant le rapport diviseur à 14 La production de l'impulsion d'horloge LOCLK est analogue, à l'aide d'un compteur 68, sauf que le préréglage est amené à 16 tous les 1/500,4 de seconde L'impulsion d'horloge DELCLK est obtenue en comparant la phase de HICLK et LOCLK dans un comparateur de phases 69 ( Fig 22 C) de façon que 1 ' impulsion d'horloge DELCLK soit égale à la différence de fréquence entre HICLK et LOCLK. La synchronisation FSK ( FSKT = 197,398 K Hz) est obtenue à partir de la base de temps de 9,216 M Hz par des compteurs 70 et 71 Le rapport diviseur total est de 46 11/16 Il est obtenu en divisant la fréquence onze fois par 47 et cinq fois par 46 A cet effet, les préréglages des compteurs 70 et 71 sont modifiés. Les impulsions d'horloge émission X 64 K Hz et X 32 K Hz représentées par la figure 19 sont obtenues soit à partir de la fréquence de 4,608 M Hz ( divisée par 144 dans le diviseur 72), soit à partir des impulsions R 64 K Hz et R 32 K Hz, selon le réglage du sélecteur émis- sion 73. Les fréquences de 3,7 Hz et 0,927 Hz ( EXT) sont produites en divisant l'impulsion de référence DELCLK ( 66,72 Hz) par 18 puis par 4 dans un diviseur 74. Le circuit de commande de lignes de groupe ( Fig 22 A) est une version modifiée du circuit de com- mande de cartes de voie du brevet américain 3 982 077 précité Ce circuit doit répondre aux exigences suivantes: Nivèau de sortie: tension de 3 v crête-crête ( sortie raccordée) Impédance de sortie: 135 ohms 10 %; Equilibrage longitudinal 40 d B ou plus; Temps de montée: 5 à 15 % de la période de l'impulsion à 32 K Hz; Pureté de la forme d'onde: pas de points c-d'inflexion ou de distorsions brusques. Un signal positif et un signal complémentaire sont produits par les portes logiques afin de créer un signal équilibré L'équilibrage longitudinal de 40 d B équilibre 1 %) est obtenu par la création d'un niveau précis, et donc par une adaptation, dans les portes CMOS. Les signaux de sortie des portes sont de rail-à-rail, dans les limites de 30 millivolts environ De cette façon, le signal positif et le signal complémentaire sont accor- dés Le niveau absolu de référence est l'alimentation de 5 volts (_ tolérance de 5 %) On utilise un amplificateur opérationnel double rapide 75 ayant un gain de 1,20 Les deux parties travaillant en mode suiveur de sorte que les temps de montée sont affectés plus ou moins de la même manière dans les deux circuits. Les transistors de sortie 76 fonctionnent en classe B La pureté de la forme d'onde est maintenue du fait que la constante de temps du filtre de sortie est beaucoup plus faible que les transitions amplificateur opérationnel-tampons Les tampons de sortie sont prévus dans la boucle de l'amplificateur opérationnel pour main- tenir des niveaux précis lors de l'adaptation entre les branches. Le récepteur de groupe ( Fig 22 A) nécessite un équilibrage longitudinal de 40 d B; il n'y a pas d'au- tres contraintes sévères que celle-ci L'amplificateur d' entrée 77 fonctionne linéairement comme convertisseur équilibré/ non équilibré avec une fréquence de coupure de 120 K Hz Cette disposition permet d'utiliser un égaliseur à une seule extrémité et élimine donc tous condensateurs 1 % En outre, avec cette méthode, l'impédance d'entrée est résistive et constante à toutes les fréquences. L'égaliseur a été adapté pour l'affaiblisse- ment observé sur 2,318 km de câble WF-16 sec La courbe composite ( câble, égaliseur et coupure haute fréquence) est uniforme + 1, 3 d B à 120 K Hz Le signal égalisé est ensuite découpé au moyen d'un comparateur 78 avec millivolts d'hysteresis. Le circuit BITE 79 ( Fig 17 et 22 E) fonc- tionne en supervisant l'activité de sept points critiques du générateur numérique d'impulsions de commande situé sur la carte de circuit imprimé 6 Ceci est réalisé par un multiplexeur 8 x 1 et un compteur, 80 et 81 respecti- vement Le compteur 81 est décalé par l'occurrence d'une activité à la sortie du multiplexeur 80, changeant l'adres- se de ce dernier. On donne ci-après les entrées de signaux dans la carte de circuit imprimé 6, tous ces accès dans la carte étant des LSTTL sauf indication contraire La désignation soulignée servira de symbole mnémonique L'accès 15 a F acceptera une impulsion à tendance positive à 500,4 Hz pour créer les signaux HICLK et LOCLK Le signal 15 F peut avoir une phase arbitraire par rapport aux signaux de 9,216 M Hz et 4,608 M Hz et aux signaux HICLK et LOCLK. La largeur nominale de l'impulsion est de 0,87 seconde. L'accès CDPGDD ( démultiplexeur données de groupe bipha- sé conditionné) accepte un signal biphasé conditionné de 32 k eb/sec ( équilibré) dans les conditions suivantes: ( 1) niveau de signal d'entrée de 0,15 volt crête-crête à 6 volts crête-crête; ( 2) Impédance d'entrée de 135 ohms+ 10 %; ( 3) Equilibrage longitudinal de 40 d B ou plus. Un accès XCDP ( biphasé conditionné émission) acceptera un signal biphasé conditionné à 32 k eb/sec. aux niveaux LSTTL, destiné à être envoyé au circuit de commande d'interface de groupe. L'accès DCPGF se connectera à une diode LED en série avec une résistance reliée à + 5 volts Il s'agit de l'entrée de DEFAUT qui signale que le générateur numé- rique d'impulsions de commande 6 est défectueux. Les entrées U, V et W accepteront les signaux en provenance du bus de sélecteur à roues codeuses dans des buts de mise en attente Les portes sont du type Cmo S et comportent des résistances d'entrée. Les sicnaux de sortie du générateur numérique d'impulsions de commande 6 sont les suivants, toutes les sorties étant en LSTTL, sauf indication contraire Les désignations de sortie soulignées serviront de symboles mnémoniques. Une fréquence d'horloge rectangulaire à 9,216 M Hz ayant les caractéristiques suivantes sera four;> nie: stabilité à 25 C de + 10 ppm; de -550 à 850 cç + 30 ppm Un réglage est prévu pour rétablir la fréquence centrale à + 4 Hz La stabilité spécifiée doit ôtremaihte- nue pour une variation de la tension d'alimentation de + 5 %, dans les conditions d'environnement spécifiées et pour un vieillissement d'un an (vieillissement maximum de ppm par an) La symétrie de la forme d'onde de sortie se situe dans les limites de 48 % à 52 % dans toutes les conditions Le temps de montée et le temps de descente seront égaux ou inférieurs à 15 nanosecondes. Une impulsion d'horloge rectangulaire à 4,608 M Hz est fournie, en phase avec la base de temps de 9,216 M Hz de sorte que les transitions de 4,608 M Hz se produisent entre 5 et 55 nanosecondes après les transitions positives de l'impulsion d'horloge 9,216 M Hz. Un signal de 4,608 M Hz qui est le complément de l'impulsion d'horloge 4, 608 M Hz est fourni, de telle sorte que les transitions à 4,608 M Hz se produisent entre 6.et 40 nanosecondes après les transitions positives de la fréquence d'horloge de 9,216 M Hz. Pour des raisons de sortance, le signal de sortie 4,608 M Hz A est un double du signal 4,608 M Hz. Un signal HICLK de 307,233 K Hz est produit en divisant le signal de 4, 608 M Hz par 15, à l'exception de tous les 1/500,4 de seconde o la division est par 14. Un accès est prévu à cet effet sur le circuit pour l'im- pulsion de 500,4 Hz. Le signal LOCLK de 307,167 K Hz est produit en divisant la fréquence de 4, 608 M Hz par 15, sauf tous les 1/500,4 de seconde o elle est divisée par 16 de ma- nière analogue à ce qui a été exposé précédemment. Le signal DELCLK de 66,72 Hz est créé en com- parant la phase du signal HICLK et celle du signal LOCLK conformément à ce qui suit: le signal DELCLK est un " 1 logique si les transitions négatives de HICLK se produisent quand LOCLK est au niveau bas, autrement le signal DELCLK est au niveau bas Les transitions DELCLK suivront les transitions positives du signal HICLK au plus tard 60 nanosecondes après. Le signal FSKT est une impulsion de temps de 197,4125 K Hz + 0,01 % qui est fournie avec une phase quelconque arbitrairement choisie avec une largeur d'im- pulsion située entre 20 et 80 % de sa période, compati- ble S-TTL. Une impulsion d'horloge rectangulaire de 32 K Hz, R 32 K Hz, est prévue, verrouillée en phase sur le biphasé conditionné réception ( RCDP) de telle sorte que les tran- sitions de cette fréquence R 32 K Hz coïncident avec les transitions du signal RCDP, comme représenté par la figu- re 20. Une impulsion d'horloge rectangulaire de 3,7 Hz est obtenue à partir de l'impulsion de 66,72 Hz en la di- visant par 18 L'impulsion de 66,72 Hz est le signal DELCLK. Le signal EXT est une impulsion d'horloge rectangulaire de 0,927 Hz, obtenue en divisant l'impulsion de 3,7 Hz par 4. Il est fourni une impulsion d'horloge rectan- gulaire de 64 K Hz à l'émission ( X 64 K Hz), obtenue à partir de l'une ou de l'autre des deux sources suivantes ( 1) la fréquence de base de temps de 9,216 M Hz; ( 2) l'impulsion d'horloge de 64 K Hz reçue. On notera les figures 19 et 20 Dans le cas ( 1), l'impul- sion X 64 K Hz peut avoir n'importe quelle phase quelconque par rapport à l'impulsion R 64 K Hz Le choix entre le cas( 1) ou le cas ( 2) se fera au moyen d'une fiche de connexion volante sur la carte de circuit imprimé du générateur numérique d'impulsions de commande 6. Il sera fourni une impulsion rectangulaire d'horloge de 32 K Hz à l'émission, X 32 K Hz, Cette impulsion est obtenue à partir de l'une ou de l'autre des deux im- pulsions d'horloge suivantes: ( 1) L'impulsion X 64 K Hz; ( 2) L'impulsion de 32 K Hz à la réception. Dans le cas ( 1), l'impulsion X 32 K Hz peut avoir n'importe quelle phase par rapport à l'impulsion d'horloge R 32 K Hz Le choix entre le cas ( 1) et le cas ( 2) se fera au moyen d'un commutateur Dans tous les cas, la phase des impul- sions X 64 K Hz et X 32 K Hz sera comme indiqué par la figu- re 19. Il est fourni un signal de sortie équilibré de données de multiplexage de groupe biphasé conditionné ( CDPGMD) dont les données sont obtenues à partir de l'une ou de l'autre des deux sources suivantes: ( 1) signal émission CDP en mode normal; ( 2) données de multiplexage de groupe biphasé conditionné (CDPGDD) en mode re-bouclé. Le signal CDPGMD aura les caractéristiques suivantes: ( 1) Plan de codage CDP tel que représenté par la figure 18; ( 2) Impédance de sortie de 135 ohms 10 %; ( 3) Niveau de sortie de 3 volts crête-crête + 10 % une fois connectés sur 135 ohms t 10 %; ( 4) Courts-circuits limités à 0,1 A; ( 5) Equilibrage longitudinal au moins égal à 40 d B; ( 6) Temps de montée et de descente tels que les transitions dans les deux sens soient sensiblement égales, dans les limites spé- * cifiées précédemment, et qu'elles soient identiquement affectées par les condensa- teurs de dérivation placés aux bornes de la ligne Des formes d'onde correctes présen- teront les courbes lisses souhaitées, sans points d'inflexion avant l'obtention des amplitudes maximales. Le signal CDPGDD sera démodulé pour le ramener au signal NRZ conformément à la figure 18, et retransmis à partir de la carte de circuit imprimé comportant le génétateur numérique d'impulsion de commande,6 Ce signal de sortie constitue le signal WDR ( données d'inscription reçues) L'impulsion de rythme de 64 K Hz du récepteur sera utilisée pour la démodulation CDP Dans le mode re- bouclage, le démodulateur démodulera en place le signal CDP émission ( XCDP) Le signal WDRA est un double du signal NDR prévu pour des raisons de sortance. Il est prévu un signal de sortie de faute de trafic TFCF Ce signal est un zero logique si les données de démultiplexage de groupe CDP se trouvent dans l'un ou l'autre des deux cas suivants: ( 1) absentes; ( 2) situées hors de la bande de fréquences de 14 a 35 K Hz. La supervision activités/fréquences peut être effectuée après le récepteur d'interface de groupe En mode de re- bouclage, le moniteur activités-fréquences supervisera à la place le signal biphasé conditionné émission ( XCDP). Des circuits BITE délivrant un signal BTDCPG en sortie du BITE sont prévus pour superviser l'activité de points critiques sur la carte de circuit imprimé com- portant le générateur numérique d'impulsions de commande 6, à l'exclusion du trafic de données de multiplexage de groupe CDP En fonctionnement normal, la sortie du BITE présentera une activité, et elle se verrouillera en posi_ tion haute ou en position basse si un point critique vient à être défaillant - Les sorties désignées PMBU, PMBV et PMBW sont des versions tamponnées des entrées U,V et W. Sur la carte 6 du générateur numérique d'impul- sions de contrôle, il est prévu un commutateur à deux po- sitions qui, lorsqu'il est manoeuvré, ( 1) boucle les données de démultiplexage de groupe CDP sur les données de multiplexage de groupe CDP ( les circuits de commande de lignes et les récepteurs sont utilisés dans ce mode), ( 2) boucle le signal CDP émission sur le bus de données reçues approprié, après démo- dulation. Ce rebouclage est représenté par la figure 21. Il est prévu sur la carte 6 du générateur numérique d'impulsions de commande une fiche de connexion volante à deux positions permettant de faire en sorte que le rythme de l'émission soit créé intérieurement à rar- tir de l'oscillateur à commande par quartz, ou bien obtenu à partir des données de démultiplexage de groupe Les positions de ce commutateur seront identifiées par les indications " interne " et " reçu ". Il reste bien évident que la description qui précède n'a pas été faite qu'à titre d'exemple indicatif et que d'autresvariantes peuvent être envisagées sans sortir pour autant du cadre de l'invention. REVENDICATIONS Multiplexeur-démultiplexeur numérique asyn- chrone à répartition dans le temps dans un terminal de communication pour multiplexer N signaux de données d'en- trée asynchrones ayant un mélange aléatoire de différents débits binaires dans un train de données synchrones émises selon un format de données fixe prédéterminé et un débit binaire donné plus grand que la somme desdits différents débits, et pour démultiplexer N signaux de données de sor- tie asynchrones ayant ledit mélange aléatoire de différents débits binaires à partir d'un train de données synchrones reçues selon ledit format de données et ledit débit binai- re donné, N étant un nombre entier plus grand que un, ca- ractérisé par le fait qu'il comporte N embases de connec- teur de cartes de circuits imprimés enfichables de voie, chacune couplée à un signal différent parmi les N signaux de données d'entrée et à une sortie différente parmi les N sorties, chacune pour un signal différent parmi les N si- gnaux de sortie, chacune des N embases de connecteur rece- vant soit aucune carte de circuits imprimés, soit une carte de circuits imprimés de voie de données numérique ou une carte de circuits imprimés de voie FSK pour traiter un mé- lange de signaux de données numériques, des signaux télé- types et des signaux FSK dans les N signaux de données d' entrée et le train de données reçues, le mélange de signaux étant dans n'importe quel ordre aléatoire et proportion et les cartes de circuits imprimés de voie numérique et les cartes de circuits imprimés de voie FSK étant enfichées dans les N embases dans n'importe quel ordre et proportion aléatoires, un premier moyen couplé à chacune des N emba- ses pour fournir une pluralité de signaux d'horloge de ré- férence et couplant chacune desdites N embases en commun avec un second moyen pour transmettre ledit train de don- nées transmises, et en commun avec un troisième moyen pour recevoir ledit train de données reçues et un quatrième mo- yen couplé audit premier moyen et à chacune desdites N em- bases pour fournir au moins les signaux de commande de multiplexage et de démultiplexage, les sianaux de synchro- nisation de trame et les signaux de rythme d'affectation de voies, lesdits signaux de rythme commandant la distri- bution des eb de données de chacun desdits N signaux de y données d'entrée avec un espacement optimal égal tout au long-des intervalles de temps dudit train de données reçues et commandant l'extraction des eb de données de chacun desdits N signaux de données de sortie à partir dudit train de données reçues, lesdits eb de chacun desdits N signaux de sortie étant distribués avec un espacement égal tout au long des intervalles de temps dudit train de données reçues, ladite distribution desdits eb de chacun desdits M signaux de données d'entrée et de chacun desdits N signaux de don- nées de sortie étant en accord avec le débit binaire asso- cié à chacun desdits signaux de données. 2 Multiplexeur-démultiplexeur conforme à la re- vendication 1, caractérisé par le fait qu'il comporte en outre un cinquième moyen couplé à chacune des N embases, audit premier moyen et audit quatrième moyen pour détecter une fauté de fonctionnement dans lesdites cartes de voie choisies enfichées dans lesdites N embases, dans ledit pre- mier moyen et ledit quatrième moyen, pour activer un indi- cateur de fautes sur celle desdites cartes de circuits im- primés choisies ou sur le premier ou le quatrième moyen à l'origine de la faute détectée, et pour activer au moins une alarme visuelle ou sonore sur le panneau avant lors de la détection d'une faute. 3 Multiplexeur-démultiplexeur conforme à l'une ou l'autre des revendications 1 et 2, caractérisé par le fait qu'il comporte en outre un sixième moyen couplé à chacune des N embases et audit quatrième moyen afin de sé- lectionner un débit binaire approprié pour ladite carte choisie parmi lesdites cartes de voie enfichées dans cha- cune desdites N embases. 4 Multiplexeur-démultiplexeur conforme à la re- vendication 3, caractérisé par le fait que ledit sixième moyen comporte un nombre N de sélecteurs situés sur un panneau avant et connectés chacun respectivement à l'une desdites N embases afin de permettre à un opérateur de sé- lectionner ledit débit binaire, chacun desdits N sélecteurs permettant d'obtenir un code à trois éléments binaires re- présentant le débit binaire sélectionné. 5 Multiplexeur-démultiplexeur conforme à la re- vendication 4, caractérisé par le fait que chacune desdi- tes cartes de circuits imprimés de données numériques com- porte une première unité de circuits pour permettre la transmission et la réception d'une donnée sélectionnée o 10 parmi des données numériques en biphasé conditionné et des données de téléscripteur, lesdites données numériques ayant un débit sélectionné parmi lesdits différents débits bi- naires et lesdites données de téléscripteur ayant une gam- me prédéterminée de vitesses qui est multi-échantillonnée à 1200 éléments binaires par seconde après conversion en données non-retour-à-zéro. 6 Multiplexeur-démultiplexeur conforme à la re- vendication 5, caractérisé par le fait que chacune desdi- tes cartes de circuits imprimés FSK comporte une deuxième unité de circuits destinés à convertir des signaux FSK co- hérents en phase en un signal non-retour-à-zéro équivalent de téléscripteur qui est multi-échantillonné à 1 200 eb. par seconde pour le multiplexage dans ledit train de don- nées transmises, et à convertir ledit signal non-retour- à-zéro de téléscripteur contenu dans ledit train de don- nées en signaux FSK cohérents en phase. 7 Multiplexeur-démultiplexeur conforme à la re- vendication 6, caractérisé par le fait que chacune desdi- tes premières unités de circuits comporte un premier com- 3 N parateur de phases connecté à un signal associé parmi les- dits N signaux d'entrée et à des signaux d'horloge prédé- terminés parmi lesdits plusieurs signaux d'horloge de ré- férence dudit premier moyen, une boucle de transmission verrouillée en phase connectée audit premier comparateur de phases et à un sélecteur associé parmi lesdits N sélec- teurs afin de produire une impulsion d'horloge d'inscrip- tion à l'émission, une mémoire élastique de transmission connectée audit deuxième moyen, audit quatrième moyen, audit signal associé parmi lesdits signaux de données d'en- trée et à ladite boucle de transmission verrouillée en phase en réponse à ladite impulsion d'horloge d'inscrip- tion en transmission afin d'inscrire les éléments binaires dudit signal associé parmi les N sianaux de données d'en- trée dans ladite mémoire élastique, cette mémoire réagis- sant'à un signal approprié parmi lesdits signaux de rythme afin de lire lesdits éléments binaires dudit signal asso- cié parmi les N signaux de données d'entrée, au débit sé- lectionné par ledit sélecteur associé parmi les N sélec- teurs, afin de réaliser ledit espacement régulier des élé- ments binaires dudit signal associé parmi lesdits N signaux de données d'entrée tout au long des intervalles de temps dudit train de données transmises, une mémoire élastique > de réception connectée audit troisième moyen et audit qua- trième moyen en réponse-à un autre signal approprié parmi lesdits signaux de rythme afin d'inscrire les éléments bi- naires d'un signal associé parmi les N signaux de données de sortie dans ladite mémoire élastique de réception, un deuxième comparateur de phases connecté à ladite mémoire élastique de réception afin de comparer la phase du temps d'inscription et la phase du temps de lecture de ladite mémoire élastique de réception, et une boucle de réception verrouillée en phase connectée audit deuxième comparateur de phases et au sélecteur associé parmi lesdits N sélec- teurs afin de produire une impulsion d'horloge de lecture qui sera connectée à ladite mémoire élastique de réception afin de commander la lecture desdits éléments binaires du- dit signal associé parmi lesdits N signaux de données de sortie. 8 Multiplexeur-démultiplexeur conforme à la re- vendication 7, caractérisé par le fait que chacune desdites deuxièmes unités de circuits comporte un comparateur bipo- laire connecté à une boucle verrouillée en phase afin de convertir ledit signal FSK cohérent en phase en un signal non-retour-à-zéro de téléscripteur pour le multiplexage dans ledit train de données transmises, et un diviseur commuté par données connecté à plusieurs sources de cou- rants pondérés qui sont additionnés au courant d'une sour- ce fixe dans un amplificateur opérationnel afin de conver- tir ledit signal non-retour-à-zéro de téléscripteur contenu dans ledit train de données reçues en signaux FSK cohérents en phase. 9 Multiplexeur-démultiplexeur conforme à la re- vendication 8, caractérisé par le fait que ledit quatrième moyen comporte un moyen commun programmable de commande connecté auxdits N sélecteurs, audit premier moyen et à chacune-desdites N embases de connecteur afin de réaliser ladite synchronisation de trame, lesdits signaux de com- mande et lesdits signaux de rythme en réponse à une infor- mation reçue desdits N sélecteurs. Multiplexeur-démultiplexeur conforme à la re- vendication 1, caractérisé par le fait que chacune desdites cartes de circuits imprimés de données numériques comporte une première unité de circuits permettant la transmission et la réception d'une donnée sélectionnée parmi les données numériques en biphasé conditionné et les données de télé- 23 scripteur, lesdites données numériques ayant un débit sé- lectionné parmi lesdits différents débits binaires et les- dites données de téléscripteur ayant une gamme de vitesses prédéterminée qui est multi-échantillonnée à 1200 éléments binaires par seconde après conversion en données non-re- tour-à-zéro. 11 Multiplexeur-démultiplexeur conforme à la re- vendication 10, caractérisé par le fait que chacune des- dites cartes de circuits imprimés FSK comporte une deuxiè- me unité de circuits pour convertir les signaux FSK cohé- rents en phase en un signal équivalent non-retour-à-zéro de téléscripteur qui est multi-échantillonné à 1200 élé- ments binaires par seconde pour multiplexage dans ledit train de données transmises, et pour convertir ledit si- gnal non-retour-à-zéro de téléscripteur contenu dans le- dit train de données reçues en signaux FSK cohérents en phase. 12 Multiplexeur-démultiplexeur conforme à la re- vendication 11, caractérisé par le fait que chacune des- dites premières unités de circuits comporte un premier comparateur de phases connecté à un signal associé parmi les N signaux de données d'entrée et à des impulsions d' hcrloae prédéterminées parmi lesdites plusieurs impulsions d'horloge de référence dudit premier moyen, une phase de transmission verrouillée en phase connectée audit premier comparateur de phases et à un sélecteur associé parmi les- dits N sélecteurs de débit binaire afin de produire une impulsion d'horloge d'inscription en transmission, une mé- moire élastique de transmission connectée audit deuxième moyen, audit quatrième moyen et audit signal associé parmi lesdits signaux-de données d'entrée et à ladite boucle de transmission verrouillée en phase, en réponse à ladite im- pulsion d'horloge d'inscription en transmission pour ins- crire les éléments binaires dudit signal associé parmi les- dits N signaux de données d'entrée dans ladite mémoire élastique, cette mémoire réagissant à un signal approprié parmi lesdits signaux de rythme afin de lire lesdits élé- ments binaires dudit signal associé parmi les N signaux de données d'entrée à un débit sélectionné par le sélecteur associé parmi lesdits N sélecteurs afin de réaliser ledit espacement régulier optimal des éléments binaires dudit si- gnal associé parmi les N signaux de données d'entrée tout au long desdits intervalles de temps dudit train de données transmises, une mémoire élastique de réception connectée audit troisième moyen et audit quatrième moyen en réponse à un autre signal approprié parmi lesdits signaux de ryth- me afin d'inscrire les éléments binaires d'un signal asso- cié parmi les N signaux de données de sortie dans ladite mémoire élastique de réception, un deuxièmecomparateur de phases connecté à ladite mémoire élastique de réception afin de comparer la phase du temps d'inscription et la pha- se du temps de lecture de ladite mémoire élastique de ré- ception, et une boucle de réception verrouillée en phase connectée audit deuxième comparateur de phases et audit sélecteur associé parmi lesdits N sélecteurs afin de pro- duire une impulsion d'horloge de lecture qui sera connectée à ladite mémoire élastique de réception afin de commander la lecture des éléments binaires dudit signal associé par- mi lesdits N signaux de données de sortie. 13 Multiplexeur-démultiplexeur conforme à la re- vendication 12, caractérisé par le fait que chacune des deuxièmes unités de circuit comporte un comparateur bipo- laire connecté à une boucle verrouillée en phase pour con- vertir ledit signal FSK cohérent en phase en un signal non- retour-à-zéro de téléscripteur pour le multiplexage dans ledit train de données transmises, et un diviseur commuté par données connecté à plusieurs sources de courants pondé- rés qui sont additionnés avec le courant d'une source fixe dans un amplificateur opérationnel pour convertir ledit si- gnal non-retour-à-zéro de téléscripteur contenu dans ledit train de données reçues en signaux FSK cohérents en phase. 14 Multiplexeur-démultiplexeur conforme à la re- vendication 13, caractérisé par le fait que ledit quatriè- me moyen comporte un moyen commun programmable de commande connecté auxdits N sélecteurs, audit premier moyen et à chacune desdites N embases de connecteur afin de fournir ladite synchronisation de trame, lesdits signaux de com- mande et lesdits signaux de rythme en réponse à une infor- mation reçue desdits N sélecteurs. Multiplexeur-démultiplexeur conforme à la re- vendication 14, caractérisé par le fait que chacun desdits N sélecteurs fournit un code à trois éléments binaires re- présentant le débit binaire sélectionné. 16 Multiplexeur-démultiplexeur conforme à la re- vendication 1, caractérisé par le fait que chacune desdi- tes cartes de circuits imprimés FSK comporte une unité de circuits pour convertir les signaux FSK cohérents en phase en un signal non-retour-&zéro de téléscripteur qui est multi-échantillonné à 1200 éléments binaires par seconde pour le multiplexage dans ledit train de données transmi- ses, et pour convertir ledit signal non-retour-à-zéro de téléscripteur contenu dans ledit train de données de ré- ception en signaux FSK cohérents en phase. 17 Multiplexeur-démultiplexeur conforme à la re- vendication 16, caractérisé par le fait que chacune des- dites unités de circuits comporte un comparateur bipolaire connecté à une boucle verrouillée en phase afin de conver- tir ledit signal FSK cohérent en phase en un signal non- retour-à-zéro de téléscripteur pour le multiplexage dans ledit train de données transmises, et un diviseur commuté par données connecté à plusieurs sources de courants pondé- rés qui sont additionnés avec le courant d'une source fixe dans un amplificateur opérationnel afin de convertir ledit signal non-retour-à-zéro de téléscripteur contenu dans le- dit train de données reçues en signaux FSK cohérents en phase. 18 Multiplexeur-démultiplexeur conforme à la re- vendication 17, caractérisé par le fait que chacune des- dites cartes de circuits imprimés de données numériques comporte un premier comparateur de phases connecté à un signal associé parmi les N signaux de données d'entrée et à des impulsions d'horloge prédéterminées parmi lesdites plusieurs impulsions d'horloge de référence dudit premier moyen, une boucle de transmission verrouillée en phase connectée audit premier comparateur de phases et à un sé- lecteur associé parmi les N sélecteurs de débit binaire afin de produire une impulsion d'horloge d'inscription à l'émission, une mémoire élastique de transmission connec- tée audit deuxième moyen, audit quatrième moyen, audit si- gnal associé parmi lesdits signaux de données d'entrée et à ladite boucle de transmission verrouillée en phase en réponse à ladite impulsion d'horloge d'inscription à l'é- mission afin d'inscrire les éléments binaires dudit signal associé parmi lesdits N signaux de données d'entrée dans ladite mémoire élastique, cette mémoire réagissant à un signal de rythme approprié parmi lesdits signaux de rythme afin de lire les éléments binaires dudit signal associé parmi lesdits N signaux de données d'entrée à un débit sé- lectionné par ledit sélecteur associé parmi lesdits N sé- lecteurs afin de réaliser ledit espacement régulier opti- mal des éléments binaires dudit signal associé parmi les- dits N signaux de données d'entrée tout au long desdi-ts intervalles de temps dudit train de données transmises, une mémoire élastique de réception connectée audit troi- sième moyen et audit quatrième moyen en réponse à un autre signal approprié parmi lesdits signaux de rythme afin d' inscrire les éléments binaires d'un signal associé parmi lesdits N signaux de données de sortie dans ladite mémoire élastique de réception, un deuxième comparateur de phases connecté à ladite mémoire élastique de réception afin de comparer la phase du temps d'inscription et la phase du temps de lecture de ladite mémoire élastique de réception, 1 Q et une boucle de réception verrouillée en phase connectée audit deuxième comparateur de phases et audit sélecteur associé parmi lesdits N sélecteurs afin de produire une impulsion d'horloge de lecture qui sera connectée à ladite mémoire élastique de réception afin de commander la lectu- re des éléments binaires du signal associé parmi lesdits N signaux de données de sortie. 19 Multiplexeur-démultiplexeur conforme à la re- vendication 18, caractérisé par le fait que ledit quatriè- me moyen comporte un moyen commun programmable de commande connecté auxdits N sélecteurs, audit premier moyen et à chacune desdites N embases de connecteur afin de fournir ladite synchronisation de trame, lesdits signaux de comman- de et lesdits signaux de rythme en réponse à une informa- tion reçue desdits N sélecteurs. 20 Multiplexeur-démultiplexeur conforme à la re- vendication 19, caractérisé par le fait que chacun desdits N sélecteurs fournit un code à trois éléments binaires re- présentant le débit binaire sélectionné. 21 Multiplexeur-démultiplexeur conforme à la re- vendication 1, caractérisé par le fait que chacune desdites cartes de circuits imprimés FSK comporte un comparateur bipolaire connecté à une boucle verrouillée en phase afin de convertir ledit signal FSK cohérent en phase en signal non-retour-à-zéro de téléscripteur pour le multiplexage dans ledit train de données transmises, et un diviseur com- muté par données connecté à plusieurs sources de courants pondérés qui sont additionnés avec le courant d'une source fixe dans un amplificateur opérationnel afin de convertir ledit signal non-retour-à-zéro de téléscripteur contenu dans ledit train de données reçues en signaux FSK cohé- rents en phase. 22 Multiplexeur-démultiplexeur conforme à la re- vendication 21, caractérisé par le fait que chacune des- dites cartes de circuits imprimés de données numériques comporte un premier comparateur de phases connecté à un signal associé parmi lesdits N signaux de données d'entrée et à des impulsions d'horloge prédéterminées parmi lesdites plusieurs impulsions d'horloge de référence dudit premier moyen, une boucle de transmission verrouillée en phase connectée audit premier comparateur de phases et à un sé- lecteur associé parmi N sélecteurs de débit binaire afin de produire une impulsion d'horloge d'inscription à l'émis- sion, une mémoire élastique de transmission connectée audit deuxième moyen, audit quatrième moyen, audit signal associé parmi lesdits signaux de données d'entrée et à ladite bou- cle de transmission verrouillée en phase, en réponse à la- dite impulsion d'horloge d'inscription à l'émission afin d'inscrire les éléments binaires dudit signal associé par- mi lesdits N signaux de données d'entrée dans ladite mémoi- re élastique, cette mémoire réagissant à un signal appro- prié parmi lesdits signaux de rythme afin de lire les élé- ments binaires dudit signal associé parmi lesdits N signaux de données d'entrée à un débit sélectionné par ledit sélec- teur associé parmi lesdits N sélecteurs afin de réaliser ledit espacement régulier desdits éléments binaires dudit signal associé parmi lesdits N signaux de données d'entrée tout au long des intervalles de temps dudit train de don- * 'nées transmises, une mémoire élastique de réception connec- tée audit troisième moyen et audit quatrième moyen en ré- ponse à un autre signal approprié parmi lesdits signaux de rythme afin d'inscrire les éléments binaires d'un signal associé parmi les N signaux de données de sortie dans la- dite mémoire élastique de réception, un deuxième compara- teur de phases connecté à ladite mémoire élastique de ré- ception afin de comparer la phase du temps d'inscription et la phase du temps de lecture de ladite mémoire élastique de réception, et une boucle de réception verrouillée en phase connectée audit deuxième comparateur de phases et audit sélecteur associé parmi lesdits N sélecteurs afin de produire une impulsion d'horloge de lecture qui sera connec- tée à ladite mémoire élastique de réception afin de comman- der la lecture des éléments binaires dudit signal associé parmi lesdits N signaux de données de sortie. 23 Multiplexeur-démultiplexeur conforme à la re- vendication 22, caractérisé par le fait que ledit quatriè- me moyen comporte un moyen commun programmable de commande connecté auxdits N sélecteurs, audit premier moyen et à chacune desdites N embases de connecteur afin de fournir ladite synchronisation de trame, lesdits signaux de comman- de et lesdits signaux de rythme en réponse à une informa- tion reçue desdits N sélecteurs. 24 Multiplexeur-démultiplexeur conforme à la re- vendication 23, caractérisé par le fait que chacun desdits N sélecteurs fournit un code à trois éléments binaires re- présentant le débit binaire sélectionné. 25 Multiplexeur-démultiplexeur conforme à la re- vendication 1, caractérisé par le fait que chacune desdites cartes de circuits imprimés de données numériques comporte un premier comparateur de phases connecté à un signal asso- cié parmi lesdits N signaux de données d'entrée et à des impulsions d'horloge prédéterminées parmi lesdites plusieurs impulsions d'horloge de référence dudit premier moyen, une boucle de transmission verrouillée en phase connectée au- dit premier comparateur de phases et à un sélecteur asso- cié parmi lesdits N sélecteurs de débit binaire afin de produire une impulsion d'horloge d'inscription à la trans- mission, une mémoire élastique de transmission connectée audit deuxième moyen, audit quatrième moyen et audit si- gnal associé parmi lesdits N signaux de données d'entrée et à ladite boucle de transmission verrouillée en phase, en réponse à ladite impulsion d'horloge d'inscription à la transmission afin d'inscrire les éléments binaires dudit signal associé parmi lesdits N signaux de données d'entrée dans ladite mémoire élastique, cette mémoire réagissant à un signal approprié parmi lesdits signaux de rythme afin de lire les éléments binaires dudit signal associé parmi lesdits N signaux de données d'entrée a un débit sélection- né par ledit sélecteur associé parmi lesdits N sélecteurs afin de réaliser ledit espacement régulier desdits éléments binaires dudit signal associé parmi lesdits N signaux de données d'entrée tout au long desdits intervalles de temps dudit train de données transmises, une mémoire élastique de réception connectée audit troisième moyen et audit qua- trième moyen en réponse à un autre signal approprié parmi lesdits signaux de rythme afin d'inscrire les éléments bi- naires d'un signal associé parmi lesdits N signaux de don- nées de sortie dans ladite mémoire élastique de réception, un deuxième comparateur de phases connecté à ladite mémoi- re élastique de réception pour comparer la phase du temps d'inscription et la phase du temps de lecture de ladite mémoire élastique de réception, et une boucle de réception verrouillée en phase connectée audit deuxième comparateur de phases et audit sélecteur associé parmi lesdits N sélec- teurs pour produire une impulsion d'horloge de lecture qui sera connectée à ladite mémoire élastique pour commander la lecture des éléments binaires dudit signal associé par- mi les N signaux de données de sortie. 26 Multiplexeur-démultiplexeur conforme à la re- vendication 25, caractérisé par le fait que ledit quatriè- me moyen comporte un moyen commun programmable de commande connecté auxdits N sélecteurs, audit premier moyen et à chacune desdites N embases de connecteur afin de fournir ladite synchronisation de trame, lesdits signaux de com- mande et lesdits signaux de rythme en réponse à une infor- mation reçue desdits N sélecteurs. 27 Multiplexeur-démultiplexeur conforme à la re- vendication 26, caractérisé par le fait que chacun desdits N sélecteurs fournit un code à trois éléments binaires re- présentant le débit binaire sélectionné. 28 Multiplexeur-démultiplexeur conforme à la re- vendication 1, caractérisé par le fait que ledit quatrième moyen comporte un moyen commun programmable de commande I connecté audit premier moyen, àchacune desdites N embases de connecteur et à chacun desdits N sélecteurs de débit binaire afin de réaliser ladite synchronisation de trame, de fournir lesdits signaux de commande et lesdits signaux de rythme en réponse à une information reçue desdits N sé- lecteurs. 29 Multiplexeur-démultiplexeur conforme à la re- vendication 28, caractérisé par le fait que chacun desdits N sélecteurs fournit un code à trois éléments binaires re- présentant le débit binaire sélectionné.