Brevet FR2519442A1 — publié le 19830708

La présente invention concerne un système destiné à attribuer l'accès à une ressource utilisée en mode partagé à la demande, parmi un ensemble d'unités, dans lequel un numéro de priorité particulier à N chiffres est affecté à chaque unité Le système comprend un contrôleur de système, un bus d'arbitrage qui interconnecte toutes les unités, et un circuit d'arbitrage dans chacune des unités pour demander l'accès à la ressource utilisée en mode partagé à la demande. Les systèmes dans lesquels de nombreux dispositifs partagent une ressource commune utilisent de façon caracté- ristique des configurations destinées à attribuer l'accès à la ressource, dans des conditions dans lesquelles plusieurs dispositifs associés peuvent demander simultanément l'accès. On connaît de nombreuses configurations différentes d'attri- bution Dans les systèmes de traitement de données et de commutation par paquets, il est connu d'utiliser un disposi- tif d'attribution ou un contrôleur centralisé pour attribuer l'accès à un bus de données commun qui interconnecte un ensemble d'unités, telles que des dispositifs d'entrée/sortie, qui peuvent demander simultanément l'accès au bus Le contra- leur peut être programmé avec un algorithme approprié pour attribuer l'accès au bus conformément à n'importe quel critè- re déterminé au préalable qui peut être désiré Bien que les configurations d'attribution d'accès par contrôleur centra- lisé fonctionnent correctement pour remplir la fonction qu'on attend d'elles, elles ne sont pas toujours souhaitables, à cause de la complexité inhérente du système, qui résulte des nombreuses interconnexions nécessaires entre le contrôleur, le bus et les dispositifs d'entrée/sortie Il existe égale- ment un problème de fiabilité, du fait qu'un fonctionnement défectueux du contrôleur peut mettre hors service l'ensemble du système Le brevet U S 3 983 540 montre un système qui comporte un contrôleur centralisé. On connaît l'utilisation de configurations d'attri- bution de bus de type réparti, dans lesquelles on n'utilise pas de contrôleur pour déterminer l'accès et dans lesquelles c'est l'interaction des dispositifs d'entrée/sortie deman- deurs qui détermine l'attribution du bus dans le cas de deman- des simultanées De telles configurations réparties sont souvent préférables, du fait qu'elles évitent les problèmes de coût et de fiabilité qui sont associés à la configuration à contrôleur centralisé. Conformément à une telle configuration d'attribu- tion de type réparti, un numéro de priorité fixe, comprenant plusieurs bits, est affecté à chaque dispositif d'entrée/ sortie qui peut demander l'accès à un bus commun L'accès est accordé en fonction du numéro de priorité dans le cas de demandes simultanées Au moment d'un conflit d'utilisation du bus, lorsque deux dispositifs d'entrée/sortie, ou plus, demandent simultanément l'accès, chaque dispositif d'entrée/ sortie demandeur applique les bits correspondants de son numéro de priorité à un bus d'arbitrage, en procédant séquen- tiellement, bit par bit, en synchronisme avec l'application debits correspondants par tous les autres dispositifs d'entrée/sortie qui sont simultanément demandeurs Chaque fois qu'un bit est appliqué, chaque dispositif d'entrée/ sortie demandeur compare la valeur du bit qu'il applique au moment considéré, avec la réunion logique des bits correspon- dants qui sont appliqués simultanément au bus d'arbitrage par tous les dispositifs d'entrée/sortie qui sont simultanément demandeurs Si un bit qui estappliqué au moment considéré par un dispositif d'entrée/sortie demandeur présente une relation déterminée (par exemple s'il est égal ou supérieur) par rapport aux bits que les autres dispositifs d'entrée/ sortie demandeurs appliquent sur le bus, cette opération se poursuit et le dispositif d'entrée/sortie applique sur le bus d'arbitrage le bit suivant du numéro de priorité qui lui est affecté. Chaque dispositif d'entrée/sortie continue de par- ticiper au conflit d'utilisation aussi longtemps que chaque bit qu'il applique présente la relation prédéterminée par rapport à la réunion logique des bits correspondants qui sont appliqués au moment considéré par les autres dispositifs d'entrée/sortie en conflit Un dispositif d'entrée/sortie se retire du conflit d'utilisation lorsqu'il détermine qu'un bit qu'il applique présente par rapport aux bits appliqués par les autres dispositifs deentrée/sortie, une relation (telle qu'une relation d'infériorité) indiquant qu'un ou plusieurs des autres dispositifs d'entrée/sortie a un numéro de priori- té supérieur A ce moment, chaque dispositif d'entrée/sortie ayant un numéro de priorité inférieur se retire du conflit d'utilisation et n'applique plus d'autres bits au bus. Ce conflit d'utilisation se poursuit; tous les dispositifs d'entrée/sortie demandeurs restants appliquent sur le bus les bits restants des numéros de priorité de dis- positif d'entrée/sortie; les dispositifs d'entrée/sortie ayant un numéro de priorité inférieur se retirent du conflit; et à la fin de la période de conflit, lorsque le dernier bit est appliqué au bus, seul le dispositif d'entrée/sortie ayant la priorité la plus élevée demeure dans le conflit et l'accès au bus lui est accordé Le brevet U S 3 796 992 et le bre- vet U S 3 818 447 montrent une configuration du type décrit ci-dessus. La configuration de conflit d'utilisation, de type réparti, qui est décrite ci-dessus fonctionne de façon satisfaisante Elle souffre cependant d'un inconvénient dufait que les numéros de priorité des dispositifs d'entrée/sortie sont fixes et, du fait que l'accès des dispositifs d'entrée/ sortie est déterminé par ces numéros, on peut considérer que les dispositifs d'entrée/sortie sont arrangés fonctionnelle- ment selon une chaîne de préférence fixe, dans laquelle le dispositif d'entrée/sortie ayant la plus grande préférence possède le numéro de priorité le plus élevé, tandis que le dispositif d'entrée/sortie ayant la préférence la plus faible possède le numéro de priorité le moins élevé Dans ces condi- tions, l'accès au bus n'est pas équitable, du fait que les dispositifs d'entrée/sortie ayant les numéros de priorité les plus élevés sont toujours favorisés dans le cas de demandes simultanées Bien que cette façon inéquitable d'attribuer' l'accès aux dispositifs d'entrée/sortie puisse être tolérable dans certains systèmes, elle constitue un inconvénientdans les systèmes dans lesquels un accès plus équitable pour tous les dispositifs d'entrée/sortie est exigé. Les problèmes sont résolus conformément à l'inven- tion dans un système d'attribution de l'accès à une ressour- ce utilisée en mode partagé à la demande, parmi un ensemble d'unités, dans lequel le circuit d'arbitrage comprend un ensemble de dispositifs logiques à états multiples, un cir- cuit de commande logique destiné à commuter de façon sélec- tive et combinée les dispositifs logiques pour les faire passer d'un premier état à un second état dans chacune des unités, sous la commande de paramètres spécifiés qui repré- sentent l'état dynamique présent des unités, un circuit de registre qui est destiné à former un numéro de priorité dynamique dans chacune des unités en appliquant les signaux de sortie des-dispositifs logiques, en tant que chiffres de paramètres, aux positions de chiffres de plus fort poids du numéro dynamique, et en appliquant les chiffres-du numéro de priorité affecté aux positions de moindre poids du numéro dynamique; et le système comprend en outre une ligne de masque qui interconnecte les unités, un premier circuit dans le contrôleur qui est destiné à appliquer un signal d'inver- sion de masque à la ligne de masque, à des instants sélec- tionnés, un circuit de superposition dans chacune des unités qui demandent l'accès, au moment considéré, à la ressource fonctionnant en mode partagé à la demande, pour superposer simultanément les chiffres correspondants du numéro de priorité dynamique associé sur le bus d'arbitrage, en procé- dant séquentiellement, chiffre par chiffre, un circuit d'invalidation dans chacune des unités demandant l'accès, qui réagit de façon à invalider le circuit de superposition aussi longtemps que le signal de masque est présent sur le bus de masque, afin que les chiffres de paramètres d'une uni- té demandant l'accès soient superposés sur le bus d'arbitra- ge, et un circuit de comparaison dans chacune des unités demandant l'accès, destiné à comparer la valeur de chiffre présente sur le bus d'arbitrage connecté à l'unité demandant l'accès, avec la valeur de chiffre correspondante qui est appliquée par l'unité demandant l'accès, un second circuit destiné à retirer du conflit pour l'accès à la ressource une unité qui demande l'accès, sous l'effet de la détection d'un résultant de comparaison déterminé entre une valeur de chiffre du bus et la valeur de chiffre correspondante qui est appliquée par l'unité, le circuit d'invalidation faisant en sorte que la préférence pour l'accès à la ressource, entre les unités qui demandent l'accès, soit déterminée par les chiffres de paramètres quelconques qui sont appliqués au bus et par les chiffres appliqués des numéros de priorité affec- tés des unités qui demandent l'accès. L'invention procure un procédé et une structure perfectionnés pour attribuer un bus utilisé en mode partagé à la demande, parmi une ou plusieurs unités ou dispositifs d'entrée/sortie demandant l'accès, chacun d'eux comportant un numéro de priorité particulier qui lui est affecté qui comprend un ensemble de chiffres codés en binaire En outre, et conformément à l'invention, chaque dispositif d'entrée/ sortie comprend des moyens destinés à contrôler de façon dynamique l'état présent de divers paramètres opérationnels du dispositif d'entrée/sortie et à générer des bits de prio- rité de dispositif d'entrée/sortie correspondants, qui repré- sentent ces paramètres Ces bits générés sont utilisés en association avec les bits du numéro de priorité de dispositif d'entrée/sortie qui est affecté, pour déterminer l'accès au bus. Les bits de paramètres de dispositif d'entrée/sor- tie qui sont générés par les moyens de l'invention, sont in- troduits dans les positions de bit de plus fort poids d'un registre à décalage de dispositif d'entrée/sortie Les bits dunuméro de priorité de dispositif d'entrée/sortie qui est affecté soent introduits dans le reste du registre à décal age, de façon à avoir un poids moindre que celi L desbits de paramètre Pendant les périodes deconflits, les bits pré- sents dans le registres décalage de chaque dispositif d entrée/sortie deman- deur sont lus séquentiellement, un à la fois, en commençant par le bit de plus fort poids, et ils sont appliqués au bus d' arbitrage. Dans les conditions dans lesquelles les moyens de l'invention ne génèrent pas de bits de paramètres de dispositif d'entrée/sortie, le registre à décalage contient des O dans les positions de bit de plus fort poids correspondantes et il contient les bits dunuméro de priorité de dispositif d'entrée/scrtie, affecté normalement, dans ses positions de bit de moindre poids Dans de telles candi tions, la priorité du dispositif d'en- trée/sortie est déterminée en utilisant uniquement le numéro de priorité de dispositif d'entrée/sortie qui est affecté Cependant, pendent des états forc - tionnels de dispositifs d'entrée/sortie dans lesquels un 1 est généré pour un ou plusieurs des bits de paramètres, ces bits de paramètres sont lus dans le registre à décalage avant les bits de numéro de priorité de dispositif d'entrée/sortie, et ils commandent donc, par eux-mêmes, l'accès au bus de commande Si deux dispositifs d'entrée/sortie, ou plus, ont des bits de paramètres identiques positionnés à 1, et s'il n'existe aucun autre dispositif d'entrée/sortie ayant des bits de paramètres qui indiquent une priorité supérieure, les bits de numéro de priorité de dispositif d'entrée/sortie sont utilisés pour lever l'indétermination. Les moyens que procure l'invention pour contr 8 ler des paramètres de dispositif d'entrée/sortie et pour générer des bits de paramètres correspondants, destinés à être intro- duits dans le registre à décalage du dispositif d'entrée/ sortie, comprennent des moyens destinés à contr 8 ler le conte- nu présent d'une, mémoire tampon de paquetsdans chaque dispo- sitif d'entrée/sortie, pour déterminer si elle est moins qu'à demi-pleine, au moins à demi-pleine, ou pleine d'infor- mation sous forme de paquets Ces moyens peuvent générer respectivement aucun bit, un bit de mémoire tampon à demi- pleine et un bit de mémoire tampon pleine. L'invention procure des moyens pour générer des bits de paramètres de dispositif d'entrée/sortie qui com- prennent des moyens de détermination de situation instantanée, qui font en sorte que tous les dispositifs d'entrée/sortie qui font une demande de service à un instant particulier soient desservis avant les dispositifs d'entrée/sortie effectuant une demande ultérieure Ces moyens de déterminia- tion de situation instantanée comprennent une bascule qui est positionnée à un instant particulier, qu'on appelle un instant d'instantané, dans chaque dispositif d'entrée/sortie qui demande l'accès au bus, à cet instant Le positionnement de cette bascule dans chacun de ces dispositifs d'entrée/ sortie applique un bit d'instantané égal à 1 au registre à décalage associé, en tant que bit de plus fort poids, en avant des bits du numéro de priorité de dispositif d'entrée/ sorti'e qui est affecté Une bascule d'instantané est restau- rée lorsque son dispositif d'entrée/sortie se voit accorder l'accès au bus, et à la fin d'un nombre donné de cycles de conflit, tous les dispositifs d'entrée/sortie ayant leur bascule d'instantané positionnée auront été desservis et leur bascule d'instantané sera dans un état restauré Un nou- vel instant d'instantané apparaît alors et la basculé d'ins- tantané dans chaque dispositif d'entrée/sortie qui est demandeur à cet instant est positionnée pour définir un nou- veau groupe de dispositifs d'entrée/sortie parmi lesquels il faut déterminer une préférence. Comme précédemment, les bits de registre à déca- lage correspondants de chaque dispositif d'entrée/sortie demandeurisont appliqués simultanément au bus d'arbitrage pendant les périodes de conflit, de façon séquentielle, bit par bit Ces bits comprennent les bits de paramètres de dis- positif d'entrée/sortie ainsi que les bits du numéro de priorité de dispositif d'entrée/sortie qui est affecté Les valeurs des bits de chaque dispositif d'entrée/sortie qui participent au conflit sont comparées dans un ordre détermi- né avec les valeurs des chiffres correspondants présents sur le bus Une unité est retirée du conflit pour l'utilisation du bus si, à l'occasion de n'importe quelle comparaison de chiffres, il appargtt un résultat déterminé qui indique qu'un autre dispositif d'entrée/sortie de priorité plus éle- vée demande l'accès Dans le mode de réalisation de l'inven- tion qui est décrit, la priorité pour l'accès au bus est basée sur la valeur du nombre défini par les bits de paramè- tres et par les bits de numéro de priorité qui se trouvent dans chaque registre à décalage de dispositif d'entrée/sortie. Dans le mode de réalisation décrit, on utilise un bus de type TTL en configuration OU câblée, dans laquelle un 1 représente l'état de tension bas dominant En outre, conformément à l'invention, on dispose d'une souplesse accrue dans la déter- mination de la préférence pour les dispositifs d'entrée/ sortie, par l'existence d'un bus de masque Lorsque le bus de masque est mis en fonction par un contrôleur de système, il fait en sorte que le circuit d'arbitrage de chaque dispositif d'entrée/sortie ignore, sélectivement, certains des bits de paramètres, ou la totalité, pendant la période de conflit. Le signal de masque invalide temporairement un circuit interne de chaque dispositif d'entrée/sortie et fait en sorte que l'accès au bus soit déterminé par le numéro de priorité de dispositif d'entrée/sortie qui est affecté ainsi que par ceux des bits de paramètres qui ne sont pas masqués Simultanément, le circuit de masque permet d'appli- quer tous les bits, y compris lés bits de paramètres masqués, au bus d'arbitrage pendant la période de conflit Les bits présents sur le bus peuvent être utilisés par d'autres ressources du système, comme des moyens d'enregistrement, pour contr 8 ler l'état du système et pour déterminer l'effica- cité des bits de paramètres. Ce masquage constitue une caractéristique souhaita- blé du fait que, dans certaines conditions du système, il peut être souhaitable de négliger un ou plusieurs bits de paramètres dans la détermination de l'accès au bus L'inven- tion met en oeuvre la caractéristique de bus de masquage d'une manière insensible aux défaillances, qui empêche le bus de masque de masquer les bits de priorité de dispositif d'entrée/sortie qui sont affectés Grâce à ceci, un disposi- tif d'entrée/sortie particulier sera toujours sélectionné dans le cas d'une condition de défaut qui applique en perma- nence un signal de masquage au bus de masquage. L'invention procure également un bus de validation/ invalidation qui comporte un conducteur particulier qui est dirigé vers chaque dispositif d'entrée/sortie et-qui s'étend d'un contrôleur de système vers le dispositif d'entrée/sor- tie Le conducteur est connecté dans chaque dispositif d'en- trée/sortie à un circuit qui invalide effectivement le dispo- sitif d'entrée/sortie et l'empêche de demander l'accès au bus Cette caractéristique est utile en liaison avec des défauts de fonctionnement des circuits sous l'effet desquels un dispositif d'entrée/sortie pourrait appliquer en permanen- ce au bus un signal ne comportant que des 1, pendant la période d'arbitrage, et monopoliser ainsi l'accès au bus. Dans un autocommutateur de commutation par paquets, des paquets sont enregistrés dans une mémoire tampon dans les dispositifs d'entrée/sortie Les circuits logiques de con- flit d'utilisation des dispositifs d'entrée/sortie sont en compétition pour accéder aux ressources communes qui com- prennent de façon caractéristique un bus commun de transfert de paquets, qu'on appelle ici un bus de données Un paquet est perdu s'il est transmis vers un dispositif d'entrée/ sortie qui contient déjà un ou plusieurs paquets dans sa mémoire tampon et qui n'a pas suffisamment de place pour enregistrer un autre paquet On peut réduire le taux de perte de paquets en dotant chaque dispositif d'entrée/sor- tie d'une mémoire suffisante pour que le taux de perte de paquets soit acceptable, sur un plan statistique, au niveau de trafic limite de l'autocommutateur L'invention permet de concevoir l'autocommutateur de commutation par paquets d'une manière qui permet d'employer de plus petites mémoires pour donner le m 8 me taux de perte de paquets pour un niveau donné du trafic de réseau Inversement, avec une capacité de mémoire fixe, le taux de perte de paquets sera plus faible pour un niveau de trafic donné Du fait que la majeure par- tie du coût et de la complexité de l'autocommutateur réside de façon caractéristique dans la mémoire ou la file d'atten- te aux dispositifs d'entrée/sortie, les circuits logiques de conflit d'utilisation des dispositifs d'entrée/sortie peu- vent être développés considérablement, len procurant néan- moins une diminution du coût et de la complexité du système, du fait que les possibilités de l'invention permettent de réaliser d'importantes réductions de coût et de complexité dans la mémoire L'invention procure des moyens pour rendre l'algorithme d'arbitrage de l'autocommutateur sensible à l'état dynamique des dispositifs d'entrée/sortie, ainsi que des moyens pour modifier, trame par trame, les paramètres auxquels l'algorithme est sensible Ceci est accompli par des moyens insensibles aux défaillances, sans sacrifier la nature répartie des moyens d'arbitrage. La configuration décrite ci-dessus résout le pro- blème de l'art antérieur dans la mesure o elle procure une plus grande souplesse et une sélection plus optimale des dispositifs d'entrée/sortie pour l'accès à une ressource ou un bus, dans des systèmes dans lesquels un numéro de priori- té fixe, dont la valeur déterminerait par ailleurs la priori- té d'accès au bus, est affecté à chaque dispositif d'entrée/ sortie. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation et en se référant aux dessins annexés sur lesquels: La figure 1 est un schéma synoptique simplifié qui représente les composants d'un système caractéristique dans lequel on peut utiliser l'invention; La figure 2 montre des détails supplémentaires du circuit de dispositif d'entrée/sortie de la figure 1 La figure 3 est un diagramme séquentiel; Les figures 4 et 5 montrent les détails du circuit de la logique d'arbitrage du dispositif d'entrée/sortie de la figure 2; et La figure 6, qui se trouve sur la même planche que la figure 3, montre comment on doit disposer mutuellement les figures 4 et 5. La figure 1 représente un système de commutation par paquets dans lequel l'invention est incorporée On voit sur la figure 1 un contrôleur 100, comportant un générateur de polarité 122, des dispositifs d'entrée/sortie 110-1 à -n, un autocommutateur 107, et un ensemble de bus qui interconnectent le contrôleur 100 et les dispositifs d'entrée / sortie 110 Un bus de paquets 105 reçoit les données qui proviennent de la sortie de données 111 de chaque dispositif d'entrée/sortie et qui sont dirigées vers un autre dispositif d'entrée/sortie Un bus de paquets 106 reçoit ces données après leur passage par l'autocommutateur 107 et il les applique à l'entrée 112 de chaque dispositif d'entrée/sortie Un bus d'horloge 103 achemine du contrôleur vers les dispositifs d'entrée/sortie les signaux qui sont représentés sur la figure 3 Un bus d'arbitrage 102 reçoit simultanément les bits de priorité correspondants qui sont appliqués séquentiellement par cha- que dispositif d'entrée/sortie demandeur pendant les pério- des de conflit d'utilisation de bus Un conducteur de pola- rité 101 applique aux dispositifs d'entrée/sortie 110 un potentiel provenant du contrôleur 100, à des instants sélec- tionnés, afin que ces dispositifs appliquent au bus 102 l'inverse de tout bit du numéro de priorité qui leur est affecté. Le bus de validation/invalidation 108 comprend un conducteur unique allant à chaque dispositif d'entrée/sortie et ce conducteur s'étend du contrôleur 100 vers chaque dispo- sitif d'entrée/sortie 110 Lorsque ce bus est placé à l'état actif, il met hors service le dispositif d'entrée/sortie associé et il lui interd 4 t l'accès au bus d'arbitrage 102 et aux bus de paquets 105 et 106 Le bus de masque 104 consiste en un conducteur commun allant vers tous les dispositifs d'entrée/sortie, et il s'étend du contrôleur 100 vers les dispositifs d'entrée/sortie Lorsque ce bus est placé à l'état actif, il conduit à négliger une combinaison quelcon- que des bits de paramètres de dispositif d'entrée/sortie, pendant une période de conflit, de façon que l'accès au bus soit accordé sur la base des bits de paramètres restants, s'il y en a, et du numéro de priorité qui est affecté à cha- que dispositif d'entrée/sortie. Le processeur de données 120-1 et le contrôleur de terminaux 120-n, associé aux terminaux 121, constituent des exemples du type de ressources que peuvent desservir les dis- positifs d'entrée/sortie Comme il est caractéristique dans la commutation par paquets, un dispositif d'entrée/sortie émetteur qui obtient l'accès au bus de paquets 105, émet sur le bus de paquets 105 n'importe quelles données désirées, et'ces données transitent par l'autocommutateur 107 et le bus de paquets 106 pour être appliquées à l'entrée 112 du dispo- sitif d'entrée/sortie vers lequel l'information est dirigée. La figure 2 montre des détails supplémentaires des dispositifs d'entrée/sortie 110 de la figure 1 Chaque dispo- sitif d'entrée/sortie comprend une interface d'entrée/sortie 200, une interface de bus d'entrée 210 et une interface de bus de sortie 220 L'interface de bus d'entrée 210 comprend un circuit logique d'arbitrage 218 et une mémoire tampon 213 qui applique des données au bus de paquets 105 L'interface 210 comprend en outre une mémoire premier entré-premier sorti 211, et un contrôleur de mémoire premier entré-premier sorti, 214 La mémoire premier entré-premier sorti reçoit de l'in- formation sous forme de paquets à partir de l'interface 200 et elle l'enregistre temporairement jusqu'à ce qu'elle soit lue et dirigée vers le bus de paquets 105 par l'intermédiaire de la mémoire tampon Le contrôleur de mémoire premier entré- premier sorti 214 reçoit par la ligne 212 l'information pro- venant de la mémoire premier entré-premier sorti, avec une information de longueur qui consiste par exemple en bits spécifiant si la mémoirepremier entré-premier sorti est au moins à demi-pleine ou si elle est pleine, au moment consi- déré Le contrôleur de mémoire premier entré-premier sorti transmet cette information par les lignes 206 et 207 vers le circuit logique d'arbitrage 208 qui utilise cette informa- tion en tant que bits de paramètres supplémentaires dans un but de résolution de conflit. L'interface de bus de sortie 220 contient les cir- cuits par lesquels le dispositif d'entrée/sortie reçoit l'information qui provient du bus de paquets 106 Ces cir- cuits comprennent une mémoire tampon 221, une mémoire premier entrépremier sorti 227, un contrôleur de mémoire premier entré-premier sorti, 225, et un circuit de reconnaissance de paquet 223. De façon caractéristique, le processeur de données qui est desservi par le dispositif d'entrée/sortie de la figure 2 applique sur la ligne 116-1 un paquet d'informa- tion à émettre vers un autre dispositif d'entrée/sortie, et ce paquet transite par l'interface d'entrée/sortie 200 et la ligne 201 vers la mémoire premier entré-premier sorti 211. Le contrôleur de mémoire premier entré-premier sorti 214 détecte la réception d'un paquet complet par la mémoire pre- mier entré-premier sorti 211, et il émet une demande d'accès au bus vers le circuit logique d'arbitrage 218 qui tente alors pendaiut l'intervalle de conflit d'utilisation suivant d'obtenir l'accès au bus 105 pour le dispositif d'entrée/ sortie Lorsque cet accès est obtenu, le contrôleur de mémoi- re premier entré-premier sorti 214 commande la mémoire premier entrépremier sorti 211 de façon qu'elle applique le paquet d'information qu'elle contient au bus de paquets 105, par l'intermédiaire de la mémoire tampon 213 Cette informa- tion comprend une information d'en-tête qui identifie le dis- positif d'entrée/sortie vers lequel le paquet est émis. Après être passé par l'autocommutateur 107 de la figure 1, l'information est appliquée par le bus de paquets 106 à la ligne 112 *du dispositif d'entrée/sortie récepteur, et par sa mémoire tampon 221 à sa mémoire premier entrépremier sorti 227 et à son circuit de reconnaissance de paquet 223 L'élé- ment 223 détecte le fait que l'information qui se trouve maintenant dans la mémoire premier entré-premier sorti 227 est effectivement destinée à ce dispositif d'entrée/sortie, puis, au moyen du contrôleur de mémoire premier entré- premier sorti 225, il commande la mémoire premier entré- premier sorti 227 de façon qu'elle émette l'information vers le dispositif desservi par le dispositif d'entrée/sortie récepteur, par l'intermédiaire de la ligne 202, de l'interfa- ce d'entrée/sortie 201 et de la ligne 117. La figure 3 montre les formes des signaux d'horloge et de commande qui sont appliqués aux dispositifs d'entrée/ sortie par le bus d'horloge 103 Le signal du haut est une impulsion de trame positive et identifie le début de chaque trame Un intervalle de conflit d'utilisation de bus commence avec chaque impulsion de trame Cette trame est aussi longue qu'il est nécessaire pour transmettre un paquet complet. L'opération logique de conflit d'utilisation de bus et la transmission d'un paquet peuvent avoir lieu simultanément pendant chaque trame, et le dispositif d'entrée/sortie qui sort vainqueur d'un cycle de conflit d'utilisation commande le bus de paquets 105 pendant la trame suivante Le signal du bas est le signal d'horloge de bit et on l'utilise pour un certain nombre d'opérations de commande pendant d'intervalle de conflit d'utilisation ou d'arbitrage. Les figures 4 et 5 représentent un mode de réalisa- tion détaillé du circuit logique d'arbitrage 218 de la figure 2 Ce circuit fait intervenir des bits de code de priorité supplémentaires ainsi qu'un bus d'invalidation ou un bus de masque qui fait en sorte que chaque dispositif d'entrée/sortie demandeur ignore certains bits d'état pré- sents sur le bus d'arbitrage lorsque le potentiel d'invali- dation est appliqué. Pendant le cycle d'arbitrage de base, le numéro de dispositif d'entrée/sortie affecté, qui est câblé dans l'élé- ment 527, est chargé dans le registre à décalage 500, à entrée en parallèle et sortie en série, par la ligne 528. L'impulsion HORLOGE DE TRAME est appliquée à l'entrée CHARGE- MENT du registre à décalage 500 par la ligne 426 Lorsque l'impulsion HORLOGE-DE TRAME passe à l'état haut, tous les bits du numéro de dispositif d'entrée/sortie affecté sont chargés en parallèle dans le registre à décalage 500 On supposera à ce moment que les signaux correspondant au bit d'état plein (ligne 524), au bit d'état à demi-plein, (ligne 522) et au bit d'instantané (ligne 423) qui sont appliqués au registre à décalage 500 sont à l'état bas (on envisagera ces signaux ultérieurement). Au moment de la mise sous tension du dispositif d'entrée/sortie, les bascules 410, 412, 418, 421 et 422 sont restaurées par le signal RAZ GENERALE qui est appliqué à leurs entrées de remise à zéro respectives CLR par la ligne 416 Les sorties Q respectives de ces bascules sont à l'état bas lorsque les bascules sont restaurées. Lorsqu'un signal DEMANDE EN ATTENTE, 216, provient du contrôleur de mémoire premier entré-premier sorti 214, du fait que le dispositif d'entrée/sortie demande l'accès au bus, un état haut est transmis par la ligne 216 vers l'entrée de droite de la porte NON-ET 430 et l'entrée inférieure de la porte ET 417 Cet état haut valide ces portes Lorsque l'impulsion HORLOGE DE TRAME passe à l'état haut sur la ligne 426, la sortie de la porte NON-ET 430 passe à l'état bas Le signal de sortie à l'état bas de la porte NON-ET 430 est transmis par la ligne 431 à l'entrée de prépositionnement, active à l'état bas, de la bascule de type D 410, et à l'en- trée de positionnement active à l'état bas de la bascule RS 412 Ce signal d'entrée à l'état bas positionne les deux bascules et fait passer leurs sorties Q à l'état haut Le signal de la sortie Q à l'état haut de la bascule RS 412 est transmis par la ligne 413 de façon à valider partielle- ment la porte NON-ET à 3 entrées, 406 Cet état haut valide également l'entrée D de la bascule de type D 421. Tous les bits présents dans le registre à décalage 500 sont maintenant décalés en série hors du registre à décalage, un bit à la fois, sous l'effet de chaque impulsion de l'horloge de bit, sur la ligne 501, vers l'entrée infé- rieure de la porte OU-EXCLUSIF 404 On supposera maintenant que l'entrée supérieure de la porte OU-EXCLUSIF 404 est à l'état bas, ce qui fait que cette porte transmet inchangés vers la ligne 405 les signaux qui sont appliqués sur l'entrée inférieure par la ligne 501 Le signal de sortie de la porte * OU-EXCLUSIF 404 est transmis par la ligne 405 vers l'entrée cen- t*ae Jgauche de laporte NON-ET 406 et vers l'entrée inférieure de la porte OU-EXCLUSIF 409 Les entrées de droite et de gauche de la porte NON- ET 406 sont validées à ce moment, ce qui fait que les bits appliqués sur son entrée centrale sont inversés et sont transmis vers le bus d'arbitrage 102 par la ligne 407. Le réunion logique des bits de priorité appliqués au bus 102 par tous les dispositifs d'entrée/sortie deman- deurs est appliquée par le bus 102 à l'entrée supérieure de la porte OUEXCLUSIF 409, par l'intermédiaire de la ligne 408, ainsi qu'à l'entrée supérieure de la porte 417 La porte OU-EXCLUSIF 409 compare la valeur du chiffre qui se trouve sur le bus d'arbitrage 102 au moment considéré avec la valeur du chiffre que ce dispositif d'entrée/sortie place sur le bus S'il y a une discordance, les signaux d'entrée appliqués à la porte OUEXCLUSIF 409 sont en correspondance et la sortie de la porte OU-EXCLUSIF 409 passe à l'état bas. On dit qu'il existe une discordance lorsque le dispositif d'entrée/sortie tente d'appliquer un état haut sur le bus, sous la forme d'un O, parlasortie dela porte 406, à un moment auquel le bus est amené à l'état bas par au moins un autre dispositif d'entrée/sortie qui applique un 1 au bus, par la sortie de sa porte 406 Ainsi, lorsqu'une telle discordance existe, l'entrée inférieure de la porte 409 est à l'état bas, à cause du O qui provient du registre à décalage du dispositif d'entrée/sortie considéré; et l'entrée supérieure de la porte est également à l'état bas à cause du 1 qui est appliqué sous forme inversée au bus 102 par la porte 406 d'un autre dispositif d'entrée/sortie Dans ces conditions, la porte 409 génère un signal à-l'état bas, en tant que signal de discordance Ceci signifie que le dis- positif d'entrée/sortie qui applique un 1 a une priorité supérieure et que le dispositif d'entrée/sortie qui applique un O doit se retirer du conflit d'utilisation. -Le signal de discordance à l'état bas qui provient de la porte OUEXCLUSIF 409 est transmis par la ligne 439 à l'entrée D de la bascule de type D 410 Au début de l'impul- sion d'horloge de bit suivante, la sortie Q de la bascule de type D 410 passe à l'état bas et cet état bas actif est transmis par la ligne 411 à l'entrée R, active à l'état bas, de la bascule RS 412 Cet état bas restaure la bascule RS 412 Le signal à l'état bas résultant sur la sortie Q de la bascule RS 412 est transmis par la ligne 413 vers l'entrée de droite de la porte NON-ET 406 Cet état bas retire effective- ment la porte NON-ET 406 du bus 102 en invalidant son entrée de droite Ainsi, le dispositif d'entrée/sortie des figures 4 et 5 n'a pas gagné l'arbitrage, dans les conditions suppo- sées ci-dessus On supposera maintenant qu'il n'y a pas de détection d'une discordance La sortie de la porte OU-EXCLUSIF 409 demeure à l'état haut lorsque chaque chiffre est appliqué, du fait que les deux signaux d'entrée de la porte ne corres- pondent pas Ce signal de sortie à l'état haut est transmis par la ligne 43:9 à l'entrée D de la bascule de type D 410. Sous l'effet de ce signal d'entrée à l'état haut, la sortie Q de cette bascule demeure à l'état haut et cet état haut est transmis par la ligne 411 à l'entrée de restauration active à l'état bas de la bascule RS 412 Ce signal à l'état haut sur l'entrée de restauration active à l'état bas de la bascule RS 412 ne restaure pas cette bascule et, par conséquent, sa sor- tie Q demeure à l'état haut Le signal de la sortie Q de la bascule RS 412 est transmis par la ligne 413 à l'entrée de droite, parmi les 3 entrées de la porte NON-ET 406 Ceci per- met à cette porte de continuer de transmettre les bits de priorité vers le bus d'arbitrage 102 et de maintenir le dis- positif d'entrée/sortie dans le conflit d'utilisation. Un dispositif d'entrée/sortie gagne l'arbitrage pour le bus 102 lorsque sa porte OU-EXCLUSIF 409 ne détecte pas de condition de discordance Ceci maintient à l'état haut les sorties Q des bascules 410 et 412 Le signal de la sortie Q à l'état haut de la bascule RS 412 est transmis par la ligne 413 à l'entrée D de la bascule de type D 421 La transition de l'état bas à l'état haut de l'impulsion HORLOGE DE TRAME sui- vante positionne à l'état haut la sortie Q de la bascule de type D 421 Le signal à l'état haut de la sortie Q de la bascule 421 est transmis par la ligne 217, en tant que signal DISPOSITIF SELECTIONNE Le signal DISPOSITIF SELECTIONNE est également transmis à l'entrée R de la bascule RS 422, pour restaurer à l'état bas sa sortie Q Ce signal à l'état bas de la sortie Q de la bascule RS 422 est transmis par la ligne 423 au registre à décalage 500, en tant que O pour le bit SSB. Conformément à l'invention, des bits de code de priorité supplémentaires sont ajoutés aux bits de numéro de dispositif d'entrée/sortie affecté de l'élément 527, en tant que bits de plus fort poids du code de priorité du dispositif d'entrée/sortie, pendant un conflit d'utilisation Ces bits sont fournis par des bascules 521 et 523 qui agissent lor squ'un état "PLEIN" ou "DEMI- PLEIN" est détecté par le contrôleur de mémoire premier entré-premier sorti 214. Lorsque le contrôleur de mémoire premier entré-premier sorti 214 détermine que la mémoire premier entré-premier sorti 211 est au moins à demi-pleine, un signal DEI Vf I-TLEIN, à l'état haut, est transmis par la ligne 206 du contrôleur de mémoire premier entré-premier sorti 214 vers l'entrée D de la bascule de type D 521 La transition de l'état bas vers l'état haut de l'impulsion HORLOGE DE TRAME suivante sur l'entrée CLK de la bascule 521, transmise par la ligne 426, positionne la bascule pour faire passer sa sortie Q à l'état haut L'état haut de la sortie Q de la bascule de type D 521 est transmis par le ligne 522 à l'entrée 2 SB du registre à décalage 500. Le retard dans la bascule 521 permet au même front d'horloge du signal HORLOGE DE TRAME d'actionner à la fois la bascule 521 et le registre à décalage 500, sans condition d'indéter- mination. Lorsque le contrôleur de mémoire premier entré- premier sorti 214 détermine que la mémoire premier entré- premier sorti 211 est pleine, un signal PLEIN à l'état haut est transmis par la ligne 207, du contrôleur de mémoire premier entré-premier sorti 214 vers l'entrée D de la bascule 523 La transition vers l'état haut du signal HORLOGE DE TRAME suivante sur l'entrée CLK de la bascule 523 positionne la bascule pour faire passer sa sortie Q à l'état haut Cet état haut de la sortie Q de la bascule 523 est transmis par la ligne 524 à l'entrée MSB du registre à décalage 500 Le retard dans la bascule 523 permet au même front d'horloge du signal HORLOGE DE TRAME d'actionner à la fois la bascule 523 et le registre à décalage 500, sans condition d'indétermila- tion. Les bits provenant des bascules 521 et 523 changent la priorité pour l'arbitrage entre dispositifs d'entréel sortie sur la base d'une détermination d'état plein ou à demi-plein Ces bits sont ensuite chargés dans le registre à décalage 500, en compagnie du bit d'instantané présent sur la ligne 423 et du numéro de dispositif d'entrée/sortie affecté et câblé, 527, transmis par la ligne 528. Le bit d'instantané est positionné à 1 par le compteur 514, fonctionnant en diviseur par 3, si aucun autre dispositif d'entrée/sortie n'applique un 1 en tant que bit d'instantané au bus d'arbitrage 102, au moment auquel le bit SSB est lu dans le registre à décalage et appliqué au bus 102 Le bus est à l'état haut à ce moment, du fait que tous les dispositifs d'entrée/sortie appliquent un 0 Le compteur 514, fonctionnant en diviseur par 3, est restauré par chaque impulsion TRAME et il compte les impulsions d'horloge de bit suivantes qui sont appliquées sur son entrée CLK par la ligne 425. Pour que le front montant de l'impulsion que génère le compteur 514, fonctionnant en diviseur par 3, introduise correctement le bit d'instantané dans la bascule 418, il faut veiller à ce que, pour la combinaison particulière de composants qui est choisie, le signal d'instantané soit sta- ble sur l'entrée D de la bascule 418 au moment o l'impulsion d'horloge arrive du compteur 514 Une condition potentielle d'indétermination existe ici, du fait que le front montant de l'horloge de bit sous l'effet duquel le circuit logique d'arbitrage place le bit suivant sur le bus d'arbitrage 102, attaque également l'entrée d'horloge du compteur 514 Pour la plupart des modes de réalisation, une analyse des caractéris- tiques temporelles dans le cas le plus défavorable montrerait que le retard produit par la combinaison des retards occa- sionnés par le registre à décalage 500, la porte 404, la porte d'attaque de bus 406, la capacité du bus d'arbitrage 102 et la porte 417 est très supérieur au retard dans le compteur 514, ce qui évite toute condition d'indétermination. Si un problème d'indétermination existait pour un choix par- ticulier de composants logiques, un élément de retard inter- calé entre la porte 417 et l'entrée D de la bascule 418 ferait disparaître le problème Les bits SSB présents sur le bus d'arbitrage 102 représentent un O et ils sont appliqués sous la forme d'un état haut à l'entrée supérieure de la porte ET 417 -Du fait que l'entrée d'horloge de la bascule de type D 418 n'est attaqué que par la troisième impulsion d'horloge de bit qui provient du compteur 514, fonctionnant en divi- seur par 3, la sortie Q de cette bascule ne peut être posi- tionnée à l'état haut que si la sortie de la porte ET 417 est à l'état haut à ce moment La sortie de la porte ET 417 n'est à l'état haut au moment de la troisième impulsion d'horloge de bit que s'il n'y a pas de bits d'instantané à l'état 1 sur le bus d'arbitrage 102 et si ce dispositif d'entrée/sortie comporte un signal DEMANDE EN ATTENTE actif, à l'état haut, sur la ligne 216 Dans ce cas, un signal à l'état haut est appliqué par la ligne 114-1 et la porte 417 de façon à positionner la bascule 418 lorsqu'elle reçoit le signal d'horloge qui provient du compteur 514 Le signal de la sortie Q à l'état haut de la bascule de type D 418 est appliqué à l'entrée de positionnement S de la bascule RS 422, par la ligne 419, pour positionner sa sortie Q à l'état haut. Ce signal de sortie à l'état haut est transmis sous la forme d'un 1 à l'entrée SSB du registre à décalage 500, par la ligne 423 Le bit d'instantané est ensuite chargé dans le registre à décalage 500 par la transition vers l'état bas du signal HORLOGE DE TRAME suivant. Tous les bits contenus dans le registre à décalage 500, à entrée en parallèle et sortie en série, sont ensuite décalés hors du registre à décalage, un bit à la fois, sous l'effet de chaque impulsion du signal d'horloge de bit, sur la ligne 501, en direction de la porte OU-EXCLUSIF 404 Avec l'entrée supérieure de la porte 404 à l'état bas, les bits demeurent inchangés dans leur passage par la porte OU- EXCLUSIF 404 Le compteur 403 et la bascule 405 sont incor- porés pour compter lesimpulsions d'horloge de bit et pour empêcher qu'un signal présent sur le bus de polarité 101 inverse les trois premiers bits de priorité (bits d'état plein, d'état demi-plein et d'instantané), et pour permettre à un signal présent sur le bus de polarité 101 d'inverser uniquement les bits d'adresse de dispositif d'entrée/sortie affectée qui proviennent de l'élément 527 Un signal présent sur le bus de masque 104 ne peut masquer que les bits d'ins- tantané et les bits d'état plein et d'état demi-plein. Le compteur 433, fonctionnant en diviseur par 3, et la bascule RS 435 sont restaurés chaque fois que l'impul- sion HORLOGE DE TRAME passe à l'état haut, sur la ligne 426. Ceci fait apparaître un signal de sortie à l'état bas sur la sortie Q de la bascule RS 435 Cet état bas est transmis par la ligne 436 à la porte ET 402 et à la porte OU 437 Du fait que, l'entrée inférieure de la porte OU 437 reçoit un état bas par la ligne 436, la sortie de cette porte transmet les signaux reçus à partir du bus de masque 104, par la ligne 118-1 Lorsque le bus de masque est à l'état bas pour effec- tuer une opération MASQUE, l'état bas qui est appliqué à la porte 437 par la ligne 118-1 maintient la sortie de la porte 437 à l'état bas Cet état bas est transmis par la ligne 438 à uâne entrée de la porte NON-ET 406 Ceci invalide la porte 406 et maintient la sortie de la porte à l'état haut, ce qui la rend incapable d'appliquer au bus d'arbitrage 102 les bits du registre à décalage qui sont reçus à partir de la porte 404 Lorsque le bus de masque est à l'état haut, pour repré- senter un état non masqué, le signal de sortie de la porte OU 437 est à l'état haut et il est appliqué à la porte NON-ET 406 Ceci valide partiellement la porte 406, ce qui fait que les bits de priorité peuvent être transmis au bus d'arbitrage 102 lorsque les trois autres signaux d'entrée de la porte 406 sont à l'état haut. Le signal d'entrée à l'état bas présent sur la ligne 436 qui provient de la bascule 435 est également appliqué à l'entrée inférieure de la porte 402 pour invalider cette porte, afin d'empêcher le passage de tout signal d'inversion de polarité qui pourrait être reçu à partir du bus de polarité 101 sur la ligne 113-1 pendant les instants des bits MSB, 25 B, et SSB Le signal de sortie résultant à l'état bas que fournit la porte ET 402 invalidée est appliqué par la ligne 403 à l'entrée supérieure de la porte OU-EXCLUSIF 404 Ceci permet à la porte 404 de recevoir par la ligne 501 les bits de sortie du registre à décalage 500, de les transmettre inchangés et de les appliquer par la ligne 405 à une entrée de la porte NON-ET 406 et à l'entrée inférieure de la porte OU 409. Le compteur 433, fonctionnant en diviseur par 3, est incrémenté au fur et à mesure du décalage de chaque bit hors du registre à décalage 500, par l'horloge de bit Lorsque 3 impulsions d'horloge ont été comptées, les trois premiers bits (bits d'état plein, d'état demi-plein et d'instantané) ont été décalés hors du registre à décalage 500 et le compteur 433, fonctionnant en diviseur par 3, positionne sa sortie à l'état haut et cet état est transmis par la ligne 434 à la bascule RS 435 L'entrée S de la bascule RS 435 est placée à l'état haut et cette bascule positionne sa sortie Q à l'état haut Le signal de sortie à l'état haut de la bascule RS 405 est appliqué à la porte ET 402 et à la porte OU 437. Le signal d'entrée à l'état haut qui est appliqué à la porte OU 437 force sa sortie à l'état haut Ceci empêche qu'un signal du bus de masque à l'état bas, susceptible d'être reçu ultrérieurement par la ligne 118-1, soit transmis par la porte OU 437 Le signal de sortie à l'état haut de la porte OU 437 est transmis à la porte NON-ET 406 par la ligne 438, pour valider partiellement cette porte Ceci empêche toute possibilité de masquage des bits de priorité du numéro de dispositif d'entrée/sortie affecté, provenant du bus 102. Le signal d'entrée à l'état haut qui est appliqué à-la porte ET 402 à partir de la bascule RS 435 par la ligne 436, valide partiellement la porte ET 402 Ceci permet au bus de polarité 101 de transmettre des signaux d'inversion de polarité vers l'entrée supérieure de la porte OU-EXCLUSIF 404, par l'intermédiaire de la ligne 113-1 et de la porte ET 402 Lorsque le signal d'inversion du bus de polarité et les bits de numéro de dispositif d'entrée/sortie provenant du registre à décalage 500 sont tous deux à l'état haut à l'en- -trée de la porte OU-EXCLUSIF 404, la sortie de cette porte est à l'état bas Si les signaux d'entrée provenant du bus de polarité et les numéros de dispositif d'entrée/sortie sont différents, la sortie est à l'état haut Ainsi, un signal à l'état bas provenant du bus de polarité 101 permet à tout bit de numéro de dispositif d'entrée/sortie de tra- verser sans modification la porte OU-EXCLUSIF 404 Un signal d'entrée à l'état haut provenant du bus de polarité inverse tout bit de numéro de dispositif d'entrée/sortie au passage par la porte OU-EXCLUSIF 404 Le signal de sortie de la porte OU-EXCLUSIF est à nouveau appliqué à une entrée de la porte NON-ET 406 et à la porte OU-EXCLUSIF 409, par la ligne 405. L'entrée de gauche de la porte NON-ET 406 est nor- malement validée par la bascule 442, par l'intermédiaire de la ligne 443 La bascule 442 peut valider ou invalider le circuit logique d'arbitrage de dispositif d'entrée/sortie, en synchronisme avec l'horloge de trame, au début d'une tra- me Lorsqu'un état haut est présent sur la ligne 119-1, la bascule de type D 442 est positionnée à l'état haut par l'impulsion HORLOGE DE TRAME, appliquée par la ligne 426 Le signal de sortie à l'état haut présent en Q est transmis à l'entrée de gauche de la porte ET 406, par la ligne 443, pour valider partiellement la porte La bascule 442 demeure positionnée avec sa sortie Q à l'état haut, jusqu'à ce que le contrôleur 100 applique un signal INVLIDATION DE DISPOSI- TIF sur l'entrée D de la bascule, par l'intermédiaire de la ligne 119-1, pour invalider ce dispositif d'entrée/sortie. L'entrée de droite de la porte NON-ET à 4 entrées 406 est validée par la ligne 413, comme indiqué précédemment. -La porte NON-ET 406 est ainsi validée sur ses 4 entrées et le signal d'entrée qui provient de la porte 404 est inversé et il est transmis par la ligne 407, en tant que bits de priorité, vers le bus d'arbitrage 102 Les bits de priorité présents sur le bus 102 sont appliqués à la porte OU 409 et à la porte 417 La porte OU 409 compare la valeur de chiffre de ce qui est présent sur le bus d'arbitrage 102 avec la valeur de chaque chiffre que ce dispositif d'entrée/sortie place sur le bus S'il y a une discordance, les deux signaux d'entrée appliqués à la porte OU 409 sont à l'état bas, et la sortie de la porte OU 409 passe à l'état bas Le signal de sortie à l'état bas provenant de la porte OU 409 est appliqué à l'entrée D de la bascule de type D 410 Ceci restaure les bascules 410 et 412 et retire le dispositif d'entrée/sortie du conflit d'utilisation, comme il a été décrit par ailleurs S'il n'y a pas de discordance, l'un des signaux d'entrée de la porte OU 409 est à l'état haut et le signal de sortie de la porte est à l'état haut Ce signal de sortie à l'état haut est appliqué en D sur la bascule de type D 410 Lorsqu'un état haut est présent sur l'entrée D de la bascule de type D 410, le cycle d'arbitra- ge de base se poursuit jusqu'à l'achèvement, comme on l'a envisagé précédemment. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1 Système pour l'attribution de l'accès à une ressource ( 105) fonctionnant en mode partagé à la demande, parmi un ensemble d'unités ( 110), dans lequel un numéro de priorité particulier à N chiffres ( 527) est affecté à chaque unité, le système comprenant: un contrôleur de système ( 100); un bus d'arbitrage ( 102) qui interconnecte toutes les unités ( 110); un circuit d'arbitrage ( 218) dans chacune des unités ( 110) pour demander l'accès à la ressource ( 105) fonctionnant en mode partagé à la demande; caractérisé en ce que le circuit d'arbitrage comprend: un ensemble de disposi- tifs logiques à états multiples ( 521, 523); un circuit de commande logique destiné à commuter de façon sélective et combinée les dispositifs logiques d'un premier état vers un second état, dans chacune des unités, sous la commande de paramètresspécifiés qui représentent l'état dynamique pré- sent des unités; un circuit de registre ( 500) qui est desti- né à former un numéro de priorité dynamique de chacune des unités en appliquant les signaux de sortie des dispositifs logiques ( 522, 524), en tant que chiffres de paramètres, aux positions de chiffres de plus fort poids du numéro dynamique, et en appliquant les chiffres du numéro de priorité affecté ( 527) aux positions de moindre poids de numéro dynamique et en ce que le système comprend en outre: un conducteur de masque ( 104) qui interconnecte les unités ( 110); un premier circuit ( 124) appartenant au contrôleur ( 100) qui est desti- né à appliquer un signal d'inversion de masque au conducteur de masque ( 101) à des 'instants sélectionnés; un circuit de superposition ( 406) dans chacune des unités qui, au moment considéré, demandent l'accès à la ressource ( 105) fonction- nant en mode partagé à la demande, qui est destiné à super- poser simultanément les chiffres correspondant au numéro de priorité dynamique associé sur le bus d'arbitrage ( 102), en procédant séquentiellement, chiffre par chiffre; un circuit d'invalidation ( 440) dans chacune des unités qui demandent l'accès, ce circuit ayant pour action d'invalider le circuit de superposition ( 406), aussi longtemps que le signal de 1 9442 masque est présent sur le bus de masque, de façon que les chiffres de paramètres d'une unité demandant l'accès soient superposés sur le bus d'arbitrage; un circuit de comparaison ( 409) dans chacune des unités ( 110) qui demandent l'accès, destiné à comparer la valeur de chiffre présente sur le bus d'arbitrage ( 102) qui est connecté à l'unité, avec la valeur de chiffre correspondante qui est appliquée par l'unité demandant l'accès; et un second circuit ( 421) destiné à retirer du conflit pour l'accès à la ressource une des unités ( 110) qui demande l'accès, sous l'effet de la détection d'un résultat déterminé pour la comparaison entre une valeur de chiffr e du bus et la valeur de chiffre correspondante qui est appliquée par l'unité; le circuit d'invalidation ( 440) fonctionnant de façon que la préférence pour l'accès à la ressource, entre les unités qui demandent l'accès, soit déterminée par les chiffres de paramètres qui sont appliqués au bus et par les chiffres appliqués des numéros de priorité affectés des unités qui demandent l'accès. 2 Système selon la revendication 1, caractérisé en ce que le circuit de commande logique comprend: une mémoire tampon ( 213) dans chaque unité, un contrôleur d'arbi- trage ( 214) destiné à contrôler la mémoire tampon, dans cha- que unité, pour déterminer si elle est pleine à moins de X pour cent, ou pleine à X pour cent, ou pleine d'information que l'unité doit appliquer à la ressource fonctionnant en mode partagé à la demande ( 105), un premier circuit ( 206) qui est destiné à commuter d'un premier état à un second état un premier dispositif logique ( 521) dans chaque unité, lorsque la mémoire tampon de l'unité est au moins pleine à X pour cent, et un second circuit ( 207) destiné à commuter d'un pre- mier état à un second état le second des dispositifs logiques ( 523) d'une unité, lorsque la mémoire tampon de l'unité est pleine; et le registre ( 500) applique à la ressource les signaux de sortie des dispositifs logiques positionnés, en tant que chiffres de paramètres qui constituent les chiffres de plus fort poids du numéro de priorité dynamique. 3 Système selon la revendication 2, caractérisé en ce que le circuit de commande logique comprend en outre: un troisième dispositif logique ( 422) dans chaque unité, comman- dé par le contrôleur de système pour définir un instant d'instantané, et un quatrième dispositif logique ( 418, 417) dans chaque unité, destiné à enregistrer une demande d'accès à la ressource qui est présente pendant un instant d'instan- tané; et le quatrième dispositif logique ( 418) comprend une porte ( 417) qui est destinée à commuter le troisième disposi- tif logique ( 422) d'un premier état à un second état dans chaque unité dans laquelle une demande de service est présen- te pendant un instant d'instantané, et le troisième dispositif logique ( 422) dans le second état génère un bit d'instantané ( 423), en tant que l'un des bits de paramètres du numéro de priorité dynamique de l'unité. 4 Système selon l'une quelconque des revendica- tions 1 ou 3, caractérisé en ce que le circuit d'arbitrage comprend en outre un troisième circuit ( 436) qui est destiné à empêcher l'invalidation du circuit de superposition par un signal de masque présent sur le bus de masque, chaque fois que les chiffres du numéro de priorité affecté d'une unité demandant l'accès sont superposés sur le bus d'arbitrage. Système selon la revendication 1, caractérisé en ce qu'il comprend un conducteur de validation/invalidation ( 108); et un circuit qui réagit à l'application d'un poten- tiel par le conducteur de validation/invalidation en invali- dant l'unité pour empêcher que celle-ci demande l'accès à la ressource fonctionnant en mode partagé à la demande. 6 Procédé d'attribution de l'accès à une ressource fonctionnant en mode partagé à la demande, parmi un ensemble d'unités, dans lequel un numéro de priorité particulier à n chiffres est affecté à chaque unité, pour déterminer l'accès à la ressource lorsque plusieurs unités demandent simultané- ment l'accès, caractérisé en ce que: (a) on positionne de façon combinée des dispositifs logiques à états multiples dans chaque unité, pour représenter l'état dynamique présent de paramètres spécifiés de l'unité; (b) on forme dans chaque unité un numéro de priorité dynamique d'unité qui comporte dans ses positions de chiffre de plus fort poids des chiffres qui sont générés par les dispositifs et qui représentent les 2 25194 paramètres de l'unité, et qui comporte da/ ses positions de chiffres de moindre poids les chiffres S numéro de priorité affecté à l'unité; (c) on interconne Xee les unités avec un bus de masque et un bus d'arbitrage"$ (d) on applique un signal de masque au bus de masque 'a des instants sélection- nés; (e) on superpose simultan Znent sur le bus d'arbitrage, en procédant séquentiellemer-1, chiffre par chiffre, les chiffres correspondants diynuméro de priorité dynamique de chacune des unités qui çr-émandent l'accès au moment considéré; (f) on interdit la supérposition de chiffres de paramètres sur le bus d'arbitrage chaque fois qu'un signal de masque est présent sur le bus de masque; (g) on compare séquentielle- ment les valeurs de chiffre superposées sur le bus d'arbi- trage avec les valeurs de chiffre correspondantes qui sont appliquées par chacune des unités demandant l'accès; (h) on retire du conflit pour l'accès à la ressource une unité demandant l'accès, sous l'effet de la détection d'un résultat déterminé pour la comparaison entre la valeur de chiffre du bus d'arbitrage et la valeur du chiffre correspondant qu'applique l'unité au moment considéré; et (i) on accorde l'accès à la ressource à l'unité qui demeure dans le conflit après que tous ses chiffres de numéro de priorité dynamique ont été appliqués au bus d'arbitrage. 7 Procédé selon la revendication 6, dans lequel certains des chiffres de paramètres dans chaque unité deman- dant l'accès sont générés par les opérations suivantes: (a) on contr 8 le une mémoire tampon dans l'unité pour déterminer si.elle est pleine à moins de X pour cent, ou pleine à X pour cent ou pleine d'information en attente d'être appliquée par l'unité à la ressource; (b) on commute d'un premier état à un second état un premier dispositif logique d'une unité, lorsque la mémoire de l'unité est au moins pleine à X pour cent; (c) on commuted'un premier état à un second état un second dispositif logique d', une unité lorsque la mémoire de l'unité est pleine; et (d) oi applique les signaux de sortie des dispositifs logiques au buà'\d'arbitrage, en tant que chiffres de paramètres constituanrt les chiffres de plus fort poids du numéro de priorité dynamique 'de Njunité qui demande _IN% l'accès. 8 Procédé selon la revendication 7, caractérisé en ce qu'on génère l'un au moins des chiffres de paramètres dans chaque unité demandant l'accès, par les opérations sui- vantes: (a) on définit un instant d'instantané; (b) on commute d'un premier état à un second état un troisième dis- positif logique dans chaque unité demandant l'accès, pendant l'instant d'instantané; (c) on applique un chiffre d'instan- tané au-bus, en tant que l'un des chiffres de paramètres, dans chaque unité demandant l'accès, pendant l'instant d'instantané, et (d) on commuted Cn second état à un premier état le dispositif logique dans chaque unité à laquelle l'accès à la ressource est accordé par la suite, tout en appliquant le bit d'instantané au bus. 9 Procédé selon l'une quelconque des revendica- tions 7 ou 8, caractérisé en ce qu'il comprend en outre l'opération qui consiste à empêcher l'interdiction de la superposition sur le bus d'arbitrage du numéro de priorité affecté d'une unité demandant l'accès, lorsqu'un signal de masque est présent sur le bus de masque.