Brevet FR2514529A1 — publié le 19830415

DISPOSITIF GENERATEUR DE SEQUENCE DE DONNEES DE TEST POUR CIRCUITS INTEGRES COMPLEXES La présente invention concerne la génération de séquences de données de test pour le test de circuits inté- grés à haut niveau d'intégration, ou circuits intégrés com- plexes. Une technique classique consiste à injecter dans diverses broches de circuits intégrés complexes des séquen- ces pouvant comporter jusqu'à 100 000 signaux de test sépa- rés, et à comparer avec des références les signaux qui sont reçus par diverses broches Les données de test (comprenant les signaux de test et les références) pour chaque broche sont enregistrées dans une mémoire vive statique rapide qui est affectée en propre à la broche considérée Du fait de la capacité limitée de la mémoire vive statique, on enregis- tre quelquefois les données de test en masse dans une mémoi- re vive dynamique de grande capacité et lorsque ces données sont nécessaires, elles sont transférées par groupe vers la mémoire vive statique Une pause dans le déroulement du test apparaît chaque fois que la mémoire vive statique est chargée avec un nouveau groupe de données de test. L'invention consiste de façon générale en un dispo- sitif destiné à générer une séquence continue de données de test pour tester des circuits intégrés complexes, chacun de ces circuits comprenantun certajn nombre de broches, et ce dispositif comprend: un ensemble d'éléments de mémoire asso- ciés à chacune des broches, pour enregistrer les données de test; un élément d'enregistrement ayant une capacité supé- rieure à celle de chacun des éléments de mémoire, et une vitesse inférieure, destiné à enregistrer les données de test; un circuit de commande de séquence de test destiné à acheminer sélectivement les données de test de l'un quelcon- que des éléments de mémoire vers les broches; et un circuit de rechargement destiné à faire en sorte qu'une partie des données de test enregistrées dans l'élément d'enregistrement soit chargée sélectivement dans l'un quelconque des éléments de mémoire qui n'applique pas les données de test aux bro- ches. Dans des modes de réalisation préférés, les élé- ments de mémoire consistent en mémoires vives statiques et l'élément d'enregistrement consiste en une mémoire vive dynamique; l'élément d'enregistrement comprend plusieurs sous-éléments d'enregistrement, et un circuit de commutation est incorporé pour connecter de façon répétée, par cycle, les sous-éléments d'enregistrement à l'élément de mémoire qui est rechargé, et pour diriger une information d'adresse vers les souséléments d'enregistrement, au cours de chacun des cycles, grâce à quoi les données de test enregistrées dans les sous-éléments d'enregistrement sont entrelacées et chargées dans les éléments de mémoire à une cadence qui est supérieure à la cadence de transfert effective de n'importe quel sous-élément individuel; les sous-éléments d'enregis- trement consistent en mémoire vive dynamique; les sous- éléments sont associés en groupes, une mémoire de masse est incorporée pour enregistrer les données de test, et un cir- cuit de commutation de mémoire de masse est incorporé pour faire en sorte que la mémoire de masse charge sélectivement une partie des données de test dans l'un quelconque des groupes qui n'applique pas de données de test aux éléments de mémoire; les données de test sont chargées dans l'élé- ment de mémoire qui est rechargé, à partir des sous-élé- ments d'enregistrement, à une cadence supérieure à la cadence à laquelle les données de test sont acheminées vers les broches; les éléments de mémoire sont au nombre de deux; et un dispositif de commande est incorporé pour faire en sorte que le circuit de commande de séquence de test et le circuit de rechargement procèdent alternativement à l'acheminement de données de test à partir d'un premier des éléments de mémoire pendant le chargement de données de test dans un autre élément de mémoire, et au chargement de données de test dans le premier élément de mémoire, pendant l'acheminement de données de test à partir d'un autre élément de mémoire. L'invention permet d'appliquer de façon continue et économique des séquences longues de signaux de test, avec des cadences élevées, sans nécessiter de pauses pour recharger la mémoire vive statique. L'invention sera mieux comprise à la lecture de la description qui va suivre de modes de réalisation, donnés à titre non limitatif La suite de la description se réfère aux dessins annexés sur lesquels La figure 1 est un schéma synoptique d'un appareil de test de circuits intégrés complexes qui comporte un cir- cuit de rechargement de mémoire statique conforme à l'inven- tion. La figure 2 est un schéma synoptique d'une partie de l'appareil de test de la figure 1 qui comprend un circuit de remplissage de mémoire dynamique. Structure La figure 1 représente un appareil de test pour circuits intégrés complexes dont les composants et le fonc- tionnement correspondent de façon générale au mode de test de circuits intégrés complexes de l'appareil de test qui est décrit dans la demande de brevet française déposée le même jour par la demanderesse sous le titre "Procédé et appareil de test de circuits intégrés complexes et de mémoires" Dans le dispositif de test représenté sur la figure 1, des mémoires A et B identiques 10, 12 (chacune est une mémoire vive stati- que de 4 K) contiennent des données de test (comprenant des signaux de test, des références et une information associée de synchronisation et de format) pour chaque broche 14 du circuit sous test 16 Les sorties des mémoires A et B 10, 12 sont connectées par un sélecteur de source 18 (qui est un multiplexeur classique) à un système de définition de format (contenant des éléments logiques en circuits intégrés parmi lesquels se trouvent des multiplexeurs destinés à défi- nir le format et les caractéristiques temporelles d'opéra- tions d'injection et de comparaison de signaux de test) qui est connecté par une ligne bidirectionnelle 22 à un poste de test 24 (comportant des circuits destinés à suivre les signaux de sortie des broches et des circuits classiques d'attaque des broches) qui maintient le circuit sous test 16. Chacune des mémoire A et B 10, 12 comporte une entrée qui est connectée à un circuit de commande de rechargement 30 (qui est un multiplexeur classique), dont quatre entrées sont elles-mêmes connectées respectivement à chacune de quatre mémoires vives dynamiques identiques 32, de 64 K (qui consti- tuent ensemble la mémoire C 34 et enregistrent un ensemble commun de données de test) Les entrées d'adresse de toutes les mémoires vives dynamiques 32 sont connectées par une ligne d'adresse C 36 à un circuit 38 qui fait fonction de générateur d'adresse C et de compteur de commande (ce cir- cuit contient des circuits logiques intégrés et des circuits de synchronisation pour l'adressage de la mémoire C 34 et pour commander la fonction de rechargement) Le circuit 38 est également connecté par la ligne de commande 40 au cir- cuit de commande de rechargement 30; par la ligne de commande 42 aux entrées de commande d'une paire de sélec- teurs 44, 46 (multiplexeurs classiques); et par la ligne d'adresse C 36 aux entrées de données de sélecteurs 44, 46. D'autres entrées de données des sélecteurs 44, 46 sont res- pectivement connectées aux générateurs de signal d'adresse A et B 48, 50 (contenant des compteurs, des multiplexeurs et des portes OU-EXCLUSIF) et des sorties sont respecti- vement connectées par les lignes d'adresse A et B 52, 54 aux entrées d'adresse des mémoires A et B 10, 12 Les généra- teurs de signal d'adresse A et B 48, 50 et le générateur d'adresse C et compteur de commande, 38, sont connectés à la mémoire vive de commande de séquence 60 (qui consiste en un microprocesseur programmable ayant une capacité de 4 K mots d'instruction de 112 bits chacun) La mémoire vive 60 est connectée à la mémoire de sélection de source 62 (qui est une mémoire vive), dont la sortie est connectée par la ligne de commande de source 64 au sélecteur de source 18, ainsi qu'à des circuits non représentés, pour déterminer l'adresse de l'instruction de commande suivante à exécuter. Fonctionnement Pendant le fonctionnement, des séquences de données de test pour toutes les broches sont alternativement appli- quées au système de définition de format 20 à partir des mémoires A ou B, 10 ou 12, le choix étant déterminé par le sélecteur de source 18, conformément à ce qu'impose la mémoire de sélection de source 62 sous la commande de la mémoire vive de commande de séquence 60 Lorsque le sélecteur de source 18 sélectionne la mémoire A 10, cette dernière fournit les données de test enregistrées à partir d'une séquen- ce de ses positions de mémoire qui est déterminée par les adresses appliquées sur la ligne d'adresse A 52, à partir du générateur de signal d'adresse A 48, par l'intermédiaire du sélecteur 44 (commandé par le générateur d'adresse C et compteur de commande, 38) Simultanément, la mémoire B 12 est rechargée à partir de la mémoire C 34, par l'intermédiaire de la ligne de rechargement 66 Le circuit de commande de rechargement 30 connecte de façon cyclique et répétée les mémoires vives 32 à la mémoire A 10, tandis que la position dans la mémoire vive 32 à partir de laquelle les données sont transférées dans chaque cycle est spécifiée par l'une des adresses d'une séquence d'adresses acheminée par la ligne 36. Les adresses de la séquence de positions dans la mémoire B 12 qui reçoivent les données transférées sont également ache- minées par la ligne d'adresse C 36 et le sélecteur 46 (sous la commande du générateur d'adresse C et compteur de commande 38), à une cadence qui est supérieure à la cadence d'applica- tion des adresses A à la mémoire A 10. Une fois que la mémoire A 10 a épuisé sa provision de données de test, le sélecteur de source 18 commande immé- diatement la mémoire B 12 de façon qu'elle fournisse sa pro- vision qui vient d'être remplie, et la mémoire A 10 est rechargée à partir de la mémoire C 34. Autres modes de réalisation D'autres modes de réalisation entrent dans le cadre des revendications qui suivent Par exemple, en consi- dérant la figure 2, on note que les mémoires vives dynami- ques 32 peuvent être divisées en deux groupes dont les entrées sont respectivement connectées par les lignes de rechargement 110 et 112 et le sélecteur 114 à la mémoire de masse D 116 La mémoire D 116 est connectée par la ligne d'adresse 118 au circuit de commande d'adresse D 120 qui est également connecté à la mémoire vive de commande de séquence 60, et elle est connectée par la ligne de commande 122 au sélecteur 114 Les deux groupes de mémoires vives 32 sont alternativement occupés au rechargement des mémoires A et B 10 et 12 (sous la dépendance du circuit de commande de rechargement 30); et pendant que chaque groupe n'est pas ainsi occupé, il est rempli avec des données de test qui proviennent d'un ensemble commun enregistré dans la mémoire D 116 La commutation de l'opération de remplissage entre les deux groupes est commandée par le sélecteur 114, sous la dépendance du circuit de commande d'adresse D, 120. Il va de soi que de nombreuses modifications peu- vent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1 Dispositif destiné à générer une séquence con- tinue de données de test pour tester des circuits intégrés complexes ( 16) , chacun de ces circuits intégrés comportant un certain nombre de broches ( 14), caractérisé en ce qu'il comprend: plusieurs éléments de mémoire ( 10, 12) associés à chacune des broches, pour enregistrer les données de test; un élément d'enregistrement ( 34) qui a une capacité supé- rieure à celle de chacun des éléments de mémoire, et une vitesse inférieure, et qui est destiné à enregistrer les données de test; un circuit de commande de séquence de test ( 60) destiné à acheminer sélectivement les données de test vers les broches à partir de l'un quelconque des éléments de mémoire ( 10,12); et un circuit de rechargement ( 13) destiné à faire en sorte qu'une partie des données de test enregistrées dans l'élément d'enregistrement ( 34) soit chargée sélectivement dans l'un quelconque des éléments de mémoire ( 10,12) qui n'applique pas de données de test aux broches ( 14). 2 Dispositif selon la revendication 1, caracté- risé en ce que les éléments de mémoire ( 10,12) consistent en mémoires vives statiques et l'élément d'enregistrement ( 34) consiste en une mémoire vive dynamique. 3 Dispositif selon la revendication 1, caracté- risé en ce que l'élément d'enregistrement ( 34) comprend plusieurs sous-éléments d'enregistrement ( 32), et ce dispo- sitif comprend en outre un circuit de commutation ( 38) qui connecte de façon répétée, par cycles, les sous-éléments d'enregistrement ( 32) à l'élément de mémoire ( 10,12) qui est rechargé, et qui applique une information d'adresse à ces sous-éléments d'enregistrement, au cours de chacun des cycles, grâce à quoi les données de test enregistrées dans les sous-éléments d'enregistrement sont entrelacées et chargées dans les éléments de mémoire à une cadence supérieu- re à la cadence de transfert effective de n'importe quel sous-élément individuel. 4 Dispositif selon la revendication 3, caracté- risé en ce que les éléments de mémoire ( 10,12) consistent en mémoires vives statiques et les sous-éléments d'enregistre- ment ( 32) consistent en mémoires vives dynamiques. Dispositif selon l'une quelconque des revendica- tions 3 ou 4, caractérisé en ce que les sous-éléments ( 32) sont associés en groupes et en ce que le dispositif comprend en outre une mémoire de masse ( 116) destinée à enregistrer les données de test; et un circuit de commutation de mémoire de masse ( 114) destiné à faire en sorte que la mémoire de masse charge sélectivement une partie des données de test dans l'un quelconque des groupes qui n'est pas en train d'appliquer des données de test aux éléments de mémoi- re. -6 Dispositif selon l'une quelconque des revendi- cations 3 ou 4, caractérisé en ce que les données de test sont chargées dans l'élément de mémoire ( 10,12) qui est rechargé, à partir de S souséléments d'enregistrement ( 32), à une cadence supérieure à la cadence à laquelle les données de test sont acheminées vers les broches. 7 Dispositif selon l'une quelconque des revendi- cations 1 à 4, caractérisé en ce que les éléments de mémoire ( 10,12) sont au nombre de deux. 8 Dispositif selon l'une quelconque des revendi- cations 1 à 4, caractérisé en ce qu'il comprend en outre un dispositif de commande destiné à faire en sorte que le cir- cuit de commande de séquence de test ( 60) et le circuit de rechargement ( 30) acheminent sélectivement des données de test à partir d'un premier des éléments de mémoire ( 10,12) pendant le chargement de données de test dans un autre élé- ment de mémoire, et chargent des données de test dans le premier élément de mémoire pendant l'acheminement de données de test à partir d'un autre élément de mémoire.