Brevet FR2512589A1 — publié le 19830311

U 5 12589 "Résistance variable réglée par une tension pour circuit électronique" La présente invention concerne un perfectionnement aux résistances variables réglées par une tension, comprenant une structure du type métal-isolantsemi-conducteur (appelée structure "MIS" dans la suite du présent mémoire) , et plus précisément un perfectionnement de la linéarité d'une telle résistance variable réglée par une tension. La figure 1 représente une résistance variable réglée par une tension et ayant une structure MIS (appelée "résistance variable MIS"dans la suite du présent mémoire) réalisée de manière classique On a proposé de réaliser cette structure par exemple de manière que des régions semi-conduc- trices 3 et 4 de type N+ soient formées à partir de la surface 2, dans un substrat semi-conducteur 1 de type P, qu'une électrode 7 soit placée sur une couche isolée 6, placée sur la surface 2 au-dessus d'une région 5 réalisée entre les régions 3 et 4 du semi-conducteur, et que la région 3 soit reliée au substrat 1, à une borne de sortie 8, alors que la région 4 et l'électrode 7 ont des bornes respectives de sortie 9 et 10. Dans une résistance variable MIS ayant une telle construction comprenant un substrat semi-conducteur 1, la région semi-conductrice 3 est utilisée comme source S, la région 4, comme drain D, la région 5, comme région de canal, la couche isolée 6, comme film isolé de grille et l'électrode 7 comme grille G. Dans la construction indiquée précédemment, il se forme un transistor MIS Q à "grille alignée automatiquement". Lorsque les bornes 8 et 10 sont utilisées comme bornes de commande, une source de tension variable 11 peut être reliée entre les bornes, c'est-àdire entre la source S et la grille G, et, lorsque la tension de la source 11 varie, une résistance correspondant à la tension de la source 11 appa- rait entre les bornes 8 et 9 ou, en d'autres termes, entre la source S et le drain D La résistance variable MIS joue le rôle d'une résistance variable réglée par une tension, de la manière indiquée précédemment. Cependant, dans le cas des résistances variables MIS connues, lorsqu'une tension inverse, avec le côté positif sur la source S, est appliquée entre les bornes 8 et 9 ou entre la source S et le drain B, comme la Jonction PN 12 formée entre le drain D et le substrat semi-conducteur 1 est polarisée dans le sens direct, un courant électrique circule dans cette jonction-12 La valeur de la tension VD du drain D, du côté négatif, par rapport à la source S, est donc limitée à une valeur très faible, par exemple 0,7 volts environ, afin qu'un tel courant ne puisse pas circuler La figure 2 représente la variation du courant de drain, en ordonnées, en fonction de la tension de drain portée en abscisses La courbe en trait plein représente la valeur dans le cas o une tension de réglage est appliquée aux bornes 10 et 8 afin que la résistance soit faible entre les bornes 8 et 9, alors que la courbe en traits interrompus représente la valeur dans le cas ou la tension de réglage est appliquée afin que la résistance soit plus grande. Comme l'indique la figure 2, le dispositif connu présente un inconvénient car il ne convient pas à une large plage de tension de drain VD. Comme le transistor MIS Q est du type à aligne- ment automatique, dans la résistance variable MIS classique représentée sur la figure 1, les caractéristiques de linéa- rité du courant de drain ID, par rapport à la tension de drain V'I, surtout lorsqu'une valeur importante de résistance est obtenue, est extrêmement limitée si bien que la région d'utilisation du transistor ou la plage dynamique est beaucoup trop étroite. L'invention concerne une résistance variable MIS réglée par une tension, pouvant présenter des caracté- ristiques linéaires de résistance sur une large plage de valeurs. Elle concerne aussi une telle résistance variable MIS réglée par une tension qui peut être utilisée dans une large plage de tensions de drain. Elle concerne aussi une telle résistance varia- ble MIS réglée par une tension, ayant une résistance maintenue constante même lorsque l'amplitude du signal appliqué à la résistance augmente ou, en-d'autres termes, ayant une grande plage dynamique pour de tels signaux. Elle concerne aussi une telle résistance variable MIS réglée par une tension qui convient à un circuit intégré. Elle concerne aussi une résistance variable MIS réglée par une tension qui peut efficacement jouer le rôle d'une résistance même dans le cas d'un fonctionnement à haute fréquence. Dans le présent mémoire, l'expression "transis- tor MIS à grille alignée automatiquement" désigne un transistor à structure MIS dans lequel une région de canal et une région de drain se correspondent approximativement L'expression "transistor MIS à grille décalée" désigne un transistor MIS ayant une région de canal séparée physiquement de la région de drain par une région -de décalage. La résistance variable MIS selon l'invention comporte une structure MIS, deux bornes de commande reliées à cette structure, et deux bornes de résistance reliées à la structure, les valeurs des résistances apparaissant entre les bornes de résistances variant en fonction de la tension appli- quée aux bornes de commande, cette résistance variable étant caractérisée en ce que la structure MIS comporte un transistor MIS à grille décalée et un transistor MIS à grille alignée automatiquement, présentant une différence de tensions de seuil, les grilles, les drains et les sources des deux transistors étant reliées les unes aux autres Les grilles et les sources rejoignent les bornes de commande et le drain et la source sont reliés aux bornes de la résistance. Selon l'invention, la valeur absolue de la tension de seuil du transistor MIS à grille alignée automatiquement est supérieur à celle du transistor MIS à grille décalée. Les deux transistors sont construits de manière qu'ils aient une source commune ou un drain commun sur un substrat isolé. Les deux transistors peuvent être réalisés afin que l'épaisseur des couches isolées soit différente afin que les tensions respectives de seuil soient différentes. La tension de seuil du transistor MIS à grille alignée automatiquement peut être réglée à une valeur sensi- blement égale à la tension de grille qui réduit au minimum la valeur de la résistance entre le drain et la source du transistor MIS à grille décalée. Le transistor MIS peut être un transistor à semi- conducteur du type métal-oxyde-isolant-semi-conducteur. Dans le cas de la résistance variable MIS ayant un transistor MIS à canal P, la tension de seuil du transistor MIS à grille décalée est avantageusement réglée à une valeur de l'ordre de 1,4 Volts et la tension de seuil du transistor MIS à grille alignée automatiquement est d'environ 2,7 volts. D'autres caractéristiques et avantages de l'inven- tion ressortiront mieux de la description qui va suivre, faite en référence aux dessins annexés sur lesquels: La FIG; 1, déjà décrite, est une coupe représen- tant la structure d'une résistance variable MIS de type connu La FIG 2 est un graphique représentant la caractéristique courant-tension de la résistance variable MIS connue, la tension de drain étant portée en abscisses et le courant de drain en ordonnées, la flèche inférieure représen- tant la région de linéarité La FIG 3 est une vue en plan représentant la structure d'un mode de réalisation de résistance variable MIS selon l'invention La FIG 4 est une coupe représentant la structure de la résistance variable MIS selon l'invention; Les FIGS 5, 6 et 7 représentent les caractéris- tiques électriques de la résistance variable MIS selon l'invention, la figure 5 représentant les caractéristiques de résistance en fonction de la tension de grille, la figure 6 le courant de drain en fonction de la tension de drain, et la figure 7 une valeur de distorsion en fonction de la tension de drain (rapport signal/distorsion); La FIG 8 est une coupe de la structure d'un autre mode de réalisation de la résistance variable MIS selon l'invention et Les FIGS 9-A à 9-E représentent schématiquement un procédé de fabrication d'une résistance variable MIS comprenant un transistor MIS à canal N. Les figures 3 et 4 représentent les structures d'un premier mode de réalisation de résistance variable MIS selon l'invention Le dispositif a un substrat isolé 21 dont une surface 22 porte une couche semi-conductrice de type P-23, ayant une concentration d'impuretés inférieure à 1016 cm 3 environ, sous forme d'un ilot A partir de la surface 24 et à l'intérieur de la couche semi-conductrice 23, une région semi-conductrice de type P 25 dont la concentration d'impure- tés dépasse 1019 cm 3 environ, une région semi-conductrice de type P'+ 26, une région semi-conductrice 27 de type P+ ou P, ayant une concentration d'impuretés comprise entre environ 16 19 -3 -odcrcdetp P++ et 10 cm, et une région semi-conductrice de type P 28 sont formées dans cet ordre jusqu'à une profondeur leur permettant d'atteindre le substrat isolé 21 Une région semi- conductrice 29 formée de la couche 23 reste entre les régions semiconductrices 25 et 26 alors que la région semi-conductrice formée aussi par la couche 23 reste entre les régions 27 et 28 Les régions 26 et 27 sont adjacentes l'une à l'autre. La région 27 peut être celle qui doit former une partie de la couche semi-conductrice 23 lorsqu'elle est de type P_. Une électrode 33 est disposée sur la région semi- conductrice 29, au-dessus d'une couche isolante 32 et une électrode 35 est disposée sur la région semi-conductrice 30 au-dessus d'une couche isolante 34, du côté de la surface 24. Les régions semi-conductrices 25 et 28 sont reliées électriquement l'une à l'autre, à une borne 41, la région 26 est reliée à une borne 42, et les électrodes 33 et 35 sont reliées électriquement l'une à l'autre et à une borne 43 Sur la figure 3, la référence A désigne la région du transistor à grille alignée automatiquement alors que la réfé- rence V désigne la région du transistor à grille décalée. Dans ce mode de réalisation de structure de résistance variable MIS, un substrat isolé 21 est utilisé pour la construction d'un transistor MIS Ql à grille alignée automatiquement, dans lequel les régions 25 et 26 forment la source S et le drain D respectivement, la région 29 formant le canal alors que la couche 32 constitue une couche isolante de grille et l'électrode 33 la grille G; un transistor MIS Q 2 à grille décalée comporte les régions semi-conductrices 28 et 26 qui constituent la source S et le drain D, la région 30 qui constitue une région de canal, la région 27 qui constitue une région de décalage, la couche isolante 34 qui constitue une couche isolée de grille, et l'électrode 35 qui constitue la grille G Lorsqu'une source 51 de tensions variables est montée entre les bornes 41 et 43 ou entre la source S et la grille C des transistors QI et Q 2, et lorsque la tension de la source 51 varie, il apparait une résistance correspondant à la tension de la source 51 entre les bornes 41 et 42 ou entre la source S et le drain D des transistors Q 1 et Q 2 Le dispositif fonc- tionne donc comme une résistance variable. * Dans le cas du dispositif selon l'invention représenté les figures 3 et 4, la fonction de résistance variable est obtenue avec une relation IV ti > I Vt 2 lentre la tension de seuil Vti du transistor QI à grille alignée automatiquement et la tension de seuil Vt, du transistor Q 2 à grille décalée Par exemple, l'épaisseur T 1 de la couche isolante 32 du transistor QI est choisie afin qu'elle dépasse l'épaisseur T 2 de la couche 34 du transistor Q 2 Dans le cas du transistor Q 1, lorsque la relation entre la tension VG à la borne 43 ou à la grille G par rapport à la borne 41 ou source S, et la résistance R entre la borne 41 ou source S et la borne 42 ou drain D est telle que représentée par la courbe 61 de la figure 5, la relation correspondante entre la tension de grille V et la résistance R du transistor Q 2 est de manière analogue comme représenté par la courbe 62 sur la figure 5 La relation entre la tension VG de grille et la résistance R, après combi- naison, est comme représentée par la courbe 63 sur la figure 5. Ainsi, dans le cas de la résistance variable selon l'invention représentée sur les figures 3 et 4, lorsque la tension de seuil Vti du transistor QI a une valeur pratique- ment identique à la tension de grille V pour laquelle la valeur minimale de la résistance R peut être obtenue pour le transistor Q 2 (cette valeur correspond pratiquement à la valeur de la résistance de la région semiconductrice 27 qui forme la région de décalage), la résistance R peut varier sur une large plage de tensions de grille VG, dans une région linéaire et dans une plage de résistance très large. Dans le cas de la résistance variable selon l'inven- tion représentée sur les figures 3 et 4, comme les deux tran- sistors Ql et Q 2 sont formés sur le substrat isolé 21, un courant électrique ne circule pas dans le substrat même lorsque la tension V à la borne 42 ou au drain D a une polarité négative par rapport à la source S Même lorsque la tension de drain VD est négative, la région de linéarité n'est pas limitée par la tension propre comme dans le cas des résistan- ces connues, mais elle peut être rendue plus grande que celle qui est appliquée dans les résistances connues Ceci apparaît clairement d'après la relation entre la tension de drain VD, pour la résistance R représentée sur la figure 6 et l'intensité du courant ID, circulant dans le drain D. Dans le cas de la résistance variable représentée sur les figures 3 et 4, la tension de drain VD peut donc varier sur une plus large plage que dans les résistances connues. Dans le cas de la résistance variable des figures 3 et 4, la structure combinée comprend un transistor MIS QI à grille alignée automatiquement et un transistor MIS Q 2 à grille décalée Si la longueur de la région 27 de décalage du transistor Q 2 a une valeur élevée, la tension de pincement du transistor Q 2 peut prendre une valeur plus grande de manière correspondante et en conséquence, la région linéaire de la caractéristique de la tension de drain VD par rapport à l'intensité du courant de drain ID peut être agrandie par rapport à celle d'un dispositif connu tel que représenté sur la figure 1 La figure 7 représente la courbe de variation du rapport signal/distorsion par rapport à la tension de drain VD Ainsi, la résistance variable selon l'invention, telle que représentée sur les figures 3 et 4, présente l'avantage de réduire les restrictions imposées par les résistances variables de type connu. La figure 8 est une coupe de la structure d'un second mode de réalisation de l'invention Dans celui-ci, les régions semi-conductrices 25,26,27 et 28 sont respectivement de types N, N++, N et N++, afin qu'un transistor MIS à canal N puisse être réalisé L'invention peut donc aussi être mise en oeuvre sous cette forme, les références identiques à celles du premier mode de réalisation désignant des éléments correspondants. Les figures 9A à 9-E représentent un procédé de fabrication d'une résistance variable MIS, comprenant un transistor MIS à canal de type M. La figure 9-A représente des étapes comprenant une implantation d'ions oxygène dans un monocristal 50 de silicium de type P, un traitement de recuit, puis la formation d'une couche interne -51 de silice ayant des propriétés isolan- tes, dans le monocristal 50 Un monocristal de type N est alors formé par croissance épitaxiale sur le substrat isolant formé, comprenant la couche interne 51 et le monocristal 50, l'ensemble étant traité afin qu'il forme un Ilot monocristallin 52 de type N comme indiqué par la structure de la figure 9-B Cette structure subit alors une oxydation thermique destinée à former un film 53 d'isolant de grille sur lequel sont formées des couches de silicium polycristallin 54 et 55 de forme prédéter- minée, donnant la structure de la figure 9-C Une matière 56 formant un cache est alors formée avec une configuration pré- déterminée, sur la région qui doit constituer une grille déca- lée, et des impuretés de type N, par exemple du phosphore, sont implantées sous forme d'ions dans le silicium polycristal- lin 54 et 55, la matière 56 formant un cache permettant la formation des régions 57, 58 et 59 de type N+, si bien que la structure obtenue est celle de la figure 9-0 En dehors des lots monocristallins de type N-, la partie qui se trouve Juste au-dessous du silicium polycristallin 55 devient une région 3560 de type N, la partie qui se trouve sous le silicium polycristallin 24 devient une région 61 de type N et la partie qui se trouve sous le cache 56 devient une région 62 de type N_. La structure représentée sur la figure 9-E est obtenue par enlèvement du silicium polycristallin 55 et du cache 56 avec formation d'une couche isolée 63, par exemple d'un verre au phosphore, avec une épaisseur supérieure à celle du film isolant de grille 53, de manière que toutes les parties formant des lots de monocristal de silicium de type N soient recouvertes Des trous de contact sont formés sur les régions 57,58 et 59 de type N+ et sur la région de silicium polycris- tallin 54, avec une matière conductrice telle que l'aluminium placée sur la couche 63, la couche aluminium étant ensuite mise à une forme prédéterminée afin qu'elle constitue des électrodes 70 à 73 et que, simultanément, elle forme une électrode 74 de grille sur la région N 60 Dans la structure de la figure 9-E, la région N' 57 constitue le drain du transistor MIS 1 à grille alignée automatiquement, la région N+ 58 la source utilisée par les deux transistors, la région N + 59 le drain du transistor à grille décalée et la couche 63 la matière isolante de grille du transistor à grille alignée automatiquement. Bien que, dans les deux modes de réalisation précédents, deux transistors QI et Q 2 se partagent un drain et sont formés sur un substrat isolé, les deux transistors Ql et Q 2 n'utilisent pas obligatoirement une électrode ou une partie d'électrode en commun Les deux transistors peuvent être formés séparément ou indépendamment et reliés électri- quement comme indiqué selon l'invention Ils peuvent avoir une source commune au lieu d'un drain commun. On peut déterminer par conception, d'après la nature du transistor, celui des deux transistors qui a la tension de seuil la plus élevée. La tension de seuil peut être déterminée non seulement d'après l'épaisseur de la couche isolée comme décrit précédemment, mais aussi d'après la concentration des impuretés dans le canal. On peut aussi utiliser selon l'invention un transistor MIS à canal interne ou enterré, représenté sur la figure 4 ou la figure 9-E, et un transistor MIS à canal en surface,'comme représenté sur la figure 8. REVENDICATIONS 1 Résistance variable, du type qui comprend une structure à semi-conducteur de type métal-isolant-semi-conduc- teur MIS, deux bornes de commande ( 41,43) reliéesà la structure, et deux bornes de résistance ( 41,42) reliées à la structure afin que les valeurs des résistances apparaissant entre les bornes de résistance varient d'après la tension appliquée aux bornes de commande, caractérisée en ce que la structure métal-isolant-semi-conducteur comporte un transistor (Q 2) du type métal-isolant-semi-conducteur à grille décalée et un transistor (Qi) du type métal-isolant-semi-conducteur à grille alignée automatiquement, ayant une tension de seuil différente de celle du premier transistor, les grilles ( 29,30), les drains ( 26) et les sources ( 25,28) des deux transistors étant respectivement reliés mutuellement, et les grilles ( 29,30) et les sources ( 25,28) sont reliées aux bornes de commande ( 41, 43) alors que les drains ( 26) et les sources ( 25,28) sont reliés aux bornes de résistance ( 41,42). 2 Résistance selon la revendication 1, caracté- risée en ce que la valeur absolue de la tension de seuil du transistor à grille automatiquement alignée (Ql) est supérieure à la tension absolue de seuil du transistor à grille décalée (Q 2). 3 Résistance selon l'une des revendications 1 et 2, caractérisée en ce que la source ou le drain ( 26) des deux transistors (Q 1,Q 2) est commun aux deux transistors et est formée sur le substrat isolé ( 21). 4 Résistance selon l'une quelconque des revendi- cations 1 à 3, caractérisée en ce que les deux transistors (Qi, Q 2) comportent des films d'isolant de grille ( 32,34) ayant des épaisseurs différentes et donnant des tensions différentes de seuil. Résistance selon l'une quelconque des revendica- tions 1 à 3, caractérisée en-ce que les deux transistors ( 01, Q 2) ont, dans leur région de canal, des concentrations d'impure- tés différentes afin que les tensions de seuil soient diffé- -rentes. 6 Résistance selon l'une quelconque des revendi- cations 1 à 5, caractérisée en ce que la tension de seuil du transistor à grille alignée automatiquement (Q)1 est réglée à une valeur pratiquement égale à la tension de grille qui rend minimale la valeur de la résistance entre le drain ( 26) et la source ( 24) du transistor à grille décalée ( 01). 7 Résistance selon l'une quelconque des revendica- tions 1 à 6, caractérisée en ce que les transistors du type métal-isolant-semi-conducteur sont du type métal-oxyde-isolant- semi-conducteur. 8 Résistance selon la revendication 7, caracté- risée en ce que la tension de seuil du transistor à grille décalée ( 02) est de l'ordre de 1,4 volts, et la tension de seuil du transistor à grille alignée automatiquement ( 01) est d'environ 2,7 volts.