Brevet FR2520527A1 — publié le 19830729

DISPOSITIF DE LECTURE ET D'ECRITURE DE LA MEMOIRE DE PAGE D'UN TERMINAL A ECRAN CATHODIQUE La présente invention concerne un dispositif de lecture et d'écri- ture de la mémoire de page d'un terminal à écran cathodique. Les données à visualiser sur l'écran cathodique d'un terminal sont stockées, avant leur visualisation sur l'écran, dans une mémoire vive, dite mémoire de page, après y avoir été préalablement inscrites soit à distance par un calculateur dans le cadre d'une application de type télétraitement, soit localement par un opérateur qui introduit ces données au moyen d'un clavier associé à l'écran. L'écriture des données dans la mémoire de page est gérée par un microprocesseur qui détermine notamment l'adresse d'écriture des données dans cette mémoire. La lecture des données dans la mémoire de page est gérée par un contrôleur de visualisation qui détermine notamment l'adresse de lecture des données dans cette mémoire. L'unité d'affichage fondamentale sur l'écran, correspondant au point d'impact du faisceau d'électrons sur cet écran, est appelée point. Un rectangle de lm points, dont I points disposés dans le sens vertical et m points disposés dans le sens horizontal, détermine une cellule d'affichage, qui permet la visualisation d'une lettre, d'un chiffre, ou de tout autre symbole, par commande adéquate de la couleur des différents points de cette cellule. Les m points consécutifs d'une cellule d'affichage, disposés dans le sens horizontal, forment un caractère. Les données stockées à une adresse de la mémoire de page corres- pondent généralement à un caractère Le balayage de Pécran étant horizontal, les caractères consécutifs situés sur une même rangée de l'écran sont lus en séquence. Les accès à la mémoire de page ont lieu périodiquement au rythme d'un signal d'horloge interne et tout accès à la mémoire de page comporte un emplacement réservé à la lecture suivi d'un emplacement réservé à l'écriture L'emplacement réservé à la lecture est utilisé systématiquement, de manière à assurer un rafraîchissement permanent des données visualisées sur l'écran L'emplacement réservé à l'écriture est utilisé seulement lorsque de nouvelles données reçues doivent rem- placer les données stockées précédemment. Dans les terminaux connus jusqu'à présent, l'affichage se fait à raison de quarante caractères par rangée et le temps alloué à la lecture et à l'écriture d'un caractère dans la mémoire de page est fixé égal au temps de cycle du microprocesseur. La présente invention a pour objet un dispositif de lecture et d'écriture de la mémoire de page permettant de visualiser quatre-vingts 0 caractères par rangée sans augmentation de la durée allouée à la lecture et à l'écriture de la mémoire de page. Selon l'invention, le dispositif de lecture et d'écriture de la mémoire de page d'un terminal à écran cathodique, dans lequel les accès à la mémoire de page s'effectuent périodiquement au rythme d'un signal d'horloge interne et comportent successivement au cours d'une même période du signal d'horloge interne, un emplacement réservé à la lecture et un emplacement réservé à l'écriture, ce dispositif comporte des moyens pour assurer deux lectures successives de la mémoire de page au cours d'un même emplacement réservé à la lecture, ce qui permet de multiplier par deux le nombre de caractères visualisés sur l'écran cathodique. Les objets et caractéristiques de la présente invention apparaîtront plus clairement à la lecture de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins ci- annexés, dans lesquels: la figure 1 est un schéma de principe de la mémoire de page et de son dispositif de lecture et d'écriture; la figure 2 est un schéma détaillé de la logique de commande faisant partie du dispositif de lecture et d'écriture; la figure 3 est un diagramme des temps destiné à illustrer le fonctionnement de la logique de commande représentée à la figure 2. Sur la figure 1 on a représenté une mémoire de page 1 équipant un terminal à écran cathodique Cette mémoire de page 1 se décompose en fait en deux mémoires, une mémoire 2, dite mémoire de caractères, contenant les caractères à afficher sur l'écran, et une mémoire 3, dite mémoire d'attributs, contenant les attributs de ces caractères, c'est-à- dire des renseignements concernant la façon dont ces caractères doivent être affichés, par exemple avec ou sans soulignage, avec ou sans cligno- tement, etc, de manière à mieux attirer l'attention de l'opérateur. Les mémoires 2 et 3, qui sont des mémoires vives, contiennent deux fois plus de données que dans le cas o l'affichage se fait seulement à raison de quarante caractères par rangée. A titre d'exemple, dans le cas o l'affichage se fait à raison de vingtcinq rangées de quatre-vingts caractères, les mémoires 2 et 3 ont une capacité de 2 K mots A titre d'exemple également, un caractère est codé sur huit éléments binaires et un attribut sur quatre éléments binaires, la mémoire 2 ayant alors une capacité de 2 K mots de huit éléments binaires et la mémoire 3 une capacité de 2 K mots de quatre éléments binaires. Les entrées de données des mémoires 2 et 3 sont reliées, via un circuit d'aiguillage 4, au bus de données 5 d'un microprocesseur 6 équipant le terminal. Le microprocesseur 6 étant un microprocesseur à mots de huit éléments binaires, du type EF 6809 de EFCIS, le circuit d'aiguillage 4 est nécessaire pour aiguiller les données de sortie du microprocesseur soit vers la mémoire de caractères 2, soit vers la mémoire d'attributs 3. Le circuit d'aiguillage 4 est également nécessaire pour éviter que, lors des opérations de lecture de la mémoire de page, les données lues ne soient transmises au microprocesseur par l'intermédiaire du bus de données 5. Le circuit d'aiguillage 4 comporte un premier ensemble 7 de huit portes à sorties trois-états montées dans un premier sens, représentées schématiquement à l'aide d'une seule porte à sorties trois-états 8 montée dans ce premier sens, et de huit portes à sorties trois-états, montées dans un second sens, représentées schématiquement à l'aide d'une seule porte à sorties trois-états 9, montée dans ce second sens. Les portes 8 sont munies chacune d'une entrée de données reliée à l'un des huit fils de données constituant le bus de données 5, et d'une sortie reliée à l'une des huit entrées de données de la mémoire de caractère 2 par l'intermédiaire d'un bus de données 10. Les portes 9 sont munies chacune d'une entrée de données consti- tuant le bus de données 10, et d'une sortie reliée à l'un des huit fils de données constituant le bus de données 5. Le circuit d'aiguillage comporte également un second ensemble 12 de portes à sorties trois-états, comportant lui-même huit portes à sorties trois-états montées dans un premier sens, représentées schématiquement à l'aide d'une seule porte 13, et huit portes à sorties trois-états montées dans un second sens, représentées schématiquement à l'aide d'une seule porte 14 Chacune des portes 13 est munie d'une entrée de données reliée à l'un de quatre fils pris parmi les huit fils constituant le bus de données , et d'une sortie reliée à l'une des quatre entrées de données de la mémoire d'attributs 3 par l'intermédiaire d'un bus de données 15 à quatre fils Chacune des portes 14 est munie d'une entrée de données reliée à l'un de quatre fils constituant le bus de données 15 et d'une sortie reliée. à l'un de quatres fils pris parmi les huit fils constituant le bus de données (les mêmes fils que pour les entrées des portes 13) Chacun des ensembles 7 et 12 est muni d'une entrée de validation qui reçoit un signal R/W de sélection de lecture de la mémoire de page, fourni par le microprocesseur 6, et d'une entrée de commande reliée respectivement à une première et à une deuxième sorties d'une logique de commande 16, fournissant respectivement des signaux Cn et de commande d'ai- guillage. Les entrées d'adresse des mémoires 2 et 3 sont reliées aux sorties d'un multiplexeur 17 muni de premières entrées de données reliées à un bus d'adresses 18 du microprocesseur 6 et de secondes entrées de données reliées à des premières sorties, dites sorties d'adresses, d'un contrôleur de visualisation 19 Le contrôleur de visualisation 19 est constitué par exçmple par le circuit intégré de référence EF 6845 (EFCIS). Le multiplexeur 17 est également muni d'une entrée de commande reliée à une troisième sortie de la logique de commande 16, fournissant un signal MUX de sélection d'adresse de la mémoire de page. Les mémoires 2 et 3 sont également munies d'une entrée de sélection de lecture-écriture reliées respectivement à une quatrième et à une cinquième sorties de la logique de commande 16, fournissant respectivement des signaux (R/W)0 et (R/W)1 de sélection de lecture- écriture de la mémoire de page. Dans le cadre de l'exemple de réalisation décrit, o les mémoires 2 et 3 ont une capacité de 2 K mots, douze éléments binaires sont néces- saires à l'adressage de ces mémoires C'est pourquoi les sorties d'adresse du contrôleur de visualisation 19 fournissent douze éléments binaires MA O à MA 11, utilisés pour la lecture de la mémoire de page Le bus d'adresses 18 fournit de même douze éléments binaires, A 1 à A 12, utilisés pour l'écriture de la mémoire de page. Dans le cadre de l'exemple de réalisation décrit, o le micropro- cesseur 6 est un microprocesseur à mots de huit éléments binaires, le bus d'adresses 18 fournit un élément binaire supplémentaire A O indiquant si les données à écrire dans la mémoire de page sont un caractère, auquel cas c'est l'ensemble 7 de portes trois-états qui doit être validé, ou un attribut, auquel cas c'est l'ensemble 12 de portes trois-états qui doit être validé. Le contrôleur de visualisation 19 est muni d'une entrée d'horloge qui reçoit un signal d'horloge HC, appelé horloge caractère, de fréquence égale à la fréquence des caractères sur l'écran, fourni par une sixième sortie de la logique de commande 16. Le contrôleur de visualisation 19 est également muni de sorties fournissant des signaux HSYNC et VSYNC destinés à assurer la synchro- nisation horizontale et verticale de l'écran cathodique. Le contrôleur de visualisation 19 est également muni de sorties fournissant un signal RA d'adresse de la mémoire morte d'un générateur de caractères 21. Le générateur de caractères 21 est par ailleurs muni de premières entrées de données reliées au bus de données 10 (lui-même relié aux sorties de la mémoire de caractères 2), par l'intermédiaire d'un ensemble 22 de huit bascules du type D représentées schématiquement à l'aide d'une seule bascule. Le générateur de caractères 21 est également muni de secondes 252052 ? entrées de données reliées au bus de données 15 (lui-même relié aux sorties de la mémoire d'attributs 3) ainsi qu'à deux sorties du contrôleur de visualisation 19, fournissant comme la mémoire d'attributs des infor- mations sur le mode d'affichage des données sur l'écran Cette liaison se fait également par un ensemble 22 ' de six bascules du type D, repré- sentées schématiquement à l'aide d'une seule bascule. L'entrée d'horloge des bascules D 22 et 22 ' reçoit un signal STROBE fourni par une septième sortie de la logique de commande 16. Le générateur de caractères 21 est également muni d'une entrée de commande de chargement de données qui reçoit un signal LD/SFT fourni par une huitième sortie de la logique de commande 16. Le générateur de caractères 21 est également muni d'une entrée d'horloge qui reçoit un signal d'horloge HP, appelé premier signal d'horloge point, de fréquence égale à la fréquence des points sur l'écran cathodique, fourni par une neuvième sortie de la logique de commande 16 La sortie du générateur de caractères 21 fournit un signal VIDEO utilisé pour Paffichage sur l'écran cathodique. On décrit maintenant la logique de commande 16 représentée à la figure 2 1 La logique de commande 16 comporte un registre à décalage 22 " de huit éléments binaires, muni d'une entrée de données qui reçoit un signal d'horloge E qui est le signal d'horloge E, de période égale au temps de cycle du microprocesseur, fourni par le microprocesseur 6, inversé au moyen d'un inverseur 23, et d'une entrée d'horloge qui reçoit un second signal d'horloge point hp fourni par une horloge 23 '. Le registre à décalage 22 " est muni de huit sorties fournissant des signaux AI, B 1, Hi identiques au signal d'horloge E mais décalés respectivement dans le temps par rapport au signal d'horloge E de une, deux, huit périodes du signal d'horloge point hp. A titre d'exemple, la fréquence du signal d'horloge point HP est égale à 18,432 M Hz, ou à 9,216 M Hz suivant qu'une ligne comporte quatre-vingts ou quarante caractères, (la fréquence du signal d'horloge hp étant alors égale à 18,432 M Hz), la fréquence du signal d'horloge caractère HC est égale à 1,8432 M Hz ou à 0,9216 M Hz, suivant qu'une ligne comporte quatre-vingts ou quarante caractères, et la fréquence du signal d'horloge E est égale à 0,9216 M Hz (le rapport N entre les fréquences n F et F des signaux hp et E étant en l'occurrence égal à 20). La logique de commande 16 comporte également un compteur 24 à quatre éléments binaires dont les entrées de chargement de données sont mises au niveau logique zéro, dont l'entrée d'horloge reçoit le signal d'horloge point hp L'entrée de commande de chargement du compteur 24 est reliée à la sortie d'une porte NON ET 25 munie elle-même d'une première entrée reliée à la sortie F 1 du registre à décalage 22 " et d'une deuxième entrée reliée à la sortie G 1 du registre à décalage 22 " via un inverseur 26. Le compteur 24 est muni de quatre sorties fournissant des signaux A 2, B 2 ? C 2 et D de fréquences respectivement égales à la fréquence du signal d'horloge point hp divisée par deux, quatre, huit et seize. La logique de commande 16 comporte également une porte NON ET 28 munie d'une première entrée qui reçoit le signal H 1, et d'une deuxième entrée qui est reliée à la sortie d'une porte ET 29 munie elle- même de deux entrées qui reçoivent les signaux B 2 et C 2 La logique de commande 16 comporte également une bascule D 29 ', dont l'entrée D est mise au niveau logique "un", dont l'entrée d'horloge est reliée à la sortie de la porte NON ET 28 par l'intermédiaire d'un inverseur 30, dont l'entrée de remise à zéro reçoit le signal d'horloge E et dont la sortie q fournit le signal MUX. La sortie Q de la bascule D 29 ' est reliée à une première entrée de deux portes NON ET 31 et 32, la porte ET 31 recevant par ailleurs sur une deuxième entrée l'élément binaire A O fourni par le microprocesseur 6 et accompagnant l'adresse d'écriture dans la mémoire de page, et la porte NON ET 32 recevant par ailleurs sur une deuxième entrée l'élément binaire A inversé au moyen d'un inverseur 33. Les sorties des portes NON ET 31 et 32 fournissent respectivement les signaux E et C appliqués respectivement sur les -entrées de validation des ensembles de portes à sorties trois-états 7 et 12. La logique de commande 16 comporte également deux portes NON ET 34 et 35 munies chacune d'une première entrée qui reçoit le signal R/W de sélection de lecture-écriture de la mémoire de page par le microprocesseur 6, inversé au moyen d'un inverseur 36, le signal R/W inversé étant noté R/W Les portes NON ET 34 et 35 sont par ailleurs munies d'une deuxième entrée reliée respectivement aux sorties des portes NON ET 31 et 32 par l'intermédiaire d'inverseurs 37 et 38 Les sorties des portes NON ET 34 et 35 fournissent les signaux (R/W)0 et (R/W) 1 appliqués respectivement à l'entrée de sélection de lecture- écriture de la mémoire de page 2 et de la mémoire d'attributs 3. Le dispositif de lecture-écriture de mémoire de page conforme à l'invention permet de visualiser les données stockées dans la mémoire de page soit à raison de quarante caractères par rangée soit à raison de quatre-vingts caractères par rangée. En conséquence, certains signaux fournis par la logique de com- mande sont obtenus sur les sorties de multiplexeurs qui reçoivent deux catégories de signaux, les uns destinés au cas o l'affichage se fait à raison de quarante caractères par rangée les autres au cas o l'affichage se fait à raison de quatre-vingts caractères par rangée. Ainsi le signal STROBE de commande des bascules D 22 et 22 ' est obtenu en sortie d'un multiplexeur 39 qui reçoit sur une première entrée (correspondant à quarante caractères) le signal C 2 et sur une deuxième entrée (correspondant à quatre-vingts caractères) le signal de sortie d'une porte NON ET 40 La porte NON ET 40 est munie d'une première entrée reliée à la sortie de la porte NON ET 28 et d'une deuxième entrée reliée à la sortie d'une porte NON ET 41 munie elle-même de deux entrées qui reçoivent respectivement les signaux A 1 et D 2. De même le signal d'horloge caractère HC est obtenu en sortie d'un multiplexeur 42 qui reçoit sur une première entrée (correspondant à quarante caractères) le signal E 1 et sur une deuxième entrée (corres- pondant à quatre-vingts caractères) le signal C 2. De même le signal LD/I Sf de commande de chargement du géné- rateur de caractères 21 est obtenu en sortie d'un multiplexeur 43 qui reçoit sur une première entrée (correspondant à quarante caractères) le signal LD/S 40 de sortie de l'inverseur 30 et sur une deuxième entrée (correspondant à quatre-vingts caractères) un signal LD/580 obtenu sur la sortie de retenue du compteur 24. De même enfin le signal d'horloge point HP est obtenu en sortie d'un multiplexeur 44 qui reçoit une première entrée (correspondant à quarante caractères), le signal A 2 et sur une deuxième entrée (corres- pondant à quatre-vingts caractères) le signal d'horloge point hp de fréquence 18,432 M Hz. Les multiplexeurs 39, 42, 43 et 44 sont commandés par un signal S /80 qui peut prendre deux niveaux logiques différents suivant le nombre de caractères par rangée que désire visualiser l'opérateur. Le fonctionnement du dispositif de lecture-écriture de mémoire de page représenté aux figures 1 et 2 est maintenant décrit en relation avec la figure 3. A la première ligne de la figure 3 on a représenté une période du signal d'horloge E fourni par le microprocesseur 6, et à la deuxième ligne le signal d'horloge inverse E Le signal E a un niveau logique 1 pendant la première demi-période et un niveau logique O pendant la seconde demipériode. A la troisième ligne de la figure 3, on a représenté le signal d'horloge point hp. Sur les lignes suivantes on a représenté les signaux A à H de sortie du registre à décalage 22 " Ces signaux sont identiques au signal E et sont décalés dans le temps par rapport à ce signal respectivement de une, deux, huit périodes du signal d'horloge point hp A la ligne suivante on a représenté le signal LD de commande de chargement du compteur 24 obtenu en sortie de la porte NON ET 25. Le signal LD a un niveau logique "un" seulement pendant la septième période du signal d'horloge point hp se produisant au cours de la première demi-période du signal d'horloge E, ce qui permet de synchro- niser les passages ultérieurs par la valeur "zéro" du compteur 24 lors de chaque septième période du signal d'horloge point hp se produisant au cours de chaque première demi-période du signal d'horloge E. Sur les lignes suivantes on a représenté les signaux A 2, B 2, C 2 et D 2 de sortie du compteur 24. D'après la forme des signaux B 2, C 2 et Hl, le signal (LD/SH)40 de sortie de l'inverseur 30 a un niveau "un" seulement lors de la quatrième période du signal d'horloge point hp à l'intérieur de chaque seconde demi- période du signal d'horloge E. Le circuit formé par les portes NON ET 31, 32, 34 et 35 et par les inverseurs 33, 36, 37 et 38 sélectionne donc la mémoire de page en écriture seulement lors de la quatrième période du signal d'horloge point hp à l'intérieur de chaque seconde demi-période du signal d'horloge E Le reste du temps, et notamment pendant chaque première demi-période du signal d'horloge E et pendant les trois premières périodes du signal d'horloge point hp à l'intérieur de chaque seconde demi-période du signal d'horloge E, la mémoire de page est sélectionnée en lecture. Les données étant stockées dans la mémoire de page à raison d'un caractère par adresse-mémoire, il est nécessaire dans le cas de quatre- vingts caractères par rangée d'adresser deux fois de suite la mémoire de page à deux adresses sucessives, lors de chaque opération de lecture ou d'écriture Dans le cas de quarante caractères par ligne, un seul adressage est nécessaire Les adresses de lecture de la mémoire de page étant fournies par le contrôleur de visualisation au rythme du signal d'horloge caractère, il est donc nécessaire de générer deux signaux d'horloge caractères, l'un (HC 4 J) pour le cas de quarante caractères, l'autre (HC 8) pour le cas de quatre-vingts caractères Ainsi le signal HC 40, égal au signal El, présente un front actif lors de la cinquième période du signal d'horloge à l'intérieur de chaque première demi-période du signal d'horloge E Et le signal HC 80, égal au signal C 2, présente un premier et un deuxième fronts actifs respectivement lors de la première période du signal d'horloge point hp à l'intérieur de chaque première demi-période du signal d'horloge E et lors de la première période d'horloge point hp à l'intérieur de chaque seconde demi-période du signal d'horloge E. En raison de la vitesse de travail relativement faible du générateur de caractères 21 par rapport au temps d'accès à la mémoire de page, il est nécessaire d'interposer des bascules D 22 et 22 ' formant un registre tampon, entre les sorties de la mémoire de page el les entrées de données du générateur de caractères 21 Le signal STROBE qui constitue il le signal d'horloge de ces bascules D est donc différent selon que l'affichage se fait à raison de quàrante (STROBE 40) ou de quatre-vingts (STROBE 80) caractères par rangée. Le signal STROBE 40, qui est égal au signal C 2, présente un front actif après le front actif du signal HC 40, et par exemple, dans le cadre de l'exemple de réalisation décrit, lors de la première période du signal d'horloge point hp au cours de chaque seconde demi-période du signal d'horloge E, l'écart entre les fronts actifs des signaux HC 40 et STROBE 40 étant au moins égal au temps d'accès en lecture de la mémoire de page augmenté du temps d'accès aux mémoires du contrôleur de visualisation 19. Le signal STROBE 80 qui est le signal de sortie de la porte NON ET présente un premier front actif après le premier front actif du signal HC 80, et par exemple, dans le cadre de l'exemple de réalisation décrit, lors de la cinquième période du signal d'horloge point hp à l'intérieur de chaque première demi-période du signal d'horloge E Le signal STROBE 80 présente un second front actif après le second front actif du signal H Cgo, et par exemple, dans le cadre de l'exemple de réalisation décrit, lors de la troisième période du signal d'horloge point hp à l'intérieur de chaque seconde demi-période du signal d'horloge E L'écart entre les fronts actifs des signaux HC 80 et STROBE, est au moins égal du temps d'accès en lecture de la mémoire de page. Les données mémorisées provisoirement dans les bascules D 22 et 22 ' sont prises en compte par le générateur de caractères 21 lors des fronts actifs du signal LD/IF qui est lui aussi différent suivant que l'affichage se fait à raison de quarante caractères par ligne (LD/n 140) ou à raison de quatre-vingts caractères par ligne (LD/e 580). Le signal LD/âr T 40 qui est le signal de sortie de l'inverseur 30 présente un front actif après le front actif du signal STROBE 40 et par exemple, dans le cadre de l'exemple de réalisation décrit, lors de la quatrième période du signal d'horloge point hp à l'intérieur de chaque seconde demi-période du signal d'horloge E, l'écart entre les fronts actifs des signaux STROBE 40 et LD/SR 40 étant au moins égal au temps de retard des bascules 22 et 22 '. Le signal LD/Sgo, qui est le signal fourni par la sortie de retenue du compteur 24, présente un premier front actif après le premier front actif du signal STROBE 8 Q et par exemple, dans le cadre de l'exemple de réalisation décrit, lors de la sixième période du signal d'horloge point hp à l'intérieur de la première demi-période du signal d'horloge E Le signal LD/5180 présente un second front actif après le second front actif du signal STROBE 80 et par exemple, dans le cadre de l'exemple de réali- sation décrit, lors de la sixième période du signal d'horloge point hp à l'intérieur de la seconde demi-période du signal d'horloge E. La lecture de la mémoire de page par le contrôleur de visualisation se fait ainsi périodiquement à chaque cycle du microprocesseur, de manière à permettre un rafraichissement de l'écran cathodique au rythme du balayage de cet écran En revanche, l'écriture de la mémoire de page par le microprocesseur ne se fait qu'au cas o des données sont à modifier dans la mémoire de page, de sorte qu'une seule opération d'écriture par cycle du microprocesseur est suffisante, le cas o des données seraient à renouveler à chaque cycle étant possible mais peu réaliste car le débit des données reçues est limité par la vitesse de transmission. REVENDICATIONS 1 Dispositif de lecture et d'écriture de la mémoire de page ( 1) d'un terminal à écran cathodique, dans lequel les accès à la mémoire de page s'effectuent périodiquement au rythme d'un signal d'horloge interne (E) et comportent successivement au cours d'une même période du signal d'horloge interne (E), un emplacement réservé à la lecture et un emplacement réservé à l'écriture, caractérisé en ce qu'il comporte des moyens ( 16) pour assurer deux lectures successives de la mémoire de page ( 1) au cours d'un même emplacement réservé à la lecture, ce qui permet de multiplier par deux le nombre de caractères visualisés sur l'écran cathodique. 2 Dispositif selon la revendication 1, comportant une horloge fournissant le signal d'horloge interne, de fréquence F, et un signal d'horloge point (hp) de fréquence n F, le point étant l'unité d'affichage fondamentale sur l'écran cathodique, caractérisé en ce que les moyens ( 16) pour assurer deux lectures successives de la mémoire de page au cours d'un même emplacement réservé à l'écriture comportent un compteur ( 24) du nombre de périodes du signal d'horloge point (hp) de fréquence n F à lintérieur de chaque période du signal d'horloge interne, et un circuit de détection de la valeur + m de ce compteur (avec 1 3 Dispositif selon les revendications 1 et 2, dans lequel les adresses de lecture de la mémoire de page ( 1) sont générées par un contrôleur de visualisation ( 19), à un rythme égal à la fréquence d'un signal d'horloge caractère (HC), un caractère étant constitué de points consécutifs situés sur une même rangée de l'écran cathodique, et les données corres- pondant à la visualisation des différents caractères étant stockées aux différentes adresses de la mémoire de page ( 1), caractérisé en ce qu'il comporte un générateur de signal d'horloge caractère, qui fournit un signal d'horloge caractère présentant deux fronts actifs respectivement lors du passage du compteur ( 24) par les valeurs p (avec 1 (avec q) p et q 4 Dispositif selon les revendications 1, 2 et 3, dans lequel les données lues dans la mémoire de page ( 1) sont préalablement converties, avant leur visualisation, dans un code compatible avec leur visualisation sur l'écran cathodique, par un générateur de caractères ( 21), et dans 3 lequel un registre tampon ( 22,22 ') est prévu entre les sorties de la mémoire de page ( 1) et les entrées de données du générateur de caractères ( 21), caractérisé en ce que le registre tampon ( 22, 22 ') est activé lors du passage du compteur ( 24) par les valeurs p + r et q + r (r périodes du signal d'horloge point (hp) de fréquence n F étant nécessaires pour effectuer un accès en lecture à la mémoire de page). Dispositif selon la revendication 4, caractérisé en ce que le générateur de caractères ( 21) est chargé par les données obtenues en sortie du registre tampon ( 22, 22) lors du passage du compteur ( 24) par les valeurs p + r + S et q + r + S (s périodes du signal d'horloge point (hp) de t 3 fréquence n F correspondant au temps de retard du registre tampon ( 22, 22 M).