Brevet FR2519212A1 — publié le 19830701

La présente invention concerne les circuits logi- ques à trois états Les circuits TTL à trois états, qui peu- vent prendre un troisième état à haute impédance, en plus des états binaires " 1 " et "O", sont des dispositifs connus De tels circuits sont très couramment utilisés dans des applica- tions dans lesquelles plusieurs circuits sont connectés à un bus commun, et un seul des circuits applique des données (un " 1 " ou un "O" binaire)au bus à un instant donné, tandis que les autres circuits sont dans le troisième état à haute impé- dance. On décrira l'invention en relation avec les dessins annexés sur lesquels: La figure 1 est un schéma d'un circuit TTI à trois états de type connu; et La figure 2 est un schéma d'un exemple de circuit logique à trois états conforme à l'invention. Sur les figures, les éléments similaires sont dési- gnés par les mêmes références. On va maintenant considérer la figure 1 sur laquelle un circuit 100 comprend une porte logique 110 ayant une borne d'entrée de données 101 qui est destinée à recevoir un signal de données, une borne de sortie 102, une première borne d'ali- mentation 104 qui est destinée à recevoir une tension d'ali- mentation Voc (d'une valeur caractéristique de 5 V), et une seconde borne d'alimentation 105 qui est destinée à recevoir une seconde tension d'alimentation qui, dans ce cas, corres- pond à la masse Un réseau de connexion au potentiel d'alimen- tation élevé est connecté entre la borne de sortie et la borne d'alimentation Vaa, et ce réseau comprend des transistors T 4 et T 5 branchés en paire Darlington modifiée, une résistance R 6 branchée entre la borne d'alimentation VOC et les collecteurs communs des transistors T 4 et T 5, une résistance R 5 et une diode D 3 connectées en série entre 1 ' émetteur de T 4 et laborne de sortie Lorsque T 4 et T 5 sont placés dans leurs états con- ducteurs, le réseau de connexion au potentiel d'alimentation élevé est placé à l'état actif de façon à fournir un courant circulant de la borne d'alimentation V 00 vers la borne de sor- tie Un réseau de connexion au potentiel d'alimentation bas est connecté entre la borne de sortie et la borne de masse, et ce réseau consiste en un transistor Tl Lorsque le tran- sistor Tl est placé dans son état conducteur, le réseau de connexion au potentiel d'alimentation bas est placé à l'état actif, pour absorber un courant de charge circulant de la borne de sortie vers la borne de masse Les réseaux de conne- xion au potentiel d'alimentation élevé et au potentiel d'ali- mentation bas sont placés sélectivement à l'état actif par un réseau de dédoublement de phase qui comprend un transistor de dédoublement de phase T 2 dont la base est connectée à la bor- ne d'entrée de données et dont le collecteur et l'émetteur sont respectivement connectés aux bases de T 4 et Tl, une ré- sistance de collecteur Rl qui est connectée entre le collec- teur de T 2 et la borne d'alimentation V 00, et un réseau clas- sique de conversion des signaux sous forme carrée, constitué par un transistor T 3 et des résistances R 3 et R 4, qui est connecté entre l'émetteur de T 2 et la borne de masse Une ré- sistance R 2 est connectée entre la base de T 2 et la borne d'alimentation V CO Lorsque le signal de données reçu par la base de T 2 est à un niveau bas tel que T 2 soit dans l'état non conduc- teur, la base de T 4 est tirée par RH vers une valeur approxi- mativement égale à V ce qui fait passer Tl à l'état non conducteur Dans ces con- ditions, le réseau de connexion au potentiel d'alimentation élevé est actif et le réseau de connexion au potentiel d'ali- mentation bas est inactif, ce qui fait passer la borne de sor- tie à un niveau de tension logique " 1 " supérieur à 2,5 V (en considérant une logique positive). Lorsque le signal de données est à un niveau haut tel que T 2 soit amené à l'état conducteur par le courant de base fourni par R 2, la base de T 4 est tirée vers une tension basse, ce qui fait passer T 4 et T 5 à l'état non conducteur, et Tl est amené à l'état conducteur par le courant de base qui est fourni par T 2 Dans ces conditions, le réseau de con- nexion au potentiel d'alimentation élevé est inactif et le réseau de connexion au potentiel d'alimentation bas est actif, ce qui fait passer la borne de sortie à un niveau logique " O " inférieur à 0,4 V (en considérant une logique positive). Le circuit de la figure 1 comprend également un ré- seau d'invalidation 106 qui comprend une borne d'entrée de commande 103 et un transistor Tii dont la base est connectée de façon à recevoir un signal de commande provenant de la borne d'entrée de commande, dont le collecteur est connecté aux cathodes de diodes de couplage Dl et D 2 et dont l'émetteur est connecté à la borne de masse Les anodes de Dl et D 2 sont respectivement connectées à la base et au collecteur de T 2. Lorsque le signal de commande est à un niveau bas tel que Tii soit dans l'état non conducteur, le réseau d'in- validation est inactif et n'a pratiquement aucun effet sur le fonctionnement à deux états de la porte décrite ci-dessus. Cependant, lorsque le signal de commande est à un niveau haut tel que TVI soit amené dans l'état conducteur, le circuit d'invalidation est actif de façon à absorber du courant à par- tir des bases de T 2 et T 4, ce qui fait passer à l'état non conducteur l'ensemble des transistors Tl, T 2, T 4 et T 5 Dans ces conditions, les réseaux de connexion au potentiel d'ali- mentation élevé et au potentiel d'alimentation bas sont tous deux inactifs, indépendamment du signal de données, et la bor- ne de sortie passe dans un troisième état dans lequel elle est isolée de la borne Vcc et de la borne de masse par les impé- dances respectives de T 5 et Tl à l'état non conducteur. Les diodes Dl et D 2 qui connectent la porte au ré- seau d'invalidation permettent seulement une circulation de courant unidirectionnellede la porte vers le réseau d'invali- dation Par conséquent, on peut connecter plus d'une porte au réseau d'invalidation, par l'intermédiaire de diodes similai- res. Pour obtenir des vitesses de commutation plus éle- vées pour le circuit de la figure 1, les transistors Tl, T 2 et T 3 de la porte et Tii du réseau d'invalidation sont de fa- çon caractéristique des transistors comportant une fixation de niveau par diode Schottky, et les diodes Di, D 2 et D 3 sont de façon caractéristique des diodes Schottky Il est bien con- nu qu'un transistor comportant une fixation de niveau par dio- de Schottky a un temps de blocage plus court qu'un transistor classique, et qu'une diode Schottky a un temps de stockage de charge plus court qu'une diode classique De plus, les résis- tances Ri, R 2, R 5 et R 6 de la porte ont des valeurs relative- ment faibles pour fournir des courants d'attaque internes élevés pour les transistors de la porte Par exemple, les ré- sistances Ri, R 2, R 5 et R 6 dans le circuit de la figure 1 ont des valeurs caractéristiques respectives de 900 a notablement à la dissipation de puissance globale d'un sys- tème basé sur une structure de bus, tel qu'un processeur de données Il est généralement souhaitable de minimiser la dis- sipation de puissance d'un système dans le but de minimiser le coût du système en ce qui concerne les exigences d'alimen- tation, de refroidissement et d'encombrement. Un autre problème du circuit TTI à trois états de type classique, qui est lié au problème de la dissipation de puissance élevée, consiste en ce que le réseau d'invalidation doit absorber un courant relativement élevé pour chacune des portes qu'il dessert Par conséquent, un réseau d'invalidation caractéristique ayant une capacité d'absorption de courant de m A ne peut desservir que trois portes du type représenté sur la figure 1 Il en résulte qu'un système utilisant de nombreuses portes logiques à trois états peut nécessiter un nombre excessif de réseaux d'invalidation O Lorsque le systè- me est totalement ou partiellement intégré sur une seule pu- ce, il est particulièrement important de minimiser le nombre de réseaux d'invalidation que nécessite le système, afin d'utiliser l'aire de puce la plus réduite possible. On peut réduire la dissipation de puissance dans l'état à haute impédance d'un circuit TTL à trois états en augmentant la valeur de la résistance de collecteur R 1, pour augmenter l'impédance du chemin de courant allant vers le ré- seau d'invalidation Cependant, le fait d'élever la valeur de Rl a l'inconvénient de réduire également le courant d'at- taque qui est appliqué aux réseaux de connexion au potentiel d'alimentation élevé et au potentiel d'alimentation bas pen- dant le fonctionnement à deux états, ce qui dégrade la vi- tesse de commutation du circuit aussi bien pour la transition du niveau logique " 1 " vers le niveau logique "O" ( 1-0) que pour la transition du niveau logique "O" vers le niveau logi- que " 1 " ( 0-1). Une technique de circuit de l'art antérieur pour réduire la dissipation de puissance dans l'état à haute impé- dance d'un circuit TTL à trois états, qui occasionne une moin- dre dégradation de la vitesse de commutation du circuit, con- siste à élever la valeur de la résistance de collecteur et à ajouter un transistor d'augmentation de courant branché en parallèle sur le transistor de dédoublement de phase La base et l'émetteur du transistor d'augmentation de courant sont respectivement connectés à la base et à l'émetteur du transis- tor de dédoublement de phase T 2 Le collecteur du transistor d'augmentation de courant est connecté à la borne d'alimenta- tion Vya, soit directement soit indirectement par l'intermé- diaire d'une résistance de faible valeur Ainsi, la dissipa- tion de puissance dans l'état à haute impédance est réduite par la valeur plus élevée de la résistance de collecteur, ce qui augmente l'impédance du chemin de courant vers le réseau d'invalidation, et un courant d'attaque supplémentaire pour le réseau de connexion au potentiel d'alimentation bas est fourni par le transistor d'augmentation de courant, qui n'est pas connecté au réseau d'invalidation Cette technique de l'art antérieur réduit donc la dissipation de puissance dans l'état à haute impédance, tout en préservant pratiquement la vitesse de commutation pour la transition 1-0, par rapport à celle du circuit TTI classique. Cette technique présente cependant l'inconvénient qui consiste en ce que le courant d'attaque appliqué au ré- seau de connexion au potentiel d'alimentation élevé n'est pas augmenté* et le circuit souffre d'une dégradation de la vitesse de commutation pour la transition 0-1, à cause de la valeur relativement élevée de la résistance de collecteur. Il existe donc un besoin portant sur un circuit TTII à trois états ayant une plus faible dissipation de puissance dans l'état à haute impédance que le circuit de l'art anté- rieur, tout en préservant pratiquement les vitesses de com- mutation pour la transition 0-1 comme pour la transition 1-0, par rapport aux vitesses correspondantes du circuit TTI à trois états classique. Conformément à l'invention, un circuit logique à trois états comprend des première et seconde bornes destinées à recevoir respectivement des première et seconde tensions d'alimentation, des moyens de connexion au potentiel d'ali- mentation élevé qui sont branchés entre la première borne et une borne de sortie de façon à fournir un courant circulant de la première borne vers la borne de sortie, lorsqu'ils sont placés à l'état actif, des moyens de connexion au potentiel d'alimentation bas qui sont branchés entre la seconde borne et la borne de sortie de façon à absorber un courant cirulant de la borne de sortie vers la seconde borne, lorsqu'ils sont placés à l'état actif, des moyens de dédoublement de phase qui sont branchés entre les première et seconde bornes et qui réagissent à un signal de données provenant de moyens d'entrée de données de façon à faire passer sélectivement à l'état ac- tif les moyens de connexion au potentiel d'alimentation élevé ou les moyens de connexion au potentiel d'alimentation bas, des moyens d'invalidation qui sont branchés aux moyens de dé- doublement de phase et qui peuvent être placés à l'état actif par un signal de commande de façon à absorber du courant à partir des moyens de dédoublement de phase, afin de placer simultanément à l'état inactif les moyens de connexion au potentiel d'alimentation élevé et les moyens de connexion au potentiel d'alimentation bas, et des moyens de réduction de puissance qui sont branchés en série avec les moyens de dé-; doublement de phase et les moyens d'invalidation, de façon à interrompre la circulation du courant dans les moyens de dé- doublement de phase et à établir un chemin de courant à im- pédance relativement élevée vers les moyens d'invalidation, sous la dépendance du passage à l'état actif des moyens d'in- validation. Dans un mode de réalisation préféré de l'invention, le réseau de dédoublement de phase comprend un transistor de dédoublement de phase dont le collecteur est connecté au ré- seau de connexion au potentiel d'alimentation élevé, dont l'émetteur est connecté au réseau de connexion au potentiel d'alimentation bas et dont la base est connectée à une borne d'entrée de données, et une résistance de collecteux dont une extrémité est connectée à la borne d'alimentation Vc O etauiest connectée-en série avec le collecteur du transistor de dédou- blement de phase La base et le collecteur du transistor de dédoublement de phase sont également connectés au réseau d'invalidation par l'intermédiaire de diodes respectives, et un réseau de conversion de signal sous forme carrée est con- necté entre l'émetteur du transistor de dédoublement de phase et la seconde borne d'alimentation Une seconde résistance ayant une valeur notablement supérieure à celle de la résis- tance de collecteur est connectée entre la base du transistor de dédoublement de phase et la première borne d'alimentation. Les moyens de réduction de puissance comprennent un transis- tor de réduction de puissance dont la base est connectée par une diode au réseau d'invalidation, dont le collecteur est connecté à l'autre extrémité de la résistance de collecteur et dont l'émetteur est connecté au collecteur du transistor de dédoublement de phase Les moyens de réduction de puissan- ce comprennent également une troisième résistance qui est connectée entre la première borne d'alimentation et la base du transistor de réduction de puissance et qui a une valeur notablement supérieure à celle de la résistance de collecteur. Il existe également une quatrième résistance qui est connectée entre la première borne d'alimentation et les moyens de con nexion au potentiel d'alimentation élevé et qui a une valeur notablement supérieure à celle de la résistance de collecteur. Lorsque le réseau d'invalidation est actif, les réseaux de connexion au potentiel d'alimentation élevé et au potentiel d'alimentation bas sont inactifs, du fait de la suppression des courants d'attaque qui sont fournis respectivement par l'intermédiaire du transistor de dédoublement de phase et de sa résistance de collecteur, et la borne de sortie passe à l'état à haute impédance De plus, le transistor de réduction de puissance passe dans l'état non conducteur pour interrompre la circulation du courant dans la résistance de collecteur, et le chemin de courant à impédance relativement basse allant de la première borne d'alimentation au réseau d'invalidation en passant par la résistance de collecteur est éliminé et il est remplacé par les chemins de courant à impédance relative- ment élevée qui passent par les troisième et quatrième résis- tances Ainsi, les moyens de réduction de puissance permettent d'utiliser une résistance de collecteur de valeur relativement faible pour procurer des vitesses de commutation élevées pour les deux transitions 0-1 et 1-0, mais ils éliminent le chemin de courant à impédance relativement faible passant par la ré- sistance de collecteur lorsque le circuit est dans l'état à haute impédance, afin de réduire la dissipation de puissance du circuit et de permettre au réseau d'invalidation de desser- vir davantage de portes. On va maintenant considérer la figure 2 sur laquelle on voit un circuit 200 qui comprend une porte logique 201 ayant une borne d'entrée de données 101 destinée à recevoir un signal de données, une borne de sortie 102, une première borne 104 destinée à recevoir une tension d'alimentation V et une seconde borne 105 destinée à recevoir une seconde ten- sion d'alimentation, qui correspond à la masse dans cet exem- ple Un réseau de connexion au potentiel d'alimentation élevé, de type classique, est connecté entre la borne de sortie et la borne d'alimentation V, et ce réseau comprend une paire de transistors Darlington modifiée, T 4 et T 5, des résistances R 5 et R 6 et une diode D 3 Un réseau de connexion au potentiel d'alimentation bas, de type classique, consistant en un tran- sistor Tl, est connecté entre la borne de sortie et la borne de masse L Tes réseaux de connexion au potentiel d'alimentation élevé et au potentiel d'alimentation bas sont placés sélecti- vement à l'état actif par un réseau de dédoublement de phase classique, sous l'effet d'un signal de données qui est reçu sur la borne d'entrée de données Le réseau de dédoublement de phase comprend un transistor de dédoublement de phase T 2, une résistance de collecteur RI dont une extrémité est connectée à la borne d'alimentation V Ca et qui est branchée en série avec le collecteur de T 2, et un réseau classique de conversion du signal sous forme carrée, qui consiste en un transistor T 3 et des résistances R 3 et R 6, connectés entre l'émetteur de T 2 et la borne de masse De plus, la base du transistor de dé- doublement de phase T 2 est connectée à la borne d'entrée de données, son collecteur est connecté à la base de T 4 et son émetteur est connecté à la base de Tl Une résistance R 2 est connectée entre la borne Vcc et la base de T 20 lia porte comprend également un réseau de réduction de puissance qui comporte un transistor T 6, dont le collecteur est connecté à l'autre extrémité de Ri et dont l'émetteur est connecté au collecteur de T 2 et à la base de T 4, et une ré- sistance R 7 qui est connectée entre la borne d'alimentation Vcc et la base de T 6 Une résistance R 8 est connectée entre la borne d'alimentation Vcc et la base de T 4. Le circuit comprend également un réseau d'invalida- tion classique 106 qui comporte une borne d'entrée de comman- de 103 destinée à recevoir un signal de commande, et un tran- sistor Till dont la base est connectée à la borne d'entrée de commande, dont le collecteur est connecté à la base et au col- lecteur de T 2 et à la base de T 6, par l'intermédiaire de dio- des respectives Dl, D 2 et D 4, et dont l'émetteur est connecté à la borne de masse Chacune des diodes Dl, D 2 et D 4 est con- nectée de façon à permettre uniquement une circulation de courant unidirectionnelle vers le réseau d'invalidation. Lorsque le signal de commande qui est appliqué à la base de T 11 est un niveau bas tel que Ti 1 soit dans l'état non conducteur, le réseau d'invalidation est placé à l'état inactif Dans ces conditions, T 6 est amené dans son état conducteur par le courant d'attaque de base fourni par R 7, et la porte fonctionne dans un mode à deux états, de la ma- nière décrite ci-dessus pour le circuit TTL classique. Lorsque le signal de commande est un niveau haut tel que Tii soit amené dans l'état conducteur, le réseau d'invalidation est placé à l'état actif de façon à absorber du courant à partir des bases de T 2, T 6 et T 4 Dans ces con- ditions, tous les transistors Tl, T 2, T 4, T 5 et T 6 sont dans l'état non conducteur, et la borne de sortie passe dans le troisième état, à haute impédance. la circulation du courant de la borne d'alimenta- tion V O c vers le collecteur de T 2 par l'intermédiaire de Rl est interrompue lorsque T 6 est dans l-état non conducteur. Par conséquent, la dissipation de puissance du circuit dans l'état à haute impédance est déterminée dans une large me- sure par le courant qui circule dans les résistances R 2, R 7 et R 7, chacune d'elles ayant une valeur qui est notablement supérieure à celle de Rl Dans le mode de réalisation préfé- ré, les valeurs de Ri, R 2, R 7 et R 8 sont respectivement: 900 A, 2,8 kfl, 5 k Q et 10 k O Q La dissipation de puis- sance dans l'état à haute impédance pour le mode de réalisa- tion préféré est de façon caractéristique de 11 m W, au lieu de 30 m W pour le circuit TTL classique Dans les états logi- ques " 1 " et " O ", la dissipation de puissance du mode de réa,- lisation préféré est pratiquement la m 9 me que celle du cir- cuit TTL classique de la figure 1. Pour les mêmes valeurs de Rl, R 3, R 4, R 5 et R 6, les vitesses de commutation du circuit de la figure 2 pour les deux transitions 0-1 et 10 sont pratiquement préservées, par rapport à celles de circuits TTL classiques Dans le cir- cuit de la figure 2, le temps de déblocage de T 6 introduit une légère augmentation du retard pour la transition 1-0, et la capacité supplémentaire présente sur le collecteur de T 2, qui résulte du fait que T 6 et R 8 sont connectés sur ce col- lecteur, introduit une légère augmentation du retard pour la 1 1 transition 0-1 le réseau de réduction de puissance introduit également une augmentation dans le temps nécessaire pour le passage du circuit de l'état à haute impédance à l'un des états binaires, c'est-à-dire du temps de validation Cepen- dant, un temps de validation plus long n'affecte habituelle- ment pas de façon défavorable les performances du système, du fait que le mode de fonctionnement préféré d'un bus utilisé en temps partagé consiste à invalider un circuit à trois états branché au bus avant d'en valider un autre. la résistance R 8 est avantageusement ajoutée au cir- cuit de la figure 2 de manière à assurer un niveau logique " 1 " correct sur la borne de sortie. On peut augmenter les valeurs de R 7 et R 8 pour ob- tenir une réduction supplémentaire de la dissipation de puis- sance du circuit dans l'état à haute impédance Cependant, une telle augmentation entraînerait une légère dégradation supplémentaire des vitesses de commutation du circuit Pour obtenir des vitesses de commutation élevées pour le circuit, les transistors Tl, T 2, T 3, T 4, T 6 et Tii comportent une fi- xation de niveau par diode Schottky et les diodes Dl, D 2, D 3 et D 4 sont des diodes Schottky Cependant, l'utilisation de diodes Schottky et de transistors comportant une fixation de niveau par diode Schottky n'est pas obligatoire pour la mise en oeuvre de l'inventions Grâce à la réduction que procure l'invention en ce qui concerne le courant circulant pour chaque porte vers le réseau d'invalidation, chaque réseau d'invalidation peut -desservir un plus grand nombre de portes de ce type que de portes TTI classiques Par exemple, un réseau d'invalidation ayant une capacité d'absorption de courant de 20 m A peut des- servir jusqu'à neuf portes du type représenté sur la figure 2. Le réseau d'invalidation peut 9 tre une porte logi- que TTL à deux états, d'un type approprié, comme un inverseur, au lieu du transistor unique qui est utilisé dans le circuit de la figure 2. Le signal de données qui est reçu sur le transistor de dédoublement de phase peut être fourni par le collecteur d'un transistor d'entrée ayant des émetteurs multiples desti- nés à recevoir des signaux d'entrée respectifs, et une base qui est connectée à la borne d'alimentation Vac par l'inter- médiaire d'une résistance appropriée, à la place de la borne d'entrée de données et de la résistance R 2 qui sont utilisées dans le circuit de la figure 2. Bien qu'on ait décrit l'invention en considérant un circuit TTL à trois états de type particulier, avec fixation de niveau par diode Schottky, l'homme de l'art notera qu'on peut apporter au circuit les modifications indiquées ci-des- sus, ainsi que d'autres A titre d'exemple, le réseau de ré- duction de puissance constitué par le transistor T 6 et la ré- sistance R 7, qui est utilisé dans le mode de réalisation pré- féré, peut etre remplacé par d'autres formes de réseaux de réduction de puissance qui réagissent au passage à l'état actif du réseau d'invalidation en interrompant la circulation du courant dans la résistance de collecteur et en établissant un chemin de courant à impédance relativement élevée vers le réseau d'invalidation De plus, l'invention est applicable à toutes les formes de circuits TTL, et non seulement à des circuits TTL de puissance élevée avec fixation de niveau par diode Schottky. REVENDICA TIONS 1 Circuit logique à trois états comprenant des première et seconde bornes destinées à recevoir respectivement des première et seconde tensions d'alimentation, des moyens de connexion au potentiel d'alimentation élevé qui sont bran- chés entre la première borne et une borne de sortie, de façon à fournir un courant circulant de la première borne vers la borne de sortie, lorsqu'ils sont placés à l'état actif, des moyens de connexion au potentiel d'alimentation bas qui sont branchés entre la seconde borne et la borne de sortie, de fa- çon à absorber un courant circulant de la borne de sortie vers la seconde borne, lorsqu'ils sont placés à l'état actif, des moyens de dédoublement de phase branchés entre les premiè- re et seconde bornes et réagissant à un signal de données qui provient de moyens d'entrée de données en faisant passer sé- lectivement à l'état actif les moyens de-connexion au poten- tiel d'alimentation élevé ou les moyens de connexion au poten- tiel d'alimentation bas, des moyens d'invalidation qui sont branchés aux moyens de dédoublement de phase et qui peuvent 9 tre actionnés par un signal de commande de façon à absorber un courant à partir des moyens de dédoublement de phase afin de faire passer simultanément à l'état inactif les moyens de connexi 6 N au potentiel d'alimentation élevé et les moyens de connexion au potentiel d'alimentation bas, caractérisé en ce qu'il comporte des moyens de réduction de puissance (T 6, R 7, RS) qui sont branchés en série avec les moyens de dédouble- ment de phase (T 2, T 3, R 1-R 4) et aux moyens d'invalidation ( 106) de façon à interrompre la circulation du courant dans les moyens de dédoublement de phase et à établir un chemin de courant à impédance relativement élevée vers les moyens d'invalidation, sous l'effet du passage à l'état actif des moyens d'invalidation. 2 Circuit selon la revendication 1, caractérisé en ce que les moyens de dédoublement de phase comprennent un transistor de dédoublement de phase (T 2) qui comporte une électrode de base branchée aux moyens d'entrée de données ( 101), une électrode de collecteur branchée aux moyens de connexion au potentiel d'alimentation élevé (T 4, T 5, R 5, R 6, D 3) et une électrode d'émetteur branchée aux moyens de con- nexion au potentiel d'alimentation bas (Tl), une première résistance (Rl) dont une extrémité est branchée à la premiè- re borne ( 104) et qui est connectée en série avec l'électrode de collecteur du transistor de dédoublement de phase, et des moyens (T 3, R 3, R 4) qui connectent l'électrode d'émetteur du transistor de dédoublement de phase à la seconde borne ( 105); les moyens d'invalidation comprennent un premier transistor (Tii) ayant une électrode de base connectée à des moyens d'en- trée de signal de commande ( 103), et une électrode d'émetteur connectée à la seconde borne; il existe une première diode (Dl) et une seconde diode (D 2) ayant chacune une électrode connectée respectivement aux électrodes de base et de collec- teur du transistor de dédoublement de phase et l'autre élec- trode connectée à l'électrode de collecteur du premier tran- sistor; et les moyens de réduction de puissance comprennent un second transistor (T 6) ayant une électrode de collecteur qui est connectée à l'autre extrémité de la première résis- tance, une électrode d'émetteur qui est connectée à l'électro- de de collecteur du transistor de dédoublement de phase, une seconde résistance (R 7) qui est connectée entre la première borne et l'électrode de base du second transistor, et une troisième diode (D 4) qui est connectée entre l'électrode de base du second-transistor et l'électrode de collecteur du premier transistor. 3 O Circuit selon la revendication 2, caractérisé en ce que les moyens de connexion au potentiel d'alimentation bas comprennent un troisième transistor (Tl) ayant une élec- trode de base connectée à l'électrode d'émetteur du transis- tor de dédoublement de phase, une électrode de collecteur connectée à la borne de sortie ( 102) et une électrode d'émet- teur connectée à la seconde borne, et les moyens de connexion au potentiel d'alimentation élevé comprennent un quatrième transistor (T 5) ayant une électrode d'émetteur connectée à la borne de sortie, un cinquième transistor (T 4) ayant une élec- trode de base connectée à l'électrode de collecteur du tran- sistor de dédoublement de phase, une électrode de collecteur connectée à l'électrode de collecteur du quatrième transistor et une électrode d'émetteur connectée à l'électrode de base du quatrième transistor, une troisième résistance (R 6) connec- tée entre la première borne et l'électrode de collecteur du quatrième transistor, et une quatrième résistance (R 8) connec- tée entre la première borne et l'électrode de base du cin- quième transistor, la quatrième résistance ayant une valeur notablement supérieure à celle de la première résistance. 4 Circuit selon la revendication 3, caractérisé en ce qu'il comprend une cinquième résistance (R 5) dont une ex- trémité est connectée à l'électrode d'émetteur du cinquième transistor, et une quatrième diode (D 3) connectée entre l'au- tre extrémité de la cinquième résistance et l'électrode d'émetteur du quatrième transistor; et les moyens qui connec- tent l'électrode d'émetteur du transistor de dédoublement de phase à la seconde borne comprennent un sixième transistor (T 3) ayant une électrode d'émetteur connectée à la seconde borne, une sixième résistance (R 4) connectée entre l'électrode d'émetteur du transistor de dédoublement de phase et l'élec- trode de base du sixième transistor, et une septième résistan- ce (R 3) connectée entre l'électrode d'émetteur du transistor de dédoublement de phase et l'électrode de collecteur du si- xième transistor. Circuit selon l'une quelconque des revendications 2 à 4, caractérisé en ce que les moyens d'entrée de données comportent une borne d'entrée de données ( 101) qui est connec- tée à l'électrode de base du transistor de dédoublement de phase, et en ce qu'il comporte une résistance (R 2) qui est connectée entre la première borne et l'électrode de base du transistor de dédoublement de phase et qui a une valeur nota- blement supérieure à celle de la première résistance.