Brevet FR2520956A1 — publié le 19830805

La présente invention concerne un système de protection contre les erreurs pour transmission asynchrone bidirectionnelle de données qui peut notamment être utilisé dans les systèmes de transmission utilisant un réseau téléphonique commuté, tel qu'un réseau public Le système suivant l'invention peut, notamment, être utilisé dans les nouveaux services télématiques à transmission bidirectionnelle asyn- chrone, tel que les systèmes vidéotex interactifs et, en particulier, le système de l'annuaire électronique. Dans les systèmes de vidéotex interactifs, des informations à afficher sur un écran du type télévision sont transmises par une sta- tion centrale vers le terminal d'un abonné utilisateur à une vitesse de, par exemple, 1200 bauds et des informations de service sont transmises par le terminal de l'abonné vers la station centrale à une vitesse de, par exemple, 75 bauds Dans les deux sens, les informa- tions sont transmises en mode asynchrone, en utilisant, suivant l'avis V 3 du CCITT, l'alphabet NI 5 pour le codage de l'information et, selon l'avis V 4 du CCITT, l'utilisation d'un moment ou bit de parité. En pratique, l'extension à un large public des nouveaux servi- ces télématiques, dont le vidéotex interactif, conduit à une utili- sation plus fréquente de la portion locale du réseau téléphonique. Or, c'est dans cette partie du réseau que la transmission des données est la plus perturbée. La méthode de base de protection contre les erreurs en transmis- sion asynchrone de données consiste actuellement essentiellement en une détection d'erreur par contrôle du l'élément binaire de parité. Cette méthode, qui ne permet pas de détecter, dans un caractère, les erreurs paires, est notoirement insuffisante pour l'exploitation des données transmises en mode asynchrone sur la portion locale du réseau. Parmi les méthodes de correction d'erreurs par retransmission, on connaît la méthode à "retransmission continue", notée ARQ-NAK, qui suppose l'utilisation d'un circuit duplex intégral, o l'émetteur transmet les blocs d'information successifs sans attendre d'accusé de réception entre deux blocs et ne s'interrompt que lorsqu'il reçoit un accusé de réception négatif L'émetteur retransmet alors le bloc erronné ainsi que les blocs suivants. Un objet de' l'invention consiste à prévoir un système de transmission asynchrone, en particulier pour systèmes de vidéotex interactifs, dans lequel on utilise par caractère un moment de parité, dans lequel on utilise la méthode à retransmission continue du type ARQ-NAK, mais dans lequel, de plus, on prévoit des moyens de détection et éventuellement de correction d'erreurs. Suivant une caractéristique de l'invention, dans le système de transmission, l'information est transmise par blocs ou mots codes, chaque mot code étant formé d'un bloc de dix-sept octets dont les octets " 1 " à " 151 " sont constitués des caractères à transmettre codés sur sept éléments binaires bl à b 7, le 8 élément binaire b 8 de chaque octet étant l'élément binaire de parité, dont le 16 e octet est l'octet de contrôle du mot code et dont le 17 octet est l'octet de validation du mot code. Suivant une autre caractéristique, les huit éléments binaires bl à b 8 du 17 octet sont égaux à 0, ce qui permet, notamment, de détecter une perte de synchronisation caractère. Suivant une autre caractéristique, le 16 e octet est formé en considérant que la suite des éléments binaires formée par les octets " 1 " à " 15 " correspond aux coefficients d'un polynôme de degré 119 qui est multiplié par x, puis le polynôme obtenu est soumis à une division, modulo 2, par un polynôme générateur (x + x + 1), les coefficients du polynôme formant le reste de la division constituant les éléments binaires b 7 à bl du 16 e octet qui est complété par l'élément binaire de parité b 8 calculé sur ces éléments binaires b 7 à bl. Suivant une autre caractéristique, à la station centrale, il est prévu, entre la source d'information et le modem, un générateur de mots codes comprenant un générateur de parité commutable en service ou non dont la sortie est reliée à l'entrée d'un premier registre d'entrée décalable à droite et à gauche dont la sortie est reliée à l'opérande A d'un premier circuit arithmétique et logique dont l'entrée d'opérande B est sélectivement reliable à un premier registre de mémoire de coefficients de polynôme générateur et à un premier registre d'emmagasinage de reste intermédiaire de division polynômiale et dont la sortie F est reliée à l'entrée d'un premier registre tampon dont la sortie est sélectivement reliable à l'entrée du premier registre d'entrée, à l'entrée du premier registre d'emmaga- sinage et à l'entrée d'une première mémoire arrangée en blocs d'oc- tets adressable en écriture par des premiers pointeurs d'écriture de blocs et d'octets, et adressable en lecture par des pointeurs de lecture de blocs et d'octets, l'entrée du générateur de parité étant reliée à l'entrée de données du générateur et la sortie de la mémoire étant reliée à la sortie du générateur, lequel comprend encore un premier séquenceur, un premier circuit de sélection d'adressage des autres circuits, un premier compteur de boucle de division polynômia- le, un premier registre d'octet nul dont la sortie est reliable à la sortie du générateur. Suivant une autre caractéristique, la source d'information comporte une première unité de gestion à microprocesseur qui est relié par ses bus de données, d'adressage et de commande au généra- teur. Suivant une autre caractéristique, à la première mémoire, est associée une mémoire auxiliaire adressable en lecture et en lecture par les pointeurs de blocs de la première mémoire, chaque bloc de la mémoire auxiliaire comprenant deux éléments binaires dont le premier est mis à " 1 " pour chaque mot code, le 17 e octet exclus, complètement écrit dans la première mémoire et étant mis à " O " tandis que le second est mis à " 1 " pour chaque lecture complète d'un mot code. Suivant Une autre caractéristique, le pointeur de lecture de blocs de la première mémoire est sélectivement reliable à la sortie du générateur. Suivant une autre caractéristique, le générateur comprend enco- re un quatrième registre dont l'entrée est reliée à l'entrée de données du générateur et dont la sortie est reliée à l'entrée d'adressage de lecture de la mémoire intermédiaire, d'une part, et à l'entrée de chargement du pointeur de lecture de blocs. Suivant une autre caractéristique, dans le terminal de l'abonné utilisateur, il est prévu entre la partie réception du modem et l'unité de gestion du terminal, un récepteur de mots codes comprenant un détecteur d'erreur de parité, un second registre d'entrée décala- ble à droite et à gauche dont la sortie est relié à l'opérande A d'un second circuit arithmétique et logique dont l'entrée d'opérande B est sélectivement reliable à un second registre de mémoire de coeffi- cients de polynôme générateur, à un second registre d'emmagasinage de reste intermédiaire de division polynômiale et à la sortie d'un registre de mémoire de masque décalable à gauche, et dont la sortie F est reliée à l'entrée d'un second registre tampon dont la sortie est sélectivement reliable à l'entrée du second registre d'entrée, à l'entrée du second registre d'emmagasinage et à l'entrée d'une secon- de mémoire d'un bloc d'octets adressable en écriture et en lecture par un pointeur d'octets, l'entrée du second registre d'entrée étant reliée à l'entrée du récepteur et la sortie de la mémoire étant reliée à la sortie du récepteur, lequel comprend encore un second séquenceur, un second compteur de boucle de division polyn 8 miale, un second circuit d'adressage des-autres circuits, un registre auxiliai- re décalable à gauche dont l'entrée est sélectivement reliable à la sortie du second registre tampon et dont la sortie est sélectivement reliable à l'entrée d'opérande du second circuit arithmétique et logique et à la sortie du récepteur, un registre de mémoire d'indica- tion d'erreur dont l'entrée de données est reliée à la sortie du pointeur d'octets et l'entrée de commande est reliée à la sortie du circuit détecteur d'erreur de parité, et un comparateur dont une entrée est reliée à la sortie du pointeur d'octets et l'autre entrée à la sortie du registre de mémoire d'indication d'erreur et dont la sortie est reliée au second séquenceur. Suivant une autre caractéristique, le terminal comprend encore une seconde unité de gestion à microprocesseur qui est relié par ses bus de données, d'adressage et de commande au récepteur. Suivant une autre caractéristique, le terminal comprend encore un compteur de mots codes reçus qui est sélectivement reliable à l'entrée d'opérande B du second circuit arithmétique et logique. Dans la description qui va suivre, on se référera, pour identi- fier certains circuits de traitements numériques, à l'ouvrage techni- que "De la logique câblée aux microprocesseurs" par MM J-M Bernard, J Hugon et R Le Corvec, édité en 1979, en quatre tomes, aux éditions Eyrolles, dans la collection technique et scientifique des télécommunications (CNET-ENST). Il faut encore noter qu'avec le système de l'invention, les mots codes sont transmis sans identifications individuelles, ce qui évite d'avoir à associer à chaque mot code un octet affecté à l'identification qui, dans les systèmes connus, s'appelle l'octet d'indice ou de continuité, par exemple Ce gain d'un octet par mot code permet de mieux utiliser le milieu de transmission On verra, dans la suite, comment, dans la station émission, un compteur de mots codes envoyés et, dans le terminal, un compteur de mots codes reçus, Les caractéristiques de l'invention mentionnées ci-dessus, ain- si que d'autres, apparaîtront plus clairement à la lecture de la des- cription suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels: la Fig 1 est un bloc-diagramme général d'un système de trans- mission suivant l'invention, la Fig 2 est un bloc-diagramme plus détaillé du générateur de mots codes du système de la Fig 1, la Fig 3 est un blocdiagramme plus détaillé du récepteur de mots codes du système de la Fig 1, les Figs 4 a à 4 c forment, assemblées comme l'indique la Fig. 4 d, un organigramme illustrant le fonctionnement du générateur de la Fig 2, la Fig 5 est un organigramme illustrant la phase 1 du fonction- nement du récepteur de la Fig 3, les Fige 6 a et 6 b, assemblées comme l'indique la Fig 6 c, forment un organigramme illustrant la phase 2 du fonctionnement du récepteur de la Fig 3, la Fig 7 est un organigramme illustrant la phase 3 du fonction- nement du récepteur de la Fig 3, les Figs 8 a et 8 b, assemblées comme l'indique la Fig 8 c, forment un organigramme illustrant la phase 4 du fonctionnement du récepteur de la Fig 3, et les Figs 9 à il sont des organigrammes illustrant respective- ment les phases 5 à 7 du fonctionnement du récepteur de la Fig 3. Description générale du système (Fig 1) Le système de transmission de la Fig 1 comprend un concentra- teur S et un terminal d'abonné T relié par une ligne téléphonique L, laquelle peut être une ligne commutée du réseau téléphonique public. La station centrale S comprend une unité de gestion centrale UGC, un convertisseur parallèle/série CP 51, un convertisseur série/pa- rallèle CSP 1, un modem YI et un générateur de mots codes GEN. Le modem Yl est un modem classique conforme à l'avis V 23 du CCITT qui est relié à la ligne L et qui est capable de transmettre des informations à 1200 bauds vers le terminal T et d'en recevoir des informations à 75 bauds La sortie locale du modem Yl est reliée au convertisseur série- parallèle CSP 1 L'unité de gestion centrale UGC possède trois bus: le bus de données BUSSD, un bus d'adressage BUSSA et un bus de commande BUSSC Le générateur GEN est, d'une part, relié aux bus BUSSD, BUSSA et BUSSC pour échanger des informations avec l'unité de gestion centrale UGC, et, d'autre part, a une sortie parallèle reliée à l'entrée parallèle du convertisseur parallèle/- série CP 51 dont la sortie série est reliée à l'entrée série locale du modem Yl Le convertisseur CS Pl est relié aux trois bus de UGC. Le terminal T comprend une unité de gestion terminal UGT, un convertisseur série/parallèle CSP 2, un convertisseur parallèle/série CP 52, un modem Y 2 et un récepteur de mots codes REC. Le modem Y 2 est un modem classique conforme à l'avis V 23 du CCITT qui est relié à la ligne L et est capable de recevoir de la station S des informations à 1200 bauds et de lui transmettre des informations à 75 bauds La sortie locale du modem Y 2 est reliée à l'entrée série du convertisseur CSP 2 dont la sortie parallèle est reliée à l'entrée de données du récepteur REC Le récepteur REC est relié aux trois bus de l'unité de gestion terminale UGT, c'est à dire son bus de données BUSTD, son bus d'adressage BUSTA et son bus de commande BUSTC L'entrée locale du modem Y 2 est reliée à la sortie série du convertisseur CP 52, qui est par ailleurs relié aux trois bus de UGT. En pratique, les convertisseurs CP 51 et CSP 2 sont, de préféren- ce, respectivement constitués par la partie émission et la partie réception d'un circuit UART (Universal Asynchronous Receiver Transmit- ter) du type COM 2502 Les convertisseurs CP 52 et CS Pl sont, de préférence, des circuits UART du type ACIA 6850 MOTOROLA. Description du générateur GEN (Fig 2) Le générateur de mots codes GEN, Fig 2, comprend un séquenceur SQ 1 Il comprend encore un circuit générateur de parité GP dont l'entrée de données est reliée au bus BUSSD, dont l'entrée de commande P est reliée au séquenceur SQ 1 et dont la sortie est reliée à l'entrée d'un registre EMIS Le registre EMIS est à entrée et sortie parallèles, permet le décalage à gauche, quand son entrée de commande dg est activée, et le décalage à droite, quand son entrée dd est activée Les entrées dg et dd du circuit EMIS sont reliées au séquenceur SQI Le séquenceur SQ 1 est, de préférence, du type de celui qui est décrit dans l'ouvrage technique mentionné plus haut, Tome 3, pages 21 à 24 Le générateur de partita GP est, de préfé- rence, du type de celui décrit dans le même ouvrage, Tome 2, pages 51 à 53. La sortie du registre EMIS est reliée, d'une part, à la sortie OUTPUT du générateur GEN et, d'autre part, à l'entrée d'opérande A d'un circuit de calcul arithmétique et logique CA Ll Le circuit CALI comporte une entrée d'opérande B qui est reliée en parallèle aux sor- ties de trois registres NUL 1, GDEXI et RDEX 1 Le circuit CA Ll a une sortie EGAL 1 et une entrée de commande SELI qui sont reliées au séquenceur S Ql, et une sortie F reliée à l'entrée d'un registre Rl. La sortie du registre RI est reliée, premièrement, à l'entrée du circuit GP, deuxièmement, à l'entrée du registre RDEXI et, troisième- ment, à l'entrée d'une mémoire MS De plus, un registre X est relié au bus BUSSD. En pratique, le circuit CA Ll est, de préférence, constitué par l'ensemble de deux circuits du type 74181, commercialisé par exemple par la société Texas Instrument Un circuit semblable est décrit dans l'ouvrage précité, Tome 1, pages 94 à 96 Sa sortie EGAL 1 est à " 1 " quand les opérandes A et B sont égaux Dans le cas particulier d'utilisation, parmi les seize états possibles, l'entrée SE Ll ne prend que trois états: un état dans lequel la sortie F de CA Ll transmet à Rl le caractère appliqué à l'entrée A, un état dans lequel la sortie F transmet le caractère appliqué à l'entrée B et un état dans lequel la sortie F transmet le résultat de l'opération A O B, o A et B représentent respectivement les caractères appliqués aux entrées A et B. Le registre NULI est un registre de huit éléments binaires, qui sont tous nuls. Le registre GDEX 1 est un registre à huit éléments binaires qui contient les coefficients d'un polynome générateur G(x), qui, dans l'application présente, est: G(x) = x 7 + x 3 + 1 Autrement dit, le registre GDEX 1 contient le caractère 10001001. Le registre RDEX 1 est un registre de huit éléments binaires, dans lequel sont mis en mémoire les résultats intermédiaires de la division polynômiale effectuée au moyen du circuit CA Ll Initiale- ment, avant chaque division polynômiale, le registre RDEX 1 est remis à "O" par une entrée RAZ reliée au séquenceur SQ 1. La mémoire MS est organisée en seize blocs de seize octets chacun A la mémoire MS, est associée une mémoire auxiliaire MS' qui est organisée en seize blocs de deux éléments binaires chacun Ces deux éléments binaires forment des indicateurs AE et DOR d'état pour chaque bloc de la mémoire MS. Aux mémoires MS et MS', sont associés, pour l'écriture, deux compteurs d'adressage NMOTR 1 et NOCTR 1, et, pour la lecture, deux compteurs d'adressage NMOTE et NOCTE Le registre X est également utilisable pour adresser en lecture la mémoire MS', à la place du compteur NMOTE Le registre NM, qui contient la combinaison numérique , est associé au compteur NMOTE pour former un registre désigné par NUMMOT. En mode d'écriture, le registre NMOTR 1 permet l'adressage de l'un des seize blocs de MS et MS', tandis que le registre NOCTR 1 permet l'adressage d'un octet dans un bloc de MS En mode de lecture, le compteur NMOTE permet l'adressage de l'un des seize blocs de MS et MS', tandis que le registre NOCTE permet l'adressage d'un octet dans un bloc de MS On verra dans la suite, à l'occasion de l'émission de la séquence de resynchronisation, l'utilité du registre NUMMOT 1. Chaque fois que le 16 e octet d'un mot code vient d'être enregistré dans un bloc de la mémoire d'adresse NMOTR 1, à la même adresse, dans la mémoire MS', l'élément binaire AE est mis à " 1 ". Chaque fois qu'un mot code correspondant au bloc de la mémoire MS d'adresse NMOTE a été émis, à la même adresse, dans la mémoire MS', les éléments binaires AE et DOR sont respectivement mis à " O " et à " 1 ", et le compteur NMOTE est incrémenté Quand, au test de l'élément binaire AE à la nouvelle adresse NMOTE, il est trouvé égal à " O ", l'élément binaire DOR de même adresse est remis à " O ". Le générateur GEN comprend encore un registre CONTROL 1 capable d'enregistrer deux éléments binaires MP et DR, un registre ETAT 1 capable d'enregistrer deux éléments binaires MP et RV, un compteur COMPTI, un compteur ES Rl, un registre SYNC 1, un registre SYNC 2 et un registre NUL 2. Les entrées parallèles du registre CONTRO Li sont reliées au bus BUSSD Dans ce registre, l'élément binaire MP permet de sélecter le mode de fonctionnement du générateur GEN Si MP = 1, le générateur GEN applique la procédure suivant l'invention; si MP = 0, le généra- teur GEN n'applique pas la procédure et est donc transparent L'élé- ment DR permet à l'unité de gestion UGC de formuler une demande de répétition Si DR = 0, le générateur GEN fonctionne en fonction des 1 O octets reçus dans le circuit GP de l'unité UGC; si DR = 1, il déclenche, de plus, une procédure de répétition qui sera décrite plus en détail dans la suite. Les sorties parallèles du registre ETA Tl peuvent être lues par l'unité UGC Dans ce registre, l'élément binaire MP est la copie de l'élément binaire MP du registre CONTROL 1, tandis que l'élément binaire RV indique, lorsqu'il est à 1, que le registre EMIS est libre pour recevoir un caractère du bus BUSSD, à travers le circuit GP. Le compteur COMPTI a son entrée reliée au séquenceur S Ql qui lui transmet des impulsions de séquencement permettant de compter le nombre des boucles de traitement Le compteur ESR, qui peut être constitué par l'ensemble de deux bascules d'états, a également son entrée reliée au séquenceur S Ql Quand le contenu du compteur ESR est différent de 0, il indique que la séquence de resynchronisation est à émettre ou en cours d'émission. Le registre SYN Cl est un registre à huit éléments binaires qui contient, par exemple, l'octet SYN du code N O 5 du CCITT, le registre SYNC 2 est un registre à huit éléments binaires qui contient, dans l'exemple décrit, le même octet SYN et le registre NUL 2 est un registre à huit éléments binaires qui sont tous nuls Les sorties des registres SYN Cl, SYNC 2 et NUL 2 peuvent être sélectivement reliées à la sortie OUTPUT sous la commande du séquenceur S Ql. Enfin, le générateur GEN comprend un système de sélection SLS des différents registres ETAT 1, CONTROL 1, EMIS et X, ce système SLS fonctionnant à partir des bus d'adresse BUSSA et de commande BUSSC, d'une manière classique. La sortie OUPUT est reliée à l'entrée de données du convertis- seur CP Sl Par ailleurs, le convertisseur CP Sl a une sortie de commande ACS qui au niveau haut indique que le convertisseur peut être chargé et une entrée de commande CHS qui, au niveau haut, active le chargement dans le convertisseur, de l'information présente sur la sortie OUTPUT du générateur GEN Dès que le convertisseur est chargé, sa sortie ACS passe au niveau bas tant que les éléments binaires chargés n'ont pas tous été transmis en série vers l'entrée locale du modem Yl. Description du récepteur REC (Fig 3) Devant le récepteur REC, le convertisseur CSP 2 a une sortie parallèle, une sortie de commande CP, une entrée de commande SELT et une sortie de détection d'erreur de parité EP. Le récepteur de mots codes REC comporte un séquenceur SQ 2, analogue au séquenceur SQ 1 de GEN Il a une entrée de données INPUT reliée à la sortie parallèle du convertisseur CSP 2, une entrée CP reliée à une sortie de commande de CP 52, une sortie de commande SELT vers CSP 2 et une entrée de signal EP reliée à une sortie correspon- dante du convertisseur CSP 2. Le signal CP à l'entrée CP est mis au niveau haut par CSP 2 quand ce dernier a reçu un caractère complet Le signal SELT au niveau haut à la sortie SELT a pour effet de valider la sortie paral- lèle de CSP 2 ainsi que de ramener le signal CP à l'état bas Quand le signal SELT n'est pas au niveau haut, la sortie parallèle de CSP 2 est portée à haute impédance Le signal EP, à l'entrée EP, est au niveau haut quand le caractère tansmis par CSP 2 à REC est affecté d'une erreur de parité. L'entrée INPUT, à laquelle sont successivement appliqués les caractères reçus du concentrateur S, est reliée à l'entrée d'un re- gistre à décalage REG à entrée et sortie parallèles La sortie du registre REG est reliée, d'une part, à l'entrée d'opérande A d'un circuit arithmétique et logique CAL 2 et, d'autre part, au bus de données BUSTD de l'unité UGT Le registre REG a une entrée dg de commande de décalage à gauche et une entrée dd de commande de décalage à droite, qui sont reliées au séquenceur SQ 2. Le circuit CAL 2, qui est d'un type identique au circuit CAL 1, a son entrée d'opérande B reliée aux sorties de sept registres NUMMOT 2, MASQ, SYNC 3, SYNC 4, GDEX 2 et RDEX 2 Sa sortie F est reliée à l'entrée d'un registre R 2 dont la sortie est reliée, premièrement à l'entrée du registre REG, deuxièmement à l'entrée d'un registre XP/NM, troisiè- mement, à l'entrée du registre RDEX 2 et, quatrièmement à l'entrée de données d'une mémoire MT Le circuit CAL 2 a une entrée de commande SEL 2 et une sortie EGAL 2 dont les fonctions sont respectivement identiques à celles de l'entrée de commande SEL 1 et de la sortie EGAL 1 de CAL 1 Elles sont reliées au séquenceur SQ 2 Le registre XP/NM a sa sortie, d'une part, reliée à l'entrée d'opérande A de CAL 2 et, d'autre part, à la sortie vers le bus BUSTD Il comporte une entrée de commande dg de décalage à gauche reliée au séquenceur SQ 2. La mémoire MT est organisée en octets, avec une capacité minimale de quinze octets La sortie de la mémoire MT est reliée au bus BUSTD et une de ses entrées d'adressage est reliée à la sortie d'un compteur, modulo 16, NOCT tandis que l'autre est reliée à un circuit de sélection SLT La sortie du compteur NOCT est également reliée, d'une part, à l'entrée de signal d'un registre ADRPF et d'autre part, à la première entrée d'un comparateur COMPA La seconde éntrée du comparateur COMPA est reliée à la sortie du registre ADRPF et sa sortie EGAL 3 est reliée au séquenceur SQ 2. Le compteur NUMMOT 2 est, en pratique, formé d'un registre de quatre éléments binaires dont le contenu est constant et égal à 0100 correspondant aux éléments binaires b 8 à b 5 et un compteur X, modulo 16, représentant les éléments binaires b 4 à bl et effectuant le comptage des mots codes reçus La partie X de NUMMOT 2 comporte une entrée de remise à zéro RAZ et une entrée de signal + 1. Le registre MASQ est un registre à huit éléments binaires qui comporte huit entrées parallèles, une entrée de commande de charge- ment direct L et une entrée de décalage à gauche dg, qui sont reliées au séquenceur SQ 2 Comme on le verra dans la suite, le registre MASQ est utilisé dans la phase de correction. Les registres SYNC 3, SYNC 4 et GDEX 2 sont des registres dont les contenus sont respectivement identiques à ceux des registres SYNC 1, SYNC 2 et GDEX 1 Le registre RDEX 2 est un registre identique à RDEX 1, mais dans lequel sont mis en mémoire les résultats de la division polynomiale effectuée au moyen du circuit CAL 2. Le circuit de réception REC comprend encore une bascule 1 PF dont l'entrée est reliée à l'entrée EP et qui est mise à " 1 " lorsqu'un caractère provenant du convertisseur CSP 2 est signalé avec erreur de parité, une bascule 2 PF dont l'entrée est également reliée à l'entrée EP et qui est mise à " 1 " lorsqu'un caractère provenant de CSP 2 est signalé avec erreur de parité et que la bascule 1 PF est déjà à 1 " 1 - Il comprend encore un registre de contrôle CONTROL 2 dont l'en- trée d'écriture est reliée au bus BUSTD et qui contient notamment un élément binaire MP qui, à " O ", commande le fonctionnement sans procédure et, à " 1 ", le fonctionnement avec procédure, c'est à dire notamment avec protection contre les erreurs Il comporte aussi un registre ETAT 2 dont la sortie de lecture est reliée au bus BUSTD et qui comprend notamment les éléments binaires MP, EP, CP, DR et DD En mode sans procédure, l'élément binaire EP permet d'indiquer s'il y a une erreur de parité et l'élément CP est utilisé pour signaler un caractère présent dans REG En mode avec procédure, l'élément binaire DR indique un état de demande de répétition et l'élément binaire DD indique que des données sont disponibles dans la mémoire MT, c'est à dire qu'un mot code correct a été reçu. Enfin, le récepteur REC comprend un compteur COMPT 2 qui, comme COMPT 1, est utilisé dans la phase de division polynômiale. Le circuit SLT, déjà mentionné plus haut, permet, outre l'adres- sage en lecture de la mémoire MT, d'une manière plus générale, la sélection des registres du récepteur REC Il fonctionne à partir des bus d'adresse BUSTA et de contrôle BUSTC de l'unité de gestion terminale UGT. Fonctionnement du système Transmission sans procédure Initialement, dans GEN et dans REC, l'élément binaire MP des registres CONTROL 1 et CONTROL 2 est à " O ", ce qui implique que la transmission est faite sans procédure Donc, l'entrée P du circuit GP est à " 1 " et le circuit GP transmet successivement, après calcul de parité, vers la sortie OUTPUT, à travers le registre EMIS, les caractères qui lui sont transmis sur le bus BUSSD. Démarrage de la transmission avec procédure Le mode de transmission sans procédure est utilisé pour déclen- cher, dans le récepteur REC du terminal T, l'activation de la mise en oeuvre de la réception des mots codes transmis avec procédure Ainsi, le concentrateur S commence par transmettre, sans procédure, une séquence d'octets prédéterminée, telle que la séquence ESC, 3/A, 6/9, 4/4, désignée ci-après plus simplement par séquence DIR. Dans le récepteur REC, l'élément binaire MP du registre CONTROL- 2 est encore à "O" La sortie du registre REG est directement reliée au bus BUSTD Donc, la séquence DIR est appliquée directement à l'unité de gestion UGT Quand l'unité UGT a reconnu cette séquence DIR, elle met à " 1 " l'élément binaire MP dans CONTROL 2 et fait répondre, par le convertisseur CP 52, le modem Y 2, le modem Y 1 et le convertisseur CSP 1, à l'unité de commande UGC, une autre séquence d'octets prédéterminée, telle que la séquence ESC, 3/A, 7/3, plus un octet de status du mode de fonctionnement du terminal, désignée ci-après plus simplement par séquence AR, qui sert d'accusé de réception L'octet de status du mode de fonctionnement du terminal a une configuration dans laquelle un élément binaire de rang ou poids déterminé, tel que b 3, est à " 1 " indiquant que la procédure est maintenant active dans le terminal Les autres éléments binaires de l'octet de status, à part l'élément de parité b 8, peuvent constituer des informations sur d'autres fonctions du terminal. A la réception de la séquence AR, l'unité UGC met à " 1 " l'élément binaire MP du registre CONTROL 1 de GEN. Fonctionnement du générateur GEN, organigrammes des Figs 4 a à 4 c Pour la description du fonctionnement du générateur GEN, Fig. 2, on pourra se reporter aux organigrammes des Figs 4 a à 4 c qui décrivent notamment les séquences de fonctionnement suivantes: trans- mission d'un caractère de UGC jusqu'à la mémoire MS, division d'un caractère transmis, envois successifs en ligne des seize premiers octets d'un mot code, fonctionnement après la transmission du 16 e caractère d'un mot code, envoi de la séquence de resynchronisation après une demande de répétition de la part du terminal. Transmission d'un caractère de UGC à MS L'unité UGC teste l'élément binaire RV qui doit se trouver à " 1 " pour qu'un octet soit transmis à GP par BUSSD Par ailleurs, on rappelle que le séquenceur SQ 1 connait, à l'aide du compteur NMOTR 1, la première adresse de la mémoire MS pour laquelle AE et DOR sont égaux à " O ". L'unité UGC transmet alors un caractère de sept éléments binai- res, que l'on supposera pour l'instant non nul, par le bus BUSSD vers le circuit GP L'élément binaire de parité b 8 est calculé dans GP et ajouté aux sept premiers pour former un octet qui est transmis au registre EMIS L'élément binaire RV est mis à " O " par SQ 1 pour interdire l'arrivée d'un nouvel octet SQ 1 sélectionne les contenus des registres EMIS et NU Ll comme opérandes A et B Je 'AL 1 Le résultat de non égalité est testé par SQ 1 qui, par SE Ll, sélectionne dans CALI l'opération F = A, puis le chargement de la sortie F dans le registre R 1 Le contenu du registre Ri est alors chargé dans la mémoire MS à l'adresse courante NMOTR et NOCTR A noter que pendant ces dernières opérations, le contenu du registre EMIS est resté inchangé. Si le caractère transmis par UGC était nul et qu'il correspond au premier octet à former dans un mot code, l'égalité A = B détectée dans SQ 1 fait que ce dernier remet RV à " 1 " et ne charge pas MS. Division des caractères transmis d'un mot code A la suite du chargement dans la mémoire MS du 1 er octet d'un mot code, commence sa division par le polyn 8 me générateur A cet effet, SQ 1 sélectionne le contenu du registre RDEX 1, nul à ce moment, comme opérande B, puis l'opération F = A 6 B et, par ailleurs charge le compteur COMPT 1 à la valeur " 8 " Puis SQ 1 charge le résultat F dans R 1, désactive l'entrée P de GP pour inhiber le calcul de parité et charge R 1 dans le registre EMIS à travers le circuit GP L'élément binaire b 8 du contenu de EMIS est ensuite testé par SQ 1 S'il est égal à " 1 ', SQ 1 sélectionne les contenus de EMIS et du registre GDEX 1 comme nouveaux opérandes A et B du circuit CA Ll, puis l'opération F = A p B, puis charge le résultat dans R 1, puis à nouveau dans EMIS Un décalage à gauche, avec insertion d'un " O " en bl est alors appliqué au registre EMIS Si, dans le test précédent de l'élément binaire b 8 du contenu de EMIS, il avait été trouvé égal à " O ", le décalage à gauche indiqué ci-dessus aurait été directement effectué Puis le compteur COMPTI est décrémenté d'une unité et l'élément binaire b 8 de EMIS est à nouveau testé, et ainsi de suite, jusqu'à ce que le contenu du compteur COMPT 1 soit nul. A ce moment, Fig 4 c, le compteur NOCTR 1 est incrémenté, puis son contenu est testé. S'il est inférieur à " 16 ", SQ 1 sélectionne le contenu de EMIS comme opérande A de CAL 1, puis l'opération F = A, puis charge le résultat dans R 1, puis dans le registre RDE Xl, puis valide le calcul de parité dans GP et remet RV à " 1 ", ce qui autorise la transmission d'un nouveau caractère de UGC à EMIS. Si le contenu du compteur NOCTR 1 est trouvé égal à " 16 ", le contenu de EMIS est décalé à droite en commandant la commande dd, avec insertion d'un " O " en b 8 Puis SQ 1 sélectionne le contenu de EMIS comme opérande A, puis l'opération F = A, puis la validation du calcul de parité dans GP, puis le chargement du résultat de F dans R 1, puis le transfert du contenu de R 1 dans EMIS à travers le circuit GP qui calcule l'élément binaire de parité b 8 du 16 e octet du mot code Puis SQ 1 sélectionne l'opération F = A, puis le chargement du résultat de F, à travers R 1, dans MS à l'adresse courante NMOTR 1 et NOCTR 1 = 16 Puis l'élément binaire AE de MS' est, à l'adresse NMOTR 1, mis à " 1 ", indiquant que les seize premiers octets d'un mot code sont dans la mémoire MS Puis le compteur NOCTR 1 est remis à " 1 " et le compteur NMOTR 1 est incrémenté Enfin, l'élément RV est mis à " 1 " autorisant l'insertion d'un nouveau caractère de sept éléments binaires de UGC dans EMIS. Envoi des octets du mot code, en l'absence de demande de répétition (Fig 4 a) En l'absence de demande de répétition l'élément binaire DR est égal à " O " Le séquenceur SQ 1 teste l'entrée ACS que l'on va supposer à " 1 " ce qui indique que le générateur GEN est autorisé à émettre vers CP 51 Puis, à l'adresse NMOTE, on teste si AE est égal à " 1 ", le test de DOR n'ayant ici pas de sens puisqu'il ne s'agit pas d'une demande de répétition, puis le contenu de ESR qui, pour la même raison, est trouvé égal à " O ". Fonctionnement pour l'envoi des seize premiers caractères Le contenu du compteur NOCTE est testé et trouvé inférieur à " 17 ", ce qui entraîne le chargement successif dans CP Sl des seize premiers octets du mot code de la mémoire dont l'adresse est NMOTE et NOCTE, NOCTE étant incrémenté à chaque chargement. Envoi du dix-septième caractère Quand le contenu du compteur NOCTE est trouvé égal à " 17 ", le contenu du registre NUL 2 est chargé dans CP Sl, c'est à dire que le 17 e caractère du mot code est transmis Puis, dans MS', l'élément binaire DOR de l'adresse NMOTE est mis à " 1 " tandis que l'élément binaire AE de même adresse est remis à "O" De plus, le compteur NOCTE est remis à " 1 " et le compteur NMOTE est incrémenté L'élément AE de l'adresse courante NMOTE est testé S'il est trouvé égal à "O", l'élément binaire DOR de même adresse est mis à "O". Fonctionnement en cas de demande de répétition On suppose ici qu'un mot code a été mal reçu dans le terminal T qui a demandé sa répétition au concentrateur S Tout d'abord, il faut noter que la partie X du compteur NUMMOT 2 du terminal compte, modulo 16, les mots codes reçus Donc l'unité UGT sait donner un numéro à chaque mot code, ce numéro correspondant à son adresse NMOTE dans la mémoire MS du générateur GEN. Pour déclencher la répétition, l'unité UGT transmet au concen- trateur S une séquence: NAK, NUMMOT, o NAK est le caractère corres- pondant du code N O 5 du CCITT et NUMMOT est le contenu du compteur NUMMOT 2, plus la parité, ce contenu identifiant le mot mal reçu. Dès réception de cette demande, l'unité UGC charge les quatre éléments binaires de poids faibles du caractère NUMMOT reçu dans le registre X par le bus BUSSD, puis met à " 1 " l'élément binaire DR du registre CONTROL 1 On rappelle, par ailleurs, que, dans la mémoire MS', pour chaque mot code émis, l'élément binaire DOR est mis à " 1 " et l'élément binaire AE à "O". Comme l'illustre l'organigramme de la Fig 4 a, SQ 1 procède en- suite au test de l'élément binaire DR qui est trouvé égal à " 1 ", ce qui entraîne le test de l'élément binaire DOR à l'adresse X SQ 1 fait adresser MS' par le registre X Si DOR est à " 1 ", cela signifie que le mot code d'adresse X fait effectivement partie du domaine répé- table On verra dans la suite d'autres cas particuliers. Après ce test supposé positif, le contenu du registre X est chargé dans le registre pointeur NMOTE SQ 1 met le compteur ESR à la valeur " 1 ", charge " 1 " dans le pointeur NOCTE et remet à "O" l'élément binaire DR Si le test a été négatif, le contenu du registre NMOTE est inchangé, mais SQ 1 met aussi ESR à " 1 ", charge " 1 " dans NOCTE et remet DR à "O". On teste ensuite si le générateur GEN peut émettre, c'est à dire, comme précédemment, si l'entrée ACS est à " 1 ", puis à l'adresse NMOTE si l'élément binaire DOR est à " 1 " ou l'élément binaire AE à " 1 " Le test précédent étant supposé positif, on teste ESR qui est trouvé à " 1 " ce qui entraîne la sélection du chargement du contenu du registre SYNCI dans le convertisseur CP 51 par OUTPUT, puis la mise du contenu de ESR à " 2 " Puis, au cours du déroulement du programme d'émission suivant, le séquenceur SQ 1 teste encore l'élément binaire DR qui est trouvé à "O", puis l'entrée ACS, DOR ou AE à " 1 ", ESR à " 2 ", ce qui entraîne la sélection du chargement du contenu du registre SYNC 2 dans CP 51 et la mise à " 3 " de ESR Au déroulement suivant du programme d'émission, on trouve ESR = " 3 " ce qui entraîne la sélection du chargement du contenu du registre NUMMOT 1 dans CP 51, c'est à dire du numéro du mot code émis ce qui doit servir au terminal à réenchainer les mots codes Enfin, ESR est remis à "O" On se retrouve alors dans le cas de l'envoi du mot code en l'absence de demande de répétition décrit plus haut. On notera qu'une fois terminée l'émission du mot code d'adresse NMOTE, que le pointeur NMOTE ait été chargé à partir du registre X ou que son contenu soit resté inchangé, ce pointeur est incrémenté normalement ce qui, veut dire que l'on émet les mots codes suivants, qui ont éventuellement déjà été émis. Successions des lectures et écritures dans MS Comme l'indiquent les organigrammes des Figs 4 a à 4 c, chaque lecture pour envoi d'un octet par CPSI, que ce soit un octet de mot code ou un octet de séquence de resynchronisation, est éventuellement suivie d'une écriture d'un octet provenant de UGC dans MS et d'un traitement de division. Dans le cas o après un envoi, le test des éléments binaires AE et DOR de MS' à l'adresse NMOTR 1 et celui de RV donne un résultat égal à " 1 ", l'écriture n'a pas lieu et on revient au début du programme d'envoi. Fonctionnement au démarrage de la transmission avec procédure Dans ce cas, aucune séquence spéciale de synchronisation n'est requise, l'échange des messages DIR et AR indiquant clairement que le premier octet, non nul, reçu par le terminal T, après cete échange, est le premier octet du premier mot code. Arrêt de la transmission avec procédure Pour arrêter la transmission avec procédure, l'unité UGC fait envoyer la séquence ESC, 3/A, 6/A, 4/4, cette séquence étant bien entendu traitée dans le générateur GEN Après avoir reçu cette s&équence, l'unité UGT remet l'élément binaire MP du registre CONTROL 2 à " O ", et le terminal T renvoie une séquence AR dans laquelle l'octet de status a son élément binaire b 3 à "O" L'UGC, recevant cette séquence, remet à "O" l'élément binaire MP de CONTROL 1. Fonctionnement du récepteur REC Au moment initial de la transmission, le récepteur fonctionne sans protection contre les erreurs Quand le signal CP de CSP 2, indi- quant un caractère présent, passe au niveau haut, le signal SELT passe à " 1 " et CSP 2 valide des sorties et remet CP à "O". Le registre REG est alors chargé par l'octet affiché aux sorties de CSP 2 et le signal EP, tel qu'il est transmis par CSP 2, est * répété dans le registre ETAT 2 pour y constituer l'élément binaire EP. Ensuite, le signal SELT est remis à "O" et l'élément binaire CP du registre ETAT 2 est mis à " 1 ". Le registre REG est lu, à travers le bus BUSTD, par l'unité UGT et l'élément CP est remis à "O". Ce cycle se poursuit jusqu'à ce que l'unité UGT reconnaisse le message DIR et qu'elle mette l'élément binaire MP à " 1 " On passe alors au mode de fonctionnement avec procédure de protection contre les erreurs Ce mode de fonctionnement comporte sept phases. Phase 1 (Fig 5) Cette phase consiste à rechercher le premier caractère non nul reçu et chargé par CSP 2 dans REG Ce caractère est alors le premier octet du mot code attendu, ce qui déclenche la phase 2. Comme le montre l'organigramme de la Fig 5, le séquenceur SQ 2 sélectionne les contenus de REG et de NUL 3 comme opérandes A et B du circuit CAL 2 Quand le premier octet non nul est reçu, la sortie EGAL 2 passe à "O" ce qui entraîne que SQ 2 charge " 1 " dans le compteur NOCT et donc le récepteur passe en phase 2. Phase 2 (Figs 6 a et 6 b) Dans cette phase, on teste l'état de l'élément binaire EP En cas d'erreur de parité, la bascule 1 PF et, éventuellement, la bascule 2 PF sont au travail tandis que le registre ADRPF est chargé de la va- leur atteinte par le compteur NOCT au moment du changement d'état de 1 PF. Le contenu de REG est transféré dans la mémoire MT à l'endroit pointé par le compteur NOCT, puis ce compteur est incrémenté Pour réaliser cette opération, SQ 2 sélectionne le contenu de REG comme opérande A dans CAL 2, puis l'opération F = A, puis le résultat de F est chargé dans le registre R 2, puis dans MT à l'adresse NOCT. Le même contenu de REG est ensuite soumis à la division polynômiale par le polyn 8 me G(x) et le reste de cette division est mémorisé dans le registre RDEX 2 Lorsque le contenu de NOCT atteint la valeur " 16 "; le récepteur passe en phase 3. Ces opérations sont effectuées de la manière suivante Le contenu de REG étant toujours l'opérande A de CAL 2, SQ 2 sélectionne le contenu de RDEX 2 comme opérande B, puis l'opération F = A(B Par ailleurs, le compteur COMPT 2 est chargé à la valeur " 8 " Ensuite, le résultat de F est chargé dans le registre R 2, puis dans le registre REG. Si l'élément binaire b 8 du contenu de REG est égal à " 1 ", les contenus de REG et de GDEX 2 sont alors choisis comme opérandes A et B de CAL 2, o l'opération F = A O B est effectuée Puis le résultat de F est chargé dans R 2, puis dans REG Ensuite on procède par dg à un décalage à gauche du contenu de REG et un " O " est inséré comme élé- ment binaire bl. Si l'élément binaire b 8 du contenu de REG était égal à " O ", au lieu d'être un " 1 " comme on l'a supposé ci-dessus, on passe directe- ment au décalage à gauche mentionné ci-dessus. Enfin le compteur COMPT 2 est décrémenté Le test de ce compteur est alors effectué Tant que son contenu est différent de "O", on re- trouve le fonctionnement précédent Quand son contenu passe à "O", l'opération F = A est sélectionnée dans CAL 2, puis le résultat de F est chargé dans R 2, puis de R 2 dans le registre RDEX 2. On teste alors le contenu du pointeur NOCT S'il n'est pas égal à " 16 ", on revient au début de la phase 2 Quand il devient égal à " 16 ", on passe en phase 3, comme déjà indiqué ci-dessus. Phase 3 (Fig 7) Dans cette phase le traitement de l'erreur de parité est identi- que à celui de, la phase 2 L'algorithme de la division est appliqué à cet octet " 16 ", mais l'octet lui-même n'est pas mis en mémoire MT. Seul le reste de la division, c'est à dire le reste final, est conservé. Le 16 e caractère est normalement chargé dans le registre REG, puis il y est décalé à gauche, pour supprimer l'élément binaire de parité, en commandant l'entrée dg, et un "O" est inséré en bl Puis les contenus de REG et de RDEX 2 sont sélectionnés comme opérandes A et B de CAL 2, et l'opération F = A B est commandée Le résultat de F est chargé dans R 2, puis dans REG dont le contenu est décalé à droite, en commandant l'entrée dd, et un " O " 1 est inséré en b 8. L'opération F = A est ensuite sélectionnée, puis le résultat de F est chargé dans R 2, puis dans RDEX 2 C'est ensuite le passage en phase 4. Phase 4 (Figs 8 a et 8 b) Cette phase correspond à la réception de l'octet " 17 " d'un mot code Suivant les valeurs de l'octet " 17 ", du reste contenu dans le registre RDEX 2 et du nombre de caractères reçus avec parité fausse, un des trois traitements A, B ou C suivants est effectué. A Le caractère " 17 " est nul, le contenu de RDEX 2 est nul et il n'y a pas eu de parité fausse, c'est à dire que les bascules 1 PF et 2 PF sont à " O ". La partie X de NUMMOT 2 est incrémentée, les bascules 1 PF, 2 PF, les registre ADRPF, MASQ et RDEX 2 sent réinitialisés à " O ", le pointeur NOCT est initialisé à " 1 " et l'élément binaire DD du registre ETAT 2 est mis à " 1 ". L'unité UGT doit alors lire les quinze octets d'informa- tion disponibles dans la mémoire MT avant qu'un nouveau caractère soit transmis par CSP 2. B Le caractère " 17 " est nul, le contenu de RDEX 2 est diffé- rent de " O " et il n'y a qu'une seule parité fausse, avec 1 PF à " 1 " et 2 PF à " O " Il s'ensuit une exécution de l'algorithme de recherche d'un élément binaire faux. Le résultat de cet algorithme est de fournir au pointeur NOCT l'adresse mémoire de l'octet erroné ainsi que, dans le registre MASQ, un masque pour la correction. L'égalité entre NOCT et le contenu de ADRPF permet alors d'effectuer la correction et le traitement se poursuit comme en A ci-dessus Dans le cas contraire, une demande de répétition est demandée. En effet, le rang de l'élément binaire erroné dans la suite S' des coefficients du polynôme S'(x) est donné par la valeur de l'indice p, telle de xp = R'(x) modulo G(x). Toutefois, si cet élément binaire n'appartient pas à l'oc- tet dont la parité est mauvaise, la correction n'est pas effectuée et la répétition demandée On effectue alors le traitement C suivant. C Le caractère " 17 " est nul et il y eu plusieurs parités fausses, avec la bascule 2 PF à " 1 ", ou bien le caractère " 17 " est différent du contenu de NUL 3, ou encore on a le résultat NOCT différent de ADRPF mentionné ci-dessus en B, ou encore le caractère " 17 " est nul, la bascule 1 PF est à " 1 ", mais RDEX 2 est nul, ou, enfin, la caractère " 17 " est nul, la bascule 1 PF est à "O" et RDEX 2 n'est pas nul. Le contenu du registre NUMMOT 2 est alors chargé dans le registre XP/NM, l'élément binaire DR du registre ETAT 2 est mis à " 1 ". Les bascules 1 PF, 2 PF, et les registres ADRPF, MASQ et RDEX 2 sont réinitialisés Le récepteur REC passe alors en phase 5. L'émission de la demande de répétition est effectuée par l'unité UGT qui dispose dans le registre NM du caractère contenant le numéro du mot code à répéter A cet effet, l'unité UGT scrute périodiquement l'élément binaire DR du registre ETAT 2 En variante, le passage à l'état " 1 " de DR pourrait engendrer une interruption de programme vers UGT. Phase 5 (Fig 9) Dans cette phase, le récepteur est en recherche du premier caractère de la séquence de resynchronisation, c'est à dire après l'envoi d'un demande de retransmission, du caractère SYN. Lorsque le caractère SYN, c'est à dire celui dont le contenu est dans le registre SYNC 3, est détecté, l'élément binaire DR est remis à "O" et le recepteur passe en phase 6. Phase 6 (Fig 10) Dans cette phase, on compare le caractère reçu avec le contenu du registre SYNC 4 pour retrouver le second caractère SYN de la séquence de resynchronisation. S'il y a égalité, le récepteur passe en phase 7, sinon l'élé- ment binaire DR de ETAT 2 est remis à " 1 " et il y a retour en phase 5. Phase 7 (Fig 11) Dans cette phase, le caractère reçu doit être identique au contenu du registre NUMMOT 2 Si c'est le cas, le dispositif passe en phase 1, sinon l'élément binaire DR est mis à " 1 " et il y a retour en phase 5. Résumé du fonctionnement dans le terminal Dans le récepteur REC, comme le font apparaître en détail la Fig 3 et la Fig 5 et suivantes, les éléments de décision concernant le traitement d'un mot code sont les suivants: configuration du 17 e octet reçu, nombre des octets " 1 " à " 16 " reçus affectés d'une erreur de parité, valeur des coefficients du polynôme R'(x) constituant le reste de la division polyn 8 miale dans REC. La suite S' des éléments binaires formés des octets " 1 " à " 15 " e reçus et des éléments binaires bl à b 7 du 16 octet reçu correspond aux coefficients d'un polyn 8 me S'(x) Le polynôme S'(x) est égal au polynôme S(x) correspondant au mot code émis, en cas d'absence d'erreur de transmission Les coefficients de R'(x) sont nuls seule- ment si S'(x) est un multiple du polynôme générateur G(x), donc en particulier lorsque S'(x) = S(x). Trois traitements sont possibles: 1 le mot code reçu est correct, c'est à dire: octet " 17 " = NUL, aucun octet n'est affecté d'une erreur de parité, 1 PF = " O ", R'(x) = " O ", la numérotation des mots codes reçus est mise à jour dans NUMMOT 2 et l'autorisation d'exploitation des octets " 13 à " 15 " est donnée à UGT. 2 le processus de correction est engagé si: octet " 17 = NUL, un seul parmi les octets " 1 " à " 16 " est affecté d'une erreur de parité, 1 PF = " 1 " et 2 PF = " O ", R'(x) est différent de NUL, le rang de l'élément binaire erroné dans la suite S' des coefficients du polyn 8 me S'(x) est donné par la valeur de l'indice y, telle que xp = R'(x), modulo G(x), toutefois, si cet élément binaire n'appartient pas à l'octet dont la parité est mauvaise et dont l'identité est notée dans ADRPF, la correction n'est pas effectuée et une demande de répétition est envoyée par UGT. 3 dans les autres cas, une demande de répétition est effectuée et les cas particuliers suivants peuvent alors de produire: a) la demande de répétition n'a pas été reconnue par UGC, b) la transmission de la séquence de resynchronisation a été perturbée et cette dernière n'a pas été reconnue dans le récepteur REC, c) le numéro du mot code inclus dans la séquence de resynchroni- sation ne correspond pas au numéro du mot code dont la répétition a été demandée. Les cas a) et b) sont traités par renouvellement de la demande de répétition lorsqu'environ 1 120 ms après le début d'émission la réception des deux premiers octets SYN n'a toujours pas été détectée. L'UGT comporte à cet effet une base de temps appropriée. Dans le cas c), le renouvellement de la demande de répétition s'effectue aussitôt. Domaine répétable La notion de domaine répétable a été mentionnée plus haut dans la description du fonctionnement du générateur GEN en cas de demande de répétion On appelle domaine répétable l'ensemble des mots codes encore présent dans la mémoire MS et qui ont été émis entièrement, c'est à dire pour lesquels l'élément binaire DOR est à " 1 " Ce domaine comprend au plus quinze mots codes. Les différents cas pouvant se présenter sont les suivants: le domaine répétable est vide, i) s'il y a un mot code en cours d'envoi, cet envoi est inter- rompu dès la réception du caractère NAK, le générateur GEN envoie la séquence de resynchronisation, avec comme numéro de mot, celui du mot dont l'envoi a été interrompu et reprend à son début l'envoi de ce mot code, ii) si aucun mot code n'est en cours d'émission, mais s'il existe un mot code à émettre, GEN envoie la séquence de resyn- chronisation avec comme numéro de mot, celui du mot à émettre et commence la transmission de ce dernier, iii) si aucun mot code n'est en cours de transmission et s'il n'existe pas de mot code à émettre, UGC garde en mémoire la demande de répétition et la traitera comme mentionné ci- dessous en ii) du cas du domaine répétable non vide, le domaine répétable n'est pas vide, i) le mot code dont la répétition est demandée appartient au domaine répétable, si un mot code est en cours d'envoi, celui-ci est interrompu dès réception du caractère NAK et GEN envoie la séquence de resynchronisation, puis reprend l'envoi des mots codes à partir de celui dont la répétition a été demandée, ii) le mot code dont la répétition est demandée n'appartient pas au domaine répétable, si l'envoi d'un mot code est en cours, celui-ci est interrom- pu dès réception du caractère NAK et GEN envoie la séquence de resynchronisation avec, comme numéro de mot code, celui du mot dont l'envoi a été interrompu, puis reprend au début l'en- voi de ce dernier, si aucun envoi n'est en cours, le traitement s'effectue comme mentionné en ii) et iii) du cas du domaine répétable vide. Dans la pratique, les circuits composants du générateur GEN et du récepteur REC, c'est à dire les registres, les mémoires et les cir- cuits de calcul arithmétique et logique peuvent être directement constitués par des composants des microprocesseurs des unités de gestion UGC et UGT, et leurs séquenceurs et circuits de sélection réalisés sous la forme de logiciels de ces microprocesseurs. REVENDICATIONS 1) Système de transmission asynchrone, en particulier pour systèmes de vidéotex interactifs, dans lequel on utilise par caractè- re un moment de parité, dans lequel on utilise la méthode à retrans- mission continue du type ARQ-NAK, caractérisé en ce que l'information est transmise par blocs ou mots codes, chaque mot code étant formé d'un bloc de dix-sept octets dont les octets " 1 " à " 15 " sont constitués des caractères à transmettre codés sur sept éléments binaires bl à b 7, le 8 e élément binaire b 8 de chaque octet étant l'élément binaire de parité, dont le 16 e octet est l'octet de contrôle du mot code et dont le 17 e octet est l'octet de validation du mot code. 2) Système suivant la revendication 1, caractérisé en ce que les huit éléments binaires bl à b 8 du 17 e octet sont égaux à 0, ce qui permet, notamment, de détecter une perte de synchronisation caractère. 3) Système suivant la revendication 1 ou 2, caractérisé en ce que le 16 octet est formé en considérant que la suite de*s éléments binaires formée par les octets " 1 " à " 15 " correspond aux coefficients d'un polynôme de degré 119 qui est multiplié par x, puis le polynôme obtenu est soumis à une division, modulo 2, par un polynôme généra- 7 3 teur (x + x + 1), les coefficients du polynôme formant le reste de la division constituant les éléments binaires b 7 à bl du 16 e octet qui est complété par l'élément binaire de parité b 8 calculé sur ces éléments binaires b 7 à bl. 4) Système suivant l'une des revendications 1 à 3, caractérisé en ce qu'à la station centrale, il est prévu, *entre la source d'information et le modem, un générateur de mots codes comprenant un générateur de parité commutable en service ou non dont la sortie est reliée à l'entrée d'un premier registre d'entrée décalable à droite et à gauche dont la sortie est reliée à l'opérande A d'un premier circuit arithmétique et logique dont l'entrée d'opérande B est sélec- tivement reliable à un premier registre de mémoire de coefficients de polynôme générateur et à un premier registre d'emmagasinage de reste intermédiaire de division polynômiale et dont la sortie F est reliée à l'entrée d'un premier registre tampon dont la sortie est sélective- ment reliable à l'entrée du premier registre d'entrée, à l'entrée du premier registre d'emmagasinage et à l'entrée d'une première mémoire arrangée en blocs d'octets adressable en écriture par des premiers pointeurs d'écriture de blocs et d'octets, et adressable en lecture par des pointeurs de lecture de blocs et d'octets, l'entrée du générateur de parité étant reliée à l'entrée de données du générateur et la sortie de la mémoire étant reliée à la sortie du générateur, lequel comprend encore un premier séquenceur, un premier circuit de sélection d'adressage des autres circuits, un premier compteur de bouclede division polynômiale, un premier registre d'octet nul dont la sortie est reliable à la sortie du générateur. ) Système suivant la revendication 4, caractérisé en ce que la source d'information comporte une première unité de gestion à micro- processeur qui est relié par ses bus de données, d'adressage et de commande au générateur. 6) Système suivant la revendication 4 ou 5, caractérisé en ce qu'à la première mémoire, est associée une mémoire auxiliaire adres- sable en lecture et en lecture par les pointeurs de blocs de la première mémoire, chaque bloc de la mémoire auxiliaire comprenant deux éléments binaires dont le premier est mis à " 1 " pour chaque mot code, le 17 octet exclus, complètement écrit dans la première mémoire et étant mis à " O " tandis que le second est mis à " 1 " pour chaque lecture complète d'un mot code. 7) Système suivant l'une des revendications 4 à 6, caractérisé en ce que le pointeur de lecture de blocs de la première mémoire est sélectivement reliable à la sortie du générateur. 8) Système suivant l'une des revendications 4 à 7, caractérisé en ce que le générateur comprend encore un quatrième registre dont l'entrée est reliée à l'entrée de données du générateur et dont la sortie est reliée à l'entrée d'adressage de lecture de la mémoire intermédiaire, d'une part, et à l'entrée de chargement du pointeur de lecture de blocs. 9) Système suivant l'une des revendications 1 à 8, caractérisé en ce que, dans le terminal de l'abonné utilisateur, il est prévu entre la partie réception du modem et l'unité de gestion du terminal, un récepteur de mots codes comprenant un détecteur d'erreur de parité, un second registre d'entrée décalable à droite et à gauche dont la sortie est relié à l'opérande A d'un second circuit arithméti- que et logique dont l'entrée d'opérande B est sélectivement reliable à un second registre de mémoire de coefficients de polyn 8 me généra- teur, à un'second registre d'emmagasinage de reste intermédiaire de division polyn 8 miale et à la sortie d'un registre de mémoire de masque décalable à gauche, et dont la sortie F est reliée à l'entrée d'un second registre tampon dont la sortie est sélectivement reliable à l'entrée du second registre d'entrée, à l'entrée du second registre d'emmagasinage et à l'entrée d'une seconde mémoire d'un bloc d'octets adressable en écriture et en lecture par un pointeur d'octets, l'entrée du second registre d'entrée étant reliée à l'entrée du récepteur et la sortie de la mémoire étant reliée à la sortie du récepteur, lequel comprend encore un second séquenceur, un second compteur de boucle de division polyn 8 miale, un second circuit d'adres- sage des autres circuits, un registre auxiliaire décalable à gauche dont l'entrée est sélectivement reliable à la sortie du second registre tampon et dont la sortie est sélectivement reliable à l'entrée d'opérande dusecond circuit arithmétique et logique et à la sortie du récepteur, un registre de mémoire d'indication d'erreur dont l'entrée de données est reliée à la sortie du pointeur d'octets et l'entrée de commande est reliée à la sortie du circuit détecteur d'erreur de parité, et un comparateur dont une entrée est reliée à la sortie du pointeur d'octets et l'autre entrée à la sortie du registre de mémoire d'indication d'erreur et dont la sortie est reliée au second séquenceur. 10) Système suivant la revendication 9, caractérisé en ce que le terminal comprend encore une seconde unité de gestion à micropro- cesseur qui est relié par ses bus de données, d'adressage et de commande au récepteur. 11) Système suivant la revendication 9 ou 10, caractérisé en ce que le terminal comprend encore un compteur de mots codes reçus qui est sélectivement reliable à l'entrée d'opérande B du second circuit arithmétique et logique.