Brevet FR2513793A1 — publié le 19830401

La présente invention concerne un dispositif de mémoire à semiconducteurs et plus particulièrement une mémoire ROM programmable et effaçable (désignée ci- après sous l'appellation abrégée de mémoire "EPROM"). 5 En général, dans les mémoires EPROM, une par- tie formant cellule de mémoire et une partie de circuits périphériquessont constituées par des transistors à ef- fet de champ à canal N du type métal-isolant-semiconducteur (désignésci-après sous le terme abrégé de transis- 10 tors "MISFET") afin d'obtenir une vitesse élevée de fonc- tionnement et une haute densité d'intégration Dans ce cas, afin de réduire la consommation de courant, les au- teurs à la base de la présente demande ont imaginé de réaliser la partie de circuitspériphériquesavec des 15 transistors à effet de champ du métal-oxyde-semiconduc- teur complémentaires (désignés ci-après sous l'appella- tion abrégée "CMOS") Cependant il c'est avéré que la simple utilisation d'éléments CMOS pose un problème tel qu'indiqué ci-après. 20 Un puits commun de type P est formé dans un substrat semiconducteur de type N et des transistors MISFET à canal N sont disposés respectivement à l'int 6- rieur du puits de type P Ici, en liaison avec Je câ- blage entre les éléments respectifs, une région de con- 25 tact pour la mise à la masse du puits est disposée de façon inévitable dans une partie périphérique de ce der- nier Par conséquent la distance entre l'élément et la région de contact devient importante C'est pour cette raison que, en particulier dans une partie à laquelle 30 une tension élevée ( 21 V ou 25 V pour l'enregistrement) est appliquée, la résistance électrique augmente au mo- ment o des trous, émis à partir du côté d'un drain à l'intérieur de la région de puits pendant le fonction- nement, atteignent la région de contact, et la compo- 35 sante de chute de tension résultante augmente le poten- tiel du puits Dans ce cas une structure de thyristors 2 P-N-P-N, constituée par le drain (type N) le puits de type P le substrat de type N la région de diffusion du type P ou le cÈté du canal de type P en raison de 1 ' existence de la structure CMOS est déclenchée par l'ac- 5 croissement du potentiel du puits et est placée à l'état "conducteur" Il est alors à craindre qu'il se produise ce qu'on appelle l'effet de verrouillage provoquant la défaillance de l'élément. A titre de contre-mesure, les auteurs à la ba- 10 se de la présente invention ont imaginé obtenir une ten- sion élevée de rupture en adoptant une grille décalée dans la structure CMOS et en disposant une région de faible concentration (type N ou type P-) au voisinage de chaque côté de drain Mais dans ce cas le procédé de 15 fabrication se-complique d'une manière indésirable étant donné qu'il est nécessaire de former de telles régions à faible concentration En outre, des tensions de 21 V 3 Le second but de la présente invention est de fournir un dispositif de mémoire à semiconducteurs pou- vant réduire la consommation de courant sans provoquer l'apparition du phénomène de verrouillage et qui puisse 5 accroitre également la densité-d'intégration. Le troisième objectif de la présente inven- tion est de fournir un dispositif de mémoire à semiconducteurs pouvant réduire la consommation de courant sans faire apparaître l'effet de verrouillage et qui puisse éga- 10 lement fournir un fonctionnement stable de commutation enregistrement-lecture. Le quatrième objet de la présente invention est de fournir un procédé de fabrication permettant de réaliser aisément les dispositifs de mémoire à semiconducteurs décrits ci-dessus. D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur les- quels: 20 la figure 1 est unschéma-bloc montrant les par- ties essentielles d'une mémoire EPROM, à laquelle s'appli- que la présente invention; la figure 2 est un schéma d'un circuit écuiva- lent partiel de la mémoire EPROM représentée sur la figu- 25 re 1 ; la figure 3 est une vue en coupe de parties d'une zone à cellules de mémoire et d'éléments ou par- ties de circuits périphériques de la mémoire EPROM repré- sentée sur la figure 1 ; 30 la figure 4 est une vue en coupe d'une partie d'un circuit d'application de tension élevée, dont la tension de rupture est amenée à un niveau élevé; les figures 5 A à 5 I sont des vues en coupe illustrant différentes phases opératoires d'un procédé 35 de fabrication de la zone à cellules de mémoire et des parties de circuits périphiques de la figure 3 ; et 4 lesfigures 6 A à 6 C sont des vues en coupe il- lustrant les principales phases opératoires d'un procédé de fabrication de la partie de circuit d'application d' une tension élevée, représentée sur la figure 4. 5 Ci-après, on va décrire de façon détaillée, en référence aux dessins, une forme de réalisation dans laquelle la présente invention invention est appliquée à une mémoire EPROM. La figure 1 représente un schéma-bloc des cir- 10 cuits essentiels qui sont disposés sur la microplaquette d'une mémoire EPROM Les signaux de sélection provenant d'un tampon d'adresses AB sont envoyés respectivement à des cellules de mémoire M-CEL par l'intermédiaire d'un décodeur des X X-DEC et d'un décodeur des Y Y-DEC En 15 outre, des signaux d'entrée et des signaux de sortie d' un tampon d'entrée/sortie IOB sont envoyés à ou sont déli- vrés par ce dernier par l'intermédiaire d'un circuit dl enregistrement WC ou d'un amplificateur de lecture ou de détection SA Il faut ici noter que les décodeurs respectifs X-DEC et Y-DEC, l'amplificateur de détection SA et le tampon d'entrée-sortie IOB, auxquels de basses tensions égales approximativement à une tension de lecture ( 5 V) sont appliquées, sont constitués par les circuits CMOS décrits précédemment et que le circuit d'enregistrement 25 WC, auquel une tension élevée ( 21 V ou 25 V) est appli- quée, est entièrement constitué par des transistors MIS- FET à canal N qui sont-disposés dans un substrat de type P. La figure 2 représente des circuits équivalents 30 partiels des décodeurs respectifs, de la zone à cellu- les de mémoire, du circuit d'enregistrement et du tampon d'entrée/sortie de la mémoire EPROM représentée sur la fi- gure 1 Ici le "circuit d'enregistrement" est équivalent à un circuit d'application d'une tension élevée, auquel 35 la tension d'enregistrement Vpp est appliquée La partie, à laquelle la tension de lecture VCC est appliquée, est 5 séparée du système à tension d'enregistrement, sous la forme d'un circuit d'application de tension de lecture. En se référant à la figure 2, on voit que les cellules de mémoire sont constituées par des transistors 5 MISFET à canal N (Q Mi-l, QM-n) (Q Ml Q MmN dis- posés suivant les directions verticale et horizontale et possédant une structure à deux grilles, qui se compo- se:d'une flottante et d'une grille de commande Des lignes communes de transmission de mots W 1, Wn, qui sont accou- 10 plies aux grilles de commande, et des lignes communes de transmission de bits D 1, Dn, qui sont accouplées aux drains des transistors MISFET, sont disposées de manière à s'intersecter sous la forme d'une matrice Chaque li- gne de transmission de mots est raccordée,à l'une de ses 15 extrémités, au eécodeur des X X-DEC par l'intermédiaire d'une porte de transfert du type à appauvrissement QT 1 '#* ou Q Tn' et, par son autre extrémité, à une borne Vpp d' une source d'alimentation en énergie par l'intermédiaire d'un élément de résistance élevée (R 1 ou Rn constituant 20 un circuit élévateur ou de mise en charge servant à charger la ligne de transmission de mots Les lignes respecti- ves de transmission de bits sontraccordées au circuit d' enregistrement WC et au tampon d'entrée/sortie IOB par l'intermédiaire de transistors MISFET de commutation Qsi" 25 Qsn et par l'intermédiaire d'une ligne de transmission de bits En outre lesgrilles des transistors MISFET QSI" "Qsn sont raccordées respectivement au décodeur des Y Y-DEC par l'intermédiaire de portes de transfert du type à appauvrissement Q Tl*, et Q Tn' En outre dans des po- 30 sitions intermédiaires entre les transistors MISFET de commutation Qs 1 Qsn et les portes de transfert formées des transistors MISFET QT ',, Q Tn, se trouvent dispo- sées des résistances R 1 ', R ' constituant un circuit ''m élévateur ou de mise en charge et qui sont branchées en- 35 tre ces positions et la borne Vpp de la source d'alimentation en énergie Le décodeur des X X-DEC est constitué 6 par plusieurs couples constitués chacun d'un transistor MISFET Q 6 à canal P et d'un transistor MISFET Q 7 à ca- nal N D'autre part le décodeur des Y Y-DEC est consti- tué par plusieurs couples constituéschacun par un tran- 5 sistor MISFET Q 8 à canal P et par un transistor MISFET Q 9 à canal N En outre le tampon d'entrée/sortie IOB est constitué de façon similaire d'un couple formé d'un transistor MISFET Q 4 à canal P et d'un transistor MISFET Q 5 à canal N La basse tension est appliquée au décodeur 10 des X X-DEC, au décodeur des Y Y-DEC et au tampon d'en- trée/sortie IOB mentionné ci-dessus En outre le circuit d'enregistrement est constitué par des transistors MIS- FET à canal N Q 1 I Q 2 et Q 3, parmi lesquels le transistor MISFET Q 2 est du type à appauvrissement La tension éle- 15 vêe est appliquée au circuit constitué par de tels tran- sistors MISFET du type à canal unique. En se référant maintenant à la figure 3, on va décrire la construction des parties principales selon la présente invention Cette figure montre une coupe d' 20 une partie de la zone à -cellules de mémoire M-CEL ain- si que des coupes des transistors MISFET respectifs Q 1 ' Q 2 et Q 3, et Q 4 et Q 5 du circuit d'enregistrement et du tampon d'entrée/sortie représentés sur la figure 2. Les zones des éléments respectifs sont iso- 25 lées par des pellicules de Si O 2 de champ 2 ménagées sur une surface principale en substrat en silicium de type P 1 commun et les transistors MISFET correspondants sont formés à l'intérieur des surfaces prévues pour les élé- ments respectifs Une caractéristique réside dans le 30 fait que, notamment dans la partie de circuitspériphé- riques,le système à tension élevée, auquel la tension d'enregistrement est appliquée, est constitué entière- ment par des transistors MISFET à canal N, tandis que système à basse tension, auquel la tension de lecture 35 est appliquée, est constituée par des circuits CMOS in- cluant un puits de type N 3 En ce qui concerne les 7 transistors MISFET Q 1-Q 3 du sytème à tension élevée, une région de source 4 de type N+ du transistor Q 1 est rac- cordée à l'amplificateur de détection SA, la tension élevée Vpp est appliquée à une région de drain de type 5 N 5 commune à Q 1 et Q 2 ' et le transistor Q 2 est réalisé sous la forme d'un transistor du type à appauvrissement au moyen de l'aménagement d'une couche de dopage d'impu- reté 6 dans une partie de canal L'autre région diffusée de type N 7 du transistor Q 2 est commune à Q 3 et une 10 région de source de type N 8 du transistor Q 3 est rac- cordée à la masse Les électrodes de grille 9, 10 et 11 des transistors MISFET resspectifs Q 1-Q 3 sont toutes constituées par une première couche de silicumpolycristallin (désigqnée ci-après sous le terme de "polysilicium"). 15 Les références 1 l, 13, 14 et 15 désignent des électrodes ou des conducteurs de câblage en aluminium De façon ana- logue la référence 16 désigne une pellicule d'oxyde de grille, la référence 17 une pellicule d'oxyde superficiel- le constituée par du polysilicium, et la référence 18 20 une pellicule de verre auxphosphosilicates. D'autre part le tampon d'entrée du système à basse tension est constitué par le circuit CMOS compre- nant le transistor MISFET à canal NE Q 5 et le transis- tor à canal P Q 4 Unerégion de source N+ 19 de Q 5 est 25 raccordée à la masse et une région de drain de type N 20 de ce transistor est raccordée à une région diffusée de type P+ 21 du transistor Q 4 au moyen d'un conducteur de câblage en aluminium 22 L'autre région de type P+ 23 du transistor Q 4 est raccordée à une source de basse ten- 30 sion ainsi qu'à une région d'alimentation de type N+ 24 du puits 3 Les électrodes de grille respectives 25 et 26 des transistors à effet de champ Q 4 et Q 5 sont constituées par une seconde couche de silicium polycristallin et sont interconnectées entre elles Tout comme dans le cas de la 35 référence 22, lesréférence 27, 28 et 29 désignent des électrodes ou des conducteurs de câblage en aluminium En 8 outre la référence 30 désigne une pellicule d'oxyde su- perficielle d'une pellicule de silicium polycristallin. La cellule de mémoire M-CEL possède une struc- ture à grillesformée de deux couches de silicium poly5 cristallin, dans laquelle une grille de commande 32 est empilée sur une grille flottante 31 Entre les structu- res respectivement adjacentes des grilles se trouvent formées des régions diffusées de type N+ 33, 34 et 35, parmi lesquelles la région 33 est raccordée à une ligne 10 de transmission de données 36 en-aluminium. Comme cela a été décrit ci-dessus, le système de tension élevée de circuitspériphériquesest constitué entièrement par des transistors MISFET à canal N dispo- sés sur le substrat 1 lui-même et ne contient aucun 15 élément disposé à l'intérieur du puits comme dans le cir- cuit CMOS déjà décrit C'est pourquoi, même lorsque la tension élevée Vpp est appliquée à la région réalisée par diffusion, le cas d'une fluctuation du potentiel du puits ne se produit absolument pas et le phénomène 20 d'effet de verrouillage basé sur une telle fluctuation peut être empêché De façon plus spécifique, en suppo- sant que le système à tension élevée est constitué par le circuit CMOS, les régions de source et de drain du type P sont disposées à l'intérieur du puits de ty- 25 pe N Lorsque de telles régions de type P+ existent, le potentiel du puits varie lors de l'application de la tension élevée et la fluctuation agit en tant que sour- ce de déclenchement, comme cela a été déjà décrit, de sorte qu'un thyristor P-N-P-N formé entre les régions 30 de type P et par exemple des régions diffusées de type N+ sur le côté de la cellule mémoireest rendu conducteur. Au contraire la construction selon la présente invention n'inclut aucune structure de thyristor de ce type En outre, bien que des porteurs produits lors de l'appli- 35 cation de la tension élevée dans le système à tension élevée de la présente forme de réalisation, soient li- 9 bérés à travers le substrat 1 lui-même, la distance de parcours de ces porteurs n'atteint que l'épaisseur du substrat 1 et par conséquent la chute de tension résul- tante est faible La variation ou fluctuation du poten- 5 tiel du substrat 1 est par conséquent faible de sorte que l'effet de verrouillage ne peut également se produi- re que difficilement entre le système à tension élevée et le côté du transistor à effet de champ Q 4 du système à basse tension. 10 A ce sujet, dans le circuit CMOS du système à basse tension, le puits de type N 3 est placé à la basse tension ( 5 ) et il est difficile que des fluctua- tions du potentiel apparaissent dans ce circuit Par conséquent-il n'existe aucune source de déclenchement 15 ou d'excitation-du c 8 té du puits et l'effet de verrouil- lage peut être empêché de façon satisfaisante Il en résulte que les parties de circuits périphériques de la présente invention deviennent stables dans leur ensemble également lors d'une opération de commutation d'enregistrement-lecture. En outre, étant donné que le systèrme à haute tension possède une structure réalisée sans aucun puits, comme décrit ci-dessus, la taille de la surface de l'é 16 ment peut être réduite d'autant et il est possible d'ob- 25 tenir un accroissement de la densité d'intégration. La résistance élévatrice ou de mise en char- ge R représentée sur la figure 2 peut être constituée par exemple par une pellicule de silicium polycristallin de résistance élevée, qui est disposée sur le substrat 30 1 moyennant l'interposition d'une pellicule isolante. Sinon on peutréaliser sur le substrat 1 une structure de transistor MISFET à canal P dans laquelle une tel- le pellicule de silicium polycristallin est obtenue de façon sélective avec une impureté de manière à former 35 les régions de source et de drain de type P+ et dans laquelle la partie en silicium polycristallin située 10 entre ces deux régions est utilisée en tant que canal. Dans cette structure de transistor MISFET, on peut don- ner à la partie du canal une faible résistance en ren- dant le transistor MISFET conducteur lors du mode d' 5 enregistrement et on peut donner à cette partie du ca- nal une résistance élevée en plaçant le transistor à l'état non conducteur lors du mode de lecture, mais la partie du canal peut parfaitement être dopée avec une impureté et réalisée sous la forme d'une résistan- 10 ce de charge du type à appauvrissement De toute façon le transistor MISFET à canal P est isolé par rapport au substrat 1 Par conséquent il n'y a absolument pas à craindre que l'effet de verrouillage décrit précédem- ment interviennent à travers le substrat lors de l'ap- 15 plication de la*tensionélevée VPP. Etant donné que, dans la présente forme de réalisation, les cellules de mémoire sont constituées entièrement par des transistors MISFET à canal N, les transistors à effet de champ de commutation tels que 20 ceux-intervenant dans le cas de la formation de cellu- les de mémoire de transistors MISFET à canal P, sont parfaitement inutiles De même,en ce sens, la densité d'intégration peut être améliorée. Les circuits périphériques conformément à la 25 présente forme de réalisation présentent des tensions de rupture suffisantes, en particulier dans le mode d'en- registrement Dans le cas o une tension de rupture encore supérieure est atteinte, il est souhaitable d'adop- ter une structure de grille décalée représentée sur la 30 figure 4. Dans le transistor MISFET Q 1 par exemple, la grille est constituée par la première couche de la pellicule de silicium polycristallin 9 et par une secon- &cdouche d'une pellicule de silicium polycristallin 37 35 recouvrant en partie la pellicule 9, et une région de type N 38 à faible concentration est disposée sur le 11 côté du drain de la pellicule de siliciunpolycristallin 9 deimanière à contacter la région de type N+ 5 à con- centration élevée A la fois la seconde couche de la pel- licule de silicium polycristallin 37 et la région de 5 drain 5 sont placées à la tension élevée ou bien une tension séparée est appliquée à la pellicule de si- licium polycristallin 37 Ainsi le champ électrique in- tense du drain est modéré par une couche d'appauvris- sement qui s'étend à partir de la jonction PN entre la 10 région à faible concentration 38 et le substrat 1, de sorte que la quantité de porteurs provenant du côté de la région de source 4 ou la quantité de trousdevant être libérés par la partie de la jonction PN dans le substrat 1 diminue -Par conséquent la résistance négative attribuée à la concentration des porteurs sur le côté du drain est réduite et la tension de rupture source-drain BVDS augmente. Ci-après on va décrire en référence aux fi- gures 5 A-5 I un procédé de fabrication de la mémoire EPROM 20 représentée sur la figure 3, Tout d'abord, comme cela est représenté sur la figure 5 A, on forme respectivement un puits de type N 3 et une pellicule de Si O 2 de champ 2 dans et sur une surface principale d'un substrat 1 en utilisant l'implan- 25 tation ionique et la diffusion commandée ainsi que la technique d'oxydation sélective utilisant une pellicule de Si 3 N 4 39 en tant que masse Pour conserver la clarté du dessin, on a omis de représenter les dispositifs d' arrêt de canal de type P (également sur la figure 3). 30 Ultérieurement, comme cela est représenté sur la figure 5 B, on élimine successivement par atta- que corrosive la pellicule de Si 3 N 4 39 et la pellicu- le de Si O 2 40 sous-jacente, à la suite de quoi on for- me des pellicules d'oxyde de grille 16 dans des surfa- 35 ces d'éléments respectifs au moyen de la technique d' oxydation de grille telle que par exemple une oxydation 12 thermique En outre on dispose un masque 41 constitué par une résine photosensible ou analogue, selon une structure ou configuration prédéterminée, et on implante un faisceau 42 d'ions d'arsenic , avec une faible dose, de manière à -5 former une région mince 6, dopée par implantation d'ions, pour un transistor MISFET du type à appauvrissement Le masque 41 peut parfaitement être tel qu'une pellicule de Si O 2 à la surface du substrat 1 comporte une partie éta- gée Dans ce cas on peut implanter les ions uniquement à 10 travers les parties de Si O 2 minces. Ultérieurement, comme le montre la figure 5 C, on dope avec une impureté telle que du phosphore une pre- mière couche d'une pellicule de silicium polycristallin, que l'on a -fait croître sur l'ensemble de la surface au 15 moyen de la technique de dépôt chimique en phase vapeur, et on la structure ensuite en utilisant la technique-d' attaque photosensible de manière à laisser subsister une pellicule de silicium polycristallin 43 recouvrant l'en- semble de la surface de l'élément de cellule de mémoire 20 et les électrodes respectives de grille 9, 10 et 11 des transistors MISFET d'un circuit d'application de tension élevée, présent sous la forme d'un circuit périphérique. Ci-après, comme cela est représenté sur la figure 5 D, on fait cro Utre de minces pellicules de Si O 2 25 17 sur les surfaces des pellicules respectives de sili- cium polycristallin 9-11 et 43 en utilisant la technique d'oxydation thermique, puis on forme une seconde couche constituée d'une pellicule de silicium polycristallin 44 sur l'ensemble de la surface en utilisant le procédé de 30 dépôt chimique en phase vapeur et l'on dope en outre la pellicule de silicium polycristallin 44 avec du phos- phore. Ensuite, comme cela est représenté sur la figure 5 E, on expose à la lumière une résine photosen- 35 sible 45 et on la développe pour former un masque ayant une structure ou configuration prédéterminée, et; dans 13 l'état dans lequel le masque recouvre les parties du sys- tème à haute tension des parties des circuits périphéri- ques, on effectue une attaque ou corrosion chimique à la fois pour les:pellicules de silicium polycristallin 44 5 et 43 de l'élément de cellule de mémoire, pour la pelli- cule de silicium polycristallin 44 située sur les élé- ments du circuit du système à basse tension des parties des circuits périphériques, et pour les pellicules de Si O 2 17 et 16 Ainsi les pellicules de silicium polycris- 10 tallin 32 et 32 de la structure à grillesà deux couches subsistent dans la zone à cellules de mémoire et les pellicules de silicium polycristallin 25 et 26 possédant la forme des électrodes de grille subsistent dans les parties périphériques du circuit à basse tension. 15 Ultérieurement, comme cela est représenté sur la figure 5 F, on recouvre alors l'élément de cellu- le de mémoire et les parties périphériques du circuit du système à basse tension, avec une résine photosensi- ble différente 46, qui est utilisée en tant que masque 20 pour l'attaque chimique excessive de la pellicule de silicium polycristallin 44 et des pellicules de Si O 2 17 et 16 des parties du circuit du système à haute tension élevée. Lors de la phase opératoire suivante, comme 25 représenté sur la figure 5 G, on fait croître une pelli- cule de Si O 2 mince au moyen de la technique d'oxydation thermique de manière à ce qu'elle s'étende à partir des surfaces de pellicules respectives de silicium polycris- tallin jusqu'à la surface à nu du substrat 1, à la suite 30 de quoi on recouvre le puits 3 de la partie périphérique~ du circuit du système à basse tension, avec une résine photosensible 47 dont une partie est éliminée Dans cet état, on implante un faisceau 48 d'ions d'arsenic, avec une dose élevée, de manière à réaliser une implantation 35 sélective des ions dans des régions prédéterminées en utilisant comme masque les pellicules de silicium poly- 14 cristallin 9-11, 25, 26, 31 et 32, la pellicule de Si O 2 de champ 2 et la résine photosensible 47 On forme de cette manière les régions de source ou de draip de ty- pe N 4, 5, 7, 8, 19, 20, 33, 34 et 35 des transistors 5 à effet de champ respectifs sur les deux côtés des élec- trodes de grille correspondantes en utilisant la mé- thode d'auto-alignement, et on forme une région de con- tact, de type N 24 dans le puits 3 Comme dans le cas du masque mentionné précédemment dans le cas de l'opéra- 10 tion d'implantation du faisceau d'ions d'arsenic, on peut tout aussi bien utiliser une pellicule de Si O 2 formée en utilisant le procédé de dépot chimique en phase vapeur. Comme phase opératoire ultérieure, comme représenté sur la-figure 5 H, on recouvre alors le puits périphérique 3, hormis certains de ses parties, avec une résine photosensible différente 49, que l'on utilise comme masque pour l'amplantation d'un faisceau 50 d'ions de bore de sorte que l'on peut former une région de 20 source de type P+ 21 et une région de drain 23 respecti- vement sur les deux faces de la pellicule de silicium polycristallin 25 à l'intérieur du puits 3 De même en tant que masque pour l'implantation du faisceau d'ions 50, on peut utiliser tout aussi bien une pellicule de 25 Si O 2 formée en utilisant le procédé de dépôt chimique en phase vapeur. Ultérieurement, comme cela est représenté sur la figure 5 I, on dépose une pellicule de verre aut phosphosilicates 18 sur l'ensemble de la surface en uti- 30 lisant le procédé de dépôt chimique en phase vapeur et l'on élimine successivement par attaque chimique les pellicules sous-jacentes de Si O 2 de manière à former des trous respectifs de contact Ensuite on dépose de l'aluminium sur l'ensemble de la surface en utilisant 35 la technique d'évaporation sous vide et on structure en- suite cet aluminium en utilisant la technique d'attaque 15 photosensible de manière à former les électrodes ou des conducteurs de câblage respectif d'aluminium représentés sur la figure 3. Les figures 6 A-6 C illustrent un procédé de for- 5 mation de la structure à grille décalée de la figure 4. Lors de la formation de cette structure, on forme une région 6 dopée par implantation d'ions dans une surface légèrement plus importante au moyen de la 10 phase opératoire de la figure 5 B, ce qui a pour effet que l'on forme comme représenté sur la figure 6 A une région 6 de type N à faible concentration, dopée par implantation d'ions et qui s'étend au-dessus du tran- sistor à effet de champ Q 2 du type àappauvrissement et 15 au-dessus du transistor à effet de champ Q 1 De la même manière que cela est représenté sur la figure 5 C 5 D, on forme, comme représenté sur la figure 6 A des électro- des de grille 9 et 10 et la seconde couche formée de la pellicule de silicium polycristallin 44. 20 Ultérieurement, comme cela est représenté sur la figure 6 B, moyennant la mise en oeuvre de la phase opératoire de la figure 5 F et en utilisant la résine photosensible 46 en tant que masque, on soumet à une attaque chimique la seconde couche formée de la 25 pellicule de siliciunpolycristallin de manière à la laisser subsister partiellement et recouvre la pelli- cule de silicium polycristallin 9 Ensuite on forme la seconde couche formée de la pellicule de silicium poly- cristallin 37 de la figure 4. 30 Ensuite, comme cela est représenté sur la fi- gure 6 C, on réalise la croissance des pellicules de Si O 2 17 et 30 en utilisant une oxydation thermique et l'on irradie l'ensemble de la surface avec un faisceau d'ions d'arsenic 48 de la même manière que cela est représenté 35 sur la figure 5 G Ainsi les ions d'arsenic sont implan- tés de façon sélective dans des régions o les pellicules 16 de silicium polycristallin 9, 10 et 37 n'existent pas, ce qui a pour effet que les régions 4,5 et 7 de type N à concentration élevée sonitformées respectivement par auto-alignement. 5 Etant donné que les phases opératoires ul- térieures sont similaires à celles des figures 5 H-5 I, on n'en donnera pas l'explication L'important réside dans le fait que la région initiale 6 obtenue par implan- tation d'iore est pour ainsi dire subdivisée par la région 10 de type N 5 compte-tenu de l'implantation d'ions men- tionnée précédemment, de sorte qu'une partie séparée subsiste en tant que partie de canal du transistor à effet de champ Q 2 du type à appauvrissement et que I' autre partie séparée subsiste en tant que région à fai- 15 ble concentration 38 du transistor à effet de champ Q 1 possédant la structure de grille décalée Par conséquent la région à faible concentration 38 de la stucture de la figure 4 est forméeen commun avec la région 6,dopée par implantation d'ions, du transistor à effet de champ 20 Q 2 au moyen de la même phase opératoire identique d'im- plantation d'ions et est réalisée avec la configuration finale sans aucune modification des phases opératoires des figures 5 A-5 I, comme cela a été décrit en référence aux 6 A-6 C Par conséquent le procédé de fabrication est 25 simple et le rendement de mise en oeuvre du procédé est élevé. Au contraire, dans le cas o le circuit péri- périque du système à tension élevée est constitué par le circuit CMOS comme cela a été déjà indiqué, l'obtention 30 d'une tension de-rupture élevée comme sur la figure 4 requiert que les régions à faible concentration (à savoir du type P ) soient formées sur une face de l'électrode de grille du côté du canal P ainsi que du côté du canal -N Dans ce cas les régions peuvent être formées sur le 35 côté du canal N de la manière décrite en référence aux figures 6 A-6 C, mais les régions de P situées du côté 17 du canal P nécessitent la phase opératoire d' implantation d'une autre sorte d'ions (par exemple des ions de bore), de sorte que le nombre des phases opératoires augmenter ce qui réduite de façon correspondante le rendement de 5 la mise en oeuvre de le procédé. Bien que la présente invention ait été décri- beci-dessus en rapport avec un exemple, la forme de réalisation précédente peut être en outre modifiée sur la base de l'idée technique de la présente invention. 10 Par exemple on peut modifier les types de conductivité des différentes régions semiconductrices en leur donnant les types opposés En ce qui concerne les électrodes de grille des parties des circuits périphériques, on peut parfaitement bien former des électrodes de grille des 15 circuits d'application de la basse tension en utilisant la première couche d'une pellicule de silicium polycris- tallin, et l'on peut réaliser les électrodes respecti- ves de grille en un matériau différent En outre, lors- que l'on donne une faible valeur au rapport entre la 20 largeur et la longueur du canal du transistor à effect de champ du type à appauvrissement Q 2 du circuit d'en- registrement, en peut réduire le courant lors du fonc- tionnement à la lecture En outre ce transistor à effet de champ du type à appauvrissement P 2 peut parfaitement 25 être remplacé par une résistance de forte valeur ohmique. Dans ce cas, le courant intervenant lors de la lecture diminue La présente invention est applicable non seule- ment à la mémoire EPROM, mais également aux autres mémoi- res ROM dont les opérations d'enregistrement sont effec- 30 tuées électriquement, par exemple une mémoire EEPROM (mémoire ROM électriquement effaçable et programmable). REVENDTCATIONS 1 Dispositif de mémoire à semiconducteurs, caractérisé en ce qu'il comporte un corps semiconduc- teur ( 1) possédant un premier type de conductivité, 5 une partie à cellules de mémoire qui comporte plusieurs cellules de mémoire (M-CEL) formées dans une partie du corps semiconducteur et une partie de circuitspériphéri- ques (Q 1-Q 9), qui est formée dans d'autres parties du corps semiconducteur que celles qui ne sont pas formées 10 avec lesdites cellules de mémoire IK-CEL} et qui compor- te une première partie de circuit (Q -Q 3) constituée par des éléments de circuit excités par une première tension et une seconde partie de circuit 3 Dispositif de mémoire à semiconducteurs selon la revendication 1, caractérisé en ce que la pre- mière tension est V et que la seconde tension est Vcc. 4 Dispositif de mémoire à semiconducteurs selon la revendication 1, caractérisé en ce que la pre- 35 mière partie de circuit (Q 1-Q 3) est formée par un circuit d'enregistrement. 5 Dispositif de mémoire à semiconducteurs selon la revendication 1, caractérisé en ce que la se- conde partie de circuit (Q 41 Q 5) est un tampon d'entrée/ sortie (IOB). 5 6 Dispositif de mémoire à semiconducteurs selon la revendication 1, caractérisé en ce que la se- conde partie de circuit (Q 6-Q 9) est un décodeur. 7 Dispositif de mémoire à semiconducteurs caractérisé en ce qu'il comporte un corps semiconduc- 10 teur ( 1) possédant un premier type de conductivité, une pellicule d'isolant de champ ( 2) formé sur une surface principale du corps semiconducteur et qui sub- divise ladite surface principale en plusieurs zones, plusieurs cellules de mémoire (M-CEL) qui sont formées 15 dans une partie de ladite surface principale du corps semiconducteur isolé par la pellicule d'isolant de champ 8 Dispositif de mémoire à semiconducteurs selon la revendication 7, caractérisé en ce que la pel- licule d'isolant ( 2) est une pellicule de Si O 2. 9 Dispositif de mémoire à semiconducteurs se- 5 lon la revendication 7, caractérisé en ce que lesdites grilles empilées ( 31,32) de chaque cellule de mémoire (M-CEL) sont constituées de deux couches formant des grilles en silicium polycristallin. 10 Dispositif de mémoire à semiconducteurs 10 selon la revendication 7, caractérisé en ce que le corps semiconducteur ( 1) possédant le premier type de conduc- tivité est un corps semiconducteur de type P et que chacun desdits ensembles des premiers transistors à effet de champ du type à grille isolée (Q 1-Q 3) possèdent des 15 régions de source et de drain de type N. 11 Dispositif de mémoire à semiconducteur selon la revendication 7, caractrisé en ce que le pre- mier transistor à effet de champ du type à grille iso- lée (Q 1-Q 3) possède une électrode de grille qui est 20 constituée par une première pellicule de silicium poly- cristallin ( 9) et par une seconde pellicule de silicium polycristallin ( 37) recouvrant partiellement ladite pre- mière pellicule de silicium polycristallin ( 9). 12 Dispositif de mémoire à semiconducteurs 25 selon la revendication 11, caractérisé en ce que le premier transistor à effet de champ du type à grille isolée (Q 1-Q 3) comporte une région semiconductrice ( 38) à faible concentration d'impuretéset possédant le second type de conductivité et qui est forméeau-dessous de la 30 seconde pellicule de silicium polycristallin ( 37), et une région de drain ( 5) qui contacte ladite région se- miconductrice à faible concentration d'impuretéset qui possède une concentration d'impuretésplus importante que cette région semiconductrice. 35 13 Procédé de fabrication d'un dispositif de mémoire à semiconducteur, caractérisé en ce qu'il consis- te à mettre en oeuvre les phases opératoires suivantes:la phase opératoire de formation d'une pellicule d'isolant de champ ( 2) sur des zones sélectionnées d'une surface principale d'un corps semiconducteur ( 1) possédant un premier 5 type de conductivité, ladite pellicule d'isolant de champ isolant ladite surface principale du corps se- miconducteur selon un ensemble de plusieurs zones, à savoir au moins une première, une seconde et une troi- sième zones, la phase opératoire de formation d'une ré- 10 gion de puits ( 3) possédant un second type de conducti- vvité dans la première zone, la phase opératoire de for- mation d'une premier couche de silicium polycristallin ( 39) sur lesdites première, seconde et troisième zones et d'élimination sélective de ladite première de silicium 15 polycristallin ( 39) de manière à former plusieurs électro- des de grille ( 9,10,11) dans ladite seconde zone et une première pellicule de silicium polycristallin sur la troi- sième zone, la phase opératoire de formation d'une pelli- cule isolant ( 43) sur les surfaces desdits ensembles des 20 électrodes de grille ( 9,10,11) et de la première pelli- cule de silicium polycristallin respectivement formée sur la seconde zone et sur la troisième zone, la phase opératoire de formation d'une seconde pellicule de sili- cium polycristallin ( 44) sur les première , seconde et 25 troisième zones, la phase opératoire d'élimination sélec- tive de la seconde pellicule de silicium polycristallin ( 44) de manière à former plusieurs électrodes de grille ( 23,26) dans ladite région de puits de la première zone et dans la région de cette zone, autre que ladite région 30 de puits, et pour former des électrodes de grille ( 31, 32) de cellules de mémoire (M-CEL) sur ladite troisième zone, lesdites électrodes de grille étant constituées par la première pellicule dé silicium polycristallin et la seconde pellicule de silicium polycristallin, la 35 phase opératoire d'introduction d'une impureté ( 48) possédant le seconde type de conductivité dans lesdites première, seconde et troisième zone en utilisant comme masse ledit ensemble d'électrodes de grilles ( 9-11, 25, 26,31,32) formées dans lesdites première, seconde et troisième zones de manière à former de ce fait plusieurs 5 régions semiconductrices possédant le second type de conductivité, la phase opératoire de formation d'une pelli- cule isolante ( 18) sur lesdites première et troisième zone et d'élimination sélective de cette pellicule iso- lante de manière à former de ce fait des trous de contact, 10 et la phase opératoire de formation de conducteurs de câblage métalliques qui relient ledit ensemble de régions semiconductrices par l'intermédiaire des trous de contact. 14 Procédé de fabrication d'un dispositif de mémoire à semiconducteur selon la revendication 13, ca- 15 ractérisé en ce-que le premier type de conductivité est le type P et que le second type de conductivité est le type N. 15 Procédé de fabrication d'un dispositif de mémoire à semiconducteurs selon la revendication 13, ca- 20 ractérisé en ce que les première et seconde pellicules de silicium polycristallin ( 39,44) sont formées au moyen du dépôt chimique en phase vapeur. 16 Procédé de fabrication d'un dispositif de mémoire à semiconducteurs selon la revendication 13, ca- 25 ractérisé en ce que la phase opératoire d'introduction de l'impureté du second type de conductivité dans lesdites première, seconde et troisième zone en utili- sant ledit ensemble d'électrodes de grilles est mi- se en oeuvre au moyen d'une implantation d'ions.