Brevet FR2517848A1 — publié le 19830610

SYSTEME INFORMATIQUE La présente invention concerne le domaine des ordinateurs et a notamment pour objet les systèmes de traitement informatisE d'une serie de taches. L'invention peut être utilisée pour la synthèse des systèmes de multitraitement multiprogrammé à fortes interactions entre les processeurs Le plus souvent les systèmes informatiques ont des applications dans la conduite des processus technologiques. Il existe un système informatique (brevet d'invention amoricain numéro 3 614 740) c o ni p o r t a n t une m-E rn o i r e s e r v a n t a' stocker les pro grammes, les sous-programmes et les programmes de traitement des interruptions et un processeur qui exécute la suite des instructions déterminée par le compteur de progran.me. La mémoire du système possède une zone libre affectée aux adresses de retour et un registre pointeur de pile identifiant cette zone libre.En cas d'interruption du programme ltunitE de commande du processeur commmande le rangement du contenu antérieur du compteur ordinal et du registre d'état du processeur dans la zone libre de la mémoire et appelle le nouveau contenu du compteur ordinal et du registre d'état du processeur dans deux cellules de la mémoire consécatives en utilisant le vecteur d'interruption. Les systèrnes informatiques PDP-ll de la société DEC qui font appel à l'organisation des interruptions ci-dessus sont bien connus. L'emploi de sous-programmes et de programmes de traitement des interruptions facilite la programmation et les échanges avec les pbriphbriques,et permet de baliser les procédures emboîtées de traitement des interruptions. Ledit système informatique n'a pourtant qu'un seul processeur gui d é t e r m i n e sa capacité de traitement. Un homologue technologiquement le plus proche de l'invention est le système inforulatique conçu pour le traitement d'une strie de tâches (Multiprocessing adds muscle to PS, Electronlc Design N0 11, May 24, 1976, p.238-244) et comportant au moins deux processeurs servant à traiter les données, une mémoire où résident les programmes et les données,et une unité d'entrée-sortie, tous reliés à une ligne qui transmet les adresses des données et les commandes. En l'occurrence la ligne de transmission d'adresses des données et des commandes constitue un bus (ligne omnibus) d'a adresses des donnes et des commandes ccumun au moins deux processeurs. Chaque processeur du système informatique contient une unité arithmétique et logique exécutant les opérations arithmétiques et logiques au cours du traitement de données, une mémoire bloc-notes ou tamron destine au stockage des resultats partiels du traitement des données, une liaison (interface) servant à assurer les échanges par le bus d'adressesdesdonnées et des commandes entre le processeur, la mémoire, l'unité d'entrée-sortie et les autres processeurs, un registre d'état du processeur qui stocke le code d'état courant du processeur et une unité de commande produisant les signaux de commande des blocs du processuer et du registre d'état du processeur pendant le traitement desdonnées, tous interconnectés par un bus de données, interne au processeur. la première sortie de commande de l'unité de commande est reliée aux entrées de commande de l'unité arithmétique et logique, de la mémoire bloc-notes, de la liaison et du registre d'état du processeur. l'entrée-sortie de l'unité arithmétique et logique est reliée à l'entrée-sortie du repistre d'état du p#rocesseur. Ta moitie du registre d'état du processeur est raccordée è la première entrée de l'unité de commande. I 'entrée-sortie de la liaison est raccordée au bus d'adresse de données et de commandes. Te processeur comporte également une horloge interne reniée aux entrées de la liaison et de l'unité de commande. il g a en outre un totalisateur raccordé au bus de données,interne au processeur. La liaison contient un registre d'adresse, un tampon bidirectionnel et un organe de cadencement. Dans ce système,les interactions entre les processeurs se font par11chai'na ,e11des instructions du type "test and set". Ces instructions testent l'état dtune certaine cellule de, la mémoire dite "sémaphore11 ou "boîte aux lettres". Lorsque la "boite aux lettres" contient un méssage imposant ltexécution d'un certain programme,le processeur sollicité se met à l'exécuter et émet un message indiquant qu'il est en train d'aaxsplir le programme. En vue d'éviter toute possibilité de conflit, le test sur l'état et la recharge de la boite aux lettres doivent s'effectuer en continu.Ainsi organisé, le traitement demande un temps relativement long pour lire les cellules de mémoire sélectionnécs,ce qui compromet l'efficacité du système. Il est à noter également que le logiciel du système s'en trouve alourdi, un programme spécial devant être affecté à la gestion des files d'attente des programmes simultanés. On s'est donc proposé de mettre au poiht système informatigue jouissant, grâce à l'adjonction de moyens supplémentaires d'interaction entre les processeurs, d'une puissance de calcul améliorée et d'un logiciel moins lourd. Ce problème est résolu à l'aide d'un système informatique destiné à traiter une série de tâches et comportant au moins deux processeurs servant à traiter les données, une mémoire contenant lesprogrammes et les données; une unité d'entrée-sortie, chaque processeur étant composé d'une unité arithmétique et logique exécutant les opérations arithmétiques et logiques durant le traitement,d'une mémoire tampon ou bloc-notes destinée au stockage des résultats partiels pendant le traitement, d'un registre d'état du processeur ou vient se ranger le mot d'état courant du processeur, d'une liaison qui gère les échanges par le bus (ligne omnibus) d'adresses des données et des commandes entre le processeur et la rnémoire,l1unité d'entrée-sortie et d'autres processeurs, d'une unité de commande délivrant les signaux de commande de l'unité arithmétique et logique, de la mémoire bloc-notes, dela liaison et du registre d'état du processeur au cours du traitement, la première sortie de commande de l'unité de commande étant raccordée aux entrées de commande de l'unité arithmétique et logique, de la mémoire bloc-notes, de la liaison et du registre d'état du processeur, l'entrée-sortie de l'unité arithmétiqueet logique étant reliée à l'entrée-sortie du registre d'état du processeur dont la sortie est reliée à la première entrée de l'unité de commande, l'entree-sortie de la liaison étant raccordée aux bus d'adressesdesdonnées et des commandes, ce système étant caractérisé en ce gué chacun des processeurs comporte une unité d'interruption interne servant à interrompre exécution du programme par le processeur et utilisant les moyens d'adressage des cellules de la mémoire dont dispose chaque processeur, que la première entrée-sortie de l'unité d'interruption interne est raccordée à la ligne de transfert d'adressesdesdonnées et descommandes, que la première sortie de l'unité'd'inter- ruption interne est reliée au bus de données,interne au processeur, que la deuxième sortie de l'unité d'interruption interne est reliée à la deuxième entrée de l'unité de commande et que la deuxième sortie de commande de l'unité de commande est raccordée à entrée de l'uni té d'interruption interne. Avantageusement, d'une part, l'unité d'interruption interne comporte un groupe de registres de vecteurs d'interruption, la première entrée de chacun des registres de vecteurs d'interruption du groupe étant réunie à l'entrée-sortie de l'unité d'interruption interne, la sortie de chacun des registres de vecteurs d'interruption étant raccordée à la première sortie de l'unité d'interruption interne, un premier et un deuxième groupes de circuits ET, les sorties de chaque circuit ET étant raccordées aux première et deuxième entrées de commande de chacun des registres du groupe de registres de vecteurs d'interruption respectivement, et un premier et un deuxième circuits de priorité, dont les sorties sont raccordées aux premières entrées des circuits ET des premier et deuxième groupes de circuits ET respectivement, les deuxièmes entrées des circuits ET du premier groupe de circuits ET étant reliées aux entrées de l'unité d'interruption interne,et, d'autre part, l'unité d'interruption interne comporte un circuit ET, un circuit OU, un registre d'état de l'unité d'interruption interne, dont la première entrée est reliée aux sorties des circuits ET du premier groupe de circuits ET et dont la deuxième entrée est reliée aux sorties des circuits ET du deuxième groupe de circuits ET, la première sortie du registre d'état de l'unité d'interruption interne étant reliée à l'entrée du premier circuit de priorité, à l'entrée du circuit ET et à l'entrée du circuit OU, la deuxième sortie du registre d'état de l'unité d'interruption interne étant raccordée à l'entrée du deuxième circuit de priorité, la sortie du circuit OU étant reliée à la deuxième sortie de l'unité d'interruption interne, un formateur d'impulsion d'écriture qui a sa première entrée reliée à la sortie du circuit ET et sa sortie raccordée aux deuxiemes entrées des circuits ET du deuxième groupe de circuits ET, -et un décodeur d'adresse qui a sa sortie reliée à la deuxième entrée du formateur d'impulsion d'écriture, l'entrée- sortie du formateur d'impulsion d'écriture et l'entrée du décodeur d'adresse étant raccordées à l'entrée-sortie de l'unité d'interruption interne. Il est possible -également que l'unité de commande comporte un registre d'instructions, un accumulateur de microprogrammes sous la forme d'une matrice logique programmable, la première entrée de l'accumulateur de micro programmes étant reliée à la sortie du registre d'instructions dont l'entrée est reliée au bus de données interne au processeur, un registre de micro-instructions qui a son entrée reliée à la première sortie de l'accumulateur de microprogrammes et sa sortie raccordée à la première sortie de commande et à la deuxième sortie de commande de l'unité de commande, un registre d'adresse de la microinstruction en cours et un registre d'adresse de la microinstruction prochaine qui a son entrée reliée à la deuxième sortie de l'accumulateur de microprogrammes et sa sortie raccordée à l'entrée du registre d'adresse de la micro-instruction en cours, dont la sortie est reliée à la deuxième entrée de l'accumulateur de microgrogrammes, les troisième et quatrième entrées de l'accumulateur de microprogrammes étant reliées aux première et deuxième entrées de l'unité de commande. Un mode de réalisation avantageux est caractérisé en ce que le formateur d'impulsion d'écriture contient un circuit monostable composé d'un circuit de retard, d'un inverseur et d'un circuit OU-NON, que.l'entrée du circuit de retard et l'entrée de l'inverseur sont raccordées à l'entrée du monostable, leurs sorties étant raccordées respectivement aux première et deuxième entrées du circuit OU-NON qui a sa sortie reliée à la sortie du monostable, qu'il contient également un premier et un deuxième circuits ET qui ont leurs premières et leurs deuxièmes entrées reliées respectivement à la sortie du monostable et à la deuxième entrée du formateur d'impulsion d'écriture, la troisième entrée du deuxième circuit ET étant reliée à la première entrée du formateur d'impulsion d'écriture, une bascule et un inverseur, que la sortie de l'inverseur est reliée à la troisième entrée du premier circuit ET, l'entrée de l'inverseur étant reliée à la première entrée du formateur d'impulsion d'écriture, que la sortie du premier circuit ET est reliée à la sortie du formateur d'impulsion d'écriture et à la première entrée de la bascule dont la deuxième entrée, l'entrée du monostable, la sortie du deuxième circuit ET et la sortie de la bascule sont raccordées à l'entrubsortie du formateur d'unpulsion d'écriture. tie du premier circuit ET soit reliée à la sortie du formateur d'impulsion d'écriture et à la première entrée de la bascule, et que la deuxième entrée de ladite bascule, l'entrée du monostable, la sortie du deuxième circuit ET et la sortie de la bascule soient raccordées à la sortie -entrée du formateur d'impulsion d'écriture. L'adjonction d'une unité d'interruption interne à chaque processeur du système informatique selon l'invention permet d'en améliorer la capacité de traitement grâ- ce à l'abandon de lectures peu performantes des cellules de la mémoire. Il est à noter en outre que les interactions entre les processeurs interconnectés sont ici plus faciles à programmer. Dans le système informatique selon l'invention les échanges entre les processeurs s'ef- fectuent par un mécanisme de transfert de données unique à l'aide de la ligne de transfert#d'adressesdesdonnées.et descommande#,ce qui réduit les frais en matériel. l'invention sera mieux comprise et d'autres buts, détails et avantages de celle-ci apparaîtront mieux à la lumière de la description explicative qui va suivre de différents modes de réalisation donnés uniquement à titre d'exemples non limitatifs, avec références aux dessins annexés non limitatifs sur lesquels:: la figure 7 représente un schéma généràl du système informatique selon l'invention; la figure 2 montre un schéma synoptique du processeur selon l'invention; la figure 3 et un schéma synoptique fonctionnel de l'unité d'interruption interne selon l'invention; la figure 4, montre un sch & # svnopticfue fonctionnel de l'unité de commande selon l'invention; la figure 5 représente un schoeia synoptique fonctionnel du formateur d'impulsion d'écriture selon l'invention. Te système informatique prévu pour résoudre ura série de tâches comporte au moins deux processeurs 1 (figure 1) servant à traiter les données, une mémoire 21 dans laquelle sont stockés les programmes et les données, et une unité d'entrée-sortie 3, interconnectés par une ligne de transfert d'adresses des données et des commande 4. Dans le cas le plus simple la fonction de ligne de transfert d'adresses de données et de commandes 4 peut être faite par un bus commun (ligne omnibus) d'adresses des données et des commandes. Chaque processeur 1 du système informatique comporte une unité arithmérique et logique-5 (figure 2), une unité de commande 6, une mémoire bloc-notes ou tampon 7, composée d'un compteur ordinal, de registres# d'index -et de registres de résultats partiels (non figurés), une liaison 8 et un registre d'état du processeur 9, tous interconnectés par un bus de données 10, interne au processeur.La première sortie de commande 11 de l'unité de commande 6 est reliée aux entrées de commande de l'unité arithmétique et logique 5, de la mémoire bloc-notes 7, de la# liaison 8 et du registre d'état du processeur 9. L'entree-sortíe 12 du registre d'état du processeur 9 est reliée à l'entrée-sortie de l'unité arithmétique et logique 5, la sortie 13 du registre d'état du processeur 9 étant raccordée à la première entrée de l'unité de commande 6 L'entrée-sortie 14 de la liaison 8 est reliée à la ligne de transfert d'adresses des données et ~des commandes 4. Le processeur 1 contient une unité d'interruption interne 15. L'entrée-sortie 16 de l'unité d'interruption interne 15 est raccordée à-la ligne de transfert d'adresses des données et des commandes 4. La première sortie de l'unité d'interruption interne -15 est raccordée au bus de données 10 interne au processeur, sa deuxième sortie 17 étant raccordée à la deuxième entrée de l'unité de commande 6, dont la deuxième sortie de commande est reliée à l'entrée 18 de l'unité d'interruption interne 15. L'unité arithmétique et logique 5 accomplit les opérations arithmétiques et logiques au cours du traitement. La mémoire bloc-notes 7 sert à stocker les résultats partiels pendant le traitement de données. Le registre 9 d'état du processeur conserve le code du s;ot d'état courant du processeur 1. L'unité de commande 6 aélivre les signaux de commande de l'unité arithllétique et logique 5, de la mémoire bloc-notes 7, de la liaison 8 et du regis tre d'état du processeur 9 au cours du traitement de données. L'interface 8 gère les échanges par la ligne de transfert d'adresses des données et des commandes entre le processeur 1 et la mémoire 2, l'unité d'entrée-sortie 3 et d'autres processeurs 1. L'unité d'interruption interne 15 (figure 3) comporte un groupe 13 de registres de vecteurs d1interrup- tion, les entrées de chacun des registres de vecteurs d'interruption 20 du groupe étant raccordées à l'entréesortie 16 de l'unité 'l'interruption 15. Les sorties 21 de chacun des registres 20 du groupe 19 sont raccordées à la première sortie de l'unité d'interruption interne 15. Les première et deuxième entrées de commande de chacun des registres 20 du groupe 19 sont raccordées aux sorties 22 et 23 de chacun des circuits ET et 25 des premier et deuxième groupes 26 et 27 respectivement. Les sorties 22 et 23 de chacun des circuits ET 24 et 25 des pressier et deuxième groupes 26 et 27 de circuits ET sont raccordées respectiveiaent aux première et deuxiè- me entrées du registre d'état 28 doté d'une sortie inverseuse. La première sortie 29 du registre d'état 28 do l'unité 15 est raccordée aux entrées du premier circuit de priorité 30, du circuit OU 31 et du circuit T 32. La deuxième sortie 33 du registre d'état 2S de l'unité 15 est reliée à l'entrée du deuxième circuit de priorité 34. Les sorties 35 et 36 des premier et deuxième circuits de priorité 30 et 34 sont relises aux premières entrées de chacun des circuits ET 24 et 25 des premier et deuxième groupes 20 et 27 respctivement. Les deuxièmes entrées de chacun des circuits #T 24 au premier groupe 26 sont reliées à l'entrée 18 de l'unité d'interruption interne 15. Le circuit OU 31 a sa sortie reliée à la deuxième sortie 17 de l'unité d'interruption interne 15.Les deuxième entrées des chacun des circuits ;#' 25 du deuxième groupe 27 sont reliées à la sortie 7 du formateur d'impulsion d'écriture 38; la première entrée 39 au formateur d'impulsion d'écriture 38 est reliée a la sortie du circuit ET 32, sa deuxième entrée 40 étant réunie à la sortie du décodeur d'adresse 41,dont l'entrée et l'entrée-sortie du formateur d'impulsion d'écriture 38 sont reliées a l'entrée-sortie 16 de l'unité d'interruption interne 15. T'unité de commande 6 (figure 4) comporte un accumu laveur de microprogrammes 42,réalisé sous la forme d'une matrice logique programmable,et un registre d'instructions 43. t'entrée du registre d'instructions 43 est reliée au bus de données 10 interne au processeur, sa sortie 44 étant reliée a la première entrée de l'accumulateur de microprogrammes 42. l'accumulateur de microprogrammes 42 a sa première sortie reliée à l'entrée 45 du registre de micro-instructions 46 dont la sortie 47 est reliée à la première sor tie Il et à la deuxième sortie de commande de l'unité de commande 6. La deuxième sortie 48 de l'accumulateur de microprogrammes 42 est reliée à l'entrée du registre d'adresse de la micro-instruction prochaine 49 dont la sortie 50 est reliée à l'entrée du registre d'adresse de la micro instruction en cours 51. la sortie du registre d'adresse de la micro-instruction en cours 51 est reliée à la deuxième entrée 52 de l'accumulateur de microprogrammes 42. Tes troisième et quatrième entrées 53 et 54 de l'accumulateur de microprogrammes 42 sont reliées respectivement aux première et deuxième entrées de l'unité de commande 6. le formateur d'impulsion d'écriture 38 (fiCure 5) con tient un circuit monostable 55 constitué par un circuit de retard 56 et un inverseur 57 qui ont leurs entrées raccordées à l'entrC#-58 du circuit monostable 55, leurs sorties étant reliées aux première et deuxième entrées 59 et 60 du circuit OU-NON El respectivement. Ia-sortie du circuit OU DON 61 ferme la sortie 62 du monostable 55. L'entrée 58 du monostable 55 est-reliée à l'entrée-sortie du formateur d'impulsion d'écriture 38.La sortie 62 du circuit monostable 55 est reliée aux premières entrées des premier et deuxième circuits ET 63 et 64 qui ont leurs deuxièmes entrées reliées à la deuxième entrée. 40 du formateur d'impulsion d'écriture 38. Le formateur d'impulsion d'éc riture 38 a sa première entrée 39 reliée à la troisième entrée du deuxième circuit ET 64 et à l'entrée de l'inverseur 65. La sortie 66 de l'inverseur 65 est reliée à la troisième entrée du premier circuit ET 63. La sortie 67 du deuxième circuit ET 64 est reliée à l'entrée-sor- tie du formateur d'impulsion d'écriture 38; la sortie du premier circuit ET 63 est reliée à la sortie 37 du formateur d'impulsion d'écriture 38 et à la première entrée 68 de la bascule 69.La sortie 70 et l'entrée 17 de la bascule 69 sont reliées ê l'entrée-sortie du formateur dtim- pulsion d'écriture 38. Ie système inforrpatique est prévu pour le traitement en multiprogrammation. Les processeurs 7 (figure 1) du système informatique traitent une série de tâches. Les programmes et les données pour chaque tâche entrent dans la mémoire 2 par l'unité d'entrée-sortie 3, les échanges internes au système s'effectuant par la ligne de transfert d'adressesdesdonnées et descommandes 4. Pour que tout programme soit exécutable par tout processeur du système, chaque programme a un en-tête comportant l'information sur les origines du compteur ordinal, du registre 9 (fig. 2) d'état du processeur et de la mémoire bloc notes.Un certain espace de lten-tête est réservé aux procédures emboltées. En plus 'les programmes et de leurs en#teAtes, la mémoire 2 (figure 1) garde un fichier de références auxdits en-tbtes. Dans le système informatique proposé,les interactions entre les processeurs 1 s'effectuent au moyen de vecteurs d'interruption transmis dans l'unité d'interruption interne 15 (figure 2) par la ligne de transfert d'adressesdesdonnées et des commandes 4. L'unité d'interruption interne 15 du processeur 1,qui a reçu un vecteur d'interruption,délivre par sa deuxième sortie 17 un signal d'armement d'interruption. Ce signal se transmet sur la deuxième entrée de l'unité de commande qui produit la suite nécessaire des signaux de commande si l'état duprocesseur 1 gardé dans le registre d'état du processeur 9 autorise l'interruption à cet instant. S'il n'en est pas ainsi, l'interruption est différée jusqu'à la modification de l'état du processeur 1. La procédure d'interruption consiste à former lten-tête en cours du programme en execution,ce qui implique l'écri- ture de la zone d'en-tete avec le mot d'état courant de la mémoire bloc-notes du processeur 1 et du registre d'état du proce-sseur 9. L'unité de commande 6 fournit ensuite un signal à entrée 18 de l'unité d'interruption interne 15 qui déclenche la trànsmission du vecteur d'interruption vers le bus de données 14 interne au processeur.Le vecteur d'interruption est ultérieurement exploité à titre d'adresse de référence à i'en-tete d'un nouveau programme. Cela étant, le processeur 1,moyennant la référence,modifie le registre d'état du processeur 9, rec-èarge la mémoire bloc-notes 7 et met la référence à ltén-tête du programme interrai#u dans lten-tête du nouveau programme dans la zone réservée de la mémoire. Après l'exécution du nouveau programme le processeur 1 utilise çette référence pour reprendre le programme interrompu. C'est de cette manière qu'on effectue l'emboîtement des procédures. Ta gestion des échanges ainsi que la modification d'adresse de la mémoire et l'exécution du programme se font par interaction entre l'unité aritbmétique et logique 5, la liaison 8, la mémoire bloc-notes 7 et le registre d'état du processeur 9 sous la conduite de l'unité de commande 6. l'unité d'interruption interne 15 dispose d'un groupe 19 de registres de vecteurs d'interruption (figure 3) qui reçoivent les vecteurs d'interruption. le nombre de registres de vecteurs 'interruption 20 dans le groupe 19 de registres d'interruption est fonction de l'importance de la série d'interruptions et ne peut pas etre inférieure a 1t unité. Dans le m o d e de réalisation particulier de l'invention,le nombre de registres de vecteurs d'interruption 20 dans le groupe 19 tout comme celui de circuits ET 24 et 25 dans les premier et deuxième groupes 26 et 27,est de trois. la capacité du registre 28 d'état-de l'unité d'interruption interne est, elle aussi, de trois bits. A partir des signaux de commande transmis par le bus de transfert d'adresses des données et descemmandes 4 (figure 2), le formateur d'impulsion d'écriture 38 délivre, par sa sortie 37 (figure 3)1 une impulsion lorsque le decodeur d'adresse 41 dC#ivre,sur sa sortie, un signal in diquant que l'adresse en transfert est bien celle affectée à l'unité d'interruption interne 15. l'impulsion arrive sur les entrées des circuits ST 25 du deuxième groupe 27. l'un des circuits ET 25 du deuxième groupe 27 délivre une impulsion de validation d'écriture de l'un des registres de vecteurs d'interruption 20 du roule 19. Simultanément, le bit du registre 28 d'état de l'unité d'interruption interne 15,correspondant audit registre 20 du groupe 19, prend l'état 1. le premier circuit de priorité 30 fait la sélection du registre 20 le plus prioritaire qui a reçu le vecteur d'interruption et le deuxième circuit de priorité 34 met on évidence le registre le plus prioritaire 20 qui est encore vide. A cet effet, le premier circuit de priorité 30 reçoit un signal de la première sortie 29 du registre 28 d'état de l'unité 15, et le deuxième circuit de priorité 34 recoit un signal de la deuxième sortie 33 du registre 28 d'état de l'u- ité 15.Par l'entrée 18 de l'unité d'interruption interne 15 le signal arrive sur les entrces des circuits #T 24 du premier groupe 2G pour déclencher le transfert du contenu de l'un des reristres 20 du groupe 19 vers la première sortie de l'unité 15. Dans ce cas, le bit du resistre 28 d'état de l'unité 15, correspondant au registre 20 donné, envient C pour vider le registre 20 du groupe 19 et le préparer à une nouvelle écriture. Rien qu'un seul bit en 1 du registre d'état 28 de- l-'unité 15 fait apparaître un 7 sur la sortie du circuit OU 31 qui, lorsqu'il est transmis sur la deuxième sortie 17 de l'un ité-.d'interruption interne 15, conditionne l'interruption.Si le registre 28 d'état de l'unité d'interruption interne 15 ne contient que des 1, le circuit ET 32 délivre un 1 qui modifie l'algorithme de fonctionnement du formateur d'impulsion d'écriture 38 de façon qu'au lieu de produire une impulsion d'écriture il fournisse un signal d'indisponibilité de la totalité des registres 20 du groupe 19. le formateur d'impulsion d'écriture 38 (figure 5) fonctionne de la manière suivante. Un signal de validité de l'information transmise, qui arrive par la ligne 4 sur le circuit monostable 55, produit l'activation de sa sortie Au départ,lorsaue le circuit monostable 55 a un O sur son entrée 58, le circuit OU-NON 61 reçoit, sur sa deuxième entrée 60, un 1 de l'inverseur 57 pour délivrer un O,unO appa- raissant également à la sortie du circuit de retard 56. A l'arrivée d'un 1 sur l'entrée 58 du cirait sonostable 55, l'inverseur 57 délivre un 0, le circuit de retard 56 conserve un O en sortie et le circuit CU-NON 61 fournit un 1. Un 1 issu du circuit 56 vient sur la deuxième entrée 59 du circuit OU-NON 61 dont la sortie passe de nouveau à O . De cette façon, une impulsion est formée dont la durée est égale au temps de retard du signal à travers le circuit de retard 56.Cette impulsion vient sur les premières entrées de deux circuits ET 63 et 64 dont les deuxièmes entrées reçoivent un signal du décodeur d'adresse 41 (figure 3) et,suivant qu'un 0 ou un 1-est présent sur la deuxième entrée du formateur d'impulsion d'écriture 38,1'impulsion est acceptée soit par le premier circuit ET 63 (figure 5) soit par le deuxième cir -cuit ET 64. L'impulsion de sortie du premier circuit ET 63 vient sur la sortie 37 du formateur d'impulsion d'écriture 38 et sur la première entrée 68 de la bascule 69 pour la mettre à 1. le signal à la sortie 70 de la bascule 69 est celui d'acquittement du vecteur d'interruption dans l'unité d'interruption interne 15 (figure 2).A la fin des échanges par la ligne de transfert d'adressesdesdonnées et des com- mandes 4, la bascule 69 (fig. -5) reprend son état de départ sur un signal apparaissant sur sa deuxième entrée 71. l'impulsion à la sortie 67 du deuxième circuit ET 64 est utilisée pour indiquer l'indisponibilité de tous les registres 20 (figure 3) du groupe 19 de registres de vec- teurs d'interruption. Dans ce cas le processeur 1 (figure 1) émetteur du vecteur d'interruption doit reprendre l'éc- riture au bout d'un certain -temps.C'est ainsi qu'on évi te la perte d'interruption à la-réécriture du vecteur d'interruption dans le registre 20 (figure 3) du groupe 19 si l'interruption n'avait pas encore été acquittée. I'unité de commande 6 (figure 4) délivre par ses sorties de commande une suite des signaux de commande en conformité avec le microprograitwne résidant dans l'accumulateur de microprogrammes 42. Dans ce cas, l'appel de chaque micro-instruction suivante de l'accumulateur de microprogrammes 42 est soumis à une instruction stockée dans le registre d'instruction 43 et acheminée par le bus de données 10 interne au processeur, et est effectué conformément à l'information sur l'état du processeur stocké dans le registre 9 (figure 2) et appliqué à la troisième entrée 53 (figure 4) de l'accumulateur de microprogrammes 42. la micro-instruction est aussi appelée sur un signal d'interruption arrivant sur sa quatrième entrée 54 de l'accumulateur de microprogrammes 42 et conform ent à l'-information stockéedans le registre d 'adresses - courant de la micro-instruction 51. T'accumulateur de microprorammes 42 délivre une micro-instruction qui entre dans le registre de micro instructions 46 et est transinise sur la première sortie de commande Il et la deuxième sortie de com#mande de l'unité de commande 6 et l'adresse de la micro-instruction prochaine est stockée provisoirement dans le registre d'adresse de la micro-instruction prochaine 49 et chargée ensuite dans le registre d'adresse de la micro-instruction en cours 51. C'est par cet enchaînement qu'on étab lit le microprogramme à partir des micro-instructions iso lées. 'apparition d'un signal d'interruption sur l'entrée 54 de l'accumulateur de microprogrammes 42 provoque l'appel du microprogramme de traitement de l'interruption, ce microprogramme lance le transfert du vecteur d'interruption de l'unité d'interruption interne 15 (figure 2) par le bus de données 10 interne au processeur en fai sant apparaître un I sur la deuxième sortie de l'unité de commande 6. De cette façon, l'invention permet d'améliorer l'efficacité du système informatique grace à l'abandon des longues lectures des cellules de la mémoire. Ia programmation des échanges entre les processeurs interconnéctés devient, elle aussi, plus facile et, étant donné que ces échanges sont gérés par un mécanisme unique comportant une ligne de transfert d'adresses des don- nées et des commandes, les frais en matériel sont relativement peu importants. Fien entendu, l'invention n'est nullement limitée aux modes de réalisation décrits et représentés qui n'ont été donnés qu'à titre d'exemple. En particulier, elle comprend tous les moyens constituant des éguiva- lents techniques des moyens décrits,ainsi que leurs combinai.óns si celles-ci sont exécutées suivant son esprit et mises en oeuvre dans le cadre de la protection revendiqu#e. REVENDICATIONS 1. Système informatique destiné a traiter une série de tâches comportant au moins deux processeurs (1) qui servent à traiter les données, une mémoire (2) pour garder les programmes et les données, et une unité d'entrée sortie (3), tous reliés à une ligne de transfert d'adresses des données et des commandes (4), dans lequel chaque processeur (1) contient une unité arithmétique et logique (5) destinée à exécuter des opérations arithmétiques et logiques au cours du traitement de données, une mémoire bloc-notes ou tampon (7) prévue pour garder les résultats partiels pendant le traitement de données, un registre d'état du processeur (9) où réside le mot d'état courant du processeur, une liaison (8) assurant les échanges entre le processeur (1) et la mémoire (2), l'unité d'entrée-sortie (3) et d'autres processeurs (1) par la ligne de transfert d'adresses des données et des commandes (4), une unité de commande (6) délivrant les signaux de commande de l'unité arithmétique et logique (5), de la mémoire bloc-notes (7), de la liaison (8) et du registre d'état du processeur (9) au cours du traitement de données; la première sortie de commande (11) de l'unité de commande (6) est raccordée aux entrées de commande de l'unité arithmétique et logique (5), de la mémoire blocnotes (7), de la liaison (8) et du registre d'état du processeur (9);; l'entrée-sortie de l'unité arithmétique et logique (5) est reliée à l'entrée-sortie (12) du registre d'état du processeur (9) dont la sortie (13) est reliée à la première entrée de l'unité de commande (6), l'entrée-sortie (14) de la liaison (8) étant raccordée à la ligne de transfert d'adresses des données et des commandes (4); c a r a c t é r i s é en ce que c h a c u n d e s processeurs (1) comporte une unité d'interruption interne (15) servant à interrompre l'esécution du programme par le processeur (1) et utilisant les moyens d'adressage des cellules de la mémoire affectés à chaque processeur (î),en ce que l'entrée-sortie (16) de l'unité (15) est raccordée à la ligne de transfert d'adresses des données et des commandes (4),en ce que la première sortie de l'unité (15) est reliée au bus de données (10) interne au processeur, et en ce que la deuxième sortie (17) de l'unité d'interruption interne (15) est reliée à la deuxième entrée de l'unité de commande (6), la deuxième sortie de commande de l'unité de commande (6) étant raccordée à l'entrée (18) de l'unité d'interruption interne (15). 2. Système informatique selon la revendication 1,# caractérisé par le fait que, d'une part, l'unité d'interruption interne (15) comporte un groupe (19) de registres de vecteurs d'interruption, la première entrée de chacun des registres de vecteurs d'interruption (20) étant reliée à l'entrée-sortie (16) de l'unité d'interruption interne (15) et la sortie (21) de chacun des registres de vecteurs d'interruption -(20) étant racc-ordée à la première sortie de l'unité d'interruption interne (15), un premièr et un deuxième groupes (26 et 27) de circuits ET, les sorties (22 et 23) de chacun des circuits ET (24 et 25) étant raccordées aux première et deuxième entrées de commande de chacun des registres de vecteurs d'interruption (20) respectivement, et un premier et un deuxième circuits de priorité (30 et =4),dont les sorties (35 et 36) sont raccordées aux premières entrées des circuits ET (24 et 25) des premier et deuxième groupes (26 et 27) de circuits ET respectivement, les deuxièmes entrées des circuits ET (24) du premier groupe (26) de circuits ET étant reliées à l'entrée (18) de l'unité d'interruption interne (15), et que, d'autre part, l'unité d'interruption interne (15) comporte un circuit ET (32), un circuit OU(31) , un registre (28) d'état de l'unité d'interruption interne (15), dont la première entrée est reliée aux sorties (22) des circuits ET (24) du premier groupe (26) de circuits ET et dont la deuxième entrée. est reliée aux sorties (23) des circuits ET (25) du deuxième groupe (27) de circuits ET, la première sortie (29) du registre (28) d'état de l'unité d'interruption interne (15) étant reliée à l'entrée du premier circuit de priorité (30), à l'entrée du circuit ET (32) et à l'entrée du circuit OU (31), la deuxième sortie (33) du registre (28) d'état de l'unité d'interruption interne (15) étant raccordée à l'entrée du deuxième circuit de priorité (34), la sortie du circuit OU (31) étant reliée à la deuxième sortie (17) de l'unité d'interruption interne (15), un formateur d'impulsion d'écriture (38) qui a sa première entrée (39) reliée à la sortie du circuit EE (32) et sa sortie (37) raccordée aux deuxièmes entrées des circuits (25) du deuxième groupe (27) de circuits ET, deur d'adresse (41) qui a sa sortie reliée å la deuxième entrée (40) du formateur d'impulsion d'écriture (38), l'entrée-sortie de celui-ci et l'entrée du décodeur d'adresse (41) étant raccordée-s à l'entrée-sortie (16) de l'unité d'interruption interne (15). 3. Système informatique selon la revendication 1, c a r a c t é r i s é en ce que l'unité de commande (6) comporte un registre dtinstructions (43), un accumulateur de microprogrammes (42)sous la forme d'une matrice logique programmable, la première entrée de l'ac- cumulateur de microprogrammes (42) étant reliée à la sortie (44) du registre dfinstructions (43) dont ltent- rée est reliée au bus de données (10) interne au processeur, un registre de micro-instructions (46) qui a son entrée (45) reliée å la première sortie de l'accumulateur de microprogrammes (42) et sa sortie (47) raccordée à la première sortie de commande (11) et à la deuxième sortie de commande de l'unité de commande (15), un registre d'adresse de la micro-instruction en cours (51) et un registre d'adresse de la micro-nstruction prochaine (49) qui a son entrée reliée à la deuxième sortie de l'accumulateur de microprogrammes (42) et sa sortie (50) raccordée à l'entrée du registre d'adresse de la micro-instruction en cours (51) dont la sortie est reliée à la deuxième entrée (52) de l'accumulateur de microprogrammes (42) , les troisième et quatrième entrées (53 et 54) de l'accumulateur de microprogrammes (42) étant reliées aux première et deuxième entrées de l'unité de commande (6). 4. Système informatique selon la revendication 2, c a r a c t é r i s é en ce que le formateur d'impulsion d'écriture (38) orte un circuit monostable (55) capposé d'un circuit de retard (56), d'un inverseur (57) et d'un circuit OU-NON (61) , que l'entrée du circuit de retard (56) et l'entrée de l'inverseur.(5?) sont raccordées à l'entrée (58) du monostable (55), leurs sorties étant raccordées respectivement aux première et deuxième entrées (59 et 60) du circuit OU-NON (61) qui a sa sortie reliée à la sortie (62) du monostable (55), qu'il contient également un premier et un deuxième circuits Ii;;T (63 et 64) qui ont leurs premières et leurs deuxièmes entrées reliées respectivement à la sortie (62) du. monostable (55) et à la deuxième entrée (40) du formateur d'impulsion d'écriture (38), la troisième entrée du deuxième circuit ET (64) étant reliée à la première entre (39) du formateur d'impulsion d'écriture (38), une bascule (69) et un inverseur (65), que la sortie (66) de l'inverseur (65) est reliée à la troisième entrée du premier circuit ET (63), l'entrée de l'inverseur (65) étant reliée à la première entrée (39) du formateur d'impul- sion d'écriture (38), que la sortie du premier circuit ET (63) est-reliée à la sortie 7l7) du formateur d'impulsion d'écriture (38) et à la première entrée (68) de la bascule (69) dont la deuxième entrée (71), entrée (5 ) du monostable (55), la sortie (67) du-deuxième circuit ET (64) et la sortie (70) de la bascule (69) sont raccordées à l'entrée-sortie du formateur d'impulsion d'écriture (38).