Brevet FR2515905A1 — publié le 19830506

Le présent brevet concerne les systèmes de transmission de données utilisant les protocoles de bransmission de données comme, par exemple, la procédure de transmission de données a haut niveau désignée sous le sigle HDLC (tiIGH-LEV L DATA LINK CONTROL). Cette procedure de transmission de données est de finie dans des normes dont certaines sont citées dans la bibliographie se trouvant a la fin de la description du présent brevet. Le présent brevet concerne plus particulière- ment la définition des codes de services (FANION, ABANDON, INACTIF) (en Anglais FLAG, ABORT, IDLE) utilises par la procédure HDLC auxquels elle apporte des modifications permettant d'en accroître le nombre. Il concerne également des dispositifs permettant la mise en oeuvre de ces nouveaux codes de service. Dans les systemes de transmission de données du type Fl. DLC-, il existe 3 codes de service. Ces 3 codes de servIce sont insérés dans les intervalles situés entre les blocs de données. Ces trois codes sont - le code FANION (en anglais FLAG) - le code ABANDON (en anglais ABORT) - le code INACTIF (en anglais IDLE). Ces codes sont les seuls moyens laissés à la disposition des équipements de transmission pour gérer la transmission : - le code FANION sert de code de remplissage pour combler les "trous" de transmission - le code ABANDON permet au dispositif émetteur de faire savoir au dispositif récepteur que le bloc en cours de transmission est abandonne avant son achèvement - le code INACTIF permet au dispositif émetteur de faire savoir au dispositif récepteur que la transmission est terminée. Il apparat de ce qui vient d'être dit que dans la procédure de transmission de données HDLC, il n'existe que 3 codes de service. Or, dans les systèmes de transmission de données modernes qui sont de plus en plus complexes, la gestion et la maintenance des liaisons gagneraient en efficacité s'il dtait possible de disposer d'un nombre plus élevé de codes de service. C'est précisément ce que propose la présente invention qui par ses enseignements offre la possibilité d'avoir un nombre étendu de codesdc services. A cet effet, l'invention a pour objet un procédé de transmission de données du type HDLC caractérisé en ce que les codes de service FLAG, ABORT et IDLE sont remplacés par un nombre étendu de codes de service constitués d'un noyau de code suivi d'un nombre défini supérieur à un, de bits associés a ce noyau de code. Selon un autre objet de l'invention, celle-ci propose un dispositif de transmission de données pour la mise en oeuvre du procédé suivant la revendication 1 comprenant un convertisseur parallèle-série à l'émission et un convertisseur série-parallèle a la réception caractérisé en ce que le convertisseur parallèle série comporte un bloc générateur de noyau de code pour engendrer -sur commande des noyaux de code et commander la transmission des bits associés aux noyaux de code ; le convertisseur série-parallèle comporte un bloc de reconnaissance des noyaux de code pour détecter les noyaux de code et localiser les séquences de bits associés aux noyaux de code Suivant une autre caractéristique de l'invention : - le convertisseur parallèle série comporte un bloc générateur pouvant, sur commande d'un signal de définition de mode, fonctionner soit suivant le mode HDLC standard pour engendrer des codes de service soit suivant le mode HDLC a codes de service étendus pour engendrer des noyaux de code et commander la transmission des bits associés aux noyaux code - le convertisseur série parallèle comporte un bloc générateur pouvant, sur commande d'un signal de définition de mode, fonctionner soit suivant le mode HDLC standard pour détecter les codes de service soit suivant le mode HDLC à codes de service étendus pour détecter les noyaux de code et localiser les séquences de bits associés aux noyaux de code. L'invention vise également tout système de transmission de données utilisant le procédé répondant aux caractéristiques précédentes. L'invention vise également tout systeme de transmission de données utilisant l'un des dispositifs caractérisant l'invention. D'autres objets, caractéristiques et avantages de la présente invention ressortiront mieux de liexposé qui suit, fait en référence aux dessins annexés a ce texte, qui représentent des modes de réalisation préférés de l'invention. La figure 1 représente les trois codes de service utilisés dans la procédure de transmission HDLC : la figure lA le code FANION (FLG), la figure lB le code ABANDON (ABT) et la figure lC le code INACTIF (IDL). La figure 2 représente symboliquement une transmission de messages sur une liaison suivant la procédure HDLC. La figure 3 représente des configurations possibles pour les différents code de service suivant l'invention. La figure 4 représente les- différents codes de service possibles suivant les enseignements de 11 invention dans le cas oA 3 bits sont associés au noyau dé code. La figure 5 est la représentation schématique d'un dispositif émetteur satisfaisant aux exigences de la procédure HDLC standard. La figure 6 est la représentation schématique d'un dispositif emetteur réalisé suivant les enseignements de l'invention. La figure 7 est la représentation.schématique d'un dispositif émetteur pouvant fonctionner soit suivant le mode HDLC standard soit suivant le mode a codes de service étendus proposé par l'invention. La figure 8 est la représentation schématique d'un dispositif récepteur satisfaisant aux exigences de la -procédure HDLC standard. La figure 9 est la représentation schématique d'un dispositif récepteur réalisé suivant-les enseignements de l'invention. La figure 10 est la representation schématique d'un dispositif récepteur pouvant fonctionner soit. suivant le mode HDLC standard soit suivant le mode a codes de service étendus proposé par l'invention. La figure 1l représente le schéma d'un dispositif d'émission ou convertisseur paralldle-série satisfaisant aux exigences de la procédure HDLC. La figure 12 représente le chronogramme des signaux de génération du code de service ABANDON (ABT). La figure 13 représente le chronogramme des signaux de génération du code de service INACTIF (IDL). La figure 14 représente le chronogramme des signaux de génération du code de service FANION (FLG). La figure 15 est la représentation schématique d'un émetteur ou convertisseur parallèle série mettant en oeuvre les enseignements de l'invention. La figure 16 représente le chronogramme des signaux de génération d'un caractère de données (DO, D1, D2, D3, D4, D5, D6, D7) dans le convertisseur de la figure 15. La figure 17 représente le chronogramme des signaux de génération des bits associés à un noyau de code dans le convertisseur de la figure 15. La figure 18 représente le chronogramme des signaux de génération d'un noyau de code accompagné de bits associés égaux à zéro. La figure 19 représente schématiquement un convertisseurparallèle série pouvant fonctionner soit suivant la procédure HDLC standard soit suivant les enseignements de l'invention. La figure 20 représente schématiquement un convertisseur série-parallele fonctionnant suivant la procédure HDLC standard. La figure 21 représente schématiquement un convertisseur série-parallele fonctionnant conformément aux enseignements de l'invention avec un nombre de bits associés égal a deux. La figure 22 représente schématiquement un convertisseur série-parallèle fonctionnant conformément aux enseignements de l'invention avec un nombre de bits associés compris entre 3 et 8. La figure 23 représente schématiquement un convertisseur série-parallèle pouvant fonctionner soit suivant la procédure HDLC standard soit suivant les enseignements de l'invention avec un nombre de bits associés égal a 2. La procédure HDLC est une procédure de transmission de données utilisée en téléinformatique. Cette procédure est utilisée sur les lignes de transmission fonctionnant en mode synchrone pour y transmettre des messages. Les messages sont transmis sous forme de blocs de caractères séparés les uns des autres par des intervalles sans message. Ces blocs sont appelés TRAMES; Le contenu de chaque trame, défini par une NORME, comprend tous les renseignements nécessaires a son acheminement vers le destinataire ainsi qu'au contrôle de son contenu. Les intervalles entre les trames sont remplis par des codes de service jouant le rôle de CODES DE REMPLISSAGE (en anglais FILLER). Ces codes de service servent å assurer la bonne transmission des trames ainsi qu'a signaler les messages erronés ou libérer la ligne en fin de transmission. De plus amples renseignements sur la procédure HDLC pourront être trouvés dans les documents cités dans la bibliographie fournie la fin de la description. La procédure HDLC utilise 3 codes de service le code FANION (en anglais FLAG) désigné par le symbole FLG le code ABANDON (en anglais ABORT) désigné par le symbole ABT le code INACTIF (en anglais IDLE) désigné par le symbole IDL. La figure 1 représente la configuration de ces 3 codes de service. Le code FANION est représenté sur la figure lA. Ce code a une longueur de 8 bits et sa configuration est la suivante : - le premier bit (qui est situé au rang 0) a la valeur ZERO - les six bits suivants (qui sont situés aux rangs 1 a 6) ont la valeur UN - le dernier bit (qui est situé au rang 7) a la valeur ZERO. Le code ABANDON est représenté sur la figure lB. Ce code a une longueur de 8 bits et sa configuration est la suivante - le premier bit (qui est situé au rang 0) a la valeur ZERO - les sept bits suivants (qui sont situés aux rangs 1 à 7). ont la valeur UN. Il peut être remarqué que ces deux codes ont une partie identique : les 7 premiers bits ont la même configuration. Cette partie identique sera appelée par la suite NOYAU DE CODE ou plus simplement NOYAU (en anglais FLAG NUCLEUS). Le code INACTIF est représenté sur la figure lC. Ce code a une longueur minimale de 16 bits et sa configuration est la suivante - le premier bit (qui est situé au rang 0) a la valeur ZERO - au moins les quinze bits suivants (qui sont situés aux rangs l à 15) ont la valeur UN. Ce code peut être considéré comme un noyau de code suivi d'au moins 9 bits égaux a UN. En récapitulant, il peut être dit que - le code fanion est composé-d'un "noyau" suivi d'un bit égal a zéro (pour cette raison, il sera appelé par la suite FO) - le code abandon est composé d'un "noyau" suivi d'un bit égal a UN (pour cette raison, il sera appelé par la suite F1) - le code inactif est composé d'un "noyau" suivi d'au moins neuf bits égaux à UN (pour cette raison il sera appelé par la suite F9). Comme il a été dit précédemment le code FANION et le code ABANDON ne diffèrent que par la valeur du bit de rang 7. Ce bit différentiateur sera désigné par la suite sous le nom de BIT ASSOCIE AU NOYAU DE CODE ou plus simplement sous le nom de BIT ASSOCIE AU NOYAU. Sur la figure 2 est représenté symboliquement un exemple de transmission de messages sur une liaison suivant la procédure HDLC. Sur la ligne du haut sont représentés les messages transmis en premier. A chaque message ou élément de message est associé un nombre qui correspond à son rang dans la transmission. C'est ainsi que le premier élément de message transmis est le code FANION référencé F0 auquel est associé le rang 0. L'élément suivant est un nouveau code FANION référencé F0 auquel est associé le rang 1. Sur la figure 2, il apparaît donc que 4 codes FANION ayant les rangs 0 à 3 sont envoyés en premier. Ceci correspond bien au rôle devolu au code FANION dans la procédure HDLC : le code FANION est un code de remplissage que l'émetteur envoie au récepteur pendant les périodes où il n'a pas de message à transmettre. De son côté, le récepteur ne prend en compte que les messages qui sont immédiatement précédés d'un code FANION. Il peut être dit que le code FANION joue le rôle d'un SYNCHRONISATEUR DE MESSAGE : il permet au récepteur de localiser sans ambiguité le début d'un message. Avec le rang 4, l'émetteur envoie un message référencé Tl. Ce message porte la référence T1 parce que les messages sont envoyés sous forme de TRAMES. Ces TRAMES sont parfaitement définies par la norme HDLC et leur contenu permet au récepteur l'identification du destinataire ainsi que le contrôle de la bonne transmission du message. Ce message Tl est suivi de 5 codes FANION occupant les rangs 5 à 9 inclus. Ces 5 codes F0 servent a remplis l'intervalle séparant le message Tl du message T2 qui occupe le rang 10 Le message T2 est suivi des codes de remplissage F0 occupant les rangs 11 à 16 inclus. Ces 6 codes de remplissage F0 sont suivis du message T3 qui occupe le rang 17. Ce message T3 se termine par un code de service ABANDON référencé Fl qui occupe le rang 18. Ce code de service Fl signifie pour le récepteur qu'il doit ignorer les informa- tions de la trame T4 ainsi que celles qui suivent et cela jusqu'à ce-qu'il rencontre a nouveau un NOYAU DE FANION.Ceci est représenté dans la partie hachurée ayant le numéro d'ordre- 19. Le récepteur reconnatt un code FANION comme il est indique avec le numéro d'ordre 20. Un nouveau code FANION est reçu avec le numéro d'ordre 21 puis avec le numéro d'ordre 22 le récepteur reçoit le message T4. Ce message T4 est suivi d'un code INACTIF indiqué avec la référence F9 et avec le numéro d'ordre 23. A la suite de ce code F9, le récepteur considère la liaison inactive jusqu'à ce qu'il reconnaisse à nouveau un code FANION ce qui se produit avec le numéro d'ordre 25. Et ainsi de suite, le récepteur surveille les codes de service et transmet les messages aux destinataires au fur et à mesure que ceux-ci sont reconnus. En revenant aux figures 1A, 1B et 1C, il peut être dit que la procédure HDLC comporte deux types de code de service - les 2 codes de service d'exploitation de ligne de transmission (O et F1) - le code de service de libération de ligne de transmission (F9). Le nombre de codes de service peut être étendu -en convenant que L*v codes de service sont définis en associant au noyau de code plusieurs bits au lieu d'un seul. Sur la figure 3 sont représentées de nouvelles configurations possibles pour les codes de service. Le noyau de code occupe les positions de 0 à 6. Les positions 7 a 14 sont disponibles pour la définition des codes de service. La position 15 est inutilisable si l'on désire conserver la convention HDLC pour le code de service INACTIF. Il ressort de cette analyse que la procédure utilisera n bits associés au code : n étant choisit en fonction de l'application. Le cas où -n = 1 est celui de la procédure HDLC. N étant défini, il appaxtient de définir par convention la fonction de chacun des codes correspondant a la combinaison des n bits. Sur la figure 4a est représenté le cas oo n = 3 : c'est- -dire le -cas où il y a 8 codes de service : F0, Fl, F2, F3, F4, F5, F6 et F7. L'indice des codes correspond à la valeur définie par la configuration des bits de rang 7, 8 et 9 comme il est représenté sur le tableau de la figure 4b. Pour chacun de ces codes de service, la convention de procédure définit la fonction correspondante. Les nouvelles fonctions ainsi créées par rapport à celles de la procédure HDLC permettent d'envisager de nouvelles fonctionnalités : le code de service FO la fonctionnalité FO, le code de service Fl la fonctionnalité Fil , le code de service F7 la fonctionnalité F7. A partir de la convention qui vient d'être décrite, il est possible de construire un PROTOCOLE DE TRANSMISSION A FONCTIONS DE SERVICE ETENDUES. Ce protocole sera appelé par la suite PROTOCOLE A CODES DE SERVICE ETENDUS. La figure 5 est la représentation schématique d'un díspositif émetteur satisfaisant a la- procédure HDLC. Ce dispositif qui appartient a l'état de la technique est décrit afin de permettre de mettre en évidence par différence, les enseignements de l'invention. Ce dispositif émetteur est l'équipement situé en amont de la liaison. Il reçoit les données caractère par caractère en mode parallèle et les retransmet sur la liaison en mode serie. Il retransmet également les codes de service en fonction des commandes qu'il reçoit ou de l'absence de données. Ce DISPOSITIF EMETTEUR comporte un REGISTRE A DECALAGE (2) dont la fonction est de permettre de transformer le mode de présentation du caractère, du mode parallèle au mode série un SYNCHRONISATEUR (3) qui, principalement, contrôle les commandes de décalage du registre a décalage (2) un REGISTRE TAMPON DE COMMANDE (4) qui mémorise les commandes reçues un GENERATEUR-DE CODE (5) pour générer a la demande les codes de service nécessaires a la transmission un CONTROLEUR DE TRANSPARENCE (6) qui permet de commander l'insertion de zéro dans la transmission dans le cas où les données se trouvent présenter la configuration d'un code de service un INTRODUCTEUR DE ZERO (7) qui permet l'insertion de zéro dans la transmission un ETAGE DE SORTIE ( 8I qui alimente le milieu de transmission. Le registre a décalage (2) - sur son entrée l reçoit le caractère a transmettre par le canal (10) - sur son entrée 2 reçoit l'autorisation de décalage par la ligne (17) - sur son entrée 3 reçoit un signal de chargement parallèle par la ligne (11) - sur son entrée 4 reçoit un signai de décalage par la ligne (16) - sur sa sortie 5 émet les signaux série sur là ligne (18). Le synchronisateur (3) - sur -son entrée 1 reçoit le signal de commande de transmission de données par la ligne (12) - sur sa sortie 2 envoie un signal d'autorisation de transmlssion de code de service sur la ligne (22) - sur sa sortie 3 envoie un signal de chargement parallèle sur la ligne (11) et retourne ce signal a l'unité dispensatrice des données - sur sa sortie 4 envoie un signal de commande de décalage sur la ligne (16). Le registre tampon de commande (4) - reçoit sur son entrée l la commande définissant l'opération de transmission a exécuter par la ligne (14) - émet sur sa sortie 2 la commande de transmission de donnée par la ligne (12 > - émet sur sa sortie 3 la commande de transmission de code de service par la ligne (13). Le générateur de code (5) - reçoit sur son entrée l la commande de eransmission de code de service par la ligne (13) - reçoit sur son entrée 2 l'autorisation d'émettre un code de service par la ligne (22) - émet sur sa sortie 3 le code de service en mode série sur la ligne (15). Le contrôleur de transparence (6) - - reçoit sur son entrée 3 la configuration série des données transmises par la ligne (18) - émet sur sa sortie 2 un ordre d'insertion de zéro sur la ligne (l9) - émet sur sa sortie l le signal d'autorisation de décalage sur la ligne (17). Ltintroducteur de zéro (7) - reçoit sur son entrée l l'ordre d'insertion des zéro par la ligne (19) - reçoit sur son entrée 2- la configuration série des données transmises sur la ligne (18) - émet sur sa sortie 3 la configuration série des données avec transparence sur la ligne (20). Lletage de sortie (8) - reçoit sur son entrée 1 la configuration série des donnees avec transparence sur la ligne -(20) - reçoit sur son entrée 2 la configuration des codes de service sur la ligne (15) - émet sur sa sortie 3 la configuration de signaux série a transmettre sur la ligne (21). Le fonctionnement d'un tel dispositif émetteur est le suivant. Quand les données sont transmettre, le premier caractère dé données à transmettre est placé sur le canal (10) de données. Dans le même temps, un signal de demande de transmission de données est appliqué sur la ligne (14). Ce signal est enregistré dans le registre tampon de commande (4). Ce registre tampon de commande (4) retransmet cette requête par la ligne (12) vers le synchronisateur qui enregistre la commande et s'apprête y satisfaire dès que le synchronisateur (3) a terminé la transmission du caractère précédent s'il y en avait un ou le cas échéant la transmission du code de remplissage, celui-ci envoie sur la ligne (11) un signal d'appel pour un nouveau caractère de données. Ce signal est d'une part envoyé vers les registres à décalage (2) où il commande le chargement en parallèle du dit registre à décalage (2) et d'autre part envoyé vers l'équipement qui délivre les données pour y servir de signal d'acquittement. Le caractère suivant peut donc être placé sur le canal (lo) et ainsi de suite, les caractères seront transmis l'un après l'autre au registre à décalage (2).- Le registre a décalage (2) contenant le caractère a transmettre reçoit par la ligne (16) des signaux de décalage qui décalent son contenu, pas a pas, sur la ligne (18). Cette ligne (18) transmet les signaux série vers le contrôleur de transparence (6). Ce contrôleur de transparence (6) surveille la configuration des signaux série transmis sur la ligne (18). Dès que le contrôleur de transparence (6) rencontre la configuration correspondant a un zéro suivi de cinq un, il s'oppose, par la ligne (17), au décalage du registre a décalage (2) et par la ligne (19) il demande l'introduction d'un zéro par l'introducteur de zéro (7). Ce zéro rajouté sera retiré a la réception a l'autre extrémité de la ligne. Quand le zéro est inséré, le contrôleur de transparence (6) autorise a nouveau la commande de décalage du registre décalage (2). L'introducteur de zero (7) quand il est sollicité pour écrire un zéro inhibe son entrée 2 et place un zéro sur sa sortie 3 qui alimente la ligne (20). La ligne (20) attaque l'étage de sortie qui retransmet sur la ligne (21) le signal placé a son entrée. En dehors des périodes d'insertion des zéro, 11 introducteur de zéro (7) retransmet sur la ligne (20) les signaux qu'il reçoit sur la ligne (18) sans les altérer. En l'absence de signaux de données disponibles sur le canal (lO) le registre tampon de commande (4) transmet sur la ligne (13) un ordre de transmettre un code de service -de remplissage c'est- -dire un code FANION. Cet ordre arrive sur le générateux-de code.(5) qui, des qu'il sera autorisé par la ligne 22, c'est-a-dire dès que le registre a décalage (2) sera vide, transmettra sur la ligne (15) le code FANION. Cette ligne (15) attaque l'étage de sortie (8) qui envoie le code FANION sur la ligne de sortie (21). Si le système émetteur de données désire émettre un code de service ABANDON ou- un code de service INACTIF, il place l'ordre correspondant sur la ligne (14). Cet ordre est retransmis au registre tampon de commande (4) qui le mémorise et l'envoie par la ligne (13) qui en demande l'exécution au générateur de code (5) qui transmet, dans les conditions décrites précédemment, le code de service sur la ligne 15 vers l'étage de sortie (8) qui, a son tour, le transmet sur la ligne (21). La figure .6 est la représentation schématique-d'un dispositif émetteur suivant les enseignements de l'invention. Cette figure 6 se distingue de la figure 5 par le fait que le bloc (5) et les liaisons (13), (15) et (22) sont remplacés par le bloc (25) et les liaisons (23), (24), (26) et (27). Alors que le bloc générateur de codes (5) produit soit le code de service de remplissage FANION soit l'un des codes de service ABANDON ou INACTIF, le bloc générateur de noyau de code (25) produit la configuration correspondant a un noyau de code de service c'est-a-dire un bit égal à "ZERO" suivi de 6 bits égaux a "UN". La liaison (23) qui relie la sortie 3 du registre tampon de commande (4) à l'entrée (1). du générateur de noyau (25) transporte la commande d'écriture d'un code de service étendu : c'est-à-dire d'un noyau de code auquel seront ajoutés les N bits associés La liaison (24) qui relie la sortie 4 du générateur de noyau de code (25) a l'entrée 5 du synchronisateur (3) sert à transmettre le signal indiquant la fin de transmission du noyau de code. La liaison (26) qui relie la sortie 3 du générateur de noyau de code (25) a l'entrée 2 de l'étage de sortie (8) sert a transmettre à ce dernier les signaux produits par le générateur de code (25) à savoir soit un code de service de remplissage en l'absence de données soit l'émission d'un code de service. La liaison (27) qui relie la sortie 2 du synchronisateur (3) a l'entrée 2 du générateur de noyau (25) sert a transmettre le signal d'autorisation d'émettre un noyau de code ou un code de remplissage FANION. Ce signal d'autorisation est donné par le synchronisateur quand le dernier caractère ou le dernier code de service a été transmis. En l'absence de données à transmettre et en l'absence de commande d'émission de code de service le bloc générateur de noyau de code (25) engendre des codes de service de remplissage qu'il place sur la ligne (26). Cette ligne (26) transmet ces codes de remplissage à l'entrée de l'étage de sortie (8) qui a son tour les transmet sur la liaison (2l?. Le code de remplissage est une combinaison choisie arbitrairement de n bits qui font suite au noyau de code. Dans les exemples qui seront présentés ci-apres la combinaison arbitrairement choisie comporte n zéros consécutifs. Quand le système émetteur de données désire transmettre des données, il place sur le canal (10) ces données et sur la ligne (14) de commande un signal indiquant que les données sont disponibles. L'omnibus (10) de données charge le registre à décalage (2) et le fonctionnement est identique a ce qui a été expliqué à l'occasion de la description de la figure 5. Par contre, les choses diffèrent au niveau de 1 'émission des codes service étendus. Comme il a été expliqué précédemment les codes de service étendus sont constitués d'un noyau auquel sont associés n bits. Quand le système émetteur de données désire transmettre un code de service étendu, il place la configuration des n bits associés sur le canal (lO) de données et sur la ligne (14) de commande il place un signal indiquant que la configuration placée sur l'omnibus (9) de données est la configuration des n bits associés au noyau de code. Cette commande est répercutée sur les lignes (12) et (23). La ligne (23) commande au générateur de noyau de code (25) la production d'un noyau de code. Ce noyau de code est transmis a l'étage de sortie (8) par la ligne (26). L'étage de sortie (8), a son tour, envoie le noyau de code sur la ligne (21). Quand le générateur de noyau de code (25) a fini la transmission du noyau, il en informe le synchronisateur (3) par la ligne (24). Le synchronisateur (3) ainsi informé commande par la ligne (16) le décalage du registre à décalage (2) qui a été au préalable chargé en parallèle par l'omnibus (10) de la configuration des N bits associés. Cette commande de décalage provoque la transmissiondes N bits sur la ligne (18) vers l'introducteur de zéro (7). Celui-ci par la ligne (20) transmet les N bits à l'étage de sortie t8) qui;, a son tour, transmet ces N bits sur la ligne 21. La figure 7 représente schématiquement un dispositif pouvant fonctionner suivant les 2 modes : soit le mode HDLC standard, soit le mode HDLC avec codes de service étendu enseigné par l'invention. Un tel dispositif de conversion parallèle serie que nous appellerons "dispositif mixte" se distingue des dispositifs précédemment décrit par LE BLOC GENERATEUR DE CODES MIXTES (28) qui est un bloc capable de fonctionner suivant l'un des 2 modes suivants soit le mode de fonctionnement du bloc de générateur de codes (5) de la figure 5, soit le mode de fonctionnement du générateur de noyau due code (25) de la figure 6.Le choix de l'un ou de 11 autre mode se fait par une commande sur la ligne (30) de définition de mode LA LIGNE (30) DE DEFINITION DE MODE gui comme il vient d'être dit sert au dispositif émetteur de -données a définir le mode de -transmission qu'il souhaite LA LIGNE (29) sert à définir suivant le mode choisi soit la commande de la transmission d'un code ABANDON ou d'un code INACTIF si c'est le mode HnLC soit la commande de génération d'un noyau de code si c'est lé mode HDLC a code de service étendu LA LIGNE (31) transporte le signal d'autorisation d'écriture d'un code de service en mode HDLC ou d'un noyau de code en mode HDLC à code de service étendu. Le fonctionnement de ce dispositif mixte se déduit aisément des explications qui ont été fournies a l'occasion des figures 5 et 6. La figure 8 est une représentation symbolique d'un système récepteur suivant la procédure HDLC standard. Ce système comporte - UN ETAGE D'ENTREE (40). Cet étage d'entrée est une bascule à un étage qui mémorise au fur et à mesure de leur arrivée les impulsions série reçues - UN BLOC DE RESTITUTION DES DONNEES (41) . Ce bloc est destiné a supprimer les ZERO qui ont été insérés lors de l'émission. Comme il a été expliqué, des ZEROS sont insérés au moment de l'émission chaque fois que a configuration des bits des données ressemble à un code service. Ces "zéro insérés sont a retirer lors de la réception pour restituer l'information initiale - UN REGISTRE A DECALAGE (42).Ce registre a décalage sert a stocker au fur et a mesure de leur arrivée les bits constituant un caractère - UN DETECTEUR DE CARACTERE (43). Ce détecteur de caractère sert à déterminer le moment où un caractère de données entrée a été reçu et donc se trouve placé dans le registre à décalage (42) - UN BLOC DE RECONNAISSANCE DES CODES DE SERVICE (44). Ce bloc sert à reconnaître l'arrivée des codes de service à en signaler la nature au dispositif situé en aval - UN REGISTRE DE SORTIE (45) qui sert à mémoriser un caractère de donnees reçu afin de permettre au dispositif situé en aval d'avoir le temps de prendre en compte le caractère reçu - UNE LIGNE D'ARRIVEE (46). Cette ligne sert a amener au dispositif les bits reçus en série ainsi que le signal d'horloge qui leur est associé.Cette ligne alimente l'entrée 1 de l'étage d'entrée (40) - UNE LIGNE DE DISTRIBUTION (47). Cette ligne distribue le bit mémorisé dans l'étage d'entrée (40) ainsi que le signal d'horloge qui définit le synchronisme du bit mémorisé. Cette ligne est alimentée par la sortie 2 de l'étage d'entrée (40) et elle alimente à son tour l'entrée 1 du bloc de restitution des données (41), l'entrée 2 du registre a décalage (42), entrée 1 du bloc détecteur de caractère (43) et l'entrée 1 du bloc de reconnaissance des codes de service (44) - UNE LIGNE DE COMMANDE DE RETRAIT DE ZERO (48) qui sert a interdire l'introduction de zéro inséré à l'émission dans le registre a décalage (42). Cette ligne relie la sortie 2 du bloc de restitution de données à l'entrée 1 du registre à recalage (42).Elle alimente également l'entrée 5 du bloc détecteur de caractère (43) - UNE LIGNE DE COMMANDE DE TRANSFERT DANS LE REGISTRE DE SORTIE (49). Cette ligne sert, quand un caractère complet se trouve contenu dans le registre à décalage (42), a commander le transfert du caractère contenu dans ce registre dans le registre de sortie (45) Od il pourra être prélevé par les circuits situés en aval. Cette ligne relie la sortie 2 dru bloc détecteur de caractère (43) a l'entrée 3 du registre de sortie (45) - UNE LIGNE D'AUTORISATION DE PRELEVEMENT (50) (désignée aussi par DRC qui est l'abréviation de l'anglais DATA RECEIVED) qui indique aux circuits situés en aval qu'un caractère est disponible dans Je registre de sortie (45) et que ce caractère peut être prélevé.Cette ligne est alimentée par la sortie 3 du bloc détecteur de caractère (43) - UNE LIGNE DE DEFINITION DE DEBUT DE TRAME (51). Cette ligne sert a signaler au bloc- détecteur de caractère (43) qu'une trame peut commencer etqu'il peut recevoir le premier bit du premier caractère de la trame. Pour mémoire, le début de trame est constitué par le premier bit qui suit le dernier bit (qui est un bit ZERO) d'un code FANION si ce dernier n'est pas suivi d'un autre code de service. Cette ligne relie la sortie 2 du bloc de reconnaissance des codes de service (44) à l'entrée 4 du bloc détecteur de caractère (43) - UNE LIGNE D'ALERTE FANION (52) désignée aussi par FLG (abréviation de l'Anglais FLAG). Cette ligne indique aux circuits situés en aval qu'un code de service FANION vient d'être reçu.Cette ligne est alimentee par la -sortie 3 du bloc de reconnaissance des codes de service (44) - UNE LIGNE D'ALERTE ABANDON (53) désignée aussi par ABT (abréviation de l'anglais ABORT). Cette ligne indique aux circuits situés en aval qu'un code de service ABANDON vient d'être reçu. Cette ligne est alimentée par la sortie 4 du bloc de reconnaissance des codes de service (44) - UNE LIGNE D'ALERTE INACTIF (54) désigné aussi par IDL (abréviation de l'anglais IDLE). Cette ligne indique aux circuits situés en aval qu'un code de service INACTIF vient d'être reçu. Cette ligne est alimentée par la sortie 5 du bloc de reconnaissance des codes de service (44). Les signaux série (désignés par RSD abréviation de l'anglais RECEIVED SERIAL DATA) sont reçus sur la liaison (46). Ces signaux comprennent des bits associés å un signal d'horloge qui permet d'échantillonner ces bits. Ces dits signaux arrivent sur l'entrée 1 de l'étage d'entrée (40). La sortie 2 de cet étage d'entrée alimente la ligne de distribution (47). Cette ligne de distribution (47) alimente a son tour - LE BLOC DE RECONNAISSANCE DES CODES DE SERVICE (44). Ce bloc (44) surveille la configuration des bits reçus afin de repérer les codes de service qui sont incorporés dans les signaux reçus. Chaque fois que'le bloc (44) identifie un code de service, il le signale aux dispositifs utilisateurs situés en aval en utilisant la ligne d'alerte (52 ou 53 ou 54) correspondant au code de service identifié. Par ailleurs, le bloc (44) par la ligne (51) informe le détecteur de caractère qu'il a reconnu un code de service, - LE BLOC DETECTEUR DE CARACTERE (43). Ce bloc (43) compte les bits reçus afin de déterminer le moment a un caractère entier est contenu dans le registre a décalage (42). Le détecteur de caractère (43) est remis à zero par la ligne (51) car en effet, le comptage des bits de caractères se fait immédiatement derríere un code de service FANION; cette ligne (51) effectue donc la remise à zéro au moment de la détection d'un code FANION. Par ailleurs, le détecteur de caractère (43) reçoit sur son entre 5 un signal véhiculé par la liaison (48) qui est un signal d'interdiction de comptage cette interdiction de comptage a lieu chaque fois qu'un zéro inséré au moment de l'émission est reconnu par le bloc de restitution des données.Quand un caractère a été reconnu, le bloc détecteur de caractère (43) envoie sur la ligne (49) un ordre de transfert du contenu du registre à décalage (42) dans le registre de sortie (45) et sur la ligne (5D) un signal d'autorisation de prélèvement (désigné pa DRC abréviation de l'anglais DATA RECEIVED) à destination des circuits utilisateurs situés en aval, - LE REGISTRE A DECALAGE (42). Ce registre å decalage (42) sert à stocker les bits reçus en série afin de pouvoir restituer en parallèle les caractères reçus.Au fur et à mesure que les bits sont reçus sur entrée (2) -ceux-ci sont introduits dans le registre à décalage l'exception des bits dont l'introduction est interdite par la ligne (48). Ces bits interdits correspondent aux zéros insérés au moment de l'émission et ils ont été détectés par le bloc de restitution des données (41). Ce registre å décalage (42) est connecté en parallèle par le canal (55) avec le registre de sortie (45) le contenu du registre à décalage (42) est transf-éré dans le registre de sortie (45) par la commande de transfert véhiculée par -la ligne (49) et envoyée par le bloc détecteur de caractère (43), - LE BLOC DE RESTITUTION DES DONNEES (41).Ce bloc de restitution des données (41) détermine les zéros qui ont été insérés au moment de l'émission. Quand ce bloc (41) reconnatt un bit ZERO à la suite d'une série cinq bits UN consécutifs, ce zéro est considéré comme un ZERO INSERE et il doit être ignoré. Pour cela, le bloc (41) envoie sur la ligne 48 une commande de retrait du zéro. La figure 9 est une représentation schématique d'un système de réception permettant, conformément à la présente invention, une transmission avec un nombre étendu de codes de service. Sur cette figure' 9, il apparat un certain nombre de blocs et de lignes inchangés par rapport à ceux de la figure 8 qui représente l'état de la technique. Les blocs inchangés sont les blocs (40), (41), (42) et (45). Les lignes inchangées sont les lignes (46), (47), (48), (49), (50), (55). Ces blocs et ces -lignes inchangés conservent les mêmes fonctions que pour la figure 8. Par contre, les blocs suivants sont différents - LE BLOC DE DETECTION DE CARACTERE OU DES BITS ASSOCIES (60). Ce bloc (60) est un bloc qui assure le comptage des bits reçus. Les bits sont reçus sur l'entrée 1 qui est raccordée a la ligne de distribution (47). Dans le cas ou le bloc (60) recoit un caractère de données le fonctionnement est identique à celui qui a été décrit à l'occasion du bloc (43) de la figure 8. Dans le cas ou le caractère reçu est un noyau de code avec n bits associés, le compteur de bits est remis à zéro par la ligne (58) qui signale la détection d'un noyau de code. Ensuite, le compteur compte le nombre de bits correspondant au nombre de bits associés au noyau de code. Une fois ce compte atteint, il envoie d'une part par la ligne (59) un signal d'alerte signalant qu'un noyau et ses bits associes ont été reçus et par la ligne (49) il commande le transfert des bits associés contenus dans le registre à décalage (42) dans le registre de sortie (45). Le signal envoyé sur la ligne (59) est désigné par l'appellation FPDR (abréviation de l'anglais FLAG NUCLEUS PLUS DATA RECEIVED). Le compteur est remis à zéro dès que les bits associés au noyau de code ont été tous reçus et par conséquent le compteur se trouve prêt à compter les bits du caractère suivant. - LE BLOC DE RECONNAISSANCE DE NOYAU (57). Ce bloc (57) reçoit sur son entrée 1 les bits distribués par la ligne de distribution (47). I1 effectue la reconnaissance des noyaux de code. Quand un noyau de code est reconnu, il envoie par la ligne (58) un signal de fin de noyau de code. Les lignes différentes sont les suivantes. - LA LIGNE (58) qui relie la sortie 2 du bloc de reconnaissance de noyau (57) avec l'entrée 4 du bloc détecteur de caractères et de bits associés au noyau de code (60). Cette ligne (58) indique au bloc détecteur (60) Je moment a un noyau de code se termine afin de remettre a zéro le compteur de bit du bloc détecteur (60) - LA LIGNE (59) D'ALERTE "CODE RECRU qui est alimentée par la sortie 6 du bloc détecteur (60) et qui fournit aux circuits d'èxploitation situés en aval le signal d'autorisation de prélever. les bits associés au code dans le registre de sortie (45). Le signal délivré est désigné par FPDR (abréviation de l'anglais FLAG NUCLEUS PLUS DATA RECEIVED). La figure 10 représente schématiquement un système de réception mixte pouvant fonctionner suivant 2 modes : un mode de fonctionnement du type HDLC standard et un mode de fonctionnement du type HDLC avec codes de service étendu. Le changement de mode se fait par envoi d'un signal de commande sur une ligne appropriée (67) désignée par E.M. (abréviation de l'anglais EXTENDED MODE). Cette figure se distingue des figures 8 et 9 par - LE MODULE (61) qui est un module complexe de détection de caractère de données ou de bits associés a un noyau. Ce module (61) peut soit détecter la fin d'un caractère uniquement soit détecter la fin d'un caractère ou la fin d'une configuration de bits associés. L'un ou I'autre des fonctionnements est choisi par- les commandes transmises par la liaison (68).Ce module comporte : une entrée 1 qui reçoit les signaux de la ligne de distribution (47) une entrée 4 qui reçoit par la ligne (68) l'indication du début de comptage c'est-a-díre I'indication'du début d'un caractère ou d'un début de bits associés une entrée 5 alimentée par la ligne (48) qui indique la présence de zéro retiré et donc a ne pas compter une sortie 2 qui alimente la ligne (49) avec un signal de commande de transfert du contenu du registre a décalage (42) dans le registre de sortie (45) une sortie 3 qui alimente la ligne (50) avec un signal d'autorisation de Prélèvement par les circuits situés en aval, du contenu du registre de sortie (45) une sortie 6 qui fournit sur la ligne (63) un signal d'indication de la réception d'un noyau de code - LE MODULE (62) de reconnaissance des codes de service ou des noyaux de code. Ce module (62) peut détecter et reconnattre soit l'arrivée d'un code de service, soit l'arrivée d'un noyau de code-. Ce module comportas :: une entrée 1 qui est alimentée par la ligne de distribution (47) une sortie 2 qui fournit sur la liaison (68) l'indication du début d'un caractère ou le début d'une configuration de bits associés une sortie 3 qui alimente la ligne (64) avec le signal d'indication de réception d'un code FANION si c'est le cas une sortie 4 qui alimente la ligne (65) avec le signal d'indication de réception d'un code ABANDON si c' est le cas une sortie 5 qui alimente la ligne (66) avec le signal d'indication de réception d'un code INACTIF Si c'est le cas. les lignes (50), (63), (64), (65), (66) qui sont destinées a informer les circuits utilisateurs situés en aval . la ligne (67) qui permet de définir le mode de fonctionnement du dispositif : mode HDLC standard ou mode HDLC a fonctions de service étendues ia ligne (68) qui permet au module (62) de reconnaissance des codes de service et des noyaux dé -code de définir au module (61) de détection de caractères ou de bits associés a un noyau slil doit compter un caractère ou compter des bits associés. Le fonctionnement de ce système découle des explications qui ont été fournies a l'occasion des figures 8 et 9. La figure 11 représente le schéma d'un dispositif d'émission, satisfaisant aux exigences du Standard HDLC. Ce dispositif sera appelé par la suite CONVERTISSEUR . PARALLELE-SERIE D'EMISSION POUR HDLC CONVENTIONNEL ou plus simplement CONVERTISSEUR HDLC -STANDARD. Ce schéma, comme les schémas suivants, utilise les symboles graphiques pour- scmas électriques définis dans la NORME FRANCISE NF C 03-108 Chapitre : OPERATEURS LOGIQUES BINAIRES (voir egalement PUBLICATION 117-15 de la COMMISSION ELECTROTECHNIQUE INTERNATIONALE : SYMBOLES GRAPHIQUES RECOMMANDES : OPERATEURS LOGIQUES BINAIRES). Par ailleurs, le signal astérisque (*) qui suit les appellations logiques signifie que les signaux correspondant sont des signaux complémentaires (inversion logique). Le convertisseur HDLC standard comporte : - UNE BASCULE (100) qui est une bascule de type D. Cette bascule comporte : une entrée D qui reçoit le signal de commande ABID (abréviation de l'anglais (ABORT/IDLE) une entrée d'horloge qui reçoit le signal d'horloge TC (abréviation de l'anglais TRANSMITTER CLOCK) une sortie normale (sortie Q) qui délivre le signal AI qui est la mémorisation de l'échantillonnage du signal ABID par le signal d'horloge TC une sortie inverse (sortie Q*) qui délivre le signal AI* qui est le signal complémentaire du signal précédent - UNE BASCULE (101) qui est une bascule du type D.Cette bascule comporte une entrée D qui reçoit le signal de commande DAV (abréviation de l'anglais DATA AVAILABLE) . une entrée d'horloge qui reçoit le signal d'horloge TC une sortie normale (sortie Q) qui délivre le signal DAV1 qui est la mémorisation de l'échantillonnage du signal DAV par le signal d'horloge TC - UN CONDITIONNEUR (102) a deux entrées et une sortie normale une entrée qui reçoit le signal AI emis par la bascule (100) une entrée qui reçoit le signal ES émis par le conditionneur (112) . la sortie normale fournit le signal AIG abréviation de l'anglais ÀI GATED) - UN CONDITIONNEUR (103) à trois entrées et une sortie normale ne entrée qui reçoit le signal AI* émis par la bascule (100) une entrée qui reçoit le signal DAV1 émis par la bascule (101) une entrée qui reçoit le signal ES émis par le conditionneur (112) . la sortie normale fournit le signal DAVG (abréviation de l'anglais DAV GATED) - UN MELANGEUR (104) å trois entrées dont une condítionnée et une sortie normale une entrée conditionnée qui effectue le conditionnement entre Je signal DL (abréviatíon de l'anglais DATA LOADED) et le signal C3A* (abréviation de l'anglais COUNT OE 3 IN COUNTER A NOT).Le signal DL est issu de la bascule (105) et le signal C3A* est issu du convertisseur binaire octal (107) une entrée qui reçoit le signal AIG émis par la bascule (102) une entrée qui reçoit le signal DAVG émis par la bascule (103) . la sortie fournit le signal DL1 - UNE BASCULE (105) de type D. L'entree de cette bascule est alimentée par le signal DL1 délivré par le conditionneur (104). Le signal d'horlogeest le signal TC. La sortie de la bascule (105) est le signal DL (abréviation de l'anglais DATA LOADED).Ce signal DL est un signal d'acquittement destiné aux circuits situés en amont. I1 signifie pour ces circuits amont que le convertisseur a pris en compte l'octet qui était placé sur les entrées TD0, TD1, TD2, TD3, TD4, TD5, TDS et TD7 et que le caractère suivant peut y être placé à son tour. - UN COMPTEUR BINAIRE CTRA (abréviation de -l'anglais COUNTER A) d'une capacité de huit (106). Ce compteur compte les signaux d'horloge TC a condition que le signal IZ* (abréviation de l'anglais INSERT ZERO *) soit haut. Ce signal IZ* est bas chaque fois que le convertisseur insère un zéro dans la chaîne des bits de données afin d'assurer la transparence des données vis-à-vis des codes de service. Il peut être donc être dit que ce compteur sert a repérer les bits transmis. I1 comporte trois cellules binaires de comptage désignés par 1, 2, 4. Les sorties de; ces cellules de comptage sont reliées respectivement aux 3 entres du convertisseur binaire-octal (107) - UN CONVERTISSEUR BINAIRE-OCTAL (107). Ce convertisseur (107) reçoit sur ses 3 entrées les poids 1, 2 et 4 du compteur CTRA (106) et délivre en sortie trois signaux le signal CZA (abréviation de l'anglais COUNT OF ZERO IN COUNTER A). Ce signal CZA indique que -le contenu du compteur CTRA (106) est égal à zéro le signal C3A* (abréviation de l'anglais COUNT OF 3 IN COUNTER A *). Ce signal C3A* indique, puisque c'est un signal complémentaire, les périodes où le contenu du compteur CTRA (106) n'est pas égal à 3~~ le signal C7A (abréviation de l'anglais COUNT OF 7 IN COUNTER A).Ce signal C7A indique que le contenu du compteur CTRA (106) est égal à 7 - UN MELANGEUR (108) comportant une entrée simple et une entre comd íonnee. Sur l'entrée simple arrive le signal-AIG délivré pawr le conditionneur (102) et le signal SA (abréviation de l'anglais STORED AIG) délivré par la bascule de type D (109). Ce mélangeur (108) comporte une sortie directe qui délivre le signal AIG1 (abréviation de l'anglais ABORT IDLE GATED 1) - UNE BASCULE DE TYPE D (109). Cette bascule (1O9) reçoit sur son entrée D le signal AIG1 émis par le conditionneur (108) et sur son entrée de synchronisation le signal d'horloge TC.Cette bascule (109) comporte deux sorties : une sortie directe SA (abréviation de l'anglais STORED AIG) qui mémorise l'apparition du signal AIG et une sortie inverse SA* qui a la signification complémentaire. - UNE BASCULE DE TYPE D (110). Cette bascule (110) reçoit sur son entrée D le signal SA issu de la bascule (109) et sur son entrée de synchronisation le signal d'horloge TC. Cette bascule (110) comporte une sortie inverse qui délivre un signal SAD* (abréviation de l'anglais SA DELAYED *). Ce signal SAD* a la signification complémentaire du signal SA et se produit avec une période d'horloge TC de retard - UN CONDITIONNEUR (111) comportant deux entrées. Chaque entrée est un mélangeur A 2 voies. La première entrée comporte le mélange du signal SAD* emis par la bascule (110) et du signal SA* émis par la bascule (109). La deuxième entrée comporte le mélange du signal CZA et du signal C7A qui sont émis tous les deux par le convertisseur binaire-octal (107).La sortie de ce conditionneur (111) est une sortie inverse qui délivre le signal FAI (abréviation de l'anglais FLAG, ABORT, IDLE). Ce signal FAI indique que la transmission concerne l'envoi d'un code de service et alimente la deuxième entrée du mélangeur (121) - UN CONDITIONNEUR (112) comportant deux entrées simples et deux sorties : une sortie directe et: une sortie complémentaire. Une entrée reçoit le signal C7A émis par le convertisseur binaire octal (107) et l'autre entrée reçoit le signal IZ1* (abréviation de l'anglais INSERT ZERO 1 NOT) émis par le conditionneur (120). La sortie directe émet le signai ES (abréviation de l'anglais END OF STRING) qui indique qu'un caractère a été complètement transmis.La sortie inverse émet le signal complémentaire ES* - UN MELANGEUR (113) comportant, une entrée simple, une entrée conditionnée et une sortie. L'entrée conditionnée reçoit le signal DS (abréviation de l'anglais DATA SEQUENCE) émis par la bascule (114) et le signal ES* émis par le conditionneur (112). L'entrée simple reçoit le signal DAVG émis par le conditionneur (103). La sortie délivre le signal DAVG1 - UNE BASCULE DE TYPE D (114). Cette bascule bistable (114) reçoit sur son entrée D le signal DAVG1 délivré par le conditionneur (113) et sur son entrée de synchronisation le signal d'horloge TC. Cette bascule (114) comporte deux sorties : une sortie directe et une sortie complémentaire. La sortie directe délivre le signal DS (abréviation de l'anglais DATA SEQUENCE) qui indique que les opérations en cours concernent la transmission d'un caractère de données.La sortie inverse délivre le signal complémentaire DS* - UN REGISTRE PARALLELE-SERIE (116) TIR (abréviation de l'anglais TRANSMITTER INPUT REGISTER). Ce registre comporte huit cellules bistables de type D placées sous le contrôle et la commande d'une tête de registre. Cette tête de registre comporte une entrée de validation du chargement en parallèle des huit cellules D désignée par G1 (PE) (abréviation de GATE 1 PARALLEL ENABLE). Cette entrée reçoit le signal ES qui est émis par le conditionneur (112).Quand ce signal est actif, il y a chargement des huit cellules par les huit bits de données DO, D1, D2, D3, D4, D5, D6 et D7 qui ont été placés sur les bornes TDO, TD1, TD2, TD3, TD4, TD5, TD6 et TD7 par les circuits placés en amont . une entrée de validation du décalage en série des huit cellules D désignée par SE (abréiation de l'anglais SHIFT ENABLE). Cette entrée reçoit le signal IZ2* qui est émis par la bascule (122) une entrée de synchronisation- C2 (abréviation de l'anglais CLOCK 2).Dans chaque cellule a été porté l'indication 1,2D ce qui signifie que la cellule est de type D, que son entrée est conditionnée par le conditionneur 1 (G1) et synchronisée par l'horloge 2 (C2). Ce registre- (116) a une sortie série désignée par SD (abréviation de l'anglais SERIAL DATA). Par cette sortie, les bits constituant l'octet de données sont transmis en série au fur et à mesure de l'arrivée des signaux de synchronisation TC et ceci sous réserve que le signal placé a l'entrée G1 (PE) ne soit pas actif c'est-à-dire ne demande pas un chargement parallèle comme il a été expliqué ci-dessus car le chargement en parallèle l'emporte sur la commande de décalage - UN COMPTEUR BINAIRE CTR.B (117) qui est un compteur à 2 cellules binaires (1 et 2) et qui contient son propre décodeur binaire-quaternaire. La remise a zéro des 2 cellules (1 et 2) est obtenue par l'action conjuguée du signal logique ZERO placée à leur entrée (désigné par L.O qui est l'abréviation de l'anglais LOGICAL 0) et du signal SD2* placé sur l'entrée PE (PARALLEL ENABLE) de la tête de contrôle du compteur (117). Le signalSD2* est issu du mélangeur (121j. Les cellules comptent les signaux d'horloge TC quand l'entrée + 1 est validée par le signal DS. Le signal DS est émis par la bascule (114). Le compteur CTR.B (117) produit un signal de sortie C3B (abréviation de l'anglais COUNT OF 3 IN CO B) qui est haut quand le compteur a compté 3 signaux de synchronisation TC - UN CONDITIONNEUR (118) à 2 entrées et une sortie normale. Une des entrées reçoit le signai IZ2* qui est émis par la bascule (122) et l'autre entrée reçoit le signal'SD émis par la sortie du registre parallèle-série (116).La sortie du conditionneur (118) produit le signal SDI - UNE BASCULE (119) qui est une basculé de type D. Cette bascule (119) reçoit sur son entrée D le signal C3B qui est produit par le compteur CTR.B (117) et sur son entrée de synchronisation le signal d'horloge TC. Cette bascule (119) produit à sa sortie un signal C3BD qui est la mémorisation du signal C3B - UN CONDITIONNEUR (120) A 2 entrées et à 2 sorties (1 directe et 1 inverse). La première entrée reçoitWle signal C3BD issu de la bascule (119) et la deuxième entrée reçoit Je signal SD1 issu du conditionneur (118). Ce conditionneur (120) émet sur sa sortie directe le signal IZ1 (abréviation de l'anglais INSERT ZERO 1) qui indique la nécessité d'insérer un zéro en série dans les données pour assurer leur transparence et sur sa sortie inverse le signal complémentaire IZ1* - UN MELANGEUR (121) a 2 entrées conditionnées et à 2 sorties (1 directe et 1 inverse). La première entrée conditionnée reçoit les signaux DS et SD1. Le signal DS est issu de la bascule (114) et le signal SD1 provient du conditionneur (118). La deuxième entrée conditionnée reçoit les signaux FAI et DS*. Le signal FAI vient du conditionneur (lil) et le signal DS* émane de la bascule (114).Ce mélangeur (12t) produit le signal direct SD2 sur sa sortie directe et le signal SD2* sur sa sortie inverse - UNE BASCULE (122) de type D. Cette bascule (122) reçoit sur son entrée D le signal IZ1-issu du -conditionneur (120) et sur son entrée de synchronisation le signal d'horloge TC. Cette bascule (122) a une seule sortie qui est une sortie inversée et qui délivre le signal IZ2* (abréviation de l'anglais INSERT ZERO 2 NOT). Ce signal est actif quand il n'y a pas d'opératjon d'insertion de zéro parmi les bits de données - UNE BASCULE (123) de type D. Cette bascule reçoit sur son entrée D le signal SD2 issu du mélangeur (121) et sur son entrée de synchronisation -le signal d t horloge TC. Cette bascule (123) a une seule sortie directe qui transmet le signal TSD Ce signal TSD est le signal série à transmettre sur la liaison. Le convertisseur parallèle-série représenté sur la figure 11 fonctionne de la façon suivante. Quand les circuits situés en amont veulent transmettre une- trame, ils placent-le premier octet de la trame à l'entrée du registre d'entrée TIR (116) : les 8 bits de l'octet TD0 à TD7 sont placés en parallèle sur les entrées correspondantes du registre (116). Quand ces bits TDO à TD7 sont stabilisés les circuits amont préviennent le - convertisseur parallèle série que ces bits sont disponibles en envoyant le signal DAV. Ce signal DAV est mémorisé dans le registre (101) qui délivre le signal DAV1. Ce signal DAV1 placé a l'entrée du conditionneur (103) ne traversera ce conditionneur (103) que si aucune demande de code de service ABORT ou IDLE. n'est pendante (signal AI*) et si la transmission du caractère précédent est terminée (signal ES).Si ces deux conditions sont satisfaites, le conditionneur (103-) délivre le signal DAVG. Ce signal DAVG arrive d'une part sur le élangu (104) où il crée le signal DL1. Ce signal DL1 attaque l'entrée de la bascule (105). Cette bascule mémorise ce signal DL1 et fournit le signal DL. Ce signal DL est réintroduit dans le conditionneur (104) où il est conditionné par Je signal C3A* : c'est-à-dire que le signal DL retombera quand le compteur CTRA (106) (signal C3A*) aura atteint le compte 3. Ce signal DL est le signal d'acquittement qui permet au convertisseur parallèle-série de faire connaître aux circuits amont que le caractère a été pris en compte. Par ailleurs, le signal DAVG attaque le mélangeur (-113) ob il produit le signal DAVG1. Ce signal DAVG1 entre dans la bascule (114) où il est mémorisé en produisant le signal DS et son complément DS*.Le signal DS est introduit dans le mélangeur (113) ou il est conditionné par le signal ES*. C'est a dire que le signal DS est mémorisé jusqu'à ce que le signal ES* soit bas. Le signal ES* produit par le mélangeur (112) est bas quand le compteur CTR A (106) (signal C7A) a compté 8 bits c'est-à-dire que le caractère est totalement transmis et que par ailleurs (signal IZ1*) l'insertion d'un zéro n'est pas en cours. Ceci termine la séquence de prise en compte de la demande DAV de transmission du premier octet de 1a trame. Pendant la même période, le convertísseur parallèle-série déroule la séquence de traitement du premier octet de la trame. Le caractère précédent étant transmis, il y a production du signal de fin de séquence ES par le mélangeur (112). Ce signal ES attaque l'entrée G1 (PE) du registre TIR (116) ce qui provoque le chargement en parallèle des bits de données DO a D7 dans les 8 cellules du registre TIR (116). Cette phase terminée, les cellules vont être transférées en série par les impu-Isions d'horloge TC arrivant sur l'entrée C2 de synchronisation sous réserve que le signal IZ* placé sur l'entrée de validation de décalage (SE) soit haut, c'est-à-dire que l'insertion d'un zéro ne soit pas en cours. Les bits sont transmis en série sur la ligne SD au fur et à mesure de leur décalage. La ligne SD alimente le conditionneur (118) qui n'est ouvert que si le signal IZ2* est haut c'est-à-dire qu'il n'y a pas une opération d'insertion de zéro en cours. La sortie SDI du conditionneur (118' alimente une des entrées conditionnées du mélangeur (121). Cette entrée conditionnée conditionne le passage du signal SD1 par la présence du signal DS. Ce signal a été vu dans la séquence précédente : il signifie qu'une cqmmande DAV de transmission du premier octet a été reçue.Si cette commande a bien été reçue et prise en compte, le mélangeur (121) transmet le signal SD2 à l'entrée D de ia bascule (123) qui mémorise pour une période d'horloge TC le signai serie SD2. La sortie de cette bascule (123) alimente la liaison série TSD qui est la liaison de transmission. Il apparaît ainsi que les bits du premier octet sont transmis, suivant le mécanisme décrit, en série sur la liaison TSD à l'exception des périodes d'horloge TC où une insertion- de zéro s'est avérée nécessaire. Il va être vu maintenant le mécanisme d'insertion des zéro. I1 a été décrit précédemment la configuration des bits constituant les codes de service. En particulier, ces codes de service sont remarquables par la présence d'un noyau constitué d'un bit zéro, suivi de 6 bits UN consécutif. Or, il peut arriver, par pure coïncidence, que la configuration des bits de données reproduise à un moment la configuration d'un noyau ou même d'un code de service entier. Pour pallier les inconvénients de cette situation, il est introduit dans le convertisseur parallèle série un dispositif dit de maintien de la transparence des données. Ce dispositif de maintien de la transparence des données assure sa fonction en insérant un zéro entre deux bits de données chaque fois qu'il rencontre un groupe de 5 bits consécutifs égaux à un.La partie centrale du dispositif de la transparence de données est constituée par le compteur CTRB (117). Ce compteur CTRB (117) est remis à zéro par l'arrivée du signal SD2* sur son entrée PE. Ce signal est produit par la sortie inverse du mélangeur (121). L'arrivée du signal SD2* sur l'entrée PE provoque le chargement en parallèle des 2 cellules du compteur CTRB (117) de la valeur désignée par L.O (abréviation de l'anglais LOGICAL ZERO) qui est la valeur ZERO. Ensuite, le compteur CTR-B (117) compte les signaux d'horloge TC placés sur son entrée de comptage aussi longtemps que le signal DS placé sur son entrée de conditionnement (+1) est egal à un. Or, ce signal DS reste à UN aussi longtemps que le caractère n'a pas été totalement transmis. Quand le contenu du compteur CTRB (117) est egal à trois, ce compteur CTR-B (117) délivre le signal C3B. Ce signal C3B est transmis à la bascule (119) qui le mémorise et délivre à sa sortie le signal C3BD (abréviation de l'anglais COUNT OF 3 IN COUNTER B DELAYED). Ce signal C3BD attaque une entrée du conditionneur (120) dont l'autre entrée est raccordee au signal SD1. Ce signal SD1 est égal à UNE si le bit de donnée à transmettre à cet instant là est égal à UN. Si cette condition est acquise le conditionneur (120) porte à la valeur UN sa sortie directe IZ1 et à la valeur ZERO sa sortie inverse ZIZI*. La sortie directe IZ1 attaque la bascule (122) qui le 'mémorise en produisant à sa sortie inverse le signal IZ2*. Ce signal IZ2* va d'une part interdire le décalage du registre à décalage (116) et d'autre part, fermer le conditionneur (118). La sortie inverse Izl* de la bascule (120) va d'une part fermer le conditionneur (112), d'autre part interdire le comptage du compteur CTR.A (106).Le signal IZ2* en interdisant donc le décalage du registre A décalage TIR (116) empêche -la propagation du bit de données correspondant et en fermant le conditionneur (113) introduit un signal SD1 égal à ZERO dans la channe des données. Un bit ZERO a bien été inséré dans les données. Quand le dernier bit du premier caractère de la trame a été totalement transmis et éventuellement le zéro inséré qui peut le suivre, le signal ES passe à ZERO et le processus qui vient d'être décrit se produira successivement pour tous les caractères de la trame. Quand les circuits situés en amont veulent transmettre un code de service ABANDON, ils envoient- un signal ABID à l'entrée de la bascule (100). Ce signal est mémorisé dans- la bascule (100) qui produit sur sa sortie directe le signal AI et sur sa sortie inverse le signal AI*. Le signal AI* vient fermer le conditionneur (103) empêchant ainsi la propagation d'une demande erronée d'un signal DAV1. Le signal AI attaque le conditionneur (102) en condition avec le signal ES. Ce signal ES n'est haut que lorsque le dernier bit du caractère précédent a été transmis. Si cette condition est satisfaite, le conditionneur (102) produit le signal de sortie AIG.Ce signal AIG attaque d'une part le mélangeur (104) qui à son tour attaque le bistable (105) pour produire le signal d'acquittement DL comme il a été expliqué à l'occasion de la transmission du premier caractère de données. Les circuits amonts doivent, s'ils veulent envoyer un code ABANDON, utiliser le signal d'acquittement DL pour faire cesser le signal de commande ABID avant que le contenu du compteur CTRA (106) n'ait atteint le nombre SEPT sous peine d'entamer un nouveau cycle caractère et produire un signal INACTIF comme il est expliqué plus loin a propos de la figure 13. Par ailleurs, le signal AIG attaque le mélangeur (108) qui produit à sa sortie le signal AIG1. Le signal AIG1 attaque à son tour la bascule (109) qui produit sur sa sortie directe le signal SA qui signifie que la séquence en cours ne concerne pas des données et sur sa sortie inverse le signal SA*. Le signal SA attaque l'entrée du bistable (110) qui produit sur sa sortie inverse le signal SAD*. Le signal SA* attaque le conditionneur (111) qui comporte deux entrées comportant chacune un mélangeur à deux entrées. Ce signal SA* est mélangé avec le signal SAD* sur la première entrée. La deuxième entrée du conditionneur effectue le mélange des signaux CZA et C7A. Pour bien comprendre le fonctionnement de ce conditionneur (111) il faut écrire l'équation qui régit son fonctionnement à savoir FAI = (C7A + CZA) . (SA + SAD) En utilisant la relation de MORGAN cette équation s'écrit FAI = (C7A + CZA) + (SA-+ SAD) or en appliquant de nouveau la relation de MORGAN sur le 2ème terme on obtient SA + SAD = SA . SAD Ce qui donne finalement 11 équation FAI = (C7A + CZA) + (SA .SAD) La première expression (C7A + CZA) représente un signal qui est bas quand le compteur CTRA (106) contient le nombre sept ou le nombre zéro. Ou, autrement dit,- ce signal est haut pendant les périodes où le contenu du compteur CTRA (106) varie de 1 à 6. Le signal FAI est donc toujours haut pendant ces périodes qui représentent précisément les périodes où sont situés les bits WUN" des noyaux de code. Le signal FAI alimente la première voies de la deuxième entrée du mélangeur (121). Cette première voie est conditionnée par le signal DS*. I1 apparat donc qu'en l'absence de donnée (signal DS absent, signal DS* présent) la séquence de signaux SDS sera un bit égal à zéro suivi de 6 bits égaux à un puis d'un huitième bit égal à zéro. Ceci est précisément Je code de remplissage.Donc en l'absence de toute sollicitation de la part des circuits amont le dispositif émet systématiquement des codes de remplissage. La deuxième expression (SA . SAD) intervient quand les circuits amont-demandent l'envoi d'un signal ABORT ou IDLE. Cette requête se traduit par l'émission de la commande ABID. Cette commande~provoque la génération en cascade des signaux AI puis AIG puis AIG1-qui, a son tour, donne le signal SA. Le chronologie du signal SA est représentée sur les figures 12 et 13. Le signal SA devint haut à la phase 0 (contenu du compteur CTRA = 0). Ce signal SA retombe à la phase 7 (contenu du compteur CTRA = 7) si les circuits amont demandent la génération d'un code abandon. Par contre si les circuits amont demandent la génération d'un code inactif le signal SA ne retombera qu'à la phase 7 qui suit la cessation du signal ABID. Le signal SAD est un signal identique au signal SA mais retarde d'une phase. L'intersection (SA . SAD) représente donc bien un code ABANDON dans le premier cas ou un code inactif dans le second cas. Le signal FAI ainsi crée est placé sur la première voie de la deuxième entrée du mélangeur (121) et, en l'absence de chaine de donnée (DS* haut) produit les signaux SD2 et SD2* aux sorties dudit mélangeur (121). Le signal SD2 est appliqué sur l'entrée de la bascule (123) qui fournit le signal TSD de sortie du convertisseur parallèle-série. Le signal SD2* est appliqué sur la tête de commande et de contrôle du compteur octal CTRB (117) où il commande la remise à zéro dudit compteur CTRB. Sur la figure 12 est représenté le chronogramme des signaux de génération du code de service ABANDON. Les différentes phases de fonctionnement sont repérées par le contenu du compteur CTRA (106). Les différentes signaux représentés sur cette figure 12 sont décrits dans les explications qui précèdent. Il apparat clairement sur la ligne TSD que la séquence a transmis un bit ZERO suivi de 7 bits UN ce qui est bien le code de service ABANDON. Pour transmettre un code de service INACTIF, les circuits situés en amont doivent maintenir la commande ABID pendant au moins la durée de 2 caractères. Dans ce cas, la séquence correspondant au premier caractère correspond à celle qui vient d'être décrite. La séquence correspondant au deuxième caractère correspond à l'envoi de 8 caractères UN parce que le signal FAI n'est pas retombé à la fin du premier caractère. Ceci est représenté sur la figure 13. Dans le cas où ni le signal ABID, ni le signal DAV ne sont présents, - le convertisseur parallèle série transmet automatiquement le code de service FANION comme il est représenté sur la figure 14. La figure 15 est une représentation schématique d'un convertisseur parallèle-série me-ttant en oeuvre les enseignements de l'invention. Ce convertisseur parallèle série sera appele par la suite CONVERTISSEUR PARALLELE-SERIE A CODES DE SERVICE ETENDUS AVEC m = 8 ET n = 2 à 8 ou plus simplement CONVERTISSEUR A CODES ETENDUS. Ce convertisseur à code étendu (m = 8 et n = 2 à 8) est ainsi appelé parcequ'il traite des caractères d'une longueur m égal a 8 bits et que le nombre de bits associé au noyau de code n peut être choisi parmi les nombres allant de 2 à 8 bits. Bien entendu le nombre n peut être choisi- une fois pour toutes. Le convertisseur à code étendu (m = 8 et n = 2 à 8) représenté sur la figure 15 comporte - UNE BASCULE (130) de type D. Cette bascule (130) comporte une entrée D qui reçoit,.depuis les circuits situés en amont, le signal de commande DAV (abréviation de l'anglais DATA AVAILABLE) qui est le signal qui informe le convertisseur à code étendu qu'un caractère à transmettre a été placé à l'entrée du registre d'entrée TIR (150).- Les signaux représentant ce caractère à transmettre sont désignés par TD0, TD1, TD2, TD3, TD4, TD5, TD6 et TD7'(abîr.éviation de l'anglais TRANSMITTER DATA) une entrée de synchronisation qui reçoit le signal d'horloge TC (abréviation de l'anglais TRANSMITTER CLOCK) une sortie normale (sortie Q) qui délivre le signal DAV1 qui est la mémorisation du signal DAV - UNE BASCULE (131) de type D. Cette bascule (131) comporte : une entrée D qui reçoit le signal de commande FPD (abréviation de l'anglais FLAG NUCLEUS PLUS DATA) émis par les circuits situés en amont. Ce signal FPD signifie que les circuits situés en amont demandent l'envoi d'un noyau de code suivi de n bits associés, ces n bits associes étant présents à l'entrée du registre d'entrée TIR (150) et étant désignés par TDO, TD1 ...TD(n-l) une entrée de synchronisation qui reçoit le signal d'horloge d'émission TC une sortie normale (sortie Q) qui émet le signal FD (abréviation de l'anglais FPD RETIMED THROUGH A D FLIP-FLOP) qui est la mémorisation du signal FPD. une sortie complémentaire qui émet le signal FD* qui est le complément du signal FD. - UN CONDITIONNEUR (132) qui comporte trois entrées et une sortie normale. La première entrée reçoit le signal DAV1 émis par la bascule (130). La deuxième entrée reçoit le signal FD* (signal inverse de FD) émis par la bascule (131). La troisième entrée reçoit le signal ES (abréviation de l'anglais END OF STRING) émis -par le mélangeur (139). La sortie normale du conditionneur (132) produit le signal SDS (abréviation de l'anglais SET DS) qui signifie que le convertisseur parallèle-série prend en compte l'envoi d'un caractère de données - UN CONDITIONNEUR (133 > qui comporte trois entées et une sortie normale. La première entrée reçoit le signal FD émis par la bascule (131). La deuxième entrée reçoit le signal DAV1 émis par la bascule (130).La troisième entrée reçoit le signal CpA- (abréviation de l'anglais COUNT OF p IN COUNTER A > . Ce signal CpA qui est émis par le convertisseur binaire hexodécimal (138) signifie que le contenu du compteur CTRA (137) a atteint un compte égal à p. La sortie normale de ce conditionneur (133) fournit un signal SFDS (abréviation de 1'anglais SET FDS) - UN MELANGEUR (134) qui comporte deux entrées et une sortie normale. La première entrée reçoit le signal SDS émis par le conditionneur (132). La deuxième entrée reçoit le signal SFDS émis par le conditionneur (133). La sortie normale de ce mélangeur (134) délivre le signal LIR (abréviation de l'anglais LOAD INPUT REGISTER).Ce signal LIR signifie que la dernière commande DAV ou FPD émise par les circuits amont a été prise en compte par le convertisseur et que par conséquent il y a lieu d'une part d'acquitter cette commande et d'autre part de charger le registre d'entée TIR (150) avec les bits TD - UN MELANGEUR (135)-à deux entrées et une sortie normale. La prmière entrée est constituée par un conditionneur recevant dune part le signal C3A* (abréviation de l'anglais COUNT OF 3 IN COUNTER A *) et d'autre part le signal DL (abréviation de l'anglais DATA LOADED). Le signal C3A* est le complément du signal C3A qui signifie que le contenu du compter CTRA (137) est de 3, il est émis par le convertisseur binaire-hexadécimal (138). Le signal DL est le sîgnQX d'acquittement qui est envoyé vers les circuits situés en amont et qui signifie que les bits TD placets à l'entrée du registre d'entrée TIR (150) ont été chargés dans ce registre TIR (150). La deuxième entrée du mélangeur (135) reçoit le signal LIR qui est émis par le mélangeur (134).La sortie normale du mélangeur (135) émet un signal DL1 qui signifie qu'il y a lieu de transmettre le signal d'acquittement DL vers les circuits situés en amont - UNE BASCULE D (136) qui reçoit sur son entrée D le signal DL1 émis par le mélangeur (135) et sur son entrée de synchronisation le signal d'horloge TC. La sortie normale (Q) de cette bascule D (136) délivre le signal d'acquittement DL qui est envoyé vers les circuits amont - UN COMPTEUR BINAIRE CTRA (137) qui comporte une tête de commande et 4 cellules binaires de comptage (1, 2, 4, 8). La tête de commande comporte 3 entrées.La première entrée PE (abréviation de l'anglais PARALLEL ENABLE) de la tête de commande commande la chargement en parallèle dans les 4 cellules binaires de comptage (1, 2, 4, 8) des signaux placés à l'entrée de chacune des 4 cellules binaires de comptage. Cette premiere entrée PE de la tête de commande reçoit le signal ES qui est émis par le mélangeur (139). Cette commande l'emporte sur toutes les commandes de la tête de commande. La deuxième entrée est une entrée de validation de comptage. Lorsque le signal sur cette entrée est affirmatif le contenu du compteur progresse de une unité pour chaque front actif du signal d'horloge TC. Ce signal d'autorisation est le signal IZ1* (abréviation de l'anglais INSERT ZERO 1 NOT) qui est émis par le conditionneur (147). La troisième entrée de la tête de commande reçoit le signal d'horloge TC. L'entrée de chacun des 4 étages de comptage reçoit un signal logique LO (abréviation de l'anglais LOGICAL ZERO) qui est un signal logique nul permanent : ce signal logique nul LO sert, sur commande de l'entrée PE, a remettre à zéro le contenu des 4 cellules de comptage.Chacune des cellules de comptage comporte une sortie : la cellule de poids 1 alimente la sortie 1TA (abréviation. de 11 anglais 1 TRUE IN COUNTER A) la cellule de poids 2 alimente la sortie 2TA (abréviation de l'anglais 2 TRUE IN COUNTER A) la cellule de poids 4 alimente la sortie 4TA (abréviation de l'anglais 4 TRUE IN COUNTER A) la cellule de poids 8 alimente la sortie 8TA (abréviation de l'anglais 8 TRUE IN COUNTER A). - UN CONVERTISSEUR BINAIRE-HEXADECIMAL (138) qui comporte 4 entres et 5 sorties. La première entrée (1) est alimentée par le signal 1TA émis par le compteur CTRA (137), la deuxième entrée (2)- est alimentee par le signal 2TA émis par le compteur CTRA (137), la troisième entrée (4) est alimentée par le signal 4TA émis par le compteur CTRA (137), la quatrième entrée (8) est alimentée par le signal 8TA émis par le compteur CTRA (137). La premiere sortie (0) est une sortie inverse et délivre le signal CZA* (abréviation de l'anglais COUNT OF ZERO IN COUNTER A NOT) qui est un signal qui est bas quand le contenu du compteur CTRA (137) est égal à zéro.La deuxième sortie (p) est une sortie directe et délivre le signal CpA (abréviation de l'anglais COUNT OF p IN COUNTER A) qui est un signal qui est haut quand le contenu du compteur CTRA (137) est égal à p. Le paramètre p est égal A : (n-2) où n est le nombre de bits associés au noyau de code. Ce signal CpA définit le moment où tous les bits associés au noyau de code ont été transmis. La troisième sortie (3) est une sortie inverse et délivre le signal C3A* (abréviation de l'anglais COUNT OF 3 IN A COUNTER A NOT) qui est un signal qui est bas quand le contenu du compteur CTRA (137) est égal A 3. Ce signal sert à faire disparattre la mémorisation du signal d'acquittement DL.La quatrième sortie est une sortie directe et délivre un signal C7A (abréviation de l'anglais COUNT OF 7 IN COUNTER A) qui est un signal qui est haut quand le contenu du compteur CTRA (137) est égal à 7. Ce signal sert indiquer que les 8 bits placés en début de cycle dans le registre d'entrée TIR (150) ont bien été transmis. La cinquième sortie est une sortie directe et délivre le signal CqA (abréviation de l'anglais COUNT OF q IN COUNTER A). Le paramètre q est égal à (n + 6) où n est le nombre de bits associés au noyau de code. Ce signal CqA indique que le dernier bit associé à un code de service a été transmis. - UN MELANGEUR (139) ayant deux entrées et deux sorties, une sortie directe et une sortie inverse. La première entrée est constituée d'un conditionneur alimenté par 3 signaux : le signal DS émis par la bascule (141), le signal IZ1* émis par la sortie inverse du conditionneur (147) et le signal C7A émis par la sortie 7 du convertisseur binaire hexadécimal (138). La deuxième entrée est constituée par un conditionneur alimenté par 2 signaux : le signal CqA émis par la sortie q du convertisseur binaire-hexadécimal (138) et le signal 121* émis par la sortie inverse du conditionneur (147). La sortie directe délivre le signal ES (abréviation de l'anglais END 0F STRING) qui indique que le dernier bit a bien été transmis. La sortie inverse délivre le signal ES* qui est le complément du signal précédent. Il est à noter que le conditionnement de CqA par le signal IZ1* dans le conditionneur de la 2ème entrée n'est pas utile quand n est inférieur ou égal à 4 parce que dans ce cas, les bits associés ne peuvent pas provoquer l'insertion d'un ZERO même s 'ils sont tous égaux à un - UN MELANGEUR (140) ayant deux entrées et une sortie directe. La première entrée est constituée par un conditionneur alimenté par deux signaux : le signal DS émis par la sortie directe de la bascule (141) et le signal ES* émis par la sortie inverse du mélangeur (139). La deuxième entrée reçoit le signal SDS émis par la sortie du conditionneur (132).La sortie directe délivre le signal DS1 qui signifié que le convertisseur parallèle-série a pris en charge la transmission d'un octet de données - UNE BASCULE D (141) dont l'entrée D est alimentée.par le signal DS1 émis par le mélangeur (140) et l'entrée de synchronisation reçoit le signal d'horloge TC. La sortie directe de cette bascule (141) délivre le signal DS (abréviation de l'anglais DATA STRING) qui est la mémorisation du signal DS1 - UN MELANGEUR (142) ayant deux entrées et une sortie directe. La première entrée est constituée par un conditionneur alimenté par deux signaux : le signal FDS émis par la sortie directe de la bascule (143) et le signal ES* émis par la sortie inverse du mélangeur (139). La deuxième entrée reçoit le signal SFDS émis par le conditionneur (133). La sortie directe fournit le signal FDS1 qui signifie que le convertisseur parallèle-séie a pris en charge la transmission d'un noyau de code et de ses n bits associés - UNE BASCULE D (143) dont l'entrée D est alimentée par le signal FDS1 émis par le mélangeur (142) et l'entrée de synchronisation reçoit le signal d'horloge TC. La sortie directe de cette bascule (143) délivre le signal FDS (abréviation de l'anglais FLAG NUCLEUS PLUS DATA STRING) qui est la mémorisation du signal FDS1 + - UN COMPTEUR BINAIRE avec décodeur incorporé CTRB (144). Ce compteur CTRB (144) comportant une tête de commande et de conversion et deux cellules binaires de comptage 1 et 2. La tête de commande et de conversion comporte 3 entrées et une sortie. La première entrée (PE) qui est l'entrée de commande de chargement en parallèle des cellules de comptage reçoit le signal LB (abréviation de l'anglais LOAD B COUNTER) émis par le mélangeur (149). Cette entrée l'emporte sur les autres entrées du compteur CTRB (144). La deuxième entrée (+1) qul est mise en condition avec la troisième entrée (entrée d'horloge) reçoit un signal L1 (abréviation de l'anglais LOGICAL ONE) qui est toujours haut. La troisième entrée qu1 est l'entrée d'horloge reçoit le signal d'horloge TC.La sortie (3) de la tête de commande et de conversion délivre un signal C3B (abréviation de l'anglais COUNT OF 3 IN COUNTER CTRB) qui signifie que le contenu du compteur CTRB (144) est exactement 3. Les entrées des deux cellules de comptage 1 et2 reçoivent le signal LO (abréviation de l'anglais LOGICAL ZERO) qui est un signal toujours nul. Pour cette raison, l'action du signal LB sur l'entrée PE effectue la remise à zéro du compteur CTRB (144) - UNE BASCULE D (145) dont l'entrée D reçoit le signal C3B émis par le compteur CTRB (144) et l'entrée de synchronisation reçoit le signal d'horloge TC. La sortie directe de la bascule (145) délivre le signal C3BD (abréviation de l'anglais C3B DELAYED BY ONE TC PERIOD) qui est la mémorisation aveun cycle TC de retard du signal C3B. - UN MELANGEUR (146) ayant 3 entrées, 1 sortie directe et 1 sortie inverse. La première entrée reçoit le signal C7A émis par le convertisseur (138). La deuxième entrée reçoit le signal 8TA émis par le compteur CTRA (137). La troisième entrée reçoit le signal DS émis par la bascule (141). La sortie directe émet le signal SOD (abréviation de l'anglais SEND OUT DATA) qui est une commande destinée à autoriser la transmíssíon en série des bits de données. La sortie inverse émet le signal SOD* qui est le complément du signal précédent. - UN CONDITIONNEUR (147) ayant 2 entrées, 1 sortie directe et 1 sortie inverse. La première entrée reçoit le signal C3BD émis par la bascule (145). La deuxième entrée reçoit 't le signal SD1 émis par le conditionneur (151). La sortie directe émet le signal IZ1 (abréviation de l'anglais INSERT ZERO 1) qui est un signal qui indique qu'il faut insérer un bit ZERO dans la chaîne série pour supprimer un code noyau parasite produit par la configuration des bits de données ou des bits associés. La sortie inverse produit le signal IZ1* qui est le complément du signal précédent. - LA BASCULE D (148) dont l'-entrée (D) reçoit le signal IZ1 émis par le cond-itionneur (147) et l'entrée de synchronisation reçoit le signal d'horloge TC. La sortie inverse (Q*) de cette bascule produit le signal IZ2* qui est la mémorisation du signal complémentaire du signal IZ1 émis par le conditionneur (147). - LE MELANGEUR (149) ayant deux entrées et une sortie directe. La première entrée reçoit le signal SOD* émis par le mélangeur (146) et la deuxième entrée reçoit le signal SD1* émis par le conditionneur (151). La sortie directe émet le signal LB (abréviation de l'anglais LOAD B COUNTER) qui signifie qu'il faut remettre à zéro le compteur CTRB (144). - LE REGISTRE D'ENTREE TIR (150) (abréviation de l'anglais TRANSMITTER INPUT REGISTER) qui comporte une tête de commande à 3 entrées et 8 cellules de registre a fonctionnement parallèle-série. La première entrée (G1 (PE)) de la tête de commande qui est l'entrée de commande du chargement en parallèle des huit cellules de registre reçoit le signal LIR émis par le mélangeur (134). La deuxième entrée de la tête de commande SE (abréviation de l'anglais SHIFT ENABLE) qui est l'entrée qui commande le transfert en série du contenu des cellules de registre reçoit le signal IZ2* lequel signal est émis par la bascule (148). Ce signal IZ2* interdit donc le transfert en série quand il y a une opération d'insertion d'un zéro. La troisième entrée de la tête de commande (C2) qui est une entrée de synchronisation reçoit le signal d'horloge TC.Les huit cellules de registre sont constituées par des bascules de type D dont l'entrée est conditionnée par la première entrée G1 de la tête de commande et synchronisée par la troisième entrée C2 de la tête de commande. Ceci est résumé dans chaque cellule par les indications (1, 2 D). En résumé, le signal LIR autorise le chargement en parallèle par le signal d'horloge TC des huit cellules de registre a parti des huit signaux de données TD0, TD1, TD2, TD3, TD4, TD5, TD6 et TD7 qui sont fournis par les circuits situés en amont. Au cours du transfert série, le contenu des cellules de registre est transféré depuis le contenu de la cellule d'indice le plus fort. vers la cellule d'indice le plus faible.La cellule d'indice le plus faible transfère son contenu vers la sortie série et délivre le signal SD (abréviation de l'anglais SERIAL DATA). - UN CONDITIONNEUR (151) ayant 3 entrées, une sortie directe et une sortie inverse. La première entrée est constituée d'un mélangeur à 2 voies ; une voie reçoit le signal DS émis par la bascule (141) et l'autre voie reçoit le signal FDS émis par la bascule (143). La deuxième entrée reçoit le signal IZ2* émis par la bascule (148). La troisième entrée reçoit le signal SD émis par le registre d'entrée TIR go50). La sortie directe délivre le signal SD1 (abréviation de l'anglais SERIAL DATA 1) qui- est un signal de données à transmettre en série. La sortie inverse délivre le signal SD1* qui est le complément du signal précédent. - UN MELANGEUR (152) ayant deux entrées èt une sortie directe. La première entrée est constituée par un conditionneur a 2 voies : une voie est alimentée par le signal SOD fourni par le mélangeur (146) et la deuxième voie est alimentée par le signal SD1 fourni par le conditionneur (151). La deuxième entrée est constituée par- un autre conditionneur à 2 voies : une voie est alimentée par le signal CZA* fourni par le convertisseur binaire-hexadécimal (138) et la deuxième voie est alimentée par le signal SOD* fourni par le mélangeur (146). La sortie directe produit le signal SD2 qui est un signal à transmettre en série. - UNE BASCULE de type D (153) qui reçoit sur son entrée D le signal SD2 émois par le mélangeur (152) et sur son entrée de synchronisation le signal d'horloge TC. La sortie directe de cette bascule (153) délivre. le- signal TSD (abréviation de l'anglais TRANSMITTED SERIAL DATA) qui est le signal transmis sur la liaison. ne fonctionnement de ce convertisseur parallèle-série est le suivant. Quand les circuits situés en amont veulent envoyer un caractère de données TD0, TD1, TD2, TD3, TD4, TD5, TD6, TD7, ils placent ce caractère aux bornes d'entrée du registre d'entrée TIR (150) et ils envoient le signal DAV à l'entrée de la bascule (130).Au signal d'horloge TC suivant la bascule D (130) fonctionne et produit le signal DAV1-. Ce signal DAV1 sollicite l'entrée du conditionneur (132). Ce dernier autorise le passage de ce signal DAV1 Si le signal FD* est haut c'est-à-dire Si les- circuits amont n'ont pas également sollicité l'entrée FPD et si le signal ES est haut c'est-à-díre que le caractère précédent a été completement transmis. Quand ces conditions sont remplies, le conditionneur (132) produit le signal SDS. Ce signal SDS emprunte deux voies. D D'un côté, il alimente le mélangeur (134) qui délivre à sa sortie le signal LIR.D'un autre côté, il alimente le mélangeur (140) qui délivre à sa sortie le signal DS1 qui est mémorisé dans la bascule (141) sous forme du signal DS. Ce signal DS alimente le mélangeur (146) qui fournit à sa sortie le signal d'autorisation de transfert de données SOD. Le signal LIR produit par le mélangeur (134) emprunte lui aussi deux itinéraires D'un côté, il alimente le mélangeur (135) qui délivre le signal DL1. Ce dernier signal DL1 alimente la bascule (136) qui délivre le signal DL qui est le signal d'acquittement de la requête de transmission de données exprimée par les circuits situés en amont. Ce signal DL est envoyé d'une part vers les circuits amont et d'autre part à l'entrée du mélangeur (135). Là, le signal DL est conditionné par le signal C3A* ce qui permet de mémoriser le signal DL pendant 4 périodes du signal TC. Là, le signal LIR provoque le chargement des huit bits (TD0, TD1, TD2, TD3, TD4, TD5, TD6, TD7) dans les huit cellules du re gistre TIR (150). Ensuite, le registre TIR (150) effectuera à chaque signal de synchronisation TC un décalage du contenu de chaque cellule de registre dans la cellule rang inférieur sous réserve que le -signal IZ2* soit haut. Comme il sera expliqué plus loin, ce signal IZ2* est bas quand il faut insérer un zéro dans la chaîne des bits de données pour éventer l'apparition d'un noyau de code parasite. Dans ce cas, la- période TC en cours sert à l'insertion du zéro et le décalage est reporté à la période TC suivante.La sortie série SD du registre d'entrée TIR (150) est envoyée à l'entrée du mélangeur (151) où la encore, le signal IZ2* autorise le passage en dehors des périodes d'insertion de zéro. Le signal de sortie SD1 du mélangeur (151) qui représente la valeur du bit a transmettre atteint l'entree du mélangeur (152). Là, le signal SOD, puisque la séquence concerne une transmission de données comme il a été vu cidessus, autorise la transmission du signal qui produit le signal SD2. Ce signal SD2 est mémorisé dans la bascule (153) dont la sortie alimente la liaison (TSD). Ainsi suite, les cycles successifs TC vont transmettre en série les huit bits contenus dans le registre d'entrée. Quand les circuits situés en amont veulent transmettre un noyau de code avec ses bits associés, ils placent les bits associés à l'entrée du registre d'entrée TIR (150) et envoient le signal FPD à l'entrée de la bascule (131) ainsi que le signal DAV à l'entrée de la bascule (130). Le signal FPD est mémorisé dans la bascule (131) qui envoie le signal normal FD vers le conditionneur (133) et le signal inverse FD* vers le conditionneur (132). Le signal inverse FD* interdit l'ouverture du conditionneur (132) et ainsi empêche la génération du signal SDS qui est réservé aux demandes de transmission de données. Le signal normal FD est placé à l'entrée du conditionneur (133) où il est mis en condition avec les signaux DAV1 et cpA. Le signal DAV1 est haut car il est le résultat du positionnement de la bascule (130) par le signal DAV.Le signal CpA qui est issu du convertisseur binaire-hexadécimal (138) est haut m périodes d'horloge TC avant la fin du temps alloué à la transmission des n bits associés au noyau. Dans ces conditions, le registre d'entrée de m bits présentera sur sa sortie SD le premier des n bits associés a transmettre une période d'horloge TC après que le dernier bit du noyau de code aura été présenté A l'entrée de la bascule (153). Quand le CPA est affirmé, le conditionneur (133) laisse passer le signal FD pour donner le signal SFDS. Ce signal SFDS emprunte deux voies. La première voie vers le mélangeur (134) où il produit le signal LIR qui a été vu précédemment. Comme il a été expliqué le signal LIR provoque la création du signal d'acquittement DL ainsi que le chargement des données placées à l'entrée du registre d'entrée TIR (150) dans ce dit registre. La deuxième voie empruntée par le signal SFDS conduit ce signal à l'entrée du mélangeur (142). Ce mélangeur produit le signal FDS1 qui attaque l'entrée D de la bascule (143). Cette bascule produit sur sa sortie normale le signal FDS qui est mémorisé jusqu'à la fin de la transmission de la chaîne des bits par l'action de l'entrée l'entréewconditionnée du mélangeur (142). Ce signal FDS est transmis au mélangeur placé à la première entrée du conditionneur (151) a il est mis en condition avec les signaux IZ2* et SD. Le signal IZ2* ferme le conditionneur (151) pendant les périodes d'insertion de zéro.Le signal SD est le signal de sortie série du registre d'entrée TIR (150); il ouvre donc le conditionneur (151) s'il est haut ou au contraire le ferme s'il est. bas. Le signal de sortie du conditionneur (151) SD1 est donc le reflet du bit SD de sortie série du registre d'entrée TIR (150) qui est le premier bit associé au noyau de flag. Le signal SD1 est placé à l'entrée du conditionneur (152) qui est ouvert- par le signal SOD* qui est tenu haut par le mélange des signaux C7A et 8TA. Ce mélange de signaux (C7A + 8TA) reste haut jusqu'à la mise à zéro du compteur CTRA (137) par le signal ES c'est-à-dire pendant n cycles d'horloge TC. La sortie SD2 du conditionneur (152) est mémorisée dans la bascule (153) qui transmet le bit associé sur la liaison TSD. A chaque cycle TC le contenu du registre d'entrée TIR (150) est décalé et de la sorte tous les bits associés au noyaute code sont transmis comme il vient d'être décrit. Cette situation dure jusqu'à ce que le contenu du compteur CTRA (137) atteigne le nombre CqA. Quand ce'nombre est atteint, cela signifie que les n bits associés ont été pris en compte et le signal CqA est place à la 2ème entrée du mélangeur (139). Cette 2ème entrée est constituée du conditionnement du signal CqA par le signal IZ1*, c'est- -díre que le signal CqA est transmis à condition qu'il n'y ait pas une opération d'insertion de zéro en cours. Ceci se comprend facilement, puisque dans ce cas, la prise en compte du bit associé est différée au cycle suivant.Le signal CqA quand il est transmis produit à la sortie normale du mélangeur (139) le signal ES qui est le signal de fin de transmission d'un caractère ou d'un code de service avec ses bits associés. Ce signal ES remet à zéro le contenu du compteur CTRA (137) et le convertisseur parallèle-série ayant terminé son cycle est prêt à prendre en compte un nouveau caractère à transmettre. Dans le cas où ni le signal DAV, ni le signal FPD ne sont présents, ce qui signifie que les circuits amont ne demandent ni la transmission de données, ni la transmission de bits associés à un noyau de code, le convertisseur parallèle série doit transmettre un code de remplissage. Dans ces conditions, a la fin de la transmission du dernier caractère transmis, a I'apparition du signal ES, le compteur CTRA (137) est remis à zéro mais ni le signal SDS, ni le signal SFDS ne sont emis et par conséquent, les signaux DS et FDS ne sont pas émis non plus.Le signal DS n'étant pas émis, le mélangeur (146) est gouverné par les signaux C?A et 8TAt La sortie SD du registre TIR (150) est conditionnée sur le conditionneur (i51-) par le mélange des signaux (DS ou FDS) qui sont tous les deux bas. Cette sortie se trouve donc isolée. Au premier cycle d'horloge TC qui suit la transmission du dernier caractère transmis, le contenu du compteur CTRA (137) est nul. Le signal CZA* est donc nul. La sortie du mélangeur (152) est donc nulle puisque la première entrée de ce mélangeur est fermée par le signal SOD qui est bas et la deuxième entrée est fermée par le signal CZA*. Donc, le premier-bit transmis en SD2 est un bit nul. Ce bit nul est transmis à la bascule (153) qui transmet donc en TSD un premier bit -nul. Pendant le cycle TC suivant, le compteur CTRA contient UN. Donc CZA* est haut. Par ailleurs, comme le compteur CTRA ne contient pas SEPT (signal C7A) et qu'il n'a pas atteint ou dépassé le compte HUIT (signal 8TA) la sortie normale SOD du mélangeur (146) est basse et la sortie inverse SOD* est haute. Ce signal SOD* vient, avec le signal CZA*, alimenter la 2ème entrée du mélangeur (152) dont la sortie SD2 devient haute. Cette sortie SD2 haute est mémorisée dans la bascule (153) qui transmet un bit égal à UN. Le 2ème bit transmis est égal à UN. Le même processus se produit jusqu'à ce que le contenu du compteur CTRA (137) soit égal à 7. A ce moment là, il y aura eu transmission d'un premier bit égal à zéro suivi de 6 bits égaux à UN. Le noyau de code a été transmis. Le contenu du compteur-CTRA (137) étant égal à 7 le signal C7A est haut, ce qui porte à une valeur haute la sortie normale SOD du mélangeur (146). Ce signal SOD ouvre la première entrée du mélangeur (152). Cette première entrée contient le conditionnement du signal SD1 par le signal SOD.Le signal SDX est bas puisque le conditionneur (151) est fermé pa les signaux DS et FDS qui sont tous les deux à un niveau bas. Donc le signal de sortie SD2 du mélangeur (152) est nul et c'est ce signal nul qui est chargé dans la bascule (1532. Le bit transmis par la bascule (153) sur la liaison TSD est un bit nul. Au cycle d'horloge TC suivant le contenu du compteur CTRA (137) atteint le nombre HUIT ce qui porte à une valeur haute le signal 8TA. Ce signal va rester haut aussi longtemps que le contenu du compteur CTRA (137) sera compris entre 8 et 15 inclusivement. Le signal 8TA qui est placé à l'entrée du mélangeur (146) porte la sortie directe SOD de ce dernier à une valeur haute. Par le mécanisme décrit plus haut, ce signal SOD ouvre la première entrée du mélangeur (152) et il y a encore transmission d'un bit égal à ZERO sur la liaison TSD. Cette situation va se poursuivre dans les cycles suivants aussi longtemps que le signal 8TA restera haut.Ce signal retombera quand le contenu du compteur CTRA (137) aura atteint la limite CqA qui est la limite d'un noyau de code et de ses bits associés. A ce moment là, le signal CqA entrant dans la 2ème entrée du mélangeur (139) produit le signal ES. Ce signal ES remet à zéro le compteur CTRA (137). Le convertlsseur parallèle sérié se trouve donc ramené à la condition initiale. Dans ce qui vient d'être décrit, le convertisseur parallèle-série a produit un noyau de code suivi de n bits associés égaux à zéro ce qui a été choisi arbitrairement comme le code de service de remplissage. Les ligures 16, 17 et 18 sont des chronogrammes illustrant les différents types de fonctionnement décrits à l'occasion des explications fournies à propos de la figure 15. Dans ces trois chronogrammes, il n'a pas été figuré d'opération d'insertion de zéros pour ne pas compliquer inutilement les figures : seuls les signaux caractéristiques sont représentés. La figure 16 représente le cas de la transmission d'un octet de données à savoir les bits désignés par DO, D1, D2, D3, D4, D5, D6 et D7. La figure 17 représente le cas de la transmission d'un noyau de code suivi de 8 bits associés : A0, A1, A2, A3, A4, A5, A6 et A7. Dans ce cas n = 8 donc p = n-2 = 6 et q = n+6 = 14. La figure 18 représente le cas de la transmission d'un fanion (avec n=8) c'est-à-dire le cas oa DAV est absent et ou par conséquent DS et FDS sont à un niveau bas. La figure 19 représente schématiquement un convertisseur parallèle-série pouvant fonctionner suivant deux modes comme il est représenté sur la figure 7. Le convertisseur de cette figure 19 peut fonctionner soit en mode HDLC standard, soit en mode à codes de service étendu avec n=2. Dans le cas oA n=2, le parametre p = n-2 = 0 et le paramètre q = n+6 = 8. Il est à noter ici qu'avec n=2, il n'est plus nécessaire de prévoir d'opération d'insertion de zéro dans la transmission des bits associés à un noyau de code puisque le nombre de bits associés est insuffisant pour provoquer une insertion de ZERO. Ceci est toujours vrai pour n 4. Pour cette raison, la condition IZ1* placée sur la 2ème entrée du mélangeur (139) de la figure 15 peut être retirée puique n est inférieur à 4. Le convertisseur parallèle-série représenté sur la figure 19 comporte : - UNE BASCULE (160) de type D dont entrée D est alimentée par le signal de commande ABID émis par les circuits amont et 11 entrée de synchronisation est alimentée par le signal d'horloge TC. La sortie normale de la bascule (160) délivre le signal AI et la sortie inverse délivre le signal AI* - UNE BASCULE (161) de type D dont l'entrée D reçoit le signal de commande DAV émis par les circuits amont et l'entrée de synchronisation reçoit le signal d'horloge TC. La sortie normale de la bascule (161) délivre le signal DAV1. - UNE BASCULE (162) de type D dont l'entrée D reçoit le signal de commande FPD émis par les circuits amont et l'entrée de synchronisation reçoit le signal d'horloge TC. La sortie normale de la bascule (162) délivre le signal FD - UN CONDITIONNEUR (163) ayant deux entrées, une sortie normale et une sortie inverse. La première entrée reçoit le signal FD émis par la bascule (162) et la deuxième entrée reçoit le signal de définition de Mode EM (abréviation de l'anglais EXTENDED MODE) émis par les circuits amont. La sortie directe du conditionneur (163) émet le signal FDG et la sortie inverse émet le signal FDG* - UN CONDITIONNEUR (164) ayant deux entrées et une sortie normale. La première entrée reçoit le signal AI émis par la bascule (.160) et la deuxième entrée reçoit le signal ES émis par le mélangeur (178).La sortie normale délivre le signal AIG - UN CONDITIONNEUR (165) ayant quatre entrées et une sortie normale. La première entrée reçoit le signal AI* émis par la bascule (160). La deuxième entrée reçoit le signal DAV1 émis par la bascule (161). La troisième entrée reçoit le signal ES émis par le mélangeur (178). La quatrième entrée reçoit le signal FDG* émis par le conditionneur (163). Lasortie normale délivre le signal SDS (abréviation de l'anglais SET DS) - UN CONDITIONNEUR (166) ayant trois entrées et une sortie normale. La première entrée reçoit le signal FDG émis par le conditionneur (163). La deuxième entrée reçoit le signal DAV1 émis par la bascule (161). La troisième entrée reçoit le signal CZA émis par le convertisseur binaire hexadécimal (177). La sortie émet le signal SFDS - UN AMPLIFICATEUR INVERSEUR (167) dont l'entrée reçoit le signal de commande EM émis par les circuits amont et la sortie délivre le signal EM* - UN MELANGEUR (168) ayant deux entrées et une sortie normale. La première entrée reçoit le signal EM* émis par l'inverseur (167) et la deuxième entrée reçoit le'signal DS émis par la bascule (180). La sortie de ce mélangeur (168) délivre le signal DSG - UN MELANGEUR (169) ayant deux entrées et une sortie normale. La première entrée reçoit le signal SDS émis par le conditionneur (165) et la deuxième entrée reçoit le signal SFDS émis par le conditionneur (166). La sortie de ce mélangeur (169) délivre le signal LIR - UN MELANGEUR (170) ayant trois entrées et-une sortie normale.La première entrée est constituée par un conditionneur à deux voies : la première voie reçoit le signal DL émis par la bascule (171) et la deuxième voie reçoit le signal C3A* émis par le convertisseur binaire hexadécimal (177). La deuxième entrée du mélangeur (170) reçoit le signal AIG émis par le conditionneur (164). La troisième entrée du mélangeur (17-0) reçoit le signal LIR émis par le mélangeur (169). La sortie du mélangeur (170) émet le signal DL1 - UNE BASCULE DE TYPE D (171) dont l'entrée D reçoit le signal DL1 émis par le mélangeur (170) et l'entrée de synchronisation reçoit le signal d'horloge TC. La sortie normale de cette bascule (171) délivre le signal DL - UN MELANGEUR (172) ayant deux entrées et une sortie normale. La première entrée reçoit le signal AIG émis par le conditionneur (164).La deuxième entrée est constituée d'un conditionneur à deux voies : la première voie reçoit ie signal ES* émis par le mélangeur (178) et la deuxième voie reçoit le signal SA émis par la bascule (173). La sortie du mélangeur (172) délivre le signal SA1 - UNE BASCULE DE TYPE D (173) dont l'entrée D reçoit le signal SA1 émis par le mélangeur (172) et l'entrée de synchronisation reçoit le signal d'horloge TC. Cette bascule (173) délivre sur sa sortie normale le signal SA et sur sa sortie inverse le signal SA* - UNE BASCULE DE TYPE D (174) dont- l'entrée D reçoit le signal SA émis par la bascule (173) et l'entrée de synchronisation reçoit le signal d'horloge TC.Cette bascule (174) délivre sur sa sortie inverse le signal SAD* - UN CONDITIONNEUR (175) ayant deux entrées et une sortie inverse. La première entée est constituée par un mélangeur à 2 voies : la première voie reçoit le signal SAD* délivré par la bascule (174) et la deuxième voie reçoit le signal SA* émis par la bascule (173). La deuxième entrée est constituée par un mélangeur à 3 voies : la première voie reçoit le signal CZA émis par le convertisseur binaire hexadécimal (177), la deuxième voie reçoit le signal C7A émis'par le convertisseur binaire hexadécimal (177) et la troisième voie reçoit le signal 8TA émis par le compteur CTRA (176). La sortie inverse de ce conditionneur (175) émet le signal FAI - UN COMPTEUR BINAIRE CTRA (176) comportant une tête de commande et quatre cellules binaires.La tête de commande comporte une entrée de commande de chargement en parallèle (PE) qui reçoit le signal ES émis par le mélangeur (178) une entrée de validation de comptage (+1) qui reçoit le signal IZ1* émis par le conditionneur (186) une entrée de synchronisation qui reçoit le signal d'horloge TC. Les quatre cellules binaires de comptage reçoivent sur leur entrée de chargement un signal LO qui est en permanence au niveau logique zéro et délivrent respectivement à leurs sorties les signaux 1TA, 2TA, 4TA et 8TA - UN CONVERTISSEUR BINAIRE-HEXADECIMAL (177) ayant quatre entrées et trois sorties dont deux normales et une inverse. Les quatre entrées (1,2,4,8) reçoivent xespectivementtles signaux 1TA, 2TA, 4TA et 8TA émis par le compteur binaire CTRA (176). La première sortie est une sortie directe qui délivre le signal CZA qui indique que le contenu des cellules du compteur CTRA (176) est nul. La deuxième sortie est une sortie inverse qui délivre le signal C3A* qui indique que le contenu des cellules du compteur CTRA (176) est différent de 3. La troisième sortie est une sortie normale qui délivre le signal C7A qui indique que le contenu des cellules du compteur CTRA (176) est égal à sept - UN MELANGEUR (178) ayant 2 entrées, une sortie normale et une sortie inverse.La première entrée est constituée d'un conditionneur à 3 voies : la première voie reçoit le signal DSG émis par le mélangeur (168), la deuxième voie reçoit le signal IZ1* émis par le conditionneur (186), la troisième voie reçoit le signal C7A émis par le convertisseur binaire hexadécimal (177). La sortie directe de ce mélangeur (178) délivre le signal ES et la sortie inverse délivre le signal ES* - UN MELANGEUR (179) ayant deux entrées et une sortie normale. La première entrée est constituée d'un conditionneu a 2 voies : la première voie reçoit le signal DS émis par la bascule (180) et la deuxième voie reçoit le signal ES* émis par le mélangeur (178). La deuxième entrée reçoit le signal SDS émis par le conditionneur (165).La sortie de ce mélangeur (179) émet le signa DS1 - UNE BASCULE DE TYPE D (180) dont l'entrée D reçoit le signal DS1 émis par le mélangeur (179) et l'entrée de synchronisation reçoit le signal d'horloge TC. La sortie normale de cette bascule (180) délivre le signal DS et la sortie inverse délivre le signal DS* - UN MELANGEUR (181) ayant deux entrées et une sortie directe. La première entrée est constituée d?un conditionneur à 2 voies . la première voie reçoit le signal FDS émis par la bascule (182) et la deuxième voie reçoit le signal ES* émis par le mélangeur (178). La deuxième entrée reçoit le signal. SFDS émis par le conditionneur (166). La sortie normale de ce mélangeur (181) délivre le signal FDS1 - UNE BASCULE DE TYPE D (182) dont l'entrée D reçoit le signal FDS1 et l'entrée de synchronisation reçoit le signal d'horloge TC. La sortie normale de cette bascule (182) délivre le signal FDS - UN COMPTEUR BINAIRE CTRB (183) à 2 cellules binaires (1 et 2). Ce compteur binaire (183) comporte une tête de commande ayant trois entrées et une sortie. La première entrée (PE) de la tête de commande est une entrée de commande de chargement en parallèle des cellules binaire : cette entrée (PE) reçoit le signal LB émis par le mélangeur (192). La deuxième entrée (+1) de la tête de commande est une entrée de validation du comptage : cette entrée (+1) reçoit en permanence un signal d'autorisation (L1) (abréviation de l'anglais LOGICAL ONE). La troisième entre de la tête de commande est une entrée de synchronisation qui reçoit le signal d'horloge TC. La sortie (3) de la tête de commande délivre le signal C3B quand le contenu des cellules binaires est égal à trois.Les cellules de comptage reçoivent sur leur entrée un signal LO (abréviation de l'anglais LOGICAL ZERO) qui est un signal logique nul et qui permet la remise à zéro des cellules binaires de comptage par activation de l'entrée PE de la tête de commande - UNE BASCULE (184) de type D dont l'entrée D- reçoit le signal C3B émis par le compteur binaire CTRB (183) et l'entrée de synchronisation reçoit le signal d'horloge fEc. La sortie normale de cette bascule (184) délivre le signal C3BD - UN MELANGEUR (185) ayant 3 entrées, une sortie normale et une sortie inverse. La première entrée reçoit le signal C7A émis par le convertisseur binaire-hexadécimal (li7), La deuxième entrée reçoit le signal 8TA émis par le compteur binaire CTRA (176).La troisième entrée reçoit le signal DS émis par la bascule (180) - UN CONDITIONNEUR (186) ayant deux entrées, une sortie normale et une sortie inverse. La première entrée reçoit le signal C3BD émis par la bascule (184) et la deuxième entrée reçoit le signal SD1 émis par le conditionneur (1893. La sor tie normale de ce conditionneur (186) délivre le signal IZ1 et la sortie inverse délivre le signal IZ1* - UNE BASCULE DE TYPE D (187) dont l'entrée D reçoit le signal IZ1 émis par le conditionneur (186) et l'entrée de synchronisation reçoit le signal d'horloge- TC.Cette bascule (187) ne comporte qu'une sortie inverse qui délivre le signal 1Z2* - UN REGISTRE D1ENTREE TIR (188) comportant une tête de commande et huit cellules binaires. La tête de commande comporte trois entrées. La première entrée Gî (PE) commande le chargement en parallèle des huit cellules binaires à partir des signaux TD0, TD1, TD2, TD3, TD4, TD5, TD6 et TD7 placés aux entrées des cellules. Cette entrée G1(PE) reçoit le signal LIR émis par le mélangeur (169). La deuxième entrée (SE) qui est une entrée de validation du decalage en série du contenu des cellules binaires reçoit le signal I22*. La troisième entrée (C2) est une entrée de synchronisation qui reçoit le signal d'horloge TC.Les huit cellules binaires sont des cellules du type D dont le chargement en parallèle est commandé par l'entrée (PE) de la tête de commande, le branchement en série est commandé par l'entrée (SE) de la tête de commande et le décalage série est effectué à la cadence du signal placé sur l'entrée C2 de la tête de commande. Seule la cellule de rang 0 a une sortie qui délivre un signal série SD - UN CONDITIONNEUR (189) ayant trois entrées, une sortie normale et une sortie inverse. La première entrée est constituée d'un mélangeur à 2 voies : la première voie reçoit le signal DS émis par la bascule (180) et la deuxième voie reçoit le signal FDS émis par la bascule (182). La deuxième entrée reçoit le signal IZ2* émis par la bascule (187) et la troisième entrée reçoit le signal SD émis par la cellule binaire de poids faible du registre d'entrée TIR (188).La sortie normale de ce conditionneur (189) délivre le signal SD1 et la sortie inverse délivre le signal SD1* - UN MELANGEUR (190) ayant deux entrées et une sortie normale. La première entrée est constituée d'un conditionneur à deux voies : la première voie reçoit le signal SOD émis par le mélangeur (185) et la deuxième voie reçoit le signal SD1 émis par le conditionneur (189). La deuxième entrée de ce mélangeur (190) est constitué d'un conditionneur à deux voies : la première voie reçoit le signal FAI émis par le conditionneur (175) et la deuxième voie reçoit le signal DS* émis par la bascule (180).La sortie normale de ce mélangeur (190) délivre 1 signal SD2 - UNE BASCULE DE TYPE D (191) dont l'entrée D reçoit le signal SD2 émis par le mélangeur (190) et l'entrée de synchronisation reçoit le signal d'horloge TC. La sortie normale de cette bascule (191) délivre le signal TSD - UN MELANGEUR (192) ayant deux entrées et une' sortie normale. La premiere entrée reçoit le signal SOD* émis par le mélangeur (185) et la deuxième entrée reçoit le signal SD1* émis par le mélangeur (189). La sortie normale de ce mélangeur délivre le signal LB. Le fonctionnement du convertisseur parallele-serie de la figure 19 se déduit facilement des explications fournies lors des descriptions des figures 11 et 15. La figure 19 comporte des circuits destinés à choisir le mode. de fonctionnement du convertisseur. Le changement de mode de fonctionnement est défini par le signal de commande EM. Ce signal est inversé dans l'inverseur (167) pour obtenir le signal complémentaire EM*. Le signal EM quand il est haut définit un fonctionnement en mode étendu. Dans ce cas, le signal EM valide le conditionneur -(163) qui délivre les signaux FDG et FDG* qui jouent des rôles analogues à ceux des signaux FD et FD* délivrés par la bascule (131) de la Figure 5. Quand le signal EM est bas, donc le signal EM* est haut, le mode défini est le mode HDLC standard. Le signal EM* attaque le mélangeur (168) qui délivre le signal DSG. Le signal DSG attaque le mélangeur (178) qui délivre les signaux ES et ES*. Le mélangeur (178) joue un rôle analogue au mélangeur (112) de la figure 11. Tous les autres circuits sont analogues aux circuits soit de la figure 11, soit de la figure 15 et leur fonctionnement se déduit des descriptions fournies pour ces figures. La figure 20 représente un convertisseur série-parallèle fonctionnant suivant le mode HDLC standard. Ce convertisseur reçoit deux'signaux d'entrée différents - le signal RSD (abréviation de l'anglais RECEIVED SERIAL DATA) qui est la donnée entrée en série - le signal RC (abréviation de l'anglais RECEIVER CLOCK) qui est un signal d'horloge qui indique le moment où le signal RSD peut être prélevé et qui synchronise les bascules D représentées. Il délivre en plus des huit bits de données,cbnq signaux de compte rendu différents - le signal FLG (abréviation de l'anglais FLAG) qui indique que le dernier octet reçu par le convertisseur série parallèle est un code FANION - le signal ABT (abréviation de l'anglais ABORT) qui indique que le 'dernier octet reçu par le convertisseur série parallèle est un code ABANDON - le signal DRC (abréviation de l'anglais DATA RECEIVED) qui indique que le dernier octet reçu était un octet- de données et que cet octet est disponible dans le registre de sortie OR (209) - le signal FP2 (abréviation de l'anglais FLAG PLUS 2) qui indique que le convertisseur a détecté un noyau de code suivi de 2 bits égaux à UN - le signal IDL (abréviation de l'anglais IDLE) qui indique que le convertisseur a détecté un code INACTIF Le convertisseur série-parallèle de la figure 20-comporte : - une bascule RIR (abréviation de l'anglais RECEIVER INPUT REGISTER) de type D (200). Cette bascule (200) reçoit sur son entrée D le signal d'entrée RSD et sur son entrée de synchronisation le signal d'horloge RC. Cette bascule (200) délivre sur sa sortie normale le signal RD (abréviation de l'anglais RECEIVED DATA) et sur sa sortie inverse le signal complementaire RD*. Le signal RD est le résultat de la mémorisation par la bascule (200) du bit présent sur la liaison au moment de l'apparition du signal d'échantillonnage RC. Le signal RD est donc égal à UN quand le bit reçu est égal à UN et égal à ZERO quand le bit reçu est égal à ZERO. - un compteur binaire CTRC (201) comportant une tête de commande à 3 entrées et 4 cellules binaires de comptage (1,2,4,8). La première entrée (P-E) qui est une tentrée de remise à l'état initial, ici le compte initial est ZERO, reçoit le signal RD* émis par la bascule RIR (200). La deuxième entrée (+1) qui est une entrée de validation de comptage reçoit un signal L1 (abréviation de l'anglais LQGICAL ONE) qui est toujours égal à UN et donc qui valide en permanence le comptage. - La troisième entrée qui est une entrée de synchronisation reçoit le signal d'horloge RC. Les 4 cellules binaires de comptage reçoivent sur leur entrée de mise à l'état initial un signal LO (abréviation de 11 anglais LOGICAL ZERO) qui est toujours égal à zéro.Les sorties des 4 cellules binaires de comptage délivrent respectivement les signaux lTC, 2TC, 4TC et 8TC qui indiquent l'état des cellules binaires de comptage. - un convertisseur binaire-hexadécimal (202) ayant 4 entrées (1, 2, 4 et 8) et 4 sorties (5, 6, 7 et 14). Les 4 entrées sont reliées respectivement aux signaux lTC, 2TC, 4TC et 8TC émis par le compteur CTRC (201). La première sortie (5) délivre le signal CSC (abréviation de l'anglais COUNT OF 5 IN COUNTER C) qui indique que le contenu du compteur CTRC (201) est égal à 5. La deuxième sortie (6) délivre le signal C6C (abréviation de l'anglais COUNT OF 6 IN COUNTER C) qui indique que le contenu du compteur CTRC est égal à 6. La troisième sortie (7) délivre le signal C7C (abréviation de l'anglais COUNT OF 7 IN COUNTER C) qui indique que le contenu du compteur CTRC (201) est égal à 7.La quatrième sortie (14) délivre le signal Cî4C (abréviation de l'anglais COUNT OF 14 IN COUNTER C) qui indique que le contenu du compteur CTRC (201) est égal à 14 - un conditionneur (203) ayant deux entrées et une sortie inverse. La première entrée reçoit le signal RD* émis par la bascule RIR (200) et la deuxième entrée reçoit le signal CSC émis par le convertisseur binaire-hexadécimal (202). La sortie inverse délivre le signal DZ* (abréviation de l'anglais DELETE ZERO). Ce signal DZ* est bas quand le convertisseur série parallèle a rencontré un bit égal à ZERO suivi de 5 bits égaux à UN. Dans ce cas, si le bit suivant est un ZERO, ce bit ZERO est un bit non significatif introduit à l'émission pour éviter l'apparition d'un noyau de code parasite.A la réception, il y a donc lieu d'ignorer les ZERO INSERES. Ce signal DZ* sert donc à interdire la prise en compte des zéro insérés ; à remettre à zéro le compteur CTRC (201) qui compte le nombre de bits égaux à UN consécutif s-- ; enfin à interdire pour une période de l'horloge TC l'avancement du compteur CTRD (205) qui effectue le décompte des bits significatifs à intérieur de chaque caractère. - un mélangeur (204) ayant trois entrées et une sortie inverse. La première entrée reçoit le signal IDL semis par la bascule (219). La deuxième entrée reçoit le signal C6C émis par le convertisseur binaire hexadécimal (202). La troisième entrée reçoit le signal 8TC émis par le compteur binaire CTRC (201). La sortie inverse délivre le signal LRE (abréviation de l'anglais LOAD REGISTER ENABLE) qui est un signal d'autorisation de chargement du registre de sortie OR (209). Ce signal est haut si le convertisseur série-parallèle n'a pas détecté de code INACTIF ou encore si le contenu du compteur de "UNS CONSECUTIFS" qui est le compteur CTRC (201) n'est. pas égal à 6 ou compris entre 8 et 15 inclusivement. - un compteur binaire CTRD (205) comportant une tête de commande et trois cellules (1, 2, 4) binaires de comptage. La tête de commande comporte trois entrées. La première entrée (PE) qui est une entrée de . mise à un état initial est attaquée par le signal C6C émis par le convertisseur binaire hexadécimal (202). La mise à l'état initial est une remise à zéro pour ce compteur CTRD (205). La deuxième entrée de la tête de commande (+1) qui est une entrée de validation du comptage est attaquée par le signal DZ* émis par le conditionneur (203). La troisième entrée de la tête de comptage est une entrée de synchronisation et reçoit le signal d'horloge RC.Les 3 cellules de comptage (1, 2, 4) sont des bascules de type D. L'entrée de chaque cellule est raccordée à un signal LO qui permet d'effectuer une remise à zéro du contenu des cellules. Les sorties des cellules de comptage délivrent respectivement les signaux 1TD, 2TD et 4TD. - un convertissèur binaire-octal (206) ayant trois entrées et deux sorties. Les trois entrées reçoivent respectivement les signaux 1TD, 2TD et 4TD émis par le compteur CTRD (205) La première sortie délivre le signal C3D* qui est egal à 1 quand le contenu du compteur CTRD (205) est différent de 3. La deuxième sortie délivre le signal C7D qui est égal à UN quand le contenu du compteur CTRD (205) est égal à sept - un conditionneur (207) ayant trois entrées et une sortie normale. La première entrée reçoit le signal LRE émis par le conditionneur (204), la deuxième entrée reçoit le signal C7D émis par le compteur de bits significatis CTRD (205) et la troisième entrée reçoit le signal DZ* émis par le conditionneur (203). La sortie normale délivre le signal LOR (abréviation de l'anglais -LOAD OUTPUT REGISTER). Ce signal commande le transfert du contenu du registre série RD (208) dans le registre de sortie OR (209). Ce transfert a lieu quand le signal LRE l'autorise et que le compteur CTRD (205) a compté les huit intervalles d'un octet - un registre série SR (208) ayant une tête de commande et sept cellules de registre. La tête de commande comporte deux entrées. La première entrée (SE) qui est une entrée d'autorisation de décalage en série du contenu-des -cellules reçoit le signal DZ* émis par, le conditionneur (203). La deuxième entrée (C2) qui est une entrée de 'synchronisation reçoit le signal d'horloge RC. Les sept cellules de registre sont des bascules de type D à montage seríe-parallele. Le chargement de ces cellules se fait suivant le mode série en entrant par la cellule de poids le plus fort.Le contenu de ces cellules DO, Dl, D2, D3, D4, D5 et D6 est transféré en parallèle vers ie registre de sortie OR (209) - un registre de sortie OR i209) (abréviation de l'anglais OUTPUT REGISTER) comportant une tête de commande à 2 'entrées et huit cellules binaires de registre. La première entrée de la tête de commande (G1) est une entrée d'autorisation de chargement en parallèle des huit cellules de registre. La deuxième entrée (C2), qui est une entrée de synchronisation du chargement en parallèle des huit cellules de registre reçoit le signal d'horloge RC. Les huit cellules de registre sont des bascules de type D.Les entrées des cellules sont attaquées respectivement par les sorties (DO, D1, D2, D3, D4, D5 et D6) du registre série (208) et la sortie RD du registre d'entrée RIR (200). Les sorties des cellules délivrent les bits de l'octet de donnees (RD0, RD1, RD2, RD3, RD4, RD5, RD6 et RD7) vers les circuits utilisateurs. - un mélangeur (210) ayant deux entrées et une sortie normale. La première entrée est constituée d'un conditionneur à 2 voies : la première voie reçoit le signal FLG émis par la bascule (211) et la deuxième voie reçoit le signal C3D* émis par le convertisseur binaire-octal (206). La deuxième entrée est constituée d'un conditionneur à 2 voies : la premiers voie reçoit le signal 'C6C émis par le convertisseur binairehexadécimal (202) et la deuxième voie reçoit le signal RD* émis par le registre d'entrée RIR (200).La sortie normale du mélangeur (210) délivre le signal FLG1 qui indique que le convertisseur série-parallèle vient de reconnaRtre la configuration d'un FANION - une bascule (211) de type D dont l'entrée D est attaquée par le signal FLG1 émis par le mélangeur (210) et l'entrée de synchronisation est attaquée par le signal d'horloge RC. La sortie normale de la bascule (211) délivre le signal FLG qui indique aux circuits utilisateurs qu'un FANION vient d'être reconnu par les circuits du convertisseur séxie-parallele - un mélangeur (212) ayant deux entrées et une sortie normale.La première entrée est constituée d'un conditionneur à 2 voies : la première voie reçoit le signal ABT émis par la bascule (213) et la deuxième voie reçoit le signal C3D* emis par le convertisseur binaire-octal (206). La deuxième entrée est constituée d'un conditionneur à 3 voies : la première voie reçoit le signal C6C émis par le convertisseur binaire hexadécimal (202), la deuxième voie reçoit le signal RD émis par la bascule RIR (200) et la troisième voie reçoit le signal IDL* émis par la bascule (219). La sortie normale de ce mélangeur (212) délivre le signal AB qui indique qu'un signal ABANDON vient d'être reconnu - une bascule D(213) dont l'entrée D reçoit le signal AB émis par le mélangeur (212) et l'entrée de synchronisation reçoit le signal d'horloge RC.La sortie normale de cette bascule (213) délivre le signal ABT qui indique qu'un signal ABANDON a été reçu par le convertisseur série parallèle - un mélangeur (214) ayant deux entrées et une sortie normale. La première entrée est composée d'un conditionneur à deux voies : la première voie reçoit le signal FP2 émis par la bascule (215) et la deuxième voie reçoit le signal C3D* émis par le convertlsseur binaire-octal (206) La deuxième entrée est composée d'un conditionneur à trois voies : la première voie reçoit le signal C7C émis par le convertisseur binaire hexadécimal (202), la deuxième voie reçoit le signal RD émis par le registre d'entrée RIR (200) et la troisième voie reçoit le signal IDL* émis par la bascule (219).La sortie normale de ce mélangeur (214) émet le signal FP qui indique que le convertisseur série-parallèle de la figure 20 a détecté un noyau de code suivi de deux bits égaux à UN. - une bascule de type D (215) dont l'entrée D reçoit le signal FP émis par le mélangeur (214) et l'entrée de synchronisation reçoit le signal d'horloge RÇ. La sortie normale de cette bascule délivre le signal FP2 qui est la mémorisation du signal FP - un mélangeur (216) comportant deux entrées et une sortie normale. La première entre est constituée d'un conditionneur à deux voies : la première voie reçoit le signal DRC émis par la bascule (217) et la deuxième voie reçoit le signal C3D* émis par le convertisseur binaire-octal (206). La deuxième entrée reçoit le signal LOR émis par le conditionneur (207). La sortie normale de ce conditionneur (216) délivre le signal DR (abréviation de l'anglais DATA RECEIVED) qui indique qu'un octet a été reçu et qu'il est transféré dans le registre de sortie OR (209) - une bascule de type D (217) dont l'entrée D reçoit le signal DR émis par le mélangeur (216) et I'entrée de synchronisation reçoit le signal d'horloge RC. La sortie normale de cette bascule (217) délivre le signal DRC (abréviation de l'anglais DATA RECEIVED) 'qui signifie que l'octet reçu est disponible dans le registre de sortie OR (209) - un mélangeur (218) ayant deux entrées et une sortie normale.La première entrée est constituée d'un conditionneur à deux voies : la première voie reçoit le signal IDL émis par la bascule (219) et la deuxième voie reçoit le signal RD émis par le registre d'entrée RIR (200). La deuxième entrée est constituée d'un conditionneur à deux voies : la première voie reçoit le signal Cl4C émis par le convertisseur binaire hexadécimal (202) et la deuxième voie reçoit le signal RD émis par le registre d'entrée RIR (200). La sortie normale de ce mélangeur (218) délivre le signal IDL1 qui signifie que le convertisseur série-parallèle a détecté l'arrivée du dernier bit d'un code INACTIF - une bascule de type D (219) dont l'entrée D reçoit le signal IDL1 émis par le mélangeur (218) et l'entrée de synchronisation reçoit le signal d'horloge RC. La sortie normale de cette bascule (219) délivre le signal IDL qui mémorise le signal IDL1 et la sortie inverse de cette bascule (219) délivre le signal complémentaire IDL* Le fonctionnement du convertisseur série parallèle de la figure 20 est le suivant. Les signaux transmis en série sur la liaison arrivent en RSD. Ces signaux sont accompagnés d'un signal d'horloge RC qui indique le moment oA le convertisseur parallèle série peut prélever le signal présent en RSD. Le signal prélevé en RSD vient positjonner la bascule (200) sous contrôle du signal d'horloge RC. Le signal RD de sortie de la bascule (200) représente le bit de donnée qui a été ainsi echantilionné. Le signal RD attaque d'une part l'entrée de la bascule D du 7ème etage (D6) du registre série SR (208) et d'autre part la'entrée dé la bascule du 8ème étage du registre de sortie OR (209?. Ce signal RD est introduit par le signal d'horloge RC dans le registre SR !208) A condition que ce signal d'horloge RC ne corresponde pas à une opération de RETRAIT DE ZERO INSERE.Dans ce cas,, le signal DZ* empêche le décalage du 'registre série SR (208) et le bit correspondant du signal RD, qui est nécessairement un bit ZERO est ignoré. D'autre part, le signal RD attaque la 8ème entrée du registre de sortie OR (209), ce signal RD ne sera introduit dans le registre de sortie OR (209) que sur autorisation du signal LOR de chargement de ce registre de sortie OR (209) Cette disposition est nécessaire pour sauvegarder le 8ème bit de l'octet reçu car comme il est représenté sur la figure, le registre série ne comporte que sept étages et il importe d'introduire le 8ème bit directement dans le registre de sortie OR (209).Quand le signal LOR est affirmatif, les 8 cellules du registre de sortie OR (209) sont respectivement chargées sur commande du signal d'horloge RC, avec le contenu du registre série SR (208) pour les donnees DO, D1, D2, D3, D4, D5 et D6 et le contenu du registre RIR (200)- pour la donnée D7. De la sorte, l'octet reçu est disponible à la sortie du registre de sortie OR (209) sous la forme des signaux ORDO, RD1, RD2, RD3, RD4, RD5, RD6 et RD7. Par ailleurs, le signal complémentaire RD* est envoyé d'une part sur le compteur CTRC (20-1) et d'autre part sur le conditionneur (203). Sur le compteur CTRC (201) le signal RD* quand il est haut, effectue la remise à zéro de ce compteur CTRC (201). I1 apparaît donc que ce compteur CTRC (201) effectue le comptage du nombre de bits égaux UN consécutifs. C'est ce compteur qui permet la détection des zéros insérés, des codes de service FANION, ABANDON ou INACTIF. -Le signal RD* arrive d'autre part sur le conditionneur (203) oU il est mis en condition avec le signal C5C. Ce signal signifie que le compteur C a détecté cinq signaux égaux à UN consécutifs.Dans ces conditions, il y a bien lieu d'ignorer le 6eme zéro au niveau du registre série SR (208) et le signal DZ* est envoyé par le conditionneur (2G3) vers le registre série SR (208) et le conditionneur (207). Ce signal DZ* de retrait de zéro inséré est également envoyé vers le compteur CTRD (205) ot il interdit le comptage pour une période de l'horloge RC. En effet, puisque le zéro est retiré, il y a lieu de ne pas le compter dans le nombre de bits reçus : il sera vu plus loin que le compteur CTRD (205) sert au comptage du nombre de bits reçus et par la même à définir le moment où un octet entier est contenu dans le registre de sortie OR (209). Le compteur CTRC (201) compte donc les bits consécutifs égaux à UN. Le comptage de ces bits égaux à un s'effectue dans les 4 cellules binaires (1, 2, 4, 8). La sortie de chacune de ces cellules binaires (1TC, 2TC, 4TC, 8TC) est transmise à l'entrée du convertisseur binaire hexadécimal (202). Ce convertisseur binaire hexadécimal (202) traduit le nombre binaire placé à son entrée en un certain nombre de sorties hexadécimales : la sortie CSC quand le contenu du compteur CTRC (201) est égal à cinq, C6C quand il est égal à six, C7C quand il est égal à sept, Cî4C quand il est égal à quatorze. Le signal C5C, quand il est présent, est associé au signal RD* dans le conditionneur (203) pour indiquer par le signal DZ* que le zéro représenté par le signal RD* doit être ignoré car il s'agit d'un zéro inséré. Le signal DZ* est appliqué sur le registre série SR (208) sur la porte SE pour interdire le décalage du dit registre et donc l'introduction du signal zéro reçu. Le signal DZ* est également placé sur la porte (+1) du compteur CTRD (205) pour interdire le comptage de ce bit inséré dans le compte des bits de l'octet reçu. Le signal C6C, quand il est présent, indique qu'un noyau de code a été détecté. Ce signal C6C est envoyé dans le mélangeur (204) pour donner le signal LRE qui ferme le conditionneur (207) qui produit Je signal LOR de chargement du registre de sortie OR (209) : ceci est normal puisque en présence d'un code de service, le registre de sortie OR (209) ne doit pas être chargé puisque le registre série SR (208) contient le code de service qui n'a pas à être transmis. Par ailleurs, le signal C6C est envoyé sur l'entrée de commande (PE) du compteur CTRD (205) : ce signal C6C provoque la remise à zéro du compteur CTRD (205) au signal dthorloge RC suivant. Le compteur CTRD (205) se trouve prêt à compter les bits d'un caractère de données. Cette remise à zéro du compteur CTRD (205) constitue la mise en synchronisme du premier caractère de la trame.Ce compteur CTRD (205) est un compteur modulo 8 puisque -les caractères ont une longueur arbitraire de 8 bits. Le signal C6C est également envoyé dans le mélangeur (210) oZI en association avec le signal RD* il définit l'apparition d'un code de service FANION (FLG). Ce code de servíce FANION (FLG) est mémorisépar l'ensemble de la bascule (211) et du mélangeur (210) grâce à la présence du signal C3D*. Le signal C6C est également transmis au mélangeur (212) où il est associé avec les signaux RD et IDL* pour détecter l'apparition d'un code de service ABANDON (ABT). Ce code de service ABANDON (ABT) est mémorisé par l'ensemble de la bascule (213) et du mélangeur (212) grâce a la présence du signal C3D*. Le signal C7C est transmis au mélangeur (214) Oa associé aux signaux RD et IDL*, il détecte la présence de- trois bits égaux à 1 après un noyau de code et délivre le signal d'avertissement FP2. Ce signal d'avertissement FP2 est maintenu par l'association de la bascule (215) et- du le mélangeur (214) grâce à la. présence du signal C3D*. Le signal Cl4C est envoyé sur le mélangeur (218) où associé au signal RD il détecte la présence d'un code INACTIF (IDL). Ce code inactif est mémorisé par le signal RD, il retombera à la première apparition d'un signal RD nul. Par ailleurs, le signal 8TC indique que le compteur CTRC (201) a compté au moins huit bits consécutifs égaux à un. Ce signal 8TC est placé à l'entrée du mélangeur (204) où il inhibe le signal LRE. Ceci interdît le chargement du registre de sortie OR (209) en fermant le conditionneur (207). Ce signal LRE est également inhibe lorsque les signaux C6C et 8TC sont simultanément présents (ce qui signifie que le compteur CTRC (201) contient quatorze) Ceci est le cas quand le convertisseur reçoit un signal IDLE. Le compteur CTRD (205) compte les nombres de bits significatifs reçus à l'intérieur d'un caractère. Il est remis à zéro par le signal C6C ce qui est normal puisque le début d'une trame est défini par la fin d'un code FANION. Après cette remise à zéro, le compteur compte les périodes d'horloge RC qui s'écoulent sauf les périodes correspondant a un retrait de zéro incorporé (DZ*). Ce compteur délivre à sa sortie les 3 signaux (lTD, 2TD, 4TD). Ces 3 signaux (1TD, 2TD et 4TD) alimentent un convertisseur binaire-octal (206) qu'i, à son tour, délivre le signal C3D* quand son contenu est différent de 3 et le signal C7n quand son contenu est égal à 7. Le signal C3D* sert, comme il a été expliqué précédemment, au maintien des signaux de service FLG ou ABT ou FP2 ou IDL. Le signal C7D -indique que sept bits ont été reçus et que le bit en cours de réception est le dernier bit d'un caractère. Il est donc envoyé dans le conditionneur (207) où en association avec les signaux LRE et DZ*, il produit le signal LOR de chargement du registre de sortie. OR (209). La figure 21 représente schématiquement un convertísseur série parallèle conforme aux enseignements de l'invention dans le cas où le nombre de bits associés au noyau de code est égal à deux (n.= 2). Ce convertísseur série-parallèle reçoit depuis la liaison série les signaux séxie RSD (abréviation de l'anglais RECEIVED SERIAL DATA) ainsi que les signaux d'échantillonnage RC (abréviation de l'anglais RECEIVER CLOCK) de ces signaux série RSD. Il délivre à sa sortie un ensemble de huit signaux (RD0, RD1, RD2, RD3, RD4, RD5, RD6 et RD7) (abréviation de l'anglais RECEIVED DATA) qui correspondent aux bits utiles reçus en série. Ces huit signaux (RDO, RD1, RD2, RD3, RD4, RD5, RD6 et RD7) sont échantillonnés soit par un signal de synchronisation DRC (abréviation de l'anglais DATA RECEIVED CLOCK) si ces huit signaux correspondent un octet de données soit par un signal de synchronisation FPDR (abréviation de l'anglais FLAG NUCLEUS PLUS DATA RECEIVED) si les signaux RD6 et RD7 correspondent aux bits associés à un noyau de code. Ce convertisseur série parallèle comporte : - une bascule de type D (220) dont l'entrée D reçoit le signal de donnée série RSD et l'entrée de synchronisation reçoit le signal d'horloge RC. La sortie normale de cette bascule (220) délivre le signal RD (abréviation de 1-' anglais RECEIVED DATA) et la sortie inverse délivre le signal RD* qui est le signal complémentaire du signal RD. Le signal RD est la mémorisation du signal de données reçu en série -ItSD. Sa valeur donne donc la valeur du bit correspondant. - un conditionneur (221) ayant deux entrées et une sortie inverse. La première entrée reçoit le signal RD*. La deuxième entrée est constituée d'un mélangeur à deux voies : la première voie reçoit le signal C5C émis par le convertisseur binaire-hexadécimal (225) et la deuxième voie reçoit le signal CîlC émis également par le convertisseur binairehexadécimal (225). La sortie inverse de ce conditionneur (221) délivre le signal DZ*. Ce signal, quand il est haut, signifie que le cycle RC en cours ne concerne pas une opération de retrait de ZERO INSERE. - un registre série SR (222) ayant une tête de commande et 7 cellules de registres de type D. La tête de commande comporte deux entrées : une entrée (SE) d'autorisation de décalage qui reçoit le signal DZ* émis par le conditionneur (221) et une entrée de synchronisation (C2) qui reçoit le signal d'horloge RC. La cellule de registre de rang le plus élevé (D6) qui est la cellule d'entrée du registre série SR (222) reçoit sur son entrée le signal RD émis par le bistable (220E, Les 7 sorties parallèles des cellules de reg-istres délivrent respectivement les signaux DO, D1, D2, D3, D4, D5 et D6 qui sont les signaux de données accumulés dans le registre série SR (222). - un registre de sortie OR (223) ayant une tête de commande et huit cellules. de registre. La tête de commande comporte deux entrées. Une entrée d'autorisation de chargement en parallèle (Gl) qui reçoit le signal LOR émis par le mélangeur (231) et une entrée de synchronisation (C2) qui reçoit le signal d'horloge RC. Les huit cellules sont respectivement chargées à partir des sept sorties DO, D1, D2, D3, D4, D5 et D6 du registre série SR (222) et de la sortie RD de la bascule (220). - un compteur binaire CTRC (224.) ayant une tête de commande à 3 entrées et 4 cellules de comptage (1, 2, 4, 8). La première entrée de la tête de commande est une entrée de chargement en parallèle (PE) des 4 cellules de comptage (1, 2, 4, 8). Ce chargement. en parallèle est en fait une remise à zéro car les signaux placés à l'entrée des cellules sont des signaux nuls indiqués par LO. Cette entrée de la tête de commande reçoit le signal RD* émis par la bascule (220) : ceci revient à dire que l'arrívee d'un bit RSD nul entraîne la remise à zéro du compteur CTRC (224) qui est donc un compteur de bits RSD consécutifs égaux à un. La deuxième entrée de la tête de commande (+1) est une entrée d'autorisation de comptage et reçoit un signal LO qui est toujours égal à un. La troisième entrée est une entrée de synchronisation et reçoit le signal d'horloge RC. Les 4 cellules de comptage (1, 2, 4, 8) fournissent respectivement les signaux 1TC, 2TC, 4TC et 8TC qui indiquent le contenu des cellules de comptage. - un convertisseur binaire-hexadécimal (25) ayant quatre entrées (1, 2, 4, 8) et quatre sorties (5, 6, 6, 11). Les 4 entrées (1, 2, 4, 8) sont respectivement raccordées aux 4 sorties (lTC, 2TC, 4TC et 8TC) du compteur binaire CTRC (224). Les quatre sorties sont : une sortie C5C qui indique quand le contenu du compteur CTRC (224) est égal à S, une sortie C6C qui indique quand le contenu du compteur CTRC (224) est égal à 6, une sortie C6C* qui indique quand le contenu du compteur CTRC (224) est différent de 6 et enfin CllC qui indique quand le contenu du compteur CTRC (224) est egal à 11. - un mélangeur (226) ayant deux entrées et une sortie normale. La première entrée reçoit le signal C6C émis par le convertisseur binaire hexadécimal (225) et la deuxième entrée reçoit le signal LORN émis par la bascule (229). La sortie normale de ce mélangeur (226) fournit le signal LD (abréviation de l'anglais LOAD D COUNTER) qui indique qu'un noyau de code auété reçu et qu'il y a lieu de remettre à zéro le compteur de bit CTRD (227) - un compteur binaire CTRD (227) ayant une tête de commande à 3 entrées et trois cellules de comptage (1, 2, 4). La première entrée de la tête de commande (PE) est une entrée de commande de chargement en parallèle des trois cellules de comptage (1, 2, 4) à partir du signal LO placé à leur entée. Cette entrée PE reçoit le signal LD émis par le mélangeur (226) qui donc effectue la remise à zéro du compteur binaire CTRD (227). La deuxième entrée (+1) de la tête de commande est une entrée d'autorisation de comptage et reçoit le signal DZ*. La troisième entrée de la tête de comptage est une entrée de synchronisation et reçoit le signal-d'horloge RC. Les trois cellules de comptage délivrent respectivement sur leur sortie les signaux 1TD, 2TD et 4TD qui indiquent l'état des cellules. - un convertisseur binaire-octal (228) ayant 3 entres (1, 2, 4) et 1 sortie (7). Les trois entrées sont respectivement raccordées aux 3 sorties (1TD, 2TD et 4TD) du compteur binaire CTRD (227) et la sortie (7) délivre le signal C7D qui indique que le contenu du compteur binaire CTRD (227) est exactement égal à sept ce qui signifie qu'un caractère entrée peut avoir été reçu - une bascule de type D (229) dont l'entrée D reçoit le signal C6C délivré par le convertisseur binaire hexadécimal (225) et l'entre de synchronisation reçoit le signal d'horloge RC.La sortie normale de cette bascule (229) délivre le signal LORN (abréviation de l'anglais LOAD OUTPUT REGISTER, N) qui est la demande de transfert des deux bits associés au noyau de code, ces deux bits associés se trouvant respectivement dans la première cellule du registre série SR (222) et dans le registre-d'entree RIR (220) - un conditionneur (23 0) ayant trois entrées et une sortie normale. La première entrée reçoit le signal C6C* délivré par le convertisseur binaire hexadécimal (225), la deuxième entrée reçoit le signal C7D délivré par le convertisseur binaire octal (228) et la troisième entrée reçoit le signal DZ* délivré par le conditionneur (221).La sortie normale du conditionneur (230) délivre le signal LORM (abréviation de l'anglais LOAD OUTPUT REGISTER M) qui est un signal de demande de chargement du registre de sortie OR (223) à partir des sept cellules du registre série SR (222) et du registre d'entrée RIR (220) - un mélangeur (231) ayant deux entrées et une. sortie normale. La première entrée reçoit le signal LORN émis par la bascule (229) et la deuxième entrée reçoit le signal LORM émis par le conditionneur (230). La sortie normale de ce mélangeur (231) délivre le signal LOR (abréviation de l'anglais LOAD OUTPUT REGISTER) qui est le signal qui commande le transfert du contenu du registre de série SR (222) ainsi que celui du registre d'entrée RIR (220) dans les huit cellules du registre de sortie OR (223). - une bascule de type D (232) qui reçoit sur son entrée .D le signal LORN émis par la bascule (229) et sur son entrée de synchronisation le signal d'horloge RC. La sortie normale de cette bascule (232) délivre le signal FPDR (abréviation de l'anglais FLAG NUCLEUS PLUS DATA RECEIVED) qui indique aux circuits placés en aval que les bits associés au noyau de code se trouvent dans les deux premiers étages du regístre de sortie OR (223). - une bascule de type D (233) qui reçoit sur son entrée D le signal LORM émis par le conditionneur (230) et sur son entrée de synchronisation le signal d'horloge RC. Cette bascule (233) délivre -sur sa sortie normale le signal DRC (abréviation de l'anglais DATA RECEIVED) qui indique aux circuits placés en aval qu'un octet de données a été reçu et qu'il se trouve dans les huit cellules du registre de sortie OR (223). Le convertisseur série parallèle de la figure 21 fonctionne de la façon suivante. Les signaux série RSD reçus sur la liaison sont échantillonnés par le signal d'horloge RC -et viennent positionner la bascule d'entrée RIR (220). Cette bascule délivre un signal RD et son complément RD* qui représentent le signal série reçu. Le signal RD est placé à l'entrée du registre série SR (222) ainsi qu'à l'entrée du registre de sortie OR (223). Le registre série SR (222) sert à présente-r sous forme parallèle les signaux série RSD envoyés sur la liaison. Pour cela, le signal RD est inséré dans la cellule de poids fort (D6) du registre série SR (222). Au fur et à mesure du déroulement des cycles d'horloge RC, les différents bits issus de la bascule (220) sont décalés les uns à la suite des autres dans les cellules du registre série SR (222).Quand ce registre SR (222) contient soit les sept bits de poids faible (DO, D1, D2, D3, D4, D5 et D6) d'un octet de données ou le bit de poids faible associé à un noyau de code le signal LOR transfère le contenu du registre SR (222) ainsi que le contenu du registre d'entrée RIR (220) dans le registre de sortie OR (223). Ainsi l'octet de données ou les bits associés à un noyau de code se trouvent disponibles dans le registre de sortie OR (223). Le signal RD* est égal à UN quand le bit reçu est égal à zéro. Ce signal est utilisé à deux fins. D'une part, il remet à zéro le compteur binaire CTRC (224). Ce compteur CTRC (224) compte les bits égaux à UN consécutifs : il est donc remis à zéro dès qu'un bit ZERO est reçu. Par ailleurs, le signal RD* est envoyé dans le conditionneur (221) ob il sert à définir la commande de retrait des zéros insérés (DZ*).Cette commande de retrait de zéro DZ* est produite soít- quand le compteur CTRC (224) a compté cinq bits consécutifs égaux à UN (signal CSC) soit quand ce même compteur a compté onze bits consécutifs égaux à UN (signal CllC). Dans le premier cas, le compteur CTRC (224) a reconnu un bit ZERO inséré dans les données pour éviter un noyau de code parasite et dans le deuxième cas le compteur CTRC (224) a reconnu un bit ZERO inséré pour éviter un noyau de code parasite créé par l'existence de 2 bits associés au noyau égaux à UN suivi de 3 bits de données également égaux à UN.La commande de retrait de zero DZ* d'une part interdit l'insertion du zéro retire dans le registre série (222) par fermeture de la porte SE, d'autre part empêche le comptage de la période d'horloge (RC) correspondant à ce zéro retiré par le compteur CTRD (227) par la fermeture de la porte {+1), troisièmement, invalide LORM, qui se trouve ainsi retardé d'une période d'horloge. Le compteur CTRD (227) compte le nombre des bits reçus en série. Quand le contenu de ce compteur CTRD (227) atteint le chiffre 7, cela peut signifier que huit bits d'un octet de données ont été reçus ; les sept bits de poids faible (DO, D1, D2, D3, D4, D5 et D6) sont alors contenus dans le registre série SR (222) et le huitième bit (D7) est contenu dans le registre d'entrée RIR (220). Cette circonstance est signifiée par l'apparition du signal C7D. Quand ce signal C7D est égal à UN, que le compteur CTRC (224) n'a pas détecté un noyau de code (signal C6C*) il y a prise de décision dans le conditionneur (230) de charger le registre de sortie OR (223) à partir du registre série SR (222) et du registre d'entree RIR (220) : ceci se traduit par la montée du signal LORM.Ce signal LORM passe à travers le mélangeur (231) pour y produire le signal LOR qui -est le signal qui commande le transfert des huit bits de données dans le registre de sortie OR (223). Par ailleurs, le signal LORM commande la bascule (233) qui délivre le signal DRC qui indique aux circuits situés en aval qu'un octet de données a été reçu et qu'il se trouve -disponible dans le registre de sortie OR (223). La remise à zéro du compteur CTRD (227) constítuexla mise en synchronisme du convertisseur série-parallèle. Cette remise à zéro est effectuée par le signal LD émis par le mélangeur (226). Ce signal LD est le résultat du mélange C6C et du signal LORN.Le signal C6C signifie que le compteur CTRC (224) contient le nombre six, c' est-à-dire qu'un- noyau de code a été reçu. Le signal LORN est le résultat de la mémorisation de la bascule (229) du signal C6C. Le compteur binaire CTRC (224) compte, comme il l'a été dit, le nombre des bits égaux à UN consécutifs. Ce comptage sert d'une part à retirer les zéros insérés comme il a été expliqué plus haut et d'autre part à reconnaître les noyaux de code de service. Un noyau de code est reconnu quand le contenu du compteur CTRC (224) est de six. Ceci se traduit par l'apparition du signal C6C. Ce signal C6C a deux actions. D'une part, il traverse le mélangeur -(226) pour donner le signal LD qui vient remettre à zéro le compteur CTRD (227). D'autre part, il positionne a bascule (229) qui produit le signal LORN qui est dérivé de C6C avec un retard d'une période de l'horloge RC. Ce signal LORN a trois actions. D'une part, il traverse le mélangeur (226) pour maintenir, pendant deux périodes de l'horloge RC, le signal LD de remise à zéro du compteur CTRD (227). Cette remise à zéro du compteur CTRD (227) est fondamentale puisque c'est le noyau de code qui. assure la synchronisation de la liaison au niveau du caractère. La deuxième action du signal LORN est de traverser le mélangeur (231) pour produire le signal LORqui, comme expliqué plus haut, commande le transfert des bits associés dans le registre de sortie OR (223). La troisième action du signal LORN est le positionnement de la bascule (232) qui produit le signal FPDR qui indique aux circuits situés en aval qu'un noyau de code a été reçu et que les bits associés se trouvent contenus dans le registre de sortie OR (223). La figure 22 représente schématiquement un convertisseur série parallèle conforme aux enseignements de l'invention dans le cas où le nombre de bits associés n est compris ente 3 et 8. Ce convertisseur série-parallèle reçoit depuis la liaison série les signaux série RSD (abréviation de l'anglais RECEIVED SERIAL DATA) ainsi que les signaux d'échantillonnage RC (abréviation de l'anglais RECEIVER CLOCK) de ces signaux série RSD. I1 délivre à sa sortie un ensemble de huit signaux (RDO, RD1, RD2, RD3, RD4, RD5, RD6 et RD7) (abréviation de l'anglais RECEIVED DATA) qui correspondent aux bits significatifs reçus en série. Ces huit signaux (RDO, RD1, RD2, RD3, RD4, RD5, RD6 et RD7) sont échantillonnés par les circuits avals soit par un signal de synchronisation DRC (abréviation de l'anglais DATA RECEIVED) si ces huit signaux correspondent à un octet de données soit. par un signal de synchronisation FPDR (abréviation de l'anglais FLAG NUCLEUS PLUS DATA RECEIVED) si les signaux RD6 et RD7 correspondent aux bits associés à un noyau de code. Ce convetisseur série parallèle comporte - une bascule de type D (240) dont l'entrée D reçoit le signal de donnée série RSD et l'entrée de synchronisation reçoit le signal d'horloge RC. La sortie normale de cette bascule (240) délivre le signal RD (abréviation de l'anglais RECEIVED DATA) et la sortie inverse délivre le signal RD* qui est le signal complémentaire du signal-RD. Le signal RD est la mémorisation du signal de données reçu en série RSD. Sa valeur donne donc la valeur du bit correspondant. - un conditionneur (241) ayant deux entrées et une sortie inverse. La première entrée reçoit le signal RD*. La deuxième entrée est constituée d'un mélangeur à deux voies : la première voie reçoit le signal CSC émis par le convertisseur binaire-hexadécimal (245) et la deuxième voie reçoit. le signal CllC émis également par le convertisseur binaire hexadécimal (245). La sortie inverse de ce conditionneur (241) délivre le signal DZ*. Ce signal, quand il est haut, signifie que le cycle RC en cours ne concerne pas une opération de retrait de ZERO INSERE. - un registre série SR (242) ayant une tête de commande et 7 cellules de registres de type D. La tête de commande comporte deux entrées : une entrée (SE) d'autorisation de décalage qui reçoit le signal DZ* émis par le conditionneur (241) et une entrée de synchronisatign (C2) qui reçoit le signal d'horloge RC. La cellule de registre de rang le plus élevé (D6) qui est la cellule d'entrée du registre série SR (242) reçoit sur son entrée le signal RD émis par le bistable (240). Les 7 sorties parallèles des cellules de registre délivrent respectivement les signaux DO, Dl, D2, D3, D4, D5 et D6 qui sont les signaux de données accumulés dans le registre série SR (242). - un registre de sortie OR (243) ayant une tête de commande et huit cellules de registre. La tête de commande comporte deux entrées. Une entrée d'autorisation de chargement en parallèle (G1) qui reçoit le signal LOR émis par le mélangeur (254) et une entre de synchronisation (C2) qui reçoit le signal d'horloge RC. Les huit cellules sont respectivement chargées à partir des sept sorties DO, D1, D2, D3, D4, D5 et D6 du registre série SR (242) et de la sortie RD de la bascule (240). - un compteur binaire CTRC (244) ayant une tête de commande à 3 entrées et 4 cellules de comptage (1, 2, 4, 8). La première entrée de la tête de commande est une entrée de chargement en parallèle (PE) des 4 cellules de comptage -(1, 2, 4, 8). Ce chargement en parallèle est en fait une remise à zéro car les signaux placés à l'entrée des cellules sont des signaux nuls indiqués par LO. - Cette entrée de la tête de commande reçoit le signal RD* émis par la bascule (240) : ceci revient à dire que l'arrivée d'un bit RSD nul entraîne la remise à zéro du compteur CTRC (244) gui est donc un compteur de bits RSD consécutifs égaux à un. La deuxième entrée de la tête de commande (+1) est une entrée d'autorisation de comptage et reçoit un signal L1 qui est toujours egal à un. La troisième entrée est une entrée de synchronísatíon et reçoit le signal d'horloge RC. Les 4 cellules de comptage (1, 2, 4, 8) fournissent respectivement les signaux lTC, 2TC, 4TC et 8TC qui indiquent le contenu des cellules de comptage. - un convertisseur binaire-hexadécimal (245) ayant quatre entrées (1, 2, 4, 8) et quatre sorties (5, 6, 6, 11). Les 4 entrées (1, 2, 4, 8) sont respectivement raccordées aux 4 sorties (1TC, 2TC, 4TC et 8TC) du compteur binaire CTRC (244). Les quatre sorties sont : une sortie CSC qui indique quand le contenu du compteur CTRC (244) est égal à 5, une sortie C6C qui indique quand le contenu du compteur. CTRC (244) est égal à 6, une sortie C6C* qui indique quand le contenu du compteur CTRC (244) est différent de 6 et enfin CllC qui indique quand le contenu du compteur CTRC (2-44) est egal à 11. - un compteur binaire CTRD (246) ayant une tête de commande à 3 entrées et trois cellules de comptage (1, 2, 4). La première entre de la tête de commande (PE) est une entrée de commande de chargement en parallèle des trois cellules de comptage (1, 2, 4) à partir du signal LO place à leur entrée. Cette entrée PE reçoit le si-gnal LD émis par le mélangeur (253) qui donc effectue la remise à zéro du compteur binaire CTRD (246). La deuxième entrée (+1) de la tête de commande est une entrée d'autorisation de comptage et reçoit le signal DZ*. La troisième entrée de la tête de commande est une entrée de synchronisation et reçoit le signal d'horloge RC. Les trois cellules de comptage délivrent respectivement sur leur sortie les signaux 1TD, 2TD et 4TD qui indiquent l'état des cellules. - un convertisseur binaire-octal (247) ayant une tête de commande, trois entrées (1, 2, 4) et trois sorties (7, i, í). La tête de commande reçoit sur son entrée OE (abréviation de l'anglais OUTPUT ENABLE) le signal DZ* emis par le conditionneur (241). Si le signal DZ* est haut il autorise la délivrance des signaux de sortie (7, i, i) ; dans le cas contraire ces signaux de sortie (7, i, i) sont inhibés et portés à une valeur basse (CiD et C7D) sont à un niveau haut, CiD* est à un niveau bas).Si le signal DZ* autorise le fonctionnement du convertisseur binaire-octal (247) les sorties CiD, CiD* et C7D seront fonction du contenu du compteur CTRD (246).La sortie (7) délivre le signal .C7D qui indique que le contenu du compteur binaire CTRD (246) est égal à sept ce qui signifie qu'un octet de données peut avoir été reçu, la première sortie (i) délivre le signal CiD qui indique que le contenu du compteur binaire CTRD (246) est égal à i avec i = n-2. Quand ce signal existe, cela signifie que les n bits associés au noyau ont été réçus. La deuxième sortie (i) est une sortie inverse et délivre le signal CíD* qui indique que le contenu du compteur binaire CTRD (246) est différent de i. - un mélangeur (248) ayant deux entrées. La première entrée reçoit le signal C6C émis par le convertisseur binaire hexadécimal (245). La deuxième entrée est constituée d'un conditionneur à deux voies : la première voie reçoit le signal CiD* émis par le convertisseur binaire-octal (247) et la deuxième voie reçoit le signal SN émis par la bascule (249). La sortie directe de ce mélangeur (248) délivre le signal SN'. - d'autre part, notez que lorsqu'un noyau de code est reçu C7D est invalidé par C6C*. Dans ce cas le compteur repasse par zéro et CiD s'affirme pour un compte virtuel n + 6, c'est-à-dire dans la (n + 7) période RC depuis le début du caractère de service. - une bascule de type D (249) qui reçoit sur son entrée D le signal SN' émis par le mélangeur (248) et sur son entrée de synchronisation le signal d'horloge RC. La sortie normale de cette bascule (249) délivre le signal SN (abréviation de l'anglais STORED RECOGNITION OF A FLAG NUCLEUS) qui signifie qu'un noyau de code ayant été reconnu, le convertisseur série-parallèle recueille les bits associés à ce noyau de code. - un conditionneur (250) ayant deux entrées et une sortie normale. La première entrée reçoit le signal CiD émis par le convertisseur binaire-octal (247) et l'autre entrée reçoit le signal SN émis par la bascule (249). La sortie normale émet le signal LORN qui indique qu'un signal de noyau de code a été détecté et que les bits associés à ce noyau de code sont présents dans le registre série SR (242) pour les bits de poids faible et dans le registre d'entrée RIR (240) pour le bit de poids le plus fort. - un conditionneur (251) ayant deux entres et une sortie normale. La première entrée reçoit le signal C6C* délivré par le convertisseur binaire hexadécimal (245) et la deuxième entrée reçoit le signal C7D délivré par le convertisseur binaire octal (247). La sortie normale du conditionneur (251) délivre le signal LORM (abréviation de l'anglais LOAD OUTPUT REGISTER M) qui est un signal de demande de chargement du registre de sortie OR (243) à partir des- sept cellules du registre série SR (242) et du registre d'entrée RIR (240) - une bascule de type D (252) qui reçoitsur son entrée D le signal LORN émis par le conditionneur (250) et sur son entrée de synchronisation le signal d'horloge RC.La sortie normale de cette bascule (252) délivre le signal FPDR (abréviation de l'anglais FLAG NUCLEUS PLUS DATA RECEIVED) qui indique aux circuits placés en aval que les bits associés au noyau de code se trouvent dans les n derniers étages du registre de sortie OR (243). - un mélangeur (253) ayant deux entrées et une sortie normale. La première entrée reçoit le signal C6C émis par le convertisseur binaire hexadécimal (245) et la deuxième entrée reçoit le signal LORN émis par le conditionneur (250). La sortie normale de ce mélangeur (253) fournit le signal LD (abréviation de l'anglais LOAD D COUNTER) qui indique qu'un noyau de code a été reconnu et qu'il y a lieu de remettre à zéro le compteur de bit CTRD (246) - un mélangeur (254) ayant deux entrées et une sortie normale. La première entrée reçoit le signal LORN émis par le conditionneur (250) et la deuxième entrée reçoit le signal LORM émis par le conditionneur (251). La sortie normale de ce mélangeur (254) délivre le signal LOR (abréviation de l'anglais LOAD OUTPUT REGISTER) qui est le signal qui commande le transfert du contenu du registre série SR (243) ainsi que celui du registre d'entrée RIR (240) dans les huit cellules de registre du registre de sortie OR (243). - une bascule de type D (255) qui reçoit sur son entrée D le signal LORM émis par le conditionneur (251) et sur son entrée de synchronisation le signal d'horloge RC. Cette bascule (255) délivre sur sa sortie normale le signal DRC (abréviation de l'anglais DATA RECEIVED) qui indique aux circuits placés en aval qu'un octet de données a été reçu et qu'il se trouve dans les huit cellules du registre de sortie OR (243). Le convertisseur série parallèle de la figure 21 fonctionne de la façon suivante. Les signaux série RSD reçus sur la liaison sont échantillonnés par le signal d'horloge RC et víennentç positionner la bascule d'entrée RIR (240). Cette bascule délivre un signal RD et son complément RD* qui représentent le signal série reçu. Le signal RD est placé à l'entrée du registre série SR (242) ainsi qu'à l'entrée du registre de sortie OR (243). Le registre série SR (242) sert à présenter sous forme parallèle les signaux série RSD envoyés sur la liaison. Pour cela, le signal RD est inséré dans la cellule de poids fort (D6) du registre série SR-(242). Au fur et à mesure du deroulement des cycles d'horloge RC, les différents bits issus de RD sont décalés les uns à la suite des autres dans les cellules du registre série SR (242).Quand ce registre SR (242 > contient soit les sept bits de poids faible (D0, Dol, D2, D3, D4, D5 et D6) d'un octet de données ou les (n - - 1) bits de poids faibles associés à un noyau de code le signal LOR transfère le contenu du registre SR (242) ainsi que le contenu du registre d'entrée RIR (240) dans le registre de sortie OR (243). Ainsi l'octet de données ou les n bits associés à un noyau de code -se trouvent disponibles dans le registre de sortie OR (243). Le signal RD* est égal à UN quand le bit reçu est égal à zéro. Ce signal est utilisé à deux fins. D'une part1 remet à zéro le compteur binaire CTRC (244). Ce compteur CTRC (244) compte les bits égaux à UN consécutifs : il est donc remis à zéro dès qu'un bit ZERO est reçu. Par ailleurs le signal RD* est envoyé dans le conditionneur (241) oA il sert à définir la commande de retrait des zéros insérés (DZ*).Cette commande de retrait de zéro DZ* est produite soit quand le compteur CTRC (244) a compté cinq bits consécutifs égaux à UN (signal CSC) soit quand ce même compteur a compté onze bits consécutifs égaux à UN (signal CllC). Dans le premier cas, le compteur CTRC (244) a reconnu un bit ZERO inséré dans les données pour éviter un noyau de code parasite et dans le deuxième cas le compteur CTRC (244) a reconnu un bit ZERO inséré à la suite d'un noyau de code.La commande de retrait de zéro DZ* d'une part interdit l'insertíon tdu zéro retiré dans le registre série SR(242) par fermeture de la porte G1, d'autre part empêche (par la fermeture de la porte (+1)) le comptage de la période d'horloge (RC) correspondant à ce zéro retiré par le compteur CTRD (246) par la fermeture de la porte (+1), troisièmement invalide pour une période de l'horloge RC les actions qui résultent de l'affirmation de C7D ou CiD. Le compteur binaire CTRC (244) compte, comme il l'a été dit, les bits égaux à UN consécutifs. Ce comptage sert d'une part à retirer les zéros insérés comme il a été expliqué plus haut et d'autre part à reconnaître les noyaux de code de service. Un noyau de code est présent quand le contenu du compteur CTRC (244) est de six. Ceci se traduit par l'apparition du signal C6C. Ce signal C6C a deux actions. D'une part, il traverse le mélangeur (253) pour donner le signal LD qui vient remettre à zéro le compteur CTRD (246). D'autre part, il attaque la première entrée du mélangeur (248), qui à son tour, attaque la bascule (249) lauqelleproduit le signal SN, lequel indique. qu'un noyau de code a été détecté. Ce signal SN ouvre la 2ème entrée du conditionneur (250) qui sera utilisée comme expliqué ci-après. Le compteur CTRD (246) compte le nombre de bits reçus en série. I1 existe deux cas où le compteur détecte une situation particulière : le premier cas est celui où le contenu du compteur CTRD (246) est égal à 7 ce qui signifie que huit bits de donnes peuvent ravoir été reçus, le deuxième cas est celui où le contenu du compteur CTRD (246) est égal à i (i = n-2) ce qui signifie que tous les bits associés à un noyau de code ont été reçus. Dans le cas où le contenu de ce compteur CTRD (246) a atteint le chiffre 7, ce qui signifie que huit bits ont été reçus, les sept bits de poids faible (DO, D1, D2, D3, D4, D5 et D6) sont contenus dans le registre série SR (242) et le huitième bit (D7) est contenu dans le registre d'entrée RIR (240). Cette circonstance est donc signifiée par l'apparition du signal C7D. Quand ce signal C7D est égal à UN et que le compteur CTRC (244) n'a pas détecté un noyau de code (signal C6C*), ce qui signifie que les bits en question sont des bits de données, il y a prise de décision dans le conditionneur (251) de charger le registre de sortie OR (243) à partir du registre série SR (242) et du registre d'entrée RIR (240) ceci se traduit par la montée du signal LORM. Ce signal LORM passe à travers le mélangeur (254) pour y produire le signal LOR qui est le signal qui commande le transfert des huit bits de données dans le registre de sortie OR (243).Par ailleurs, le signal LORM commande la bascule (255) qui délivre le signal DRC lequel indique aux circuits situés en aval qu'un octet de données a été reçu et que celui-ci se trouve disponible dans le registre de sortie OR (243). Dans le cas où le contenu du compteur CTRD (246) a atteint le nombre i et que par ailleurs le compteur CTRC (244) a détecté un noyau de code (signal C6C), cela signifie que les n bits associés à ce noyau de code ont été reçus : les (n-l) bits de poids faibles sont contenus dans le registre série SR (242) et le nième bit est contenu dans le registre d'entrée RIR (240). L'arrivée à ce compte i se traduit par la montée du signal Cin et la descente du signal CiD*. Le signal CiD attaque le conditionneur (250) qui est ouvert par le signal SN produit par la détection du noyau de code grâce au compteur CTRC (244). Ce conditionneur (250) produit le signal LORM qui à travers le mélangeur (254) produit le signal LOR de transfert des bits associés dans le registre de. sortie OR (243). La figure 23 représente schématiquement un convertisseur série-parallèle pouvant fonctionner suivant deux modes : le mode conventionnel et le mode à codes de service étendus. La passage d'un mode à l'autre s'effectue au moyen d'un signal de commande EM. Ce convertisseur série-parailele est destine au traitement des codes de service étendus comportant 2 bits associés (n=2) au noyau de code. Bien entendu, cet exemple n'est pas limitatif et un convertisseur série-parallèle å deux modes de fonctionnement pour un nombre de bits associés plus élevé peut parfaltement être réalisé en utilisant les enseignements de l'invention. Ce convertisseur série-parallèle à deux modes de fonctionnement comporte - une bascule (260) de type D dont l'entrée D reçoit les signaux RSD (abréviation de l'anglais RECEIVED SERIAL DATA) qui sont les signaux reçus en série sur la liaison amont et l'entrée de synchronisation reçoit le signal RC (-abréviation de l'anglais RECEIVER- CLOCK). Cette bascule (260) comporte une sortie normale et. une sortie inverse. La sortie normale délivre le signal RD (abréviation de l'anglais RECEIVED DATA) qui est la mémorisation du bit reçu en série. La sortie inverse délivre le signal RD* qui est l'inverse du signal précédent RD. - un conditionneur (261) ayant deux entrées et une sortie inverse. La première entrée reçoit le signal RD* émis par la bascule (260). La deuxième entrée est constituée d'un mélangeur à -deux voies : la première voie reçoit le signal CSC émis par le convertisseur binaire-hexadécimal (265) et l'autre voie reçoit le signal CllC également émis par le convertisseur binaire hexadécimal (265). La sortie inverse délivre le signal DZ* (abréviation de l'anglais DELETE ZERO NOT) qui signifie que le compteur CTRC (264) a détecté un zéro inséré et que ce zéro est à ignorer. - un registre série SR (262) (abréviation de l'angolais SERIAL REGISTER) -comportant une tête de commande et 7 cellules de registre de type D à entrée série et sortie parallèle. La tête de commande comporte deux entrées désignées respectivement par SE et par C2. La première entrée SE est une entrée de validation de décalage du registre SR (262), qui reçoit Je signal DZ* émis par le conditionneur (261). La deuxième entrée C2 -est une entrée de synchronisation et reçoit le signal d'horloge RC (abréviation de l'anglais RECEIVER CLOCK). Le signal d'entrée série est appliqué à l'entrée D de la cellule de registre de poids fort.Les sept sorties des cellules de registre délivrent respectivement sur leur sortie les signaux DO, D1, D2, D3; D4, D5, D6 qui sont sept bits reçus dans le cas d'une transmission de données. Dans le cas de la transmission de bits associés à un noyau, un des deux bits associés sera placé à la sortie du registre de poids faible c'est-à-dire en D6. - un registre de sortie OR (263) (abréviation de l'anglais OUTPUT REGISTER) comportant une tête de commande et huit cellules de registre de type D à entrée parallèle et à sortie parallèle. La tête de commande comporte deux entrées désignées respectivement par G1 et par C2. La première entrée G1 est une entrée de conditionnement des entrées parallèles des cellules de registre qui reçoit le signal LOR émis par le mélangeur (273). La deuxième entrée C2 est une entrée de synchronisation et reçoit le signal d'horloge RC. - un compteur binaire CTRC (264) (abréviation de l'anglais C COUNTER) comportant une tête de commande et quatre cellules de comptage (1, 2, 4, 8). La tête de commande comporte trois entrées : la première entrées (PE) qui est une commande de chargement en parallèle des cellules de comptage (1, 2, 4, 8), la deuxième entrée (+1) est une entrée de conditionnement des impulsions à compter, la troisième entrée est une entrée de synchronisation. La première entrée reçoit le signal RD* émis par la bascule (260). La deuxième entrée reçoit un signal L1 (abréviation de l'anglais LOGICAL ONE) qui est toujours positif et par conséquent, le conditionneur de comptage est toujours ouvert. La troisième entrée reçoit le signal d'horloge RC.Les quatre cellules de comptage ont leurs entrées reliées en parallèle et connectée à un signal LO (abréviation de l'anglais LOGICAL ZERO) : c'est-à-dire que le signal appliqué sur la première entrée PE de la tête de commande effectue la remise à zéro des cellules de comptage. Les cellules de comptage délivrent à leurs sorties respectives les signaux lTC, 2TC, 4TC et 8TC (abréviation de l'anglais BINARY 1 TRUE IN C COUNTER, BINARY 2 TRUE IN C COUNTER, BINARY 4 TRUE IN C COUNTER, BINARY 8 TRUE IN C COUNTER) qui indiquent l'état de chaque cellule de comptage. - un convertisseur binaire hexadécimal (265) ayant quatre entrées 1, 2, 4, 8 et cinq sorties 5, 6, 7, 11, 14. Les quatre entrées 1, 2, 4, 8 sont reliées respectivement aux quatre signaux lTC, 2TC, 4TC et 8TC émis par le compteur CTRC (264). La sortie 5 délivre le signal CSC (abréviation de l'anglais COUNT OF 5 IN C COUNTER) qui indique que le contenu du compteur binaire CTRC (264) est exactement égal à 5. La sortie 6 délivre le signal C6C (abréviation de l'anglais COUNT OF 6 IN C COUNTER) qui indique que le contenu du compteur binaire CTRC (264) est exactement égal à 6.La sortie 7 délivre le signal C7C (abréviation de l'anglais COUNT OF 7 IN C COUNTER) qui indique que le contenu du compteur binaire CTRC (264) est exactement égal à 7. La sortie 11 délivre le signal C11C (abréviation de l'anglais COUNT OF 11 IN C COUNTER) qui indique que le contenu du compteur binaire CTRC (264) est exactement égal à 11. La sortie 14 délivre le signal Cl4C (abréviation de l'anglais COUNT OF 14 IN C COUNTER) qui indique que le contenu du compteur binaire CTRC (264) est exactement égal à 14. - le compteur binaire CTRD (266) comportant une tête de commande à trois entrées et 3 cellules de comptage (1, 2, 4). La première entrée (PE) de la tête de commande qui est une entrée de chargement en parallèle des cellules de comptage (1, 2, 4) reçoit le signal LD émis par le mélangeur (271). La deuxième entrée (+1) de la tête de commande est une entée de validation du comptage : elle reçoit le signal DZ* qui est émis par le conditionneur (261). La troisième entrée de la tête de commande est 11 entrée de synchronisation, elle reçoit les signaux d'horloge RC. Les entrées des cellules de comptage (1, 2, 4) sont reliées en parallèle et alimentée par un signal LO (abréviation de l'anglais LOGICAL ZERO) qui est toujours nul : c'est ce signal qui remet à zéro les 3 cellules de comptage (1, 2, 4) quand le signal LD appliqué sur 11 entrée PE de la tête de commande est haut.Les 3 sorties des cellules de comptage (1, 2, 4) délivrent respectivement les signaux 1TD, 2TD, 4TD qui signifient pour lTD que la cellule de comptage I est positionnée à un, pour 2TD que la cellule de comptage 2 est positionnée à un et pour 4TD que la cellule de comptage 4 est positionnée à un. - un convertisseur binaire-octal (267) comportant quatre entrées (1, 2, 4) une sortie inverse 3 et une sortie directe 7. Les quatre entrées (1, 2, .4) reçoivent respectivement les signaux 1TD, 2TD et 4TD émis par le compteur binaire (266). La sortie inverse 3 délivre un signal C3D* qui indique que le contenu du compteur binaire (266) est différent de 3. Ce signal C3D* (abréviation de l'anglais COUNT OF 3 IN D COUNTER NOT) sert à mémoriser comme il sera vu plus lopin, les signaux FR/AB, FLG, DRC, FP2. La sortie directe 7 délivre un signal C7D (abréviation de l'anglais COUNT OF 7 IN D COUNTER) qui signifie que le contenu du compteur binaire CTRD (266) est égal à 7. - un mélangeur (268) ayant trois entrées et une sortie inverse. La première entrée de ce mélangeur (268) reçoit le signal IDL -émis par la bascule (283). La deuxième entrée de ce mélangeur (268) reçoit le signal C6C émis par le convertisseur binaire hexadécimal (265). La troisième entrée de ce mélangeur (268) reçoit le signal 8TC émis par le compteur binaire CTRC (264). La sortie inverse de ce mélangeur délivre le signal LRE (abréviation de l'anglais LOAD REGISTER ENABLE) qui est le signal de validatièn du signal LORM en vue du transfert des données dans le registre de sortie. - une bascule (269) de type n dont l'entrée n reçoit le signal C6C délivré par le convertisseur binaire hexadécimal (265) et l'entrée de synchronisation revoit le signal d'horloge RC. La sortie normale de cette bascule (269) délivre le signal SN (abréviation de l'anglais STORED RECOGNITION 0F A FLAG NUCLEUS) qui indique qu'un noyau de code a été reconnu au cours du cycle précédent de l'horloge RC. - un conditionneur (270) ayant trois entrées et une sortie normale. La première entrée de ce conditionneur (270) reçoit le signal IDL* émis par la bascule. (233). La deuxième entrée reçoit le signal SN émis par la bascule (269). La -troisième entrée reçoit le 'signal EM reçu depuis l'entrée EM de définition de mode.La sortie normale de ce conditionneur (270) délivre le signal LORN (abréviation de 1'anisais LOAD OUTPUT REGISTER WITH n BITS) qui est le signal qui signifie que les n bits associés à un noyau de code se trouvent dans le registre série SR (262) et le registre d'entrée RIR (260) et que ces n bits peuvent être transférés dans le registre de sortie OR (263). -- un mélangeur (271) ayant deux entrées et une sortie normale. La première entrée reçoit le signal C6C émis par le convertisseur binaire hexadécimal (265) et la deuxième entrée reçoit le signal LORN émis par le condit:ionneur (270). La sortie normale délivre le signal LD (abréviat.ion de l'anglais LOAD D COUNTER) qui signifie qu'un noyau de code a étéreconnu. I1 y a lieu de remettre à zéro le compteur CTRD (266) puisque ce noyau de code constitue la mise en synchronisme du compteur CTRD (266). - un conditionneur (272) ayant trois entrées et une sortie normale. La première entrée reçoit le signal LRE émis par le mélangeur (268) et la deuxième entrée reçoit le signal C7D émis par le convertisseur binaire-octal (267). La troisième entrée reçoit le signal DZ* émis par le conditionneur (261). La sortie normale de ce conditionneur (272) délivre le signal LORM (abréviation de l'anglais LOAD OUTPUT REGISTER WITH m BITS) qui signifie que les huit bits d'un caractère de données sont contenus dans le registre série SR (262) et le registre d'entrée RIR (260) et qu'il y a lieu de transférer ces huit bits dans le registre de sortie OR (263). - un mélangeur (273) ayant deux entrées et une sortie normale. La première entrée reçoit le signal LORN émis par le conditionneur (270) et la deuxième entrée reçoit Je signal LORM émis par le conditionneur.(272). La sortie normale de ce mélangeur délivre le signal LOR (abréviation de l'anglais LOAD OUTPUT REGISTER) qui est le signal de commandez de transfert des bits contenus dans le registre série SR (262) et dans le registre d'entrée RIR (260) vers leregistre de sortie OR (263). - un mélangeur (274) ayant trois entrées et une sortie normale. La première entrée de ce mélangeur (274) est. constituée d'un conditionneur à deux voies. La première voie reçoit le signal FR/AB émis par la bascule (-275) et la deuxième voie reçoit le signal C3D* émis par le convertisseur binaire-octal (267). La deuxième entrée de ce mélangeur (274) est constituée d'un conditionneur à 4 voies : la première voie reçoit le signal C6C émis par le convertisseur bina ire- hexaédécimal (265), la deuxième voie reçoit le signal RD émis par le registre d'entrée RIR (260), la troisième voie reçoit le signal IDL* émis par la bascule (283) et la quatrième voie reçoit le signal EM* émis par l'amplificateur inverseur (284). La troisième entrée de ce mélangeur (274) reçoit le signal LORN émis par le conditionneur (270).La sortie normale de ce mélangeur (274) emet-le signal-FA qui indique, suivant le mode sélectionné sur l'entrée EM que le convertisseur série-parallèle a détecté la présence soit d'un noyau de code avec des bits associés soit la présence d'un code de service ABANDON. - une bascule -de type D (275) dont 11 entrée D reçoit le signal FA émis par le mélangeur (274) et l'entrée de synchronisation reçoit le signal d'horloge RC. La sortie normale de cette bascule (275) délivre le signal FR/AB (abréviation de l'anglais FLAG NUCLEUS PLUS DATA RECEIVED/ABORT RECEIVED) qui est la mémorisation du signal FA et qui indique, suivant le mode, que soit un noyau de code avec ses bits associés, soit un code de service ABANDON a été reçu. - un mélangeur (276) ayant deux entrées et une sortie normale. La première entrée est constituée d'un conditionneur à deux voies : la première voie reçoit. le signal FLG émis par la bascule (277) et la deuxième voie reçoit le signal C3D* émis par le convertisseur binaire-octal (267). La deuxième entrée est constituée d'un conditionneur à deux voies : la première voie reçoit le signal C6C émis par le convertisseur binaire hexadécimal (265) et la deuxième voie reçoit le signal RD* émis par le registre d'entrée RIR (260). La sortie normale de ce mélangeur (276) délivre le signal FLG' qui indique que le convertisseur série-parallèle a détecté la présence d'un code de service FANION. - une bascule de type D (277) recevant sur son entrée D le signal FLG' émis par le mélangeur (276) et sur son entrée de synchronisation le signal d'horloge RC. Cette bascule (277) émet sur sa sortie normale un signal FLG (abréviation de l'anglais FLAG RECEI-VED) qui est un signal destiné aux circuits aval mémorisant la détection d'un code de service FANION. - un mélangeur (278) ayant deux entrées et une sortie normale. La première entrée est constituée d'un conditionneur à deux voies: la première voie reçoit le signal DRC émis par la bascule (279) et la deuxième voie reçoit le signal C3D* émis par le convertisseur binaire-octal (267). La deuxième entrée reçoit le signal LORM émis par le conditionneur (272). La sortie normale de ce mélangeur (278) délivre le signal DRC' qui indique que huit bits de données ont été reçus. - une bascule de type D (279) dont l'entrée D reçoit le signal DRC' émis par le mélangeur (278) et l'entrée de synchronisation reçoit le signal d'horloge RC. La sortie normale de cette bascule (279) délivre le signal DRC (abréviation de l'anglais DATA RECEIVED) qui est un signal qui indique aux circuits aval que huit bits de données ont été reçus et-sont disponibles dans le registre de sortie OR C263t, - un mélangeur (280) ayant deux entrées et une sortie normale. La première entrée est constituée d'un conditionneur deux voies : la première voie reçoit le signal FP2 émis par la bascule (281) et la deuxième voie reçoit le signal C3D* émis par le convertisseur binaire-octal (267).La deuxième entrée est constituée d'un conditionneur à trois voies : la première voie reçoit le signal C7C émis par le convertisseur binaire-hexadécimal (265),~la deuxième voie reçoit le signal RD émis par le registre d'entrée RIR (260) et la troisième voie reçoit le signal IDL* émis par la bascule (283). La sortie directe de ce mélangeur (280) délivre le signal FP2' qui indique que le convertisseur série-parallèle a détecté une configuration de signaux constituée d'un noyau de code suivi d'au moins deux bits égaux à un. - une bascule de type D (281) recevant sur son entrée D le signal FP2' et sur son entrée de synchronisation le signal d'horloge RC. La sortie normale de cette bascule (281) délivre le signal FP2 (abréviation de 11 anglais FLAG NUCLEUS PLUS 2 TO 8 '1ONDES" RECEIVED) qui indique aux circuits aval que le convertisseur série parallèle a détecté un noyau de code suivi d'au moins deux bits égaux à un. Dans l'application décrite il a été décrété arbitrairement que, en mode étendu, le code ABANDON était défini comme un noyau suivi de deux bits égaux à UN. - un mélangeur (282) ayant deux entrées et une sortie normale. La première entrée est. constituée d'un conditionneur à deux voies : la première voie reçoit le signal IDL ém;s par la bascule (283) et la deuxième voie reçoit le signal RD émis par le registre d'entrée RIR (260). La deuxième entrée est constituée d'un conditionneur à deux voies : la première voie reçoit le signal C14C- émis par le convertisseur binaire hexadécimal (265) et la deuxième voie reçoit le signal RD émis par le registre d'entrée RIR (260). La sortie normale de ce mélangeur (282) délivre un signal IDL' qui indique que le convertisseur série-parallèle a détecté un code de service INACTIF. - une bascule de type D (283) recevant sur son entée D le signal IDL' émis par le mélangeur (282) et sur son entrée de synchronisation le signal d'horloge RC. Cette bascule (283) émet sur sa sortie normale le signal IDL (abréviation de l'anglais IDLE) qui indique aux circuits aval qu'un code de service INACTIF a été reçu par le convertisseur série parallèle. - un amplificateur inverseur (284) dont l'entrée reçoit le signal EM (abréviation de l'anglais EXTENDED MODE) qui est lesignal qui définit le fonctionnement du convertisseur série parallèle suivant le mode à code de service étendu. La sortie de cet amplificateur inverseur (284) fournit le signal complémentaire EM* qui définit le fonctionnem8ent du convertisseur série parallèle suivant le mode standard. Le fonctionnement des circuits de la figure 23 découle naturellement des explications fournies lors de la description des figures 20, 21 et 22. En particulier, sur cette figure 23 se retrouvent le registre d'entrée RIR - le registre série SR - le- registre de sortie OR - le compteur de bits "UN" consécutifs CTRC avec son convertisseur binaire-hexadécimal associé - le compteur de bits "caractère" CTRD avec son convertisseur binaire-octal associé. Cette figure se distingue des précédentes en particulier par l'existence du signal EM. Ce signal EM est un signal de commande qui permet de choisir le mode de fonctionnement du convertisseur série-parallèle : quand le signal est affirmatif, le convertisseur série parallèle fonctionne suivant le mode à code de service étendu, quand il est négatif, le convertisseur série-parallèle fonctionne suivant le mode standard. Quand ce signal est présent le conditionneur (270) est validé sur sa troisième entrée, par contre, la deuxième entrée du mélangeur (274) est invalidée. Dans le cas contraire, c'est 11 inverse qui se produit. Si le mode choisi est le mode à codes de service étendus quand le compteur CTRC (264) a compté six bits UN consécutif, le convertisseur binaire hexadécimal délivre le signal C6C qui positionne la bascule (269). Cette bascule produit le signal SN qui indique qu'un noyau de code a été détecté. Ce signal SN est appliqué au conditionneur (270) qui effectue le conditionnement des signaux EM, SM et IDL*. I1 apparat donc que si la liaison n'est pas INACTIVE le conditionneur délivre le signal LORN. Le signal LORN attaque les mélangeurs (271), (273) et (274). Le mélangeur (271) produit le signal LD qui effectue la remise à zéro du compteur CTRD (266) ce qui effectue la mise en synchronisme du convert:isseur série parallèle.Le mélangeur (273) produit le signal LOR qui autorise le transfert des données associées au noyau de code dans le registre de sortie OR (263). Le mélangeur (274) reçoit sur sa troisième entrée le signal LORN et produit le signal désigné par FA. Ce signal FA est mémorisé dans la bascule (275) qui produit à sa sortie le signal FR/AB. Ce signal FR/AB indique aux circuits aval que le convextísseur série-parallèle a, dans le mode étendu, reconnu un noyau de code suivi de bits associés. Le mélangeur (278) et la bascule (279) produisent le signal de prélèvement des données DRC. Le mélangeur (282) et la bascule (283) effectuent la détection et la mémorisation du code de service INACTIF IDL. Dans le cas où, au contrainre, c'est le mode conventionnel qui est choisi le signal EM est bas et le signal EM* haut. Dans ces conditions, le conditionneur 270 est fermé et le signal LORN n'est jamais émis. Par contre, la 2ème entrée du mélangeur (274) est validée. Le mélangeur (274) et la bascule (275) effectuent la détection et la mémorisation du code de service ABANDON (ABT). Le mélangeur (276) et la bascule (277) effectuent la détection et la mémorisation du code de service FANION- (FLG). Le mélangeur (278) et la bascule (279) produisent le signal de prélèvement des données DRC. Le mélangeur (280) et la bascule (281) effectuent la détection et la mémorisation de la présence d'un noyau de code suívi-de deux bits "UN" consécutifs (FP2). Le mélangeur (282) et la bascule (283) effectuent la détection et la mémorisation du code de service INACTIF IDL. Bien entendu, l'invention n'est nullement limitée au mode de réalisation décrit et représenté et comprend tous les équivalents techniques des moyens décrits ainsi que leurs combinaisons si celles-ci sont effectuées suivant l'esprit de l'invention et mises en oeuvre dans Je cadre des revendications qui suivent. BIBLIOGRAPHIE - STANDARD ECMA - 40 - HDLC FRAME STRUCTURE - STANDARD ECMA - 49 - HDLC ELEMENTS OF PROCEDURE - STANDARD ECMA - 60 - HDLC UNBALANCED CLASS OF PROCEDURE - STANDARD ECAM - 61 - HDLC BALANCED CLASS OF PROCEDURE - IBM Synchronous Data Link Control - General Information - GA 27 - 3093 - 2 - NORME ISO 4335 (REF CDU 681.327.18.01) - SIGNETICS MULTI-PROTOCOL COMMUNICATIONS CIRCUITS (MPCC/SDLC) 2652 - IBM Introduction to Teleprocessing - GC 20 - 8095 - 02 - Guide book to data communications - Training Manual Hewlet-Packard 5955-1715 - INTEL 8273 HDLC/SDLC Controler REVENDICATIONS 1. Procédé de transmission de données du type HDLC caractérisé en ce que les codes de service FLAG, ABORT et IDLE sont remplacés par un nombre étendu de codes de service constitués dtun noyau de code (3) suivi d'un nombre défini supérieur à un, de bits associés à ce noyau de code. 2. Dispositif de transmission de données pour la mise en oeuvre du procédé suivant la revendication 1 comprenant un convertisseur parallèle-série à l'émission (6) et un convertisseur série-parallèle (9) à la réception caractérisé en ce que le convertisseur parallèle série comporte un bloc générateur de noyau de code (25) pour engendrer sur commande des noyaux de code et commander la transmission des bits "associés aux noyaux de code le convertisseur serie-parallèle comporte un bloc de reconnaissance des noyaux de code (60) pour détecter les noyaux de code et localiser les séquences de bits associés aux noyaux de code. 3. Dispositif selon la revendication 2 caractérisé en ce que le convertisseur parallèle série comporte un bloc générateur (28) pouvant, sur commande d'un signal de définition de mode, fonctionner soit suivant le mode HDLC standard pour engendrer des codes de service soit suivant le mode HDLC à codes de service étendus pour engendrer des noyaux de code et commander la transmission des bits associés aux noyaux de code le-convertisseur série parallèle comporte un bloc générateur (61); et (62) pouvant, sur commande d'un signal de définition de mode, fonctionner soit suivant le mode HDLC standard pour 6tecter les codes de service soit suivant le mode HDLC å codes de service étendus pour détecter les noyaux de code et localiser les séquences de bits associés aux noyaux de code. 4. Système de transmission de données utilisant le procédé de la revendication 1. 5. Systeme de transmission de données utilisant l'un des dispositifs de la revendication 2 ou de la revendication 3. SYMBOLES UTILISES DANS LES BLOCS NORMALISES SYMBOLE SIGNIFICATION BIN HEX BINARY TO HEXADECIMAL CONVERTER BIN OCT BINARY TO OCTAL CONVERTER CTR COUNTER C2 CLOCK INPUT D D INPUT INTO A FLIP FLOP FF FLIP FLOP G1 GATING INPUT PE PARALLEL ENABLE, OVERSIDES SE OR + 1 WHERE APPLICABLE REG REGISTER SE i SHIFT ENABLE & AND GATE = 1 J EXCLUSIVE OR GATE 1 OR GATE + 1 WHEN INPUT IS TRUE, INCREMENT OF 1 IN A COUNTER IS ENABLED ON I THE LEADING EDGE OF A CLOCK PULSE 1, 2D SHOWN IN A REGISTER CELL, MEANS THAT THE CELL IS A D FLIP FLOP CLOCKED BY C2 AND THAT THE CELL INPUT IS ENABLED BY G1 CONVERTISSEURS PARALLELE SERIE SYMBOLES UTILISES DANS LES SCHEMAS SYMBOLE SIGNIFICATION ABID ABORT/IDLE AI ABID RETIMED THROUGH A D FLIP FLOP AIG AI GATED CpA, CqA COUNT OF p, q IN A COUNTER CTR, A A COUNTER CTR, B B COUNTER CZA COUNT OF ZERO IN A COUNTER C3A, C7A COUNT OF 3, 7 IN A COUNTER C3B COUNT OF 3 IN B COUNTER C3BD C3B DELAYED BY ONE TC PERIOD DAV DATA AVAILABLE DAV1 DAV RETIMED THROUGH A D FLIP FLOP DAVG DAVl GATED DL DATA LOADED DS DATA SEQUENCE DSG DS GATED EM EXTENDED MODE ES END OF SEQUENCE FAI FLAG, ABORT, IDLE FD FPD RETIMED THROUGH A D FLIP FLOP FDG FD GATED FDS FLAG NUCLEUS PLUS DATA SEQUENCE FPD FLAG NUCLEUS PLUS DATA IZ1, IZ2 INSERT ZERO LB LOAD B COUNTER LIR LOAD TIR LO LOGICAL ZERO L1 LOGICAL ONE m NUMBER OF BITS IN A BYTE n NUMBER OF BITS APPENDED TO A FLAG NUCLEUS SA STORED AIG CONVERTISSEURS SERIE P.RALLELE SYMBOLES UTILISES DANS LES SCHEMAS SYMBOLE SIGNIFICATION ABT ABORT RECEIVED CTR,C C COUNTER CTR, D D COUNTER CbC, CfC, CgC COUNT OF b, f, g IN C COUNTER ChC,CiC,CjD,CkD COUNT OF h, i, j, k IN D COUNTER C5C, C6C, --C14C COUNT OF 5, 6, -- 14 IN C COUNTER C3D, C7D, C8D @ COUNT OF 3, 7, 8 IN D COUNTER DRC DATA RECEIVED DZ DELETE ZERO EM EXTENDED MODE FLG FLAG RECEIVED FNR FLAG NUCLEUS RECOGNIZED FPDR FLAG NUCLEUS PLUS DATA RECEIVED SAD SA DELAYED BY ONE TC PERIOD SD, SD1, SD2 SERIAL DATA SDS SET DS SFDS SET FDS SOD SEND OUT DATA TC TRANSMITTER CLOCK TDO, -- TD7 j PARALLEL DATA FOR TRANSMISSION TIR TRANSMITTER INPUT REGISTER TSD TRANSMITTED SERIAL DATA 8TA BINARY 8 TRUE IN A COUNTER * AN ASTERISK FOLLOWING A SYMBOL HAS THE MEANING OF A i LOGICAL NEGATION FP2 j FLAG NUCLEUS PLUS 2 TO 8 "ONES" RECEIVED FR/AB 6 ABBREVIATION FOR FDPR/ABT IDL j IDLE LO LOGICAL ZERO L1 LOGICAL ONE LD LOAD D COUNTER LOR LOAD OUTPUT REGISTER LORM LOAD OUTPUT REGISTER WITH m BITS LORN LOAD OUTPUT REGISTER WITH n BITS LRE LOR ENABLE OR LORM ENABLE m NUMBER OF BITS IN A BYTE n NUMBER OF BITS APPENDED TO A FLAG NUCLEUS OR OUTPUT REGISTER ORM OUTPUT REGISTER FOR m BITS ORN OUTPUT REGISTER FOR n BITS RC RECEIVED CLOCK RD RECEIVED DATA RDO, -- RD7 J PARALLEL OUTPUT OF RECEIVED DATA RIR j RECEIVER INPUT REGISTER RSD j RECEIVED SERIAL DATA SN STORED RECOGNITION OF A FLAG NUCLEUS SR SERIAL REGISTER 8TC BINARY 8 TRUE IN C COUNTER * AN ASTERISK FOLLOWING A SYMBOL HAS THE MEANING OF j A LOGICAL NEGATION