Brevet FR2515904A1 — publié le 19830506

La présente invention concerne un système de transmission et de commutation pour réseau local de vidéocommunications et de transferts de données à structure de distribution en boucle à très large bande, à mode de transmission par paquets. Les réseaux locaux ont déjà fait l'objet d'études et de publications. A titre d'exemples, on pourra se reporter, à ce sujet, aux articles techniques suivants: 1 - "Les réseaux locaux: définition et exemple de réalisation (danube)", par M. Martin et autres, paru dans la revue fran çaise "INRIA", 1979, pp. 8-12, 2 - "An Introduction to Local Area Networks" par D.D. Clark et autres, paru dans la revue américaine "Proceedings of the IEEE", Vol. 66, Nq 11, novembre 1978, pp. 1497-1517, 3 - "Local network gives new flexibility to distributed proces sing", par C. Bass et autres, paru dans la revue américaine "Electronics" du 25 septembre 1980, pp. 114-122. Un réseau local destiné, plus particulièrement, à transmettre des vidéocommunications se caractérise par l'extrême diversité des débits à transporter, c'est à dire: - de quelques dizaines de bit/s à quelques Mbit/s pour les services utilisant la transmission de données; - 64 kbit/s pour la téléphonie en mode circuit, compte tenu de la qualité améliorée apportée par des techniques de codage sophisti quées; - quelques centaines de kbit/s pour des canaux son "haute fidélité"; - quelques Mbit/s pour les transferts de fichiers informatiques; - quelques Mbit/s pour un vidéophone, ces débits pouvant varier beaucoup selon la qualité requise; - 30 Mbit/s environ pour une image animée aux normes TV actuelles, avec une technique de codage très complexe, étant donné qu'avec un codage MIC il faudrait prévoir un débit de 192 Mbit/s. La plupart de ces débits sont approximatifs et ont été évalués en mode circuit. A titre d'exemple, le mode paquet appliqué directement aux échantillons MIC avec élimination des silences devrait permettre un gain de 3 en téléphonie. Par ailleurs, les débits moyens des deux sens de transmission d'une même communication peuvent être extremement différents, par exemple quand il s'agit d'une diffusion d'images animées avec voie de son retour. Alors que la topologie d'un réseau local à débit moyen est déterminée par le fait que l'on cherche pour ce réseau à réutiliser les supports de. distribution existants, tels que des lignes téléphoniques d'abonnés disposées en étoile ou des lignes de distribution de programme de télévision également disposés en étoile, les services de vidéocommunications dont les débits ont été mentionnés ci-dessus imposent un changement du support de distribution, tel que des fibres optiques, et par conséquent entrainent la construction d'un nouveau réseau de distribution. La topologie des réseaux locaux a déjà fait l'objet de discussion comme, par exemple, dans l'article (3) cité ci-dessus, à la page 122,'et il est apparu que l'architecture en boucle était plus simple et moins chère pour relier des processeurs, mais avait pour inconvénient qu'une interruption sur la boucle entraînait une considérable dégradation du réseau. A titre d'exemples, en ce qui concerne les réseaux à structure de boucle, on pourra également consulter les articles techniques suivants: 4 - "An experimental distributed switching system to handle bursty computer trafic, par W.D. Farmer et autres, publié dans les compte-rendus "ACM Symposium on Data Comm. 1969", pp. 1-18, 5 - "A loop network for simultaneous transmission of variable -length messages", par C.C. Reames et autres, publié dans les compte-rendus du "2nd Annula Symposium Architecture 1975", pp. 7-12. Un objet de la présente invention consiste à prévoir un système de transmission et de commutation pour réseau local à structure de distribution en boucle et à mode de transmission par paquets, dans lequel un incident de boucle n'entraîne que de faibles perturbations du service. Suivant une caractéristique de l'invention, il est prévu untel système, dans lequel la structure de distribution en boucle comprend des stations de raccordement reliées entre elles par deux boucles parallèles dont les sens de transmission sont inversés l'un par rapport à l'autre, chaque station de raccordement étant reliée à un ou une pluralité de terminaux, par l'intermédiaire d'un multiplex, chaque station de communication comprenant des moyens de commutation pour insérer les paquets d'une communication provenant d'un de ses terminaux sur une des deux boucles et vice versa pour délivrer à un de ses terminaux les paquets d'une communication destines audit terminal et provenant de l'une des deux boucles ou encore pour retransmettre vers la station de raccordement suivante, dans le sens de la boucle concernée, tout paquet non exclusivement destiné à un de ses terminaux, chaque station de raccordement comprenant encore des moyens pour, à l'établissement d'une communication, affecter une des boucles à l'acheminement des paquets de la communication ou connaître l'affectation d'une des boucles à l'acheminement des paquets d'une communication destinée à un de ses terminaux. Suivant une autre caractéristique, chaque paquet destiné à un seul terminal comporte un en-tête composé d'un seul mot contenant une adresse reconnaissable par la station de raccordement reliée au terminal concerné et chaque paquet destiné à n terminaux comporte un en-tête composé d'une suite de (n+l) mots, dont le premier mot contient l'adresse de la station de raccordement insérant le paquet sur la boucle concernée, les mots suivant de l'en-tête contenant des adresses reconnaissables par les stations de raccordement reliées aux terminaux concernés, dans chacun des n premiers mots de I'en-tête l'élément binaire de rang k, hors des éléments binaires d'adresse, ayant la valeur 1 (ou 0) tandis que dans le dernier mot de l'en-tête, ledit élément binaire de rang k a la valeur O (ou 1), comme dans le cas d'un en-tête à un seul mot. Suivant une autre caractéristique, une des stations de raccordement comporte des moyens pour modifier la valeur d'un élément binaire de rang i, hors des éléments binaires d'adresse, plans le premier mot de chaque en-tête de paquet provenant d'une boucle, une première fois, et à retransmettre vers la station de raccordement suivante, dans le sens de la boucle concernée, et des moyens pour détruire tout paquet incident dont la valeur de l'élément binaire de rang i a déjà été modifiée. Dans un exemple préféré de réalisation du système suivant l'invention, le code de transmission utilisé à l'intérieur des paquets est le code Manchester et le signal d'intervalle entre les paquets ou "blanc de transmission" sont transmis sous forme de successions d'intervalles élémentaires arrangés en pseudo-octets, avec une seule transition au milieu de l'octet. Par ailleurs, les émetteurs transmettant vers les tronçons de boucle ou vers les terminaux fonctionnent en mode plésiochrone. Ce choix implique la présence de dispositifs d'adaptation de débit entre les parties réception et émission montées aux bouts de chaque tronçon ou ligne. Au niveau "mot", ces dispositifs d'adaptation assurent un fonctionnement correct des organes intermédiaires entre les circuits électroniques de réception et d'émission, pendant la durée d'un paquet. A cet effet, la tolérance sur l'écart relatif des horloges est par exemple de plus ou moins Le fonctionnement en mode plésiochrone peut entraîner une accumulation d'informations si une horloge émission est plus lente que l'horloge réception suivante sur une boucle, ou la formation de trous d'information dans le cas contraire. Suivant une caractéristique de l'invention, chaque station de raccordement du système comprend des premiers moyens pour assurer un intervalle d'une première durée prédéterminée entre deux paquets consécutifs reçus d'un tronçon de boucle et émis vers le tronçon suivant de la boucle et des seconds moyens pour assurer un intervalle d'une seconde durée prédéterminée, plus longue que la première durée prédéterminée, entre un paquet reçu d'une ligne de terminal, puis transmis sur un tronçon de boucle, et le paquet suivant transmis sur le même tronçon. Suivant une autre caractéristique, la seconde durée prédéterminée est égale au double de la première. Les caractéristiques de l'invention mentionnées ci-dessus, ainsi que d'autres, apparaîtront plus clairement à l lecture de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels: la Fig. 1 est un schéma d'un réseau de communications en boucle suivant l'invention, la Fig. 2 est un schéma illustrant le mode de fonctionnement du réseau de la Fig. 1 en cas de défauts, la Fig. 3 est un schéma simplifié illustrant la structure d'une station de raccordement du réseau de la Fig. 1, les Fig. 4a et 4b sont des diagrammes illustrant des structures de paquets transmis par le réseau de la Fig. 1, les Figs. 5 et 6a à 6d sont des diagrammes de temps illustrant la modulation utilisée pour la transmission du paquet de la Fig. 4, la Fig. 7 est un schéma d'un codeur Manchester utilisé pour obtenir la modulation illustrée aux Figs. 5 et 6c, la Fig. 8 est un schéma d'un décodeur Manchester utilisé pour démoduler la modulation introduite par le codeur de la Fig. 7, les Figs. 9a à 9g sont des diagrammes de temps illustrant le fonctionnement du décodeur de la Fig. 8, les Figs. 10 a et 10 b, assemblées comme l'indique la Fig. 10 c, forment le bloc-diagramme d'une station de raccordement montrée à la Fig. 3, la Fig. 11 est un tableau indiquant les affectations des seize temps élémentaires de chaque trame dans la station de la Fig. 10, les Fig. 12 et 13, assemblées comme l'indique la Fig. 14, forment le schéma d'un récepteur de paquets de boucle de la station de la Fig. 10, les Figs. 15a et 15b sont des diagrammes illustrant le fonctionnement du détecteur de présence de paquet du récepteur des Figs. 12 et 13, les Figs. 16a à 160 sont des formes d'onde illustrant le fonctionnement du circuit d'aiguillage du récepteur de paquets de boucle des Figs. 12 et 13, la Fig. 17 est le schéma d'un circuit de contrôle de longueur de paquets du récepteur de paquets de boucle, la Fig. 18 est le schéma du circuit logique du récepteur de paquet de boucle d'une station fonctionnant en station pilote, les Figs. 19 et 20, assemblées comme l'indique la Fig. 21, forment le schéma d'un récepteur de paquet d'abonné, les Figs. 22 et 23, assemblées comme l'indique la Fig. 24, forment le schéma d'une logique de commande de mémoire de paquets, la Fig. 25 est un diagramme illustrant la structure des files de la mémoire M1 de la Fig. 23, ainsi que les opérations effectuées dans le circuit de codage, la Fig. 26 est le schéma d'un émetteur de paquet de boucle, les Fig. 27a à 27n sont des diagrammes de temps illustrant le fonctionnement du circuit de la Fig. 26, et la Fig. 28 est le schéma d'un émetteur de paquet d'abonné. Dans le réseau de communications de la Fig. 1, quatre stations de raccordement S1 à S4 sont reliées par deux boucles B1 et B2 de sens de transmission opposés. La boucle B1 comprend le tronçon bll transmettant de S1 vers S2, le tronçon bl2 transmettant de S2 vers S3, ... et le tronçon b14 transmettant de S4 vers S1. La boucle B2 comprend le tronçon b24 transmettant de S4 vers S3, le tronçon b23 transmettant de 53 vers S2, ... et le tronçon b21 transmettant de S1 vers S4. La longueur des boucles B1 et B2 est, par exemple de l'ordre de 10 km.En pratique les tronçons bl à b14 et b24 à b21 sont des voies de transmission ayant une largeur de bande correspondant au débit de transmission en bande de base et pouvant utiliser des supports matériels quelconques, tels que des câbles coaxiaux, des fibres optiques, etc. Chaque station de raccordement d'abonnés S1 à S4 est, de plus, reliée par des liaisons bidirectionnelles, soit à des terminaux d'abonnés, soit au réseau général de transmission. Ainsi, à titre d'exemple, la station S1 est reliée directement à un abonné Al par une ligne 11, la station S2 est reliée à trois abonnés A2.1 à A2.3 par un canal multiplex 12, la station S3 est reliée à trois abonnés A3.1 à A3.2 par un bus 13 et la station S4 est reliée à un réseau général par la ligne 14. A titre d'exemple, dans le réseau de la Fig. 1, les boucles B1 et B2 ont chacune un débit de 140 Mbit/s et les lignes 11 à 14 un débit de 35 Mbit/s. Bien entendu, le réseau à quatre stations de la Fig. 1 n'est qu'un exemple de réalisation. En pratique, un réseau suivant l'invention peut comprendre plus de quatre stations et les débits des lignes peuvent être plus élevés ainsi que les débits des boucles. Il n'y pas de corrélation directe entre le fait que l'exem- ple de réalisation décrit comprend quatre stations et le fait que, pour illustrer le fonctionnement, on a choisi un débit de boucle quatre fois supérieur à celui des lignes. Dans le réseau de la Fig. 1, les informations sont transmises par paquets de longueur variable. Les communications y sont établies suivant le principe du circuit virtuel, bien connu dans le domaine de la commutation par paquets. Chaque station S1 à S4 assure la régénération des paquets inci dents provenant soit des boucles, soit des abonnés. En fonction du contenu de I'en-tte de chaque paquet, chaque station transfère, suivant le circuit virtuel choisi pour la communication, le paquet provenant d'une boucle B1 ou B2 soit vers le tronçon suivant de la même boucle, soit vers un abonné desservi par la station, soit vers les deux, ou encore elle détruit le paquet, ou si le paquet provient d'un abonné, elle le transfère soit vers une boucle ou l'autre, soit vers un autre abonné qu'elle dessert. Pour remplir ces fonctions, chaque station comporte des moyens d'émission et de réception de paquets, des mémoires dans lesquelles des files d'attente sont organisées et un microprocesseur assurant la gestion des moyens de la station et sélectant un nouveau circuit virtuel pour tout nouvel appel entrant. Comme le montre la Fig. 2, si la boucle B1 est perturbée en un point, tel que A sur le tronçon bl1, les paquets destinés à la station 52 par la station S1 peuvent être encore acheminés, par la boucle B2, à travers les stations S4 et S3. Donc, toutes les communications sont encore possibles, à ceci près que le trafic antérieurement acheminé par la boucle B1 entre S1 et S2 l'est alors par la boucle B2 qui subit une surcharge.Si, après la coupure en A sur B1, il se produit une coupure en D sur la boucle B2, par exemple sur le tronçon b24, certaines communications, telles que S1 vers S2 ne sont plus possibles, mais d'autres le demeurent. D'autres cas de défauts sont possibles. Bien entendu, les stations sont également pourvues de moyens de détection des défauts survenant sur les tron çons dont elles sont le point d'arrivée. Elles comportent également des moyens générateurs de message de service qu'elles transmettent sur la boucle saine pour donner à chacune des autres stations l'identification du tronçon en défaut.Les stations comprennent des moyens de sélection d'acheminement. En l'absence de réception de message de défaut, un critère de choix simple pour les moyens de sélection d'acheminement consiste à répartir alternativement les paquets provenant de leurs abonnés sur les deux boucles. En cas de réception de message de défaut, les moyens d'acheminement de chaque station reconfigurent le trafic en fonction de la localisation de chaque défaut. Le réseau de la Fig. 1 fonctionne en mode plésiochrone, avec indépendance totale des deux boucles B1 et 32. Ainsi, chaque station, telle que la station S1, montrée à la Fig. 3, comprend deux oscillateurs indépendants OH1 et OH2 qui fournissent, entre autres, les rythmes H1 et H2 à 140 MHz destinés à leurs parties émissions El et E2, transmettant respectivement vers les boucles B1 et B2, et un oscillateur OH3 qui fournit le rythme H3 à 35 MHz à sa partie émission E3 vers la voie sortante d'abonné. La voie entrante d'abonné a son rythme H4 piloté par un oscillateur indépendant OH4. On verra dans la suite comment le fonctionnement correct des organes intermédiaires de chaque station est assuré entre les circuits de réception R1, R2 et R3, recevant respectivement des paquets des boucles B1 et B2 et de la liaison 11, et fonctionnant aux rythmes H'1, H'2 et H4 et les circuits d'émission fonctionnant aux rythmes H1, H2 et H3. Le code de transmission utilisé dans le réseau de la Fig. 1 est du type Manchester ou code biphase, qui présente l'intérêt d'engendrer une transition au milieu de chaque élément binaire et permet ainsi une récupération d'horloge instantanée par des circuits logiques, en évitant l'utilisation de circuits oscillants LC. Les paquets transportés par le réseau de la Fig. 1 peuvent être composés d'un nombre d'octets variables jusqu'à, par exemple, un maximum de 128. Chaque paquet, Fig. 4, se compose d'un en-tête, indiquant l'acheminement dans le réseau, et d'un champ de données. Deux paquets consécutifs sont séparés par des "blancs de transmission On a montré à la Fig. 4a un paquet de communication point à point transmis sur une boucle B1 ou B2. Ce paquet comprend un en-tête, formé d'un mot de deux octets, suivi d'un champ de données de 126 octets au maximum.Cet en-tête comprend,un premier élément binaire de début de paquet qui est égal à "1" pour assurer la transition avec le blanc de transmission au milieu d'un temps élémentaire, un second élément binaire dit de supervision qui est mis à "1" chaque fois qu'un paquet traverse une station choisie comme station pilote parmi les stations S1 à S4, un champ d'adresse formé de 13 éléments binaires suivants, dont les dix premiers définissent différents types de communications, que l'on verra en détail dans la suite, et les trois derniers identifient le terminal ou abonné e destinataire, et, enfin, un 16 élément -binaire dit d'extension d'en-tête qui, dans l'exemple de la Fig. 4a, est à "O". On a montré à la Fig. 4b un paquet de communication de conférence. Ce paquet comprend un en-tête formé d'autant de mots de deux octets que d'abonnés destinataires, plus un, soit (n+1) mots s'il y a n destinataires. Le premier mot Ml comprend le premier élément binaire de début de paquet, donc égal à "1", l'élément binaire de supervision, le champ d'adresse de 13 éléments binaires qui identifie le service et la station émettant le paquet, et le 16e élément binaire d'extension d'en-tête qui ici est égal à "1". Dans le second mot M2, les deux premiers éléments binaires sont arbitraires, le champ d'adresse de 13 éléments binaires identifie le service et un destinataire, et le 16e élément binaire d'extension d'en-tête est encore égal à "1". Les mots M3 à Mn ne diffèrent du mot M2 que par le contenu de l'adresse du destinataire.Le mot M(n+l) diffère du mot M2, d'une part, par le contenu de l'adresse du destinataire et, d'autre part, par la valeur de l'élément binaire d'extension d'entête qui est égale à "O", indiquant ainsi que le mot M(n+l) est suivi du champ de données. Les différents types de communications qui sont définis par les dix premiers éléments binaires du champ d'adresse sont des communications abonné vers abonné(s) pour lesquelles ces dix éléments binaires forment une adresse du type Ada, des communications de service pour lesquelles ils forment une adresse du type Adn, des communications de diffusion pour lesquelles ils forment une adresse du type Add et des communications de voisinage, telles que par exemple des communications de proche en proche entre processeurs, pour lesquelles ils forment une adresse du type Adv. On va d'abord considérer le cas d'une communication point à point, par exemple entre le terminal Al de la station S1 et le terminal A3.1 de la station S3, et, en particulier, son établissement. Comme dans l'établissement d'une communication téléphonique classique, le terminal Al adresse un message de numérotation avec une adresse Adm à la station S1, c'est à dire plus précisément à son microprocesseur, qui constitue son circuit' de commande, le message de numérotation contenant le numéro d'appel du terminal A3.1. Le circuit de commande de S1, ayant consulté une table de routage sélecte une des boucles B1 ou B2, soit B1, pour adresser un message de service à adresse Adm au circuit de commande de la station S3.La station S3, si le terminal A3.1 est libre, lui adresse un message de sonnerie. On suppose que le terminal A3.1 répond à la station S3 par un message approprié, toujours à adresse Adm. La station S3 adresse alors, par une des boucles, un message de service à adresse Adm à la station S1 lui indiquant que le terminal A3.1 est "décroché". La station S1 adresse au terminal Al un message d'invitation à transmettre, avec l'adresse Ada à utiliser. La communication est alors établie et l'abonné Al est autorisé à émettre des paquets en direction de A3.1. Si la communication est bidirectionnelle, l'adresse Ada à utiliser dans l'autre sens se trouve dans le corps du message envoyé par Al. Bien entendu, les adresses Adm utilisés pour les messages de service envoyés de S1 vers S3 par la boucle B1 doivent entraîner dans la station S2 un passage en transit du message vers la station S3. Autrement dit, la station S2 ne doit pas reconnaître ces adresses Adm et aiguiller les paquets de boucle vers le tronçon b13 tandis que la station S3 doit les reconnaître et les extraire de la boucle, c'est à aire ne pas les transmettre vers b14, mais vers son microprocesseur. Il en est de même des adresses Ada, mais dans ce cas les paquets extraits de la boucle doivent être transmis au terminal désigné par le champ d'adresse complet. Pour effectuer ces opérations, dans chaque station sont prévus, pour chaque paquet de boucle reçu, trois états d'aiguillage, soit l'état TR pour le transit, l'état MI pour l'envoi au circuit de commande et AB pour l'envoi à un terminal. Comme on le verra dans la suite, certains de ces états peuvent exister simultanément. Comme il l'a été indiqué plus haut, dans les paquets de communication en conférence, la valeur de I'élémentbinaire S d'extension d'en-tête intervient également. Le tableau suivant résume les états d'aiguillage TR, MI et AB d'une station, à la réception d'un paquet, en fonction des adresses que peut contenir ce paquet, l'état TR+ indiquant que le paquet est aiguillé vers la suite de la boucle, ce qui se définit encore par la fonction transit, et l'état TR indiquant l'inverse, l'état MI+ indiquant qu'il est aiguillé vers le circuit de commande, etc. Tableau Examen du ler Ada Adm Add Adv autres mot du paquet TR TR TR+ TR TR+ S = O MI MI+ MI MI+ MI+ MI ou AB AB AB+ AB AB AB TR TR TR+ S = 1 MI MI MI AB AB AB Dans le cas S = 1 et autres, la station est en présence d'un adressage multiple dont elle n'est pas l'expéditri ce. Cette situation suppose l'examen des mots d'adressage suivants. Quand la station reconnaît une adresse Ada ou Adm dans la liste d'adresses, elle modifie alors l'aiguil lage qui devient TR+, MI , AB ou TR+, MI+, AB-, respecti vement. Par définition, dans le code Manchester, chaque symbole binaire 1 ou O de durée T est transformé, comme l'indique la Fig. 5, en une suite de deux symboles successifs de durée T/2 par la transformation suivante: 1 = 10 et O = 01 La Fig. 6a symbolise le rythme des éléments binaires à coder qui sont rangés par octets de durée 8T. La Fig. 6bRreprésente un exemple de d'information binaire à coder. La Fig. 6c représente les signaux d'horloge de période T utilisés pour coder le signal de la Fig. 6b. La Fig. 6d représente le signal codé qui est transmis. Enfin, la Fig. 6e représente un signal d'espace élémentaire de "blanc de transmission" qui est transmis entre deux paquets consécutifs. Le signal élémentaire de la Fig. 6e est supposé immédiatement suivi d'un en-tête de paquet. La Fig. 7 est le schéma classique d'un codeur de code Manchester qui se compose d'un additionneur modulo 2, sous la forme d'une porte OU-exclusif 10 dont une entrée 11 reçoit le signal binaire à coder, dont l'autre entrée 12 reçoit le signal d'horloge de période T et dont la sortie délivre le signal codé. La Fig. 8 un décodeur de code Manchester qui délivre le signal décodé ainsi que l'horloge H' récupérée. Il comprend un amplificateur 13 dont l'entrée reçoit le signal codé et qui comporte une sortie directe et une sortie inversée. La sortie directe de l'amplificateur 13 est reliée, d'une part, à l'entrée d'horloge d'une bascule 14 et, d'autre part, à entrée d'un circuit à retard 15. La sortie inversée de l'amplificateur 13 est reliée à l'entrée d'horloge d'une bascule 16. La sortie Q14 de la bascule 14 est reliée, d'une part, à une entrée d'une porte OU 17 et, d'autre part, à l'entrée d'un circuit à retard 18 dont la sortie est reliée à l'entrée de remise à zéro CL de la bascule 14. La sortie Q14 de la bascule 14 est reliée à l'entrée d'un circuit à retard 19 dont la sortie est reliée à l'entrée de signal de la bascule 16.La sortie Q16 de la bascule 16 est reliée, d'une part, à la seconde entrée de la porte OU 17 et, d'autre part, à l'entrée d'un circuit à retard 20 dont la sortie est reliée à l'entrée CL de la bascule 16. La sortie Q16 de la bascule 16 est reliée à l'entrée d'un circuit à retard 21 dont la sortie est reliée à l'entrée de signal de la bascule 14. La sortie de la porte OU 17 est reliée à l'entrée d'horloge d'une bascule 22 dont l'entrée de signal est reliée à la sortie du circuit à retard 15 et dont la sortie Q22 délivre le signal décodé, c'est à dire le signal binaire d'origine. Les constantes de temps des circuits 18 et 20 sont tous deux égaux à T1, celles des circuits 19 et 21 sont tous deux égaux à T2 et celle du circuit 15 est égale à T3. Dans la suite, en relation avec la Fig. 12, on considérera que la bascule 22 est la première du registre 29. Si l'on considère le débit de 140 Mbit/s sur les boucles B1 et B2, chaque période du signal vaut 7 ns. Donc, dans ce signal, les états "O" ou "1" durent 7 ns ou 3,5 ns. On pourrait montrer que, pour faire fonctionner le décodeur de la Fig. 8, on doit choisir la constante de temps T1 de l'ordre de 1,15 ns, celle de T2 de tordre de 1,25 ns et celle de T3 de l'ordre de 3,5 ns. Ces valeurs sont valables si la logique est réalisée à partir de l'ECLlOOK. Pour décrire le fonctionnement du décodeur de la Fig 8, on se référera également aux formes d'onde des Figs. 9a à 9g. La bascule 14 travaille sur les transitions positives du signal codé reçu et transmis par la sortie directe de l'amplificateur 13, ce signal étant montré à la Fig. 9a et se trouve par hasard être le complément du signal 6d. La bascule 16 travaille sur les transitions positives du signal délivré par la sortie inverse de 13, c'est à dire sur les transitions négatives du signal reçu. A la première transition négative du signal, la sortie Q16 recopie le signal appliqué à son entrée D et qui est supposé initialement à 1. Puis, au bout du temps T1, la sortie Q16 est remise à zéro par son entrée CL. Au temps élémentaire suivant, la transition est positive et l'on retrouve le fonctionnement ci-dessus pour la bascule 14.En pratique, il ne faut pas que la bascule 14 fonctionne sur les transitions positives survenant entre deux temps élémentaires, comme cela est illustré par le trait interrompu P de la Fig. 9a, ni que la bascule 16 fonctionne sur les transitions négatives survenant aussi entre deux temps élémentaires, comme indiqué en N à la Fig.9d. C'est pourquoi les signaux issus des sorties Q14 et Q16 sont respectivement utilisés avec le retard T2 comme signaux d'entrée D dans les bascules 16 et 14. Les Figs. 9c et 9e représentent ces signaux issus de Q14 et Q16. Il apparaît bien que les niveaux bas de ces signaux aux instants P et N empêchent les faux déclenchements des bascules. Comme le montre la Fig. 9f, la porte OU 17 effectuant la réunion des signaux Q14 et Q16 délivre l'horloge récupérée H'. Les circuits 18 et 20 définissent la largeur des impulsions d'horloge H'. La bascule 22 travaille donc au rythme de l'horloge récupérée H' tandis qu'elle reçoit à son entrée D le signal reçu retardé de T3, ce retard permettant de compenser le retard apporté par 14 et 16 dans la production du signal H' et d'ajuster la phase des transitions significatives du signal reçu par rapport à l'horloge H'. Comme on peut le constater en examinant les signaux des Figs. 9f et 9g, la sortie Q22 délivre le signal binaire d'origine dont les valeurs binaires sont indiquées au-dessous de la courbe de la Fig. 9g. Les Figs. 10a et lOb montrent plus en détail qu'à la Fig. 3 les éléments fonctionnels de la station de raccordement Sl, les autres stations ayant une structure identique. On y retrouve les circuits d'émission de paquets de boucle El et E2, les circuits récepteurs de paquets de boucle R1 et R2, le circuit d'émission de paquets d'abonné E3 et le circuit de réception de paquet d'abonné R3. La station est complétée par un microprocesseur M, deux mémoires M1 et M2, et deux unités logiques de files de mémoire L1 et L2. Chaque mémoire M1 ou M2 est arrangée en files ft, faa, fam, fmb, fma, fbm, fab et fba.La mémoire M1 et l'unité L1 sont associées au circuit d'émission El tandis que la mémoire M2 et l'unité E2 sont associées au circuit d'émission E2. De plus, l'oscillateur OH1, associé à El, alimente une horloge H1 tandis que I'oscillateur OH2, associé à E2, alimente une horloge H2. Enfin, l'oscillateur OH3, associé à E3, alimente une horloge H3. A l'intérieur de chaque circuit de la station, les transferts de paquets se font par mots parallèles de 16 éléments binaires, soit deux octets chacun. Par ailleurs, bien que non représentée aux Figs. lOa et lOb, chaque circuit L1 ou L2 dispose d'une base de temps, alimentée respectivement par H1 ou H2, capable de délivrer seize temps élémentaires distincts tO à t15 qui définissent une trame de seize temps élémentaires qui correspond à l'intervalle de temps d'émission ou de réception série de deux octets d'un paquet d'abonné ou à quatre émissions ou réceptions série de deux octets d'un paquet de boucle. Le tableau de la Fig. 11 indique les affectations des seize temps élémentaires aux diverses opérations à effectuer. Les temps tO, t4, t8 et t12 sont affectés aux sorties de paquets des files ft, fmb, et fab; les temps t3, t7, tll et t15 sont affectés aux entrées'de paquets de boucle dans la file ft; les temps t2, t6, tlO et t14 sont affectés aux réceptions de paquets de boucle dans les files fba ou fbm; le temps tl est affecté à la réception d'un paquet d'abonné dans la file fab ou dans la file fam; le temps t5 est affecté au transfert d'un paquet d'abonné dans la file faa; le temps t9 est affecté à la sortie d'un mot de paquet d'abonné de la file fam ou d'un mot de paquet de boucle de la file fbm ou l'écriture d'un mot de microprocesseur dans la file fma ou dans la file fmb; et le temps t13 est affecté à la lecture d'un mot de paquet d'abonné de la file faa ou de la file fma ou encore de la file fba. En pratique, la base de temps BT délivre, à chaque temps élémentaire, quatre créneaux de temps hO, hl, h2 et h3. La désignation du temps élémentaire est suivie de celle du créneau quand cela est nécessaire. Ainsi, tOh3 signifie le troisième créneau du temps élémentaire tO. De plus, pour la commodité de la description, on a définit quatre temps élémentaires t*O, t*l, t*2 et t*3, qui sont définis par les équations logiques suivantes: t+O = tO + t4 + t8 + t12 t*l = tl + t5 + t9 + 13 t*2 = t2 + t6 + t10 + t14 t*3 = t3 + t7 + tll + t15 La convention de désignation des créneaux mentionnées ci-dessus est également valable pour les temps t+O à t+3. Comme à certains temps élémentaires peuvent correspondre plusieurs opérations, la sélection entre ces diverses opérations est effectuée par l'organe de commande de la station constitué par le microprocesseur M, en ce qui concerne les échanges avec le microprocesseur M, et par l'unité logique L1 ou L2 concernée, en ce qui concerne les autres échanges. Dans la pratique, les temps élémentaires tO à t15 sont utilisés pour effectuer des transferts à débits lents, ce qui est le cas en ce qui concerne les échanges avec le microprocesseur M et, dans les logiques de files L1 et L2, pour les échanges avec les circuits El à E3 et R1 à R3. Les temps t*O à t*3 sont utilisés pour effectuer des transferts à débits rapides et les créneaux hO à h3 pour échantillonner les informations. Le circuit de réception de boucle R1 comprend un décodeur Manchester DEC1, un convertisseur série-parallèle S/PI, un circuit de synchronisation SYNC1 et un circuit d'aiguillage SW1. La sortie du décodeur DEC1 est reliée à l'entrée série du convertisseur S/P1 dont les sorties parallèles sont reliées aux entrées parallèles du circuit SYNC1. L'unité logique de files de mémoire L1 comprend un circuit logique d'adressage de file CAL1, un circuit MAl comprenant une mémoire d'adresse d'écriture MAE et une mémoire d'adresse de lecture MAL et un circuit de codage d'adresse CAD1. La sortie du circuit de synchronisation SYNC1 est reliée, d'une part, à l'entrée du circuit d'aiguillage SW1 et, d'autre part, à l'entrée de données de la mémoire M1. La sortie du circuit SW1 est reliée à une entrée du circuit logique d'adressage de file CAL1 dont la sortie est reliée, d'une part, à l'entrée du circuit MAl et, d'autre part, à l'entrée du circuit CAD1. La sortie du circuit de codage d'adresse CAD1 est reliée à l'entrée d'adresse de la mémoire M1. Le circuit d'émission El comprend un circuit de commande et de sélection d'émission CSE1, un convertisseur parallèle-série P/S1 et un codeur Manchester COD1. Le circuit CSE1 a trois entrées de commande reliées respectivement à une sortie de commande du circuit MA1 par un fil PNVB1, à l'entrée de données de la mémoire M1 par un fil FPE et à la sortie de données de la mémoire M1 par un fil FPS, deux sortie de commande reliées l'une à une entrée du circuit CAL1 et l'autre à l'entrée de commande du codeur COD1. Le codeur COD1 a son entrée de données reliée par le convertisseur parallèle-série P/S1 à la sortie de lecture de données de la mémoire M1. A la Fig. 10a, on a représenté symboliquement dans la mémoire M1 les files ft à fba. La sortie de lecture de la mémoire M1 est représentée symboliquement sous la forme de trois fils, chacun relié à plusieurs files, dans le but d'illustrer un aspect du fonctionnement des files, mais il est bien évident que la sortie de lecture de la mémoire est dans la réalité reliée à un bus qui permet d'orienter les mots lus dans les trois directions indiquées par les fils. Les circuits R1, L1 et El sont associés à l'horloge H1 qui, par l'intermédiaire de la base de temps BT, non montrée, assure le multiplexage temporel des traitements dans SW1, L1 et COD1, et qui, en particulier, assure le synchronisme avec elle-même des mots délivrés par le circuit SYNC1. Les structures des circuits R2, E2 et L2, ainsi que leurs interconnexions, sont identiques à celles de R1, El et Ll, les références des circuits qui les composent se distinguant de celles des premiers par le suffixe 2 au lieu de 1. Il leur est également associé l'horloge H2. Le circuit de réception d'abonné R3 comprend un décodeur Manchester DEC3, dont l'entrée est reliée à la ligne 11, un convertisseur série-parallèle S/P3, un circuit de synchronisation locale SYNC3, un circuit d'aiguillage SW3, un circuit de sélection d'horloge SH et deux circuits de synchronisation SYNC3.1 et SYNC3.2, plus tbQrloe H3. La sortie du décodeur DEC3 est reliée à l'entrée série du convertisseur S/P3 dont la sortie est reliée, d'une part, à l'entrée du circuit SW3 et, d'autre part, à l'entrée du circuit SYNC3. La sortie du circuit SW3 est reliée d'une part, à l'entrée de commande du circuit de sélection d'horloge SH et, d'autre part, avec la sortie du circuit SYNC3 aux entrées des circuits SYNC3.1 et SYNC3.2.Le circuit SH a deux sorties reliées respectivement aux entrées d'activation des circuits SYNC3.1 et SYNC3.2. L'horloge H3 a pour rôle de synchroniser les traitements dans les circuits SYNC3, SW3 et SH. Les circuits SYNC3.1 et SYNC3.2 sont respectivement reliées aux horloges H1 et H2. Le rôle du circuit de sélection SH est, en fonction de la destination vers une boucle ou l'autre d'activer le circuit SYNC3.1 ou SYNC3.2 qui correspond à cette boucle. En pratique, il n'y a pas deux circuits SYNC3.1 et SYNC3.2, mais un seul qui reçoit le signal d'horloge de H1 ou de H2 suivant la sélection effectuée dans SH. La sortie de SYNC3.1 est reliée, d'une part, à une entrée du circuit CAL1 et à l'entrée de données de la mémoire M1 de L1 tandis que la sortie de SYNC3.2 est reliée à une entrée du circuit CAL2 et à l'entrée de données de la mémoire M2 de L2. Le circuit d'émission E3 comprend un circuit de commande et de sélection CSE3, un convertisseur parallèle-série P/S3 et un codeur Manchester COD3. Le circuit CSE3 a trois paires d'entrées de commande reliées respectivement à des sorties correspondantes des circuits MAl et MA2 par des fils PNVL3.1 et PNVL3.2, aux entrées de données des mémoires M1 et M2 par des fils FPE1 et FPE2, et aux sorties de données des mémoires M1 et M2 par des fils FPS1 et FPS2, une paire de sorties de commande reliées respectivement à des entrées correspondantes des circuits CAL1 et CAL2, et une sortie de commande reliée au codeur COD3. Le codeur COD3 a son entrée de données reliée par un convertisseur parallèle-série P/S3 et un bus EDA aux sorties de données des mémoires M1 et M2. Le codeur COD3 délivre à la ligne 11 le signal codé.L'horloge H3 est également utilisée dans E3. Le circuit de sélection CSE3 permet de choisir, en fonction des signaux transmis par les fils PNVL3.1 et PNVL3.2 et d'une logique de priorité interne, la mémoire M1 ou M2 dont un paquet va être extrait d'une des files faa, fma ou -fba pour être transmis vers un terminal relié à E3. Le microprocesseur M a des entrées (sorties) de commande reliées à des sorties (entrées) correspondantes des circuits MA1 et MA2, des accès de données bidirectionnelles reliées aux sorties de lecture des mémoires M1 et M2, des sorties de commandes reliées à des entrées correspondantes des circuits CAL1 et CAL2, des sorties de données reliées aux entrées des mémoires M1 et M2, ce qui lui permet d'échanger des messages avec les boucles et ses terminaux, plus des sorties de commandes vers les circuits aiguilleurs SW1, SW2 et SW3 pour y insérer des informations d'aiguillage des paquets respectivement reçus par El, E2 et E3.On notera aussi que le microprocesseur M a un certain nombre de fils de sorties d'adresse AO à A15 et des fils de décodage d'adresse mO à mlS dont les rôles seront décrits dans la suite. Le schéma du récepteur R1 est représenté aux Figs. 12 et 13, assemblées comme l'indique la Fig. 14. La sortie de signal 27 du décodeur Manchester 23 est reliée à l'entrée série d'un registre à décalage 29. La sortie horloge H'1 du décodeur 23 est reliée ,d'une part, à l'entrée d'horloge du registre à décalage 29 et, d'autre part, en parallèle, à l'entrée d'un circuit à retard 30, à l'entrée D d'une bascule 31 et à l'entrée d'horloge d'un compteur 32. La sortie du circuit à retard 30 est reliée, par un inverseur 33, à l'entrée d'horloge de la bascule 31. L'entrée de remise à zéro de la bascule 31 est reliée à la sortie Q34 d'une bascule 34 dont l'état est commandé par les sorties mlO et mll du microprocesseur M. Le registre 29 comporte seize étages et découpe donc un paquet entrant en mots de deux octets. L'ensemble constitué par la bascule 31, le circuit à retard 30 et l'inverseur 33 forme un circuit de détection de paquets 35. La Fig. 15a montre le signal transmis constitué par un paquet représenté symboliquement par un seul octet et précédé par un signal d'espace et suivi d'un signal d'espace. Les signaux d'espace sont constitués par une amplitude au niveau O pendant quatre temps élémentaires suivis d'une amplitude au niveau 1 pendant quatre temps élémentaires. La Fig. 15b représente le signal obtenu à la sortie de la porte OU 17 du décodeur de la-Fig. 8. I1 apparaît qu'après la fin de l'octet d'information, le signal H'1 est à zéro pendant la durée d'un demi-octet Le retard du circuit 30 est égal à environ 0,6 T.Donc le signal de sortie de l'inverseur 33 comporte une transition sensiblement au milieu d'une impulsion Hrlw Il en résulte que, pendant le paquet, la sortie Q31 de la bascule 31 est au niveau haut. Par contre, dès la fin d'un paquet, le niveau de H'1 est bas si bien que la sortie Q31 reste au niveau bas jusqu'au début d'un nouveau paquet. Autrement dit, le signal au niveau haut PP de la sortie Q31 indique la présence d'un paquet. La sortie Q31 de la bascule 31 est reliée à l'entrée de commande de chargement du compteur 32. Le compteur 32 est un compteur binaire à quatre étages dont les entrées de chargement parallèle des quatre étages sont respectivement aux niveaux 0, 1, O et 1. La sortie du dernier étage du compteur 32 est reliée, d'une part, à l'entrée de commande de transfert d'un registre à seize étages 36 et, d'autre part, à l'entrée d'horloge d'une bascule 37, par l'intermédiaire d'un inverseur 38. Par ailleurs, les entrées parallèles du registre 36 sont reliées aux sorties parallèles du registre 29. L'ensemble des deux registres 29 et 36 constitue, avec le compteur 32, le convertisseur série-parallèle S/P1. En effet, la sortie du dernier étage du compteur 32 change d'état tous les seize temps élémentaires de l'horloge H'1, c'est à dire qu'elle fournit l'horloge H'1/16. Ainsi, le transfert de 29 à 36 s'effectue mot par mot de seize éléments binaires. Le chargement à 1010 du compteur 32 par le signal de la sortie Q31 correspond au retard par rapport à 1000 pour tenir compte du temps de propagation et de détection de la présence paquet. Une fois ainsi chargé, le dernier étage change d'état après quatorze coups d'horloge, ce qui correspond bien à l'entrée de seize éléments binaires dans 29. La bascule 37 a sa sortie Q37 reliée à l'entrée de commande de chargement d'un décompteur 40, son entrée de signal D reliée à un niveau 1 et son entrée de remise à zéro reliée à la sortie d'une porte ET 41. Le décompteur 40 est un compteur binaire à quatre étages dont l'entrée d'horloge est reliée à la sortie de l'horloge locale H1, ses entrées de chargement parallèles respectivement reliées aux niveaux 1, la sortie de son dernier étage reliée à l'entrée de commande de transfert d'un registre 42 et sa sortie de débordement reliée à une entrée de la porte ET 41. La seconde entrée de la porte 41 est reliée à la sortie Q31 de la bascule 31. Le registre 42 comporte 17 cellules. Les seize premières entrées parallèles du registre 42 sont reliées aux seize sorties parallèles du registre 36, et la dix-septième entrée est reliée à la sortie d'une porte ET 43. La porte ET 43 a sa première entrée reliée à la sortie Q31 de la bascule 31 et èa seconde entrée reliée à la sortie d'un circuit de détection 44 qui contrôle la longueur des paquets. Le circuit 44 sera décrit plus en détail en relation avec la Fig. 17. La bascule 37 est remise à zéro par la sortie de la porte 41 quand il n'y a pas de paquet présent et quand le compteur 40 a débordé. La sortie Q37 passe alors au niveau 1 ce qui bloque le compteur 40. Après le premier signal H1'/16, ce qui implique qu'un paquet est présent et que la sortie de la porte 41 est au niveau bas, le signal d'horloge est appliqué à la bascule 37 dont la sortie Q37 change d'état ce qui débloque le compteur 40. Il apparaît que le déclenchement du fonctionnement du compteur 40 est synchronisé sur le signal H1'/16, mais étant donné que sa valeur de chargement initial est 1111, on a pour le signal de sortie H1/16 de son dernier étage un décalage de huit temps binaires par rapport au signal H1'/16. Les horloges H1 et H1' n'étant pas synchrones, ce décalage de huit éléments binaires peut varier au cours d'un paquet.Toutefois, les horloges du système sont supposées suffisamment stables pour, vu la longueur limitée d'un paquet à 128 octets et donc sa durée limitée, que le décalage ne devienne pas supérieur à deux ou trois temps élémentaires en valeur absolue. Ainsi, le signal H1/16 permet pratiquement de transférer un mot du registre 36 au registre 42 au milieu de la réception du mot suivant dans 29. Ainsi, l'ensemble constitué par la bascule 37, le compteur 40, le registre 42 et la porte 41 forme un circuit de synchronisation 45 qui permit de poursuivre le traitement du paquet dans la station en utilisant l'horloge locale 111. Le circuit de réception de boucle comprend encore un registre 46 à dix-sept étages dont les dix-sept entrées parallèles sont reliées aux dix-sept sorties parallèles du registre 42 et dont l'entrée de commande de transfert est reliée--à la sortie tO* de la base de temps BT. Les dix-sept sorties du registre 46 sont reliées par la liaison UE1 à l'entrée de données de la mémoire M1, Fig. 10. L'ensemble des circuits 45 et 46 forment le circuit de synchronisation SYNC1. A noter que l'on a fait figurer les sorties de la base de temps BT qui fournissent les signaux tO*, t3* et tO*h3. Par ailleurs, la sortie "2" du registre 46 est reliée à une entrée d'un circuit 65, les sorties "3" à "12" sont reliées aux dix premières entrées d'un circuit multiplexeur 47, la sortie "16" est reliée à une entrée d'une porte ET 48 et la sortie "17" est reliée, d'une part, à l'entrée d'une bascule 49 et, d'autre part, à une entrée d'une porte OU 50 dont l'autre entrée est reliée à la sortie de la bascule 49. L'entrée d'horloge de la bascule 49 est reliée à la sortie de temps tO* et fonctionne comme un circuit à retard. Le multiplexeur 47 comporte dix autres entrées de signal Al à A10, provenant du microprocesseur M, et une entrée de commande reliée aux sorties t3* et tO* par une porte OU non montrée. On va d'abord supposer que le multiplexeur transmet à sa sortie les dix éléments binaires reçus du registre 46. Les sorties du multiplexeur 47 sont reliées aux entrées d'adresse d'une mémoire RAM 51 qui a trois sorties st, sa et sm, et trois entrées et, ea et em, plus une entrée de sélection d'écriture-lecture eel. L'entrée eel reliée au microprocesseur M permet à ce dernier de commuter la mémoire 51 en écriture ou en lecture. Les entrées et, ea et em reliées au microprocesseur M permettent, en mode d'écriture, au microprocesseur d'écrire dans la mémoire de nouvelles adresses Ada, Adn, etc., à reconnaître dans la mémoire à la suite d'établissements de nouvelles communications ou, au contraire, d'en supprimer à la suite de libérations de communications. Dans la suite, on supposera que la mémoire 51 fonctionne en état de lecture. Les sorties st, sa et sm sont respectivement reliées aux trois premières entrées de trois portes ET 52, 53 et 54 dont les sorties sont respectivement reliées aux entrées de signal de trois bascules 55, 56 et 57. L'entrée d'autorisation de chargement de la bascule 55 est reliée à la sortie d'une porte ET 58. Les entrées d'autorisation de chargement des bascules 56 et 57 sont reliées à la sortie d'une porte ET 59. La porte ET 58 a trois entrées, l'une reliée à l'entrée de la bascule 49, la seconde à la sortie de la bascule 49 par un inverseur 60, et la troisième à une sortie tO*h3 de la base de temps. La porte ET 59 a quatre entrées, l'une reliée à la sortie d'une porte OU inverseuse 61, la seconde à la sortie Q62 d'une bascule 62, la troisième à la sortie de la porte OU 50 et la quatrième à la sortie tO*h3 de la base de temps. La bascule 62 a son entrée de signal reliée à la sortie de la porte ET 48, son entrée d'horloge reliée à la sortie d'une porte ET 63 et son entrée d'initialisation reliée à là sortie de la porte OU 50 par un inverseur 64. La sortie Q62 est encore reliée à une entrée de la porte ET 63 dont l'autre entrée est reliée à la sortie t+3 de la base de temps. La sortie de l'inverseur 64 est encore reliée aux entrées de remise à zéro des bascules 55 à 57. La seconde entrée de la porte ET 52 est reliée à la sortie d'un circuit logique de supervision 65 dont le schéma est donné à la Fig. 18. Les secondes entrées des portes 53 et 54 sont reliées, par un inverseur 66 à la sortie d'un circuit logique 67 qui comporte trois entrées, la première reliée à l'entrée de la bascule 49, la seconde à la sortie de l'inverseur 60 et la troisième à la sortie "16" du registre 46. Un autre circuit logique 68 comporte quatre entrées, la première reliée à la sortie "16" du registre 46 par un inverseur 69, la seconde reliée à l'entrée de la bascule 49, la troisième à la sortie de l'inverseur 60 et la quatrième à la sortie Q62. La sortie du circuit 68 est reliée aux premières entrées de deux portes ET 72 et 73. Le circuit logique 65 est montré plus en détail à la Fig. 18. Quand la station considérée n'est pas la station pilote la sortie du circuit 65 vers la porte 52 est toujours au niveau haut. Dans le cas contraire, le niveau de la sortie peut être modifié comme on le verra en relation avec la description de la Fig. 18. Le circuit 67 effectue l'opération logique suivante: X = PPD.PPD.S Le circuit 68 effectue l'opération logique suivante: Y = MS + (PPD.PPD.S) La sortie de la bascule 55 est reliée, d'une part, à la seconde entrée de la porte 48 et, d'autre part, à une entrée correspondante RBB du circuit CAL1, Fig. 22, de l'unité L1. La sortie de la bascule 56 est reliée, d'une part, à la seconde entrée de la porte ET 72 et, d'autre part, à une entrée de la porte OU 61. La sortie de la bascule 57 est reliée, d'une part, à la seconde entrée de la porte ET 73 et, d'autre part, à l'autre entrée de la porte OU 61. Les sorties des portes ET 72 et 73 sont respectivement reliées aux entrées correspon dantes RBA et RBM du circuit CALI de l'unité L1. Dans la suite, on désignera l'ensemble des circuits 47 à 73 par le circuit d'aiguillage SW1. Les Figs. 16a à 160 illustrent le fonctionnement du circuit d'aiguillage SW1. A la Fig. 16a, on a indiqué trois sucessions de créneaux de temps t0} à t3, définis en relation avec la Fig. 11, et correspondant aux trois premiers mots d'un paquet au moment de leurs présences dans le registre 46, comme l'indique la Fig. 16b. La Fig. 16c représente le signal PPD qui est délivré par le sortie "17" du registre 46 et qui indique en passant au niveau haut la présence d'un paquet. En fait, le signal PPD se déduit du signal délivré par l'étage "17" du registre 42 dont l'état dépend de celui de la sortie de la porte ET 43. On supposera dans la suite que la sortie du circuit 44 est à "1" ce qui entrain que dès que le signal PP délivré par la sortie Q31 passe au niveau haut, la sortie de 43 passe à "1". La Fig. 16d représente le signal PPD délivré par la bascule 49. Comme le signal d'horloge de la bascule 49 est H1/16, le signal PPD est retardé d'un mot par rapport au signal PPD et change donc d'état à la fin du premier mot. La coincidence de PPD et de PPD permet donc de délimiter le premier mot d'un paquet. La Fig. 16e illustre le signal de sortie de la porte 58 qui fait enregistrer le signal de la sortie st de la mémoire 51 dans la bascule 55. Les entrées de 58 étant PPD, PPD et l'instant t0*h3, le positionnement de la bascule 55 a lieu au temps t3 du premier mot. La Fig. 16f représente le signal de l'étage "16" du registre 46 au niveau bas dans le premier mot d'un paquet, c'est à dire le signal SU å "O", ce qui indique que le paquet est du type montré à la Fig. 4a. La Fig. 16g représente le signal délivré par la sortie Q62. Au début de chaque paquet, la sortie de la porte OU 50 passe au niveau haut et le reste pendant tout le paquet. Autrement dit, la porte-OU 50 délivre le signal de présence de paquet PAQ. L'inverseur 64 fait initialement passer la sortie Q62 au niveau haut et, par ailleurs, remet à zéro les bascules 55 à 57. L'entrée de signal de la bascule 62 correspond à l'état de la sortie de la porte ET 48 dont les entrées portent les signaux des Figs. 16e et 16f. Son entrée d'horloge correspond à l'état de la sortie de la porte 63 dont une entrée est reliée à Q62 et l'autre à la sortie t3+. Donc, avec S = O, au début du temps t3*, le signal MS délivré par Q62 passe du niveau haut au niveau bas. La Fig. 16h représente le signal de sortie du circuit 68, c'est à dire l'inverse de S dans le premier mot, puis l'inverse de MS, donc -le signal VA au niveau haut depuis le début du paquet. La Fig. 16i représente les instants où les informations présentes dans le registre 46 seront utilisées pour être inscrites dans les files, comme on le verra en relation avec la Fig. 23. La Fig. 16j représente le signal de sortie de la porte 59 qui fait enregistrer les signaux de sorties sa et sm de la mémoire 51 dans les bascules 56 et 57. Les entrées de 59 étant PAQ (sortie de la porte OU 50), MS, tO*h3 et la sortie de la porte OU inverseuse 61, le positionnement des bascules 56 et 57 à lieu à chaque temps t3*; il s'arrête dès qu'un état 1 est présent sur la bascule 56 ou la bascule 57. La Fig. 16k représente le signal de l'étage "16" du registre 46 au niveau haut dans le premier mot du paquet, puis au niveau bas dans le second, ce qui indique que le paquet est du type montré à la Fig. 4b. La Fig. 161 représente le signal délivré par la sortie Q62 quand S est à "1" dans le premier mot, puis à "O" dans le second. I1 apparaît que le signal MS reste au niveau haut pendant tout le premier mot, puis dans le second mot passe au niveau bas au début du temps t3*. La Fig. 16m représente le signal de sortie VA du circuit 68, donc au niveau bas dans le premier mot (inverse de S), puis au niveau haut à partir du moment où MS passe au niveau bas. Donc, quels que soient les états de sa et sm dans le premier mot, les signaux de sortie SA et SM des bascules 56 et 57 ne peuvent franchir les portes 72 et 73. Le signal VA a pour objet de ne laisser passer la commande d'aiguillage, enregistrée dans les bascules 56 et 57, qu'après le premier mot du paquet dans lequel S = O. En effet, sans cette précaution, le message aiguillé vers la file d'abonné ou du microprocesseur comporterait des mots d'en-tête qui représentent pour les terminaux destinataires des informations inutiles. Dans ce cas particulier, la référence du terminal se trouve dans un mot d'adresse complémentaire qui est le premier mot des données utiles du paquet et les éléments binaires 13 à 15 ne servent pas. La Fig. i6n représente les instants où les informations présentes dans 46 sont utilisées pour incription dans les files. La Fig. 160 représente le signal de sortie de la porte 59 ne change d'état qu'au temps tO*h3 du second mot. Le circuit 67 délivre un signal de niveau haut au cours du premier mot quand S = 1. L'inverseur 66 applique alors un niveau bas aux portes ET 53 et 54, interdisant le chargement des bascules 56 et 57 par les signaux des sorties sa et sm. Ainsi, dans la station qui a lancé un paquet du type de la Fig. 4b et qui a inscrit son adresse dans le premier mot, la mémoire 51 reconnaît cette adresse en délivrant un signal sa ou sm, mais les portes 53 et 54 sont fermées par le niveau bas de la sortie de 66, si bien que l'aiguillage n'a pas lieu. La bascule 55 qui enregistre l'ordre ST d'aiguillage de transit est positionnée une seule fois lors du premier mot du paquet suivant la valeur de la sortie st de 51, mais indépendamment de la valeur de S. Par contre, pour les bascules 56 et 57, plusieurs cas peuvent se présenter. Dans le cas du premier mot d'adresse: - si S = O, il n'y a qu'un seul chargement des bascules, - si S = 1 et si la station a émis le paquet, on a vu que les bascules sont forcées à "O", - si S = 1 et que la station n'a pas émis lb paquet, les adres ses des mots suivants sont observées. Dans le cas des mots d'en-tête suivants, si l'élément binaire S du mot précédent était égal à "1" et si la bascule 55 a été mise à l'état "1", ce qui implique que la station n'a pas émis le paquet, les bascules 56 et 57 sont chargées suivant l'état actuel des sorties sa et sm de la mémoire 51. Ainsi dès qu'une adresse AdA ou AdM est reconnue, l'une des bascules est chargée. La connaissance de la valeur de l'élément binaire S du mot précédent est connu par la valeur de la sortie MS. De plus, les bascules 56 et 57 ne peuvent être chargées que si aucune des deux n'a été antérieurement position née à "1". Cette condition évite la remise à zéro des bascules par un mot d'adresse suivant qui n'est évidemment pas reconnu. Enfin, dès que MS est au niveau bas, la porte 59 empêche tout chargement des bascules 56 et 57, ce qui veut dire que les mots du champ d'information suivant l'en-tête sont traités par la mémoire 51, mais que les sorties sa et sm ne peuvent plus influencer l'aiguillé lage. Dès la fin du paquet, le signal PAQ de 50 change d'état, ce qui provoque la remise à zéro des bascules 55 à 57, en préparant ainsi la réception d'un nouveau paquet. Le circuit de contrôle de longueur de paquet 44, Fig. t7, comprend un compteur 70 dont l'entrée de comptage est reliée à la sortie du compteur 32 qui lui applique le signal d'horloge H1'/16 fonctionnant au rythme de réception des mots. L'entrée de remise à zéro du compteur 70 est reliée à la sortie Q31 de la bascule 31, qui lui applique le signal PP de début de paquet. La sortie "64" du compteur 70 est reliée par un inverseur 71 à la seconde entrée de la porte ET 43 dont on rappelle que la première entrée reçoit le signal de présence de paquet PP. Par ailleurs la sortie "64" est encore reliée à une entrée de blocage du compteur 70. Au cours d'un paquet, le niveau du signal PP est haut et le niveau de la sortie "64" de 70 est bas, ce qui se traduit par un niveau haut appliqué par l'inverseur 71.Donc, la porte 43 applique en permanence un "1" au 17 étage du registre 42. Si le paquet est inférieur à 128 octets, c'est à dire 64 mots, le signal PP disparaît dès le dernier mot du paquet et la porte e 43 applique un "O" au 17 étage du registre 42. Si le paquet reçu est assez long pour que la sortie "64" passe au niveau haut, la porte 43 applique dès l'octet suivant un "O" au registre 42. Quand un paquet est trop long, le compteur 70 force à zéro le 17e élément binaire de chaque mot au-delà de 64, ce qui entraîne la e destruction de ces mots. En effet, au premier mot dont le 17 élément binaire est un "O", la bascule 49 change d'état et les bascules d'aiguillage 55 à 57 sont remises à zéro. La sortie "64" du compteur 70 est encore reliée à une entrée d'une porte ET 76 dont la seconde entrée est reliée par un inverseur 77 à l'entrée d'horloge H1'/16 et dont la sortie est reliée à l'entrée d'horloge d'une bascule 78. L'entrée de signal de 78 est au niveau haut et sa sortie Q78 est reliée au microprocesseur M. Si un paquet est trop long de moins de huit éléments binaires, le signal d'horloge H1'/16 étant au niveau haut, la sortie de la porte 76 reste au niveau bas et aucune indication n'est envoyée au microprocesseur M par la bascule 78. Par contre, après huit éléments binaires en excès, le signal H1'/16 passe au niveau bas et les sorties de 77 et 76 au niveau haut, ce qui provoque l'envoi d'un information au microprocesseur M. Celui-ci peut l'utiliser à titre d'information de supervision ou d'une autre manière adéquate. Le circuit logique 65 du circuit d'aiguillage SW1 est montré à la Fig. 18. I1 comprend une bascule 79 dont l'état est commandé par le microprocesseur M. La sortie Q79 est reliée, d'une part, à une entrée d'une porte ET 80 et, d'autre part, à une entrée d'une porte NON-ET 81. La seconde entrée de la porte ET 80 est reliée à la sortie de l'inverseur 60 qui lui applique le signal PPD et sa sortie est relié à une entrée d'une porte OU 82. L'autre entrée de la porte NON-ET 81 est reliée à la sortie "2", c'est à dire du 2e étage du registre 46, cette sortie "2" étant également reliée à la seconde entrée de la porte OU 82. La sortie de la porte NON-ET 81 est reliée à la seconde entrée de la porte ET 52. La sortie de la porte OU 82 e est reliée au 2 fil de la liaison UE1. Quand la station n'est pas la station pilote, son microprocesseur M met la bascule 79 à "O". Donc, la sortie Q79 est au niveau bas ce qui entraîne la sortie de la porte ET 80 au niveau bas et celle de la porte NON-ET 81 au niveau haut. I1 en résulte que l'élément binaire du 2e étage du registre 46 est transmis sans modification par la porte OU 82 vers la liaison UE1 et que l'état de la bascule 55 dépend uniquement de celui de la sortie st de la mémoire 51. L'aiguillage se déroule comme on l'a décrit en relation avec les Figs. 12 et 13. Quand la station est la station pilote, son microprocesseur M met la bascule 79 à "l't. Donc la sortie Q79 est au niveau haut. Par ailleurs, jusqu'à la fin du premier mot de chaque paquet, comme on peut le déduire de la Fig. 16d, le signal PPD est au niveau haut, donc également la sortie de la porte ET 80. I1 en résulte qu'à chaque premier mot, le 2e fil de la liaison UE1 est mis à "1" à travers la porte OU 82. Par ailleurs, la première entrée de la porte NON-ET 81 est à "1" en permanence. Si la sortie "2" du registre 46 délivre un élément binaire "O", le fil correspondant de UE1 passe à l'état "1", mais la sortie de la porte NON-ET 81 ne change pas d'état. L'état de la bascule 55 ne dépend que de st, comme ci-dessus. Si la sortie "2" de 46 est à "1", la sortie de la porte NON-ET passe au niveau bas si bien que la bascule 55 ne peut plus être mise au travail. Il en résulte qu'un paquet, s'il n'est reconnu par aucune station, est éliminé au cours de son second tour de boucle. En effet, à son premier passage par la station pilote, son élément binaire de supervision (le 2e dans l'en-tête) passe à "1" et, au passage suivant, il ne peut plus être aiguillé vers la boucle par la bascule 55. Ainsi, les paquets dont l'en-tête est entaché d'erreur de transmission sont détruits au second passage dans la station pilote. On évite ainsi une cause d'encombrement de chaque boucle. Le schéma du récepteur R3 est représenté dans les Fig. 19 et 20, assemblées comme l'indique la Fig. 21. La sortie d'un décodeur Manchester 83, dont l'entrée est reliée à la ligne 11, est reliée à l'entrée série d'un registre à décalage 85. La sortie H3' du décodeur 83 est reliée, en parallèle, à l'entrée d'horloge du registre à décalage 85, à l'entrée d'un circuit à retard 86 et à l'entrée D d'une bascule 87. La sortie du circuit à retard 86 est reliée, par un inverseur 88, à l'entrée d'horloge de la bascule 87. L'entrée de remise à zéro de la bascule 87 est reliée à la sortie Q89 d'une bascule 89 dont l'état est commandé par les sorties m3 et m4 du microprocesseur M. Le registre 85 comporte seize étages et découpe un paquet entrant en mots de deux octets. L'ensemble du décodeur 83, de la bascule 87, du circuit à retard 86 et de l'inverseur 88 forme le circuit de détection DEC3. Le fonctionnement du circuit DEC3 est le même que celui du circuit DEC1 qui a été décrit en relation avec les Fig. 12 et 13. On retiendra notamment que le signal au niveau haut PQ de la sortie Q87 indique la présence d'un paquet. La sortie Q87 est reliée -l'entrée de validation d'un registre à huit étages 91 dont la sortie série est rebouclée, après inversion, sur son entrée série et qui donc fonctionne en diviseur par seize, qui est initialement positionné sur la valeur 00111111 et qui comporte huit sorties U1 à U8 respectivement activées dans cet ordre, chacune en retard d'un temps élémentaire par rapport à la précédente. La sortie U8 est reliée, d'une part, à l'entrée de commande de transfert d'un registre à seize étages 92 et, d'autre part, à l'entrée d'horloge d'une bascule 93 par l'intermédiaire d'un inverseur 94. Les entrées parallèles du registre 92 sont reliées aux sorties parallèles du registre 85. L'ensemble des deux registres 85 et 92 constitue, avec le diviseur 91, le convertisseur série-parallèle S/P3. En effet, la sortie U8 du diviseur 91 change d'état tous les seize temps élémentaires de l'horloge H3' et fournit donc l'horloge H3'/16. Ainsi, le transfert de 85 à 92 s'effectue mot par mot de seize éléments binaires. Le chargement initial à 00111111 du diviseur 91 permet une initialisation correcte du transfert de 85 vers 92, compte tenu du retard de la montée de 87 par rapport au chargement série du registre 85. Les seize sorties parallèles du registre 92 sont reliées aux entrées parallèles des seize premiers étages d'un registre à dix-sept étages 96, mais de plus les sorties des étages "3" à "15" du registre 92 qui portent les adresses sont reliées aux treize premières entrées d'un circuit multiplexeur 97. Le multiplexeur 97 comporte treize secondes entrées similaires et une entrée de commande reliée à la sortie U8 du diviseur 91. Les treize secondes entrées de 97 sont reliées à des sorties d'adresses du microprocesseur M. Celui-ci relie, à sa sortie, le premier groupe d'entrées quand la sortie U8 est au niveau bas et le second groupe d'entrées quand la sortie U8 est au niveau haut. La sortie du multiplexeur 97, c'est à dire ses treize fils de sortie, est reliée aux entrées d'adresse d'une mémoire RAM 98 qui a quatre sorties de données sa', sm', sb et sX, quatre entrées de données ea', em', eb et eX, plus une entrée d'écriture-lecture eel', cette dernière ayant un rôle similaire à l'entrée correspondante de la mémoire 47. Le contenu de la mémoire 98 est modifié par le microprocesseur M, par l'intermédiaire les entrées ea', em', eb et eY2, lors de l'établissement ou de la libération de communications. Dans la suite, on supposera que la mémoire 98 fonctionne en état de lecture. Le mot de quatre éléments binaires délivré par les sorties sa', sm', sb et sX est, à la fois, le mot de commande d'aiguillage et le mot de sélection d'horloge parmi les deux horloges H1 et H2 d'émission sur les boucles B1 et B2, car l'aiguillage peut orienter vers les files de la mémoire M1 ou de la mémoire M2, Fig. 10. Quand la sortie sb est au niveau haut, il faut que la sortie sX constitue une information complémentaire indispensable. Quand l'une des sorties sa' ou sm' est au niveau haut, l'information de la sortie s' n'est plus une information de routage, mais une simple information arbitrairement choisie par le microprocesseur.Les sorties sa', sm', sb et sY2 sont reliées aux entrées parallèles d'un registre tampon à quatre étages 99 dont l'entrée de transfert est reliée à la sortie U5 du diviseur 91. L'ensemble des circuits 97, 98 et 99 forme le circuit SW3. Par ailleurs, la bascule 93 a sa sortie Q93 reliée à l'entrée de commande de remise à zéro d'un décompteur 100, son entrée D reliée à un niveau haut et son entrée de remise à zéro reliée à la sortie d'une porte ET 101. Le décompteur 100 est un diviseur par seize dont l'entrée d'horloge est reliée à la sortie d'une horloge locale H3*, dont la sortie du dernier étage est reliée à l'entrée de commande de transfert du registre 96 et dont la sortie de débordement est reliée à une entrée de la porte ET 101. La seconde entrée de la porte ET 101 est reliée à la sortie Q87 de la bascule 87.L'entrée du 17e étage du registre 96 est reliée à la sortie d'une porte ET 102 dont la première entrée est reliée à la sortie Q87 délivrant le signal de présence paquet PQ et dont la seconde entrée est reliée à un circuit de contrôle de longueur de paquet 103, semblable au circuit 44. Celui-ci a une entrée reliée à Q87 pour recevoir le signal PQ, une entrée reliée la sortie U8 du diviseur 91 et une sortie ITm vers le microprocesseur M. La structure du circuit 103 est la même que celle du circuit 44 montrée à la Fig. 17 et son rôle est le meme. L'ensemble des circuits 93, 94, 100, 101 et 96 forment le circuit SYNC3. Les sorties parallèles du registre 96 sont reliées aux entrées parallèles d'un registre à dix-sept étages 104. Les sorties Sa', Sm' et Sb du registre 99 sont reliées aux entrées d'une porte OU 105 dont la sortie est reliée à la première entrée d'une porte ET 106. La sortie de la porte ET lp6 est reliée aux premières entrées de deux portes ET 107 et 108. La sortie SX du registre 99 est reliée directement à la seconde entrée de la porte ET 107 et à travers un inverseur 109 à la seconde entrée de la porte ET 108. Les sorties des portes 107 et 108 sont respectivement reliées aux entrées D de deux bascules 110 et 111.L'entrée d'horloge de la bascule 110 est reliée à la sortie ltOf, c'est à dire la sortie tO+ de la base de temps BT de R1 tandis que l'entrée d'horloge de la bascule 111 est reliée à la sortie 2t0*, c'est à dire la sortie tO* de la base de temps BT de R2. La sortie QllO est reliée à une entrée d'une porte ET 112 dont l'autre entrée est reliée à la sortie de l'horloge H1 de R1 tandis que la sortie Q111 est reliée à une entrée d'une porte ET 113 dont l'autre entrée est reliée à la sortie de l'horloge H2 de R2. Les sorties des portes 112 et 113 sont reliées aux entrée d'une porte OU 114 dont la sortie est reliée à l'entrée de signal d'un compteur 115 monté en diviseur par seize. Enfin, les sorties QllO et Qlll sont reliées aux entrées d'une porte OU-inverseuse 116 dont la sortie est reliée à la troisième entrée de la porte ET 106, la seconde entrée de celle-ci étant reliée à la sortie U6 du diviseur 91.L'ensemble des circuits 105 à 111 et la porte 116 constitue le circuit de sélection SH d'une horloge parmi les deux horloges H1 et H2 respectivement affectées aux émissions vers ls boucles B1 et B2. Les quatre sorties du registre 99 sont encore respectivement reliées aux premières entrées de quatre portes ET 117, dont une seule est représentée, les secondes entrées de ces portes 117 étant reliées à la sortie du 17e étage du registre 96. Les sorties des portes ET 117 sont reliées aux entrées parallèles d'un registre à quatre étages 118. Comme on le verra ci-après, la porte OU 114 délivre un signal d'horloge HO qui est le signal H1 ou le signal H2. La sortie du diviseur 115 délivre donc le signal H0/16. La sortie du diviseur 115 est, d'une part, reliée en parallèle aux entrées de commande de transfert des registres 104 et 118 et, d'autre part, à l'entrée d'horloge d'une bascule 119. La sortie du 17e étage du registre 104 est reliée, premièrement, par un inverseur 120 à l'entrée d'autorisation de chargement du registre 118, deuxièmement, par un inverseur 121 à une première entrée d'une porte ET 122 et, troisièmement, directement à l'entrée D de la bascule 119. La sortie Q119 de la bascule 119 est reliée, par un inverseur 123 à la seconde entrée de la porte ET 122. La troisième entrée de la porte ET 122 est reliée par un inverseur 124.La sortie de la porte 122 est reliée, en parallèle aux entrées de remise à zéro des bascules 110 et 111 et du diviseur 115. La sortie Q89 de la bascule de remise à zéro générale est reliée aux entrées correspondantes de la bascule 119 et des registres 96 et 104. e Dès que la sortie du 17 étage du registre 104 passe au niveau haut, l'inverseur 120 applique un niveau bas à l'entrée d'autorisation de chargement du registre 118, ce qui a pour effet de conserver dans ce registre 118 les informations d'aiguillage émises par la mémoire 98 et d'éviter que ce contenu ne soit perturbé par l'arrivée des mots suivants du paquet. En effet, pour tous les mots du paquet, les éléments binaires "3" à "15" sont appliqués aux entrées d'adresse de la mémoire 98 et il faut donc éviter qu'ils n'interfèrent dans l'aiguillage. Le rôle des portes 117 est de forcer la remise à zéro du registre 118 à la fin du paquet et donc de supprimer toute indication d'aiguillage. Ce forçage à zéro est possible lorsque le 17e élément binaire du registre 96 passe au niveau bas.On verra également dans la suite que la sélection d'horloge H1 ou H2 est verrouillée pendant le paquet. Les sorties parallèles des registres 104 et 118 sont reliées aux entrées correspondantes d'un jeu de vingt-et-un convertisseurs de technologie TTL-ECL 125. Le fonctionnement du récepteur R3 est le même que celui du récepteur de paquet de boucle R1 antérieurement décrit, en ce qui concerne la détection des paquets par le circuit 90 et la génération du signal PQ qui est au niveau pendant toute la durée de chaque paquet, en ce qui concerne la conversion série-parallèle des mots de seize éléments binaires dans le circuit 95 et en ce qui concerne la synchronisation des mots sur l'horloge H3/16 qui assure le transfert des mots du registre 92 au registre 96. En effet, dans le circuit SYNC3, on retrouve les mêmes éléments que dans le circuit de synchronisation SYNC1 de la Fig. 12a.Le passage au niveau haut de 93 et donc la validation du décompteur 100 assurent pratiquement le premier transfert de 92 à 96 au milieu de l'arrivée d'un mot dans 85, les oscillateurs étant supposés avoir des dérives relativement faibles, de ltordre de + 10 . Ainsi, au cours de la réception d'un paquet, ces dérives restent dans les plages de tolérance des transferts entre 92 et 96. Par contre1 étant donné qu'un paquet d'abonné peut être acheminé sur la boucle B1 ou par la boucle B2, le routage ayant été défini par le microprocesseur M, par l'intermédiaire du contenu de la mémoire 98, au cours de l'établissement de la communication, il faut, avant d'aiguiller une paquet d'abonné vers l'un des émetteurs El et E2, choisir l'horloge de synchronisation H1 ou H2. C'est l'objet du circuit de sélection SH. Dans le circuit SH, le signal SX délivré par 99 sélectionne par l'intermédiaire des circuits 107 à 109 l'une des bascules 110 et 111. Si l'on suppose le paquet d'abonné destiné à la boucle B1, le signal SX peut être au niveau bas et le signal Sb au niveau haut, la porte 108 fait passer l'entrée D de la bascule 111 au niveau haut. A la réception du signal du temps élémentaire 2t0*, la sortie Q111 passe au niveau haut, ce qui fait passer la sortie de la porte 116 au niveau bas en interdisant un changement de choix fortuit au mot suivant, et porte la première entrée de la porte 113 au niveau haut ce qui permet au signal d'horloge H2 de passer.La bascule 111 conserve son état jusqu'à sa remise à zéro par le passage au niveau haut de la porte ET 122, ce qui requiert trois conditions: un niveau bas à la sortie du 17e du registre 96, un niveau bas à la sortie du 17e étage du registre 104 et un niveau bas à la sortie Qll9. I1 faut e noter que le 17e étage du registre 96 est mis à "O" à l'avant dernier mot qu'il transmet puisqu'une des entrées de la porte 102 reçoit le signal PQ au niveau bas alors que le dernier mot du paquet est présent dans le registre 92. Les trois conditions mentionnées cidessus indiquent que le dernier mot d'un paquet a été délivré au registre 104 et que le front montant suivant de la sortie du diviseur 115 charge la valeur "0" (suppression d'aiguillage) dans le registre 118 et met la sortie Q119 au niveau bas. La sortie de la porte 122 met alors à zéro le diviseur 115 et les bascules 110 et 111 qui sont donc prêtes pour une nouvelle sélection d'horloge. A noter que des sorties du diviseur 91, différentes de U8 permettent de gérer l'accès du microprocesseur M à la mémoire 98 pour l'écriture ou la lecture de celle-ci. En résumé, un paquet d'abonné reçu dans R3 est d'abord transposé en mots parallèles de 16 éléments binaires, puis les transferts de ces mots parallèles sont synchronisés par une horloge locale H3, pen dant que les informations d'adresse de l'en-tête sont examinées afin de sélectionner une des deux horloges H1 ou H2, et, enfin, les transferts des mots sont synchronisés sur l'horloge qui a été sélectionnée. Les mots sont alors disponibles pour un traitement ultérieur dans la logique de files correspondant à l'horloge sélectionnée. L'aiguillage vers la file correspondant à l'adresse incluse de l'entête est effectué dans la logique de files, grâce aux informations fournies par la mémoire 98. Les éléments binaires délivrés par les convertisseurs de technologie 125 sont transmis par les liaisons RAL1 et RAL2 respectivement vers les circuits CAL1 et CAL2 des unités L1 et L2, et vers les mémoires M1 et M2, l'élément binaire portant l'information SX passant directement vers RAL1 et, à travers un inverseur 128 vers RAL2, ce qui assure un premier aiguillage. Comme on l'a déjà mentionné en relation avec les Figs. lOa et lOb, chaque émetteur de paquet de boucle El ou E2 a son horloge propre H1 ou H2 et est associé à une unité logique de commande de files de mémoires L1 ou L2 et à une mémoire M1 ou M2 arrangée en files. Les Figs. 22 et 23, arrangées comme l'indique la Fig.24, montre le schéma de l'unité logique de commande de files L1, L2 ayant une structure identique. On rappelle également que, dans l'unité L1, qui est représentée, on utilise les seize temps élémentaires tO à tris, où les sous-groupes de temps élémentaires tO* à t3* suivant le diagramme de temps de la Fig. 11. Avant d'entrer dans le détail des Figs. 22 et 23, on va décrire l'organisation des files ft, faa, fam, fmb, fma, fbm, fab et fba de la mémoire M1. Cette organisation est schématiquement représentée dans la partie gauche de la Fig. 25. Les différentes files n'ont pas des capacités identiques pour des raisons de différences de débits, de temps d'attente et également du choix d'une technique d'accès du type à extension de boucle. On rappelle que la technique d'extension de boucle est un protocole qui gère l'accès à la ligne d'émission: 1 - tout paquet en cours d'émission est émis d'un bloc, 2 - tout paquet destiné à être émis et qui est reçu pendant l'occupation de la ligne d'émission est emmagasiné dans la file d'attente concernée, 3 - en cas de demande simultanée d'émission, la priorité est accordée à la file de boucle ft. En plus de la technique d'extension de boucle, la condition suivante s'impose: le débit des paquets d'abonné étant le quart dn débit des paquets de boucle, le début de l'insertion d'un paquet d'abonné sur ia boucle ne peut commencer que quand tout le paquet d'abonné a été emmagasiné dans la file fab. Les files ft et faa sont des files de transit, soit boucle vers boucle, soit terminal vers terminal. Elles doivent pouvoir contenir un paquet de taille maximale, plus quelques octets pour absorber éventuellement la dérive des horloges pendant un train continu assez long de paquets en transit. En pratique, elles sont dimensionnées à deux paquets, soit puisque dans l'exemple décrit la taille maximale d'un paquet a été choisie égale à 128 octets, une capacité de 256 octets. Les files fam, fmb, fma et fbm concernent chacune un échange d'information avec le microprocesseur M. Les paquets de commande ont normalement une taille inférieure à celle des paquets entre terminaux. I1 est donc prévu, dans 11 exemple décrit, de limiter un paquet de commande à 64 octets. D'autre part, en émission, il est prévu que le microprocesseur M ne peut charger en file qu'un seul paquet à la fois et que ce paquet devra être émis avant le début du chargement suivant. Pour ces raisons, ces quatre files auront chacune une capacité de 128 octets. Les files fab et fba ont pour but de régulariser les débits entre le terminal et les deux boucles. Plus leur taille respective sera importante, plus les débits instantanés pourront s'écarter d'une distribution uniforme. I1 a été choisi pour l'exemple décrit une taille de 4x128 octets pour chacune de ces deux files, mais il peut être souhaitable d'augmenter ces tailles. Etant donné que les données des files sont écrites ou lues par mots de deux octets, l'adressage des files ft et faa nécessite sept éléments binaires, celui des quatre files suivantes six éléments binaires et celui des files fab et fba huit éléments binaires. Dans chaque utilisation de ces files, on se sert d'un pointeur de haut de file, qui est le pointeur d'écriture, et d'un pointeur de bas de file, qui est le pointeur de lecture, et ce pour chacune de ces files. Ces pointeurs sont rangés dans des mémoires du type RAM, soit une mémoire d'adresses d'écriture MAE, Fig. 23, chaque adresse comportant huit éléments binaires et une mémoire d'adresses de lec turne MAL, également à huit éléments binaires. Les mémoires MAE et MAL sont adressées, comme on le verra dans la suite, par le numéro de la file sélectionnée. Après chaque transaction dans une file son pointeur concerné est incrémenté de 1 à l'aide d'un additionneur. De plus, il est prévu que la sélection de file s'effectue avec anticipation dans le temps, ce qui veut dire, en se référant au tableau de la Fig. 11, que l'adressage d'une transaction en file qui aura lieu à un instant t est préparé à l'instant (t-l). En pratique, l'adressage en deux temps permet de simplifier les problèmes de temps de traitement dans le circuit logique d'adressage CAL1, Fig. 22, qui sera décrit ci-après. I1 apparaît d'après le tableau de la Fig. 11 que les files sont utilisées en réception durant les temps tl, t*2, t+3 et t5. Le circuit CAL1 fonctionnera donc, dans ce cas, aux temps anticipés tO, t*l, t*2 et t4. En émission, le circuit CAL1 fonctionnera durant les temps t*3 et tl2. I1 est prévu que, pendant le temps anticipé t8, l'adressage de la file concernée est fourni, non par les mémoires d'adressage MAE et MAL, mais directement par le microprocesseur M. Au temps t9, le microprocesseur M peut donc faire une écriture ou une lecture en file. Le circuit logique d'adressage CAL1 comprend, pour écriture en file, un jeu de six portes ET 130 à 135 et, pour la lecture, un jeu de six portes ET 136 à 141, plus quatre portes OU 142 à 145. La porte ET 130 a une entrée reliée au fil RBB, Fig. 13, et une entrée reliée à la sortie t*2 de la base de temps BT, la porte 131 a une entrée reliée par RAL1 à la sortie du convertisseur 125, qui porte l'information SX (dans le circuit CAL2, cette entrée est reliée à la sortie de l'inverseur 128, Fig. 20), une entrée reliée à la sortie du convertisseur 125 portant l'information sa et une entrée reliée à la sortie t4 de BT, la porte 132 a deux premières entrées reliées respectivement aux sorties des convertisseurs 125 portant les informations SX et sm et une entrée reliée à la sortie tO de BT, la porte 133 a une entrée reliée au fil RBM et une entrée reliée à la sortie tel de BT, la porte 134 a deux premières entrées reliées respectivement aux sorties des convertisseurs 125 portant les informa tint Sx et sb et une entrée reliée à la sortie tO de BT, et la porte 135 a une entrée reliée au fil RBA et une entrée reliée à la sortie tel de BT. Les portes 130 à 135 servent à aiguiller la réception des paquets. La porte 136 a une entrée reliée à un fil EBB et une entrée reliée à la sortie t*3 de BT, la porte 137 a une entrée reliée à un fil EAL1.1 et une entrée reliée à la sortie t12 de BT, la porte ET 138 a une entrée reliée à un fil EMB et une entrée reliée à la sortie t*3 de BT, la porte 139 a une entrée reliée à un fil EAL1.2 et une entrée reliée à la sortie t12 de BT, la porte 140 a une entrée reliée à un fil EAB et une entrée reliée à la sortie t*3 de BT, et la porte 141 a une entrée reliée à un fil EAL1.3 et une entrée reliée à la sortie t12 de BT. Les sorties des portes 130 t 136 sont respectivement reliées aux deux entrées de la porte OU 142, les sorties des portes ET 131 et 137 sont respectivement reliées aux deux entrées de la porte OU 143, les sorties des portes ET 134 et 140 sont respectivement reliées aux deux entrées de la porte OU 144, et les sorties des portes ET 135 et 141 sont respectivement reliées aux deux entrées de la porte OU 145. Les sorties des portes 142, 143, 132, 138, 139, 133, 144 et 145 sont respectivement reliées à huit fils pt, paa, pam, pmb, pma, pbm, pab et pba. Les huit fils pt à pba sont respectivement reliés à huit premières entrées de signal d'un multiplexeur 146 dont les huit secondes entrées sont reliées aux fils d'adresse Al à A8 du microprocesseur M et dont une entrée de commande est reliée à la sortie t8 de BT. En dehors du temps t8, le multiplexeur 146 relie ses premières entrées à ses sorties et, au temps t8, il y connecte ses secondes entrées. Les sorties du multiplexeur 146 sont reliées en parallèle aux entrées d'adresse des mémoires MAE et MAL. Les sorties de lecture (huit fils) de la mémoire MAE sont reliées, d'une part, aux entrées d'un additionneur 147, (qui ajoute une unité au mot lu), et, d'autre part, aux premières entrées d'un multiplexeur 148. Les sorties de lecture (huit fils) de la mémoire MAL sont reliées, d'une part, aux entrées d'un additionneur 149 qui ajoute 1 au mot lu, et, d'autre part, aux secondes entrées du multiplexeur 148. Les sorties de l'additionneur 147 sont reliées, d'une part, aux premières entrées d'un multiplexeur 150 et, d'autre part, aux premières entrées d'un comparateur 151. Les sorties de l'additionneur 149 sont reliées, d'une part, aux premières entrées d'un multiplexeur 152 et, d'autre part, aux secondes entrées du comparateur 151. Les secondes entrées des multiplexeurs 150 et 152 sont reliées au microprocesseur M et leurs entrées de commande à la sortie t8 de BT.L'entrée de l'élément binaire de poids faible de la seconde entrée, les autres poids de la seconde entrée étant au niveau 0, de l'additionneur 147 est reliée, par un inverseur 153 et une porte OU 126 dont les entrées sont reliées aux sorties t*3 et t12 de BT, tandis que l'entrée de l'élément binaire de poids faible de la seconde entrée, les autres poids étant au niveau 0, de l'additionneur 149 est reliée directement à la sortie de la porte OU 126. L'entrée de commande du multiplexeur 148 est reliée à la sortie d'un circuit logique 95 effectuant l'opération logique suivante: t*3 + t12 + t8 . All où All est le signal de la sortie correspondante du microprocesseur M. Quand l'entrée de commande de 148 est activée, le multiplexeur 148 connecte ses secondes entrées à ses sorties et, dans le cas contraire, ses premières entrées à ses sorties. L'entrée W (écriture) de la mémoire MAE est reliée à la sortie d'un circuit logique 39 effectuant l'opération logique suivante: (t8 + t*3 + t12 + t8 . a2 . All . Wu) . h2 où t8 + t+3 + t12 correspond à l'incrémentation des compteurs dans MAE, étant entendu que s'il n'y a pas de réception, c'est la case O qui est incrémenté, et où t8 . a2 . All . Wu correspond à l'écriture dans MAE par le microprocesseur M. L'entrée W (écriture) de la mémoire MAL est reliée à la sortie d'un circuit logique 35 qui effectue l'opération logique suivante: (t*3 + t12 + t8 . a2 . All . Wu) . h2 où t*3 + t12 correspond à l'incrémentation des compteurs dans MAL, étant entendu que s'il n'y a pas d'émission, c'est la case O qui est incrémentée, et où t8 . a2 . All . Wu correspond à l'écriture de MAL par M. Par ailleurs, a2 . All et a2 . All sont des pages d'adresssage du microprocesseur M, Wu est l'ordre d'écriture provenant du microprocesseur et h2 est un signal d'échantillonnage de la base de temps BT. Les sorties du multiplexeur 148 sont reliées par huit fils fO à 7 aux entrées d'un circuit logique de codage 155 qui comporte encore sept entrées reliées aux fils pt à pba. Les sorties (dix fils) du circuit de codage sont reliées aux premières entrées d'un multiplexeur 156 dont les secondes entrées sont reliées aux fils d'adresse du microprocesseur M et dont l'entrée de commande d'aiguillage est reliée à la sortie t8 de BT. Les sorties du multiplexeur 156 sont reliées aux entrées correspondantes d'un registre tampon 90 qui a pour effet de décaler dans le temps les adresses afin d'accéder à la mémoire M1 aux temps non anticipés, étant entendu que tous les circuits précédant le registre 90 fonctionnent dans des temps anticipés. Les sorties du registre 90 sont reliées aux entrées d'adresse de la mémoire M1 dont les entrées de données sont reliées aux sorties d'un multiplexeur 157 comportant trois jeux d'entrées EB1, EA et EM, le premier EB1 relié à la liaison UE1 de sortie du récepteur R1, le second EA aux convertisseurs "5" à "21" 127 du récepteur R3 et le troisième EM à des sorties du microprocesseur M. Les entrées de commande du multiplexeur 157 sont reliées aux sorties du circuit BT de manière qu'aux temps t*2 et t+3, le multiplexeur 157 connecte son jeu d'entrées EB1 à sa sortie, qu'aux temps tl et t5, il connecte son jeu d'entrées EA à sa sortie et qu'au temps t9, il connecte son jeu d'entrées EM à sa sortie.Les sorties de lecture de la mémoire M1 sont reliées en parallèle aux liaisons SB1, SA1 et SMl. La liaison SB1 est reliée à l'entrée de signal de l'émetteur El, la liaison SA1 est reliée à l'entrée de signal de l'émetteur E3 et la liaison SM1 est reliée au microprocesseur. La sortie du comparateur 151 est reliée, par un inverseur 28, à la première entrée d'une porte ET 158 et directement à la première entrée d'une porte ET 159. La secondetentrée de ha porte ET 158 est reliée à la sortie d'une porte OU 200 dont les entrées sont respectivement reliées aux sorties tO, t*l, t*2 et t4 de BT. La seconde entrée de la porte 159 est reliée à la sortie d'une porte OU 201 dont les entrées sont reliées aux sorties t*3, tl2 et t8 de BT. La sortie de la porte 158 délivrant le signal PNP est reliée à un compteur d'évènements 160. La sortie de la porte 159, délivrant le signal PNV est reliée, d'une part, à l'entrée de signal d'une bascule 191 et, d'autre part, aux entrées de commande PNVB1 et PNVA des circuits El et E3. Le 17e fil de sortie du multiplexeur 157, qui transmet l'élément binaire indiquant la présence d'un paquet, est relié à l'entrée FPE du circuit El. Le 17e fil de sortie de la mémoire M1, qui transmet la même information, est relié à l'entrée FPS du circuit El. De l'examen du circuit de sélection de file 129 et du tableau de la Fig. 11, il apparaît qu'un seul au plus des fils pt à pba est activé à un instant donné. Dans la suite, on désignera par pO à p7 les signaux respectivement transmis par les fils pt à pba. Les mémoires MAE et MAL ont huit fils d'adresses En dehors du temps t8, ces huit fils d'adresse correspondent chacun à un des fils pt à pba. On a donc un fil d'adresse par file de la mémoire Ml. Le circuit de codage 155 est nécessaire pour tenir compte des différentes tailles des files ft à fba. En effet, comme l'indique la Fig. 25, la capacité de la mémoire M1 est de 2 + 2 + 1 + 1 + 1 + 1 + 4 + 4 = 16 paquets de 64 mots de deux octets plus un élément binaire. Il en résulte que pour adresser un mot dans la mémoire M1, l'adresse doit comporter dix éléments binaires. Pour les files fab et fba, les sorties de données à huit éléments binaires des mémoires MAE et MAL permettent-d'adresser directement un mot parmi 256 dans chaque file et il suffit donc en fonction du fil pab ou du fil pba activé de sélectionner la file désiré Par contre, pour les autres files de plus petites capacités, il faut pour obtenir une adresse correcte dans M1, combiner les sorties de lecture de MAE ou MAL avec les données des fils pt à pbm. La Fig. 25 donne la correspondance entre les états des fils pt à pba (signaux pO à p7), combinés avec les états des fils f0 à f7, et les états des dix fils de sorties gO à g7 du circuit de codage 155. Les fils gO à g5 transmettent directement lus éléments binaires délivrés par les six premières sorties de MAE ou MAL. L'information transmise par g6 est donné par l'équation logique suivante: g6 = p3 + p5 + (p2 + p4).f6 L'information transmise par g7 est donnée par l'équation logique suivante: g7 = pl + p4 + p5 + (pO + p2 + p3)f7 L'information transmise par g8 est donnée par ltequation lo gique suivante: g8 = p2 + p3 + p4 + p5 + p7 L'information transmise par g9 est donnée par l'équation logique suivante: g9 = p6 + p7 L'état vide ou non vide des files est obtenu en effectuant la comparaison entre les pointeurs de haut et de bas de file dans le comparateur 151. Quand la comparaison entre les valeurs de ces entrées est négative, la sortie du comparateur 151 est au niveau haut. Lorsque l'égalité entre pointeurs intervient en phase d'écriture ce qui se manifeste par un niveau bas à la sortie du comparateur 151, la sortie de la porte 158 actionne le circuit de comptage 160. Cela signifie que la file concernée est pleine. Toute nouvelle écriture se traduirait alors par un recouvrement d'information inutile. La supervision du circuit de comptage 160 est effectuée par le microprocesseur M. Lorsque l'égalité entre deux pointeurs intervient en phase de lecture, la sortie de la porte 159 passe au niveau bas et cela indique que la file est vide. Il faut noter qu'au temps anticipé t8, une comparaison positive ne permet pas de déduire l'état vide ou plein de la file puisqu'au temps t9 on peut avoir une écriture ou une lecture. Le microprocesseur M est supposé avoir en mémoire l'état des files concernées, notamment des files am et bm pour pouvoir détecter une telle éventualité. En pratique, dans le déroulement normal du fonctionnement seuls les états vide, avec PNV = "O" et non vide avec PNV = "1" se rencontrent. On verra dans la suite comment ces états sont utilisés dans les circuits El et E3. Dans le circuit L1, est encore prévue une bascule RF dont l'entrée d'initialisation est reliée à la sortie m13 du picroprocesseur M et dont l'entrée de remise à zéro est reliée à la sortie ml2 de M. La sortie Q de la bascule RF délivre le signal RFO de remise à zéro générale de la logique de files et, par conséquent, qui sert de remise à zéro générale des bascules dans les circuits d'émission. Le schéma du circuit d'émission de paquets de boucle E1 est représenté à la Fig. 26. Le circuit El comprend une bascule 161 qui reçoit chaque demande d'émission en boucle d'un paquet en mémoire dans la file fmb et une bascule 162 qui reçoit chaque demande d'émission en boucle de paquets en mémoire dans la file ft. L'entrée D de la bascule 161 est à la masse, son entrée d'initialisation est reliée à la sortie m3 du microprocesseur M, son entrée de remise à zéro est reliée à la sortie Q de la bascule RF'délivrant le signal RFO et son entrée d'horloge est reliée à la sortie d'une porte ET 163. L'entrée d'initialisation de la bascule 162 est reliée à la sortie mO du microprocesseur M, son entrée D au fil Neq, son entrée de remise à zéro à la sortie Q de la bascule RF délivrant le signal RFO et son entrée d'horloge à la sortie d'une porte ET 164.La sortie Q161 de la bascule 161 est reliée à l'entrée D d'une bascule 165 dont la sortie Q165 est reliée à une entrée de la porte ET 163, au fil EMB du circuit logique d'adressage 129, Fig. 22, et à une entrée d'une porte OU 166. La seconde entrée de la porte 163 est reliée à la sortie h3 de BT. La sortie Q161 de la bascule 161 est reliée aux premières entrées de deux portes ET 167 et 168. La sortie Q162 de la bascule 162 est reliée à la seconde entrée de la porte ET 167 dont la sortie est reliée à l'entrée D d'une bascule 169 dont la sortie Q169 est reliée au fil EBB du circuit 129 et à la seconde entrée de la porte OU 166. La sortie Q162 de la bascule 162 est reliée à la seconde entrée de la porte ET 168. Une entrée de la portez ET 164 est reliée au fil pt du circuit CAL1, Fig. 22, et son autre entrée est reliée à la sortie h3 de BT. Le circuit El comprend encore un compteur-décompteur binaire à quatre étages 170 dont les sorties sont reliées aux entrées correspondantes d'une porte OU 171 dont la sortie est reliée à la troisième entrée de la porte ET 168. Le compteur-décompteur170 sert à compter les paquets présents dans la file fab et donc à exprimer les demandes d'émission en boucle de paquets provenant d'abonnés. L'entrée de comptage du compteur-décompteur 170 est reliée à la sortie d'une porte NON-ET 172 et son entrée de décomptage est reliée à la sortie d'une porte NON-ET 173. La porte 172 a trois entrées, la première reliée au fil FPE, la seconde à la sortie tl de BT et la troisième au fil g9 de sortie du multiplexeur 156, c'est à dire au fil de sortie de poids fort de ce dernier. La porte 173 a également trois entrées, la première reliée au fil FPS, la seconde à la sortie t*O de BT et la troisième à la sortie Q174 d'une bascule 174. A noter que l'information transmise par le fil g9 est la même que celle du fil g9 de sortie du circuit de codage 155 et cette information indique si le mot écrit dans la mémoire M1 à l'adresse indiquée par 155 est ou non destiné à la file fab. Donc la porte 172 passe au niveau haut àu début, marqué par FPE, d'un paquet destiné à fab, marqué par af9 et à l'instant tl d'écriture dans la mémoire M1. La porte 173 passe à l'état haut quand la sortie Q174 est à l'état haut, ce qui marque l'état d'émission d'un paquet provenant d'un abonné, à la fin de ce paquet, marqué par FPS et à l'instant t*O de lecture de la mémoire M1.L'entrée d'horloge du compteur-décompteur 170 est relié à la sortie h3 de BT et son entrée de remise à zéro est reliée à la sortie RFO de RF. La sortie de la porte ET 168 est reliée à l'entrée D de la bascule 174 dont la sortie Q174 est encore reliée à la troisième entrée de la porte OU 166 et à l'entrée D d'une bascule 175. Les portes ET 167 et 168 constitue un circuit de priorité qui permet, en cas de conflit entre des demandes provenant de M, de PNVB1 et du compteur-décompteur 170 et quand les bascules 165, 169 et 174 sont au repos de donner à la bascule 161 la priorité pour positionner la bascule 165, où en l'absence de demande de M la priorité à la bascule 162 pour positionner la bascule 169, et ainsi de suite. La sortie Q175 de la bascule 175 est reliée à une entrée d'une porte OU 176 dont la seconde entrée est reliée à la sortie de la porte OU 166 et dont la sortie est reliée à l'entrée D d'une bascule 177. La sortie Q177 de la bascule 177 est reliée à une entrée d'une porte ET 178 dont la seconde entrée est reliée à la sortie t*2 de BT et dont la sortie est reliée aux entrées d'horloge des bascules 165, 169 et 174. Tant que les bascules 165, 169, 174 et 175 sont au repos, la sortie Q177 est à l'état haut. Donc, à chaque temps t*2, la porte 178 envoit un signal d'horloge à ces bascules. Dès que l'entrée D de l'une d'entre elles est à "1", sa sortie fait, par 166 et 176, changer l'état de la bascule 17(, ce qui inhibe la porte 178.Ce circuit sert donc à verrouiller l'état de sélection du circuit El tant que la bascule au travail parmi 165, 169 et 174 n'est pas remise à zéro comme on le verra dans la suite. L'entrée d'horloge de la bascule 175 est reliée à la sortie t*O de BT et celle de la bascule 177 à la sortie t+3 de BT.Les entrées de remise à zéro des bascules 165, 169 et 174 sont reliées, en parallèle, à la sortie d'une porte OU à trois entrées 179, une entrée RFO étant reliée à la sortie Q de la bascule RF, la seconde entrée à la sortie d'une porte ET 190 dont une entrée est reliée à la sortie Q191 de la bascule 191, et la troisième entrée à la sortie d'une porte ET 192 dont une entrée est reliée au fil FPS et l'autre à la sortie d'une porte ET 202 dont les entrées sont respectivement reliées aux sorties t*O et h3 de BT. La seconde entrée de la porte ET 190 est reliée à la sortie de la porte 202. La sortie EB de la porte OU 166 est reliée à l'entrée D d'une bascule 181 dont l'entrée d'horloge est reliée à la sortie d'une porte ET 182 dont les entrées sont respectivement reliées aux sorties t+O et h3 de BT. La sortie Q181 de la bascule 181 est reliée à l'entrée de commande d'un multiplexeur 183. La liaison SB1, qui transmet les mots lus dans les files ft, fmb ou fab de la mémoire M1, Fig. 23, est reliée à l'entrée d'un registre parallèle/série à seize étages 184 dont l'entrée de commande de transfert est reliée à la sortie d'une porte ET 185 dont les entrées sont respectivement reliées aux sorties t+O et h2 de BT et dont l'entrée d'horloge reçoit horloge H1. La sortie série du registre 184 est reliée par un inverseur 186 à une entrée d'une porte OU-exclusif 187 fonctionnant en codeur Manchester. La seconde entrée de la porte OU-exclusif 187 reçoit l'horloge H1 et sa sortie est reliée à la première entrée du multiplexeur 183.La seconde entrée du multiplexeur 183 est reliée à la sortie Q188 d'une bascule 188 dont l'entrée d'horloge reçoit l'horloge H1 et dont l'entrée D est reliée à la sortie d'un circuit 189 fournissant des créneaux de repos de période 4T montrés à la Fig. 15a et créés à partir de l'horloge H1. Pour illustrer le fonctionnement du circuit d'émission El de la Fig. 26, on va d'abord décrire l'émission d'un paquet de boucle. Le fil Neq est au niveau haut et, quand le fil pt, Fig. 22, passe à l'état haut, au créneau h2, la sortie Q162 passe à l'état haut. Comme la sortie Q161 est à l'état haut, la sortie de la porte 167 passe à l'état haut. La sortie Q177 étant à l'état haut, à l'instant t*3, s'il n'y a en cours ni émission microprocesseur vers boucle, ni émission abonné vers boucle, ni émission boucle vers boucle, la bascule 169 change d'état et le niveau haut de sa sortie Q169 est transmis par les portes OU 166 et 176 à l'entrée de la bascule 177. Au temps t*3 suivant, la bascule 177 change d'état ce qui inhibe la porte 178 et verrouille l'état de la bascule 169. Par ailleurs, la sortie Q169 est reliée au fil EBB, Fig. 22, ce qui, à l'instant anticipé t+3, ouvre les portes 136 et 142 permettant l'adressage de la mémoire MAL et donc de la mémoire M1 pour y lire un mot de la file ft à 11 instant t*O. Encore à l'instant anticipé t+3, la sortie EB de la porte OU 166 effectue le changement d'état de la bascule 181 pour le créneau h3 de l'instant t*O, ce qui provoque dans le multiplexeur 183 la mise en communication de la sortie de la porte OU-exclusif 187 avec sa sortie reliée à bl.l. Au créneau précédent h2 de l'instant t*O, les seize éléments binaires d'information d'un mot sont autorisés à être transférés de la file ft dans le registre 184, le chargement s'effectuant au début de h3, ensuite le registre 184 est lu en série au rythme de l'horloge H1 si bien que dans l'intervalle de temps jusqu'à l'instant t*O suivant, ces seize éléments binaires vont être transmis par 186 codé à travers la porte OU-exclusif 187 pour délivrer un signal en codage Manchester à la sortie du multiplexeur 183. La bascule 169 étant verrouillée, la lecture de la file ft et la transmission successive des mots sur la boucle se poursuit jusqu'à ce que la porte 191 reçoive le niveau haut du fil FPS, au créneau h3 de l'instant t*O, détecté par 191 et transmette, à travers la porte OU 179, le signal de remise à zéro à la bascule 169. Le fil EBB passe au niveau bas, ce qui entraîne l'arrêt de la lecture de la file ft. Par ailleurs, la sortie EB de la porte 166 passe à l'état bas, ce qui entraîne au créneau h3 de l'instant t*O suivant, que la sortie Q181 change d'état et commute le multiplexeur 183 qui transmet alors le signal de la sortie Q188, c'est à dire un signal d'espace élémentaire de "blanc de transmission" engendré dans 189 et montré à la Fig. 6e. Enfin, le niveau de EB étant à l'état bas, la bascule 177 change d'état à l'instant t+3 suivant, ce qui, par Q177, déverrouille la porte 178 et permet donc une nouvelle sélection de l'une des bascules 165, 169 et 174. On va maintenant décrire le fonctionnement du circuit d'émission El dans le cas de l'émission d'un paquet d'abonné. Tout d'abord l'émission d'un paquet d'abonné implique que le contenu du compteurdécompteur 170 est différent de zéro et, donc, que la sortie de la porte 171 est au niveau haut. De plus, pour que le paquet d'abonné soit autorisé, il faut que les sorties Q161 et Q162 soient à l'état haut, c'est à dire qu'il n'y ait pas simultanément de demande d'émission de paquet de boucle ou de paquet de service provenant du microprocesseur M. Dans ces conditions, la sortie de la porte 168 passe à l'état haut et la bascule 174 change d'état à l'instant t*2 suivant. Le niveau haut de la sortie Q174 est transmis, d'une part, par les portes OU 166 et 176 à l'entrée de la bascule 177 et, d'autre part, à l'entrée D de la bascule 175. Par ailleurs, la sortie Q174 est reliée au fil EAB, Fig. 22, ce qui, à l'instant anticipé t+3, ouvre les portes 140 et 144 permettant l'adressage de la mémoire MAL et donc de la mémoire M1 pour y lire un mot de la file fab à l'instant t*O. Au créneau précédent h2 de l'instant t*O, un mot est autorisé à être transféré de la file fab dans le registre 184. Le chargement s'effectue au début de h3, puis le registre 184 est lu en série au rythme de l'horloge H1 et les éléments binaires sont, comme précédemment, transmis sur le tronçon de boucle bl.1 en code Manchester. La bascule 174 étant verrouillée, la lecture de la file fab et la transmission successive des mots en boucle se poursuit jusqu'à ce que la porte 191 reçoive le niveau haut du fil FPS et, au créneau h3 de l'instant t*O, transmette, à travers la porte OU 179, le signal de remise à zéro à la bascule 174. Le fil EAB passe au niveau bas ce qui arrête la lecture de la file fab. Par ailleurs, la sortie EB de la porte OU 166 passe au niveau bas, ce qui entraîne au créneau h3 de l'instant t+O suivant, que la sortie Q181 change d'état ce qui commute le multiplexeur 183 qui transmet donc un "blanc de transmission".La sortie Q175 ne change d'état qu'à l'instant t+O suivant, ce qui entraîne, par la porte OU 176, que la bascule 177 ne change d'état qu'au temps t*3 suivant le changement d'état de la bascule 175. Il en résulte que la sélection des bascules 164, 169 et 174 est retardée de seize périodes T par rapport au cas de la fin de l'émission d'un paquet de boucle. Pendant cette durée supplémentaire, la sortie EB reste au niveau bas si bien que le multiplexeur 183 continue à transmettre le signal de Q188, c'est à dire un second "blanc de transmission". De pluS, le fil FPS étant au niveau haut pour marquer la fin d'un paquet, à l'instant t*O, alors que la sortie Q174 est toujours au niveau haut, la porte 173 délivre au compteur-décompteur 170, un signal de décomptage. Il faut noter que l'arrivée d'un paquet d'abonné n'entraîne l'incrementation du compteur-décompteur 170 que s'il est entièrement entré dans la file fab. En effet, la porte 172 ne délivre un signal, au temps tl, qui définit le temps d'écriture dans la file fab ou fam, que si l'élément binaire g9, Fig. 25, est à "1", ce qui indique qu'il s'agit d'un paquet entrant dans fab, à l'exclusion de fam, et quand le fil FPE passe à l'état haut pour indiquer une fin de paquet Le fonctionnement de l'émission d'un paquet de service en provenance du microprocesseur M se déduirait, facilement pour l'homme de l'art, des deux exemples de fonctionnements décrits ci-dessus et ne sera pas décrit en détail. On notera simplement que la fin d'un paquet de service n'est suivi que d'un seul blanc de transmission. Le schéma du circuit d'émission de paquets d'abonné E3 est représenté à la Fig. 28. I1 comprend une bascule 203 qui reçoit chaque demande d'émission vers la ligne 11 du terminal d'un paquet en mémoire dans la file fma de la mémoire M1, une bascule 204 qui reçoit chaque demande d'émission vers ll de paquets en mémoire dans la file fba et une bascule 205 qui reçoit chaque. demande d'émission vers 11 de paquets en mémoire dans la file faa. L'entrée D de la bascule 203 est à la masse, son entrée d'initialisation est reliée à la sortie m4 du microprocesseur M, son entrée de remise à zéro est reliée à la sortie Q de la bascule RF délivrant le signal RFO et son entrée d'horloge est reliée à la sortie d'une porte ET 206.L'entrée d'initialisation de la bascule 204 est reliée à la sortie m7 de M, son entrée de remise à zéro à la sortie Q de RF, son entrée d'horloge à la sortie d'une porte ET 207 et son entrée D au fil PNVA1. L'entrée d'initialisation de la bascule 205 est reliée à la sortie de M, son entrée de remise à zéro à la sortie Q de RF, son entrée d'horloge à une porte ET 208 et son entrée D au fil PNVA1. Les entrées de la porte ET 207 sont respectivement reliées à la sortie h3 de BT et à la sortie pba du circuit CAL1. Les entrées de la porte ET 208 sont respectivement reliées à la sortie h3 de BT et à la sortie paa de CAL1. La sortie Q203 de la bascule 203 est reliée à l'entrée D d'une bascule 209, tandis que sa sortie Q203 est reliée, d'une part, à la première entrée d'une porte ET 210 dont la sortie est reliée a l'entrée D d'une bascule 211, et, d'autre part, à la première entrée d'une porte ET 212 dont la sortie est reliée à l'entrée D d'une bascule 213. La sortie Q204 de la bascule 204 est reliée à la seconde entrée de la porte ET 210 tandis que sa sortie Q204 est reliée à la seconde entrée de la porte ET 212. La sortie Q205 de la bascule 205 est reliée à la troisième entrée de la porte ET 212. Les sorties Q203, Q204 et Q205 sont, de plus, reliées aux trois entrées d'une porte OU 214 dont la sortie est reliée à une entrée d'une porte ET 215. La sortie Q209 de la bascule 209 est reliée à une entrée de la porte ET 206, à une entrée d'une porte OU 216 et à l'entrée EAL1.2 du circuit CAL1. La sortie Q211 est reliée à une autre entrée de la porte OU 216 et à l'entrée EAL1.3 du circuit CAL1. La sortie Q213 de la bascule 213 est reliée à la troisième entrée de la porte OU 216 et à l'entrée EAL1.1 de CAL1. La sortie EA1 de la porte OU 216 est reliée à l'entrée d'un inverseur 217, à une entrée d'une porte OU 218 et à une entrée d'une porte OU 219. La sortie de l'inverseur 217 est reliée, d'une part, à la seconde entrée de la porte ET 215 et, d'autre part, à une première entrée d'une porte ET à quatre entrées 220. La sortie de la porte 220 est reliée aux entrées d'horloge des bascules 209, 211 et 213. Les entrées de remise à zéro des bascules 209, 211 et 213 sont reliées à la sortie d'une porte OU 221 dont une entrée est reliée à la sortie Q de RF, une entrée est reliée à la sortie d'une porte ET 222 et une entrée est reliée à la sortie d'une porte ET 223. Les premières entrées des portes ET 222 et 223 sont reliées à la sortie d'une porte 224 dont les entrées sont reliées aux sorties tl3 et h3 de BT, et leurs secondes entrées sont respectivement reliées à la sortie Q191 de la bascule 191 et au fil FPS1. La sortie de la porte ET 215 est reliée à l'entrée D d'une bascule 225 dont l'entrée d'horloge est reliée à la sortie t9 de BT et la sortie Q225 à la seconde entrée de la porte OU 218. La sortie de la porte OU 218 est reliée à la première entrée d'une porte ET 226 dont la sortie est reliée à l'entrée D d'une bascule 227.1. L'entrée d'horloge de la bascule 227.1 est reliée à la sortie el (H1/4 ou H2/4) de BT. ta sortie Q227.1 de la bascule 227.1 transmettant le signal OCC1 est reliée, d'une part, à la quatrième entrée de la porte ET 220 et, d'autre part, à une entrée d'une porte OU 228.1 du circuit SEA1 et, enfin, par un inverseur 229.2 à une entrée d'une porte OU 228.2 du circuit SEA2. Dans le circuit SEA2, la sortie Q227.2 transmettant le signal OCC2 est relié, par une inverseur 229.1 à la seconde entrée de la porte OU 228.1 du circuit SEA1. Dans SEA2, la sortie Q227.2 n'est pas reliée a une entrée de la porte OU 228.2, l'entrée correspondante étant câblée au niveau bas. La troisième entrée de la porte ET 220 est reliée à la sortie tll de BT et sa seconde entrée est reliée à la sortie Q230 d'une bascule 230 du circuit SWA, la sortie Q230 délivrant le signal OCAB. Dans le circuit SWA, la seconde entrée de la porte OU 219 est reliée à la sortie EA2 du circuit SEA2 et sa sortie est reliée à l'en- trée D d'une bascule 231, à une entrée d'une porte OU 232 dont la sortie est reliée à l'entrée D de la bascule 230, et à une entrée d'une porte OU 233 dont la sortie est reliée à l'entrée D d'une bascule 234. La sortie Q231 de 231 est reliée à la seconde entrée de la porte OU 233 et la sortie Q234 de 234 est reliée, d'une part, à la seconde entrée de la porte OU 232 et, d'autre part, à l'entrée de commande d'un multiplexeur 235.L'entrée d'horloge de la bascule 230 est reliée à la sortie H3/4 de l'horloge H3 et sa sortie Q230 est reliée à l'entrée de remise à zéro d'un diviseur par seize 236 dont l'entrée d'horloge reçoit le signal H3 et dont le fil de poids fort est relié aux entrées d'horloge des bascules 231 et 234 et à l'entrée de commande de chargement parallèle d'un registre à seize étages 237. Les seize entrées parallèles du registre 237 sont reliées au BUS EDA, son entrée d'horloge reçoit l'horloge H3 et sa sortie série est reliée par un inverseur 238 à une entrée d'une porte OU-exclusif 239. La porte 239 qui reçoit le signal d'horloge H3 assure le codage Manchester des signaux série délivrés par le registre 237 et sa sortie est reliée à une entrée du multiplexeur 235 qui délivre le signal codé à la ligne 11. L'autre entrée du multiplexeur 235 est reliée par un inverseur 240 à la sortie H3/4 de l'horloge H3. Dans le circuit SEA1, l'ensemble des bascules 203, 204 et 205 forme, avec les portes 210 et 212, un circuit de sélection de demande d'émission avec priorité. On va d'abord supposer qu'aucun paquet d'abonné n'est en cours d'émission et qu'il n'y a pas de demande d'émission dans le circuit SEA2. Autrement dit, le signal OCAB de la sortie Q230 de la bascule 230 est au niveau bas, ce qui se traduit, à travers l'inverseur 241, par un niveau haut sur la seconde entrée de la porte ET 220, d'une part, et la sortie Q227.2 est au niveau bas ce qui se traduit par une niveau haut à la sortie de l'inverseur 229.1. Enfin, on suppose les bascules 209, 211 et 213 au repos, ce qui se traduit par un état bas à la sortie de la porte OU 216, un état haut à la sortie de l'inverseur 217, c'est à dire sur la première entrée de la porte ET 220 et sur la seconde entrée de la porte ET 215. Si le microprocesseur M demande l'émission pour un paquet de la file fma de la mémoire M1, il positionne le fil m4 au niveau haut ce qui fait passer la sortie Q203 à l'état haut. Au temps t9, la sortie de la porte OU 214 étant passée à l'état haut ainsi que celle de la porte ET 215, la bascule 225 change d'état ce qui entraîne des états hauts aux sorties des portes 218 et 226. A la transition positive de el, la bascule 227.1 change d'état et la seconde entrée de la porte ET 220 passe à l'état haut. Au temps tll suivant, la sortie de la porte 220 passe à l'état haut et fait changer l'état de la bascule 209 dont la sortie Q209 change d'état ainsi que les sorties de la porte 216 et de l'inverseur 217 fermant la porte ET 220.Par ailleurs, par la porte 206, aux temps h3, la bascule 203 est remise à zéro, la demande ayant été prise en compte, et, par les porte 218 et 226, l'état de la bascule 227.1 est confirmé. De plus, les premières entrées des portes 210 et 212 sont au niveau bas ce qui empêche toute demande exprimée par la bascule 204 ou 205 d'aboutir. La sortie EA1 de la porte 216 est passée à l'état haut ce qui entraîne un état haut à la sortie de la porte OU 219, donc également aux sorties des portes OU 232 et 233. Le signal H3/4 fait changer l'état de la bascule 230 ce qui fait passer à l'état bas la sortie de l'inverseur 241 qui bloque aussi la porte ET 220, non montrée, de SEA2 e qui y interdit le verrouillage d'une demande par les bascules 209, 211 et 213. En conclusion, le circuit SEA1 est verrouillé sur la demande de transmission du microprocesseur M. Par la sortie EAL1.2 de la bascule 209, l'adressage de la file fma de la mémoire M1 devient possible à chaque temps anticipé t12. A chaque créneau t13h3, un mot de la file fma de la mémoire M1 est transféré dans le registre 242, Fig. 23. Par ailleurs, dans le circuit SWA, le changement d'état de la bascule 230 d'occupation d'émission remet à zéro, par sa sortie Q230, le diviseur par seize 236, qui commence à compter au rythme de lthorloge H3. Quand la sortie "8" du compteur 236 est activée, le chargement parallèle du registre 237 par le mot présent dans le registre 242, Fig. 23, est effectué à travers le BUS EDA. Au même instant, la bascule 234 change d'état en entraînant, par sa sortie Q234, le passage à "l'état de travail" du multiplexeur 235.Enfin, au même instant, la bascule 231 change d'état assurant par sa sortie Q231 la permanence d'un niveau haut à une entrée de la porte OU 233 et la sortie Q234 assure aussi un niveau haut à une entrée de la porte OU 232. Le contenu du registre 237 ,est lu en série au rythme de l'horloge H3 et appliqué, à travers l'inverseur 238, au codeur Manchester constitué par la porte OU-exclusif 239 qui délivre le signal codé Manchester à la ligne 11, à travers le multiplexeur 235. A la fin du paquet, le fil FPS de sortie de la mémoire M1, Fig. 23, change d'état et, au temps t13h3 suivant, la sortie de la porte ET 223 passe à l'état haut, ainsi que celle de la porte OU 221, ce qui remet à zéro la bascule 209. Il en résulte que les sorties de 216 et de 217 changent d'état ce qui se traduit par un niveau bas sur l'entrée EA1 de la porte OU 219. Au passage suivant du diviseur 236 au compte "8", la sortie Q231 passe à 1 'état bas, puis au passage suivant au compte "8", c'est la sortie Q234 qui passe à l'état bas, ce qui entraîne le changement d'état de la bascule d'occupation 230 au front montant de H3j4. Ainsi, le passage à l'état de repos de la bascule 230, c'est à dire la fin de l'occupation, est retardé par rapport au changement d'état de la bascule 234 qui commande la commutation du multiplexeur 235. Le retard est de d'au moins une période de H3/4. Dans le cas où un fil EAl ou EA2 passerait à "1", immédiatement après la retombée de Q230, cette bascule remontera à nouveau sur le front suivant de H3/4. Comme, par ailleurs, entre le passage à l'état haut de la bascule 230 et le changement d'état de la bascule 234 qui commande la commutation du multiplexeur 235 à l'état de travail, il s'écoule un temps égal à deux périodes du rythme H3/4, il apparaît que l'intervalle de temps entre deux paqUets d'abonné sur la ligne ll est de quatre périodes de H3/4, au moins. La séparation entre deux paquets successifs est donc bien assurée. A noter que les signaux EA1 et EA2, qui produisent le signal EAO, sont respectivement synchronisés avec les horloges H1 ou H2 de leurs unités logiques L1 ou L2. Par contre le fonctionnement du registre. 237 et du diviseur 236 sont rythmés par H3. Pour assurer le déclenchement du fonctionnement du diviseur 236, en tenant compte des dérives entre les horloges H1 ou H2 et H3, ce déclenchement est commandé par le changement d'état de la bascule 230 qui intervient sur le premier front montant du signal 113/4 qui suit le signal EAO. Dans les circuits SEA1 et SEA2, les bascules 227.1 et 227.2 assurent l'exclusion du fonctionnement d'un circuit par l'autre pour éviter les doubles prises. La liaison entre la sortie Q227.1 et une entrée de la porte OU 228.1, qui est absente dans SEA2, assure la sélection du circuit SEA1 en cas de demandes simultanées On a décrit ci-dessus, le cas de l'émission d'un paquet vers un terminal à la demande du microprocesseur. On ne décrira pas en détail le cas de l'émission d'un paquet provenant d'une boucle ou d'un autre terminal associé à la même station de raccordement, car l'enchai- nement des opérations est très semblable à celui qui vient d'être décrit. On indiquera seulement qu'une demande d'émission d'une boucle vers un terminal ou d'un abonné vers un abonné rattaché à la même station, est évidemment toujours précédée par l'arrivée d'un début de paquet dans la file fba ou faa de la mémoire M1 ou M2, ce qui se traduit par le passage du fil pba ou paa du circuit CAL1 ou CAL2. Il en résulte que par la porte 207 ou la porte 208, la bascule 204 ou 205 a passé à l'état de travail.Le circuit de priorité formé par les portes 210 et 212 permet ensuite de répondre à ces demandes. Le circuit d'émission vers le microprocesseur M n'est pas décrit, et on comprendra qu'il se déduit des circuits d'émission décrits ci-dessus en tenant compte du fait que le microprocesseur dispose de moyens de commande puissants. On notera également, en relation avec le circuit de réception d'abonné R3 de la Fig. 19, que la mémoire 98 n'active aucune de ses sorties sa, sm, sb et sX quand elle ne reconnaît pas une adresse dans l'en-tete d'un paquet qui lui est transmis par un terminal En fait, elle ne reconnaît que les adresses qui y ont été introduites par le microprocesseur M au moyen des fils d'adresse Al à A10 et des fils de commande ea', em', eb et e. A cet égard, la mémoire 98 du circuit de réception R3 joue le rôle d'un filtre de message, en évitant l'introduction dans le réseau local de messages qui l'encombreraient inutilement. REVENDICATIONS 1) Système de transmission et de commutation pour réseau local à structure de distribution en boucle et à mode de transmission par paquets, caractérisé en ce que la structure de distribution en boucle comprend des stations de raccordement (S1 à S4) reliées entre elles par deux boucles (B1 et B2) parallèles dont les sens de transmission sont inversés l'un par rapport à l'autre, chaque station de raccordement (S1 à S4) étant reliée à un ou une pluralité de terminaux (Al a A3.3), par l'intermédiaire d'un multiplex, chaque station de raccordement (S1 à S4) comprenant des moyens de commutation pour insérer les paquets d'une communication provenant d'un de ses terminaux (Al ou A2.1 à A2.3 ou A3.1 à A3.3 ou RG) sur une des deux boucles (B1 ou B2) et vice versa pour délivrer à un de ses terminaux les paquets d'une communication destinés audit terminal et provenant de l'une des deux boucles ou encore pour retransmettre vers la station de raccordement suivante, dans le sens de la boucle concernée, tout paquet non exclusivement destiné à un de ses terminaux, chaque station de raccordement comprenant encore des moyens pour, à l'établissement d'une communication, affecter une des boucles à l'acheminement des paquets de la communication ou connaître l'affectation d'une des boucles à l'acheminement des paquets d'une communication destinée à un de ses terminaux. 2) Système suivant la revendication 1, caractérisé en ce que chaque paquet destiné à un seul terminal comporte un en-tête composé d'un seul mot contenant une adresse reconnaissable par la station de raccordement reliée au terminal concerné et chaque paquet destiné à n stations terminales comporte un en-tête composé d'une suite de (n+l) mots, dont le premier mot contient une adresse reconnue par la station de raccordement insérant le paquet sur la boucle concernée, les mots suivant de l'en-tête contenant des adresses reconnaissables par les stations de raccordement reliées aux terminaux concernés, dans chacun des n premiers mots de l'en-tête l'élément binaire de rang k, hors des éléments binaires d'adresse, ayant la valeur 1 (ou 0) tandis que dans le dernier mot de l'en-tête, ledit élément binaire de rang k a la valeur O (ou 1), comme dans le cas d'un en-tête à un seul mot. 3) Système suivant la revendication 1 ou 2, caractérisé en ce qu'une des stations de raccordement comporte des moyens pour modifier la valeur d'un élément binaire de rang Q, hors des éléments binaires d'adresse, dans le premier mot de chaque en-tête de paquet provenant d'une boucle, une première fois, et à retransmettre vers la station de raccordement suivante, dans le sens de la boucle concernée, et des moyens pour détruire tout paquet incident dont la valeur de l'élément binaire de rang i a déjà été modifiée. 4) Système suivant l'une des revendications 1 à 3, dans lequel les circuits d'émission (El, E2, E3) des stations de raccordement fonctionnent en mode plésiochrone, caractérisé en ce que chaque station de raccordement (S1 à S4) comprend des premiers moyens (174, 166, 181) pour assurer un intervalle d'une première durée prédéterminée entre deux paquets consécutifs reçus d'un tronçon de boucle et émis vers le tronçon suivant de la boucle et des seconds moyens (174, 166, 175, 181) pour assurer un intervalle d'une seconde durée prédéterminée, plus longue que la première durée prédéterminée, entre un paquet reçu d'une ligne de terminal, puis transmis sur un tronçon de boucle, et le paquet suivant transmis sur le même tronçon. 5) Système suivant la revendication 4, caractérisé en ce que la seconde durée prédéterminée est égale au double de la première. 6) Système suivant la revendication 4 ou 5, caractérisé en ce que chaque station de raccordement comprend un premier couple de circuits d'émission et de réception de paquets de boucle (E1, R1) reliés respectivement aux tronçons sortant et entrant de l'une des boucles, un second couple de circuits d'émission et de réception de paquets de boucle (E2, R2) reliés respectivement aux tronçons sortant et entrant de l'autre boucle, un troisième couple de circuits d'émission et de réception de paquets d'abonné (E3, R3) reliés respectivement aux liaisons sortante et entrante du ou des terminaux connectés à ladite station de raccordement et une unité de commande constituée par un microprocesseur (M), le premier ou le second couple étant chacun associé à une mémoire de paquets (M1 ou M2) arrangées en files (ft, faa, fam, fmb, fma, fbn, fab et fba) et à une unité logique (L1 ou L2) de files de mémoire, l'entrée de données de la mémoire (M1 ou M2) étant reliée à la sortie du circuit de réception de paquets de boucle (R1 ou R2), à la sortie du circuit de réception de paquets d'abonné (R3) et à une sortie de données du microprocesseur (M), la sortie de données de la mémoire (M1 ou M2) étant reliée à l'entrée de données du circuit d'émission de paquets de boucle (El ou E2), à l'entrée de données du circuit d'émission de paquets d'abonné (E3) et à des entrées de données du microprocesseur (M), l'unité logique (L1 ou L2) de files de mémoire comprenant un circuit logique d'adressage de files (CAL1 ou CAL2), une mémoire d'adresse d'écriture (MAE) et une mémoire d'adresse de lecture (MAL), les entrées du circuit logique d'adressage de files (CAL1 ou CAL2) étant respectivement reliées aux circuits d'émission et de réception de paquets de boucle du couple associé (El, R1, E2, R2), aux circuits d'émission et de réception de paquets d'abonné (E3, R3) et à des sorties de commande du microprocesseur (M), la sortie du circuit logique d'adressage de files (CAL1 ou CAL2) étant reliée aux mémoires d'adresse d'écriture et de lecture, dont les sorties sont reliées aux entrées d'adresse de la mémoire (M1 ou M2). 7) Système suivant la revendication 6, caractérisé en ce que le circuit de réception de paquet d'abonné (R3) comprend des moyens d'aiguillage de paquets (98, 99) dont les sorties ne peuvent être activées que par l'adresse contenue dans le premier mot d'en-tête du paquet, aucune de ces sorties n'étant activée quand ladite adresse n'est pas reconnue, ce qui entraîne alors la non transmission du reste du paquet. 8) Système suivant la revendication 6 ou 7, caractérisé en ce que chaque circuit de réception de paquets de boucle (R1 ou R2) comprend des moyens d'aiguillage de paquets (SW1) dont une des sorties est activée à chaque mot d'en-tête dont l'adresse est reconnue, sauf quand le récepteur fait partie de la station de raccordement à l'origine du paquet sur la boucle ou quand l'élément binaire de supervision est à "1". 9) Système suivant l'une des revendications 1 à 8, caractérisé en ce que les paquets sont transmis en code Manchester, chaque décodeur de circuit de réception comprenant deux bascules (14 et 16) dont les entrées d'horloge reçoivent l'une le signal codé et l'autre le signal codé inversé, la sortie Q de l'une étant respectivement reliée à l'entrée D de l'autre bascule à travers un circuit à retard apportant un premier retard, la sortie Q de chaque bascule étant' reliée, d'une part, à son entrée de remise à zéro par un circuit à retard apportant un second retard ét, d'autre part, à l'entrée d'une porte OU dont la sortie est reliée à l'entrée d'horloge d'une troisième bascule dont l'entrée D reçoit le signal codé et dont la sortie Q délivre le signal décodé.