Brevet FR2519443A1 — publié le 19830708

La présente invention concerne un système destiné à attribuer l'accès à une ressource utilisée en mode partagé à la demande, parmi un ensemble d'unités, dans lequel un numéro de priorité particulier à N chiffres est affecté à chaque unité Le système comprend un contrôleur de système, un bus d'arbitrage qui interconnecte toutes les unités, et un circuit d'arbitrage dans chacune des unités pour demander l'accès à la ressource utilisée en mode partagé à la demande. Les systèmes dans lesquels de nombreux dispositifs partagent une ressource commune utilisent de façon caracté- ristique des configurations destinées à attribuer l'accès à la ressource, dans des conditions dans lesquelles plusieurs dispositifs associés peuvent demander simultanément l'accès. On connaît de nombreuses configurations différentes d'attri- bution Dans les systèmes de traitement de données et de commutation par paquets, il est connu d'utiliser un disposi- tif d'attribution ou un contrôleur centralisé pour attribuer l'accès à un bus de données commun qui interconnecte un ensemble d'unités, telles que des dispositifs d'entrée/sortie, qui peuvent demander simultanément l'accès au bus Le contr 8- leur peut être programmé avec un algorithme approprié pour attribuer l'accès au bus conformément à n'importe quel critè- re déterminé au préalable qui peut être désiré Bien que les configurations d'attribution d'accès par contrôleur centra- lisé fonctionnent correctement pour remplir la fonction qu'on attend d'elles, elles ne sont pas toujours souhaitables, à cause de la complexité inhérente du système, qui résulte des nombreuses interconnexions nécessaires entre le contrôleur, le bus et les dispositifs d'entrée/sortie Il existe égale- ment un problème de fiabilité, du fait qu'un fonctionnement défectueux du contrôleur peut mettre hors service l'ensemble du système Le brevet U S 3 983 540 montre un système qui comporte un contrôleur centralisé. On connaît l'utilisation de configurations d'attri- bution de bus de type réparti, dans lesquelles on n'utilise pas de contrôleur pour déterminer l'accès et dans lesquelles c'est l'interaction des dispositifs d'entrée/sortie deman- deurs qui détermine l'attribution du bus dans le cas de deman- des simultanées De telles configurations réparties sont souvent préférables, du fait qu'elles évitent les problèmes de coût et de fiabilité qui sont associés à la configuration à contrôleur centralisé. Conformément à une telle configuration d'attribu- tion de type réparti, un numéro de priorité fixe, comprenant plusieurs bits, est affecté à chaque dispositif d'entrée/ sortie qui peut demander l'accès à un bus commun L'accès est accordé en fonction du numéro de priorité dans le cas de demandes simultanées Au moment d'un conflit d'utilisation du bus, lorsque deux dispositifs d'entrée/sortie, ou plus, demandent simultanément l'accès, chaque dispositif d'entrée/ sortie demandeur applique les bits correspondants de son numéro de priorité à un bus d'arbitrage, en procédant séquen- tiellement, bit par bit, en synchronisme avec l'application debits correspondants par tous les autres dispositifs d'entrée/sortie qui sont simultanément demandeurs Chaque fois qu'un bit est appliqué, chaque dispositif d'entrée/ sortie demandeur compare la valeur du bit qu'il applique au moment considéré, avec la réunion logique des bits correspon- dants qui sont appliqués simultanément au bus d'arbitrage par tous les dispositifs d'entrée/sortie qui sont simultanément demandeurs Si un bit qui est appliqué au moment considéré parun dispositif d'entrée/sortie demandeur présente une relation déterminée (par exemple s'il est égal ou supérieur) par rapport aux bits que les autres dispositifs d'entrée/ sortie demandeurs appliquent sur le bus, cette opération se poursuit et le dispositif d'entrée/sortie applique sur le bus d'arbitrage le bit suivant du numéro de priorité qui lui est affecté. Chaque dispositif d'entrée/sortie continue de par- ticiper au conflit d'utilisation aussi longtemps que chaque bit qu'il applique présente la relation prédéterminée par rapport à la réunion logique des bits correspondants qui sont appliqués au moment considéré par les autres dispositifs d'entrée/sortie en conflit Un dispositif d'entrée/sortie se retire du conflit d'utilisation lorsqu'il détermine qu'un bit qu'il applique présente par rapport aux bits appliqués par les autres dispositifs d'entrée/sortie, une relation (telle qu'une relation d'infériorité) indiquant qu'un ou-plusieurs des autres dispositifs d'entrée/sortie a un numéro de priori- té supérieur A ce moment, chaque dispositif d'entrée/sortie ayant un numéro de priorité inférieur se retire du conflit d'utilisation et n'applique plus d'autres bits au bus. Ce conflit d'utilisation se poursuit; tous les dispositifs d'entrée/sortie demandeurs restants appliquent sur le bus les bits restants des numéros de priorité de dis- positif d'entrée/sortie; les dispositifs d'entrée/sortie ayant un numéro de priorité inférieur se retirent du conflit; et à la fin de la période de conflit, lorsque le dernier bit est appliqué au bus, seul le dispositif d'entrée/sortie ayant la priorité la plus élevée demeure dans le conflit et l'accès au bus lui est accordés Le brevet U S 3 796 992 et le bre- vçt U S 3 818 447 montrent une configuration du type décrit ci-dessus. La configuration-de conflit d'utilisation, de type réparti, qui est décrite ci-dessus fonctionne de façon satisfaisante Elle présente cependant un problème du fait que les numéros de priorité des dispositifs d'entrée/sortie sont fixes et, du fait que l'accès des dispositifs d'entrée/ sortie est déterminé par ces numéros, on peut considérer que les dispositifs d'entrée/sortie sont arrangés fonctionnelle- ment selon une chatne de préférence fixe, dans laquelle le dispositif d'entrée/sortie ayant la plus grande préférence possède le numéro de priorité le plus élevé, tandis que le dispositif d'entrée/sortie ayant la préférence la plus faible possède le numéro de priorité le moins élevé Dans ces condi- tions, l'accès au bus n'est pas équitable, du fait que les dispositifs d'entrée/sortie ayant les numéros de priorité les plus élevés sont toujours favorisés dans le cas de demandes simultanées Bien que cette façon inéquitable d'attribuer l'accès aux dispositifs d'entrée/sortie puisse être tolérable dans certains systèmes, elle constitue un problème dans les systèmes dans lesquels un accès plus équitable pour tous les dispositifs d'entrée/sortie est exigé. Les problèmes sont résolus conformément'à l'inven- tion dans un système d'attribution de l'accès à une ressour- ce utilisée en modé partagé à la demande, dans lequel le cir- cuit d'arbitrage comprend un ensemble de dispositifs logiques à états multiples, un circuit de commande logique pour commu- ter de façon sélective et combinée les dispositifs logiques pour les faire passer d'un premier état à un second état, dans chacune des unités, sous la commande de paramètres spéci- fiés représentant l'état dynamique présent des unités, une mémoire tampon dans chaque unité, destinée à recevoir des messages de différentes longueurs, le circuit de commande logique comprenant un détecteur, dans chaque unité, pour déterminer le nombre de messages répondant à un critère spé- cifié qui sont enregistrés au moment présent dans la mémoire tampon de l'unité, un circuit de commutation destiné à commuter d'un premier état à un second état au moins un pre- mier dispositif logique d'une unité, pour indiquer la présence d'au moins un premier nombre prédéterminé de messages répon- dant au critère spécifié dans la mémoire tampon de l'unité, un circuit de registre destiné à former un numéro de priorité dynamique pour chacune des unités, en appliquant les signaux de sortie des dispositifs logiques de chaque unité, en tant que chiffres de paramètres,aux positions de chiffre de plus fort poids du numéro dynamique, et en appliquant les chiffres du numéro de priorité affecté aux positions de moindre poids du numéro dynamique; et le système comprend en outre un cir- cuit de superposition dans chacune des unités qui, au moment considéré, demandent l'accès à la ressource utilisée en mode partagé à la demande, ce circuit étant destiné à superposer simultanément sur le bus d'arbitrage les chiffres correspon- dants du numéro de priorité dynamique associé, en procédant séquentiellement, chiffre par chiffre, un circuit de comparai- son dans chacune des unités qui demandent l'accès, destiné à comparer la valeur de chiffre présente sur le bus d'arbitrage connecté à l'unité avec la valeur de chiffre correspondante qui est appliquée par l'unité demandant l'accès; et un second circuit destiné à retirer du conflit pour l'accès à la ressource l'une des unités demandant l'accès, en cas de détec- tion d'un résultat déterminé pour la comparaison entre une valeur de chiffre présente sur le bus et la valeur de chiffre correspondante qu'applique l'unité. L'invention procure un procédé et une structure perfectionnés pour attribuer un bus utilisé en mode partagé à la demande, parmi des unités ou des dispositifs d'entrée/ sortie demandant l'accès, chacun d'eux comportant un numéro de priorité particulier qui lui est affecté et qui comprend un certain nombre de chiffres codés en binaire En outre, et conformément à l'invention, chaque dispositif d'entrée/sortie comprend des moyens destinés à contr 8 ler de façon dynamique l'état présent de divers paramètres fonctionnels du disposi- tif d'entrée/sortie et à générer des bits de priorité de dis- positif d'entrée/sortie correspondants, qui représentent ces paramètres Ces bits générés sont utilisés en association avec les bits du numéro de priorité de dispositif d'entrée/ sortie qui est affecté, pour déterminer l'accès au bus. Les bits de paramètres de dispositif d'entrée/ sortie qui sont générés par les moyens de l'invention sont introduits dans les positions de bit de plus fort poids d'un registre à décalage de dispositif d'entrée/sortie Les bits du numéro de priorité de dispositif d'entrée/sortie qui est affecté sont introduits dans le reste du registre à décalage, de façon à avoir un poids moindre que celui des bits de paramètres Pendant les périodes de conflits, les bits présents dans le registre à décalage de chaque disposi- tif d'entrée/sortie demandeur sont lus séquentiellement, un à la fois, en commençant par le bit de plus fort poids, et ils sont appliqués au bus d'arbitrage. Dans les conditions dans lesquelles les moyens de l'invention ne génèrent pas de bits de paramètres de disposi- tif d'entrée/sortie, le registre à décalage contient des O dans les positions de bit de plus fort poids correspondantes et il contient les bits du numéro de priorité de dispositif d'entrée/sortie, affectés normalement, dans ses positions de bit de moindre poids Dans de telles conditions, la prio- rité du dispositif d'entrée/sortie est déterminée en utili- santuniquement le numéro de priorité de dispositif d'entrée/ sortie qui est affecté Cependant, pendant des états fonc- tionnels de dispositifs d'entrée/scrtie dans lesquels un 1 est généré pour un ou plusieurs des bits de paramètres, ces bits de paramètres sont lus dans le registre à décalage avant les bits de numéro de priorité de dispositif d'entréel sortie, et ils commandent donc, par eux-mêmes, l'accès au bus de commande Si deux dispositifs d'entrée/sortie, ou plus, ont des bits de paramètres identiques positionnés à 1, et s'il n'existe aucun autre dispositif d'entrée/sortie ayant des bits de paramètres qui indiquent une priorité supérieure, les bits de numérc de priorité de dispositif d'entrée/sortie sont utilisés pour lever l'indétermination. Conformément à l'invention, il existe des moyens qui contrôlent les paquets de données qui se trouvent au moment considéré dans chaque mémoire tampon de paquets de dispositif d'entrée/sortie, et qui identifient le nombre de ces paquets qui ont une longueur prédéterminée, comme par exemple des paquets courts Les paquets courts représentent de façon caractéristique une information qui est plus urgen- te pour le fonctionnement du système que l'information con- tenue dans des paquets plus longs Par exemple, les paquets courts contiennent de façon caractéristique une information d'établissement de voie de transmission ou de commande du système; les paquets plus longs contiennent de façon carac- téristique une information de texte ou de traitement de mots Il est souvent souhaitable que, toutes choses égales par ailleurs, les dispositifs d'entrée/sortie contenant des paquets courts soient desservis avant les dispositifs d'en- trée/sortie contenant des paquets longs Ainsi, les moyens conformes à l'invention identifient et comptent le nombre de paquets courts qui sont introduits dans chaque mémoire tampon de paquets de dispositif d'entrée/sortie et sont lus dans cette mémoire Ces moyens commandent conjointement un compteur dle seuil réversible dont l'état présent représente le nombre de paquets courts qui se trouvent dans la mémoire tampon au moment présent Ce compteur attaque des circuits qui génèrent des bits de paramètres de dispositif d'entrée/ sortie spécifiant que la mémoire tampon du dispositif d'en- trée/sortie contient ( 1) moins de (m) paquets courts, ou 2519-443 ( 2) au moins "ml" paquets courts, ou ( 3) au moins "n" paquets courts, avec n>m Des valeurs caractéristiques pour "ml" et "n" sont respectivement égales à 2 et 5 Ces bits sont appli- qués aux circuits de commande qui les introduisent dans les parties de paramètres de dispositif d'entrée/sortie du regis- tre à décalage. Selon une caractéristique supplémentaire de l'in- vention, chaque dispositif d'entrée/sortie comporte des moyens destinés à compter la durée pendant laquelle le dis- positif d'entrée/sortie attend l'accès au bus après que ce dispositif a pris un certain état opérationnel, comme celui dans lequel les bits d'identification de paquet court ont été positionnés à 1 Ces moyens comprennent un compteur de seuil que l'horloge du système fait avancer périodiquement pendant que le dispositif d'entrée/sortie attend l'accès. Lorsque le compteur a avancé jusqu'à un niveau prédéterminé, il génère un bit qui est introduit dans la partie de paramè- tre du registre à décalage, à titre d'indication du fait que le dispositif d'entrée/sortie a attendu l'accès au bus pen- dant une durée prédéterminée, après la génération d'un bit d'identification de longueur de paquet. Comme précédemment, les bits de registre à déca- lage correspondants de chaque dispositif d'entrée/sortie demandeur sont appliqués simultanément à un bus pendant les périodes de conflit, de façon séquentielle, bit par bit Ces bits comprennent les bits de paramètres de dispositif d'en- trée/sortie ainsi que les bits du numéro de priorité de dis- positif d'entrée/sortie qui est affecté Les valeurs des bits de chaque dispositif d'entrée/sortie qui participent au conflit sont comparées dans un ordre déterminé avec les valeurs des chiffres correspondants présents sur le bus Une unité est retirée du conflit pour l'utilisation du bus si, à l'occasion de n'importe quelle comparaison de chiffres, il apparait un résultat déterminé qui indique qu'un autre dispo- sitif d'entrée/sortie de priorité plus élevée demande l'accès. Dans le mode de réalisation de l'invention qui est décrit, la priorité pour l'accès au bus est basée sur la valeur du nom- bre défini par les bits de paramètres et par les bits de numé- ro de priorité qui se trouvent dans chaque registre à déca- lage de dispositif d'entrée/sortie Dans le mode de réalisa- tion décrit, on utilise un bus de type TTL en configuration OU câblée, dans laquelle un 1 représente l'état de tension bas dominant. Dans un autocommutateur de commutation par paquets, des paquets sont enregistrés dans une mémoire tampon dans les dispositifs d'entrée/sortie Les circuits logiques de con- flit d'utilisation des dispositifs d'entrée/sortie sont en compétition pour accéder aux ressources communes qui com- prennent de façon caractéristique un bus commun de transfert de paquets, qu'on appelle ici un bus de données Un paquet est perdu s'il est transmis vers un dispositif d'entrée/ sortie qui contient déjà un ou plusieurs paquets dans sa mémoire tampon et qui n'a pas suffisamment de place pour enregistrer un autre paquet On peut réduire le taux de perte de paquets en dotant chaque dispositif d'entrée/sor- tie d'une mémoire suffisante pour que le taux de perte de paquets soit acceptable, sur un plan statistique, au niveau de trafic limite de l'autocommutateur L'invention permet de concevoir l'autocommutateur de commutation par paquets d'une manière qui permet d'employer de plus petites mémoires pour donner le même taux de perte de paquets pour un niveau donné du trafic de réseau Inversement, avec une capacité de mémoire fixe, le taux de perte de paquets sera plus faible pour un niveau de trafic donné Du fait que la majeure par- tie du coût et de la complexité de l'autocommutateur réside de façon caractéristique dans la mémoire ou la file d'atten- te aux dispositifs d'entrée/sortie, les circuits logiques de conflit d'utilisation des dispositifs d'entrée/sortie peu- vent être développés considérablement, en procurant néan- moins une diminution du coût et de la complexité du système, du fait que les possibilités de l'invention permettent de réaliser d'importantes réductions de coût et de complexité dans la mémoire L'invention procure des moyens pour rendre l'algorithme d'arbitrage de l'autocommutateur sensible à l'état dynamique des dispositifs d'entrée/sortie, ainsi que des moyens pour modifier, trame par trame, les paramètres auxquels l'algorithme est sensible Ceci est accompli par des moyens insensibles aux défaillances, sans sacrifier la nature répartie des moyens d'arbitrage. La configuration décrite ci-dessus résout le pro- blême de l'art antérieur dans la mesure o elle procure une plus grande souplesse et une sélection plus optimale des dispositifs d'entrée/scrtie pour l'accès à une ressource ou un bus, dans des systèmes dans lesquels un numéro de priori- té fixe, dont la valeur déterminerait par ailleurs le priori- té d'accès au bus, est affecté à chaque dispositif d'entrée/ sortie. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation et en se référant aux dessins annexés sur lesquels: La figure 1 est un schéma synoptique simplifié qui représente les composants d'un système caractéristique dans lequel on peut utiliser l'invention; La figure 2 montre des détails supplémentaires du circuit de dispositif d'entrée/sortie de la figure 1 La figure 3 est un diagramme séquentiel Les figures 4, 5 et 6 montrent les détails du cir- cuit de la logique d'arbitrage du dispositif d'entrée/sortie de la figure 2; et La figure 7, représentée sur la même planche que la figure 3, montre comment on doit disposer mutuellement les figures 4, 5 et 6. La figure 1 représente un système de commutation par paquets dans lequel l'invention est incorporée On voit sur la figure 1 un contrôleur 100, comportant un générateur de polarité 122, des dispositifs d'entrée/scrtie 110-1 à -n, un autocommutateur 107, et un ensemble de bus qui interconnectent le contrôleur 100 et les dispositifs d'en- trée/sortie 110 Ces bus comprennent un bus de paquets 105 qui reçoit les données qui proviennent de la sortie de données 111 de chaque dispositif d'entrée/sortie et qui sont dirigées vers un autre dispositif d'entrée/sortie Un bus de paquets 106 reçoit ces données après leur passage par l'autocommutateur 107 et il les applique à l'entrée 112 de 251944 a chaque dispositif d'entrée/sortie Un bus d'horloge 103 achemine du contrôleur vers les dispositifs d'entrée/sortie les signaux qui sont représentés sur la figure 3 Un bus d'arbitrage 102 reçoit simultanément les bits de priorité correspondants qui sont appliqués séquentiellement par cha- que dispositif d'entrée/scrtie demandeur pendant les pério- des de conflit d'utilisation de bus Un conducteur de pola- rité 101 applique aux dispositifs d'entrée/sortie 110 un potentiel provenant du contrôleur 100, à des instants sélec- ticnnés, afin que ces dispositifs appliquent au bus 102 l'inverse de tout bit du numéro de priorité qui leur est affecté. Le bus de validation/invalidation 108 comprend un conducteur unique allant à chaque dispositif d'entrée/sortie 14 et ce conducteur s'étend du contrôleur 100 vers chaque dispo- sitif d'entrée/sortie 110 Lorsque ce bus est placé à l'état actif, il met hors service le dispositif d'entrée/sortie associé et il lui interdit l'accès au bus d'arbitrage 102 et aux bus de paquets 105 et 106 Le bus de masque 104 consiste en un conducteur commun allant vers tous les dispositifs d'entrée/sortie, et il s'étend du contrôleur 100 vers les dispositifs d'entrée/sortie Lorsque ce bus est placé à l'état actif, il conduit à négliger une combinaison quelcon- que des bits de paramètres de dispositif d'entrée/sortie, pendant une période de conflit, de façon que l'accès au bus soit accordé sur la base des bits de paramètres restants, s'il y en a, et du numéro de priorité qui est affecté à cha- que dispositif d'entrée/sortie. Le processeur de données 120-1 et le contrôleur de terminaux 120-n, associé aux terminaux 121, constituent des exemples du type de ressources que peuvent desservir les dis- positifs d'entrée/sortie Comme il est caractéristique dans la commutation par paquets, un dispositif d'entrée/sortie émetteur qui obtient l'accès au bus de paquets 105, émet sur le bus de paquets 105 n'importe quelles données désirées et ces données transitent par l'autocommutateur 107 et le bus de paquets 106 pour être appliquées à l'entrée 112 du dispo- sitif d'entrée/sortie vers lequel l'information est dirigée. La figure 2 montre des détails supplémentaires des dispositifs d'entrée/eortie 110 de la figure 1 Chaque dispo- sitif d'entrée/sortie comprend une interface d'entrée/sortie , une interface de bus d'entrée 210 et une interface de bus de sortie 220 L'interface de bus d'entrée 210 comprend un circuit logique d'arbitrage 218 et une mémoire tampon 213 qui applique des données au bus de paquets 105 L'interface 210 comprend en outre une mémoire premier entré-premier sorti 211, un détecteur de longueur de paquet 205 et un contrôleur de mémoire premier entré-premier sorti, 214 La mémoire pre- mier entré-premier sorti 210 reçoit de l'information sous forme de paquets à partir de l'interface 200 et elle l'enre- gistre temporairement jusqu'à ce qu'elle soit lue et dirigée vers le bus de paquets 105 par l'intermédiaire de la mémoire tampon Le détecteur de longueur de paquet comprend des compteurs et des éléments analogues destinés à contr 8 ler la longueur de chaque paquet qui est reçu par la mémoire pre- mier entré-premier sorti 211 et qui est lu dans cette mémoire. Le détecteur 205 contr 8 le le nombre de paquets dont la lon- gueur est inférieure ou supérieure à une longueur prédéter- minée qui se trouvent dans la mémoire premier entré-premier sorti au moment considéré et, au moyen de conducteurs 208 et 209, il transmet cette information au circuit logique d'arbi- trage 218 qui utilise à son tour cette information en tant que bits de paramètres de dispositif d'entrée/sortie Le contrôleur de mémoire premier entré-premier sorti 214 reçoit par la ligne 212 l'information qui provient de la mémoire premier entré-premier sorti 211, et cette information com- prend une information de longueur de paquet ainsi que des bits qui spécifient si la mémoire premier entré-premier sorti est au moins à demipleine ou pleine au moment considéré Le contrôleur de mémoire premier entré-premier sorti transmet cette information par les lignes 206 et 207 au circuit d'arbitrage 218 qui l'utilise en tant que bits de paramètres supplémentaires dans un but de résolution de conflit. L'interface de bus de sortie 220 contient les cir- cuits par lesquels le dispositif d'entrée/sortie reçoit l'information qui provient du bus de paquets 106 Ces cir- cuits comprennent une mémoire tampon 221, une mémoire premier entrépremier sorti 227, un contrôleur de mémoire premier entré-premier sorti, 225, et un circuit de reconnaissance de paquet 223. De façon caractéristique, le processeur de données qui est desservi par le dispositif d'entrée/sortie de la figure 2 applique sur la ligne 116-1 un paquet d'informa- tion à émettre vers un autre dispositif d'entrée/sortie, et ce paquet transite par l'interface d'entrée/sortie 200 et la ligne 201 vers la mémoire premier entré-premier sorti 211. Le contreleur de mémoire premier entré-premier sorti 214 détecte la réception d'un paquet complet par la mémoire pre- mier entré-premier sorti 211, et il émet une demande d'accès au bus vers le circuit logique d'arbitrage 218 qui tente alors pendant'l'intervalle de conflit d'utilisation ou d'arbitrage suivant d'obtenir l'accès au bus 105 pour le dis- positif d'entrée/sortie Lorsque cet accès est obtenu, le contrôleur de mémoire premier entré-premier sorti 214 comman- de la mémoire premier entré-premier sorti 211 de façon qu'elle applique le paquet d'information qu'elle contientau bus de paquets 105, par l'intermédiaire de la mémoire tampon 213 Cette information comprend une information d'en-tête qui identifie le dispositif d'entrée/sortie vers lequel le paquet est émis Après être passée par l'autocommutateur 107 de la figure 1, l'information est appliquée au bus de paquets 106 par la ligne 112 du dispositif d'entrée/sortie récepteur, et par sa mémoire tampon 221 à sa mémoire premier entré-premier sorti 227 et à son circuit de reconnaissance de paquet 223. L'élément 223 détecte le fait que l'information qui se trouve maintenant dans la mémoire premier entré-premier sorti 227 est effectivement destinée à ce dispositif d'entrée/sortie, puis, au moyen du contrôleur de mémoire premier entré- premier sorti 225, il commande la mémoire premier entré- premier sorti 227 de façon qu'elle émette l'information vers le dispositif desservi par le dispositif d'entrée/sortie récepteur, par l'intermédiaire de la ligne 202, de l'interfa- ce d' entrée/sortie 201 et de la ligne 117. La figure 3 montre les formes des signaux d'horloge et de commande quisont appliqués aux dispositifs d'entrée/ sortie par le bus d'horloge 103 Le signal du haut est une impulsion de trame positive et identifie le début de chaque trame Un intervalle de conflit d'utilisation de bus commence avec Chaque impulsion de trame Cette trame est aussi longue qu'il est nécessaire pour transmettre un paquet complet. L'opération logique de conflit d'utilisation de bus et la transmission d'un paquet peuvent avoir lieu simultanément pendant chaque trame, et le dispositif d'entrée/sortie qui sort vainqueur d'un cycle de conflit d'utilisation commande le bus de paquets 105 pendant la trame suivante Le signal du bas est le signal d'horloge de bit et on l'utilise pour un certain nombre d'opérations de commande pendant l'intervalle de conflit d'utilisation ou d'arbitrage. Les détails du circuit logique de conflit 218 de la figure 2 sont représentés sur les figures 4, 5 et 6, dis- posées de la manière indiquée par la figure 7 Un registre à décalage 500, à entrée en parallèle et sortie en série, reçoit et enregistre les bits qui sont émis vers le bus d'arbitrage 102 pendant la période de conflit Le registre à décalage reçoit de l'élément 527 les bits de numéro de priorité affecté pour le dispositif d'entrée/sortie, et cet élément est câblé de façon à enregistrer ces bits Le regis- tre à décalage reçoit les divers bits de paramètres de dis- positifs d'entrée/sortie à partir des bascules et d'autres circuits représentés immédiatement au-dessous du registre à décalage sur la figure 5. La ligne 524 applique un 1 en tant que signal d'état plein de la mémoire tampon premier entré-premier sorti, à la position de bit de plus fort poids du registre à déca- lage La ligne 522 applique un 1 en tant que signal d'état au moins à demiplein à la seconde position de bit par ordre de poids décroissant, 2 SB Les lignes 531 et 536 appliquent une information de longueur de paquet aux troisième et qua- trième positions de bit du registre, par ordre de poids décroissant La ligne 546 applique à la cinquième position de'bit, par ordre de poids décroissant,( 5 SB) un signal qui indique que le dispositif d'entrée/sortie a attendu l'accès au bus pendant au moins un temps prédéterminé, après que certains événements de qualification du dispositif d'entrée/ sortie se sont produits La ligne 423 applique un signal représentant un bit d'instantané à la sixième position de bit, par ordre de poids décroissant. Lamémoire premier entré-premier sorti 211 qui apparait sur la figure 2 est représentée de façon plus détaillée sur la figure 6 et elle comprend une mémoire tam-? pon d'entrée 600, une mémoire tampon premier entré-premier sorti 602 et une mémoire tampon de sortie 604 Le détecteur de longueur de paquet 205 est également représenté de façon plus détaillée sur la figure 6 Comme on le décrira par la suite, ce circuit reconnaît la réception par la mémoire tam- pon 600 et l'émission par la mémoire tampon 604 de paquets de longueur inférieure ou égale à des longueurs prédétermi- nées, et il applique cette information au compteur réversi- ble 620 Le contenu du compteur à n'importe quel instant spécifie le nombre de paquets de longueur inférieure ou éga- le à la longueur prédéterminée qui se trouvent au moment présent dans la mémoire tampon 602 L'état du compteur 620 est contr 8 lé par le traducteur 625, pour commander le posi- tionnement des bascules 628 et 629 L'information représen- tant l'état de ces bascules est transmise par les lignes 208 et 209 pour commander les bascules 530 et 535 La sortie de ces bascules applique à son tour une information de paramètre de dispositif d'affichage correspondante au registre à déca- lage. Des paquets de données qu'un dispositif d'entrée/ sortie reçoit à partir du dispositif 120 qu'il dessert entrent dans la mémoire tampon d'entrée 600 de la mémoire premier entré-premier sorti 211, à partir de l'interface d'entrée/sortie 200 sur la ligne 201 Le contrôleur de mémoire premier entré-premier sorti 214 émet un signal sur la ligne 215 pour faire passer un paquet de données de la mémoire tampon d'entrée 600 vers la mémoire tampon premier entré-premier sorti 602, sur la ligne 601, et de la mémoire tampon d'entrée 600 vers le détecteur de début et de fin, 610, sur la ligne 203 Le détecteur de début et de fin 610 détecte les limites des paquets en décodant les codes spéciaux d'enveloppe de paquet qui sont associés à chaque paquet Les données de limites de paquet sont transmises au compteur en sens croissant de définition de seuil, 612, par la ligne 611 Le compteur en sens croissant de définition de seuil 612 reçoit des impulsions d'horloge et détermine si chaque paquet est un paquet court ou un paquet long, en comptant le nombre de cycles'd'horloge contenus entre les limites de paquet qui sont déterminées par le détecteur de début et de fin 610, et en comparant ce compte à un paramè- tre de longueur de paquet prédéterminé Lorsque le compteur en sens croissant de définition de seuil 612 détecte un paquet d'une longueur prédéterminée, comme un paquet court, il applique une impulsion au compteur réversible 620, par la ligne 613 Cette impulsion incrémente le compteur réversible 620 qui, en association avec le compteur 617, conserve un compte du nombre de paquets courts dans la mémoire tampon premier entré-premier sorti 602 Le compteur réversible 620 transmet les données de compte de nombre de paquets courts au traducteur de paquet de qualification, 625, par la ligne 621 Le traducteur de paquet de qualification 625 décode les données de compte de nombre de paquets courts pour déterminer combien la mémoire tampon premier entré-premier sorti 602 contient de paquets courts au moment considéré Si par exem- ple la mémoire tampon premier entré-premier sorti 602 con- tient 2 paquets courts, ou plus, le traducteur de paquet de qualification 625 émet sur la ligne 626 une impulsion qui est destinée à positionner la bascule RS 628 Si la mémoire tampon premier entré-premier sorti 602 contient cinq paquets courts, ou plus, le traducteur de paquet de qualification 625 émet une impulsion positive sur les lignes 626 et 627 pour positionner les bascules RS 628 et 629 Ces bascules positionnent à leur tour les bascules 530 et 535. * Lorsque l'accès au bus est accordé au dispositif d'entrée/sortie, le contrôleur de mémoire premier entré- premier sorti 214 émet un signal sur la ligne 215 pour transmettre un paquet de données de la mémoire tampon premier entré-premier sorti 602 vers la mémoire tampon de sortie 604, sur la ligne 603, et vers le détecteur de début et de fin 615, sur la ligne 204 Le détecteur de début et de fin 615 trouve les limites du paquet en décodant les codes spéciaux d'enveloppe de paquet qui sont associés à chaque paquet Les données de limites de paquet sont trans- mises par la ligne 616 au compteur en sens croissant de définition de seuil, 617 Le compteur en sens croissant de définition de seuil 617 détermine si le paquet est d'une longueur prédéterminée, comme par exemple un paquet court, en comptant le nombre de cycles d'horloge entre les limites du paquet trouvées par le détecteur de début et de fin 615, et en comparant ce compte à un paramètre de longueur de paquet prédéterminé Lorsque le compteur en sens croissant de définition de seuil 617 détecte un paquet court, par exemple, il applique une impulsion au compteur réversible 620 par la ligne 618 Cette impulsion décrémente le compteur réversible 620 pour conserver un compte du nombre de paquets courts dans la mémoire tampon premier entré-premier sorti 602 Le compteur réversible 620 transmet les données de compte de nombre de paquets courts par la ligne 621 au traducteur de paquet de qualification 625 qui, comme on l'a déjà indiqué, décode les données de compte de nombre de paquets courts pour déterminer le nombre de paquets courts qui sont enregistrés au moment considéré dans la mémoire tampon premier entrée-premier sorti 602 Si la mémoire tam- pon premier entré-premier sorti 602 contient moins de deux paquets courts, le traducteur de paquet de qualification 625 émet une impulsion positive sur la ligne 630 pour res- taurer la bascule RS 628 Si la mémoire tampon premier entré- premier sorti 602 contient moins de 5 paquets courts, le traducteur de paquet de qualification 625 émet une impulsion positive sur la ligne 631 pour restaurer la bascule RS 629. Les signaux des sorties Q de ces bascules RS sont transmis au circuit logique d'arbitrage 218 par les lignes 208 et 209 Un état haut sur la sortie Q de la bascule RS 629 indique au circuit logique d'arbitrage 218 qu'il y a au moins 5 paquets courts enregistrés dans la mémoire tampon premier entré-premier sorti 602 Un état haut sur la sortie Q de la bascule RS 628 indique au circuit logique d'arbitra- ge 218 qu'il-y a au moins deux paquets courts enregistrés dans la mémoire tampon premier entré-premier sorti 602 Si les sorties Q des bascules RS 628 et 629 sont toutes deux à l'état bas, il y a moins de 2 paquets courts dans la mémoire tampon premier entré-premier sorti 602. L'information qui est émise par la ligne 212 vers le contrôleur de mémoire premier entré-premier sorti 214 comprend une information d'occupation qui indique si la mémoire tampon 602 est pleine, au moins à demi-pleine ou moins qu'à demi-pleine. Le bus d'horloge 103 transmet les signaux d'horlo- ge de bit et HORLOGE DE TRAME vers le circuit logique d'arbi- trage de dispositif d'entrée/sortie, 218, par la ligne 115-1. Le signal d'horloge de bit transite par le circuit logique d'arbitrage de dispositif d'entrée/sortie, 218, sur la ligne 425, et le signal HORLOGE DE TRAME est transmis sur la ligne 426 Les relations entre ces deux signaux d'horloge sont représentées sur les diagrammes séquentiels de la figure 3. Lorsque la mémoire tampon premier entré-premier sorti 602 est pleine, le signal PLEIN passe à l'état haut et il est transmis sur la ligne 207 du contrôleur de mémoire premier entré-premier sorti 214 vers l'entrée D de la bascu- le de type D 523 La transition vers l'état haut du signal HORLOGE DE TRAME suivant sur l'entrée CLK de la bascule de type D 523 positionne la bascule et fait passer sa sortie Q à l'état haut Ce signal de la sortie Q est transmis à l'entrée MSB (bit de fort poids) du registre à décalage 500, sur la ligne 524. Lorsque la mémoire tampon premier entré-premier sorti 602 est au moins à demi-pleine, le signal DEMI-PLEIN provenant du contrôleur de mémoire premier entré-premier sorti 214 passe à l'état haut et il est transmis sur la ligne 206 vers l'entrée D de la bascule de type D 521 et vers l'entrée inférieure de la porte OU 540 Ce signal à l'état haut sur l'entrée de la porte OU 540 fait passer sa sortie à l'état haut Le signal de sortie à l'état haut de la porte OU 540 valide partiellement la porte ET 542 par la ligne 541 La transition vers l'état haut du signal HORLOGE DE TRAME suivant sur l'entrée CLK de la bascule de type D 521 positicnne la bascule et fait passer sa sortie Q à l'état haut Le signal de la sortie Q de la bascule D 521 est transmis à l'entrée 2 SB du registre à décalage 500, par la ligne 522. Lorsque plus de cinq paquets courts sont détectés par le détecteur de longueur de paquet 205, un signal à l'état haut est appliqué à l'entrée D de la bascule de type D 530 par la ligne 208 A la transition suivante vers l'état haut de l'impulsion HORLOGE DE TRAME sur l'entrée CLK de la bascule de type D 530, la bascule est positionnée, ce qui fait passer sa sortie Q à l'état haut Le signal de la sortie Q de la bascule de type D 530 est appliqué à l'entrée 35 B du registre à décalage 500, par la ligne 531 Lorsque le détec- teur de longueur de paquet 205 détecte au moins 2 paquets courts, un signal à l'état haut est appliqué sur l'entrée D de la bascule de type D 535 et à la porte OU 540, par la ligne 209 Ce signal passe par la porte 540 pour être appli- qué sur une entrée de la porte ET 542 A la transition sui- vante vers l'état haut de l'impulsion HORLOGE DE TRAME sur l'entrée CLK de, la bascule de type D 535, la bascule est positionnée et sa sortie Q passe à l'état haut Le signal de la sortie Q de la bascule de type D 535 est appliqué à l'entrée 4 SB du registre à décalage 500, par la ligne 536. La transition positive de la première impulsion HORLOGE DE TRAME qui est reçue après le passage à l'état haut de la sortie de la porte OU 540 valide la porte ET 542 pour l'application d'un signal à l'état haut sur l'entrée CLK du compteur de définition de seuil 543 Le compteur de définition de seuil 543 compte chaque impulsion de trame reçue après le passage à l'état haut de la ligne 206 ou de la, ligne 209 Le compte du compteur de définition de seuil 543 avance d'une unité sous l'effet du signal de sortie à l'état haut qui provient de la porte ET 542 Lorsque le compte atteint un seuil fixé à l'avance, son signal de sor- tie CNT>N passe à l'état haut Ce signal de sortie est appliqué à l'entrée D de la bascule de type D 545 par la ligne 544 La bascule de type D 545 est alors positionnée par la transition vers l'état haut de l'impulsion HORLOGE DE TRAME suivante, sur son entrée CLK Ceci fait passer sa sor- tie Q à l'état haut Le signal de la sortie Q de la bascule 545 est appliqué à l'entrée 5 SB du registre à décalage 500 par la ligne 546. La porte ET 550 reçoit l'un de ses deux signaux d'entrée de la porte 540 par la ligne 541 L'autre signal d'entrée est l'impulsion HORLOGE DE TRAME transmise par la ligne 426 La porte 550 a pour fonction de restaurer le compteur de définition de seuil 543 par la ligne 551, lorsque l'impulsion de trame suivante apparait après le passage de la sortie de la porte 540 à l'état bas La porte 540 passe à l'état bas lorsqu'il n'y a ni un état haut représentant un bit d'état au moins à demi-plein, sur la ligne 206, ni un bit de compte de paquet court à l'état haut sur la ligne 209 Du fait que l'entrée de la porte 550 qui reçoit le signal provenant de la porte 540 est inversée, un signal à l'état bas sur la ligne 541 provoque la transmis- sion de 1 ' impulsion de trame par la porte 550 vers le compteur de définition de seuil 543, ce qui entraîne la res- tauration du compteur (sa sortie passe à l'état bas) Lorsque la sortie du compteur de définition de seuil 543 passe à l'état bas, cet état bas est introduit dans la bascule 545 sur l'impulsion de trame suivante, après celle qui a restau- ré le compteur de définition de seuil 543 Ceci fait passer à l'état bas le signal 5 SB qui est appliqué au registre à décalage 500 Le compteur de définition de seuil 543 et la bascule 545 demeurent tous deux dans l'état de sortie bas jusqu'à l'apparition de l'une au moins des deux conditions qui permettent à la porte 540 de produire un signal de sortie à l'état haut. On trouvera ci-après la description du circuit de la figure 4 qui permet à un dispositif d'entrée/sortie de positionner son bit d'instantané pour définir un instant d'instantané chaque fois qu'aucun autre dispositif d'entrée/ sortie n'applique un 1 en tant que bit d'instantané (SSB) au bus d'arbitrage 102 A la mise sous tension initiale d'un dis- positif d'entrée/sortie, les bascules 410, 412, 418, 421 et 422 sont toutes restaurées par le signal RESTAURATION GENE- RALE qui est appliqué par la ligne 416 sur leurs entrées CLR respectives Lorsque ces bascules sont dans un état res- tauré, leurs sorties Q respectives sont toutes à l'état bas. Un signal DEMANDE EN ATTENTE, à l'état haut, est transmis par la ligne 216 du contrôleur de mémoire premier entré-premier sorti 214 vers une entrée de la porte NON-ET 430 et une entrée de la porte ET 417 lorsque le dispositif d'entrée/sortie demande l'accès au bus La transition vers l'état haut de l'impulsion HORLOGE DE TRAME suivante est appliquée à l'autre entrée de la porte NON-ET 430 Ceci fait passer sa sortie à l'état bas Le signal de sortie à l'état bas de la porte NON-ET 430 est transmis à l'entrée de prépositionnement de la bascule de type D 410 et à l'entrée de positionnement de la bascule RS 412, par la ligne 431 Ceci positionne les bascules et fait passer leurs sorties Q à l'état haut Ceci permet au dispositif d'entrée/sortie de commencer l'application au bus d'arbitra- ge 102 des bits présents dans le registre à décalage 500. Le compteur 514, fonctionnant en diviseur par 6, compte les impulsions d'horloge de bit qui sont appliquées sur son entrée CLK par la ligne 425 après l'application de chaque impulsion de trame sur son entrée R Lorsque 5 impulsions d'horloge de bit ont été comptées, le compteur 514, fonctionnant en diviseur par 6, transmet la sixième impulsion d'horloge de bit de sa sortie Q vers l'entrée CLK de la bascule de type D 418 par la ligne 519 Les bits que la porte 406 applique au bus d'arbitrage 102 sont transmis du bus 102 vers l'entrée de la porte 417 par la ligne 114-1 Du fait que la bascule de type D 418 ne reçoit en tant que signal d'horloge que la sixième impulsion d'horloge de bit émise par le compteur 514, fonctionnant en diviseur par 6, la sortie Q de la bascule n'est positionnée à l'état haut que si la sortie de la porte ET 417 est à l'état haut à ce moment La sortie de la porte ET 417 n'est à l'état haut à l'instant de la sixième impulsion d'horloge de bit que si aucun 1 (états bas associés par une fonction OU câblée) n'est appliqué au moment considéré en tant que bit d'instan- tané au bus d'arbitrage 102 par des circuits de dispositifs d'entrée/sortie demandant l'accès Le signal de la sortie Q de la bascule 418 positionnée est transmis à l'entrée de positionnement de la bascule RS 422 par la ligne 419, pour positionner sa sortie Q à l'état haut Ce signal de sortie à l'état haut est transmis à l'entrée SSB du registre à décalage 500 par la ligne 423 Le bit d'instantané est alors chargé dans le registre à décalage 500 par la transition vers l'état bas de l'impulsion HORLOGE DE TRAME suivante. Pour que le front montant de l'impulsion que génère le compteur 514, fonctionnant en diviseur par 6, introduise correctement le bit d'instantané dans la bascule 418, il faut veiller à ce que, pour la combinaison particulière de composants qui est choisie, le signal d'instantané soit encore stable sur l'entrée D de la bascule 418 lorsque l'impulsion d'horloge arrive du compteur 514 Une condition d'indétermination potentielle existe ici du fait que le front montant de l'horloge de bit sous l'effet duquel la logique d'arbitrage place le bit SSB sur le bus d'arbitrage 102, constitue également le signal d'horloge pour le compteur 514 Dans la plupart des réalisations, une analyse des caractéristiques temporelles dans le cas le plus défavo- rable montrerait que le retard produit par la combinaison des retards occasionnés par le registre à décalage 500, la porte 404, la porte d'attaque de bus 406, la capacité du bus d'arbitrage 502 et la porte 417, est très supérieur au retard dans le compteur 514, ce qui fait qu'il n'y a aucune condition d'indétermination Si pour un choix particulier de composants logiques un problème d'indétermination existe, on peut intercaler un élément de retard entre la porte 417 et l'entrée D de la bascule 418 pour éliminer le problème. La porte 409 détecte les discordances entre le bit que chaque dispositif d'entrée/sortie applique sur le bus et la réunion logique des valeursde bit du bus, lorsque chaque bit est appliqué Une discordance est détec- tée lorsqu'un dispositif d'entrée/sortie applique un O au bus 102 à un moment auquel un autre dispositif d'entrée/ sortie applique un 1. Un dispositif d'entrée/sortie gagne l'accès au bus de paquets 105 lorsque la porte OU-EXCLUSIF ne détecte pas de condition de discordance lorsque le contenu du registre à décalage 500 est lu et appliqué au bus 102 Les sorties Q des bascules 410 et 412 demeurent à ce moment à l'état haut et le signal de la sortie Q à l'état haut de la bascule RS 412 est appliqué à l'entrée D de la bascule de type D 421, par la ligne 413 La transition vers l'état haut de l'impul- sicn HORLOGE DE TRAME suivante positionne à l'état haut la sortie Q de la bascule de type D 421 Le signal de la sortie Q de la bascule de type D 421 est transmis sur la ligne 217 en tant que signal DISPOSITIF SELECTIONNE Le signal DISPO- SITIF SELECTIONNE est appliqué à l'entrée de restauration de la bascule RS 422, pour positionner sa sortie Q à l'état bas Ce signal de la sortie Q de la bascule RS 422 est transmis en tant que O à l'entrée SSB du registre à décalage 500 L'impulsion HORLOGE DE TRAME est transmise à l'entrée CHARGEMENT du registre à décalage 500 par la ligne 426. lorsque l'impulsion HORLOGE DE TRAME passe à l'état bas, les divers bits qui apparaissent sur les lignes d'entrée du registre à décalage 500 sont chargés en parallèle dans le registre à décalage Ces bits représentent les sorties Q des bascules 523, 521, 530, 535, 545, le bit d'instantané, sur la ligne 423, et le numéro de dispositif d'entrée/sortie affecté, provenant de l'élément câblé 527 qui définit le numéro de dispositif d'entrée/sortie Les bits sont ensuite décalés en série hors du registre à décalage 500 par l'hor- loge de bit qui est appliquéeà l'entrée DECALAGE du registre à décalage, par la ligne 425 Un bit est décalé hors du registre à décalage 500 sous l'effet de chaque transition positive de l'horloge de bit Le bit de plus fort poids MSB est décalé en premier hors du registre, et il est suivi par les bits 2 SB, 3 SB, LSB, daxps cet ordre, qui passent du registre à décalage 500 vers la porte OU-EXCLUSIF 404, par la ligne 501 Les bits lus dans le registre à décalage 500 sont traités par la porte OU-EXCLUSIF 404 et ils sont trans- mis à la porte NON-ET à 3 entrées 406, comme il est expliqué ci-après. Le compteur 433, fonctionnant en diviseur par 6, et la bascule RS 435 permettent à un signal à l'état bas présent sur le bus de masque 104 de masquer sélectivement les seuls bits de paramètres, c'est-à-dire les bits d'occu- pation de dispositifs d'entrée/sortie, les bits de longueur de paquet, le bit provenant du compteur 543 et le bit d'ins- tantané (bits MSB SSB), de façon que l'accès au bus puisse alors être commandé par ceux de ces bits qui ne sont pas masqués et par les bits provenant de l'élément 527 Le compteur 433 empêche le masquage des bits de numéro de dispo- sitif d'entrée/sortie qui proviennent de l'élément 527, afin que le numéro de dispositif d'entrée/sortie affecté soit toujours disponible pendant un cycle d'arbitrage Le compteur 433 permet également à un signal à l'état haut sur le bus de polarité 101 d'inverser uniquement les bits de numéro de dispositif d'entrée/sortie affecté qui sont lus dans le registre 500 et appliqués au bus d'arbitrage 502 Ceci empêche l'inversion des bits MSB SSB. Le compteur 433, fonctionnant en diviseur par 6, et la bascule RS 435 sont restaurés lorsque l'impulsion HORLOGE DE TRAME est appliquée à leurs entrées de restaura- tion au moment o la ligne 426 passe à l'état haut, ce qui fait passer leurs sorties Q à l'état bas Pendant la lecture des bits MSB SSB dans le registre à décalage 500, le signal de la sortie Q à l'état bas de la bascule RS 435 est transmis à la porte NON-OU 437 Ceci valide partiellement la porte 437, ce qui fait qu'elle peut inverser un signal à l'état bas qui provient du bus de masque 104 par la ligne 118-1 Un signal de bus de masque à l'état bas qui est reçu est ensuite transmis sous la forme d'un état haut de la porte NON-OU 437 vers la porte OU 440, par la ligne 438. Cet état haut empêche la restauration de la bascule 410 pen- dant la réception des bits de paramètres (MSB SSB), comme on le décrira ultérieurement Un signal du bus de masque à l'état haut est inversé et transmis sous la forme d'un état bas de la porte NON-OU 437 vers la porte OU 440, par la ligne 438 Cet état bas autorise la restauration de la bascule 410 en cas de détection d'une discordance par la porte 409 Ceci permet d'ignorer une combinaison quelconque de bits de paramètres dans le cycle de conflit, mais ces bits sont toujours placés sur le bus d'arbitrage 102, de façon que des moyens destinés à recueillir des données sta- tistiques sur le fonctionnement du réseau (comme la fréquen- ce de la condition consistant dans l'état plein d'au moins un dispositif d'entrée/sortie) ne doivent surveiller que le bus d'arbitrage 102, Le signal de la sortie Q à l'état bas de la bascu- le RS 435 est également transmis par la ligne 436 à une entrée de la porte ET 402 Ce signal à l'état bas invalide la porte ET 402 et force sa sortie à l'état bas Ceci empe- che l'inversion des bits de paramètres par le bus de pola- rité 101 Le signal de sortie à l'état bas de la porte ET 402 est appliqué par la ligne 403 à une entrée de la porte OU-EXCLUSIF 404 Les bits de paramètres qui sont lus dans le registre à décalage 500 sont transmis par la ligne 501 vers l'autre entrée de la porte OU-EXCLUSIF 404 Si le bit qui provient du registre à décalage 500 est à l'état haut, le signal de sortie de la porte OU-EXCLUSIF 404 est à l'état haut, et si le bit provenant du registre à décalage 500 est à l'état bas, le signal de sortie de la porte OU- EXCLUSIF 404 est à l'état bas Ainsi, lorsque l'entrée supérieure de la porte OU-EXCLUSIF 404 est maintenue à l'état bas, les bits qui sont introduits à partir du regis- tre à décalage 500 ne sont pas inversés et sont transmis par la porte OUEXCLUSIF 404 vers l'entrée centrale de la porte NON-ET à 3 entrées 406 et Vers l'entrée inférieure de la porte OU-EXCLUSIF 409, sur la ligne 405. Lorsque chaque bit de paramètre est lu dans le registre à décalage 500 sous l'effet de l'horloge de bit, cette dernière incrémente également le compteur 433, fonc- tionnant en diviseur par-6 Lorsque 5 impulsions d'horloge de bit ont été comptées, les 5 premiers bits (MSB 55 B) ont été décalés hors du registre à décalage 500, et le compteur 433, fonctionnant en diviseur par 6, positionne sa sortie à l'état haut à la réception de l'impulsion d'horloge CLK suivante qui correspond au bit SSB Ce signal à l'état haut est transmis à l'entrée S de la bascule RS 435 par la ligne 434, pour positionner à l'état haut la sortie Q de la bascule Le signal de la sortie Q de la bascule RS 435 est transmis à la porte NON-OU 437 et à la porte ET 402 Le signal d'entrée à l'état haut appliqué à la porte NON-OU 437 force sa sortie à l'état bas Le signal de sortie à l'état bas de la porte NON-OU 437 est transmis par la ligne 438 à la porte OU 440 Ceci empêche qu'un signal du bus de masque à l'état bas masque les bits de numéro de priorité de dispo- sitif d'entrée/sortie affecté, du fait qu'un état bas sur l'entrée de la porte 437 ne peut pas faire passer la sortie de la porte à l'état haut Le signal à l'état haut qui pro- vient'de la bascule RS 435 et qui est appliqué à la porte ET 402 valide partiellement cette porte Ceci permet à un signal d'inversion de polarité (un état haut) d'être trans- mis du bus de polarité 101 vers la porte OU-EXCLUSIF 404, par l'intermédiaire de la porte ET 402. On utilise le signal d'inversion de polarité pro- venant du bus de polarité 101 par la ligne 113-1 pour inver- ser sélectivement les bits de numéro de dispositif d'entrée/ sortie affecté qui sont lus dans le dispositif d'entrée/ sortie et appliqués au bus d'arbitrage 102 par la ligne 114-1 Un signal de polarité à l'état bas transmet le bit de numéro de dispositif d'entrée/sortie non inversé au bus d'arbitrage 102; un signal de polarité à l'état haut transmet au bus d'arbitrage 102 un bit de numéro de disposi- tif d'entrée/sortie inversé Les bits de numéro de disposi- tif d'entrée/sortie sont commandés sélectivement par le signal de polarité qui est appliqué à la porte OU-EXCLUSIF 404 par la ligne 113-1, comme il est expliqué ci-après. Si le signal de polarité et le bit de numéro de dispositif d'entrée/sortie qui sont présentés à la porte OU-EXCLUSIF 404 sont tous deux à l'état haut ou tous deux à l'état bas, le signal de sortie de la porte OU-EXCLUSIF 404 est à l'état bas Si le signal de polarité et le bit de numéro de dispositif d'entrée/sortie qui sont présentés à la porte OU- EXCLUSIF 404 sont différents (l'un à l'état haut et l'autre à l'état bas), le signal de sortie de la porte OU-EXCLUSIF 404 est à l'état haut En d'autres termes, en présence d'un signal de polarité à l'état bas, un bit de numéro de dispositif d'entrée/sortie affecté est transmis inchangé par la perte OU-EXCLUSIF 404, tandis qu'en présence d'un signal de polarité à l'état haut, la porte OU-EXCLUSIF 404 transmet un bit de numéro de dispositif d'entrée/sortie inversé Ces bits présents à la sortie de la porte OU- EXCLUSIF 404 sont inversés par la porte NON-ET à 3 entrées 406 qui est validée, et ils sont appliqués au bus d'arbitra- ge 102 Les bits qui proviennent de la porte OU-EXCLUSIF 404 sont également appliqués à la porte OU-EXCLUSIF 409. On va maintenant décrire comment sont validées les entrées de gauche et de droite de la porte NON-ET à 3 entrées 406 L'entrée D de la bascule de type D 442 est à l'état haut lorsque le fontr 8 leur transmet un signal VALIDA- TION DE DISPOSITIF par la ligne 119-1 Le transition vers l'état haut de l'impulsion HORLOGE DE TRAME suivante posi- tionne la bascule, ce qui fait passer sa sortie Q à l'état haut Le signal de la sortie Q de la bascule de type D 442 est appliqué à l'entrée de gauche de la porte ET 406 par la ligne 443 La bascule de type D 442 demeure positionnée (elle maintient sa sortie Q à l'état haut) à moins qu'un signal INVALIDATION DE DISPOSITIF à l'état bas soit appliqué à partir du contrôleur à l'entrée D de la bascule, pour invalider ce dispositif d'entrée/sortie et pour l'empêcher de demander l'accès au bus. Lorsque ce dispositif d'entrée/sortie demande l'accès au bus, le contrôleur de mémoire premier entré- premier sorti 214 positionne à l'état haut le signal DEMANDE EN ATTENTE 216 Ce signal DEMANDE EN ATTENTE est transmis à l'entrée inférieure de la perte ET 417 et à l'entrée de droi- te de la porte NON-ET 430, par la ligne 216 Ceci valide ces deux portes Lorsque l'impulsion HORLOGE DE TRAME suivante passe à l'état haut, la sortie de la porte NON-ET 430 passe à l'état bas Ce signal de sortie à l'état bas de la porte NON-ET 430 est applqiué à l'entrée de prépositionnement, active à l'état bas, de la bascule de type D 410 et à l'en- trée de positionnement, active à l'état basde la bascule RS 412, par la ligne 431 Ce signal d'entrée à l'état bas posi- tionne les deux bascules, ce qui fait passer leurs sorties Q à l'état haut Le signal de la sortie Q de la bascule RS 412 est transmis à l'entrée de droite de la porte NON-ET 406 et à l'entrée D de la bascule de type D 421, par la ligne 413. Les bits que la porte 404 transmet par la ligne 405 à l'entrée du milieu de la porte NON-ET à 3 entrées 406, qui est validée, sont inversés par cette porte et sont transmis par la ligne 407 au bus d'arbitrage 102, en tant que bits de priorité. Lorsque les bits de priorité sont transmis de la porte OU-EXCLUSIF 404 vers la porte NON-ET à 3 entrées 406, ils sont également transmis par la ligne 405 vers la porte OU-EXCLUSIF 409 La réunion logique des bits de priorité qui sont placés sur le bus d'arbitrage 102 par tous les dis- positifs d'entrée/sortie demandeurs (y compris le dispositif considéré) est transmise du bus d'arbitrage 102 à la porte OU-EXCLUSIF 409 Du fait que les bits de priorité que le dispositif d'entrée/sortie considéré applique au bus d'arbi- trage sont inversés par la porte NON-ET à 3 entrées 406, les signaux d'entrée appliqués à la porte OU-EXCLUSIF 409 ne seront pas en concordance si la valeur de chiffre du bit de priorité provenant du bus d'arbitrage 102 est identique à celle du bit de priorité que la porte NON- ET à 3 entrées 436 émet vers le bus d'arbitrage 102 Si les signaux d'entrée de la porte OU-EXCLUSIF 409 ne sont pas en concordance, le signal de sortie de la porte OU-EXCLUSIF 409 demeure à l'état haut Ce signal de sortie à l'état haut est transmis par la ligne 439 vers la porte OU 440, pour faire passer son signal de sortie à l'état haut Ce signal de sortie à l'état haut de la porte OU 440 est appliqué à l'entrée D de la bas- cule de type D 410 Le signal d'entrée à l'état haut appliqué à la bascule de type D 410 permet à sa sortie Q de demeurer à l'état haut Ce signal de la sortie Q est transmis de la bascule de type D 410 vers l'entrée de restauration, active à l'état bas, de la bascule RS 412, par la ligne 411 L'état haut sur l'entrée de restauration, active à l'état bas, de la bascule RS 412 ne restaure pas la bascule, et sa sortie Q demeure à l'état haut Le signal de la sortie Q à l'état haut de la bascule RS 412 est transmis à la porte NON-ET à 3 entrées 406 Ceci permet à la porte NON- ET de continuer de transmettre les bits de priorité suivants vers le bus d'arbitrage 102. Les seuls cas o les signaux d'entrée de la porte OU-EXCLUSIF 409 peuvent concorder sont celui dans lequel le dispositif d'entrée/sortie applique au bus un bit "O" alors qu'un bit " 1 " est déjà sur le bus (ce qui indique qu'un autre dispositif d'entrée/sortie a une priorité supérieure) ou celui dans lequel un bit " 1 " est émis vers le bus et un "O" est retourné (ce qui indique que la porte NON-ET à 3 entrées est défectueuse) Dans un cas comme dans l'autre, le dispo- sitif d'entrée/sortie se retire du conflit si un signal du bus de masque à l'état bas n'est pas présent sur le bus 104. L'effet du signal du bus de masque n'est autorisé que pendant les 6 premiers instants de bit (MSB SSB) Le signal de sortie de la porte NON-OU 437 est maintenu à l'état bas à tous les autres moments par la sortie Q à l'état haut de la bascule RS 435 Un signal à l'état bas pro- venant du bus de masque 104 pendant le temps correspondant aux 6 premiers bits force la sortie de la porte NON-OU 437 à l'état haut Le signal de sortie à l'état haut provenant de la porte NON-OU 437 est transmis vers la porte OU 440 par la ligne 438, ce qui force sa sortie à l'état haut et empêche la transmission d'un état bas provenant de la sortie de la porte OU-EXCLUSIF 409, lorsque la porte détecte une discor- dance Si la porte NON-OU 437 reçoit un signal à l'état haut à partir du bus de masque 104, la sortie de cette porte passe à l'état bas Ceci autorise la porte OU 440 à transmettre les bits qui proviennent de la porte OU-EXCLUSIF 409. Une fois que les 5 premiers bits (MSB 55 B) ont été appliqués au bus d'arbitrage, la bascule RS 435 est posi- tionnée par la sixième impulsion CLK Ceci fait passer sa sortie Q à l'état haut Ce signal de la sortie Q est transmis à la porte NON-OU 437, pour forcer sa sortie à l'état bas. Ceci empêche la transmission d'un signal du bus de masque vers la porte OU 440, par la ligne 438 Si les signaux d'entrée qui sont appliqués à la porte OU-EXCLUSIF 409 con- cordent, le signal de sortie de cette porte passe à l'état bas Ce signal est transmis par la ligne 439 à la porte OU 440 Le signal d'entrée à l'état bas sur la porte OU 440 force sa sortie à l'état bas (du fait que son autre entrée est maintenue à l'état bas par la porte NON-OU 437) Le signal de sortie à l'état bas de la porte OU 440 est trans- mis à l'entrée D de la bascule de type D 410 Lorsque l'horloge de bit suivante passe à l'état haut sur l'entrée CLK de la bascule de type D 410, sa sortie Q passe à l'état bas Le signal de la sortie Q à l'état bas de la bascule de type D 410 est transmis à l'entrée de restauration, active à l'état bas, de la bascule RS 412, par la ligne 411, pour faire passer sa sortie Q à l'état bas Le signal de la sor- tie Q de la bascule RS 412 est appliqué à l'entrée D de la bascule de type D 421 et à une entrée de la porte NON-ET à 3 entrées 406 Le signal à l'état bas présent à l'entrée de la porte 406 invalide la porte et retire du conflit le dis- positif d'entrée/sortie. Ce dispositif d'entrée/sortie n'émettra plus d'autres bits vers le bus d'arbitrage 102 jusqu'à ce que l'impulsion HORLOGE DE TRAME suivante passe à l'état haut et jusqu'à ce que le signal DEMANDE EN ATTENTE provenant du contrôleur de mémoire premier entré-premier sorti 214 soit à l'état haut. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1 Système d'attribution de l'accès à une ressource ( 105) utilisée en mode partagé à la demande, parmi un ensem- ble d'unités ( 110), dans lequel un numéro de priorité parti- culier à N chiffres ( 527) est affecté à chaque unité, le système comprenant: un contrôleur de système ( 100); un bus d'arbitrage ( 102) qui interconnecte toutes les unités ( 110) un circuit d'arbitrage ( 218) dans chacune des unités ( 110), pour demander l'accès à la 'essource ( 105) utilisée en mode partagé à la demande, caractérisé en ce que le circuit d'arbitrage comprend: un ensemble de dispositifs logiques à états multiples ( 521, 523); un circuit de commande logique pour commuter de façon sélective et combinée les dispositifs logiques, de façon à les faire passer d'un premier état à un second état dans chacune des unités, sous la commande de para- mètres spécifiés représentant l'état dynamique présent des unités; une mémoire tampon ( 602) dans chaque unité, destinée à recevoir des messages de différentes longueurs; le circuit de commande logique comprend: un détecteur ( 205) dans chaque unité ( 110), destiné à déterminer le nombre de messages répondant à un critère spécifié qui sont enregistrés au moment considéré dans la mémoire tampon ( 602) de l'unité, un circuit de commutation ( 628, 629) destiné à commuter d'un premier état à un second état au moins un premier dispositif logique ( 535) d'une unité, pour indiquer la présence d'au moins un premier nombre prédéterminé de messages répondant au critère spécifié dans la mémoire tampon de l'unité; un circuit de registre ( 500) destiné à former un numéro de priorité dynami- que pour chacune des unités, en appliquant les signaux de sor- tie des dispositifs logiques de chaque unité, en tant que chiffres de paramètres, aux positions de chiffre de plus fort poids du numéro dynamique, et en appliquant les chiffres du numéro de priorité affecté ( 527) aux positions de moindre poids du numéro dynamique; et le système comprend en outre-: un circuit de superposition ( 406) dans chacune des unités qui, au moment considéré, demandent l'accès à la ressource ( 105) utilisé en mode partagé à la demande, ce circuit super- posant simultanément sur le bus d'arbitrage ( 102) les chiffres correspondants du numéro de priorité dynamique asso- cié, en procédant séquentiellement, chiffre par chiffre; un circuit de comparaison ( 409) dans chacune des unités ( 110) demandant l'accès, destiné à comparer la valeur de chiffre présente sur le bus d'arbitrage ( 102) connecté à l'unité con- sidérée, avec la valeur de chiffre correspondante qui est appliquée par l'unité demandant l'accès; et un second cir- cuit destiné à retirer du conflit pour l'accès à la ressource l'une des unités ( 110) demandant l'accès, sous l'effet de la détection d'un résultat déterminé pour la comparaison entre une valeur de chiffre du bus et la valeur de chiffre corres- pondante qui est appliquée par l'unité 2 Système selon-la revendication 1, caractérisé en ce qu'il comprend en outre: un bus de masque ( 124) interconnectant les unités, un circuit ( 124) dans le contr 8- leur ( 100) qui est destiné à appliquer un signal de masque au bus de masque, à des instants sélectionnés, et un circuit d'invalidation ( 440) dans chaque unité, qui réagit à la pré- sence du signal de masque sur le bus de masque en invalidant le circuit de comparaison ( 409) de façon que les bits de paramètres qui se trouvent simultanément sur le bus d'arbi- trage ( 102) ne soit pas utilisés dans la détermination de l'accès pour l'unité, le circuit d'invalidation faisant en sorte que la préférence entre des unités demandant l'accès soit déterminée par les bits de paramètres dont la comparai- son n'est pas invalidée et par les bits des numéros de pric- rité affectés. 3 Système selon l'une quelconque des revendica- tions 1 ou 2, caractérisé en ce que le détecteur de chaque unité comprend: un premier compteur ( 620), un second compteur ( 612) destiné à incrémenter le premier compteur ( 620) chaque fois que la mémoire de l'unité reçoit un message répondant au critère prédéterminé, un troisième compteur ( 617) destiné à décrémenter le premier compteur ( 620) chaque fois qu'un message répondant au critère prédéterminé est lu dans la mémoire, lorsque l'accès à la ressource a été accordé à l'unité, un traducteur ( 625) connecté au compteur ( 620) - pour déterminer un compte prédéterminé dans le premier compteur, et le circuit de commutation ( 628, 629) connectant une sortie ( 626) du traducteur ( 625) au premier dispositif logique ( 535), pour commuter le premier dispositif logique ( 535) d'un premier état à un second état, chaque fois que la mémoire contient au moins un nombre prédéterminé de messages répondant au critère. 4 Système selon la revendication 3, caractérisé en ce que le circuit de commande logique comprend en outre un circuit de portes ( 540, 542, 550) dans chaque unité, des- tiné à mesurer le temps écoulé dans chaque unité à la suite d'un événement prédéterminé dans chaque unité, et un quatriè- me compteur ( 543) destiné à commuter un second dispositif logique ( 545) d'un premier état à un second état, pour géné- rer un bit de paramètre indiquant qu'il s'est écoulé au moins un temps spécifié dans une unité. Système selon la revendication 1, caractérisé en ce qu'il comprend un circuit tampon de sortie ( 604) desti- né à contrôler la mémoire tampon ( 602) dans chaque unité pour déterminer si elle est pleine à moins de X pour cent, ou pleine à X pour cent ou pleine d'information que l'unité doit appliquer à la ressource, un second contrôleur ( 214) destiné à commuter d'un premier état à un second état un troisième dispositif logique ( 521) dans chaque unité dans laquelle la mémoire tampon est au moins pleine à X pour cent, le second contrôleur ( 214) commutant d'un premier état à un second état un quatrième dispositif logique ( 523) d'une unité lorsque la mémoire tampon de l'unité est pleine, et le cir- cuit de registre est destiné à appliquer les signaux de sor- tie des dispositifs logiques en tant que bits de paramètres, et en tant que bits de plus fort poids au numéro de priorité dynamique. 6 Système selon la revendication 5, caractérisé en ce qu'il comporte un cinquième dispositif logique ( 422) dans chaque unité, qui est commandé par le contrôleur de façon à définir un 'instant d'instantané, et un sixième dispositif logique ( 417, 418) dans chaque unité, qui est destiné à enre- gistrer une demande d'accès à la ressource présente pendant un instant d'instantané; et le sixième dispositif logique comprend une porte ( 417) destinée à commuter le cinquième dispositif logique d'un premier état à un second état dans chaque unité ayant une demande de service présente pendant un instant d'instantané, tandis que le cinquième dispositif logique ( 422) dans un second état génère un chiffre d'ins- tantané en tant que l'un des chiffres de paramètres du numé- ro de priorité dynamique de l'unité. 7 Système selon la revendication 1, caractérisé en ce que le détecteur commute d'un premier état à un second état un septième dispositif logique ( 629) de l'unité pour indiquer la présence d'au moins un second nombre prédé- terminé de messages répondant au critère spécifié dans la mémoire tampon de l'unité. 8 Procédé d'attribution de l'accès à un bus de données utilisé en mode partagé à la demande, entre un ensemble de dispositifs d'entrée/sortie, dans lequel un numéro de priorité particulier à N chiffres est affecté à chaque dispositif d'entrée/sortie, pour déterminer l'accès au bus de données en présence de demandes simultanées émises par les dispositifs d'entrée/sortie, caractérisé en ce qu'il comprend les opérations suivantes: (a) on positionne des bascules de façon sélective et combinée dans chaque disposi- tif d'entrée/sortie, sous la commande de paramètres spéci- fiés représentant l'état dynamique courant de chacun des dispositifs d'entrée/sortie; (b) on détermine le nombre de messages répondant à un critère spécifié qui sont enregis- trés au moment considéré dans une mémoire tampon de chaque dispositif d'entrée/sortie; (c) on positionne au moins une première des bascules dans chaque dispositif d'entrée/sortie pour indiquer la présence d'un nombre prédéterminé de messa- ges répondant au critère spécifié dans la mémoire tampon du dispositif d'entrée/sortie; (d) on forme un numéro de prio- rité dynamique pour chacun des dispositifs d'entrée/sortie, en appliquant les signaux de sortie des bascules dans chaque dispositif d'entrée/sortie, en tant que bits de paramètres de dispositif d'entrée/sortie, aux positions de bit de plus fort poids d'un registre à décalage, dans chaque dispositif d'entrée/scrtie, et en appliquant les bits du numéro de priorité affecté de chaque dispositif d'entrée/sortie aux positions de bit de moindre poids du registre à décalage du dispositif d'entrée/sortie; (e) cn lit séquentiellement les bits dans le registre à décalage de chaque dispositif d'entrée/sortie; (f) on applique à un premier circuit à porte dans chaque dispositif d'entrée/sortie, les chiffres lus dans le registre à décalage du dispositif d'entrée/sor- tie, en procédant séquentiellement, chiffre par chiffre, dans l'ordre allant du chiffre de plus fort poids au chiffre de moindre poids; (g) on valide les premiers moyens à porte de chaque dispositif d'entrée/scrtie demandeur de façon que les chiffres de numéro de priorité dynamique qui sont lus dans le registre à décalage soient appliqués séquentiellement au bus d'arbitrage en synchronisme avec l'application de chiffres correspondants au bus d'arbitrage par d'autres dis- positifs d'entrée/sortie demandant l'accès au bus de données au moment considéré; (h) on compare chaque valeur de chiffre appliquée au bus d'arbitrage par chaque dispositif d'entrée/ sortie demandeur avec la valeur de chiffre qui est placée à ce moment sur le bus par d'autres dispositifs d'entrée/sortie demandeurs; et (i) on invalide la première porte d'un dis- positif d'entrée/sortie demandeur chaque fois qu'une valeur de chiffre présente sur le bus d'arbitrage a une priorité supérieure au chiffre correspondant que le dispositif d'entrée/sortie demandeur applique au bus d'arbitrage, (j) la préférence pour l'accès au bus de données entre les dis- positifs d'entrée/sortie demandeurs étant déterminée par les bits de paramètres et par les bits appliqués des numéros de priorité affectés des dispositifs d'entrée/sortie deman- deurs. 9 Procédé selon la revendication 8, caractérisé en ce qu'il est combiné avec les opérations suivantes: (a) on applique un signal de masque, à des instants sélectionnés à un bus de masque qui est connecté à tous les dispositifs d'entrée/sortie; et (b) on empêche l'invalidation de la première porte de chaque dispositif d'entrée/sortie deman- deur, chaque fois qu'un signal de masque est présent sur le bus de masque pendant l'application des bits de paramètres au bus d'arbitrage, (c) la préférence pour l'accès au bus de données étant déterminée par les bits de paramètres qui sont appliqués au bus d'arbitrage lorsqu'un signal de masque n'est pas présent sur le bus de masque et par les bits appli- qués des numéros de priorité affectés des dispositifs d'entrée/sortie demandeurs. Procédé selon la revendication 7, caractérisé en ce qu'il est combiné avec l'opération supplémentaire qui consiste à permettre l'invalidation de la première porte dans le cas o un signal de masque est présent sur le bus de masque lorsque les chiffres de numéro de priorité affecté d'un dispositif d'entrée/sortie demandeur sont appliqués au bus d'arbitrage. 11 Procédé selon l'une quelconque des revendica- tions 8 ou 10, caractérisé en ce que les opérations de détermination du nombre de messages comprennent les opéra- tions suivantes: (a) on incrémente un compteur à chaque réception par-la mémoire tampon du dispositif d'entrée/ sortie d'un message répondant au critère prédéterminé; (b) on décrémente le compteur chaque fois qu'un message répon- dant au critère est lu dans la mémoire lorsque l'accès au bus de données a été accordé au dispositif d'entrée/sortie (c) on traduit le compte du compteur pour fournir une indi- cation chaque fois que la mémoire contient au moment consi- déré au moins un nombre prédéterminé de messages répondant au critère, et (d) on positionne au moins la première des bascules sous la commande du traducteur chaque fois que la mémoire contient au moins le nombre prédéterminé de messages répondant au criètre. 12 Procédé selon la revendication 11, caractérisé en ce qu'il est combiné aux opérations supplémentaires sui- vantes: (a) on compte le temps écoulé dans chaque disposi- tif d'entrée/sortie demandeur à la suite d'un événement spé- cifié dans ce dispositif d'entrée/sortie; (b) on génère un signal de sortie lorsqu'un temps prédéterminé s'est écoulé et (c) on positionne une seconde des bascules de paramètres sous la commande de ce signal. 13 Procédé selon la revendication 12, caractérisé en ce qu'il est combiné aux opérations supplémentaires sui- vantes: (a) on contrôle la mémoire tampon dans chaque dis- positif d'entrée/sortie pour déterminer si elle est pleine à moins de X pour cent ou pleine à X pour cent ou pleine d'in- formation que le dispositif d'entrée/sortie doit appliquer au bus de données; (b) on commute d'un premier état à un second état une troisième des bascules dans chaque disposi- tif d'entrée/sortie lorsque la mémoire tampon est au moins pleine à X pour cent; (c) on commute d'un premier état à un second état une quatrième des bascules d'un dispositif d'entrée/sortie lorsque la mémoire tampon du dispositif d'entrée/sortie est pleine; et (d) on applique les signaux de sortie des troisième et quatrième bascules au registre à décalage, en tant que bits de paramètres constituant les bits de plus fort poids du numéro de priorité dynamique. 14 Procédé selon la revendication 13, caractérisé en ce qu'il est combiné aux opérations supplémentaires sui- vantes: (a) on définit un instant d'instantané; (b) on enregistre une demande d'accès au bus de données présente dans chaque dispositif d'entrée/sortie, pendant un instant d'instantané; et (c) on fait passer une cinquième des bascu- les d'un premier état à un second état dans chaque dispositif d'entrée/sortie ayant une demande de service présente pendant un instant d'instantané, et le signal de sortie de cette bascule constitue un bit d'instantané qui forme l'un des bits de paramètre du numéro de priorité dynamique du dispositif d'entrée/sortie, dans chaque dispositif d'entrée/sortie dans lequel la cinquième bascule est dans un second état.