Brevet FR2521323A1 — publié le 19830812

La présente invention se rapporte à une mémoire commune pour système multiprocesseur. Pour conserver àun système multiprocesseur toute sa souplesse d'emploi, la base de données commune doit rester facile d'accès, c'est-àdire accessible sans utilisation de procédures et non limitée en volume. Les systèmes multiprocesseurs actuels utilisent un ensemble de procédures nécessitant la définition préalable d'un certain nombre de priorités qui peuvent être fixes ou non. Ces systèmes sont particulièrement puissants en ce sens qu'ils peuvent gérer l'accès mémoire ou périphérique d'un grand nombre de processeurs et permettre le transfert d'une grande quantité d'informations. Cependant, quand la rapidité de calcul est primordiale# et que le nombre de données à transmettre reste faible, ces systèmes sont trop lourds et peu utilisables, la durée de chaque procédure d'accès étant prohibitive par rapport au temps d'accès à la mémoire. Les microprocesseurs actuels utilisables dans des systèmes multiprocesseurs, tel le 6800 de MOTOROLA, sont constitués de façon à pouvoir travailler sur une certaine plage de leur fréquence d'horloge, entre 0,1 MHz et 1 à 2,5 MHz pour le matériel cité ; dans le cadre d'un système devant nécessiter une certaine rapidité de calcul, il sera nécessaire d'utiliser une horloge pilote à la fréquence la plus élevée possible (par exemple un mégahertz, soit une période minimale de T - I ps). C'est l'existence d'un certain nombre de registres dyna m miques à l'intérieur du microprocesseur qui limite la fréquence de son horloge à une fréquence minimale (par exemple 0,1 MHz, soit une période maximale de T M ' 10 'ils). La plage de fonctionnement du microprocesseur reste donc relativement large.Cette possibilité de pouvoir allonger la période normale de fonctionnement de l'horloge pilote est utilisée pour permettre les accès, dits directs, en mémoire. On étire alors le point bas de la deuxième phase, notée 2 de l'horloge du microprocesseur, la période totale ne devant pas excéder la période maximale (tu = 10 us) et la durée du point haut de cette deuxième phase ne devant pas être inférieure à environ la moitié de la période minimale Ainsi la présente invention se propose d'utiliser aussi cette propriété du microprocesseur de pouvoir être piloté par son horloge sur une certaine plage de fréquences et de pouvoir étirer la deuxième phase de ce signal d'horloge au point haut ou au point bas pour permettre l'accès à une mémoire commune d'un ensemble de microprocesseurs faisant partie d'un système multiprocesseur. Ce système multiprocesseur selon la présente invention comporte k microprocesseurs d'indices i = Ià k, chaque microprocesseur UPi étant piloté par son horloge associée H. qui i i peut être bloquée extérieurement par un signal de maintien, chaque carte microprocesseur fournissant à la carte mémoire commune ou banalisée ses données D. par un bus BUS Di, ses adresses A. par un bus BUS Ai, et ses i i signaux de commande constitués de la deuxième phase #2i de son signal d'horloge, de son signal d'écriture/lecture R/Wi et du signal de sélection de mémoire CS. issu de son décodeur d'adresses, cette carte mémoire comportant une mémoire classique à écriture/lecture recevant des données D par un bus BUS D, des adresses A par un bus BUS A, un signal d'écriture/lecture w et un signal de sélection de mémoire CS. Cet objet est réalisé en ce que cette carte mémoire banalisée comporte en outre un aiguilleur comportant k entrées, chacune associée à un microprocesseur, chacune de ces entrées recevant les données du bus de données, les adresses du bus d'adresses, le signal d'écriture/lecture et la deuxième phase > 2i du signal d'horloge. Cet aiguilleur comporte en outre une sortie, vers la mémoire classique, qui fournit les données du bus de données, les adresses du bus d'adresses, le signal d'écriture/ lecture et le signal de sélection de mémoire ainsi que k entrées de sélection de microprocesseur qui reçoivent des signaux de sélection de l'un des microprocesseurs, ces signaux commandant la transmission des informations, de l'entrée sélectionnée vers la sortie de l'aiguilleur. Cette carte mémoire commune comporte d'autre part un ensemble de sélection et une horloge de sélection fournissant à l'ensemble de sélection k signaux d'horloge décalés dans le temps et associés respectivement aux k microprocesseurs, l'ensemble E recevant également les k signaux de sélection de mémoire venant des microprocesseurs et fournissant des signaux de maintien à ces derniers pour bloquer les horloges des microprocesseurs ayant émis une demande de sélection de mémoire par les signaux de sélection de mémoire et fournissant aussi les signaux de sélection de microprocesseur à l'aiguilleur, cet aiguilleur fournissant un signal de blocage de l'horloge de sélection dès que la sélection de L'un des microprocesseurs est effective. L'invention sera mieux comprise et d'autres caractéristiques apparaîtront à l'aide de la description ci-après et des dessins joints où - la figure 1 représente un schéma bloc de la carte mémoire commune selon la présente invention; - la figure 2 représente les variations temporelles de divers signaux dont la description est utile à la compréhension de la présente invention; - la figure 3 représente un schéma simplifié d'horloge de sélection; - la figure 4 représente les signaux hl à h4 fournis par l'horloge de sélection; - la figure 5 représente une réalisation de la partie de l'aiguilleur associée au microprocesseur d'indice i, ainsi que la mémoire utilisée et - la figure 6 représente une réalisation possible d'un des sous-ensembles pouvant être utilisés dans l'ensemble E de sélection représenté à la figure 1. La figure I représente un schéma bloc d'une réalisation de carte mémoire commune, selon la présente invention, pour système multiprocesseur comportant quatre microprocesseurs (k X 4) d'indices i o 1 à 4, chaque microprocesseur ##i étant piloté par une horloge propre, ou horloge associée H., pouvant être bloquée extérieurement par un signaldemaintien noté HOLD.. I1 comprend une mémoire M à écriture/lecture à m = 10 lignes 1 d'adresses etn-8bits de données par exemple,recevantd'unaiguilleur Ag à k " 4 entrées, un bus de données BUS D permettant le transfert des données D, un bus d'adresses BUS A permettant d'acheminer les adresses A vers la mémoire M et une ligne de transfert du signal d'écriture/ lecture R/w ainsi qu'une ligne de transfert du signal de sélection de mémoire CS. Cet aiguilleur reçoit de chacun des quatre microprocesseurs llpi(i = 1 à 4) ses données D. par son bus de données BUS Di, ses adresses A. par son bus d'adresses BUS A. ainsi que la deuxième i i phase 02i de son signal d'horloge et son signal d'écriture/lecture R/Wi C'est un ensemble de sélection E composé d'un premier système Sl d'élaboration des signaux de sélection de microprocesseur CD. et d'un 1 second système S2 d'élaboration des signaux de maintien HOLDi qui sélectionne, par le système Sl, un microprocesseur parmi ceux qui désirent accéder à la mémoire après avoir bloqué, par le système S2, les horloges propres de ces derniers. Ces deux systèmes sont pilotés par une horloge dite de sélection H. Ce système de sélection Sl fournit à l'aiguilleur un ensemble de quatre signaux de sélection de microprocesseur CD. dont un seul à la fois est validé par l'horloge de sélection, cette validation se faisant par scrutation circulaire à quatre temps tl, t2, t3 et t4 (figure 5), plus généralement à k temps, sur les microprocesseurs ayant émis, par l'intermédiaire de leur décodeur d'adresse, un signal de sélection de mémoire CSi.Auparavant, et dès la réception de ce ou ces signaux de sélection CSi, le système S2 d'élaboration des signaux de maintien avait émis un signal de maintien HOLD vers chacune des horloges propres des microprocesseurs ayant émis un signal de sélection de mémoire CSi Au cours de ce cycle d'accès mémoire d'un ou plusieurs microprocesseurs, les microprocesseurs ne désirant pas accéder à la mémoire commune continueront de fonctionner de façon indépendante, pilotés par leur horloge associée, à leur rythme propre. Une schématisation de horloge de sélection a été représentée à la figure 3 et les quatre signaux fournis h1, h2, h3 et h4 ont été représentés à la figure 4. Cette horloge comprend une horloge primaire Hos une porte NON-OU Po et un système compteur-décodeur K. La mise à l'état haut du signal C permet de bloquer la transmission des impulsions d'horloge. Une première série de signaux h1 à h4 a été représentée sur la figure 4 dans le cas où le signal de blocage C est au niveau bas. Lorsque ce signal C passe au niveau haut, le signal h'0 n'est plus transmis et le signal ho passe au niveau bas. La suite des signaux h. fournis est représentée à la figure 4, et la compréhension du.fonction- nement de cette horloge de sélection ne présente pas de difficultés. Cette figure 3 n'est d'ailleurs décrite que pour donner un exemple de système permettant de fournir des signaux h1 à h4 nécessaires au système décrit dans la présente demande et pour servir de support à la description des signaux h1 à h4 de la figure 4. Sur la figure 2 sont représentés les différents signauxpermettant d'expliquer le fonctionnement de cette carte mémoire commune dans le cas où seul le premier microprocesseur llPI désire effectuer un accès mémoire. Seul le signal h1 émis par l'horloge de sélection H a donc été représenté à la suite des signaux d'horloge h'0 et ho. Sur cette figure sont aussi représentés un signal de référence 0, synchrone avec les deux phases d'horloge du premier microprocesseur ##i mais de fréquence double, et la deuxième phase '21 de ce premier microprocesseur telle qu'elle serait si ce microprocesseur n'émettait pas une demande d'accès mémoire au cours de l'intervalle de temps considéré.Cette deuxième phase #21 est ici représentée en dessous de la phase fictive +B216 La suite de la figure va être décrite en relation avec la figure 1 ainsi qu'avec la figure 5 qui représente la mémoire considérée M ainsi qu'une partie de l'aiguilleur, en particulier la partie Agi associée au microprocesseur UP. d'indice i. Dans notre cas particulier à k - 4 microprocesseurs, à part la mémoire M et les deux portes P1 et P2 représentées sur cette figure 5, l'aiguilleur Ag est donc constitué de quatre sous-ensembles d'aiguilleur tels que Agi. Quelques dizaines de nanosecondes avant la réception du signal de validation CS1 élaboré par le circuit de décodage de la première carte microprocesseur, la deuxième phase #21 du premier microprocesseur puis le signal d'écriture/lecture R/W1 sont apparus sur la première entrée de l'aiguilleur Ag soit à l'entrée du premier sous-ensemble Ag (figures 1 et 5).Ce signal de validation CS1 fourni par le premier microprocesseur est reçu directement (figure 1), ou après amplification (figure 5), par le système S1 d'élaboration des signaux de validation {CDi} et par le système S2 d'élaboration des signaux de maintien (HOLD ). Si l'ensemble de sélection E comporte k sousensembles E. chacun associé à un microprocesseur, chacun de ces sousensembles devra comporter son système d'élaboration du signal de sélection de microprocesseur et son système d'élaboration du signal de maintien. Cependant, il est possible de constituer un système unique élaborant le signal de sélection de microprocesseur CD. et le signal de maintien HOLD. associés au microprocesseur UP. d'indice i et qui i i constitue à lui seul le sous-ensemble E. (figure 6).Dans l'exemple de fonctionnement de la figure 2, c'est donc le sous-ensemble E1 qui devra, dès réception du signal de sélection de mémoire CS1, émis par le premier microprocesseur, fournir le signal de maintien HOLD1. Ces deux signaux, comme représenté sur la figure 2, passent donc au niveau bas. Ce signal de maintien HALO1 appliqué sur l'horloge H1 du premier microprocesseur va alors "étirer" le niveau bas de la deuxième phase 21 Tous ces signaux ont jusqu'à présent basculé en un point quelconque de la période T du signal d'horloge h1 puisque les deux horloges Ho et H1 sont asynchrones.Si aucun autre microprocesseur n' émet de signal de sélection CSi, i * 1, le signal de maintien HOLD ne sera maintenu que jusqu'au premier front montant non retardé du signal d'horloge h1 et, à cet instant, la deuxième phase, en particulier, de la première horloge H1, sera libérée pour autoriser l'accès mémoire à ce premier microprocesseur. Dès l'arrivée du front de montée du signal d'horloge h libérant l'horloge propre de ce microprocesseur, il est nécessaire d'empêcher la sélection d'un autre microprocesseur.On utilise pour cela l'entrée de l'horloge de sélection qui permet de bloquer la transmission des signaux d'horloge ho. L'élaboration du signal de blocage C fourni sur une entrée de la porte PO se fait de la façon suivante : à l'instant de la réception du signal d'horloge h1 par le système S1 d'élaboration des signaux de validation, celui-ci fournit à la porte OU P1 (figure 5) un signal de validation CD au niveau bas. C'est la sortie de cette première porte OU qui est utilisée pour bloquer l'horloge de sélection par l'intermédiaire de l'inverseur I qui fournit le signal C. Cette sortie C est donc activée dès la sélection de l'un des microprocesseurs et correspond bien aux conditions de fonCtionnement.Ce signal CDI active aussi les amplificateurs d'adresses y1 et 61 représentés sur la figure 5. La phase d'accès mémoire qui suit se déroule alors de la façon suivante le microprocesseur utilisé (MOTOROLA 6800) a sa deuxième phase d'horloge #21 qui repasse au point haut à l'instant t31 de passage au point haut de son signal de référence '21 ou phase fictive ; dans le cas le plus défavorable où le front montant du premier signal h1 de l'horloge de sélection arrive après l'instant t11, le point bas de la deuxième phase 21 durera du temps t01 au temps t31 et l'accès mémoire du temps t31 au temps t41 Le temps total d'accès mémoire est donc de de une à deux périodes d'horloge propre.Après l'arrivée du front montant de cette deuxième phase 21 le décodeur DM1 (figure 5), associé au premier microprocesseur Pop1, commandé par le signal de sélection CD1 et recevant cette deuxième phase, transmet à la deuxième porte OU P2 un signal d'ouverture de la mémoire W1 associé à ce microprocesseur. C'est donc cette deuxième porte P2 qui transmet à la mémoire commune le signal i7gi d'écriture/lecture de la mémoire. Celui-ci reste au point bas pendant tout le temps où la deuxième phase #21 est au point haut.A ce même temps de montée d'horloge, c'est-à-dire au temps t le deuxième décodeur DM'1 commandé par le signal de validation CD1 validera la lecture ou l'écriture de la mémoire respectivement par les signaux VLE1 ou VEC1 suivant le niveau logique du signal R/W1 qu'il reçoit. Le signal #1de de validation de lecture et le signal VEC1 de validation d'écriture activent les amplificateurs de données a1, ##, tels ceux ai, ssi représentés à la figure 5, dans le sens de la lecture ou dans le sens de l'écriture respectivement. Si plusieurs microprocesseurs émettent au même instant un signal CS de sélection de la mémoire commune, par exemple à l'instant où le signal de sélection CS1, représenté à la figure 2, passe au niveau bas, tous ces microprocesseurs auront leur horloge bloquée par leur signal HOLD correspondant, émis par le système d'élaboration des signaux de maintien #2S,. Si, dans le cas le plus défavorable, tous les quatre micro- processeurs désirent effectuer un accès mémoire, on voit, si on se rapporte à cet exemple de la figure 2 où le front montant du signal d'horloge h2 arrive le premier, que ce sera le microprocesseur pP2 d'indice 2 qui sera sélectionné. Son signal de maintien HOL1)2 sera donc remis le premier au niveau haut et son horloge propre sera alors débloquée.En supposant, pour simplifier la description, que les horloges propres sont synchrones, l'accès mémoire de ce deuxième microprocesseur pourra s'effectuer entre les instants t11 et t21 où la deuxième phase de son signal d'horloge fictif '21 est au niveau haut. Pendant ce temps, les trois autres microprocesseurs continuent à avoir leur horloge bloquée et effectueront àleurtourleuraccès mémoire suivant la séquence qui vient d'être décrite. Compte tenu des caractéristiques de fonctionnement dynamique des microprocesseurs, cette attente ne peut dépasser un certain délai maximum, de l'ordre de 10 ijs pour un microprocesseur 6800 qui correspond à la fréquence la plus basse pouvant être utilisée pour piloter ce microprocesseur.Ce délai constitue donc une des limitations au nombre maximal de microprocesseurs pouvant effectuer cet accès mémoire, ce nombre étant aussi limité par les caractéristiques de la mémoire utilisée (temps d'accès) et par la rapidité de la logique utilisée dans l'horloge de sélection et dans les systèmes S1 et S2 d'élaboration des signaux de sélection de microprocesseur et d'élaboration des signaux de maintien. Pour un système à k D 4 microprocesseurs, on a choisi une horloge de sélection pilotée par un signal hto ayant environ une fréquence cinq fois plus élevée que la fréquence des horloges des#micro- processeurs. C'est l'ensemble E, dont un exemple de réalisation est représenté à la figure 6 et qui comporte ici k 31 4 sous-ensembles E1 à E4, qui fournit les signaux de sélection et les signaux de maintien. Dans l'exemple de réalisation représenté sur cette figure, chaque sous-ensemble associé à un microprocesseur fournit le signal de sélection CD. et le signal de maintien HOLD Ces sous-ensembles ne sont pas ici dissociablesen un système d'élaboration des signaux de sélection et un système d'élaboration des signaux de maintien. Cet ensemble E est piloté par lthor-logé de sélection qui lui fournit- les signaux d-'horloge h1 à h4, chaque sous-ensemble E1 à E4 recevant son signal d'horloge h1, h2, h3 ou h4.C'est par un de ces sousensembles qu'un des signaux d'horloge est associé à un microprocesseur et ce par l'intermédiaire du signal d'entrée CS. de ce sous-ensemble. Après l'accès mémoire d'un des microprocesseurs, le premier par exemple, il est nécessaire de réinitialiser le sous-ensemble de sélection E1 qui lui est associé. On utilise ici le front montant du signal d'horloge qui suit directement le signal d'horloge associé à ce microprocesseur, c 'est-#-dire, ici, le front de montée du signal h2 ; le front de montée du signal h. dans le cas général. Le sous-ensemble E. comporte une 1 i bascule B. du type D, deux inverseurs I. et I'. d'homogénéisation des i i i niveaux logiques des signaux d'entrée, et deux portes ET Phi et Pci fournissant respectivement le signal de maintien H0LD. et le signal de sélection de microprocesseur CDi.Les niveaux logiques de la sortie Q1 dans le sous-ensemble E1 associé au premier microprocesseur #P1 sont représentés à la figure 2 pour l'intervalle de temps correspondant à l'accès mémoire de ce microprocesseur. C'est le passage au niveau bas du signal de sélection CSi, qui est directement fourni à la porte ET Phi, qui permet de générer le signal de maintien HOLl)i. L'activation de la bascule par le front de montée du signal d'horloge h. permet à cette bascule de transmettre à sa sortie Qi l'état de son entrée D.Commerepré sente à la figure 2, le signal Qui soit ici Q1, passe au niveau bas et le signal de maintien fourni par la porte Phl passe au niveau logique I alors que le signal de sélection de microprocesseur CDI fourni par la porte ET passe au niveau logique 0. C'est le front de montée du deuxième signal d'horloge h2 (h. sur la figure 6), qui injecté sur l'entrée de remise à l'état initial "clear" de la bascule B1, réinitialise cette bascule et autorise le système à être à nouveau sélectionné pour un nouvel accès mémoire après une éventuelle nouvelle sélection. Bien entendu, l'exemple de réalisation décrit n'est nullement limitatif de l'invention, en particulier, le nombre de quatre microprocesseurs utilisé n'est nullement limitatif et dépend des caracté- ristiques dynamiques de ce microprocesseur ainsi que de celles des circuits logiques utilisés et du temps d'accès mémoire de la mémoire utilisée, ce temps d'accès dépendant, entre autres, de la capacité mémoire choisie. En outre le système décrit correspond à l'accès à une mémoire mais il aurait pu aussi bien s'agir de tout autre élément adressable, par exemple d'uneinterface de communication, d'un processeur arithmétique ou spécialisé, ou d'un système de visualisation. REVENDICATIONS 1. Mémoire commune pour système multiprocesseur comportant k microprocesseurs d'indices i e I à k, chaque microprocesseur UPi étant piloté par une horloge associée Hi qui peut être bloquée extérieurement par un signal de maintien HOLDi, chaque carte microprocesseur fournissant à la carte mémoire commune ses données D. par un bus BUS Di, ses adresses A. par un bus BUS Ai, et ses signaux de commande constitués de la deuxième phase 2i de son signal d'horloge, de son signal d'écriture/lecture R/Wi et du signal de sélection de mémoire CS. issu de son décodeur d'adresses, cette carte mémoire comportant une mémoire classique à écriture/lecture recevant des données D par un bus BUS D, des adresses A par un bus BUS A, un signal d'écriture/lecture RJW et un signal de sélection de mémoire CS, caractérisée en ce que cette carte mémoire commune comprend en outre un aiguilleur (Ag) comportant k entrées, chacune associée à un microprocesseur, chacune de ces entrées recevant les données du bus de données (BUS Di) > les adresses du bus d'adresses (BUS Ai), le signal d'écriture/lecture (R/Wi) et la deuxième phase (2i) du signal d'horloge, cet aiguilleur comportant en outre une sortie, vers la mémoire classique (M) qui fournit les données du bus de données (BUS D), les adresses du bus d'adresses (BUS A), le signal d'écriture/lecture (R/W) et le signal de sélection de mémoire (CS), ainsi que k entrées de sélection de microprocesseur qui reçoivent des signaux (CDi) de sélection de l'un des microprocesseurs, ces signaux commandant la transmission des informations de l'entrée sélectionnée vers la sortie de l'aiguilleur (Ag), et en ce que cette carte mémoire commune comporte d'autre part un ensemble de sélection (E) et une horloge de sélection (H) fournissant à l'ensemble (E) k signaux d'horloge décalés dans le temps et associés respectivement aux k microprocesseurs, l'ensemble (E) recevant également les k signaux de sélection de mémoire (CSi) venant des microprocesseurs et fournissant des signaux de maintien (HOLDi) à ces derniers pour bloquer les horloges des microprocesseurs ayant émis une demande de sélection de mémoire par leurs signaux de sélection de mémoire (CSi) et les signaux de sélection de microprocesseur (CDi) i i à l'aiguilleur (Ag), l'aiguilleur (Ag) fournissant un signal de blocage (C) de l'horloge de sélection (H) dès que la sélection de l'un des microprocesseurs est effective. 2. Mémoire commune pour système multiprocesseur selon la revendication 1, caractérisée en ce que l'aiguilleur (Ag) comporte k sousensembles (Agi) associés chacun à une de ses entrées, chacun de ces sousensembles comportant des amplificateurs de données (ais Si) pour les données du bus de données (BUS Di) > des amplificateurs d'adresses (Yi, di) pour les adresses du bus d'adresses (BUS Ai), pour le signal d'écriture/ lecture (R/Wi), pour le signal de sélection de mémoire (CSi) élaboré par la carte microprocesseur correspondante et pour la deuxième phase du signal d'horloge de ce microprocesseur, un premier décodeur (DMi) recevant après amplification dans les amplificateurs (di) la deuxième phase (2i) du signal d'horloge et le signal d'écriture/lecture (R/Wi) et sur son entrée de commande le signal de sélection de microprocesseur (CDi) correspondant, un deuxième décodeur (DM'i) recevant, après amplification dans les amplificateurs (gui)' le signal d'écriture/ lecture (R/W;;) et sur son entrée de commande le signal de sélection de microprocesseur (CDi) correspondant, ce premier décodeur élaborant un signal d'ouverture de la mémoire (Wi) et ce deuxième décodeur élaborant des signaux (VECi et ULEi) de validation des amplificateurs de données dans le sens de L'écriture et dans le sens de la lecture respectivement; cet aiguilleur comportant en outre deux portes OU (P1, P2), la première porte (P1), à k entrées, recevant de l'ensemble de sélection (E) les k signaux de sélection de microprocesseur (CDi) et fournissant à la mémoire (M) son signal de sélection (CS), ce signal de sélection de mémoire constituant, après inversion, le signal de blocage (C), la deuxième porte OU (P2) à k entrées, recevant des k premiers décodeurs (DM.) l'ensemble des signaux d'ouverture de la mémoire (Wi) associés chacun à un microprocesseur et fournissant à la mémoire (M) son signal d'écriture/lecture (). 3. Mémoire commune pour système multiprocesseur selon l'une des revendications 1 ou 2, caractérisée en ce que l'ensemble de sélection (E) comporte k sous-ensembles (Ei), chacun associé à un microprocesseur, chacun de ces sous-ensembles recevant d'une part, le signal de sélection de la mémoire commune (CSi) émis par son microprocesseur, et d'autre part le signal d'horloge (hi) associé à ce microprocesseur par ce sousensemble, ainsi que le signal d'horloge (hui+1) suivant immédiatement dans le temps le signal d'horloge propre au microprocesseur (hi) et servant à une réinitialisation du sous-ensemble après un accès mémoire, ce sous-ensemble (Ei) fournissant à l'horloge (Hi) associée au microprocesseur son signal de maintien (HOLDi) dès que le signal de sélection de mémoire (CSi) est activé et fournissant au sous-ensemble (Agi) de l'aiguilleur (Ag), associé à l'entrée correspondant à ce microprocesseur, le signal de sélection de microprocesseur (CDi) après l'activation du signal de sélection de mémoire (CSi), ce signal de sélection (CSi) désactivant en même temps le signal de maintien (HOLDi) du microprocesseur sélectionné dès l'arrivée du signal d'horloge (hi), les autres signaux de maintien restant actifs au moins jusqu'à la prochaine phase de sélection, le signal de sélection du microprocesseur (CDi) étant rendu inactif après l'accès mémoire, réalisé pendant le point haut de la deuxième phase de l'horloge du microprocesseur, dès l'instant où le signal de sélection de mémoire (CSi) a été rendu inactif par la carte microprocesseur correspondante. 4. Mémoire commune pour système multiprocesseur selon la revendication 3, caractérisée en ce que chacun des sous-ensembles (Ei), de l'ensemble (E), associés chacun à un microprocesseur, comporte une bascule (Bi) du type D recevant sur son entrée (D) le complément (CSi) du signal de sélection de mémoire (CSi), cette -complémentation étant réalisée par un inverseur (Ii), sur son entrée d'horloge le signal d'horloge (hi) associé à ce microprocesseur, et sur son entrée de remise à l'état initial, le signal d'horloge (hi+1) suivant immédiatement dans le temps, après son inversion par un inverseur (I'i), et en ce que chacun des sous-ensembles (Ei) comporte en outre deux portes NON-ET (Phi, ici fournissant respectivement le signal de maintien (HOLDi) et le signal de sélection de microprocesseur (CDi), la première de ces portes ayant une entrée reliée à la sortie Q (Qi) de la bascule (Bi) et la seconde ayant une entrée reliée à la sortie Q (Qi) de cette bascule (Bi),ces deux portes (Phi, ici recevant d'autre part, chacune sur leur autre entrée, le complément (CSi) du signal de sélection de mémoire (CSi).