Brevet FR2518781A1 — publié le 19830624

La présente invention concerne les ensembles de traitement de données et plus précisément des ensembles de traitement de données ayant plusieurs processeurs répar- tis. Les ensembles de traitement de données qui pos- sèdent un seul processeur (souvent appelé unité centrale de traitement) sont limités-par la taille et la-vitesse de l'ensemble de traitement lui-même Une solution possible permettant l'augmentation des possibilités de traitement de données d'un ensemble est l'addition d'un ou plusieurs processeurs, au lieu de l'augmentation de la taille ou - de la vitesse d'un ensemble unique de traitement On ap- pelle souvent "ensembles detraitement réparti' des ensem- bles ayant ainsi plus d'un processeur L'architecture répar- tie peut être de différent type. Une première solution a été le couplage de cha- que unité centrale de traitement ajoutée à la ligne commune de l'ensemble, reliant l'unité centrale principale de trai- tement, la mémoire et les dispositifs d'entrée-sortie. Un inconvénient propre à cette solution est que chaque unité centrale de traitement doit entrer en concurrence avec les autres unités centrales pour l'accès à la ligne commune en vue du transfert des données vers la mémoire ou l'un quelconque des dispositifs d'entrée-sortie ou pour la réception de données de la mémoire ou d'un de ses disposi- tifs, par la ligne commune Un autre inconvénient de cette solution est qu'elle augmente en général la complexité du logiciel utilisé Ces deux inconvénients peuvent réduire la vitesse de travail de-chaque unité centrale Ces incon- vénients peuvent être particulièrement gênants dans cer- taines applications en temps réel tels que les contrôleurs de transmissions qui assurent souvent le traitement et le transfert de quantités importantes de données entre des dispositifs d'entrée-sortie et qui ne peuvent pas tolé- rer des retards importants dans les unités centrales, dus à l'encombrement de la ligne commune de l'ensemble. Une variante de l'architecture précitée comprend la combinaison, à chaque unité centrale supplémentaire de traitement, d'un dispositif d'entréesortie destiné à former un module unique Chaque module peut comprendre un circuit logique de transfert à accès direct à la mé moire et, dans certains cas, une mémoire d'exécution asso- ciée à l'unité centrale Cette solution peut réduire les inconvénients de certains des problèmes d'encombrement. de la ligne commune puisque les transferts de données en- tre le dispositif d'entrée-sortie et l'unité centrale de traite nt du module peut avoir lieu en dehors de la li- gne co ne de l'ensemble Cependant, même dans le cas de cette solution, des retards importants provoqués par l'encombrement de la ligne commune de l'ensemble peuvent encore apparaître, et la programmation de l'unité centrale doit tolérer ces retards En outre, l'addition de chaque module comprenant une unité centrale et un dispositif d'en- trée-sortie, relié à la ligne commune de l'ensemble, aug- mente encore la complexité du logiciel de l'ensemble. On a proposé plusieurs schémas différents d'in- terconnexion de processeurs afin de réduire l'encombrement de la ligne commune de l'ensemble Par exemple, le brevet des Etats-Unis d'Amérique N O 3 551 894, suggère un ensemble dans lequel chaque processeur a sa propre ligne commune série de données assurant la connexion du processeur à chaque dispositif vers lequel des données doivent être transférées D'autres propositions portent notamment sur l'ensemble représenté dans le brevet des Etats-Unis d'Amé- rique no 3 815 095 selon lequel chaque processeur comporte un multiplexeur qui accepte sélectivement des données de plusieurs lignes communes, chaque ligne commune étant con- nectée à la sortie d'un processeur Dans ces deux ensembles, les problèmes d'encombrement de la ligne commune de données sont réduits puisque chaque processeur a sa propre ligne commune de données de sortie reliée à chaque destination des données Cependant, des interconnexions physiques: entre les processeurs sont relativement compliquées étant donné le nombre élevé de lignes communes En outre, cette solu- tion ne se prête pas à l'addition de processeurs supplémen- taires car la ligne commune de données de chaque processeur doit être connectée à chaque dispositif avec lequel il communique. Une autre solution permettant une amélioration des transferts de données entre des processeurs répartis a associé àchaque processeur une mémoire partagée (ou un double canal) par lequel tous les transferts de données vers d'autres processeurs incorporés à l'ensemble sont effectués L'avantage de cette architecture est que, après qu'un processeur a terminé le traitement d'une partie des données, les données traitées peuvent être placées dans la mémoire partagée en vue de son transfert à un autre processeur Le processeur source est alors libre de passer à d'autres tâches et n'est pas retardé par l'attente de la disponibilité de la ligne commune pour le transfert des données Une telle architecture à mémoire partagée est représentée dans le brevet des Etats-Unis d'Amérique N O 4 149 242 L'ensemble décrit dans ce brevet comporte aussi une ligne commune séparée de données reliant chaque module processeur au module processeur avec lequel il doit communiquer. Les mémoires partagées des modules processeurs peuvent être interconnectées par une ligne commune unique de l'ensemble afin que la complexité de l'utilisation de plusieurs lignes communes de données reliant les proces- seurs soit évitée Les transferts de données entre des mémoires partagées peuvent être exécutés par un ordinateur central ou un ensemble central de transfert de données couplé à la ligne commune de l'ensemble Une telle archi- tecture est décrite dans le brevet des Etats-Unis d'Amé- rique nc 4 181 936 ainsi que dans l'article "Dual Port RAM Hikes Throughput In Input/Output Contrôller Board", Electronics, 1,7 août 1978. Dans l'ensemble décrit dans cet article précité, chaque processeur réparti a une section d'entrée-sortie et une mémoire partagée destinées-à former un module pro- cesseur Tous les transferts de données entre le proces-. seur et l'ensemble circulent par l'intermédiaire de la mémoire partagée du'module Chaque mémoire partagée se voit attribuer une-partie unique de l'espace a'adressage de l'ensemble qui est déterminée par tous les emplacements adressables par l'ordinateur central ou un autre ensemble central de transfert de données couplé à la ligne commune de l'ensemble Lorsque dés données doivent être transférées d'une mémoire partagée d'un processeur à une autre, l'or- dinateur central adresse la mémoire partagée source et lit les-'données La mémoire partagée de destination est alors adressée afin que les données soient écrites Comme chaque module processeur apparaît à l'ensemble de la même manière qu'un autre bloc de mémoire, des modules supplé- mentaires peuvent être ajoutés à l'ensemble avec un effet minimal sur la ligne commune-de l'ensemble et le logiciel de celui-ci -Cependant, un inconvénient de cette solution est que chaque mémoire partagée occupe une partie-distincte de l'espace d'adressage de l'ensemble Ainsi, le nombre de modules qui peut être ajouté à la ligne commune de l'en- semble est limité par-l'espace total d'adressage du proces- seur central Par exemple, si le processeur central a un espace d'adressage de 64 k (c'est-à-dire 65 536 emplacements d'adressage de mémoire) et si chaque bloc de la mémoire partagée occupe 8 k ( 8 192 emplacements) de cet espace, l'ensemble ne permet l'utilisation que' de huit modules, le processeur central n'ayant plus d'espace restant pour l'adressage d'autres-dispositif tels-que la-mémoire centrale. En outre, comme chaque mémoire partagée a un bloc unique d'adresses, le processeur central ne peut adresser qu'une mémoire partagée à la fois Dans de nombreuses applications, il est souhaitable que'des données puissent être écrites simultanément dans plusieurs processeurs. L'invention concerne un ensemble perfectionné- de traitement réparti permettant la mise en oeuvre d'un grand nombre de processeurs répartis. Elle concerne aussi une architecture perfection- née à mémoires partagées dans laquelle les données peuvent être écrites simultanément dans une ou plusieurs mémoires partagées. Elle concerne aussi un contrôleur de transmis- sions ayant une architecture de traitement réparti qui facilite l'addition de nouveaux modules processeurs. Plus précisément, l'invention concerne un en- semble de traitement réparti ayant plusieurs modules pro- cesseurs couplés à une ligne commune de l'ensemble Chaque module processeur a une mémoire partagée et un processeur qui communique avec les autres modules processeurs par l'intermédiaire de la mémoire partagée La mémoire partagée de chaque module processeur est couplée à la ligne commune de l'ensemble et peut être atteinte soit par le processeur du module soit par un organe principal de commande lui aussi couplé à la ligne commune de l'ensembles L'organe principal de commande effectue le transfert des données de la mémoire partagée d'un premier module processeur à celle d'un autre module processeur par l'intermédiaire de la ligne commune de l'ensemble L'organe principal de commande transfère les données par adressage de la mémoire partagée du module processeur d'origine (c'est-à-dire la mémoire partagée source), par lecture des données, puis par adressage de la mémoire partagée de destination afin que les données y soient écrites. Toutes les mémoires partagées reliées à la ligne commune de l'ensemble ont la même adresse vis-à-vis de l'organe principal de commande Ainsi, toutes les mémoires partagées se voient attribuer la même partie de l'espace d'adressage de l'organe principal de commande, par l'inter- médiaire de la-ligne commune de l'ensemble Ainsi, les mémoires partagées occupent la même quantité de l'espace d'adressage de l'organe principal de commande quel que soit le nombre de mémoires partagées reliées à la ligne commune de l'ensemble. Lorsqu'une mémoire partagée particulière doit être adressée afin que des données y soient lues ou écrites, l'organe principal de commande autorise l'acceptation et la reconnaissance des signaux d'adresse provenant de l'or- gane principal de commande par la mémoire partagée parti- culière, alors que les autres mémoires partagées reliées à la ligne commune de l'ensemble ne sont pas autorisées à reconnaître les signaux d'adresse Avant l'opération d'écriture, l'organe principal de commande peut autoriser un nombre quelconque des-mémoires partagées à accepter les signaux d'adresse et il assure ainsi l'écriture simul- tanée des données dans un nombre quelconque des mémoires partagées reliées à la ligne commune de l'ensemble. D'autres caractéristiques et avantages de l'in- vention ressortiront mieux de la description qui va suivre, faite en référence aux dessins annexés sur lesquels: - la figure 1 est un diagramme synoptique d'un contrôleur de transmissions selon l'invention; la figure 2 est-un diagramme synoptique d'une unité de commande d'une liaison de données du contrôleur de transmissions de la figure 1; la figure 3 est un diagramme synoptique d'un organe principal de commande du contrôleur de transmissions de la figure 1; la figure 4 est un schéma représentant l'implan- tation de parties de deux mémoires partagées d'un ensemble de commande de liaison de données, dans la fenêtre de-mé- moire partagée de l'organe principal de commande dans l'es- pace d'adressage de cet organe principal; la figure 5 est un diagramme synoptique plus détaillé du canal d'entrée-sortie parallèle et de la mémoire partagée de l'ensemble de commande de liaison de données de la figure 2; la figure 6 est un diagramme synoptique du cir- cuit logique de sélection de mémoire de la figure 5; la figure 7 est un diagramme synoptique du cir- cuit logique d'encombrement de la figure 5; et la figure 8 est un diagramme synoptique d'un 251878 1 module d'interface de ligne du contrôleur de transmissions de la figure 1. La figure 1 représente un contrôleur de trans- missions 10 ayant une architure de traitement réparti et comprenant plusieurs modules processeurs 12 qui sont cou- plés à une ligne commune 14 de l'ensemble Chaque module processeur a plusieurs canaux 16 d'entréesortie qui sont connectés à divers dispositifs périphériques tels que des terminaux 22 à tube à rayons cathodiques et des imprimantes 24 par ligne En outre, un ou plusieurs ordinateurs prin- cipaux 26 peuvent être raccordés à un canal 16 d'entrée- sortie. Le contrôleur 10 acheminé commute les données à transférer entre les divers dispositifs connectés aux canaux d'entrée-sortie du contrôleur Par exemple le con- tr 81 eur 10 peut jouer le rôle d'un contrôleur de groupe- ment pour plusieurs terminaux 22 à tube à rayons cathodiques et il joue le rôle d'un processeur auxiliaire vis-à-vis d'un ordinateur principal 26 - Chaque module processeur a un ensemble 20 de commande de liaison de données et un ou plusieurs modules 18 d'interface de ligne qui assurent le couplage entre les canaux 16 d'entrée-sortie et les ensembles de commande de liaison du module 12 L'ensemble 20 de commande de liai- son de données introduit les données transmises par les canaux 16 d'entrée-sortie des modules associés 18 d'in- terface de ligne, effectue le traitement nécessaire et transmet les données au module processeur auquel le dispo- sitif destinataire est relié (par exemple une imprimante 24) L'ensemble de commande destinataire exécute un trai- tement supplémentaire des données le cas échéant et trans- met les données au dispositif destinataire par l'intermé- diaire du module convenable d'interface 18 et des canaux convenables d'entrée-sortie. Chaque module 18 d'interface comprend des cir- cuits d'isolement, de protection et de transformation de tension qui peuvent 4 tre nécessaires au dispositif parti culier ou à la catégorie de dispositifs reliés aux canaux 16 En outre, chaque module 16 comporte des circuits de traitement des fonctions de "niveau de liaison" spécifiées par les "protocoles": utilisés par les dispositifs reliés au module d'interface Un protocole est un jeu de règle ou de procédures de transmission de données observé par les dispositifs émetteur et récepteur Ainsi, le contrô- leur 10 de transmissiornsdoit observer les procédures de transmission de données prévues par les dispositifs de transmission et de réception reliés aux canaux 16 d'entrée- sortie du contrôleur 10. Les fonctions de niveau de liaison représente un sous-ensemble de ces règles et comprennent l'établis- sement et la déconnexion d'une liaison et la mise des don- nées au format convenable Ces fonctions de niveau de liai- son sont mises en oeuvre 'par le module d'interface sous la commande de l'ensemble de commande de liaison de don- nées Les opérations de niveau élaboré des protocoles qui dépendent:de l'application particulière sont exécutées par l'unité de commande de liaison de données Si le dis- positif destinataire dés données introduites utilise un protocoledifférent de celui qui est utilisé par le dispo- sitif source, l'ensemble de commande peut être programmé afin qu'il transforme-le protocole du dispositif source en protocole du dispositif destinataire. Chaque ensemble 20 de commande de liaison a une mémoire partagée qui est accessible par le proces- seur de l'ensemble local de commande de liaison et aussi par un organe principal de commande 29 qui effectue le transfert des blocs de données entre les ensembles de com- mande de liaison Lorsqu'un bloc de données doit être trans- f 4 ré, l'ensemble source de commande-de liaison transmet des signaux à l'organe principal de commande par la ligne commune 14, lui indiquant ainsi qu'il comporte des données conservées dans sa mémoire partagée et qui doivent être transférées Comme l'indique clairement la description détaillée qui suit, l'organe principal 29 de commande im- plante un bloc de mémoire partagée de l'unité source de commande de liaison (contenant les données) dans une partie de l'espace d'adressage de l'organe principal de commande Cette partie de l'espace d'adressage de l'or- gane principal de commande peut être appelée "fenêtre de* mémoire partagée" de l'espace d'adressage de-l'organe prin- cipal de commande Après détermination de l'idendité de l'ensemble destinataire de commande de liaison, l'organe principal de commande implante aussi un bloc de la mé- moire partagée de l'ensemble destinataire de commande dans la fenêtre de mémoire partagée de l'organe principal de commande, et lit alors les données de la mémoire partagée source et écrit les données dans la mémoire partagée des- tinataire, chaque mot de données étant transféré par l'in- termédiaire de la ligne commune 14 de l'ensemble. Chaque module processeur 12 comporte aussi une ligne commune 30 de l'ensemble de commande de liaisonet du module d'interface, permettant la transmission de don- nées d'entrée et de sortie et de signaux de commande entre l'ensemble de commande de liaison du module processeur et les modules d'interface associés à cet ensemble La figure 2 représente un exemple d'ensemble de commande de liaison de données, ayant un ensemble 32 de microtraitement qui communique avec les modules d'interface 18 et les au- tres éléments de l'ensemble de commande de liaison par une ligne commune interne 34 Un circuit 35 d'interface du module d'interface de liaison constitue un circuit tam- pon entre la ligne commune interne 34 et la ligne commune de l'ensemble de commande et du module d'interface. L'ensemble 32 de micro Iraitement comprend un microprocesseur à grande vitesse qui peut être un microprocesseur "Zilog" Z 80 A par exemple, décrit dans la brochure "Z 8 OA CPU Tech- nical Manual" L'ensemble 32 de microtraitement comporte aussi un circuit logique tampon pour les lignes de données, d'adresse et de commande de la ligne commune interne 34. L'ensemble 32 de microtraitement, sous la com- mande du programme conservé dans une mémoire passive 36 et une mémoire locale à accès direct 38, lit les données d'entrée provenant des modules 18 d'interface Les données sont alors conservées dans la mémoire locale 38 en vue d'un transfert ultérieur ou elles sont directement trans- mises à la mémoire partagée 28 en vue de leur transfert à l'ensemble destinataire de commande convenable. Dans le mode de réalisation représenté, la mé- moire partagée 28 comprend un bloc de 8 k octets ( 8 192) de mémoire à accès direct Les 8 k octets de mémoire par- tagée sont divisés en deux sections, une section d'entrée et une section de sortie de 4 k octets chacune La mémoire partagée 28 a des canaux doubles destinés à donner accès à la fois par l'ensemble 32 de microtraitement et l'or- gane principal 29 de commande Les données à transférer à un autre ensemble de commande de liaison sont placées dans la section d'entrée de la mémoire partagée 28 Ces données sont alors lues par l'organe principal de commande et conservées dans la section de sortie de l'ensemble des- tinataire de commande Chaque mémoire partagée 28 a un circuit logique destiné à résoudre les problèmes d'encom- brement provoqués par les tentatives de l'organe principal 29 et de l'ensemble local de microtraitement d'avoir si- multanément accès à la mémoire partagée 28 de l'ensemble correspondant de commande. Des signaux de commande circulant entre l'-or- gane principal 29 de commande et un ensemble de commande de liaison circulent par un canal d'entrée-sortie parallèle de chaque ensemble 20 de commande Par exemple, lien- semble 32 de microtraitement peut transmettre un signal d'interruption par l'intermédiaire du canal parallèle 40 d'entrée-sortie et la ligne commune 14 de l'ensemble à l'organe principal de commande, ou inversement En outre, l'organe principal de commande conserve un signal d'autori- sation dans le canal parallèle 40 afin qu'il implante une section d'entrée ou une section de sortie de la mémoire partagée 28 dans l'espace d'adresse de l'organe principal de commande L'opération d'implantation est décrite plus 251878 1 en détail dans la suite du présent mémoire. L'ensemble de commande de liaison a aussi un circuit 42 formant compteur et rythmeur destiné à trans- mettre des signaux de synchronisation au module proces- seur 12 Dans le mode de réalisation représenté, le cir- cuit 42 est réalisé à l'aide d'une paillette "Zilog" Z 80 A- CTC qui est compatible au microprocesseur "Zilog" Z 80 A. Le circuit Z 80 A-CTC a quatre canaux indépendants dont deux sont utilisés pour la transmission de signaux d'interruption commandés par une horio 4 e à l'ensemble 32 de microtraitement. Les deux autres canaux transmettent des signaux d'horloge en temps réel. Comme l'indique la figure 3, l'organe principal de commande a un ensemble 44 de microtraitement qui peut être analogue à l'ensemble 32 de microtraitement de chaque ensemble 20 de commande L'organe 29 de commande a aussi sa propre mémoire locale 46 qui est connectée à l'ensemble 44 de microtraitement par la ligne' commune 10 de l'ensemble. Un organe 47 de commande peut être utilisé pour la com- mande d'un disque souple (non représenté) lors du charge- ment de programmes dans la mémoire 46 de l'organe principal de commande et dans la mémoire locale 38 (figure 2) de chaque ensemble de commande de liaison. Dans le-mode de réalisation représenté, l'en- semble 44 de microtraitement de l'organe principal de com- mande a un espace d'adressage de mémoire de 64 kilooctets. Ainsi, il peut adresser au maximum 65 536 emplacements individuels de mémoire dans des opérations de lecture et - d'écriture Un espace d'adresse d'ensemble de microtrai- tement de l'organe principal de commande de 64 k est repré- senté pratiquement sur la figure 4 par une zone rectangu- laire 48 La partie supérieure de la zone 48 représente l'adresse O et la partie inférieure la dernière adresse de l'espace soit 65 536 (désignée par la référence " 64 K"). Une partie de l'espace d'adresse de l'organe principal de commande est réservé à une fenêtre 50 de mé- moire partagée qui est utilisée pour l'adressage des mé- moires partagées 28 de l'ensemble 20 de commande de liai- son Dans le cas particulier considéré, 8 k octets de l'es- pace d'adresse de l'organe principal de commande sont ré- servés à la fenêtre 50 de mémoire partagée puisque chaque mémoire d'ensemble de commande de liaison a 8 k emplacements de mémoire La fenêtre 50 est subdivisée en une section 52 et une section 54 de sortie ayant chacune un bloc d'adresses de 4 k octets " L'ensemble 32 de microtraitement de chaque en- semble de commande de liaison a un espace d'adressage de 64 kilooctets De tels blocs de 64 k emplacements de mémoire pour deux ensembles 20 a et 20 b de commande de liaison sont représentés par deux-rectangles 56 et 58 sur la figure 4 Dans chaque espace de mémoire d'ensemble de commande de liaison, une mémoire partagée est repérée par une réfé- rence 28 a, 28 b, pour les espaces de mémoire des ensembles a et 20 b respectivement Comme indiqué précédemment, chaque mémoire partagée est subdivisée en une section d'en- trée et une section de sortie de 4 k octets chacune Sur la figure 4, les sections d'entrée des mémoires partagées 28 a et 28 b sont repérées par les références 60 a et 60 b respectivement alors que les sections de sortie sont re pérées par les références 62 a et 62 b respectivement. L'organe principal 29 de commande implante la section 60 a d'entrée de la mémoire partagée de l'ensemble a dans la section d'entrée 52 de l'espace d'adressage de l'organe principal 29 de commande afin que celui-ci transfère les données d'un ensemble source de commande tel que l'ensemble 20 a à un ensemble destinataire tel que l'ensemble 20 b L'organe principal 29 de commande implante alors la section de sortie 62 b de l"espace de mémoire de l'ensemble 20 b dans la section de sortie 54 de l'espace d'adressage de l'organe principal de commande Ce-dernier peut alors adresser les données conservées dans la sec- tion d'entrée 60 a afin qu'il lise les données comme si les emplacements de-mémoire de la section 60 a formait une partie de la mémoire locale de l'organe principal de com- 2518781- mande De même, l'organe principal de commande adresse les emplacements de mémoire à l'intérieur de la section de sortie 62 b de l'ensemble 20 b afin qu'il écrive les don- nées lues dans l'ensemble 20 a dans la section de sortie- 62 b de l'ensemble 20 b L'implantation particulière d'une section d'entrée ou de sortie de la mémoire partagée d'un ensemble de commande de liaison dans l'espace d'adressage de l'organe principal de commande par cet organe est dé- crite plus en détail dans la suite du présent mémoire. Bien que la figure 4 indique que le bloc d'adres- ses réservé à la fenêtre de mémoire partagée se trouve dans le bloc d'adresses comprenant les 8 k derniers octets de l'espace d'adressage de l'organe principal de commande, la fenêtre 50 peut se trouver n'importe o dans l'espace * d'adressage de l'organe principal De même, le bloc d'em- placements de mémoire partagée peut se trouver n'importe o dans l'espace de mémoire de l'ensemble de commande de liaison En outre, les tailles de la mémoire partagée et de l'espace d'adressage de l'organe principal de commande sont données uniquement à titre purement illustratif et non limitatif. Lorsque la fonction d'implantation et le trans- fert des données d'un ensemble de commande-de liaison à un autre doivent être commandés, l'ensemble source de com- mande, ayant les données à transférer, transmet un signal de "demande d'interruption" à l'organe principal 29 de commande par l'intermédiaire du canal parallèle 40 d'entrée- sortie (figure 2) de l'ensemble de commande Comme l'in- dique la figure 5, le canal parallèle 40 a un circuit paral- lèle d'entrée-sortie 64 Dans le mode de réalisation re- présenté, ce circuit 64 est un dispositif programmable à deux canaux qui constitue un circuit d'interface compa- tible à la logique TTL (logique transistor-transistor) entre l'organe principal 29 et l'ensemble de microtraitement 32 de l'ensemble de commande de liaison Le circuit paral- lèle 64 peut par exemple être une paillette de circuit intégré d'organe de commande d'entrée-sortie parallèle "Zilog" qui est compatible au microprocesseur "Zilog" Z 80 A. Le circuit 64 d'entrée-sortie parallèle a plu- sieurs registres de commande destinés à conserver des si- gnaux de commande tels que des signaux d'interruption et des signaux d'autorisation Lorsqu'un ensemble de commande de liaison doit interrompre l'organe principal de commande, l'ensemble 32 de microtraitement de cet ensemble de com- mande met a un un bit dans un registre de commande du circuit 64 et provoque ainsi la création d'un signal de demande d'interruption dans une ligne 66, ce signal parvenant, par un circuit logique 70 d'interruption et la l Ignè com- mune de l'ensemble, à l'ensemble 44 de microtraitement de l'organe principal de commande. Lorsque cet ensemble de microtraitement 44 de l'organe principal reçoit une demande d'interruption, il transmet un signal de "reconnaissance d'interruption" par la ligne commune 14 Le circuit 64 d'entrée-sortie paral- lèle de l'ensemble particulier de commande de liaison qui a formé le signal de demande d'interruption répond par transmission du contenu d'un registre de commande dans la ligne commune 14 par l'intermédiaire d'un jeu d'émetteurs- récepteurs 68 reliant le circuit 64 à la ligne commune 14. Les données transmises ainsi à la ligne com- mune 14 à la suite d'un signal de reconnaissance d'inter- ruption, sont appelées "vecteur d'interruption" et sont introduites par l'ensemble 44 de microtraitement Le vec- teur d'interruption indique à l'organe principal de com- mande l'identité du circuit particulier 64 d'entrée-sortie (et donc de l'ensemble 20 particulier de commande) qui a formé la demande d'interruption reçue, ainsi que le sous- programme particulier permettant le traitement de la de- mande d'interruption Le contenu du registre de commande du vecteur d'interruption est par exemple établi par l'en- semble 44 de microtraitement de l'organe principal au-mo- ment o l'ensemble est mis sous tension. Les circuits parallèles 64 d'entrée-sortie ont un circuit logique intégré destiné à déterminer le canal ayant l'ordre hiérarchique le plus élevé parmi les circuits 251 ?W 81 paillettes parallèles d'entrée-sortie qui demandent une inter- ruption au même moment Les circuits paillettes parallèles des unités de commande de liaison, par l'intermédiaire du circuit logique interne d'interruption, peuvent êtres interconnectés en guirlandes afin qu'ils assurent la com- mande automatique suivant la hiérarchie d'interruption, sans circuit logique externe Cependant, dans le cas d'un grand nombre d'ensembles de commande de liaison et en con- séquence d'un grand nombre de circuits parallèles d'entrée- sortie reliés à la ligné commune 14, il peut être souhai- table d'ajouter un circuit logique de lecture par antici- pation destiné à permettre à l'utilisation d'un grand nom- bre de tels circuits Un exemple de-circuit logique de consultation par anticipation est décrit dans la brochure "PIO Technical Manual" et-est représenté par le circuit logique 70 d'interruption de la -figure 5, pour chaque en- semble de commande de liaison et par le circuit logique 72 de commande d'interruption (figure 3) pour l'organe principal 29 de commande. Comme l'indique la figure 5, la mémoire partagée 28 de chaque ensemble de commande comporté une mémoire à accès direct 74 à double canal à laquelle l'ensemble 32 de microtraitement local et l'organe principal 29 de commande peuvent avoir tous deux accès Un canal de la mémoire 74 est relié par un jeu d'émetteurs-récepteurs 76 à la ligne commune interne 34 de l'ensemble de commande de liaison alors que l'autre canal est relié par un jeu d'émetteurs-récepteurs 78 à la ligne commune 14 de l'en- semble Les émetteurs-récepteurs 68, 76 et 78 peuvent être par exemple formés par des circuits intégrés paillettes formant des portes LS 244 et LS 245. L'ensemble de microtraitement local 32, lors- qu'il veut l'accès à la mémoire 74 à accès direct de la mémoire partagée 26, adresse cette mémoire 74 par mise de signaux d'adresse (correspondant aux emplacements dans la mémoire 74) dans la ligne commune interne 34 de l'en- semble de commande Un circuit logique 80 de sélection - de mémoire décode les bits d'ordre élevé des signaux d'adresseet forme un signal de "sélection" transmis par une ligne 82 à un circuit logique 84 d'encombrement asso- cié à la mémoire 74 Lorsque cette dernière n'est pas aus- si adressée par l'organe principal de commande 29, le circuit logique 84 d'encombrement forme un signal d'autorisation" transmis par une ligne 86 aux émetteurs-récepteurs 76 afin que ceux-ci transmettent les signaux d'adresse et les si- gnaux de données de la ligne commune interne 34 de l'en- semble de commande à la mémoire à accès direct 74 De cette manière, l'ensemble de microtraitement local 32 peut adres- ser la mémoire 74 à accès direct de la mémoire partagée 28 et peut écrire des données dans la section d'entrée de la mémoire 74 en vue de leur transfert à un autre en- semble de commande de liaison Après écriture des données dans la section d'entrée, l'ensemble local de microtrai- tement 32 établit un bit de commande dans le circuit paral- lèle d'entrée-sortie 64 afin qu'il crée un signal de de- mande d'interruption comme décrit précédemment A ce mo- ment, l'ensemble de microtraitement 32 déclenche aussi le circuit 42 formant compteur et rythmeur afin qu'il crée un signal local de demande d'interruption transmis par une ligne 88-à l'ensemble local 32 lorsque l'interruption de-l'ensemble n'est pas reconnue par l'organe principal de commande-29 au cours d'une période prédéterminée. Après reconnaissance du signal de demande d'in- terruption de l'ensemble et détermination de l'identité de l'ensemble de commande de liaison qui demande l'inter- ruption, l'organe principal 29 de commande implante la section d'entrée de la mémoire partagée 28 de cet ensemble de cealnde dans la section d'entrée 52 de la fenêtre 50 de mémoire partagée de l'espace d'adressage de l'organe principal de commande A cet effet, l'organe principal 29 de commande adresse le circuit parallèle 64 d'entrée- sortie de l'ensemble de commande de liaison qui est deman- deur, et il met à un un bit de commande de section d'entrée d'un registre de commande d'implantation dans le circuit parallèle 64 du canal parallèle 40 d'entrée-sortie. Le canal 40 a un décodeur 90 d'adresse d'entrée-sortie qui décode les signaux d'adresse prove- nant de l'organe principal de commande et crée un signal d'autorisation de circuit parallèle d'entrée-sortie qui, par une ligne 92, parvient au circuit parallèle 64 d'entrée-sortie lorsque les signaux d'adresse correspon- dent à l'adresse du registre de commande d'implantation de ce circuit parallèle 64 Le signal d'autorisation de ce circuit parallèle peimet au registre de commande d'im- plantation du circuit parallèle 64 d'accepter les données provenant de l'organe principal de commande et transmises par la ligne commune 14 de l'ensemble par l'intermédiaire des émetteurs-récepteurs 68. Lorsqu'il est à un, le bit de commande de la section d'entrée du registre de commande d'implantation crée un signal de commande d'implantation dans la section d'entrée qui est transmis par une ligne 94 à un circuit logique 96 de sélection de mémoire Le signal de commande d'implantation de la section d'entrée autorise l'accepta- tion,-par la section d'entrée de la-mémoire partagée 28 de cet ensemble de commande de liaison, des signaux d'adresse provenant de l'organe principal de commande et transmis par la ligne commune 14 de l'ensemble comme indi- qué sur la figure 4 Le registre de commande d'implanta- tion a un second bit qui est mis à un par l'organe princi- pal 29 de commande afin qu'il forme un signal de recon- naissance d'entrée transmis par une ligne 93 au circuit 42 formant compteur et rythmeur L'arrivée du signal de reconnaissance d'entrée provoque la création par ce cir- cuit 42 dlun signal local de demande d'interruption trans- mis par la ligne 88 à l'ensemble local de microtraitement. Après l'implantation dans l'espace d'adresse, l'organe principal de commande peut adresser la section d'entrée par transmission des 'signaux d'adresse par la ligne commune 14 de l'ensemble Les mêmes signaux d'adresse sont présentés à la mémoire partagée 28 de chaque ensemble de commande de liaison mais seule la section d'entrée qui est implantée dans l'espace d'adressage de l'organe prin- cipal de commande répond aux signaux d'adresse provenant de cet organe Les bits d'ordre élevé des signaux d'adres- se sont décodés par le circuit logique 96 de sélection de mémoire de la mémoire partagée 28 qui forme un signal de "sélection" transmis par une ligne 98 au circuit logique 84 d'encombrement lorsque le signal de commande d'implan- tation de section d'entrée, transmis par la ligne 94, est actif Si l'ensemble local de microtraitement n'a pas déjà accès à la mémoire partagée 28, le circuit- logique 84 d'encombrement crée un signal d'autorisation transmis par une ligne 100 aux émetteurs-récepteurs 78 afin que les bits d'adresse d'ordre faible soient transmis par l'intermédiaire du jeu d'émetteurs-récepteurs 78 à la mémoire à accès direct 74 de la mémoire partagée - L'organe principal de commande qui a ainsi accès à la section d'entrée de l'ensemble source de commande de liaison, peut lire la partie initiale des-données qui y sont conservées afin qu'il détermine l'identité de l'en- semble destinataire de commande de liaison Ces signaux de données sont transmis à la ligne commune 14 de l'en- semble par l'intermédiaire des émetteurs-récepteurs 78 qui sont autorisés par l'organe principal de commande. La section de sortie de la mémoire partagée de l'ensemble destinataire de commande de liaison est alors implantée dans la section de sortie 54 de la fenêtre de mémoire partagée de l'espace d'adressage de l'organe prin- cipal de commande d'une manière analogue -à celle qu'on a décrite pour la section d'entrée Ainsi, l'organe prin- cipal de commande adresse le registre de commande d'im- plantation du circuit parallèle 64 d'entrée-sortie de l'en- semble destinataire de commande de liaison afin qu'il éta- blisse un bit de commande de section de sortie du registre de commande d'implantation qui provoque la création d'un signal de commande d'implantation dans la section de sortie transmis par une ligne 95 à l'ensemble correspondant de commande de liaison Ce signal de commande d'implanta- tion autorise l'acceptation, par la section de sortie de la mémoire partagée 28 de l'ensemble destinataire de-com- mande, des signaux d'adresse et des signaux de données provenant de l'organe principal de commande par l'intermé- diaire des émetteurs-récepteurs 78. En outre, plusieurs sections de sortie peuvent être implantées dans la fenêtre de mémoire partagée de l'organe principal de combmande Ainsi, cet organe peut établir le bit de commande d'implantation de section de sortie dans plusieurs ensembles de commande de liaison avant l'adressage des sections de sortie des mémoires par- tagées de ces ensembles De cette manière, l'organe prin- cipal de commande peut lire les données dans la section d'entrée de l'ensemble source de commande de liaison et peut écrire des données dans un ou plusieurs ensembles destinataires de commande de liaison. Après que l'organe-principal 29 de commande a transféré les-données de la section d'entrée de l'ensemble source de commande de liaison dans la section de sortie d'un ensemble destinataire de commande de liaison, cet organe met à un un quatrième bit du registre de commande d'implantation du circuit parallèle d'entrée-sortie de l'ensemble destinataire de commande-de liaison afin qu'il crée un signal de demande de sortie transmis par une li- gne 104, en provenance du circuit parallèle 64, au circuit 42 formant compteur et rythmeur Ce circuit 42, lorsqu'il reçoit le signal de demande de sortie, crée une demande d'interruption transmise par la ligne 88 à l'ensemble de microtraitement 32, ce signal indiquant à cet ensemble que des -données ont été transférées à la section de sortie de sa mémoirepartagée 28 L'ensemble 32 de microtraitement, à la suite du signal d'interruption, lit les données dans la section de sortie de sa mémoire partagée, traite les données et les transmet au dispositif destinataire exté- rieur par l'intermédiaire du module convenable d'-interface 18 et du canal d'entrée-sortie convenable 16 du module processeur. Le circuit logique 96 de -sélection de mémoire de la mémoire partag Ue 28 est représenté plus en détail sur la figure 6 Ce circuit logique 96 comprend un déco- deur 1/8 110 qui peut être une paillette de circuit inté- gré LS 138 par exemple Le décodeur 110 a trois entrées de sélection A, B et C reliées aux trois bits d'ordre éle- vé d'adressage de l'ensemble SA 12-SA 14 respectivement, et une entrée d'autorisation reliée au bit d'adresse d'or- dre le plus élevé SA 15 dé la ligne commune 14 de l'ensem- ble Ces quatre bits d'adresse de l'ensemble d'ordre-élevé sont utlisés pour la sélection d'un bloc particulier de 4 k octets d'emplacements de mémoire adressable par l'or- gane principal de commande. Le circuit logique 96 de sélection de mémoire comprend en outre une porté ET 112 ayant une entrée d'in- version reliée à la ligne 94 de commande d'implantation de section d'entrée, en provenance du circuit parallèle 64 d'entrée-sortie (figure 5) *et une entrée d'inversion reliée par un branchement 114 à l'une des huit sorties du décodeur 110 Dans le mode de réalisation représenté, le branchement 114 est représenté relié à une sortie 116 du décodeur 110 Cette ligne 116 desortie est active, - c'est-à-dire à un faible niveau logique, lorsqu'il existe une combinaison particulière d'états des bits d'adresse SA 12-SA 15 Cette combinaison d'états constitue l'adresse de la section d'entrée de la mémoire partagée de'chaque ensemble de commande de liaison L'adresse de la section d'entrée par rapport à l'organe principal de commande est facilement décalée par simple connexion du-branchement 114 à une autre sortie du décodeur 110. Le signal de sortie de la porte ET 112 est relié à l'entrée d'une porte NI 118 qui a une sortie 120 reliée à l'entrée d'inversion d'une seconde porte ET 122 La sortie de cette dernière est reliée à la ligne 98 de sélection de mémoire donnant accès à l'organe principal de-commande qui est relié au circuit logique 84 d'encombrement (figure 5). Si le signal de commande d'implantation de la section d'entrée transmis par la ligne 94 est actif (niveau lo- gique faible) et si l'adresse de la section d'entrée dans la mémoire partagée est présentée aux entrées du déco- deur 110, le signal de sélection de mémoire 98 devient actif l'émetteur-récepteur 78 des signaux d'adresse (et des si- gnaux de données) provenant de l'organe principal de com- mande vers la mémoire 74 à accès direct de la mémoire par- tagée De cette manière, le signal de commande d'implanta- tion de la section d'entrée permet à la section d'entrée de la mémoire partagée d'accepter les signaux d'adresse provenant de l'organe principal de commande. Le circuit logique 96 de sélection de mémoire comporte en outre une porte ET supplémentaire 124 qui a des entrées d'inversion reliées à la ligne 95 de commande si I d'implantation de la section de sortie et à l'une des huit sorties du décodeur 110 par un branchement 126 Le signal de sortie de la porte ET 124 est transmis à l'autre entrée de la porte NI 118 Le circuit logique a un fonctionnement analogue et forme un signal de sélection de mémoire trans- mis par la ligne 98 lorsque l'adresse de la section de sortie est présentée au décodeur 110 alors que le signal de commande d'implantation de section de sortie de la li- gne 95 est active pendant une demande de mémoire transmise par l'organe principal 29 de commande A ce moment, les sections de sortie des mémoires partagées 28 peuvent se voir attribuer un quelconque bloc d'adresses de 4 k octets dans l'espace d'adressage de l'organe principal de commande par connexion sélective des branchements 126 aux décodeurs 110 des ensembles de commande de liaison. On se réfère maintenant à la figure 7 qui repré- sente le circuit logique 84 d'encombrement de la mémoire partagée-28, comprenant deux basculeurs D 130 et 132 Le basculeur 130 est établi chaque fois que l'organe prin- cipal de commande a accès à la mémoire partagée 28 de l'en- semble de commande de liaison De même, le basculeur 132 est établi chaque fois que l'ensemble local de microtrai- tement de l'ensemble de commande de liaison a accès à la mémoire partagée 28 Ainsi, l'entrée D du basculeur 130 est reliée à la ligne 98 de sélection de mémoire de l'organe principal de commande, provenant du circuit logique 96 de sélection de mémoire de cet organe La ligne 98 de sé- lection est aussi reliée à l'entrée d'une porte NON-ET 134 qui a une autre entrée reliée à la sortie Q du second basculeur 132 Ainsi, lorsque l'organe principal de com- mande essaie d'avoir accès à la mémoire partagée 28 (le signal de sélection de mémoire est actif) alors que l'en- semble local de microtraitement a déjà accès à la mémoire partagée (basculeur 132 établi) un signal d'attente est transmis par une ligne 136 à la ligne commune 14 de l'en- semble (figure 5), ce signal parvenant à l'ensemble de microtraitement de l'organe principal de commande Cette opération empêche l'accès simultané de l'organe principal de commande à la mémoire partagée pendant que l'ensemble local de microtraitement de l'ensemble de commande de liai- son a accès à la mémoire partagée De même, Une porte NON- ET 138 crée un signal d'attente transmis par une ligne 140 à l'ensemble local 32 de microtraitemient lorsque l'en- semble de commande de liaison cherche à avoir accès à la mémoire partagée (signal de sélection de mémoire actif) pendant que l'organe principal de commande a déjà accès à la mémoire partagée (le basculeur 130 est établi). Les basculeurs 130 et 132 ne peuvent changer d'état qu'en présence d'un signal d'horloge qui est trans- mis aux entrées d'horloge CLK des basculeurs 130 et 132. Cependant, un circuit 142 à retard transmet le signal d'hor- loge à l'entrée d'horloge du second basculeur 132 afin qu'il introduise un retard tel que le signal d'horloge arrive au basculeur 130 avant l'arrivée au basculeur 132. Ainsi, si l'organe principal de commande et l'ensemble local de microtraitement 32 cherchent à avoir accès en même temps à la mémoire partagée, le signal d'horloge ar- rive d'abord au basculeur 130 si bien que la sortie Q du basculeur 130 change d'état la première Ainsi, la sortie Q du basculeur 130 devient active (niveau logique élevé) et provoque la transmission d'un signal d'attente par la ligne 140 à l'ensemble local de microtraitement. Lorsque la sortie Q du basculeur 130 devient active, la sortie Q deviant aussi active (faible niveau logique) si bien qu'un signal d'autorisation est transmis par la ligne 100 aux émetteurs-récepteurs 78 (figure 5) reliant la ligne commune 14 de l'ensemble à la mémoire 74 à accès direct de la mémoire partagée 28 La sortie du basculeur 130 est aussi reliée à l'entrée d'effacement CLR du second basculeur 132 Ainsi, lorsque la sortie Q du basculeur 130 devient active, la sortie du basculeur 132 devient inactive (niveau logique élevé) si bien que les émetteurs- récepteurs 76 {figure 5) qui relient la ligne commune interne 34 de l'ensemble de commande de liaison à la mémoire à accès direct 74 de la mémoire partagée 28 ne peuvent pas fonctionner De cette manière, les lignes communes d'adresse et de données de la ligne commune 14 de l'ensemble sont reliées à la mémoire 74 à accès direct, et les lignes communes d'adresse et de données de la ligne commune interne 34 de l'ensemble de commande de liaision ne sont pas reliées à la mémoire 74 lorsque le basculeur est établi La sortie Q du basculeur 132 est reliée de manière analogue à l'entrée d'effacement CLR du bascu- leur 130 afin que celui-ci soit rétabli et que l'émetteur- récepteur 78 ne puisse pas fonctionner lorsque la sortie du basculeur 132 devient active L'émetteur-récepteur 76 peut alors transmettre les signaux d'adresse et de don- nées de l'ensemble local de microtraitement 32 à la mé- moire partagée 28, tout en découplant les lignes communes d'adresse et de données de la ligne commune 14 de l'en- semble de la mémoire à accès direct 74. Comme indiqué précédemment, chaque ensemble de commande de liaison peut commander jusqu'à quatre modules 18 d'interface de ligne par lesquels les données sont échangées avec les dispositifs périphériques La fi- gure 8 représente plus en détail un exemple de module d'in- terface de ligne Le rôle principal de chacun de ces mo- dules 18 est d'assurer une conversion série-parallèle des données Par exemple, le module 18 peut assembler des carac- tères ayant 5 à 8 bits provenant d'un courant série de données binaires provenait d'un canal 16 d'entrée-sortie. Les caractères assembils sont alors introduits par -l'ensemble de ccmnande de liaison De même, le module 18 met sous forme série les données parallèles provenant de l'ensemble de commande de liaison, dans une séquence transmise d'impul- sions binaires parvenant, par-l'intermédiaire du canal 16 d'entrée-sortie, à-un dispositif périphérique. Dans le mode de réalisation représenté, chaque module d'interface a quatre canaux d'entrée-sortie, repré- senté chacun par une carte repérée en traits interrompus comme indiqué par la référence 152 Chaque canal 152 d'entrée-sortie comprend un circuit 154 de commande de communication série qui assure la mise des données au for- mat convenant à la communication de données en série comme décrit précédemment Ce circuit de commande de communica- tions en série peut-être réalisé par exemple sous forme d'un circuit intégré paillette d'organe de commande paral- lèle d'entrée-sortie "Zilog" Z 90 comme décrit précédemment, avec en outre un circuit intégré paillette d'organe de commande d'entrée-sortie série "Zilog" Serial I/O. Le circuit série d'entrée-sortie est un disposi- tif programmable à double canal pouvant traiter des pro- tocoles de type asynchrone, synchrone et à bits synchrones, par exemple des protocoles "IBM Bisync" (communications synchrones binaires), "HDLC" (commande de liaison de don- nées de niveau élevé), "SDLC" (commande de liaison de don- * nées synchrones) et d'autres protocoles séries Les cir- cuits d'entrée-sortie série et parallèle des circuits 154 de commande de communications série, sous la commande de 251878 1 l'ensemble de commande de liaison, remplissent les fonc- tions de traitement de liaison de données telles que la création et la vérification de données de vérification de redondance cyclique, l'introduction automatique de ca- ractères de synchronisation ou d'étiquette et l'introduc- tion et la suppression automatique d'un zéro. Chaque canal 152 d'entrée-sortie a des portes 156 à boucle de retour commandées par un bit de sortie - du circuit parallèle d'intrée-sortie Ces portes 156 sont utilisées en mode de test interne dans lequel le circuit d'entrée-sortie série est déconnecté de l'ensemble utili- sateur et les sorties de l'émetteur d'entrée-sortie série du canal sont reliées aux entrées du récepteur d'entrée- sortie série De cette manière, chaque ensemble de com- mande de liaison peut vérifier si les données sont conve- nablement transmises. Le terminal à tube à rayons cathodiques, l'or- dinateur ou un autre dispositif externe est connecté au contrôleur de transmissions 10 au niveau du connecteur 158 Chacun des canaux d'entréesortie 152 du module 18 d'interface représenté sur la figure 8 est destiné à cor- respondre à la norme d'interface RS-232-C Ainsi, le connec- teur 158 a 25 broches Des jeux 160 et 162 de cavaliers per- mettant l'affettation variable des lignes de commande et de données au connecteur 158 et des broches d'entrée et de sortie des cir- cuits série et parallèle du circuit 154 respectivement. Par exemple, le module d'interface de ligne RS 232-C peut être relié afin qu'il fonctionne à la manière d'un terminal de données ou d'un équipement de communications de données. Un jeu de circuits 164 de suppression de cou- rant transitoire protège les différents composants du con- trôleur de transmissions 10 contre les courants et les tensions transitoires apparaissant dans l'une quelconque des lignes de signaux de commande et de signaux de données, provenant du dispositif extérieur relié au contrôleur de transmissions 10 au niveau du connecteur 158 Un jeu de circuits 166 de pilotage RS-232 et de récepteurs 168 du- 251878 1 type RS-232 transforme les tensions suivant la norme RS-232 en niveaux de tension-qui sont-compatibles avec les circuits du module 18 d'interface et du contrôleur Un isolement supplémentaire est assuré par un jeu de coupleurs optiques ou optrons 170 Bien que le module 18 représenté sur la figure 8 ait été indiqué comme satis- faisant à la norme d'interface physique RS-232,le contrô- leur 10 de transmissions peut avoir d'autres modules d'in- terface de ligne permettàbt le couplage de dispositifs -10 externes qui nécessitent'des interfaces d'autres normes. Un circuit 172 de détection de fréquence de bits est destiné à déterminer la fréquence de transmission des données lues par l'ensemble 20 de commande de liaison, Cet ensemble peut alors programmer un générateur 174 de fréquence de bits destiné à transmettre des signaux d'hor- loge à une -fréquence qui convient a la fréquence de trans- mission des données détectées Le circuit 172 de détection de la fréquence des bits peut être par-exemple sous forme d'un circuit compteur-rythmeur"'Zilog Z 80, et le générateur 174 de fréquence de bits-peut être une paillette de circuit intégré COM 5016 par exemple. L'ensemble de commande de liaison peut adresser les circuits intégrés ducircuit 154 de communication série, du circuit 172 de détection de fréquence de bits ou du circuit 174 générateur de fréquence de bits par transmission des signaux convenables d'adresse qui sont décodés par un circuit logique 176 de décodage d'adresse et de vérifi- cation de parité Ce circuit 176 transmet un signal d'auto- risation au circuit intégré qui est adressé par l'ensemble de commande La ligne commune 30 de l'ensemble de commande de liaison et du module d'interface est reliée aux cir- cuits intégrés du canal d'entrée-sortie 152 par un jeu d'émetteurs-récepteurs 178 de ligne commune de données. Les interruptions transmises à l'ensemble de commande de liaison sont créées par les circuits d'entrée- sortie série et parallèle du circuit 154 de commande Ces circuits peuvent mettre en oeuvre la structure incorporée d'hiérarchie d'interruption en guirlande Lorsqu'un grand nombre de ces circuits sont interconnectés,=un circuit logique de consultation par anticipation peut être uti- lisé comme décrit précédemment Ce circuit est représenté par le circuit logique 180 de commande d'interruption et de ligne commune et par le circuit logique 182 d'interruption (figure 2) de l'ensemble de commande de liaison. La description qui précède montre clairement que le contrôleur de transmissions selon l'invention peut gérer un nombre élevé de modulesprocesseurs et n'est pas limité par l'espace d'adressage de l'organe principal de commande qui transfère les données d'un module processeur à un autre En outre, l'architecture décrite précédemment permet le transfert simultané de données à plusieurs modules processeurs. Il est bien entendu que l'invention n'a été décrite et représentée qu'à titre d'exemple préférentiel et qu'on pourra apporter toute équivalence technique dans ses éléments constitutifs sans pour autant sortir de son cadre. =-' REVENDICATIONS - 1 Ensemble de traitement de données, caractérisé en ce qu'il comprend -: plusieurs processeurs ( 12) destinés au trai tement de données, chaque processeur ayant une mémoire partagée ( 28) destinée à conserver des données à trans- férer à la mémoire partagée d'un autre processeur et à recevoir des données de la mémoire partagée d'un autre processeur, toutes les méiioires partagées ayant un bloc d'adresses en commun; et un dispositif de transfert de données d'une mémoire partagée à une autre, ce dispositif de transfert comprenant-un dispositif d'adressage de chacune des mé- moire partagée ( 28) afin que les données soient lues dans une mémoire partagée ou écrites dans une mémoire partagée, et un dispositif d'autorisation de l'acceptation, par une mémoire partagée particulière, d'une adresse provenant du dispositif de transfert de données, toutes les mémoires partagées non autorisées ignorant l'adresse provenant du dispositif de transfert de données. 2 Ensemble de traitement de données, caractérisé en ce qu'il comprend-: - une ligne commune ( 14) de l'ensemble, plusieurs module processeurs ( 12) -ayant chacun un processeur ( 20) et une mémoire partagée ( 28) associée, reliée à la ligne commune de l'ensemble, chaque mémoire partagée ayant un bloc d'adresse, par rapport à la ligne commune de l'ensemble, en commun avec les autres mémoires partagées, chaque processeur ayant un dispositif d'écri- ture de données dans la mémoire partagée associée, les données étant destinées à être transférées à la mémoire partagée d' un autre module processeur, et un dispositif de lecture des données dans la mémoire partagée, ces don- nées ayant été transférées par la mémoire partagée d'un autre module processeur, et un organe principal ( 29) de commande relié à la ligne commune de l'ensemble et destiné à transmettre des signaux commun E d'adresse à toutes les mémoires parta- gées ( 28) afin que des données soient lues dans une mé- moire partagée choisie et soient écrites dans au moins une mémoire partagée choisie, l'organe principal de com- mande ayant un dispositif destiné à transmettre un signal d'autorisation à un module processeur particulier afin qu'il sélectionne la mémoire partagée de ce module, chaque module-processeur ( 12) ayant en outre un dispositif d'autorisation commandé par un signal d'au- torisation et destiné à permettre l'acceptation par la - mémoire partagée du module processeur associé, des signaux communsd'adresse provenant de l'organe principale de com- mande. 3 Ensemble selon la revendication 2, caractérisé en ce que chaque mémoire partagée ( 28) comporte une sec- tion d'entrée le dispositif de transmission d'un signal d'au- terisation comprend un dispositif destiné à transmettre un signal d'autorisation d'entrée à un module processeur particulier ( 12) afin qu'il sélectionne la section d'en- trée ( 60 a, 60 b) de la mémoire partagée de ce processeur et un signal d'autorisation de sortie transmis à un ou plusieurs modules processeurs afin qu'il sélectionne les sections de sortie le dispositif d'autorisation comprend un dis- positif destiné à autoriser l'acceptation, par la secton d'entrée de la mémoire partagée associée, des signaux com- muns d'adresse à la suite d'un signal d'autorisation d'en- trée, et à autoriser l'acceptation, par la section de sortie de la mémoire partagée associée, des signaux codmmuns 251878 1 d'adresse à la suite d'un signal d'autorisation de sortie. 4 -Ensemble selon la revendication 2, caractérisé en ce que le dispositif de validation comporte un registre relié à la ligne commune ( 14) de l'ensemble et destiné à conserver le signal d'autorisation provenant de l'organe principal de commande et plusieurs portes commandés par le signal d'autorisation et reliant la mémoire partagée à la ligne commune de l'ensemble de manière que les signaux d'adresse provenant de cette ligne commune et les signaux de données transmis à la mémoire partagée et provenant de celle-ci, lorsque le fonctionnement de celle-ci est autorisé, puissent être échangés. Ensemble de traitement de données, caractérisé en ce qu'il comprend plusieurs dispositifs( 12) de traitement de don- nées ayant chacun une mémoire comprenant un bloc de mé- moire partagée ( 28) ayant un bloc commun d'adresses avec les blocs de mémoire partagée des autres dispositifs de traitement, un dispositif de transfert de données d'un bloc de mémoire partagée à un autre, ayant un espace d'adressage qui comprend une fenêtre ( 50) de mémoire partagée délimitée par le bloc commun d'adresses des blocs de mémoire partagée des ensembles de traitement, et un dispositif d'implantation du bloc de mémoire partagée d'un ou plusieurs dispositifs de traitement ( 12) dans la fenêtre ( 50) de mémoire partagée du dispositif de transfert de données afin que la mémoire-partagée im- plantée accepte une adresse contenue dans le bloc commun d'adresses et que les mémoires partagées non implantées n'acceptent pas ces données. 6 Contrôleurs de&transmissions caractérisé en ce qu'il comprend: une ligne commune d'ensemble ( 14), plusieurs canaux d'entrée-sortie, plusieurs processeurs( 12) associés chacun à au moins un canal d'entrée- sortie et ayant un dispositif d'interface assurant le couplage entre le processeur et les canaux associés d'entrée et-de sortie, chaque proces- seur ayant en outre une mémoire partagée reliée à la ligne commune de l'ensemble et un dispositif d'introduction de données d'un canal d'entréesortie, de traitement des don- nées et de conservation de ces données dans la mémoire partagée associée afin qu'elles puissent être transférées à la mémoire partagée d'un autre processeur, et un-organe principal de commande ( 29) relié à la ligne commune ( 14) de' l'ensemble et destiné à trans- mettre des signaux communs d'adresse à toutes les mémoires partagées afin que des données soient lues dans une mé moire partagée choisie et écrites dans au moins une mé- moire partagée choisie, l'organe principal de commande 1.5 comprenant un dispositif destiné à transmettre un signal d'autorisation à un processeur particulier afin que la mémoire partagée de celui-ci soit choisie, chaque processeur ( 12) ayant-en outre un re- gistre relié à la ligne commune de l'ensemble et destiné à conserver un signal d'autorisation provenant de l'organe principal de commande, un dispositif-commandé par le -signal mémorisé d'autorisation et destiné à permettre l'accepta- tion par la mémoire partagée associée du processeur des signaux communs d'adresse provenant de l'organe de commande,' et un dispositif de lecture des données écrites dans la mémoire partagée associée par l'organe principal de com- mande et de transmission des données à un canal d'entrée- sortie associé à ce processeur.