Brevet FR2521754A1 — publié le 19830819

La présente invention a trait en général à un procédé d'affichage de signaux logiques, et plus particulièrement à un procédé d'affichage d'un signal logique sur un dispositif d'affichage du type à balayage de trame d'un analyseur logique ou appareil analogue. Dans différentes sortes d'appareils électroniques, le recours à la technique du traitement des signaux logiques se répand chaque jour davan- tage par suite des progrès technologiques réalisés dans les microproces- seurs et les microordinateurs On propose désormais des oscilloscopes, des sondes logiques et des analyseurs logiques pour mettre au point, étalonner et dépanner tout appareil électronique utilisant la technique logique Ce sont surtout les analyseurs logiques qui constituent un moyen idéal pour réaliser un instrument de mesure pour de tels appareils logiques, car ils peuvent stocker des signaux logiques d'entrée multi-canaux (données ou in- formations) dans des mémoires, telles que les mémoires RAM à accès péri- phérique, et afficher les informations enregistrées dans la mémoire sur des moyens d'affichage tels qu'un tube à rayons cathodiques (TRC), afin de permettre la mesure de l'information avant que se produise le signal de déclenchement Il existe deux modes d'affichage dans les analyseurs lo- giques, l'un étant le mode d'affichage synchronisé ou rythmé pour afficher le signal logique en tant que forme d'onde de ce signal, l'autre étant le mode dit d'affichage d'état pour afficher l'information stockée en tant que signas alphanumériques de mots par exemple du type binaire, octal et hexadécimal. Un dispositif d'affichage du type fonctionnant par analyse de trame convient pour constituer le moyen d'affichage d'analyseurs logiques, at- tendu qu'un tel dispositif opérant par analyse de trame peut afficher l'in- formation aussi bien selon le mode synchronisé ou rythmé que selon le mode d'état, et il est exempt de scintillement même si l'on affiche une quantité importante d'informations De plus, un dispositif d'affichage du type à analyse de trame est capable d'inverser le noir et le blanc de l'affichage total ou partiel, et aussi de faire clignoter l'affichage. Plus on augmente le nombre de canaux et le nombre de bits de la mé- moire, plus l'analyseur logique convient On a déjà proposé de nombreuses solutions techniques de type classique pour afficher davantage de formes d'ondes sur la surface limitée d'affichage dans le cas d'analyse de trame. L'une de ces solutions antérieures consiste à comprimer l'axe de temps (horizontal) de l'écran d'affichage en modifiant la pente du signal sui- vant l'axe X afin d'afficher un plus grand nombre de bits Toutefois, cette technique n'est applicable que dans le cas d'un mode d'affichage du type -2- X-Y en délivrant le signal logique et un signal de rampe ou en escalier aux axes respectivement Y et X du dispositif d'affichage Dans le mode d'affi- chage par analyse de trame, étant donné que le nombre de FON Ts (segments d'affichage) dans la zone d'affichage et le nombre de bits dans chaque FONT sont déterminés d'avance, ce mode d'affichage interdit l'adoption du pro- cédé qui utilise la compression de l'axe de temps, M Ome si l'on augmente le nombre de FONTS dans la zone d'affichage, les formes d'ondes affichées s'a- menuisent en fonction de la compression de l'axe du temps, de manière qu'il est peu couode d'observer les formes d'ondes en détail. Une autre technique classique consiste à afficher un signal logique à canal unique avec plusieurs traces distinctes (méthode dite multitraces). Toutefois, cela rétrécit la surface disponible pour les autres canaux et rend difficile la comparaison des nombreux signaux des canaux entre eux. La demande (examinée et publiée) de brevet japonais no 55-46579 dé- crit un analyseur logique qui détecte des transitions d'un signal logique d'entrée pour en faire l'acquisition Ce procédé permet d'économiser la capacité d'un circuit d'acquisition à mémoire, et mesure de nombreux bits du signal logique Cependant, étant donné que le signal logique acquis est comprimé dans le temps, cette méthode exige un circuit supplémentaire pour mesurer le temps (période) écoulé entre les transitions, et la construction d'un tel circuit devient anormalement compliquée. Uhe autre technique classique consiste à réduire l'amplitude de cha- que forme d'onde logique et d'afficher simultanément davantage de formes d'ondes de canaux. Toutefois, il est difficile de mesurer cette technique en raison de l'utilisation de très petites formes d'ondes De plus, on propose un mode dit à rouleau pour afficher l'écran par glissement pas-à-pas, mais un tel mode ne permet pas l'affichage simultané de la totalité de 1 'information. Suivant le procédé d'affichage d'un signal logique qui fait l'objet de la présente invention, l'on se rapproche du signal logique en modifiant un signal logique long pour en faire un signal logique court Par exemple, on comprime un signal logique d'une longueur de quatre bits pour obtenir un signal logique d'une longueur de trois bits Pour cela, on compare chaque bit d'un signal logique sériel avec le bit (antérieur) précédent. Lorsqu'ils sont égaux entre eux, on obtient le même niveau de logique que celui du bit précédent Lorsque le nouveau bit diffère du précédent, on engendre un niveau logique qui diffère du résultat de la comparaison anté- rieure Ces opérations sont répétées N fois (N étant un nombre entier plus grand que deux), et stoppées une fois avant de les répéter de nouveau Le 3 - signal logique régénéré est transformé en information FONT afin d'afficher la forme d'onde logique comprimée sur le dispositif d'affichage du type à analyse de trame Ainsi, on peut afficher un grand nombre de bits du signal logique sans augmenter le nombre de segments de la forme d'onde. Par conséquent, l'un des buts de la présente invention consiste à prévoir un procédé d'affichage de signaux logiques en vue d'afficher une forme d'onde se composant d'un grand nombre de bits sur une surface limitée d'affichage du moyen d'affichage en opérant selon le mode d'affichage dit par analyse de trame. Un autre but de l'invention consiste à prévoir un procédé d'affichage de signaux logiques pour afficher une forme d'onde comprimée, qui consiste en un grand nombre de bits sur une surface limitée d'affichage du disposi- tif d'affichage dans le mode d'affichage du type à analyse de trame, procé- dé dans lequel on peut choisir un rapport optimal de compression. L'invention a en outre pour objet de prévoir un procédé d'affichage de signaux logiques, c'est-à-dire un affichage de signaux logiques selon le mode page par page, dans lequel on sélectionne des sondes et des fiches de sondes de la façon désirée pour chaque écran (page) d'affichage, et l'on affiche des signaux d'entrée provenant des sondes et fiches de sondes sé- lectionnées de chaque page dans une zone ou surface d'affichage. D'autres buts et avantages de la présente invention ressortiront clairement pour tout spécialiste dans l'art à la lecture de la description suivante qui se rapporte aux dessins annexés, sur lesquels: La FIGURE 1 montre un schéma synoptique d'un analyseur logique cons- tituant une application de la présente invention; Les FIGURES 2 et 3 montrent schématiquement des écrans d'affichage pour faciliter la compréhension du procédé d'affichage de signaux logiques suivant la présente invention; La FIGURE 4 montre un organigramme pour expliquer un procédé d'affi- chage de signaux logiques suivant la présente invention; La FIGURE 5 montre le contenu d'une mémoire RAM pour expliquer un procédé d'affichage de signaux logiques suivant la présente invention; La FIGURE 6 montre une forme d'onde pour expliquer un procédé d'af- fichage de signaux logiques suivant la présente invention; La FIGURE 7 montre un écran d'affichage pour expliquer le fonction- nement de l'analyseur logique de la Figure 1, et La FIGURE 8 montre le contenu d'une mémoire RAM utilisée dans le cas de la Figure 1. On se référera tout d'abord à la Figure 1, qui montre un schéma sy- -4 - noptique d'un analyseur logique utilisant le procédé de la présente inven- tion, pour expliquer la nature de ce schéma Les signaux logiques d'entrée, détectés par quatre sondes 1 OA à 1 OD, sont appliqués au comparateur 12. Chaque sonde comporte huit grains de sonde, désignés par les symboles AO à A 7, DO à D 7, ou des moyens analogues, destinés à recevoir huit signaux lo- giques d'entrée des canaux Le comparateur 12 compare les signaux logiques d'entrée avec un niveau déterminé afin de les régler à un niveau logique déterminé (par exemple le niveau TTL (circuit de logique transistor-tran- sistor))pxopre à chaque bloc afin de les appliquer à une mémoire d'acqui- sition 14 et à un circuit de déclenchement 16 La mémoire 14 se compose d'une mémoire RAM à accès périphérique à grande vitesse, et le circuit de déclenchement 16 comprend un détecteur de mots et un compteur La mémoire 14 et le circuit de déclenchement 16 sont reliés à un bus 20 (terme général qui comprend également des bus de données, d'adresses et de commande) Le circuit de commande marche/arrgt 22 fait démarrer le fonctionnement de la mémoire 14 dans le sens de l'enregistrement ou du stockage, c'est-à-dire se met en marche lors de l'acquisition de l'information d'entrée conformé- ment à un signal d'instruction provenant du bus 20, et fait stopper l'ac- quisition de la mémoire 14 conformément à la sortie du circuit de déclen- chement 16 Le bus 20 est relié à l'ordinateur central (CPU) 24, constitué par exemple par un microprocesseur du type Z-80 A, à la mémoire morte ROM 26, à la mémoire vive RAM 28, au clavier 30, à l'appareil de commande d'af- fichage 32 et au générateur de signaux d'horloge 36 Le microprocesseur du type Z-80 A est décrit d'une manière détaillée dans les ouvrages intitulés "Z 80/Z 80 A CPU Technical Manual 03-0029-01 " et "Z 8400,Z 80 CPU Product Spe- cification 00-2001-02 " publiés par Zilog Le CPU 24 agit en tant que moyen arithmétique logique et de moyen de traitement pour contr 8 ler un système complet en utilisant la mémoire RAM 28 en tant que mémoire volatile ou tem- poraire (CPU RAM) en fonction de la programmation fixe (procédure de trai- tement) de la mémoire ROM 26 La mémoire vive 28 comporte une zone d'affi- chage RAM Le clavier 30 est un dispositif d'entrée extérieur qui permet à un opérateur de contr 8 ler ou commander un curseur, l'introduction des données, des signaux de commande, etc Le générateur 36 de signaux d'hor- loge applique un signal d'horloge à chaque bloc, la fréquence du signal d'horloge étant déterminée par un signal de commande provenant du bus 20. Par exemple, la fréquence d'horloge des CPU 24, ROM 26, RAM 28 et le cla- vier 30 est déterminée de manière qu'elle soit égale à 4 M Hz (en supposant que CPU 20 soit le microprocesseur Z-80 A) L'appareil de commande d'affi- chage 32 est relié à un dispositif d'affichage du type à analyse de trame -5- 34, par exemple un tube à rayons cathodiques (TRC), et délivre un signal de synchronisation horizontale, un signal de synchronisation verticale et un signal d'intensité conformément à l'information provenant de la zone d'affichage RAM de la mémoire RAM 28. Le fonctionnement de l'analyseur logique représenté Figure 1 sera maintenant décrit (en partant de l'acquisition de l'information d'entrée, jusqu'à l'affichage de l'information d'entrée sur le TRC} Un opérateur choisit une sonde correcte parmi les sondes 10 A à 10 D, et la relie à un circuit à mesurer L'opération se déroule conformément aux phases suivantes: 1) Lorsque l'opérateur tape sur le clavier 30 l'ordre de faire l'ac- quisition de l'information d'entrée, le circuit de commande marche/arrêt 22 fournit le signal de commande d'enregistrement ou d'écriture (début d'acquisition) à la mémoire d'acquisition 14, conformément au signal d'ins- truction reçu du CPU 24. 2) La mémoire 14 fait l'acquisition du signal logique d'entrée prove- nant de la sonde sélectionnée en passant par le*comparateur 12, conformé- ment au signal enregistré de commande, et l'enregistre dans des zones pré- déterminées de ladite mémoire. 3) Dès que le circuit de déclenchement 16 détecte le mot de déclen- chement dans les données d'entrée et compte un nombre pré-établi du signal d'horloge, le circuit de déclenchement 16 applique ce signal au circuit de commande marche/arrêt 22. 4) Le circuit de commande marche/arrêt 22 applique le signal d'arrêt d'acquisition à la mémoire 14 conformément à la sortie du circuit de dé- clenchement 16, de façon que cette mémoire 14 fasse cesser l'acquisition d'informations d'entrée. ) L'opérateur tape sur le clavier 30 l'instruction d'affichage de la donnée enregistrée dans la mémoire 30. 6) L'ordinateur central CPU 24 transfère l'information enregistrée dans la mémoire 14 vers une première zone située dans la zone de mémoire RAM de l'ordinateur central CPU de la mémoire 28 Lorsqu'une instruction relative à la compression de la forme d'onde suivant la présente invention est délivrée par l'intermédiaire du clavier 30, le processus de compression de la forme d'onde se déroule comme il sera décrit en détail plus loin Le contenu de l'affichage est transféré en tant qu'information FONT (par exem- ple des signaux de code) de la zone RAM du CPU de la mémoire RAM 28 à la zone d'affichage RAM de celle-ci, et enregistré dans cette zone Le conte- nu de la zone d'affichage RAM est affiché sur le tube TRC 34. Ainsi qu'il ressort de l'explication ci-dessus, la présente invention -6- se rapporte à la sixième phase. Les Figures 2 et 3 montrent l'écran d'affichage et ont pour but d'ex- pliquer l'opération de compression de la forme d'onde et le procédé suivant la présente invention La Figure 2 montre en effet un modèle d'écran d'af- fichage tel qu'il apparatt lorsque l'information stockée dans la zone de mémoire RAM du CPU de la mémoire RAM 28 est affichée sans comprimer l'in- formation (c'est-à-dire selon le mode normal d'affichage) Les formes d'on- des en traits interrompus à droite de la Figure 2 indiquent les parties que l'on ne peut pas afficher sur l'écran puisque la mémoire 14 a acquis beau- coup d'informations Les symboles Ai à Dl sur le côté gauche des formes d'ondes de la Figure 2 sont des signaux destinés à faciliter l'explication et correspondent à ceux de la Figure 6 Suivant la méthode d'affichage de signaux logiques de la présente invention, les formes d'ondes de la Figuré 2,y compris les parties en traits interrompus, sont comprimées, et les formes d'ondes ainsi comprimées sont affichées comme le montre la Figure 3, oz M à D 4 à gauche des formes d'ondes de la Figure 3 désignent les formes d'ondes obtenues en comprimant les formes d'ondes respectivement Ai à Dl de la Figure 2. Le procédé de compression des formes d'ondes suivant la présente in- vention sera maintenant décrit en détail en se référant aux Figures 4 à 6, ou la Figure 4 montre un organigramme de circulation pour expliquer l'opé- ration de compression de formes d'ondes réalisée suivant le procédé de l'invention, tandis que la Figure 5 montre un modèle de contenu de la zone RAM du CPU et de la zone d'affichage RAM de la mémo"re RAM 28, la Figure 6 montrant enfin sous forme de diagramme explicatif et concret l'opération de compression des formes d'ondes suivant l'invention. Sur la Figure 4, lorsque l'opérateur pose un nombre d'une comparaison séquentielle (N) (ou bien N peut être posé préalablement suivant un nombre prédéterminé), et déclenche la commande de la compression des formes d'ondes à l'aide du clavier 30, les phases suivantes se déroulent: la phase ( 40), qui consiste à stocker " O " en tant que donnée DO dans une adresse AO d'un circuit de mémoire temporaire dans l'ordinateur central CPU 24; la phase ( 42), qui consiste à stocker la première donnée de la pre- mière zone de la mémoire RAM du CPU (se référer à la Figure 5) en tant que donnée Dl dans une adresse Ai de la mémoire temporaire 252 1754 -7- mémoire RAM du CPU en tant que donnée D 2 dans une adresse A 2 de la mémoi- re temporaire; la phase ( 46),qui consiste à juger si oui ou non l'information Dl est égale à l'information D 2, pour aboutir à une phase ( 48) si c'est OUI, ou à une phase ( 50) si c'est NON; la phase ( 48), qui consiste à sortir la donnée Dl (ou D 2) et à stocker la donnée Dl dans l'adresse AO; la phase ( 50), qui consiste à sortir la donnée DO (DO étant un ni- veau logique inversé de DO), et à stocker la donnée DO dans l'adresse AO (c'est-à-dire, à échanger les données DO et DO); la phase ( 52), qui consiste à stocker la sortie de l'adresse AO dans la seconde zone de la mémoire RAM du CPU (cf Figure 5); la phase ( 54), qui consiste à stocker la donnée D 2 de l'adresse A 2 dans l'adresse Ai en tant que donnée Dl; 15 la phase ( 56), qui consiste à déterminer si toutes les données qui se trouvent dans la première zone de la mémoire RAM du CPU (par exemple 252 bits pour chaque canal) sont traitées, et aboutit à une phase ( 58) si c'est NON ou à une phase ( 62) si c'est OUI; la phase ( 58), qui consiste à juger si oui ou non l'opération de comparaison (l'opération de la phase ( 46)) est répétée N fois (N étant un nombre entier supérieur à deux, par exemple trois dans ce mode de réalisa- tion, et à passer à la phase ( 44) si c'est NON ou à une phase ( 60) si c'est OUI; la phase ( 60), qui consiste à stocker la donnée suivante de la première zone de la mémoire RAM du CPU dans l'adresse Ai du circuit à mé- moire temporaire en tant que donnée Dl, et la phase ( 62), qui consiste à stocker les données de la seconde zone de la mémoire RAM du CPU dans la zone d'affichage-RAM en tant qu'in- formation FONT (cf Figure 5), ce qui est la phase finale. Comme on le comprend d'après la description qui précède, au cours de la phase ( 58), lorsqu'on juge que l'opération de comparaison est répétée N fois, on aboutit à la phase ( 60) En d'autres termes, après que l'opé- ration de comparaison a été répétée successivement N fois, on arrête une fois cette opération de comparaison Sur la Figure 5, " 0000 " "FFFF" sur la gauche désignent l'adresse de la mémoire RAM 28 Cette dernière comprend en outre des zones de bits indicateurs et d'empilage, sauf pour les premiè- re et seconde zones, et la zone d'affichage, comme le montre la Figure 5. Sur la Figure 6, "A" à "D" sur le c 8 té gauche sont des symboles d'assemblage (Ai à A 5), (Dl à D 5); "Ai" à "Dl" correspondent respectivement 8- aux formes d'ondes A 1 à D 1 de la Figure 2, et "A 4 " à "D 4 " correspondent respectivement aux formes d'ondes A 4 à D 4 de la Figure 3 Sur la Figure 6, les niveaux logiques " 1 " et " O " de A 2 correspondent aux niveaux logiques de la forme d'onde A 1, le symbole A 3 *est le niveau logique obtenu lors de l'opération de comparaison de la phase ( 46) de la Figure 4, et les ni- veaux logiques de A 5 correspondent à la forme d'onde logique A 4 En pre- mier lieu, "n O " est stocké en tant que donnée DO à l'adresse AO du circuit de mémoire temporaire de l'ordinateur central CPU 24 (cf la phase ( 40) de la Figure 4 w, et la première information de la première zone de la mé- moire RAM du CPU 24 (c'est-à-dire l'information " 1 " dans la première posi- tion de gauche de A 2 sur la Figure 6) est enregistrée en tant que donnée D 1 à l'adresse A 1 du circuit temporaire (cf la phase ( 42) de la Figure 4) La donnée suivante de la mémoire RAM du CPU (c'est-à-dire la donnée " O " de la seconde position à gauche de A 2, Figure 6) est stockée en tant que donnée D 2 dans l'adresse A 2 de la mémoire temporaire (cf phase ( 44) de la Figure 4) Les données D 1 et D 2 sont jugées pour savoir si elles sont égales ou non (cf phase ( 46) de la Figure 4) Dans le cas de la Figure 6, la donnée qui diffère de la donnée DO (c'est-à-dire " 1 ") est enregistrée dans l'adresse AO, puisque la donnée D 1 diffère de la donnée D 2 La donnée " 1 " enregistrée dans l'adresse AO correspond au niveau logique " 1 " dans la première position de gauche de A 3 D'après les phases ( 52) à ( 56) de la Figure 4, on estime que l'opération de comparaison ci-dessus a été répétée trois fois (dans ce mode particulier de réalisation) Puisque maintenant l'opération de comparaison n'est effectuée qu'une fois, la donnée suivante de la RAM du CPU (la troisième donnée de gauche " O " de A 2) est stockée en tant que donnée D 2 à l'adresse A 2 de la mémoire temporaire (cf la phase ( 44) de la Figure 4) Il convient de souligner que la donnée de l'adresse A 2 est stockée en tant que donnée D 1 (" O ") à l'adresse A 1 au cours de la phase ( 54) La donnée D 1 est comparée avec la donnée D 2 Dans ce mode de réalisation, attendu que la donnée D 1 est égale à la donnée D 2, la donnée D 1 (ou la donnée D 2, soit "O") est stockée à l'adresse AO La donnée "ou stockée à cette adresse AO correspond au niveau logique " O " à la deuxième position à gauche de A 3 D'une façon analogue, le niveau logique " 1 " à la. troisième position à gauche de A 3 est obtenu en passant par les phases ( 52) ( 58) et ( 46) Ainsi, l'opération de comparaison est répétée trois fois, de telle sorte que la donnée suivante de la première zone de la mémoire RAM du CPU (c'est-à-dire la donnée " 1 " à la cinquième position à gauche de A 2) est stockée en tant que donnée D 1 dans l'adresse A 1 du circuit à mé- moire temporaire, ainsi qu'il est indiqué dans la phase ( 60) de la Figure 9 - 4 La donnée suivante de la mémoire RAM du CPU (c'est-à-dire la donnée " 1 " à la sixième position à gauche de A 2) est stockée en tant que donnée D 2 dans l'adresse A 2 de la mémoire temporaire, et les opérations décrites ci- dessus sont répétées Les niveaux logiques aux quatrième et cinquième posi- tions de A 2 ne sont pas comparés entre eux En d'autres mots, ce mode de réalisation arrête une fois l'opération de comparaison après que celle-ci a été répétée trois fois Lorsque toutes les données (par exemple 252 bits pour chaque canal) de la première zone de la mémoire RAM du CPU ont été traitées, les données de la seconde partie de la zone RAM du CPU sont stoc- kées en tant qu'information FONT dans l'affichage RAM (cf la phase ( 62) de la Figure 4) Attendu que le procédé de compression de formes d'ondes de Bl D 1 à B 4 D 4 de la Figure 6 est le même que le procédé de compres- sion de la forme d'onde A 1 en forme d'onde A 4, aucune description n'est ju- gée nécessaire. Le logiciel qui contr 8 le le CPU 24 dans le mode préféré de réalisation décrit en se rapportant aux Figures 4 à 6 est représenté dans les Annexe A et B à la fin de cette description L'Annexe A est le programme rédigé en langage de programmation C et correspond à l'organigramme de mouvement de la Figure 4, o le numéro de la partie Observation (/* */) dans l'Annexe A correspond au numéro de phase de l'organigramme L'Annexe B est le codage réel du programme de commande pour le microprocesseur Z-80 A qui correspond au programme de l'Annexe A Dans l'Annexe B, LOC 0008 à OO Oc correspond à "DO = O" de l'Annexe A; OOOE à 0025, à "i = j = O "; 0026 à 002 A, à "n = N"; 002 C à 0037, à "i 0 x 80 ". Sur la Figure 6, après que l'opération de comparaison a été répétée trois fois de suite, l'opération est stoppée seulement une fois, puis ré- pétée de nouveau Toutefois, il sera évident que l'on pourra contr 8 ler le rapport de compression de la forme d'onde en changeant un nombre de la comparaison séquentielle (N) Si le nombre de la comparaison séquentielle est trois, le rapport de compression de la forme d'onde sera 3/4 En -o 10 - général, si le nombre de la comparaison séquentielle est N, le rapport de compression de la forme d'onde sera N/(N + 1). Dans l'explication relative aux Figures 4 et 6, on détermine une con- dition initiale en stockant "O" en tant que donnée DO à l'adresse AO de la mémoire temporaire (cf phase ( 40) de la Figure 4) Toutefois, on peut stocker " 1 " en tant que donnée DO Lorsque la donnée DO est " 1 " en tant que condition initiale, le premier niveau logique peut être "Bas" dans la partie A 4 de la Figure 6 Avec le procédé suivant la présente invention, il peut arriver que le niveau logique du premier bit de la forme d'onde comprimée diffère de la forme d'onde originale Cependant, il n'y a aucun problème pour réaliser le but recherché, qui est de comprimer la forme d'onde non- affichée sur un écran d'affichage pour observer le profil de la forme d'on- de originale Pour observer le premier bit correct de la forme d'onde com- primée, on peut déterminer la donnée DO de la phase ( 40) de la Figure 4 conformément au niveau du premier bit de la forme d'onde originale Si le premier bit de la forme d'onde originale est " 1 ", on enregistre "O" en tant que donnée DO durant la phase ( 40) Si le premier bit de la forme d'onde originale est "O", on enregistre " 1 "t en tant que donnée initiale DO Pour pouvoir observer en détail la partie de la forme d'onde, on peut afficher la forme d'onde originale. Dans la description précédente, qui a trait à la Figure 4, l'informa- tion de la seconde zone de la mémoire RAM du CPU est stockée en tant qu'in- formation FONT dans la mémoire d'affichage RAM, après que toutes les données qui se trouvent dans la première zone de la mémoire RAM du CPU aient été traitées (cf phases ( 56) et ( 62)) Toutefois, il peut être possible de juger si oui ou non la seconde zone enregistre des données correspondant à une information FONT lorsque chaque opération de comparaison prend fin, et de transférer les données d'une information FONT à la mémoire d'afficha- ge RAU lorsque ladite seconde zone enregistre la sortie correspondant à une FONT En d'autres termes, on peut insérer une phase supplémentaire ditede jugement-entre les phases ( 54) et ( 56) de la Figure 4 pour estimer si oui ou non la seconde zone de la mémoire RAM du CPU enregistre sept fois la sortie de l'adresse AO (une FONT se compose de sept bits) Si la seconde zone de la mémoire RAM du CPU n'a pas encore enregistré sept fois la sortie de l'adresse 40, on exécute la phase ( 56) Si la seconde zone enregistre sept fois la sortie de l'adresse 40, la sortie de la phase supplémentaire de jugement est appliquée à une autre phase supplémentaire pour stocker les Sept sorties de la seconde zone en tant qu'une FONT dans la mémoire d'affichage RAM et pour aboutir à la phase ( 56) La phase ( 62) est suppri- 11 - mée Grâce à cette modification, la seconde zone de la mémoire RAM du CPU peut avoir de faibles dimensions. On examinera maintenant un mode dit par "page" d'application de la présente invention en se rapportant aux Figures 7 et 8 Ce mode de réalisa- tion concerne effectivement le mode par page, dans lequel l'opérateur sélectionne des sondes et des grains de sondes qui correspondent à chaque écran d'affichage (page) à l'aide du clavier, afin d'afficher les signaux d'entrée provenant des sondes et grains de sondes correspondant à chaque page de l'écran d'affichage Cette opération se déroule comme suit: 1) On enregistre les numéros des sondes et les numéros des grains de sondes de chaque page, dont la sélection est faite sur le clavier dans la mémoire RAM du CPU en tant que bits indicateurs; 2) On lit l'information qui se trouve dans la première zone de la mémoire RAM du CPU selon l'ordre des bits indicateurs dans la page sélec- tionnée; 3) On enregistre l'information lue en tant qu'information FONT dans la mémoire d'affichage RAM (une FONT se compose de sept bits), et on enre- gistre en outre les numéros des pages et grains de sondes sélectionnés en tant qu'information FONT dans la mémoire d'affichage RAM. La Figure 7 montre schématiquement un exemple-type d'écran d'affi- chage, afin d'expliquer le mode d'affichage par "page" suivant la présente invention Sur la Figure 7, l'indication "PAGE = 1 " dans deux rectangles situés dans la zone supérieure signifie que l'écran affiché représente la première page, tandis que les symboles "AO à D 3 " dans des rectangles situés de haut en bas dans la partie gauche de l'écran désignent les sondes (en caractères alphabétiques) et les grains de sondes (en chiffres); enfin, les formes d'ondes à droite des symboles "AO à D 3 " sont celles des signaux appliqués aux grains de sondes correspondants, La Figure 8 montre un modè- le du contenu de la mémoire RAM 28, o les différents rectangles désignés par les symboles "PROBE 10 A" à "PROBE 10 D" font partie de la première zone de cette mémoire RAM 28, tandis que les symboles "PAGE 1 " à "PAGE 4 " re- présentent des parties de la zone des bits indicateurs Sur cette même Figure 8, la première zone de la mémoire RAM 28 (désignée par les symboles "PROBE 10 A" à "PROBE 10 D"), enregistre les signaux d'entrée provenant ef- fectivement des sondes 10 A à 10 D, tandis que les parties "PAGE 1 " à "PAGE 4 " de la zone des bits indicateurs enregistrent en tant que bits indicateurs les données concernant les sondes et grains de sondes de la page sélectionnée par l'opérateur par l'intermédiaire du clavier Suivant ce mode dit "par page", l'opérateur peut à volonté sélectionner les signaux 12 - provenant des différents sondes et grains afin de les regrouper à l'aide du clavier pour les afficher sur l'un des écrans d'affichage Ainsi, on peut aisément comparer et observer les signaux provenant des différents sondes et grains Toutefois, il est inutile de relier des sondes et grains déterminés -à des points déterminés d'un circuit soumis à l'essai, ce qui facilite la mesure du circuit. Ainsi qu'il ressort clairement de la description qui précède pour tout spécialiste dans l'art, la présente invention permet de comprimer la forme d'onde composée d'un grand nombre de bits et de l'afficher sur la zone délimitée d'affichage du moyen d'affichage de l'analyseur logique, ce qui permet d'observer le profil de la forme d'onde de signaux longs que l'on ne peut pas afficher sur un seul écran Etant donné que l'on peut choisir à volonté le rapport de compression lorsque la forme d'onde est comprimée, on peut comprimer des signaux d'entrée de différentes lon- gueurs afin de les afficher sur un écran unique En outre, conformément au mode de réalisation de l'invention dit par "page", on peut afficher les signaux d'entrée désirés sur un seul écran d'affichage, quelle que soit la relation de connexions qui existe entre le circuit soumis à l'essai et les grains des sondes. Bien que l'on ait décrit et représenté ici des modes préférés de réalisation de l'invention, il ressortira clairement à tout spécialiste dans l'art que de nombreux chang 9 ments et modifications peuvent leur être apportés dans la mise en oeuvre pratique de l'invention sans s'écarter cependant des principes de base de l'invention Par exemple, le procédé d'affichage de signaux logiques suivant la présente invention convient pour un système d'affichage par analyse de trame, mais on peut également l'appliquer au système d'affichage selon les axes X et Y Dans ce cas, l'information comprimée est appliquée à l'axe Y, et la forme d'onde en gradins est appliquée à l'axe X En outre, on peut afficher une indication concernant l'opérateur lorsque le signal d'entrée est comprimé et affiché. 252 1754 13 - ANNEXE A * NOM * FONCTION Synchronisation () Donnée de synchron de cet affichage (affi- cher 4 > 3). * OBSERV ex. * RA Mi LI * valeur r x 55 M Ox 6 d X * CRTlI ï Oxd 5 X Oxed * 1 é ii 4 déf inir ALL 252 N 4 synchronisation RAM 2,Uext - D 0- Dl-. n. i int; j int; k int; valeur DO O i =j = O; n =N; i:compteur pour j:compteur pour k:compteur pour 1:compteur pour m:compteur pour valeur temporaire (RAM lO) -'1) RAMIl) */ RAM 2 l */ RAM 2 E */ TRCEll */ bit*/ pr TRC */ * 40 */ tandis que (i ( si (n ==) Dl = RA Mi 1 n = 1; Autrement autrement * 56 */ *58 */ /* 42, * 160 */ D 2 = RAM li); /* * 44 */ si (Dl == D 2) /*j$ 46 */ Do = Dl; /* 148 */ DO = DO'1; /* # 50 */ 14 - ANNEXE A (suite) RAM 2 ljl = DO: Dl = D 2; n + 4-; yj ++; i -1-4; /* 52 */ /* * 54 */ 1 * /* établir valeur FONT par RAM,2 l) */ k l=; /* 462 * tandis que (k≤) valeur = O; car (m = 7; m ≥ O && k ≤jm-)C valeur:=RAM 2 lk" m; k +; TRC(l-H-j = valeur O xao; y 2 5 2175 4 is - ANNEXE B > Or S 00 OIFF LOC IN Sr 0000 coeeee 0303 21 EOFF 0006 39 0007 F 9 0008 2 l F 9 FF 0008 19 008 C 3600 OOOE 2 IF 4 FF 0011 19 0012 E 5 0013 2 IF 2 FF 0016 19 0017 3 EO O 0019 77 081 A 87 0019 9 F 001 C 23 77 ME 2 B OOIF CI 7 E 0021 ' 02 m NEM OPER CALL 0000 LO HLFFED ADO HLSP LO SPHL LO HLFFF 9 ADD HLDE LD LD HLFFF 4 ADO HLDE PUSH HL LO HL, FFF 2 ADD HLDE LD A, LD CHL>,A ADD Al A sec n'A INC HL LO CHL),A DEC HL pop Bc LD ACHU LO cac),A imsr 7 E 2 t F 6 FF 1 9 36 e 4 21 F 4 FF 1 9 7 E D 6 FC 7 E DEOO F 26408 21 F 6 FF 11 9 7 E FE 04 C 2 F 20 Q-* 2 l F 8 FF 11 NE Il INC LO -INC LO LD ADO LD LD ADD LO sus INC LO sec ip LO ADD LO CP ip LD Poo OPER HL A, (HL) Bc CBC) 1 A HL, FFF 6 HL, DE J 4 L, FFF 4 HL, DE A, (HL) r,, FC HL A, (HL) A, 00 P, 0064 HL, FFF 6 HL, DE A, (HL) NZ, ZOF 2 HL, FFF 8 HL, DE LOC 002 A 002 C 002 F ea 35 003 E 003 F 16 - ANNEXE B LOC IN Sr MNEM C 8648 ' ES PUSH I 0049 210800 LO k 884 CES PUSH 1- 21 F 4 FF LDO 8658 19 ADO 8851 7 E LD 6852 235 IHC b 00 SJ66 L D e 854 6 F LDO 6855JE 3 E 8656 Ci pop 1 0057 09 Poo 6658ci pop 8859 7 E LD 685 A 02 LD 885 B 21 F 6 FF LO 885 E19 ADOO 88 a 5 F' 3681 LO 8861 C 37581 JP 8864 21 FGFF LO 8067 19 ADO 6868 ES PUSH LOC INST f INE?? 0069 21 EFFF LD 886 C19 ADO 886 D 3600 LD 866 FCI o a 8787 E j LD 0071 02 LO 0072 87 ADO 0873 9 F sec 0874 03 1 INC 02 LO 0876 21 F 2 FF LI) 0879 19 ADO 007 A ES PUJSH- o 87 B 21 F 6 FF LO 667 E19 ADO 687 F CI POP 8088 On LO 8881 94 sue 0882 03 INC 80882en LD 0084 23 Il Nt 9 E sec PER IL, 8888 IL 4 L, FFF 4 IL., DE l, (HL) -IL w (HL) F-IL, BC BC A; ' HL, FFF 6 H-L, DE 01 75 HL, FFF 8- HL, DE HL OPER HL, FFEF HL,* DE CHL),00 Bc Aq, (BC A Bc HL, FFF 2 HL, DE HL H-L, *FFFO HL., DE Bc p, (BC) C HL> Bc A, (Bct> HL Aq, CHL) (suite) 17 - (suite) ANNEXE B m NEM OPER jp M'q" 85 LO HLFFED POO HLDE LD CHL),00 LD HLFFEE AOC HLDE LO CHL),07 LO HLFFEE POO HLOE LD 9,CHL) OR A jp M 0183 LD HLFFF 2 ADD HL DE PUSH HL LD HLFFFO POO HLDE pop BC LD ACBC) SUB (HL) INC Bc LO 'q'cac) LOC INST 9086 FA 5581 0089 21 EOFF oesc 19 3600 988 F 21 EEFF 0092 19 Oe 93 3607 21 EEFF 0098 19 0099 7 E 009 A 87 0099 FAB 801 009 E 2 IF 2 FF 00 A 1 19 0092 ES 0043 21 FOFF OOP 6 19 OOA 7 CI OOP 8 en 0099 96 08 AA 03 98 AB en MHEK OPER INC HL SSC ACHL) jp 14, 8188 LO HLFFED POO HLDE p USH HL LO HL,0000 p USM HL LO HL, FFFO POO HLOE LD ACHL) INC HL LO HCHL) LO L,àq EX (SP>,HL POP Bc POO HLBC LO àq,(HL) LO C'A POO n'A sec A, A LO B A, LOC INST AC 23 09 AD 9 E OSPE FA 5821 0081 21 EDFF 0094 19 ES 0096 210000 0099 ES 0089 21 FOFF 19 ooa F 23 oace 66 ooci 6 F 0 OC 2 E 3 0 OC 3 ci 2 OC 4 09 0 OC 5 7 E 0 OC 6 4 F 0 OC 7 87 e OC 8 9 F 0 OC 9 47 ANNEXE B (suite) LOC INST n NEM OPER 99 CA Cs PUSH CO 2 1 FúFF LU HLFFEE 09 CE 19 èqo D HLDE 99 CF 7 E LU ACHL) 9808 4 F LU C'A 9901 87 ADU A 4 0902 'YF sac 0, A 9903 47 LU B A *9804 CS PUSH Bc C 09966 -CALL 0000 0008 E 1 POP HL 9809 ci POP BC LU pcac) 990 A en 9008 95 OR L 980 C 82 LD (SC)Iàq 0800 21 FOFF LU HLFFFO oeae 19 ADO HLDE 96 EI 7 E LU ACHL) POU A'81 SOE 2 C 681 0 OE 4 77 LU CHL),-A 0 OE 5 23 IHC HL Go Ed 7 E LU ACHL) MNEM OPER Lac rms T BOE 7 CEBO ADC A,00 86 EP 77 LU CHL),A OSEA 21 EEFF -LO HL FFEE SOED 19 Poo HLDE 99 EE 35 DEC 98 EF C 39590 jp 0 OF 2 21,F 7 FF LD HL, FFF 7 0 OF 5 19 Ao D HL DE 0 OF 6 ES PUSH HL OUF 7 210600 LU HL 0000 98 FA ES PUSH HL 96 FB 2 IF 4 FF LD HLFFF 4 89 FE 19 POO HL, DE. 98 FF 7 E LU PCHL) 9100 23 INC HL aloi 6 LU HCHL) 0182 6 F LU LA 9183 E 3 EX (SP),HL 0104 ci POP Bc aloi ég POU HL BC 0 '126 C 1 POP Bc aie? 7 E LU 9,CHL) 2 5 2 17 5 4 19 - ANNEXE B (suite) KNEM OPER LD LD HL FFFB POO HLDE PUSH HL LD HLFFF 7 POO HLDE POP Bc LO QCBC> CP jp HZ,0127 LD HL, FFF 9 ADO HLDE PUSH HL LO HLFFF 8 POO HLD pop Bc LD ACHL) LO CBC>Iq jp 0140 LD HLFFF 9 POO HLCE PUSH HL MNEM OPER LO HL, FFF 9 no D HLDE LO A (HL) LO C'A POO AIA sac AIA LD B A LO P'c XOR et LD C'A LO A, a XOR 00 LD B A POP HL LO A'c LO CHL>,A LD HL, 0000 PUSH HL LD HL, FF 2 POO HL DE LD ACHL) IHC HL LOC INST 0108 02 airg 2 IF 8 FF 01 oc 1 9 ES 910 E 2 l F 7 FF 0111 1 9 0112 c 1 0113 on 0114 SE C 22701 0113 2 I F 9 FF elle 1 9 a 1 IC ES 21 F 8 FF ai 20 1 9 0121 C 1 01 22 7 E 0123 02 0124 C 34201 0127 2 IF 9 FF 0 1 2 A 19 0129 S LOC INST 012 C 2 l F 9 FF 012 F 19 0133 7 E 0131 4 F 0132 87 0133 9 F 0134 47 79 0136 EEOI 0138 4 F 0139 78 013 A EEOO 813 C 47 El 013 E 79 013 F 77 0142 210000 8143 ES 2 i 44 2 IF 2 FF 0147 19 0148 7 E 0149 23 ANNEXE B (Suite) LOC INST m HEM OPER 0 j 4 A 66 LO H, CHL) 0146 6 F LO LA 014 C E 3 EX (SP),HL 014 D Cl pop BC 914 E 09 POO HL"BC 014 F ES PUSH HL 2 I Fg FF LO HL, FFF 9 C 153 19 900 HLDE 0154 CI pop Bc ?E LO A'(HL > 0156 02 LD (SC)IA 0157 2 l F 8 FF LO HLFFF 8 el sa 19 POO HL, DE a ES PUSH HL C 2 l F 7 ÉF LO HLFFF 7 F 19 AOC HLDE ci Pop Bc 0161 7 E LO ACHL) 0162 82 LD (SC)Iàq 9163 2 l F 6 FF LO HLFFF 6 0166 19 ' ACD HLDE 0167 34 INC (HL) LOC INST m NEM OPER 0168 2 IF 2 FF LD HL, FFF 2 aide 19 ADO HLOE 016 C 7 E LO PICHL) C 601 ADD 9,01 016 F 77 LO 23 INC HL 0171 ?E LO a,(HL) 01,72 CE 89 AOC A,00 0174 ? 7 LO CHL),A 2 l F 4 FF LD HLFFF 4 0178 19 POO HL o E 0179 7 E LD PCHL) 017 A C 601 àq DO A,01 017 C 77 LO (HL), A 9170 23 INC HL 017 E 7 E LO ACHL) 917 F CF-80 AOC a, 0181 77 LO (HL 0182 C 32 COO jp 002 C C 30000 jp 0000 0188 21 EFFF LO HL FFEF 0189 19 AOC HLDE 217 5 4 21 - ANNEXE B (suite) LOC INST 018 C 4 E 23 018 E 46 018 F C 5 21 EFFF 0193 1 9 O j 94 34 El 0196 '70 0197 4 F 0198 a 7 0199 9 F 019 A 4 7 69 et 9 c 60 618800 aine 09 elai E 5 8142 21 EDFF 01 A 5 1 9 il jq 6 ?E 0197 4 F MNEM LO INC LO PUSH LD POD INC POP LO LO Poo sec LO LD LO LO ADD PUSH LO ADO LO LO MNEM sue LO LO ADO POP LO LO jp HOP Ncp NOP HOP HOP OPER C CHL) U 9, CUL) Bc HL, FFEF HL, DE (HL) HL A, L C, a q"q A, A B, A L, C H, 9 BC, 0000 HL, BC HL HL FFED HL, DE A, CHL) - C, a OPER a 8, A HL, O 8 a HL, BC Bc A, L C BC), A 00 76 LOC 01 AB OIA 9 aing 01 go 01 PE OIAF ei Ba elai 01,35 ai 96 01 88 i Nsr 21 8 002 c 1 7 D C 37680 22 - R E V E N D I C A T I O N S 1 Procédé d'affi Ghage d'un signal logique, caractérisé en ce qu'il comprend les phases qui consistent à: a) comparer un niveau logique de chaque bit d'un signal logique d'entrée séquentiel avec un niveau logique du bit précédent dudit signal; b) sortir le même niveau logique que les niveaux logiques compa- rés lorsque ces niveaux logiques sont égaux; a) sortir le niveau logique différent d'après le résultat de la comparaison précédente lorsque le niveau logique de chaque bit diffère de celui du bit précédent, d) interrompre l'opération de comparaison une fois toutes les N fois (N étant un nombre entier supérieur à deux) que l'on a effectué l'o- pération de comparaison, et e) répéter les opérations de comparaison séquentielle et d'inter- ruption, dans lequel le signal logique est affiché conformément à la sortie dérivée de l'opération séquentielle répétée ci-dessus. 2 Procédé d'affichage d'un signal logique selon la Revendication 1, caractérisé en outre par les phases qui consistent à stocker la sortie dérivée de l'opération séquentielle répétée en tant qu'information FONT, et à afficher le signal logique sur un dispositif d'affichage du type à analyse de trame conformément à l'information FONT, le signal logique d'entrée séquentiel étant comprimé et affiché. 3 Procédé d'affichage d'un signal logique selon la Revendication 1, caractérisé en ce que l'opération séquentielle répétée est contr 8 lée par un microprocesseur à programmation fixe. 4 Procédé d'affichage d'un signal logique, caractérisé en ce qu'il comprend les phases qui consistent à: a) comparer un niveau logique de chaque bit d'un signal logique d'entrée séquentiel avec un niveau logique du bit précédent dudit signal; b) sortir le Mème niveau logique que les niveaux logiques com- parés lorsque ces niveaux logiques sont égaux; c) sortir le niveau logique différent provenant du résultat de la comparaison précédente lorsque le niveau logique de chaque bit diffère de celui du bit précédent; d) interrompre l'opération de comparaison une fois toutes les N fois par un microprocesseur à programmation fixe. 6 Procédé de compression d'un signal logique séquentiel, caractérisé 1 o en ce qu'il comprend les phases qui consistent à: a) stocker un-niveau logqiue du bit précédant le signal logique séquentiel dans une première adresse d'un circuit à mémoire (première phase); b) stocker un niveau logique du présent bit du signal logique séquentiel dans une seconde adresse dudit circuit à mémoire (seconde phase); c) comparer les niveaux logiques dans les première et seconde adresses dudit circuit à mémoire (troisième phase); d) sortir le niveau logique en cours de comparaison lorsque les niveaux logiques dans les première et seconde adresses sont égaux entre eux (quatrième phase); e) sortir le niveau logique inverse du résultat de la comparai- son précédente stocké dans une troisième adresse dudit circuit à mémoire lorsque les niveaux logiques dans les première et seconde adresses diffè- rent entre eux (cinquième phase); f) stocker le niveau logique de sortie dérivé de l'opération de comparaison dans la troisième adresse (sixième phase); g) stocker le niveau logique de 1 a seconde adresse dans la pre- mière adresse (septième phase); h) stocker le niveau logique du bit suivant du signal logique séquentiel dans la seconde adresse (huitième phase); i) revenir à la troisième phase (neuvième phase); j) répéter les opérations de la troisième à la neuvième phase (dixième phase); k) interrompre la troisième phase une fois toutes les N fois (N étant un nombre entier supérieur à deux) la troisième phase séquentielle (onzième phase), et 1) répéter les opérations entre la troisième phase et la onzième phase jusqu'à ce que la valeur prédéterminée du signal logique séquentiel ait été traitée. 24 - 7 Procédé de compression d'un signal logique séquentiel selon la Revendication 6, caractérisé en ce que le niveau logique inverse du pre- mier bit du signal logique séquentiel est stocké dans la première adresse dudit circuit à mémoire au cours de la première phase, et que le niveau logique du premier bit du signal logique séquentiel est stocké dans la se- conde adresse dudit circuit à mémoire au cours de la seconde phase. 8 Procédé d'affichage de signaux logiques dans un analyseur logique, caractérisé en ce qu'il comprend les phases qui consistent à a) stocker des signaux logiques d'entrée provenant de plusieurs sondes comprenant plusieurs grains de sonde; b) stocker une information sélectionnée provenant desdites sondes et desdits grains de sondes en tant qu'information indicatrice, et c) afficher les signaux logiques d'entrée ainsi stockés dans l'ordre de l'information indicatrice.