Brevet FR2516279A1 — publié le 19830513

Micro-ordinateur à puce unique La présente invention concerne le domaine des ordinateurs et plus particulièrement les micro-ordinateurs dits à puce ou boîtier unique ; elle trouve une application particulièrement importante dans les systèmes de multitraitement à mémoire commune. L'invention est également utilisable dans les systèmes de conduite des processus technologiques et pour la commande des machines-outils, ces applications n'étant nullement exclusives. Le brevet US n0 3 710 324 décrit une calculatrice comportant un processeur, une mémoire et au moins un périphérique capable de générer des demandes en cas de disponibilité, interconnectés par un bus commun. De telles calculatrices peuvent être associées en vue de créer un système de multitraitemertà l'aide de blocs supplémentaires. Les systèmes ainsi obtenus sont disjoints et orientés vers un traitement performant d'un ensemble de problèmes, mais pas de chaque problème séparément. Les micro-ordinateurs à puce unique de circuit intégré à très grande échelle(VLSI) présentent nombre d'avantages substantiels dont un encombrement réduit, une fiabilité élevée, une faible consommation électrique, un prix modéré et une grande souplesse d'application. Mais,ces micro-ordinateurs à puce unique ont une capacité de traitement insuffisante pour résoudre de nombreux problèmes. Aussi est-on souvent obligé de les regrouper dans un système de multitraitement puissant. Or, pour que la capacité de traitement du système soit augmentée,tant pour un ensemble de problèmes que pour chaque problème à part, il faut que le système possède une zone zone mémoire commune, accessible à tous les processeurs du système. Il est de plus nécessaire que l'efficacité du système augmente proportionnellement au coût du matériel. Le dispositif qu'on peut penser être technologiquement le plus proche est le micro-ordinateur à puce unique "MCS-48" décrit dans "Microcomputer User's Manual, 1976, publié par Intel Corporation, 3065, Bowers Avenue, Santa Clara, CA 95051. Il comporte un processeur destiné à traiter les données et composé d'une unité de commande de traitement servant à décoder les instructions et à former les séquences des micro-instructions de commande des blocs du processeur et d'une unité de traitement reliée à la précédente. Une mémoire, un coupleur de périphériques, une mémoire tampon, une unité de commande des échanges par l'artère système et une artère bidirectionnelle réunissent tous les blocs du micro-ordinateur. L'unité de commande des échanges par l'artère système produit les signaux de commande de la mémoiretam- pon et coordonne les échanges par l'artère bidirectionnelle et l'artère système. La première sortie de l'unité de commande des échanges par l'artère système est reliée à l'entrée de commande de la mémoire tampon. L'entrée-sortie de la mémoire tampon, la première entrée-sortie de l'unité de commande des échanges par l'artère système et l'entrée-sortie du coupleur de périphériques constituent respectivement la première, la deuxième et la troisième entrée-sortie du micro-ordinateur à puce unique. La mémoire du micro-ordinateur à puce unique contient un#e unité de mémoire vive ou "RAM" et une unité de mémoire morte ou "ROM". Le processeur du micro-ordinateur à puce unique comporte un compteur de programme dont la sortie est reliée à l'entrée de la mémoire "ROM", la sortie du compteur de programme étant raccordée à l'entrée du coupleur de périphériques. Il est impossible de regrouper plusieurs de ces micro-ordinateurs dans un système de multitraitement à mémoire commune. Quoique l'extension des fonctions dudit micro-ordinateur à puce unique soit possible par expansion de la mémoire, ltorganisation d'un système de multitraitement est compliquée et implique un supplément de périphériques. La présente invention vise à fournir un micro-ordinateur à puce unique doté, grâce à l'adåonction de nouveaux blocs et de nouvelles liaisons, de fonctions plus nombreuses et capable ainsi de former en association avec d'autres micro-ordinateurs à puce unique, un système de multitraitement à mémoire commune. Ce résultat est atteint par le fait que, dans le micro-ordinateur à puce unique comportant un processeur destiné à traiter les données et constitué par une unité de commande de traitement servant à décoder les instructions et à former aes suites de micro-instructions pour gérer les blocs du processeur et une unité de traitement reliée à la précédente, une mémoire, un coupleur de périphériques, une mémoire tampon, une unité de commande des échanges par l'artère système qui émet les signaux de commande de la mémoire tampon et coordonne les échanges par l'artère bidirectionnelle et l'artère système, et une artère bidirectionnelle servant à réunir entre eux tous les blocs du micro-ordinateur, la première sortie de l'unité de commande des échanges par l'artère système étant reliée à l'entrée de commande de la mémoire tampon tandis qu'une entrée-sortie de la mémoire tampon, la première entrée-sortie de l'unité de commande des échanges par l'artère système et l'entree-sortie dU coupleur de périphériques constituent respectivement les première, deuxième et troisième entrées-sorties du micro-ordinateur à puce unique, selon l'hvention le processeur contient une mémoire tampon pour le stockage de courte durée et le transfert de données et de leur adresse par l'artère bidirectionnelle vers la première entrée-sortie du micro-ordinateur à puce unique, une unité de commande des échanges internes du processeur destinée à gérer la mémoire tampon et à former les si gnaux-et les identificateurs dont sont accompagnées les données et leurs adresses transmises par l'artière bidirectionnelle sous lteffet d'une instruction d'échange produite par l'unité de commande de traitement, un comparateur d'adresse servant à sélectionner, suivant l'adresse rangée dans la mémoire tampon, des blocs du micro-ordinateur à puce unique et relié à ladite mémoire tampon; la sortie de l'unité de commande de traitement est reliée à la première entrée de l'unité de commande des échanges internes du processeur; la première sortie de l'unité de commande des échanges internes du processeur est reliée à ltentrée de commande de la mémoire tampon; la première entrée-sortie de la mémoire tampon est reliée à l'entrée-sortie de l'unité de traitement; la deuxième entrée-sortie de ltu- nité de traitement et l'entrée-sortie de l'unité de commande des échanges internes du processeur sont reliées à l'artère bidirectionnelle; d'autre part, le micro -ordinateur à puce unique comporte un bloc de coordination d'artère bidirectionnelle mettant en évidence un bloc prioritaire qui demande l'échange par 11 artère bidirectionnelle, reliée aux deuxièmes sorties de l'unité de commande des échanges internes du processeur et de l'unité de commande des échanges par l'artère - système et validant par ses sorties respectives les échanges par l'artère bidirectionnelle, et un bloc coordination de l'artère système qui gère dans le temps l'accès à l'artère système; les premières entrée et sortie du bloc de coordination de 1' artère bidirectionnelle sont reliées aux deuxièmes sortie et entrée de l'unité de commande des échanges internes du processeur; les deuxièmes entrée et sortie du bloc de coordination d'artère bidirectionnelle sont reliées à la deuxième sortie et à la première entrée de l'unité de commande des échanges par l'artère système et sa deuxième entrée et sa troisième sortie sont reliées à la première sortie et à la première entrée du bloc de coordination de l'artère sys tème; un groupe d'entrées et de sorties du bloc de coordination de l'artère système constitue celui du micro-ordinateur à puce unique; la première entrée du micro-ordinateur à puce unique forme la deuxième entrée du bloc de coordination de l'artère système; le micro-ordinateur à puce unique dispose également d'un comparateur d'adresse de l'artère système servant à sélectionner les blocs du micro-ordinateur à puce unique en fonction de l'adresse rangée dans la mémoire tampon; la lapremière entrée dudit comparateur d'adresse de l'artère système est raccordée à la sortie de la mémoire tampon; les deuxièmes entrées des comparateurs d'adresse et d'adresse de l'artère système ont un point commun raccordé aux entrées de la mémoire et du coupleur de périphériques et à la troisième entrée de l'unité de commande des échanges par l'artère système. Il est utile que le bloc de coordination de l'artère système comporte un organe de coordination répartie, que la première entrée de organe de coordination répartie constitue la première entrée du bloc de coordination de l'artère système, que sa deuxième entrée soit reliée à la sortie d'un premier circuit ET, que la première sortie de organe de coordination répartie forme la première sortie d'un groupe d'entrées et de sorties du bloc de coordination de l'artère système, que la première entrée d'un groupe d'entrées et de sorties du bloc de coordination de l'artère système constitue la troisième entrée de l'organe de coordination répartie, que la deuxième sortie dudit organe de coordination répartie forme la deuxième sortie d'un groupe de sorties et d'entrées du bloc de coordination de l'artère système, que les troisième et quatrième sorties de ltor- gane de coordination répartie soient raccordées aux premières entrées des premier et deuxième circuits OU respectivement, que le bloc de coordination de l'artère système contienne un organe de coordination locali sée, que la première entrée de l'organe de coordination localisée constitue la première entrée du bloc de coordination de l'artère système, que la deuxième entrée dudit organe de coordination localisée soit reliée à la sortie d'un deuxième circuit ET, que les première et deuxième entrées dudit circuit ET soient reliées aux sorties des deux inverseurs, que la troisième entrée du deuxième circuit ET et l'entrée du premier inverseur forment respectivement la deuxième et la troisième entrées d'un groupe d'entrées et de sorties du bloc de coordination de l'artère système, que les troisième et quatrième entrées de l'organe de coordination localisée constituent les première et quatrième entrées d'un groupe d'entrées et de sorties du bloc de coordination de l'artère système, que les première et deuxième sorties de l'organe de coordination localisée soient reliées aux premières entrées d'un troisième circuit ET et à la deuxième entrée du premier circuit OU dont la sortie forme la troisième sortie d'un groupe d'entrées et de sorties du bloc de coordination de l'artère système, que la première entrée du bloc de coordination de l'artère système soit raccordée à la première entrée du premier circuit ET, que la deuxième entrée du bloc de coordination de l'artère système soit raccordée à la deuxième entrée du premier circuit ET et du deuxième inverseur qui ait sa sortie reliée à la deuxième entrée du troisième circuit ET et que la sortie du troisième circuit ET soit reliée à la deuxième entrée du deuxième circuit OU dont la sortie constitue la sortie du bloc de coordination de l'artère système. Il est préférable que le bloc de coordination de l'artère bidirectionnelle comporte un circuit de priorité ayant ses première et deuxième entrées reliées aux première et deuxième entrées du bloc de coordination de l'artère bidirectionnelle, que les. première et deuxième sorties du circuit de priorité soient reliées aux premières entrées des premier et deuxième circuits ET qui ait ses sorties reliées à la première et à la deuxième sorties du bloc de coordination de l'artère bidirectionnelle, que dans ce cas les deuxièmes entrées des circuits ET soient reliées à la sortie d'un circuit OU-NON dont les entrées soient réunies aux entrées du bloc de coordination de l'artère bidirectionnelle. Il est également bon que l'unité de commande des échanges internes du processeur contienne une première bascule, que la première entrée de celle-ci constitue la première entrée de l'unité de commande des échanges internes du processeur,gue la sortie de la première bascule forme la deuxième sortie de l'unité de commande des échanges internes du processeur, que la deuxième entrée de l'unité de commande des échanges internes du processuer constitue la première entrée d'une deuxième bascule, que la sortie de cette dernière soit raccordée à l'entrée d'un circuit de retard et à la deuxième entrée de la première bascule, étant en même temps la première et la deuxième sorties et l'entrée-sortie de l'unité de commande des échanges internes du processeur, que la sortie du circuit de retard soit raccordée aux premières entrées des trois circuits ET, que les deuxièmes entrées des premier et deuxième circuits ET soient raccordées à la première entrée de l'unité de commande des échanges internes du processeur, leurs sorties étant raccordées à la première sortie et à la première entrée-sortie de l'unité de commande des échanges internes du processeur et que l'entrée-sortie de l'unité de commande des échanges internes du processeur soit raccordée à la deuxième entrée du troisième circuit ET dont la sortie soit reliée à la deuxième entrée de la deuxième bascule. la présente invention permet de créer un micro-ordinateur à puce unique à fonctions étendue se: de regrouper plusieurs desdits micro-ordinateurs à puce unique dans un système informatique performant à mémoire commune. La puissance de calcul du système croit avec le nombre de micro-ordinateurs à puce unique dans le système du fait de l'autonomie des échanges par l'artère bidirectionnelle et en même temps l'information contenue dans la mémoire de chaque micro-ordinateur reste totalement accessible au Processeur de tout micro-ordinateur du système.Il est à noter également que le rôle d'éléments constitutifs du système est tenu par des micro-ordinateurs à puce unique identiques, la répartition des zones d'espace adressable et des fonctions du bloc de coordination d'artère sys têr. étant conditionnée par les codes respectifs sur les entrées des micro-ordinateurs à puce unique faisant partie du système. la nomenclature des micro-ordinateurs à puce unique s'en trouve réduite, ce qui fait baisser leur prix. Un micro-ordinateur à puce unique réalisé en technologie MOS canal N à grille Schottky est capable d'exécuter plus de 400 instructions différentes y compris les modifications, le temps d'exécution étant de 2 à 36 microsecondes pour des opérations longues, telles que la multiplication. Dans ce qui suit l'invention sera expliquée à l'aide d'un exemple spécifique de réalisation en référence aux dessins,annexés dans lesquels: la fig. 1 représente l'organisation dupmicro-ordina- teur à puce.unique selon l'invention; la fig. 2, le synoptique fonctionnel d'un bloc de coordination de l'artère système selon l'invention; la fig. 3, le synoptique fonctionnel d'un bloc de coordination selon 11 invention; la fig. 4 , le synoptique fonctionnel de l'unité de commande des échanges internes du processeur selon l'invention; la fig. 5, l'organisation générale dunsystème de multitraitement à mémoire commune selon l'invention. Le micro-ordinateur à puce unique comporte une artère bidirectionnelle 7 servant à réunir entre eux tous les blocs du micro-ordinateur (fig. 1) , un processeur 2 destiné à traiter des données et composé d'une unité de commande de traitement 3 et d'une unité de traitement 4, une mémoire 5, un coupleur de péripbérique 6, une mé moire tampon 7 et une unitéade commande des échanges par l'artère système.La première sortie 9 de l'unité de commande des échanges par l'artère système 8 est reliée à l'entrée de commande de la mémoire tampon 7 . l'entrée -sortie de ladite mémoire tampon 7, l1entrée-sortie de 11 unité de commande des échanges par l'artère système 8 et l'entrée-sortie du coupleur de périphériques 6 cona- tituent les première, deuxième et troisième entrées-sorties 10,11 et 12 du micro-ordinateur à puce unique respectivement. la mémoire 5 est constituée par une unité de mémoire RAM (non figurée) d'une capacité de 128 mots de 16 bits et d'une unité de mémoire ROM (non figurée) d'une capacité de 7 kmots de 16 bits, oû k = 1024. La zone adressable de la mémoire n'occupe qu!une faible partie de la totalité de l'espace adressatle, étant donné que le format d'adresse permet d'adresser jusqu'à 64 k mots. le coupleur de périphériques 6 contient deux registres adressables et les interfaces assurant la compatibilité électrique (non figurées) et dont le but est de conférer la puissance nécessaire aux signaux. les registres occupent deux formats d'adresse dans l'espace adressable. Le processeur 2 exécute un jeu standard d'opérations de calcul et gère le traitement. le processeur 2 comporte 1 unité de.traitement 4 et I unité de commande de traitement 3. I-' unité de traitement 4 contient une UAL éxécutant les opérations ET, OU, OU exclusif, d'addition, de soustraction et les décalages à droite et à gauche sur les mots de 16 bits de la mémoire bloc -notes (non figurée) composée de registres dont une partie est banalisée et l'autre sert à remplir les fonctions de service dont celles de compteur de proggramme, de pointeur de pile, de registre temporaire. l'unité de traitement 4 comporte de plus un registre d'état du processeur, les opérateurs arithmétiques et les circuits de synchronisation respectifs (non figurés). l'unité de commande de traitement 3 contient un registre d'instruction, un bloc de commande microprogrammée, des moyens réalisant les branchements conditionnels et des moyens de prise en compte des interruptions (non figurés). Le bloc de commande de traitement 3 produit une suite de microinstructions de commande des blocs constitutifs du processeur 2,nécessaire pour l'exécution de telles ou telles fonctions. le processeur 2 contient de plus une mémoire tampon 13 (cf. livre "Circuits intégrés analogiques et numériques" sous la signature de S.V.Yakoubovski, Moscou, Sovietskoje radio, 1979, p.178), une unité de commande des échanges internes du processeur 14 qui gère la mémoire tampon 13 et émet des signaux et des identificateurs associés aux données et à leurs adresses en accord avec l'algorithme d'échange par l'artère bidirectionnelle n sous l'effet de l'instruction d'échange en provenance de l'unité de commande de traitement 3, et un comparateur d'adresse 15 (cf. livre "Microprocesseurs et micro-ordinateurs" par B. & gt;;outchek, Moscou, "Sovietskoje radio", 1979, p.479). la première entrée 16 du comparateur d'adresse 15 est reliée à la sortie de la mémoire tampon 13. la sortie de l'unité de commande de traitement 3 est raccordée à la première entrée 17 de l'unité de commande des échanges internes du processeur 14 dont la première sortie 18 est reliée à l'entrée de commande de la mémoire tampon 13, la première entrée-sortie 19 de la mémoire tampon 13 est reliée à l'entrée-sortie de l'unité de traitement 4. la deuxième entrée-sortie 20 de la mémoire tampon 13 et 1'entrée-sortie 21 de l'unité de commande des échanges internes du processeur 14sont reliée l'artère bidirectionnelle 1. le micro-ordinateur à puce unique comporte de plus - un bloc de coordination de l'artère bidirectionneDe22 et un bloc de coordination de l'artère système 23 destinés à régler les conflits d'accès à l'artère bidi rectioaoellel et à l'artère système. la première entrée 24 et une sortie du bloc de coordination de l'artère bidirec tionnelle 22 sont reliées a la deuxième entrée 25 et la sor tie de 11 unité de commande des échanges internes du processeur 14.La deuxième entrée 26et une sortie du bloc de coordination de l'artère bidirectionnelle 22 sont reliées à la deuxième sortie et à la première entrée 27 de l'unité de commande des échanges par l'artère sys tème 8. la deuxième entrée et la troisième sortie de l'unite de commande des échanges par l'artère système 8 sont reliées à la première sortie 28 et à la première ent rée 29 du bloc de coordination d'artère système 23. Un groupe d'entrées et de sorties du bloc de coordination d'artère système 23 constitue le groupe 30 d'entrées et de sorties du micro-ordinateur à puce unique comportant quatre entrées 21, 32, 33 et 34 et trois -sorties 35, 36 et 37.La première entrée 38 du micro-ordinateur à puce unique forme la deuxième entrée du bloc de coordination de l'artère système 27. Il est à noter que le micro-ordi nateur à puce unique contient un comparateur d'adresse d'artère système 39 dont la première entrée 40 est reliée à la sortie de la mémoire tampon 7. Les deuxièmes entrées du comparateur d'adresse 15 et du comparateur d'adresse de l'artère système 39 sont raccordées à la deuxième ent rée 41 du micro-ordinateur à puce unique, leurs sorties étant réunies entre elles en un point commun raccordé aux entrées 42 et 43 de la mémoire 5 et du coupleur de périphériques 6 et à la deuxième entrée 44 de l'unité de commande des échanges par l'artère système 8. Le bloc de coordination d'artère système 23 comporte un organe de coordination répartie 45 (fig. 2) (cf. livre "Microcomputer Fand#book", 1976 de Digital Equipment Corporation, Maynard, Massachusetts, pp.4-52, 4-53). la première entrée de l'organe de coordination ré partie 45 forme 3a première entrée 29 du bloc de coor dination d'artère système 23 (fig. 1), la deuxième entrée 46 (fig. 2) étant reliée à la sortie d'un premier circuit ET 47. la première sortie 48 de organe de coordination répartie 45,qui constitue la première sortie d'un groupe d'entrées et de sorties du bloc de coordination d artère système 23 (fig. 1), est raccordée à la première sortie 35 du groupe 30 d'entrées et de sorties du micro-ordinateur à puce unique. La première entrée du groupe d'entrées et de sorties du bloc de coordination d'artère système 23 forme la troisième entrée 49 (fig. 2) de l'organe de coor dination répartie 45, raccordée à la première entrée 31 (fig. 1) du groupe 30 d'entrées et de sorties du micro -ordinateur à puce unique. La deuxième sortie 50 (fig.2) de ltorgane de coordination répartie 45, qui constitue la deuxième sortie du groupe d'entrées et de sorties du bloc de coordination d'artère système 23 (fig. 1) > est raccordée à la deuxième sortie 36 du groupe 30 d'entrées et de sorties du micro-ordinateurs à puce unique, les troisième et quatrième sorties 51 et 52 (fig. 2) de l'organe de coordination répartie 45 étant raccordées aux premières entrées de premier et deuxième circuits OU 53 et 54,respectivement. le bloc de coordination d'artère système 23 (fig. 4) contient également un organe de coordination localisé 55 (fig. 2) ("Microcomputer Fandbook"; 1976, de Digital Equipment Corporation, Maynard, Massachusetts, p.4-13, p.4-14) dont la première entrée est raccordée à la première entrée 29 du bloc de coordination d'artère système 23 (fig. 1). Ia deuxième entrée 56 (fig. 2) est relie à la sortie d'un deuxième circuit ET 57 dont les première et deuxième entrées sont reliées aux sorties 58 et 59 des premier et deuxième inverseurs 60 et 61.La troisième entrée 62 du deuxième circuit ET 57 et l'entrée 63 du premier inverseur 60, qui forment respectivement les deuxième et troisième entrées du groupe d'entrées et de sorties du bloc de coordination de l'artère système 23 (fig. 1), sont raccordées aux deuxième et troisième entrées 32 et 33 du groupe 30 d'entrées et de sorties du micro-ordinateur à puce unique. les troisième et quatrième entrées 64 et 65 (fig. 2) de l'organe de coordination localisée 55,constituant les première et quatrième entrées du groupe d'entrées et de sorties du bloc de coordination d'ar- tère système 23 (fig. 1), sont raccordées aux première et quatrième entrées 31 et 34 du groupe 30 d'entrées et de sorties du micro-ordinateur à puce unique. les premiere et deuxième sorties 66 et 67 de l'organe de coordination localisée 55 sont reliées à la première entrée d'un troisième circuit ET 68 et à la deuxième entrée du premier circuit OU 53. la sortie 69 du premier circuit OU 53, qui forme la troisième sortie du groupe d'entrées et de sorties du bloc de coordination d'artère système 23 (fig. 1), est raccordée à la troisième sortie 37 du groupe 30 d'entrées et de sorties du micro-ordinateur à puce unique. la première entrée 29 du bloc de coordination d'artère système 23 est raccordée à la première entrée du premier circuit ET 47 (fig. 2). La deuxième entrée du bloc de coordination d'artère système 33 (fig. 1) est raccordée à la deuxième entrée 70 (fig. 2) du premier circuit ET 47 et à l'entrée 71 du deuxième inverseur 61 dont la sortie 59 est reliée à la deuxième entrée du troisième circuit ET 68. la sortie 72 du troisième circuit ET 68 est reliée à la deuxième entrée d'un deuxième circuit OU 54 qui a sa sortie reliée à la sortie 28 (fig. 1) du bloc de coordination d'artère système 23. Le bloc de coordination d'artère bidirectionnelle 22 comporte un circuit de priorité 73 (fig. 3) (cf. "Calculatrices et systèmes numériques" par B.M.Kagan et M.M.Kanevski, Moscou, Editions "Energia", 1974, p.466 à 467) qui a ses première et deuxième entrées reliées à la première et à la deuxième entrées 24 et 26 (fig. 1) du bloc de coordination d'artère bidirectionnelle 22. les première et deuxième sorties 74 et 75 (fig. Z) du circuit de priorité 73 sont reliées aux premières entrées des premier et deuxième circuits ET 76 et 77 qui ont leurs sorties 78 et 79 reliées aux première et deuxième sorties du bloc de coordination - d'artère bidirectionnelle 22 (fig. 1). les dewrièmesentrées des circuits ET 76 et 77 (fig. 3) sont reliées à la sortie 80 d'un circuit OU-NON 81 dont les entrées sont raccordées aux première et deuxième entrées 24 et 26 du bloc de coordination d'artère bidirectionnelle 22 (fig. 1). l'unité de commande des échanges interne# du processeur 14 comporte une première bascule 82 (fig. 4) dont la première entrée constitue la première entrée 17 (fig. 1) de ladite unité de commande des échanges internes du processaur 14. la sortie 83 (fig. 4) de la première. bascule 82 forme la deuxième sortie de l'unité de commande des échanges internes du processeur 14 (fig. 1). La deuxième entrée 25 de l'unité de commande des échanges internes du processeur 14 constitue la première entrée d'une deuxième bascule 84 (fig. 4) dont la sortie 85 est raccordée à l'entrée d'un circuit de retard 86 et à la deuxième entrée de la première bascule 82; cette sortie 85 constitue également la première sortieLet l'entrée-sortie 21 (fig. 1) de l'unité de commande des échanges internes du processeur 14. la sortie 87 (fig. 4) du circuit de retard 86 est raccordée aux premières entrées de trois circuits ET 88, 89 et 90. les deuxièmes entrées des premier et deuxième circuits ET 88 et 89 sont raccordées à la première entrée 17 de l'unité de commande des échanges internes du processeur 14 (fig. 1)4 leurs sorties sont raccordées à la première sortie 18 et à l'entrée-sortie 21 de l'unité de commande des échanges internes du processeur 14. l'entrée-sortie 21 de l'unité de commande des échanges internes du processeur 14 est raccordée à la deuxième entrée du troisième circuit ET 90 (fig. 4) dont la sortie 91 est reliée à la deuxième entrée de la deuxième bascule 84. La fig. 5 représente un système de multitraitement à mémoire commune comportant les micro-ordinateurs à puce unique 92, 93 et 94 dont les premières et deuxièmes entrées-sorties homologues 10 et Il sont réunies entre elles de manière à former l'artère système 95 . les troisièmes entrées-sorties 12 des micro-ordinateurs à puce unique 92, 93 et 94 interconnectés sont regroupées dans l'artère d'entrée-sortie 96.Le premier micro-ordinateur à puce unique 92 reçoit sur sa première entrée 38 un 0 logique de la première sortie d'un premier élément de commutation 7. Les premières entrées 38 du reste des micro-ordinateurs à puce unique 93 et 94 reçoivent un 1 logique du reste des éléments de commutation 98 et 99. les deuxièmes entrées 41 des micro-ordinateurs à puce unique 92, 93 et 94 reçoivent, des deuxièmes sorties des él6- ments de commutation 97, 98 et 99, le code d'identification du micro-ordinateur à puce unique dans le système. Les entrées des éléments de commutation 97, 98 et 99 sont raccordées à la sortie 100 d'une source de potientiels logiques 101. La troisième sortie 37 du groupe 30 d'entrées et de sorties (fig. 1) des micro-ordinateurs à puce unique 92 et 93 (fig. 5), sauf le dernier 94, est reliée à la première entrée 31 du groupe 50 d'entrées et de sorties (fig. 1) dçs micro-ordinateurs à puce unique suivants 93 et 94 (fig. 5). Tous les micro-ordinateurs à puce unique 93 et 94, sauf le premier 92 (fig. 5), ont les premières sorties 35 du groupe 30 d'entrées et de sorties (fig. 1) reliées à la deuxième entrée 32 du groupe 30 d'entrées et de sorties (fig..1) du premier micro-ordinateur à puce unique 92 (fig. ). les troi sèmes et quatrièmes entrées 33 et 34 et les deuxièmes sorties 36 du groupe 30 d'entrées et de sorties (fig.1) de la totalité des micro-ordinateurs à puce unique 92, 93 et 94 (fig. 5), sont réunies entre elles. I 'exécution du programme rangé dans la mémoire 5 (fig. 1) du micro-ordinateur à puce unique s'accompagne d'échanges d'information entre la mémoire 5-et le processeur par l'artère bidirectionnelle 1 . Il existe deux types d'échanges: lecture de la mémoire 5 et écriture en mémoire 5. On distingue trois phases de déroulement de l'échange; première phase: demande d'accès à l'artère bidirectionnelle 1 en vue d'échange; deuxième phase: transfert de l'adresse par l'artère bidirectionnelle 1 et émission du signal de sélection d'un organe par le comparateur d'adresse 15i troisième phase: transfert de données par l'artère bidirectionnelle 1 en lecture à partir de la mémoire 5 vers le processeur 2 et en écriture à partir du processeur 2 vers la mémoire 5. A la première phase la mémoire tampon 13 garde l'adresse et, en cas d'écriture, les données jusqu'à la disparition de conflit et ensuite, sur l'ordre de l'unité 14 de commande des échanges internes du processeur, transmet l'adresse à la première entrée 16 du comparateur 15 et à l'artère bidirectionnelle 1; lors de l'opération lecture" elle transfère les données à partir de l'artère bidirectionnelle 1 Yirs l'unité de traitement 4 et lors de 1'opération "écriture" dans le sens inverse. Le comparateur d'adresse 15 compare l'adresse aux groupes d'adresses spécifiés dans l'espace adressable pour produire un signal de sélection du bloc correspondant du micro-ordinateur à puce unique. les groupes d'adresses dans l'espace adressable affectés à la mémoire RAM comportent 128 adresses, à la mémoire ROM 1024 adresses et aux registres du coupleur de périphériques 6 deux adresses. Si l'adresse ne correspond à aucun desdits groupes, elle appartient aux ressources extérieures au micro-ordinateur à puce unique. Il est à noter que les groupes d'adresses indiqués dans l'espace adressable sont différents suivant les codes arrivant sur la deuxième entrée du comparateur d'adresse 15. En reponse à l'instruction d'échange ve nant de l'unité de commande de traitement 3 sur la première entrée 17 de l'unité de commande des échanges internes du processeur 14 celle-ci, en première phase, délivre une demande d'échange à la première entrée 24 du bloc de coordination d'artère bidirectionnelle 22. Après avoir reçu du bloc de coordination d'artère bidirectionnelle 22 sur sa deuxième entrée 25 l'autorisation d'occuper un cycle d'échange, l'unité de commande des échanges internes du processeur 14 délivre par sa deuxième sortie un signal d'occupation et, d1autre part, conditionne, par sa première sortie 18, l'ex- traction de l'adresse de la mémoire tampon 13 et, par son entrée-sortie 21, le transfert d'adresse. Cela étant, au bout du temps qu'a pris le transfert d'adresse par l'artère bidirectionnelle 1,elle se met à transmettre les données.A cet effet l'unité 14 émets par sa première sortie 18,des signaux de commande de la mémoire tampon 13 et des signaux d'accompagnement de données en écriture ou bien, en lecture, des signaux de validation du transfert de données du bloc sélectionné. le signal de fin dléari- ture,ou validation des données transmises en lecture qui vient, par l'artère bidirectionnelle 1.du bloc choisi sur l'entrée-sortie 21 de l'unité de commande des échanges internes du processeur 14 produit l'initialisation de cette dernière. l'artère bidirectionnelle 1 est disponible pour un nouvel échange et le bloc de coordination d'artère bidirectionnelle 22 est prêt à délivrer une nouvelle autorisation s'il a sur ses entrées 24 et 26 une demande d'échange. Si l'échange montre que l'adresse présente sur la première entrée 16 du comparateur d'adresse 15 est discordante avec les groupes d'adresse spécifiés, le comparateur 15 fournit un signal de sélection à la troisième entrée 44 de l'unité de commande des échanges par l'artère système 8 qui gère la translation d'adresse et de données acheminées par l'artère bidirectionnelle 1 vers la première entrée-sortie 10 du micro-ordinateur à puce unique. Dans ce cas la procédure et les signaux d'accompagnement de l'information sont transformés conformément à la procédure d'échange adoptée pour l'artère système. Avant de lancer les échanges par l'artère système l'unité de commande des échanges par l'artère système 8 envoie une demande sur la première entrée 29 du bloc de coordination d'artère système 23.Il règle les conflits d'accès à l'artère système en coopérant avec les blocs de coordination d'artère système des autres micro-ordinateurs à puce unique par le groupe d'entrées et de sorties 30. Il est à noter que le bloc de coordination d'artère système 23 possède deux modes de fonctionnement dont l'un ou l'autre est validé par application d'un 0 ou d'un I à sa deuxième entrée. les conflits éliminés, le bloc de coordination 23 initialise l'échange par 11 artère système par un signal généré vers la première entrée de l'unité de commande des échanges par l'artère système 8.La mémoire 5 est également accessible de l'extérieur ce qui nécessite l'application d'une adresse à la première entrée-sortie 10 du micro -ordinateur à puce unique. la mémoire tampon 13 transfère cette adresse vers la première entrée 40 du comparateur d'adresse de l'artère système 39.ggi,elpncédant par analogie avec le comparateur d'adresse 15, initialise le bloc respectif du micro-ordinateur à puce unique et l'unité de commande des échanges par l'artère système 8. 'unité de commande des échanges par l'artère système 8 émet une demande d'échange par l'artère bidirectionnelle sur la deuxième entrée 26 du bloc de coordination i'ar- tère bidirectionnelle 22 qui règle les conflits d'accès à 11 artère bidirectionnelle I entre le processeur 2 et l'unité de commande des échanges par l'artère système 8. Une fois autorisée par le bloc de coordination de l1ar- tère bidirectionnelle 22, l'unité de commande des échanges 8 délivre une suite de signaux de commande et d'accompagnement en conformité avec l'algoridme d'échange par l'artère bidirectionnelle 1, la translation d'adresse et de données à partir de l'artère système s'effectuant par la mémoire tampon 7. De cette façon, l'artère bidirectionnelle 1 est séparée des lignes d'informations du processeur 2 et utilisée uniquement pour accéder aux ressources du micro-ordinateur à puce unique tant par le processeur 2 que par des moyens d'accès direct en mémoire (ADM) connectables à l'artère système. Les conflits d'exploitation de l'artère bidirectionnelle 1 sont alors résorbés par le bloc de coordination de l'artère bidirectionnelle 22. Il en résulte une réduction des échanges par l'artère bidirectionnelle 1, d'une part, et l'utilisation associative de ladite artère, d'autre part. Un avantage de plus est que le comparateur d'adresse 15 et le comparateur d'adresse de l'artère système 39 permettent, par analyse préalable d'adresses, d'augmenter la cadence d'echanges. On examine maintenant en détail le fonctionnement des blocs individuels au cours des échanges. En première phase, une instruction d'échange se présentant à la première entrée 17 de l'unité de commande des échanges internes du processeur 14 met à 1 la première bascule 82 (fig. 4). Le signal qu'elle de- livre par sa sortie 83 apparaît sur la deuxième sortie comme demande d'échange. En réponse, un signal de validation arrivant sur la deuxième entrée 25 de l'unité de commande des échanges internes du processeur 14 (fig. 1) la deuxième bascule 84 (fig. 4) prend l'état 1 et, par sa sortie 85, émet un signal qui, d'une part, met à O la première bascule 82 et, d'autre part, annonce la disponibilite ou l'indisponibilité de l'artère bidirectionnelle ; le même signal apparaissant à la première sortie 18 et à l'entree-sor- tie 21 sert à valider la sortie de l'adresse de la mémoire tampon 13 (fig. 1) et à accompagner l'adresse en transfert par l'artère bidirectionnelle 1. Un 1 issu de la sortie 85 (fig. 4) de la deuxième bascule 84 vient sur les entrées de trois circuits ET 88, 89 et 90,après avoir subi un certain délai à travers l'élé- ment de retard 86.Suivant l'instruction d'échange, les premier et deuxième circuits ET 88 et 89 délivrent, l'un, le signal d'accompagnement et de commande des données en écriture et, l'autre, le signal de commutation de la mémoire tampon 13 (fig. 1) et un identificateur de lecture. le troisième circuit ET 90 (fig. 4),reçoit sur son entrée de l'artère bidirectionnelle 1 (fig. 1) le signal "dis ponibilité", indicatif de fin d'écriture en mémoire 5 ou de validité de l'information sur l'artère bidirectionnelle 1. En réponse, le troisième circuit ET 90 émet par sa sortie 91 (fig. 4) un signal mettant à O la deuxième bascule 84. C'est là la fin d'échange. l'artère bidirectionnelle 1 (fig. 1) seflibère en vue du cycle d'échange suivant. le bloc de coordination d'artère bidirectionnelle 22 règle les conflits d'accès à l'artère bidirectionnelle 1. les demandes d'échanges arrivant par ses première et deuxième entrées 24 et 26 activent le circuit de priorité 73 (fig. 3) qui délivre par l'une de ses sorties 74 et 75 un signal de validation à l'entrée du circuit ET respectif 76 et 77 dont la deuxième entrée reçoit de la sortie 80 du circuit OU-NON 81 un signal annonçant que 1'ar- tère est disponible, c'est-à-dire qu'il n'y a aucun signal "occupation". Si rien qu'un seul signal "occupation" est présent sur ses entrées, le circuit OU-NON 81 émet un 0 interdisant l'apparition du signal de validation sur les sorties 78 et 79 des circuits ET 76 et 77 ce qui fait que le bloc de coordination de l'artère bidirectionnelle 22 (fig. 1) n'autorise le dispositif le plus prioritaire à accéder à l'artère bidirectionnelle 1 que si celle-ci est disponible. le bloc de coordination d'artère système 23 a deux modes de fonctionnement. En premier mode la deuxième entrée du bloc de coordination de l'artère système 23 reçoit un O.La demande arrivant sur la première entrée 29 n'est pas acceptée par le premier circuit ET 47 (fig. 2), sa deuxième entrée 70 étant à 0, et par conséquent l'organe de coordination répartie 45 ne peut pas fonctionner. En même temps, un signal de validation se transmet à travers le troisième circuit ET 68 et le deuxième circuit OU 5 de la deuxième sortie 66 de 1'organe de coordination localisée 55 vers la sortie 28 du bloc de coordination de l'artère système 23 (fig. 1).D'autre part, l'organe de coordination localisée 55 est activé par des signaux ve nant sur sa première entrée 56 par le deuxième circuit ET 57 conditionné par. un 1 sur la sortie 59- du deuxième inverseur 61 (fig. 2). En deuxième mode, le bloc de coordination de l'artère système 23 (fig. 1) reçoit sur sa deuxième entrée un 1 et la demande d'échange par l'artère système vient par le premier circuit ET 47 (fig. 2) sur la première entrée 46 de l'organe de coordination répartie 45 qui, après disparition de conflits d'accès à l'artère système, délivre par sa quatrième sortie 52 un signal de validation arrivant à travers le deuxième circuit OU 54 sur la sortie 28 du bloc de coordination d'artère système 23 (fig. 1). I1 est à remarquer que dans ce mode les deuxièmes entrées des deuxième et troisième circuits ET 57 et 68 (fig. 2) ont un O en provenance du deuxième inverseur 61 ce qui produit le blocage de l'organe de coordination localisée 55. les chronogrammes illustrant le fonctionnement de l'organe de coordination localisée 55 et de l'organe de coordination répartie 45 sont étudiés en détail dans la littérature ci-dessus ("Microcomputer #andbook", 1976, Digital Equipment Corporation, Maynard, assachusetts, pp.4-13, 4-14, 4-52, 4-53). le meilleur choix pour exploiter les outils matériels du micro-ordinateur à puce unique serait d'en regrouper plusieurs dans un système de multitraitement à mémoire commune. les processeurs 2 (fig. 1) des micro-ordinateurs à puce unique 92, 93, 94 interconnectés (fig. 5) executent ensemble le programme résidant dans les mémoires 5 (fig. 1) des micro-ordinateurs à puce unique. Si le processeur 2 appelle sa propre mémoire 5, il ne demande les échanges que par sa propre artère bidirectionnelle 1. Or, s'il a à accéder a la mémoire 5 d'un autre micro-ordinateur à puce unique 92, 93, 94 (fig. 5), il doit occuper 11 artère système 95; l'adresse acheminée par l'artère système 95 vient dans ce cas sur les premières entrées 40 (fig. 1) des comparateurs d'adresse de l'artère système 39 des autres micro-ordinateurs à puce unique 92, 93, 94 (fig. 5).A condition que la comparaison de l'adresse venue à la spécification soit vraie il y a accès à la mémoire 5 d'un autre micro-ordinateur à puce unique 92, 93,94 par son artère bidirectionnelle 1 (fig. 1) sous la direction du bloc de coordination d'artère bidirectionnelle 22. la procédure d'accès à l'artère système 95 (fig. 5) résulte de la coopération des blocs de coordination d'artère système 23 (fig. 1). le micro-ordina- teur dont l'organe de coordination localisée 55 (fig. 2) est activé constitue le maitre de l'artère système 95 (fig. 5), - -- ---r si l'artère est libre et que les demandes en provenance des autres micro-ordinateurs sont inexistantes.Il effectue les échanges par l'artère système 95 sans aucune analyse préalable. les micro -ordinateurs à puce unique 92, 93, 94 qui ont leur organe de coordination répartie 45 (fig. 2) activé génèrent, avant de procéder aux échanges par l'artère système 95 (fig. 5), une demande vers le groupe d'entrées et de sorties du micro-ordinateur - martre de l'artère système 95. l'organe de coordination localisée 55 (fig. 2) produit alors un signal de validation qui se transmet, par chalpage,du premier micro-ordinateur à puce unique 92 (fig. 5) vers les micro-ordinateurs à puce unique suivants 93, 94. De cette façon, les micro-ordinateurs à puce unique 92, 93 et 94 sont hiérarchisés en fonction de leur position dans la charnue. Tout micro-ordinateur à puce unique 93, 94 non émetteur de la demande d'accès à l'artère système 95 transmet l'autorisation au suivant jusqu'à ce qu'elle arrive au micro- ordinateur 9 nuce unique 93, 94 en quête d'échanges. Pour éviter le che-. vauchement des espaces adressables de différents micro -ordinateurs, le comparateur d'adresse 15 (fig. 1) et le comparateur d'adresse de l'artère système 39 reçoivent, sur leurs deuxièmes entrées, le code d'identification du micro-ordinateur à puce unique respectif 92, 93, 94 (fig. 5) servant dans le système à sélectionner des groupes d'adresses de la mémoire. Le système de multitraitement à micro-ordinateurs à puce unique 92, 93, 94 peut , dans certaines applications, jouir d'une capacité de traitement proportionnelle au nombre de micro-ordinateurs à puce unique 92, 93, 94 interconnectés, étant donné que l'accès d'un micro-ordinateur à puce unique à sa propre mémoire n'entrain aucun conflit dans le système. Les conflits d'accès à la mémoire des autres microordinateurs à puce unique sont réglés à deux niveaux.Le fait de rendre l'un des micro-ordinateurs à puce unique 92, 93, 94 le marre de l'artère système 95 en optimalise l'exploitation. La possibilité de modifier l'espace adressable des ressources internes du micro-ordinateur à puce unique 92, 93, 94 au moyen d'un code d'identification associé à tout micro-ordinateur à puce unique interconnecté permet d'homogénéiser le matériel donc d'en augmenter la production en série et, partant, d'en diminuer le prix de revient. Un avantage encore à noter est que l'emploi de l'artère système 95 offre la possibilité d'extension de la mémoire jusqu'à 64 k mots ce qui doit#profiter substantiellement à l'efficacité du système. De cette façon, la présente invention permet de construire un micro-ordinateur à puce unique à fonctions plus étendues dont plusieurs peuvent être regroupés dans un système de multitraitement performant à mémoire commune. REVENDICATIONS 1. Micro-ordinateur à puce unique comportant: une artère bidirectionnelle (1) servant à réunir entre eux tous les blocs dudit micro-ordinateur,un processeur (2) destiné à traiter les données et constitué par une unité de commande (3) de traitement servant à décoder les instructions et à former des suites de micro-instructions de commande et par une unité de traitement (4) reliée à la précédente; une mémoire (5); un coupleur de périphériques (6), une mémoire tampon (7); une unité (8) de commande des échanges par l'artère système qui produit les signaux de commande de la mémoire tampon (7) et gère les échanges par l'artère bidirectionnelle (1) et l'artère système (95), la première sortie (9) de l'unité de commande (8) des échanges par l'artère système étant reliée à l'entrée de commande de la mémoire tampon (7),tandis qu'une entrée-sortie de la mémoire tampon (7), la première entrée-sortie de l'unité de commande (8) des échanges par l'artère système et l'entrée-sortie du coupleur de périphériques (6) constituent respectivement la première, la deuxième et la troisième entrées-sorties (10),(11),(12) du micro-ordinateur à puce unique, caractérisé par le fait que ::le processeur (2) comprmd une-mgnoire tampon (13) destinée à la conservation de courte durée et à la transmission des données et de leur adresse par l'artère bidirectionnelle (1) vers la première entrée-sortie (10) du micro-ordinateur à puce unique, une unité (14) de commande des échanges internes du processeur servant à gérer la mémoire tampon (13) et à délivrer les signaux et les identificateurs qui accompagnent les données et leurs adresses acheminées par l'artère bidirectionnelle (1), sous l'effet d'une instruction d'échange en provenance de l'unité de commande de traitement (3), un comparateur d'adresse (15) destiné à sélectionner les blocs du micro-ordinateur à puce unique suivant l'adresse rangée dans la mémoire tampon (13) et relié à la moire tampon; que la sortie de l'unité (3) de commande de traitement est reliée à la première entrée (17) de l'unité (14) de commande des échanges internes du processeur qui a sa première sortie (18) reliée à l'entrée de commande de la mémoire tampon (13) dont la première entrée-sortie (19) est reliée à l'entrée-sortie de l'unité de traitement (4), la deuxième entrée-sortie (20) de la mémoire tampon (13) et l'enrée- -sortie (21) de l'unité de commande (14) des échanges internes du processeur étant reliées à l'artère bidirectionnelle (1); que, d'autre part, le micro-ordinateur à puce unique comporte un bloc de coordination (22) d artère bidirectionnelle destiné à choisir le bloc le plus prioritaire en quête d'échange par l'artère bidirectionnelle (1),relié aux deuxièmes sorties de l'unité (14) de commande des échanges internes du processeur et de l'unité (8) de commande des échanges par l'artère système et fournissant par ries sorties respectives des signaux de validation des échanges par l'artère bidirectionnelle (1) et un bloc de coordination (23) - d'artère système (95) qui gère dans le temps l'exploitation de l'artère système; que les premières entrée (24) e'sortie du bloc (22) de coordination d'artère bidirectionnelle sont reliées aux deuxièmes sortie (25) et entrée de l'unité (14) de commande des échanges internes du processeur; que les deuxièmes entrée (26) et sortie du bloc (22) de coordination d'artère bidirectionnelle sont reliées à la deuxième sortie et à la première entrée (27) de l'unité de commande (8) des échanges par l'artère système, sa deuxième entrée et sa troisième sortie étant reliées au premières sortie (28) et entrée (2 ) du bloc (23) de coordination d'artère système; qu'un groupe d'entrées et de sorties du bloc (23) de coordination de l'artère système constitue le groupe (30) d'entrées et de sorties du micro-ordinateur à puce unique; que la première entrée (38) du micro-ordinateur à puce unique forme la deuxième entrée du bloc (23) de coordination de l'artère système ; que le micro-ordinateur à puce unique comporte un comparateur (39) d'adresse de l'artère système destiné à sélection- ner les blocs du micro-erdinateur à puce unique en fonction de l'adresse résidant dans la mémoire tampon (7); que la première entrée (40) du comparateur d'adresse de l'artère système est raccordée à la sortie de la mémoire tampon (7); que les deuxièmes entrées du comparateur(15) d'adresse et du comparateur (39) d'adresse de l'artère système ont un point commun raccordé aux entrées (42,43) de la mémoire (5) et du coupleur (6) de périphériques et à la troisième entrée (44) de l'unité de commande des échanges par l'artère système. 2. Micro-ordinateur à puce unique selon la revendication 1, c a r a c t é r i s é par le fait que le bloc (23) de coordination d'artère système comporte un organe (45) de coordination répartie, que la première entrée dudit organe de coordination répartie constitue la première entrée (29) du bloc de coordination (23) de l'artère système, sa deuxième entrée (46) étant reliée à la sortie d'un premier circuit ET (47), que la première sortie (48) de l'organe (45) de coordination répartie forme la première sortie (35) d'un groupe d'entrées et de sorties du bloc de coordination (23) de l'artère système, que la première entrée (31) d'un groupe d'entrées et de sorties du bloc de coordination (23) de l'artère système constitue la troisième entrée (49) de l'organe de coordination répartie (45) dont la deuxième sortie (50) forme la deuxième sortie (36) d'un groupe de sorties et d'entrées du bloc de coordination (23) de l'artère système, que les troisième et quatrième sorties (51,52) de l'organe (45) de coordina tion répartie sont raccordées aux premières entrées des premier et deuxième circuits OU (53, 54), respectivement, que le bloc (23) de coordination de l'artère système contient également un organe (55) de coordination localisée dont la première entrée constitue la première entrée (29) du bloc de coordination (23) de l'artère système , sa deuxième entrée (56) étant reliée à la sortie d'un deuxième circuit ET (57) qui a sa première et sa deuxième entrées reliées aux sorties (58, 59) des premier et deuxième inverseurs (60, 61), que la troisième entrée (62) du deuxième circuit ET (57) et ltent- rée (63) du premier inverseur (60) forment respecti#e- ment les deuxième et troisième entrées (32, 33) d'un groupe d'entrées et de sorties du bloc (23) de coordination d'artère système, que les troisième et quatrième entrées (64, 65) de l'organe (55) de coordination localisée constituent les première et quatrième entrées (31, 34) d'un groupe d'entrées et de sorties du bloc (23) de coordination d'artère système, que les première et deuxième sorties (66, 67) de l'organe (55) de coordination localisés sont reliées à la première entrée d'un troisIème circuit ET (68) et à la deuxième entrée du premier circuit OU (53) dont la sortie (69) forme la troisième sortie (37) d'un groupe d'entrées et de sorties du bloc (23) de coordination d'artère système, que la première entrée (29) du bloc de coordination (23) d'artère système est raccordée à la première entrée du premier circuit ET (47) , que la deuxième entrée du bloc de coordination (23) d'artère système est raccordée à la deuxième entrée (70) du premier circuit ET (47) et à l'entrée (71) du deuxième inverseur (61) dont la sortie (59) est reliée à la deuxième entrée d'un troisième circuit ET (68) et que la sortie (72) du troisième circuit ET (68) est reliée à la deuxième entrée du deuxième circuit OU (54) dont la sortie constitue la première sortie (28) du bloc (23) de coordination. 3. Micro-ordinateur à puce unique selon la revendication 1, c a r a c t é r i s é par le fait que le bloc (22) de coordination de l'artère bidirectionnelle comporte un circuit (73) de priorité qui a sa première et sa deuxième entrées reliées à la première et à la deuxième entrées (24,26)du bloc (22) de coordination d'artère bidirectionnelle, que les première et deuxième sorties (74,75) du circuit de priorité (73) sont reliées aux premières entrées des premier et deuxième circuits ET (76,77) dont les sorties (78,79) sont reliées aux première et deuxième sorties du bloc (22) de coordination d'artère bidirectionnelle, que les deuxièmes entrées des circuits ET sont reliées à la sortie (80) d'un circuit OU-NON(81) dont les entrées sont reliées aux première et deuxième entrées (24, 26)du bloc (22) de coordination d'artère bidirectionnelle. 4. Micro-ordinateur à puce unique selon la revendication 1, caractérisé par le fait que l'unité (14) de commande des échanges internes du processeur comporte une première bascule (82) dont la première entrée constitue la première entrée (17) de l'unité (14) de commande des échanges internes du processeur,que la sortie (83) de la première bascule (82) forme la deuxième sortie de-l'unité (14) de commande des échanges internes du processeur, que la deuxième entrée (25) de l'unité de commande (14) des échanges internes du processeur constitue la première entrée d'une deuxième bascule (84) dont la sortie (85) raccordée à l'entrée d'un circuit de retard (86) et à la deuxième entrée de la première bascule (82) forme la première sortie (18), la deuxième sortie (21) et l'entrée- sortie de l'unité de commande (14) des échanges internes du processeur, que la sortie (87) du circuit (86) de retard est raccordée aux premières entrées des trois circuits ET (88,89,90), que les deuxièmes entrées des premier et deuxième circuits ET (88,89) sont raccordées à la première entrée (17) de l'unité (14) de commande des échanges internes du processeur, leurs sorties étant raccordées à la première sortie (18) et à l'entree-sortie (21) de l'unité (14) de commande des échanges internes du processeur, et que l'entree-sortie (21) de l'unité (14) de commande des échanges internes du processeur est raccordée à la deuxième entrée du troisième circuit ET (90) dont la sortie (91)est reliée à la deuxième entrée de la deuxième bascule (84).