Brevet FR2516661A1 — publié le 19830520

r I La presente invention a trait en général à un procédé pour évaluer l'etaonna e l'ln zcnrtr 3 leur, et plus particulièrement à un procédé d'éva- luarnz permettan d 3 avoir si un ixcnrâleur est étalonne ou non, et cela sans '-ecurir e un scil 7 oscope es appareils électroniques de mesure tels que, par exemple, des os cilloscopes, des compteurs de fréquence, des multimètres digitaux (DMM), des analyseurs logiques ou similaires reçoivent des signaux d'entrée de differences bandes de fréquences à travers des contrôleurs dont le rôle consisle à mesurer différentes caractéristiques des signaux d'entrée Une t O impédance d'un contrôleur d'atténuation de fréquence constitue un atténua- teur de tension conjointement à l'impédance d'entrée de l'appareil élec tronique de mesure:1 est nécessaire d'étalonner le contrôleur d'atténua tion afin de réduire au minimum la distorsion de la forme d'onde du signal, distorsion qui est due au contrôleur, lorsqu'on mesure le signal en uti lisant un tel contrôleur A cet effet, on applique au contrôleur un signal d'etalonnage à onde carrée, en provenance d'un générateur de signaux d'é- alonnage, et i'on observe la forme d'onde du signal de sortie à l'aide l'un oscilloscope Lorsque la forme d'onde du signal de sortie est l'é quivalent correct de l'onde carrée, on estime que le contrôleur est étalon 1. né Lorsque la forme d'onde du signal de sortie du contrôleur n'est pas une onde carrée ou rectangulaire, on procède à l'étalonnage du contrôleur I en observant la forme d'onde sur l'oscilloscope Attendu que les appareils l ou instruments électroniques de mesure en dehors de l'oscilloscope n'ont généralement pas une fonction oscilloscope, il est nécessaire d'u tiliser un oscilloscope pour estimer ou évaluer l'étalonnage du contrôleur Ainsi, l'évaluation est à la-fois laborieuse et coûteuse On a déjà propo i sé de nombreux procédés classiques pour évaluer l'étalonnage correct ou non d'un contrôleur d'atténuation sans recourir à l'oscilloscope L'un de ces procédés consiste à confier la fonction oscilloscope à l'analyseur logique comportant un tube à rayons cathodiques pour évaluer l'etalonnage du contrôleur Toutefois, un tel procédé rend la construction d'un tel circuit à la fois compliquée et onéreuse, puisque l'on ajoute cet te fonction oscilloscope seulement pour assurer l'étalonnage du contrôleur Une autre méthode classique d'évaluation de l'étalonnage d'un con trôleur est décrite dans la demande publiée de brevet japonais (non exami née) n 52-137954 correspondant au brevet USA ne 4 070 615 Suivant cette méthode, on applique à une entrée d'un amplificateur différentiel un si gnal à forme d'onde carrée, destiné à être appliqué au contrôleur, et l'on applique le signal de sortie du contrôleur à l'autre entrée de cet ampli- I 2516661 -2- ficateur Le signal de sortie de l'amplificateur différentiel est filtré | et l'on vérifie son niveau de courant continu à l'aide d'une diode lumi- neuse (LED) Un opérateur estime que le contrôleur est étalonné lorsque la LED atteint sa luminosité maximale Toutefois, il est difficile de détecter l'instant o cette luminosité est effectivement maximale, et il est labo- | rieux d'évaluer le degré d'étalonnage du contrôleur. | Un autre procédé classique d'évaluation de l'étalonnage d'un contrô- J leur est décrit dans une demande de brevet japonais publiée (mais non exa- | minée) sous le no 55-147368 et correspondant au brevet USA no 4 253 057. l 10 Ce procédé présente l'inconvénient que l'opérateur doit estimer si le con- trôleur est dans un état de sous-compensation (sous-modulation) ou de sur- I compensation (sur-modulation) avant l'étalonnage, puisque celui-ci doit j commencer lorsque le contrôleur se trouve dans un état de souscompensation. Par conséquent, l'opérateur ne peut pas savoir immédiatement si le contrô- j 15 leur est étalonné ou non. Suivant la présente invention, un contrôleur d'atténuation reçoit un I signal à onde carrée possédant des caractéristiques connues telles que: amplitude, fréquence et coefficient d'utilisation Un comparateur permet de comparer le signal de sortie du contrôleur avec un niveau de seuil qui est sensiblement égal à la valeur maximale ou minimale de crête du signal I de sortie du contrôleur Lorsque le niveau de seuil croise le signal de sortie du contrôleur, le signal de sortie du comparateur est, par exemple, à un niveau élevé (logique " 1 ") Lorsque le niveau de seuil n'intersecte I pas le signal de sortie du contrôleur, la sortie du comparateur est, par Io 25 exemple, d'un niveau bas (logique " 0 ") Une unité centrale de traitement I (CPU) évalue si le contrôleur est étalonné ou non, conformément au signal de sortie provenant du comparateur. Dans un premier mode préféré de réalisation de la présente invention on règle le niveau de seuil de manière qu'il soit légèrement inférieur à la valeur maximale de crête du signal de sortie du contrôleur, ou légère- I ment supérieur à la valeur minimale de crête du signal de sortie du con- trôleur L'unité centrale de traitement CPU mesure les périodes des " 1 " et " O " logiques du signal de sortie du comparateur afin de calculer le coefficient d'utilisation Etant donné aue le coefficient d'utilisation I 35 du signal à onde carrée est déterminé d'avance, l'unité centrale de traite- J ment CPU compare le coefficient calculé d'utilisation avec le coefficient prédéterminé d'utilisation Si ces coefficients d'utilisation sont égaux | entre eux, le contrôleur peut être considéré comme étant étalonné. I Dans un second mode préféré de réalisation de la présente invention, I 2516661 1 le niveau de seuil est réglé sur des premier et second niveaux qui sont} légèrement et respectivement supérieur ou inférieur à la valeur de crête l de la sortie du contrôleur L'unité centrale de traitement surveille le I signal de sortie du comparateur uniquement pendant que le signal à onde carrée est à l'un de ces niveaux supérieur ou inférieur Si l'un parmi les l premier et second niveaux de seuil intersecte la sortie du contrôleur pour toute période et que l'autre n'intersecte pas la sortie du contrôleur pour toute période, l'unité centrale de traitement CPU estime que le contrôleur I est étalonné Si ce n'est pas le cas, le contrôleur n'est pas étalonné. Le CPU est à même d'évaluer si le contrôleur est dans un état de sous-com l pensation ou de sur-compensation. Le résultat de l'estimation faite par le CPU est affiché par un dis I. positif d'affichage tel qu'un tube à rayons cathodiques, une lampe LED, et un affichage par cristaux liquides, afin que l'opérateur puisse effec- tuer l'étalonnage du contrôleur en observant le dispositif d'affichage | Par conséquent, l'un des buts de la présente invention consiste à | prévoir un procédé perfectionné pour l'évaluation de l'étalonnage d'un | contrôleur sans utiliser d'oscilloscope I Un autre but de l'invention consiste à prévoir un procédé d'évalua | tion permettant de vérifier si un contrôleur se trouve dans un état de l compensation, de sous- compensation ou de sur-compensation I Par ailleurs, la présente invention a pour but de prévoir un appa I reil conçu pour déterminer si un contrôleur est étalonné ou non | En outre, l'invention a pour but de prévoir un procédé et un appa t reil permettant d'étalonner un contrôleur sans utiliser un oscilloscope. D'autres buts, avantages et caractéristiques de la présente inven l tion ressortiront clairement pour tout spécialiste dans l'art au cours de | la lecture de la description détaillée ci-après de l'invention, faite | avec référence aux dessins annexés, sur lesquels: La FIGURE 1 est un schéma synoptique montrant un appareil électrique l de mesure et un contrôleur utilisant un premier mode préféré de réalisa tion de la présente invention; | La FIGURE 2 montre un état de sur-compensation du contrôleur; La FIGURE 3 montre un état de sous-compensation du contrôleur; | La FIGURE 4 montre un état de compensation correcte (étalonné) du l contrôleur; La FIGURE 5 est un diagramme destiné à expliquer le premier mode préféré de réalisation de l'invention; | La FIGURE 6 est un autre diagramme destiné à expliqué un second mode' 2 2516661 préféré de réalisation de l'invention; La FIGURE 7 est une représentation de plusieurs formes d'ondes pour expliquer le fonctionnement du second mode de réalisation de l'invention; I La FIGURE 8 est un diagrammedestiné à expliquer une modification du | 5 second mode de réalisation de l'invention; La FIGURE 9 est un schéma synoptique montrant un appareil électrique de mesure et un contrôleur utilisant le second mode de réalisation de la présente invention; Les FIGURES 10 A à 10 G sont des diagrammes détaillés relatifs au se- | 10 cond mode de réalisation de l'invention; La FIGURE 11 est un schéma synoptique montrant une partie de l'appa- reil électrique de mesure, et | La FIGURE 12 est un schéma synoptique montrant une autre partie de t l'appareil électrique de mesure. L'on se référera tout d'abord à la Figure 1 qui montre un schéma sy- noptique d'un appareil électrique de mesure et d'un contrôleur utilisant j un premier mode préféré de réalisation de la présente invention Une unité I désignée en 2 sur ce schéma est constituée par un analyseur logique, à sa- voir, un exemple particulier d'appareil de mesure, tandis que le chiffre de référence 4 désigne un contrôleur d'atténuation destiné à être étalon- i né Un générateur 6 de signaux d'étalonnage de référence engendre un si- | gnal à onde carrée 10 pour l'étalonnage, dont la largeur d'impulsion est j déterminée par une fréquence d'un signal d'horloge provenant d'un généra- { teur 8 de signaux d'horloge Le contrôleur 4 reçoit le signal à onde car- | 25 rée 10 en provenance du générateur 6 de signaux d'étalonnage Le contr 8- leur 4 comprend des condensateurs variables 12 et 14 qui servent à étalon- i ner le contrôleur, ainsi qu'une résistance 16 branchée en parallèle sur le condensateur 12 Une jonction commune entre le condensateur variable 12 et la résistance 16, c'est-à-dire une pointe de sonde, est reliée au générateur 6 de signaux d'horloge, tandis qu'une jonction commune entre le condensateur variable 12 et la résistance 16 est mise à la masse (sour- ce de tension de référence) à travers le condensateur variable 14, tout l en étant reliée directement à la borne d'entrée à non-inversion 20 d'un 1 comparateur 18 Un circuit parallèle, composé d'une résistance 17 et d'un 1 35 condensateur 19, est inséré entre la borne d'entrée à non-inversion 20 et la masse, et le circuit parallèle détermine l'impêdancz d'entrée de l'a- | nalyseur logique 2 Il convient de souligner que cette impédance d'entrée l 1 et le contrôleur 4 constituent un diviseur de tension La borne d'entrée à non-inversion du comparateur 18 reçoit le signal d'entrée du contr 8- I 2516661 j 1. -5 7 leur 4, et la borne d'entrée à inversion 22 du même comparateur 18 reçoit l une tension de seuil (niveau du signal de référence) en provenance d'un convertisseur digital-analogique 24 (DAC) Le comparateur 18 compare le signal à la borne d'entrée 20 à non-inversion avec la tension obtenue à la l borne d'entrée à inversion 22, et le résultat de cette comparaison est re- présenté par un signal binaire ("O" et " 1 '")Le signal digital de sortie l du comparateur 18 est stocké de façon séquentielle dans la mémoire d'ac i quisition 26 en conformité avec le signal d'horloge fourni par le généra I teur 8 de signaux d'horloge Ainsi qu'il est décrit plus loin, le signal digital stocké dans la mémoire d'acquisition 26 est traité par une unité j centrale de traitement (CPU) 28 et un dispositif d'affichage 30 sert à indiquer à un opérateur si le contrôleur 4 est étalonné ou non L'unité CPU 28 peut Utre constituée par un microprocesseur 8080 ou un micropro- cesseur Z 8 OA Le microprocesseur 8080 est décrit en détail dans le "MCS80 User's Manual" publié par INTEL, tandis que le microprocesseur Z 80 A est décrit en détail dans le "Z 80/ZSOA CPU Technical Manual" et la l "Z 8400, Z 80 CPU Product Specification" publiée par Zilog Un bus 32 com I posé des lignes de données, d'adresses et de contr 8 le est relié à un clavier 33 en tarit que dispositif-d'entrée, à une mémoire ROM 37 en tant I que mémoire de programmation fixe (Firmware), pour le stockage de pro l grammes, à une mémoire à accès périphérique ou mémoire vive RAM 38 en | tant que mémoire auxiliaire pour l'unité CPU 28, au générateur 8 de si l gnaux d'horloge, au convertisseur DAC 24, à la mémoire d'acquisition 26, I aux moyens d'affichage 30 et à une mémoire d'aff;chage RAM 34 pour con l trôler un dispositif d'affichage 36 à tube à rayons cathodiques (CRT) I La fréquence d'acquisition de la mémoire 26 est sensiblement supérieure l à la fréquence du signal à onde carrée 10 provenant du générateur 6 de | signal d'étalonnage (par exemple, au moins dix fois supérieure) La fré l quence du signal d'horloge provenant du générateur 8 est avantageusement i divisée et appliquée à chaque unité ou bloc L'analyseur logique 2 com l prend un circuit de déclenchement qui engendre un signal de déclenchement conformément au signal d'entrée de manière à contrôler l'acquisition de I la mémoire 26; toutefois, ce circuit de déclenchement n'est pas représenté | sur la Figure 1 t Le premier mode préféré de réalisation suivant la présente invention I sera maintenant décrit en se référant aux formes d'ondes des Figures 2 à i 4 ainsi qu'au diagramme-organigramme de la Figure 5 Dans les opérations décrites ci-après, l'unité centrale de traitement CPU 28 contrôle le con- vertisseur DAC 24, la mémoire d'acquisition 26 et le dispositif d'affichage, I t à. 1 66 1 6 - et traite le signal digital stocké dans la mémoire d'acquisition 26 con- formément au programme contenu dans la mémoire ROM 37 Au début, l'unité centrale de traitement CPU 28 contrôle le convertisseur DAC 24 afin d'en- gendrer le plus haut niveau de seuil (T/H) dans une gamme pré-établie (pha- se 60 de la Figure 6), et le comparateur 18 compare le niveau de seuil avec le signal de sortie du contrôleur 4 Attendu que le niveau de seuil du con- vertisseur 24 est constamment supérieur au signal de sortie du contrôleur 4, c'est-à-dire que le niveau de seuil n'intersecte pas le niveau de sor- tie du contrôleur, le signal de sortie du comparateur 18 est le "O" logi- que et stocké à des adresses pré-établies de la mémoire d'acquisition 26. Dans ce cas, la totalité du contenu de la mémoire 26 sont des "O" L'unité CPU 28 reçoit le signal logique de la mémoire d'acquisition 26 et évalue si le signal logique comprend le " 1 " logique ou non, c'est-à-dire si le comparateur 18 engendre " 1 " ou non (phase 62) Dans ce cas, attendu que 1 15 le comparateur 18 engendre constamment "O", l'unité CPU 28 contr 8 le le |I convertisseur DAC 24 afin de réduire le niveau de seuil d'une quantité pré- I établie et faible (phase 64) Le comparateur 18 compare encore le nouveau I niveau de seuil avec le signal de sortie du contr 8 leur 4, et le résultat I| de cette comparaison est stocké dans la mémoire d'acquisition 26 pour re- 1 20 venir à la phase 62 Les opérations décrites ci-dessus sont répétées jus- |I qu'à ce que le comparateur 18 engendre " 1 " Les Figures 2, 3 et 4 montrent la relation qui existe entre le signal de sortie 50 du contrôleur 4, le ni- |I veau de seuil 52, le signal d'horloge 54 et le contenu 56 de la memoire |I d'acquisition 26, lorsque le comparateur 18 engendre initialement " 1 ", 1 25 c'est-à-dirb quand le niveau de seuil 52 est légèrement inférieur à la Ij valeur maximale de crête du signal de sortie du contrôleur Il est prévu |I une phase 66 dans laquelle l'unité CPU 28 calcule le coefficient d'utili- I sation de la sortie du comparateur en comptant les nombres de bits de " 1 " |I et "O" dans un cycle du signal à onde carrée 10 et en obtenant un rapport I| 30 entre ceux-ci L'unité CPU 28 estime si le coefficient d'utilisation cal- |I culé est égal ou non à une valeur prédéterminée (le coefficient d'utilisa- j tion du signal à onde carrée 10 qui vient du générateur 6 de signaux d'é- I| talonnage) Il faut observer que les caractéristiques (fréquence, coeffi- cient d'utilisation, amplitude) du signal 10 à onde carrée sont connues et j| 35 stockées dans la mémoire ROM 37, Si le signal de sortie 50 du contrôleur |j se trouve à l'état de sous-compensation ou de surcompensation, comme le }J montrent les Figures 2 et 3, le coefficient d'utilisation calculé diffère |J de la valeur prédéterminée Dans ce cas, le contrôleur 4 n'est pas étalonné |j et l'on accède à la phase 68 Si le signal de sortie 50 du contrôleur est L 2516661 l 7 i. en état de compensation correcte, c'est-à-dire dans l'état étalonné que montre la Figure 4, le coefficient d'utilisation calculé est égal à la va l leur Prédéterminée, par exemple 0,5, et l'on accède à la phase 70 Dans cet l tephase 70, l'unité CPU 28 contrôle le dispositif d'affichage 30 pour in l 3 diquer que le contrôleur 4 est étalonné Le dispositif d'affichage 30 peut être du type à diodes lumineuses (LED) ou à cristaux liquides Ainsi, le l contrôleur 4 est considéré comme étant étalonné ou non. L'opérateur peut étalonner le contrôleur 4 non-étalonné en observant t le dispositif d'affichage 30 Lorsque ce dernier n'indique rien, l'opéra t teur peut régler les condensateurs variables 12 et/ou 14 du contrôleur 4 l au cours de la phase 68 Après celle-ci, c'est la phase 62 qui a lieu Les l phases 62 à 68 sont répétées jusqu'à obtenir l'étalonnage du contrôleur 4. Lorsque le dispositif d'affichage est rendu actif au cours de la phase 70, l'opérateur doit terminer le réglage du contrôleur 4. Dans la description qui pécède, le niveau de seuil d'après le con l vertisseur DAC 24 est amené à diminuer à partir du niveau le plus élevé de la gamme de seuils et cela par crans ayant chacun la faible valeur fixée I d'avance; toutefois, le niveau de seuil peut être augmenté à partir du ni l veau le plus bas et cela également par crans de la même valeur pré-établie t Le diagramme-organigramme de la Figure 5 est exécuté par l'unité centrale l de traitement CPU 28 conformément au programme stocké dans la mémoire ROM l 37 Il est possible d'accroître la précision de l'estimation de l'étalon t nage du contrôleur en faisant en sorte que le rapport entre la fréquence I du signal 10 à onde carrée et la fréquence d'horloge (vitesse d'acquisi l tion de la mémoire 26) soit étendu, et en diminuant la phase de variation l du niveau de seuil d'après le convertisseur DAC 24 I. La Figure 6 est un autre diagramme- organigramme qui sert à expliquer I. un second mode préféré de réalisation de l'invention Au début, le contr 8 l leur d'atténuation de tension est relié à la borne d'entrée de l'appareil I électrique de mesure, tel qu'un analyseur logique, et le signal à onde car rée est appliqué à cet appareil par l'intermédiaire du contrôleur On exé cute les phases suivantes: I PHASE 110: On règle le niveau de seuil (T/H) à la valeur maximale de l la gamme (voir Figures 7 A, B et C, o Vi désigne la forme d'onde de sortie I du contrôleur), et l'on diminue le niveau de seuil jusqu'à ce qu'il inter | secte le signal de sortie du contrôleur (voir Figures 2 D, E et F) Ainsi, l le niveau de seuil est réglé de façon qu'il soit légèrement inférieur à la | valeur maximale de crête de la forme d'onde de sortie du contrôleur Cette j phase s'exécute en appliquant le niveau de seuil et le signal de sortie du contrôleur aux bornes d'entrée à inversion et à non-inversion du compara- teur et en détectant les changements du signal de sortie de ce comparateur entre le niveau bas (O) et le niveau haut ( 1), comme il a été indiqué dans j la description de la phase 62 de la Figure 5. PHASE 112: On évalue le niveau de seuil de manière qu'il croise le signal de sortie du contrôleur pour toute période de haut niveau du signal à onde carrée Attendu que le signal à onde carrée du contrôleur est connu auparavant, la période de haut niveau de ce signal est pré-établie On peut l donc exécuter cette phase en estimant si le signal de sortie du comparateur est constamment à un niveau élevé pendant cette période Si le résultat de | l'estimation est affirmatif (OUI), c'est-à-dire si la relation entre le si- I gnal de sortie du contrôleur et le niveau de seuil correspond à l'état que I montre la Figure 7 D, il s'ensuit une phase 114 S'il n'en est pas ainsi (NON), (Figures 2 E ou F, c'est la phase 120 qui doit être suivie. I 15 PHASE 114: Le niveau de seuil est légèrement réglé de façon qu'il n'intersecte pas le signal de sortie du contrôleur (Figure 76) En d'autres I termes, le niveau de seuil est légèrement augmenté. I PHASE 116: On estime que le niveau de seuil ne croise pas le signal de sortie du contrôleur On peut exécuter cette phase en observant que le i 20 signal de sortie du comparateur reste constamment à un niveau bas D'après { les phases 112 et 116, l'état d'étalonnage du contrôleur s'évalue sûrement t, en reconnaissant que le signal de sortie du contrôleur se trouve dans une i gamme étroite pré-établie pendant toute la période o le signal à onde car- rée se trouve à un niveau élevé Si le résultat de l'estimation de la phase i 25 116 'est négatif, c'est-à-dire si le niveau de seuil n'intersecte pas le signal de sortie du contrôleur comme le montre la Figure 7 G, on effectue I ensuite la phase 118 En supposant que l'opérateur règle le condensateur | variable du contrôleur vers un état de sur-compensation, comme le montre j la Figure 7 H après la phase 112, le résultat de la phase 116 est affirmatif et l'on poursuit par la phase 120. PHASE 118: Le dispositif d'affichage indique la condition d'étalonnage effectif du contrôleur ("Etalonnage"). PHASE 120: Le dispositif d'affichage indique que le contrôleur n'est t pas étalonné ("Pas d'étalonnage"). Ainsi, on juge si le contrôleur est étalonné ou pas à travers les i phases 110 à 120 L'opérateur est à même d'étalonner le contrôleur en ob- servant l'affichage des phases 118 et 120, si la phase 110 est effectuée après les phases 118 et 120 Dans la description qui précède, on diminue I cran-par-cran le niveau de seuil à partir du niveau plus élevé que celui i i 16661 i I. 9 _ | du signal de sortie du contrôleur Cependant, le niveau de seuil peut tre i augmenté à partir d'un niveau inférieur à celui du signal de sortie du con | trôleur pour juger l'étalonnage du contrôleur Dans ce cas, il convient de I changer "le haut niveau" de la phase 112 en un "bas niveau" l La Figure 8 est un autre diagramme-organigramme destiné à expliquer I une variante d'un second mode de réalisation suivant la présente invention l qui sera expliqué ci-après en se référant à cette Figure a I PHASE 122: Etant donné que le signal à onde carrée qui doit être ap l pliqué au contrôleur est connu, ainsi qu'il a été expliqué plus haut, le I niveau de seuil est réglé au préalable de manière à croiser le signal de sortie de ce contrôleur Par exemple, le niveau de seuil peut être réglé l au niveau du milieu du signal de sortie du contrôleur Ce niveau de seuil I est augmenté jusqu'à ce qu'il n'intlersecte plus le signal de sortie du l contrôleur Cette phase peut être exécutée en utilisant le comparateur, i d'une façon analogue à ce que montre le mode de réalisation de la Figure 6 | PHASE 124: Le niveau de seuil est jugé de façon à ne pas croiser le I signal de sortie du contrôleur pendant toute la période du signal à onde I carrée Cette phase est utile lorsque le niveau de seuil ne croise pas une t partie de haut niveau du signal de sortie du contrôleur durant la phase 122 j en raison d'un état soit de sur-compensation, soit de sous-compensation. Si le niveau de seuil ne croise pas du tout le signal de sortie du contr 8 J leur, on effectue une phase 126 Même si le niveau de seuil croise au moins | une partie du signal de sortie du contrôleur, c'est la phase 132 qui a I lieu ensuite La phase 124 peut être mise en oeuvre en évaluant le niveau I de sortie du comparateur PHASE 126: Le niveau de seuil est légèrement diminué afin qu'il croise le signal de sortie du contrôleur I PHASE 128: On évalue le niveau de seuil de-manière qu'il croise le | signal de sortie du contrôleur durant toute la période haute du signal à onde carrée Cette phase correspond à la phase 112 de la Figure 6 Les l phases 124 et 128 déterminent si le niveau élevé du signal de sortie du I contrôleur se trouve dans une gamme prédéterminée dont les limites supé- rieure et inférieure sont respectivement légèrement au-dessus et légèrement au-dessous du niveau maximal de crête du signal de sortie du contrôleur l Ainsi, on évalue si le contrôleur est étalonné ou non Si le résultat de la phase 128 est "OUI", suit une phase 130, et dans le cas contraire c'est l la phase 132 qui suit. PHASES 130 et 132 Celles-ci correspondent respectivement aux phases 118 et 120 de la Figure 6. 2 - 2 59 1 6 6 6 1 _ 10 - Par Conséquent, on examine l'état d'étalonnage du contrôleur grâce aux phases 122-132, et l'on peut étalonner le contrôleur en observant l'af- fichage au cours des phases 130 et 132 Dans l'exposé qui précède, le ni- Sceau de seuil est augmenté au cours de la phase 122 Toutefois, on peut 3 Qiminuer le niveau de seuil si le "niveau haut" de la phase 128 est changé en "niveau bas". La Figure 9 montre un schéma synoptique de l'appareil électrique de mesure et du contrôleur, en utilisant le second mode de réalisation de la présente invention Ce schéma synoptique est semblable à celui de la Figu- re 1, et c'est pourquoi, on a utilisé les mêmes chiffres de référence pour désigner des composants analogues, et seules les différences seront exami- nées en détail L'analyseur logique 2 comprend en outre un comparateur 21, un convertisseur DAC 23, un circuit de déclenchement 25 et un circuit de commande 27 pour la mémoire d'acquisition 26 Etant donné que les impé- dances d'entrée des comparateurs 18 et 21 sont très élevées, l'impédance d'entrée de l'analyseur logique 2 est déterminé en substance par le circuit parallèle formé de la résistance 17 et du condensateur 19 Le comparateur 21 reçoit le signal de sortie Vi du contrôleur et un niveau de seuil TL du | convertisseur DAN 23 à ses bornes d'entrée respectivement à non-inversion | 20 et à inversion Le circuit de déclenchement 25 sélectionne une pente d'un | signal de déclenchement TR provenant du comparateur 21 et retarde le si- gnal de déclenchement TR conformément au signal de commande provenant du | bus 36 Le circuit de commande 27 met la mémoire d'acquisition 26 en état |ou mode d'é'criture en réponse à un signal de commande transmis par le bus | 25 36 et stoppe le mode d'écriture de la mémoire d'acquisition 26 et la ren- | voie au mode d'écriture en réponse au signal de sortie reçu du circuit de | déclenchement 25 Un dispositif d'affichage 35 comprend un tube à rayons | cathodiques CRT et un circuit de commande de celui-ci, et il correspond | aux blocs 30, 34 et 36 de la Figure 1 D'une manière analogue à cette Fi- | 30 gure 1, les fréquence et amplitude du signal 10 à onde carrée provenant | du générateur de signaux d'étalonnage 6 sont prédéterminées et correspon- j dent par exemple et respectivement à 1 k Hz et 4 Volts. Un procédé d'estimation d'un étalonnage de contrôleur qui est utili- f sé dans l'analyseur logique 2 de la Figure 9 sera maintenant décrit en dé- tail en se référant au diagramme-organigramme des Figures 10 A à 10 G Ce l procédé est basé sur le second mode de réalisation de la présente inven- tion que montre la Figure 6 Lorsqu'on a sélectionné le mode d'étalonnage i du contrôleur à l'aide du clavier 33, l'unité centrale de traitement CPU 28 exécute les phases ci-après conformément au programme stocké dans la I. 2516661 t. 11 |. mémoire ROM 37 Sur la Figure 10 A on observe PHASE 200: Différents réglages effectués préalablement au mode d'é- talonnage sont stockés dans la mémoire RAM 38, de façon que le mode anté l rieur puisse continuer selon le mode d'étalonnage du contrôleur l 3 PHASE 202: Différentes valeurs initiales sont fixées pour évaluer l'étalonnage du contrôleur Par exemple, le niveau de seuil T/H provenant du convertisseur DAC 24 est réglé à la valeur maximale afin de ne pas croi t ser le signal de sortie Vi du contrôleur (voir les Figures 7 A, 7 B et 7 C). Le niveau de déclenchement fourni par le convertisseur DAC 23 est réglé de l manière à croiser le niveau inférieur du signal de sortie Ci du contrôleur, de telle sorte que le signal de déclenchement TR soit engendré sur le bord l ascendant du signal à onde carrée 10 Si le contrôleur 4 est du type X 10, l'amplitude de la forme d'onde Vi de sortie du contrôleur peut être de 400 m V si le contrôleur est étalonné Ainsi, le circuit de déclenchement l 25, le circuit de commande 27 et le générateur 8 de signaux d'horloge sont l réglés de façon que la mémoire d'acquisition 26 acquiert le signal de sor | tie du comparateur 18 pendant la période de haut niveau du signal à onde I carrée 10 En d'autres termes, on effectue la sélection d'un mode dit de I post- déclenchement Ces réglages s'effectuent aisément du fait que l'on I connaît le signal à onde carrée 10 l PHASE 204: L'unité centrale de traitement CPU 28 détermine si une | touch-* V'arrêt est enfoncée ou non Si cette touche est enfoncée (OUI), I on effectue ensuite un programme d'achèvement G (Figure 10 G) Dans le cas I contraire (NON), on effectue la phase 206 - PHASE 206: La mémoire d'acquisition 26 emmagasine -le signal de sortie I du comparateur 18 à chaque génération du signal d'horloge CLK Après la 1. génération du signal de déclenchement TR et au terme de la période de haut | niveau du signal à onde carrée, le mode écriture cesse et le mode lecture I commence Ainsi, la mémoire d'acquisition 26 emmagasine une relation entre le signal de sortie du contrôleur et le niveau de seuil pendant la période de haut niveau du signal à onde carrée Par exemple, la mémoire d'acquisi j tion a stocké une information de 64 bits Il est facile de déterminer l'a- dresse de mémoire qui correspond à la période de haut niveau du signal à onde carrée, attendu que la période de haut niveau, la fréquence d'horloge | et la position du circuit de déclenchement sont prédéterminées. PHASE 208: L'unité centrale de traitement CPU 28 lit l'information correspondant à la période de haut niveau du signal à onde carrée, à par| tir de la mémoire d'acquisition 26 L'information est lue bit par bit à j chaque exécution de cette phase particulière | 1. 12 - PHASE 210: L'unité centrale de traitement CPU 28 estime si l'infor- mation lue est d'un niveau élevé ou non, c'est-à-dire si le niveau de seuil intersecte ou non le signal de sortie du contrôleur L'unité CPU 28 recon- nalt l'état d'intersection par le code " 01 " Si le résultat de l'analyse est "NON", on passe à la phase 212 Si ce résultat est "OUI", c'est la phase 218 qui suit. PHASE 212: L'unité centrale de traitement CPU 28 évalue si l'informa- tion lue est ou n'est pas l'information finale de la période de haut niveau du signal à onde carrée Dans l'affirmative (OUI), on poursuit par la phase 214 Si c'est NON, on passe par la phase 208. PHASE 214: On contrôle le convertisseur digital-analogique 24 afin de réduire le niveau de seuil dans une mesure prédéterminée VR, par exem- ple 40 m V. PHASE 216: L'unité centrale de traitement CPU 28 détermine si le ni- | 15 veau de seuil est inférieur ou non à une limite inférieure prédéterminée j (par exemple 100 m V) Si le résultat est OUI ou NON, c'est la phase respec- I tivement 202 ou 206 qui prend effet La phase 216 empêche l'unité centrale de traitement CPU 28 de faire défaut. Ainsi qu'on l'a décrit plus haut, cette unité CPU 28 détermine si le niveau de seuil croise ou non le signal de sortie du contrôleur, en passant par les phases 208 à 212 Si ce croisement ne s'effectue pas, le niveau de seuil est diminué et cette diminution a une faible valeur prédéterminée * dans la phase 214, et l'on emmagasine une nouvelle information dans la mé- t moire d'acquisition 26 pour déterminer si le niveau de seuil croise ou non j 25 le signal de sortie du contrôleur Ces phases sont répétées jusqu'à ce que le niveau de seuil intersecte le signal de sortie du contrôleur Le cas d'une réponse affirmative (OUI) dans la phase 210 est représenté sur la Figure 7 D, E ou F, o le niveau de seuil T/H est légèrement inférieur à la t valeur maximale de crête du signal de sortie Vi du contrôleur (la différen- t 30 ce entre ces deux valeurs est inférieure à la valeur prédéterminée VR de la phase 214). PHASE 218: L'unité centrale de traitement CPU 28 estime si oui ou non l'information lue dans la phase 208 est l'information initiale de la pério- de du signal à onde carrée En d'autres mots, cette unité CPU 28 détermine si le niveau de seuil croise le signal de sortie du contrôleur dans la par- tie initiale de la période de haut niveau S'il en est ainsi (Figure 7 D ou * F), on amorce la phase 220 Dans le cas contraire (état de sous-compensa- tion que montre la Figure 7 E), on suit le programme de sous-compensation B. PHASE 220: L'unité CPU 28 lit l'information suivant de la memoire L 13d'acquisition 26 7 PHASE 222: L'unité CPU 28 évalue si l'information lue dans la phase I 220 est de niveau bas ou non Le niveau bas indique que le niveau de seuil i ne croise pas le signal de sortie du contrôleur, et l'unité CPU 28 recon l 3 naat cet état en tant que code " 03 " S'il en est ainsi, on utilise un pro I =ramme de sur-compensation selon la Figure 10 C, tandis que dans le cas con l traire c'est une phase 224 qui suit | PHASE 224: Cette phase est la même que la phase 212 On applique le 3 programme de la Figure 10 F si la réponse est OUI, et la phase 220 si la | réponse est NON, Suivant les phases 220-224, le niveau de seuil est estimé pouvoir croiser le signal de sortie du contrôleur pendant toute la période de haut niveau du signal à forme d'onde carrée Si le niveau de seuil croise le signal de sortie du contrôleur seulement dans la partie initiale de la pé i 13 riode, comme le montre la Figure 7 F, c'est le programme de surcompensation - qui est appliqué Si la compensation est correcte, c'est-à-dire si le ni- veau de seuil croise le signal de sortie du contrôleur pendant toute la I période de haut niveau comme le montre la Figure 7 D, c'est le programme I d'étalonnage qui est adopté j Le programme de sous-compensation sera examiné en se référant à la l 8 * | PHîs E 226: Cette phase est identique à la phase 204 On termine le programme G si le résultat est affirmatif, et l'on effectue la phase 228 si c'est le contraire l PHASE 228: L'unité centrale de traitement CPU 28 commande le dispo | sitif d'affichage 35 afin qu'il affiche "Sous Compensation" ce qui signi i fie que le contrôleur est en état de souscompensation L'opérateur peut | étalonner le contrôleur 4 en réglant les condensateurs variables 12 et/ou i 14 en se référant à l'affichage lu sur le dispositif 35. PHASE 230: Attendu que l'état présent du contrôleur 4 peut différer de l'état précédent, la nouvelle information est acquise et stockée dans la mémoire 28 Le signal de sortie du contrôleur dans l'état présent est j l'un des états de compensation correcte, de sous-compensation et de sur i compensation La phase est la même que la phase 206. PHASE 232: Cette phase est identique à la phase 208, c'est-à-dire que l'unité centrale de traitement CPU 28 lit l'information acquise. PHASE 234: Cette phase est la même que la phase 210 Une phase 328 est appliquée si le niveau de seuil croise le signal de sortie du contrô- leur (code " 01 ") et l'on applique une phase 236 si le niveau de seuil ne 1 666 1 14 - croise pas ce signal (code " 03 "). PHASE 236: Cette phase est la même que la phase 212, et l'unité cen- trale de traitement CPJ 28 évalue si l'information lue dans la phase 232 est l'information finale ou non Si le résultat de cette évaluation est affirmatif, c'est-à-dire si le niveau de seuil est supérieur au signal de sortie du contrôleur, on applique un programme élevé E selon la Figure 10 E. * Si le résultat est négatif, on applique la phase 232. PHASES 238-244: Ces phases sont les mêmes que les phases 218-224, respectivement, sauf en ce qui concerne la phase 244 Si le résultat de l'évaluation de 244 est affirmatif, le niveau de seuil est bas et l'on applique un programme bas D de la Figulre 10 D. Ainsi, l'unité centrale de traitement CPU 28 estime si le niveau de seuil croise ou ne croisepas une partie du signal de sortie du contrôleur en passant par les phases 232-236 Le programme haut est appliqué si le niveau de seuil ne croise pas parfaitement le signal de sortie du contra- leur Si le niveau de seuil croise au moins une partie du signal de sor- tie du controleur, l'unité centrale de traitement CPU 28 détermine si le contrôleur 4 est en état de sous-compensation ou en état de sur-compensa- tion Il convient d'observer que le résultat affirmatif de la phase 244 conduit au programme bas au lieu du programme d'étalonnage de la phase 224, en raison de la prise en considération de parasites interposés sur le signal de sortie du contrôleur. Le programme de sur-compensation sera expliqué en se référant à la Figure 10 C. PHASE 246: Cette phase est identique aus phases 204 et 226 On ap- plique le programme d'achèvement G si le résultat est OUI, et une phase 248 si le résultat est NON. PHASE 248: L'unité centrale de traitement CPU 28 commande le dispo- sitif d'affichage 35 afin qu'il affiche "Sur-Compensation", ce qui signi- fie que le contrôleur 4 est en condition de sur-compensation L'opérateur peut régler le contrôleur 4 en conformité avec cet affichage. PHASE 250: La nouvelle information est emmagasinée dans la mémoire d'acquisition 26 tout comme les phases 206 et 230 Dans le cas présent, le signal de sortie Vi du contrôleur appartient à l'une des formes d'ondes à onde carrée, sous-modulée ou sur-modulée, que montre la Figure 7 res- pectivement en A, B et C Il convient de noter que le niveau de seuil n'est pas changé par rapport au niveau qu'il avait au moment de l'esti- mation de la sur-compensation dans le programme de la Figure 10 A PHASE 252: Cette phase est la même que les phases 208 et 232, et 1666 1 ' l'unité centrale de traitement CPU 28 lit la première information qui correspond à la période de haut niveau du signal à onde carrée 10 I PHASE 254: Cette phase est identique à la phase 222, et l'unité cen l trale de traitement 28 estime si l'information lue correspond ou non au l _ code " 03 ", c'est-à-dire si le niveau de seuil croise le signal de sortie du contrôleur ou non Une phase 258 est appliquée si le niveau de seuil J effectue ce croisement, et c'est la phase 256 qui a lieu dans le cas con- traire | PHASE 256: L'unité centrale de traitement CPU 28 détermine si l'in- formation lue dans la phase 252 est finale ou non Le programme bas ou la phase 252 est adopté, selon que l'estimation résultante est OUI ou NON - PHASE 258: L'unité centrale de traitement 28 détermine si l'informa- tion lue est ou non la première information dans la période de haut niveau du signal à onde carrée, comme on l'a vu dans l'exposé de la phase 218 I 1 S Selon que le résultat de l'estimation est OUI ou NON, c'est respectivement l la phase 260 ou le programme de sur-compensation qui est appliqué l PHASE 260: L'unité centrale de traitement CPU 28 lit l'information l suivante I PHASE 262: Cette phase est la même que les phases 222 et 254, et se I Zo lon que l'information obtenue-à la lecture est affirmative ou négative, l c'est soit la phase 264, soit le programme de sous-compensation qui est appliqué | PHASE 264: Si l'information lue est l'information finale, on adopte | le programme haut Dans le cas contraire, on applique la phase 260 I Ainsi, l'unité centrale de traitement CPU 28 détermine si le niveau l de seuil croise ou non le signal de sortie du contr 8 leur en passant par I. les phases 252-256 Si ce croisement a lieu pendant toute la durée de la | période de haut niveau du signal à onde carrée, on applique le programme I bas en raison de la prise en considération de l'influence des parasites t Si l'unité CPU 28 détecte que le niveau de seuil croise seulement la pre I mière information au cours de la phase 258, la phase suivante sera liappli l cation du programme de sur-compensation Dans la phase 262, si l'unité i CPU 28 détecte que le niveau de seuil ne croise pas la première informa | tion, mais croise en revanche la seconde information, c'est le programme | de sous-compensation qui est appliqué en tenant compte de l'influence des j parasites Si le niveau de seuil ne croise pas le signal de sortie du con- trôleur pendant toute cette période, on adopte le programme haut} La Figure 10 D est un diagramme-organigramme relatif au programme bas D Ce programme est appliqué lorsque le niveau de seuil croise le signal | f 1666 1 16 - de sortie du contrôleur pendant toute la période de haut niveau du signal à onde carrée, car le niveau de seuil est légèrement inférieur au niveau de crête maximal du signal de sortie du contrôleur (dans les limites de la valeur prédéterminée VR), ou est très bas. PHASE 266: Cette phase est la même que la phase 104, et les résultats soit affirmatif, soit négatif conduisent respectivement soit au programme d'achèvement G, soit à la phase 268. PHASE 268: L'unité centrale de traitement CPU 28 commande le con- vertisseur digital-analogique DAC 24 afin d'accroître le niveau de seuil d'une valeur prédéterminée et relativement faible VR_ PHASE 270: L'information est acquise d'une manière similaire à ce qu'expose la Phase 206. PHASE 272: L'unité centrale de traitement CPU 28 lit l'information d'une façon analogue à ce qu'indique la Phase 208. PHASE 274: Si l'information lue indique que le niveau de seuil ne croise pas le signal de sortie du contrôleur, on applique la phase 276. Dans le cas contraire, on applique la phase 278. PHASE 276: Si l'information de lecture obtenue dans la phase 272 est l'information finale, on adopte le programme d'étalonnage F Dans le cas contraire, on utilise la phase 272 pour lire l'information suivante. PHASE 278: L'unité centrale de traitement CPU 28 commande le con- vertisseur digital-analogique 24 afin de diminuer le niveau d'une valeur pré-établie VR, et l'onef Ecwtue la phase 206. Dans le programme bas, si le niveau de seuil ne croise pas le si- gnal de sortie du contrôleur pendant la totalité de la période, c'est-à- dire si le signal de sortie du contrôleur se trouve à l'intérieur d'une gamme prédéterminée pendant toute la durée de la période de haut niveau du signal à onde carrée les deux limites extrêmes de cette gamme étant respectivement légèrement supérieure et légèrement inférieure au niveau maximal de crête du signal de sortie du contrôleur, ce dernier est étalon- né et l'on applique la phase de compensation F Si le contrôleur n'est pas étalonné, on suit le programme de la Figure 10 A. La Figure 10 E montre le diagramme-organigramme du programme haut Ce dernier s'applique lorsque le niveau de seuil ne croise pas le signal de sortie du contrôleur parce que le niveau est soit légèrement supérieur à la valeur maximale de crête du signal de sortie du contrôleur à l'intérieur ou dans les limites de la valeur prédéterminée VR, soit très élevé Les phases 280-292 de ce programme correspondent respectivement aux phases 266-278 de la Figure 10 D, mais l'information lue est considérée comme l i 2516661 1 17 - croisant le niveau de seuil au cours de la phase 288, et le niveau de seuil l décroit et croit respectivement de la valeur prédéterminée VR au cours des l Dhases 282 et 292 Dans ce programme haut, si le niveau de seuil croise le J signal de sortie du contrôleur pendant toute la période de haut niveau du l 3 ignal à onde carrée, c'est-à-dire si le signal de sortie du contrôleur se l rouve à l'intérieur de la gamme prédéterminée dont les deux limites sont J respectivement supérieure et inférieure au niveau maximal de crête du si J gnal de sortie du contrôleur, on estime que celui-ci est étalonné et l'on J applique le programme d'étalonnage F Si le contrôleur n'est pas étalonné, l D on applique le programme de la Figure 10 A l La Figure IûF montre un diagramme-organigramme du programme d'éta- lonnage, dans lequel l'unité centrale de traitement CPU 28 commande le dis l positif d'affichage afin qu'il affiche l'indication "Etalonnage" qui si- gnifie que le contrôleur est étalonné au cours d'une phase 294 En outre, I l'unité CPU 28 commande le convertisseur digital-analogique 24 afin d'aug l menter le niveau de seuil selon la valeur prédéterminée VR au cours d'une l phase 296 et conduit la phase 206 l La Figure 10 G montre un diagramme-organigramme du programme complet - L'unité centrale de traitement CPU 28 fixe différentes valeurs des précé | o dents réglages emmagasinés dans la mémoire RAM 28 grâce à une phase 298, | et rétablit l'analyseur logique 2 au mode qui existait avant la sélection du mode d'étalonnage du contrôleur. Dans ces conditions, l'état d'étalonnage du contrôleur peut être I évalué avec certitude en passant par les phases que représentent les Fi- gures 10 A à 10 G de la présente invention De plus, il est facile d'étalon | ner le contrôleur par le réglage de ses condensateurs variables tout en l observant les affichages au cours des phases 228, 248 et 294, et en stop- pant ce réglage dès qu'apparaît le mot "Etalonnage" sur le dispositif d'af I fichage Le mode d'étalonnage est complété en enfonçant la touche d'arrêt l ou STOP du clavier 33 Attendu que la vitesse d'exécution des phases 200 | à 298 est extrêmement élevée, il peut arriver que le réglage du contrôleur | ne soit pas synchronisé avec ces phases Comme on l'a décrit plus haut, 1 ces phases sont exécutées par l'unité centrale de traitement CPU 28 et en l utilisant la mémoire RAM 38 en tant que mémoire temporaire, conformément l au programme emmagasiné dans la mémoire ROM 37. Un exemple-type de programme réel correspondant aus phases 200 à 298 est représenté dans l'Annexe A à la fin de la présente description Ce pro d gramme est décrit dans le language correspondant au microprocesseur 8080 f décrit plus haut) 1. 1 6 6 61 18 - L'amplitude du signal de sortie du contrôleur est inférieure a celle iu signal à onde carrée 10 provenant du générateur 6 de signaux d'étalon- nage, car le contrôleur atténue le niveau du signal Pour améliorer le fonc- tionnement du comparateur 18, les niveaux de signaux appliqués aux bornes à non-inversion et à inversion du comparateur 18 peuvent être réglables. Cette fonction s'obtient en modifiant l'analyseur logique 2 des Figures 1 et 9 de la façon indiquée sur les Figures 11 et 12 Les mêmes chiffres de référence que ceux de ces Figures i 1 l et 12 ont été utilisés pour désigner des unités identiques sur les Figures 1 et 9, respectivement, et seules les différences seront examinées en détail. Sur la Figure 11, le chiffre de référence 80 désigne un atténuateur, tandis que H désigne une source de haute-tension, L, désigne une source de basse-tension, 82 étant un amplificateur intermédiaire et 84 un circuit à bascule L'amplificateur intermédiaire 82 peut être du type inverseur ou non-inverseur Dans le mode d'étalonnage du contrôleur, la borne de tension de référence du convertisseur digital-analogique DAC 24 est reliée à la source de basse-tension L afin d'en réduire le niveau de sortie, et ce niveau de sortie-est appliqué à la borne d'entrée à inversion 22 du comparateur 18 en passant par l'atténuateur 80 Ainsi, la valeur du ni- veau de seuil appliqué au comparateur 18 peut changer dans une mesure ex- trêmement faible Après la sélection du mode d'étalonnage, la borne de tension de référence du convertisseur DAC 24 est reliée à la source de haute-tension H, et la borne de sortie du même convertisseur DAC 24 est reliée directement à la borne à inversion du comparateur 18 L'atténuateur 80 peut être évité en reliant directement la borne de sortie du conver- tisseur DAC 24 à la borne d'entrée à inversion du comparateur 18. Sur la Figure 12, la borne de tension de référence du générateur 6 de signaux d'étalonnage est reliée à la source de haute-tension H afin d'augmenter l'amplitude du signal à onde carrée, et la borne de sortie du générateur 6 est reliée directement au contrôleur, lorsqu'on a sélectionné le mode d'étalonnage Apr's cette sélection du mode d'étalonnage, on relie la borne de tension de référence du générateur 6 de signaux d'étalonnage à la source basse-tension L, et le signal à onde carrée provenant du gé- nérateur 6 est atténué par l'atténuateur 86 à différentes fins On peut court-circuiter ou éviter l'atténuateur 86 Les modifications des Figures 11 et 12 sont utiles lorsque le rapport d'aténuation du contrôleur est élevé. Comme on l'a vu au cours de la description qui précède, et suivant la présente invention, il est possible d'évaluer un contrôleur afin de 19 2 166 l'étalonner ou non sans recourir à un oscilloscope Il n'est pas néces- saire de connaître l'tat du contr 3 leur avant d'évaluer son étalonnage Si un appareil electr:jue de mesure comorend une unité centrale de traitement (CPU)-, un gjénérateur de signaux d'étalonnement et un comparateur comme le montrent les Figures I et 9, i 11 n'est pas nécessaire de prévoir un matériel I supplémentaire et seul le logiciel pour évaluer l'étalonnage du contrôleur peut Itre nécessaire ar conséquent, la construction s'en trouve simpli- fiée. Bien que l'on ait décrit et représenté ici des modes préférés de réa- lisation de l'invention, il est évident pour tout spécialiste dans l'art que de nombreuses modificat ions et variantes pourront y autre apportées sans s'écarter du domaine propre de l'invention prise dans son aspect le plus général Par exemple, on peut révoir que le niveau de seuil commence. à changer à partir du niveau moyen ou central du signal de sortie du coni tr Mleur, et l'on peut avantageusement déterminer le coefficient d'utilitéj du signal à onde carrée dans le premier mode de réalisation Le générateur de signaux d'étalonnage peut autre un générateur classique d'impulsions tel qu'un multivibrateur, ou un circuit de commutation servant à sélec tionner alternativement le niveau fondamental et un niveau prédéterminé j Le signal à onde carrée provenant du générateur de signaux d'étalonnage I peut autre appliqué directement au comparateur afin de comparer le niveau de déclenchement dans le cas de la Figure 9 Le dispositif de commande destiné à contr 8 ler et évaluer chaque phase peut comprendre des combinai L sons de circuits logiques au lieu de l'unité centrale de traitement (CPU). - A NN E XE A * NOM:CMPPRB( * FONCTION * COMPENSER UN CONTRÈLEUR D'ETALONNAGE * * APPELE' PAR: * APPEL: SETTHR-(),SETIN' * * SETNDL-(),SETTRM-(),SETQI P-*(), JL-() - SETSMP- () *OBSERVAT: APPELER LES PROGRAMMES SUP EN SEQUENCE. *MISE A JOUR JUIN 18, 1982 * * JUIL; 01, 1982 * * SEPT 01, 1982 GLOBAL S'WORD GLOBAL FSTOP GLOBAL CRT S (Tube à rayons cathodiques) GLOBAL ERASE S (Effacer) GLOBAL ERR Pf $ GLOBAL AUNDER S GLOBAL AFIT S GLOBAL FTRGPSN S GLOBAL VPTHL $ GLOBAL FPTHIN $ GLOBAL FDIAGER S GLOBAL VPSAMPL $ GLOBAL TRGSEQ M GLOBAL FSYS $ GLOBAL SETTHR S GLOBAL SETINP $ GLOBAL SETSMP S GLOBAL SETNDL$ GLOBAL SETTRMS GLOBAL SETQULS GLOBAL M 4218 OFS GLOBAL TRGONOFS GLOBAL DATTBLS GLOBAL DATMINM GLOBAL WDDATA$ GLOBAL WDDONTCS GLOBAL FDIAGINS GLOBAL CALPRBS CALPRB$ PUSH D LHLD DATMINS PUSH H LDA FPTHINS+ 1 PUSH PS'w LDA FPTHINS PUSH PSW LHLD VPTHLS PUSH PSW LHLD SWORD$ + 32 PUSH H LDA FTRGPSNS PUSH PSW ils H 10 IV IAW SNIH Id J vis HOO IV IAW %;IH Id A Vils H 99 IV IAW ONDS iciaoms Crli HS HVJO'H ixri S;N Sdú)UJ,,q V LS HVJO IV IAN Xr IGISS T+ SDINOCI(IM vils SDJINOG(IM V IS HRJO'V IAW T+IEVILV(I(IM vis V UNI s;vilvacim vais HOO IV IAW 9 CE 57,S t,+%;D Ji NOCICIM vil S ú+SD LNOGGM vis H 9 J O IV IAW tr+l CVILV(IGM VILS V UNI E+SVIVCIGK Vij S HOOIV IAW SCESAS Mr s Sa Kslq vclli CK Tulio CIRC F; XNI cr K Zr IV vgo DIV AOW D WG vlw AOW Hqa O"V IAW TU'ID TDJINOGGKIH ixri ZTID IAN OCIM liri D clwr H XNI OClK Z C V vuo D IV AOW 0 EDG w AOW IV vox svivcrclyl 'H ixrl z: T ID IAW TIICIWVSCIA vis H 6 O IAW sio No Dui vis HOú'V I AW, SOSSDEl vii S vr w Nsnnsp HE CI, IV I M'l msa H Sfld Tr Ic IW',l Sd A VO Eri s x S N N v 999-L sz -22 CALL CALL LXI PUSH LXI PUSH CALL POP FPOP XRA STA BGN LDA ORA JNZ CALL Loopi MDV C Pl Jz INX INR MOV ORA JNZ LXI MDV su' MDV bm V C Pl ic imp CHKALLH MOV C Pl JNZ CHKOVER MOV C Pl Jz INR MDV ORA Jz I NX imp FIT LXI LXI CALL LXI MDV -ADI MDV imp UNDER LDA ORA JNZ LXI LXI A N N E X E M 2180 F$ SETINP, $ H, 268 H H, 260 ERASE,, $ P Sw A FDIAGINS FSTOPS A FNSH READ A, M 01 H CHKALLH H B A, B A LOOP Ir H, VPTHLS A, M 04 H M, A A, M H BGNO BGN A, B OC 5 HUNDER AIM * 03 H OVER B A, B A FIT H CHKOVER H, AFIT$ B, 4803 H MSG H, VPTHLS A, M 04 H M, A BGN FSTOPS A FNSH H,AUNDERS B, 4805 H A (suite) (Effacer) (Lecture) Régler niv de seuil - 4 phases Recomm recherche niveau de seuil VERIFIER TS, LES HAUTS (CHECK ALL HIGI F'ICHER FIT : 1 )ISPLAY UNDER (AFFICHER 'UNDER') OEI l j 1,6 6 6 1 23 - A N N E X E A (suite) CALL CALL L.OP 2 MOV C Pl JNZ MOV C Pl JNZ INR INX LIOOP 22 IMOV C Pl JNZ INX INR MOV ORA JNZ imp MP 21 INX INR MOV ORA JNZ imp ALLL LDA * ORA JNZ LXI imov ADI MOV CALL C Pl JNZ INX INR MOV ORA JNZ imp ALLH LDA CRA JNZ LXI MOV sui MOV CALL LOOP 31 MOV C Pl JNZ INR INX MOV MSG READ A, M 01 H LOOP 21 A, 3 OCSH UNDER B H AIM 01 H OVER H B A, B A LOOP 22 ALLL H B A, B A LOOP 2 ALLH FSTOP$ A FNSH HVPTHLS A, M 04 H M, A READ A, M 03 H RETRYI H B A, B A LOOP 3 FIT FSTOPS A FNSH HVPTHLS A, M 04 H M, A READ A, M 01 H RETRY B H A, B :CHECK ALL HIGH DATA :CHECK ALL LOW DATA (Vérifier ttes données hautes) (Vérif ttes don- nées basses) l i 1. 2 5 1 6 6 6 1 24 - A N N E X E A ( suite) ORA JNZ imp ->Pr R y LXI ADI 1 OV imp RETRY 1 LXI MOV sui MOV JMP OVER LDA ORA JNZ LXI LXI CALL CALL LOOP 4 MOV C Pl JNZ MOV C Pl JNZ INX INR LOOP 42 MOV C Pl JNZ INX INR Mov ORA JNZ imp LOOP 41 INX INR MOV ORA JNZ imp TEST XRA STA CALL OUT IN CALL CALL Mvi OUT Mvi OUT CALL Mvi A LOOP 31 FIT HVPTHLS A, M 04 H M, A BGN HVPTHL$ A, M 04 H M, A BGN -FSTOP$ A FNSH HERRPT$+ 30 B,4804 H. MSG READ A, M 03 H LOOP 41 A, B OC 5 H OVER H B A, M 03 H UNDER H B AB A LOOP 42 ALLH H B A, B A LOOP 4 ALLL A FDIAGER$ M 2180 F$ 57 H DH SETTHRM SETNDLS A,02 H H A,12 H 51 H INHQU 1 AOFFH t l i l -1 j FIN D'AFFICHAGE : modifié le 2 Avril, 1982 1, À j 1 d l' i l' DUE Ni ZNU VU O vcri 1111 VD isru irio irio iifio irio Ni irio I AN 121 ki irio N I irio ilfio ifio ifio I AW Zr V( 111 Lfio 1111,VD irio Vi\,:) irio Lfio VWD Lno irio vox IAW dwr lifio VWD Trio Lrio irio VW'D Trio vox ZND Vao vcrli ifio IAW j'no Lrio IAW illio HCI S V SURDVIGJ issil ciooli Ci%,SU ILXSIN INS Waaidv E usssaod: "Isfi Nvw 80,LS: H 99 H 9.17 HLS HJ 9 HCI 9 Hot, HE,40 IV HJS HCI 9 HLS H 9 t, Écs H Ot, HEJO IV JIXSN V SUSE)VIC Ilq FIL 9 S 1 dw Stis S HEO l' j'. HEO HEO f f l' f l' l' i 9. V riciws HTO HTO HTO Hic HIO SE CISIS TS)sq a 512 T 11 UOT'e'4;, P Xn V Ub TS SGT HVG uo Teqep xneu S Ts sel snoq a Guu O Tz DGT;S HOO'V lin Dias SWE L Las HL HT Hi T 1 1 7 S X N N N Hqc-: sz 8 úúISS k 999 LSZ A NN EX RRC RRC RRC JNC IN RRC RRC RRC JC IN RLC JNC CALL MVI LDA ORA JNZ LXI RET RD 338 LXI RET MSG PUSH PUSH LXI PUSH LXI PUSH CALL POP POP POP LXI LOOP MOV STAX INX MOV STAX INX INX DCR MOV ORA JNZ RET RDDATA CALL MVI OUT MVI OUT CALL LXI PAS DE REP IN RLC RLC JC MVI OUT 26 - E A (suite) LOOP DH LOOP DH LOOP RDDATA B, OC 5 H FSYS$ A RD 338 H, DATTBLS+ 261 H,DATTBL$+ 5 H B H, 268 H H, 260 H ERASE, L PSW B H D,CRT$+ 260 A,M D D A,B D D H C A,C A LOOPS M 21805 A, 03 H 48 H A,02 H H INHQUL H, OOH DH REPORTER A,OFFH H AFFICHER MESSAGES DE CONDITION AFFICHER CARACTERISTIQUES AFFICHER CODE DE COMMANDE LE NOMBRE DE CARACTERES : AJOUTE LE 25 MAI 1982 : REGLER HORLOGE CPU :/* :/* : DETECTION COMPTEUR D'ADRESSES : REPORTER BIT INDICATEUR :*/COMPTAGE POSITIF COMPTEUR D'ADRESS. : COMPTAGE POSITIF COMPTEUR D'ADRESS. k 27 - A NN E XE A (suite) INX JMP REPORT SHLD m CV 1 mvi SUB MCV M 1 VI XRA OUT MVI OUT MVI OUT OUT MVI OUT CALL LDA ORA Jz LXI MVI CALL RET SET 318 LXI MVI CALL RET H NON REPORT DATMINS B, L A, OFFH B B, A C, OCOH A OH A; 10 H 51 H A, OFFH 58 H BH A,01 JH H INHQUL FSYSS A SET 318 H, DATTBLS A, 11 EH READ 1 H, CATTBLZ+ 256 A, 11 DH READ 1 COMPTAGE POSITIF DONNEES ERRONEES :DEFINIR LE NOMBRE DE DONNEES ERR. SET ( 1 OFFH DONNEES ERRONEES REGLER LE NOMBRE DE DONNÉES. */MODIFIE 14 JUIN SELECT CSO & LIRE POUR POD A /*SELECT CSI ET LIRE POUR POD B READI OUT MCV LOOP 7 ORA Jz m CV MVI OUT MCV DCR imp ACQJ MVI OUT ACQ IN ANI MCV INX MVI OUT I NR MCV ORA 13 NZ RET AH A, B A ACQJ. E, A A, OFFH H A, E A LOOP 7 A OFFH H 59 H 03 H M, A H A, OFFH H c A, C A ACQ :SELECT C Si :COMPTAGE POSIT PR DONNEES ERRON. :LIRE DONNEES ENTRE HSACQ ET ACQ. i i INHQUL M'VI OUT -:i Qu 1 mvi OUT OUI OUT M 4 VI OUT DUT DUT RET FNSH PO P STA pop STA POP SHLD POP i STA POP I POP STA j POP i SHLD POP RET A N I-Z E X E A, 10 H 51 H A, OFFTH 58 H A, 05 H OH A, 3 FH 51 H A, OFFH 52 H 54 H 53 H (suite) :MODIFIE LE 14 JUIN PSW VPSAMPLS PSW FTRGPSNS H SWORDS+ 32 PSW VPTHLS PSW FPTHIN$ PSW FPTHINS+ 1 H DATMINS D E 'l -16661 r ?rocéde pour evaluer an etaionnage de contrôleur,du type compre- nant les pnases cui zonsistent: a; aopiiquer un sianal onde zarrée à un contrôleur ( 4) à va- -uer; b) recler -in niveau de reférence de facon cu'il soit sensiblement égal à un niveau de crête d'un signal de sortie ( 30) dudit contrôleur ( 4); z) comparer le niveau de reéférence avec le signal de sortie ( 50) du contrôleur ( 4), et O d) évaluer si un coefficient d'utilisation du résultat de la comparaison est egal à un coefficient d'utilisation du signal à onde car- ree; ce procédé étant caractérisé en ce que l'on estime que le contrôleur est étalonné lorsque les coefficients d'utilisation du résultat de la compa- raison et du signal à onde carrée sont égaux entre eux. 2 Procédé d'-valuation de l'étalonnage d'un contrôleur selon la Revendication 1, caractérisé en ce que le niveau de référence se règle à un niveau sensiblement inférieur au niveau maximal de crête du signal de sortie dudit contrôleur 3 Procédé d'évaluation de l'étalonnage d'un contrôleur selon la Re- -endication 1, caractérisé en ce que le niveau de référence est réglé à un niveau sensiblement supérieur au niveau minimal de crête du signal de sortie dudit contrôleur. 4 Procédé d'évaluation de l'étalonnage d'un contrôleur selon la Re- vendication 1, caractérisé en ce qu'il comprend en outre la phase qui con- siste à afficher le résultat de l'évaluation. Procédé d'évaluation de l'étalonnage d'un contrôleur selon la Revendication 2, caractérisé en ce que ledit niveau de référence est réglé en le diminuant jusqu'à ce que le niveau de référence croise le signal de sortie du contrôleur. 6 Procédé d'évaluation de l'étalonnage d'un contrôleur selon la Re- vendication 3, caractérisé en ce que l'on règle le niveau de référence en augmentant ce niveau jusqu'à ce qu'il croise le signal de sortie dudit contrôleur. 7 Procédé d'évaluation de l'étalonnage d'an contrôleur, qui comprend les phases qui consistent à: a) appliquer un signal à onde carrée à un contrôleur ( 4) à éva- luer; b) régler un premier niveau de façon qu'il soit légèrement supé- rieur au niveau de crête d'un signal dle sortie ( 50) dudit contrôleur ( 4); c) régler un second niveau de façon qu'il soit légèrement infé- rieur au niveau de crôte du signal de sortie ( 50) dudit contrôleur ( 4); d) vérifier si l'un de ces premier et second niveaux croise le signal de sortie ( 50) dudit contrôleur ( 4) pendant toute la période d'un des niveaux du signal à onde carrée, et e) vérifier si l'lun ou l'autre desdits premier et second niveaux ne croise pas le signal de sortie ( 50) dudit contrôleur ( 4), caractérisé en ce que l'on considère le contrôleur ( 4) comme étant étalon- né lorsque le signal de sortie ( 50) de ce contrôleur croise l'un des pre- nmier et second niveaux pendant toute la période d'un des niveaux du signal à onde carrée et ne croise pas l'autre de ces premier et second niveaux. 8 Procédé d'évaluation d'un contrôleur selon la Revendication 7, caractérisé en ce que lesdits premier et second niveaux sont réglés de manière à être respectivement légèrement supérieur et inférieur au niveau maximal de crête du signal de sortie ( 50) dudit contrôleur, l'un des ni- veaux du signal à onde carrée ( 10) étant un niveau haut. 9 Procédé d'évaluation de l'étalonnage d'un contrôleur selon la Re- vendication 7, caractérisé en ce que lesdits premier et second niveaux sont réglés de façon à être respectivement légèrement supérieur et inférieur au niveau minimal de crête du signal de sortie ( 50) dudit contrôleur, et que l'un de ces niveaux du signal à onde carrée ( 10) soit un niveau bas. Procédé d'évaluation de l'étalonnage d'un contrôleur selon la Revendication 7, caractérisé en ce qu'il comprend la phase supplémentaire qui consiste à afficher les résultats de l'évaluation effectuée. 11 Procédé d'évaluation de 1 'étalonnage d'un contrôleur selon la Revendication 7, caractérisé en ce que l'on juge que ce contrôleur ( 4) est dans un état de sur-compensation lorsque l'un des premier et second niveaux croise le signal de sortie dudit contrôleur seulement pendant la partie ini- tiale d'une période d'un des niveaux du signal à onde carrée ( 10). 12 Procédé d'évaluation de l'étalonnage d'un contrôleur ( 4) selon la Revendication 7, caractérisé en ce que l'on juge que ce contrôleur ( 4) est dans un état de sous-compensation lorsqu'un des premier et second ni- veaux ne croise pas le signal de sortie ( 50) du contrôleur ( 4) pendant seu- lement la partie initiale de la période d'un des niveaux du signal à onde carrée ( 10). 13 Appareil pour l'évaluation de l'étalonnage d'un contrôleur ( 4), comprenant: a) un moyen ( 6) générateur de signaux pour engendrer un signal i 2516661 I l I à onde carrée ( 10) destiné à atre appliqué au contrôleur; b) un moyen générateur (DAC 24) de niveaux de référence pour en I gendrer un niveau variable de référence; I c) un moyen de comparaison ( 18, 21) pour comparer un signal de I 3 sortie ( 50) dudit contrôleur ( 4) avec le niveau de référence, et I d) un moyen de contrôle et d'évaluation ( 28) pour contrôler le l dit moyen générateur ( 24) de niveau de référence afin de régler le niveau de référence (T/H) à un niveau sensiblement égal à un niveau de crôte d'un signal de sortie ( 50) du contrôleur ( 4), et pour juger si ce contrôleur ( 4) o 10est étalonné conformément à un signal de sortie dudit moyen de comparai l son ( 18, 21) J 14 Appareil pour évaluer l'étalonnage d'un contrôleur selon la Re vendication 13, caractérisé en ce que ledit moyen de contrôle et d'évalua tion (CPU 28) contrôle le niveau de référence de façon qu'il soit légère ment inférieur au niveau maximal de crête du signal de sortie ( 50) du contrôleur ( 4), et juge ce contrôleur ( 4) comme étant étalonné lorsqu'un coefficient d'utilisation dudit signal de sortie du moyen de comparaison ( 18, 21) est égal à celui du signal à onde carrée ( 10) Appareil pour évaluer l'étalonnage d'un contrôleur selon la Re- vendication 13, caractérisé en ce que ledit moyen de contrôle et d'évalua tion (CPU 28) contrôle le niveau de référence de façon qu'il soit légère | ment supérieur au niveau minimal de crête du signal de sortie dudit con tr 3 leur ( 4), et juge ce contrôleur comme étant étalonné lorsqu'un coeffi cient d'utilisation du signal de sortie du moyen de comparaison est égal à celui du signal à onde carrée ( 10). 16 Appareil pour évaluer l'étalonnage d'un contrôleur selon la Re vendication 13, caractérisé en ce que le moyen de contrôle et d'évaluation I (CPU 28) contrôle le niveau de référence à des premier et second niveaux I respectivement légèrement supérieur et inférieur au niveau de crête du si gnal (Vi) de sortie du contrôleur, et juge que le contrôleur est étalonné I lorsque le signal de sortie (Vi) dudit contrôleur croise l'un des premier et second niveaux pendant toute la période d'un des niveaux du signal à I onde carrée et ne croise pas l'autre de ces premier et second niveaux 17 Appareil pour évaluer l'étalonnage d'un contrôleur ( 4) selon la Revendication 13, caractérisé en ce que le moyen générateur de signaux ( 6) est un générateur d'impulsions 18 Appareil pour évaluer l'étalonnage d'un contrôleur selon la Re vendication 13, caractérisé en ce que le moyen générateur de niveaux de référence est constitué par un convertisseur digital-analogique ( 24). I I I 32 - 19 Appareil pour évaluer l'étalonnage d'un contrôleur selon la Re- vendication 13, caractérisé en ce que le moyen de contrôle et d'évaluation est un système à microprocesseur (CPU 28). Appareil pour évaluer l'étalonnage d'un contrôleur selon la Re- vendication 13, caractérisé en ce qu'il comprend un dispositif d'afficha- ge ( 35, 36) pour afficher le résultat de l'évaluation dudit moyen de con- trôle et d'évaluation.