Brevet FR2519828A2 — publié le 19830718

FR 2519828 A2 19830718 FR 8200288 A 19820111 Le présent certificat d'addition a pour objet un générateur d'octets chiffrants ou déchiffrants apte à être utilisé dans le système de vidéotex objet du brevet principal. On rappelle tout d'abord que dans un système de vidéotex tel que le système ANTIOPE, les informations sont codées en numérique sous forme d'octets constitués d'un élément binaire (ou bit) de poids fort b 8 qui est un élément d'imparité, de trois bits de poids fort b 7, b 6, b 5 et de quatre bits de poids faible b 4 à b 1. Les octets se divisent en octets de commande et en octets de données Les octets de commande indi- quent notamment des en-têtes et des fins de pages ainsi que des en-têtes et des fins de rangées Les octets de données, insérés entre des octets de commande, corres- pondent à des caractères contenus dans les rangées. L'ensemble des codes pouvant être écrits à l'aide de tels-octets s'organise selon un tableau à 8 colonnes selon les valeurs de b 5, b 6, b 7 et 16 lignes selon les valeurs de bl, b 2, b 3, b 4 Dans un tel ta- bleau: les colonnes O et 1, qui correspondent aux octets dont les 6 e et 7 e éléments binaires sont nuls, contiennent des octets de commande, les colonnes 2 et 3 contiennent essentiellement des nombres et des signes de ponctuation, les colonnes 4 et 5 contiennent principalement des ma- juscules, les colonnes 6 et 7 contiennent principalement des mi- nuscules. A titre d'exemple, une page courante d'infor- mations, accessible à l'usager, se présente sous la for- me suivante: 1) elle contient tout d'abord un en-tête de page, qui se compose des codes de commande (ETX) FF RS N Pl NP 2 NP 3; o: ETX est un code qui termine la page précé- dente, FF est un code qui indique une nouvelle page, RS est un drapeau de page, NP,, NP 2, NP 3 sont des codes indiquant un numéro de page qui va de 001 à 999; 2) après l'en-tête de page, figure une rangée "zé- ro: US 00 C C 2 C RC LF, o: US est un drapeau de rangée, 00 indique le rang zéro, Ci, C 2, C 3 sont des codes complémentaires, RC, LF terminent la rangée; 3) après la rangée zéro, viennent des rangées d'in- formation comprenant d'abord un en-tête de rangée qui se compose des codes (RC LF) US NR 1 NR 2, o: RC, LF terminent la rangée précédente, US est un drapeau de rangée, N Rl, NR 2 constituent le numéro de rangée qui va de Ol à 24, viennent ensuite des octets de données dl, d 2 a Ces octets sont insérés entre l'en-tête de rangée courante et soit une fin de la rangée début d'une autre rangée soit une fin de page. Ces octets di, d 2 * dn représentent l'information constituant le service diffusé. La demande de brevet principal (FR-A-2 448 824) décrit des moyens pour ne verrouiller que l'information véhiculée dans les rangées visualisa- bles des pages ordinaires du magazine En d'autres ter- mes, le verrouillage n'affecte pas les codes de commande figurant dans les colonnes O et 1 du tableau des codes évoqué plus haut et notamment les codes ETX, FF, RS, RC, -LP et US Il n'affecte que les données dl, d 2 Par ailleurs, les moyens prévus dans la deman- de citée plus haut, respectent l'imparité des octets de données. Ces résultats sont atteints par l'utilisation d'un automate de verrouillage qui comprend un moyen pour former une suite d'octets chiffrants dont les éléments binaires, notés c 1 à c 8 sont engendrés de la manière suivante: c, c 2, C 3, c 4 et c 5 sont prélevés à la sortie d'un générateur de suite pseudo-aléatoire, réinitialisé au début de chaque rangée visualisable par une clé de service K et par les numéros de la page et de la rangée considérées, C 6 et c 7 sont à zéro, et C 8 est un élément de parité. Ainsi, la suite chiffrante obtenue est compo- sée d'octets pairs Ces octets sont notés C 1, C 2 Cn ou, de façon générique C Les octets clairs (c'est-à- dire avant verrouillage) constituant une rangée d'infor- mation forment une suite notée dl, d 2 dn ou de façon générique d Ces octets sont impairs Ils sont ver- rouillés par les octets chiffrants selon les règles sui- vantes: à chaque nouvel octet clair de la rangée visua- lisable, on prélève un octet de la suite chiffrante; si l'octet clair appartient aux colonnes O et 1 du tableau des codes (b 6 =b 7 = 0) cet octet est transmis tel quel, et l'octet chiffrant n'est pas utilisé, si l'octet clair n'appartient pas aux colonnes O ou 1, il est combiné avec l'octet chiffrant dans un circuit logique "OU-exclusif" pour constituer un octet ver- rouillé Dj=d o C,, o le signe e représente l'opération logique "OU-exclusif". Du fait de la parité des octets chiffrants, les octets diffusés sont impairs, tout comme les octets clairs En outre, l'opération "OU-exclusif" se traduit par la substitution, à l'octet clair, d'un octet ver- rouillé appartenant au même groupe de colonnes que l'oc- tet clair, à savoir: le groupe des colonnes 2 et 3 qui contient essentiel- lement les nombres et des signes de ponctuation, le groupe des colonnes 4 et 5 qui contient principale- ment des majuscules, et le groupe des colonnes 6 et 7 qui contient princi- palement des minuscules. Enfin, les octets appartenant aux colonnes O et 1 ne sont pas modifiés, en particulier les octets correspondant aux codes ETX, FF, RS, RC, LF et US qui sont transmis tels quels De plus, du fait de la nullité des 6 e et 7 e éléments binaires des octets chiffrants, il n'y a pas introduction de nouveaux octets appartenant à ces colonnes. A la réception, il reste à déverrouiller l'in- formation Pour ce faire, le récepteur comprend un géné- rateur d'octets déchiffrants qui délivre des octets for- més comme suit: les 5 éléments binaires de faible poids sont prélevés dans une suite quasi-aléatoire obtenue par un généra- teur réinitialisé à chaque en-tête de rangée par la clé de service K, par le numéro de page et par le numéro de rangée considérées, les 6 e et 7 e éléments binaires sont nuls, et le 8 e élément binaire est forcé à zéro. Les règles de déverrouillage sont analogues aux règles de verrouillage: à chaque nouvel octet reçu appartenant à une rangée verrouillée, un nouvel octet déchiffrant est engendré Deux cas peuvent se présen- ter: si l'octet reçu appartient aux colonnes O et 1, il est transmis tel quel aux circuits d'interprétation, si l'octet reçu n'appartient pas aux colonnes O et 1, (parce que ses 6 e et/ou 7 e éléments binaires ne sont pas nuls) il est combiné par un circuit OU-exclusif à l'octet déchiffrant avant la poursuite de l'interpré- tation. Ces points étant rappelés, la présente inven- tion peut être définie. Dans la demande citée plus haut, il était fait usage, pour engendrer la suite pseudo-aléatoire, de po- lynomes générateurs combinés par une logique non linéai- re Il était fait appel à un ensemble de bascules et de portes OU-exclusif Un tel générateur fournit bien des octets chiffrants ou déchiffrants adaptés au message à chiffrer ou à déchiffrer Mais il possède des performan- ces médiocres quand il est implanté en logiciel dans le microprocesseur du décodeur A titre indicatif, dans un décodeur de type ANTIOPE muni d'un microprocesseur cou- rant, il faut environ 6 secondes pour déchiffrer et in- terpréter une page contenant 1 kilo-octet. La présente invention a justement pour objet un générateur d'octets chiffrants ou déchiffrants qui remédie à cet inconvénient, en ce qu'il permet de rame- ner la durée précédente de 6 à 0,4 secondes pour une complexité tout à fait équivalente Le nombre d'instruc- tions à dérouler pour engendrer un octet chiffrant ou déchiffrant est donc bien moindre dans le cas de la pré- sente invention. Un autre avantage procuré par l'invention est un gain important sur la période de la suite pseudo- aléatoire engendrée Avec le générateur décrit dans la demande de brevet principal, la période de la suite était de: ( 217 _l) ( 2 î 9-l) ( 23 _l) soit environ 1,4 1017 octets. Avec le générateur objet de la présente inven- tion, la période de la suite est le plus petit commun multiple de ( 317-l), ( 1277-l), ( 315-l) soit environ 2,3 1030 oc- tets. Ces résultats sont obtenus, grâce à l'inven- tion, par l'utilisation de trois sous-ensembles compre- nant chacun un additionneur et des registres, ces trois sous-ensembles permettant de mettre en oeuvre 3 suites récurrentes Chaque suite dépend de variables qui sont des octets d'initialisation Un état du générateur est défini par une combinaison particulière de trois suites et chaque état détermine une variable de sortie, qui est l'octet chiffrant ou déchiffrant désiré. Les caractéristiques de l'invention apparal- tront mieux après la description qui suit, qui se réfère à des dessins annexés, sur lesquels: la figure 1 représente un système de vidéo- tex muni de moyens de contrôle d'accès et illustre la place occupée par le générateur de l'invention, la figure 2 représente le générateur de l'invention, la figure 3 est un diagramme des temps mon- trant quelques signaux intervenant dans le circuit de la figure précédente. Le système représenté sur la figure 1 com- prend: une source d'informations 5, un centre d'émission 2 comprenant: * un moyen 6 d'élaboration d'un magazine constitué de pages organisées en rangées de caractères, si ce moyen n'est pas déjà dans la source d'informa- tions 5, un circuit 10 de mémorisation du magazine sous forme de signaux numériques, une pluralité de jonctions 11 reliées au circuit , un multiplexeur 12 de diffusion servant à l'inser- tion des informations dans les lignes d'un signal de télévision, des postes récepteurs 4 comprenant: un circuit 14 de réception et de démodulation du- dit signal de télévision, * une voie 16 de traitement des signaux vidéo d'ima- ge, une voie 18 de traitement des signaux numériques contenant notamment un décodeur de signaux numéri- ques, et * un organe de visualisation 20. Le système représenté comprend en outre dans le centre d'émission 2: a) un générateur 22 délivrant un signal numérique-re- présentant une clé de service K, cette clé pouvant changer de manière aléatoire à des intervalles dé- terminés qui sont par exemple, de l'ordre de quel- ques minutes, b) un automate de verrouillage 24 comprenant: i) un circuit 28 à une entrée reliée au cir- cuit 10 de mémorisation du magazine d'o il reçoit -des octets clairs; ce circuit est apte à distinguer, parmi ces octets clairs, e e ceux dont les 7 et 6 éléments binaires sont nuls; ce circuit possède deux sorties 31 et 32, la première véhiculant ces octets à 7 e et 6 e éléments binaires nuls et qui est reliée au multiplexeur 12 de diffusion (à travers une jonction 11 '), et la seconde véhiculant les octets clairs d dont les 7 e v éléments binaires et/ou 6 e e ne sont pas nuls; ii) un circuit logique 34 de type OU-exclusif à deux entrées, l'une reliée à la deuxième sortie 32 du comparateur 28 d'o elle re- çoit les octets clairs d à 6 e et 7 élé- ments binaires non nuls; ce circuit logi- que possède une sortie qui véhicule des oc- tets chiffrés impairs D, les octets chif- frés étant dirigés ensuite (à travers la jonction il') vers le multiplexeur de dif- fusion 12; c) un générateur 26 d'octets chiffrants Cj, commandé par l'automate 24 d'o il reçoit des octets indi- quant les numéros de page et les numéros de ran- gées des données à transmettre et le signal cor- respondant à la clé de service K; ce générateur d'octets 26 délivre, pour chaque octet de donnée dj d'une rangée visualisable, un octet chiffrant C. , cet octet possédant un 8 élément binaire de parité et des 7 e et 6 e éléments binaires nuls, cet octet étant appliqué à la seconde entrée de la porte 34. Par ailleurs, dans chaque poste récepteur 4, on trouve: d) un circuit 36 délivrant un signal numérique repré- sentant la clé de service K en cours dans le poste d'émission, e) un automate de déverrouillage 38 comprenant: i) un circuit 42 à une entrée recevant les oc- tets chiffrés; ce circuit est apte à dis- tinguer, parmi ces octets chiffrés, ceux dont les 7 et 6 éléments binaires sont nuls; ce circuit possède deux sorties 43 et 44, la première véhiculant ces octets dont les 7 et 6 éléments binaires sont nuls,-cette première sortie étant reliée à l'organe de visualisation 20, la seconde véhiculant les octets chiffrés Dj dont les 7 e et/ou 6 e éléments binaires ne sont pas nuls, ii) un circuit logique 46 de type OU-exclusif à deux entrées, l'une reliée à la sortie 44 du circuit 42 d'o elle reçoit les octets chiffrés D, ce circuit logique ayant une sortie qui véhicule des octets déchiffrés d., qui-ensuite sont dirigés vers l'organe J de visualisation 20. f) un générateur 26 ' d'octets déchiffrants, commandé par l'automate de déverrouillage, d'o il reçoit les octets indiquant les numéros de page, les nu- méros de rangées des données transmises, et, le signal correspondant à la clé de service en cours R; ce générateur d'octets déchiffrants possède une sortie 41 qui délivre, pour chaque octet chif- fré reçu, un octet déchiffrant Cj possédant un élément binaire de poids fort qui est forcé à zéro et des 7 et 6 éléments binaires nuls, ces octets étant appliqués à la seconde entrée de la por- te 46. L'invention porte plus particulièrement sur les générateurs d'octets chiffrants 26 et déchiffrants 26 ' La structure d'un tel générateur est représentée sur la figure 2. Tel que représenté le circuit comprend 8 accès d'entrées, respectivement B 8 B 7 Bl poids fort en tête et trois sous-ensembles R, S et T. Le premier sous-ensemble R est constitué de 5 portes logiques de type OU-exclusif RP 5 R Pl à deux en- trées et une sortie, 7 registres RA, RB, RC, RD, RE, RF, RG et d'un additionneur modulo 31 R Ad Les registres et l'additionneur sont à 5 bits et ont des entrées-sorties parallèles L'additionneur possède deux groupes d'en- trées R Ad et R Ad 2. Les connexions entre ces différents éléments sont les suivantes: les portes RP 5, R Pl ont une en- trée reliée aux 5 accès de poids faibles B 5 Bl; le premier registre RD a ses entrées reliées aux sorties des 5 portes précédentes et ses sorties reliées, d'une part, aux entrées du registre RE et, d'autre part, aux entrées du groupe R Ad 2 de l'additionneur; les sorties du registre RE sont reliées aux entrées du registre RF, dont les sorties sont reliées aux entrées du registre RG; les sortiesdecereaistre après ecalagecirculaire d'unrang vers les poids forts, sont reliées aux entrées R Ad 1 de l'additionneur; ce dernier a ses sorties reliées aux entrées du registre RA dont les sorties sont reliées aux entrées du registre RB; les sorties de ce dernier sont reliées aux entrées du registre RC et les sorties de ce registre sont rebouclées sur les secondes entrées des portes RP 5 RP 1. Ce premier sous-ensemble R comporte encore un circuit logique R 10, de type OU-exclusif, à 5 bits; ce circuit possède un premier groupe d'entrées 12, qui sont reliées aux sorties du registre RE et un second groupe d'entrées 14, qui sont reliées aux sorties du registre RA; ce circuit comporte une sortie à 5 bits qui consti- tue la sortie 16 du premier sous-ensemble R. Le circuit représenté comprend un second sous- ensemble S constitué de 7 portes logiques de type OU- exclusif SP 7 S Pl à 2 entrées et une sortie, de 7 re- gistres SA, SB, SC, SD, SE, SF, SG et d'un additionneur S Ad modulo 127 Les registres et l'additionneur sont à 7 bits et possèdent des entrées-sorties parallèles L'ad- ditionneur possède deux groupes d'entrées S Ad 1 et S Ad 2. Les connexions entre tous ces éléments sont les suivantes: les quatre portes SP 7, SP 6, SP 5, SP 4 ont une entrée reliée aux 4 accès de poids faible B 4, B 3, B 2, Bl et les trois autres portes SP 3, SP 2, S Pl ont une entrée reliée aux accès de poids fort B 7, B 6, B 5 Le premier registre SF a ses entrées reliées aux sorties de portes précédentes et ses entrées de poids fort aux ac- cès B 1, B 2, B 3, B 4; les sorties du registre SF sont reliées, d'une part, aux entrées de registre SG et, d'autre part, aux entrées S Ad 2 de l'additionneur; le registre SG a ses sorties reliées, après décalage circulaire d'un rang vers les poids forts, aux entrées S Ad 1 de l'addi- tionneur; les sorties de l'additionneur sont reliées aux entrées du registre SB lequel est relié ensuite aux registres SC, SD et SF en série; les sorties du regis- tre SE sont rebouclées sur les secondes entrées des por- tes SP 7 SP 1 Ce second sous-ensemble S possède une sortie 20 à 5 bits qui sont les 5 bits de poids faible du registre SA. Le circuit comprend encore un troisième sous- ensemble T constitué de 5 portes logiques de type OU- exclusif TP 5 T Pl à deux entrées et une sortie, de 5 registres TA, TB, TC, TD, TE et d'un additionneur T Ad modulo 31 Les registres et l'additionneur sont à 5 bits et possèdent des entrées-sorties parallèles L'addi- tionneur possède deux groupes d'entrées T Ad 1 et T Ad 2. Les connexions entre ces éléments sont les suivantes: les portes TP 5 à T Pl ont une entrée reliée aux 5 accès de poids forts B 8, B 7, B 6, B 5, B 4; les entrées du premier registre TC sont reliées aux sorties des portes précédentes; les sorties de ce même registre sont reliées, d'une part, aux entrées du registre TD et, d'autre part, aux entrées T Ad 2 de l'additionneur; les sorties du registre TD sont reliées aux entrées du re- gistre TE; les sorties de ce registre sont reliées aux entrées de l'additionneur T Ad 2; les sorties de ce der- nier sont reliées aux entrées du registre TA; les sor- ties de ce registre sont reliées aux entrées du registre TB dont les sorties sont rebouclées sur les secondes entrées des portes TP 5 TP 1. Ce troisième sous-ensemble T comporte égale- ment un circuit logique de type OU-exclusif T 10, à 5 bits, comprenant un premier groupe d'entrées 22 reliées aux sorties du registre TD et un deuxième groupe d'en- trées 24 reliées aux sorties du registre TA; ce circuit logique possède une sortie à 5 bits qui constitue la sortie 26 du troisième sous-ensemble T. Le circuit représenté comporte encore un pre- mier circuit logique 30 de type ET à 5 bits, possédant deux entrées 31, 32 et une sortie 33 L'une des entrées 31 est reliée à la sortie 16 du premier sous-ensemble R et l'autre 32, de type inversé, est reliée à la sortie du second sous-ensemble S. Le circuit comprend encore un second circuit logique 40 de type ET à 5 bits, possédant deux entrées 41 et 42 et une sortie 43 L'une des entrées 41 est reliée à la sortie 26 du troisième sous-ensemble T et l'autre, 42, à la sortie 20 du second sous- ensemble S. Le circuit comprend encore un circuit logique de type OU à 5 bits possédant deux entrées 51 et 52 et une sortie 53 L'une des entrées 51 est reliée à la sortie 33 du premier circuit logique OU-exclusif (R 10) et l'autre 52, à la sortie 43 du second circuit logique OU-exclusif (T 10). Le circuit comprend encore un additionneur 60 modulo 2 à une entrée 61 à 5 bits reliée à la sortie 53 du circuit logique 50 et une sortie 62 à 1 bit. Finalement, le circuit possède 8 accès de sor- tie, respectivement c 8, c 7 cl, poids fort en tête; l'accès c 8 est relié à la sortie 62 de l'additionneur ; les accès c 6 et c 7 sont en permanence maintenus à un état logique O; les 5 accès C 5, c 4 ci sont reliés à la sortie 53 à 5 bits du circuit logique 50. Le circuit se complète par une horloge 70, qui commande un circuit 72 apte à émettre sur une connexion 81 un ordre de lecture pour les registres, sur une con- nexion 83 un ordre de remise à zéro et sur une connexion 19828 un ordre d'écriture Ces trois connexions sont diri- gées sur chacun des registres, ce qui est symbolisé, sur la figure 2, par une unique flèche horizontale au droit de chaque registre. Le fonctionnement de ce circuit est le sui- vant: Sur les accès B 8, B 7 Bl sont appliqués des octets d'initialisation, dont on verra la structure plus loin Ces octets permettent la mise dans un état initial du générateur Les branchements particuliers des pre- miers registres RD, SF et TC à certains des accès B 8 B 1 (à travers les portes logiques) définissent trois nombres d'initialisation, respectivement RI, SI et TI, utilisés par les trois sous-ensembles R, S et T Si l'on désigne par bi le bit appliqué sur l'entrée Bi, on a respectivement: RI = b 5 b 4 b 3 b 2 b 1 soit 0 RI 31 SI = b 4 b 3 b 2 b 1 b 8 b 7 b 6 soit 04 SI 1 127 TI = b 8 b 7 b 6 b 5 b 4 soit O TI 431 L'état du générateur est caractérisé à chaque instant, par la combinaison des états des trois sous- ensembles R, S et T Chaque état d'un sous-ensemble dé- pend des états antérieurs dudit sous-ensemble Compte tenu des connexions indiquées plus haut, on a: ri+ = ri-3 + 2 ri_ 6 modulo 31 si+l = si-5 + 2 si-6 modulo 127 ti+ 1 = ti-2 + ti_ 4 modulo 31 si r, S et t désignent un état des sous-ensembles R, S et T et si l'indice présente un rang qui est fonction d'un entier i Par exemple le 8 état de R, soit r 8 est égal à r 4 + 2 r 2 L'état global du générateur est défini, à tout instant n, par un ensemble xn de mots qui sont les con- tenus des registres Ce qui peut se noter: r RA; RB; RC, RD; RE; RF; RG Xn SA; SB; SC; SD; SE; SF; SG) TA; TB; TC; TD; TE o RA, RB désignent le contenu des registres de même notation. Cet état comprend 109 éléments binaires répar- tis en: 7 mots de 5 bits pour la suite r, (registres RA à RG) 7 mots de 7 bits pour la suite s, (registres SA à SG) mots de 5 bits pour la suite t, (registres TA à TE). A l'instant n+l, le nouvel état xn+ 1 du géné- rateur est: RD+ 2 RG mod 31 *; RA; RB; RCORI; RD; RE; RF n X SF+ 2 SG mod 127 *; SA; SB; SC; SD; SEOSI; SF TC+TE mod 31; TA; TBOTI; TC; TD L'opération O représente le "OU-exclusif", addition bit à bit modulo 2 Les notations mod 31 * et mod 127 * signifient qu'à l'issue de l'addition on re- tranche 31 ou 127 tant que le résultat est strictement supérieur à 31 ou 127. Les octets d'initialisation n'apparaissent sur les entrées B 8 à Bl que pendant la phase d'initiali- sation Ensuite, ces entrées sont maintenues à zéro tant que le générateur délivre des octets chiffrants ou dé- chiffrants. La définition de l'octet de sortie s'effectue à partir de l'état xn par l'ensemble des circuits Ro 10, T 10, 30, 40, 50 De façon plus précise, chacun des 5 bits de poids faible de SA, suivant sa valeur à O ou à 1, commande le choix entre le bit correspondant de RA@RE ou le bit correspondant de TAETD. Si les bits de RA@RE, SA et TAGTD s'écrivent respectivement, du poids fort au poids faible: r 5 r 4 r 3 r 2 rl; S 7 S 6 S 5 S 4 S 3 S 2 sl; t 5 t 4 t 3 t 2 t 1 alors l'octet chiffrant s'écrit bit à bit: C 1 rl Sl+sl t 1 modulo 2 C 5 = r 5 S 5 +s 5 t 5 modulo 2 C 6 C 7 = O C 8 = C+ +C 5 modulo 2 On remarquera que, pour les octets déchif- frants, quand le bit d'imparité a déjà été remplacé par une indication de bonne parité, les trois bits de poids fort sont à zéro. Comme indiqué dans la demande de brevet prin- * cipal, l'initialisation du générateur d'octets chif- frants ou déchiffrants peut s'effectuer à l'aide de la clé de service K (qui est constituée de 64 éléments binaires, soit 8 octets notés k 1 à k 8), du numéro de rangée (qui varie de 1 à 24 et qui est codé sur deux octets notés NR 1 et NR 2), et du numéro de page (qui varie de 001 à 999 et qui est codé sur trois octets notés NP 1, NP 2 et NP 3). Cette initialisation du générateur est pratiquée au dé- but de chaque rangée d'information, à l'aide de 8 octets particuliers, obtenus à partir des 8 octets qui définis- sent la clé du service et des cinq octets définissant le numéro de page et le numéro de rangée. Les deux octets NR 1 et NR 2 codant un numéro de rangée s'écrivent respectivement x 8 x 7 x 6 x 5 x 4 x 3 x 2 xl et y 8 y 7 y 6 y 5 y 4 y 3 y 2 yl du poids fort au poids faible. On utilise, pour constituer les octets d'initialisation, des octets H (y 4 y 3 y 2 yl), H (y 8 y 7 y 6 y 5), H(X 4 x 3 x 2 xl) et H(x 8 x 7 x 6 x 5) obtenus par codage de Hamming de la manière connue suivante: si l'on désigne les différents bits d'un tel octet H par g 8 g 7 gl, on a: g 7 = g 8 * g 6 $ g 4 g 5 = g 6 À g 4 À g 2 g 3 = g 4 O g 2 O g 8 gl = g 2 O g 8 À g 6 2 '519828 La correspondance est représentée dans le ta- bleau I suivant o la première colonne donne la valeur du nombre en notation hexadécimale et les 8 colonnes suivantes les valeurs des différents bits. Les colonnes g 8, g 6, g 4, g 2 correspondent aux bits d'information et les colonnes g 7, g 5, g 3, gl aux bits de redondance. TABLEAU I ( 32), de type inversé, étant reliée à la sortie ( 2 f_ jal i rnij In I,, -Pn S f bl P S: i j j 1 M 6 M M naison possible est définie par: IA = k 1 $ H(y 4 y 3 y 2 yl) IB = k 2 * H(y 8 y 7 y 6 y 5) IC = k 3 * H(x 4 x 3 x 2 xl) ID = k 4 O H(x 8 x 7 x 6 x 5) IE = k 5 À NR 3 IF = k 6 * NR 2 IG = k 7 $ NR 1 IH = k 8 Un exemple fera mieux comprendre le processus d'élaboration de ces octets d'initialisation. La clé de service K est définie par les 8 oc- tets suivants (notés en hexadécimal, c'est-à-dire selon le code de la colonne 1 du tableau I évoqué plus haut): k 1 = 17; k 2 = BE; k 3 = 62; k 4 = A 9; k 5 = 65; k 6 = 3 C; k 7 = 84; k 8 = DO On suppose que la rangée à coder est définie par US=l F; NR 1 = 45; NR 2 =C 1 et que cette rangée appar- tient à une page définie par: SOH = O 1; RS= 9 E; NP 1 = 15; NP 2 = 64; NP 3 = 73 Selon la notation des octets rappelée au dé- but, le code 1/5 signifie 0001/0101 soit 0, compte tenu du codage de Hamming rappelé dans le tableau ci-dessus; 6/4 correspond de même à 4 et 7/3 à 5 La page en ques- tion définie par NP 1 = 15, NP 2 = 64 et NP 3 = 73 est donc la page 045. Les 4 octets définissant la rangée NR 1, NR 2 à prendre en compte sont alors respectivement H(NR 2 f), H(NR 2 F), H(N Rlf), H(NR 1 F) si NR 2 f et NR 2 F désignent res- pectivement les 4 bits de poids faible et fort de NR 2 et N Rlf N Rl F les 4 bits de poids faible et fort de NR 1 Dans le cas envisagé, les 4 octets H( 1), H(C), H( 5), H( 4) sont respectivement, d'après le tableau des codes de Hamming: ( 02), (A 1), ( 73) et ( 64). Les 8 octets d'initialisation du générateur sont donc: 1 = k 1 e H(NR 2 f) = k 1 O H(l) = '17 ' * '02 ' = '15 ' 12 = k 2 $ H(NR 2 F = k 2 * H(C) ='BE' $ 'Ai' = 'i F' 13 = k 3 À H(N Rlf) = k 3 O H( 5) = '62 ' O '73 ' = '11 ' 14 k 4 H(NR 1 F) = k 4 O H( 4) = 'A 9 ' $ '64 ' = 'CD' 15 = k 5 e C 3 = k 5 e H( 5) = '65 ' e '73 ' = '16 ' 16 = k 6 À C 2 = k 6 H( 4) = '3 C' e '64 ' = '58 ' 17 = k 7 $ Cl k 7 7 O H( 0) = '84 ' e '15 ' = 91 ' 18 = k 8 = k 8 = 'DO' = 'DO' Ces huit octets d'initialisation permettent de constituer huit triplets RI, SI et TI par le choix de certains des bits qui les composent, ce choix étant dic- té par les connexions particulières des entrées des 3 sous-ensembles R, S, T aux accès; ces triplets sont utilisés pour l'initialisation des 3 sousensembles R, S et T Le tableau suivant donne les valeurs des mots RI, SI et TI en binaire et en décimal On rappelle que si l'octet I s'écrit b 8 b 7 b 6 b 5 b 4 b 3 b 2 bl, alors RI s'écrit b 5 b 4 b 3 b 2 bl, SI s'écrit b 4 b 3 b 2 blb 8 b 7 b 6 et TI s'écrit b 8 b 7 b 6 b 5 b 4. TABLEAU II I RI SI TI i 1 '15 '= 0001 0101 10101 = 21 0101 000 = 40 00010 = 2 12 '1 F'= 0001 1111 11111 = 31 1111 000 = 120 00011 = 3 13 11 '= 0001 000110001 = 17 0001 000 = 8 00010 = 2 14 'CD'= 1100 1101 01101 = 13 1101 110 = 110 11001 = 25 '16 '= 0001 0110 10110 = 22 0110 000 = 48 00010 = 2 16 '58 '= 0101 1000 11000 = 24 1000 010 = 66 01011 = 11 I 7 '91 '= 1001 0001 10001 = 17 0001 100 = 12 10010 = 18 I 'DO'= 1101 0000 10000 = 16 0000 110 = 6 11010 = 26 Au début de la rangée considérée, le généra- teur prend en compte successivement les octets d'initia- lisation Cela signifie que chaque sous-ensemble prend en compte successivement les 8 mots d'initialisation RI, SI ou TI qui le concernent Les premiers registres rece- vant ces mots d'initialisation sont les registres RD, SF et TC Ces mots se décalent ensuite vers les registres RE, SG et TC alors que les premiers registres RD, SF et TC reçoivent les seconds mots d'initialisation Le ta- bleau III donne l'évolution des contenus des différents registres, pas à pas, en fonction de l'évolution des mots d'initialisation apparaissant à l'entrée des portes OU-exclusif qui ouvrent chaque sous-ensemble. TABLEAU III A l'issue de la prise en compte du huitième octet d'initialisation, le générateur est prêt à déli- vrer le premier octet chiffrant Le contenu des registres est: RA= 26 RE= O RASRE= 26 =l 1 O 1 O SA= 41 on a SA= 41 = 01 O 1 O O 1 TA= 13 TD= 12 TA$TD= 01 = O O O O 1 RI 21 31 17 13 22 24 17 16 - RG O O O O 21 31 17 13 3 RF 0 0 0 21 31 17 13 3 7 RE O O 21 31 17 13 3 7 O RD O 21 31 17 13 3 7 O 8 RC 0 O 0 0 21 31 17 24 3 RB O O O 21 31 17 24 3 10 RA O O 21 31 17 24 3 10 26 SI 40 120 8 110 48 66 12 6 - SQ O O 40 120 8 110 48 66 36 SF 0 40 120 8 110 48 66 36 79 SE 0 0 0 O O 0 40 73 121 SD 0 O 0 0 0 40 73 121 126 SC 0 0 0 O 40 73 121 126 14 SB O O O 40 73 121 126 14 35 SA O O 40 73 121 126 14 35 41 TI 2 3 2 25 2 11 18 26 - TE O O O 2, 3 2 27 1 15 TD O O 2 3 2 27 1 15 12 TC O 2 3 2 27 1 15 12 25 TB O O O 2 3 -4 30 3 11 TA O O 2 3 4 30 3 11 13 Les 5 bits obtenus en sortie de la porte 50 sont: 1 O O 1 1 Et le premier octet chiffrant est donc '93 ' en hexadécimal. Les états suivants sont obtenus par les récur- rences indiquées plus haut: ri+l=ri-_ 3 + 2 ri-6 mod 31 * Si+l=Si_ 5 + 2 si_ 5 mod 127 * ti+l=ti_ 2 +ti_ 4 mod 31 Les cinq bits de base de l'octet chiffrant sont obtenus par: (ri+l Ori-2) -si+si (ti+leti-l) l'opération O étant le "OU-exclusif", addition bit à bit modulo 2, l'opération " " étant le "ET-logique" multi- plication bit à bit modulo 2. Les treize premiers octets chiffrants sont: 93 ', '96 ', 9 A ' 82 ', 'ID', '12 ', '17 ', 'l D', '8 B', 871 X '1 D', '18 ',,95 ' De façon générale, en désignant par d 1, d 2, d 3 les octets clairs d'une rangée, par C 1, C 2, C 3 les octets chiffrants délivrés par le générateur et par D 1, D 2, D 3 les octets chiffrés, on a la suite des codes suivants: Octets clairs: US NR NR d d d d d 5 6 7 1 R 2 d 1 d 23 d 45 d 6 d 7 Octets chiffrants: C 1 C 2 C 3 C 4 C 5 C 6 C 7 Octets chiffrés:US NR, N Ro D 1 Dl Dl DA Dr Dg D 7 di, si d appartient aux colonnes O ou 1, avec Di= di Ci si di appartient aux colonnes 2 à 7. Ainsi, avec l'exemple précédent d'une rangée commençant par: '1 F', '45 ', 'Cl' et se poursuivant par: ', '20 ' '20 ' '9 B' '4 F', '57 ', '45 ', 'Cil', '54 ', C 8 ', '45 ', '52 '1 '20 ', la rangée chiffrée correspondante est: 'i F', '45 ', 'Ci', 'B 3 ', 'B 6 ', 'BA', '9 B', '52 ', '45 ', 52 ', 'DC', 'DF', '4 F', '58 ', '4 A', 'B 5 '. La figure 3 est un diagramme des temps mon- trant l'évolution de différents signaux intervenant dans le circuit de la figure 2 La ligne 80 représente les signaux en clair (US suivi de NR 1 et NR 2 suivis des données proprement dites dl, d 2,) ; la ligne 81 re- présente le complément du signal de lecture des regis- tres délivré par la sortie 81 du circuit 72; la ligne 82 représente la suite chiffrante C 1, C 2, C 3,, la ligne 83 représente l'impulsion de remise à zéro du gé- nérateur délivrée par le circuit 72; la ligne 84 repré- sente les instants d'initialisation I 1 à 18; la ligne représente le complément du signal d'écriture dans les registres des bits d'initialisation; la ligne 86 donne les impulsions d'horloge émise par 70. REVENDICATION Système de vidéotex selon la revendication 1 du brevet principal, caractérisé en ce que le générateur d'octets chiffrants ou déchiffrants comprend: a) 8 accès d'entrée, respectivement B, B 7, B, poids fort en tête, b) un premier sous-ensemble R, constitué de 5 portes logiques OUexclusif (RP 5 à RP) à 2 entrées et pi une sortie, de 7 registres (RA, RB, RC, RD, RE, RF, RG) et d'un additionneur (R Ad) modulo 31, tous ces registres et additionneur étant à 5 bits et ayant des entrées-sorties parallèles, l'addition- neur ayant 2 groupes d'entrées (R Ad 1, R Ad 2) les connexions entre ces registres et l'additionneur étant les suivantes: les portes OU-exclusif ont une entrée reliée aux 5 accès Bl à B 5 de poids faible, le premier registre RD a ses entrées reliées aux sorties des portes et ses sorties reliées, d'une part, aux entrées du registre RE et, d'autre part, aux entrées d'un groupe (R Ad 2) de l'additionneur, les sorties du registre RE sont reliées aux entrées du registre RF, dont les sorties sont reliées aux entrées du registre RG, les sorties de ce registre après dé- calage circulaire d'un rang vers les poids forts sont reliées aux entrées de l'autre groupe de l'additionneur (R Adl), ce dernier a ses sorties reliées aux en- trées du registre RA dont les sorties sont reliées aux entrées du registre RB, les sorties de ce der- nier sont reliées aux entrées du registre RC, et les sorties de ce registre sont rebouclées sur les autres entrées des portes OU-exclusif; ce premier sous-ensemble R comportant encore un circuit logi- que (Ri 0) de type OU-exclusif à 5 bits possédant un premier groupe d'entrée ( 12) qui sont reliées aux sorties du registre RE et un second groupe d'entrées ( 14), qui sont reliées aux sorties du registre RA, ce circuit comportant une sortie à 5 bits qui constitue la sortie ( 16) du premier sous- ensemble; c) un second sous-ensemble S constitué de 7 portes OU-exclusif (SP 7, SP 1) à 2 entrées et une sor- tie, de 7 registres (SA-, SB, SC, SD, SE, SF, SG) et d'un additionneur (S Ad) modulo 127, tous ces registres et additionneur étant à 7 bits et ayant des entrées-sorties parallèles, l'additionneur possédant deux groupes d'entrées (S Ad 1, S Ad 2), les connexions entre ces registres et cet additionneur étant les suivantes: les portes OU-exclusif 57 à 54 ont une entrée re- liée aux accès B 4, B 3, B 2, B 1, et les portes 53 à 51 aux accès B 8, B 7, B 6; le premier registre SF a ses entrées reliées aux sorties des portes précé- dentes; les sorties du registre SF sont reliées d'une part aux entrées du registre SG et, d'autre part, aux entrées (S Ad 2) d'un des groupes de l'ad- ditionneur; le registre SG a ses sorties reliées, après décalage circulaire d'un rarg vers les poids forts, aux entrées de l'autre groupe (S Ad 1) de l'addition- neur; les sorties de l'additionneur sont reliées aux entrées du registre SB relié ensuite aux re- gistres SC, SD et SF en série, les sorties du re- gistre SE étant rebouclées sur les autres entrées des portes SP 7 à S Pl; ce second sous-ensemble S ayant une sortie ( 20) à 5 bits, qui sont les 5 bits de poids faible du registre SA; d) -un troisième sous-ensemble T constitué de 5 portes OU-exclusif (TP 5, TP 1) à 2 entrées et une sor- tie, de 5 registres (TA, TB, TC, TD, TE) et d'un additionneur modulo 31 (T Ad), tous ces registres et additionneur étant à 5 bits et ayant des en- trées-sorties parallèles, l'additionneur ayant deux groupes d'entrées (T Adl, T Ad 2), les con- nexions entre ces registres et l'additionneur étant les suivantes: les portes OU-exclusif ont une entrée reliée aux accès B 8, B 7, B 6, B 5, B 4; les entrées du premier registre TC sont reliées aux sorties des portes précédentes et les sorties sont reliées d'une part aux entrées du registre TD et d'autre part aux entrées (T Ad 2) d'un des groupes de l'additionneur, les sorties du registre TD sont reliées aux en- trées du registre TE, les sorties de ce registre sont reliées aux entrées (T Ad 1) de l'autre groupe de l'additionneur; les sorties de ce dernier sont reliées aux entrées du registre TA; les sorties de ce registre sont reliées aux entrées du regis- tre TB dont les sorties sont rebouclées sur les autres entrées des portes T 5, T 1; ce troisième sous-ensemble T comportant également un circuit logique (T 10) de type OU-exclusif à 5 bits, com- prenant un premier groupe d'entrée ( 22) reliées aux sorties du registre TD et un deuxième groupe d'entrées ( 24) reliées aux sorties du registre TA, ce circuit logique ayant une sortie à 5 bits qui constitue la sortie ( 26) du troisième sous-ensem- ble T, TABLEAU I Notation gxadécimale8 g 7 g 6 g 5 g 4 g 3 g 2 gl hexadécimale o o o O o 1 o 1 O 1 ( 32), de type inversé, étant reliée à la sortie ( 20) du second sous-ensemble S; f) un second circuit logique ( 40) de type ET à'5 bits possédant deux entrées ( 41, 42) et une sortie ( 43), une des entrées ( 41) étant reliée à la sor- tie ( 26) du troisième sous-ensemble T et l'autre à la sortie ( 20) du second sous-ensemble S; g) un circuit logique ( 50) de type OU à 5 bits, pos- sédant deux entrées ( 51, 52) et une sortie ( 53), l'une des entrées ( 51) étant reliée à la sortie ( 33) du premier circuit logique OU-exclusif (R 10) et l'autre ( 52) à la sortie du second circuit lo- giqué OU-exclusif (T 10); h) un additionneur ( 60) modulo 2 à une entrée ( 61) à bits reliée à la sortie ( 53) du circuit logique OU ( 50) et une sortie ( 62) à 1 bit; i) 8 accès de sortie, respectivement c 8, c 7 c 1 poids fort en tête, l'accès c 8 étant relié à la sortie ( 62) de l'additionneur ( 60), les accès c 6 et C 7 étant en permanence maintenus à un état lo- gique 0, les accès c 5, c 4 c 1 étant reliés à la sortie ( 53) à 5 bits du circuit logique OU ( 50).