Brevet FR2522903A1 — publié le 19830909

* 1 la présente invention concerne un circui et un pro- cédé destinés à produire des signaux d'horloge synchrones ayant des rapports de fréquence programmables respectifs par rapport à une fréquence de signal d'horloge pilote. On connait des systèmes produisant deux signaux d'horloge synchrones ou plus, ayant des fréquences différen- tes, qui utilisent un générateur de signal d'horloge pilote et des diviseurs de fréquence respectifs, chacun d'eux procurant un rapport de division de fréquence désiré par rapport à la fréquence du signal d'horloge pilote Un signal de synchroni- sation qui est nécessaire pour synchroniser les divers divi- seurs de fréquence est habituellement obtenu à partir d'une source externe Des signaux d'horloge synchrones sont utiles, par exemple, dans divers systèmes de transmission de signaux numériques, dans des systèmes de traitement de données numéri- ques, comme ceux qui utilisent au moins deux convertisseurs de données série-parallèle ou parallèle-série synchronisés, et dans des applications similaires Les systèmes connus apparte- nant à l'art antérieur ont un inconvénient qui consiste en ce que lorsqu'on change le rapport de fréquence d'un ou plusieurs signaux d'horloge, il est nécessaire de changer de façon cor- respondante la fréquence du signal de synchronisation, et donc de remplacer les diviseurs de fréquence respectifs et d'autres composants de circuit, pour adapter le circuit au rapport de fréquence changé. Un but de l'invention est donc de procurer un procé- dé et un circuit de génération de signauxd'lhorloge synchrones, produisant au moins deux signaux d'horloge synchrones ayant des rapports de fréquence programmables respectifs par rapport à une fréquence de signal d'horloge pilote, ce circuit ne né- cessi 1 ant pas l'utilisation d'un signal de synchronisation externe. L'invention a également pour but de procurer un pro- cédé et un circuit de génération de signauxd'horloge synchrones dans lesquels on puisse changer aisément les rapports de fré- quence respectifs des signaux de sortie, sans qu'il soit né- cessaire de remplacer ou de modifier des composants du circuit. L'invention a également pour but de procurer un cir- -2522903 cuit du type indiqué ci-dessus, qui génère lui-même un signal de synchronisation ayant un rapport de fréquence programmable par rapport à tous les signaux de sortie que fournit le cir- cuit - L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de r 6 alisation et en se référant aux dessins annexés sur lesquels: La figure 1 est un schéma simplifié du mode de réa- lisation préféré de l'invention. La figure 2 est un schéma détaillé du mode de réa- lisation préféré de l'invention. La figure 3 est un diagramme séquentiel montrant des signaux respectifs qui apparaissent à divers emplacements du circuit du mode de réalisation préféré de l'invention. On va maintenant décrire le mode de réalisation pré- féré de l'invention en considérant le schéma simplifié de la figure 1 et le diagramme séquentiel associé de la figure 3 On présentera ensuite une description plus détaillée en relation avec la figure 2. A titre d'exemple, la figure 1 représente un circuit destiné à générer des signaux d'horloge numériques synchrones en utilisant une source de fréquence stable 1 pour générer un signal d'horloge pilote, tel que celui représenté en A sur la figure 3, ayant par exemple une fréquence de 1 M Hz La source de fréquence 1 est de préférence réalisée au moyen-d'un os- cillateur à quartz approprié, comme par exemple l'oscillateur portant la référence 00-231, fabriqué par la firme Vectron Laboratories. Le signal d'horloge pilote A est appliqué par la ligne 2 à un multiplicateur de fréquence 11 dont le facteur de multiplication est de préférence choisi de façon à effec- tuer une multiplication par 2 Le signal de sortie à fréquen- ce multipliée, B, provenant du multiplicateur 14, est appliqué par la ligne 4, en tant que signal d'horloge, à un premier diviseur de fréquence à prépositionnement 5, qui est de pré- férence réalisé au moyen d'un compteur fonctionnant en mode libre et ayant un rapport de division qui est prépositionné par des interrupteurs programmables 6, de façon à diviser par exemple par 2 Le diviseur de fréquence 5 est restauré par l'intermédiaire d'un inverseur 7 qui est connecté entre sa sortie correspondant au compte final et son entrée de chargement La fréquence du signal de sortie C provenant du diviseur de fréquence 5, présente sur la ligne 8, est à nou- veau divisée par 2 dans un diviseur de fréquence suivant 9, qui reçoit en tant que signal d'horloge le signal B, mention- né précédemment, présent sur la ligne 4 Le rapport de divi- sion précité du diviseur 9 est sélectionné de façon à compen- ser le facteur de multiplication du multiplicateur 11 Ainsi, le signal d'horloge résultant D qu'on obtient sur la ligne 10 présente par rapport au signal A un rapport de fréquence qui est déterminé par le rapport prépositionné pour le diviseur 5, tandis que le signal de sortie D qu'on obtient est synchrone par rapport au signal A Comme le montre le diagramme séquen- tiel de la figure 3, le signal de sortie D sur la ligne 10 est symétrique. En considérant toujours le circuit de la figure 1 et le diagramme séquentiel de la figure 3, on note que le si- gnal B décrit précédemment, présent sur la ligne 4, est éga- lement appliqué en tant que signal d'horloge à un second di- viseur de fréquence à prépositionnement, 19, qui est de pré- férence réalisé au moyen d'un compteur fonctionnant en mode libre, dont le rapport de division est prépositionné par des interrupteurs programmables 20, de façon qu'il divise par exemple par cinq Le signal de sortie E sur la ligne 25, pro- venant du diviseur 19, est dissymétrique et il est appliqué à un diviseur de fréquence supplémentaire 26 dans lequel sa fréquence est divisée par deux Le diviseur 26 reçoit en tant que signal d'horloge le signal B présent sur la ligne 4, et le signal de sortie résultant F du diviseur 26, sur la ligne 27, est symétrique et synchrone par rapport au signal A Le rapport de division du diviseur de fréquence 26 est choisi de façon à compenser le facteur de multiplication du multiplica- teur de fréquence 11, pour obtenir sur la ligne 27 une signal d'horloge résultant F dont le rapport de fréquence par rapport à la fréquence du signal d'horloge pilote A est déterminé par le rapport de division du second diviseur à prépositionnement 19, prépositionné par les interrupteurs 20. On notera que dans des applications dans lesquelles il n'est pas nécessaire que les signaux de sortie D et F soient symétriques, on peut éliminer du circuit le multipli- cateur 11 et les diviseurs respectifs 9 et 26. Le second diviseur de fréquence à prépositionnement 19 est restauré périodiquement par une porte NON-OU 21 dont une entrée est connectée à la sortie de compte final 25 du diviseur 19, tandis que son autre entrée est connectée à une ligne de sortie 18 qui provient d'un circuit de détection de front avant et de conditionnement d'impulsion, 17, qu'on dé- crira ultérieurement de façon plus détaillée La scrtie de la porte NON-OU 21 est connectée à l'entrée de chargement du di- viseur 19 Les commutateurs programmables 20, les diviseurs respectifs 19, 26 et la porte NON-OU 21 forment ensemble une partie de circuit diviseur de fréquence à prépositionnement qui est encadrée par la ligne en pointillés 13 sur la figure 1 Le circuit 17 reçoit sur la ligne 14 un signal de sortie G qui provient d'un troisième diviseur de fréquence à préposi- tionnement 28, comme il est décrit ci-après. Le troisième diviseur de fréquence à prépositionne- ment 28 est prépositionné par des interrupteurs programmables 29 de façon à avoir un rapport de division désiré, qui est choisi égal à cinq dans le mode de réalisation préféré On choisit ce dernier rapport de division de façon qu'un signal de sortie résultant G sur la ligne 14 ait un rapport de divi- sion de fréquence entier par rapport aux fréquences des deux signaux de sortie D et F Par conséquent, la fréquence du si- gnal de sortie G sur la ligne 14 correspond à un rythme de coïncidence entre les fronts avant des signaux D et F Le di- viseur 28 est de préférence réalisé au moyen d'un compteur fonctionnant en mode libre qui reçoit en tant que signal d'horloge le signal D précité, présent sur la ligne 10 Le diviseur de fréquence 28 est restauré par un inverseur 30 branché entre sa sortie de compte final et son entrée de char- gement Le signal de sortie résultant G sur la ligne 14 est ainsi synchronisé avec le signal D sur la ligne 10 et donc également avec le signal d'horloge pilote A. f Le circuit de détection de front avant et de condi- tionnement d'impulsion 17 reçoit le signal B décrit précédem- ment, présent sur la ligne 4, et le signal G sur la ligne 14, et il élabore à partir de ces signaux respectifs un signal de sortie de synchronisation G", sur la ligne 18 Comme le mon- tre la figure 3 et comme il ressortira d'unedescription plus détaillée du circuit 17, faite en relation avec la figure 2, le rapport de fréquence du signal G" par rapport à la fréquen- ce du signal D est déterminé par le rapport de division prépo- sitionné pour le troisième diviseur de fréquence à préposi- tionnement 28 Le signal de sortie G" sur la ligne 18 a une largeur d'impulsion plus courte qu'un demi-cycle du signal d'horloge pilote A et il est synchrone par rapport au signal D et également par rapport au signal d'horloge pilote A On utilise le signal G" à la fois pour prépositionner périodique- ment le second diviseur de fréquence à prépositionnement 19, et pour prépositionner périodiquement le diviseur 26, pour faire en sorte que les signaux de sortie respectifs E sur la ligne 25 et F sur la ligne 27 soient synchrones par rapport au signal G et donc également par rapport aux signaux D et A. La description qui précède montre que les diviseurs de fréquence à prépositionnement respectifs 5, 19 et 28 sont constitués respectivement par des compteurs fonctionnant en mode libre, et chaque compteur est prépositionné par des in- terrupteurs programmables respectifs 6, 20 ou 29, pour obte- nir un rapport de division désiré, et il est restauré pério- diquement par son propre compte final En outre, pour assurer la synchronisation entre les signaux de sortie respectifs D et F le compteur 19 est également prépositionné par le signal de sortie G" provenant du circuit 17, et grâce à ce dernier signal, les données représentant le compte prépositionné par les interrupteurs 20 peuvent être introduites dans le compteur 19 en synchronisme avec le front avant du signal G", ce qui synchronise le signal E par rapport à celui-ci Le compteur 19 est donc synchronisé par le signal G" qui est élaboré par le circuit 17 à partir du signal de sortie G du compteur 28, et par le signal B, tandis que le circuit 17 utilise a son tour pour son signal d'horloge le signal de sortie D qui provient du compteur 9 On obtient de cette manière le synchronisme entre tous les signaux respectifs A, B, C, D, E, F et G. Comme décrit ci-dessus, le rapport de division du troisième diviseur de fréquence à prépositionnement 28 dé- termine la fréquence du signal de synchronisation G" qu'on utilise pour prépositionner le second diviseur de fréquence à prépositionnement 19 Par conséquent, on désignera ultérieu- rement le troisième diviseur de fréquence à prépositionnement 28 par l'appellation: diviseur de fréquence "de synchronisa- tion". Alors qu'on peut sélectionner n'importe quel rapport de division entier respectif pour les premier et second divi- seurs de fréquence à prépositionnement 5 et 19, par rapport à la fréquence du signal d'horloge pilote A, on sélectionne le rapport du troisième diviseur de fréquence à prépositionnement 28 de façon à obtenir un rapport de division de fréquence en- tier par rapport aux fréquences des deux signaux de sortie D et F de la figure 1 Par conséquent, un cycle du signal G et donc également du signal G" correspondatàunnnmbre entier res- pectif de cycles des signaux de sortie respectifs D et F, et donc également du signal A. Le circuit de la figure 1 peut générer des signaux d'horloge synchrones supplémentaires Fa, Fb, etc, ayant des rapports de fréquence désirés par rapport à la fréquence du. signal d'horloge pilote A, en utilisant des parties de circuit supplémentaires 13 a, 13 b, etc, chacune d'elles correspondant à la partie de circuit 13 décrite ci-dessus, et l'une de ces parties de circuit supplémentaires, 13 a,est représentée sur la figure 1 Chaque partie de circuit supplémentaire reçoit les signaux respectifs B et G", comme décrit précédemment en relation avec la partie de circuit 13 de la figure 1 Le di- viseur de fréquence à prépositionnement 19 a du circuit 13 a est prépositionné par exemple par des interrupteurs úrogram- mables associés 20 a, de façon à diviser par 10 Du fait que le circuit 13 a, ainsi que n'importe quel autre circuit sup- plémentaire 13 b, etc (non représenté),correspond au circuit 13 décrit précédemment, on ne reprend pas ici la description de ces circuits. On notera cependant en ce qui concerne la descrip- tion précédente que lorsqu'on utilise des circuits supplémen- taires 13 a, etc, pour produire des signaux d'horloge synchro- nes supplémentaires tels que Fa, etc, ayant chacun un rapport de fréquence fixé désiré par rapport au signal d'horloge pi- lote A, on sélectionne le rapport de division programmable du diviseur de fréquence de synchronisation 28 de façon à pro- duire sur la ligne 14 un signal de sortie G ayant une fréquen- ce qui correspond au rythme de coïncidence de tous les signaux d'horloge respectifs D, F, Fa, etc, que fournissent les cir- cuits de la figure 1 Bien qu'on puisse sélectionner n'importe quel rythme de coïncidence, il est préférable de sélectionner la fréquence du signal G qui correspond au rythme de cornci- dence le plus élevé, pour obtenir la fréquence la plus élevée possible pour le signal de synchronisation résultant G", pour avoir une meilleure synchronisation du système. A titre d'exemple supplémentaire de sélection de rapports de division de fréquence différents, on peut prépo- sitionner le diviseur 5 de façon qu'il divise par 5, on peut prépositionner le diviseur 19 de façon qu'il divise par 2, et on peut prépositionner le diviseur "de synchronisation" 28 pour qu'il divise par 2, afin d'obtenir un signal de sortie G dont un cycle correspond à deux cycles du signal D, à cinq cycles du signal F et à dix cycles du signal A Selon une va- riante, on peut prépositionner le diviseur 28 pour qu'il di- vise par un multiple entier de 2, comme 4, 6, 8, etc, si on le désire, pour obtenir des rythmes de coïncidence plus fai- bles, et donc des fréquences respectives plus faibles pour le signal G, par rapport aux signaux A, D et F On notera que le rapport de division qui est fixé par les diviseurs de fréquen- ce à prépositionnement respectifs n'est théoriquement pas li- mité, sauf par la nature particulière des compteurs qui cons- tituent les diviseurs à prépositionnement respectifs Dans le mode de réalisation préféré, le compte maximal que peut four- nir le type particulier de compteur à prépositionnement qui est utilisé est de 16, mais on peut l'étendre à n'importe quel compte plus élevé, si on le désire, en connectant en sé- rie deux compteurs, ou plus, comme il est bien connu dans la technique. Dans un autre exemple encore dans lequel la fré- quence du signal A est désignée par f, la fréquence du si- gnal D est désignée par f D, etc, on peut sélectionner les divers rapports de fréquence de la manière suivante: if. D 3 A fr f A; f Fa = f A f Yb -=T f A; et on peut ensuite sélectionner fr de la façon suivante: f G = Etf A;- ou = 120 f A' etc. Par conséquent, le diviseur 5 serait-prépositionné pour divi- ser par 3; le diviseur 19 pour diviser par 4; le diviseur 19 a pour diviser par 5; le diviseur 19 b (non représenté) pour diviser par 6; et le diviseur 28 serait pr 6 positionné pour diviser par 20, pour obtenir un rapport de fréquence: G = -MO f A' ce dernier rapport représentant le rapport de fréquence entier le plus faible ou le rythme de coïncidence le plus élevé, par rapport à toutes les fréquences de signaux de sortie f Dy fi F f Fa et file Il résulte de la description précédente que les si- gnaux de sortie supplémentaires Fa, Fb, etc,ont des rapports de fréquence programmables désirés respectifs par rapport au signal d'horloge pilote A et sont synchrones de ce dernier, ainsi qu'entre eux et par rapport aux signaux d'horloge D, F et G décrits précédemment. Comme le montre le diagramme séquentiel de la figu- re 3 et comme il ressortira de la description d'un schéma plus détaillé représenté sur la figure 2, les fronts avant de sens positif des signaux d'horloge D, F et de signaux d'horloge supplémentaires éventuels Fa, etc, générés par le circuit conforme au mode de réalisation préféré de l'in- vention, s'alignent périodiquement sur le front avant du si- gnal de sortie G provenant du diviseur de fréquence de syn- chronisation 28, tandis que tous ces signaux demeurent syn- chronisés mutuellement et par rapport au signal d'horloge pilote A, pendant le fonctionnement. L'homme de l'art notera que les signaux de sortie synchrones qui résultent du procédé et du circuit de l'inven- tion peuvent être utilisés dans une vaste gamme d'applica- tions nécessitant un fonctionnement synchrone de deux dispo- sitifs ou plus On peut par exemple utiliser ces signaux de sortie en tant que signaux d'horloge appliqués à au moins deux convertisseurs série-parallèle et parallèle-série, cha- cun d'eux fonctionnant à des cadences de données différentes, tandis que ces convertisseurs demeurent synchronisés entre eux ainsi que par rapport à un signal d'horloge pilote de fré- quence plus élevée L'utilisation du procédé et du circuit de l'invention offre un avantage supplémentaire qui consiste en ce qu'on peut changer aisément le rapport de fréquence d'un ou de plusieurs signaux en conservant le synchronisme des si- gnaux de sortie respectifs Par exemple, les signaux synchro- nes symétriques respectifs D, G, Fa, etc, obtenus dans le mo- de de réalisation préféré de la figure 1, conviennent parti- culièrement pour resynchroniser des données dans des bascules placées à la suite (non représentées), comme il est bien connu dans la technique. On trouvera maintenant une description plus détail- lée du mode de réalisation préféré, faite en relation avec le schéma de la figure 2, qui correspond au schéma simplifié de la figure 1,décrit cidessus Pour faciliter la comparaison, les parties et éléments correspondants des figures précitées sont désignés par des numéros de référence similaires Pour que la description soit complète, les circuits intégrés et autres composants de circuit représentés sur la figure 2 sont désignés par les numéros de référence respectifs couramment utilisés par les fabricants On notera cependant que la partie de circuit 13 a de la figure 1 est supprimée sur la figure 2, du fait quelle correspond à la partie 13. En considérant la figure 2 et le diagramme séquen- tiel de la figure 3, on note que le signal d'horloge pilote A reçu sur la ligne 2 est transmis-par deux inverseurs série , 51, qu'on utilise pour obtenir un retard nécessaire à l'obtention d'une largeur d'impulsion suffisante pour le si- gnal B qui est élaboré à partir du signal A, de la manière suivante Le signal d'horloge retardé A' et le signal d'hor- loge pilote A sont appliqués à des entrées respectives d'une porte OUEXCLUSIF 3 qui produit le signal d'horloge B décrit précédemment, représenté sur la figure 3 Ainsi, la porte 3 et les inverseurs 50, 51 correspondent au multiplicateur de fréquence 11 de la figure 1, décrit précédemment. Le signal d'horloge B qui est ainsi obtenu est ap- pliqué par la ligne 4 à l'entrée de signal d'horloge du pre- mier diviseur de fréquence à prépositionnement 5, dont le rapport de division de fréquence est prépositionné par les interrupteurs programmables 6, de façon à diviser par 2, conm- me décrit précédemment. De façon générale, n'importe lequel des diviseurs à prépositionnement 5, 19 ou 28 considérés précédemment peut 4 tre prépositionné à un rapport de division sélectionné, par des interrupteurs programmables associés 6, 20 ou 29, en main- tenant les contacts des interrupteurs respectifs, 51 à 54, à l'état fermé ou ouvert, afin d'obtenir sur ces contacts un signal logique respectivement bas ou haut, de la manière in- diquée par le tableau ci-dessous: TABLEAU Division par: 51 52 53 54 1 HAUT HAUT HAUT HAUT 2 BAS HAUT HAUT HAUT 3 HAUT BAS HAUT HAUT 4 BAS BAS HAUT HAUT HAUT HAUT BAS HAUT 6 BAS HAUT BAS HAUT Pour obtenir des rapports de division supplémentai- res par 7, 8, etc, on peut développer le tableau, dans le mo- de de réalisation préféré, jusqu'à la division par 16 pour chaque diviseur 5, 19 ou 28 Pour obtenir des rapports de division encore plus élevés, on peut utiliser deux diviseurs, ou plus, branchés en série, comme il est bien connu dans la technique. Par exemple, pour obtenir une division par 2, le contact Si des interrupteurs 6 est fermé, c'est-à-dire mis à la masse, comme le montre la figure 1, tandis que les autres contacts 52 à 54 demeurent ouverts et donc connectés à une source de tension continue. Le signal de sortie C provenant du diviseur de fré- quence 5 et reçu sur la ligne 8 est représenté sur la figure 3 Le signal C est appliqué à une porte NON-OU 7 qui est uti- lisée en inverseur et le signal inversé C restaure le diviseur de fréquence 5 La figure 3 montre que le signal C sur la li- gne 8 est synchrone par rapport aux deux signaux A et B Le signal C présent sur la ligne 8 est également appliqué au di- viseur de fréquence 9 qui, dans le mode de réalisation préfé- ré de la figure 2, est constitué par une bascule de type D, 36, connectée à une porte OU-EXCLUSIF 37, d'une manière bien connue dans la technique La bascule de type D, 36, reçoit sur son entrée d'horloge le signal B considéré précédemment et appliqué sur la ligne 4 Une entrée de la porte 37 est connec- tée de façon à recevoir le signal de sortie de la bascule 36 et son autre entrée est connectée de façon à recevoir le si- gnal C, présent sur la ligne 8 Le signal de sortie provenant du diviseur de fréquence 9, sur la ligne 10, correspond au signal de sortie d'horloge D, décrit précédemment, dont la fréquence est égale à la moitié de la fréquence du signal O et qui est synchrone par rapport à ce dernier, comme le montre la-figure 3. Le second diviseur de fréquence à prépositionnement 19 est prépositionné par les interrupteurs programmables 20 de façon à avoir un rapport de division de fréquence 1:5,dans le mode de réalisation préféré Le diviseur 19 reçoit en tant que signal d'horloge le signal B décrit précédemment, présent sur la ligne 4, après qu'il a été retardé par la ligne de re- tard 45, pour faire en sorte que le compteur 19 reçoive le signal de prépositionnement provenant de la porte 21 avant de rece Voir son signal d'horloge Le second diviseur de fré- quence à prépositionnement 19 est synchronisé par le signal de sortie provenant de la porte NON-OU 21 mentionnée précé- * demment, dont une entrée est connectée à la sortie de compte final 25 du diviseur 19, tandis que sa seconde entrée reçoit un signal de sortie inversé et retardé, sur la ligne 18, qui provient du circuit de détection de front avant et de condi- tionnement d'impulsion 17, qui est décrit ci-après de façon plus détaillée. Le troisième diviseur de fréquence à prépositionne- ment 28 reçoit en tant que signal d'horloge le signal D, dé- crit précédemment, qui est appliqué par le diviseur de fré- quence 9 sur la ligne 10 Le diviseur 28 est prépositionné par les interrupteurs programmables 29 de façon à diviser par 5 On notera en se reportant au tableau précédent qu'on obtient le dernier rapport de division avec les interrupteurs 29 en fermant le contact 53 tandis que les contacts Si, 52 et 54 demeurent ouverts Le compte final que le diviseur de fréquence 28 applique sur la ligne 14 est représenté par le signal G sur la figure 3 On voit que le signal G est dissy- métrique et qu'un cycle du signal G correspond à 20 cycles du signal B et donc à 10 cycles du signal A ou C Le troisiè- me diviseur de fréquence à prépositionnement 28 est restauré par l'intermédiaire d'une porte NON-OU 30 qui est utilisée en inverseur Le signal de sortie G sur la ligne 14, provenant du djviseur de fréquence 28, est appliqué à une entrée du circuit de détection de front avant et de conditionnement d'impulsion 17, de la manière suivante Le signal G présent sur la ligne 14 est introduit dans une bascule de type D, 40, par le signal d'horloge B présent sur la ligne 4 Le signal de sortie de la bascule 40 est appliqué à une entrée d'une porte OU-EXCLUSIF 41 dont la seconde entrée reçoit le signal G présent sur la ligne 14 Le signal de sortie G' provenant de la porte OU-EXCLUSIF 41, sur la ligne 31, est une impul- sion relativement étroite qui est générée à la fois sur les transitions de sens positif et de sens négatif du signal G considéré précédemment, comme le montre la figure 3 Le cir- cuit 17 comprend en outre une porte NON-ET 42 dont une entrée reçoit le signal G présent sur la ligne 14 et dont la seconde entrée reçoit le signal Gi présent sur la ligne 31 Le signal de sortie G" présent sur la ligne 18 et provenant de la porte NON-ET 42 correspond à un signal G' inversé, dans lequel les impulsions étroites correspondant aux transitions négatives du signal G sont supprimées Le signal G" résultant a un rap- port de fréquence 1:5 par rapport au signal D et il est syn- chrone par rapport à ce dernier ainsi que par rapport aux si- gnaux A, B et C le signal de sortie G" présent sur la ligne 18 est inversé par l'inverseur 43 et il est ensuite retardé par la ligne à retard 44, puis appliqué à une entrée de la porte NON-OU 21 dont la seconde entréereçoit le signal de sortie E décrit précédemment, qui est présent sur la ligne 25 et qui provient du second diviseur de fréquence à préposi- tionnement 19 Le signal de sortie présent sur la ligne 23 et provenant de la porte NON-OU 21 est utilisé pour restaurer le diviseur 19, comme décrit précédemment en relation avec la figure 1. Il résulte de la description ci-dessus faite en re- lation avec les figures 1 à 3 que le signal de sortie G" qui provient du circuit de détection de front avant et de condi- tionnement d'impulsion 17, est en synchronisme avec les fronts avant du signal G et il est utilisé pour synchroniser les se- conds diviseurs de fréquence à prépositionnement respectifs 19, 19 a, etc, afin d'obtenir en sortie de ces derniers des signaux de sortie respectifs E, Ea, etc, qui sont également synchrones par rapport aux fronts avant du signal de sortie G que fournit le troisième diviseur de fréquence à préposition- nement "de synchronisation", 28 Comme le montre la figure 3, le signal G" a un rapport de fréquence de 1:4 par rapport au signal E Du fait que le signal G" est synchrone par rapport au signal B qui est lui-même synchrone par rapport aux deux signaux C et D, comme décrit précédemment, les signaux E, Ea, etc, que fournissent les seconds diviseurs de fréquence à prépositionnement respectifs 19, 19 a, etc, sont également syn- chrones par rapport au signal D Le signal G" présent sur la ligne 18 prépositionne également le diviseur de fréquence 26, 2522903 - qui est réalisé de préférence par une bascule de type D, 38, et une porte OU-EXCLUSIF 39 qui sont connectées d'une maniè- re similaire à celle décrite précédemment en relation avec le diviseur 9 Le signal d'horloge retardé considéré précé- demment, provenant de la ligne à retard 45, est appliqué à' l'entrée d'horloge de la bascule 38 Une entrée de la porte OU-EXCLUSIF 39 reçoit le signal E présent sur la ligne 25 et son autre entrée reçoit le signal de sortie F qui provient de la bascule 38 par la ligne 27 Le signal de sortie de la porte OU-EXCLUSIF 39 est utilisé à son tour en tant que si- gnal d'entrée de la bascule 38 La bascule 38 est préposi- tionnée périodiquement par le signal G" présent sur la ligne 18, pour obtenir en sortie de cette bascule une phase désirée du signal de sortie F On voit sur la figure 3 que le rapport de fréquence du signal F eet de 1/2, par rapport au signal E. Il résulte de la description précédente que le signal de-sor- tie résultant F, ainsi que des signaux de sortie supplémen- taires Fa, etc, sont synchrones par rapport aux signaux res- pectifs E Ea, etc, et du fait que ces derniers signaux sont synchrones par rapport aux signaux respectifs A, B, C, D et G, considérés précédemment, les signaux F, Fa, etc, sont égale- ment synchrones par rapport à eux. Il va de soi que de nombreuses modifications peu- vent 4 tre apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1 Circuit destiné à produire des signaux d'horlo- ge synchrones, ayant chacun un rapport de division de fré- quence entier, sélectionné et respectif, par rapport à une fréquence de signal d'horloge pilote, caractérisé en ce qu'il comprend: un premier diviseur de fréquence à rapport pro- grammable ( 5) ayant une entrée destinée à recevoir le signal d'horloge pilote (B) et ayant une sortie destinée à fournir un premier signal d'horloge (D) dont la fréquence est fixée par le premier diviseur ( 5) de façon à présenter un rapport de division de fréquence entier par rapport à la fréquence du signal d'horloge pilote; un ou plusieurs seconds divi- seurs de fréquence à rapport programmable ( 19, 19 a), ayant chacun une entrée destinée à recevoir le signal d'horloge pilote (B) et une sortie destinée à fournir un second signal d'horloge (F, Fa) dont la fréquence est fixée par le second diviseur de fréquence ( 19) de façon à présenter un rapport de division de fréquence entier par rapport à la fréquence du signal d'horloge pilote; un troisième diviseur de fré- quence à rapport programmable ( 28) ayant une entrée desti- née à recevoir le premier signal d'horloge (D) et ayant une sortie destinée à fournir un troisième signal d'horloge (G) dont la fréquence est fixée par le troisième diviseur ( 28) de façon à présenter des rapports de division de fréquence entiers respectifs par rapport au premier signal d'horloge (D) et à tous les seconds signaux d'horloge (F, Fa); et des moyens de synchronisation ( 17) ayant une première entrée destinée à recevoir le premier signal d'horloge (B) et une seconde entrée destinée à recevoir le troisième signal d'horloge (G), et produisant un signal de synchronisation (G") ayant une fréquence qui correspond à celle du troisième signal d'horloge (G) et étant synchrone par rapport à ce dernier, ce signal de synchronisation étant transmis de fa- çon à prépositionner périodiquement chaque second diviseur de fréquence à rapport programmable ( 19, 19 a),pourobtenir la synchronisation des seconds signaux d'horloge respectifs (F, Fa) avec le premier signal d'horloge (D) ainsi qu'avec le troisième signal d'horloge (G). 2 Circuit selon la revendication 1, caractérisé en ce qu'il comprend en outre: un multiplicateur de fréquence ( 11) ayant une entrée connectée de façon à recevoir le signal d'horloge pilote (A) et à multiplier sa fréquence par un fac- teur de multiplication entier sélectionné, et ayant une sortie connectée de façon à appliquer un signal à fréquence multipliée (B), en tant que signal d'horloge principal, aux entrées res- pectives du premier diviseur de fréquence à rapport program- mable ( 5) et de tous les seconds diviseurs de fréquence à rapport programmable ( 19, 19 a);un quatrième diviseur de fréquence ( 9) ayant une entrée connectée à la sortie du premier diviseur de fréquence à rapport programmable ( 5); un sixième diviseur de fréquence ( 26) ayant une entrée connectée à la sortie du second diviseur de fréquence à rapport programmable ( 19), les quatrième et cinquième diviseurs de fréquence ( 9, 26) ayant chacun un rapport de division de fréquence sélectionné pour compenser le facteur de multiplication du multiplicateur de fréquence ( 11); et en ce que le premier signal (D) reçu par le troisième diviseur de fréquence à rapport programmable ( 28) est produit en tant que signal de sortie du quatrième diviseur de fréquence ( 9). 3 Circuit selon la revendication 1, caractérisé en ce que chacun des premier, second et troisième diviseurs de fréquence à rapport programmable comprend un compteur binaire à prépositionnement respectif ( 5, 19, 28), et des moyens ( 6, , 29) destinés à prépositionner le compte fourni par chacun des compteurs de façon à obtenir des rapports de division de fréquence désirés respectifs pour chacun des diviseurs de fré- quence. 4 Circuit selon la revendication 3, caractérisé en ce que les moyens de prépositionnement du compte sont des in- terrupteurs programmables ( 6, 20, 29). Circuit selon la revendication 1, caractérisé en ce que les moyens de synchronisation ( 17) comprennent une bascule ( 40) et des portes logiques ( 41, 42, 43), et en ce que le signal de sortie de synchronisation (G") a une largeur d'impulsion inférieure à la moitié de la période du signal d'horloge pilote (B) et il est produit sous la déçendance du 2522903. troisième signal d'horloge (G), et en synchronisme avec ce dernier. 6 Circuit destiné à produire des signaux d'horloge symétriques synchrones (D, F, G), chacun d'eux ayant un rap- port de division de fréquence entier et sélectionné par rap- port à une fréquence de signal d'horloge pilote, caractérisé en ce qu'il comprend: un multiplicateur de fréquence ( 11) ayant une entrée connectée de façon à recevoir le signal d'horloge pilote (A) et à multiplier la fréquence de celui-ci par un facteur de multiplication entier sélectionné; un pre- mier compteur à prépositionnement ( 5) ayant une entrée con- nectée de façon à recevoir le signal d'horloge pilote à fré- quence multipliée (B) et ayant une sortie connectée de façon à fournir un premier signal de sortie (C) ayant un rapport de division de fréquence entier par rapport à la fréquence du signal d'horloge pilote à fréquence multipliée (B), ce rapport de division étant fixé par le premier compteur ( 5); un ou plusieurs seconds compteurs à prépositionnement ( 19, 19 a) ayant chacun une entrée connectée de façon à recevoir le si- gnal d'horloge pilote à fréquence multipliée (B), et une sor- tie connectée de façon à fournir un second signal de sortie (E) ayant un rapport de division de fréquence entier par rap- port à la fréquence du signal d'horloge pilote à fréquence multipliée (B), ce rapport de division étant fixé par le se- cond compteur; un premier diviseur de fréquence ( 9) et un ou plusieurs seconds diviseurs de fréquence ( 26, 26 a) ayant cha- cun une entrée connectée à une sortie respective de l'un des premiers ( 5) ou seconds ( 19, 19 a) compteurs à prépositionne- ment, chacun de ces diviseurs de fréquence ( 9, 26, 26 a) ayant un rapport de division qui compense le facteur de multiplica- tion du multiplicateur de fréquence ( 11), et chacun des pre- mier et second diviseurs de fréquence ( 9, 26, 26 a) ayant une sortie qui fournit respectivement un premier signal de sortie (D) ou un second signal de sortie symétrique (F), ayant un rapport de division de fréquence respectif par rapport à la fréquence du signal d'horloge pilote qui est fixé respective- ment par le premier ou les seconds compteurs à prépositionne- ment ( 5, 19, 19 a); un troisième compteur à prépositiomnement ( 28) ayant une entrée connectée à la Sortie du premier divi- seur de fréquence ( 9) de façon à recevoir le premier signal de sortie à partir de ce diviseur, et ayant une sortie con- nectée de façon à fournir un troisième signal de sortie (G), ce troisième compteur à prépositionnement ( 28) étant prépo- sitionné de façon à fournir un compte représentant-des rap- ports de division de fréquence entiers respectifs du troisiè- me signal de sortie, par rapport au premier signal de sortie (D) et à tous les seconds signaux de sortie (F, Fa); et des moyens de synchronisation ( 17) ayant une première entrée connectée de façon à recevoir le signal de sortie (B) du mul- tiplicateur de fréquence ( 11) et une seconde entrée connectée de façon à recevoir le troisième signal de sortie (G), et produisant un signal de sortie de synchronisation (G") ayant une fréquence qui correspond à la fréquence du troisième si- gnal de sortie et étant synchrone par rapport à celui-ci, ce signal de sortie de synchronisation (G") étant transmis de façon à prépositionner périodiquement les seconds compteurs à prépositionnement ( 19, 19 a), afin de synchroniser les se- conds signaux de sortie (F, Fa) par rapport aux premier (D) et troisième (G) signaux de sortie. 7 Circuit selon la revendication 6, caractéricé en ce qu'il comprend en outre es interrupteurs programmables respectifs ( 6, 20, 29), connectés respectivement à chacun des premier, seconds et troisième compteurs à prépositionnement ( 5, 19, 19 a, 28), pour fixer le rapport de division de fré- quence entier de ceux-ci. 8 Procédé pour produire des signaux d'horloge syn- chrones (D, F, Fa, G), ayant chacun un rapport de fréquence entier sélectionné par rapport à une fréquence de signal d'horloge pilote, caractérisé en ce que: on produit un pre- mier signal d'horloge (D) ayant un rapport de division de fréquence entier pouvant être fixé à l'avance, par rapport h la fréquence de signal d'horloge pilote; on produit un ou plusieurs seconds signaux d'horloge (F, Fa), ayant chacun un rapport de division de fréquence entier respectif, pouvant être fixé à l'avance, par rapport à la fréquence de signal d'horloge pilote; on prcduit un troisième signal d'horloge (G) ayant un rapport de fréquence entier, pouvant être fixé à l'avance, par rapport à la fréquence du premier signal d'horloge (D), et on fixe le rapport de fréquence du troisiè- me signal d'horloge (G) de façon à obtenir des rapports de fréquence entiers respectifs par rapport à la fréquence du premier signal d'horloge et aux fréquences de tous les se- conds signaux d'horloge; et on élabore de façon synchrone à partir du troisième signal d'horloge (G) et du signal d'horloge pilote (B), un signal d'horloge de synchronisation (G") ayant une fréquence qui correspond à celle du troisième signal d'horloge, et on applique ce signal d'horloge élaboré de façon à synchroniser le second signal d'horloge (F) avec les premier et second signaux d'horloge (D, G). 9 Procédé selon la revendication 8, pour produire des signaux d'horloge synchrones symétriques, caractérisé en ce qu'il comprend en outre les opérations qui consistent à multiplier la fréquence du signal d'horlcge pilote (A) par un facteur de multiplication entier sélectionné, avant les opé- rations respectives consistant à produire le premier signal d'horloge (D) et le ou les seconds signaux d'horloge (F, Fa); et à diviser la fréquence du premier et des seconds signaux d'horloge, avec un rapport de division qui compense le facteur de multiplication sélectionné.