Brevet FR2519165A1 — publié le 19830701

La présente invention concerne un procédé d'échange de données entre des modules de traitement et au moins une mémoire commune dans un système de traite- ment de données, ainsi qu'un dispositif pour la mise en oeuvre de ce procédé. L'invention s'applique à l'échange de données entre des modules de traitement et au moins une mémoire commune à tous ces modules, par l'intermédiaire d'un bus de liaison Généralement, ces modules de traitement com- prennent un processeur ou un microprocesseur associé à une mémoire locale. Dans le domaine des processeurs et plus parti- culièrement des microprocesseurs, les techniciens arri- vent à solutionner, souvent de manière complexe et coû- teuse, les problèmes d'échanges de données et de signaux entre plusieurs processeurs connectés à un même bus per- mettant à ceux-ci d'accéder à une ressource commune telle qu'une mémoire par exemple Ce problème présente bien entendu une importance accrue depuis l'apparition des microprocesseurs puisque, compte tenu de la puissan- ce relativement importante de ceux-ci, de leur coût et de leur encombrement peu élevé, il devient de plus en plus intéressant de concevoir des systèmes multiproces- seurs dans lesquels les processeurs accèdent à des res- sources communes, par l'intermédiaire d'un bus commun. Dans un système multiprocesseurs, les différents modules du système se trouvent physiquement sur différents cir- cuits imprimés Le ou les bus d'interconnexion entre ces Modules ont une très grande influence sur les performan- ces du système On sait également que les bus connus ne permettent pas, de façon relativement aisée, d'intercon- necter des modules présentant des caractères de non-com- patibilité de fonctionnement Il en résulte que tout concepteur d'un système multiprocesseurs doit recher- cher constamment un compromis entre la compatibilité des modules qu'il doit interconnecter par l'intermédiaire d'un bus, et la performance du système, à la suite de cette interconnexion. Le problème de compatibilité de fonctionne- ment entre des modules de traitement provenant de diffé- rents constructeurs n'ont pas joué un grand rôle dans la conception des ordinateurs de la dernière génération puisque, en général, personne ne cherchait à intercon- necter entre eux des ordinateurs provenant de différents constructeurs Au contraire, chaque constructeur n'avait aucun intérêt à rendre son ordinateur compatible avec ceux de ses concurrents, puisque dans les systèmes multiprocesseurs, c'était le même constructeur qui four- nissait tous les modules à interconnecter. L'arrivée des mini-ordinateurs, micro-ordina- teurs et microprocesseurs permet de développer les sys- tèmes multiprocesseurs mais, généralement comme dans le passé, l'interconnexion de plusieurs processeurs ne peut être réalisée que par l'intermédiaire d'un bus propre à chaque système multiprocesseurs C'est ainsi que les concepteurs de systèmes multiprocesseurs développent respectivement leur propre bus d'échange entre modules de traitement et mémoire commune L'arrivée récente des microprocesseurs à 16 éléments binaires et même à 32 éléments binaires rend les anciens bus d'échange incom- patibles avec les spécifications de ces nouveaux micro- processeurs et tous les bus conçus antérieurement ne peuvent plus être utilisés Parfois, des bus conçus pour d'anciens systèmes multiprocesseurs sont devenus des bus standard et, pour les nouveaux systèmes utilisant des microprocesseurs, il est nécessaire d'ajouter des fonc- tions à ces bus standard pour les rendre compatibles avec la nouvelle génération de microprocesseur; cet ajout est coûteux et rend les bus obtenus peu perfor- mants. 19165 Enfin, la plupart des bus d'échange de données dans des systèmes multiprocesseurs nécessitent des pro- cédures d'échange très compliquées et leur structure les rend très onéreux Généralement, ces bus présentent des paramètres de fonctionnement très difficiles à respecter ainsi qu'une très mauvaise adaptation entre le nombre de lignes d'échange de données dans chaque bus, le nombre d'adresses et le volume des données à transmettre Ces bus ne peuvent pas être réalisés sous forme intégrée. L'invention a pour but de remédier à ces in- convénients, elle concerne un procédé d'échange de don- nées entre des modules de traitement et une mémoire com- mune, dans un système de traitement de données, ainsi qu'un dispositif permettant la mise en oeuvre de ce pro- cédé; grâce au procédé et au dispositif de l'invention, il est possible d'interconnecter entre eux des proces- seurs ou des microprocesseurs de types différents, en rendant le dialogue de ces divers microprocesseurs sur le bus, indépendant des signaux de fonctionnement requis par le constructeur du microprocesseur Le dispositif d'échange de données conforme à l'invention, permet, comme on le verra plus loin en détail, non seulement les échanges de données entre des processeurs ou micropro- cesseurs différents, mais également des échanges de si- gnaux d'arbitrage de requêtes d'accès des processeurs au bus, d'interruption du système multiprocesseur, de syn- chronisation entre les différents processeurs, etc L'invention vise tout d'abord un procédé d'échange de données entre des modules de traitement et au moins une mémoire commune, dans un système de traite- ment de données, caractérisé en ce qu'il consiste à mul- tiplexer, sur un bus commun de liaison entre ces modules et la mémoire commune, au moins un ensemble d'adresse (BAO à BA 31) et au moins un ensemble de données (BDO à BD 31) correspondant à ces adresses, de sorte que l'en- semble de données sôit transmis après l'ensemble d'adresses, de manière synchrone. Selon une autre caractéristique du procédé, celui-ci consiste en outre à multiplexer sur le bus, d'une part des demandes d'arbitrage de requêtes d'accès au bus (RO à R 7) provenant d'ensembles d'arbitrage qui correspondent respectivement aux modules de traitement et qui sont reliés au bus et, d'autre part, les ensem- bles d'adresses (BAO à BA 31) et de données (BDO à BD 31) de sorte que les demandes d'arbitrage soient transmises sur le bus, après l'ensemble de données. Selon une autre caractéristique, le procédé consiste en outre à transmettre sur le bus des signaux de contrôle (BRZT, BUS HALT, BUS ALARME, BTST) des modu- les du système. Selon une autre caractéristique, les signaux de contrôle des modules du système comprennent des si- gnaux (BRZT) d'indication de remise sous tension après interruption de l'alimentation électrique des modules, (B RALT) d'indication d'arrêt d'un ou plusieurs modules, (B ALARME) d'indication d'alarme due à un défaut de fonctionnement d'un ou plusieurs modules, (BTST) d'in- terruption de tous les modules pour des tests. Selon une autre caractéristique, le procédé consiste en outre à synchroniser les différents modules par des signaux d'interruption transmis sur le bus. Selon une autre caractéristique, les signaux d'interruption comprennent un signal (B APPE Ll) d'in- terruption globale du système, ce signal étant fourni par un module et transmis à tous les autres pour être mémorisé dans un récepteur de chacun de ces modules, un signal (B APPEL 2) d'interruption globale en fin de tâche effectuée par le système, ce signal étant mémorisé dans un émetteur de l'un des modules, un signal (BMASQ) four- ni par un module pour masquer des signaux d'interruption fournis par les autres modules, un signal (BRTAS) de remise à zéro de bascules locales dans chaque module pour indiquer que la mémoire commune n'est pas disponi- ble. Enfin, selon une autre caractéristique, le procédé consiste en outre à transmettre sur le bus un signal (BCLM> de commutation de la mémoire commune sur une mémoire dupliquée de celle-ci, un signal (BVC) de validation du signal (BRZT) d'indication de remise sous tension après interruption de l'alimentation électrique des modules, (BVP) de validation de parité des données transmises sur le bus. L'invention a aussi pour objet un dispositif d'échange de données entre des modules de traitement et au moins une mémoire commune dans un système de traite- ment de données, ce dispositif comprenant un bus commun à ces modules et à cette mémoire, et pour chaque module, un ensemble d'arbitrage des requ Ates d'accès au bus, émises par chaque module, caractérisé par le fait qu'il comprend en outre pour chaque module, des moyens de mul- tiplexage reliés à ce module et au bus pour multiplexer les adresses (BAO à BA 31) et les données (BDO à BD 31) à écrire ou à lire en mémoire commune, et un générateur de base de temps relié à l'ensemble d'arbitrage correspon- dant et aux moyens de multiplexage, ce générateur de base de temps et ces moyens de multiplexage étant cons- titués de manière qu'un ensemble de données (BDO à BD 31) soit transmis sur le bus après un ensemble d'adresses Selon une autre caractéristique du disposi- tif, le générateur de base de temps et les moyens de multiplexage sont en outre constitués pour multiplexer sur le bus, d'une part des demandes d'arbitrage de re- quêtes d'accès (R O à R 7) au bus, provenant des ensembles d'arbitrage, et d'autre part chaque ensemble de données (BDO à BD 31), de sorte que ces demandes d'arbitrage soient transmises sur le bus après chaque ensemble de données, de manière synchrone. Selon une autre caractéristique, le disposi- tif comprend en outre des moyens de contrôle du système, reliés au bus pour transmettre des signaux de contrôle des modules. Selon une autre caractéristique, le disposi- tif comprend en outre des moyens de synchronisation re- liés au bus, pour synchroniser les modules par transmis- sion de signaux d'interruption et de masquage sur le bus. Enfin, selon une autre caractéristique, le dispositif comprend en outre des moyens de protection reliés au bus pour transmettre un signal (BCLM) de com- mutation de la mémoire commune avec une mémoire dupli- quée, pour transmettre des signaux (BVC) de validation de signaux d'indication (BRZT) de remise sous tension des modules après une interruption de l'alimentation électrique de ceux-ci, et pour valider des données cir- culant sur le bus et accompagnées d'informations de pa- rité. Les caractéristiques et avantages de l'inven- tion ressortiront mieux de la description qui va suivre, donnés en référence aux dessins annexés dans lesquels: la figure 1 représente schématiquement un système multiprocesseur dans lequel intervient un dispo- sitif d'échange de données, conforme à l'invention, la figure 2 représente certains des signaux circulant sur le bus, au cours d'un échange de données, pour une opération de lecture dans la mémoire commune, la figure 3 représente certains des signaux circulant sur le bus, au cours d'un échange de données, pour une opération d'écriture dans la mémoire commune, la figure 4 représente certains des signaux circulant sur le bus, au cours d'un échange de données, pour une opération de lecture et de modification d'écri- ture dans la mémoire commune. La figure 1 représente schématiquement un sys- tème multiprocesseurs dans lequel intervient un disposi- tif d'échange de données, conforme à l'invention Ce système multiprocesseurs comprend des modules de traite- ment 1, 2 dont le nombre a été limité à deux sur la figure, pour en faciliter la représentation Ces modules de traitement comprennent respectivement des micropro- cesseurs ou des processeurs 3, 4, associés respective- ment à des mémoires locales 5, 6. Le dispositif de l'invention permet un échange de données entre d'une part, les différents modules de traitement et, d'autre part, entre ces modules et une mémoire commune-7 Ce dispositif comprend aussi un bus commun à tous ces modules et à cette mémoire, et, pour chaque module, un ensemble d'arbitrage des requêtes d'accès au bus, émises par chaque module Ces ensembles d'arbitrage sont représentés en 8, 9 sur la figure Les requêtes d'accès sont formulées sur des sorties 10, 11, des microprocesseurs 3, 4 Elles sont transmises aux en- sembles d'arbitrage 8, 9 qui permettent d'arbitrer les requêtes provenant de chaque module Ces ensembles d'ar- bitrage ne sont pas décrits ici en détail, puisqu'ils sont décrits plus précisément dans la demande de brevet n O 81 18014 déposée le 24 septembre 1981 au nom du même demandeur Le dispositif comprend aussi, pour chaque mo- dule, des moyens de multiplexage qui sont représentés en 12, 13 Ces moyens de multiplexage sont reliés aux modu- les correspondants ainsi qu'à la première ligne d'adres- ses 17 du bus Ils permettent de multiplexer les adres- ses (BAO à BA 31) et les données (BDO à BD 31) à écrire ou à lire en mémoire commune 7 Le nombre de ces adresses correspond bien entendu aux caractéristiques des micro- processeurs utilisés qui, dans l'exemple représenté sur la figure, sont supposés être des microprocesseurs à 32 éléments binaires Il est bien évident que ce nombre pourrait être différent Le dispositif comprend aussi, pour chacun des modules, un générateur de base de temps relié à l'ensemble d'arbitrage et au multiplexeur cor- respondant. Sur la figure, les générateurs de base de temps sont représentés en 15, 16 Le générateur de base de temps et les moyens de multiplexage sont constitués de manière que, comme on le verra plus loin en détail, un ensemble de données (BDO à BD 31) soit transmis sur le bus après un ensemble correspondant d'adresses (BAO à BA 31), de manière synchrone Les ensembles d'arbitrage 8, 9 sont reliés à la troisième ligne 19 du bus Le générateur de base de temps ainsi que les moyens de mul- tiplexage sont en outre constitués pour multiplexer sur le bus, sur la première ligne de celui-ci, d'une part des demandes d'arbitrage de requêtes d'accès (RO à R 7) au bus provenant des différents ensembles d'arbitrage et, d'autre part, chaque ensemble de données (BDO à BD 31) Les demandes d'arbitrage sont transmises sur le bus, après chaque ensemble de données, de manière syn- chrone Les requêtes d'accès (R O à R 7) sont transmises sur la première ligne 17 du bus, qui transmet aussi les adresses et les données On a supposé dans cet exemple que le système multiprocesseurs comporte sept micropro- cesseurs interconnectés sur le bus bien que seulement deux de ceux-ci soient représentés sur la figure Il en résulte que sept requêtes d'accès au bus sont à arbi- trer Les signaux BES qui circulent aussi dans la pre- mière ligne 17 du bus n'entrent pas dans le déroulement du procédé conforme à l'invention Ces signaux sont déjà utilisés dans les bus connus et ils permettent de com- mander des opérations d'entrée-sortie. Le dispositif comprend aussi des moyens de contrôle 23 du système, qui sont reliés à la quatrième ligne 20 du bus Ces moyens de contrôle sont communs à tous les modules et ils fournissent des signaux indiqués sur la figure, qui seront décrits plus loin en détail. Ces signaux permettent en fait d'effectuer certaines opérations de contrôle des modules. Le dispositif comprend aussi des moyens de synchronisation 24 qui sont reliés à la cinquième ligne du bus pour synchroniser, comme on le verra plus loin en détail, les différents modules par transmission de si- gnaux d'interruption et de masquage sur le bus Enfin, le dispositif comprend des moyens de protection 25 qui sont reliés au bus pour transmettre un signal BCLM de commutation de la mémoire commune 7, avec une mémoire dupliquée 26, ces moyens permettent aussi de transmettre un signal BVC (de validation dessignaux Bt 2 S et'BRZT) indi- quant une interruptiqo de l'alimentation électrique ow une remisè sous trsiori des modules Enfin, ces moyens de protection fournissent aussi un signal BVP qui permet de valider des données circulant sur le bus et qui sont accompagnées d'informations de parité. D'autres signaux circulent dans les lignes du bus qui viennent d'être décrites Ces signaux sont déjà utilisés dans des bus connus dans l'état de la technique et ils seront décrits plus loin en détail. On a également représenté sur cette figure des moyens 27, 28 de contrôle du bus, reliés respectivement à chacun des modules et à la deuxième ligne 18 du bus. Ces moyens sont connus dans l'état de la technique et ils permettent de fournir des signaux de contrôle du bus qui seront décrits plus loin en détail. Dans le dispositif représenté sur la figure, on suppose que les sorties 29, 30, 31 du microprocesseur fournissent respectivement des informations d'adressa- ge, des données et des informations de lecture/écriture. On suppose d'autre part que l'entrée 32 de chaque géné- rateur de base de temps 15 reçoit de l'ensemble d'arbi- trage 8 correspondant, des informations indiquant qu'une demande d'accès du processeur au bus est acceptée. Les figures 2, 3 et 4 sont des chronogrammes des signaux qui interviennent dans un échange de données par l'intermédiaire du bus. La figure 2 représente ces signaux dans le cas o l'échange de données concerne une opération de lectu- re de données dans la mémoipe commune On voit sur cette figure que les données (BDO à BD 31) sont transmises de manière synchrone après les adresses (BAO à BA 31) sur la première ligne 17 du bus Les autres signaux qui inter- viennent sur cette figure sont des signaux transmis par la deuxième ligne 18 du bus et qui seront décrits plus loin en détail. La figure 3 représente le chronogramme des si- gnaux qui interviennent sur le bus dans le cas d'une opération d'écriture dans la mémoire commune Comme sur la figure précédente, les autres signaux représentés sur cette figure sont des signaux qui circulent dans la deuxième ligne 8 du bus. Enfin, la figure 4 représente un échange de données sur le bus, dans le cas d'une opération de lec- ture de données, suivie d'une opération d'écriture dans la-mémoire commune Comme sur les figures précédentes, les autres signaux représentés sur cette figure sont des signaux qui circulent dans la deuxième ligne 18 du bus. On voit ici aussi que les données lues ou écrites sont. transmises après les adresses sur le bus, de manière synchrone Sur cette figure, les références el, e 2, e 3, e 4, es représentent des intervalles de temps dont les durées sont les suivantes: la durée el qui est voisine de 60 ns correspond à un prépositionnement d'adresses par rapport au signal BAL, 251 i 9165 la durée 92 est, elle aussi, voisine de 60 ns et cor- respond au maintien du temps d'adressage par rapport au signal BAL Cette durée correspond aussi au retard entre les signaux BUDS et BLDS. la durée 93 est, elle aussi, voisine de 60 ns et elle correspond à l'intervalle de temps entre la transmis- sion des adresses et la transmission des données de manière synchrone sur le bus, la durée e 4 est une durée réglable Cette durée cor- respond au retard du signal BDTACK par rapport aux signaux BUDS et BLDS. enfin, la durée es correspond au temps de maintien maximal de la transmission des données, par rapport au basculement du signal BECH. Les signaux BAL, BUDS, BLDS, BDTACK, BQDS se- ront décrits plus loin. On va maintenant décrire plus en détail les signaux qui apparaissent sur les différentes lignes du bus, en indiquant de manière plus précise ceux qui sont mis en oeuvre dans le dispositif et dans le procédé de l'invention. Signaux sur la première ligne du bus (référence 17). (adresses, données, requête d'accès, entrée-sortie). (BDO à BD 31) données échangées sur le bus et transmi- ses, selon l'invention, après les adres- ses, de manière synchrone. (BA O à BA 31) adresses des données Ces adresses doi- vent être mémorisées par BAL. BES signal d'entrée-sortie Actif si son ni- veau logique = 0 équivalent à une ligne d'adresses supplémentaire Permet d'adresser 16 M octets de mémoire et 16 M octets d'entrée-sortie par exemple Ce signal intervient dans les bus connus dans l'état de la technique Durant la Signaux sur (signaux de BECE BAL FW BUDS BLDS BDTACK deuxième phase d'un échange, certaines lignes d'adresses et BES sont disponi- bles, et utilisés pour acheminer les de- mandes d'accès au bus des différents mo- dules de traitement. la deuxième ligne du bus (référence 18). contrôle du bus). Bus échange: actif si niveau = O Signal à trois états Indique que les signaux sur le bus sont valides. Bus adresse latch (verrouillage d'adres- ses sur le bus): actif si niveau = O. Signal à trois états Permet de mémoriser les adresses BAO à BA 31 et BES. Bus écriture: actif si niveau = O Si- gnal à trois états Indique le sens du transfert sur le bus. écriture si niveau = 0, lecture si niveau = 1. Bus upper date strobel (échantillonnage supérieur de données sur le bus): actif si niveau =O signal à trois états. Valide l'échange pour, les données de rangs supérieurs. w Bus low data stroben (échantillonnage inférieur de données sur le bus): actif si niveau = O signal à trois états. * Valide l'échange pour les données de rangs inférieurs. Acceptation du transfert de données de rangs inférieurs sur le bus: actif si niveau = O Signal à trois états. Délivré par le module qui se reconnaît dans un arbitrage et accepte le trans- fert. BBERR Bus erreur: actif si niveau = O collec- teur ouvert. Actif si un module ou une mémoire détecte une erreur non corrigée Le cycle en cours doit être avorté. Tous ces signaux interviennent dans les bus connus dans l'état de la technique. Troisième ligne du bus (référence 19). (Signaux d'arbitrage). BNA Désignation d'un nouvel arbitre du bus. Collecteur ouvert, actif si niveau = 0. BM) à BM 3 Désignation du numéro encodé du module maître du bus Collecteur ouvert. BM 4 Validation de B Ml à BM 3 actif si niveau = O Collecteur ouvert. Si BM 4 = O les données BMll à BM 3 sont validées. BREQ Requête d'accès au bus actif si ni- veau = O Collecteur ouvert Demande d'accès au bus commun. BAP Bus arbitrage possible actif si ni- veau = 1 Collecteur ouvert. Tous ces signaux sont décrits dans la demande de bre- vet précitée. Quatrième ligne du bus (référence 20). (signaux de contrôle du système). BRZT Retour d'alimentation électrique, ou mise sous tension, actif si niveau = O Durée supérieure à 100 ms. BHALT Bus halte: actif si niveau = 0 Collec- teur ouvert Indique qu'un ou plusieurs modules sont dans l'état d'arrêt. BALARME Bus alarme: actif si niveau = O Col- lecteur ouvert Indique un état alarme sur un ou plusieurs modules. BMA Signal de marche-arrêt. BCS Coupure d'alimentation électrique ac- tif si niveau = 0 Collecteur ouvert. BTST Interruption de test actif si ni- veau = O Collecteur ouvert Interrup- tion du système Lance en test tous les modules. Les signaux BUS HALT, BUS ALARME, BTST sont mis en oeuvre dans le procédé et le dispositif de l'invention, les autres sont connus dans l'état de la technique. Cinquième ligne du bus (référence 21). (Signaux de synchronisation des modules et signaux d'interruptions). BAPPELî Interruption actif si niveau = O col- lecteur ouvert. Interruption globale Alpel d'un module de traitement vers les autres modules de traitement. Mémorisé au niveau des récepteurs des mo- dules. BAPPEL 2 Interruption Actif si niveau = O Col- lecteur ouvert. Interruption globale en fin de travail, lancée par un-module vers un autre module de traitement Mémorisé au niveau de l'émetteur du module qui lance ce signal, dans une bascule locale de ce module, non représentée sur les figures. BMASQ Masquage global des signaux BAPPEL 2 - actif si niveau = 0 Collecteur ouvert. BRTAS Remise à zéro des bascules locales. Actif si niveau = 0 Collecteur ouvert. Tous ces signaux sont mis en oeuvre dans le procédé et le dispositif de l'invention. Sixième ligne de bus (référence 21). (Signaux de protection: commutation de mémoire, vali- dation de remise sous tension,). BCLM Commutation de la mémoire commune, sur une mémoire dupliquée. BPM Protection de mémoire. Inhibe l'écriture dans le cas o la mé- moire commune est protégée des coupures d'alimentation électrique. BVC Validation de commande Confirme l'état des signaux BRZT et BCS. BVP Validation de la parité Signal à trois états. Ce signal est actif si une parité accom- pagne les données. BPO, B Pl, Ces signaux indiquent les parités des in- BP 2, BP 3 formations d'adressage multiplexées avec les données. Les signaux BCLM, BVC, BVP sont mis en oeuvre dans le procédé de l'invention Les autres signaux existent dans les bus connus dans l'état de la technique. Le procédé et le dispositif qui viennent d'être décrits permettent bien d'atteindre les buts men- tionnés plus haut: l'introduction des données sur le bus est effectuée de manière synchrone avec l'introduc- tion des adresses, tandis que le fonctionnement global du système peut être asynchrone L'arbitrage des requê- tes d'accès des différents modules au bus se fait direc- tement sur les lignes d'adresses et pendant la phase d'échange des données De plus, le dispositif qui vient d'être décrit permet de gérer les interruptions directe- ment à partir du bus, ce qui est impossible avec les dispositifs d'échange existants En fait, dans les dis- positifs existants, il existe-des lignes d'interruption entre les différents modules; dans le dispositif de g l'invention des lignes de gestions spécialisées permet- tent, grâce à des procédures de masquage, d'effectuer une gestion globale des interruptions Comme indiqué plus haut, une ligne du bus permet, grâce au signal BRTAS, une libération des ressources sur tous les modu- les Enfin, les lignes du bus qui interviennent dans le dispositif ne sont par regroupées selon des critères de fonctionnalité mais elles sont réparties en fonction de leur sensibilité au bruit, ce qui permet d'obtenir des terminaisons de lignes beaucoup moins onéreuses Le bus qui intervient dans le dispositif est un bus à haute disponibilité et présente des performances élevées. REVENDICATIONS 1 Procédé d'échange de données entre des mo- dules de traitement et au moins une mémoire commune, dans un système de traitement de données, caractérisé en ce qu'il consiste à multiplexer, sur un bus commun de liaison entre ces modules et la mémoire commune, au moins un ensemble d'adresses (BAO à BA 31) et au moins un ensemble de données (BDO à BD 31) correspondant à ces adresses, de sorte que l'ensemble de données soit trans- mis après l'ensemble d'adresses, de manière synchrone. 2 Procédé selon la revendication 1, caracté- risé en ce qu'il consiste en outre à multiplexer sur le bus, d'une part des demandes d'arbitrage de requêtes d'accès au bus (RO à R 7) provenant d'ensembles d'arbi- trage qui correspondent respectivement aux modules de traitement et qui sont reliés au bus et, d'autre part les ensembles d'adresses (BAO à BA 31) et de données (BDO à BD 31) de sorte que les demandes d'arbotrage soient transmises sur le bus, après l'ensemble de données. 3 Procédé selon la revendication 2, caracté- risé en ce qu'il consiste en outre-à transmettre sur le bus, des signaux de contrôle (BRZT, BUS HALT, BUS ALARME, BTST) des modules du système. 4 Procédé selon la revendication 3, caracté- risé en ce que les signaux de contr 8 le des modules du système comprennent des signaux (BRZT) d'indication de remise sous tension après interruption de l'alimentation électrique des modules, (B HALT) d'indication d'arrêt d'un ou plusieurs modules, (B ALARME) d'indication d'alarme due à un défaut de fonctionnement d'un ou plu- sieurs modules, (BTST) d'interruption de tous les modu- les pour des tests. Procédé selon la revendication 4, caracté- risé en ce qu'il consiste en outre à synchroniser les différents modules par des signaux d'interruption trans- mis sur le bus - 6 Procédé selon la revendication 5, caracté- risé en ce que les signaux d'interruption comprennent un signal (B APPE Ll) d'interruption globale du système, ce signal étant fourni par un module et transmis à tous les autres pour être mémorisé dans un récepteur de chacun de ces modules, un signal (B APPEL 2) d'interruption globale en fin de tâche effectuée par le système, ce signal étant mémorisé dans un émetteur de l'un des modules, un signal (BMASQ) fourni par un module pour masquer des signaux d'interruption fournis par les autres modules, un signal (BRTAS) de remise à zéro de bascules locales dans chaque module pour indiquer que la mémoire commune n'est pas disponible. 7 Procédé selon la revendication 6, caragté- risé en ce qu'il consiste en outre à transmettre sur le bus, un signal (BCLM) de commutation de la mémoire com- mune sur une mémoire dupliquée de celle-ci, un signal (WC) de validation des signaux(-C 9 et B Rz T) d'indication de coupure et de-r-emise sous tension après interruption de l'alim entation électrique des modules,(BVP) de valida- t&on de parité des données transmises sur le bus. 8 Dispositif d'échange de données entre des modules de traitement ( 1, 2) et au moins une mémoire commune ( 7) dans un système de traitement de données, ce dispositif comprenant un bus commun à ces modules et à cette mémoire, et pour chaque module, un ensemble d'ar- bitrage ( 8) des requêtes d'accès au bus, émises par cha- que module, caractérisé par le fait qu'il comprend en outre pour chaque module, des moyens de multiplexage ( 12) reliés à ce module et au bus pour multiplexer les adresses (BAO à BA 31) et les données (BD O à BD 31) à écrire ou à lire en mémoire commune ( 7), et un généra- teur de base de temps ( 15) relié à l'ensemble d'arbitra- ge ( 8) correspondant et aux moyens demultiplexage ( 12), ce générateur de base de temps et ces moyens de multi- plexage étant constitués de manière qu'un ensemble de données (BDO à BD 31) soit transmis sur le bus après un ensemble d'adresses nière synchrone. 9 Dispositif selon la revendication 8, ca- * ractérisé en ce que le générateur ( 15) de base de temps et les moyens de multiplexage ( 12), sont en outre cons- titués pour multiplexer sur le bus, d'une part des de- mandes d'arbitrage de requêtes d'accès (RO à R 7) au bus, provenant des ensembles d'arbitrage, et d'autre part, chaque ensemble de données (BDO à BD 31), de sorte que ces demandes d'arbitrage soient transmises sur le bus après chaque ensemble de données de manière synchrone. Dispositif selon la revendication 9, ca- ractérisé en ce qu'il comprend en outre des moyens ( 23) de contrôle du système, reliés au bus pour transmettre des signaux de contr 8 le des modules. 11 Dispositif selon la revendication 10, ca- ractérisé en ce qu'il comprend en outre des moyens de synchronisation ( 24) reliés au bus, pour synchroniser les modules par transmission de signaux d'interruption et de masquage sur le bus. 12 Dispositif selon la revendication 11, ca- ractérisé en ce qu'il comprend en outre des moyens de protection ( 25) reliés au bus pour transmettre un signal (BCLM) de-commutation de la mémoire commune ( 7) avec une mémoire dupliquée ( 26), pour transmettre des signaux (BVC) de validation de signaux d'indication (BRZT) de remise sous tension des modules après une interruption de l'alimentation électrique de ceux-ci, et pour valider des données circulant sur le bus et accompagnées d'in- formations de parité.