Brevet FR2521322A1 — publié le 19830812

" Circuit de traitement de signaux numériques notamment un circuit travaillant à vitesse faible ". La présente invention concerne un circuit de trai- tement de signaux numériques et notamment un circuit de traitement de signaux numériques travaillant à vitesse faible. Dans un circuit de traitement de signaux numéri- ques, existant, en particulier dans un circuit addition- neur numérique qui additionne au moins deux signaux numériques d'entrée, on utilise un système d'addition- neur complet dit à report rapide Ce type de système d'additionneur convient pour le traitement de signaux numériques comportant un faible nombre de bits et tra- vaillant à une vitesse de cadence de fréquence élevée, car ce type de système d'additionneur a une très grande vitesse de fonctionnement ma 4 S ne peut s'appliquer à un circuit de traitement d un signal numérique comportant un grand nombre de bits comme par exemple un signal numé- rique à 8 bitscar le nombre des éléments du circuit augmente de façon exponentielle en fonction-du nombre de bits Un autre type de système d'additionneur est un système d'additionneur complet à report à ondulation dans lequel un ensemble d'additionneurs complets conve- nant chacun pour le traitement diun nombre relativement faible de bits travaillent séquentiellement dans le temps. C'est pourquoi dans ce type de système additionneur, chaque additionneur complet doit travailler à une vitesse relativement rapide si la fréquence de la cadence est élevée Ainsi, les éléments du circuit ou la logique de base constituant chaque additionneur complet doivent être des éléments logiques susceptibles de travailler à vites- se élevée comme par exemple des éléments de logique transistor-transistor (encore appelés logiques TTL) ou des éléments de logique à couplage d'émetteur (encore appelés ECL); or, de tels éléments ne conviennent pas pour augmenter la densité d'intégration ou pour diminuer la consommation électrique De plus, un élément logique tel qu un semi-conducteur métaloxyde, complémentaire (semi-conducteur CMOS) est un élément logique travaillant à vitesse relativement faible mais qui permettrait d'augmenter la densité d'intégration et de diminuer la consommation ne peut pas non plus s'utiliser. Récemment, on a proposé de réaliser le circuit de traitement de signaux d'un codeur de signal couleur sous forme numérique Dans un tel codeur numérique, la fré- quence d'échantillonnage c'est-à-dire la fréquence de cadence est choisie très élevée par exemple égale à 3 fsc ou 4 fsc (fsc est la fréquence de la sous-porteuse) pour augmenter le pouvoir de résolution du signal vidéo et diminuer les distorsions aléatoires; le nombre de bits doit être suffisamment important pour donner le dégradé approprié à l'image Or, la grande partie du codeur numérique couleur est formée d'additionneurs numériques par exemple d'un circuit à matrice, d'un circuit mélan- geur Y/C etc C'est pourquoi dans le codeur numérique couleur, il est très difficile d'utiliser le système additionneur du type ci-dessus. La présente invention a pour but de créer un cir- cuit de traitement de signaux numériques remédiant aux inconvénients des systèmes connus, donnant un circuit additionneur numérique à vitesse de traitement relative- ment faible, utilisable comme codeur couleur numérique générant un signal vidéo couleur, composé, sous forme numérique, et qui puisse utiliser un composant logique tel qu'un semi-conducteur métal-oxyde, complémentaire (CMOS) permettant d'augmenter la densité d'intégration 4 et de diminuer la consommation. A cet effet, l'invention concerne un circuit com- portant au moins un premier et un second moyens de retard qui reçoivent deux signaux numériques donnant des signaux numériques à bits retardés et les signaux de sortie du premier et du second moyens de retard sont appliqués aux circuits additionneurs Les signaux de sortie des cir- cuits additionneurs sont appliqués à un troisième moyen de retard pour être transformés en un signal numérique sous la forme de bits linéaires. La présente invention sera décrite plus en détail à l'aide des dessins annexés, dans lesquels: les figures l A et l B sont-des schémas-blocs ser- vant à expliquer la structure d'un circuit de retard et d'un circuit de retard inverse selon l'invention. la figure 2 est un schéma-bloc d'un circuit additionneur numérique fondamental comportant un circuit de retard et un circuit de retard inverse selon l'inven- tion. la figure 3 est un schéma-bloc d'un exemple de l invention. les figures 4 A-4 C sont des chronogrammes servant à expliquer le fonctionnement de l'exemple de la figure 3. la figure 5 est un schéma-bloc d'un exemple d'une partie de la figure 3. la figure 6 est un schéma-bloc d'un autre mode de réalisation de l'invention. la figure 7 est une représentation vectorielle des trois signaux de différence de couleurs. les figures 8 A-8 C sont des chronogrammes respec- tifs servant à expliquer le fonctionnement de l'invention. les figures 9 A et 9 B sont des schémas-blocs res- pectifs servant à expliquer un autre mode de réalisation de circuits de retard selon l'invention. DESCRIPTION DE DIFFERENTS MODES DE REALISATION PREFEREN- TIELS: La présente invention sera décrite à l'aide des dessins, toutefois avant de décrire un circuit de traite- ment de signaux numériques selon l'invention, on décrira d'abord un moyen ou circuit de retard selon l'invention. Le moyen de retard pris dans le cadre de l'invention est destiné à retarder les bits formant un mot de façon que les bits d'ordre supérieur reçoivent le retard le plus important Si l'on examine un mot formé de 8 bits et que l'on additionne un bit au cours d'une période de cadence ou intervalle, on utilise les circuits de retard selon les figures 1 A et l B pour effectuer ce traitement. On représente le bittle moins significatif (lSB) par A 0, les bits audelà du bit LSB par B 0, C 0, Do, Eo 0, FO G O et H O (ce dernier constitue le bit le plus signi- ficatif(MSB)); un intervalle de cadence est désigné par d Ces bits reçoivent respectivement des retards qui diminuent en partant de H O Jusqu'aux bits d'ordre infé- rieur, séquentiellement selon 7 d, 6 d, 5 d, 4 d, 3 d, 2 d, d et O pour être fournis aux différentes sorties Ces bits qui apparaissent sur les sorties sont représentés par AO, B 1, C 2, D 3, E 4 F 5 G 6 et H 7 respectifs La figure l B montre un autre circuit de retard opposé au circuit de retard ci-dessus selon la figure l A et dont les bits d'ordre inférieur reçoivent séquentiellement un plus grand retard et ainsi les retards appliqués aux différents bits se suppriment Lorsque les entrées reçoivent 8 bits AO, B 1, C 2 H 7, ce circuit de retard donne sur ses sorties 8 bits A 7 H 7 constituant le mot d'origine. Pour le circuit de retard qui retarde chaque bit d'un retard prédéterminé, on peut utiliser un registre à décalage ou une mémoire vive (RAM). La figure 2 montre un exemple de circuit de base d un circuit additionneur ayant les circuits de retard ci-dessus et dans lequel un mot est formé de 4 bits (cet exemple est choisi dans un but de simplification) . Selon la figure 2, les références numériques 1 et 2 dési- grfent des circuits de retard,chacun travaillant de façon que le bit d'ordre supérieur reçoive respectivement un retard plus grand comme cela est représenté à la figure l A; la référence 3 désigne un circuit de retard qui fonctionne de façon inverse c'est-à-dire de façon que le bit d'ordre inférieur reçoive le retard le plus grand (comme représenté à la figure 1 B) Les données A O Do et A' D'0 formées chacune de 4 bits sont respec- tivement appliquées aux circuits de retard 1 et 2 qui les retardent alors de 3 d, 2 d, d et 0, puis les appli- quent aux sorties Chacune des données d'entrée se pré- sente sous la forme de mots successifs, chaque mot étant formé de 4 bits en parallèle Si l'on examine simplement un mot, les bits LSB A O et A'( qui constituent chacun le premier bit de sortie, sont appliqués à un demi-addi- tionneur 4 La sortie et le report de ce demi-addition- neur 4 sont appliqués respectivement aux circuits de verrouillage 5 et 6 pour y être bloqués Les circuits de verrouillage 5 et 6 et les circuits de verrouillage ul- térieurs sont destinés à travailler à une cadence dont la fréquence est égale à la vitesse de transmission des données Le signal de sortie du circuit de verrouillage est appliqué au circuit de retard 3 qui fonctionne de façon que le bit le plus faible reçoive le plus grand retard comme cela est indiqué à la figure 1 B Les circuits de retard 1, 2, 3 travaillent à la vitesse d'une cadence d'entraînement dont la fréquence est la même que la vitesse de transmission des données. Les sorties B 1 et B'0 des circuits de retard 1 et 2 252 1 322 et le report CA du circuit de verrouillage 6 sont appli- qués à un additionneur complet 7 La sortie et le report de l'additionneur complet 7 sont appliqués respective- ment aux circuits de verrouillage 8 et 9 Puis, la sortie du circuit de verrouillage 8 est appliquée au circuit de retard 3 et le report CB du circuit de verrouillage 9 est appliqué à l'additionneur complet 10 Suivant la même chronologie que celle mentionnée directement ci-dessus, lladditionneur complet 10 reçoit les bits C 2 et C'2 des circuits de retard 1 et 2 et sa sortie et son report sont respectivement appliqués aux circuits de verrouillage Il et 12 La sortie du circuit de verrouillage Il est appli- quée au circuit de retard 3 et le report Cc du circuit de verrouillage 10 est appliqué à l'additionneur complet 13. Comme cet additionneur complet 13 reçoit les bits D 3 et D' des circuits de retard 1 et 2 suivant le même ordre que le report Cc, sa sortie est appliquée au circuit de retard 3 par l'intermédiaire d'un circuit de verrouillage 14 Quatre bits A 3 D 3 sont fournis aux sorties du circuit deretard 3 provenant des additions des bits A O D et A, D'l De cette façon, il suffit que chacun du demi-additionneur 4 et des additionneurs complets 7, , 13 effectue son addition dans l'intervalle d'une cadence à la vitesse des données C'est pourquoi même si la vitesse des données d'arrivée est égale à 4 fsc (fsc étant la fréquence de la sous-porteuse couleur), aussi élevée qu'un signal de chroninance, les additionneurs ci-dessus peuvent être réalisés sous la forme d'un cir- cuit intégré à semi-conducteurs de type métal-oxyde -MOSIC). Un mode de réalisation d'un circuit de traitement de signal numérique selon la présente invention sera décrit ci-après à l'aide des dessins en particulier de la figure 3 Selon la figure 3,les référencesnumériques 15, 16, 17 désignent respectivement les bornes d'entrée auxquelles sont appliqués le signal R (rouge), le signal G (vert) et le signal B (bleu), suivant une vitesse de transmission de données égale à 4 fsc; chaque mot est formé de 8 bits Ces signaux sont appliqués respective- ment par l'intermédiaire de circuits de retard 18, 19 et aux circuits formant des matrices 23, 24, 25 Dans ces conditions, chacun des signaux R, G et B est généré par un élément de prise d'image ou capteur d'image tel queun dispositif à couplage de charge (CCD) ou autre et il subit une correction de gamma ( non-linéarité de la caractéristique, le circuit de cor- rection Y ne peut être branché entre n'importe lequel des circuits de retard 18, 19, 20 et un circuit de retard 21, ce dernier fonctionnant de façon opposée aux circuits de retard 18, 19, et 20 Sur la borne de sortie 22 du cir- cuit de retard 21, on obtient un signal vidéo couleur, composé numérique. Les circuits en matrice 23, 24, 25 génèrent respec- tivement un signal Y (luminance) et deux signaux I et Q (signaux de différence de couleur) De façon générale, les circuits en matrice 23, 24, 25 effectuent les calculs sur la base du mot d'ordre i comme suit yi = 0, 30 Ri + 0,11 Bl + 0,59 G 1 Ii = 0,60 Ri 0,32 Bl 0,28 Ci QI = 0,21 R 1 + 0, 31 Bl 0,52 Gi Ces calculs sont généralement effectués à l'aide d'une mémoire morte ROM qui utilise une table de mise à jour. Mais comme les équations ci-dessus sont des équations approchées, la pondération est rendue possible par un procédé d'addition Par exemple, l'équation ci-dessus qui concerne le signal Y peut se traiter de façon approchée par l'équation suivante: y 6 ( 20 Ri + 7 Bl + 38 C = l( 16 + 4) R 1 + ( 8 1) Bl + ( 32 + 4 + 2) G Dans cette équation, le calcul du terme ( 16 + 4)R 1 peut se faire à l'aide d'une réalisation de circuit telle que celle de la figure 5; le multipli- cateur 34 qui effectue une multiplication par 2-2 et le multiplicateur 35 qui effectue une multiplication par 2-4 sont utilisés et fournissent des signaux qui sont appli- qués à l'additionneur 36 Cet additionneur 36 effectue une opération d'addition dans chaque intervalle de caden- ce pour un bit comme les circuits additionneurs de la figure 2 Les autres circuits en matrice 24 et 25 sont destinés à travailler de la même manière et chacun de leurs signaux de sortie est tel que le retard qui lui est communiqué soit d'autant plus grand que l'ordre du bit dont le mot est élevé. Le signal Y, le signal I et le signal Q fournis par les circuits en matrice 23, 24, 25 sont appliqués respectivement à un circuit de retard 27 et à des fil- tres passe-bas 28 et 29 Les filtres passe -bas 28 et 29 sont tous deux des filtres numériques qui suppriment la bande du signal I jusqu'à 1,5 M Hz et celle du signal Q jusqu'à 0,5 M Hz Le circuit de retard 27 donne un retard égal à celui appliqué à chacun des signaux I et Q par les filtres passe-bas 28 et 29 et permet d'adapter les phases Les filtres passe-bas ou filtres numériques 28 et 29 sont formés de façon que les signaux de sortie des circuits de retard 19 et 20, l'entrée et la sortie des circuits de retard et les signaux d'un étage respectif soient pondérés d'une quantité prédéterminée et soient additionnés, par exemple selon une réponse à l'impulsion finie (FIR) Les structures de circuits qui permettent les pondérations ci-dessus sont analogues à celles du circuit en matrice. Le signal Y du circuit de retard 27 et le signal I ainsi que le signal Q des filtres passe-bas 28 et 29 sont respectivement appliqués à un circuit de modulation et de mélange Y/C 30; dans ce circuit, le signal I et le signal Q sont modulés de façon numérique, puis les signaux de différence de couleur, modulés, donnent le signal Y Dans la modulation numérique, l'un des deux signaux I et Q avec une vitesse de données égale à 4 fsc est choisi alternativement et les polarités sont modi- fiées à la vitesse de l/2 fsc En d'autres termes, le signal I et le signal Q sont convertis de façon que 4 mots 1, Q, -I et -Q soient séquentiellement contenus dans chaque cycle de l/fsc Dans ces conditions comme 8 bits d'un mot sont retardés séquentiellement dans le temps au passage dans les circuits de retard 18, 19, 20, lors de la modulation numérique, le temps choisi du signal I et du signal Q est retardé pour chaque bit et la phase à laquelle la polarité change est également retardée. Les figures 4 A-4 C montrent les signaux de diffé- rence de couleur à savoir le signal I et le signal Q modulés chacun de façon numérique. La figure 4 A montre les bits LSB; la figure 4 B les bits supérieurs aux bits LSB et la figure 4 C les bits toujours supérieurs aux bits précédents selon la figure 4 B Bien que cela ne soit pas représenté, à 5 bits supérieurs aux bits ci-dessus, chaque phase à laquelle la polarité des bits change, reçoit un retard plus grand d'un bit pour chacun des bits supérieurs Les 8 bits retardés d'un mot chacun et qui sont représentés par des lignes droites aux figures 4 A-4 C constituent un mot du signal I et du signal Q Le mélangeur Y/C du circuit de modulation et de mélange Y/C 30 pour additionner le signal Y aux signaux de différence de couleur à modula- tion numérique est réalisé comme les circuits addition- neurs représentés à la figure 2 La sortie du circuit de modulation et de mélange Y/C 30 est appliquée au circuit de retard opposé 21 et ainsi la borne de sortie 22 four- nit 8 bits en parallèle correspondant à un mot. Le mode de réalisation de l'invention décrit ci- dessus prévoit une modulation numérique à 4 fsc; un autre mode de réalisation de l'invention sera décrit ci-après à l'aide de la figure 6; contrairement au mode de réali- sation précédent, ce second mode de réalisation s'appli- que à un codeur couleur numérique permettant une modula- tion numérique à 3 fsc. Selon la figure 6, les références 15, 16, 17 dési- gnent les bornes d'entrée qui reçoivent respectivement le signal R, le signal G et le signal B, chacun a une vitesse de transmission de données de 3 fsc Un circuit en matrice 23 génère le signal Y et les autres circuits en matrice 24, 25, 26 génèrent des signaux de différence de couleur à savoir le signal U, le signal V et le signal W à la vitesse des données fsc En général, ces trois signaux de différence de couleur s'obtiennent par les équations suivantes Ui = 0,15 Ri + 0,44 Bl 0,29 Ci Vi 0,46 Ri 0,13 Bl + 0,59 Gi Wi = 0,60 R 1 0,31 Bl 0,29 G. Comme pour le mode de réalisation précédent, cha- cun des coefficients des équations ci-dessus peut être approché par un coefficient divisé par un nombre entier. En conséquence, les calculs des équations ci-dessus peu- vent se faire par la combinaison d'un circuit-diviseur par 2 à la puissance 2 et d'un circuit-additionneur à la puissance 2 comme pour le mode de réalisation de la figu- re 5 Le signal U, le signal V et le signal W qui ont chacun une vitesse de transmission de données égale à fsc sont fournis par ces circuits en matrice 24, 25, 26 pour être additionnés, mélangés ou pour effectuer la synthèse dans un circuit-mélangeur ou additionneur 31 de façon à être transformés en un signal de différence de couleur, séquentiel à 3 fsc La sortie du circuit-addition- neur 31 est supprimée Jusqu'à la bande de 0,5 M Hz par un filtre passebas 32, puis est appliquée en même temps que le signal Y fourni par le circuit de retard 27 à un circuit de modulation et de mélange Y/C, 33 Comme le montre le diagramme vectoriel de la figure 7, les signaux de différence de couleur modulés par trois phases tour- nent à la fréquence fsc et dans l'ordre suivant: signal U, signal V et signal W Comme représenté à la figure 8 A, par comparaison avec les bits LSB des signaux de diffé- rence de couleur, modulés, les bits (figure 8 B) supé- rieurs aux bits LSB et les bits (figure 8 C) qui sont encore supérieurs aux bits élevés précédents sont retar- dés séquentiellement en phase pour chaque bit; quoique non représenté, les bits MSB sont également retardés séquentiellement en phase un bit chacun. Les bits reliés par les lignes droites selon les figures SA-8 C forment un mot Puis, le signal de sortie du circuit de modulation et de mélange Y/C 33 est fourni par un circuit de retard opposé 21 à la borne de sortie 22. Dans les modes de réalisation ci-dessus comme cela est par exemple représenté aux figures l A, 1 B et à la figure 2, les bits respectifs sont retardés d'un retard différent c'est-à-dire que les bits supérieurs aux bits MSB sont retardés d'un intervalle de cadence et les bits supérieurs aux bits élevés qui précédent immédiatement sont retardés de deux intervalles de caden- ce etc, puis les signaux sont traités En plus des modes de réalisation précédents, on peut estimer que les dif- férents retards sont appliqués à chaque deux bits et le traitement de signaux se fait ultérieurement Cet exemple sera décrit à l'aide des figures 9 A et 9 B Les figures 9 A et 98 correspondent respectivement aux figures l A et LB dans lesquelles les données fournies sous la forme de mots successifs, chaque mot étant constitué de 8 bits à savoir A Ho, sont retardées pour chaque bit par exemple d'un retard de valeurs différentes Comme moyens de retard (ou de temporisation) ou comme circuits desti- nés à cet effet, on peut combiner les circuits de retard représentés aux figures 9 A et 9 B Selon la figure 9 A, ni le bit LSB, A, ni le bit Bo qui est immédiatement supérieur au bit LSB A O ne sont retardés; par contre les bits supérieurs C 0 et Do sont retardés d'un inter- valle de cadence D; les bits Eo et F sont retardés d'un intervalle de 2 D et les bits E O et HF sont retardés d'un intervalle de 3 D; les bits ainsi traités s'obtiennent à la sortie des circuits de retard respectifs Les bits recueillis à la sortie sont référencés AO,Bo, C 1, Di, E 2, F 2, G 3 et H respectifs La figure 9 B montre le cir- cuit de retard permettant de supprimer les retards appli- qués aux bits respectifs A O H 3 comme cela a été décrit ci-dessus Lorsque ces bits sont appliqués à l'en- trée à 8 bits, A 0, B 0, C 3, H 3, le circuit de retard donne en sortie 8 bits A 3, B 3 G 3, H 3 Les 8 bits A 3 H 3 ainsi obtenus constituent à eux un mot Si ce circuit de retard est appliqué à un circuit-additionneur numérique selon l'invention, chacun des circuits-addi- tionneurs doit effectuer l'addition de deux bits dans un intervalle de cadence mais on a l'avantage de pouvoir réduire le retard global. En outre bien que cela ne soit pas représenté, il est possible de séparer les données numériques de 8 bits en des données de 4 bits, chaque donnée de 4 bits étant retardée d'un retard différent avant d'être traitée. Il découle de la description des modes de réalisa- tion précédents selon l'invention que comme la donnée 252132 À est modulée sous forme numérique pour retarder les bits d'un mot d un ou plusieurs bits, il suffit d'effectuer le calcul des bits comme par exemple l'addition ou analo- gue dans l'intervalle d'un ou de deux retards de bits, ce qui permet d'abaisser la vitesse de traitement du cir- cuit de calcul De la sorte, même si l'on traite des données ayant une vitesse de transmission élevée telle que 4 fsc, il est possible d'utiliser des éléments logi- ques à forte densité d'intégration et à faible consomma- tion comme des éléments CMOS. En outre comme le traitement entre les circuits de retard et le circuit de retard opposé se fait à faible vitesse comme décrit ci-dessus, si les circuits de retard et le circuit de retard opposé sont branchés de façon analogue entre les entrées des circuits en matrice et la sortie du circuit de mélange Y/C, on a l'avantage que les-parties des éléments de circuit travaillant à faible vitesse puissent être augmentées. R E V E ND I CA T I O N S 1 ) Circuit de traitement de signaux numériques pour traiter au moins deux signaux numériques (R, G, B), circuit caractérisé en ce qu'il se compose d'une premiere entrée'( 15) recevant un premier signal numérique (R) for- mé de M bits en parallèle par intervalle de cadence, M étant un nombre positif entier, une seconde borne d'en- trée ( 16) qui reçoit un second signal numérique (B) for- mé de N bits par cadence, N étant un nombre positif en- tier qui peut être égal à M, un premier moyen de retard ( 1, 18) pour retarder le premier signal numérique (R) de façon qu'au moins le retard appliqué au bit le plus signi- ficatif (MSB) du premier signal numérique soit supérieur à celui appliqué au bit le moins significatif (LSB) du premier signal numérique (R) pour m intervalles de caden- ce, m étant un nombre positif entier, un second moyen de retard ( 2, 19) pour retarder le second signal numérique (B) de façon qu'au moins le retard appliqué au bit (MSB) du second signal numérique (G) soit supérieur à celui appliqué au bit (LSB) du second signal numérique d'un in- tervalle de N cadences, N étant un nombre positif entier, M et un additionneur ( 4) pour additionner -m+l bits com- prenant le bit (LSB) du premier signal numérique (R) et N bits comprenant le bit (LSB) du second signal n+ 1 numérique (G) et pour générer des bits de sortie et un bit de report, le retard appliqué aux M bits et N m+i aux n+l bits par le premier et le second moyens de retard étant le même, et L additionneurs complets ( 7, , 13), L étant un nombre positif entier, chacun des additionneurs complets additionnant les bits du premier et du second signal numérique et un bit de report pour générer des bits de sortie et un bit de report appliqués à l'additionneur complet suivant, le retard appliqué aux bits par le premier et le second moyens de retards étant le même et l'un des additionneurs complets générant un bit (MSB) de sortie et au moins les bits de sortie, et un troisième moyen de retard ( 3, 21) pour retarder les bits de sortie de l'additionneur ( 4) et de l'addition- neur complet ( 7, 10, 13) de façon que les bits de sortie du troisième moyen de retard ( 3, 31) se trouvent dans le même intervalle de cadence d'origine. 2 ) Circuit de traitement de signaux numériques selon la revendication 1, caractérisé en ce que le pre- mier moyen de retard ( 1) retarde chaque bit du premier signal numérique de façon que le retard appliqué à tout bit soit supérieur à celui appliqué au bit inférieur adjacents d'un intervalle de cadence et le second moyen de retard ( 2) retarde chaque bit du second signal numé- rique de façon que le retard appliqué à tout bit soit supérieur à celui appliqué au bit adjacent Inférieur d'un intervalle de cadence, m étant égal à M 1 et n égal à N 1. 3 ) Circuit de traitement de signaux numériques selon la revendication 1, caractérisé en ce qu'il com- porte en outre d'autres circuits de traitement avec des circuits-additionneurs numériques, des circuits de ver- rouillage ( 5, 6, 8, 9, 11, 12, 14) et des sélecteurs entre les additionneurs, les additionneurs complets et le troisième moyen de retard ou entre le premier et le second moyens de retard et l'additionneur ainsi que l'additionneur complet. 4 ) Circuit de traitement de signaux numériques selon la revendication 3, caractérisé en ce que le pre- mier et le second signal numérique (R, B) sont deux signaux de couleur primaire, numériques et le circuit comporte en outre une troisième borne ( 17) qui reçoit un autre signal de couleur primaire (G), numérique, retardé par un quatrième moyen de retard ( 20) et qui est traité avec les deux signaux de couleur primaire, numé- riques par l'additionneur, l'additionneur complet et les autres circuits de traitement ( 23, 24, 25, 27, 28, 29, ), la sortie ( 22) du troisième moyen de retard ( 21) étant un signal vidéo couleur, composé, numérique. ) Codeur couleur, numérique pour générer un signal vidéo couleur, composé, numérique à partir de trois signaux de couleur primaire, numériques,codeur caractérisé en ce qu'il se compose d'une première, d'une seconde, d'une troisième bornesd'entrée ( 15, 16, 17) re- cevant trois signaux de couleur primaire (R, G, B) formés de M bits parallèles par l'intervalle de cadence, M étant un nombre positif entier, un premier, un second et un troisième moyens de retard ( 18, 19, 20) reliés respec- tivement à la première, à la seconde et à la troisième bornes d'entrie ( 15, 16, 17) de chacun des moyens de retard retardant chacun des trois signaux de couleur pri- maire, numériques de façon qu'au moins le retard appliqué au bit le plus significatif (MSB) des trois signaux'-de couleur primaire, numériques soit supérieur au retard appliqué au but le moins significatif (LSB) de m inter- valles de cadence, m étant un nombre positif entier, un premier circuit en matrice ( 24, 25) recevant les signaux de sortie des trois moyens de retard ( 18, 19, 20) pour générer les signaux de différence de couleur, numériques ( 1, Q), un filtre numérique ( 28, 29) pour supprimer la largeur Ve bande des signaux de différence de couleur numériques, un modulateur ( 30) pour moduler une sous- porteuse couleur numérique par les signaux de différence de couleur, numériques (I, Q), un second circuit en matrice ( 23) qui reçoit les signaux de sortie du premier, du second et du troisième moyens de retard pour générer un signal de luminance, numérique (Y), un mélangeur ( 30) pour mélanger le signal de luminance (Y) et la sortie du modulateur ( 30) et un quatrième moyen de retard ( 21) pour retarder-chaque'bit du signal de sortie du mélangeur ( 30) de façon que les bits de sortie du quatrième moyen de 252132 i retard ( 21) se trouvent tous dans le même intervalle de cadence d origine. ) Codeur couleur numérique selon la revendication , caractérisé en ce que le premier et le second circuits en matrice ( 23, 24, 25) et le mélangeur ( 30) sont essen- tiellement constitués par des circuits-additionneurs. ) Codeur couleur numérique, selon la revendication , caractérisé en ce que le premier et le second circuits en matrice permettent aux signaux de sortie du premier et du second et du troisième moyens de retard ( 18, 19, ) d'être additionnés avec des coefficients différents, ces coefficients étant la valeur approchée de la somme ou de la différence de, N étant égal à O ou à un 2 n nombre positif entier. 80) Codeur couleur numérique, selon la revendication , caractérisé en ce que la fréquence de la cadence est égale à 4 fsc, fsc étant la fréquence de la sous-porteuse couleur. 9 ) Codeur couleur numérique selon la revendication 8, caractérisé en ce que les signaux de différence de couleur, numériques sont le signal (I) et le signal ( 0) donnés par les deux formules suivantes I = 0,60 R 0,32 B 0,28 G Q = 0,21 R + 0,31 B 0,52 G et le modulateur ( 30) choisit l'un des signaux (I) et (Q) en alternance à un intervalle de cadence et change la polarité pour chaque second intervalle de cadence. ) Codeur couleur numérique selon la revendication , caractérisé en ce que la fréquence de la cadence est égale à 3 fsc, fsc étant la fréquence de la sous-porteur couleur. 11 ) Codeur couleur numérique selon la revendication , caractérisé en ce que les signaux de différence de couleur, numériques sont des signaux (U), (V), (W) don- nés respectivement par les formules suivantes: U =-0,15 R + 0,44 B 0,29 G *V =-0,4 & R 0,13 B + 0,59 G W = 0,60 R 0,31 B 0,29 G