Brevet FR2516310A1 — publié le 19830513

La présente invention a pour objet un procédé de fabrication d'un inverseur CMOS empilé. Elle s'applique notamment dans le domaine de fabrication de circuits intégrés. Les inverseurs CMOS sont généralement constitués d'un transistor MOS à canal P et d'un transistor MOS à canal N branchés en série. La liaison électrique entre ces deux transistors est généralement réalisée au niveau de leur drains. Afin d'obtenir une bonne intégration de ce type d'inverseur, les deux transistors MOS peuvent être empilés, c'est-à-dire disposés l'un au-dessus de l'autre. En général, lorsque les deux transistors MOS sont empilés, le transistor supérieur est le transistor MOS à canal N et le transistor inférieur est le transistor MOS à canal P. Un procédé de fabrication d'un tel inverseur CMOS a été décrit dans un article intitulé "One-gatewide CMOS inverter on laser-recrystallized polysilicon" de J.F. Gibbons et K.F. tee paru dans I.E.E.E. Electron Device Letters, vol. EDL-1 n06, Juin 1980. Ces inverseurs CMOS présentent malheureusement d'importantes capacités parasites affectant les caractéristiques électriques de ces inverseurs. Ces capacités parasites sont surtout liées au fait que la totalité du transistor supérieur se trouve au-dessus de la grille de l'inverseur. Par ailleurs, bien que réalisés sous forme intégrée, ces inverseurs CMOS présentent de très grandes dimensions. L'invention a justement pour objet un procédé de fabrication d'un inverseur CMOS empilé permettant de remédier à ces inconvénients. Le procédé selon l'invention comprend les étapes successives suivantes - recouvrement d'un substrat en silicium de type P d'une première couche de silice ; - réalisation sur la première couche de silice, dans une première couche de polysilicium de type N+, de la grille de l'inverseur - réalisation, dans le substrat en silicium de type P, du transistor MOS à canal N ; - recouvrement de la grille et de la source du tran sistor MOS à canal N d'une seconde couche de sili ce - réalisation sur la seconde couche de silice et sur le drain du transistor MOS à canal N, dans une se conde couche de polysilicium de type N-, du transis tor MOS à canal P de façon que les drains des deux transistors MOS soient directement en contact ; et, - réalisation des différents contacts et connexions électriques de l'inverseur. La réalisation d'un inverseur CMOS, formé d'un transistor MOS à canal P et d'un transistor MOS à canal N empilés dont les drains sont directement en contact permet de diminuer considérablement les capacités parasites de cet inverseur par rapport aux inverseurs de l'art antérieur. Par ailleurs, le procédé selon l'invention permet de réaliser des inverseurs CMOS à haute densité d'intégration. Il est à noter que ce procédé de fabrication est compatible notamment avec une technologie NMOS alors que les procédés de fabrication d'inverseurs CMOS empilés de l'art antérieur n'étaient compatibles avec aucune technologie. Selon un mode préféré de mise en oeuvre du procédé selon l'invention, l'étape de réalisation du transistor MOS à canal N se décompose de la façon suivante : - après avoir disposé un masque sur la région centrale de la première couche de polysilicium de type N+, attaque de la première couche de silice et de la première couche de polysilicium de type N+ ; - implantation d'ions électro-donneurs dans le subs trat en silicium de type P de façon à définir la source et le drain de ce transistor ; - recuit du substrat implanté de façon à faire diffu ser les ions électro-donneurs dans ledit substrat. Selon un autre mode préféré de mise en oeuvre du procédé de l'invention, avant de réaliser le transistor MOS à canal P dans la seconde couche de polysilicium de type N-, on recouvre d'une couche antiréfléchissante cette couche de polysilicium et ce, au-dessus de la grille de l'inverseur, et on recuit l'inverseur au moyen d'un faisceau laser balayant ledit inverseur. Selon un autre mode préféré de mise en oeuvre du procédé de l'invention, l'étape de réalisation du transistor MOS à canal P se décompose de la façon suivante : - après avoir enlevé la couche antiréfléchissante, re couvrement de la seconde couche de polysilicium de type N- et ce, au-dessus de la région centrale de la grille de l'inverseur, d'une troisième couche de si- lice ; - implantation d'ions électro-accepteurs dans la se conde couche de polysilicium de type N- de façon à définir la source et le drain de ce transistor ; - recuit de la seconde couche de polysilicium implan- tée de façon à faire diffuser les ions électro-ac cepteurs dans ladite couche de polysilicium. Selon un autre mode préféré de mise en oeuvre du procédé de l'invention, les ions électro-donneurs sont des ions de phosphore et les ions électroaccepteurs sont des ions de bore. D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnée à titre illustratif mais non limitatif, en référence aux figures annexées sur lesquelles - les figures 1 à 5 représentent schématiquement les différentes étapes du procédé de fabrication d'un inverseur CMOS, conformément à l'invention ; et, - la figure 6 représente schématiquement l'inverseur CMOS obtenu avec le procédé de fabrication selon l'invention. De façon connue, la première étape d'un procédé de fabrication de l'inverseur CMOS, formé d'un transistor MOS à canal P et d'un transistor MOS à canal N empilés, consiste à réaliser les oxydes de champ de l'inverseur selon une technologie appelée technologie LOCOS. Cette première étape consiste à recouvrir d'une couche de nitrure de silicium un susbstrat en silicium 2, par exemple de type P, dans lequel va être réalisé l'inverseur CMOS. Cette couche de nitrure de silicium est déposée uniquement sur la région#du substrat sur laquelle sera réalisée l'inverseur CMOS. Ensuite, de part et d'autre de cette couche de nitrure de silicium, on fait diffuser dans le substrat des ions électro-accepteurs tels que des ions de bore afin de définir deux régions de type P++ respectivement 4 et 6 puis, on fait croltre à partir de ces régions P++ une couche de silice 8. Après croissance de cette couche de silice, la couche de nitrure de silicium peut être enlevée, par exemple par attaque chimique. La structure obtenue est représentée sur la figure 1. Après réalisation de ces oxydes de champ, le substrat en silicium peut être dopé à l'aide d'ions électro-accepteurs tels que des ions de bore à une dose de 1015 atomes/cm2 afin d'ajuster la tension de seuil du transistor MOS à canal N qui sera réalisé ultérieurement dans-ledit substrat. Selon l'invention, l'étape suivante du pro cédé de fabrication de l'inverseur CMOS consiste à recouvrir le substrat en silicium 2 de type P d'une première couche de silice 10. Cette couche de silice 10, généralement obtenue par croissance à partir du substrat en silicium présente par exemple une épais o seur de 1000 A. Sur cette première couche de silice 10 est ensuite déposée une première couche de polysilicium 12, par exemple de 5 000 A, que l'on dope fortement au moyen d'ions électro-donneurs tels que des ions de phosphore de façon à obtenir une couche de polysilicium de type N+. Cette première couche de polysilicium 12 de type N+ correspond à la grille de l'inverseur CMOS. L'étape suivante consiste à effectuer une double oxydation de cette première couche de polysilicium 12, puis à décaper la couche d'oxyde formée de façon à adoucir les aspérités que présente la surface de cette couche de polysilicium. Après avoir disposé un masque 14 sur la région centrale de la couche de polysilicium 12 de type N+, on peut attaquer par exemple de façon chimique la première couche de silice 10 ainsi que la première couche de polysilicium 12 de type N+. La structure obtenue, suite à cette attaque chimique, est représentée sur la figure 2. Les étapes suivantes concernent la réalisation du transistor MOS à canal N. La réalisation de ce transistor est effectuée en implantant des ions électro-donneurs dans le substrat en silicium 2 de façon à définir la source et le drain de ce transistor MOS à canal N. Cette implantation peut être effectuée avec des ions de phosphore avec une energiede î2OkeV et une dos~de5.1015 atomes/cm2. Cette implantation d'ions est ensuite suivie d'une étape de recuit permettant de faire diffuser les ions implantés dans le substrat 2. La diffusion thermique des ions électro-donneurs per met d'obtenir deux régions latérales de type N+ 16 et 18 correspondant respectivement à la source et au drain du transistor MOS à canal N. Comme représentée sur la figure 3, la réalisation du transistor MOS à canal N est ensuite suivie d'une étape consistant à recouvrir d'une seconde couche de silice 20 l'ensemble de la structure. Cette couche de silice 20, présentant par exemple une épaisseur de 1300 A peut être obtenue en effectuant une oxydation du substrat 2 et de la première couche de polysilicium 12 de type N+. L'étape suivante consiste à effectuer le perçage d'un trou 22 dans la seconde couche de silice 20 afin de permettre le futur contact entre les drains des deux transistors MOS. L'étape suivante consiste à recouvrir l'ensemble de la structure d'une seconde couche de polysilicium 24, par exemple de 5000 A, puis à doper cette seconde couche de polysilicium au moyen d'ions électro-donneurs tels que des ions de phosphore, par exemple à une dose comprise entre 5,1010 et 5.1012 et à une énergie de 120 keV. Ce dopage permet d'obtenir une couche de polysilicium de type N-. Sur cette deuxième couche de polysilicium 24 est ensuite déposée une couche protectrice et antiréfléchissante 26, réalisée par exemple en nitrure de silicium. Ce dépôt présentant par exemple une épais o seur de 430 A est ensuite découpé ou attaqué chimiquement, après avoir disposé un masque 27 sur la partie centrale de la seconde couche de polysilicium, c'està-dire au-dessus de la grille de l'inverseur. Après cela, l'ensemble de la structure peut etre recuit au moyen d'un faisceau laser balayant, par exemple à une vitesse de 30 cm/s, toute la surface de celui-ci, le faisceau laser présentant par exemple une énergie de 5 à 8 watts. Ce faisceau laser permet de recristalliser la seconde couche de polysilicium 24 et ce, de façon sélective étant donné l'utilisation de la couche protectrice et antiréfléchissante 26. Après avoir enlevé la couche antiréfléchissante 26, la réalisation du transistor MOS a canal P peut avoir lieu. La réalisation de ce transistor MOS à canal P consiste tout d'abord, comme représenté sur la figure 5, à recouvrir la seconde couche de polysilicium 24 de type N- d'une troisième couche de silice 28 puis à graver cette couche de façon qu'elle ne recouvre que la région centrale de la grille. L'étape suivante consiste à implanter des ions électro-accepteurs dans la second couche de polysilicium 24 de type Nde façon à définir la source et le drain du transistor MOS à canal. Cette implantation peut être effectuée par exemple avec des ions de bore avec une énergie de 120 keV et une dose de 5.1015 atomes/cm2. L'im###tat1on d'ions électro-accepteurs est ensuite suivie d'une étape de recuit permettant de faire diffuser les ions implantés dans la couche de polysilicium 24. La diffusion thermique des ions électro-accepteurs permet d'obtenir deux régions latérales de type P+ 30 et 32 correspondant respectivement à la source et au drain du transistor. La référence 31 correspond à la région centrale de la seconde couche de polysilicium, dans laquelle il n'y a pas eu diffusion des ions électro-accepteurs. Il est à noter que contrairement aux inverseurs CMOS empilés de l'art antérieur le transistor MOS à canal P est le transistor supérieur et le transistor à canal N le transistor inférieur. L'étape suivante du procédé de fabrication de l'inverseur CMOS consiste à enlever, par exemple par attaque chimique, la troisième couche de silice 28 puis à découper la seconde couche de polysilicium 24 afin de réaliser les différents contacts électriques de l'inverseur et notamment ceux de la grille de l'inverseur et ceux des sources des deux transistors MOS. L'ensemble de la structure est ensuite recouvert d'une quatrième couche de silice 34, comme représenté sur la figure 6, que l'on grave de façon à dégager les différents contacts. L'ensemble de la structure est alors recouvert d'une couche métallique 36, par exemple en aluminium, que l'on grave de façon à réaliser les différentes connexions de l'inverseur CMOS. L'ensemble est ensuite recuit par exemple à une température voisine de 4650C. Le procédé de fabrication selon l'invention permet d'obtenir des inverseurs CMOS, dont la structure finale est schématisée sur la figure 6, présentant une épaisseur de 4 um et une surface de 20x20 ut2. Il est à noter que ceux de l'art antérieur présentaient une épaisseur de 50 wm et une surface de 100x100 um2. La petitesse des inverseurs CMOS obtenus selon le procédé de fabrication, conformément à l'invention, résulte, principalement du fait que les drains des deux transistor MOS sont en contact direct. De plus, ce contact direct pemet de diminuer considérablement les capacités parasites des inverseurs CMOS. Enfin, ce contact direct permet d'effectuer une épitaxie latérale de la seconde couche de polysilicium à partir des régions N+ diffusée dans le substrat en silicium. Le procédé de fabrication, selon l'invention, compatible avec une technologie NMOS permet d'obtenir des inverseur CMOS dont les caractéristiques sont les suivantes : - la tension de seuil du transistor MOS à canal N est de 0,9 volt ; - la tension de seuil du transistor MOS à canal P est de -8 à -5 volts ; et - la mobilité des trous dans le transistor MOS à canal P est de 50 à 120 cm/V. REVENDICATIONS 1. Procédé de fabrication d'un inverseur CMOS formé d'un transistor MOS à canal N et d'un transistor MOS à canal P empilés, caractérisé en ce qu'il comprend les étapes successives suivantes : - recouvrement d'un substrat en silicium de type P (2) d'une première couche de silice (10) ; - réalisation sur la première couche de silice (10), dans une première couche de polysilicium (12) de ty pe N+, de la grille de l'inverseur ; - réalisation, dans le substrat en silicium (2) de ty pe P, du transistor MOS à canal N ; - recouvrement de la grille de l'inverseur et de la source (16) du transistor MOS à canal N d'une secon de couche de silice (20) ;; - réalisation sur la seconde couche de silice (20) et sur le drain (18) du transistor MOS à canal N, dans une seconde couche de polysilicium (24) de type N-, du transistor MOS à canal P de façon que les drains (18, 32) des deux transistors MOS soient directement en contact ; et, - réalisation des différents contacts et connexions électriques (36) de l'inverseur. 2. Procédé de fabrication selon la revendication 1, caractérisé en ce que l'étape de réalisation du transistor MOS à canal N se décompose de la façon suivante : - après avoir disposé un masque (14) sur la région centrale de la première couche de polysilicium (12) de type N+, attaque de la première couche de silice (10) et de la première couche de polysilicium (12) de type N+ - implantation d'ions électro-donneurs dans le subs trat (2) en silicium de type P de façon à définir la source (16, 18) et le drain de ce transistor ; - recuit du substrat (2 > implanté de façon à faire diffuser les ions électro-donneurs dans ledit subs trat. 3. Procédé de fabrication selon la revendication 2, caractérisé en ce que, avant de réaliser le transistor MOS à canal P dans la seconde couche de polysilicium (24) de type N-, on recouvre d'une couche antiréfléchissante (26) cette couche de polysilicium et, ce au-dessus de la grille de L'inverseur, et en ce que l'on recuit l'inverseur au moyen d'un faisceau laser balayant ledit inverseur. 4. Procédé de fabrication selon la revendication 3, caractérisé en ce que l'étape de réalisation du transistor MOS à canal P se décompose de la façon suivante : - après avoir enlevé la couche antiréfléchissante (26), recouvrement de la seconde couche de polysili cium (24) de type N- et ce, au-dessus de la région centrale de la grille de l'inverseur, d'une troisiè me couche de silice (28) ; - implantation d'ions électro-accepteurs dans la se conde couche de polysilicium (24) de type N- de fa çon à définir la source (30) et le drain (32) de ce transistor ; - recuit de la seconde couche de polysilicium (24) im plantée de façon à faire diffuser les ions électro accepteurs dans ladite couche de polysilicium. 5. Procédé de fabrication selon la revendication 4, caractérisé en ce que l'étape de réalisation des contacts et des connexions électriques de l'inverseur se décompose de la façon suivante : - après avoir enlevé la troisième couche de silice (28), réalisation des contacts de la grille de l'in- verseur ainsi que des contacts des sources des tran sistors MOS - recouvrement de la seconde couche de polysilicium (24) d'une quatrième couche de silice (34) - dépôt sur toute la surface de l'inverseur d'une cou che métallique (36) ; et, - réalisation d'une gravure de ladite couche métalli que. 6. Procédé de fabrication selon la revendication 2, caractérisé en ce que les ions électro-donneurs sont des ions de phosphore. 7. Procédé de fabrication selon la revendication 3, caractérisé en ce que la couche antiréfléchissante (26) est une couche de nitrure de silicium. 8. Procédé de fabrication selon la revendication 4, caractérisé en ce que les ions électro-accepteurs sont des ions de bore. 9. Procédé de fabrication selon la revendication 5, caractérisé en ce que la couche métallique (36) est une couche d'aluminium.