Brevet FR2522432A1 — publié le 19830902

-1 "PROCEDE POUR OBTENIR LA DECHARGE RAPIDE D'UNE RANGEE DE MATRICE MEMOIRE, ET CIRCUIT DE DECHARGE DYNAMIQUE CORRESPONDANT" La présente invention concerne un procédé pour obte- nir la décharge rapide d'une rangée de matrice mémoire dans le cas du passage de cette rangée de l'état électrique de sélection à l'état électrique de repos, laquelle rangée comprend une pluralité de cellules mémoires disposées en parallèle entre un premier et un deuxième rails d'alimenta- tion, le premier desdits rails étant connecté à l'émetteur d'un transistor dit premier transistor, d'un premier type de conductivité, à la base duquel sont appliquées des impul- sions de tension commandant l'état électrique de la rangée, le deuxième desdits rails étant connecté à une source de courant assurant, en période de repos, le maintien des in- formations retenues dans les cellules de la rangée, ledit procédé consistant à détecter une variation de différence de potentiel qui, lors dudit passage, apparaît entre un rail d'alimentation et une borne reliée, au moins indirectement, à la base dudit premier transistor, et à commander par cette variation l'application à ladite rangée d'un courant de décharge. L'invention se rapporte, notamment mais non exclusi- vement, aux mémoires à accès aléatoire réalisées selon la technique E C L (de l'anglais Emitter Coupled Logic). Dans une mémoire, en fonctionnement normal, les cel- lules d'une rangée (celle qui est sélectionnée) sont à un potentiel haut VH tandis que toutes les autres cellules des autres rangées sont à un potentiel bas VB Lors d'une tran- sition entre deux cellules appartenant à deux rangées diffé- rentes, le potentiel de la rangée qui était sélectionnée doit être ramené de VH à VB le plus rapidement possible Or, on sait qu'une rangée de cellules mémoires a une forte capa- -2- cité (capacité de la bande d'aluminium qui relie les 16, 32, 64 cellules de la rangée + capacité propre de chaque cellule) Cette forte capacité fait opposition à la déchar- ge rapide d'une rangée Aussi, à l'instant de la transition, il est d'usage de mettre en oeuvre un courant spécial de décharge appelé quelquefois "extra-courant" qui, envoyé sur la rangée à neutraliser, aide à la décharge de cette rangée. Un procédé permettant d'aiguiller cet "extra-courant" au moment opportun sur la rangée adéquate et le circuit de décharge correspondant sont décrits à la page 124 (figure 11) d'une publication IEEE de janvier 1981 portant la réfé- rence CH 1626, dans un article intitulé "Large ECL bipolar RAMS". Le procédé employé repose sur l'utilisation de la différence de potentiel dynamique qui apparalt, à l'instant d'une transition VH > VB, entre deux points déterminés choisis d'un côté et de l'autre dans le dispositif consti- tué par la rangée de cellules et son circuit de commande (qui comprend notamment un transistor d'adressage, celui qui est désigné "premier transistor" dans le préambule de l'invention) En effet, à l'instant de la transition VH >-4 VB, ces tensions et celles en rapport avec ces deux paramètres varient instantanément du côté du circuit de commande peu capacitif et relativement lentement du côté de la rangée de cellules dont la capacité est importante. Selon ce procédé, ladite différence de potentiel dy- namique est détectée par un amplificateur différentiel qui pilote un second amplificateur différentiel, lequel est chargé d'aiguiller l'extracourant qui le traverse vers un rail de la rangée de cellules à décharger. Le procédé et le circuit qui permet sa mise en oeuvre ont le mérite de donner satisfaction Malheureusement, il n'a pu être évité de faire que la source d'extra-courant fonctionne en permanence et pas seulement aux instants durant lesquels cet extra-courant est utilisé Or, l'extra- courant, dont l'intensité atteint plusieurs milliampères, forme une part non négligeable du courant de repos de la -3- mémoire C'est là un inconvénient sérieux sur le plan con- sommation d'énergie avec les conséquences qui en résultent en ce qui concerne l'échauffement Par ailleurs, le circuit proposé est complexe et nécessite la présence de nombreux composants d'o il résulte l'occupation d'une place impor- tante sur le cristal semiconducteur porteur de la mémoire. Le procédé selon la présente invention, qui repose sur le même principe de base que le procédé précédemment décrit, permet d'éviter l'inconvénient précité de l'exis- tence permanente de l'extra-courant de décharge Le circuit de décharge, lui, ne présente pas les faiblesses signalées du circuit selon l'art antérieur. Selon l'invention, un procédé pour obtenir la déchar- ge rapide d'une rangée de matrice mémoire tel que défini dans le préambule du présent texte est notamment remarquable en ce que ladite variation de différence de potentiel est détectée par la diode émetteur- base d'un transistor, dit deuxième transistor, du deuxième type de conductivité, dont l'émetteur est relié à un rail de ladite rangée et dont la base est reliée à ladite borne, lequel deuxième transistor engendre alors un courant qui, convenablement amplifié, constitue ledit courant de décharge. Le courant engendré par le deuxième transistor est amplifié par au moins un transistor, dit troisième transis- tor, du premier type de conductivité Le courant de déchar- ge obtenu est appliqué soit au premier rail, soit au deu- xième rail. Le procédé selon l'invention présente l'avantage fon- damental sur les procédés connus de l'art antérieur, notam- ment sur le procédé décrit dans la publication IEEE citée précédemment, de n'entretenir un courant de décharge que durant les seuls instants de cette décharge A tout autre moment, soit que la rangée soit sélectionnée, soit qu'elle soit au repos, ledit deuxième transistor générateur du cou- rant de décharge est maintenu à l'état de non-conduction. Il en résulte un gain de consommation générale d'énergie pour la mémoire par rapport aux dispositifs concurrents Il -4- en résulte aussi un gain de place sur le cristal semicon- ducteur porteur du circuit intégré concrétisant une telle mémoire; le circuit permettant la mise en oeuvre du procé- dé selon l'invention est en effet particulièrement simple. Ce circuit est notamment remarquable en ce qu'il comporte un transistor du deuxième type de conductivité (ledit deuxième transistor) dont l'émetteur est relié à un rail de la rangée, dont la base est reliée à une borne connectée,d'une part à une source de courant, d'autre part, au moins indirectement, à la base dudit premier transistor, et dont le collecteur est relié, à travers au moins un transistor du premier type de conductivité, à l'un des rails de ladite rangée. La liaison du collecteur du deuxième transistor à l'un plutôt qu'à l'autre des rails de la rangée, est déci- dée au résultat de l'étude de l'ensemble du circuit mémoire dans le souci d'obtenir, notamment en entrée et en sortie dudit deuxième transistor, des formes d'ondes de courant et de tension les plus correctes possibles dispensant de l'in- troduction de dispositifs correcteurs. Avantageusement, l'émetteur du deuxième transistor est relié au premier rail de la rangée, soit donc aussi à l'émetteur du premier transistor Dans ce cas, pour obtenir une polarisation correcte du deuxième transistor à l'état de repos de ce dernier, il est prévu que ladite borne, reliée d'une part à une source de courant, soit par ailleurs reliée à la base du premier transistor à travers, et dans cet ordre, une diode et la voie émetteur-base d'un transistor du pre- mier type de conductivité placé en parallèle par sa diode base-collecteur sur la diode base-collecteur du premier transistor C'est la diode qui assure le décalage de la po- larisation statique entre émetteur et base du deuxième tran- sistor, amenant ce dernier en un état proche de l'état de conduction et favorisant ainsi la rapicdité de délivrance du courant de décharge dès que la rangée de cellules mémoires n'est plus sélectionnée. -5- Il y a, bien sûr, d'autres façons d'obtenir le déca- lage de polarisation statique recherché Par exemple, dans une forme de réalisation du circuit un peu différente de la précédente, l'émetteur du deuxième transistor étant égale- ment relié au premier rail de la rangée, ladite borne, toujours connectée à une source de courant, est reliée par ailleurs à l'émetteur d'un transistor du premier type de conductivité dont la base est reliée au point milieu d'un pont de résistances dont une extrémité est connectée à la base du premier transistor Dans ce cas, c'est le montage potentiométrique qui permet d'ajuster la polarisation sta- tique. La description qui va suivre, en regard des dessins annexés, permettra de préciser l'invention et de mieux com- prendre le fonctionnement du circuit proposé. La figure 1 représente le schéma d'un circuit per- mettant la mise en oeuvre de l'invention. La figure 2 correspond à une variante d'une partie du schéma de base selon la figure 1. Le schéma de la figure 1 a été limité au circuit concernant une seule rangée de matrice mémoire Un circuit identique est reproduit pour chacune des rangées de la matrice. La rangée 10 de matrice mémoire de la figure 1, cons- tituée de manière connue, comporte une pluralité de cellules mémoires disposées en parallèle entre deux rails horizontaux d'alimentation, un premier rail il, un deuxième rail 12 En l'occurrenceil s'agit de cellules du type E C L dont la structure est tout à fait classique Cette structure est rappelée pour mémoire dans l'un des rectangles 13 figura- tifs desdites cellules: deux transistors bi-émetteurs mon- tés en bascule sont reliés par un de leurs émetteurs et à travers une résistance commune au deuxième rail d'alimenta- tion 12; le second émetteur de chaque transistor est relié à l'un des conducteurs verticaux 14 de colonnes; les bases et collecteurs, montés en couplage croisé, sont reliés par des résistances au premier rail il (ce dessin de cellule -6- étant bien connu de l'homme de l'art, les éléments de la cellule, transistors et résistances, n'ont pas reçu de chiffres repères, ceci dans le but d'alléger la figure). Le premier rail 11 est connecté à l'émetteur d'un transistor T 1 de type NPN, appelé précédemment premier transistor Le collecteur de T 1 est relié à une ligne de tension positive 15 C'est sur la base de T 1 que sont appliquées les impulsions de tension commandant l'état électrique sélection ou repos de la rangée 10. Le deuxième rail 12 est relié à une source de cou- rant 16, représentée schématiquement, dont le rôle consiste à fournir aux cellules 13 le courant assurant le maintien de l'information qu'elles détiennent. La rangée 10 de cellules mémoires 13 a une forte capacité électrique par rapport à la masse générale Cette capacité, simulée schématiquement par les condensateurs 17 et 18 placés entre les rails respectifs 11 et 12 d'une part, la masse d'autre part, est d'autant plus importante que les rails 11 et 12 sont plus longs, que le nombre de cellules 13 est plus élevé Lors d'un passage de la rangée 10 de 1 ' l'état de sélection (tension haute VH sur la base de T 1) à l'état de repos (tension basse VB sur la base de T 1) si la tension passe rapidement de V à V côté base de T 1, les chutes de tension correspondantes sur les rails 11 et 12 sont beaucoup plus lentes en raison de la durée de décharge des capacités 17 et 18 Il se manifeste donc, entre la base de T 1 et son émetteur, durant la décharge de la rangée 10, une différence de potentiel dynamique C'est cette diff 6- rence de potentiel qui, détectée, est utilisée, dans le procédé selon l'invention, pour engendrer un courant instan- tané, lequel, amplifié, forme le courant aidant à la déchar- ge rapide de la rangée 10 Ainsi qu'il a été écrit précédem- ment, le circuit permettant la mise en oeuvre du procédé "est notamment remarquable en ce qu'il comporte un transis- tor T 2 (appelé précédemment deuxième transistor) du deuxiè- me type de conductivité (ici de type PNP) dont l'émetteur est relié à un rail de la rangée (ici le rail 11), dont la -7- base est reliée à une borne 19 connectée, d'une part à une source de coufant 4, d'autre part, au moins indirectement, à la base du transistor T 1, et dont le collecteur est relié, à travers au moins un transistor T 3 de type NPN, à l'un des rails il ou 12 de la rangée 10 ". Plus précisément et en se référant à la figure 1, le transistor T 2 chargé de détecter ladite différence de po- tentiel dynamique et de donner naissance au courant de décharge, relié d'une part au rail 11, d'autre part à la borne 19, est connecté par son collecteur à la base du transistor T 3 L'émetteur de T 3 est relié à la masse tandis que le collecteur est relié soit en A au rail 11, soit en B au rail 12. Par ailleurs, la liaison entre les bases de T 1 et T 2 est ici indirecte Elle est obtenue, à partir de la borne 19, par le chemin d'une diode 20 (dont la cathode est re reliée à ladite borne 19) et de la diode émetteurbase d'un transistor T 4 de type NPN placé en parallèle par sa diode base-collecteur sur la diode base-collecteur de T 1. La diode 20 est présente pour ajuster à une valeur convenable, proche de la valeur assurant la conduction, la polarisation statique du transistor T 2. La base de T 2 est reliée par la borne 19 à une bran- che de courant qui comprend, depuis la base de T 1 et T 4, la diode 20 et la source de courant 4 Cette branche de courant a une capacité par rapport à la masse incomparablement plus faible que celle de la rangée 10 Ainsi, les variations de tension sur la base de T 2 sont-elles pratiquement synchrones avec celles de la base de T 1, alors qu'il est accusé un retard sur l'émetteur de T 1, donc également sur l'émetteur de T 2, en raison de l'importance des capacités 17 et 18. En régime stable de la rangée 10 de cellules mémoires, que cette rangée soit ou non sélectionnée, la polarisation de T 2 est stable et telle que celui-ci est bloqué Lorsque la rangée 10 reçoit un signal de sélection (il est alors envoyé une impulsion de tension positive sur la base de T 1) , les élévations de tension sur la base et sur l'émetteur de -8- T 2 sont presque simultanées et finalement égales (il y a, en réalité, un retard du côté de l'émetteur, toujours en raison des rapports de capacité évoqués précédemment, et ce retard contribue à polariser davantage T 2 dans le sens de non-conduction); T 2 demeure donc bloqué durant le pas- sage de la rangée 10 de l'état de non-sélection à celui de sélection Au passage inverse par contre, si La baisse de tension sur la base de T 2 est rapide, elle est relativement lente sur son émetteur pour les raisons de capacité élec- trique indiquées précédemment Le transistor T 2 reçoit alors sur sa diode émetteur-base un apport de tension qui le polarise brusquement dans le sens favorable à la conduc- tion; le courant né dans T 2 est amplifié par T 3 et le cou- rant amplifié est conduit en A ou en B sur la rangée 10 o il contribue à accélérer la décharge des capacités 17 et 18. A mesure que le processus de décharge s'accomplit, la ten- sion sur l'émetteur de T 2 baisse et bientôt la polarisation de T 2 redevient telle que celui-ci soit à nouveau bloqué. Il est essentiel de remarquer que le courant de décharge ("l'extracourant") n'est engendré que strictement durant les seuls instants o un tel courant est nécessaire. Ceci à la différence de ce qui est fait avec des circuits selon l'art antérieur qui comportent une source de courant de décharge fonctionnant en permanence, courant qui est convenablement aiguillé vers la rangée de cellules à l'ins- tant de la désélection de cette rangée. Sur la figure, il n'a été prévu qu'un seul transis- tor T 3 d'amplification du courant engendré par T 2 L'intro- duction d'un deuxième transistor amplificateur, en cascade avec T 3 si cela était nécessaire, n'apporterait guère de complication au circuit, remarquable notamment par sa grande simplicité Pratiquement, un seul transistor amplificateur suffit car on sait maintenant réaliser des transistors PNP latéraux (c'est ce genre de transistor qui serait nécessaire dans un circuit intégré) à gain assez élevé. La décision de connexion du collecteur de T 3 en A ou en B sur la rangée 10 est prise, selon les cas, en fonction -9- de facteurs tels que la forme des ondes de tension ou de courant,qui résultent de cette connexion, en d'autres points du circuit, ou bien encore de la rapidité obtenue dans l'un et l'autre cas La connexion au point A favorise la rapidi- té de décharge, mais une trop grande rapidité peut parfois être préjudiciable lorsqu'elle est comparée à celles d'au- tres parties On se qui illustre de la figure tical II-II) de polariser retrouve sur connectés de également la de la mémoire,parfois plus modestes. reporte maintenant au schéma de la figure 2 une variante apportée à une partie du schéma 1 (celle située à gauche du trait tirets ver- ceci en ce qui concerne uniquement le moyen convenablement le transistor T 2 au repos On la figure 2 les transistors T 1, T 2, T 3 inter- la même façon que sur la figure 1 On retrouve source de courant 4 connectée à la borne 19 elle-même reliée à la base de T 2 Mais la borne 19 est reliée par ailleurs à l'émetteur d'un transistor T 5, de type NPN, dont le collecteur rejoint la ligne 15 La base de T 5 est reliée au point milieu d'un pont de deux résistances 21 et 22 placé entre la base de T 1 et la ligne 15 C'est évidemment d'un choix judicieux du rapport entre les valeurs des résistances 20 et 21 que dépend la valeur de la polari- sation statique du transistor T 2 C'est là une façon parmi d'autres, d'une part de régler la polarisation de T 2, d'au- tre part d'ajuster les rapports de capacité entre côté base et côté émetteur de T 1, paramètres qui garantissent la four- niture, au moment voulu et pendant le temps voulu, du cou- rant de décharge nécessaire. -10- REVENDICATIONS - 1 Procédé pour obtenir la décharge rapide d'une rangée ( 10) de matrice mémoire dans le cas du passage de cette rangée de l'état électrique de sélection à l'état électrique de repos, laquelle rangée comprend une pluralité de cellules mémoires ( 13) disposées en parallèle entre un premier ( 11) et un deuxième ( 12) rails d'alimentation, le premier desdits rails étant connecté à l'émetteur d'un transistor (T 1) dit premier transistor, d'un'premier type de conductivité, à la base duquel sont appliquées des impul- sions de tension commandant l'état électrique de la rangée, le deuxième desdits rails étant connecté à une source de courant ( 16) assurant, en période de repos, le maintien des informations retenues dans les cellules de la rangée, ledit procédé consistant à détecter une variation de différence de potentiel qui, lors dudit passage, apparalt entre un rail d'alimentation et une borne ( 19) reliée, au moins indirecte- ment, à la base dudit premier transistor, et à commander par cette variation l'application à ladite rangée d'un courant de décharge, caractérisé en ce que ladite variation de dif- férence de potentiel est détectée par la diode émetteur-base d'un transistor (T 2), dit deuxième transistor, du deuxième type de conductivité, dont l'émetteur est relié à un rail de ladite rangée et dont la base est reliée à ladite borne ( 19), lequel deuxième transistor engendre alors un courant qui, convenablement amplifié, constitue ledit courant de décharge. 2 Circuit permettant d'obtenir, par la mise en oeu- vre du procédé selon la revendication 1, la décharge rapide d'une rangée ( 10) de matrice mémoire dans le cas du passage de cette rangée de l'état électrique de sélection à l'état électrique de repos, laquelle rangée comprend une pluralité de cellules mémoires ( 13) disposées en parallèle entre un premier ( 11) et un deuxième ( 12) rails d'alimentation, le premier desdits rails étant connecté à l'émetteur d'un tran- sistor (T 1) dit premier transistor, d'un premier type de -11- conductivité, à la base duquel sont appliquées des impul- sions de tension commandant l'état électrique de la rangée, le deuxième desdits rails étant connecté à une source de courant ( 16) assurant, en période de repos, le maintien des informations retenues dans les cellules de la rangée, caractérisé en ce qu'il comporte un transistor du deuxième type de conductivité (ledit deuxième transistor) dont l'é- metteur est relié à un rail ( 11) de la rangée ( 10), dont la base est reliée à une borne ( 19) connectée, d'une part à une source de courant ( 4), d'autre part, au moins indirec- tement, à la base dudit premier transistor, et dont le col- lecteur est relié, à travers au moins un transistor (T 3) du premier type de conductivité, à l'un des rails de ladite rangée. 3 Circuit selon la revendication 2, caractérisé en ce que l'émetteur du deuxième transistor (T 2) étant relié au premier rail ( 11) de la rangée, ladite borne ( 19), con- nectée d'une part à une source de courant ( 4), est reliée par ailleurs à la base du premier transistor (T 1) à travers, et dans cet ordre, une diode ( 20) et la voie émetteur-base d'un transistor (T 4) du premier type de conductivité placé en parallèle par sa diode base-collecteur sur la diode base- collecteur du premier transistor (T 1). 4 Circuit selon la revendication 2, caractérisé en ce que l'émetteur du deuxième transistor (T 2) étant relié au premier rail ( 11) de la rangée, ladite borne ( 19), connectée d'une part à une source de courant ( 4), est reliée par ail- leurs à l'émetteur d'un transistor (T 5) du premier type de conductivité dont la base est reliée au point milieu d'un pont de résistances ( 21, 22) dont une extrémité est connec- tée à la base du premier transistor (T 1). Circuit selon l'une des revendications 2 à 4, caractérisé en ce que ledit deuxième transistor (T 2) est un transistor PNP à structure latérale -