Brevet FR2513407A1 — publié le 19830325

La présente invention concerne un système d'arbitrage de l'accès de plusieurs processeurs ou mi- croprocesseurs à un bus commun Cette invention s'ap- plique notamment à la gestion des accès de plusieurs processeurs ou microprocesseurs à des ressources commu- nes, telles que des mémoires par exemple. Dans le domaine des processeurs, un problème important que les techniciens solutionnent avec plus ou moins de bonheur, est celui de l'accès de plusieurs processeurs à des ressources communes, par l'intermé- diaire d'un bus commun Ce problème présente une impor-. tance accrue depuis l'apparition des microprocesseurs puisque, compte tenu de la puissance relativement im- portante de ces microprocesseurs, de leur coût et de leur encombrement peu élevés, il devient de plus en plus intéressant de concevoir des systèmes multiproces- seurs et de faire accéder ces processeurs à des res- sources communes, par l'intermédiaire d'un bus commun. On sait que ce type d'accès nécessite un ar- bitrage en fonction de critères de priorité des deman- des d'accès faites par les processeurs Il est aussi connu de faire fonctionner un système multiprocesseur,. soit de façon synchrone, soit de façon asynchrone. Dans un système multiprocesseur fonctionnant de façon synchrone, tous les processeurs sont pilotés par la même horloge Dans ce type de système, la lon- gueur des bus qui permettent d'accéder à des ressources communes, par l'intermédiaire d'un bus commun, est un paramètre important puisque les différents multipro- cesseurs doivent fonctionner de manière synchrone et que la longueur des bus agit sur le synchronisme Une autre difficulté que présente la conception d'un systè- me multiprocesseur à horloge commune réside dans les retards de phase de l'horloge commune au cours des tra- jets des impulsions de cette horloge dans les diffé- rents bus et circuits Enfin, le principal inconvénient de ces systèmes synchrones résulte du fait que la dis- ponibilité du système est étroitement liée au cycle de l'horloge commune. Dans les systèmes multiprocesseurs o les processeurs fonctionnent de manière asynchrone, ceux- ci ne se synchronisent que lors des accès aux ressour- ces communes Dans un système asynchrone, il est possi- blé d'ajouter un processeur au système existant, sans avoir à modifier les algorithmes qui commandent l'arbi- trage des demandes d'accès des différents processeurs à un bus commun Il en résulte que les systèmes multipro- cesseurs asynchrones présentent -des avantages impor- tants par rapport aux systèmes synchrones. En dehors du fait que les systèmes multipro- cesseurs peuvent fonctionner soit de manière synchrone, soit de manière asynchrone, une autre différence essen- tielle entre ces différents systèmes réside dans les systèmes d'arbitrage des demandes d'accès de différents processeurs à des ressources communes,, par l'intermé- diaire d'un bus commun Parmi les différents systèmes d'arbitrage qui peuvent être utilisés, il faut distin- guer les systèmes d'arbitrage "série" et les systèmes d'arbitrage "parallèle": dans les systèmes d'arbitrage "série", chaque proces- seur comprend un circuit d'arbitrage ou arbitre dont la sortie est reliée à l'entrée de l'arbitre de prio- rité immédiatement inférieure Il en résulte que les différents arbitres sont reliés en chaîne et que ces systèmes nécessitent l'utilisation d'une horloge qui gère les demandes d'accès des différents processeurs à un bus commun et qui gère également la sortie des résultats des traitements effectués par les diffé- rents processeurs Il en résulte que le nombre des processeurs que l'on peut grouper en utilisant des systèmes d'arbitrage 'série" dépend de la fréquence de l'horloge commune et des temps de retard intro- duits dans le système multiprocesseur par les traite- ments de priorité effectués par les systèmes d'arbi- trage Dans l'état actuel de la technique, une horlo- ge qui fournit des impulsions à une fréquence de M Hz ne peut commander des systèmes d'arbitrage que dans un système à trois processeurs De plus, dans ce type d'arbitrage, la priorité dépend de la position de chaque système d'arbitrage dans la chaîne de pro- cesseurs et il en résulte que le processeur qui est situé en bout de chaîne ne travaille pas dans des conditions très favorables. les systèmes d'arbitrage "parallèle" permettent de relier un plus grand nombre de processeurs à un bus commun, pour accéder à des ressources communes Dans ces systèmes, chaque processeur possède une ligne de requête ou de demande d'accès au bus et une ligne qui permet de fournir le résultat de l'arbitrage Sou- vent, d'autres lignes de commande viennent s'ajouter aux lignes précitées pour donner notamment l'état du système d'arbitrage (occupé, urgent). Enfin, dans les systèmes multiprocesseurs, les priorités peuvent être traitées de différentes fa- çons: ces priorités peuvent être fixes, rotatives ou peuvent également être à la fois fixes et rotatives. Les systèmes d'arbitrage eux-mêmes peuvent être centralisés ou décentralisés Un système d'arbi- trage centralisé est attaché à un groupe de processeurs tandis qu'un système d'arbitrage décentralisé est atta- ché à chaque processeur Un système centralisé nécessi- te moins de circuits qu'un système décentralisé, mais sa disponibilité détermine la disponibilité du système multiprocesseur. 4 2513407 Il semble qu'actuellement, le choix de l'or- ganisation d'un système multiprocesseur, s'oriente vers les systèmes d'arbitrage parallèles, à priorité fixe, pour des raisons de rapidité, tandis que ce choix s'oriente vers les systèmes d'arbitrage à priorité sé- rie, pour des raisons de simplicité. Enfin, des systèmes d'arbitrage de demandes d'accès à un bus commun, dans une structure multipro- cesseurs, utilisent à la fois un arbitrage série et un io arbitrage parallèle. D'une manière générale, les systèmes d'arbi- trage qui viennent d'être décrits, présentent les in- convénients suivants: Le système d'arbitrage série nécessite l'utilisation d'une horloge très rapide pour permettre la connexion de plusieurs processeurs et ceci conduit à la mise au point de composants à commutation très rapi- de permettant de transmettre sur un bus, des signaux: dont la fréquence est supérieure-à 10 M Hz De plus, la priorité fixe de ces systèmes entraîne des contraintes de programmation de différents processeurs, de sorte que le processeur de priorité le plus faible risque de ne jamais accéder au bus. Enfin, dans certains systèmes multiproces- seurs, les données sont transférées par bloc; l'accès d'un processeur à un bus commun nécessite dans ce cas, le temps de plusieurs échanges avec la mémoire, de sor- te que pour accéder à un mot mémoire, ces systèmes sont très coûteux. Les systèmes d'arbitrage parallèle sont dans la plupart des cas centralisés et il en résulte qu'ils présentent une faible disponibilité; dans ce cas, la priorité est souvent fixe pour diminuer la complexité du système d'arbitrage. D'une manière générale, tous les arbitres 251340-7 connus travaillent avec une horloge qui permet d'éviter les conflits La présence de cette horloge nécessite un temps supplémentaire de synchronisation des différents processeurs sur celle-ci (ce temps dépendant de la fré- quence de l'horloge) De plus, les différents proces- seurs sont dépendants de l'horloge pour tout problème de disponibilité. Aucun des systèmes existants ne permet de réaliser un arbitrage mixte (mélange de priorités fixes et rotatives) Enfin, il n'existe actuellement dans les systèmes multiprocesseurs, aucun circuit qui permette une supervision des systèmes d'arbitrage de manière à commuter un système d'arbitrage sur un autre, en cas de défaillance de l'un d'eux. L'invention a pour but de remédier à ces in- convénients et notamment de réaliser un système d'arbi- trage des demandes d'accès de plusieurs processeurs ou microprocesseurs à des ressources communes, par l'in- termédiaire d'un bus commun Ce système permet de gérer l'arbitrage des demandes d'accès à un bus commun dans un système multiprocesseur asynchrone, afin d'éviter les inconvénients des systèmes synchrones, mentionnés plus haut Dans le système de l'invention, l'arbitrage des demandes d'accès est parallèle, avec possibilité de priorité fixe, rotative ou mixte; l'arbitrage est dé- centralisé pour donner plus de souplesse au système qui permet alors de satisfaire des demandes d'accès prove- nant d'un nombre important de processeurs ou micropro- cesseurs dans un délai très court (voisin de 100 nano- secondes) Cet arbitrage est asynchrone, sans horloge commune, indépendant du type de microprocesseur raccor- dé au bus Ces différents buts peuvent être atteins grâce à deux modes de réalisation du système de l'in- vention Dans un premier mode de réalisation on utilise une mémoire PROM fusible qui permet (de manière con- 6 2513407 nue), d'encoder toutes les combinaisons possibles de priorités (fixes, rotatives ou mixtes) Dans un second mode de réalisation les combinaisons de priorités sont obtenues par des circuits de codage et de brassage qui, comme on le verra plus loin, permettent la fabrication du système sous forme de circuit intégré dans un boî- tier standard Ce système comprend en outre un ensemble de supervision qui permet de commuter un système d'ar- bitrage sur un autre en cas de défaillance de l'un d'eux Ce système très simple permet en outre un fonc- tionnement à priorité rotative, sans qu'il soit néces- saire de faire appel à des files d'attente de type FIFO par exemple. L'invention a pour objet un système d'arbi- trage de demande d'accès de plusieurs processeurs à des. ressources communes, par l'intermédiaire d'un bus com- mun, caractérisé en ce qu'il comprend pour chaque pro- cesseur un ensemble d'arbitrage des conflits de demande d'accès, cet ensemble d'arbitrage comprenant des moyens- de traitement des demandes d'accès reliés au bus et au processeur et un circuit de résolution des priorités d'accès, relié au bus, aux moyens de traitement des demandes d'accès, et au processeur, ce circuit de réso- lution étant capable d'attribuer aux demandes d'accès des priorités fixes, rotatives, ou des priorités à la fois fixes et rotatives. Selon une autre caractéristique de l'inven- tion, les moyens de traitement des demandes d'accès comprennent un circuit de requête d'accès au bus rece- vant un signal indiquant une demande d'accès du proces- seur correspondant à l'ensemble d'arbitrage considéré, ainsi qu'un signal indiquant si d'autres processeurs ont effectué une demande d'accès, et un circuit de transmission d'un signal représentatif du verdict d'ar- bitrage de la demande d'accès du processeur correspon- dant, en fonction des priorités des autres demandes d'accès, ces circuits de requête et de transmission de verdict étant reliés au bus, au processeur et au cir- cuit de résolution de priorités. Selon une autre caractéristique, le circuit de résolution de priorité comprend des moyens pour ap- pliquer aux circuits de résolution de priorités des au- tres ensembles d'arbitrage, des signaux désignant l'en- semble d'arbitrage qui sera actif pour la prochaine de- mande d'accès au bus. Selon une autre caractéristique, le circuit de transmission de verdict d'arbitrage comprend des moyens pour reconnaître si l'ensemble d'arbitrage dési- gné pour être martre du bus correspond à un processeur qui fournit un signal de demande d'accès et pour four- nir à ce processeur un signal indiquant l'acceptation de cette demande. Selon une autre caractéristique, le système. d'arbitrage comprend en outre des moyens de supervision reliés aux circuits de résolution de priorité par l'in- termédiaire du bus, pour appliquer à ces circuits un signal de commande de changement d'ensemble d'arbitrage si un verdict d'arbitrage n'est pas rendu dans un délai prédéterminé. Selon une autre caractéristique, les moyens de supervision sont constitués par des moyens de tempo- risation dont l'entrée est reliée au bus pour recevoir les signaux indiquant que d'autres processeurs ont ef- fectué des demandes d'accès, une sortie de ces moyens de temporisation fournissant le signal de changement d'ensemble d'arbitrage BNA aux circuits de résolution de priorité si un verdict d'arbitrage n'est pas rendu dans un délai prédéterminé. Selon une autre caractéristique, chaque en- semble d'arbitrage comprend en outre un interface re- liant le processeur et le circuit de transmission del verdict d'arbitrage avec le bus. Selon une autre caractéristique, le circuit de résolution de priorité comprend en outre un ensemble de résolution de priorité comportant au moins une mé- moire PROM pour enregistrer et gérer les priorités des ensembles d'arbitrage. Selon une autre caractéristique, le circuit de résolution de priorités de chaque ensemble d'arbi- trage comprend en outre un ensemble de résolution de priorités qui comporte un encodeur à priorité fixe pour coder les demandes d'accès des ensembles d'arbitrage qui fonctionnent en priorité fixe et un encodeur à priorité rotative pour coder les priorités des ensem- bles d'arbitrage fonctionnant en priorité rotative Cet encodeur à priorité rotative comprend au moins un enco- deur à priorité fixe précédé d'un réseau de brassage circulaire des demandes d'accès et suivi d'un addition- neur qui ajoute au-résultat intermédiaire le numéro du processeur et la valeur + 1 Les entrées de l'encodeur à priorité fixe et de l'encodeur à priorité rotative sont reliées aux sorties d'un circuit logique qui aiguillent respectivement vers les encodeurs à priorité fixe et rotative, les demandes des ensembles d'arbitrage qui fonctionnent en priorité fixe et les demandes des en- sembles d'arbitrage qui fonctionnent en priorité rota- tive. Enfin, selon une autre caractéristique, cha- que ensemble d'arbitrage correspondant au numéro du processeur qui demande accès au bus est réalisé sous forme d'un circuit intégré sur substrat enfermé dans un bottier standard. Les caractéristiques et avantages de l'in- vention ressortiront mieux de la description qui va suivre donnée en référence aux dessins annexés dans lesquels: la figure 1 est un schéma par bloc d'un système multiprocesseurs dans lequel intervient un en- semble d'arbitrage conforme à l'invention, la figure 2 représentée est un schéma par blocs d'un ensemble d'arbitrage relié à l'un des pro- cesseurs dans le système de l'invention, la figure 3 est un schéma des moyens de supervision du système de l'invention, la figure 4 est un schéma détaillé de l'en- semble d'arbitrage du système de l'invention dans le- quel, selon un premier mode de réalisation, intervient une mémoire PROM pour la gestion des priorités, la figure 5 est un chronogramme des princi- paux signaux qui interviennent dans le système de l'in- vention, la figure 6 est un schéma u circuit de résolution de priorités qui, dans un deuxième mode de réalisation du système de l'invention, permet de gérer et de coder les numéros des processeurs qui demandent à accéder au bus, selon une priorité fixe, une priorité rotative ou une combinaison de ces deux types de prio- rités, la figure 7 est la représentation détaillée d'un réseau de brassage circulaire qui intervient dans le circuit de la figure 6 et qui entre dans la réalisa- tion d'un encodeur à priorité rotative. ta figure I est un schéma par bloc du système de l'invention Ce système permet d'arbitrer les deman- des ou requêtes d'accès D^B de plusieurs processeurs 1, 2, à des ressources communes 8, par l'intermédiaire d'un bus commun de communication BUSO Bien entendu, le nombre des processeurs ou microprocesseurs a été limité à 2 dans l'exemple de réalisation représente sur la figure, mais ce nombre peut évidemment être plus impor- tant Les ressources communes 8 peuvent être par exem- ple des mémoires Ce système comprend des ensembles d'arbitrage 3, 13, des conflits de demandes d'accès DAB; ces ensembles d'arbitrage sont reliés respective- ment aux processeurs et au bus Chacun d'eux comprend des moyens 4, 5 de traitement des demandes DAB d'accès au bus Ces moyens dé traitement sont reliés aux pro- cesseurs correspondants, ainsi qu'à un circuit de réso- lution 6 des priorités d'accès; le circuit de résolu- tion 6 est relié au bus, aux moyens de traitement 4, 5 et au processeur 1 Comme on le verra plus loin en détail, ce circuit de résolution de priorités est capa- ble d'attribuer des priorités fixes, rotatives ou des priorités à la fois fixes et rotatives, aux demandes d'accès DAB des divers processeurs Une demande d'accès acceptée provoque l'apparition d'un signal DBA sur une sortie de l'ensemble d'arbitrage 3 Les moyens de trai- tement de demandes d'accès comprennent un circuit 4 de requête d'accès au bus et un circuit 5 de transmission de verdict d'arbitrage Ces circuits seront décrits plus loin en détail On a aussi représenté sur cette figure des moyens de supervision 7, qui seront décrits plus loin en détail, ces moyens de supervision permet- tent d'appliquer aux ensembles d'arbitrage, par l'in- termédiaire du bus, un signal BNA; ce signal commande le changement d'ensemble d'arbitrage en cas de défail- lance de cet ensemble; ce signal apparaît lorsque cet ensemble d'arbitrage, qui est maitre du bus, n'a pas rendu de-verdict d'arbitrage dans un délai prédétermi- né. La figure 2 représente de manière plus dé- taillée l'un des ensembles d'arbitrage 3 relié au pro- cesseur 1, par exemple, et au bus, dans le système de l'invention Les moyens 4, 5 de traitement de demande d'accès DAB comprennent un circuit 4 de requête d'accès du processeur au bus; ce circuit reçoit le signal DAB indiquant que le processeur 1 correspondant désire ac- céder au bus Ce circuit reçoit également un signal BAP indiquant que l'arbitrage est possible Les moyens de traitement des demandes d'accès comprennent aussi un circuit 5 de transmission d'un signal DBA (demande de bus acceptée) représentatif du verdict d'arbitrage de la demande d'accès (DAB) du processeur correspondant, en fonction des priorités des autres demandes d'accès. Les circuits de requête 4 et de transmission de verdict 5 sont reliés au bus, au processeur 1, ainsi qu'au circuit de gestion de priorités 6. D'une manière générale, les signaux indiqués. sur cette figure sont les suivants: DAB: signal indiquant une demande d'accès au bus; ce signal local est délivré par le processeur qui veut accéder au bus pour communiquer avec la mémoire 8 par exemple, BAP: ce signal indique qu'un arbitrage de l'accès au bus est possible, ce signal apparaît sur le bus com- mun et informe tous les ensembles d'arbitrage, * DBA: demande de bus acceptée Ce signal local infor- me un ensemble d'arbitrage que sa demande d'accès au bus est prise en compte et acceptée, BREQ: signal sur le bus indiquant qu'il y a une re- quête d'accès à traiter, BECE: échange sur le bus; ce signal reste actif durant l'exécution d'un échange sur le bus, UN : signal sur le bus; il applique + 1 aux circuits de résolution de priorités-des ensembles d'arbitrage pour désigner un nouvel ensemble d'arbitrage, BM 1 à BM 3: 3 lignes du bus sur lesquelles les si- gnaux forment le numéro encodé du processeur qui ac- cède au bus, t": signal de validation actif si son niveau logi- que est O; valide les signaux BMI a Biv-3 BAL: signal de synchronisation fourni par le proces- seur qui accède au bus avec un certain retard sur le signal DBA. Comme on le verra plus loin en détail, le circuit de transmission de verdict d'arbitrage 5, ainsi que le processeur 1, sont reliés au BUS commun par l'intermédiaire d'un interface 9. Chaque circuit de résolution de priorités 6 comprend des moyens non représentés, qui seront décrits plus loin plus en détail et qui permettent d'appliquer aux circuits de résolution de priorités des autres en- sembles d'arbitrage, des signaux BM 1, BM 2, BM 3, BM 4, désignant l'ensemble d'arbitrage qui sera actif pour la prochaine demande d'accès au bus. Le circuit 5 de transmission de verdict d'ar- bitrage comprend des moyens qui seront décrits plus loin et qui permettent à l'ensemble d'arbitrage désigné pour être maître du bus commun, de se reconnaître; dans ce cas, le caircuit 5 de transmission de verdict fournit à son processeur un signal DBA qui indique l'acceptation de sa demande d'accès Sur cette figure, UC 0, UCI, UC 2 sont des signaux-locaux qui sont appli- qués au circuit 6 de résolution de priorités pour dési- gner le numéro du processeur; les signaux P 0, P 1, P 2 sont des signaux locaux qui définissent les critères de priorités (fixe, rotative ou mixte) Les signaux BAL, BAP, BECH sont des signaux de service qui seront dé- crits plus loin en détail et qui sont acheminés sur le bus BUS, par l'interface 9, lorsque le circuit de transmission de verdict d'arbitrage 5 a fourni un si- gnal DBA indiquant que la demande DAB d'accès au bus est acceptée. Le fonctionnement général du dispositif est le suivant: lorsqu'un processeur 1, par exemple, veut accéder au bus, il applique un signal DAB au circuit 4 2 2513407 de requête d'accès au bus de l'ensemble d'arbitrage 3 correspondant Le circuit 4 de requête d'accès au bus transmet le signal DAB sur le bus, lorsqu'il y est au- torisé par un signal BAP indiquant que l'arbitrage du bus est possible La transmission du signal DAB sur le bus s'effectue de la manière suivante: un signal DIM, à l'état actif, parvient au bus tandis que l'une des lignes BA 17 à BA 24 est positionnée pour indiquer le numéro du processeur qui est candidat à l'accès au bus. Dans le second mode de réalisation, le cir- cuit 6 de résolution des priorités, qui fait intervenir des encodeurs et un circuit de brassage, mémorise les numéros des processeurs candidats à l'accès au bus -; ces numéros sont disponibles comme on l'a mentionné plus haut, sur l'une des lignes BA 17 à BA 24 Le circuit de résolution de priorité arbitre selon un critère de priorité (fixe et/ou rotative ou les deux à la fois), défini par des signaux de commande P 0, P 1, P 2, les de- mandes d'accès au bus; il transmet-au bus les signaux BM 1, BM 2, BM 3 représentant le verdict d'arbitrage, ain- si que le signal de validation _BM Ces signaux sont aussi des signaux que reçoit le circuit de résolution de priorités, en provenance des autres ensembles d'ar- bitrage En effet, ces signaux ne permettent au circuit de gestion de priorités considéré d'agir que s'il a été désigné comme ensemble d'arbitrage actif, à la fin de l'échange de données précédent sur le bus Les signaux BREQ, BA et BECH sont des signaux de service et de synchronisation du circuit de résolution de priorités. Le circuit 5 de transmission de verdict d'ar- bitrage a pour principale fonction de reconnaître si son processeur a ou non un numéro qui correspond à celui du futur ensemble d'arbitrage quî sera maître du bus et qui est désigné par les signaux BM 1, BM 2 r BM 3, M Dans le cas o le numéro du processeur correspond au verdict B Ml, BM 2, BM 3, le circuit de transmission de verdict fournit le signal DBA indiquant que la demande d'accès au bus est acceptée Ce signal est alors appli- qué à l'interface 9 entre l'ensemble d'arbitrage et le bus, pour gérer cet accès. Les circuits 4 de requête d'accès au bus peu- vent être actifs dans tous les ensembles d'arbitrage simultanément car tous les processeurs doivent pouvoir demander un accès au bus Le circuit de résolution de priorités 6 n'est actif que pour l'ensemble d'arbitrage qui est actuellement maître du bus et qui arbitre le prochain échange sur ce bus Enfin, le circuit de transmission de verdict d'arbitrage 5 est activé dans le futur ensemble d'arbitrage qui sera maître du bus et qui se reconnaît en début d'échange sur le bus, pour commander l'échange suivant. La figure 3 représente schématiquement les moyens de supervision 7 du système d'arbitrage de l'in- vention; ces moyens-sont reliés au circuit 6 de réso- lution des priorités, par l'intermédiaire du bus, pour appliquer à ce circuit un signal BN de commande de changement d'ensemble d'arbitrage 3, si un verdict d'arbitrage n'est pas rendu dans un délai prédéterminé. Ces moyens de supervision comprennent des moyens de temporisation 10 constitués par une bascule monostable par exemple dont une entrée de déclenchement ll reçoit le signal ERE émanant du circuit 4 de requête d'accès au bus La sortie de la bascule 10 est reliée à une entrée d'une porte ET 12 à sortie inversée, une autre entrée de cette porte recevant le signal BAP provenant de l'interface 9 à travers le bus; ce signal indique que l'arbitrage entre les différentes demandes d'accès au bus est possible Lorsque au bout d'une période pré- déterminée, qui est fixée par la bascule 10, le verdict n'est pas rendu et que BRE reste donc actif, la sortie de la porte 12 fournit un signal E Ce signal est appliqué aux différents ensembles d'arbitrage de systè- me, par l'intermédiaire du bus, pour provoquer la sé- lection d'un nouvel arbitre En fait, ce signal permet d'appliquer la valeur -1 sur les circuits de résolution de priorités des ensembles d'arbitrage, pour désigner un nouvel ensemble d'arbitrage. La figure 4 représente de manière plus dé- taillée l'un des ensembles 3 d'arbitrage de demande d'accès qui, dans ce premier mode de réalisation de l'invention comprend une mémoire PROM de résolution de priorité Sur cette figure, on distingue le bus qui permet de mettre en communication l'un des processeurs, tel que le processeur 1, avec des ressources-non repré- sentées sur cette figure, par l'intermédiaire de l'un des ensembles d'arbitrage Ces moyens d'arbitrage sont constitués, comme on l'a mentionné plus haut, par un circuit de requête d'accès 4, un circuit de transmis- sion de verdict 5 et un circuit de résolution de prio- rités 6, qui comprend dans ce premier mode de réalisa- tion de l'invention, un ensemble de résolution de prio- rités 28 constitué par une mémoire PROM. Le circuit de requête d'accès 4 est constitué par un décodeur 14 de type 74 L 5138, qui permet de pas- ser d'un code à trois éléments binaires à un code à huit éléments binaires Une porte ET 15, à sortie in- versée, à trois entrées, reçoit les signaux BAP indi- quant qu'un arbitrage est possible sur le bus, DAB in- diquant que le processeur demande un accès au bus et EB qui n'est fourni à cette porte que lorsque la de- mande d'accès est acceptée La sortie de la porte 15 est reliée d'une part à une entrée de validation du décodeur 14 et, d'autre part, à un entrée d'un amplifi- cateur 16 dont la sortie fournit un signal WR Q Ce signal indique aux autres ensembles d'arbitrage, qu'au moins l'un des ensembles d'arbitrage a demandé un accès au bus Le décodeur 14 reçoit également les -signaux binaires UC 0, U Cl, UC 2, qui représentent, sous forme binaire, le numéro du processeur correspondant à cet ensemble d'arbitrage qui demande un accès au bus de communication Les sorties du décodeur 14 sont reliées respectivement aux lignes de transmission BA 17 à BA 24 par l'intermédiaire d'amplificateurs 17, de sorte que la requête de demande d'accès éventuelle de l'ensemble d'arbitrage considéré -soit transmise au bus par l'une de ces lignes de communication qui correspond au numéro de l'ensemble d'arbitrage considéré (qui est d'ailleurs le numéro du processeur correspondant à cet ensemble d'arbitrage) Le décodeur 14 n'est activé que s'il y a une demande d'accès au bus DAB qui n'est pas en cours de satisfaction ( requête d'accès à traiter dès que possible - Le circuit de transmission de verdict d'arbi- trage 5 comprend un comparateur 18 à quatre éléments binaires du type 74 L 585 qui reçoit d'une part le numéro UC 0, U Cl, UC 2 de son processeur correspondant et, d'au- tre part, les signaux binaires B Ml, BM 2, BM 3, i BM Les signaux BM 1 à BM 3 sont fournis par trois lignes de com- munication venant du bus et indiquent le numéro du pro- cesseur qui va accéder au bus par l'intermédiaire de l'ensemble d'arbitrage qui lui correspond Le signal BM 4 qui est également fourni par l'une des lignes de communication avec le bus, est un signal de validation qui est actif lorsque son niveau logique est égal à 0 et qui permet de valider les signaux B Mi à BM 3 Le circuit logique de transmission de verdict 5 comprend également une porte ET 19 à sortie inversée ainsi qu'une porte ET 20 Les sorties de ces portes sont re- liées aux entrées de commande R, S d'une bascule 21 de type RS Les entrées de la porte 19 sont reliées d'une part à une sortie du comparateur 18 qui fournit un si- gnal d'égalité EGAL et, d'autre part, à une -ligne de transmission du bus de communication qui fournit un si- gnal BECE indiquant qu'un échange est exécuté sur le bus de communication Le comparateur 18 reçoit d'une part les signaux B Ml, BM 2, BM 3, BM 4 et, d'autre part, les signaux UC 0, U Cl, UC 2 mentionnés plus haut La por- te ET 20 reçoit le signal WN provenant du bus de com- munication; ce signal permet de désigner un nouvel ar- bitre en appliquant au circuit de gestion de priorités un signal égal à 1 La porte ET 20 reçoit aussi par un signal RZT qui est un signal de remise à zéro totale du système Les sorties Q et Q de la bascule 21 sont re- liées respectivement à une entrée de la porte ET 15 et à une entrée de commande de l'interface 9, non repré- senté sur la figure Ces sorties fournissent respecti- vement le signal DBA qui indique que la demande d'accès au bus est acceptée et le signal bai qui permet, par l'intermédiaire de la porte ET 15, de faire retomber le signal BREQ dont la demande est en cours de traitement. Le circuit de transmission de verdict 5 est chargé d'informer l'ensemble d'arbitrage sélectionné par l'arbitrage en cours, qu'il peut accéder au bus En fin d'échange de données sur le bus de communication, la bascule 21 est mise à 0, dans tous les ensembles d'ar- bitrage de demande d'accès, par l'intermédiaire du si- gnal BEÉC fourni par le bus de communication Seul, l'ensemble d'arbitrage qui est désigné par l'arbitrage en cours se reconnaît par le signal EGAL qui vient for- cer la bascule 21 au niveau logique 1, à la fin de l'échange sur le bus de communication La sortie de la bascule 21 fournit le signal DBA à l'interface 9, pour que celui-ci puisse commencer à effectuer un échange sur le bus. Le circuit de résolution de priorités 6 com- prend un compteur 22 à chargement parallèle; ce comp- teur bien connu dans l'état de la technique reçoit les signaux B Ml, BM 2, BM 3 qui indiquent le numéro, codé sur trois éléments binaires, du prochain ensemble d'arbi- trage; il reçoit également sur ses entrées de commande un signal -RZ de remise à O et le signal IRE sur son entrée de comptage Ce compteur est également relié par son entrée LOAD à un circuit qui comprend les inver- seurs 23, 24, 25 et la porte ET 26 à sortie inversée. Ce circuit reçoit les signaux BECH et BAL décrits plus haut Les sorties du compteur 22 sont reliées aux en- trées d'un comparateur 29 identique au comparateur 18. Ces sorties fournissent à ce comparateur des signaux A Rl, AR 2, AR 3 représentant le numéro codé sur trois éléments binaires de l'ensemble d'arbitrage désigné pour arbitrer le nouvel échange Ce comparateur reçoit également sur trois autres entrée le numéro UC 0, U Cl, UC 2 du processeur sur lequel il se trouve Par princi- pe, c'est l'ensemble d'arbitrage dont le processeur correspondant accède au bus de communication, qui est désigné pour arbitrer l'échange suivant Le compteur 22 assure la mémorisation du numéro de l'ensemble d'arbi- trage désigné, à chaque début d'échange Ce début d'échange a lieu lorsque le signal Ma est au niveau logique 0 A l'initialisation par le signal ME, le compteur est forcé à O En cas de défaillance de l'en- semble d'arbitrage, les moyens de supervision qui ont été décrits plus haut fournissent le signal M Ce signal modifie les signaux AR 1, AR 2, AR 3, entrant dans le comparateur 29, de manière à commander la désigna- tion d'un nouvel ensemble d'arbitrage Le comparateur permet de n'activer que l'ensemble d'arbitrage dont le 13407 numéro UC 0, UC 1, UC 2 est égal au numéro codé par A Rl, AR 2, AR 3 Le circuit derésolution de priorités comprend aussi une bascule 50 de type RS, dont les entrées de commande R et S sont reliées respectivement aux sorties de portes ET 51 et 52 La porte 51 reçoit respective- ment sur ses entrées, les signaux UNA et R Ti mentionnés plus haut La porte 52 reçoit le signal B M indiquant qu'il y a une demande d'accès au bus de communication, et le signal EGAL de sortie du comparateur 29 La bas- cule 50 n'est active que pour l'ensemble d'arbitrage désigné par les signaux AR 1, AR 2, AR 3 Cette bascule sert à commander un ensemble de bascules à verrouillage 27 La bascule à verrouillage 27 reçoit sur ses entrées les signaux BA 17 à BA 24 qui indiquent, comme on l'a vu plus haut, les numéros des processeurs qui ont demandé un accès au bus de communication La bascule 27 est transparente lorsque le signal BREQ qui lui est fourni par l'intermédiaire de la bascule 24 est à un niveau logique 1 La bascule à verrouillage mémorise les de- mandes =B 57 à _B 4 W, sur le front descendant du signal BREQ, fourni par la sortie Z de la bascule 50 La bas- cule à verrouillage 27 redevient transparente pour les signaux qu'elle reçoit sur ses entrées, lorsque la bas- cule 50 est activée sur le front descendant du si- gnal ba. Enfin, le circuit de gestion de priorités comprend également un ensemble de résolution de priori- tés 28 qui, dans ce premier mode deréalisation du sys- tème de l'invention, est constitué par une mémoire PROM dans laquelle sont codées les priorités des proces- seurs Cette mémoire PROM fournit, un verdict de prio- rité en sortie, en fonction des demandes provenant à ses entrées L'ensemble 28 reçoit sur ses entrées des signaux dû, Mi T L 7 provenant de la bascule à ver- rouillage 27 Cet ensemble de gestion de priorités fournit en sortie les signaux BM 1, BM 2, BM 3, M qui permettent d'indiquer le numéro codé de l'ensemble d'arbitrage qui peut accéder au bus de communication. La figure 5 est un chronogramme des princi- paux signaux qui interviennent dans le système de l'in- vention Sur cette figure, on a représenté différents signaux et leur enchaînement, lors de l'arbitrage d'une demande d'accès au bus de communication, cette demande d'accès provenant du processeur et de l'ensemble d'ar- bitrage de numéro n On supposera d'autre part que l'échange précédent a été mené par le processeur m, ce qui implique que c'est l'ensemble d'arbitrage m qui va arbitrer la demande d'accès qui va être décrite en dé- tail Sur le chronogramme, la demande d'accès au bus de communication, formulée à l'ensemble d'arbitrage N par son processeur, est représentée par le signal DAB Le passage au niveau logique 1 du signal BAP (arbitrage possible) provoque, d'une part, la mise à l'état actif du signal BREQ et, d*autre part, l'activation de l'une des lignes de communication B A 17 à BA 24 qui correspond au numéro n Toutes ces actions sont effectuées par le circuit de requête d'accès de l'ensemble d'arbitrage n. Sur le circuit de résolution de priorités de l'ensemble d'arbitrage m, il y a égalité (signal EGAL) entre les signaux ARI, AR 2, AR 3 et UC 0, UC 1, UC 2; ces signaux représentent deux mots de trois éléments binai- res correspondant à la valeur m Le signal EGAL est celui qui est disponible à la sortie du comparateur 29 sur la figure 4 Ce signal EGAL étant égal à 1, le front descendant du signal BREQ va franchir la porte 52 et provoquer, par l'intermédiaire de la sortie Q de la bascule 50, le verrouillage des signaux BA 17 à BA 24. Les signaux =B 7 à -B 2 ? 4 sont ceux qui parviennent à l'entrée de la bascule 27 à verrouillage L'ensemble de résolution de priorités 28 rend alors un verdict repré- senté par les signaux BM 1, BM 2, BM 3, ce verdict étant validé par le signal BM-4 Ce verdict, si aucune autre demande d'accès au bus de communication n'est présente, est égal au numéro N de l'ensemble d'arbitrage qui de- mande l'accès au bus de communication. Le circuit de transmission de verdict d'arbi- trage de l'ensemble d'arbitrage N va alors se reconnal- tre et délivrer à son processeur le signal DBA, à tra- vers l'interface 9 (figure 2) Ce signal DBA fait pas- ser le signal BAP à l'état inactif (niveau logique O) et commande le démarrage d'une base de temps ( 91, e 2, 93, 04) propre à l'ensemble d'arbitrage n Cette base de temps n'a pas été représentée sur les figures, pour des commodités de représentation Elle permet de cali- brer tous les signaux émis par l'ensemble d'arbitrage et notamment les signaux BECH, BA 17 à BA 24, BAL Les signaux BECH et ML qui sont créés par la base de temps, sont utilisés pour remettre le signal U de la bascule 50, au niveau logique 1, (état transparent de la bascule 27 à verrouillage) et pour créer une impul- sion négative LOAD (porte 26, figure 41 qui permet de charger le compteur 22 par la valeur du numéro du futur ensemble d'arbitrage n. La figure 6 est un schéma détaillé de l'en- semble 28 (figure 4) de résolution de priorité, dans un deuxième mode de réalisation du système de l'invention. La mémoire PROM du premier mode de réalisation, est remplacée ici par un ensemble de résolution de priorité qui comprend un encodeur 30 à priorité fixe (de type L 5148) Cet ensemble de gestion comprend également un encodeur à priorité rotative, constitué par un autre encodeur à priorité fixe 32, précédé par un réseau de brassage circulaire 33 des signaux d'accès ROTO à ROT 7 et suivi par un additionneur 34 ajoutant au résultat intermédiaire, la valeur UC 0, UC 1, UC 2 + 1 Il comprend 22 2513407 aussi un circuit logique de commande d'aiguillage 36 qui commande un circuit logique d'aiguillage 37 Le circuit d'aiguillage 37 comprend des portes OU 55 qui reçoiventrespectivement sur leur première entrée, les si- gnaux L 7, L 7 provenant de la bascule à verrouillage 27 Les signaux MSK 0, MSK 7 de commande d'aiguillage fournis par le circuit de commande 36 sont appliqués respectivement sur la deuxième entrée des portes OU 55, par l'intermédiaire d'inverseurs 56 Ces signaux seront décrits plus loin Ce circuit d'aiguillage 37 comprend aussi des portes OU 57 qui reçoivent respectivement sur leurs entrées, les signaux L 0, Ll, L 7 et MSK 0, MSK 1, MSK 7 Les sorties du circuit logique d'aiguil- lage 37 sont reliées aux entrées de l'encodeur 30, du réseau de brassage circulaire 33 et aux entrées d'un circuit logique qui comporte les portes ET 38, 39, 40, 41, à sorties inversées La sortie de la porte 39 est reliée à l'entrée de commande d'une porte 31 à 3 états, tandis que la sortie d'une porte 41 est reliée à l'en- trée de commande d'une porte 35 à 3 états Les sorties des portes 38 et 40, sont respectivement reliées aux entrées d'une porte OU 42 dont la sortie inversée est reliée à une entrée de la porte 35 à 3 états L'une des entrées de la porte ET 41 reçoit le signal Q provenant de la bascule 50 (figure 4) Ce signal est appliqué à l'entrée de la porte ET 41, à travers une ligne à re- tard 43. En fait, les portes 31 et 35 à 3 états sont des portes de type 74 L 5125 Elles permettent d'effec- tuer un multiplexage des signaux reçus sur leurs en- trées et provenant respectivement de l'encodeur 31 à priorité fixe et de l'additionneur 34 faisant partie del'en- codeur à priorité rotative ( 33, 32, 34) Le circuit constitué par les portes 38, 39, 41 et par l'inverseur 60 est en fait un circuit de commande de multiplexage des priorités fixes et des priorités rotatives, puisque les portes 39 et 41 fournissent toujours des signaux de commande opposés. Les signaux d'entrée IT, l I, T 7, appliqués aux entrées du circuit logique d'aiguillage 37 provien- nent des sorties de la bascule à verrouillage 27 L'en- semble de gestion représenté sur la figure fournit com- me on le verra plus loin en détail, les signaux BM 1, BM 2, BM 3 qui désignent le numéro de l'ensemble d'arbi- trage désigné pour accéder au bus; cet ensemble de gestion fournit également le signal B Mt qui permet de valider l'arbitrage Le système de l'invention permet- tant la gestion des priorités fixes et rotatives en même temps, les signaux 20, Pl, 22 sont des signaux qui permettent de programmer ces priorités Les signaux P 0, Pl, P 2 représentent, sous forme codée binaire, le nom- bre N d'ensembles d'arbitrage que l'on désire voir traités en priorité fixe on suppose que les ensembles d'arbitrage qui fonctionnent en priorité fixe portent lesnuméros 0,y,, N-1 tandis que les ensembles d'arbi- trage à priorité rotative portent les numéros N, N+ 1,, 7 (Dans le cas ou il y a par exemple 8 ensem- bles d'arbitrage sur le bus de communication). Par hypothèse, les ensembles d'arbitrage en priorité fixe sont de priorité supérieure aux ensembles d'arbitrage à priorité rotative. Des commandes d'aiguillage représentées par les signaux MSK 0, MSK 1,, àSK 7, sont obtenues à partir des signaux P 0, Pi, P 2 Cet aiguillage permet d'aiguil- ler les signaux LA, LT, 17 vers l'encodeur à priorité fixe ou vers l'encodeur à priorité rotative selon la valeur de MSK O à MSK 7 Les signaux de commande d'ai- guillage MSK O à MSK 7 agissent de la façon suivante: si on a codé P O O Pi, P 2 pour représenter la valeur N sou- haitant ainsi que les ensembles d'arbitrage 0, 1 N-1 soient traités en priorité fixe et les ensembles d'ar- bitrage N, N+ 1,, 7 en priorité rotative, les si- gnaux MSK 0, MSK 1 MSK(N-l) vont assurer la transmis- sion de L-, RI, L(N-)T sur l'encodeur à priorité fixe 30 (signaux YM, FIX 1, FIX(N-1) Ils vont de plus mettre à l'état inactif les signaux Wff F, IOTT, , -T 1 FIT qui ne doivent pas être considérés par l'encodeur à priorité rotative. De manière identique, MSKN, MSK 7 rendent inactifs FF/-, IX 7 sur l'encodeur à priorité fixe et transmettent E- 17 à l'encodeur à priorité rota- tive,transmission qui se traduit par les signaux ROTN à ROT 7. L'activité éventuelle de l'encodeur à prio- rité fixe est détectée par la porte 38 et inhibe le résultat de l'encodeur à priorité rotative en forçant la porte 35 au troisième état Si l'encodeur à priorité fixe est inactif, la porte 38 force par contre la porte 31 au troisième état et autorise, par la porte 41, l'encodeur à priorité rotative à rendre le verdict, car, en cas de fonctionnement normal, l'un au moins des deux encodeurs est actif Si les deux encodeurs sont inactifs, l'encodeur à priorité rotative délivre le si- gnal B-M 4 au niveau logique 1 Ce cas résulte par exem- ple d'un signal parasite: il y a une demande d'accès au bus mais aucun signal n'est actif sur la bascule de verrouillage. On notera que l'on introduit sur le signal Q de sortie de la bascule 24, un retard qui permet aux encodeurs 30, 32 de fournir un résultat stable avant que l'une des 2 portes 31, 35, à 3 états, ne soit ouver- te. Le circuit logique d'aiguillage 37 reçoit les signaux I à = 7 qui sont actifs lorsque leur niveau logique est égal à 0 D'après les explications fournies plus haut, les signaux MSK O à MSK 7 définissent un mas- que qui effectue les opérations logiques suivantes, pour N = O à 7: RO Tn = MS Kn +Ln FI Xn = Mrn +Ln Les signaux ROT O à ROT 7 et FIX O à FIX 7 sont respectivement appliqués aux encodeurs à priorités fixe et rotative 30, 32. Les signaux MSK O à MSK 7 fournis par le cir- cuit logique 36 de commande d'aiguillage répondent aux équations suivantes: MSKO = PO+PI+P 2 MSK 1 = Pi+P 2 MSK 2 = P 2 +Pil PO *MSK 3 = P 2 MSK 4 = P 2 (Pl+PO) MSK 5 = P 2 Pl MSK 6 = MSK 7 = P 2 Pl PO. Dans ces équations, PO est le poids le plus faible du code. Si l'on désire par exemple disposer de trois ensembles d'arbitrage en priorité fixe, on a les équa- tions suivantes: P 2.Pl PO = 011 et on en déduit que: MSK 7 MSK O = 00000111 L'encodeur à priorité rotative fonctionne selon le principe suivant: Si l'encodeur actif est ce- lui de l'ensemble d'arbitrage n 3 codé par UC 0, U Cl, UC 2, la priorité rotative la plus forte est alors at- tribuée à l'ensemble d'arbitrage n 4 dont la requête éventuelle d'accès au bus est présentée, grace au ré- seau de brassage 33, sur l'encodeur fixe 32 avec la plus forte priorité Le brassage des autres requêtes d'accès se déduit de là par permutation circulaireo Si l'ensemble d'arbitrage n'4 demande un accès au bus, la sortie de l'encodeur a priorité fixe va être celle qui a pour numéro 7 (demande la plus prioritaire) Comme l'encodeur 32 fournit des signaux actifs au niveau lo- gique zéro la sortie correspondant à la priorité la plus forte 7, va être à O L'addition de ce résultat, du numéro de l'ensemble d'arbitrage ( 3) et de +l, qui est réalisée par 34, va bien donner le nombre 4 qui désigne ainsi l'ensemble d'arbitrage N 14, comme futur maître du bus. La figure 7 représente le détail du réseau de brassage 33 de l'encodeur à priorité rotative Cet en- codeur est constitué, comme on l'a mentionné plus haut, par un encodeur à priorité fixe 32, précédé d'un réseau de brassage circulaire 33 et muni d'un additionneur 34 ajoutant au résultat intermédiaire le numéro de l'en- semble d'arbitrage (UC 0, UC 1, UC 2) augmenté d'une uni- té Le réseau de brassage circulaire comprend un déco- deur 45 (de type L 5138) à trois entrées et à huit sorties Ce décodeur permet de sélectionner l'une des diagonales U, T, 7 du réseau de brassage 46 Toutes les autres diagonales-sont alors inactives et les por- tes 59 à trois états qu'elles commandent, sont dans le troisième état Ces portes sont alors sans action sur les entrées 0, 1, 2, 3, 7 de l'encodeur 32 à priori- té fixe On constate que pour chaque entrée de l'enco- deur 32, il n'y a toujours qu'une seule porte à trois états qui est activée Le réseau de brassage achemine alors sur le niveau le plus prioritaire-de l'encodeur à priorité fixe 32, (niveau 7 > la demande ROTN du proces- seur ayant le numéro N correspondant à UC 0, U Cl, UC 2 + 1, au moyen de la porte à 3 états activée par la diagonale de numéro UC 0, U Cl, UC 2. Le système d'arbitrage qui vient d'être dé- crit permet d'arbitrer les conflits d'accès à un bus 13407 sur lequel peuvent être interconnectés jusqu'à huit en- sembles d'arbitrage Le bus est indépendant des proces- seurs ou des microprocesseurs et peut être multiplexé ou non L'arbitrage réalisé est décentralisé, parallè- le, asynchrone; il est effectué en un temps voisin de nanosecondes L'ensemble d'arbitrage peut être in- tégré sous un même boîtier, pour le deuxième mode de réalisation de l'invention, car tous les circuits sont standards L'intégration, dans le cas du premier mode de réalisation de l'invention (codage de priorités avec mémoire PROM) serait également possible, mais sous un boîtier ne présentant pas un nombre de broches stan- dard, car dans ce cas, la programmation de la mémoire PROM nécessite des broches supplémentaires. Il est bien évident que dans le système qui vient d'être décrit, les moyens utilisés auraient pu être remplacés par des moyens équivalents, sans sortir du cadre de l'invention. REVENDICATIONS 1 Système d'arbitrage des demandes d'accès de plusieurs processeurs ( 1, 2) à des ressources commu- nes ractérisé en ce qu'il comprend pour chaque processeur ( 1) un ensemble d'arbitrage ( 3) des conflits de demande d'accès (DAB), cet ensemble ( 3) d'arbitrage comprenant des moyens de traitement ( 4, 5) des demandes d'accès (DAB) reliés au bus et au processeur ( 1) et un circuit de résolution des priorités ( 6) d'accès, relié au bus, aux moyens de traitement ( 4, 5) des demandes d'accès et au processeur ( 1), ce circuit de résolution étant capa- ble d'attribuer aux demandes d'accès (DAB) des priori- tés fixes, rotatives, ou des priorités à la fois fixes et rotatives. 2 Système d'arbitrage selon la revendica- tion 1, caractérisé en ce que les moyens de traitement des demandes d'accès comprennent un circuit ( 4) de re- quête d'accès au bus recevant un signal (DAB) indiquant une demande d'accès du processeur correspondant à l'en- semble d'arbitrage considéré, ainsi qu'un'signal (B-IM) indiquant si d'autres processeurs ont effectué une de- mande d'accès, et un circuit ( 5) de transmission d'un signal (DBA) représentatif du verdict d'arbitrage de la demande d'accès du processeur ( 1) correspondant, en fonction des priorités des autres demandes d'accès, ces circuits de requête ( 4) et de transmission de verdict ( 5) étant reliés au bus, au processeur ( 1) et au cir- cuit de résolution-de priorités ( 6). 3 Système d'arbitrage selon la revendica- tion 2, caractérisé en ce que chaque circuit de résolu- tion de priorités ( 6) comprend des moyens pour appli- quer aux circuits de résolution de priorités des autres ensembles d'arbitrage, des signaux (B Ml, BM 2, BM 3, B-M) 2 2513407 désignant l'ensemble d'arbitrage qui sera actif pour la prochaine demande d'accès au bus. 4 Système d'arbitrage selon la revendica- tion 3, caractérisé en ce que le circuit de transmis- sion ( 5) de verdict d'arbitrage comprend des moyens pour reconnaître si l'ensemble d'arbitrage ( 3) désigné pour être maître du bus correspond à un processeur ( 1) qui fournit un signal de demande d'accès (DAB) et pour fournir à ce processeur un signal (DBA) indiquant l'ac- ceptation de cette demande. Système d'arbitrage selon la revendica- tion 4, caractérisé en ce qu'il comprend en outre des moyens de supervision ( 7) reliés aux circuits de réso- lution de priorités ( 6) par l'intermédiaire du bus, pour appliquer à ces circuits un signal (Ué) de com- mande de changement d'ensemble d'arbitrage si un ver- dict d'arbitrage n'est pas rendu dans un délai prédé- terminé. 6 Système d'arbitrage selon la revendica- tion 4, caractérisé en ce que les moyens de supervision ( 7) sont constitués par des moyens de temporisation ( 10) dont l'entrée est reliée au bus pour recevoir les signaux (BR Q) indiquant que d'autres processeurs ont effectué des demandes d'accès, une sortie de ces moyens de temporisation fournissant le signal de commande de changement d'ensemble d'arbitrage BNA aux circuits de résolution de priorités si un verdict d'arbitrage n'est pas rendu dans un délai prédéterminé. 7 Système d'arbitrage selon l'une quelcon- que des revendications l à 6, caractérisé en ce que chaque ensemble d'arbitrage ( 3) comprend en outre un interface ( 9) reliant le processeur ( 1) et le circuit de transmission de verdict d'arbitrage ( 5) avec le bus. 8 Système d'arbitrage, selon la revendica- tion 4, caractérisé en ce que le circuit de résolution de priorités comprend en outre un ensemble de résolu- tion de priorités comprenant au moins une mémoire PROM ( 28) pour enregistrer et gérer les priorités des ensem- bles d'arbitrage. 9 Système d'arbitrage selon la revendica- tion 4, caractérisé en ce que le circuit de résolution de priorités ( 6) de chaque ensemble d'arbitrage ( 3) comprend en outre un ensemble de résolution de priori- tés ( 28) qui comporte un encodeur à priorité fixe ( 30) i O pour coder les demandes d'accès des ensembles d'arbi- trage qui fonctionnent en priorité fixe et un encodeur à priorité rotative pour coder les priorités des ensem- bles d'arbitrage fonctionnant en priorité rotative, cet encodeur à priorité rotative comprenant au moins un en- codeur à priorité fixe ( 32) précédé d'un réseau ( 33) de brassage circulaire des demandes d'accès et suivi d'un additionneur ( 34) de la valeur +letdu numéro (UC 0, U Cl, UC 2) du processeur qui demande accès au bus, les en- trées de l'encodeur à priorité fixe et de l'encodeur à priorité rotative étant reliées aux sorties d'un cir- cuit logique ( 37) pour aiguiller respectivement vers les encodeurs à priorité fixe et rotative, les demandes des ensembles d'arbitrage qui fonctionnentenpriorité fixe et les demandes des ensembles d'arbitrage qui fonction- nent en priorité rotative. Système d'arbitrage, selon la revendica- tion 9, caractérisé-en ce que chaque ensemble d'arbi- trage est réalisé sous forme d'un circuit intégré sur substrat, enfermés dans un boîtier standard.