Brevet FR2502377A1 — publié le 19820924

L'invention concerne une mémoire semiconductrice et se rapporte plus particulièrement à une mémoire semiconductrice stockant des données contenant une fonction de correction de l'erreur d'au moins un bit. Quelques mémoires de la technique antérieure comprennent des lignes de bits auxiliaires de réserve utilisées pour rem- placer des lignes de bits défectueuses déterminées formées lors d'étapes de fabrication, en vue d'améliorer le rendement des mémoires. Le remplacement des bits erronés par des bits de sauvegarde dans de telles mémoires semiconductrices est effec- tué par un circuit conçu exclusivement pour la fonction de remplacement, un dispositif à laser, ou tout autre dispositif approprié. Avec la disposition classique, il est possible de remédier aux bits fixes erronés issus des étapes de fabrica- tion, alors que l'on ne peut absolument pas eviter des défauts non fixes de bits provoqués par exemple par des rayons alpha ou analogues. Divers systèmes ont été conçus pour corriger des erreurs de bits sur plaquettes LSI (Large Scale Intégration) incluant des mémoires semiconductrices, en utilisant les techniques suivantes: (1) Une correction d'erreur sur logique majoritaire (2) un circuit de codagedécodage monté sur la plaque et utilisant un code de corrections d'erreurs; (3) un système de contrôle de parité horizontale et verticale disposé aussi sur la plaquette. La technique (1) a pour inconvénient de donner à la pla- quette une surface d'environ trois fois celle nécessaire pour un montage sans correction. Quant à l'expédient (2), il nécessite un circuit additionnel de correction d'erreur d'échelle relati- vement grande et consommant une quantité accrue d'énergie élec- trique. Enfin, le système (3) a besoin d'un grand nombre de bits de contrôle à cause du contrôle de parité requis sur tous les bits de données pour corriger l'erreur d'un bit, si bien qu'il requiert une période de temps étendue pour la correction d'erreurs, ce qui implique en conséquence une plus grande consommation d'énergie électrique. C'est donc un objet essentiel de la présente invention de disposer d'une mémoire semiconductrice contenant moins d'erreurs de bits que les mémoires classiques en vue d'obtenir effective- ment un rendement amélioré au moment de la fabrication ou une plus grande fiabilité en fonctionnement. Un autre objet de l'invention est de rendre compacte la mémoire semiconductrice. L'invention vise aussi une mémoire semiconductrice ne consommant pas plus d'énergie électrique malgré sa faculté de réduire les erreurs de bits. L'invention réside encore en une mémoire semiconductrice incluant un circuit additionnel de petites dimensions pour une auto-correction d'erreurs de bits en une courte durée. Pour obtenir ces buts, une mémoire semiconductrice con- forme à l'invention incorpore un système unidimensionnel de contrôle de parité horizontale et verticale. De manière bien connue, un système de contrôle de parité horizontale et verticale enploie des bits additionnels de pa- rité horizontale et verticale, de valeur 1 ou 0, dans des rangées et colonnes d'une pluralité de bits de données d'in- formation d'une matrice MxN, de telle sorte que le nombre total des 1 (ou 0) dans chaque rangée et colonne plus le bit de parité soit toujours un nombre pair et impair. Si une erreur se produit dans la valeur de l'un quelconque des bits de données, la position d'un tel bit erroné peut être situé en contrôlant toute l'information des bits de parité horizontale et verticale. Le système de contrôle de parité horizontale et verticale est bi-dimensionnel. Une mémoire semiconductrice conforme à l'invention com- prend au moins une ligne de mots, une pluralité de lignes de bits croisant la ligne de mots, une unité de cellules de mé- moire de données connectées entre la ligne de mots et la ligne de bits pour stocker l'information, une pluralité de premières lignes de bits supplémentaires correspondant à des premiers groupes de lignes de bits, chaque groupe comprenant k (un nom- bre entier) lignes de bits croisant la ligne de mots, une plu- ralité de premières cellules de mémoire supplémentaires con- nectées entre la ligne de mot et les premières lignes de bits supplémentaires pour stocker une première information de contrôle en rapport avec les premiers groupes de lignes de bits, une pluralité de seconde ligne de bits supplémentaires correspondant à des seconds groupes de lignes de bits, cha- que groupe comprenant m (un nombre entier) lignes de bits croisant la ligne de mots, une pluralité de secondes cellules de mémoire supplémentaires connectées entre la ligne de mots et les secondes lignes de bits supplémentaires pour stocker une seconde information de contrôle en rapport avec les seconds groupes de lignes de bits, un circuit de détection d'erreurs pour comparer l'information issue des cellules de mémoire de données avec le contenu des premières et secon- des cellules de mémoire supplémentaires pour détecter les erreurs, et un circuit réagissant à une sortie du circuit de détection d'erreur pour corriger l'information issue des cellules de mémoire de données, les premières lignes de bits supplémentaires étant groupées en correspondance avec les premiers groupes de lignes de bits et les secondes lignes de bits supplémentaires étant groupées en correspondance avec les seconds groupes de lignes de bits, les seconds groupes de secondeslignesde bits supplémentaires étant chacun composés de l'une des premières lignes de bits supplémentaires de cha- que premier groupe. Les caractéristiques et avantages de l'invention ressor- tiront plus clairement de la description qui suit, faiteen référence aux dessins annexés. Dans les dessins: - les figures IA et 1B sont des vues synoptiques illus- trant le principe des systèmes de contrôle de parité horizon- tale et verticale applicables à une mémoire semiconductrice con- forme à l'invention; - la figure 2 est une vue synoptique illustrant un pre- mier exemple de réalisation d'une mémoire semiconductrice conçue selon les principes représentés sur les figures lA et 1B; - la figure 2A est un exemple de schéma détaillé d'une cellule de mémoire de données de la mémoire représentée sur la figure 2; - la figure 3 est un exemple de schéma d'un circuit de contrôle de parité de la mémoire rezresentée sur la figure 2; - la figure 4 est un exemple de schém d'unn g.n..a.ur de bits de parité de 1a mémoire semiconductrice i et - la figure 5 est- une vue sy.-optique d}-un second exemple de réalisation d'une mémoire semiconductrîce coniforme à l'invention, La figure 1A représente des bits de pari-ré horizontale a et des bits de parité verticale b disposés respectivement horizontalement et verticalement à côté d'une matrice 4x4 de 16 bits de données. Le système de contrôle de parité re- présenté sur la figure 1A est du type à bit de parité pair selon lequel la somme des bits 1 dans chaque rangée et colon- ne est toujours paire. Pour abréger, on se reportera dans tout le texte à un tel système. En transférant les bits de données et les bits de contrôle de parité a et b suivant les flèches en trait tiretar de la figure IA, la matrice bidimensionnelle peut être transformée en une matrice unidimensionnelle, comme cela est illustré sur la figure lB. Des erreurs quelconques parmi les 16 bits de données supérieurs du total des 24 bits de la ma- trice unidimensionnelle peuvent être détectées en position en comparant des groupes de bits, connectés par des traits pleins, avec huit bits de parité inférieurs. Ainsi, un défaut de bit fixe ou fugace dans l'un quelconque des 16 bits sup6- rieurs peut être détecté et corrigé facilement. Cette dis- position est bien représentative du principe de l'invention selon lequel un simple bit erroné peut être corrigé. La figure 2 illustre un premier exemple de réalisation d'une mémoire semiconductrice conforme à l'invention. La mémoire comprend une unité 100 pour stocker l'information sous forme de bit de données, l'unité 100 étant formée d'une matri- ce de cellules de mémoire de données 1001 incluant chacune en référence à la figure 2A, un transistor à effet de champ 102 et un condensateur 103 montés en série entre une ligne de bits et la masse, la grille du transistor 102 étant con- nectée à une ligne de mots. La structure et le fonctionnement de ces cellules sont bien connus et ne seront donc pas décrits en détail. La mémoire comporte une unité 120 de cellule de parité pour stocker les bits de contrôle de parité horizontale et verticale. L'unité 120 est composée d'une première matrice supplémentaire 120h de cellule de mémoire pour stocker le bit de contrôle de parité horizontale et une seconde matrice supplémentaire 120 de cellule de mémoire pour stocker les bits de contrôle de parité verticale. Les matrices 120h et v comprennent chacune une pluralité de cellules de mémoire et ont chacune la même structure que celle de la cellule décrite ci-dessus. Une unité 130 de correction et de contrôle de parité comprend des circuits de contrôle de parité horizon- tale 130 hl-130, des circuits de contrôle de parité verti- cale 130v 1-120,k tun circuit de correction d'erreurs d'un bit 132, et un circuit de sortie de données 134. Chaque circuit de contrôle de parité horizontale et verticale dans l'unité 130 a par exemple la structure repré- sentée sur la figure 3. Selon cet exemple, l'indice k = 8 et chaque circuit de contrôle de parité est composé de huit portes OU exclusive 201208. Les portes 201-204 reçoivent chacune deux bits parmi les huit bits de données indiquées en J. La porte 205 reçoit les sorties des portes 201 et 202, et la porte 206 reçoit les sorties des portes 203 et 204. Les sorties des portes 205 et 206 alimentent la porte 207 dont la sortie forme, avec un bit de contrôle de parité y, les deux entrées de la porte 208. La sortie de la porte 208 constitue la sortie de chaque circuit de contrôle de parité. L'information i à huit bits de données émane de la sortie de l'unité 100, c'est-à-dire des lignes de bits de données correspondant aux cellules sélectionnées. Ainsi, le circuit de contrôle de parité 130hl reçoit une information de données des lignes de bits de données 160il, 160, ... y 160kl ainsi qu'un bit de contrôle de parité p issu d'une ligne de bit 120hl de la première matrice supplémentaire 120h* Les autres circuits de contrôle de parité 130h -130 sont ali- mentés en bits de données et en bits de contrôle de parité sur les lignes de bits correspondantes. Les circuits de contrôle de parité 130 -130 sont alimentés en bits de don- vl vk nées issus des mêmes lignes de bits de données et en bits de contrôle de parité p issus respectivement des lignes de bits de la seconde matrice supplémentaire 120,. Comme représenté sur la figure 2, le circuit de correction d'erreurs d'un bit 132 comprend des portes ET 220 1-220kl, 220 2- 220k2 ' 1k- 220km t et des portes OU exclusif 230 -230 x 12 -230, 230m, 230km. La porte ET 220 réalise une multiplication logique (l'opération ET logique) d'une sortie du circuit 130hl avec une sortie du circuit 130 1 Si le résultat est 0, cela signifie que le contenu des cellules de mémoire de données est en accord avec celui des bits rela- tifs de contrôle de parité horizontale et verticale. Au con- traire, si le résultat est 1, le contenu des cellules n'est pas en accord avec ces bits. La porte ET 220il fournit sa sor- tie à la porte OU exclusif 230Il. Lorsque la sortie de la porte 22011 est 0, la porte 230il permet à une sortie de l'unité 100 sur la ligne de bit 160il de la traverser et de former son propre signal de sortie. Lorsque la sortie de la porte 22011 est 1, la porte 230 inverse une sortie de l'unité 100 sur la ligne de bit 160, corrigeant ainsi une erreur d'un bit, et délivre la sortie inversée à un étage suivant. Les autres portes ET 220 21-220 et les portes OU exclusif associées 23021-230km fonctionnent de la même manière. Le circuit de sortie de données 134 sert à délivrer successivement des sorties ou données corrigées émanant du circuit 132 basé sur les signaux de sélection de bits. La mémoire semiconductrice inclut également un circuit d'entrée de données 140 pour délivrer des données émanant d'un circuit de traitement extérieur (non représenté) seulement à des cellules de mémoire sélectionnées de l'unité 100 en fonc- tion de signaux de sélection de bit BS Les autres cellules non sélectionnées de l'unité 100 sont alimentées par le circuit en sortie émanant du circuit 132. Le circuit 140 a des circuits de porte ou de commutation 140A réagissant aux si- gnaux BS1 pour délivrer sélectivement les données issues du circuit de traitement extérieur et les bits d'information issus du circuit de correction 132 aux lignes de bits connec- tées à l'unité 100. Lorsque les lignes de bits pour les cellu- les dans lesquelles de nouvelles données sont à écrire sont désignées par les signaux de sélection de bits, le circuit 140 délivre des données extérieures à ces lignes de bits sélec- tionnées et des données issues du circuit de correction 132 aux autres lignes de bits qui ne sont pas sélectionnées. La mémoire comporte en outre des lignes de mots 150 il150in' Les lignes de bits de données 1601î-160]l, 16012-160k2 1601m-160km constituent conjointement un 1xm lignes. Les bits de contrôle de parité horizontale sont produits par toutes les lignes de bits de données en groupes de k bit, de sorte que les lignes de bits sont divisées en m groupes délivrant chacun k bits. Le nombre total des lignes de bits de parité horizontale et verticale est k+m. Les lignes de bits de parité horizontale sont divisées en groupes cor- respondant respectivement aux lignes de bits groupées comme 1 160160..., 160 M-160k, tandis que les il- ki ' 612 16k2 k lignes de bits de parité verticale sont groupées en divisions correspondant respectivement aux lignes de bits de données groupées comme 16011,16012... 160,m,16021, 16022... 160 kl' 160k2 '... 160km Desgénérateursde bits de contrôle de parité horizontale hl-170hm sont prévus respectivement pour les groupes précé- dants de lignes de bit de contrôle de parité horizontale, tandis que des générateurs de bits de contrôle de parité verti- cale 170vl- 170vk sont prévus respectivement pour les groupes précédants de ligne de bits de contrôle de parité verticale. Les (kxm) lignes de bit de données qui sont connectées aux sorties du circuit d'entrée de données 140 et qui sont divisées en m groupes pour délivrer k bits et former ainsi une information de bits de parité horizontale en k bits, sont reliées aux générateurs 170hl- 170hm, qui sont au nombre de m. Les (kxm) lignes de bit de données qui sont divisées en k groupes, chacun pour m bits afin de former une informa- tion de bits de parité verticale en m bits, sont reliées aux générateurs 170vl- 70vk, au nombre de k. Comme cela est représenté sur la figure 4, dans le cas ou k (ou m) = 8, chacun des générateurs 170 hl-170h, 170VI- ,k, comprend sept portes OU exclusif 241-247 connectées de la même manière que les portes 201-207, telle que cela est indiqué par un trait tireté à la figure 3. Les portes 241- 244 reçoivent les entrées j qui alimentent aussi les portes 201-204. La première matrice supplémentaire 120h de cellules de mémoire dans l'unité 120 pour stocker les bits de contrôle de parité horizontale comprend m lignes de bit supplémentai- res correspondant respectivement aux m groupes de lignes de bit de données afin de créer l'information de contrôle de parité horizontale. La seconde matrice supplémentaire 120, de cellules de mémoire pour stocker l'information de contrôle de parité verticale comprend k lignes de bit supplémentaires correspondant respectivement aux k groupes de lignes de bit de données afin de former l'information de contrôle de parité verticale. Ces lignes de bit supplémentaires sont reliées aux lignes de mot 150 il-150in par des cellules de mémoire supplémentaires dans les première et seconde matrices 120h-120V de l'unité 120. Lorsque l'une quelconque des lignes de mot 150 -150 il in est alimentée, l'information de (kxm) bits de données est lue des cellules de mémoire de données qui sont connectées à la ligne de mot activée et sont amenées, en m groupes de k bits, en correspondance avec les groupes de (kxm) lignes de bits de données, respectivement au m circuit de contrôle de parité horizontale 130 hl-130hm. L'information de donnée (kxm) bit telle que divisée en k groupes de m bits chacun est délivrée ainsi en groupes aux circuits de contrôle de parité verticale 130vî-130 vk. L'information de contrôle de parité horizontale de m bit et l'information de contrôle de parité verticale de k bit, qui sont lues simultanément avec la lecture de l'information de données (kxm) bit, sont appliquées en tant qu'information de contrôle au circuit de contrôle de parité 130 -130, 130 -130 pour les grou- hi hm vi 0vk pu e ru pes correspondants. Les signaux de sortie des circuits 130hl- hm et ceux des circuits 130 v-130V4 forment respectivement les entrées des portes ET 22011î220km du circuit de correction 132 pour détecter l'existence ou non d'une erreur en horizon- tal et en vertical dans l'information de donnée lue dans l'unité 100. Les portes ET 220 1-220k sont au nombre de (kxm) et sont divisées en groupes contenant chacun k portes. Chacune des portes ET, groupées ainsi 220 l-220k1l 220 12-220k2 5... 220 m-220k reçoit à l'une de ses entrées un signal de sortie de l'un des circuits 130k -1301-, et sur son autre entrée un signal de sortie de ciicuit 130vl -1 30vk. Cette dis- position détermine s'il n'y a aucune erreur dans chaque pièce délivrée de l'information de donnée horizontalement et verti- calement. En employant le système de contrôle par bit de parité paire, lescircuits130 hl-130hm conduiront un signal de sortie 1 dans le cas o une erreur est détectée en contrôle horizontal tandis que lescircuit6s130 1 -130 k produiront un signal de sortie 1 dans le cas o une erreur est détectée en contrôle vertical. Les de sortie aux (kxm) portes OU exclusif 230 l-230km" respective- ment. Ces portes OU exclusif inversent les valeurs logiques des bits de données émanant de l'unité 100 seulement lorsqu'une telle information de donnée appliquée contient une erreur dans les directions horizontale et verticale. Les signaux de sortie des portes 230 l-230k vont au circuit de sortie 134 et simulta- nément au circuit d'entrée 140 en tant qu'information de données corrigée par l'intermédiaire d'un trajet de retour de réaction 180. Le fonctionnement du circuit représenté sur la figure 2 va maintenant être décrit. Lorsque l'une désirée des lignes de mot 150il-150in est activée, une information de donnée de (kxm) bit est lue en parallèle d'un groupe correspondant des groupes de cellules de l'unité 100 qui sont connectés à la li- gne de mot sélectionné, et en même temps une information paral- lèle de contrôle de parité horizontale de m bit et une infor- mation parallèle de parité verticale de k bit sont lues des cellules supplémentaires des matrices supplémentaires 120h et 120V qui sont connectées à la ligne de mot choisie. L'infor- mation de donnée de (kxm) bit ainsi lue de l'unité 100 est appliquée, un bit à la fois aux portes OU exclusif 230 l-230km du circuit de correction d'erreur 132, et elle est également appliquée, ainsi groupée, aux circuits 130 hl-130hm' 130 V-130v4. Les circuits 130 h-130hm comparent l'information de donnée appliquée, avec l'information de contrôle de parité horizontale lue de la matrice 120 pour savoir s'il y a une erreur hori- zontalement, et produisent des signaux de niveau 1 indicatifs d'une telle erreur lorsque celle-ci est détectée. De même, lescircuitS130 V-130 k comparent l'information de donnée appliquée avec l'information de contrôle de parité verticale lue de la matrice 120 pour savoir si une erreur se présente verticalement, et produisent des signaux de niveau 1 indicatifs d'une telle erreur lorsque celle-ci arrive. Les signaux de sortie des circuits 130 hl-130hm et des circuits 130 1-130 k sont délivrés au circuit de correction d'erreur 132. On va maintenant examiner le cas selon lequel l'infor- mation de donnée appliquée à la porte OU exclusif 230il contient une erreur. Les signaux de sortie des circuits 130hl et 130 sont tous deux au niveau 1. Le niveau logique de seulement l'information de donnée fournie à la porte 230il est inversé, tandis que l'autre information de donnée est appliquée comme elle est au circuit de sortie 134. Le circuit de correc- tion 132 produit en sorties une information de donnée corrigée. L'information de donnée corrigée est délivrée comme signal de sortie par le circuit 134 avec un ou plusieurs bits désirés sélectionnés par le signal de sélection de bit BS2. Au même moment, les signaux de sortie du circuit 132 sont retournés par les lignes 180 au circuit d'entrée 140, duquel les signaux sont restockés dans les positions de celluleoriginale- de l'unité 100. Dès ce restockage de ces signaux, l'informe Lon de parité horizontale et verticale effectuée sur la base de l'information de donnée corrigée est écrite dans des cellules supplémentaires correspondantes des matrices 120h et 120. La nouvelle information de donnée reçue de la source extérieure sera écrite de la manière suivante: Le signal de sélection de bit BS1 est appliqué au circuit 140 pour indi- quer dans quelle cellule de mémoire de donnée sur une ligne de mot désirée de nouvelles données doivent être écrites. La ligne de mot à laquelle est connectée la cellule de mémoire de donnée dans laquelle les nouvelles données doivent être écrites est excitée en premier lieu, pour lire ainsi toute l'informa- tion de donnée à partir des cellules de données couplées à cette ligne de mot d'une manière similaire à celle corres- pondant à l'opération de lecture de donnée précédente. Puis, l'information de donnée retournée à partir du circuit 132 est amenée à être restockée dans les cellules de mémoire de donnée autres que la cellule de mémoire de donnée dans laquelle les nouvelles données sont à stocker. Simultané- ment, l'information de donnée issue de la source extérieure est stockée dans la cellule désirée. A ce moment, l'information de contrôle de parité horizontale et verticale sur la base de l'information des nouvelles données issues de la source extérieure et de l'information de données retournées depuis le circuit 132 est formée dans les générateurs de bit de contrôle de parité 170 hl-70hm, 170vl-170vk, et est stockée dans les matrices 120h, 120. hv La mémoire semiconductrice ainsi conçue présente les avantages suivants: (1) Le contrôle de parité horizontale et verticale peut être réalisé en une fois à l'intérieur de la mémoire en activant une ligne de mot, ce qui signifie qu'un contrôle de parité unidimensionnelle peut être réalisé.Des erreurs de bit produites dans la mémoire sont ainsi moindres que celles rencontrées dans les mémoires antérieures, de sorte que le rendement effectif des mémoires peut être accru ou que les mémoires fonctionneront avec une meilleure fiabilité. Par exemple, en supposant que le rendement est exprimé par la probabilité que le nombre de bits défectueux par ligne de mot par rapport au taux de mémoire complète non défectueuse est 1 ou moins, les rendements des mémoires classiques sans circuit de correction d'erreur sont 1%, 5% et 10%, tandis que les rendements correspondants des mémoires conformes à l'in- vention sont 25%, 41% et 50% respectivement. Par conséquent, les rendements des mémoires conformes à l'invention sont beaucoup plus élevés que les rendements antérieurs et sont sensiblement égaux à ceux des circuits périphériques pour mémoires, qui peuvent être fabriqués selon une technologie courante en fabrication des semiconducteurs. Le taux d'accrois- sement de la fiabilité de la mémoire semiconductrice sera décrit en référence aux erreurs fugaces causées par les rayons alpha. La fréquence de la présence d'une erreur fugace dans une mémoire LSI de 1 Mb sans circuit de correction d'erreur peut être déterminée par la probabilité qu'une particule alpha heurte une simple cellule de mémoire. Avec la présente invention, cette même fréquence peut être déterminée par la probabilité qu'une particule alpha fait impact sur deux ou plusieurs cellules à l'intérieur d'une période de correction d'erreur. Pour une mémoire à accès direct de 1 Mb par exemple, une fréquence de présence d'une erreur fugace dans une mémoire classique est 10 FIT (FIT=10 / heure) tandis que dans une mémoire conforme à l'invention, elle n'est que de 10 FIT, et une autre fréquence d'occurrence d'erreur antérieure est FIT tandis qu'elle n'est que 10-2 FIT en suivant l'invention. La fréquence des erreurs fugaces dans une mémoire conforme a l'invention est donc considérablement réduite. (2) Avec la disposition de la présente invention, la plus grande partie du circuit additionnel requis pour la correction d'erreurs de bits, réside dans l'unité des cellules de parité, le nombre de portes requis dans l'unité de correc- tion et de contrôle de parité étant de l'ordre de 4000 pour une mémoire à accès direct de 1 Mb. Le rapport de l'unité de cellules de parité à l'unité de cellules de mémoires est 2Vi- o N représentant la capacité de mémoire, de-sorte qu'il devient plus petit lorsque la capacité de mémoire croit. L'in- tervalle de temps ta requis pour une correction d'erreur a une valeur donnée par la formule: ta = (3 + log2 fiN) x à t o N représente la racine carrée de la capacité de mémoire (N = la capacité de mémoire) et At le retard apporté par porte. La durée de correction d'erreurs pour une mémoire à accès direct de 1 Mb ayant unAt=2 ns est de 16 ns. Le circuit supplémentaire de correction d'erreur conforme à l'invention étant plus petit, l'accroissement de la consommation en énergie électrique dû à ce circuit supplémentaire représente environ mW ou moins pour une mémoire à accès direct de 1 Mb. Un aussi faible accroissement de la consommation d'énergie électrique ne grève pas substantiellement les performances de la mémoire. La mémoire semiconductrice conforme à l'inven- tion est donc avantageuse par le fait qu'elle peut être com- pacte, capable de corriger des erreurs de bit en une courte durée tout en n'impliquant pas une forte consommation d'é- nergie électrique. Cet exemple de réalisation conforme à l'invention ne peut corriger deux erreurs de bit ou plus dans un groupe parmi les groupes de lignehorizontale de m bit, ou deux erreurs de bit ou plus dans un groupe parmi les groupes de ligne verti- cale de k bit. Cependant, cette mémoire peut avoir la faculté de corriger deux erreurs de bit ou plus, en rendant une in- formation de code capable de détecter deux ou plusieurs erreurs de bit, au lieu d'une information de bits de contrôle de parité, à stocker dans les matrices supplémentaires 120h, et 120. La figure 5 représente un autre exemple de réalisation conforme à l'invention dans une mémoire semiconductrice adaptée plus particulièrement au type de plusieurs mots x 1 bit. Les éléments identiques ou correspondants entre la figure 2 et la figure 5 se rapportent aux mêmes chiffres de référence. Une unité ou matrice 100 de cellule de mémoire de données et une unité 120 de cellules de parité composées de première et secon- de matrices supplémentaires de mémoire 120h ' 120v ont la même structure que celle illustrée à la figure 2. Par conséquent, l'unité 100 comprend une matrice de (kxm) bit disposée unidi- mensionnellement selon la configuration telle que représentée sur la figure lB, avec les cellules de mémoire connectées à des lignes de mot communes. De même, il y a m groupes de lignes de bit 160 -160 1 16012 160k2 t 160 m160 chaque groupe étant composé de k bits. Des sélecteurs 3001-300m sont respectivement prévus pour les m groupes de cellules de mémoire de donnée de l'unité 100. Nous supposerons maintenant que plusieurs bits supérieurs ou plusieurs bits inférieurs parmi les bits du signal d'adresses extérieur sont utilisés comme signal d'adresses S et les bits restants comme signal d'adresses S2. Chaque sélecteur est connec- té aux lignes de bit d'un groupe correspondant de cellules de mémoire de données, et sert à sélectionner une information de donnée d'un bit issu de l'information de donnée de k bit en réponse au signal Si. Dans le cas o l'information d'une cellule, par exemple l'information stockée dans la cellule con- nectée à la 'Ligne de bits 160 i et à la ligne de mot 150i., est lue, le signal d'adresses Si est fourni au sélecteur 3001, 300 2.. 300 pour sélectionner la ligne de bit supérieure o1, 16012' 16013... l1Olm de chaque groupe constitué de k lignes de bit. A titre d'exemple, la ligne de bit 160 est connectée à la sortie du sélecteur 3001, la ligne de bit 16012 est connectée à la sortie du sélecteur 300 2, et la ligne 1601M à la sortie du sélecteur 300m. L'information ain- si sélectionnée des cellules connectées à ces lignes de bit et à la ligne de mots 150il est délivrée au circuit de con- trôle de parité verticale 310. Les signaux de sortie sélec- tionnés par les sélecteurs sont fournis, comme information de bits de donnée pour le contrôle de parité verticale, à un circuit de contrôle de parité verticale 310. Le circuit 310 est composé d'une pluralité de portes OU exclusif comme dans l'exemple représenté sur la figure 2, mais en étant réceptif en plus des sorties des sélecteurs à une sortie correspondan- te de la matrice 120 par l'intermédiaire d'un générateur de bits de contrôle de parité verticale 420 qui sera décrit en détail ultérieurement. Le circuit 310 délivre une sortie com- me résultat du contrôle de parité verticale. Un sélecteur 320 sert à sélectionner une information groupée de k bit de données de l'information de (kxm) bit de données issues de l'unité 100 en réponse à un signal d'adresses S2. En d'autres termes, le signal S2 est délivré au sélecteur 320 pour sélectionner k lignes de bit 16011, 16021,.. . 160kl, chacune constituant le groupe supérieur de ligne de bit. L'information sélectionnée des cellules connectées à ces lignes de bit et à la ligne de mot 150il est fournie au cir- cuit de contrôle de parité horizontale 340 à partir du sélec- teur 320. L'information de données issues d'un groupe sélec- tionné de lignes de bit est délivrée comme sortie du sélecteur 320 à un sélecteur 330 ainsi qu'à un circuit de contrôle de parité horizontale 340 comme information de données pour le contrôle de parité horizontale. Le circuit 340 est composé d'une pluralité de portes OU exclusif comme dans l'exemple pré- cèdent. Le circuit 340 reçoit aussi une sortie de la matrice h via un générateur de bits de contrôle de parité hori- zontale 410, et produit une sortie comme résultat du contrôle de parité horizontale. Le sélecteur 330 réagit à un signal d'adresses S pour sélectionner l'information de données issue des groupes des lignes de bit. Des sorties des circuits de contrôle de parité 310,340 et une sortie du sélecteur 330 sont appliquées à un circuit de correction d'erreurs d'un bit 350. Le circuit 350 comprend une porte ET 352 réagissant aux sorties des circuits 340 et 310, et une porte OU exclusif 354 réagissant à la sortie de la porte 352 ainsi qu'à une sortie du sélecteur 330. Le circuit 350 sert à inverser la sortie du sélecteur 330 lorsque les deux sorties des circuits 340 et 310 sont au niveau 1, et à délivrer cette sortie inversée à des circuits extérieurs à la mémoire. La sortie du circuit 350, qui représente l'information de données corrigée, est retournée à son entrée via un trajet de retour 370. L'information de données corrigée ainsi retour- née est donc remémorisée dans des cellules ou positions de mémoire désirées de l'unité 100 par l'intermédiaire des sélec- teurs 330-320. Quand il est nécessaire d'écrire de nouvelles données d'entrée en relation avec l'opération de remémorisation précitée, ces nouvelles données sont impliquées, via un commu- tateur 401 du circuit d'entrée de donnée 400, à la sortie du sélecteur 330 et sont ensuite mémorisées via les sélecteurs 330, 320 dans des cellules de mémoire désirées de l'unité 100. * Simultanément à l'écriture des nouvelles données dans l'unité , l'opération suivante de génération de donnée de parité est effectuée. Le circuit d'entrée 400 comprend une porte OU exclusif 403 réagissant à de nouvelles données d'entrée ainsi qu'à la sortie du circuit 350 pour déterminer si les nouvelles données d'écriture de la source extérieure sont différentes des données antérieures. Si elles sont différentes, alors la porte 403 délivre un signal de sortie et l'information de contrôle de partié horizontale et verticale en relation avec les nou- velles données est fournie aux générateurs 410 et 420. Le générateur 410 comprend une porte OU exclusif 411, une porte ou un commutateur 413 et un sélecteur 415. La porte 411 reçoit une sortie de la porte 403 du circuit 400 ainsi qu'une sortie du sélecteur 415. Lorsque la porte 413 reçoit le signal de commande CS1, la sortie de la porte 411 est mémorisée via le sélecteur 415 dans une cellule de mémoire correspondant de la première matrice supplémentaire de mémorisa- tion 120h comme information de contrôle de parité horizontale. La porte 411 délivre une sortie au niveau 1 si seulement ses entrées sont différentes l'une de l'autre. Le générateur de contrôle de parité verticale 420 comprend une porte OU exclusif 421, une porte ou un commuta- teur 423 et un sélecteur 425. La porte 421 reçoit une sortie de la porte 403 du circuit 400 ainsi qu'une sortie du sélec- teur 425. Lorsque le signal de commande CS1 est fourni à la porte 423, une sortie de la porte 421 est mémorisée comme information de contrôle de parité verticale dans une cellule correspondante de la matrice supplémentaire de mémorisation 12Ov via le sélecteur 425. La porte 421 produit une sortie au niveau 1 si seulement ses entrées sont différentes l'une de l'autre. Avec le mode de réalisation conforme à l'invention représenté sur la figure 5, il est possible de corriger des erreurs de bit fixes ou fugaces. En particulier, la mémoire s'emiconductrice représentée sur la figure 5 inclut des sélec- teurs pour sélectionner une information de donnée nécessaire à la génération d'une information de contrôle de parité hori- zontale et verticale et par conséquent, au contrôle de parité horizontale et verticale, de telle sorte que la surface de câblage et des circuits périphériques impliquée peut être inférieure à celle de la mémoire semiconductrice représentée sur la figure 2. Par exemple, le nombre de portes constituant l'unité de correction et de contrôle de parité devient environ 1/32 relativement à celui impliqué dans le dispositif de la figure 2, qui est de 140 portes. Comme décrit ci-dessus, une mémoire semiconductrice conforme à l'invention est avan- tageuse par le fait qu'elle peut corriger des erreurs de bits fixes ou non. En dehors des exemples de réalisation qui viennent d'être décrits, il est évident que l'invention couvre également toutes les modifications qui peuvent y être apportées et no- tamment tous les équivalents techniques des moyens décrits. REVENDICATIONS 1. Mémoire semiconductrice, du type comprenant - une ligne de mots (150 i. ),..CLMF: - une pluralité de lignes de bits (160il,.-.- 160 km) croi- sant ladite ligne de mots, et - une unité (100) de cellules de mémoire de données (100il) connectée entre la ligne de mots et les lignes de bits pour mémoriser l'information, caractérisée en ce qu'elle comporte - une pluralité de premières et secondes lignes de bits supplémentaires (120hl-120hm; 120 vl-120vk) correspondant res- pectivement à des premiers et seconds groupes de lignes de bit incluant chacun m et k lignes de bits (h étant des nombres entiers) croisant ladite ligne de mots, - une pluralité (120hf 120v) de premières et secondes cellules de mémoire supplémentaires connectées respectivement entre la ligne de motset lesdites premières et secondes lignes de bits supplémentaires pour stocker des première et seconde informations de contrôle par rapport auxdits premier et second groupes de ligne de bits, un circuit de détection d'erreurs (130) pour comparer l'information issue des cellules de mémoire de données avec le contenu desdites premières et secondes cellules supplémentaires pour détecter des erreurs, - un circuit (132) réagissant à une sortie dudit circuit de détection d'erreurs pour corriger l'information issue des- dites cellules de mémoire de données, et en ce que lesdites premièreset secondes lignes de bits supplémentaires sont respectivement groupées en correspondance avec ledit pre- mier-et second' groupes de lignes de bits chacun des seconds groupes de seconde ligne de bits supplémentaire étant composé de l'une des premières lignes supplémentaires de chaque premier groupe. 2. Mémoire selon la revendication 1, caractérisée en ce que: - lesdites premières et secondes cellules supplémentaires sont respectivement capables de mémoriser une information de bits de contrôle de parité horizontale et verticale pour ladite unité (100) de cellules de mémoire de données. 3. Mémoire selon la revendication 1 ou 2, caractérisée en ce qu'elle comporte: - des générateurs de bits de contrôle de parité horizon- tale et verticale (170 hl... 170hm; 170vl 170) connectés auxdites lignes de bis qui sont groupées différemment pour mémoriser l'information de bits de contrôle de parité hori- zontale et verticale respectivement dans lesdites premières et secondes cellules de mémoire supplémentaires. 4. Mémoire selon l'une des revendications 1, 2 ou 3 caractérisée en ce qu'elle comporte: - un circuit d'entrée de données (140) pour fournir respectivement des données issues d'une source extérieure et - une sortie (180) issue dudit circuit de correction (132) à chacune desdites lignes de bits. 5. Mémoire selon l'une quelconque des revendications 1 à 4, caractérisée en ce que le circuit de détection d'erreurs précité (130) comprend un circuit de contrôle de parité horizontale ( -1 -30hm; 340) et - un circuit de parité verticale (130 vl-130vk; 310) pour respectivement comparer l'information issue desdites cellules de mémoire de données avec l'information de bits de contrôle de parité horizontale et verticale issues respec- tivement desdites premières et secondes cellules supplémentai- res, de telle sorte que ledit circuit de correction (132) corrige l'information issue desdites cellules de mémoire de données lorsque les sorties des circuits de contrôle de parité horizontale et verticale sont accordéesl'une avec l'au- tre. 6. Mémoire selon la revendication 5, caractérisée en ce que: - ledit circuit de correction (132) comprend une pluralité de premiers sélecteurs (300 -300m) pour sélectionner des lignes de bitsde données qui constituent lesdits seconds groupes respectivement desdits premiers groupes de lignes de bits de données et pour connecter les lignes de bits de données sélectionnées audit circuit de contrôle de parité verticale (310), un second sélecteur (320) pour sélectionner un groupe parmi lesdits premiers groupes de lignes de bits de données, et des troisième et quatrième sélecteurs (415, 425) pour sélectionner des premières et secondes lignes de bits supplémentaires correspondant auxdites lignes de bits de données sélectionnées de ladite pluralité des premières et secondes lignes de bits supplémentaires pour lesdites premiè- res et secondes cellules supplémentaires et pour connecter les premières et secondes lignes de bits supplémentaires sélec- tionnées respectivement auxdits circuits de contrôle de parité horizontale et verticale 7. Mémoire selon la revendication 6, caractérisée en ce que ledit circuit de correction comporte un cinquième sé- lecteur (330) pour sélectionner successivement des sorties du- dit second sélecteur et pour connecter les sorties sélection- nées audit circuit de correction d'erreur.