Brevet FR2507807A1 — publié le 19821217

-"Registre à décalage numérique". La présente invention concerne un registre à décalage numérique qui comporte une série de cir- cuits bistables en substance semblables pourvus chacun d'une entrée de signal, d'une entrée de réfé- rence, d'une sortie et d'une entrée de signal d'hor- loge, l'entrée de signal de chaque circuit bistable étant en substance connectée à la sortie du circuit bi- stable précédent et les entrées de signaux d'horloge de circuits bistables voisins pouvant être pilotées tour à tour sous l'influence d'un signal d'horloge par des impulsions de courant, le registre à décalage numérique étant pourvu d'un point de référence auquel chaque en- trée de référence est couplée. Un tel registre à décalage numérique est dé- crit dans le brevet des Etats-Unis d'Amérique no 3 676 701 Ce brevet décrit un registre à déca- lage numérique pouvant être intégré dans un corps semi-conducteur, les entrées de référence des cir- cuits bistables étant connectées à une source de ré- férence qui est réalisée au moyen d'un diviseur de tension à résistance monté entre les points de con- nexion d'alimentation du circuit. L'inconvénient de ce circuit-réside dans le fait que la tension de référence n'est pas constante, ce qui peut susciter des variations dans les temps de décalage et une diminution de la marge de pertur- bation De tels registres à décalage fonctionnent à une vitesse maximum si le coup logique (la différence de potentiel entre le niveau logique haut et le niveau logique bas d'une sortie) est d'environ 250 m V Il est donc clair que la sour- ce de tension de référence doit de préférence être à basse valeur ohmique pour, dans le cas d'un coup lbgi- que aussi faible, conserver une bonne marge de pertur- bation Dans le cas idéal, la tension de référence VR devrait être égale à (VH+VL)/2 Pour des regis- tres à décalage étendusde ce type comportant un grand nombre de circuits bistables, cela vaut la peine, en vue de l'obtention d'une tension de référence plus stable, d'y intégrer un circuit formant source de tension distinct, mais pour des registres à dé- calage plus petits,ceci est désavantageux La sour- ce de tension de référence occuperait alors une surface relativement grande sur le corps semi-con- ducteur et consommerait en outre une portion relative- ment grande du courant d'alimentation total du registre à décalage Un autre inconvénient qui joue un rôle en dépit du nombre de circuits bistables réside dans le fait que, pour la suppression d'ondu- lation sur les entrées de référence, le point de référence doit être désaccouplé par un condensateur extérieur parce que des condensateurs de la valeur exigée à cet effet ne peuvent pas être intégrés. Ceci exige des points de connexion supplémentaires au bottier du registre à décalage intégré Le fait de négliger cette suppression d'ondulation nuirait à la marge de perturbation. L'invention a pour but de procurer un regis- tre à décalage numérique qui soit pourvu da moyens qui rendent la dite source de tension de référence superflue, grâce à quoi la surface occupée sur le corps semi-conducteur par le registre à décalage est plus petite, le nombre de composants exigés est plus petit également et le circuit exige moins de courant d'alimentation. Une première forme d'exécution du registre à décalage numérique conforme à l'invention est carac- térisée en ce que les sorties des circuits bistables sont chacune connectées au point de référence par l'intermédiaire d'au moins une première résistance pour établir un potentiel de référence sur ce point de référence Le fait de coupler le point de réfé- rence aux sorties par l'intermédiaire de résistances a pour résultat que la tension présente sur le point de référence est la moyenne des tensions de sortie des circuits bistables Il n'est de ce fait pas né- cessaire de prévoir une source de tension de réfé- rence supplémentaire. Le registre à décalage numérique conforme à l'invention peut en outre être caractérisé en ce qu'il contient un circuit de seuil d'entrée qui est pourvu d'au moins une entrée de signal, d'une entrée de signal d'horloge et d'une sortie qui est connectée à l'entrée de signal d'un premier parmi les circuits bis- tables, l'entrée de signal d'horloge du circuit de seuil de sortie et l'entrée de signal d'horloge du dit circuit bistable pouvant être pilotées tour à tour sous l'influence du signal d'horloge au moyen d'impulsions de courant et le circuit de seuil d'en- trée est pourvu en outre d'une entrée de référence qui est connectée au point de référence et d'une autre sortie de laquelle peut être dérivé un signal logique qui, du moins lors de l'application de cou- rant à l'entrée de signal d'horloge du circuit de seuil d'entrée, est l'inverse d'un signal présent à la sortie du circuit de seuil d'entrée, la sortie et l'autre sortie du circuit de seuil d' entrée étant connectées chacune au point de référence par l'inter- médiaire d'au moins une deuxième ou une troisième résistance L'adjonction de ce circuit de seuil d'entrée permet d'obtenir une entrée de système à haute valeur ohmique et par l'intermédiaire de la deuxième et de la troisième résistance est obtenue une égalisation supplémentaire de la tension pré- sente sur le point de référencece qui est favorable a la marge de perturbation. Lorsque le registre à décalage comporte un nombre pair de circuits bistables, suivant l'inven- tion, la stabilité de'la tension de référence peut encore être améliorée Le registre à décalage numé- rique conforme à l'invention est caractérisé à cet effet en ce que l'autre entrée peut être pilotée par des impulsions de courant qui sont en phase avec les impulsions de courant amenées à l'entrée de signal d'horloge du premier circuit bistable Par l'amenée, conformément à l'invention, d'impulsions de courant adéquates à l'autre sortie du circuit de seuil d'en- trée, le circuit de seuil d'entrée se comporte par rapport au point de référence exactement comme la combinaison de deux circuits bistables voisins. Une autre forme d'exécution du registre à décalage numérique conforme à l'invention est carac- térisée en ce que la sortie de chacun des circuits bistables est connectée par l'intermédiaire d'un mon- tage en série de la première résistance et d'une qua- trième résistance au point de référence, l'entrée de référence de chacun des circuits bistables étant connectée au point de référence en substance par l'intermédiaire de la quatrième résistance du circuit bistable qui est classé dans la série à deux empla- cements en amont Grâce à ces mesures, la fréquence maximale utilisable du signal d'horloge devient plus élevée. Lorsque le registre à décalage numérique con- forme à l'invention est équipé d'un circuit de seuil d'entrée comme mentionné dans ce qui précède, il est avantageux d'utiliser le signal sur l'autre entrée et la sortie du circuit de seuil d'entrée pour piloter res- pectivement les entrées de référence du premier circuit bistable et du circuit bistable suivant Le registre à décalage numérique conforme à l'invention est ca- ractérisé à cet effet en ce que la sortie du circuit de seuil d'entrée est connectée au point de référence par l'intermédiaire d'un montage en série de la deu- xième résistance et d'une cinquième résistance, l'en- trée de référence du circuit bistable qui suit dans la sérié le premier circuit bistable étant connectée par l'intermédiaire d'une cinquième résistance au point de référence, de sorte que l'autre sortie du circuit de seuil d'entrée est connectée au point de réfé- rence par l'intermédiaire d'un montage en série de la troisième résistance et d'une sixième résistance et l'entrée de référence du premier circuit bistable est connectée au point de référence par l'intermé- diaire de la sixième résistance Ces mesures permet- tront aussi au premier circuit bistable et au circuit suivant de commuter plus rapidement. Le registre à décalage numérique conforme à l'invention peut être utilisé d'une manière particu- lièrement avantageuse dans un circuit diviseur de fréquence programmable, des mesures étant prises pour pourvoir d'autres parties du circuit conformément à l'invention d'une tension de référence et des moyens étant également prévus pour régler le facteur par lequel la fréquence d'un signal d'entrée présenté est divisée Pour réaliser un tel circuit diviseur de fréquence programmable, le registre à décalage numérique conformé à l'invention'est caractérisé en ce qu'il est pourvu d'un circuit-porte d'entrée qui comporte plusieurs entrées de signaux connectées chacune à la sortie d'un des circuits bistables, plusieurs entrées de référence connectées chacune à l'entrée de référence d'un des circuits bistables, une sortie, qui est connectée à l'entrée du premier circuit bistable, une autre sortie qui est connectée par l'intermédiaire d'une huitième résistance au point de référence et au moins deux entrées de signaux d'horloge dont l'une peut être pilotée selon l'état d'un commutateur de sélection au choix par des impulsions de courant qui sont en opposition de phase avec les impulsions de courant amenées à l'en- trée de signal d'horloge du premier circuit bistable, l'autre sortie pouvant être pilotée par des impul- sions de courant-qui sont en phase avec les impul- sions de courant amenées à l'entrée d'horloge du premier circuit bistable. Le fonctionnement du registre à décalage nu- mérique conforme à l'invention sera expliqué ci- après plus en détail avec référence aux dessins annexés dans lesquels: la Fig 1 est le schéma d'un registre à dé- calage numérique connu; la Fig 2 est le schéma d'une première forme d'exécution du registre à décalage numérique confor- me à l'invention; la Fig 3 est le schéma d'une variante du schéma du registre à décalage numérique représenté suer la Fig 2; la Fig 1 est le schéma d'une autre forme d'exécution du registre à décalage numérique confor- me à l'invention, et la Fig 5 est le schéma d'un circuit diviseur de fréquence pourvu d'un registre'à décalage numéri- que conforme à l'invention. La Fig 1 est le schéma d'un registre à déca- lage numérique tel que décrit dans le brevet des Etats-Unis d'Amérique n 3 676 701 Ce registre à décalage connu est formé des circuits bistables D 1 D 5 qui comprennent chacun une paire de tran- sistors T 1, T 2 La base du transistor T 1 et le col- lecteur du transistor T 2 de chaque circuit bistable sont connectés à son point de jonction d'entrée 1. Ce point de jonction d'entrée 1 est connecté en outre par l'intermédiaire d'unerésistance R 1 R 5 à un point d'alimentation V commun pour tous les circuits bistables Le point de jonction d'entrée 1 de cha- que circuit bistable est connecté au collecteur du transistor T 2 du circuit bistable précédent fonc- tionnant comme sortie 3, à l'exception du point de jonction d'entrée 1 du circuit bistable D 1 qui est connecté au collecteur du transistor T d'un circuit de seuil d'entre DO 3 fonctionnant comme sortie 13. de seuil d'entrée D O fonctionnant comme sortie 13. L'entrée de système 11 du circuit est connectée à la base du transistor T 3 La base du transistor T 3 n'est pas connectée au collecteur du transistor T, mais pour le reste, le circuit de seuil d'entrée D est identique aux circuits bistables D 1 D 5 On utilise la base du transistor T 1 ou la base du tran- sistor-T 4 comme entrée de référence ( 2 ou 12) et ces bases sont connectées à cet effet au point de ré- férence p qui est connecté à la source de tension de référence Sr Les émetteurs de chacun des transis- tors T 1, T 2 sont connectés à une entrée d'horloge 5 et les émetteurs de la paire de transistors T 3, T 4 sont connectés à l'entrée d'horloge 15 Ces entrées d'horloge 5 et 15 sont connectées respectivement aux commutateurs SW 1 SW 3 pour l'amenée en alternance d'impulsions de courant dérivées des courants TI I 3 à chacun de deux circuits bistables voisins. Le circuit de seuil d'entrée Do sert alors de cir- cuit voisin pour le circuit bistable D 1 Les commutateurs SW 1 SW 3 commutent simultanément au rythme du signal d'horloge O Ces commutateurs SW 1 SW 3 peuvent certes être réalisés d'une manière connue par des paires de transistors, le signal d'horloge pouvant -être appliqué à une base de -la paire de transistors ou en-opposition de phase à ces deux bases La sortie 14 de ce circuit est for- mée-par l point de jonction d'entrée du dernier circuit bistable D 5 Le décalage de l'information dans le registre à décalage numérique s'effectue de la manière décrite ci-après On suppose que un 1 logique (potentiel haut) est présenté sur l'entrée ll et que les commutateurs SW 1 SW 3 se trouvent dans la position a Le transistor T 3 du circuit de seuil d'entrée Do passera alors sur conduction et la base du transistor T 2 du circuit bistable D 1 sera maintenue à un bas potentiel Lorsque les commuta- teurs SW 1 SW 3 sont amenés rapidement dans la position b, sous l'influence de la capacité parasite présente sur le point de jonction d'entrée 1 du cir- cuit bistable D 1, la base du transistor T 2 de ce circuit D 1 restera basse suffisamment longtemps pour maintenir le transistor mentionné en dernier lieu dans un état non conducteur, grâce à quoi le courant I passera par le transistor T 2 du circuit bistable D 1, le point de jonction d'entrée 1 en question reste bas et le point de jonction d'entrée du circuit bistable D 2 suivant reste haut ou le devient Lors de la commutation suivante des commutateurs SW 1; SW, l'information du point de jonction d'entrée 1 du cir- cuit bistable D est transmise définitivement au point de jonction d'entrée du circuit bistable D 2. une inversion se produisanticependant (le 1 logique devient un O logique et inversement) Après encore une commutation, l'information originale est trans- mise au point de jonction d'entrée du circuit bista- ble D Il est clair que ce processus-peut être poursuivi ainsi et que le nombre de circuits bista- bles de la série peut-être choisi à volonté. L'inconvénient principal dans des registres à décalage intégrés courts de ce type connu est que la source de référence Sr occupe une surface rela- tivement grande sur le corps semi-conducteur et exige aussi relativement beaucoup de courant d'alimenta- tion. La solution à cette difficulté ressort de la Fig 2 qui montre le schéma d'une première forme d'exécution du registre à décalage numérique conforme à l'invention la source de référence Sr est absente dans ce cas-ci et en remplace- ment, le point de référence p est connecté par l'intermédiaire des résistances Ril, R 12 R 5 aux sorties des circuits bistables D 1 SID 5 Le point de référence est connecté par l'intermédiaire des résistances Rio et R 9 à la sortie 13 et à l'autre sortie 17 du circuit de seuil d'entrée DO Au total, le point de référence p est à présent couplé à sept sorties, les résistances R 9 R 15 étant de préférence de valeur égale On obtient la tension de référence VR sur le point de référence p en fai- sant la moyenne des sept tensions de sortie En fonction de la longueur du registre à décalage (donc du nombre de circuits bistables) et du rapport entre la valeur Rc des résistances de collecteur R O R 6 et la valeur Rk des résistances R 9 R 15 il se produit cependant une déviation de la tension de référence VR par rapport à la valeur idéale (VH+VL)/2 Dans le registre à décalage de la Fig 2, qui, comme le montrent les dessins, est formé de 5 circuits bistables D 1 D 5 et d'un circuit de seuil d'entrée Do, la déviation est de 6 % pour Rk=Rc- Lorsque Rk=l ORC, la dite déviation est de lo Pour de plus grands nombres de circuits bistables, cette déviation est plus faible Ainsi, pour un registre à décalage comportant sept circuits bistables et un circuit de seuil d'entrée, la dite déviation est de 4 % pour Rk=Rc et de 8 % pour Rk=l O Rc Cette dévia- tion a entre autres de l'influence sur la fréquence d'horloge maximale que lion peut obtenir Des simu- lations d'ordinateur ont montré qu'une déviation de VR de l(Y O par rapport à (YH+Vb)/2 provoque une diminution de 10 Y de la fréquence d'horloge maximale. Tout ceci signifie que, déjà pour des registres à décalage relativement courts, comme par exemple celui de la Fig 2,et pour des rapports Rk/Rc pas trop grands, on obtient pratiquement la même fréquence d'horloge maximale que pour un registre à décalage comportant une source de tension de référence sépa- rée. Lorsque le registre à décalage conforme à l'invention comporte un nombre pair de circuits bista- bles et un circuit de seuil dentrée comme celui qui com- porte également le registre à décalage de la Fig 2, il est possible, suivant l'invention, de prendre des mesures telles que l'on satisfasse exactement à la valeur recherchée VR=(VH+VL)/2 La Fig 3 illustre le schéma d'un registre à décalage qui respecte ces conditions La difficulté réside dans le fait que le dernier circuit bistable, en dépit du contenu du registre à décalage,produit un 1 à sa sortie 31 lors- que les commutateurs SW 1 SW 3 se trouvent dans la - position b, parce qu'aucun autre circuit bistable n'est connecté à la sortie du dernier circuit bistable et que l'information présente à la sortie du dernier circuit bistable est perdue dès que les commutateurs SW 1 SW 3 sont amenés dans la position a Le 1 produit de cette façon à la sortie du dernier cir- cuit bistable est compensé à présent suivant l'in- vention par la production simultanée avec ce i d'un O ailleurs sur une autre sortie A cet effet, on peut utiliser parfaitement l'autre sortie 17 du cir- cuit de seuil d'entrée Pendant-le temps o les commutateurs SW 1 SW 3 se trouvent dans la position 1 3 a, le courant Il est amené à la dite autre entrée 17, à la suite de quoi un O est produit à cet endroit et compense le 1 produit au même moment à la sortie du dernier circuit bistable D 4. La Fig h est le schéma d'une autre forme d'exécution du registre à décalage numérique conforme à l'invention Dans ce cas, les circuits bistables D 1 D 5 peuvent à nouveau être distingués de m'me que le circuit de seuil d'entrée Do Le schéma de la Fig 4 diffère de ceux des Fig 2 et 3 par le fait que les sorti-es 3 des circuits bistables D 1 D 5 et la sortie 13 sont connectées cha- cune, par l'intermédiaire du montage en série de deux résistances, au point de référence p: la sortie 3 du circuit bistable D 1 par l'interm 6 diaire des ré- il sistances Ril et R 21, celle du circuit bistable D 2 par l'intermédiaire des résistances R 12 et R 22 etc, et la sortie 13 du circuit de seuil d'entrée Do par l'inter- médiaire des résistances R 1 et R 20 L'entrée de réfé- rence 2 du circuit bistable D est connectée au point de référence P l'entrée de référence du circuit bistable D 2 est connectée au point de jonction des résistances R 10 et R 20, l'entrée de référence du circuit bistable D 3 est connectée au point de jonction entre les résistances Ril et R 21 etc Si le registre à décalage est utilisé dans un circuit diviseur, c'est-à-dire si la sortie est connectée à nouveau à l'entrée, les entrées de référence de D O et D 1 peuvent également être connectées à un point de jonction de résistances, de la manière précisée ci- dessus pour les autres étages, l'entrée 2 de D 1 étant donc connectée à R 15, R 25 et la base du transistor T 1 à R 14/R 24 La sortie 17 de Do doit alors être connectée à une source de courant commutée comme indiqué sur la figure Le fonctionnement du registre à décalage con- forme à l'invention est amélioré par les mesures pré- citées La tension présente sur l'entrée de réfé- rence de chacun des signaux bistables D 1 D 5 est à présent dépendante de l'état du circuit bistable pré- cédent Etant donné que dans ce type de registre à décalage, l'information est retardée et inversée pour chaque circuit bistable, ceci peut être con- sidéré comme la présentation anticipée d' information inversée à l'entrée de référence du circuit bista- ble en question Avant la commutation définitive d'un circuit bistable, on effectue donc déjà des préparatifs pour que cette commutation puisse se dérouler plus rapidement On suppose, par exem- ple, que les commutateurs SW 1 SW 3 se trouvent dans la position b et qu'un 1 logique, c'est-à-dire un haut potentiel est présent sur l'entrée 1 du circuit bistable D 1 La sortie 3 de ce circuit bistable aura alors un potentiel peu élevé Le point de jonction des résistances Ro 10 et R 20, donc également l'entrée de référence du circuit bistable D 2, aura alors un potentiel légèrement augmenté,de sorte que lors de la commutation des commutateurs SW 1 SW 3 dans la position a, le transistor de gauche du circuit bi- stable D 2 passera plus rapidement sur conduction que si l'entrée de référence était connectée au point de référence p Si, au début du processus de commuta- tion que l'on décrit à présent un O avait été présent sur l'entrée 13 du circuit bistable D 1 et donc un 1 sur la sortie 3, l'entrée de référence du circuit bistable D 2 aurait déjà subi une diminution de po- tentiel à la suite de laquelle,lors de la commuta- tion des commutateurs SW 1 SW, ce serait précisé- ment le transistor de droite du circuit bistable qui passerait plus rapidement sur conduction. En règle générale, la vitesse de commutation du registre à décalage est augmentée par les mesures décrites Mais si cela n'est pas nécessaire, ces mesures permettent de diminuer le courant d'alimenta- tiontandis que la vitesse de commutation maximale reste la même que celle du registre à décalage pour lequel les dernières mesures décrites n'ont pas été prises Des simulations sur ordinateur ont montré que, si la division de tension due aux résistances est égale à 0,3, une économie de courant de % peut être obtenue Il est par ailleurs avanta- geux de donner des valeurs égales aux résistances R 9 o Rlo t ' R 15 de même qu'aux résistances R 19 s R 20, R 21 R 25 et aux résistances RO,-R 1, R 2 R 6 Le registre à décalage numérique décrit ci-dessus permet avantageusement de réaliser un circuit diviseur de fréquence par détection d'un état logique déterminé des sorties des circuits bistables au moyen d'un circuit de seuil d'entrée ayant la forme d'un circuit-porte Le signal à di- viser en fréquence est alors le signal d'horloge O au moyen duquel les commutateurs SW 1 SW 3 sont commutés. La Fig 5 est le schéma d'un tel circuit diviseur 'de fréquence pourvu d'un registre à décala- ge numérique conforme à l'invention Dans ce cas, on distingue les circuits bistables D 1 D 6 qui for- ment le registre à décalage proprement dit pour le fonctionnement duquel on peut se référer à la description qui précède De plus, le circuit-porte d'entrée G est ajouté Selon la position du commutateur S p la partie gauche de ce circuit- porte d'entrée G comportant les transistors T 5 et T 8 ou la partie droite comportant les transistors (T 6, T 7, T 9) est active En connec- tant la base 21 du transistor T 5 à la sortie B du circuit bistable D 3, on obtient un compteur annu- laire présentant un temps de cyclage égal à quatre périodes du signal d'horloge 0, ce compteur annulai- re étant actif lorsque le commutateur Sp passe dans la position 4 L'ensemble fonctionne alors comme un diviseur par 4 En connectant la base 31 du tran- sistor T 6 a la sortie B et la base 41 du transistor T à la sortie C du circuit bistable D 5, on obtient 7. -un compteur présentant un temps de cyclage égal à cinq périodes du signal d'horloge O Ce compteur fonctionne comme un diviseur Tar cinq lorsque le commutateur Sp se trouve dans la position 5 Les entrées de référence 22, 32 et 2 sont connectées de la manière décrite plus haut à divers points de jonction, étant entendu que l'on tient compte des motifs de commutation qui peuvent apparaître dans le circuit. Le circuit diviseur de fréquence par' ou par 5 programmable ici décrit n'est donné qu'à titre d'exemple et il est clair qu'en étendant les modifications du circuit-porte d'entrée et/ou en 4. modifiant le nombre de circuits bistables on peut élaborer des circuits diviseurs de fréquence pro- grammables de ce type pour n'importe quel facteur de division. REVENDICATIONS 1 Registre à décalage numérique qui comporte une série de circuits bistables (D 1, D 2 D 3) en substance semblables pourvus chacun d'une entrée de signal ( 1), d'une entrée de référence ( 2), d'une sortie ( 3) et d'une entrée de signal d'horloge ( 5), l'entrée de signal de chaque circuit bistable étant en substance connectée à la sortie du circuit bistable précédent et les entrées de signaux d'horloge de cir- cuits bistables voisins pouvant être pilotées tour à tour sous l'influence d'un signal d'horloge(f)par des impulsions de courant, le registre à décalage numérique étant pourvu d'un point de r 6 férence (p) auquel chaque entrée de référence est couplée, carac- térisé en ce que les sorties des circuits bistables sont chacune connectées au point de référence (p) par l'intermédiaire d'au moins une première résistance (Rll R 15) pour établir un potentiel de référence sur ce point de référence (p). 2 Registre à décalage numérique suivant la revendication 1, caractérisé en ce' qu'il comporte un circuit de seuil d'entrée (DO) qui est pourvu d'au moins une entrée de signal ( 11), d'une entrée de signal d'horloge ( 15) et d'une sortie ( 13) qui est connectée à l'entrée de Sqignal ( 1) d'un premier parmi les circuits bistables (D 1), l'entrée de signal d'horloge ( 15) du'circuit de'seuil d'entrée (DO) et l'entrée de signal d'horloge ( 5) du dit circuit bistable (D 1) pouvant être pilotéestour à tour sous l'influence 'du signal d'horloge ( 0) au moyen d'im- pulsions de courant et le circuit de seuil d'entrée (DO) est pourvu en outre d'une entrée de référence ( 12) qui est connectée au point de référence (p) et d.'une autre sortie ( 17) de laquelle peut être déri- vé un signal logique qui, du moins lors de l'appli- cation de courant à l'entrée de signal d'horloge le ( 15) du circuit de seuil d'entrée, est l'inverse d'un signal présent à la sortie ( 13) du circuit de seuil d'entrée, les sorties ( 13 et 17) du circuit de seuil d'entrée étant connectées chacune au point de réfé- rence (p) par l'intermédiaire d'au moins une deuxiè- me ou une troisième résistance (RO ou R 9). 3 Registre à décalage numérique suivant la revendication 2, caractérisé en ce que l'autre sor- tie:( 17) peut être pilotée par des impulsions de courant qui sont en' phase avec les impulsions de courant amenées à l'entrée de signal d'horloge ( 5) du premier circuit bistable (D 1). 4 Registre à décalage numérique suivant l'une quelconque des revendications 1 & 3, caractérisé en ce que la sortie de chacun des cir- cuits bistables est connectée au point de référence (p) par l'intermédiaire d'un montage en série de la première résistance (Rll R 15) et d'une quatrième résistance (R 21 R 25), l'entrée de référence de chacun des circuits bistables étant connectée au point de référence (p) en substance par l'intermé- diaire de la quatrième résistance du circuit bista- ble qui est classée dans la série à deux emplace-. ments en amont. 5 Registre à décalage numérique suivant les revendications 4 et 2 ou 4 et'3, caractérisé en ce que la sortie ( 13) du circuit de seuil d'en- trée (DO) est connectée au point de référence (p) par l'intermédiaire d'un montage en série de la deu- xième résistance (R 1 o) et d'une cinquième résistance (R 20), l'entrée de référence du circuit bistable (D 2) qui,dans la série,suit le premier circuit bistable étant 'connectée au point de référence (p) par l'in- termédiaire de la cinquième résistance (R 20), l'au- tre sortie ( 17) du circuit de seuil d'entrée étant connectée au point de référence (p) par l'intermé- diaire d'un montage en série de la troisième résis- tance (R 9) et d'une sixième résistance (R 19) et l'entrée de référelice du premier circuit bistable (Dl) étant connectée au point de référence (p) par l'intermédiaire de la sixième résistance (R 19) 6 Registre à décalage numérique suivant l'une quelconque des revendications 1 à 5, caractérisé en ce que chacun des circuits bistables (D 1 D 5) est formé d'un premier transistor (T 1) et d'un deuxième transistor (T 2) du même type de conduction que le premier transistor, les émetteurs de ces transistors étant connectés à l'entrée de signal d'horloge ( 5) de chacun des dits circuits bistables et la base du premier transistor (T 1) étant connectée à l'entrée de référence de chacun des dits circuits bistables, la base du deuxième transistor (T 2) étant connectée au collecteur du premier transistor et à l'entrée de signal ( 1), cette entrée de signal étant connectée par l'inter- médiaire d'une septième résistance (R 1 R 5) à un point de connexion d'alimentation (V) commun à tous les circuits bistables et le collecteur du deuxième transistor (T 2) étant connecté à la sortie ( 3) de chacun des dits circuits bistables. 7 Registre à décalage numérique suivant l'une quelconque des revendications 2 à 6, caractérisé en ce que le circuit de,seuil d'entrée (D 0) comporte un troisième et 'au moins un quatrième transistor (T 3, T 4) du même type de conduction dont les émetteurs sont connectés à l'entrée de signal d'horloge ( 15) du circuit de seuil d'entrée, le col- lecteur du troisième transistor (T 3) étant connecté à la sortie ( 13) du circuit de seuil d'entrée et le collecteur du quatrième transistor (T 4) étant con- necté à l'autre sortie ( 17) du circuit de seuil d'entrée, cette autre sortie étant connectée par l'intermédiaire d'une autre résistance (Ro) au point de connexion d'alimentation (V). 8 Registre à décalage numérique suivant la revendication 7, caractérisé en ce que la base du troisième transistor (T 3) est connectée au point de référence (p) et la base du quatrième transistor (T 4) est connectée à une entrée de registre ( 11). 9 Registre à décalage numérique suivant la revendication 7, caractérisé en ce que la base du quatrième transistor (T 4) est connectée au point de référence (p) et la base du troisième transistor est connectée à une entrée de registre ( 11). Registre à décalage numérique suivant les revendications 4 et 1, Caractérisé en ce qu'il est pourvu d'un circuit-porte d'entrée (G) pour la formation d'un registre à décalage programmable, le circuit-porte d'entrée étant pourvu de plusieurs entrées de signaux ( 21, 31, 41) qui sont chacune connectées à la sortie d'un des circuits bistables (D 1 D 6),de plusieurs entréesde référence ( 22, 32) qui sont connectées chacune à l'entrée de référence d'un des circuits bistables (D 1 D 6), d'une sortie ( 23) qui est connectée à l'entrée ( 1) des premiers circuits bistables (Dl), d'une autre sortie qui est connectée par l'intermédiaire d'une huitième résis- tance (R 8) au point de référence (y) et d'au moins ' deux entrées de signaux d'horloge ( 25, 35) dont une peut être pilotée selon la position d'un commuta- teur de sélection (Sk) au choix par des impulsions de courant qui sont en opposition de phase avec les impulsions de courant qui sont amenées à l'entrée de signal d'horloge ( 5) du premier circuit bistable (D 1), 'l'autre sortie ( 27) pouvant être pilotée par des impulsions de courant qui sont en phase avec les impulsions de courant amenées à l'entrée d'hor- loge ( 5) du premier circuit bistable (D 1). 11 Registre à décalage numérique suivant la revendication 10, caractérisé en ce que les bases d'un cinquième, d'un sixième et d'un septième 250780 ? 19 = transistor (T 5, T 6, T 7) sont connectées chacune à une des dites entrées de signaux ( 21, 31, 41) du circuit-porte d'entrée (G), les bases d'un huitième et d'un neuvième transistor (T 8, T 9) sont connectées à une entrée de référence ( 22 ou 32) du circuit-por- te d'entrée (G), les émetteurs du cinquième et du huitième transistor (T 5, T 8) sont connectés à une des entrées de signal d'horloge ( 25) du circuit- porte d'entrée (G), les émetteurs du sixième, du septième et du neuvième transistor (T 6, T 7, T 9) sont connectés-à une 4 autre entrée de signal d'hor- loge ( 35) du circuit-porte d'entrée (G), les collec- teurs du oinquième, du sixième et du septième tran- sistor (T 5, T 6, T 7) sont connectés à l'autre sortie ( 27),qui est connectée par l'intermédiaire d'une neuvième résistance (R 9) à un point de connexion d'alimentation (V) et les collecteurs du huitième et du neuvième transistor (T 8, T 9) sont connectés à la sortie ( 23) du circuit-porte d'entrée (G).