Brevet FR2511168A1 — publié le 19830211

ta présente invention concerne un procédé et un montage pour l'identification du sens dans le cas d'un générateur de signaux incrémentiel, qui délivre deux séquences décalées de signaux rectangulaires. On connaît déjà des générateurs de signaux incrémentiels à translation et rotation, qui sont par principe constitués d'une piste avec un gabarit de pas et de capteurs balayant ce dernier. Un gabarit de pas à support transparent permet un balayage photoélectrique. Un gabarit de pas sur support magnétique permet l'emploi de capteurs magnétoélectriques pour le balayage; on connaît également un gabarit de pas constitué par des segments conducteurs sur lesquels se déplacent des balais métalliques. Deux éléments de balayage, décalés d'une distance déterminée, sont utilisés pour l'identification du sens de ces générateurs; les générateurs délivrent à la sortie deux séquences de signaux rectangulaires correspondant au O et au 1 logique, et qui sont transmis à un circuit traducteur constitué par des circuits logiques et délivrant des signaux fonction du sens, appliqués par exemple à des circuits de comptage électroniques. I1 est également connu d'utiliser de tels générateurs à circuit traducteur de sens dans le domaine de l'introduction de données pour l'ajustage de chiffres sur un visuel numérique; le générateur estréalisé dans ce cas sous forme d'un générateur de bits muni d'un bouton dont la rotation lui fait délivrer deux séquences décalées de signaux rectangulaires, dont les signaux binaires attaquent de nouveau un circuit tra docteur de sens. I1 est en outre connu de transmettre les séquences décalées de signaux d'un générateur incrémentiel à un microprocesseur, en aval duquel est branché un afficheur numérique. Pour l'identification du sens, le mot-bits à deux positions que le générateur vient de délivrer et le motbits à deux positions précédant le mot sont rangés chacun dans une mémoire RAM, puis les deux mots-bits sont réunis en un mot-bits à quatre positions que le microprocesseur compare à des mots-bits à quatre positions affectés aux sens de rotation et rangés dans une mémoire ROM, un signal fonction du sens étant délivré à l'égalité (demande de brevet de la République fédérale d'Allemagne publiée sous le nO 28 28 28spi Pour l'identification du sens, les paires de mots-bits à deux positions doivent etre réunies en un mot-bits à quatre positions; les mots-bits à quatre positions affectés aux sens de rotation exigent une capacité de mémoire; la réunion des paires de mots-bits à deux positions exige un élément de co mcidence approprié à plusieurs positions; chaque motbits à quatre positions doit être comparé à plusieurs mots-bits à quatre positions programmés; 16 mots-bits de ce type doivent etre disponibles pour la comparaison. L'invention a pour objet un procédé du type précité, réduisant l'appareillage nécessaire et le temps d'exécution. Selon une caractéristique essentielle de l'invention, pour l'identification du sens de mouvement instantané, des mots-bits sont dérivés des mots-bits délivrés par le générateur de signaux et des mots-bits précédents, et contiennent toujours la valeur de bit à un rang de même poids pour un sens de mouvement et toujours la meme valeur de bit antivalent à un rang de meme poids pour l'autre sens de mouvement. L'invention présente l'avantage de n'exiger, outre les deux mémoires pour les mots-bits délivré et précédent, que l'unité arithmétique du microprocesseur; la mémoire pour le mot-bits délivré n'est nécessaire que temporairement et peut être utilisée en liaison avec d'autres programmes à traiter par le microprocesseur; le nombre d'opérations nécessaires est en outre réduit. D'autres caractéristiques et avantages de l'invention seront mieux compris à l'aide de la description détaillée ci-dessous d'exemples de réalisation et des dessins annexés sur lesquels la figure 1 représente un schéma de principe de l'identification du sens; la figure 2 représente un tableau des informations contenues dans les cellules mémoire utilisées et l'unité arithmétique; la figure 3 représente un tableau des mots-bits d'identification du sens, dérivés des signaux du générateur; la figure 4 représente les opérations de division-addition effectuées par l'unité arithmétique 25, avec les résultats correspondants; la figure 5 représente les opérations de divisionroU exclusif effectuées par l'unité arithmétique 25, avec les résultats correspondants; la figure 6 représente une autre réalisation pour l'identification du sens; et la figure 7 représente un chronogramme du montage selon figure 6. Le montage selon figure 1 est constitué par un générateur de signaux incrémentiel 20, réalisé par exemple sous forme de générateur de bits et qui, lors de la manoeuvre du bouton 21, délivre deux séquences de signaux A, B décalées, que des lignes 22, 23 transmettent à un microprocesseur 24 qui commandent par programme un montage électronique 32 par exemple. Selon le sens de rotation du bouton 21 (vers la droite ou vers la gauche), des séquences de mots-bits à deux positions 11, 01, 00, 10, 11, etc. et 11, 10, 00, 01, 11, etc., dérivées des signaux binaires "0", "1" des deux séquences de signaux AB et de poids 20 (A) et 21 (B) apparaissent sur les lignes 22, 23. Seuls les composants suivants du microprocesseur 24, nécessaires pour l'identification du sens, sont représentés : une unité arithmétique 25, avec un accumulateur non représenté, et trois cellules 26, 27, 28 d 'une mémoire 29. L'unité arithmétique et les cellules mémoire sont réalisables par exemple à 4 ou 8 positions. L'unité arithmétique 25 et les cellules mémoires 26, 27, 28 sont reliées par un bus 30. Le microprocesseur 24 est relié de facon connue à un visuel numérique 31 à plusieurs positions, qui affiche les données introduites par le générateur de bits 20. La cellule mémoire 26 stocke brièvement le mot-bits qui vient d'être délivré (nouveau), la cellule mémoire 27 fournit le mot-bits précédent (ancien) à l'unité arithmétique 25 et stocke ensuite le mot-bits délivré pour la suite de l'identification du sens. L'unité arithmétique 25 compare les mots-bits délivré et précédent; elle effectue en outre une multiplication par 2 du mot-bits précédent et une addition du motbits délivré au mot-bits précédent multiplié par 2. Le résultat sert à.l'identification du sens, l'unité arithmétique 25 interrogeant la valeur binaire 1 ou 0 d'une position déterminée, puis l'incrémentant ou le décrémentant de 1 selon le contenu de la cellule mémoire 28 fonctionnant en compteur. Le fonctionnement du montage selon figure 1 est décrit ci-dessous. La figure 2 représente le contenu de l'unité arithmétique 25 et des cellules mémoire 26 à 28 pendant les phases les plus diverses des opérations. Une position de base du montage, dans laquelle tous les contenus sont 0000 est admise pendant la commande du générateur de signaux 20 dans un sens. L'apparition de l'instruction BF1 produit la lecture du mot-bits 01 (nouveau) se trouvant à la sortie du générateur de signaux 20 dans l'accumulateur de l'unité arithmétique 25, tandis que l'apparition de l'instruction BF2 produit l'écriture de ce mot-bits dans la cellule mémoire 26, par l'intermédiaire du bus 30. Avec l'instruction BF3 suivante, le mot-bits 0000 (ancien) se trouvant dans la cellule mémoire 27 est transféré par le bus 30 dans l'unité arithmétique 25, puis comparé avec le mot-bits 0001 (nouveau) contenu dans cette dernière. Le résultat de la' comparaison 0001 montre que les deux mots-bits sont différents. L'apparition de l'instruction BF4 charge ensuite le mot-bits 0001 (nouveau) contenu dans la cellule mémoire 26, dans l'accumulateur de l'unité arithmétique 25, par l'intermédiaire du bus 30. Lors de l'apparition de l'instruction BF5, ce mot-bits 0001 (nouveau) contenu dans l'accumulateur de l'unité arithmétique 25, est écrit par l'intermédiaire du bus 30 dans la cellule mémoire 27 et le mot-bits 0000 (ancien contenu jusqu'à présent dans cette dérnière est chargé par l'intermédiaire du bus 30 dans l'accumulateur de l'unité arithmétique 25. L'instruction suivante BF6 multiplie. par 2 le mot-bits 0000 (ancien) contenu dans l'accumulateur de l'unité arithmétique 25, par décalage de 1 position vers la gauche. L'apparition de l'instruction BF7 transfère, par l'intermédiaire du bus 30, le mot-bits 0001 (nouveau) contenu dans la cellule mémoire 27, dans l'unité arithmétique 25, qui additionne ce mot-bits 0001 (nouveau) au mot-bits 0000 décalé, de sorte-que le mot-bits 0001 apparat dans l'accumulateur. Lors de l'apparition de l'instruction BF8, l'unité arithmétique 25 interroge le range 21 de ce mot-bits 0001. La valeur binaire de ce rang est 0 dans le cas considéré. Lors de l'instruction suivante BF 9, l'unité arithmétique 25 incrémente de 1 le contenu de la cellule mémoire 28 fonctionnant en compteur. Lors d'une nouvelle commande du générateur de signaux 20 pour le mot-bits 11 suivant, introduit dans l'unité arithmétique 25, le mot bits 0001 (nouveau), contenu dans la cellule mémoire 27 depuis l'instruction BF5, devient le mot-bits précédemment délivré par le générateur de signaux 20et par suite le mot-bits ancien, tandis que le mot-bits 11 qui vient d'être délivré constitue le mot-bits nouveau. Le traitement du nouveau mot-bits 11 et de l'ancien mot-bits 01 s'effectue de la façon précédemment décrite pour les mots-bits 01 et 00. La multiplication par 2 (instruction BF15) et l'addition (instruction BF16) effectuées sur le nouveau mot-bits 11 et l'ancien mot-bits 01 donnent comme résultat le mot-bits 0101 (instruction BF17); le rang binaire 21 a également ici la valeur binaire 0, de sorte que le contenu de la cellule mémoire 28 est incrémenté de 1 et devient 0010. Le contenu de cette cellule mémoire 28 augmente proportionnellement au nombre de mots-bits délivrés par le générateur de signaux 20 à l'unité arithmétique 25. Une inversion du sens de rotation du générateur de signaux 20 diminue le contenu de la cellule mémoire 28. La figure 3 représente les mots-bits utilisés pour l'identification des deux sens et résultant de la multiplication et de l'addition de l'ancien et du nouveau mot-bits. Les mots-bits 0001, 0101, 1000, 0100 apparaissent pour le sens C (rotation à droite par exemple, avec la séquence de mots-bits 01, 11, 10, 00; contenu de 28 croissant); on voit que le rang de poids 21 de ces mots-bits a toujours la valeur binaire 0. Pour le sens D inverse (rotation à gauche avec la séquence de motsbits 10, 11, 01, 00; contenu de 28 décroissant), la multiplication et 1' addition du nouveau et de l'ancien mot-bits produisent les mots-bits 0010, 0111, 0111, 0010; le rang de poids 2 de ces mots binaires a toujours la valeur binaire 1. Lors de la comparaison, effectuée par l'instruction BF 3 ou BF12, du mot-bits 0001 ou 0011, écrit dans l'accumulateur de l'unité arithmétique 25 par l'instruction BF1 ou BFîO, et du mot-bits 0000 ou 0001, transféré de la cellule mémoire 27 à l'unité arithmétique 25, le résultat 0001 (instruction BF3) ou 0010 (instruction BF12) apparaît directement dans l'unité arithmétique 25, effaçant ainsi le mot-bits 0001 ou 0011 introduit; c'est pourquoi la cellule mémoire 26 est prévue, dans laquelle le mot-bits 0001 ou 0011 venant d'etre lu est écrit (instruction BF2, Bof11) savant l'opération de comparaison (instruction BF3, BF12) et par suite sauvegardé pour les opérations suivantes, puis rechargé dans l'accumulateur de l'unité arithmétique 25, après l'opéràtion de'comparaison, par l'instruction BF4 ou BF13. Les opérations d'identification du sens sont interrompues quand tous les rangs du mot-bits résultat de la comparaison (apparaissant avec l'instruction BF3 ou BF12) sont 0000, car ce résultat indique que le mot-bits (nouveau) lu et le mot-bits (ancien) précédent sont égaux. La cellule mémoire 26 n'est nécessaire pour l'identification du sens que pendant un temps limité, pour la mémorisation temporaire du motbits délivré par le générateur 20 pendant l'opération de comparaison. Les signaux binaires O et 1 délivrés par le générateur de signaux 20 sont lus et traités par le microprocesseur 24 à une cadence déterminée (à chaque ms environ par exemple), que le générateur 20 soit commandé ou non. Le traitement et la traduction précédemment décrits de ces signaux n'exigent qu'un temps court par rapport à la cadence (100 us environ par exemple). Après chaque traduction, le microprocesseur 24 exécute d'autres taches (telles que la commande programmée du montage 32 selon figure 1), pour lesquelles la cellule mémoire 26 disponible pendant ce temps peut etre utilisée L'effacement résultant de l'information encore contenue dans la cellule-mémoire 26 par suite de l'identification du sens est sans importance, car seul le contenu de la cellule mémoire 27 (dernier mot-bits délivré par le générateur 20) doit etre disponible pour l'identification des sens. Au lieu de la multiplication par 2 du mot-bits précédent, puis de l'addition du mot-bits délivré, une division par 2 du mot-bits précédent et une addition du mot-bits délivré peuvent aussi être effectuées, comme le montre la figure 4; par raison de simplicité par rapport au cycle selon figure 2, la figure 4 ne représente que les opérations de division et d'addition par l'unité arithmétique 25 des mots-bits intervenant pour deux sens-. La figure 4 présuppose une variation du sens de rotation DA du générateur de signaux 20. La première opération, déclenchée par l'apparition de l'instruction BF6', est une division du mot-bits 00 précédent, exécutée par un décalage d'une position vers la droite par l'unité arithmétique 25; dans cet exemple, toutes les opérations précédant la division sont identiques à celles décrites dans l'exemple selon figure 2 à l'aide des instructions BFO à BF5. L'instruction BF7' additionne le mot-bits 0001 délivré au motbits 0000 divisé et le mot-bits résultat 0001 est disponible avec l'instruction BF8'. L'apparition de l'instruction BF15' produit la division du mot-bits 0001 précédent par décalage d'une position vers la droite, par ltinstruc- tion BF16' produit l'addition à ce mot-bits du mot-bits 0011 délivré; avec 1 instruction BF17', le bit de rang 20 est interrogé pour décision d'incrémentation ou décrémentation du contenu de la cellule mémoire 28. L'instruction BF24' produit la division par l'unité arithmétique 25 du mot-bits 0011 précédent et l'instruction BF25' produit l'addition à ce mot-bits du mot-bits 0010 délivré; avec l'instruction BF26', le bit de rang 20 est de nouveau interrogé pour la décision d'incrémentation- décrémentat ion. L'instruction BF33' produit la division du mot-bits 0010 précédent et l'instruction BF34' l'addition à ce dernier du mot-bits 0000 délivré; avec l'instruction BF35', le bit de rang 20 est interrogé pour. la décision d ' incrémentat ion-décrémentation. Les rangs binaires de poids 2 des mots-bits résultats sont utilisés pour l'identification du sens; pour le sens de rotation considéré du générateur 20, ils ont tous la valeur binaire 1, encadrée sur la figure 4. Une inversion du sens de rotation DA du générateur de signaux 20 est alors effectuée, de sorte que les mots-bits 10, 11, 01, 00, etc. apparaissent successivement; les mots-bits 00, 10, 11, 01 sont les motsbits précédents correspondants. Après la description précédente des pas de division et d'addition des mots-bits pour un sens viennent les pas d'opération sur les motsbits pour l'autre sens. Comme le montre la figure, l'apparition de l'instruction BF44' produit le mot-bits résultat 0010, l'instruction BF53' le mt-bits résultat 0100, l'instruction BF62' le mot-bits résultat 0010 et i'ins- truction BF71' le mot-bits résultat 0000, etc. Le rang de poids 2 a pour ce nouveau sens de rotation toujours la valeur binaire O (encadrée), qui est utilisée pour l'identification du sens et l'action sur la cellule mémoire 28 (décrémentation). Une identification du sens est également possible en effectuant une division par 2 du mot-bits délivré puis une opération OU exclusif sur les signaux du rang binaire 20 du mot-bits précédent et du mot-bits délivré divisé comme le montre la figure 5. Lors de l'apparition de l'instruction BF8', l'unité arithmétique 25 effectue une opération OU exclusif sur les signaux du mot-bits précédent 0000 (instruction BFIO') et du mot-bits 00001 délivré et décalé d'une position vers la droite (instruction BF7'); l'instruction BF8' fait apparaître le mot-bits résultat 0000, dont le rang 20 a la valeur binaire 0. L'instruction BF 17' produit une opération OU exclusif sur les signaux du mot-bits précédent 0001 (instruction BF15') et du mot-bits délivré divisé 0011 (instruction BF16'), avec apparition du mot-bits résultats 0000, dont le rang 20 a la valeur binaire 0. L'instruction BF26' produit une opération OU exclusif sur les signaux du mot-bits précédent 0011 (instruction BF24') et du mot-bits délivré divisé 0010 (instruction BF25'), avec apparition du mot-bits résultat 0000,dont le rang 20 a la valeur binaire 0. L'instruction BF35' produit une opération OU exclusif sur les signaux du mot-bits précédent 0010 (instruction BF33') et du mot-bits délivré divisé 00000 (instruction BF34') avec apparition.du mot-bits 0 résultat 0000, dont le rang 2 a la valeur binaire 0. 0 Le rang 2 des mots-bits résultats est de nouveau utilisé pour l'identification du sens. Comme le montre en outre la figure 5, le rang 20 des mots-bits résultats produits par les instructions BF44', BF53', BF62' et BF71' après une inversion du sens DA du générateur de signaux 20 a la valeur binaire 1. La réalisation selon figure 6 supprime une comparaison des motsbits délivré et précédent par le microprocesseur et par suite la disponi- bilité de la cellule mémoire 26 pour la mémorisation temporaire du mot bits délivré pendant la comparaison. Le montage est de nouveau constitué par le générateur de signaux 20, dont les séquences de signaux A, B représentées à la figure 7 sont transmises par les lignes 22, 23 au microprocesseur 24, dont seules l'unité arithmétique 25 (figure 1, la cellule mémoire 27 pour le mot-bits précédent et la cellule mémoire-compteur 28 servent pour l'identification du sens. Par raison de clarté, ces éléments ne sont pas représentés sur la figure 6, leur fonction étant la memé que dans le montage selon figure 1. Le montage selon figure 6 comprend en outre un circuit logique 35 auquel le générateur délivre les signaux 0,1 par les lignes 22, 23, et qui commande l'entrée d'interruption INT du microprocesseur 24 par une ligne 40. Le circuit logique 35 est par exemple constitué par une unité constructive de quatre bascules 36 à 39, deux inverseurs 41, 42 branchés En amont des entrées S de remise à 1 des bascules 37, 39, et un opérateur OU 43 en aval des bascules 36 à 39 et dont la sortie est reliée à l'entrée d'interruption INT du microprocesseur 24. L'entrée S de remise à 1 de la bascule 36 est commandée par les signaux du générateur délivrés sur la -ligne 23 et l'entrée S de remise à t de la bascule 37 par les signaux correspondants inversés (41); l'entrée S de remise à 1 de la bascule 38 est commandée par les signaux du générateur délivré sur la ligne 22 et l'entrée S de remise à 1 de la bascule 39 par les signaux inversés correspondants (42). Le microprocesseur 24 agit par une ligne 44 sur l'entrée R de remise à O de toutes les bascules. Le fonctionnement du montage est décrit ci-dessous à l'aide de la figure 7. Une des bascules est remise à i par chaque variation positive ou négative de niveau a, a, b, b des séquences de signaux AB. Lorsque la variation de niveau b de la séquence de signaux B apparait à l'instant t0, la bascule 37 est remise à 1 et le signal apparaissant sur sa sortie Q commande le microprocesseur 24 sous forme d'un signal d'interruption transmis par l'opérateur OU 43 et la ligne 40; le microprocesseur 24 interrompt un programme en cours (tel qu'un programme de travail pour le montage électronique selon figure 1) et exécute les opérations de calcul, telles que la multiplication ou la division par 2 du mot-bits précédent, puis l'addition du mot-bits délivré, de la fason décrite en détail pour le montage selon figure 1. Peu après l'apparition du signal d'interruption, la bascule 37 est remise à 0 par un signal de remise à 0 que le microprocesseur 24 délivre sur la ligne 44, puis le mot-bits délivré par le générateur de signaux 20 est, comme dans le cas du montage selon figure 1, lu dans l'accumulateur du microprocesseur 24 et remplacé par le mot-bits précédent contenu dans la cellule-mémoire 27 (instructions BF5, BF14 de la figure 2), après quoi le mot-bits précédent est multiplié ou divisé par 2 (instructions BF6, BF15 de la figure 2), puis le mot-bits délivré est additionné (instructions BF7, BF16 de la figure 2). Le résultat de ces opérations-détermine de nouveau si le contenu de la cellule mémoire 28 doit être incrémenté ou décrémenté de 1. Après la mise à jour du contenu du compteur, le microprocesseur 24 reprend à l'instant t1 l'exécution du programme de travail précédent à l'endroit interrompu. Lorsque la variation de niveau a de la séquence de signaux A apparaît à l'instant t2, la bascule 38 est remise à 1 et délivre un signal d'interruption sur la ligne 40, de sorte que le programme de travail est interrompu et que le microprocesseur 24 effectue l'identification de sens précédemment décrite. Les variations suivantes de niveau b, a, b, a aux instants t3 à t6 produisent un cycle similaire, avec remise à 1 des bascules 36, 39, 37 et 38 successivement, le microprocesseur 24 effectuant à chaque fois l1iden- tification du sens. Une comparaison par le microprocesseur des mots-bits délivré et précédent étant supprimée dans le montage selon figure 6, la capacité de memoire de programme et le temps d'exécution de programme sont réduits par rapport à ceux du montage selon figure 1, de sorte que davantage de temps est disponible pour d'autres programmes; les variations de niveau des séquences de signaux AH étant utilisées pour l'identification du sens, cette dernière ne doit être effectuée qu'une fois par quart de période de la séquence de signaux considérée, tandis qu'avec le montage selon figure 1, dans lequel l'interrogation des signaux du générateur par le microprocesseur est asynchrone, la cadence d'interrogation doit être augmentée et portée par exemple à 2 par quart de période de la séquence de signaux, afin d'éviter la non-détermination de mots-bits. Bien entendu, diverses modifications peuvent être apportées par l'homme de l'art au principe et aux dispositifs qui viennent d'être décrits uniquement à titre d'exemples non limitatifs, sans sortir du cadre de l'invention. Revendications 1. Procédé pour l'identification du sens d'un générateur de signaux incrémentiel (20), qui délivre deux séquences décalées de signaux rectangulaires, ledit procédé étant caractérisé en ce que pour l'identification du sens de mouvement instantané, des mots-bits sont dérivés des mots-bits délivrés par le générateur de signaux (20) et des motsbits précédents, et contiennent toujours la même valeur de bit à un rang de même poids pour un sens de mouvement et toujours-la-même valeur de bit antivalent à un rang de même poids pour l'autre sens de mouvement. 2. Procédé selon revendication 1, caractérisé en ce que a) le mot-bits délivré ou le mot-bits précédent est multiplié ou divisé par 2 et b) l'autre mot-bits est ajouté au résultat ou c) une opération OU exclusif est effectuée sur les signaux du mot-bits multiplié ou divisé et du second mot-bits, et d) les rangs binaires contenant le résultat des opérations de calcul sont utilisés pour l'identification du sens. 3. Montage pour la mise en oeuvre du procédé selon revendications 1 et 2 à l'aide d'un microprocesseur (24) auquel les deux séquences décalées de signaux rectangulaires (AB) du générateur de signaux (20) sont transmises, le mot-bits délivré par le générateur (20) et le mot-bits précédent étant mémorisés, ledit montage étant caractérisé en ce que a) une cellule mémoire (-26) du microprocesseur (24) est utilisée pour la mémorisation temporaire du mot-bit délivré par le générateur de signaux (20) pendant la comparaison des mots-bits délivré et précé dent; b) l'unité arithmétique (25) du microprocesseur (24) est utilisée pour la comparaison des mots-bits dé-livré et précédent, et en cas d'iné galité pour la multiplication ou la division par 2 d'un des deux mots-bits et l'addition de l'autre mot-bits ou, au lieu de l'addition, l'opération OU exclusif sur les deux mots-bits; et c) une autre cellule mémoire (27) du microprocesseur (24) est utilisée pour 1) recevoir le mot-bits précédent qui, en cas d'inégalité des deux mots-bits, est de nouveau chargé dans l'accumulateur de l'unité arithmétique (25); 2) recevoir ensuite le mot-bits délivré, mémorisé temporaire ment dans la cellule-mémoire (26) et qui, après l'opération de multiplication ou de division par l'unité arithmétique (25), est transféré à cette dernière pour l'opération d'addi tion; et 3) conserver ce mot-bits comme mot-bits précédent pour l'opé ration suivante d'identification du sens. 4. Montage pour la mise en oeuvre du procédé selon revendications 1 et 2 à l'aide d'un microprocesseur (24) auquel les deux séquences décalées de signaux rectangulaires (AB) du générateur de signaux (20) sont transmises, le mot-bits précédent étant mémorisé, ledit montage étant caractérisé par un circuit logique (35) qui, à chaque variation du niveau (a, a, b, b) des séquences de signaux (AB) pour le microprocesseur (24), délivre un*signal d'interruption (40) qui active le microprocesseur (24) pour les opérations de multiplication ou de division par 2 d'un des deux mots-bits et l'addition de l'autre mot-bits ou pour l'opération OU exclusif sur les signaux du mot-bits multiplié ou divisé et de l'autre mot-bits.