Brevet FR2504327A1 — publié le 19821022

2504327- La présente invention concerne un système de sup- pression de chiffres identiques consécutifs et, en parti- culier, un système utilisable dans un système de trans- mission numérique d'un système de liaison par fibre opti- que. Dans un systîme de transmission numérique, il n'est pas souhaitable d'avoir des informations numériques ou chiffres identiques consécutifs (repères ou espaces identiques consécutifs), car ( 1) une synchronisation par signaux d'horloge pour régénérer un symbole n'est pas maintenue correctement dans le cas de longs chiffres iden- tiques consécutifs, et ( 2) le niveau d'un signal fluctue selon les chiffres à transmettre Ainsi, les chiffres identiques consécutifs détériorent la qualité de trans- mission et engendrent des erreurs de transmission indési- rables. En conséquence, on a utilisé une paire de circuits convertisseurs de code( codeur et décodeur) dans un sys- tème de transmission numérique pour éviter d'avoir trop de chiffres identiques consécutifs. La Figure 1, en annexe, est un schéma fonctionnel typique d'un système de transmission numérique qui com- prend une borne d'entrée de données 210, un circuit con- vertisseur d'information de débit binaire de transmission 110, un assembleur de bloc 120, un brouilleur 130, un convertisseur de code ou un circuit de suppression de chiffres identiques consécutifs 140, une ligne de trans- mission 150, un désassembleur de code 160 pour désassem- bler le code afin de reproduire le signal assemblé par le convertisseur de code 140, un circuit de synchronisa- tion de bloc 170, un débrouilleur 180 qui reproduit le signal brouillé par le brouilleur 130, un circuit conver- tisseur d'information de débit binaire 190 pour reprodui- re le signal converti par le circuit 110, et une borne de sortie 200 pour fournir des données de sortie. 04327 Le brouilleur 130 et le débrouilleur 180 fournis- sent le code équilibré dans lequel la possibilité du co- de " 1 " et la possibilité du code " O " deviennent sembla- bles pendant une longue durée Le brouilleur et le dé- brouilleur sont décrits dans l'article "PCM Jitter Sup- pression by scrambling", de H Kasai et al, paru dans la revue IEEE Transactions on Communications, vol COM-22, n 8, Août 1974, pages 114-1122. Cependant, le brouilleur et/ou le débrouilleur peuvent offrir comme seule possibilité que les chiffres identiques consécutifs soient inférieurs à la valeur pre- déterminée La longueur des chiffres identiques consécu- tifs à la sortie du brouilleur dépend donc des données d'entrée, et le brouilleur ne peut garantir que la lon- gueur maximale des chiffres identiques consécutifs soit inférieure à la valeur désirée Aussi, on prévoit un convertisseur de code 140 pour s'assurer que la longueur des chiffres identiques consécutifs ne dépasse pas une valeur prédéterminée, et pour fournir un signal BSI (d'in- dépendance de séquence binaire). Un des convertisseurs de code 140 connus est un dispositif convertisseur de bloc dans lequel un bloc de m bits est converti en un bloc de N bits Par exemple, un code à 3 B 4 B dans lequel un bloc de 3 bits est converti en un bloc de 4 bits, et un algorithme de conversion ty- pique pour cette conversion détermine le signe du qua- trième bit de sorte que le nombre de chiffres " 1 " dans chaque bloc ( 4 bits) est 2 pour des codes d'entrée 001 à , un code d'entrée " 000 " est codé alternativement en " 0100 " et " 1011 ", et un code d'entrée " 111 " est codé al- ternativement en " 0010 " et " 1101 " Les relations suivan- tes sont donc satisfaites entre un code d'entrée à 3 bits et un code de sortie à 4 bits. (' 2504327 ' Entrée Sortie 000 0100 ou 1011 001 0011 0101 011 0110 1001 101 1010 1100 111 0010 ou 1101 Cependant,ce code à m Bn B a l'inconvénient quel le nombre d'erreurs de transmission est augmenté par un co- dage et un décodage Par exemple, on suppose qu'un code initial est " 001 " dans le tableau ci-dessus Le code ini- tial est codé en " 0011 " qui est transmis à une ligne de transmission Ensuite, on suppose que le code " 0011 " est changé en code " 0010 " en raison d'une erreur de transmis- sion par un bruit (le quatrière bit est erroné) Le côté récepteur décode le code "DO 10 " dans le code " 111 " confor- mément au tableau ci-dessus Il en résulte que le code initial " 001 " est reproduit comme " 111 " On notera que dans la procédure ci-dessus une seule erreur de transmis- sion produit deux erreurs de bit du c 6 té récepteur, et que le nombre d'erreurs est accru dans une ligne de trans- mission par les opérations de codage et de décodage I 1 est évident que cette augmentation d'erreurs n'est pas souhaitable. Un autre système convertisseur de bloc est le sys- tème CMI (d'inversion de repère codé) qui est décrit dans le brevet des E U A n 4 189 621 Dans le système CMI, quand la donnée d'entrée est " 1 ", la donnée de sortie est " 11 " ou " 00 ", ces valeurs apparaissant alternative- ment, et quand la donnée d'entrée est "O", la donnée de sortie est " 10 " Ainsi, avec le système CMI, la longueur des chiffres identiques consécutifs (les chiffres identi- ques consécutifs " 1 " ou "O") est 3. Cependant, le système CMI a l'inconvénient que la fréquence de répétition des impulsions ou/Vitesse de transmission du signal codé est double de celle du si- gnal d'entrée, puisque chaque bit d'entrée engendre deux bits de sortie. Il existe le système DMI (d'inversion de mode différentiel) et le système à impulsion double comme au- tres systèmes de conversion de bloc Dans le système DMI, un mode est commuté par chaque donnée d'entrée " 1 ", et dans le premier mode, la donnée d'entrée " 1 " est conver- tie en " 11 " et la donnée d'entrée " O " est convertie en " 01 ", tandis que dans le second mode, la donnée d'entrée " 1 " est convertie en " 00 " et la donnée d'entrée " O " est convertie en " 10 " Dans le système à impulsion double, chaque donnée d'entrée " 1 " est convertie en " 10 " et cha- que donnée d'entrée " O " est convertie en " 01 " Cependant, aussi bien le système DMI que le système à impulsion dou- ble ont l'inconvénient que la fréquence de sortie ou la vitesse de transmission de sortie est beaucoup plus éle- vée que celle du signal d'entrée, puisqu'un certain nom- bre d'impulsions de chaque donnée est augmenté par l'opé- ration de conversion Comme ces systèmes élèvent considé- rablement la vitesse de transmission, ces systèmes peu- vent être utilisés tous les deux dans un système de trans- mission numérique rapide ayant un débit binaire supérieur à 100 Mbits/seconde. Le système de code d'insertion de bit est un au- tre système convertisseur de code connu, comme par exem- ple le système à m Bl P (m bits avec 1 bit de parité) et le système PMSI (d'insertion d'espace et de répère pério- dique). Dans le système m Bl P, on insère un bit de parité impaire P(o) pour chaque bloc de m bits de données d'en- trée (voir la Figure 2) Dans le système m Bl P, le nombre maximum de chiffres identiques consécutifs est 2 m, et cette longueur de 2 m n'est pas assez courte pour une transmission rapide de données. Dans l'autre système connu, PMSI, on insère ai- ternativement et périodiquement un " 1 " et un " O " pour chaque bloc de m bits de donnée d'entrée (voir Figure 3). Dans le système PMSI, le nombre maximum de chiffres iden- tiques consécutifs est( 2 m + 1), qui lui non plus n'est pas assez court pour une transmission rapide de données En outre, dans le système PMSI, un spectre de ligne est en- gendré dans un spectre de signal puisqu'un " 1 " et un " O " sont insérés périodiquement, et ce spectre de ligne pro- voque une instabilité et détériore la marge d'interféren- ce. Comme on l'a décrit plus haut, un système de sup- pression de chiffres identiques consécutifs connu dans lequel le débit de transmission est supérieur à 100 Mbi W seconde et dans lequel le nombre maximum voulu de chif- fres identiques consécutifs/est/inférieur à 12 n'est pas approprié pour un système de transmission numérique rapi- de récent. Certaines des caractéristiques souhaitables d'un système de suppression de chiffres identiques consécutifs sont: ( 1) le nombre maximum de chiffres identiques con- sécutifs est court, de préférence inférieur à 12. ( 2) la fréquence ou vitesse de transmission de sortie n'est pas si élevée que celle du signal d'entrée. ( 3) la conversion à débit élevé est possible pour un débit supérieur à 100 Mbits/seconde Pour la conver- sion à débit élevé, il faut un circuit convertisseur sim- ple. ( 4) une erreur dans une ligne de transmission n'est pas augmentée par des opérations de codage et de décodage. Un objet de la présente invention est un nouveau système de suppression de chiffres identiques consécutifs perfectionné qui évite les inconvénients et les limita- tions d'un système de suppression connu. Un autre objet de la présente invention est un système de suppression perfectionné dans lequel,( 1) la longueur maximale de chiffres identiques consécutifs peut être assez courte, ( 2) le débit binaire de trans- - mission d'un signal n'augmente pas autant, ( 3) la struc- ture d'un circuit codeur est simple, et ( 4) une erreur de transmission n'est pas augmentée par l'opération de déco- dage. Selon la présente invention, un système de suppres- sion de chiffres identiques consécutifs d'un système de transmission numérique comprend une borne d'entrée pour recevoir un signal d'entrée, un moyen pour convertir le débit de transmission d'un signal d'entrée en (m + 1)/m fois le débit du signal d'entrée, o m est un entier, un moyen pour insérer un bit d'insertion supplémentaire qui est le complément des k bits précédents pour chaque bloc ou période de m bits d'entrée, et une borne de sortie pour fournir un signal codé avec m bits d'un signal d'en- trée et un bit supplémentaire de complément. De préférence, la valeur de k est 1 et la valeur de m est inférieure à 12. D'autres caractéristiques et avantages du la pré- sente invention seront mis en évidence dans la descrip- tion suivante, donnée à titre d'exemple non limitatif, en référence aux dessins annexés dans lesquels: Figure 1 est un schéma fonctionnel d'un système de transmission banalisé qui utilise un système de sup- pression de chiffres identiques consécutifs maximum; Figure 2 est une séquence de signal dans un sys- tème de suppression de chiffres identiques consécutifs maximum connu; Figure 3 est une autre séquence de signal dans un système de suppression de chiffres identiques consécutifs maximum connu; Figure 4 (a) à (c) sont des états d'une séquence de signal selon le système de sjpression de chiffres identiques consécutifs maximum de l'invention; Figure 5 est un schéma fonctionnel d'un codeur pour obtenir la séquence de signal du système de suppres- sion de chiffres identiques consécutifs de la Figure 4; Figure 6 est un schéma fonctionneld'un synchroni- seur dans un récepteur pour décoder le signal codé par le codeur de la Figure 5; Figure 7 (A) à (C) sont des trains d'impulsions pour expliquer le fonctionnement du circuit de la Figure 6; Figure 8 représentent des courbes montrant l'ef- fet de la présente invention; Figure 9 est un schéma fonctionnel d'un second exemple de réalisation du codeur du système de suppres- sion de chiffres identiques consécutifs selon l'invention; Figure 10 (a) à (i) sont des séquences de signaux de fonctionnement du circuit de la Figure 9; Figure li A est un schéma de circuit détaillé du diviseur de fréquence de la Figure 9; Figure ll B est un tableau d'états du circuit de la Figure ll A en fonction du temps; Figure 12 représente des courbes montrant l'effet de la présente invention; Figure 13 représente une autre courbe montrant l'effet de la présente invention; Figure 14 est un schéma fonctionnel d'un troisiè- me exemple de réalisation du codeur selon la présente in- vention; Figure 15,(a) à (o) sont des séquences de signaux de fonctionnement du circuit de la Figure 14; Figure 16 est un schéma fonctionnel d'un quatriè- me exemple de réalisation du codeur selon la présente invention; Figure 17 (a) à (u) sont des séquences de signaux de fonctionnement du circuit de la Figune 16; et Figure 18 est un schéma de circuit détaillé du diviseur de fréquence de la Figure 16. La Figure 4 permet d'expliquer la présente inven- tion Selon la présente invention, une position de bit dans laquelle on insère un bit supplémentaire est prévue pour chaque bloc de m bits d'entrée, o m est un entier (voir Figure 4 (a)), et dans cette position, une impulsion d'insertion (X) est insérée comme l'indique la Figure 4 (b). L'impulsion d'insertion (X) est déterminée de manière à ce que le signe de cette impulsion soit le complément du signe du bit précédent de l'impulsion d'insertion (X). Comme le montre la Figure 4 (c), quand le bit précédent est un " O ", l'impulsion d'insertion (X) est un " 1 ' (-voir X 1, X 2 et X 4 sur la Figure 4 (c)), et quand le bit précé- dent est un " 1 ", l'impulsion d'insertion (X) est un " O " (voir X 3 sur la Figure 4 (c)). Dans l'exemple de la Figure 4, le nombre maximum de chiffres identiques consécutifs est(m + 1), ce qui se produit quand le bit d'insertion (X) et les m bits qui se suivent sont identiques Le taux de croissance du débit pour l'exemple de la Figure 4 n'est que de (m + 1)/m, puisque m bits d'entrée sont convertis en (m + 1) bits de sortie En outre, dans l'exemple de la Figure 4 aucun spectre de ligne n'est engendré puisqu'aucune impulsion d'insertion (X) n'est fixée à "" ou à " 1 " Il est évident que dans l'exemple de la Figure 4 il n'y a pas d'augmen- tation d'erreur de transmission pendant les opérations de codage et de décodage. La Figure 5 est un schéma fonctionnel du circuit servant à effectuer la conversion de code de la Figure 4. Sur la Figure 5, une première borne d'entrée E'fest prévue * 25 pour recevoir un signal d'entrée, une seconde borne d'en- trée H est prévue pour recevoir un signal d'horloge de synchronisation qui a la même vitesse que le signal d'en- trée, une borne de sortie S est prévue pour fournir des données codées et le circuit de la Figure 5 comporte aus- si deux compteurs annulaires 1 et 2 et une mémoire 3 Les éléments 1,2 et 3 qui sont inclus dans le bloc représenté par des tirets constituent un convertisseur de débit bi- naire Le circuit de la Figure 5 comprend également un comparateur de phases 4, un inverseur 5, un circuit de commande d'insertion d'impulsion 6, un oscillateur 7 qui fournit la fréquence égale à (m + 1)/m fois celle du si- gnal d'horloge, un diviseur 8 pour produire une impulsion de sortie à chaque période de(m + 1) impulsions de l'os- cillateur 7, des circuits ET 9 et 10, et un circuit OU 11. Les données d'entrée à la borne d'entrée E sont mémorisées temporairement dans la mémoire 3 conformément à l'impulsion d'horloge à la borne H L'adresse de la mé- moire 3 o les données sont mémorisées est définie par le premier compteur annulaire 1 L'oscillateur 7 engendre des impulsions à la fréquence égale à (m + 1)/m fois celle des impulsions d'horloge à la borne H, et ces impulsions sont envoyées au second compteur annulaire 2 pour définir l'adresse de la mémoire 3 o les données doivent être lues. Les données contenues dans la mémoire 3 sont ensuite lues conformément à la fréquence des impulsions de l'oscilla- teur 7 pour fournir une conversion de débit binaire Le comparatedr de phases 4 compare la phase de l'impulsion d'horloge H et la phase de l'impulsion d'oscillateur 7, et fournit le signal de sortie de phase d'entrée à chaque période de (m + 1) impulsions de sortie de l'oscillateur. D'autre part, le diviseur 8 engendreuieimpulsion de sortie à chaque période de (m + 1) impulsions d'oscillateur Le circuit de commande d'insertion d'impulsion 6 engendre une impulsion de sortie quand le comparateur de phases 4 et le diviseur 8 produisent tous les deux une impulsion de sortie L'impulsion de sortie du circuit de commande dtin- sertion d'impulsion 6 définit la position de bit o une impulsion d'insertion est insérée Le compteur annulaire 1 indique les mièmes bits de la mémoire 3, et le code de chaque mième bit lu dans la mémoire 3 est inversé par l'inverseur 5 Ainsi, l'inverseur 5 fournit le complément du signe de chaque mème bit Le circuit ET 9 fournit le produit logique du signal de sortie de l'inverseur 5 et du signal de sortie du circuit de commande d'insertion d'impulsion 6 Le signal de sortie du circuit ET 9 est inséré dans les données initiales par le circuit OU 11, qui reçoit m bits à un débit de transmission converti ( (m + l)/m) du circuit ET 10 et l'impulsion à insérer à chaque période de m bits en provenance du circuit ET 9. La sortie du circuit OU 11 produit le train d'impulsions, représenté sur la Figure 4 (c), à la borne de sortie S. La Figure 6 est un schéma fonctionnel d'un cir- cuit de synchronisation pour décoder le signal qui est codé par le codeur de la Figure 5 Le circuit de la Figu- re 6 comprend un circuit de retard 12 pour produire un retard égal à un intervalle de un bit, un additionneur 13 qui est réalisé par un circuit OU-exclusif, et un circuit de synchronisation 14, ainsi qu'une borne d'entrée E et une borne de sortie S La Figure 7 montre le fonctionne- ment du circuit de la Figure 6 La Figure 7 (A) représen- te le train d'impulsions au point (A) de la Figure 6, la Figure 7 (B) représente le train d'impulsions au point (B) de la Figure 6, et la Figure 7 (C) représente le train d'impulsions au point (C) de la Figure 6 Puisque le bit (X) est le complément du bit précédent, le circuit OU-ex- clusif 13,qui reçoit directement les données d'entrée et le signal de sortie du circuit de retard d'un intervalle de un bit 12,produit le bit de sortie " 1 " ayant une pé- riode égale àvcelle di b t (X) inséré comme la Figure 7 (C) l'indique Le train d'impulsions de la Figure 7 (C) indi- que la position de l'impulsion insérée, ce qui facilite la synchronisation d'un signal de réception pour régéné- rer un signal de réception. Bien que l'exemple décrit plus haut montre que le bit d'insertion (X) est le complément du bit précédent, ce bit d'insertion (X) peut avoir pour signe le complé- ment du signe des k bits précédents (k est entier supé- rieur à 1 et égal ou inférieur à m) de ce bit d'insertion, Dans ce cas, le nombre maximum de chiffres identiques con- sécutifs est(m + 2) quand le bit d'insertion (X) est le complément des deux bits précédents, ou ce nombre est (m + 3) quand le bit d'insertion est le complément des trois bits précédents, ou ce nombre est (m + 4) quand le bit d'insertion est le complément des quatre bits précé- dents Comme il est préférable que cette longueur soit aussi courte que epossible, il est préférable que le bit d'insertion (X)/soit le complément que du bit précédent. f 1 l La Figure 8 représente des courbes de variation des valeurs calculées du nombre maximum de chiffres iden- tiques consécutifs (axe vertical) en fonction du taux de croissance du débit binaire (axe horizontal) Il est évi- dent qu'il est préférable que le nombre maximum soit aus- si petit que possible pour chaque valeur de taux de crois- sance de débit La courbe ( 1) de cette figure montre les caractéristiques d'un système connu représentées sur la Figure 2, la courbe ( 2) concerne le système connu confor- mément à la Figure 3, et la courbe ( 3) représente les caractéristiques du système selon l'invention conformé- ment aux Figures 4 à 7 La Figure 8 montre que le système de l'invention est excellent pour réduire le nombre maxi- mum de chiffres identiques consécutifs pour chaque valeur de taux de croissance de débit. Comme on l'a décrit plus haut, la présente inven- tion a les effets énumérés ci-dessous. ( 1) Le nombre maximum de chiffres identiques con- sécutifs est réduit à (m + 1), quand une impulsion d'in- sertion est insérée à chaque période de m bits Cette va- * leur (m + 1) est très petite comparée à celle obtenue avec un système connu En d'autres termes, la valeur de taux de croissance de débit pour obtenir le nombre maxi- mum de chiffres identiques consécutifs désiré est infé- rieure à celle des systèmes connus Il est alors possible d'obtenir une transmission numérique à débit élevé en uti- lisant la présente invention En outre, selon la présente invention, on peut avoir un répéteur et/ou un équipement terminal de structure simple. ( 2) La structure d'un codeur et/ou d'un décodeur tels que sur la Figure 5 et sur la Figure 6 est plus sim- ple que celle de ceux d'un système connu. ( 3) On obtient une valeur de taux de croissance de débit désirée en définissant la valeur m. ( 4) Il ne se produit pas d'instabilité de modèle statique quand on insère un code de complément non fixé. ( 5) Il n'y a pas d'augmentation d'erreur de trans- mission dans une opération de codage et/ou de décodage. La T Figure 9 est un schéma fonctionnel d'un autre codeur selon la présente invention pour réaliser l'opéra- tion de la Figure 4, o une impulsion de complément de seulement le bit précédent est insérée à chaque période de 10 impulsions d'entrée (m= 10), ce qui donne un taux de croissance de débit de (m + 1)/m = 11/10 Sur la Figu- re 9, le codeur comprend une première borne d'entrée 21 pour recevoir des données d'entrée, une seconde borne d'entrée 22 pour recevoir une impulsion d'horloge H, une borne de sortie 23 pour fournir des données de sortie co- dées, un registre à décalage 24 à une position de bit ou bascule, un diviseur de fréquence 25 pour produire des impulsions de fréquence l/(m + 1) de la fréquence des'>im-. pulsions d'horloge d'entrée, un circuit ET 26 pour fournir une impulsion de remise à zéro, un circuit ET 27 pour fournir une impulsion de mise à un, une porte 28 pour ré- gler la phase d'un signal, des registres à décalage 29 et comportant chacun deux positions de bit, une bascule 31 pour insérer un code de complément, des portes 32,33 et 34 Les bascules du circuit de la Figure 9 sont conçues comme des bascules ma Stre-esclave du type D. On suppose qu'un signal d'entrée envoyé à la pre- mière borne d'entrée 21 comporte un bit fictif à chaque période de (m + 1) bits, et que la synchronisation de bloc est réalisée, de manière à ce qu'une impulsion de complé- ment puisse être substituée à ce bit fictif En d'autres termes, le débit d'un signal d'entrée envoyé à la premiè- re borne d'entrée est déjà augmenté dans l'étage précé- dent (non représenté), et le circuit de la Figure 9 est 3.0 initialisé pour remettre toutes les bascules à zéro avant qu'un signal d'entrée et un signal d'horloge soient en- voyés au circuit de la Figure 9. Le fonctionnement du circuit de la Figure 9 est représenté sur la Figure 10 On suppose que le signal d'entrée représenté sur la Figure 10 (a) est envoyé à la borne d'entrée 21, et que l'impulsion d'horloge représen- tée sur la Figure 10 (b) est envoyée à la borne 22. Les chiffres ((l),( 2),( 3), etc) en haut de la Figure 10 représentent l'ordre des données d'entrée La bascule 24 produit alors deux signaux de sortie,Q 1 qui:%eat repré- senté:sur la Figure 10 (c) et Q 1 qui est représenté sur la Figure 10 (d) Les signaux de sortie de la bascule 24 sont synchronisés avec l'impulsion d'horloge H de la Fi- gure 10 (b) Le diviseur 25 produit l'impulsion divisée CM qui est représentée sur la Figure 10 (e) Le train d'impulsions CM a la période (m + l)T O o TO est la pé- riode du train d'impulsions d'horloge, et m est un entier pour définir la période d'insertion d'une impulsion d'in- sertion Les circuits ET 26 et 27 produisent une impul- sion de remise à zéro R 1 et une impulsion de mise à un 51 en faisant le produit logique de l'impulsion CM et respec- tivement du signal de sortie Q 1 et du signal de sortie Q 1 comme la Figure 10 (f) et (g) l'indique C'est-à-dire que, lorsque le mieme bit des données d'entrée est un " 1 ", une impulsion de remise à zéro R 1 est engendrée, et quand le mième bit des données d'entrée est un " 0 ", une impul- sion de mise à un 51 est engendrée Une impulsion de mise à un 51 et une impulsion de remise à zéro R 1 sont retar- dées de deux positions de bit dans les registres à déca- lage 29 et 30 qui produisent respectivement les impulsions retardées 52 et R 2, de manière que cette impulsion de mise à un ou cette impulsion de remise à zéro est insérée dans la position du (m + 1) iemebit Le signal de sortie du re- gistre à décalage 30 est représenté sur la Figure 10 (h). La bascule 31 qui reçoit une donnée d'entrée de la porte 28 compensant le retard dans les registres à décalage 29 et 30, produit alors l'impulsion de sortie représentée sur la Figure 10 (i), dans laquelle le (m + l)isme bit est mis à un ou remis à zéro par les signaux de sortie des circuits ET 27 ou 26. Le circuit de la Figure 9 réduit le nombre maxi- mum de chiffres identiques consécutifs à (m + 1) bits. L'exemple de réalisation de l'invention de la Fi- gure 9 montre qu'un chiffre, complément de chaque mième bit, est inséré dans la position du (m + l)ièmebit. Quand la bascule 24 est remplacée par un registre à dé- calage à k positions de bit (k 2,3,,m), et que les registres à décalage 29 et 30 comportent (k + 1) positions, le complément d'un chiffre dans les positions des (k -1) bits précédents peut être inséré dans la position du (m + 1)i mebit La Figure ll A représente un schéma fonctionnel d'un diviseur 25 de la Figure 9 Dans cet exemple de réa- lisation, le diviseur produit des impulsions ayant 1/11 (m = 10) de la fréquence, et sur la figure, il comprend des bascules Q 1 à Q 6, des circuits ET A 1 à A 7, des inver- seurs I 1 et I 2, et une bascule F Un signal d'horloge envoyé à la borne d'entrée H a sa fréquence qui devient 1/11 de sa fréquence à la borne de sortie S. La Figure ll B représente le fonctionnement du circuit de la Figure ll A en indiquant les valeurs des si- gnaux de sortie des bascules Q 1 à Q 6 et du signal de sor- tie à la borne S pour chaque signal d'horloge de synchro- nisation. La Figure 12 représente des courbes de variation des valeurs calculées du spectre de puissance pour cha- que valeur de m en fonction de la fréquence normalisée de l'axe horizontal qui est le quotient de division d'un train d'impulsions d'entrée par une fréquence d'impulsion d'horloge, l'axe vertical correspondant au spectre de puissance normalisée. La Figure 13 représente l'effet de la présente in- vention par la courbe expérimentale de variation de l'in- terférence entre symboles permise (%) pour chaque nombre maximum de chiffres identiques consécutifs dans unrépé- teur optique à 400 M Hz La courbe de la Figure 13 est ob- tenue en appliquant une interférence extérieure pour cha- que nombre maximum de chiffres identiques consécutifs de sorte que lêetaux d Werréurs devienne 10 9, et que l'on mesure cette interférence extérieure avec ce taux dser- reurs Quand on n'utilise pas de dispositif de suppres- sion de chiffres identiques consécutifs, on a fréquemment plus de 24 chiffres identiques consécutifs Quand le nom- bre de chiffres identiques consécutifs est limité à 10 en utilisant la présente invention, l'interférence entre symboles permise augmente de 4 % La meilleure interféren- ce entre symboles est de 2,5 % dans un répéteur optique afin d'avoir une instabilité et/ou une fluctuation de ni- veau d'un niveau identifiable Par conséquent, la présen- te invention qui réduit le nombre maximum de chiffres identiques consécutifs peut produire l'amélioration suf- fisante pour une interférence entre symboles, et un fonc- tionnement stable d'un répéteur optique pour une trans- mission numérique à débit élevé. La Figure 14 représente un schéma fonctionnel d'un autre exemple de réalisation de la présente inven- tion, dans lequel une impulsion qui n'est le complément que du bit précédent est insérée à chaque période de 10 bits d'entrée (m = 10) Le taux de croissance de débit est 11/10 Le circuit de la Figure 14 comprend une pre- mière borne d'entrée de signal 51, une seconde borne d'en- trée de signal d'horloge 52, une borne de sortie de si- gnal 53, un registre à décalage 54 à deux positions de bit, un diviseur de fréquence 55 qui produit des impulsions à une fréquence de l/(m + 1) la fréquence des signaux d'hor- loge H d'entrée, un indicateur de position 56 pour indi- quer la position de bit o une impulsion de complément est insérée, un générateur d'impulsion de complément 57, un circuit OU-exclusif 58, un circuit d'insertion d'im- pulsion de complément 59, un circuit de retard 60, une bascule 61, des portes 62 et 63, un circuit ET 64, et une bascule 65 Une bascule de la Figure 14 est conçue comme une bascule maitre-esclave de type D Le circuit de la Figure 14 permet d'insérer une impulsion de complément à chaque période de 10 chiffres (m = 10), de sorte qu'une impulsion insérée/nest le complément que de l'impulsion précédente. On suppose qu'un signal d'entrée à la borne 51 a son débit déjà augmenté, en insérant un bit fictif à chaque période de 10 bits, et que la synchronisation de bloc est réalisée, c'est-à-dire que le circuit est ini- tialisé avant qu'un signal d'entrée et un signal d'horlo- ge soient envoyés au circuit Ce bit fictif peut être soit un " 1 " soit un " O ", et le circuit de la Figure 14 pernmet de remplacer le bit fictif par le complément du bit pré- cédant la position de bit fictif. On suppose qu'un signal d'entrée représenté sur la Figure 15 (a) est envoyé à la borne d'entrée 51, et qu'une impulsion d'horloge représentée sur la Figure 15 (b) est envoyée à la borne d'entrée d'horloge 52 Le registre à décalage 54 décale le signal d'entrée de deux chiffres, et produit le signal de sortie Q 1 (Figure 15 (c)), le si- gnal de sortie % (Figure 15 (d)), le signal de sortie Q 2 (Figure 15 (e)), et le signal de sortie Q 2 (Figure 15 (f)). L'indicateur de position 56 synchronise les signaux de sortie Qlet Q 2 avec l'impulsion de sortie C 1 (Figure 15 (g)) du circuit ET 64, qui produit l'impulsion de fréquence divisée (l/(m + 1),m = 10) Le générateur d'impulsion de complément 57 fait le produit logique de l'impulsion de signal C 1 qui est envoyée au circuit 57 par l'intermédiai- re de la bascule 61, et des signaux Q 1 et Q 2 qui sont en- voyés au circuit 57 par l'intermédiaire du circuit 56. Les signaux de sortie QI et Q 2 du circuit 57 n'ont qu'une simple impulsion active à chaque période de (m + 1) im- pulsions d'horloge comme la Figure 15 (h) et (i) l'indi- que Le circuit OU-exclusif exécute l'opération OU-exclu- sif entre le signal QI et le signal Q 9, et le signal de sortie QEX du circuit OU-exclusif 58 est un "O" quand le QE v v mieme bit est identique au (m + 1)lemebit ( le mlemebit est un "O" et le (m + 1)iemebit est un "O", ou le mieme bit est un " 1 " et le (m + 1)ème bit est un " 1 "), et ce signal de sortie QEX est un " 1 " quand le m ièmebit est dif- férent du (m + 1)lemebit, comme le montre la Figure 15 (j). Le signal QEX fait passer les signaux de sortie Q 2 et Q 2 dans le circuit d'insertion d'impulsion de complément 59, qui comporte trois circuits ET 59 a, 59 b et 59 c, et trois circuits OU 59 d, 59 e et 59 f, afin de sélectionner le signe de l'impulsion à la position du (m + l)iemebit. Le circuit ET 59 a laisse passer le signal Q qui est le signal retardé du signal Q 2 comme il est de -:, la première synchronisation à la mleme synchronisation -5 avec C à O et QEX à 0, comme le montre la Figure 15 (P). A la (m + 1)ieme synchronisation o C 1 est à " 1 ", le cir- cuit 59 b laisse passer le signal Q si QEX est à " 1 ", et le circuit 59 c laisse passer le signal Q qui est le si- gnal retardé du signal Q 2 si QEX est à " 0 ", comme l'indi- que la Figure 15 (m) et (n), respectivement Les signaux de sortie QD 1 ' QD 2 et QD 3 des circuits ET 59 a, 59 b et 59 c sont combinés par les circuits OU 59 d, 59 e et 59 f, et le signal combiné est mis en forme d'onde par la bascule 65 pour produire le signal de sortie représenté sur la Figu- re 15 ( 0) En conséquence, le signe d'une impulsion à in- sérer est donné par l'équation ci-dessous. QAC 2 + QAC 2 + QAC 2 Le circuit de retard 60 de la Figure 14 retarde les signaux de sortie Q 2 et Q 2 du circuit 54 du temps d'opération des circuits 57,58,61 et 64. En conséquence, le nombre maximum de chiffres i- dentiques consécutifs est(m + 1) dans le circuit de la Figure 14. Si on utilise k registres à décalage dans une con- nexion en cascade au lieu de deux registres à décalage, le (m + l)ieme bit peut alors être le complément des (k-l) bits précédents (k = 2,3,4,). La Figure 16 représente un schéma fonctionnel d'un autre exemple de réalisation de la présente invention. Ce circuit permet d'insérer un chiffre quiest le complé- ment que du bit précédent à chaque période de 4 chiffres (m 4) et le taux de croissance de débit est 5/4 Le cir- cuit de la Figure 16 comprend une première borne d'entrée de signal 101, une seconde borne d'entrée de signal d'hor- loge 102, un convertisseur série-parallèle 103, un géné- rateur de complément 104, une porte 105 pour régler la phase d'un signal, un convertisseur parallèle-série 106, une borne de sortie 107, et un diviseur de fréquence 108 pour faire fonctionner le convertisseur sérieparallèle et le convertisseur parallèle-série Sur la Figure 16, une bascule est conçue comme une bascule maitre-esclave du type D. On suppose qu'un signal d'entrée à la borne 101 comporte un bit fictif à chaque période de 5 bits, et qu'une synchronisation de bloc est réaiisée, c'està-dire que le circuit est initialisé avant qu'un signal d'entrée et qu'un signal d'horloge H soient envoyés au circuit. Le bit fictif est aussi remplacé par le complément du bit précédent dans le circuit de la Figure 16. On suppose qu'un signal d'entrée représenté sur la Figure 17 (a) est envoyé à la borne d'entrée 101, et qu'un signal d'horloge H de la Figure 17 (b) est envoyé à la borne d'entrée de signal d'horloge 102 Les bascules 103 a à 103 e produisent alors les signaux de sortie QI à Qi de la Figure 17 (c) à (g), de sorte que chacun de ces signaux Qi à Qi sont retardés de la durée d'un bit l'un par rapport à l'autre Ces signaux QI à QI sont synchro- nisés avec le signal d'horloge H 2 de sortie qui est le signal de sortie du diviseur de fréquence 108 Le divi- seur de fréquence 108 produit une impulsion de sortie à chaque période de cinq impulsions d'horloge Ainsi, les signaux Q 1 à Q 5 synchronisés provenant des bascules 103 f à 103 j sont représentés sur la Figure 17 (i) à (m) sous une forme parallèle Un circuit OU-exclusif 104 a du géné- rateur de complément 104 exécute une opération OU-exclu- sif entre les signaux Q 4 et Q 5, et produit le signal ré- sultant QEX représenté sur la Figure 17 (n) Les circuits ET 104 b etl O 4 c et le circuit OU 104 d produisent le si- gnal de sortie Q" représenté sur la Figure 17 ( 0) de sor- te que le signal Q" est égal au signal Q 5 même quand le -signal QEX est à " 1 ", et le signal Q est le complément du signal Q 5 quand le signal QEX est à "O" Les circuits ET 106 a à 106 e reçoivent une impulsion d'horloge H 3 re- présentée sur la Figure 17 (p) La largeur d'impulsion du signal H 3 est la même que celle du signal d'horloge d'entrée H initial, et la fréquence du signal H 3 est 1/(m + 1) de la fréquence du signal d'horloge H Par con- séquent, les circuits ET 106 a à 106 e réduisent la largeur d'impulsion des signaux Q, Q Q 3, Q 2 et Q 1 i, respective- ment Les signaux de sortie de ces circuits ET 106 a à 106 e sont envoyés respectivement aux bascules 106 f à 106 j pour l'exécution d'une conversion parallèle-série Les signaux de sortie Q 555 Qs 4 ' Q 53 Qs 2 et Qsl de ces bas- cules sont représentés sur la Figure 17 (q) à (u) A la sortie de signal Qsl de la dernière bascule 106 j, un bit fictif est remplacé à chaque position de 5 imeme bit par le complément de chaque 4 ième bit comme l'indique la Figure 17 (u), et le signal Qsl est envoyé à la borne de sortie 107 comme le signal de sortie. En conséquence, dans le circuit de la Figure 16, le nombre de chiffres identiques consécutifs est égal à ou inférieur à 5 (m = 4) La Figure 18 représente un sche- ma fonctionnel du diviseur de fréquence d'impulsion par 5, 108, qui comporte trois bascules 108 a ài 108 a, et un cir- cuit ET 108 d. Dans les exemples de réalisation de l'invention décrits plus haut, on peut tnsatruire le circuit de ilin- ventioni en utilisant des circuits intégrés classiques disponibles dans le commerce Par exemple, on peut utili- ser une porte OU/NI à 4 entrées double p PB 661 B, une por- te NI à 2 entrées quadruple p PB 662 B, et une bascule mai- tre-esclave du type D p PB 636 B,toutes fabriquées par Nip- pon Electric Company,pour construire les circuits de la présente invention. Il ressort de la description qui précède que le système de la présente invention constitue un nouveau sys- tème de suppression de chiffres identiques consécutifs perfectionné qui n'est pas limité par les exemples de réalisation qui ont été décrits. REVENDICATIONS 1 Système de suppression de chiffres identiques consécutifs d'un système de transmission numérique, caractérisé en ce qu'il comprend une borne d'entrée ( Z pour recevoir un signal d'entrée, un moyen ( 1, 2, 3) pour convertir le débit binaire de transmission d'un signal d'entrée en (m + 1) /m fois celui du signal d'entrée o m est un entier, un moyen ( 6) pour insérer le complément des k bits précédant un bit d'insertion o k est un entier satisfaisant 1 % k ce que la valeur de k est 1. 3 Système de suppression de chiffres identiques consécutifs selon la revendication 1, caractérisé en ce que la valeur de m est inférieure à 12. 4 Système de suppression de chiffres identiques consécutifs d'un système de transmission numérique, caractérisé en ce qu'il comprend: (a) une première borne d'entrée ( 21) pour rece- voir des données numériques d'entrée qui comportent un symbole fictif à chaque période de m bits o m est un entier, (b) une seconde borne d'entrée ( 22) pour recevoir un signal d'horloge ayant le même débit binaire que les données numériques d'entrée, (c) une borne de sortie ( 23) pour fournir des données de sortie codées, - (d) un registre à décalage ( 24) pour décaler une donnée numérique d'entrée de k positions de bit, o k est un entier, et pour fournir des signaux de sortie Q et Q, o Q est le complément de Q, (e) un diviseur ( 25) pour produire une impulsion divisée CM ayant une période de (m + 1) fois la période du signal d'horloge, (f) un moyen à circuit ET ( 26, 27) pour produire des signaux de sortie 51 et R 1 à partir du signal de sortie du diviseur et des signaux de sortie du registre à décalage de sorte que les relations 51 = UCM et R 1 = QCM soient satisfaites, (g) un moyen de décalage ( 29, 30) pour décaler les signaux de sortie ( 51 et R 1) du moyen à circuit ET de (k + 1) positions de bit pour produire des signaux de sortie 52 et R 2 à partir des signaux d'entrée 51 et R 1, respectivement, et, (h) une bascule ( 31) changeant d'état par le signal de sortie Q en étant mise à un par le signal 52 et remise à zéro par le signal R 2 pour produire un signal de sortie envoyé à la borne de sortie, de sorte que le complément des bits des k positions de bit précédentes est inséré dans la position de bit fictif dans une donnée d'entrée. Système de suppression de chiffres identiques consécutifs selon la revendication 4, caractérisé en ce que la valeur de k est 1. 6 Système de suppression de chiffres identiques consécutifs d'un système de transmission numérique, caractérisé en ce qu'il comprend: (a) une première borte d'entrée ( 51) pour rece- voir une donnée numérique d'entrée qui comporte un symbole fictif à chaque période de m bits o m est un entier, (b) une seconde borne d'entrée ( 52) pour rece- voir un signal d'horloge ayant un débit binaire égal au débit de la donnée numérique d'entrée, (c) une borne de sortie ( 53) pour fournir une donnée de sortie codée, (d) un registre à décalage ( 54) pour retarder un signal d'entrée de (k + 1) positions de bit et pour produire un signal de sortie Q 2 et un signal de sortie Q 1 qui correspond aux k bits précédents du signal de sortie Q 2 (e) un diviseur de fréquence d'impulsion ( 55) pour produire une impulsion de sortie C 1 qui a une période de (k + 1) fois la période du signal d'horloge, (f) un circuit OU- exclusif ( 58) pour produire un signal de sortie A de fonction OU- exclusif entre les signaux Q 2 et Q 1 conformément à la synchronisation réalisée par le signal de sortie C 1 du diviseur de- fréquence, (g) un moyen de retard ( 60) pour retarder un signal de sortie du moyen à registre à décalage et pour produire un signal de sortie Q, et (h) un moyen logique ( 59) pour produire un signal satisfaisant: QAC 2 + QAC 2 + QAC 2 de sorte que le complément des bits des k positions de bit précédents est inséré à chaque période de m bits d'une donnée d'entrée pour fournir un signal de sortie à la borne de sortie. 7 Système de suppression de chiffres identiques consécutifs selon la revendication 6, caractérisé en ce que la valeur de k est 1. 8 Système de suppression de chiffres identiques consécutifs d'un système de transmission numérique, caractérisé en ce qu'il comprend: (a) une première borne d'entrée ( 101) pour recevoir un signal d'entrée comportant un bit fictif à chaque période de m bits o m est un entier, (b) une seconde borne d'entrée ( 102) pour rece- voir un signal d'horloge ayant le même débit binaire que le signal d'entrée, (c) une borne de sortie ( 107) pour produire une donnée de sortie codée, (d) un convertisseur série-parallèle ( 103) pour convertir un signal série à la borne d'entrée de signal d'entrée en un signal parallèle, (e) un générateur de complément ( 104) comportant un circuit OU-exclusif pour exécuter une opération logique OU-exclusif entre le mième signal de sortie du convertisseur série-parallèle et le kième signal de sortie du convertisseur série-parallèle, o m est un entier et k est un entier satisfaisant 1 î k, m 1 (f) un circuit logique ( 105) pour laisser passer le mème signal de sortie du convertisseur série- parallèle conformément au signal de sortie QEX du circuit OU-exclusif, et (g) un convertisseur parallèle-série ( 106) recevant les signaux de sortie de un à m du convertisseur série-parallèle et le signal de sortie du circuit logique pour convertir les signaux d'entrée dans une forme série et pour fournir un signal de sortie à la borne de sortie. 9 Système de suppression de chiffres identiques consécutifs selon la revendication 8, caractérisé en ce que la valeur de k est 1.