Brevet FR2498782A1 — publié le 19820730

1. La présente invention concerne un système de traitement de l'information et, plus particulièrement, un système de traitement de l'information agencé pour exécuter une instruction sous la commande d'un signal de synchronisation. Les ordinateurs constituent un exemple représentatif de tels systèmes de traitement de l'information. Comme on le sait, un ordina- teur est organisé pour lire une instruction dans une mémoire et exécuter l'opération de traitement en fonction de cette instruction lue.Lors de l'exécution de l'instruction, un décodeur décode tout d'abord l'instruc- tion lue et génère divers signaux de commande. Les signaux de commande ainsi générés sont nécessaires à une unité d'exécution d'instruction (typiquement une unité de traitement centrale dite CPU) pour que celle- ci exécute l'instruction, ces signaux étant préparés en fonction de l'instruction lue. Ces signaux de commande incluent différents signaux tels que les signaux pour rechercher et transférer l'information à un registre, des signaux pour commander les états conducteur ou non conduc- teur d'une porte, des signaux pour écrire et lire l'information dans un point d'accès entrée/sortie, des signaux pour lire l'information dans une mémoire ou un registre, ou encore des signaux pour commander l'exé- cution d'opérations arithmétiques logiques telles que des additions ou des soustractions. Ces signaux de commande sont généralement produits simultané- ment par un décodeur. Si les signaux de commande ainsi produits sont transférés simultanément à des circuits respectifs, il peut se produire 2. l'apparition de perturbations dans l'information pouvant entraîner un mauvais fonctionnement de l'ordinateur. Il est nécessaire, de ce fait, de contrôler la séquence de distribution des signaux pour que ces der- niers soient transférés aux circuits respectifs en accord avec la sé- quence d'exécution de l'instruction. Des signaux de synchronisation sont utilisés à cette fin. Les signaux de synchronisation sont produits à des intervalles de temps prédéterminés en divisant la fréquence des horloges ayant la fréquence maximum et sont généralement appelées "signaux d'état". Les exécutions des instructions respectives sont pré- vues de façon que la commande de la séquence soit effectuée par une pluralité de signaux d'état, l'ensemble de cette pluralité de signaux d'état étant appelé "cycle machine". En d'autres termes, on peut donc dire que les instructions sont exécutées en fonction du cycle machine. Par conséquent, les instructions respectizs sont définies en tant qu"'instruction du cycle machine1i","instruction du cycle machine 2" et ainsi de suite selon la durée des périodes de temps nécessaires pour leur exécution. Si le cycle machine 1 est composé de quatre signaux d'état, il faudra donc huit signaux d'état pour exécuter une instruc- tion cycle machine 2. Les signaux de commande de type susmentionné sont ainsi syn- chronisés par leurs signaux d'état et sont transmis aux circuits respec- tifs. Il s'en suit que l'unité centrale CPU peut exécuter correctement les instructions respectives sur la base des signaux de commande (c'est- à-dire.les sorties du décodeur) synchronisées ou plus généralement com- mandés dans le temps. Incidemment, les signaux d'état peuvent également être utilisés en tant que signaux de commande de synchronisation non seulement pour l'unité centrale CPU mais également pour la mémoire ou le point d'entrée/sortie. De plus, la commande de synchronisation de l'or- dinateur est également fixée par ces signaux d'état. Toutefois, la commande de synchronisation par les signaux d'état présente, comme on va le voir, certains inconvénients. Ainsi, la commande de synchronisation de l'ordinateur étant fixée par ces signaux d'état, une commande de synchronisation en coopération avecun autre dis- positif s'avère particulièrement complexe. Il est par exemple extrême- ment difficile de commander tous les dispositifs susceptibles d'être couplés à un ordinateur avec la même synchronisation que celle de l'or- dinateur lui-même du fait que les vitesses de fonctionnement des dispo- 3. sitifs respectifs sont généralement différentes. De ce fait, la synchro- nisation de tous les dispositifs demande un réglage du dispositif ayant la vitesse de fonctionnement la plus faible. Cette correction réduit cependant de façon considérable la vitesse de traitement, ce qui la rend incompatible avec les exigences de traitement de l'information à haute vitesse. Par ailleurs, un ordinateur tel qu'un microprocesseur qui est construit sur une puce en matériau semi-conducteur par la technique dite des circuits intégrés ne peut être pourvu d'un grand nombre de bornes externes pour la transmission d'informations. De ce fait, en raison du nombre limité de bornes disponibles, un tel ordinateur doit être dou- blé par un autre dispositif tel qu'un autre micro-ordinateur, une mémoi- re, ou un dispositif périphérique comme un clavier ou un dispositif d'affichage. Dans ces circonstances, le contrôle temporel du micro- processeur ou du système (système de multi-traitement) incluant un tel microprocesseur s'avère extrêmement difficile et pose de fait un pro- blème épineux. Or, les micro-ordinateurs ou microprocesseurs connaissent ac- tuellement un développement foudroyant. Dans le cas d'un microprocesseur à puce unique, dans lequel toutes les fonctions de processeur, telles que la fonction de mémoire, la fonction d'exécution d'instructions et la fonction entrée/sortie de données sont incorporées dans un même substrat de silicium, l'augmentation du type d'instructions à exécuter, la capa- cité de mémoire et la fonction entrée/sortie deviennent phénoménales avec le progrès des techniques d'intégration à large échelle (LSI).Il résulte toutefois de l'amélioration des possibilités de fonctionnement et de la complication des circuits de matériel de ces microprocesseurs que les mécanismes de tests de ces derniers posent naturellement un pro- blème majeur. Plus spécifiquement, le nombre de bornes d'entrée et de sortie utilisables pour la transmission de données à des dispositifs externes d'un microprocesseur à puce unique ne peut pas être augmenté à l'infini. Bien sûr, à la plupart des ces bornes doivent être assi- gnées des fonctions de porte pour la transmission d'informations vers ou en provenance de l'extérieur. Il s'en suit que des tests tels que la confirmation de l'exécution d'une instruction ou la confirmation d'une fonction de la mémoire interne, s'avèrent extrêmement difficile à réa- liser. 4. Il a été proposé un procédé dans lequel l'instruction de test de confirmation du fonctionnement d'une unité d'exécution ou une unité de test de mémoire est préétablie dans une zone prédéterminée d'une mémoire morte (ce qu'on appellera par la suite "mémoire program- me ROM") pour inscrire un programme (c'est-à-dire un groupe d'instructions) enregistré dans le microprocesseur de façon que les tests soient effectués en utilisant cette instruction, ainsi qu'un procédé dans lequel une porte pour la transmission de l'information vers l'extérieur (c'est- à-dire la porte entrée/sortie) peut être utilisée en tant que borne de test pour que l'instruction de test susmentionnée puisse être fournie de l'extérieur. Dans le premier cas, toutefois, du fait qu'une partie du programme ROM est occupée par l'instruction de test, il s'en suit corrélativement une réduction du nombre d'instructions qui peuvent être inscrites dans la mémoire pour le programme de traitement de données.Or, on peut prédire sans risque de se tromper, que le nombre d'instructions de traitement de données et d'instructions de tests augmentera considé- rablement, plus particulièrement en fonction de l'augmentation prévisi- ble des fonctions de traitement de données. Dans cette hypothèse, la réduction du nombre d'instructions constitue un handicap grave.Dans le second cas, du fait que la porte entrée/sortie pour la transmission d'informations est également utilisée en tant que porte d'entrée pour les instructions de test, cette porte perd sa fonction intrinsèque, c'est-àdire qu'il devient impossible de confirmer les opérations d'entrée et de sortie de cette porte. Plus précisément, il devient alors impossible d'exécuter les instructions d'entrée et de sortie pour tester si oui ou non l'information peut être transmise correctement vers cette porte entrée/sortie ou en provenance de cette dernière.Pour exécuter ces tests, les signaux de commande basés sur les instructions entrée/ sortie et leurs signaux d'horloge (c'est-à-dire les signaux d'état) doivent être transmis dans des conditions prédéterminées à cette porte entrée/sortie. Or, comme la porte entrée/sortie est également utilisée en tant qu'entrée pour les instructions de test, il devient impossible de recevoir les signaux de commande synchronisés par les signaux d'état. La présente invention a précisément pour objet de proposer un système de traitement d'information permettant d'assurer un contrôle temporel ou commande de synchronisation avec des signaux autres que des signaux d'horloge prédéterminés. 5. La présente invention a pour autre objet de proposer un système de traitement d'information agencé pour pouvoir recevoir un signal ex- térieur en tant que signal d'horloge et pour exécuter une instruction sur la base de ce signal. Un autre objet de l'invention est de proposer un système de traitement d'information capable d'assurer un contrôle temporel de l'exécution d'une instruction en utilisant à la fois un signal d'horlo- ge généré intérieurement et le signal provenant de l'extérieur. Un autre objet de la présente invention est de proposer un sys- tème de traitement d'information agencé pour recevoir une instruction de test en provenance d'une porte ou point d'accès entrée/sortie sans que cette dernière perde sa fonction intrinsèque. Encore, un autre objet de la présente invention est de proposer un système de traitement d'information capable d'exécuter la transmis- sion d'information à grande vitesse. Un autre objet de la présente invention est enfin de proposer un système de traitement d'information pourvu d'un circuit de test simplifié. Pour ce faire, selon une caractéristique de la présente inven- tion, le système de traitement d'information comprend un circuit commun bus pour la transmission d'information, une borne externe pour la trans- mission d'information, un moyen d'entrée/sortie connecté entre le cir- cuit bus et la borne externe pour effectuer la transmission d'informa- tion entre eux; un moyen pour produire soit un premier signal de comman- de pour le contrôle temporel du moyen d'entrée/sortie de façon que l'in- formation puisse être transmise depuis le circuit bus jusqu'à la borne externe, soit un second signal de commande pour le contrôle temporel du moyen d'entrée/sortie de façon que l'information puisse être transmise depuis la borne externe jusqu'au circuit but, et un moyen pour acheminer un troisième signal de commande au moyen d'entrée/sortie dans des condi- tions temporelles différentes des conditions temporelles de génération des premier et second signaux de commande pour commander ainsi le moyen d'entrée/sortie de façon que l'information puisse être transmise au travers de ce dernier. Le système de traitement d'information selon la présente inven- tion comprend en outre un moyen de commande de synchronisation pour le moyen d'entrée/sortie afin d'exécuter la transmission d'information avec 6. des moyens pour générer les premier ou second signaux de commande et un moyen de commande de synchronisation du moyen d'entrée/sortie en fonction du troisième signal de commande. Les moyens pour générer les premier ou second signaux de commande sont avantageusement constitués d'un décodeur d'instruction et d'un générateur de signaux d'état agencés pour produi- re selon la technique de l'art antérieur, les signaux de commande sur la base des instructions entrée/sortie. En d'autres termes, le premier ou second signal de commande est un signal qui est généré à un moment précis déterminé sur la base de l'instruction, le moyen de commande constituant pour sa part, une caractéristique nouvelle. Le troisième si- gnal de commande est transmis au moyen d'entrée/sortie de la même façon que le premier ou second signal de commande pour commander de façon si- milaire ce moyen d'entrée/sortie. Toutefois, la quantification tempo- relle ("timing") transmise au moyen d'entrée/sortie est différente de celle du premier ou du second signal de commande.Ainsi, en supposant par exemple qu'un cycle machine contienne quatre signaux d'état T1 à T4, si le premier signal de commande est transmis au moyen d'entrée/sortie en synchronisme avec le signal d'état T le moyen de commande agit de façon que le troisième signal de commande soit transmis au moyen d'en- trée/sortie en synchronisme avec l'un des autres signaux d'état, par exemple le signal d'état T2.- Il s'en suit que le troisième signal de commande peut être transmis au moyen d'entrée/sortie séparément et a une cadence temporel- le plus rapide que celle du premier signal de commande généré à un mo- ment déterminé en fonction de l'instruction pour que l'information soit transmise plus t8t.En d'autres termes, la transmission peut ainsi être exécutée à grande vitesse. Naturellement, le troisième signal de com- mande peut être généré à un moment arbitraire en changeant simplement un circuit logique. Par ailleurs, l'instruction de test est transmise de la borne externe au circuit bus en utilisant le troisième signal de commande de façon que les résultats de test puissent être extraits du moyen d'entrée/sortie en utilisant le premier signal de commande. De ce fait, les tests peuvent être effectués sans que le moyen d'entrée/sortie perde sa fonction intrinsèque. Bien plus, si le troisième signal de commande est fourni depuis un dispositif externe, la transmission d'information du système de traitement d'information selon la présente invention peut être contrôlée par le dispositif externe. Enfin, comme 7. le troisième signal de commande n'est pas superposé au premier ou au second signal de commande, l'information ou l'instruction peut être transmise depuis l'extérieur, ou cette information peut être transmise vers l'extérieur séparément de l'opération du traitement de l'informa- tion du système de traitement selon la présente invention. Ainsi, le système de traitement de l'information selon la présente invention peut trouver une très large utilisation dans les systèmes de multi-traite- ment. D'autres caractéristiques et avantages de la présente inven- tion ressortiront de la description suivante d'un mode de réalisation donné à titre illustratif mais nullement limitatif, faite en relation avec les dessins annexés sur lesquels: La figure 1 représente schématiquement une partie essentiel- le d'un microprocesseur selon un mode de réalisation du système selon la présente invention; La figure 2 est un circuit sous forme de blocs montrant en dé- tail le circuit d'entrée/sortie 50 du système de la figure 1; et La figure 3 est un diagramme temporel de conduction de tests du système de la figure 1. Comme représenté sur la figure 1, un microprocesseur A com- prend des moyens générateurs de signaux d'horloge incluant un généra- teur d'horloge 1 produisant des signaux d'horloge (CK) Xl et e2 ayant la fréquence maximum, et un générateur de signaux d'état 2 fournissant respectivement quatre signaux d'état T à T4 en divisant les fréquences des signaux d'horloge. Dans ce mode de réalisation, un cycle machine est constitué de quatre signaux d'état T à T4. Ces signaux d'état peu- vent être en nombre arbitraire mais, selon le microprocesseur, sont généralement au nombre de quatre ou cinq. Le microprocesseur A comprend en outre une mémoire morte à programme ROM 10, dans laquelle sont enre- gistrées des instructions, un registre d'instructions 30 pour conserver temporairement une instruction lue dans la mémoire programme ROM 10, un décodeur d'instructions 40 pour décoder l'instruction transitant par le registre 30 et pour fournir en sortie un signal de commande, un registre non spécialisé 60, utilisé pour l'exécution de l'instruction, et un circuit d'entrée/sortie 50 couplé à des bornes externes 71 à 78 pour l'échange d'informations avec l'extérieur. Le microprocesseur A peut également comprendre une unité logique arithmétique (ALU), une mémoire vive (RAM), un accumulateur ou encore un drapeau (non représen- 8. tés), en sus des éléments énoncés ci-dessus. - Les éléments via lesquels l'information est transmise vers l'intérieur ou vers l'extérieur, tels que la mémoire programme ROM 10, le registre d'instructions 30, le registre non spécialisé 60 ou le cir- cuit d'entrée/sortie 50, sont couplés au circuit commun bus interne 20. Le circuit bus interne 20 est constitué d'une pluralité de lignes de signaux (typiquement quatre ou huit) selon le- nombre de bits devant être traités. Par ailleurs, les éléments ayant une fonction dans le transfert de l'information vers le circuit commun bus interne 20, tels que la mémoire programme ROM 10 ou le registre non spécialisé 60, sont pourvus à leur sortie d'étages intermédiaires 6 et 5, respectivement.Ces étages intermédiaires 6 et 5 ont leurs conditions de conduction ou de non conduction commandées par les sorties de portes ET 3 et 4. La porte ET 5 reçoit le signal d'état T et un signal obtenu en invertissant le signal provenant d'une borne externe 45. L'autre porte ET 4 reçoit le signal d'état T4 et un signal de commande 41 provenant du décodeur d'instructions 40. Dans la présente description,les signaux d'état sont supposés être générés dans l'ordre numérique T1, T2, T3 et T4, de sorte que les signaux d'état T et T4 sont les deux signaux extrêmes. Dans le mode de réalisation représenté, l'instruction de la mémoire programme ROM 10 élaborée par l'adresse est lue lorsque le signal d'état T est généré, tandis que l'information inscrite dans le registre non spécia- lisé 60 est lue lorsque le signal d'état T4 est généré. De cette façon, les éléments respectifs sont synchronisés de sorte que la transmission de l'information ne puisse pas être exécutée tant que les signaux d'état n'ont pas été générés, même s'ils reçoivent le signal de comman- de. Il s'en suit un contrôle effectif de la séquence d'exécution d'instruction. La séquence d'exécution d'instruction, qui est ainsi synchro- nisée ou contrôlée temporellement par les signaux d'état, va maintenant être décrite en détail. Par exemple, durant la période de génération du premier signal d'état T1, on adresse la mémoire programme ROM 10, et l'instruction assignée est placée dans le registre d'instruction 30. A l'apparition du second signal d'état T2, ce signal T2 est décodé par le décodeur d'instructions 40 pour générer les différents signaux de com- mande ou pour préparer l'adresse de mémoire de l'instruction qui doit être lue à la suite. A l'apparition du troisième signal d'état T3, l'instruction décodée (par exemple une instruction arithmétique, une 9. instruction d'interruption, ou une instruction de transmission d'in- formation) est exécutée. A l'apparition du quatrième signal d'état T4, les instructions exécutées sont soit transférées vers l'extérieur, soit enregistrées dans une mémoire vive interne RAM (non représentée). L'exécution est ensuite décalée pour l'instruction suivante en réponse à la réapparition du nouveau premier signal d'état suivant T1. De cette façon, le système de traitement d'information selon la présente inven- tion exécute les instructions sur la base d'une séquence temporelle dé- terminée par les signaux d'état. Dans le mode de réalisation de la figure 1, l'instruction (du type mot mécanique), qui est inscrite à l'avance dans la mémoire programme ROM 10, est extraite pour être transférée vers le circuit commun de données bus interne 20 via l'étage intermédiaire 6 qui est activé par le signal de sortie provenant de la porte ET 3, pour être placée dans le registre d'instruction 30 pendant la durée du signal d'état T Les mots mécaniques placés dans le registre d'instruction sont décodés par le décodeur d'instructions 40 de façon que les dif- férents signaux de commande soient générés aux moments opportuns. Ces "moments opportuns" signifient que tous les signaux de commande ne sont pas nécessairement produits simultanément. Une instruc- tion qui doit être lue plusieurs fois dans la mémoire programme ROM 10 ou une instruction longue, ayant un nombre supérieur de sorties de dé- codage (c'est-à-dire des signaux de commande), telle qu'une instruction cycle machine 2 ou une instruction cycle machine 3, peut occasionnel- lement entraîner la génération de signaux de commande dans plusieurs groupes divisés. Même dans ce cas, ce type d'instruction doit être contrôlé temporellement par les signaux d'état. De la sorte, les signaux de commande sont transmis, même si leurs moments de sortie sont diffé- rents, aux éléments respectifs, suivant des séquences de temps prédéter- minées. A titre d'exemple des instructions qui doivent être exécutées par le système de traitement d'information selon la présente invention, on s'attachera à une instruction de sortie au moyen de laquelle le con- tenu inscrit temporairement dans le registre non spécialisé 60, via le circuit d'entrée/sortie 50 (qu'on appellera l'accès "Entrée/Sortie") est transmis aux bornes externes 71 à 78. En premier lieu, l'instruc- tion de sortie est lue dans la mémoire programme ROM 10 et est décodée 10. par le décodeur d'instructions 40. Il s'en suit la création à la fois du signal de commande 41, pour transférer le contenu du registre non spécialisé 60 vers le circuit commun bus interne 20, et d'un signal 42 pour commander les bornes 71 à 78 de l'accès Entrée/Sortie 50 en tant que bornes de sortie. Ces exécutions sont effectuées à l'apparition du signal d'état T4. L'accès 50 est actionné pour transférer vers l'exté- rieur, via les bornes externes 71 à 78, le contenu du registre 60 en passant par l'étage intermédiaire 5 activé par le signal de sortie pro- venant de la porte ET 4. Incidemment, le contrôle temporel peut utiliser occasionnellement non seulement les signaux d'état, mais également les signaux d'horloge e1 et e2' Le système de traitement d'information selon la présente inven- tion doit par ailleurs être testé pour vérifier si l'instruction est mé- morisée correctement dans la mémoire programme ROM 10, si l'unité centrale CPU exécute correctement les opérations arithmétiques qui lui sont assi- gnées, ou si les données sont correctement lues depuis le registre.Dans la technique de l'art antérieur évoquée plus haut, les données de test devaient être pré-inscrit1ès dans la mémoire ROM 10 ou, en variante, l'accès Entrée/Sortie (I/O) devait alors être utilisé exclusivement pour l'entrée du mode test. Comme évoqué précédemment, ces techniques présen- taient les inconvénients que la capacité de la mémoire ROM 10 s'en trou- vait abusivement réduite ou que l'accès Entrée/Sortie ne pouvait pas être lui-même testé. En particulier, en effectuant le test de l'accès Entrée/Sortie 50, il faut vérifier si cet accès est correctement comman- dé par les signaux de commande d'entrée/sortie générés à des moments pré- déterminés. Dans le mode de réalisation selon l'invention, les signaux de commande d'entrée/sortie qui doivent être transmis à l'accès entrée/ sortie à l'apparition de signaux d'état prédéterminés, peuvent être mis en oeuvre à coup sûr en exploitant les signaux de commande provenant des bornes externes 44 et 45. De plus, l'échange d'information (qui inclut les signaux de test) avec l'extérieur est rendu possible à un moment qui est différent des moments d'apparition des signaux de commande entrée/ sortie. En d'autres termes, avec l'agencement selon l'invention, les opérations de commande d'entrée/sortie de l'accès Entrée/Sortie et les opérations de test peuvent être menées parallèlement en utilisant un sim- ple circuit. 11. On a représenté sur la figure 2 un mode de réalisation parti- culier de l'accès ou circuit de porte Entrée/Sortie 50, le digramme temporel des opérations de test étant représenté sur la figure 3. En ce qui concerne la conduite de ces opérations de test, on décrira tout d'abord les étapes d'entrée d'une instruction de sortie d'un dispositif externe en tant qu'instruction de test aux bornes 71 à 78 pour confirmer l'exécution de cette instruction. Ainsi, si un signal de commande de test "1" est fourni à la borne 45 (figure 2), un signal de commande d'entrée 51 est produit par le circuit de porte 60 sous l'effet du signal d'état T1. Le signal de commande d'entrée 51 ainsi produit fait basculer une bascule 53 qui est rendue opérante pour con- trôler des étages intermédiaires de sortie 551 à 558 du circuit d'En- trée/Sortie dans leurs états de sortie, c'est-à-dire pour amener ces étages intermédiaires de sortie 551 à 558 dans leurs états de haute impédance. Simultanément, les codes d'instruction de test, qui sont transmis aux bornes 71 à 78 par les étages intermédiaires d'entrée 561 à 568, sont transférés au circuit commun bus interne 20. A ce moment, la sortie de la mémoire programme ROM 10 vers le circuit commun bus interne 20 est interdite par la porte 3 pour en empêcher le transfert vers le circuit commun 20. Cette opération est la même que celle accom- plie à l'apparition du signal d'état T4 pour l'exécution d'une instruc- tion d'entrée usuelle. Ensuite, le code d'instruction de test transmis au circuit commun bus interne 20 est inscrit dans le registre d'instruction 30. Sur la base de ce code d'instruction de test, les signaux de comman- de 41 et 42 sont générés par le décodeur d'instruction 40. Le signal de commande 42 a son moment d'apparition commandé par le signal d'état T4 et le signal d'horloge e2' de sorte qu'il est transmis en tant que si- gnal de commande de sortie 52 à la sortie du circuit de porte 61. Le signal de commande de sortie 52 agit en tant que signal de mise en pla- ce du contenu C du registre non spécialisé 60, qui est lu et transmis vers le circuit commun interne bus 20 de la même façon par le signal d'état T4 et le signal de commande 41, via les bascules de verrouilla- ge 541 à 548. Simultanément, la bascule 53 est actionnée pour rendre les étages intermédiaires de sortie 551 à 558 capables de générer leurs signaux de sortie. De cette façon l'opération de sortie de l'accès en- trée/sortie 50 peut être normalement exécutée même à l'état de test. 12. L'opération de test pour l'instruction d'entrée de l'accès entrée/sortie est plus aisée et il sufftit que les données d'entrée soient transmi- ses aux bornes 71 à 78 à la suite de l'instruction d'entrée. Enfin, si le signal de commande de test "1" est introduit par l'autre borne 44, le signal de commande de sortie 52 est produit lors des périodes d'apparition du signal d'état T1 et du signal d'horlo- ge e2. Ainsi, le contenu de la mémoire programme ROM 10 est transféré vers les bornes 71 à 78. De ce fait, en comparant les codes sortant par les bornes et les codes d'instruction devant être inscrits intrinsèque- ment dans la mémoire programme ROM 10, il est possible de vérifier si les instructions sont correctement inscrites ou non dans la mémoire programme ROM 10. Comme on l'a vu, dans ce mode de réalisation de l'invention les signaux qui sont identiques aux signaux de commande devant être produits en réponse à une instruction d'entrée ou de sortie peuvent être produits à des moments différents selon les conditions de test. Il s'en suit, que les tests peuvent être menés à bien sans utiliser une partie de la mémoire programme ROM 10 pour l'inscription des instructions de test et sans perdre la fonction intrinsèque de l'accès entrée/sortie. De plus, comme il suffit d'adjoindre des circuits simples (60 et 61) au circuit de commande de la porte entrée/sortie faisant partie intégran- te du microprocesseur lui-même, la construction au plan matériel est extrêmement simple. Enfin, on notera que les tests autres que celui pour introduire l'instruction de test (c'est-à-dire les données de mot mécanique) en provenance des bornes externes pour lire et extraire le contenu du registre et celui pour acheminer le contenu de la mémoire programme ROM vers les bornes externes, tels que des tests arithmétiques ou des tests de vérification de drapeau, peuvent être exécutés sans la moindre difficulté. Par ailleurs, le circuit ou accès Entrée/Sortie de la figure 2 demeure remarquablement efficace non seulement lors des phases de test, mais également lors des phases de traitement de programme habi- tuels. Il faut, en effet, prendre en considération l'opération de trai- tement d'information pour injecter de l'extérieur cette information dans le microprocesseur. Cette opération de traitement commence par la four- niture au microprocesseur, en provenance d'un autre dispositif, d'un si- gnal d'exigence de transmission d'information. Dans les techniques con- 13. nues, si un tel signal d'exigence est reçu par le microprocesseur,les instructions d'entrée doivent être tout d'abord lues dans la mémoire programme RIL 10, et le signal de commande ainsi lu est transmis au dispositif renfermant l'information à transmettre pour en extraire précisément cette information. De ce fait, cette information est injectée en rendant l'accès entrée/sortie capable de la recevoir en tant qu'instruction d'entrée. L'opération de traitement en question prend un temps considérable. Par contre, avec un microprocesseur possédant l'accès Entrée/ Sortie 50 selon la présente invention, représenté sur la figure 2, l'information peut être injectée dans le microprocesseur lors du signal d'état T1 en injectant le signal par la borne 45 si le signal d'exigence est reçu. Il s'en suit que l'information peut être transmise à très grande vitesse sans préalablement devoir lire une instruction d'entrée dans la mémoire programme ROM 10. De plus, si le signal est introduit par la borne 44, la commande peut être effectuée par un autre disposi- tif de façon que l'information soit extraite du microprocesseur pen- dant la durée du signal d'état T1. Comme on le comprendra, et ainsi qu'évoqué plus haut, la présente invention se révèle particulière- ment efficace dans un système à microprocesseur. Quoique la présente invention ait été décrite en relation avec des modes de réalisation particuliers, elle ne s'en trouve pas limi- tée,mais est au contraire susceptible de modifications et de variantes qui apparaîtront à l'homme de l'art. 14. REVENDICATIONS 1 -- Système de traitement de l'information, caractérisé en ce qu'il comprend: - un circuit commun (20) pour la transmission d'information; au moins une borne externe (71... 78) pour la transmission d'information; - un moyen d'entrée/sortie (50) connecté entre le circuit commun et la borne externe pour effectuer la transmission d'information entre eux; - un moyen (40, 2) pour générer, soit un premier signal de commande pour commander la synchronisation du moyen d'entrée/sortie de façon que l'information puisse être transmise depuis le circuit commun vers la borne externe, soit un second signal de commande pour commander la synchronisation du moyen d'entrée/sortie de façon que l'information puisse être transmise depuis la borne externe vers le circuit commun; et - un moyen (3, 4; 60, 61, 44, 45) pour transférer au moyen d'entrée/sortie (50) un troisième signal de commande à un moment qui est différent des moments de génération du premier ou du second signal de commande pour commander le moyen d'entrée/sortie de façon que l'informa- tion puisse être transmise au travers de ce dernier.