Brevet FR2504755A1 — publié le 19821029

La présente invention concerne un procédé et un appareil de codage d'un mot d'information à N bits (n B 2) en un mot de code NR 7 I (sans retour à zéro in- versé) à m bits (m> n), de manière que la composante continue de mots de code NRZI successifs soit réduite au minimum. Dans l'enregistrement magnétique, ainsi que dans divers systèmes de transmission de signaux, un sigrn. continu n'est ni enregistré ni reproduit exactement. Par conséquent, lorsque des signaux numériques sont pro- duits dans le format NRZ (sans retour à zéro) l'enregis- trement magnétique de ces signaux est généralement limité à l'enregistrement de leurs transitions binaires Autre- ment dit, le passage du signal numérique entre l'état binaire " O " et l'état binaire " 1 " est enregistré Mais le niveau continu constant positif ou négatif " 1 " et " O " est perdu Une distorsion peut donc être introduite dans le signal NRZ enregistré et une distorsion supplémentaire est présente quand le signal enregistré est reproduit. En raison des inconvénients précités en enregistre- ment magnétique et dans certains systèmes de transmission de signaux, il est souhaitable de coder un mot d'informa- tions, par exemple un signal d'image numérique à huit bits, en une forme qui évite ou compense une grande partie de ces inconvénients Il est souhaitable par exemple de réduire au minimum les distorsions qui peuvent être pré- sentes si une longue série de bits " O " et " 1 " est pré- sente. En plus d'éviter de longues séries, une autre ca- ractéristique souhaitable de certaines techniques de co- dage qui ont été proposées consiste à réduire au minimum la composante continue effective de mots de code succes- sifs Une technique pour maintenir une faible composante continue dans le signal continu est connue sous le nom de codage par disparité faible Dans cette technique, un mot d'information numérique d'entrée est converti en un mot de code comportant un nombre nettement plus grand de 2504755 ' bits que le mot d'information et en outre, le mot de code est formé d un nombre paire de bits Un code con- nu de faible disparité est le code dit ( 4, 6; 0) dans lequel un mot d'information à quatre bits est représen- té par un mot d'information à six bits, chaque-mot d'in- formation présentant une disparité nulle Il est connu que le code ( 4, 6; 0) peut être facilement obtenu car seize mots différents d'informations peuvent être repré- sentés par un mot à quatre bits; tandis qu'il existe 20 mots individuels en code à six bits qui présentent une disparité nulle Il y a donc plus que suffisamment de mots de code à six bits à disparité nulle pour re- présenter les mots d'information à quatre bits De plus, les séries des mots de code à six bits sont rela- tivement courtes. Mais dans le code ( 4, 6; 0) à faible dispari- té, un grand nombre de bits du mot de code sont prévus simplement pour assurer que la disparité de ce mot soit maintenuea zéro Ces bits du mot de code ne sont pas né- cessaires pour représenter des informations utiles et - par conséquent, ils sont redondants Lorsqu'ils sont en- registrés, ces bits redondants occupent une surface qui pourrait être autrement utilisée pour des informa- tions Par conséquent, une densité d'enregistrement re- lativement élevée est nécessaire pour enregistrer des signaux en code à faible disparité, dans le code ( 4, 6; 0) De plus, étant donné qu'un grand nombre de bits re- dondants sont enregistrés avec ce code à faible dispari- té, la "fourchette de détection" effective, c'est-à-dire un intervalle disponible pour détecter chaque bit est réduit par rapport à ce qui pourrait être utilisé autrement si le mot d'information initial est enregistré. Par exemple, dans le code ( 4, 6; 0) une fourchette de détection dont l'intervalle effectif est égal à quatre bits d'informations doit maintenant être utilisée pour détecter les six bits de code Par conséquent, il existe une lar me possibilité d'introduire des erreurs dansle mot de code à faible disparité reproduit. Un autre inconvénient encore des codes à faible disparité, de grande redondance, comme le code ( 4, 6; O) et que si une mémoire permanente (ROM) est utilisée pour convertir un mot d'informations en un mot de code, cette mémoire doit avoir une capacité de mémorisation très grande. Un grand nombre des inconvénients et difficul- tés précitées ont été résolus par la technique de codage décritedans la demande de Brevet des Etats Unis d'Améri- que NO 201 781 déposée le 23 Octobre 1980 au nom de la demanderesse La technique de codage décrite dans cette demande implique la conversion de mots d'informations à N bits en des mots de code à m bits dans le format NRZ. Bien que cette technique de codage soit satisfaisante, permettant d'enregistrer et de reproduire exactement des signaux numériques, l'utilisation du format NRZ impose un contrôle strict des polarités des différents compo- sants utilisés dans le dispositif d'enregistrement ou de traitement de signaux Si la polarité des enroulements du transducteur de la tête d'enregistrement et de reproduc- tion, ou la polarité des amplificateurs d'enregistrement ou de lecture est inversée, un signal qui a été enregistré comme un bit " 1 " dans le format NRZ peut être reproduit comme un bit "O" De même, si des signaux ont été enregis- trés sur un support magnétique par un dispositif d'enre- gistrement et sont reproduits par un autre d'une polarité différente, des signaux qui ont été enregistrés initiale- ment comme des bits " 1 " sont reproduits comme des bits " O " et réciproquement Il en est ainsi car dans le format NRZ, c'est le sens de la transitiond'un niveau au suivant qui représente le signal binaire Ainsi, une transition positive représente le passage d'un bit " O "-à un bit " 1 " et une transition négative représente un passage d'un bit " 1 " à un bit " O " Dans le cas d'une inversion de la pola- rité du support magnétique, des enroulements du transduc- teur de reproduction /enregistrement, du circuit amplifi- cateur et autre, la polarité détectée de la transi- tion entre " 1 " et "O" est également inversée, de sorte que le signal NRZ reproduit est erronné. En raison de cette dépendance critique entre le format NRZ et la polarité, l'assemblage et la répa- ration, par exemple d'un dispositif d'enregistrement ou de reproduction doivent se faire avec beaucoup de soin En outre, cette dépendance entre la polarité et le format NRZ limite les améliorations ou les modifica- tions de l'appareil d'enregistrement. Les inconvénients précités du format NRZ sont réduits au minimum et éliminés en modulant le signal numérique en un format sans retour à zéro inversé (NRZI) Comme cela est connu, dans le format NRZI, un bit " 1 " est représenté par une transition de sens posi- tif ou négatif et un bit " O " est représenté par l'absence de transition Etant donné que c'est la transition elle- même et non sa polarité qui représente les signaux binai- res, la dépendance précitée de la polarité et les défauts du format NRZ sont éliminés en utilisant cette modula- tion NRZI Mais si les mots d'informations à N bits sont simplement modulés dans le format NRZI, et sont énregis- trés directement sans aucun codage supplémentaire, les inconvénients précités associés avec de longues séries et les composantescontinues peuvent apparaître Il est donc avantageux de coder un mot d'information en un mot de code à faible disparité, puis de moduler ce mot de code à faible disparité en format NRZI avant l'enregistre- ment, la transmission ou le traitement. Un objet de l'invention est donc de proposer un procédé et un appareil pour coder des mots d'informa- tions successifs en des mots de code NRZI, avec une com- posante continue minimale. Un autre objet de l'invention est de proposer un procédé et un appareil de codage d'un mot d'informa- tion à N bits-en un mode de code NRZI à m bits, évitant les inconvénients et les défauts précités. Un autre objet de l'invention est de proposer une technique de codage, comprenant une modulation NRZI*, dans laquelle le signal NRZI codé est produit avec un minimum de bits redondants tout en offrant une composante continue globale réduite. Un objet supplémentaire de l'invention est de proposer une technique de codage selon laquelle des sig- naux numériques en code NRZI peuvent être transmis exacte- ment par un système qui bloque les signaux continus, par exemple un dispositif d'enregistrement magnétique. Un autre objet encore de l'invention est de proposer un procédé et un appareil de codage d'un mot d'information en un mot de code NRZI qui réduit au mini- mum les erreurs résultant de la composante continue du mot dînformation et en outre, de manière que le mot de code NRZI soit capable d'une auto-synchronisation. L'invention concerne donc un procédé et un ap- pareil pour convertir des mots d'informations successifs à N bits en des mots de code NRZI successifs à m bits. Chaque mot d'information a N bits est associé avec au moins un mot de code à m bits, d'une disparité NRZI res- pective La variation de somme numérique du mot de code précédent est déterminée et la polarité à la fin du mot de code précédent est déterminée et la polarité à la fin du mot de code NRZI à N bits qui précède immédiatement est détectée Un mot de code affecté à m bits est choisi pour représenter le mot d'informations à N bits suivant en fonction de la disparité NRZI du mot de code et de la variation de somme numérique déterminée Le mot de code choisi à m bits est modulé en format NRZI de manière que le mot de code modulé soit de la même polarité ini- tiale que celle détectée Le mot de code NRZI à m bits sélectionné a une disparité NRZI qui, lorsqu'elle est com- binée avec la variation de somme numérique déterminée tend à éviter une augmentation de variation de somme numérique Selon un mode de réalisation de l'invention, chaque mot de code est formé d'un nombre impair de bits, le format NRZ Iest du type dans lequel un bit tel qu'un bit " 1 " est représenté par une transition dans la partie centrale d'un intervalle de bit codé, et certains des mots d'informations à N bits sont associés avec des mots de code à m bits ayant une disparité nulle tandis que d'autres mots d'informations sont associés avec des pai- res respectives de mots de code, chaque paire comprenant un mot de code de disparité NRZI positive et un mot de code de disparité NRZI négative. Dans un autre mode de réalisation de l'invention, le format NRZI représente un bit prédéterminé, par exem- ple un bit " 1 " avec une transition au début d'un inter- valle binaire Avec ce format, si chaque mot de code est formé d'un nombre impair de bits, chaque mot d'informa- tion est représenté par une paire de mots de code, les disparités des mots de code de la paire respective étant égales et opposées. Dans un aspect de l'invention, une mémoire perma- nente mémorise tous les mots de code qui sont affectés aux mots d'informations respectifs La mémoire est adressée par les mots d'informations et en outre, par un signal de commande qui détermine si le mot d'informations doit être représenté par un mot de code de disparité positive ou négative Si la variation de somme numérique qui a été déterminée ou calculée à partir du mot de code précédent est positive, la mémoire est adressée pour produire un mot de code de disparité néigative Cela tend à réduire la va- riation de somme numérique et réduit ainsi au minimum la composante continue des mots de code successifs. Selon un autre aspect de l'invention, le mot de code NRZI peut se terminer avec une polarité positive ou négative établissant ainsi la polarité au début du mot de code suivant La mémoire est adressée en fonction de cette polarité car la disparité d'un mot de code particulier en modulation NRZI dépend du fait que le mot de code commence avec une polarité positive ou négative. D'autres caractéristiques et avantages de l'inven- tion seront mieux compris à la lecture de la descrip- tion qui va suivre de plusieurs exemples de réalisa- tion et en se référant aux dessins annexés sur lesquels: La Figure 1 est une représentation schémati- que de la disparité d'un mot de code NRZI, dit du type I, la Figure 2 est une représentation schématique de la disparité d'nn mot de code NRZI, dit du type II, la Figure 3 est un tableau représentant le nom- bre de mots de code du type 1 à 9 bits avec la disparité indiquée, la Figure 4 est une représentation schématique de la série da mots successifs en code à 9 bits, la Figure 5 est un tableau montrant le nombre de mots de code du type II à 9 bits avec les disparités indiquées, les Figures 6 A à 6 D sont des formes d'ondes re- présentant des disparités égales et opposées de paires respectives de mots de code du type Il, la Figure 7 est un diagramme qui permet de com- prendre la relation entre les mots d'informations à n bits et les mots de code à m bits. la Figure 8 est un tableau indiquant les critères de sélection pour coder un mot d'informations en fonction de la variation de somme numérique et la polarité à la fin du mot de code précédent, la Figure 9 est une représentation schématique du processus de sélection de codage selon l'invention, la Figure 10 est un diagramme permettant de com- prendre la manière dont des mots d'informations succes- sifs sont codés, la Figure Il est un schéma simplifié d'un mode de réalisation de l'invention, la Figure 12 est un schéma simplifié général illustrant le principe sur lequel repose l'invention, la Figure 13 est un schéma simplifié d'un déco- deur qui peut être utilisé pour décoder les signaux nu- mériques produits par le codeur selon l'invention et, la Figure 14 est un schéma logique d'un mode spécifique de réalisation selon l'invention Avant de décrire les modes de réalisation de l'invention, il y a lieu de définir les termes utilisés dans la descrip- tion et les revendications Les termes ci-après sont utilisés avec la signification suivante: Mot d'Information désigne un signal numérique à N bits, avec ni 2 Dans les exemples décrits ci-après, n = 8 Ce signal numérique à 8 bits représente par exem- ple un signal analogique échantillonné, par exemple un échantillon d'un signal d'image. Mot de code désigne le mot numérique m bits qui représente le mot d'information à N bits, avec m> n. Dans les exemples décrits ci-après, m = 9 et m = 10. Disparité (DSP) représente la composante con- tinue globale nette d'un mot numérique Par exemple, la disparité d'un mot de code à m bits représente la différence entre le nombre de bits " 1 " et " O " inclus dans ce mot. Disparité NRZI désigne la disparité du mpt de code à m bits qui a été modulé en format NRZI Cela est décrit plus avant en regard des Figures 1 et 2. Variation de sommes numériques (DSV) désigne la valeur continue qui peut être obtenue en intégrant les bits " 1 " et " 0 " successifs de signaux numériques suc- cessifs, par exemple desimts successifs en code à m bits. Le DSV des mots de code NRZI à m bits désigne également la valeur continue globale ou nette qui est obtenue à partir de mots successifs en code NRZI Une définition plus détaillée de la disparité et de la variation de sommes numériques se trouve dansla demande de Brevet pré- citée. Polarité d'entrée (ENT) désigne la polarité du mot de code NRZI dans la partie initiale de ce mot. Il faut noter que la polarité d'entrée ENT peut être positive ou négative De plus, la polarité d'entrée ENT d un mot de code NRZI est égale à la polarité à la fin du mot de code NRZI qui précède immédiatement. Polarité de sortie (EXIT) désigne la polarité à la fin du mot de code NRZI qui précède immédiatement. En ce qui concerne maintenant la Figure 1, il est supposé que le mot d'information à huit bits ( 10101001) doit être représenté par le mot de code à m bits ( 011001011) Autrement dit, l'appareil selon l'invention qui sera décrit ci-après code le mot d'in- formation ( 10101001) en un mot de code ( 011001011). La Figure 1 illustre également la modulation du mot de code à 9 bits ( 011001011)en format NRZI. Comme cela a été indiqué ci-dessus, et comme peut le noter tout spécialiste en la matière, la modu- lation NRZI représente un bit d'un sens logique par une transition binaire et le bit de l'autre sens logique par l'absence de transition Par exemple, une transi- tion représente un bit " 1 " et l'absence de transistion représente un bit " O " La modulation NRZI peut être classée en type I et en type II Dans la modulation NT NRZI du type I, le bit " 1 " est représenté par une tran- sition qui apparaît dans la partie centrale d'un inter- valle binaire La Figure 1 illustre la modulation NRZI du type I d'un mot de code à 9 bits ( 011001011) Ainsi, dans la partie centrale de chaque intervalle binaire associé avec un bit " 1 ", la forme d'onde NRZI présente une transition Il faut remarquer que la polarité de cette transition est sans importance; un bit " 1 " est représenté par une transition qui peut être positive (c'est-à-dire une transition croissante) ou négative (c'eàt-à-dire une transition décroissante) La Fig 1 illustre également le mot de code NRZI avec une polarité d'entrée positive (ENT+) et une polarité de sortie néga- tive (EXIT-) En fonction du contenu du mot de code, la polarité de sortie peut être égale ou opposée à la pola- rité d'entrée Il sera expliqué ci-après que cette rela- tion de polarité dépend de la disparité du mot de code NRZI Par exemple, si la disparité d'unmmot de code NRZI est paire, la polarité de sortie peut être opposée à la polarité d'entrée de ce mot Mais si la disparité du mot de code NRZI à 9 bits est impaire, les polarités d'entrée et de sortie doivent être les mêmes. La Figure 1 illustre également la disparité d'un mot de code NRZI du type I ( 011001001) avec une polarité d'entrée positive Cette disparité NRZI peut être obtenue en intégrant la forme d'onde NRZI La dis- parité NRZI résultante du mot de code illustré par la Figure 1 est ainsi DSP = + 2. Bien que cela ne soit pas représenté sur la Figure 1, il faut noter que si le même mot de code ( 011001011) commence avec une polarité négative (ENT-), la disparité NRZI résultante du mot de code est DSP = -2. La Figure 2 représente la forme d'onde qui est obvenue pour la modulation NRZI du type II du mot de code ( 011001011) Ici également, il est supposé que la polarité d'entrée est positive (ENT+) Dans la modu- lation NRZI du type II, un bit " 1 " est représenté par la transition au début de l'intervalle de bits de code. La Figure 2 illustre également la disparité NRZI pour ce mot de code NRZI du type II; il apparaît que la dis- parité peut être déterminée en intégrant la forme d'onde du mot de code NRZI La Fig 2 montre que la disparité NRZI est DSP = + 1. Ainsi, pour un mot de code identique, la dis- parité NRZI est différente suivant que le mot de code est modulé dans le format NRZI du type I ou du type II et en outre, la disparité NRZI dépend de la polarité d'entrée de-ce mot de code NRZI Si le mot de code NRZI du type II représenté sur la Figure 2 commence avec une polarité d'entrée négative (ENT-), sa disparité NRZI est égale à -1 (DSP = -1) Comme cela sera expliqué ci- après, pour la modulation NRZI du type Il d'un mot de code à 9 bits, la polarité de sortie est opposée à la polarité d'entrée si la disparité NRZI est impaire; et les polarités d'entrée et de sortie sont les mêmes si la disparité NRZI est paire Dans les deux formats NRZI du type I et II, la valeur absolue de la disparité NRZI du mot de code est la même quelle que soit sa polarité d'entrée; mais la polarité ou le signe de la disparité pour ENT+ est opposée à celle pour ENT-. Pour des raisons de commodité, dans la descrip- tion qui va suivre, la disparité NRZI de chaque mot de code est supposée être sa disparité pour la polarité d'entrée positive (ENT+) Ainsi, la disparité NRZI du mot de code est représentée par DSP+ La disparité NRZI pour le même mot de code ayant une polarité d'entrée négative (ENT-) est représentée par DSP et, comme cela a été indiqué ci-dessus, DSP = -DSP Il sera supposé qu'un mot d'information est représenté par un mot de code à 9 bits Le tableau de la Figure 3 représente le nombre de mots en code à 9 bits du type I ayant les disparités NRZI indiquées Dans le tableau de la Fig 3, il est supposé que chaque mot de code à 9 bits présente une polarité d'entrée positive (ENT+) Il apparaît que mots de code à 9 bits ont une disparité nulle, que 70 mots de code à 9 bits ont une disparité NRZI de + 1 (DSP+ = + 1) que 56 mots de code à 9 bits ont une dispa- ritéNNRZI de + 2 (DSP+ = + 2) et ainsi de suite Il appa- raît également en regard du tableau de la Figure 3 que le nombre de mots de code à 9 bits dont la disparité est -1 (DSP_ = -1) est inférieure au nombre de mots de code dont la disparité est + 1. Si les mots de code à 9 bits sont utilisés pour représenter des mots d'informations à 8 bits, un nombre déterminé seulement de mots de code disponible sont né- cessaires pour représenter les 256 mots d'informations. Pour réduire au minimum la composante continue globale, ou la variation de somme numérique des mots de code successifs qui sont transmis ou enregistrés, il est souhaitable d'utiliser tous les mots de code de dispari- té nulle pour représenter les mots d'informations corres- pondants Ainsi, 70 mots d'informations à 8 bits sont respectivement représentés par 70 mots de code à 9 bits. 2504755- Chacun des 186 autres mots d'information est repré- senté par une paire de mots de code à 9 bits, un mot de code de cette paire ayant une disparité positibe et l'autre une disparité négative Les parenthèses sur la Figure 3 représentent les mots de code à 9 bits de pari- té non nulle qui sont utilisés pour représenter les mots d'informations Il apparaît que 182 mots de code à 9 bits de disparité positive sont englobés dans le groupe de mots de code ayant DSP+ = + 1, DSP+ = + 2 et DSP+ = + 3 Les quatre autres mots d'informations peuvent êree choisis-parmi les 28 mots de code à 9 bits dont DSP+ = + 4 Mais il apparaît également que-tous les mots de code à 9 bits disponibles de disparité négative doi- vent être utilisés pour représenter des mots d'informa- tions correspondants Bien que 186 mots d'informations soient représentés par l'un ou l'autre de deux mots de code à 9 bits de disparité non nulle, chaque mot de code représente une information et une seule. Etant donné que le nombre des mots de code dispo- nibles à 9 bits de disparité positive dépassent le nombre de mots de code qui sont nécessaires pour représenter les mots d'informations à 8 bits, certains des mots de code de disparité positive peuvent être négligés ou ne pas être sélectionnés Par exemple, des mots de code de disparité positive contenant des séries relativement longues peuvent être éliminés Ainsi, les mots de code avec DSP, = + 9 et DSP, = + 8 n'ont pas à être sélection- nés pour représenter des mots d'informations En élimi- nant ces mots de code, les séries de bits " O " sont ré- duites et par conséquent, la composante continue globale des mots de code NRZI est réduite au minimum La Figure 4 représente la série de deux mots de code successifs à 9 bits ( 100000000) et ( 0000000 o 1) Si ces deux mots de code successifs sont sélectionnés séquentiellement, comme cela peut être possible s'ils sont deux deux utilisés pour coder des mots respectifs d'information à 8 bits, la série des bits " 0 " incluse dans ces mots de code se- * quentiels est égale à seize intervalles binaires Le second bit " 1 " apparaît dix-sept cellules binaires après le premier bit " 1 " La disparité NRZI du premier mot de code ( 100000000) est DSP, = -8 et la disparité NRZI du second mot de code (oooooooo 1) est DSP = -8. Mais en éliminant l'utilisation de l'un ou l'autre de ces mots de code pour représenter un mot d'information, la possibilité de ces longues séries indésirables avec la forte variation de somme numérique qui en résulte est éliminée En pratique, les mots de code disponibles qui peuvent être utilisés pour représenter les mots d'informations sont choisis de manière que l'intervalle maximal entre les transitiors successives dans la forme d'onde NRZI soit égale à 14 cellules binaires Le tableau leau de la Figure 3 montre que 70 mots de code à 9 bits sont disponibles avec une disparité NRZI nulle Il est possible que le contenu des mots d'informations à coder soit telle que beaucoup d'entre eux soient représentés par certains respectifs de ces mots de code de disparité nulle Par conséquent, si la variation de somme numérique existante à une valeur positive ou négative relativement grande, cetee variation de somme numérique ne peut pas être réduite rapidement Cette possibilité peut être évitée si les mots de code de disparité nulle sont choi- sis pour représenter les mots d'informations qui ne pré- sentent pas une très forte probabilité d'apparition. Par conséquent, statistiquement, la plupart des mots d'informations sont représentés par des mots de code de disparité non nulle; et ces mots de code sont choisis de manière que leurs disparités NRZI (lorsqu'elles sont combinées avec la variation de somme numérique) rédui- sent rapidement DSV vers zéro - Les mots de code NRZI à 9 bits disponibles du type II ayant les disparités indiquées DSP, sont re- présentés par le tableau de la Figure 5 Il apparait que pour le mot de code NRZI du type 2, aucun mot de code n'est présent avec une disparité nulle En outre, étant donné qu'il est supposé que chaque mot de code soit formé d'un nombre impair de bits, les valeurs ab- solues de leurs disparités NRZI sont toutes des nombres impairs Bien entendu, si un mot de code NRZI du type Il contient un nombre pair de bits, sa disparité NRZI a une valeur absolue qui est un nombre pair, y compris DSP+ = 0- Il ressort du tableau de la Figure 5 que cha- que mot d'information peut être représenté par une paire de motsde code NRZI du type II ayant des disparités NRZI égales et opposées Une technique de codage relativement simple peut ainsi être appliquée Le premier bit oude plus grand poids du mot de code à 9 bits du bit II peut être un bit " 1 " ou un bit " O " et les autres bits peu- vent être exacte ment éaux à ceux du mot de code à huit bits qu'ils représentent Selon le premier bit ou de plus grand poids du mot de code, la disparité NRZI du mot de code complet peut être positive ou négative. Les Figures 6 A à 6 D représentent des formes d'ondes de mots de code NRZI du type II, démontrant la technique de codage simplifiée ci-dessus Il sera suppo- sé que le mot d'informations soit ( 100001101) En sup- posant une polarité d'entrée positive (ENT+), la Figure 6 A représente le mot de code NRZI dont le premier bit ou de plus grand poids est un bit " 1 " et la Figure 6 B représente le mot de code NRZI dont le bit de plus grand poids est un bit " O " Il faut noter que les deux mots de code représentés sur les Figures 6 A et 6 B repré- sentent le mot d'informations ( 10001101) Le mot de code commençant par un bit " 1 " (Figure 6 A) a la disparité NRZI DSP, = + 3 Le mot de code commençant par un bit " O " (Figure 6 B) à la disparité DSP+ = -3. Les Figures 6 C et 6 D représentent la paire de mot de code NRZI du type II représentant le mot d'in- formations ( 11111111) Sur la Figure 6 C, le mot de code commence par un bit " 1 " et il a pour disparité DSP+ = -1. 15. Sur la Figure 6 D, le mot de code-commence par un bit "O" et sa disparité est DSP+ = + 1 Il apparait ainsi en regard des Figures 6 Aà 6 D qu'un mot d'informations particulier peut être représenté par une paire de mots de code NRZI du type II avec des disparités égales et opposées, simplement en ajoutant un bit de préfixe " 1 " ou O" au mot d'informations. Bien que la technique de codage pour les mots de code NRZI du type II soit simplifiée par rapport à la technique de codage pour les mots de code NRZI du type I, l'intervalle maximal entre les transistions suc- cessives est supérieur pour les mots de code du type II que pour les mots de code du type I Mais étant donné que les mots de code NRZI du type II ne présentent pas de disparité nulle, la variation de somme numérique dé- rivée des mots de code successifs peut être amenée ar- rapidement vers zéro Par exemple, étant donné que la valeur absolue minimale de la disparité du mot de code NRZI du type II est 1, et étant donné que la valeur ab- solue maximale de la variation de somme numérique est 9, la variation de somme numérique peut être amenée à " O " après que neuf mots de code successifs ont été produits. Il a été supposé dans la description faite ci- dessus des mots de code NRZI du type I et du type II que chaque mot de code était formé d'un nombre impair de bits (par exemple 9 bits) L'invention concerne égale- ment des mots de code NRZI des types I et II comportant un nombre pair de bits Les caractéristiques des mots codés sont fonction non seulement du type de modulation NRZI qui est utilisé mais également du nombre de bits inclus dans le mot de code, à savoir s'il est pair ou impair Les caractéristiques du codage NRZI selon l'in- vention peuvent se résumer comme suit: MOT DE CODE AYANT UN NOMBRE IMPAIR DE BITS Type I 1 Certains des mots de code disponibles ont une disparité nulle. 2 Des profils indésirables du mot de code peuvent être éliminés, comme des mots de code dont il résulte des séries indésirablement longues. 3 L'inte valle maximal entre les transistions successives est relativement plus court que pour les mots de code du type II. 4 Etant donné que certains des mots de code ont une disparité nulle, il peut arriver que la varia- tion de somme numérique ne soit pas ramenée à zéro pen- dant une période relativement longue Autrement dit, un nombre relativement grand de mots de code peuvent être produits avant que la variation de somme numérique soit annulée. Il existe une relation entre les polarités de début et de fin du mot de code et la disparité NRZI de ce mot Plus particulièrement, EXIT = ENT si DSP est impair; et EXIT # ENT si DSP est pair. Il apparait sur le tableau de la Figure 3 que la plage DSP des mots de code du type I peut être limitée Par exemple, la valeur DSP positive maximale pour un mot de code à 9 bits représentant un mot d'in- formations à 8 bits, est + 4. MOT DE CODE NRZI DU TYPE II 1 Aucun des mots de code du type II n'a une disparité nulle. 2 Pour réduire au minimum la redondance, m = n + 1 et tous les mots de code disponibles à m bits doivent être utilisés. 3 L'intervalle maximal entre les transitions successives dans les mots de code du type II est supérieur à celui des mots de code du type I. 4 Un maximum de m + 1 mots de code peut être nécessaire pour ramener à zéro la variation de somme numérique. 5 La disparité de chaque mot de code est im- paire. 6 La technique de codage est relativement sim- ple Le mot de code peut être produit simplement en addi- tionnant un bit de préfixe " 1 " ou "O" au mot d'infor- mations Le décodage dest également simplifié car le bit de plus grand poids peut être négligé, conduisant automatiquement au mot d'informations décodé. Parmi les caractéristiques ci-dessus, les ar- ticles 3 et 6 du code NRZI du type I sont avantageux et l'article 6 du code NRZI du type II est avantageux. MOT DE CODE AYANT UN NOMBRE PAIR DE BITS Mots de code du type I 1 Certains des mots de code disponibles ont une disparité nulle Mais un nombre relativement ré- duit seulement de, ces mots de code de disparité nulle sont disponibles. 2 La relation entre la polarité de début et de fin du mot de code est fonction de leur disparité. Elus particulièrement, EXIT = ENT quand DSP est paire; et EXIT É ENT quand DSP est impair. 3 Le nombre des mots de code de disparité NRZI positive est supérieure à celui de disparité négative. 4 La plage possible de variations de somme numérique dérivée de mots de code successifs puet être relativement plus grande que pour les mots de code du type II. Mots de code du type II 1 Un nombre relativement grand de mots de code sont disponibles avec une disparité nulle. 2 Chaque mot de code a une disparité paire. 3 Le nombre de mots de code de disparité posi- tive est le même que celui de disparité nulle. 4 La plage de variations de somme numérique dérivée de mots de code successifs peut être limitée à une valeur plus réduite que pour les mots de code du type I. A partir de la comparaison ci-dessus des carac- téristiques des mots de code ayant un nombre pair de bits, il apparaît que la modulation NRZI du type II est plus avantageuse. La technique de codage selon l'invention part du principe que si un mot d'informations est représenté par une paire de mots de code de disparité non nulle, le mot de code particulier qui est choisi pour représen- ter un mot d'informations a une disparité qui, lorsqu' elle est combinée avec la variation de son numérique pré- sente, évite que cette variation de somme numérique aug- mente et de préférence, que DSV tende vers zéro Ainsi, si DSV présente une polarité positive, le mot de code choisi présente une disparité NRSZ négative Inversement, si DSV présente une polarité négative, le mot de code choisi présente une disparité NRZI positive. Le décodage du mot de code NRZI est relative- ment simple La forme d'onde NRZI est démodulée pour obtenir la forme d'onde NRZ; le mot de code démodulé et ensuite dé:codé pour obtenir le mot d'informations Etant donné que chaque mot de code représente un mot d'informa- tions et un seul, une technique de décodage relativement simple peut être utilisée, par exemple de mémoriser tous ;es mots d'informations dans une mémoire et d'utiliser le mot de code démodulé pour adresser cette mémoire et lire ainsi le mot d'informations approprié. La Figure 7 représente schématiquement la rela- tion qui doit être présente entre les mots d'informations et le code Les mots d'informations à N bits peuvent être représentés par le cercle représenté dans la partie gauche de la figure et les mots de code m bits peuvent etre représentés par le plus grand cercle dans la partie droite Un mot d'informations A peut être représenté,par exemple, par un mot de code a de disparité nulle, un mot de code a de disparité positive et un mot de code a" de disparité négative En variante, un mot d'informations b peut être représenté par un mot de code b de disparité positive et aussi par un mot de code b' de disparité négative Par ailleurs, le mot de code b peut avoir une disparité nulle, avec le mot de code b' ayant une dispa- rité négative; ou le mot de code b' peut avoir une dispa- rité nulle avec le mot de code b ayant une disparité positive Comme autre alternative, un mot d'informations C peut être représenté par un seul mot de code c et un seul, ce mot de code ayant une disparité nulle, positive ou négative. Il appara t donc que les critères séparés ci-après peuvent être-utilisés pour coder les mots d'in- formations. ( 1) Chaque mot d'informations est représenté par un mot de code de disparité nulle Dans ce cas, il n'y a aucun critère de sélection car un seul mot de code est présent pour chaque mot d'informations De plus, indépendamment du mot de code particulier qui est choisi, la variation de somme numérique globale reste égale à zéro. ( 2) Chaque mot d'informations peut être repré- senté par un mot de code de disparité nulle et un autre mot de code de disparité positive (DSP, = +) Avec ce cri- tère, la variation de somme numérique est augmentée si la polarité d'entrée ENT de chaque mot de code est posi- tive Mais DSV est finalement annulé si un nombre générale. ment égal de mots de code ont une polarité d'entrée néga- tive (ENT-). ( 3) Chaque mot d'informations est représenté par un mot de code de disparité nulle et un mot de code de disparité négative (DSP -) C'est l'opposé du cri- tère ( 2) ci-dessus. ( 4) Chaque mot d'informations est représenté par un mot de code de disparité positive-et aussi par un mot de code de disparité négative Le mot de code parti- culier est choisi en fonction de la variation de somme numérique Autrement dit, si le signe ou la polarité de DSV est positif, le mot de code de disparité négative est choisi Inversement, -si le signe ou polarité de DSV est négatif, le mot de code de disparité positive est choisi. ( 5) Chaque mot d'informations est représenté par un mot de code de disparité nulle et aussi par un mot de code de disparité positive ainsi que par un mot de code de disparité négative Bien que cela nécessite le plus grand nombre de mots de code et par conséquent, la plus grande redondance, cela assure que la variation de somme numérique s'annule rapidement. La Figure 8 est un tableau qui résume les cri- tères de sélection ci-dessus, pour chacun des critères ( 1) ( 5) quand la variation de somme numérique est posi- tive, nulle ou négative et quand la polarité d'entrée ENT est positive ou négative La présence d'un cercle dans une case particulière présente le mot de code ayant la disparité indiquée, qui est choisie pour les condi- tions particulières de DSV et ENT. Il ressort du tableau de la Figure 8 et de la description ci-dessus qu'un facteur ou un critère prin- cipal dans le choix d'un mot de code disponible pour re- présenter un mot d'informations est que la disparité de ce mot de code tende à réduire ou au moins à éviter l'augmentation de la variation de somme numérique pré- sente La Figure 9 est une représentation schématique de cette sélection de mot de code Sur la Figure 9, un point noir représente la variation de somme numérique actuelle et les doubles cercles représentent les mots de code ayant des disparités qui tendent à réduire la varia- tion de somme numérique ou au moins à l'empêcher d'aug- menter substantiellement Le cerclesdoubles représentent les mots de code qui sont choisis depréférence Les cer- cles simples représentent des mots de code qui ont une parité nulle (qui bien entendu n'entraînerait aucun changement de la variation de somme numérique) ou une disparité positive ou négative faible Ces cercles sim- ples représentent ainsi des mots de code qui sont accep- tables mais, si un mot de code représenté par un double cercle est disponible pour représenter le mot d'informa- tions, le mot de code en simple cercle n'est pas choisi. Bien entendu, si le mot d'informations particulier qui doit être codé ne peut être représenté par un mot de code à double cercle, le mot de code à simple cercle accep- table est utilisé. Sur la Figure 9, les mots de code représentés par (X) ne sont pas à utiliser Sinon, le choix de ces mots de code entraînerait une augmentation de la varia- tion de somme numérique Il faut donc remarquer que si un mot d'informations est représenté par un mot de code "X", il est également représenté par un mot de code à double cercle (de disparité de polarité opposée) et ce dernier doit être choisi Bien entendu, le choix d'un mot de code particulier représentait le mot d'informa- tions dépend de la variation de somme numérique présente. En regard -du tableau de la Figure 3 et de sa description, il faut rappeler que certains mots d'infor- mations peuvent être représentés par des paires de mots de code dont les disparités sont de polarités opposées, mais avec des valeurs absolues différentes Si la varia- tion de somme numérique présente est égale à zéro, et si aucun des mots d'informations n'est reçu pour être codé, le mot de code particulier qui est cohisi est celui celui dont la disparité a la plus faible valeur absolue. Dans ce cas, bien que la variation de somme numérique corrigée devrait nécessairement changer à partir de zéro, ou de sa valeur nulle, la quantité de ce change- ment est réduite au minimum A partir du critère ( 4) de la Figure 8, il apparaît que si la variation de somme numérique est égale à zéro, l'un ou l'autre des mots de code de disparité non nulle inclus dans la paire représentant le mot d'informations reçu peut être choisi Avec cependant la contrainte que le mot de code ayant la plus faible valeur absolue de disparité est utilisée pour maintenir une variation de somme numérique minimale. Lorsqu'un mot de code particulier est choisi pour représenter le mot d'informations reçu, comme décrit ci-dessus, la variation de somme numérique actuelle doit être corrigée en combinant cette variation de somme nu- mérique avec la disparité NRZI du mot de code choisi. De plus, la polarité d'entrée (ENT) doit être déterminée. Il faut rappeler qu'en accord avec le présent format de modulation NRZI, la polarité d'entrée du mot de code NRZI est rendue égale à la polarité de sortie (EXIT) du mot de code qui précède immédiatement Cela peut se résumer par les équations ci-après. Si ENT +, DSV DSV + D Sp (i) ENT EXIT+ si ENT-, DSV DSV + DSP (ii) = DSV DSP+ (iii) ENT à EXIT = EXIT +* Les équations (ii) et (iii) sont conf;rmes à la description faite précédemment selon laquelle si la polarité d'entrée (ENT) est négative, la disparité NRZI DSP du mot de code est de polarité opposée mais de même valeur absolue, que la disparité NRZI DSP+ si la pola- rité d'entrée ENT était positive Autrement dit, DSP- = -DSP+. Selon l'invention, certains, sinon la totalité des mots d'informations sont représentés par au moins deux mots de code Autrement dit, au moins deux mots de code sont affectés à chacun des mots d'informations, les mots de code affectés à l'un respectif de ces mots d'in- formations ayant des disparités NRZI et des polarités op- posées Le choix d'un mot de code particulier peut repré- senter le mot d'informations reçu dépend de la polarité d'entrée ENT du mot de code modulé NRZI qui, bien enten- du, est égale à la polarité de sortie EXIT du mot de code précédant immédiatement, de la variation de somme numéri- que qui a été dérivée de tous les mots de code NRZI pré- cédents, et de la disparité NRZI du mot de code lui-même. Sur labase de ce facteur, le mot de code particulier est choisi de manière que sa disparité NRZI contraigne la 2504: variation de somme numérique dans une plage déterminée autour de zéro. La Figure 10 peut être utile pour comprendre la manière selon laquelle le ième mot d'informations de de eme données est codé en un ie mot de code Il sera supposé que la variation de sommennumérique qui a été produite à partir des (i 1) mots de code précédent, et qui est présente lorsque le ième mot d'informations doit être codé, est représentée par DS Vi La polarité d'entrée EN Ti du ieme mot de code NRZI est bien entendu égale à la priorité de sortie EXI Ti_ 1 Des signaux représentant de DSV et ENT peuvent être produits et mémorisés Un mode i i particulier de réalisation par lequel ces signaux sont produits sont mémorisés sera décrit plus en détail ci- après Par conséquent, le mot de code particulier CODE. :1 qui est choisi pour représenter le motdd'informations DAT Ai peut être choisi en fonction du tableau de la Fig 8. Au choix de ce mot de code Codei, la variation de somme numérique est corrigée par une combinaisonialgébrique de la disparité NRZI DSP de ce mot de code, avec la varia- tion de somme numérique DS Vi, produisant ainsi DS Vi + 1. Ensuite, la polarité de sortie EXIT du mot de code COD Ei est détectée et elle est utilisée pour représenter la polarité d'entrée EN Ti + 1 du mot de code suivant Sur la base de la variation de somme numérique corrigée DSV DSV + 1 et de la polarité d'entrée ENT + 1 du mot de code NRZI suivant, la sélection ou le codage du mot d'in- formations suivant DATA + 1 se déroule de la manière dé- i crite ci-dessus. Il sera supposé qu'initialement, la variation de somme numérique est égale à zéro, (DSV = 0) La polarité initiale d'entrée peut être positive ou négativeett elle est représentée par ENT O La technique de codage pour le ième mot d'informations est une fonation de DS Vi et EN Ti, ii les dernières expressions étant déterminées comme suit: i-1 DS Vi -; DSP (i = 1, 2, 3) ( 1) d= O j O i -1 ENT = ENT J EXIT + j (i 1, 2, 3,) ( 2) Les polarités d'entrée et de sortie ENT et EXIT peuvent être représentées de manière que par exemple un bit " 1 " correspond à une polarité positive et un bit "O" à une polarité négative Il faut donc noter que ENTQ peut être représenté par " 1 " ou "O" en fonction de la sup- position de la polarité initiale d'entrée La sommation des polarités EXIT peut se faire par une addition modulo- 2. En pratique, le tableau de la Figure 8 représente les critères de sélection qui donnent des mots de code ayant un grand nombre de bits redondants et par consé- quent, des critères relativement compliqués pour leur choix Pour simplifier, le présent mode de réalisation de l'invention applique les critères " 1 " et " 4 " Si une modulation NRZI du type I est utilisée, certains mots d'informations sont représentés ou associés avec des mots de code de disparité nulle et les autres mots d'in- formations sont représentés ou associés avec des paires de mots de code ayant une disparité de polarités oppo- sées Si une modulation NRZI du type II est adoptée, et si chaque mot de code est formé d'un nombre impair de bits, aucun des mots d'informations n'est représenté ou associé avec des mots de code de disparité nulle Un mode de réalisation d'un codeur selon l'invention est re- présenté sur la Fig 11 Le codeur représenté comporte un registre tampon 11, un dispositif de mémorisation tel qu'une mémoire permanente (ROM) 12, un modulateur NRZI 14, un circuit 23 de détermination DSV et un cir- cuit de commande 21 Le registre tampon 11 est connec- té pour recevoir-un mot d'informations d'entrée (DATA) et pour le mémoriser momentanément La sortie du regis- tre tampon 11 est reliée aux bornes d'adresses de la mémoire 12. La mémoire peut consister en une mémoire adres- sable courante dans laquelle des mots de code indivi- duels sont mémorisés dans chaque position adressable. Les positions particulières dans lesquelles les mots de code sont mémorisés dépend du mot d'informations qui doit être représenté par un mot de code particu- lier Plus particulièrement, la mémoire 12 sert à associer chaque mot d'informations avec un ou plu- sieurs mots de code La mémoire peut ainsi être consi- dérée comme une table de consultation dans laquelle une position particulière est adressée par un mot d'in- formations respectif, permettant ainsi de lire de mot de code mémorisé dans cette position adressée Le mot de code particulier qui est affecté au mot d'informa- * tions reçu y est lu La mémoire 12 mémorise aussi dans une position adressable correspondante, un signal numé- rique représentant la disparité DSP du mot de code adressé Ainsi, lorsqu'une position particulière de la mémoire 12 est adressée par-le mot d'informations reçu, le mot de code mémorisé dans cette position adressée ainsi que la disparité DSP de ce mot de code sont lus dans la mémoire. La mémoire 12 mémorise également une repré- sentation de la polarité de sortie EXIT du mot de code lu dans la position adressée par le mot d'informations reçu Par exemple, pour une modulation NRZI du type I si chaque mot de code est formé d'un nombre impair de bits, un " O " est lu dans la mémoire 12 pour représenter que la polarité de sortie EXIT du mot de code lu est égale à la polarité d'entrée ENT de ce mot de code; et un " 1 " peut être lu lorsque la polarité de sortie EXIT n'est pas égale à la polarité d'entrée ENT de ce même mot. De préférence, le mot de code lu dans la mé- moire 12 est un mot binaire en parallèle, comme un mot à 9 bits Ce mot de code Code est transmis à un regis- tre à décalage 13 série-parallèle dans lequel il est lu en série Le mot de code lu en série est en format NRZ et il est transmis au modulateur NRZI 14 par lequel il est modulé en format NRZI Selon l'invention, le modu- lateur 14 peut moduler le mot de code en type I ou type II Dans le cadre de la présente description, il sera supposé que le modulateur NRZI 14 module le mot de code en format du type I. Le circuit 23 de détermination de DSV peut consister en un circuit de combinaison algébrique et il est agencé pour combiner algébriquement la dis- parité DSP du mot de code NRZI lu dans la mémoire 12 avec la variation de somme numérique qui a été extrai- te des mots de code précédents Dans un mode de réa- lisation, le circuit de détermination DSV fonctionne comme un circuit de sommation qui additionne la dis- parité NRZI avec la variation de somme numérique. Dans un autre mode de réalisation, le circuit 23 de détermination de DSV réagit à un signal de commande de calcul CALC, soit pour additionner le signal de dispa- rité DSP avec la variation de somme numérique, soit pour soustraire le signal de disparité. La sortie du circuit 23 de détermination DSV est reliée à une mémoire 22 qui fonctionne comme un circuit d'accumulation DSV La variation de somme numé- rique corrigée produite par les circuits 23 de détermi- nation DSV est fournie au circuit d'accumulation 22 pour y être mémorisée momentanément Comme le montre la Figure 11, la variation de somme numérique mémori- sée est fournie par le circuit d'accumulation au cir- cuit de détermination 23 pour être corrigée avec le signal de disparité DSP représentant la disparité du mot de code lu suivant La variation de somme numéri- que mémorisée momentanément est également fournie par le circuit d'accumulation 22 au circuit de commande 21. Le circuit de commande 21 reçoit en outre le signal EXIT et, en fonction de la variation de somme numérique et des signaux EXIT reçus, il produit le signal SLCT de sélection de mémoire Ce signal de sélection de mémoire est appliqué à la mémoire 12 et, dans-un mode de réalisation, il coopère avec le mot d'informations mémorisé-dans le registre tampon Il pour produire une adresse de mémoire Par exemple, si la variation de somme numérique mémorisée dans le circuit d'accumulation 22 présente une polarité positive, le circuit de commande 21 y réagit pour produire le sig- nal de sélection LOT qui sélectionne un mot de code de disparité NRZI négative Ainsi, si le mot d'informa- tions reçu est associé avec un mot de code de dispari- té positive et aussi avec un mot de code de disparité négative, le signal de sélection SLCT est adapté pour sélectionner le mot de code de disparité négative lu dans la mémoire Inversémenty si la variation de somme numérique mémoriséedans le circuit d'accumulation 22 est de polarité négative, le circuit de commande 21 y réagit en produisant le signal de sélection SLCT qui choisit le mot de code de disparité positive associé avec le mot d'informations reçu. Le circuit de commande 21 produit également le signal CALC de commande de calcul en réponse au signal EXIT reçu de la mémoire 12 Ce signal EXIT est utilisé pour détecter le polarité de la fin du mot de code NRZI qui précède immédiatement, produit par le modulateur 14, commandant ainsi le circuit 23 de détermination DSV, soit pour additionner le signal de parité à la variation de somme numérique mémorisée dans le circuit d'accumulation 22, soit pour l'en soustraire. La Figure Il montre également un signal de mise au repos RSET produit par une source appropriée (non représentée) appliquée au circuit de commande 21 et au circuit d'accumulation 22 Le but de ce signal de miseauu repos est de préparer la valeur de la varia- tion de somme numérique mémorisée dans le circuit d'ac- cumulation 22, par exemple à zéro Le circuit de mise au repos fonctionne également pour préparer le circuit de commande 21 à produire le signal de sélection ELCT qui sélectionne le mot de code initial associé avec le mot d'informations reçu initialement Par exemple, si le mot d'informations reçu est associé avec deux mots de code de disparité non nulle, le signal RSET est uti- lisé par le circuit de commande 21 pour produire le sig- nal de sélection SLCT de manière que le mot de code de disparité positive (DSP+) et la polarité d'entrée posi- tive ENT soient lus dans la mémoire 12 Ensuite, le sig- nal de sélection SLCT, le signal CALC de commande de calcul et le signal EXIT sont produits en fonction de la variation de somme numérique mémorisée dans l'accumu- lateur DSV et de la disparité NRZI réelle du mot deccode lu dans la mémoire 12 de la manière décrite ci-dessus. Il faut noter qu'en variante, la polarité d'en- trée ENT initiale et/ou la disparité DSP peuvent être supposées négatives. En fonctionnement, la mémoire 12 peut être con- sidérée comme une table de consultation, comme mentionné ci-dessus, ou une table de mots de code Par exemple, les mots de code peuvent être mémorisés dans deux sections séparées de la mémoire, une section contenant des mots de code avec une disparité positive et l'autre section contenant des mots de code de disparité négative Les mots de code de disparité nulle, s'il y en a, peuvent être mémorisés dans l'une de ces sections ou dans une troisième section séparée de la mémoire ou encore, ils peuvent être dédoublés de manière que le même mot de code de disparité nulle soit mémorisé dans la première sec- tion et aussi dans la seconde La section particulière de la mémoire 12 qui est adressée peut être déterminée par le signal SLCT de sélection de mémoire Ainsi, si la variation de somme numérique mémorisée dans l'accumu- lateur DSV 22 présente une disparité positive, le circuit de commande 21 peut réagir en produisant le signal de sé- lection de mémoire qui sélectionne la section de la me- moire 12 dans laquelle sont mémorisés les mots de code de disparité NRZI négative Inversément, si la varia- tion de somme numérique mémorisée dans l'accumulateur 22 présente une disparité négative, le circuit de com- mande 21 peut y réagir en produisant le signal de sé- lection de mémoire qui sélectionne ou autorise la sec- tion de la mémoire 12 dans laquelle sont mémorisés les mots de code de disparité NRZI positive Ensuite, le mot de code particulier qui est mémorisé dans la sec- tion sélectionnée ou autorisée et qui est associée avec le mot d'informations reçu est lu dans la mémoire. Autrement dit, le mot d'informations reçu est utilisé pouradresser la séction sélectionnée ou autorisée de la mémoire. Le-mot de code lu dans la mémoire 12 est converti en série dans le registre à décalage 13 paral- lèle-série et le mot de code en série est ensuite modu- lé en format NRZI. En plus de la lecture du mot de code, la disparité de ce mot de code particulier est également lue dans la mémoire En fonction de la polarité détec- tée de la fin du mot de code NRZI précédent, le circuit de commande 21 commande le circuit de détermination DSV pour qu'il additionne ou soustrait la disparité DSV+. La variation de somme numérique corrigée qui en résulte est mémorisée dans l'accumulateur 22 Dans une adapta- tion particulière du mode de réalisation de la Fig 11, le signal EXIT est déterminé en fonction de l'équation ( 2) ci-dessus, avec EXIT = ENT si la disparité NRZI du mot de code lu dans la mémoire 12 est impaire et EXIT $ ENT si la disparité NRZI est paire en supposant que chaque mot de code soit formé d'un nombre impair de bits. L'inverse de cela est obtenu si chaque mot de code est formé d'un nombre pair de bits De plus, dans la réali- sation particulière décrite, la polarité de sortie EXIT est utilisée en combinaison avec la polarité ou le sig- ne de la variation de somme numérique accumulée pour sélectionner ou autoriser la section appropriée de la mémoire 12. La Figure 12 est un schéma simplifié d'un mode général de réalisation de l'invention, comprenant un registre tampon 11, une mémoire 12, un registre à dé- calage 13 parallèle-série, un modulateur NRZI 14 et un circuit de commande 21 Ces circuits ont déjà été décrits en détail Le mode de réalisation de la Fig. 12 diffère de celui de la Fig 11 en ce qu'il ne com- porte pas de circuit séparé pour déterminer la varia- tion se somme numérique Il est supposé au contraire que la variation de somme numérique, ainsi que des polarités d'entrée et de sortie de chaque mot de code NRZI peuvent être dét enminéss directement à partir du modulateur NRZI 14 Les lignes en pointillés sur la Figure 12 montrent que le circuit de commande 21 peut déterminer la variation de somme numérique et détecter la polarité d'entrée à partir du modulateur 14 pour produire le signal SLCT de sélection de mémoire. A titre d'exemple, le mot de code NRZI produit par le modulateur 14 peut être appliqué à un compteur- décompteur dont le contenu est incrémenté ou décrémen- té à chaque demi-intervalle binaire suivant que le sig- nal de code NRZI est de polarité positive ou négative, comme les polarités positive et négative représentées sur les Fig 1, 2, 6 et 10 Le comptage résultant du compteur-décompteur à la fin de chaque mot de code NRZI correspond ainsi à la variation de somme numérique. De même, la polarité d'entrée ENT peut être déterminée simplement en détectant la polarité de la fin du mot de code NRZI qui précède immédiatement Par exemple, le mot de code NRZI produit par le modulateur 14 peut être appliqué à un circuit basculeur dont l'état à la fin du mot de code indique sa polarité de sortie. La Figure 13 est un schéma simplifié d'un dé- codeur qui peut être utilisé conjointement avec le co- J O deur des Figures il ou 12, et il est agencé pour dé- coder chaque mot de code NRZI reçu pour en récupérer le mot d'informations initial Le décodeur comporte un démodulateur NRZI approprié (non représenté) qui démodule le mot de code NRZI afin de produire un mot -de code NRZ Ce mot de code NRZ est appliqué, bit par bit, à un convertisseur série-parallèle 31 La sortie de ce convertisseur délivre un mot de code en paral- lèle qui est appliqué à une mémoire permanente 32 et qui est agencé pour adresser la mémoire en fonction du contenu de ce mot de code en parallèle Il faut no- ter que la mémoire 32 peut être complémentaire de la mémoire 12 et qu'elle est agencée pour mémoriser cha- cun des mots d'informations dans des positions adres- sables Ces positions de mémorisation sont adressées par le mot de code reçu de manière à y lire le mot d'informations particulier qui est associé avec le mot de code reçu La sortie de la mémoire 32 est reliée à uncircuit de registre 33 à partir duquel le mot d'in- formations initial est récupéré. La Figure 13 montre également un signal PCK d'horloge de bit et un signal PCK d'horloge de synchronisation de mots Le signal PCK d'horloge de bits est synchronisé avec le mot de code NRZ en série et il est agencé pour "synchroniser" des bits succes- sifs du mot de code dans le convertisseur série-paral- lèle 31 Une source appropriée, non représentée, peut être prévue pour fournir le signal PCK d'horloge de bits. Le signal PCK d'horloge de synchronisation de mots peut être produit, par exemple, en comptant les impulsions d'horloge de bits jusqu'à un comptage prédéterminé, par exemple 9) Le signal PCK est agen- cé pour identifier la fin d'un mot de code en série et par conséquent, le début du mot suivant A l'appa- ritiondu signal PCK, le convertisseur 31 peut délivrer le mot de code en parallèle à la mémoire 32 De plus, à l'apparition du signal d'horloge de synchronisation de mots, le circuit de registre 33 est déclenché ou verrouillé pour mémoriser le mot d'informations décodé lu dans la mémoire 32. En variante, la mémoire 32 peut comporter un circuit de portes ou autres circuits logiques Par exemple, si une modulation NRZI du type -II est uti- lisée, le circuit logique peut être du type qui négli- ge le préfixe ou le bit de plus grand poids du mot de code, ne récupérant que les autres bits Comme cela a été indiqué ci-desus et comme le montre la Figure 6, ces autres bits du mot décode NRZI sont constitués par les bits initiaux du mot d'informations Une adaptation particulière du mot de réali- sation de la Figure Il est illustrée sur la Figure 14. Dans cette adaptation, le registre rampon 11 est con- stitué par des circuits de registre 111 et 112; la mé- moire permanente 12 est constituée par des mémoires permanentes séparées 121, 122, 123 et 124 Le registre à décalage parallèle-série 13 est constitué par des registres à décalage 131, 132 et 133; le modulateur NRZI 14 est constitué par un circuit basculeur 141 et une porte OU- exclusif 142; le circuit de commande 21 est constitué par un circuit basculeur 211 et des portes OU-exclusifs 212 et 213; le circuit 23 de dé- termination DSV est constitué par des portes OU-ex- clusifs 231, 232, 233, 234 et 235 et des additionneurs à trois entrées 236 et 237; et le circuit de registre 22 est constitué par un registre à plusieurs bits 221. Dans une application typique de l'invention, chaque mot d'informations reçu représente un échantil- lon d'un signal vidéo et les signaux en code NRZI sont enregistrés par exemple sur un enregistreur d'images numérique Les mots de code peuvent être disposés en forme de blocs, chaque bloc pouvant être précédé d'un profile de synchronisation approprié et de mots de syn- chronisation Le circuit de registre 111 est agencé pour recevoir un mot d'informations à 8 bits formé par exem- ple par DATA O DATA Un signal d'identification IDS est appliqué au circuit de registre 112 et il indique si le mot d'informations est reçu ou si l'information de synchronisation précitée doit être produite par exem- ple, un mot d'informations reçu est indiqué par le sig- nal IDS comme un bit " 1 " et une information de synchroni- sation est indiquée par le signal IDS comme un bit " O ". Le profile de synchronisation particulier et les mots de synchronisation particuliers sont déterminés par les bits MODE 1 et MODE 2 Ces bits, avec le signal IDS, sont mémorisés dans le circuit de registre 112 Comme le montre la Fig 14, les circuits de registre 111 et 112 sont connectés pour recevoir un signal d'horloge CK 1 et sont agencés pour être verrouillés en réponse au signal d'horloge Lorsqu'il est verrouillé, le mot d'informa- tions est mémorisé dansle circuit de registre 111 et les bits MODE 1 et MODE 2,avec le signal IDS,sont mémorisés dans le circuit de registre 112. Les mémoires permanentes 121 et 122 compor- tent une entrée d'autorisation S Ces mémoires perma- nentes sont autorisées à être adressées et à donner l'ac- cès lorsqu'un signal d'autorisation binaire "O" est ap- pliqué à l'entrée d'autorisation S Comme représenté, un inverseur 113 est connecté pour recevoir le signal IDS mémorisé dans le circuit de registre 112 et pour en fournir l'inversion inversée à l'entrée d'autorisation S des mémoires permanentes 121 et 122 Si le signal IDS est " 1 ", l'inverseur 113 délivre un "O" aux mémoires per- manentes 121 et 122 Inversément, si le signal IDS est "O",indiquant que le profile de synchronisation et les mots de synchronisation doivent être produits, l'inver- seur 113 délivre un " 1 " d'inhibition à ces mémoires permanentes Les mémoires permanentes 123 et 124 sont similaires aux mémoires permanentes 121 et 122 et leurs entrées d'autorisation S sont reliées direc- tement au circuit de registre 112 pour recevoir le signal IDS Les mémoires permanentes 123 et 124 sont ainsi autorisées quand le signal IDS est "O". Les bits de données du mot d'informations mémorisé dans le circuit de registre 111 sont déli- vrés comme des bits d'adresse aux bornes d'adresses A-H de chaque:mémoire 121, 122 La mémoire perma- nente 121 mémorise les mots de code respectifs qui sont affectés aux mots d'informations, et la mémoire 122 mémorise un signal de disparité à 5 bits repré- sentant la disparité de chaque mot de code mémorisé ainsi qu'un bit représentant la polarité de sortie de ce mot En pratique, étant donné que le mot de code à 9 bits, et étant donné que chaque mémoire per- manente mémorise un mot à 8 bits, le bit de moindre poids du mot de code est mémorisé dans la mémoire 122. Ainsi, lorsqu'il est adressé par le mot d'informations à 8 bits, le mot de code à 9 bits est lu dans les mé- moires 121 et 122 pourvu que ces mémoires soient auto- risées par le signal IDS De plus, quand le mot de code à 9 bits est lu, le signal de disparité à 5 bits représentant la disparité de ce mot est lu dans la mé- moire 122 Enfin, le signal représentant la polarité de sortie est également lu dans la mémoire 122 en ré- ponse à l'adresse formée par le mot d'informations à 8 bits Dans le cadre de la présente description, le bit EXIT est un " O "lorsque les polarités d'entrée et de sortie du mot de code NRZI sontégales et il est "O" lorsque les polarités d'entrée et de sortie de ce mot ne sont pas égales. Les mémoires permanentes 123 et 124 sont adressées par les bits MODE 1 et MODE 2 mémorisés dans le circuit de registre 112 et également par le signal SLCT de sélection de mémoire Quand les me- moires 123 et 124 sontauutorisées, des profiles de syn- chronisation et des mots d' informations y sont lus en fonction des états des bits MODE 1 et MODE 2 Il faut noter que si les mémoires 123 et 124 sont autorisées, les mémoires 121 et 122 sont inhibées L'inverse est également vrai. Le mot de code lu dans les mémoires 121 et 122 est formé par les bits de code CODE O CODE Ces bits de code sont appliqués aux registres à décalage 131-133 qui sont commandés par des impulsions d'horloge CK 2 produites par une source appropriée, non représentée. Les impulsions d'horloge CK 2 servent à lire les bits de oode CODEQ CODE 8, en série, chaque bit étant dévalé en série dans les registres à décalage en cascade Les impulsions d'horloge CK 2 apparaissent dans la position centrale d'un intervalle de cellule binaire pour désigner le format NRZI de type I ou au début de chaque cellule binaire pour désigner le format NRZI de type Il Ces im- pulsions d'horloge sont également appliquées à l'entrée d'horloge d'un circuit basculeur 141 du type D. Les registres à décalage 131 133 sont égale- ment reliés aux mémoires 123 et 124 pour recevoir les bits qui constituent le provile de synchronisation et les mots de synchronisation qui peuvent être lus dans ces mémoires quand le signal IDS est "O". Le mot de code qui est décalé en série hors des registres à décalage 131 133 passe par la porte OU- exclusif 142 vers l'entrée d du circuit basculeur 141. Des transistions n'apparaissent qu'en réponse à un bit de code " 1 "; la position à laquelle chaque transition est produite dépend de l'instant d'apparition d'impul- sions d'horloge CK 2. Un circuit de registre 134 reçoit les impulsions d'horloge CK 1 et CK 2 et les sorties de ce circuit de re- gistre qui sont ramenées par un inverseur 135 et une porte NON-ET 136 pour produire un signal de décalage ' chargement qui est appliqué à l'entrée décalage /charge- ment de chacun des registres 131, 132 et 133 Quand le signal décalage/chargement est au premier état binaire, par exemple à "O", les registres à décalage sont char- gés avec les bits de code en décalage qui leur sont fournis Quand le signal décalage/chargement change d'état, le contenu des registres à décalage est décalé en série en réponse aux impulsions d'horloge CK 2 Le circuit de registre 34 est donc synchronisé pour pro- duire le signal de chargement après que neuf bits con- sécutifs de code ont été décalés hors des registres à décalage. La porte OU-exclusif 212 du circuit de commande 21 est connectée pour recevoir à une entrée le bit de sortie et le signal dessortie de cette porte est appli- qué à l'entrée D du circuit basculeur 211 du type D. La sortie Q du circuit basculeur 211 esttconnectée à l'autre entrée de la porte OUexclusif 212 Cette sortie Q représente la polarité à la fin du mot de code précé- dent et par conséquent, la polarité d'entrée du mot de code qui suit immédiatement Plus particulièrement, si la sortie Q du circuit basculeur est à " 1 ", la polarité d'entrée ENT est négative Si la sortie Q de ce circuit basculeur est "O", la polarité d'entrée est positive. Il apparaaît que la polarité d'entrée inverse sélective- ment le bit de sortie si elle est négative, ce que repré- sente un bit " 1 " Parconséquent, le circuit basculeur 211 produit un " 1 " à sa sortie Q pour indiquer que la polarité de sortie du mot de code lu dans les mémoires permanentes 121 et 122, et par conséquent la polarité d'entrée du mot de code suivant, est négative. Il ressort de la description ci-dessus que le circuit basculeur 111 mémorise un bit représentant la polarité d'entrée du mot de code suivant, un " 1 " étant égal à ENT et un "O" étant égal à ENT+ Si cette indi- cation de la polarité d'entrée est un " 1 ", le bit de sortie lu ensuite dans la mémoire 122 est inversé par la porte OU-exclusif 212. Le bit de polarité d'entrée mémorisé dans le circuit basculeur-211 eÈt utilisé comme signal CALC de commande de calcul Il apparaît que ce bit de pola- rité d'entrée est appliqué à une entrée de chacune des portes OUexclusif 231-235 Les autres entrées de ces portes OU-exclusif reçoivent un bit respectif du signal de disparité à 5 bits lu dans les mémoires 121 et 122. Le bit de disparité DSP 4 de plus grand poids représente le signe ou la polarité de la disparité et il est appli- qué à-la porte OU-exclusif 231; le bit de moindre poids DSPO est appliqué à la porte OU-exclusif 235 Dans le cas o la polarité d'entrée du mot de code lu est néga- tive (CALC = " 1 "), le signal de disparité est inversé par les portes OU-exclusif 231-235. Le signal de disparité lu est appliqué aux ad- ditionneurs 236 et 237 Ces additionneurs fonctionnent comme un additionneur à trois entrées à 5 bits, et ils servent à additionnerle signal de disparité à 5 bits avec une représentation à 5 bits de la variation de somme numérique cumulée Ce signal de variation de somme numérique à 5 bits mémorisé dans le circuit de registre 22 et il est appliqué aux autres entrées de l'additionneur constitué par les circuits 236 et 237. En pratique, l'additionneur est agencé pour additionner deux signaux à 4 bits Dans le présent mode de réalisa- * tion, les signaux de disparité de variations de somme numérique sont des signaux à 5 bits Par conséquent, les deux additionneurs à 4 bits 236 et 237 sont utilisés pour recevoir des signaux à 5 bits. La sortie des additionneurs 236 et 237 repré- sente la variation de somme numérique à 5 bits corrigée et ce signal est mémorisé dans le registre 221 Ce der- nier reçoit les signaux d'horloge CK 1 et il sert donc à mémoriser la variation de somme numérique corrigée, par exemple sur le flanc arrière de l'impulsion d'horloge. La porte OU-exclusif 213 reçoit le bit de polarité d'entrée mémorisé dans le circuit basculeur 11 et également le bit de plus grand poids de la variation de somme numérique cumulée mémorisée dans le registre 221 Ce bit de plus grand poids représente la polarité de la variation de somme numérique La porte OU-exclusif produit le signal SLCT de sélection de mémmire perma- nente qui, avec l'état " 1 ", adresse la section de mémoire dans lesquelles les mots de code de disparité positive sont corrigés Si la sortie de la porte DU-exclusif 213 est un "O", la section des mémoires permanentes qui con- tient des mots de code de disparité négative est sélec- tionnée ou autorisée. Il apparaît ainsi que si le bit de polarité d'entrée est un "O", le bit de signe de la variation de somme numérique mémorisé dans le registre 221 est utili- sé tel qu'il est comme signal SLCT de sélection de mé- moire Mais si le bit de polarité d'entrée est un " 1 ", le bit de signe de variation de somme numérique est in- verse. La description ci-dessus a été expliquée en détail la manière dont la disparité du mot de code lu est déterminée et la variation de somme numérique est corrigée, mais il faut noter qu'une opération similaire est effectuée quand les mémoires 121 et 122 sont inhi- bées que les mémoires 123 et 124 sont autorisées pour la lecture du profil de synchronisation et des mots de syn- chronisation. Eventuellement, le mode de réalisation de la Figure 14 peut être modifié de manière que la sortie Q du circuit basculeur 141 soit utilisée comme une indica- tion du bit de polarité d'entrée au lieu de la combinai- son du circuit basculeur 211 et de la porte OU-exclusif 212 Dans cette modification, la mémoire permanente 122 n'a pas à mémoriser le bit de polarité de sortie de cha- que mot de code. REVENDICATIONS 1 Procédé de conversion de mots d'informations successifs à N bits en des mots de code sans retour à zéro inversé successifs à m bits, avec m> n, consis- tant à associer avec chaque mot d'informations à n bits au moins un mot de code à m bits d'une disparité respective, à déterminer la variation de somme numéri- -que des mots de code précédents successifs à m bits, et à sélectionner un mot de code associé à m bits pour représenter le mot d'informations suivant à N bits en fonction de la disparité du mot de oode et de la va- riation de somme numérique déterminée, procédé carac- térisé en ce que chaque mot de code a une disparité sans retour à zéro inversé (DSP) qui est utilisée pour déterminer le mot de code qui est sélectionné, la polarité de la fin (EXIT) du mot de code qui prè- cède immédiatement étant détectée, et le mot de code à m bits sélectionné étant modulé en format sans retour à zéro inversé de manière quele mot de code modulé ait la même polarité initiale (ENT) que ladite polarité détectée (EXIT), la disparité sans retour à zéro in- versé (DSP), lorsqu'elle est combinée avec ladite va- riation de somme numérique déterminée (DSV) tendant à interdire l'augmentation de la variation de somme numérique. 2 Procédé selon la revendication 1, dans le- quel certains au moins des mots d'informations à n bits sont associés avec des paires respectives de mots de code à m bits, procédé caractérisé en ce que chaque paire de mots de code à m bits comporte un mot de code de disparité sans retour à zéro inversé positive, et un mot de code à disparité sans retour à zéro inversé négative. 3 Procédé selon la revendication 2, caracté- risé en ce que les valeurs absolues des disparités des mots de code dans une paire respective sont égales. 4 Procédé selon la revendication 2, carac- térisé en ce que les valeurs absolues des disparités des mots de code dans une paire respective ne sont pas égales. 5 Procédé selon la revendication 1, carac- térisé en ce que m est un nombre impair de bits, cha- cun desdits mots d'informations prédéterminé à N bits étant associé avec un mot de code à disparité sans re- tour à zéro inversé nulle, et chacun des autres mots d'informations à N bits étant associé avec une paire de mots de disparité sans retour à zéro inversé non nulle, comprenant un mot de code de disparité sans re- tour à zéro inversé positive et un mot de code de dis- parité sans retour à zéro inversé négative. 6 Procédé selon la revendication 5, carac- térisé en ce que la modulation est obtenue en produi- sant une transition dans la partie centrale d'un inter- valle de bit de code, selon le type I, pour représen- ter un bit d'un sens logique prédéterminé, et en ne produisant pas de transition dans un intervalle de bit de code pour représenter un bit de sens logique opposé. 7 Procédé selon la revendication 6, carac- térisé en ce que ledit bit de sens logique prédéterminé est un bit " 1 ". 8 Procédé selon la revendication 1, carac- térisé en ce que m est un nombre impair de bits, chaque mot d'information à N bits étant associé avec une paire de mots de code de disparité sans retour à zéro inver- sé non nulle ayant des disparités égales et opposées. 9 Procédé selon la revendication 8, carac- térisé en ce que la modulation est obtenue en produi- sant une transition au début d'un intervalle de bits de code, selon le type II, pour représenter un bit d'un sens logique prédéterminé et en ne produisant pas de transition pour représenter un bit de sens logique opposé. Procédé selon la revendication 9, carac- térisé en ce que ledit bit de sens logique prédéterminé est un bit " 1 ". 11 Procédé selon la revendication 1, carac- térisé en ce que m est un nombre pair de bits, chacun prédéterminé desdits mots d'informations à N bits étant associé avec un mot de code de disparité sans retour à zéro inversé nulle et chacun des autres mots d'informations à N bits étant associé avec une paire de mots de code de disparité sans retour à zéro inversé non nulle, ayant respectivement des polarités positive et négative. 12 Procédé selon la revendication 1, carac- térisé en ce qu'il consiste en outre à produire un sig- nal (DSP; DSPQ -DSP 4) représentant la disparité sans retoèr à zéro inversé du mot de code à m bits sélec- tionné, et à additionner algébriquement ( 23; 231-237) le signal de disparité produit avec un signal (DSV) représentant ladite variation de somme numérique dé- terminée pour corriger ladite variation de somme numé- rique. 13 Procédé selon la revendication 12, ca- ractérisé en ce que chaque mot de code à m bits et le signal de disparité sans retour à zéro inversé de chaque mot de code à m bits, sont mémorisés ( 12; 121; 122), ladite variation de somme numérique déterminée (DSV), ladite polarité détectée (ENT, CALC) et ledit mot d'informations à N bits suivant (DATA) étant uti- lisés ( 11, 21; 111, 211, 212, 213) pour lire le mot de code à m bits associé avec ledit mot d'informations suivant, avec son signal de disparité sans retour à zéro inversé. 14 Procédé selon la revendication 13, carac- térisé en ce qu'il consiste en outre à préparer (RSET) une polarité initiale (ENTO) d'un premier mot de code sans retour à zéro inversé à m bits, ladite détection de la polarité de la fin du mot de code qui précède immédiatement se caractérisant par une inversion ( 211, 212) de ladite polarité en fonction du signal de dis- parité sans retour à zéro inversé lu. 15 Procédé selon la revendication 14, carac- térisé en ce que m est un nombre impair de bits, la- dite polarité étant inversée si la valeur dudit signal de disparité sans retour à zéro inversé lu est paire. 16 Procédé selon la revendication 14, carac- térisé en ce que m est un nombre pair de bits, ladite polarité étant inversée si la valeur dudit signal de disparité sans retour à zéro inversé lu est impaire. 17 Procédé selon la revendication 13, carac- térisé en ce qu'une représentation (EXIT) de la pola- rité de la fin de chaque mot de code sans retour à zéro inversé à m bits est mémorisée ( 12; 122), ladite représentation de polarité étant lue avec ledit mot de code à m bits et le signal de disparitéssans retour à zéro inverse. 18 Procédé selon la revendication 1, caracté- risé en ce que chaque mot de code à m bits qui est as- socié avec chaque mot d'informations à N bits est mé- morisé ( 12; 121, 122) avec la disparité sans tetour à zéro inversée de chaque mot de code à m bits, ledit mot d'informations à N bits étant utilisé comme une partie de l'adresse de lecture (DATA O DATA 7), une autre partie de ladite adresse de lecture (SLCT) étant produite en fonction de ladite variation de somme numé- rique déterminéeet le mot de code à m bits mémorisé et la disparité sans retour à zéro inversée étant lue en réponse à l'adresse de lecture composite. 19 Procédé selon la revendication 18, carac- térisé en ce que lavariation de somme numérique est déterminée en additionnant ( 23; 236, 237) la disparité sans retour à zéro inversée lue avec la variation de somme numérique présente quand la polarité détectée de la fin du mot de code sans retour à zéro inversé à m bits qui précède immédiatement est d'une polarité prédéterminée (EXIT+) et en soustrayant la disparité sans retour à zéro inversée lue de la variation de somme numérique actuelle quand la polarité détectée est de polarité opposée (EXIT)). Appareil destiné à la mise en oeuvre du procédé de codage sans retour à zéro inversé selon la revendication 1, comprenant un codeur pour le codage de chaque mot d'informations à N bits en un mot de code à m bits (m n), ledi codeur comprenant un circuit d'as- sociation ( 12; 121, 122) pour associer au moins un mot de code unique à m bits ayant une disparité respective avec chaque mot d'informations à N bits, un circuit de détermination de variation de somme numérique ( 23; 236, 237) pour déterminer la variation de somme numérique de mots de code successifs à m bits qui ont précédé le mot de code à m bits codé, et un circuit de sélection ( 11, 21; 111, 211, 212, 213) pour sélectionner un mot de code à m bits associé représentant le mot d'informations à N bits suivant en fonction de la disparité de ce mot de code et de la variation de somme numérique détermi- née, appareil caractérisé en ce que chaque mot de code à une disparité sans retour à zéro inversée (DSP) qui est utilisée pour sélectionner le mot de code associé et pour déterminer la variation de somme numérique, un indicateur de polarité ( 211, 212) indiquant la polarité de la fin (EXIT) du mot de code sans retour à zéro in- versé à m bits qui précède immédiatement, et un modula- teur ( 14, 141, 142) modulant le mot de code à m bits sélectionné en format sans retour à zéro inversé de ma- nière que le mot de code modulé ait la même polarité ini- tiale (ENT) que la polarité détectée (EXIT), et que sa disparité sans retourà zéro inversée, lorsqu'elle est combinée avec la variation de somme numérique déterminée tende à éviter une augmentation de la variation de somme numérique. -21 Appareil selon la revendication 20, caracté- risé en ce que le circuit d'association associe une paire respective de mots de code à m bits avec certains au moins desdits mots d'informations à nbits, les mots de code de chaque paire ayant respectivement une dispa- rité sans retour à zéro inversée positive et négative. 22 Appareil selon la revendication 21,carac- térisé en ce que les valeurs absolues des disparités de mots de code dans une paire respective sont égales. 23 Appareil selon la revendication 21, ca- ractérisé en ce que les disparités absolues des mots de code dans une paire respectiveoe sont pas égales. 24 Appareil selon la revendication 21, carac- térisé en ce que le circuit d'association associe un mot de code m bits respectifs d'une disparité nulle à chacun des autres mots d'informations à N bits. Appareil selon la revendication 24, carac- térisé en ce que le 2 modulateur produit un signal de transition, pratiquement dans la partie centrale d'un intervalle de bits de mots de code pour représenter un bit d'un sens logique prédéterminé, et ne produit pas de transition pour représenter un bit de sens logique opposé. 26 Appareil selon la revendication 21, dans lequel le circuit d'association associe des paires res- pectives de mots de code à m bits avec tous lesdits mots d'informations à N bits, chaque paire de mots de code ayant des disparités égales et opposées, m étant un nom- bre impair de bits, appareil caractérisé en ce que le modulateur produit un signal de transition au début d'un intervalle de bits de mots de code pour représenter un bit d'un sens logique prédéterminé et aucune transi- tion pour représenter un bit de sens logique opposé. 27 Appareil selon la revendication 20, carac- térisé en ce que le circuit de détermination de varia- tion de somme numérique comporte un circuit ( 12, 122) pour produire un signal (DSPQ DSP 4) représentant la disparité sans retour à zéro inversé de chaque mot de code à m bits sélectionné et un circuit de combinaison algébrique ( 23, 236, 237) pour combiner algébriquement le signal de disparité sans retour à zéro inversé avec la variation de somme numérique pour corriger ladite variation de somme numérique. 28 Appareil selon la revendication 27, carac- térisé en ce que le circuit de combinaison algébrique ( 23, 236, 237) réagit audit indicateur de polarité ( 211, 212; CALC) en additionnant ledit signal de disparité sans retour à zéro inversé avec ladite variation de somme numérique quand ladite polarité indiquée est d'un type prédéterminé (ENT+) et en soustrayant ledit signal de disparité sans retour à zéro inversé de ladite va- riation de somme numérique quand ladite polarité indiquée est du type opposé (ENT-). 29 Appareil selon la revendication 27, carac- térisé en ce que le circuit d'association est une mé- moire ( 12, 121, 122) pour mémoriser dans des positions adressables les mots de code respectifs à m bits asso- ciés avec chacun des mots d'informations à N bits, ainsi que le signal de disparité sans retour à zéro inversé de chaque mot de code, le circuit de sélection étant un générateur d'adresse ( 111, 211, 212, 213) produisant une adresse en fonction du mot d'informations à N bits suivant (DATA O DATA 7) et de la variation de somme nu- mérique corrigée (DSV) pour lire dans ladite mémoire le mot de code à m bits associé avec ledit mot d'informa- tions suivant à N bits, et lorsque plus d'un mot de code est associé avec ce mot d'informations, le mot de code dont la disparité sans retour à zéro inversé tend à ré- duire la variation desomme numérique est lue. Appareil selon la revendication 29, carac- térisé en ce que le générateur d'adresse modifie (SLCT) ladite adresse en réponse à la polarité indiquée à la fin (EXIT) du mot de code sans retour à zéro inversé à m bits qui précède immédiatement, de manière qu'un mot de code à N bits ayant une disparité positive soit lu dans ladite mémoire quand ladite polarité indiquée est un premier type (ENT+) et qu'un mot de code à N bits de disparité négative soit lu dans ladite mémoire quand ladite polarité indiquée est d'un second type opposé (ENT-). 31 Appareil selon la revendication 30, carac- térisé en ce que l'indicateur de polarité comporte un circuit de préparation (RSET, ENT 0, 211, 212) pour pré- parer une indication prédéterminée de polarité, et un circuit d'inversion ( 212) pour inverser ladite indica- tion suivant que la valeur de la disparité sans retour à zéro inversée du mot de code à N bits lus est impaire ou paire. 32 Appareil selon la revendication 31, dans lequel m est un nombre impair de bits, appareil carac- térisé en ce que l'indication de polarité est inversée quand la-valeur de la disparité sans retour à zéro in- versé du motde code à m bits lu est paire. 33 Appareil selon la revendication 31, dans lequel m est un nombre pair de bits, appareil caracté- risé en ce que l'indicateur de polarité est inversé quand la valeur de la disparité sans retour à zéro in- versé du mot de code à m bits lu est impaire. 34 Appareil selon la revendication 30, carac- térisé en ce que l'indicateur de polarité comporte une mémoire ( 12; 122) pour mémoriser en outre un signal (EXIT) indiquant si la polarité du mot de code à m bits qui y est lu a la même polarité ou une polarité diffé- rente à sa fin qu'à son début, un dispositif de mémorisa- tion pouvant être positionné ( 211) pour mémoriser un signal indicateur de polarité initiale préparé (ENTQ) et un comparateur ( 212) pour comparer le signal repré- sentant la polarité (EXIT) lu dans ladite mémoire avec 250 ' le signal indicateur de polarité (CALC) mémorisé dans le- dit dispositif de mémorisation ( 211) de manière à permu- ter ledit signal indicateur de polarité quand ledit signal représentant la polarité indique que la polarité du mot de code à m bits lu est différent à sa fin qu'à son début. Appareil selon la revendication 34, dans le- quel ledit circuit de détermination de variation de somme numérique produit un signal de signe représentant la polarité de la variation de somme numérique déterminée, appareil caractérisé en ce que le générateur d'adresse comporte un circuit ( 213) utilisant ledit signal de signe comme une partie de ladite adresse,dde manière queun mot de code à N bits mémorisé dont la disparité est de pola- rité opposée à celle représentée par le signal de signe soit sélectionnée, et un inverseur ( 213) qui inverse sé- lectivement ledit signal de signe quand le signal de pola- rité (CALC) mémorisé dans ledit dispositif de mémorisation ( 211) représente ladite polarité du second type opposé. 36 Appareil selon la revendication 20, caracté- risé en ce que le circuit de sélection réagit sélective- ment à la polarité indiquée (EXIT) de la fin du mot de code sans retour à zéro inversé à m bits qui précède immé- diatement en sélectionnant un mot de code à m bits associé. 37 Appareil selon la revendication 36, caracté- risé en ce que le circuit d'associéation comporte une mé- moire ( 12, 121,122) comportant des positions de mémorisa- tion adressables dans lesquelles sont mémorisés des mots de code à m bits respectifs et des signaux de disparité représentant leurs disparités, le circuit de sélection comportant un générateur d'adresse ( 11, 21; 111, 211, 212, 213) réagissant au mot d'informations à N bits suivant (DATA O DATA 7), à la variation de somme numérique déter- minée (DSV) et à la polarité indiquée (EXIT) en produi- sant une adresse qui identifie une position dans ladite mémoire dans laquelle un mot de code à N bits et son sig- nal de disparité sont lus. 38 Appareil selon la revendication 37, dans lequel le circuit de détermination de variation de somme numérique est un circuit de sommation qui additionne le signal de disparité lu dans la mémoire avec la variation de somme numérique préalablement déterminée afin de pro- duire un signal de variation de somme numérique corrigé avec un bit de signe représentant la polarité du signal de variation de somme numérique corrigé, appareil carac- térisé en ce que le bit de signe est inclus dans l'adres- se, le générateur d'adresses comportant un inverseur ( 213) pour inverser sélectivement ledit bit de signe quand ladite polarité indiquée est d'un type prédéter- miné) 39 Appareil selon la revendication 38, carac- térisé en ce que le circuit de sommation comporte un circuit inverseur ( 231 235) pour inverser le signal de disparité lu dans ladite mémoire quand ladite polarité indiquée est du type prédéterminé.