Brevet FR2501891A1 — publié le 19820917

'% L'invention se rapporte à une mémoire semiconductrice capable de corriger des erreurs. Les recherches récentes dans la technique des semiconduc- teurs visent l'accroissement de la capacité des mémoires, en augmentant leur densité et en les miniaturisant. L'accroissement de la capacité rencontre cependant les sérieux problèmes qui suivent. En particulier, lorsque la densité croît, le rendement des produits satisfaisants décroît à cause de défauts sous forme de trous d'épingle ou piqûres. Il s'ensuit que des erreurs fuga- ces comme les rayons i se produisent et diminuent par conséquent la fiabilité. De nombreuses techniques diverses ont été proposées pour remplacer des circuits défectueux par des circuits de réser- ve au moment de la fabrication, tandis que les erreurs fugaces ont été dans une certaine mesure écartées en rendant possible la correction de l'information. Lorsque augmente la capacité d'une mémoire en haute densité d'intégration, dite mémoire LSI (de la terminologie anglo-saxonne "Large Scale Intergration") telle qu'une mémoire à accès direct du type MOS (Metal-Oxyde- Semiconducteur) dynamique et à grande capacité, la surface des circuits ou portes croit considérablement, si bien que la période de défaillance initiale a tendance à devenir longue. En investigant la génération de défaut relative à de telles mémoires LSI, on constate les trois périodes suivantes. D'abord, la période de défaillance initiale ou période de morta- lité infantile représente une période d'environ 60 000 heures en fonctionnement normal ou d'environ100 hsoushaute tension après fabrication, et une période de défauts accidentels ou période de vie utile qui représente une période de l'ordre de plusieurs centaines de milliers d'heures suivant la période de défaillance initiale. En outre, la période qui suit la période de défauts accidentels est appelée période de défauts d'usure. Parmi les causes de ces défauts, on peut mentionner un défaut d'un film d'oxyde de grille, un défaut de câblage, ainsi que des variations des caractéristiques des transistors MOS. De tels défauts du film d'oxyde de grille et les défauts associés se produisent fré- quemment au début de la période de défaillance initiale et dimi- nuent ensuite graduellement, tandis que les défauts de câblage et défauts associés se produisent abondamment au début de la 250189 i période de défaillance initiale tout en diminuant ensuite gra- duellement. La fréquence des défauts de ces deux types diminue après la période de défaillance initiale et atteint une valeur sensiblement constante. D'autre part, la variation des caracté- ristiques des transistors MOS se produit relativement lentement au cours des périodes de défaillance initiale et de défauts accidentels, alors qu'elle croit rapidement au cours de la période de défauts d'usure. En considérant une mémoire comme un tout, la fréquence des défauts est élevée au début de la période de défaillance initiale puis, le temps passant, elle diminue graduellement, en étant faible durant la période de défauts accidentels et en augmentant durant la période de défauts d'usure. Parmi tous ces défauts, ceux se rapportant au film d'oxyde de grille peuvent éliminer la faute à un étage antérieur par un test accéléré sous tension. Dans une mémtoire dynamique à accès direct, une cellule de mémoire comprend habituellement un tran- sistor et un condensateur, et puiqu'une capacité MOS est utilisée comme condensateur de cellule, le défaut concernant le film d'oxyde de grille croit avec la capacité de la mémoire. Par con- séquent, la période de défaillance initiale devient supérieure à 60 000 heures. Le défaut concernant le câblage peut être élimi- né durant un stade relativement tôt par un test accéléré sous chaleur et humidité. Ceci est vrai pour une mémoire à accès direct du type dynamique. La variation des caractéristiques d'un transistor MOS, par exemple des défauts concernant la tension de seuil Vth" la constance de gain ", etc... se produit de façon sensiblement constante tout au long d'une période suffisamment longue jusqu'à la période de défaut d'usure. Toutefois, dans une mémoire LSI de haute densité et de grande capacité, le défaut relatif à la variation des caracté- ristiques peut ne pas avoir de rapport avec un transistor MOS classique. Plus particulièrement, les défauts concernant le film d'oxyde de grille et le câblage sont similaires aux défauts de l'art antérieur, ceux concernant le film d'oxyde de grille se produisant de telle sorte qu'ils prolongent la période de défaillance initiale, et ceux concernant le câblage se produisant abondamment durant le commencement de la période de défaillance 25018 9 initiale. D'autre part, les défauts relatifs à la variation des caractéristiques commencent à se produire relativement tÈt du fait que les transistors constituant la mémoire ont été miniatu- risés, écourtant ainsi la vie de la mémoire LSI. La cause prin- cipale de ce raccourcissement de vie de la mémoire LSI réside dans la courte longueur du canal d'un transistor qui en diminue la force de rupture, provenant en d'autres termes de la variation des caractéristiques due aux phénomènes des électrons chauds. La variation de ces caractéristiques causée par ce phénomène se produit fréquemment lorsque la tension appliquée croit. Par conséquent, dans le cas d'une mémoire LSI, même si les défauts initiaux sont éliminés par un test accéléré sous tension réalisé dans le but d'éliminer des défauts concernant le film d'oxyde de grille, la période de défaut d'usure est atteinte avant l'élimi- nation, le balayage ou l'analyse des défauts initiaux, ce qui rend la mémoire LSI inopérative. Ce problème devient donc sérieux quand la capacité de la mémoire semiconductrice est accrue au- delà de 1 M bits. Comme décrit ci-dessus, le balayage des défauts par un test d'accélération sous tension est inefficace pour une mémoire LSI du type utilisant des transistors miniaturisés, de sorte que l'obtention d'un certain degré de périodes de défaillance initia- le est inévitable pour de telles mémoires LSI et VLSI ("Very Large Scale Intergration"). Lorsqu'on admet une telle période de défaillance initiale, il apparaît graduellement des défauts potentiels, ce qui corres- pond à l'usage d'une mémoire dans laquelle des défauts fixes augmentent. Selon un procédé de la technique antérieure, lorsqu'une erreur se produit durant un mode de lecture, chaque bit erroné est corrigé. Selon cette méthode cependant, les informations lues dans la mémoire sont corrigées, mais les défauts formés au moment de la fabrication restent dans les cellules de mémoire et, en outre, puisque de nouvelles erreurs s'y ajoutent, l'erreur de la mémoire considérée comme un tout croit avec le temps. Dans le cas o la correction est faite sur la base d'une décision à la majorité, une pluralité de cellules de mémoire sont assignées à une information d'un bit, si bien que lorsque plus d'une moitié des cellules de mémoire devient défaillante, il est impossible de corriger des informations erronées. Bien qu'il soit possible d'augmenter le nombre de cellules de mémoire assignées à un bit dans le but de diminuer la probabilité de l'avènement de l'erreur d'une information d'un bit, ce fait diminue la densité d'intégra- tion. Par conséquent, ce procédé va à l'encontre de l'accroisse- ment de la capacité de la mémoire. C'est donc un objet de l'invention de procurer une mémoire semiconductrice apte à faire une auto-correction d'erreurs, telle qu'une correction d'erreurs fugaces et une correction de substitu- tion de défauts fixés grâce à des moyens de réserve. Un autre objet de l'invention réside en une nouvelle mémoire semiconductrice appropriée à la technique LSI et VLSI, c'est-à-dire à haut degré d'intégration. L'invention consiste encore en une mémoire semiconductrice qui peut être fabriquée à haut rendement et avec une fiabilité suffisamment élevée, sans avoir à faire un test d'accélération excessif au début de l'usage. Selon l'invention, ces buts et d'autres encore peuvent être obtenus par la correction d'informations erronées en détec- tant des fonctionnements erronés provoqués par une variation irréversible de vieillissement telle qu'une destruction du film d'oxyde de grille, qui est un défaut fixe, et en commutant auto- matiquement une partie de circuit défaillante, provoquant des fonctionnements erronés, sur un circuit de réserve. Ainsi, une mémoire semiconductrice conforme à l'invention est du type comprenant une mémoire principale incluant une plura- lité de cellules de mémoire connectées à des noeuds de croisement entre des premier et second groupes de lignes disposées en un circuit matriciel, des moyens pour lire des données contenues dans les cellules de mémoire en fonction de signaux de désigna- tion d'adresse, et des moyens pour corriger une erreur contenue dans les données lues, la mémoire étant caractérisée par une mémoire de réserve dans laquelle un des groupes des lignes et un autre groupe de lignes sont disposés pour former un autre circuit matriciel, les cellules de mémoire étant connectées aux noeuds de croisement de cet autre circuit matriciel, par-un circuit de com- mande de correction incluant une pluralité de registres qui mémo- risent des informations concernant la présence ou l'absence d'une 250 189 I erreur lorsque l'erreur est contenue dans l'information lue, et par des moyens pour produire un signal de correction basé sur des signaux de sortie des registres, les moyens de lecture de l'information comprenant des moyens de commutation de transfert réagissant au signal de correction pour substituer l'un des groupes de lignes de la mémoire principale d'o une erreur a été détectée par une ligne choisie des lignes dudit autre grou- pe de la mémoire de réserve. Les caractéristiques et avantages de l'invention ressor- tiront plus clairement de la description qui suit, faite en référence aux dessins annexés dans lesquels: - la figure 1 est une vue synoptique d'un exemple de réalisation d'une mémoire semiconductrice conforme à l'inven- tion; - la figure 1A est une vue schématique d'un exemple d'une cellule de mémoire représentée sur la figure 1; - la figure 2 est une vue schématique illustrant en détail l'amplificateur de lecture représenté sur la figure 1 - la figure 3 est une vue schématique illustrant en détail le décodeur de mémoire principale représenté sur la figure 1; - la figure 4 est une vue schématique illustrant en détail le décodeur de mémoire de réserve représenté sur la figure 1; - les figures 5A à 5D et 6A à 6F sont des chronogrammes illustrant des formes d'ondes servant à expliquer le fonction- nement de la mémoire représentée sur la figure 1; - la figure 7 est un graphe permettant de comparer la fréquence des pannes dans une mémoire de la technique antéri- eure relativement à celle de la mémoire conforme à l'invention - la figure 8 est une vue synoptique illustrant une variante de réalisation d'un circuit de commande de correction conforme à l'invention; et - la figure 9 est une vue synoptique illustrant une variante de réalisation d'un registre utilisé dans le circuit de commande de correction représenté sur la figure 1i La figure 1 illustre un exemple de réalisation du dispo- sitif semiconducteur conforme à l'invention apte à effectuer une correction d'erreurs de bits basé sur la décision à la majorité. Selon cet exemple, trois cellules de mémoire sont assignées à une information d'un bit, de sorte qu'est prise la décision à la majorité sur trois valeurs des trois cellules de mémoire. La mémoire 10 comprend une mémoire principale 20 et une mémoire de réserve 30 qui utilisent en commun des lignes de mots (lignes de rangées) 221, 222,.... 22m issues d'un décodeur de rangée 21. Dans la mémoire principale 20, des lignes de bits (lignes de colonnes) 231, 2328...,23k croisent les lignes de mots pour former un circuit matriciel, tandis que dans la mémoire de réserve 30, des lignes de bits 311, 312, 313, 31p sont disposées pour former aussi un circuit matriciel. A la figure 1, seulement trois de ces dernières lignes de bits ont été représentées. Aux noeuds de croisement respectifs entre les lignes de mots et les lignes de bits qui constituent les mémoires 20 et sont respectivement prévues des cellules de mémoire 2611, 2612'...26km et 32 1, 3212...,32pm. A la figure 1, seulement les cellules 3211, 3212,...,323m de la mémcire 30 ont été repré- sentées. L'une des cellules est représeniLe de façon typique sur la figure 1A, o il apparait qu'elle comprend un transistor à effet de champ de type MOS 25 et un condensateur 26 constitué de manière bien connuepar une capacité MOS, comme décrit plus haut, le transistor 25 et le condensateur 26 étant connectés en série. Une plaque du condensateur 26 est connectée à une source de référence (la masse) tandis que le transistor 25 est connecté à une ligne de bits et sa grille à une ligne de mots. Les amplificateurs de lecture 271,...2,k sont connectés aux lignes de bits respectives 231, 232... 2.'3k de la memoire principale 20. De la même manière, des amplificateurs de lecture 371,... 37p sont respectivement connectés aux lignes de bits 311,...,31p. A la figure 1, seulement trois de ces derniers amplificateurs, 371-373 ont été représentés comme ccmposants de la mémoire 30. Ces amplificateurs de lecture ont tous la même structure et fonctionnent pour lire le contenu des cellules choisies par des lignes de mots, dès réception de signaux de sélection de bits issus d'un décodeur de colonnes ultérieurement décrit. Dans le cas o la décision à la majorité est utilisée comme circuit de correction d'erreurs de bits ultérieurement décrit, il est à noter que le nombre de lignes de bits et de ces mêmes amplificateurs qui constituent la mémoire de réserve est déterminé en fonction du nombre de lignes de données. Ainsi, dans l'exemple illustré o la décision à la majorité est prise par trois valeurs, trois lignes de bits et trois amplificateurs de lecture correspondants forment un jeu. Dans le cas le plus simple, le nombre de lignes de bits et d'ampli- ficateurs de lecture de la mémoire 30 peut seulement être 1. Un exemple de structure d'amplificateur de lecture est représenté sur la figure 2. Il comprend six transistors MOS 38 1386, les sources des transistors 381 et 382 étant intercon- nectées et mises à la masse via le transistor 383. A la grille de ce transistor 383 est appliqué un signal d'attaque d'ampli- ficateur de lecture 00 issu d'un générateur de signal d'horloge qui sera décrit plus tard. Les grilles et les drains des tran- sistors 381 et 382 sont intercroisés, ces drains étant respec- tivement reliés par les transistors de charge 384 et 385 à une source de précharge VPR et une source de référence VRF. Les grilles des transistors 384 et 385 reçoivent des impulsions d'horloge de remise à zéro ORS' tandis que le drain du transis- tor 381 est connecté à une cellule de mémoire via une ligne de bits ainsi qu'à l'une des lignes de données 401, 402 et 403 via le transistor 386, dont la grille est alimentée par un signal de sélection d'adresses issu d'un décodeur de colonnes princi- pales ou d'un décodeur de colonnes de réserve ultérieurement décrits. Ainsi, quand une ligne de mots sélectionnée par le déco- deur 21 reçoit un signal d'attaque de ligne de mots AW, la tension de ligne de bits amenée au niveau de la tension de précharge VPR par l'impulsion d'horloge ORS varie légèrement en fonction de l'information (présence ou absence d'une charge dans le condensateur 26) contenue dans une cellule de mémoire sélectionnée, cette variation étant amplifiée en rendant con- ducteur le transistor MOS 383 par l'impulsion d'horloge ^.O Par exemple, quand la tension de ligne de bits après une telle légère variation est référencée par VBL et si VBL > VPR' la tension de ligne de bits émise à un niveau correspondant à une valeur logique 1, alors que si VBL 386. Les relations entre ces signaux AW, RS et e. et l'impul- sion d'horloge principale RAS sont représentées sur les figures A à 5D. Les lignes de données 401, 402 et 403 envoient des données lues des mémoires 20 et 30 à un circuit de correction d'erreurs d'un bit 50 qui détermine trois données envoyées sur ces trois lignes de données comme valeur logique 1 ou 0 selon la décision à la majorité et qui réécrit ces valeurs déterminées ou de nouvelles données extérieures dans des cellules de la mémoire principale 20 ou de la mémoire de réserve 30 via les lignes de données 401-403. En d'autres termes, le circuit de correction d'erreurs de bits 50 corrige une erreur fugace de bit causée par des rayons d, et/ou des défauts fixes, et informe le circuit de commande de correction du fait de savoir si oui ou non une erreur de bit s'est produite et o l'erreur se trouve. Dans l'exemple illustré à la figure 1, le circuit 50 est composé de trois portes ET 51X, 5121 et 513, d'une porte OU 52 recevant les sorties de ces trois portes ET, d'un circuit de temporisation 55 pour retarder la sortie D4 de la porte 52 d'une durée prédéterminée -de 50 ns par exemple-, de trois amplificateurs tampons 561-563 recevant en commun la sortie du circuit de temporisation 55, et de trois commutateurs de transfert 571573 qui commutent la connexion entre les sorties des amplificateurs tampons 561-563 et les données lues des lignes de données 401-403 selon la présence ou l'absence d'un signal de commande SC. Les portes ET 51 1513 sont connectées pour recevoir deux des trois sorties D1-D3 des commutateurs 571-573 pour obtenir trois valeurs de la décision à la majorité. Quand les données lues des cellules et fournies aux lignes 401-403 par l'intermédiaire d'amplificateurs de lecture coïncident les unes avec les autres, toutes les portes ET 511-513 produisent des sorties de coïncidence qui, après passage par la porte 52, forment le signal de sortie D4. Après envoi de la sortie D4 à un dispositif extérieur via un tampon d'entrée- sortie 60, les commutateurs 571-573 reçoivent un signal de commande SC issu d'un générateur d'impulsions d'horloge, la sortie D4 étant retournée par l'intermédiaire du circuit de temporisation 55 et des amplificateurs tampons 56 1563V des lignes de données et des amplificateurs de lecture, aux cellules de mémoire d'o des données ont été lues, pour rafratchir la cellule. La sortie D4 est aussi appliquée à un circuit de comman- de de correction 65 ultérieurement décrit. Quand l'une des données des lignes 401-403 lues des cellules par les amplificateurs de lecture est différente des deux autres données, par exemple lorsque Dl = 1, D2 = 1 et D3 = 0 à cause d'une erreur, deux des portes ET 51 1513 ne produiront aucun signal de sortie. L'autre porte produira cepen- dant une sortie qui formera la sortie D4 après passage par la porte OU 52. La fonction de rafraîchissement de la sortie D4 est identique à celle décrite ci-dessus, la sortie D4 étant aussi envoyée au circuit de commande de correction 65. La sortie du circuit de correction d'erreurs 50 est transmise au circuit extérieur par l'intermédiaire du tampon , dont la sortie est envoyée aux cellules correspondantes par l'intermédiaire du circuit de temporisation 55 des amplificateurs tampons 56 1563, des commutateurs de transfert 57, "573 et des lignes de données 40 1-403. Le circuit de commande de correction 65 représenté sur la figure 1 se compose de trois portes OU exclusif 66 1663 recevant respectivement les sorties D1-D3 des commutateurs 57 1 573ainsi que la sortie D4 du circuit 50, de trois portes ET 67 1673 qui envoient les sorties respectives des portes 66 1663 aux étages suivants selon un signal de commande d'accu- mulation 0ci issu d'un circuit de commande d'adressesultérieu- rement décrit, de trois registres 691 -693 emmagasinant respecti- vement les sorties des portes ET 671 -6731 et de trois portes ET 701-703 produisant respectivement des signaux de correction jW1-0W3 en réponse à un signal de commande de correction 0W0 délivré par un circuit de commande d'adresses ultérieurement décrit. Les registres 69 1693 sont du type à automaintien, maintenant ainsi des signaux d'erreurs -par exemple 1jusqu'à l'arrivée d'un signal de remise à zéro RS. Les signaux de correction 0Wî-OW3 sont fournis à un décodeur de colonnes prin- cipales 80 et à un décodeur de colonnes de réserve 95. Des exemples de structure des décodeurs 80 et 95 vont maintenant être décrits en référence aux figures 3 et 4. A la figure 3, le décodeur 80 comprend une ligne de sélection de bits de données 81 qui est connectée à la grille du transistor 386 (figure 2) de l'amplificateur de lecture, ainsi qu'à une source VDD -de + 5 V par exemple- via un transistor à effet de champ 82 et une charge 83. Une pluralité de lignes de désigna- tion d'adresses 84b1y 84Bp, 84b2' 84F2-... croisant la ligne 81 pour former un circuit matriciel. Ces liqnes de désignation d'adresses sont appairées, deux lignes d'une paire étant respec- tivement alimentées en signaux 1 et 0. Dans cet exemple, entre la ligne 81 et les lignes 84E-, 842 et 84E3 sont connectés des transistors à effet de champ 85E-, 85b2 et 85u3 avant chacun l'une de leurs électrodes de sortie et leur grille connectées respectivement à la ligne de bits 81 et à la ligne de désigna- tion d'adresses correspondante. Leurs autres électrodes de sortie sont mises à la masse. Une électrode du transistor 82 reliée à la ligne de désignation d'adresses est connectée à l'électrode de commande d'un transistor à effet de champ 86 m-eonté en série avec un transistor à effet de champ 87 et un fusible 89 de conception classique, qui coupe le circuit quand un fort courant le traver- se. L'autre extrémité du fusible est mise à la masse. Une électrode du transistor 87 est connectée à une source de tension V7DDr de + 5 V par exemple. Le point de jonction P entre l'électrode de sortie du transistor 86 et le fusible 89 est relié à la grille du transistor 82 par un inverseur 90 et àla source VDD par une charge 91. La grille du transistor 87 est alimentée par l'une des sorties W1-çW3 du circuit 65. Normalement, le point de jonction P entre la charge 91 et le fusible 89 est maintenu à une basse tension déterminée par la source + VDD, de sorte que l'inverseur 90 a son entrée à un bas niveau et sa sortie à un haut niveau. Le transistor 82 est donc normalement conducteur pour transmettre un signal de sélection 1 ou 0 en fonction d'un signal présent sur la ligne de désignation d'adresses 84. Une fois alimenté par l'un des signaux de correction jW1-0W3 issu des circuits 65, le transistor 87 est conducteur 1 1 et fait passer un fort courant dans le fusible 89, allant de la source VDD et passant par les transistors 87 et 86, qui déconnecte par conséquent le fusible 89. Il s'ensuit que le potentiel à la jonction P passe à un niveau haut pour amener la sortie de l'inverseur 90 à un niveau bas bloquant le transistor 82 et empêchant ainsi qu'un signal de sélection soit appliqué à l'amplificateur de lecture correspondant, même si un signal est appliqué à la ligne 84. La figure 4 illustre la structure d'un exemple de réa- lisation du décodeur de colonnes de réserve 95. Comme à la figure 3, une simple ligne de bits 96 est illustrée comme cas représentatif. La ligne 96 est connectée à la grille d'un transistor à effet de champ de l'amplificateur de lecture, ainsi qu'à la source VDD de + 5 V par exemple et à une source + VDD via un transistor à effet de champ 99 dont la grille est appliquée à l'un des signaux de correction 0Wî-çW3 issu du circuit 65. Des lignes de désignation d'adresses 96b1' 96Fi-' 96b2' 96si, 96b3' 96,3 chacune appairée avec la ligne de désignation d'adresses 84 du- décodeur 80, croisent la ligne de bits 96 pour former un réseau matriciel. Entre la ligne 96 et les lignes respectives de désignation d'adresses sont connectées une électrode et la grille de transistor à effet de champ 97b1' 97ET' 97b2' 972... tandis que les autres électrodes sont respectivement mises à la masse à travers des fusibles 98bl, 98ii- 98b2' 98-... la ligne 96 est aussi reliée à la source + VDD par une résistance 198. Dans le décodeur 95, ces fusibles sont normalement à un état de faible résistance. Dans le cas o ce décodeur 95 est remplacé par une ligne de bit du décodeur 80 sur laquelle une erreur se présentait, l'un des signaux de correction çW1- W3 du circuit 65 est appliqué à la grille du transistor 99. Dès lors, le signal de désignation d'adresses est aussi appli- qué à une ligne de sélection d'adresses choisie par le circuit de commande d'adresses pour rendre conducteur le transistor 97 connecté à la ligne de désignation d'adresses choisie de façon à faire passer un fort courant à partir de la source VDD à travers le fusible 98 connecté en série avec les transistors 99 et 97, le fusible devenant ainsi coupe- circuit. L'adresse de ce fusible correspond à celle du fusible fondu 17 puisque les désignations d'adresses des décodeurs 95 et 80 sont faites par la ligne commune de désignation d'adresses. Le circuit de commande d'adresses 100 qui délivre les informations d'adresses aux décodeurs 80 et 95 va maintenant être décrit. Selon l'exemple représenté sur la figure 1, le circuit 100 comprend un compteur d'adresses 102 ayant 8-12 bits, de préférence 10 bits, trois portes ET 103-105, une porte OU exclusif 107, deux inverseurs 108 et 109, un circuit de temporisation 110 et 111, et une porte OU 113. Les signaux de commande utilisés dans le circuit 100 sont issus de circuits extérieurs tels qu'une unité centrale ou un oscillateur générateur d'impulsions d'horloge de type bien connu. Dans cet exemple, un générateur d'impulsions d'horloge 200 est prévu pour produire divers signaux de com- mande. Le générateur 200 crée des impulsions telles que celles représentées aux figures 5A -SD. Parmi ces impulsions de sortie, les impulsions d'horloge principales RAS représentées sur les figures 5A et 6A ont une fréquence de S MHz par exemple. En utilisant une telle impulsion d'horloge comme référence, un signalde sélection de mots AW illustré à la figure 5B, un signal de remise à zéro d'amplificateur de lecture R illustré à la figure 5C et un signal d'attaque d'amplificateur de lec- ture j illustré à la figure 5D sont produits. Au circuit 100 sont appliqués dix bits d'un signal d'adresses extérieur AD ayant de préférence vingt bits. Le générateur d'impulsions d'horloge 200 fournit aussi à l'inverseur 109 un signal de commande de rafraîchissement RAFR qui est normalement auniveau haut et qui est mis au niveau bas durant la période de rafraîchissement. Ce signal de commande de rafraîchissement est au niveau bas au cours du rafraîchissement et des opérations de correction. De la sorte, l'inverseur 109 produit une sortie de niveau haut durant le rafraîchissement et les opérations de correction, qui agit comme un signal de transfert RICo tel que représenté sur la figure 6C. Ce signal de transfert est produit alors que (nombre de lignes de mots + 1) des impulsions d'horloge sont engendrées, si on suppose qu'une impulsion d'horloge principale RAS est utilisée pour balayer une ligne de mots. Le signal de transfert çCo est appliqué à une entrée de 250189 1 la porte 105 et du circuit de temporisation 110 pour les amener à envoyer un signal de commande de correction 0w0 (figure 6D) à l'une des deux entrées des portes ET 70 1703 durant la dernière période d'impulsion d'horloge principale au cours de laquelle le signal de transfert Co (figure 6C) est créé. Le signal de commande de correction W0 est envoyé au circuit de temporisation 111 et est ainsi retardé d'une demi période de l'impulsion d'horloge principale. Le signal retardé qui 'est issu du circuit 111 (figure 6E) est appliqué au circuit de commande de correction 65 représenté sur la figure 1 pour agir comme impulsion de remise à zéro RS et au compteur d'adresses 102 pour agir comme signal d'incrément. L'une des entrées des portes ET 103 et 104 est alimentée parun signal d'adresse extérieur AD issu par exemple d'une unité centrale de commande. La porte 103 est armée lorsque le signal de transfert Co vaut 0, c'est-àdire durant le temps de fonctionnement réel par le signal d'établissement 1 délivré par l'inverseur 108, pour envoyer le signal d'adresse AD aux décodeurs 80 et 95. Comme représenté sur la figure 6C, lorsque le signal de transfert 6Co est au niveau bas pour commencer le rafraîchisse- ment, l'inverseur 108 envoie sa sortie _ à la porte 103 pour la bloquer. D'autre part, la porte 104 est rendue passante par le signal de transfert 6C0 pour fournir la sortie du compteur d'adresse 102 aux décodeurs 80 et 95 pour agir comme signal de désignation d'adresses. Le compteur d'adresses 102 compte toutes les fois qu'il reçoit la sortie (figure 6E) du circuit de temporisation 111 pour former des sorties parallèles qui sont fournies aux décodeurs 80 et 95 par la porte 104 pour agir comme signal de désignation d'adresses. Le signal d'adresses extérieur AD et les sorties parallèles du compteur d'adresses 102 sont appliqués à la porte OU exclusif 107, dont la sortie est appliquée à la porte OU 113 qui reçoit d'autre part le signal de transfert 6Co pour produire un signal de commande d'accumulation çci au moment indiqué à la figure 6F. Par l'action de la sortie de la porte 107, lorsque l'adresse extérieure coïncide avec le résultat 250189 1 du compteur, le fait de savoir si oui ou non une erreur s'est produite est mémorisé dans le registre non seulement durant la période de rafraîchissement, mais aussi durant le fonction- nement réel. La mémoire semiconductrice conforme à l'invention fonc- tionne comme suit. En mode lecture, des applications du signal d'adresses extérieur AD, et alors que le signal de transfert Co est au niveau bas, le circuit 100 fournitun signal de désignation d'adresses aux décodeurs 80 et 95 de façon qu'ils sélection- nent une ligne de bits prédéterminée en fonction d'un signal présent sur une ligne de sélection de bits de données. A ce moment là, étant donné que le décodeur de rangées 21 est aussi alimenté avec une partie (10 bits) d'un signal AD issu du générateur 200 et avec le signal d'attaque de mots AW, le décodeur de rangées balaye les lignes de mots 221, 222,.... 22m basées sur ces signaux. Par conséquent, le contenu de la cellule des mémoires et 30 est lu dans le cas o les lignes de mots et de bits choisies coïncident les unes avec les autres. Dans cet exemple, puisqu'une vérification d'erreurs est faite par décision à la majorité, le contenu d'un jeu de trois cellules connectées à une ligne de mots commune est lu sur les lignes de données 40140 3. Les données lues sont envoyées au c-ircuit 50, o l'erreur est corrigée ou éliminée selon la décision à la majo- rité, et le signal de sortie D4 de la porte OU ainsi obtenu constitue l'information lue correcte envoyée au tampon 60. En outre, une opération de rafraîchissement suivant le mode de rafraîchissement des divers modes représentés sur les figures 6A à 6F est effectuée. Ainsi, la sortie D4 est réécrite dans les cellules originales associées aux lignes de mots via le circuit de temporisation 55, les amplificateurs tampons 561-563, les commutateurs de transfert 571-573 et les lignes de données 404-403. Même si les données individuelles lues sur les lignes 401-403 contiennent une erreur, la sortie D4 qui est l'infor- mation finalement lue est une information correcte, de sorte que cette information sera appliquée à toutes les lignes 1403 par l'intermédiaire des commutateurs 571-573 éliminant ainsi une erreur d'un bit. Selon l'invention, toute erreur peut être éliminée de la manière suivante. Ainsi, les données présentes sur les lignes 401-403 sont appliquées au circuit 50 par le signal de commande SC, le circuit 50 délivrant les sorties D1-D3 aux portes 661-663 qui comparent alors ces sorties avec la sortie D4 de la porte OU 52, et si les sorties comparées ne coïncident pas entre elles, l'une des portes 661-663 produit un signal repré- sentatif d'une erreur. Les signaux détectés sont stockés dans les registres 691-693 via respectivement les portes ET 67 1673. Les registres auto-maintiennent les informations d'erreurs, jusqu'à l'apparition du signal de remise à zéro RS. Alors, le signal de commande de correction eW0 issu du circuit 100 est appliqué à l'une des entrées des portes 701-7 03 du circuit 65 pour démarrer la correction. Ce signal continue pendant environ 500 ns suivant l'achèvement de l'opération de rafraîchissement pour rendre passantes les portes 70 1703 afin d'envoyer des signaux de correction çW1-W3 aux décodeurs 80 et 95. Une fois alimenté par l'un de ces signaux de correction, le décodeur 80 remplace une ligne de bits avec des cellules et un amplificateur de lecture dans lesquels le signal de correc- tion a été engendré par une colonne de la mémoire de réserve d'une ligne de bits correspondante. Selon cet exemple, le fonctionnement de la mémoire principale 20 est arrêté à une colonne correspondant à une cellule de la mémoire 20 dans laquelle une erreur s'est produite. Cet arrêt est effectué en faisant passer un fort courant dans une cellule erronée par le signal de correction afin qu'un fusible crée un coupe-circuit. Quand le signal de correction est reçu, le décodeur 95 fait passer un fort courant de la source + VDD via le transistor 99 dans un circuit similaire au circuit établi pour une cellule erronée d'une ligne de bits de la mémoire 20. Dans le circuit de la figure 3, étant donné que les cellules sont connectées aux lignes de désignation d'adresses 84E-, 84b2, 84E, ce fort courant traverse les cellules connectées auxdites lignes de désignation d'adresses autres que les lignes de désignation d'adresses 96E-, 96b2' 96E- pour que les fusibles soient en état de déconnexion. La sortie du compteur d'adresses 102 du circuit 100 ne change pas, jusqu'à ce que l'accumulation des opérations erronées et des opérations de correction d'erreurs soit achevée, tandis que le résultat du compteur est incrémenté à un instant (figure 6E) précédant immédiatement le début du cycle suivant. - Comme décrit ci-dessus, conformément à l'invention, même si de tels éléments comme des cellules de mémoire, des amplificateurs de lecture,... de la mémoire principale devien- nent défaillants, les' opérations porteuses de défauts peuvent être corrigées sans arrêter le fonctionnement de la mémoire. Par conséquent, contrairement aux mémoires antérieures, des défauts ne s'accumuleraient pas, si bien qu'il n'est pas néces- saire de soumettre la mémoire à un test d'accélération excessif au début de l'utilisation. Pour cette raison, il est possible de rendre aisément la mémoire hautement fiable et de lui donner une haute densité. Il est aussi possible de maintenir le pour- centage de défauts à une valeur sensiblement constante pendant toute une longue période à partir de son utilisation. Supposons en particulier qu'on utilise une mémoire MOS à accès direct de 1 M bit, avec un pourcentage de défauts de cible de 1000 FIT. Comme on considère que la longueur efficace de canal est inférieure à 1 À, et compte tenu de la durabilité des électrons chauds, un test d'accélération sous tension pour éliminer les défauts initiaux ne peut pas être effectué par les procédés conformes à la technique antérieure. Par conséquent, la fréquence des pannes devient plusieurs fois ou plus que celle de la période de défauts accidentels, de sorte que la période de défaillance initiale continue pendant plusieurs années, comme cela est représenté par la courbe A sur la figure 7. Au contraire, conformément à l'invention, les erreurs sont corrigées par le circuit de correction d'erreurs à partir du début de l'utilisation, et les éléments de circuit de la mémoire principale qui sont devenus défaillants sont substitués par une ligne correspondante de la mémoire de réserve, si bien qu'une accumulation des erreurs ne peut pas se produire et que le taux d'erreurs de la mémoire conforme à cette invention vérifie la courbe b de la figure 7. 250189 1 Le nombre de lignes de bits de la mémoire de réserve prévue selon l'invention peut être le même que celui de défauts rencontré durant la période de défaillance initiale dans le cadre de la technique antérieure. Dans une mémoire à accès direct de 1 Mb de capacité de 1024 x 1024, le nombre de défauts durant la période de défaillance initiale est seulement de trois. Par conséquent, la mémoire de réserve peut seulement inclure 1024 x 3 cellules correspondant à trois lignes de bits, ce qui est égal à environ 0,3 % le nombre de toutes les cellules de mémoire. Dans une mémoire semiconductrice, une région impossible à corriger peut être définie comme "région fatale", et il est bien connu que la région fatale devient petite lorsque la capacité de la mémoire croît. Par exemple, dans le cas o chaque cellule comprend un transistor, le pourcentage de la surface du film d'oxyde de grille de la région fatale est inférieur à 1 % dans une mémoire à accès direct de 1 Mb. De la sorte, dans une mémoire semiconductrice conforme à l'invention du type à accès direct de 1 Mb et à haute densité de circuits intégrés, il est possible de corriger environ 99 % des défauts. Le pourcentage de défauts au moment du commencement d'utilisation est environ de 2000 FIT, ce qui correspond à seulement 1/50 d'environ 000 FIT de la technique antérieure. Le mode de réalisation représenté sur la figure 1 est conçu de telle sorte qu'à chaque fois qu'un bit erroné est détecté par un circuit de détection d'erreurs, le circuit de commande d'erreurs produit un signal de correction. Toutefois, comme cela a été précisé dans le préambule de la description, les opérations erronées de la mémoire sont provoquées par de tels défauts fixes comme des films d'oxyde de grille défaillants et des variations des caractéristiques de transistors, ainsi que par une erreur temporaire causée par des rayons i, ce qui est une erreur fugace. Puisqu'une erreur fugace s'éteint * vite, elle est sensiblement corrigée par le circuit 50. La figure 8 représente un exemple d'un registre 691 du type à automaintien. Comme représenté, une porte OU 1801 est connectée entre un registre 180 et une porte ET 67 1 (voir figure 1), tandis que la sortie du registre 180 est retournée à une 2 501891 entrée de la porte OU 1801 via un amplificateur 1811 de façon à amener le registre à auto-maintenir son contenu jusqu'à l'arrivée du prochain signal de remise à zéro. Le registre 180 ccoprend par exemple une bascule R-S. Avec cette structure, même si une cellule défaillante et une cellule normale ou non défaillante sont connectées à la mème ligne de bits, à un instant o la cellule défaillante est choisie, des erreurs représentant des données sont mémorisées dans l'un des registres 691-693, et à cause de l'auto-maintien des registres, une correction paet être faite mnme si la correction arrive après qu'une cellule nor-mle a été sélectionnée. La figure 9 représente une var.Jante de réalisation d'une mémoiere conforme à l'invention, et plus spcialement le détail de son circuit de cameande de correction dans lequel les éléments identiques à ceux de la figure 1 ont été désignés Fepr les mmnes chiffres de référence et dans lequel également trois lignes de données sont représentées. Cepenlant, puisque les éléments de circuit pour les lignes de données respectives sont identiques, seulement ceux connectés à la ligne de donnees 40 sont illustrés en détail. Cette variante est différente du mode de réalisatiin représenté sur la figure 1 en ce qu'un registre d'un bit et de quatre étages 1501 est ajouté du c.té sortie du registre 691 et que le contenu des étages respectifs du registre 1501 sont pris parallèlenet et appliques aux entrées d'une p;rte ET 70!. Avec cette structure, l'accutalatin des infornmations concernant des opérations erronées est faite en quatre étaapes et les informations accumulées sont stockées une fois dans le registre 1501 et si seulemit l'accumulation en quatre étapes est achevée, son produit logique avec le signal de commande de correction est calculé de manière que seulement le comptage aux étages respectifs du registre coincident les uns avec les autres, un signal de correction soit engendré. En con- séquence, lorsque quatre erreurs se preduisent consécutivement, il est jugé qu'une erreur fixe s'est produite engendrant un signal de correction, tandis que lorsque le nombre d'erreurs consécutives est inférieur à quatre, l'erreur est jugée fugace et aucun signal d'erreur n'est émis ce qui permet une meilleure utilisation de la mémoire de réserve. Le nombre d'étages du registre à décalage 1501 utilisé dans la figure 8 est suffisant lorsqu'il est supérieur à deux. Lorsque ce nombre croit, la discrimination entre le défaut fixe et l'erreur fugace devient imprécise. Trois étages sont donc suffisants. Il est à noter que l'invention n'est pas limitée aux modes spécifiques de réalisation qui viennent d'être décrits et que divers changements et modifications évidents à l'homme du métier peuvent être apportés. Ainsi par exemple, le circuit de correction d'erreur a été conçu pour fonctionner sur la base de la décision à la majorité et peut être remplacé par n'importe quel circuit de correction bien connu, par exemple un système de correction à verification de parité horizontale/verticale, dans lequel une information de parité consistant en (M + N) bits de vérification sont ajoutés à M x N bits d'information, ou un système de correction d'erreur d'un bit dans lequel (n + 1) bit de vérification sont ajoutés à 2n bits d'information. En outre, au lieu d'une mémoire à accès direct, on peut utiliser une mémoire morte. Dans ce cas là également, les cellules de la mémoire de réserve sont constituées des cellules à transistors programmables. Les fusibles peuvent être remplacés par ceux décrits dans le brevet US 4 146 902, selon lequel les valeurs de résistance des fusibles varient de manière irréversible. Dans ce cas, puisque le fonctionnement du fusible est inversé, il est néces- saire de faire un changement mineur du circuit, ce qui peut être fait aisément par l'homme du métier. Par exemple, il est nécessaire de satisfaire les trois conditions suivantes: (1) Un inverseur 90 (figure 3) est remplacé par un tampon (2) Un signal d'adresse utilisé pour écrire des données (figure 4) est remplacé par un signal complémentaire (seulement au moment de l'écriture); (3) Deux types de signaux de correction sont utilisés, l'un pour stopper le décodeur principal, et l'autre pour écrire dans le décodeur de réserve (puisque les deux décodeurs utili- sent des modes différents de désignation d'adresses). REVENDICATIONS 1. Mémoire semiconductrice (10) du type comprenant une mémoire principale (20) incluant une pluralité de cellules (2611-26km) connectées aux points de croisement des premier (22 122M) et second (23 123k) groupes de lignes disposés en circuit matriciel, des moyens (271-27k) pour lire des données contenues dans lesdites cellules en fonction de signaux de désignation d'adresses, et des moyens (50) pour corriger une erreur contenue dans les données lues, caractérisée en ce qu'elle comporte une mémoire de réserve (30) dans laquelle l'un desdits groupes de lignes (22i-22m) et un autre groupe de lignes (31 -31p) forment un autre circuit matriciel, les cellules de mémoire (3211-32pm) étant connectées aux points de croisement dudit autre circuit matriciel, un circuit de commande de correction (65) comprenant une pluralité de regis- tres (691...) qui mémorisent des informations concernant la présence ou l'absence d'une erreur lorsque l'erreur est contenue dans lesdites données lues, et des moyens pour produire un signal de correction W basé sur des signaux de sortie desdits registres, lesdits moyens de lecture de données incluant des moyens de commutation de transfert (571..) réagissant audit signal de correction pour substituer l'un desdits groupes de lignes de la mémoire principale d'o une erreur a été détectée par une ligne sélectionnée des lignes dudit autre groupe dans la mémoire de réserve. 2.Mémoire selon la revendication 1, caractérisée en ce que ledit premier groupe de lignes comprend des lignes de bits et ledit second groupe de lignes comprend des lignes de mots. 3. Mémoire selon la revendication 2, caractérisé en ce qu'elle comporte des moyens générateurs de signaux d'adresses (AD) destinés auxdites cellules, et en ce que lesdits moyens de commutation de transfert comprennent un décodeur principal (80) qui sélectionne lesdites lignes de bits de la mémoire principale suivant lesdits signaux d'adresses, et un décodeur de réserve (95) pour sélectionner lesdites lignes de bits de la mémoire de réserve en fonction desdits signaux d'adresses, ledit décodeur principal incluant des moyens (89) pour inter- rompre lesdites lignes de bits de la mémoire principale 25018e 1i sur lesquelles une erreur s'est produite du côté de sa sortie lorsque ledit signal de correction est appliqué audit décodeur principal, tandis que ledit décodeur de réserve inclut des moyens de transfert (98) pour substituer lesdites lignes de bits de la mémoire principale interrompues du côté de sa sortie par des lignes de bits choisies de ladite mémoire de réserve de sorte que lesdites lignes de bits auront les mêmes adresses que celles des lignes de bits correspondantesde la mémoire principale. 4. Mémoire selon l'une quelconque des revendications 1 à 3, caractérisée en ce que chaque registre précité comprend une pluralité d'étages. 5. Mémoire selon la revendication 1, 2 ou 3, caractérisée en ceque chaque registre précité est du type à auto-maintien. 6. Mémoire selon l'une quelconque des revendications précédentes, caractérisée en ce que chaque cellule est formée d'un élément de mémoire pouvant être réécrit. 7. Mémoire selon l'une quelconque des revendications précédentes, caractérisée en ce que ledit circuit de commande de correction fonctionne sur la base d'une décision à la majo- rité, et en ce que certaines des cellules connectées auxdites lignes de mots correspondent à une donnée de bits. 8. Mémoire selon l'une quelconque des revendications 1 à 6, caractérisé en ce que ledit circuit de commande de correction comprend un circuit qui emmagasine une sortie corrigée dans une cellule originale de laquelle des données erronées ont été lues. 9. Mémoire selon l'une quelconque des revendications 3 à 8, caractérisée en ce que lesdits moyens générateurs de signaux d'adresses comprennent un compteur d'adresses (102) comptant en synchronisme avec une horloge de mémorisation d'une erreur dans un registre et des moyens pour effectuer une commu- tation entre une sortie dudit compteur d'adresse et un signal d'adresses extérieur en relation avec une opération de rafraîchissement desdites cellules.