Brevet FR2509492A1 — publié le 19830114

- " Appareil de commande d'accès de mémoire pour micro- calculateur" L'invention concerne un appareil de commande d'accès de mémoire pour microcalculateur, et plus parti- culièrement, un appareil permettant à une unité centrale de traitement et à un contrôleur à tube à rayons cathodi- ques d'avoir accès, en temps partagé, à une mémoire. Dans les systèmes de microcalculateurs, l'in- formation de sortie est souvent affichée sur un tube à rayons cathodiques (TRC) Les données à afficher peuvent être emmagasinées dans une mémoire à accès aléatoire vidéo (vidéo-MAA) à laquelle accède un contrôleur à TRC par une opération d'accès à mémoire direct (AMD). L'unité de traitement centrale (UTC) fournit les données à la vidéo-MAA pour permettre leur affichage. Le TRC peut vaciller si l'TJTC accède à la vidéo-MAA au moment oh le contrôleur à TRC tente d'accéder à la vidéo- MAA par une opération d'AMD Les vacillations de l'écran du TRC sont indésirables et nuisent au bon fonctionnement du système de microcalculateur. Divers procédés ont été proposés pour éviter les vacillations du TRC Selon l'un de ces procédés, 1 'UTC accède à la vidéo-MAA pendant la période de retour de spot du balayage du TRC, période au cours de laquelle le contrd- leur à TRC n'a pas accès à la vidéo-MAA Dans un autre pro- Udé selon l'art antérieur, le contrôleur à TRC et lt'UTC 2.- ont accès à la vidéo-MAA en temps partagé Dans un troi- sième procédé selon l'art antérieur, le cycle de 'UTC s'efface devant le contrÈleur à TRC, de sorte que le TRC affiche les mêmes données pendant un temps plus long. Les procédés ci-dessus ne donnent pas complè - tement satisfaction en ce qui concerne les problèmes de vacillations du TRC Dans le premier procédé, le traite- ment de i'UTO doit être interrompu de façon qu'elle puisse avoir accès à la vidéo-NAA pendant la période de retour de spot du balayage du TRC Quand l'UTC et le contrôleur à TRC ont accès en temps partagé-à la vidéo- MAA, il faut utiliser une MAA à grande vitesse Si la fréquence d'hor- loge du système est de 4 M Hz, la vidéo-MAA doit avoir un temps d'accès d'environ 50 nanosecondes Le procédé à ef- facement de cycle peut se mettre en oeuvre plus facilement avec une UTC utilisant un bus synchronisé, comme une UTCO de type 6800 par exemple, dans laquelle les cycles de ma- chine sont synchronisés par une horloge unique Il est très difficile de mettre en oeuvre une opération d'efface- ment de cycle avec une UTC à bus non synchronisé telle que celle des modèles 8080 ou Z 80 A de Zilog, Inc. L'invention a pour but d'améliorer les caracté- ristiques ci-dessus en créant un nouvel appareil d'accès de m Lmoire destiné à s'utiliser dans un système de microcalcu- lateur. Dans ce nouvel appareil, un contr 8 leur à TRO et une unité de traitement centrale (UTC) accèdent en temps partagé à une mémoire à accès aléatoire (MAA). L'invention a également pour but de créer un appareil de commande de mémoire permettant à une UTC re- liée à un bus non synchronisé et à un contr 8 leur à TRC, d'accéder sélectivement à une mémoire à accès aléatoire. À cet effet, l'invention concerne un appareil de commande d'accès de mémoire associé à une unité centrale de traitement d'informations reliée à un bus de données non 3.- synchronisé, appareil caractérisé en ce qu'il comprend des moyens de mémoire adressables, des moyens de commande d'accès à ces moyens de mémoire, et des moyens de multi- plexage permettant à l'unité de traitement centrale et aux moyens de commande, d'accéder sélectivement et en temps partagé aux moyens de mémoire adressables. Dans une forme préférée de réalisation de l'in- vention, la mémoire est une mémoire vidéo à accès aléatoi- re pouvant 8 tre assignée à une borne d'entrée/sortie (I/0) de i'UTC, de façon que cette UTC accède en temps partagé à la borne I/O. L'invention sera décrite en détai I au moyen des dessins ci-joints dans lesquels: - la figure 1 est un schéma par blocs d'un microcalculateur s'utilisant avec l'invention, - la figure 2 est un schéma par blocs d'un appareil de commande d'accès de mémoire correspondant à une forme de réalisation de l'invention, la figure 3 est un schéma par blocs détail- lé d'une partie de l'appareil de commande d'accès de mé- moire de la figure 2, les figures 4 A et 43 sont des diagrammes des temps illustrant les relations de temps d'une UTC accédant à un dispositif d'entrée/sortie selon l'invention, la figure 5 A est un schéma destiné à expli- quer l'affectation d'accès de mémoire d'une mémoire à ac- cès aléatoire (MAA) et d'une mémoire à lecture seule (MLS) las figures 5 B et 50 sont des schémas desti- nés à expliquer l'affectation d'adresse de mémoire d'une vidéo-MAA utilisée selon l'invention, la figure 6 est un schéma destiné à expliquer l'affichage d'une image sur l'écran d'un TRC à partir des données emmagasinées dans la vidéo-MAA des figures 53 et 50. la figure 7 est un schéma destiné à expli- quer la manière selon laquelle des données de quatre bits 4.- sont affectées à un point de la vidéo-MAA des figures 5 B et 50. les figures 8 A à 8 L sont des diagrammes des temps servant à expliquer le fonctionnement en temps par- tagé de l'UTC et du contrôleur à TRO accédant à la vidéo- MAA des figures 5 B et 50, les figures 9 A et 9 B sont des diagrammes des temps illustrant la manière selon laquelle l'UTC accède à la vidéo-MAA des figures 5 B et 50 pour lire les données contenues dans cette mémoire, les figures 10 A et 10 B sont des diagrammes des temps illustrant la manière selon laquelle l'UTO ac- cède à la vidéo-MAA des figures 5 B et 50 pour inscrire les données dans cette mémoire. En se référant plus en détail à la figure 1, un microcalculateur comprend une unité de traitement cen- trale (UTC) 1 se branchant à un bus de données non synchro- nisé, telle que par exemple l'UTC Z 80 A fabriquée par Zilog Inc présentant une fréquence d'impulsions d'horloge de 4 NM Hz,. Dans la suite de cette description, toute référence à 1 'UTO 1 concernera i'UTO Z 80 A utilisée ici dans un simple but d'explication le microcalculateur comprend également une mémoire à lecture seule (MLS) 2 emmagasinant un programme de test et un programme d'interprétation BASIC contenant par exemple 64 kilooctets de positions d'adresses allant de OOOOH à PFFH, comme indiqué sur la figure 5 A Le micro- calculateur comporte encore une mémoire -à accès aléatoire (MAA) 3 dans laquelle on peut inscrire un programme d'uti- lisateur, et qui sert également de zone de mots pour 'UT Ol. On remarquera que le nombre ci-dessus d'octets ( 8 bits) de positions d'adresses n'est donné,qu'à titre indicatif, et que l'invention ne se limite pas à cette application particulière Un bus d'octets de données 4, un bus d'octets d'adresses inférieur 5 X et un bus d'octets d'adresses supérieur 5 H sont branchés respectivement aux 5.- bornes de données Do à D 7, aux bornes d'adresses A O à A 7 et aux bornes d'adresses A 8 à A 15 de l'UTC 1, de la MLS 2 et de la MAA 3, pour transférer les informations entre ces éléments Les octets d'adresses A à A 15 sont appli- qués au registre B de l'UTC 1 et les octets d'adresses A 6 à A 7 sont appliqués au registre O de l'UTC 1 Les données du registre A de l'UTC 1 peuvent être appliquées directe- ment à une adresse d'entrée/sortie (I/O). Pour commander la lecture de l'information dans la MIS 2 et dans la MAA 3, l'UTC 1 envoie un signal de de- mande de mémoire MREQ et/ou un signal de lecture RD aux en- trées respectives d'un système de contrôleur 6, de manière à obtenir un signal de lecture de mémoire MEMR appliqué à la borne de lecture R, die chacune des mémoires MLS 2 et MAA 3. De la même manière, pour effectuer une opération d'écri- ture dans la MAA 3, l'UTO 1 produit un signal d'écriture WR; ce signal W et/ou le signal de demande de mémoire ME Qi ci-dessus, sont appliqués aux entrées correspondantes du contrôleur de système 6 pour obtenir un signal d'écri- ture en mémoire MEMW appliqué à la borne d'écriture W de la MAA 3. La borne d'entrée/sortie (I/O) 7 est munie d'un clavier 8 Les bornes de données Do à D 7 sont branchées au bus de données 4 et les bornes d'adresses A à sont branchées au bus d'adresses 5 L Pour commander la lec- ture de l'information à la borne d'entrée/sortie (I/O) 7, l'UTC 1 fournit un signal de demande d'entrée/sortie IORQ et/ou un signal de lecture R, au contrôleur de système 6, pour obtenir un signal de lecture d'entrée/sortie IOR ap- pliqué à la borne de lecture R de la borne I/O 7 De la même manière, pour effectuer une opération d'écriture à la borne I/O 7, l'UTC 1 fournit un signal d'écriture W et/ou le signal de demande d'entrée/sortie IORQ au contr 8- leur de système 6, de manière à obtenir un signal d:écri- ture d'entrée/sortie IOW appliqué à la borne d'écriture W 6.- de la borne I/O 7 qui peut par exemple présenter une adresse 30 H à FFH. Une vidéo-MAA 10 est utilisée pour afficher la sortie de l'UTO 1 Un contrôleur d'affichage vidéo 20 accède sélectivement à:la vidéo-MAA 10 pour afficher - les données sur un TRO 9 A la vidéo-MAA 10 sont allouées des adresses de 12 kilobits allant de 0000 OH à 2 FFFH, comme indiqué sur la figure 5 B Cependant, dans la forme de réalisation de la figure 1, on utilise une UTC Z 80 A, de sorte que cette forme de réalisation de la figure 1 peut être différente de celle des figures 2 à 10 Dans 1 '- UTC Z BOA, les bornes d'octets d'adresses inférieures AO à A 7 de la vidéo-MAA 10 sont branchées au bus d'octets - d'adresses supérieur 5 H, tandis que les bornes d'octets d'adresses supérieures A 8 à A 15 de la vidéo-,MAA 10 sont branchées au bus d'octets d' adresses inférieur 51 Le si- gnal de lecture d'entrée/sortie IOR et le signal d'écritu- re d'entrée/sortie Ti fournis par le contrôleur de systè- me 6, sont également appliqués à la borne de lecture R et à la borne d'écriture W de la vidéo-MAA 10, juste à la borne I/O 7 Les bornes de données DO à D 7 de la vidéo- MAA 10 sont branchées au bus-de données 4 Le contrôleur d'affichage vidéo 20 lit séquentiellement les données em- magasinées dans la vidéo-MAA 10 et les affiches sur le TRO 9. La MSL 2 et la MAA 3 sont affectées aux adres- ses de mémoire de i'UTO 1, tandis que la vidéo-MAA 10 et la borne I/O 7 sont affectées aux adresses de borne I/O de i'UTC 1 Les affectations d'adresses sont représentées sur les figures 5 A et 5 B En ce qui concerne la MLS 2, la MAA 3 et la borne I/O 7, toutes les instructions de l'UTO i peuvent 8 tre exécutées par le registre A On peut accéder aux données de la vidéo-MAA 10 par les registres B C de i'UTC 1. la vidéo-MAA 10 et le contrôleur d'affichage Z 509492 7.- vidéo 20 seront déerits plus en détail sur les figures 5 B et 5 C Surla figure 50, la vidéo-MAA 10 est constituée de trois MAA séparées: une vid 4 o-MAA d'affichage graphique (MAA-G), une vidéo-MAA d'affichage de caractères (MAA-C) et une vidéo-MAA de générateur de caractères programmable 4 MAA-GOP) Les adresses allant de OOOOH à 1 FFFH sont af- fectées à la XÀA-G, les adresses allant de 2 OOOH à 27 FPH sont affectées à la MAA-a et les adresses allant de 2800 H à 2 PFFH sont affectées à la MAA-GCP. Comme illustré sur la figure 6, la MAA-G peut afficher un plan graphique comprenant 100 rangées et 160 colonnes de données, et la MAA-C peut afficher un plan de caractères comprenant 25 rangées et 80 colonnes Les deux plans de la MAA-G et de la MAA-C sont superposés pour s'af- ficher sur l'écran 9 S du TRC 9 Dans la forme de réalisa- tion illustrée ici, le caractère de la première adresse de la MAA-G (adresse OH) et le caractère de la première adresse de la MAA-C (adresse 2 000 H) sont superposés dans le coin supérieur gauche de l'écran 90. Sur la figure 7, un octet de la MAA-G représen- te deux points de quatre bits chacun L'un des quatre bits représente la couleur rouge (R), un autre bit représente la couleur verte (V), un autre bit représente la couleur bleue (B) et le dernier bit représente la luminance (X) du point Chaque point peut ainsi prendre l'une de huit couleurs, et chaque couleur peut être sombre ou claire. Dans la MAA-C, un octet représente le code d Mun caractère, et dans la MAA-GCP un octet représente 256 formes. Sur les figures 2 et 3, les significations des signaux utilisés dans la forme de réalisation illustrée ici, sont les suivantes s : impulsion d'horloge à 4 M Hz dans le cas présent Le signal O représentant le signal 7 inversé est l'impul- sion d'horloge de i'UTC 1. 8.- T': impulsion d'horloge à fréquence moitié de l'impul- sion 7 avec laquelle elle est synchronisée Dans le cas présent 2 est à 2 M Hz. 2 O: impulsion d'horloge à fréquence double de l'impulsion avec laquelle elle est synchronisée Dans le cas * présent 2 est à 8 M Hi. S/L: signal de commande d'un registre à décalage dans le- quel l'opération de décalage s'effectue lorsque le registre se trouve dans l'état "H", et dans lequel l'opération de chargement s'effectue lorsque le re- gistre se trouve dans l'état "X". OIR: signal de commande d'état d'entrée et/ou de sortie d'aune borne de données de la MAA. GRM: signal de décodage de l'adresse de la MAA-G utilisant les signaux d'adresses k à A 15 E Mz: signal de décodage de l'adresse de la MAA-C utilisant les signaux d'adresses k à A 15. PM: signal de décodage de l'adresse de la MAA-GCP utili- sant les signaux d'adresses k i A 15 GRMS: signal dérivé du signal GRX par ouverture de passage -effectuée par les signaux 0/ et 7 choisissant le pi- lote de bus de données de la MAA-G lorsque celle-ci se trouve dans l'état "L 1 ". CRMS: signal dérivé du signal ORE par ouverture de passage effectuée par les signaux -et 2 choisissant le pi- lote de bus de données de la MAA-C lorsque celle-ci se trouve dans l'état "L". POGS: signal dérivé du signal Ba par ouverture de passage effectuée par les signaux 7 et V choisissant le pi- lote de bus de données de la MAA-GCP lorsque celle-ci se trouve dans l'état " t,. GRMWR impulsion d'écriture de la MAA-G OREWR: impulsion d'écriture de la MAA-C O PC: impulsion d'écriture de la MAA-GCP VRMRD: signal de lecture appliqué à une paire de bascules 9.- se trouvant dans l'état "X" lorsque l'UTC 1 lit les données de la vidéo-MAA 10. DIR: signal de commande du sens de bus de données. Sur la figure 2, une MAA-G 11, une MAA-C 12 et une MAA-GCP 13 munies chacune de bornes de déclenche- ment de sortie M et de bornes de déclenchement d'écriture W, sont représentées incluses dans la vidéo-MAA 10. Quand les bornes de déclenchement de sortie sont "H", on peut lire les données des MAA 11, 12 et 13 Quand les bornes de déclenchement d'écriture W sont l"T, on peut inscrire des données dans les MAA 11, 12 et 13. Un générateur d'horloge de système 21 produit des signaux d'impulsions d'horloge 7, 2, 2-7, le signal S/ commandant les registres à décalage, et les signaux CLK et SOLK décrits plus en détail ci-après Le signal d'impulsion d'horloge 7 est inversé par l'inverseur la et appliqué à l'UTO 1. Les signaux d'impulsions d'horloge À, 2 et 2 de l'horloge 21 sont appliqués à,un contrôleur de mul- tiplexage de bus en temps partagé 22 Les signaux de com- mande de système IORQ, W et R de 1 'UTC 1, sont appliqués au contrôleur de multiplexage de bus en temps partagé 22, de la m me manière que les signaux GRM, CRM et PCG Le contrôleur de multiplexage de bus en temps partagé 22 don- ne en sortie les signaux VRMRD, DIR, GRMWR, OIH, CRMWR, PCGWR, OCRMS, GRMS et P-CGS Les circuits auxquels s'appli- quent les signaux ci-dessus seront décrits plus en détail ci-après. Un pilote de bus de données d'interface d'UTC 23 est branché aux bornes de données DO à D 7 de i'UTC 1, par le bus de données 4 Le pilote de bus de données 23 comprend une paire de circuits de bascules D 23 W et 23 R. Dans une forme préférée de réalisation, les bascules 23 W et 23 R sont des bascules à 8 bits Ces circuits 23 R et 23 W fonctionnent en sortie de lecture et entrée d'écriture 10.- de la MAA-G 11 de la MAA-0 C 12 et de la MAA-GCP 13 L'en- trée d'écriture 23 W verrouille les données du bus 4 de i'UTO 1 sur le flanc de descente du signal DR et l'appli- que alors à la vidéo-MAA 10 lorsque le signal I est ",",, comme indiqué sur la figure 10 A L'entrée de lecture 23 R verrouille les données de la vi déo-MAA 10 sur le flanc de descente du signal d'impulsion d'horloge T 7 F et applique les données au bus 4 lorsque le signal VRMRD est "X". Les pilotes de bus de données 31, 32 et 33 sont branchés respectivement à la MAA-G 11, à la MAA-C 12 et à la MAA-GOP 13 par les bus de données P 3, P 4 ' &P 6. les pilotes de bus de données 31, 32 et 33 sont branchés- au pilote de bus de données d'interface d'UTC 23 de ma- nière à transmettre les données pour qu'elles entrent et sortent des MAA 11, 12 et 13 Le pilote de bus de données 31 comporte une borne G branchée à la borne GR-S du contr 8- leur de multiplexage de bus en temps partagé 22 Le pilote de bus de données 32 comporte une borne U branchée à la borne CRNS du contr 8 leur de multiplexage de bus en temps partagé 22 De la même façon, le pilote de bus de données 33 comporte une borne G branchée à la borne PCGS du contrô- leur de multiplexage de bus en temps partagé 22 Les pilo tes de bus de données 31, 32, 33 fonctionnent en portes pour les opérations de lecture et/ou d'écriture lorsque 1 'UTC 1 accède aux MAA 11, 12 et 13 par les bus de données Pl P 6 Ie contr 8 leur de multiplexage de bus en temps partagé 22 fournit un signal DIR aux bornes DIR des pilo- tes de bus de données 31, 32 et 33 pour indiquer le sens de passage des données dans ces bus. Un contrôleur de TRC 34 est alimenté par les signaux d'impulsions d'horloge W de l'horloge 21 du système Le contrôleur de TRO 34 accède aux MAA 11, 12 et 13 par une opération d'accès en mémoire direct (AMD), de façon que les données emmagasinées en mémoire puissent-8 tre 11._ affichées sur le TRO 9 Le contrôleur de TRO 9 produit. des adresses d'accès aux MAA 11, 12 et 13 pour effectuer l'affichage Les multiplexeurs 41, 42 et 43 sont branchés respectivement aux bornes AB des MAA 11, 12 et 13 par les bus de données P It P 2 et P 3 ' Les multiplexeurs 41, 42 et 43 comportent des bornes d'entrée C branchées aux bornes d'adresses AO à A 15 de l'UTO 1 par les bus de données 5 L et 5 H Les multiplexeurs 41, 42 et 43 comportent également un contrôleur à TRO 34 branché aux bornes d'entrée Do, Les multiplexeurs 41, 42 et 43 fournissent alternativement les adresses du contrôleur de TRO 34 et de i'UTC 1 de façon que ceux-ci puissent accéder en temps partagé aux MAA 11, 12 et 13 de la vidéo-MAA 10 Les multiplexeurs 41, 42 et 43 sont alimentés en signaux d'impulsions d'horloge 7 '-par l'horloge 21 du système Dans une forme préférée de réalisation, les multiplexeurs 41, 42 et 43 permettent au contrôleur à TRO 34 d'avoir accès aux MAA 11, 12 et 13 lorsque le signal d'impulsions d'horloge / est "'L", et à l'UTC 1 d'avoir accès aux MAA 11, 12 et 13 lorsque le signal d'impulsions d'horloge P-2 est "H". En se référant à la figure 6, il existe un dé- calage de 2000 H entre les positions d'adresses correspon- dantes des MAA-G 11 et MAA-C 12 Quand un signal VDA est appliqué aux multiplexeurs 41, 42 par le contrôleur à TRO 34, la valeur de ce signal est décalée de 2000 H pour s'a- dapter au décalage de la MAA-C 12 Par suite, la MAA-G 11 et la MAA-C 12 permettent un accès simultané même si le contrôleur à TRO 34 fournit une adresse d'accès unique VDA. Dans la description ci-après, le contrôleur à TRC 34 pro- duit une adresse M destinée au signal VDA. Les circuits de bascules 51 et 52 sont reliés respectivement, par les bus de données P 3 et P 4 à la MAA-G 11 et à la MAA-C 12 Dans une forme préférée de réalisa- tion, ces circuits 51 et 52 sont des bascules à 8 bits La bascule 52 verrouille les données de la MAA 12 et utilise 12.- ces données verrouillées comme adresses pour la MAA-GCP 13, de manière à tirer de celle-ci une configuration cor- respondant aux données Comme la bascule 52 introduit un retard sur les données fournies par la M 4 AA-C 12, le cir- cuit de bascule 51 retarde les données de la IMAA-G 11 de façon que les données provenant de cette mémoire s'affi- chent en m 8 me temps que les données de la MAA-0 12 e La bascule 51 est branchée à un registre à dé- calage d'entrée/sortie parallèle 61 divisant un octet de données graphiques (figure 6) en deux points de quatre bits. Un registre à décalage 62 à entrée parallèle et sortie sé- rie,, est branché, par l'intermédiaire du bus P 6 à la MIAA- GCP 13 et au pilote de bus de données 33, de manière à transformer le signal d'image d'un caractère à un octet, en un signal de réserve Dans une forme préférée de réa- lisation, les registres à décalage 61, 62 sont des regis- tres à 8 bits Les sorties des registres à décalage 61, 62 sont appliquées à un multiplexeur 63, de manière à syn- chroniser le signal graphique du registre à décalage 61 avec le signal de caractère du registre à décalage 62 Le multiplexeur 63 produit un signal à trois couleurs primai- res dans lequel les plans graphiques de la figure 6 s'ont combinés et affichés sur le TRC 9. L'horloge de système 21 fournit des signaux de registre à décalage S/1 aux registres à décalage 61, 62 -Le signal CLK provenant de l'horloge 21 est appliqué aux bascules 51, 52 et au registre à décalage 62 Le si- gnal SCIK provenant de l'horloge 21 -est appliqué au re- gistre à décalage 61. Sur la figure 3, le multiplexeur 43 décrit sur * la figure 2 comprend trois multiplexeurs 431, 432, 433. Les adresses A a A 11 du bus d'adresses 5 H sont appliquées aux bornes d'entrée 1 A à 4 A du multiplexeur 431 Les bits d'adresses A 12 à A 15 sont appliqués aux bornes d'entrée 1 A à 4 A du multiplexeur 432 Les bits d'adresses A àA 2 13.- sont appliqués aux bornes d'entrée 1 A à 3 A du multiplexeur 433 Les bits de données DO à D 7 de la MAA-C 12 et les adresses VDA d'AMD sont appliquées, par la bascule 52, aux entrées des multiplexeurs 431, 432, 433, de manière à obtenir un fonctionnement en temps partagé. Les bits de données DO sont appliqués à la bor- ne d'entrée 4 B du multiplexeur 431 Les bits de données D 1 à D 4 sont appliques aux bornes 1 B à 4 B du multiplexeur 432 Les bits de données D 5 à D 7 sont appliqués aux bor- nes l B à 3 B du multiplexeur 433 L'adresse VDA d'AMD com- prend les adresses RAO à RA 2 appliquées aux bornes d'en- trée l B à 3 B du multiplexeur 431 Le signal d'impulsions d'horloge W est appliqué aux bornes d'entrée S des mul- tiplexeurs 431, 432, 433. Les bits d'adresses k à A 3 sont appliqués des bornes de sortie 1 Y à 4 Y du multiplexeur 431 aux bornes d'entrée k à A) de la MAA-GCP 13 Les bits d'adresses A 4 à A 7 sont appliqués des bornes de sortie 1 Y à 4 Y du multi- plexeur 432 aux bornes d'entrée A 4 4 A 7 de la MAA-GOP 13. Les bits d'adresses A 8 à A 10 sont appliqués des bornes de sortie 1 Y à 3 Y du multiplexeur 433 aux bornes d'entrée à A 10 de la MAA-GCP 13. le contrôleur de multiplexage de bus en temps partagé 22 reçoit à l'entrée, comme indiqué du côté droit de la figure 3, les signaux d'entrée, 2 e 2, IORQ, RD, GRE, O et PG les signaux d'entrée RD et IORQ sont appliqués à une porte ET-NON 100 dont la sortie est appli- quée à une porte ET-NON 214 La sortie d'une porte ET NON 102 recevant à l'entrée les signaux POG, CRM et GRM est appliquée à une porte ET-NON 214 La sortie VRMRD de la porte ET-NON 214 est appliquée à la borne U de la bascule 23 R. Les signaux W et I 05 R sont appliqués à l'en- trée d'une porte OU-NON 101 qui fournit un signal de sor- tie à la borne d'entrée D de la bascule 222 Le signal 14.- d'impulsions d'horloge est inversé et appliqué à la borne d'entrée d'horloge de la bascule 222 Les signaux de sor- tie DIR et DIR appliqués respectivement à la bascule 23 W et au pilote de bus de données 33, par la bascule 222, commandent le sens'de circulation des données au cours des opérations de lecture et d'écriture, par rapport à la MAA- GOCP 13 A la borne d'entrée a d'une bascule de type. D 221, est appliquée la sortie d'une porte ET-NON 103 re- cevant à l'entrée les signaux U 7, 7 et 2- Une porte - ET-NON 104 recevant à l'entrée les signaux ns, et 2-n est branchée en sortie à la borne P de la bascule 221. le signal de sortie de la bascule 221 commande les signaux à fournir aux pilotes de bus-de données 31, 32 et 33 - Une porte ET-NON 105 reçoit, à ses bornes d'en- trée, le signal O et un signalde sortie de la borne de la bascule 221 La sortie de la porte ET-NON 105 est appliquée hà l'entrée des portes ET-NON 106, 107 et 108. Une porte OU-NON 109 reçoit à l'entrée les signaux M et W-, et se branche en sortie à la porte ET-NON 106 et à la porte ET-NON 110 Une porte OU-NON 111 recevant à l'en- trée les signaux M et CM, fournit un signal de sortie à la sorte ET-NON 107 et à la porte ET-NON 112 Une porte OU-NON 113 reçoit à l'entrée les signaux 2 et GRM et four- nit en sortie un signal appliqué à la porte ET-NON 108 et à la porte ETNON 114 Un signal venant de la borne de sortie Q de la bascule 221 est appliqué aux entrées des portes ET-NON 110, 112 et 114 La porte ET-NON 106 fournit un signal de sortie PCG à la borne G du pilote de bus de données 33 La porte ET-NON 107 fournit le signal de sor- tie ÈRMS La porte ET-NON 108 fournit le signal de sortie =G'- La porte ETNON 110 fournit son signal de sortie PCGWR à la borne d'entrée W de la MAA-GOP 13 La porte ET-NON 112 fournit le signal de sortie CM-WR La porte ET-NON 114 fournit le signal de sortie GRMWR. 15.- Sur la figure 4 A, l'exemple de réalisation d'UTC Z 80 A utilise six cycles de machine M 1 à M 6 pour exécuter une instruction de données de lecture ou d'écri- ture Les cycles de machine utilisent de trois à six pé- riodes d'impulsions d'horloge T 1 T 6 de lt UTC 1 La fi- gure 4 A illustre un cycle de machine M 2 utilisant les pé- riodes T 1 à T 3, comme indiqué par l'adresse I/0 du bus d'a- dresses k à A 15 L'UTC 1 teste un signal ATTENTE pen- dant l'état T 2 et si ce signal est dans l'état bas, la ma- chine reste dans l'état T 2 TL'état T désigne l'état T 2 répété par le signal ATTENTE Comme illustré sur la figure 4 B, le signal 72-est à la fréquence moitié du signal O et se synchronise avec celui-ci. La figure 8 est un diagramme des temps illus- trant le fonctionnement d'une forme de réalisation de I'in- venition La figure 8 A illustre une impulsion d'horloge M/ qui est basse pendant la période Te et haute pendant la pé- riode Td Pendant la période Tc' l'UTC 1 accède à la vidéo- NAA 10 tandis que pendant la période Td le contr 1 ôleur de TRO 34 accède à la vidéo-MAA 10 par un fonctionnement d'AMD. Sur la figure 8 B, l'adresse d'AMD Mi_ 1 est produite pendant les périodes Tc et Td Dans les périodes qui suivent Tc et Td, l'adresse Mi suivante du signal VDA est produite. Sur les figures 8 B 80 et 8 D, l'UTC 1 occupe les bus P 1, P 2, P 3 et P 4 pendant la période Tc, comme indiqué en zones pointillées sur les figures Pendant la période Td o O le contrôleur de TRO 34 accède à la vidéo- NAA 10, les bus Pl à P 4 portent l'adresse Mii 1, comme in- diqué sur la figure 8 86 Dans la période Tc suivante, 1 '- UTC 1 occupe les bus Pl à P 4 tandis que le contrôleur de TRO 34 occupe les bus Pl à P 4 avec l'adresse Mi dans la période Td. Pendant la période Tc' le signal 72 est "L," 16.- et les bus d'adresses 5 H et 5 X sont branchés, par l'inter- médiaire du multiplexeur 41 t à la borne d'adresse AB de la MAA-G 11, et par l'intermédiaire du multiplexeur 42 à la borne d'adresse AB de la MAAC 12, comme indiqué sur la figure 80 et sur la figure 2 Comme indiqué sur la figure 8 Dt le bus de données 4 est branché aux bornes de sortie de lecture et d'entrée d'écriture 23 W et 23 R, par l'inter- médiaire du pilote de bus 31 branché à la borne de données DB de la MAA-G 11, et par l'intermédiaire du pilote de bus 32 branché à la borne de données DB de la MAA-C 12 Par suite, pendant la période Td, les données à l'adresse Mi 1 sont lues dans les mémoires MAA-G 11 et MAA-C 12 par l'opération dt AM - Oomme indiqué sur la figure BE, à la fin de chaque période Td, le signal d'impulsion d'horloge CLK de- vient E"H" et à ce moment les données sont verrouillées res- pectivement aux circuits de bascules 51 et 52 de la MAA-G 11 et de la MAA-0 12. Comme indiqué sur les figures 8 B:; 8 G et 8 H, les circuits de bascules 51, 52 et les bus de données P 5 et P 6 contiennent l'adresse de donnée Mi 2 pendant les pé- riodes Tc et Td, ce qui correspond à une impulsion d'hor- loge venant derrière l'adresse de donnée Mi 1 sur les bus Pl à P 4 - _ 25 Les données du circuit de bascule 51 sont ap- pliquées au registre à décalage 61 et, comme indiqué sur la figure 8 I un signal de décalage/chargement S/a est ap- pliqué au registre 61 Quand le signal S/a est 1 T,, les données sont chargées dans le registre à décalage 61. (Le signal S/a devient T,, lorsqu'on passe de la période Td à la période Tc) Quand le registre à décalage 61 re- çoit une impulsion de décalage SCLK, comme indiqué sur les figures 8 J et 8 K, ce registre 61 fournit les trois si-; gnaux de couleurs primaires R, V et B, et le signal de lu- minance L formant les 4 bits supérieurs des données ver- 17.- rouillées pendant la période Tc (L'impulsion de décalage SOLK prend naissance au départ de chaque période T et Td, comme indiqué sur la figure 8 J) Pendant la période Td, le registre à décalage 61 donne les signaux R, V et B des trois couleurs primaires et un signal de luminance X formant les 4 bits inférieurs des mêmes données, comme décrit ci-dessus Les signaux R, V, B et 1 sont appliqués au multiplexeur 63 pour être affichés sur le TRO 9. Pendant la période Td, les données du circuit de bascule 52 et les signaux RA à RA 2 faisant partie du signal VDA d'adresse d'AMD, sont appliqués, par l'inter- médiaire du multiplexeur 43, à la borne d'adresse AB de la MAA-GCP 13, ce qui permet de lire les données et de les appliquer au registre à décalage 62 Le signal S/a et le signal d'impulsions d'horloge CLK sont appliqués au regis- tre à décalage 62 à partir d'oe les données sont lues sé- quentiellement, comme iliustré sur la figure 8 L Les don- nées lues séquentiellement sont appliquées au multiplexeur 63 comme décrit ci-dessus Par suite, le multiplexeur 63 produit, sur le TRO 9 t un signal à trois couleurs primaires par mélange du plan graphique avec le plan de caractères de la figure 6. Les figures 9 A et 93 sont des diagrammes des temps illustrant le fonctionnement de l'UTC 1 pour lire les données de la MAA-GCP 13 Sur la figure 9 A, la pério- de T 1 est synchronisée avec la période Td lorsque le si- gnal d'impulsions d'horloge est "H" et lorsque le con- trôleur à TRO 34 accède à la MAA-GCP 13 Les données lues pendant la période T 2 sont appliquées au pilote de bus de données 23 R pendant la période suivante Tw, comme indiqué par la flèche de la figure 9 At entre les graphiques appe- lés P 6 et ( 23 R). Sur la figure 93, les états de la machine se sont décalés de T 1 = Td à T 1 = Tc Dans les périodes T 1 et T 3 le signal d'impulsions d'horloge W/ est bas, en 18.- indiquant ainsi que i'UTC I occupe le bus P 6 pour accéder à la NAA-GCP 13. les figures 10 A et 103 illustrent la réparti- tion dans le temps lorsque 'l UTC 1 inscrit les données dans la MAA-GCP 13 Sur la figure 10 A, la période T 1 est syn- chronisée avec la période T Ed tandis que sur la figure B, la période T 1 est synchronisée avec la période Tc Sur la figure 10 A, au démarrage de la période Tw' le signal DIR chute pour verrouiller les données de l'UTC 1 dans la bascule d'écriture/entrée 23 W Les don- nées sont appliquées à la borne de données D Bde la MAA- GOP 13 pendant la période T 3 lorsque le signal PCGS est Sur la figure 10 OB le signal d'impulsion d'horloge 072 est bas pendant Tw, ce qui indique que les données sont écrites dans la MAA-GOP 13 par lt'UTC 1. Selon l'invention, des données aléatoires ne peuvent s'inscrire accidentellement dans la MAA-GOP 13. Le signal POGS n'est pas défini dans la période T 1 de sorte que le pilote de bus de données 33 n'est pas sélec- tionné et que l'adresse de données n'est pas définie Le signal DIR est "H" pendant les périodes T 1 et T 2 de sorte que le pilote de bus de données 33 ne peut fonctionner pour écrire des données aléatoires dans la vidéo-MAA 10. Une UTC Z 80 A présente un temps d'établisse- ment de 50 nanosecondes et un temps de maintien de O nano- seconde Le temps d'établissement, pour des données selon l'invention, se calcule de la manière suivante s nanosecondes temps de retard à la borne 23 R par rap- port au tempsde montée du signal d'impulsion d'horloge / = 125 nanosecondes 28 nanosecondes = 97 nanosecondes. Comme ces 97 nanosecondes sont supérieures au temps d'établissement de 50 nanosecondes de lt UTC 1, les données emmagasinées dans la MAA-GOP 13 peuvent être lues comme illustré sur les figures 9 A et 9 B. 19.- Comme l'accès direct en mémoire se fait en temps partagé pour la vidéo-MAA 10, le TRC 9 ne vacille pas. La vidéo-MAA 10 est reliée à l'adresse I/Ode l'UTC 1 de sorte qu'il n'y a pas de diminution de vitesse de traite- ment de l UTC 1 lorsqu'on effectue un accès direct en mé- moire de la vidéo-MAA 10 pour l'affichage Comme indiqué sur la figure 4, l'adresse I/O de l'UTO 1 reste la m 9 me pour trois périodes d'horloge ou plus, c'est-à-dire pen- dant 750 nanosecondes ou plus Par suite, l'UTC 1 et le t O contrôleur à TRO 34 accèdent à la mémoire pendant une pé- riode de 375 nanosecondes et la vidéo-MAA 10 n'a pas besoin d'4 tre une MAA à grande vitesse. Comme indiqué sur la figure 1, la MLS 2 et la MAA 3 sont affectées à des zones de commande de mémoire correspondantes de l'UTC 1, tandis que la vidéo-MAA 10 est affectée à une zone d'I/O de cette UTC 1 De cette manière on peut adresser la vidéo-MAA par la paire de registres BC de l'UTC 1, en réponse aux instructions d'I/o. Par suite, du fait de cette affectation par rapport à la MLS 2, à la MAA 3 et à la MAA 10, la zone de programmation ou de travail qu'on peut utiliser dans la MRA 3 n'est pas réduite par une zone de viodéo-MAA, ce qui laisse une plus grande zone de programmation à ltuti- lisateur De plus, comme on peut augmenter la capacité de la vidéo-MAA 10 Jusqu'à 32 kilo octets, cela permet d'obte- nir une fonction graphique à haute résolution pouvant at- teindre par exemple 640 x 100 points On remarquera que les instructions ou commandes données par l'UTC 1 pour la MLS 2 et la MAA 3, peuvent être semblables à celles utilisées dans un microcalculateur classique, tandis que les instructions ou commandes d'I/O peuvent tre facile- ment utilisées pour la vidéo-MAA 10. On décrira maintenant les instructions de commande d'une UTC Z 80 At permettant de transférer les données entre une borne extérieure d'I/O 7 et l'UTC 1 2-509492 - (et par suite la MAA 3) On remarquera tout d'abord que l UTC Z 80 A comprend au moins-les registres d'utilisation générale A, B, C 0, D, E, H et B, et que le transfert de 8 bits de données entre une borne d'I/O 7 et l'un ou plusieurs de ces registres se fait par l'intermédiaire de la ligne de bus de données 4 i'information d'adresse correspondante est transférée par l'intermédiaire de la ligne de bus d'adresses à 16 bits constituée de la ligne de bus d'adres- ses à 8 bits supérieure à 5 H et de la ligne de bus d'adres- ses à 8 bits 5 X. On peut en particulier utiliser les instruc- tions suivantes t I 1 INA, n Cette instruction transfère 8 bits de données à une borne d'entrée désignée par le nombre N ( N = O à 255 ') dans le registre A de l'UTO - I 2 OUT n, A Cette instruction transfère 8 bits de données du registre A de l JUTO à une borne de sortie désignée par le nombre N On remarquera qu'avec ces instructions, les données à 8 bits du registre A apparaissent à la fois sur les bornes de données DO à D 7 et sur les bornes d'adres- ses A 8 à 5 Dans ce cas, les bornes d'adresses de don- nées à 8 bits inférieures AO à 7 reçoivent l'information d'adresse et indiquent le numéro de borne n. II 1 IN r, (c)- Cette instruction transfère les données à une borne (identifiée par le nombre n) désignée par la pai- re de registres BC, dans un registre r constitué par l'un des registres A, B, C 0, Dt E, Het L. II 2 OUT (c), r Cette instruction transfère les données du re- gistre r à la borne (identifiée par le nombre n) désignée par la paire de registres BO Les données du registre r 21.- apparaissent aux bornes de données Do à D 7, le registre c contient l'information des bornes d'adresses A O à A cor- respondant au numéro de borne n, et le registre B contient l'information des bornes d'adresses 8 à A 15 correspondant au dispositif d I/0 branché à la borne désignée Comme huit bits d'information sont prévus dans le registre c, on peut brancher un maximum de 256 ( O à 255) dispositifs d'I/O à chaque borne Comme cela appara tra mieux ci-après, on uti- lise également les instructions de transfert de blocs sui- vantes avec l'UTC 1: III 1 INIR, INDR Grâce à ces instructions, on peut transférer d'une borne N à la mémoire principale, un certain nombre d'octets de données, c'est-à-dire de blocs de données Dans ce cas, on utilise la paire de registres BC pour détermi- ner le nombre de bornes (registre C) et le nombre d'octets à transférer (registre B) Le bloc de données est transféré dans une position de mémoire dont l'adresse est déterminée par la paire de registres HL Par exemple, la dernière po- sition d'adresse dans laquelle on doit transférer les don- nées, est emmagasinée dans la paire de registres HL Le registre B est alors utilisé en compteur et compte en des- cendant Jusqu'à zéro En particulier, la valeur contenue dans le registre B décroit en permanence d'une unité, et un octet du bloc est transféré à chaque pas descendant d'une unité. Quand la valeur emmagasinée dans le registre B est égale à zéro, tous les octets du bloc de données ont été transférés de la borne d'I/0 correspondante, dési- gnée par le registre 0. III 2 OTIR, OTDR Avec ces instructions, un bloc de données peut être transféré de la mémoire principale à une borne d'I/0 désignée par le registre C La paire de registres HEL et le 22.- registre B s'utilisent de la meme manière que celle décri- te ci-dessus. On remarquera que les bornes d'adresses à' 8 bits supérieures à i A 15 sont différentes des bornes d'a- dresses d'I/O à À 7 de la borne d'I/O 7, de sorte que i'UTOC 1 peut faire la distinction entre la vidéo-MAA 10 et la borne d I/O 7 23.- RE V E N D I C A T I O N S 1. Appareil de commande d'accès de mémoire associé à une unité centrale de traitement d'informations ( 1) reliée à un bus de données non synchronisé ( 4), appa- reil caractérisé en ce qu'il comprend des moyens de mémoi- re adressables ( 2) ( 3), des moyens de commande d'accès ( 6) à ces moyens de mémoire ( 2) ( 3), et des moyens de multi- plexage permettant à l'unité de traitement centrale ( 1) et aux moyens de commande, d'accéder sélectivement et en temps partagé aux moyens de mémoire adressables. 2 Appareil selon la revendication 1, caracté- risé en ce qu'il comprend en outre, des moyens d'horloge ( 21) permettant de fournir des impulsions d'horloge de fré- quence prédéterminée destinées à commander l'unité de trai- tement centrale ( 1), les moyens de commande d'accès en mé- moire ( 6) et les moyens de multiplexage ( 22) étant synchro- nisés par les moyens d'horloge. 3. Appareil selon l'une quelconque des reven- dications 1 et 2, caractérisé en ce que les moyens d'hor- loge comprennent une horloge de système ( 21) destinée à produire les impulsions d'horloge, ces impulsions étant appliquées à l'unité centrale de traitement ( 1) et aux moyens de multiplexage ( 22). 4. Appareil selon l'une quelconque des reven- dications 1 à 3, caractérisé en ce que les moyens d'horlo- ge ( 21) comprennent une horloge de multiplexage destinée à fournir aux moyens de multiplexage 422) et aux moyens de commande ( 6), des impulsions de multiplexage synchroni- sée avec les premières impulsions d'horloge à une seconde fréquence prédéterminée. 5. Appareil selon l'une quelconque des reven- dications 1 à 4, caractérisé en ce que les moyens de mé- moire adressables ( 2) ( 3) comprennent une mémoire à accès aléatoire destinée à emmagasiner les données. -35 6 Appareil selon l'une quelconque des reven- 24.- dications 1 à 5, caractérisé en ce qu'il comprend en outre, un tube à rayons cathodiques( 9) et en ce que les moyens de commande comprennent un contrôleur (? 20) à tube à rayons ca- thodiques branché à ce tube, et en ce que les moyens d'ac- cès aléatoire sont constitués par une mémoire vidéo à ac- cès aléatoire ( 10) destinée à emmagasiner les données d'af- fichage sur le tube à rayons cathodiques ( 9). 7. Appareil selon l'une quelconque des reven- dications 1 à 6, caractérisé en ce que la mémoire à accès aléatoire ( 3) est constituée de plusieurs mémoires à ac- cès aléatoire branchées ensemble par le bus de données non synchronisé ( 4). 8. Appareil selon l'une quelconque des reven- dications 1 à,7, caractérisé en ce que les moyens de multi- plexage ( 22) comprennent plusieurs multiplexeurs de divi- sion du temps ( 41) ( 42) ( 43), chaque multiplexeur étant branché à l'une des mémoires à accès aléatoire ( 3), et un contrôleur de multiplexage en temps partagé ( 22) bran- ché aux multiplexeurs de division du temps de manière à commander ceux-ci en temps partagé et en synchronisme avec les impulsions d'horloge de multiplexage. 9. Appareil selon l'une quelconque des reven- dications 1 à 8, caractérisé en ce que l'une des mémoires à accès aléatoire ( 3) emmagasine des données graphiques, en ce qu'une secondle mémoire à accès aléatoire emmagasine des données de caractères, et en ce qu'une troisième mémoire à accès aléatoire emmagasine des données d'un générateur de caractères programmables. 10. Appareil selon l'une quelconque des re- vendications 1 à 9, caractérisé en ce que l'unité de trai- tement centrale ( 1) comprend des moyens de bornes d'entrée/ * sortie ( 7), et en ce que cette unité de traitement centra- le ( 1) accède aux moyens de mémoire adressables par l'in- termédiaire des moyens de bornes d'entrée/sortie ( 7). il Appareil selon l'une quelconque des reven- 25.- dications 1 à 10, caractérisé en ce que l'unité de trai- tement centrale ( 1) est une unité centrale Zilog Z 80 A utilisant un système dlimpulsions d'horloge à 4 M Hz. 12. Appareil selon l'une quelconque des re- vendications 1 à 11, caractérisé en ce que l'unité de traitement centrale ( 1) et les moyens de mémoire adres- sables ( 2) ( 3), comportent des adresses supérieures à 8 bits et des adresses inférieures à 8 bits, les adresses supérieures à 8 bits de l'unité de traitement centrale étant branchées aux adresses inférieures à 8 bits des moyens de mémoire adressables, et les adresses inférieures à 8 bits de l'unité de traitement centrale étant branchées aux adresses supérieures à 8 bits des moyens de mémoire adressables.