Brevet FR2507356A1 — publié le 19821210

La présente invention a trait à un analyseur logique à vitesses multiples qui permet de mesurer un bloc de données logiques d'entrée avec une horloge à haute-fréquence tout en mesurant le même bloc ou un autre bloc de données logiques d'entrée avec une horloge à basse fré- quence. Les instruments logiques de mesure sont indispensables pour satis- faire aux besoins que crée l'étalonnage ou le dépannage d'appareils élec- troniques numériques relativement sophistiqués, notamment ceux qui sont basés sur l'usage de microprocesseurs Un tel instrument logique de me- sure est l'analyseur logique qui emmagasine des données logiques d'entrée dans une mémoire et affiche les données emmagasinées sur un dispositif d'affichage tel qu'un tube à rayons cathodiques L'analyseur logique est un outil particulièrement utile et souple car, parmi d'autres proprié- tés, il peut détecter le mot désiré dans les données d'entrée et mesurer les parties désirées des données d'entrée par référence au mot désiré. Il est parfois souhaitable de pouvoir mesurer par le détail cer- taines parties d'un bloc de données d'entrée, par exemple des données de commande, en utilisant une horloge haute-fréquence tout en mesurant le même bloc ou un autre bloc de données d'entrée, par exemple une in- formation d'adresse, à une vitesse inférieure d'horloge, pour que l'o- pérateur puisse observer aussi bien la totalité du bloc d'entrées que la partie qui l'intéresse Toutefois, dans les analyseurs logiques de type conventionnel l'acquisition des données d'entrée se fait avec la même fréquence d'horloge et ces analyseurs classiques ne permettent pas d'acquérir les données d'entrée (simultanément) avec des fréquences d'horloge différentes En outre, les analyseurs logiques classiques ne permettent pas de détecter des mots de déclenchement différents pour chaque bloc de données d'entrée, si bien que l'opérateur n'est pas à même d'observer simultanément différentes parties des données d'entrée. Même si l'on utilise en même temps deux ou un plus grand nombre d'ana- lyseurs logiques pour mesurer les données d'entrée avec des fréquences d'horloge différentes et des mots de déclenchement différents pour chaque analyseur logique, il est difficile de conna tre les relations de temps entre les différentes horloges et différents mots de déclen- chement. Suivant la présente invention, on peut mesurer en détail un bloc de données logiques d'entrée en utilisant une horloge à haute-fréquence tout en mesurant le même bloc ou un autre bloc de données logiques d'en- trée à une cadence inférieure d'horloge La présente invention comprend -2 - au moins deux parties ou sections d'analyseur logique qui comportent chacune un circuit mémoire pour stocker les données d'entrée, un cir- cuit de commande pour contrôler le mode soit d'enregistrement, soit de lecture, ainsi que l'adresse de mémoire du circuit mémoire, ainsi qu'un circuit détecteur de mots et de déclenchement pour détecter le mot désiré de déclenchement d'après les données d'entrée et pour déterminer un point de déclenchement Ces parties ou sections d'analyseur logique re- çoivent différents signaux d'horloge afin d'emmagasiner les données d'entrée avec différentes fréquences d'horloge, la fréquence d'horloge de la première partie de l'analyseur logique étant inférieure à celle de la seconde partie Le signal d'horloge "lent" en provenance de la première partie de l'analyseur logique est stocké dans la seconde par- tie de l'analyseur logique avec les données d'entrée afin de permettre de distinguer la relation de temps qui existe entre les horloges lente et rapide. Le circuit détecteur de mots et de déclenchement engendre une impulsion de sortie lorsqu'il détecte le mot désiré dans les données d'entrée La présente invention comprend en outre un compteur qui sert à compter les impulsions d'horloge entre l'apparition d'impulsions de sortie en provenance des circuits détecteurs de mots et de déclenchement respectivement dans les première et seconde parties de l'analyseur lo- gique, lors de la détection de mots de déclenchement Les données stockées dans les première et seconde parties de l'analyseur logique sont affi- chées simultanément par le dispositif d'affichage, et l'on peut afficher le contenu du compteur. Par conséquent, l'un des buts de la présente invention consiste à prévoir un analyseur logique à vitesses multiples, d'un type nouveau, capable -de mesurer en détail un bloc de données logiques d'entrée en uti- lisant une horloge à haute-fréquence tout en mesurant plus sommairement le même bloc ou un autre bloc de données logiques à une vitesse plus lente. Un autre but de la présente invention consiste à prévoir un ana- lyseur logique d'un type nouveau qui comprend au moins deux parties ou sections d'analyseur logique comportant chacune un circuit mémoire et un circuit détecteur de mot et de déclenchement, dans lequel chaque partie sert à stocker des données d'entrée à l'aide d'une horloge différente et d'un mot de déclenchement également différent. Par ailleurs, l'invention a pour but de prévoir un analyseur lo- gique perfectionné qui permet de reconna tre la relation de temps qui -3 - existe entre les différentes horloges. L'invention a également pour but de prévoir un analyseur logique perfectionné, capable de reconnaître la relation de temps qui existe en- tre les différents mots de déclenchement. D'autres buts et avantages de l'invention ressortiront plus en dé- tail aux spécialistes dans l'art au cours de la description qui suit et se réfère aux dessins annexés, sur lesquels: La FIGURE 1 est un schéma synoptique d'un premier mode de réali- sation de l'invention; Les FIGURES 2 et 5 représentent des diagrammes chronométriques destinés à faciliter la compréhension du mode de fonctionnement du cir- cuit représenté Figure 1; Les FIGURES 3 et 4 montrent des affichages suivant la présente invention pour expliquer le fonctionnement du circuit de la Figure 1, et La FIGURE 6 est un autre schéma synoptique relatif à une variante de réalisation de l'invention. Si l'on se réfère tout d'abord à la Figure 1, on y voit un schéma synoptique d'un premier mode de réalisation de l'invention Celle-ci comprend des première et seconde parties 10 et 12 de l'analyseur logique, qui sont de construction sensiblement identique Dans la première par- tie 10, un convertisseur de niveau 14 reçoit un premier bloc de données logiques d'entrée, par exemple une information d'adresse à huit bits d'un microprocesseur soumis à l'essais, à partir d'une sonde 16 d'ac- quisition de données, afin de convertir le niveau logique des données d'entrée en un niveau logique déterminé utilisé dans l'analyseur logique de la Figure 1 La sortie du convertisseur de niveau 14 est appliquée à un registre tampon 18 ainsi qu'à un multiplexeur numérique 20 qui se trouve dans la seconde partie 12 Le registre tampon 18 assure l'échan- tillonnage des données d'entrée en fonction d'une horloge lente et ap- plique les données échantillonnées à un circuit à mémoire, tel qu'une mémoire vive (RAM) 22 et-à un circuit détecteur de mots et/ou de dé- clenchement 24 Le circuit de commande 26 comprend un compteur qui reçoit le signal d'horloge lente afin de déterminer l'adresse de la mé- moire RAM 22 et de transférer l'information relative à l'adresse à un circuit commun ou principal 28 comportant des lignes de données, d'adres- ses et de commande En outre, le circuit de commande 26 contr 8 le le mode de fonctionnement (enregistrement ou lecture) de la mémoire RAM 22 con- formément à une instruction reçue dudit circuit commun 28 La mémoire RAM 22 stocke les données provenant du registre tampon 18 selon le mode -4enregistrement, et applique l'information stockée au circuit commun 28 selon le mode lecture Le circuit de détection de mots et/ou de déclen- chement 24 reçoit le signal d'horloge lente pour assurer un fonctionne- ment synchrone et actionner un compteur programmable incorporé a ce circuit Le circuit 24 détecte le mode de déclenchement désiré dans la donnée provenant du registre tampon 18 en réponse à une instruction reçue du circuit commun 28 Attendu que le circuit 24 comprend un compteur pro- grammable, il peut sélectionner des positions de déclenchement telles que la position de pré-déclenchement (la donnée qui précède le stockage du mot de déclenchement), la position de déclenchement intermédiaire (la donnée avant et après le stockage du mot de déclenchement) et la posi- tion dite de post-déclenchement (après le stockage du mot de déclenche- ment) L'instruction relative à la position de déclenchement pour régler le compteur programmable est appliquée à partir du circuit commun 28, tandis qu'une autre sortie (signal de point de déclenchement) pour l'in- formation relative à la position de déclenchement est appliquée au cir- cuit commun 28 Le circuit de commande 26 stoppe le mode de fonctionne- ment en enregistrement de la mémoire RAM 22 conformément à l'entrée reçue du circuit de détection de mot et/ou de déclenchement 24. La seconde partie 12 est semblable à la première 10, ce qui justi- fie l'adoption des m 9 mes chiffres de référence pour désigner des blocs analogues et l'on ne décrira par conséquent que les différences qui exis- tent entre ces deux parties Le multiplexeur 20 assure la sélection soit des premières données détectées par la sonde d'acquisition de données 16, soit des-secondes données (par exemple les données de commande à huitbits du microprocesseur soumis à l'essai) détectées par la sonde d'acquisition de données 16 ' conformément à une instruction reçue du circuit commun 28 Les données sélectionnées reçues du multiplexeur 20 et le signal d'horloge lente sont stockés dans la mémoire RAM 22 ' par l'intermédiaire du registre tampon 18 ' Un signal d'horloge rapide dont la fréquence est supérieure à celle du signal d"horloge lente est appli- qué au registre tampon 18 ', au circuit détecteur de mots et/ou de dé- clenchement 24 ' et au circuit de commande 26 '. Le compteur 30 reçoit la sortie du circuit détecteur de mots et/ou de déclenchement 24 en tant que signal de démarrage, le signal d'horloge lente en tant que signal d'horloge et la sortie du circuit détecteur de mots et/ou de déclenchement 24 ' en tant que signal d'arrêt, la disposi- tion étant telle que les sorties des circuits 24 et 24 ' sont en fait le mot de déclenchement ou l'information de position L'ordinateur central -5CPU 32, qui peut avantageusement 9 tre un microprocesseur, la mémoire morte ROM 34 pour la programmation et la mémoire vive RAM 36 agissant en tant que mémoire temporaire, sont reliés au circuit commun 28 Le dispositif d'affichage 38 est par exemple un moyen d'affichage à tube a rayons cathodiques du type à analyse de trame, et reçoit les informations image ou vidéo du circuit commun 28 Le clavier 40 applique des instructions au circuit commun 28 afin de fixer différentes conditions telles que mots de déclenchement, mode d'affichage (diagramme chronomé- trique ou affichage par tableau d'état), ou similaires Les générateurs de signaux d'horloge lente ( 42) et rapide ( 48) engendrent respective- ment les signaux d'horloge lents et rapides conformément aux instructions- reçues du circuit commun 28 Le multiplexeur 44 d'horloge lente assure la sélection de la sortie du générateur 42 ou de la borne extérieure 46 de l'horloge lente en fonction d'une instruction reçue du circuit com- mun 28 D'une manière analogue, le multiplexeur 52 d'horloge rapide as- sure la sélection de la sortie soit du générateur 48, soit de la borne extérieure 54 de l'horloge rapide. Le fonctionnement du système représenté Figure 1 sera maintenant décrit en se référant également aux Figures 2 à 5 du dessin Les condi- tions définies ci-après sont supposées: les sondes d'acquisition de données 16 et 16 ' effectuent respectivement l'acquisition des données A et B, comme le montre la Figure 2 Les multiplexeurs 44 et 52 sont ré- glés de façon à sélectionner les générateurs de signaux d'horloge 42 et 48 destinés à engendrer des signaux d'horloge lents C et des signaux d'horloge rapides D comme le montre la Figure 2 Le multiplexeur 20 est réglé pour sélectionner le convertisseur de niveau 14 ' Les premier et second mots de déclenchement T et T sont réglés respectivement pour i 2 les circuits détecteurs de mots et/ou de déclenchement 24 et 24 ', et l'on suppose en outre que ces mots de déclenchement T 1 et T 2 sont com- pris respectivement dans les données A et B, aux instants t 1 et t 2 De plus, dans cet exemple, les circuits 24 et 24 ' sont réglés selon le mode de post-déclenchement Les réglages ci-dessus sont commandés par l'ordi- nateur central CPU 32 et le clavier 40 selon la programmation contenue dans la mémoire morte ROM 34, et emmagasinés dans la mémoire vive RAM 36. Lorsque le circuit détecteur de mots et/ou de déclenchement 24 détecte le mot désiré T 1 dans la donnée A à l'instant t 1, le circuit 24 engendre la sortie destinée à 9 tre appliquée au compteur 30 Ce dernier et le compteur du circuit 24 commencent à compter le signal C de l'hor- loge lente de la Figure 2, et le circuit 24 applique la sortie à travers 6 - le circuit commun 28 au circuit de commande 26 dès que le compteur du circuit 24 a compté le nombre pré-établi, déterminé par la capacité de la mémoire vive RAM 22 Celle-ci emmagasine la donnée A conformément au signal d'adresse reçu du circuit de commande 26, et stoppe la donnée de stockage dès que le circuit de commande 26 reçoit la sortie du circuit détecteur de mots et/ou de déclenchement 24 Par conséquent, la mémoire vive 22 emmagasine la donnée A après le mot désiré de déclenchement T 1. Lorsque le circuit détecteur de mots et/ou de déclenchement 24 ' détecte le mot désiré T 2 dans la donnée B à l'instant t 2, le circuit 24 ' applique la sortie au compteur 30 qui stoppe le comptage de l'horloge lente C Le compteur du circuit détecteur de mots et/ou de déclenchement 24 ' commence à compter l'horloge rapide D, et applique la sortie par l'intermédiaire du circuit commun 28 au circuit de commande 26 ' des que le compteur a compté le nombre pré-établi, déterminé par la capacité de la mémoire vive RAM 22 ' Celle-ci emmagasine la donnée B et l'horloge lente C conformément au signal d'adresse provenant du circuit de commande 26 ', et stoppe le stockage de la donnée B dès que le circuit de commande 26 ' reçoit la sortie du circuit détecteur de mots et/ou de déclenchement 24 ' Ainsi, la mémoire vive RAM 22 ' stocke la donnée B et l'horloge lente C après le mot de déclenchement T 2. Lorsque la sélection de l'affichage du diagram 5 e chronométrique se fait à l'aide du clavier 40, l'affichage produit par le dispositif d'af- fichage 38 est celui que montre la Figure 3 Cet affichage est contrôlé par l'ordinateur principal CPU 32 et la programmation dans la mémoire morte ROM 34 Dans l'affichage, "PODE et "CHU indiquent les genres de sondes et canaux d'acquisition de données; autrement dit, "A' et 'B' in- diquent respectivement les sondes 16 et 16 ', et les nombres y associés indiquent les canaux de sonde ou d'essai Par exemple, WA 7 u désigne le canal 7 de la sonde 16 et "B 4 u indique le canal 4 de la sonde 16 ' "Se désigne le point de déclenchement lent de la partie 10, et "FI désigne le point de déclenchement rapide de la partie 12 Le signal d'horloge lente C stocké dans la mémoire RAM 22 ' sert à déterminer la relation de temps qui existe entre les horloges des sections 10 et 12 D'après l'af- fichage de la Figure 3, l'opérateur peut observer simultanément la don- née A dans son aspect brut et la donnée B en détail Ce mode est extrê- mement utile lorsque la fréquence d'horloge de la donnée A diffère de de celle de la donnée B Si la relation de temps des mots de déclenche- ment des parties 10 et 12 est indispensable, le contenu du compteur 30 peut être affiché par le dispositif d'affichage 38 conformément à l'ins- -7 - truction posée par le clavier 40. Si l'on sélectionne le mode à pré-déclenchement à l'aide du clavier , les circuits détecteurs de mots et/ou de déclenchement 24 et 24 ' ap- pliquent les signaux d'arrêt de stockage (point de déclenchement)respec- tivement aux circuits de commande 26 et 26 ' lorsque les circuits 24 et 24 ' détectent les mots de déclenchement Si c'est le mode de déclenche- ment intermédiaire qui est sélectionné, les mémoires RAM 22 et 22 ' stockent la donnée d'entrée avant et après les mots de déclenchement sous le contr 8 le des circuits détecteurs de mots et/ou de déclenchement 24 et 24 ' et aussi des circuits de commande 26 et 26 ' Les autres opé- rations des modes à pré-déclenchement et à déclenchement intermédiaire sont identiques au mode dit à post-déclenchement. Lorsqu'on choisit un mode d'affichage sur tableau d'état à l'aide du clavier 40, l'affichage produit sur le dispositif d'affichage 38 est celui que montre la Figure 4 Dans cet affichage, "SEQ" désigne l'adresse de la mémoire RAM 22 ', et "BIN" et"HEX" indiquent les modes binaire et héxadécimal Les données stockées dans les mémoires RAM 22 et 22 ' sont transformées en nombres binaires et hexadécimaux sous le contr 8 le de l'ordinateur central CPU 32 et de la programmation que contient la mé- moire morte ROM 34 Les données stockées peuvent être affichées selon le mode octal L'analyseur logique de la Figure 1 peut afficher les mots de déclenchement, les fréquences d'horloge et d'autres informations, s'il y a lieu Les adresses de l'affichage peuvent être déplacées à l'aide du clavier 40. Lorsque le multiplexeur 20 sélectionne le convertisseur de niveau 14 au lieu du convertisseur 14 ', le circuit détecteur de mots et/ou de déclenchement 24 ' détecte le mot de déclenchement T 2 à l'instant t 2 à 2 t 2 partir de la donnée A' acquise par la sonde 16, comme le montre la Fi- gure 5 Les autres opérations sont identiques à celles des cas précé- demment décrits, et l'affichage sur le dispositif d'affichage 38 est semblable à celui des Figures 3 et 4; toutefois, les affichages "A" et "B" sont les m 9 mes données Il convient de noter que la présente inven- tion peut être utilisée d'une manière analogue à celle d'un oscilloscope à double balayage comportant des circuits de balayage normaux et re- tardés. La Figure 6 est un schéma synoptique montrant un second mode de réalisation de la présente invention Ce schéma comporte trois parties , 12 et 56 d'analyseur logique, deux compteurs 30 et 58, et trois générateurs 60, 62 et 64 de signaux d'horloge La partie 10 de l'analy- seur logique stocke les données de sortie et reçoit un signal d'horloge A du générateur 60 Les parties 12 et 56 stockent le signal d'horloge A et les mêes données que celles appliquées à la partie 10, ou d'autres données, et reçoivent des signaux d'horloge B et C provenant respecti- vement des générateurs B et C La fréquence de l'horloge A est infé- rieure à celle de l'horloge B qui à son tour est inférieure à la fré- quence de l'horloge C Les parties 10, 12 et 56 appliquent des niveaux "hauts" de logique à des portes OU exclusives 66 et 68 lorsque les mots désirés de déclenchement sont détectés Attendu que les sorties des portes OU exclusives 66 et 68 sont appliquées aux bornes de déclenche- ment des compteurs 30 et 58, ces compteurs 30 et 58 commencent à compter les signaux d'horloge A lorsque la partie 10 détecte le mot de déclen- chement et s'arrêtent dès que les sections 12 et 56 détectent les mots de déclenchement Ainsi, le contenu du compteur 30 constitue 1 l'in- formation concernant la relation de temps des mots de déclenchement des parties 10 et 12, tandis que le contenu du compteur 58 constitue 1 'in- formation concernant la relation de temps des mots de déclenh nt des parties 10 et 56 Etant donné que les autres opérations sont sem- blables à celles du premier mode de réalisation représenté sur la Fi- gure 1, il n'est pas jugé nécessaire de les décrire à nouveau. Bien que l'on ait décrit et représenté ici des modes préférés de réalisation de la présente invention, il est évident pour tout spécia- liste dans l'art que de nombreux changements et modifications pourront y être apportés sans s'écarter des principes de base de l'invention, prise dans son aspect le plus large Par exemple, le compteur 30 peut compter les signaux de l'horloge rapide ou d'une autre horloge étalon. Si l'information concernant la relation de temps des mots de déclenche- ment des parties 12 et 56 de l'analyseur logique est désirée, l'ordina- teur central CPU 32 peut la calculer d'après le contenu des compteurs 30 et 58 en fonction de la programmation que contient la mémoire morte ROM 34 Les circuits de détection de mots et/ou de déclenchement 24 et 24 ' peuvent appliquer les signaux de points de déclenchement au compteur 30. REVENDICATIONS 1 Un analyseur logique à vitesses multiples, du type comprenant des première et seconde parties d'analyseur logique ( 10, 12) comportant chacune un circuit à mémoire ( 22, 22 ') pour stocker les données d'entrée et un détecteur de mots ( 24, 24 ') pour détecter un mot prédéterminé dans lesdites données d'entrée afin de contr 8 ler ledit circuit à me- moire,-et un compteur ( 30) pour compter un signal d'horloge conformément aux sorties desdits détecteurs de mots desdites première et seconde par- ties de l'analyseur logique ( 10, 12), cet analyseur logique étant carac- térisé en ce que les signaux d'horloge ( 4, 8) des première et seconde parties ( 10, 12) de l'analyseur logique diffèrent entre eux. 2 Un analyseur logique selon la Revendication 1, caractérisé en ce que le circuit à mémoire ( 22) de la première partie ( 10) de 1 ' analy- seur logique stocke le signal d'horloge (A) pour ladite première partie ( 10) de l'analyseur logique. 3 Un analyseur logique selon la Revendication 1, caractérisé en ce que ledit compteur commence à compter lorsque le détecteur de mots ( 24) de la première partie ( 10) de l'analyseur logique détecte un pre- mier mot prédéterminé (T 1) et cesse de compter lorsque ledit détecteur de mots ( 24 ') de la seconde partie ( 12) de l'analyseur logique détecte un second mot prédéterminé (T 2). 4 Un analyseur logique selon la Revendication 1, caractérisé en ce que lesdites première et seconde parties ( 10, 12) de l'analyseur lo- gique reçoivent les mêmes données d'entrée. 5 Un analyseur logique selon la Revendication 1, caractérisé en ce que lesdites première et seconde parties ( 10, 12) de l'analyseur lo- gique reçoivent différentes données d'entrée. 6 Un analyseur logique selon la Revendication 1, caractérisé en ce que ladite seconde partie ( 12) de l'analyseur logique comprend un multiplexeur ( 20) destiné à assurer la sélection des données d'entrée. 7 Un analyseur logique selon la Revendication 1, caractérisé en outre en ce qu'il comprend un dispositif d'affichage ( 38) qui sert à afficher les données stockées dans lesdits circuits à mémoire ( 22, 22 ') desdites première et seconde parties ( 10, 12) de l'analyseur logique. 8 Un analyseur logique selon la Revendication 7, caractérisé en ce que le dispositif d'affichage ( 38) affiche le contenu dudit comp- teur ( 30). 9 Un analyseur logique selon la Revendication 1, caractérisé en ce qu'il comprend en outre un ordinateur central (CPU 32) et une pro- - grammation stockée dans une mémoire morte (ROM 34) pour contrôler les- dites première et seconde parties ( 10, 12) de l'analyseur logique. Un analyseur logique comprenant: a) un premier circuit à mémoire ( 22) destiné à emmagasiner des données d'entrée sous le contr 8 le d'un premier circuit de commande ( 26) qui reçoit un premier signal d'horloge; b) un premier détecteur de mots ( 24) pour détecter un premier mot prédéterminé à partir de données d'entrée appliquées audit premier circuit à mémoire ( 22) et qui contr 8 le ledit premier circuit de com- mande ( 26); c) un second circuit à mémoire ( 22 '; destiné à emmagasiner ledit premier signal d'horloge ainsi qu'une donnée d'entrée parmi d'au- tres ainsi que la m 9 me donnée d'entrée devant atre stockée dans ledit N t - premier circuit à mémoire ( 22) sous le contrôle d'un second circuit de commande ( 26 ') qui reçoit un second signal d'horloge; d) un second détecteur de mots ( 24 ') destiné à détecter un second mot prédéterminé à partir des données d'entrée appliquées audit second circuit à mémoire ( 22 ') et qui contr 8 le ledit second circuit de commande ( 26 '); e) un compteur ( 30) destiné à compter le premier signal d'hor- loge conformément aux sorties desdits premier et second détecteurs de mots ( 24, 24 '); caractérisé en ce que la fréquence dudit premier signal d'horloge (A) est différente de celle du second signal d'horloge (B). 11 Un analyseur logique selon la Revendication 10, caractérisé en ce que ledit compteur ( 30) commence à compter ledit premier signal d'hor- loge lorsque le premier détecteur de mots ( 24) détecte ledit premier mot prédéterminé (T 1) et cesse de compter lorsque le second détecteur de mots ( 24 ') détecte ledit second mot prédéterminé (T 2).