Brevet FR2509892A1 — publié le 19830121

La présente demande de brevet est apparentée aux demandes suivantes: Demande déposée le 13 Juillet 1982 par la présente Demanderesse pour "Mémoire à tores commandée par un tore auxiliaire". Demande déposée le 13 Juillet 1982 par la présente Demanderesse pour "Enroulement de lecture de mémoire à tores à faible bruit". Demande déposée le 13 Juillet 1982 par la présente Demanderesse pour "Mémoire à tores comportant un système d'excitation à retour). La présente invention se rapporte aux systèmes de trai- tement de données et concerne, en particulier une mémoire de données comportant un cycle de traitement lecture complé- mentation, ou lecture complément (lecture complément- écriture). Les mémoires de données à accès direct telles que les mémoires à tores ou les mémoires à semi-conducteurs fonction- nement en cycles de traitement de donnée lecture (lecture réenregistrement), écriture (effacement écriture) et lecture modification écriture Au cours d'un cycle de traitement de donnée lecture modification écriture, une donnée est lue dans la mémoire et transférée dans un processeur, modifiée par celui-ci et renvoyée à la mémoire pour être écrite à l'adresse o elle a été lue Le cycle de traitement lecture complément suivant l'invention diffère de ce processus en ce que la lecture de la donnée complémentée est commandée sélectivement par le processus avant que la donnée ne soit lue Tant au cours d'un cycle de lecture qu'au cours d'un cycle lecture complément-écriture, la donnée apparaissant à la sortie de données de la mémoire de données, qu'elle soit complémentée ou non, est alors réenregistrée ou écrite Bien que le pro- cesseur puisse recevoir la donnée telle qu'elle est lue, un cycle d'écriture séparé est nécessaire pour que le pro- cesseur puisse modifier la donnée qui est réenregistrée par rapport à la donnée effectivement lue. Bien que les mémoires de données comprennent habituelle- ment un registre d'adresse qui, dans de rares cas, est réalisé sous forme de compteur, il n'est pas connu qu'elles sortent un signal de débordement d'adresse lorsque le compteur atteint un compte terminal Il n'est pas connu non plus qu'elles inhi- bent des cycles de traitement de mémoire ultérieurs lors de l'apparition du signal de débordement d'adresse Un tel signal permet à un système de traitement de données peu élaboré d' exécuter une séquence continue de cycles de traitement sur toutes les adresses jusqu'à ce que le signal de débordement d'adresse apparaisse Ce signal, non seulement informe le sé- quenceur du fait qu'une opération est achevée, mais encore évite la nécessité d'un montage spécial connecté de manière à interrompre les cycles de traitement de la mémoire de données lorsque l'adresse terminale est atteinte. Les dispositifs de stockage de données engendrent clas- siquement un signal "donnée disponible" pour indiquer qu'une donnée valide est présente à une borne de sortie de données au cours d'un cycle de lecture Toutefois, la présente inven- tion utilise en outre ce signal au cours d'un cycle d'écriture pour indiquer qu'une donnée d'entrée a été reçue et peut être libérée par le dispositif de validation Cela constitue une communication de jonction très simple pour des systèmes de traitement de données peu élaborés et cela n'exige aucune connexion terminale supplémentaire. Une mémoire de données à complémentation sélective suis vant l'invention peut être commandée sélectivement en cycles de traitement lecture (lecture réenregistrement) écriture (effacement écriture) et lecture complément-écriture en réponse à des signaux d'ordre de lecture, d'ordre d'écri- ture et d'ordre lecture complément-écriture, respectivement. Au cours d'un cycle de traitement lecture complément, une donnée est complémentée avant d'être sortie dans un pro- cesseur de données et est réenregistrée sous forme de complément Cela suffit pour l'exécution de la plupart des opérations arithmétiques et logiques qui peut être as- surée par une complémentation sélective de la donnée stockée avant que l'état de celle-ci soit effectivement connu Cette caractéristique évite les frais de réalisation d'un matériel arithmétique ou logique dans de petits systèmes de traitement de données peu élaborés Elle accélère en outre le fonction- nement du système en modifiant un chiffre de paramètre stocké au cours d'un unique cycle de la mémoire de données, sans qu'il soit nécessaire que le paramètre soit transmis au pro- cesseur de données,traité, puis récrit dans la mémoire de données Le système de traitement de données peut encore re- cevoir le paramètre modifié tel qu'il est engendré. La mémoire de données comprend en outre un compteur d' adresse pouvant être sélectivement incrémenté et chargé et un montage de débordement couplé de manière à engendrer un signal de débordement et à inhiber les cycles de traitement ulté- rieurs après que le compteur d'adresse a atteint un compte terminal Un signal "donnée disponible" indique une donnée valide au cours d'un cycle de lecture et la réception et le stockage d'une donnée dans la mémoire de données au cours d' un cycle d'écriture Un signal interne de temps écoulé devient actif, lorsqu'un cycle partiel de mémoire n'est pas achevé en un temps donné, pour interrompre ce cycle partiel et comman- der la génération du signal de débordement d'adresse. Les cycles de traitement sont commandés par une paire de signaux d'ordre codés en binaire qui sélectent l'un de quatre cycles de traitement Ces cycles sont lecture, écriture, lec- ture complément et incrémentation d'adresse Chaque cycle est déclenché par un signal de déclenchement de cycle, qui peut être pulsé de manière à commander un unique cycle de mémoire, ou constamment validé de manière à commander une séquence continue de cycles de traitement La séquence continue cons- titue un moyen simple et commode pour adresser tous les empla- cements de la mémoire de données. Dans le mode de réalisation décrit, la mémoire de données est réalisée sous la forme d'une petite mémoire à tores de 256 mots x 1 bit qui peut être entièrement contenue dans un unique bottier DIL à 24 broches Dans un système séquenceur d'états simple, des opérations de traitement de données extrê- mement élaborées peuvent être effectuées avec un minimum de matériel de support Ces opérations comprennent la complémen- tation l'opération logique OU exclusif, l'incrémentation, la décrémentation, l'addition, la soustraction et la communica- tion bidirectionnelle avec un dispositif extérieur tel qu'un autre système de traitement de données. Le procédé d'addition d'un premier paramètre codé binaire, qui peut être ou non situé dans la mémoire, à un second para- mètre codé binaire, qui est stocké dans la mémoire de données à complémentation-sélective, comprend les opérations consis- tant à effectuer sélectivement des cycles de traitement lec- ture complément sur les chiffres successifs du second para- mètre, en commençant par le chiffre de plus faible poids, en fonction de l'état d'un chiffre correspondant du premier pa- ramètre et de tout report éventuel provenant d'un chiffre précédent, jusqu'à ce que tous les chiffres du premier para- mètre et tous les reports provenant de cycles de traitement précédent aient été pris en considération Le cycle de trai- tement lecture complément est effectué sur un chiffre donné du second paramètre lorsqu'un chiffre correspondant du premier paramètre est un 1, ou lorsqu'il y a un report provenant du chiffre précédent, mais non si ces deux conditions sont rem- plies à la fois, tandis qu'un report sur un chiffre suivant est produit lorsqu'un cycle de traitement lecture complément effectué sur le chiffre donné du second paramètre produit un 0 et lorsqu'il existe un report provenant d'un chiffre Drécédent alors que le chiffre correspondant du premier paramètre est un 1. D'une manière analogue, le procédé de soustraction d'un premier paramètre codé binaire, pouvant être ou non situé dans la mémoire, d'un second paramètre codé binaire stocké dans la mémoire de données à complémentation sélective som- prend les opérations consistant à effectuer sélectivement des cycles de traitement lecture complément sur les chiffres suc- cessifs du second paramètre, en commençant par le chiffre de plus faible poids, en fonction de l'état d'un chiffre corres- pondant du premier paramètre et de toute retenue-provenant d'un chiffre précédent, jusqu'à ce que tous les chiffres du premier para- mètre et toutes les retenues provenant de cycles de traitement précédents aient été pris en considération Un cycle de trai- tement lecture complément est effectué sur un chiffre donné du second paramètre lorsqu'un chiffre correspondant du premier paramètre est un 1 ou lorsqu'il y a une retenue provenant du chiffre précédent, mais non si ces deux conditions sont rem- plies à la fois Une retenue affectant le chiffre suivant est produite lorsqu'un cycle de traitement lecture complément ef- fectué sur le chiffre donné du second paramètre produit un 1 et lorsqu'il existe une retenue provenant d'un chiffre précé- dent alors que le chiffre correspondant du premier paramètre est un 1. L'invention sera mieux comprise à la lecture de la des- cription détaillée qui suit et à l'examen des dessins joints qui en représentent, à titre d'exemple non limitatif, des mo- des de réalisation. Sur ces dessins la figure 1 est un schéma fonctionnel simplifié repré- sentant un système de traitement de données comportant un dis- positif séquenceur d'états et une mémoire de données lecture complément à commande sélective suivant l'invention; la figure 2 est un schéma fonctionnel de la mémoire de données représentée sur la figure 1; la figure 3 est une représentation schématique d'une matrice de tores de la mémoire de données représentée sur la figure 1; la figure 4 est un schéma fonctionnel simplifié d'une logique de commande pour la mémoire de données représentée sur la figure 1; la figure 5 est une représentation schématique d'une partie de la logique de commande comprenant le circuit inver- seur de données sélectif pour la mémoire de données représen- tée sur la figure 1; la figure 6 est un schéma fonctionnel simplifié de cir- cuits de comptage d'adresse, d'excitation et de décodage pour la mémoire de données représentée sur la figure 1; la figure 7 est un schéma fonctionnel simplifié de cir- cuits d'amplificateur de lecture et de réaction magnétique pour la mémoire de données représentée sur la figure 1; la figure 8 est une représentation schématique de cir- cuits de rétablissement (d'état initial) et de détection de panne de courant pour la mémoire de données représentée sur la * figure 1; la figure 9 est une représentation schématique de cir- cuits d'alimentation à activation sélective pour la mémoire de données représentée sur la figure 1; la figure 10 est une représentation schématique des circuits d'excitation représentés sur la figure 6; la figure 11 est un organigramme détaillé représentant un algorithme d'addition pour le système de traitement de don- nées de la figure 1; la figure 12 est un organigramme détaillé représentant un algorithme de soustraction pour le système de traitement de données de la figure 1; et la figure 13 représente deux formes d'onde de tension mettant en évidence le fonctionnement d'un détecteur de crê- tes pour la mémoire de données de la figure 1. Comme représenté sur la figure 1, un exemple spécifique d'un système de traitement de données 10 comprend une mémoire de données à complémentation sélective 12 couplée avec un séquenceur d'états 14 comprenant lui-même une mémoire de données de 512 mots x 32 bits réalisée sous la forme d'une mémoire PROM (mémoire morte programmable) 16, un registre d'instruction 18 couplé de manière à recevoir et à stocker les données de sortie de la mémoire PROM 16 et un décodeur d'instruction 20 couplé de manière à recevoir et à décoder quatre des trente-deux bits reçus et stockés par le registre d'instruction 18 Un générateur de signaux d'horloge symétri- que à 1 mégahertz 22 est couplé de manière à charger, lors de l'un des flancs de sens négatif de ces signaux, le registre d'instruction 18 et à activer, lorsqu'il est en condition haute ou état logique 1, le décodeur d'instruction 20, 500 nanosecondes plus tard et pour 500 nanosecondes Un signal de rétablissement de système SRST, qui peut être engendré extérieurement, initialise le séquenceur d'état 14 en remet- tant à zéro le registre d'instruction 18 Cela provoque la présentation d'une adresse zéro prédéterminée à la mémoire PROM 16 qui produit, en réponse à cette adresse, une sortie D 0-D 31 Lors de la transition de sens négatif suivante du signal d'horloge l CK, le registre d'instruction 18 se charge de la sortie à 32 bits de la mémoire PROM 16 et présente à celle-ci une nouvelle adresse sur les conducteurs PAO-PA 8 En même temps, le décodeur d'instruction 20 décode la sortie à quatre bits IDO-ID 3 du registre d'instruction 18 et, pendant la transition bas-haut suivante du signal d'horloge à 1 méga- hertz, sort l'un de seize signaux de sortie décodés sous la forme d'une impulsion de 500 nanosecondes. Dans le présent exemple, quinze conditions seulement sont effectivement sorties, la sortie I O du décodeur étant utilisée comme une condition de non-opération En outre, deux seulement des instructions codées ont été considérées dans le présent exemple L'instruction Il est utilisée pour activer un multi- plexeur de conditions 30, tandis que l'instruction I 2 est utilisée pour appliquer une entrée de déchenchement de cycle pulsée à la mémoire de données 12, par l'intermédiaire dàune porte OU 32, qui peut également recevoir un signal de déclen- chement de cycle non pulsé ou continu directement du registre d'instruction 18 Lors de la transition haut-bas suivante du signal d'horloge, le registre d'instruction se charge d'un nouveau jeu de données et présente une nouvelle adresse à la mémoire PROM 16. Une porte OU 34 permet la réalisation de branchements conditionnels en sortant le bit d'adresse de plus faible poids AO dans la mémoire PROM 16, lorsque ladite porte reçoit le bit d'adresse correspondant de la sortie du registre d'ins- truction 18 et un signal de sortie de donnée du multiplexeur de conditions 30 Un branchement conditionnel peut ainsi être exécuté en provoquant la présentation à la mémoire PROM 16, par le séquenceur d'états, d'une adresse de numéro pair Si la sortie du multiplexeur de conditions 30 est à l'état logi- que 0, cette instruction est exécutée En revanche, si la sortie du multiplexeur de conditions 30 est à l'état logique 1, la porte OU 34 incrémente automatiquement l'adresse suivan- te et l'instruction suivante est exécutée Par exemple, si 1 ' adresse suivante présentée à la mémoire PROM 16 est l'empla- cement 64, et si le multiplexeur (MUX) de conditions 30 pré- sente une sortie logique 1, c'est l'adresse 65 qui est en fait présentée à la mémoire PROM 16. D'autres circuits périphériques-inclus dans le système de traitement de données 10 pour faciliter le fonctionnement de celui-ci comprennent un verrou de données 36 qui verrouille les données de sortie de la mémoire de données 12 lors de 1 ' occurence d'une sortie "données disponibles" de la mémoire 12 La sortie du verrou 36 est réinjectée, par l'intermédiaire de l'entrée Cll, dans le multiplexeur de conditions 30 Il est à noter que les sorties "données disponibles", "débordement d'adresse" et "panne de courant" de la mémoire de données sont également réinjectées dans le séquenceur d'états 14 par l'in- termédiaire des signaux d'entrée C 12-C 14, respectivement, du multiplexeur de conditions 30 Les sorties DO et DA sont en outre mises à la disposition d'un dispositif extérieur qui peut ommuniquer, par l'intermédiaire d'un registre d'adresse de jonction 40 et d'un multiplexeur de jonction 42, ainsi que du multiplexeur de conditions 30, avec le système de traitement de données 10. Un précadreur ou compteur modulo N, 44 reçoit un signal d'entrée contenant des impulsions qui doivent être comptées et sort, vers l'entrée C 15 du multiplexeur de conditions, un signal de compte maximal lorsqu'il déborde pendant le compta- ge Le précadreur 44 peut être rétabli (ou remis à zéro) par le signal de rétablissement du système Le nombre d'états de comptage du compteur 44 dépend de l'application particulière et, pour donner un exemple, ce compteur pourrait recevoir des impulsions représentant des rotations d'un arbre de wattmètre et produire un compte de précadrage tel que chaque sortie du compte MAX du compteur 44 représente 1 kilowattheure d'éner- gie électrique. La mémoire de données 12 est avantageusement réalisée sous la forme d'une petite mémoire à tores de 256 x 1, compor- tant son propre compteur d'adresse interne et fonctionnant par cycles lecture/écriture d'une durée de 1500 nanosecondes Les connexions de service pour la mémoire de données 12 compren- nent une entrée de détection de courant qui reçoit 3 volts divisée par résistance à partir d'une entrée non stabilisée de 8 volts provenant de la source de courant d'alimentation. Si l'entrée tombe au-dessous d'un seuil choisi, la mémoire de données 12 engendre un signal de sortie "panne de courant" qui est appliqué à l'entrée C 14 du multiplexeur de conditions pour avertir de l'imminence d'une panne de courant et mettre la mémoire de données 12 dans un état de sécurité tel qu'un cycle de mémoire ne soit pas interrompu lorsque ladite mémoire de données devient incapable de fonctionner par suite d'un état d'alimentation insuffisante Le signal de sortie "panne de courant" peut également être communiqué à un dispositif extérieur pour avertir celui-ci de la panne de courant immi- nente Dans certaines applications, le dispositif extérieur peut utiliser des pointeurs de système ou des paramètres de données qui doivent alors être communiqués au système 10 par l'intermédiaire des circuits de jonction, en vue d'être stoc- kés dans la mémoire de données 12 antérieurement à la coupure de courant, de façon que ces pointeurs et paramètres ou autres données puissent être préservés par le dispositif de stockage à tores rémanent de la mémoire de données 12 pendant la durée de la panne de courant Lors de la réapparition d'un courant convenable, le système extérieur peut alors retrouver ces données dans la mémoire de données 12 pour se réinitialiser de lui-même au point o la coupure de courant s'est produite. Une entrée VCC à + 5 volts de la mémoire de données 12 fournit le courant de base tandis qu'une connexion à la masse ferme le circuit d'alimentation Un condensateur de 0,1 micro- farad est branché-entre les bornes CO et CI, ce condensateur étant destiné à être utilisé par un circuit élévateur de ten- sion interne, et une borne de résistance de puissance RP est connectée, par l'intermédiaire d'une résistance de 5 ohms, à la masse pour assurer un contrôle du courant d'excitation uti- lisé dans l'empilage de tores de la mémoire de données 12. Les connexions de commande actives de la mémoire de don- nées 12 comprennent une sortie de débordement d'adresse AOV, qui indique que le compteur d'adresse interne est à un compte maximal de 255 et sur le point de déborder Le signal de la sortie AOV est engendré à partir d'un verrou de débordement qui est également ouvert par un signal d'écoulement de laps de temps de 600 ns lorsqu'une impulsion de temporisation de réaction magnétique MFT ne se produit pas dans un délai de 600 ns après le début d'un cycle partiel de lecture ou d'écri- ture de mémoire AOV inhibe les cycles de fonctionnement de la mémoire jusqu'à ce qu'il soit éliminé par le signal de va- lidation d'adresse AE AOV devient actif environ 650 ns après le flanc avant de CI lors d'un adressage du dernier emplace- ment de mémoire avec le compte CT validé Une sortie "données disponibles" produit un signal pulsé indiquant que des données ont été lues et stabilisées à la sortie DO et sont disponibles pour utilisation extérieure Le flanc avant de DA apparait au plus tard 700 nanosecondes après le déclenchement d'un cycle d'adressage de la mémoire pour lecture, lecture complémenta- tion, ou écriture par le signal d'entrée de déclenchement de cycle CI DA est dans une relation temporelle avec un signal d'échantillonnage de données interne telle qu'il devienne ac- tif 40 ns après l'apparition d'une donnée valable en DO et reste actif pendant le reste d'un cycle Il est interrompu par une impulsion de fin de cycle interne EOC, un temps maximal de 1350 ns étant compris entre le flanc avant de CI et le flanc arrière de DA DO est une connexion bidirectionnelle qui four- nit une sortie de données au cours d'un cycle de lecture et reçoit une entrée de données au cours d'un cycle d'écriture. Les données d'entrée doivent être valables dans un délai de nanosecondes après le flanc avant de CI et doivent rester valables jusqu'à un instant ultérieur de 10 nanosecondes au flanc avant de M Les données de sortie sont valables 40 ns avant l'apparition du flanc avant du signal À, 650 ns après le flanc avant de CI et restent valables jusqu'à un instant ultérieur de 20 ns au flanc arrière de DA. Les entrées de lecture et d'écriture assurent, sous la forme de combinaisons codées, la sélection d'un de quatre cy- cles de fonctionnement différents pour la mémoire de données 12 RD = O et WT = 1 commandent un cycle de lecture RD = 1 et WT = O commandent un cycle d'écriture RD = O et WT = O com- mandent un cycle de lecture complémentation,au cours duquel une donnée est lue à un emplacement de mémoire adressé, com- plémentée, présentée à la sortie DO sous forme de complément, puis réenregistrée, également sous forme de complément, à 1 ' emplacement d'adresse choisie; RD = 1, WT = 1 commandent un cycle d'incrémentation d'adresse, au cours duquel le compteur d'adresse est incrémenté mais sans qu'aucune opération affec- tant des données ait lieu RD et WT doivent être valables 100 nanosecondes avant le flanc avant de CI et rester valables pendant 300 nanosecondes après ce flanc. CE (signal d'activation de microplaquette contrôle une condition de chute de tension et lorsqu'il est actif, il pro- voque la réception, par les composants voulus de la mémoire de données 12, du courant de commande et, par conséquent, la mise en condition active de la mémoire de données afin qu'elle puisse recevoir un ordre de cycle de traitement de données. Seuls un circuit de détection de tension, un circuit de récep- tion AE, un circuit de débordement d'adresse et les circuits d'activation de microplaquette restent actifs en présence d' une condition de chute de tension (CE = 1) Les données du compteur d'adresse sont perdues pendant la durée de l'état de chute de tension, et doivent être réenregistrées lors du dé- clenchement de CE En outre, un intervalle de temps de 500 nanosecondes est nécessaire entre leflanc avant de CE et le premier signal d'entrée actif L'entrée CT est l'entrée d'au- torisation de comptage qui permet au compteur d'adresse in- terne d'être incrémenté à la fin d'un cycle de mémoire en cours ou au début d'un cycle d'incrémentation d'adresse CT doit être valable 100 nanosecondes avant le flanc avant de CI et rester valable pendant au moins 300 nanosecondes. AE est une entrée d'autorisation d'adressage qui provo- que le chargement-des entrées d'adresse MAO-MA 7 dans le comp- teur d'adresse interne Ce signal d'entrée rétablit en outre le signal de débordement d'adresse AOV Le signal AE doit avoir une largeur minimale de 200 nanosecondes Le compteur d'adresse est verrouillé, soit par le flanc arrière de AE, soit par le flanc avant du signal d'occupation de mémoire in- terne, BUSY si AE reste actif au moment du déclenchement du cycle Les signaux d'entrée d'adresse doivent être validés et stables 200 ns avant le flanc arrière de AE et doivent rester valables pendant 100 ns après AE. Le signal de déclenchement de cycle CI déclenche un cycle de fonctionnement de la mémoire de données lorsque sa micro- plaquette est activée et lorsqu'elle n'est pas occupée et ce signal doit avoir une durée minimale de 100 ns Pour un fonc- -tionnement d'un cycle unique CI à une largeur maximale de 1000 ns Tant que CI reste actif, la mémoire de données 12 continue de fonctionner cycliquement jusqu'à ce qu'elle soit désactivée par CE ou AOV. Dans le présent exemple, tous les ordres d'entrée desti- nés au système de traitement de données 10 doivent être intro- duits par l'intermédiaire du multiplexeur de conditions 30. Le séquenceur d'états 14 répond à ces ordres en échantillon- nant séquentiellement les seize ordres disponibles et en ré- pondant lorsqu'il trouve l'un d'eux actif Un programme d' échantillonnage de ces entrées de condition est représenté sur le tableau I (voir fin du texte) En partant de l'emplace- ment d'adresse O qui est imposé par un rétablissement du sys- tème, le séquenceur est amené à l'adresse d'entrée 2 de la mémoire PROM 16, l'état d'instruction Il étant actif pour per- mettre le fonctionnement-du multiplexeur de conditions 30 et l'état de condition O étant actif pour tester la condition CO Si l'entrée de condition CO est inactive, le séquenceur passe effectivement à l'emplacement d'adresse 2 et, de là, continue de progresser jusqu'à l'emplacement d'adresse 4 tout en testant l'entrée Cl En revanche, si l'entrée d'entrée CO est active, le séquenceur passe à l'emplacement 3 au lieu de passer à l'emplacement d'adresse 2 L'emplacement d'adresse 3 contient une instruction de branchement à l'emplacement d' adresse 64 de la mémoire PROM ot est, en conséquence, stockée la première instruction d'un sous-programme pour répondre à l'ordre C O A titre d'exemple illustratif, l'ordre d'entrée CO pourrait ordonner au système de traitement de données 10 d'ajouter les contenus de deux bits situés aux emplacements d'adresse 0-1 aux contenus de deux bits situés aux emplace- ments d'adresse 4-5 et de ranger les résultats aux emplace- ments d'adresse 4-6. Si l'ordre d'entrée CO n'est pas actif, le séquenceur passe à l'adresse 2qui teste l'entrée d'ordre Cl Si l'entrée Cl est inactive, l'adresse 4 de la mémoire PROM provoque un branchement à l'adresse 6 et un test de l'entrée C 2 En re- vanche, si l'entrée Cl est active, le séquenceur passe en fait à l'adresse 5 de la mémoire PROM, ce qui provoque un branchement sur l'opération initiale d'un sous-programme cor- respondant à l'entrée d'ordre Cl et qui, dans le présent exem- ple, pourrait être une routine de lecture de multiplet d'en- trée à l'emplacement d'adresse 128 L'entrée Cl pourrait, par exemple, ordonner au système de traitement de donnée 10 d'ex- traire pour un dispositif extérieur, huit bits de donnée en commençant par un emplacement d'adresse indiqué par le regis- tre d'adresse de jonction interne 40. Une telle routine a été réalisée pour la condition C 5 et provoque un branchement à l'adresse 490 Cette routine est re- présentée sur le tableau VII (voir fin du texte). * Le programme représenté sur le tableau I se poursuit alors pour tester chacune des entrées d'ordre séquentiellement de manière analogue jusqu'à ce que l'entrée C 15 soit testée à l'emplacement d'adresse 30 avec un branchement à l'emplacement 32 Si le test de C 15 est négatif, l'emplacement 32 provoque un branchement à l'emplacement 2 avec un test de l'entrée CO pour redéclencher le cycle de test de toutes les entrées C 0- C 15 Dans le présent exemple, on supposera que l'entrée C 15 est active, ce qui a pour effet que le test à l'emplacement d'adresse 30 provoque un branchement à l'emplacement d'adres- se 33, tandis que la sortie logique 1 du multiplexeur de con- ditions 30 est transmise, par l'intermédiaire de la porte OU 34, pour incrémenter l'adresse d'entrée de la mémoire PROM 16 de 32 à 33 L'emplacement d'adresse 33 provoque un branchement à l'emplacement d'adresse 450 qui stocke l'adresse de début du sous-programme prévu pour l'entrée d'ordre C 15. Dans le présent exemple, l'entrée d'ordre C 15 commande l'incrémentation d'un compte stocké aux emplacements d'adresse de mémoire 240-255 à l'intérieur de la mémoire de données 12. Ce compte représente le nombre de kilowattheures contrôlé par un compteur d'électricité qui excite l'entrée de compte du compteur de précadrage 44 Le programme commandé par C 15 est représenté sur le tableau II (voir fin du texte). Le programme d'incrémentation commence à l'adresse 450 en initialisant la mémoire de données 12, en la mettant sous tension, et en lui appliquant l'adresse de donnée initiale par l'intermédiaire du multiplexeur de jonction 42 Lors de la terminaison de la validation d'adresse, au moment o l'empla- cement d'adresse de mémoire PROM (dit ci-après par simplifica- tion simplement "emplacement d'adresse PROM") 451 est chargé dans le registre d'instruction, l'emplacement d'adresse de début 240 est chargé dans le compteur d'adresse interne de la mémoire de données 12 La seconde instruction valide l'ins- truction décodée I 2 à la sortie du décodeur d'instructions 20 pour appliquer une impulsion à l'entrée de déclenchement de cycle de la mémoire de données 12 et commencer un cycle de traitement de donnée lecture complément, qui est commandé par la validation concomitante de WT et RD La validation de CT provoque l'incrémentation automatique, à la fin du cycle, de l'adresse stockée intérieurement La sortie de donnée est stockée par le verrou 36 et testée à l'emplacement d'adresse 452 avec un branchement à l'emplacement 454 s'accompagnant d' une activation de la sortie Cll du multiplexeur de conditions 30 Si la sortie de donnée est 0, ce qui signifie qu'une in- version a provoqué un changement-d'un 1 en 0 et, par consé- quent, un report, le programme procède à un test de déborde- ment d'adresse à l'adresse 454 en validant CSO-3 = 13 et IDO-3 = 1 En revanche, si le bit de donnée de sortie est un 1 au lieu d'un 0, cela signifie que l'inversion a simplement changé le bit de plus faible poids de O en 1, en terminant ainsi l'incrémentation sans report Dans ce cas, le programme se branche sur l'adresse de mémoire PROM (dite ci-après plus simplement "adresse PROM") 455 sous la commande d'une sortie logique 1 du multiplexeur de conditions 30, au lieu de pas- ser à l'adresse 454 L'incrémentation est maintenant achevée et un test d'entrée d'ordre sur le conducteur CO est effectué, cependant que le séquenceur retourne à l'adresse PROM 2 pour continuer le test des ordres d'entrée. Dans le cas o l'inversion du bit de plus faible poids a effectivement créé un report, le test de AOV à l'emplacement d'adresse 454 provoque un branchement à l'adresse 456 si AOV a été validé Si un débordement d'adresse se produit, le der- nier bit a été adressé et la commande du séquenceur est re- transférée à l'adresse PROM 2, concurremment, un test de 1 ' ordre d'entrée O Si aucun débordement d'adresse ne se produit, l'emplacement d'adresse PROM 457 provoque un cycle lecture complément pour le bit suivant, conjointement à une itération à l'emplacement d'adresse 452 pour commencer le test séquen- tiel pour une lecture de donnée logique 1 ou d'un état logique 0 du signal de débordement d'adresse AOV. Un programme d'addition est représenté sur le tableau III (voir fin du texte) avec un organigramme correspondant sur la figure 11 Le programme ajoute les données stockées aux adres- ses O et 1, aux données stockées aux adresses 4 et 5, les ré- sultats étant rangés aux adresse 4, 5 et 6 Le programme pro- voque le chargement à la mise sous tension de l'adresse O à l'adresse PROM 64 pour la lecture effective se produisant à l'adresse PROM 65 Le bit O est ensuite testé et si c'est un 0, le programme procède au chargement et à la lecture de 1 ' adresse de mémoire 1 aux adresses PROM 73 et 78 Si le bit O est un 1, alors on utilise un cycle de mémoire lecture complé- ment pour complémenter le bit 4 aux emplacements d'adresse PROM 68 et 70 Le bit 4 est ensuite testé et si c'est un 1, cela signifie qu'aucun report ne s'est produit et le programme se branche à l'emplacement d'adresse PROM 73 qui coïncide avec le chemin "bit de donnée O = 0 " Si le bit 4 est à 1 ' état logique O après avoir été complémenté, un report s'est produit et un chemin séparé passant par les emplacements d' adresse PROM 72 et 74 lit le bit de donnée 1 Le bit de don- née 1 est testé à l'adresse PROM 75 et, si c'est un 0, le bit de donnée 5 est complémenté au moyen d'un cycle de mémoire lecture complémentécriture aux emplacements d'adresse PROM 76 et 82 pour refléter le report provenant du chiffre précé- dent Si le bit de donnée 1 est un 1, alors c'est qu'il s' est produit à la fois une addition de 1 et un report à partir du chiffre précédent et le bit de donnée 5 reste inchangé mais un report doit être effectué sur le bit de données 6 Ce report provoque la complémentation du bit de donnée 6 au moyen d'un cycle lecture complément-écriture aux emplacements- d' adresse PROM 84 et 86, suivie d'un retour au programme du ta- bleau I concurremment à un test de l'entrée C O Aux emplace- ments d'adresse PROM 76 et 82, le bit de donnée 5 est complé- menté au moyen d'un cycle de mémoire lecture complément en réponse, soit à un état logique 1 du bit 1, avec absence de report, soit à un état logique 0 du bit 1 avec un report pro- venant du premier chiffre Le bit 5 est alors testé et, si c'est un 1, il n'y a pas de report sur le bit 6 et il se pro- duit un retour au programme du tableau I conjointement avec un test de l'ordre d'entrée C O Si le bit 5 est à l'état lo- gique 0, un report sur le bit 6 est nécessaire et le program- me effectue une opération lecture complément sur le bit 6 aux emplacements d'adresse PROM 84 et 86, comme décrit précédem- ment Si lors du test du bit 1 sur le chemin de non-report, le bit 1 s'avère être un 0, alors aucune autre opération n'est nécessaire et un retour au programme du tableau I a lieu con- curremment à un test de l'ordre d'entrée CO. Le tableau IV (voir fin du texte) représente un programme de décrémentation d'un paramètre de seize bits situé aux em- placements d'adresse de mémoire 240-255 Ce programme est lé- gèrement différent du programme d'incrémentation, en ce qu'il tient compte du fait qu'aucun débordement d'adresse ne peut se produire sur le premier bit En conséquehce, il complémente ou décrémente le premier bit et, si une retenue est produite, il passe au bit suivant sans procéder à un test de débordement d'adresse Ensuite, un test de débordement d'adresse a lieu après la complémentation de chacun des bits successifs en ré- ponse à une retenue provenant d'un bit ou chiffre précédent. L'algorithme général est sensiblement le même que pour l'opé- ration d'incrémentation, à cela près que, dans le cas d'une décrémentation, un 0 logique suivant un cycle de mémoire lec- ture complément-écriture indique qu'il n'y aura pas de retenue affectant le chiffre suivant et que le programme de décrémen- tation peut reprendre. Un programme de soustraction est représenté sur le tableau V (voir fin du texte) et dans l'organigramme de la figure 12. Ce programme retranche les données stockées dans les bits d' adresse de mémoire O et 1, des données stockées dans les bits d'adresse de mémoire 4, 5 et 6 et range les résultats aux em- placements d'adresse de mémoire 4 et 5 Le programme suppose qu'il n'y a pas de débordement d'adresse, mais cela pourrait être détecté par un test de 1 logique sur le bit de donnée 6 après un cycle lecture complément. L'algorithme de soustraction commence par lire le bit O et teste celui-ci à l'adresse PROM 92 Si c'est un 0, il n' affecte pas l'état du bit 4 et le programme passe au charge- ment et à la lecture du bit 1 aux emplacements d'adresse PROM 98 et 106 Si le bit O est un 1, cette valeur est retranchée du bit 4 par exécution d'une opération lecture complément sur le bit 4 aux adresses PROM 95 et 96 et d'un test du bit 4 en 97 Si le bit 4 est un 0, il n'y a pas de retenue affectant le chiffre suivant et le programme passe à la lecture du bit 1 aux adresses PROM 98 et 106 En revanche, si le bit 4 est un 1, il y a une retenue affectant le chiffre suivant et le bit 1 est lu sur un chemin séparé aux emplacements d'adresse PROM 99 et 100 Le bit 1 est alors testé et, si c'est un 0, la retenue provoqueune complémentation du bit 5 au moyen d'un cycle de mémoire lecture complément aux emplacements d'adresse PROM 102 et 110 Si le bit 1 est un 1 sur le chemin de retenue, alors le bit 5 n'est pas affecté mais une retenue doit être reportée surle chiffre suivant, le bit 6 Aux emplacements d'adresse PROM 103, 104 et 105, le bit 6 est complémenté et le programme du tableau I est repris concurremment à un test de l'ordre d'entrée CO Sur le chemin de non- retenue, le bit 1 est testé à l'adresse PROM 107 et, si c'est un 1, ce chemin rejoint le chemin de retenue, cependant que le bit 5 est com- plémenté aux emplacements d'adresse PROM 102 et 110 Le bit est ensuite testé et, si c'est un 0, il n'y a pas de rete- nue affectant le chiffre suivant et le programme reprend con- curremment à un test de l'ordre d'entrée CO à l'adresse PROM 112 Si le bit 5 est un 1, alors une retenue exige la complé- mentation du bit 6 par un retour du programme à la complémen- tation du bit 6 précédemment décrite aux emplacements d'adres- se PROM 103-105 Si, sur le chemin de non-retenue, un test du bit 1 indique que c'est un 0, alors il n'y a plus d'autres soustractions ni d'autres retenues et le programme retourne pour effectuer un test du bit d'ordre C O à l'adresse PROM 108. Le tableau VI (voir fin du texte) représente un programme permettant de sortir un multiplet de 8 bits (octet) de donnée en réponse à un ordre extérieur Le programme commence à 1 ' emplacement d'adresse PROM 465 en activant la mémoire tout en validant DS SEL = 0 pour déverrouiller l'entrée A du multi- plexeur 42 et autoriser la validation d'adresse Au pas sui- vant du programme, la validation d'adresse est terminée au moment o le flanc arrière provoque le chargement de l'adresse validée à partir du registre d'adresse de jonction 40 En même temps, l'instruction "décoder 2 " est validée pour provo- quer la lecture de cette adresse et l'ordre de comptage est validé pour provoquer l'incrémentation automatique du registre d'adresse à la fin du cycle de mémoire L'instruction suivante est une instruction de pause ou de temps mort qui donne à la mémoire de donnée 12 le temps d'achever le cycle de lecture précédemment ordonné Une donnée valable est effectivement validée en DO et est indiquée par l'activation de la sortie FA au cours de la durée de l'instruction précédente à l'adres- se PROM 466 Toutefois, l'instruction de pause est nécessaire pour donner à la mémoire de données 12 le temps d'achever son cycle de mémoire en réenregistrant la donnée précédemment lue. Une fois que le huitième bit de donnée a été lu, le programme reprend la routine d'échantillonnage d'entrées d'ordre du ta- bleau I en testant l'ordre d'entrée CO à l'emplacement d'adres- se PROM 481 A ce moment, l'ordre d'activation de micropla- quette qui était appliqué à la mémoire est invalidé pour désactiver la mémoire de données 12. Le tableau VII (voir fin du texte) représente un programme permettant d'entrer une donnée dans la mémoire de données 12 à un emplacement d'adresse spécifié par un dispositif exté- rieur au registre d'adresse de jonction 40 Ce programme est essentiellement le même que celui du tableau VI, à cela près que l'ordre d'écriture est validé au lieu de l'ordre de lec- ture pour provoquer des cycles de mémoire de données d'écri- ture au lieu de cycles de mémoire de données de lecture. Le tableau VIII (voir fin du texte) représente un pro- gramme, dans lequel la sortie de débordement d'adresse est avantageusement utilisée pour lire ou vider toute la mémoire en réponse à un ordre d'entrée extérieur On comprendra aisé- ment qu'en modifiant légèrement le programme pour valider l'or- dre d'écriture au lieu de l'ordre de lecture, le programme pourrait provoquer séquentiellement l'écriture de données à chaque emplacement d'adresse de la mémoire de données 12 au lieu d'une lecture de telles données Ce programme utilise avantageusement la sortie de déclenchement de cycles continus du registre d'instruction 18 au lieu de la sortie de déclen- chement de cycles pulsés du décodeur d'instruction 20 qui pro- voque des cycles de mémoire séparés La première instruction située à l'adresse PROM 115 charge l'adresse O dans le regis- tre d'adresse et active le signal de validation de micropla- quette pour mettre en action la mémoire A la seconde instruc- tion, le flanc arrière du signal de validation d'adresse ver- rouille l'adresse validée O et le signal de déclenchement de cycles est activé pour déclencher des cycles de mémoire conti- nus à la vitesse maximale de la mémoire de données 12 Entre temps, le programme n'exerce aucune commande sur la mémoire de données 12 sauf pour valider le signal d'autorisation de comptage afin de provoquer une incrémentation du compteur d'adresse pour chaque cycle de mémoire et de maintenir le signal de déclenchement de cycle validé pour provoquer un fonctionnement cyclique continu de la mémoire Pendant ce temps, le programme teste simplement la sortie de débordement d'adresse de la mémoire de données 12 et, lors de la détec- tion de l'apparition du signal correspondant AOV = 0, il ré- tourne à la programmation du tableau I en testant l'ordre d'en- trée CO et en mettant hors d'action la mémoire de données 12 au moyen du signal d'interruption CE. Mémoire de données 12 La mémoire de données 12 est assemblée sous la forme d'un circuit hybride dans un unique boîtier DIL (à deux rangées de broches alignées) comme représenté sur la figure 2 La mémoire de données 12 comprend une microplaquette de silicium asservis- seuse 114, une matrice de tores 116 et une microplaquette de silicium asservie 118 La microplaquette asservisseuse 114 et la microplaquette asservie 118 sont identiques, à cela près que, sur la microplaquette asservisseuse, une entrée de sélec- tion d'option OS est connectée à la masse, tandis que sur la microplaquette asservie, l'entrée OS est reliée à + 5 volts, précisément pour lui donner la configuration d'une micropla- quette asservie L'entrée OS est en fait une entrée logique à trois états et, lorsqu'elle reste non branchée, elle donne à l'ensemble une configuration à microplaquette unique qui ne peut exciter qu'une matrice de 64 tores et non la matrice 116 de 256 tores. La microplaquette asservisseuse 114 fournit les excita- tions et dissipations X, les quatre bits de plus faible poids du registre d'adresse de la mémoire de données et la majeure partie de la temporisation et de la commande des opérations de la mémoire La microplaquette asservie fournit principale- ment les circuits d'excitation et de dissipation pour les con- ducteurs d'excitation Y et les quatre bits de plus fort poids du registre d'adresse de la mémoire de données. La figure 3 représente la matrice de tores 116 comme étant une matrice de 16 x 16 tores magnétiques 130 de stockage de données, à cycle d'hystérésis rectangulaire Par simplifi- cation, on n'a représenté en fait qu'un nombre de tores suffi- sant pour mettre en évidence la configuration double en forme d'arête de hareng suivant laquelle les tores sont alignés. La figure 3 représente également une partie considérable du montage d'excitation et de lecture pour faciliter l'explica- tion Ce montage d'excitation et de lecture extérieur est en fait situé sur les microplaquettes asservisseuse et asservie 114, 118 plutôt que sur la matrice de tores 116, qui comprend les tores de mémoire 130, un tore de temporisation 132 et deux résistances de division de courant 134, 136 Les tores sont du modèle 1323-C d'Ampex Corporation présentant un diamètre exté- rieur d'environ 0,33 mm et exigeant un courant d'excitation totale nominal de 230 m A. Le système d'excitation est le plus clairement représenté en ce qui concerne les conducteurs d'excitation X A chacun des conducteurs d'excitation X, XO-X 15, sont associés un tran- sistor d'excitation 140, dont le collecteur est relié à + 5 volts, et dont l'émetteur est connecté au conducteur d'excita- tion X associé, et un transistor ou commutateur de dissipation -142, dont le collecteur est connecté au conducteur d'excita- tion associé et dont l'émetteur est couplé, par l'intermédiai- re d'une résistance de contrôle de courant RP de 5 ohms, avec la masse Les entrées de base respectives des transistors de commutation 140, 142 sont connectées à un décodeur qui répond à l'adresse stockée dans le compteur d'adresse de la mémoire de données 12 en sélectant une paire de commutateurs associés à un conducteur d'excitation X donné et répond en outre à des signaux internes d'ordre de lecture ou d'écriture en sélec- tant, soit le commutateur d'excitation 140, soit le commuta- teur de dissipation 142, pour déterminer le sens du courant sur le conducteur d'excitation sélecté L'extrémité d'appli- cation d'excitation de chaque conducteur d'excitation X est en outre connectée, par l'intermédiaire d'une résistance de division de courant 144, a un bus de résistances 148 et les autres extrémités respectives de ces conducteurs sont inter- connectées par un bus commun 150. Au cours d'un cycle partiel de lecture, le courant d' excitation est appliqué au bus de résistance 148 d'une maniè- re qui, comme expliqué plus loin, le divise en seize parties lors de son passage à travers les seize résistances 144 vers les extrémités d'excitation respectives des conducteurs d' excitation X Au conducteur X sélecté, le courant de 1/16 tra- verse le commutateur de dissipation 142 sélecté et la résis- tance de puissance pour aboutir à la masse En revanche, sur les quinze autres conducteurs d'excitation non sélectés, le courant passe vers l'extrémité opposée ou il est accumulé sur le bus commun 115, puis passe en sens inverse, c'est-à-dire de la droite vers la gauche, sur le conducteur X sélecté pour rejoindre le courant d'excitation de 1/16 et traverser la ré- sistance associée à celui-ci pour passer ensuite à travers le commutateur de dissipation 142 et la résistance de puissance correspondants et aboutir enfin à la masse. Au cours d'un cycle partiel d'écriture, le passage du courant s'effectue dans le sens opposé, un commutateur d'exci- tation 140 se fermant pour relier l'extrémité d'excitation d' un conducteur d'excitation X sélecté, tel que le conducteur X 0, à + 5 volts et provoquer le passage d'un courant à partir de l'extrémité d'excitation vers l'extrémité opposée 1/16 de ce courant passe à travers la résistance d'excitation 144 asso- ciée pour parvenir sur le bus de résistances 148 A l'extr 6 mi- té opposée, le courant passant de la gauche vers la droite sur le conducteur d'excitation sélecté se divise en atteignant le bus commun 150 et est réparti entre les quinze chemins cons- titués par les quinze conducteurs X non sélectés Ce courant divisé parcourt chacun des conducteurs X non sélectes en sens inverse, c'est-àdire de la droite vers la gauche et traverse les résistances d'excitation 144 associées pour aboutir au bus de résistances 148 Tout le courant est ainsi recueilli par le bus de résistance. Il apparaît donc clairement que le système d'excitation fonctionne en faisant passer un courant d'excitation sur un conducteur X sélecté dans un sens choisi, le courant d'exci- tation étant, dans chaque cas, réparti uniformément entre les quinze conducteurs X non sélectés et retournant ensuite en sens inverse par l'intermédiaire de ces conducteurs non sélec- tés. Bien que le système d'excitation des conducteurs Y semble plus compliqué que celui des conducteurs X, les deux systèmes sont électriquement identiques Toutefois, comme l'orientation des tores n'est pas la même pour tous les conducteurs d'exci- tation Y, l'extrémité d'excitation de chaque conducteur doit 2.0 être matériellement disposée d'un côté ou de l'autre de la matrice de tores 130 Par exemple, le conducteur d'excitation YO couple les tores orientés de gauche à droite et de bas en haut et ses transistors d'excitation et de dissipation 170, 172 sont disposés à la base de la matrice Pour les conducteurs d'excitation Yl et Y 2, les tores sont orientés en sens inverse et les transistors de commutation, d'excitation et de dissi- pation, sont disposés au sommet de la matrice Dans chaque cas, l'extrémité d'excitation de chaque conducteur d'excita- tion Y est couplée, par l'intermédiaire d'une résistance d'ex- citation 174, avec un bus de résistance 176, et son extrémité opposée est connectée à un bus commun 178 auquel toutes les extrémités opposées aux extrémités d'excitation sont donc reliées. Au cours d'un cycle partiel de lecture, un commutateur d'excitation Y sélecté, tel que le commutateur 170 associé au conducteur d'excitation Y 0, est fermé ou rendu conducteur pour coupler le conducteur d'excitation sélecté avec + 5 volts et faire passer sur lui un courant d'excitation 1/16 de ce cou- rant du commutateur d'excitation traverse la résistance d'ex- citation 174 associée pour aboutir au bus de résistances 176. Les quinze autres seizièmes du courant du commutateur consti- tuent le courant d'excitation de tores effectif de sélection partielle; celui-ci est transmis, par l'intermédiaire du con- ducteur d'excitation sélecté, au bus commun o il se répartit entre quinze chemins et parcourt électriquement en sens inver- se les quinze conducteurs d'excitation Y non sélectés, de leur extrémité commune à leur extrémité d'excitation, o il traverse les résistances d'excitation 174 associées pour abou- tir au bus de résistances 176 Tout le courant du commutateur d'excitation est ainsi accumulé sur le bus de résistance 176. Le bus de résistances 176 est connecté à l'un des côtés des résistances de division de courant 134, 136, 1/16 du cou- rant traversant la résistance 134 et 15/16 du courant, cons- tituant le courant d'excitation de tore effectif, traversant la résistance 136 et un enroulement 180 de deux spires dispo- sé sur le tore de temporisation 132, qui est identique aux tores 130 de la matrice Après avoir traversé l'enroulement , le courant d'excitation est appliqué au bus de résistance X, 148, comme décrit précédemment, d'o il se répartit entre quinze chemins pour suivre en sens inverse les conducteurs X non sélectés et aboutir au bus commun 150, puis suivre le conducteur X sélecté dans le sens de la lecture jusqu'au com- mutateur de dissipation associé à ce conducteur, et traverser la résistance de contrôle de courant RP, pour parvenir à la masse Les deux spires de l'enroulement 180 du tore de tempo- risation adaptent les caractéristiques d'excitation de cet enroulement aux deux passages du courant d'excitation à tra- vers un tore sélecté de la-matrice dans les directions X et Y, de sorte que le tore de temporisation 132 est soumis à la même force magnétomotrice qu'un tore sélecté En conséquence, il est commuté exactement en parallèle avec un tore sélecté. Au cours d'un cycle partiel'd'écriture, un commutateur d'excitation X sélecté relie le conducteur d'excitation X sé- lecté à + 5 volts, le courant d'excitation de tores passant sur le conducteur d'excitation X sélecté de gauche à droite et la totalité du courant d'excitation appliqué par ledit commu- tateur étant recueillie sur le bus de résistances 148, comme décrit précédemment Le bus de résistances 148 est connecté à l'enroulement 180 du tore de temporisation 132, le courant d' écriture traversant l'enroulement 180 dans un sens opposé au courant de lecture, de manière à commuter à nouveau le tore de temporisation 132 Le courant d'excitation traverse les résistances de division de courant 134, 136 et aboutit au bus de résistances Y, 176 Au bus de résistances Y, il se ré- partit entre seize chemins, 15/16 du courant total parvenant aux extrémités d'excitation des conducteurs d'excitation Y non sélectés, puis parcourant ceux-ci en sens inverse jusqu'au bus Y commun 178 A partir de ce point, le courant se regroupe puis suit dans le sens écriture les conducteurs Y sélectés tels que le conducteur Y O jsuqu'au commutateur de dissipation Y 172 sélecté et, enfin, traverse la résistance de contrôle de courant RP pour aboutir à la masse. Ce système d'excitation offre un certain nombre d'avanta- ge très importants Tout d'abord, toutes les connexions d'ex- citation et de dissipation sont situées à une même extrémité des conducteurs d'excitation, les extrémités opposées étant simplement interconnectées Il n'y a ainsi qu'une seule con- nexion aux circuits extérieurs pour chaque conducteur d'exci- tation En outre, chaque conducteur d'excitation est sélecti- vement connecté, par l'intermédiaire d'un transistor d'exci- tation, à + 5 volts et, par l'intermédiaire d'un transistor de dissipation, à la masse Ces transistors peuvent être sa- turés, ou pratiquement saturés, pour éliminer ou réduire les chutes de tension et les pertes de puissance résultantes à travers eux Les diodes de décodage classiques sont complète- ment éliminées conjointement avec les chutes de tension asso- ciées se produisant à travers elles et avec les pertes de puissance dans ces diodes L'élimination de ces chutes de tension facilite l'excitation conjointe des conducteurs d'ex- citation X et Y au moyen d'un unique courant provenant d'une source de + 5 volts, tandis que l'élimination des pertes de puissance réduit considérablement la puissance qui doit être dissipée par les microplaquettes excitatrices, étant donné qu'il est nécessaire d'utiliser une tension de source plus élevée La connexion en série des courants d'excitation X et Y réduit de moitié la demande de courant des circuits d'excita- tion et, si l'on admet que chacun des courants d'excitation séparés devrait autrement être tiré individuellement d'une source de + 5 volts, la consommation d'énergie totale des courants d'excitation est réduite de moitié En même temps, les courants inverses qui suivent les conducteurs d'excita- tion non sélectês annulent partiellement le courant de sélec- tion partielle passant sur les conducteurs d'excitation sélec- tés dans des tores non sélectés Par exemple, si le tore XO, YO est sélecté, le tore Xl, YO reçoit un courant d'excitation Y de sélection partielle annulé à raison de 1/15 par le cou- rant d'excitation X de sélection partielle passant en sens * inverse sur le conducteur X non sélecté, Xl Le tore non sé- lecté ne reçoit donc que les 14/15 d'un courant d'excitation de sélection partielle au lieu de la totalité d'un tel courant, comme dans un empilage de mémoire à tores classique Cette annulation partielle améliore grandement les marges de fonc- tionnement Le courant d'excitation de sélection partielle peut toutefois devenir suffisamment grand pour que des tores partiellement sélectés commencent à changer d'état dans une mémoire à tores classique, tandis que, dans la disposition suivant l'invention, l'annulation partielle peut rester suf- fisante pour réduire le courant de sélection partielle auquel est effectivement soumis un tore non sélecté et l'empêcher ainsi de changer d'état Ces marges élargies facilitent l'uti- lisation de circuits d'excitation à semi-conducteurs à micro- plaquette unique, qui ne sont pas capables d'assurer un con- trôle aussi précis sur le courant d'excitation que les sorces de courant qu'on trouve dans les mémoire à tores classiques. Un amplificateur 190 assure une réaction de courant d'ex- citation pour faciliter la stabilisation de la grandeur de celui-ci L'amplificateur différentiel 190 compare la tension aux bornes de la résistance de puissance RP, qui est représen- tative de la grandeur du courant d'excitation, avec une réfé- rence de tension VR pour sortir un signal de contre-réaction VDC REF, proportionnel à la différence Ce signal de contre- réaction est utilisé pour contrôler le courant de base du transistor commutateur de dissipation actif 142 et 172, selon que l'un ou l'autre de ceux-ci est conducteur, et contrôler aussi par conséquent la grandeur du courant d'excitation Le signal de référence de tension VR est soumis à une compensa- tion de température et reste constant à environ 0,625 volt jusqu'à 250 C, puis décroît ensuite au taux d'environ 0,24 % par degré C. Le circuit de lecture est différent des circuits de lec- ture des mémoires à tores classiques en ce qu'il ne comporte pas de croisements d'annulation de bruit, et est enfilé à travers la matrice de tores de manière à assurer une sortie unipolaire des signaux de commutation de tore au cours de cy- cles partiels de lecture C'est-à-dire que tous les tores;' "lus' induisent une tension positive à la sortie SA du conduc- teur de lecture et une tension négative à la sortie SA de celui-ci En outre, dans une mémoire à tores classique, le conducteur de lecture et le conducteur d'excitation parallèle sont séparés par le conducteur d'excitation orthogonal ou X qui passe entre eux pour réduire le bruit du courant d'exci- tation couplé inductivement En revanche, dans la disposition suivant l'invention, les conducteurs Y et les conducteurs de lecture associés peuvent être enfilés simultanément pour ré- duire le coût, eu égard à la petite dimension de la matrice de tores et aux caractéristiques d'annulation de bruit inhé- rentes à l'arrangement de l'enroulement de conducteurs de lecture. Le tore de temporisation 132 porte un second enroulement 192 d'une seule spire Cet enroulement 192 correspond au cou- plage par spire unique de l'enroulement de lecture SA, SA avec un tore sélecté dans la matrice de tores 130 La sortie de l'enroulement 192 suit ainsi aussi étroitement que possible le signal de commutation de sortie auquel est soumis un tore commuté sélecté au cours d'un cycle partiel de mémoire La sortie de l'enroulement 192 est divisée par une paire de ré- sistance de 100 ohms, 194, 196 La moitié de la sortie de l'enroulement 192 est ainsi appliquée entre les bornes d'en- trée d'un amplificateur différentiel 198 sur un chemin qui traverse la résistance 196 pour aboutir à la borne SA de l'en- roulement de lecture, puis suit celui-ci jusqu'à sa borne SA et traverse ensuite une résistance de 50 ohms, 200, pour abou- tir à la borne négative de l'amplificateur 198. La tension de commutation d'un tore sélecté est ainsi couplée en série avec la moitié de la tension de commutation de tore de l'enroulement 192 du tore de temporisation 132, mais avec des polarités opposées de ces deux tensions En conséquence, si un 1 est lu, le signal résultant présenté à l'entrée de l'amplificateur de lecture 198 correspond à la moitié d'un signal de sortie de commutation de-tore de pola rité positive Par ailleurs, si un tore sélecté n'est pas commuté, le signal présenté à l'entrée de l'amplificateur de lecture 198 correspond encore à la moitié d'un signal de sor- tie de commutation de tore, mais avec une polarité négative. Etant donné que le signal de sortie de commutation de tore change de grandeur avec des facteurs tels que la température et le courant d'excitation, les grandeurs de ce signal peu- vent varier considérablement mais les signaux de commutation résultants ou différentiels de lecture de 1 et de lecture de O présentés à l'entrée de l'amplificateur de lecture 198 restent symétriques par rapport à O volts, un signal positif représen- tant la commutation d'un tore sélecté et une tension négative représentant la non-commutation d'un tore sélecté Zéro volt reste ainsi le seuil de lecture optimal pour la détection d'un 1 ou d'un O à la sortie d'un tore sélecté L'effet résultant de la soustraction de la moitié du signal de commutation du tore de temporisation au signal de commutation du tore sélecté est un ajustement dynamique du seuil de tension de lecture, en réponse à des conditions variables de signal de commutation de tore En même temps, le seuil effectif reste à un niveau de O volt différentiel, seuil qui est très facile à réaliser avec une grande stabilité La sortie de l'amplificateur de lecture 198 est transmise différentiellement à un discrimina- teur 204, qui distingue entre des sorties 1 et O du signal de commutation et ouvre un verrou de données 206 en conséquence, lors de la réception d'un signal de temporisation d'échantil- lonnage (STROBE) Bien que cela ne soit pas représenté sur la figure 3, le signal de temporisation d'échantillonnage peut également être engendré en réponse au signal de commutation de sortie du tore de temporisation à partir de l'enroulement 192 Le signal d' échantillonnage peut ainsi être engendré au niveau de la crête effective du signal de commutation de tore pour assurer une immunité maximale contre le bruit En suivant les signaux de commutation de tore effectifs, la temporisation du signal d' échantillonnage peut être optimalisée en dépit de changements de la caractéristique du signal de commutation de tore, avec des facteurs tels que la température et le courant d'excita- tion. Un circuit de shunt 210 comprenant un transistor commu- tateur de shunt 212 est activé lors de l'écriture d'un O (non- commutation d'un tore) au cours d'un cycle partiel d'écriture. Lorsqu'un O doit être écrit, le commutateur de dissipation Y situé à l'adresse Y sélectée est fermé mais aucun commutateur d'excitation X correspondant n'est fermé Au lieu de cela, le transistor de shunt 212 est rendu conducteur pour relier le bus commun X, 150 à + 5 volts A partir de ce point, le cou- rant se divise pour passer en sens inverse sur la totalité des quinze fils d'excitation X non sélectés et traverser les résistances d'excitation 144 associées pour parvenir au bus de résistances X, 148 Ensuite, le courant traverse dans le sens écriture le tore de temporisation 192 pour commuter celui-ci en préparation du cycle partiel de lecture suivant, jusqu'au bus de résistances Y, 186 A partir de là, le courant suit un chemin Y normal pendant un cycle partiel d'écriture Il tra- verse les résistances d'excitation 174 pour parvenir aux ex- trémités d'excitation des quinze conducteurs d'excitation non sélectés et passe ensuite en sens inverse jusqu'au bus commun 178 situé à l'extrémité opposée A partir de ce point, le cou- rant suit le conducteur Y sélecté dans le sens d'excitation d'écriture jusqu'au commutateur de dissipation Y, 172 associé, puis traverse la résistance de puissance RP pour aboutir à la masse De cette manière, un tore sélecté reçoit seulement un unique courant de sélection partielle qui est partiellement annulé et le tore sélecté n'est pas commuté lorsqu'un O doit être écrit En même temps, l'enroulement 180 du tore de tempo- risation reçoit un courant de sélection partielle sur ses spi- res, ce qui provoque sa commutation en préparation du cycle de lecture suivant. On va maintenant se référer à la figure 4, sur laquelle est représenté le montage de commande asservisseur et de début de cycle produisant les commandes de lecture et d'écriture pour la mémoire de données 12 Un cycle de traitement de don- nées commence par la validation d'un signal GO à la sortie d'une porte NON-ET 400, validation qui se produit lorsque le signal de déclenchement de cycle extérieur est activé, cepen- dant qu'un signal de progression d'adresse ADDADV, un signal de débordement d'adresse AOVL, un signal de fin de cycle EOC et un signal de rétablissement RST sont tous au niveau logi- que 1 Ces signaux-d'activation définissent un état dans le quel un cycle de mémoire antérieur quelconque est terminé et dans lequel la mémoire est prête à commencer un nouveau cycle qui débute par la validation du signal CI Le signal GO, qui déclenche un nouveau cycle, ouvre un verrou d'occupation 402 qui reste ouvert pendant tout le cycle de mémoire jusqu'à ce qu'il soit-refermé par le signal de fin de cycle EOC ou par un signal de rétablissement du système RST Le flanc avant du signal d'occupation (BUSY) engendre une impulsion de 60 nanosecondes à la sortie d'une porte NON-ET 404 qui est con 7- nectée de manière à ouvrir un verrou de lecture 406 Le ver- rou de lecture 406 sort un signal READ (de lecture) qui ordon- ne aux circuits d'excitation et autres circuits associés d' exécuter effectivement un cycle partiel de lecture. Un signal MFT (de temporisation de réaction magnétique) est engendré par comparaison du signal de commutation de sor- tie de l'enroulement de sortie 192 du tore de temporisation 132 avec un seuil réglé à environ 10 % de la tension de crête maximale nominale du signal de commutation de sortie Le si- gnal MFT présente, par conséquent, un flanc avant au moment o le signal de commutation du tore de temporisation s'élève au-dessus du seuil de 10 % et un flanc arrière lorsque la ten- sion du signal de commutation du tore de temporisation tombe au-dessous de ce seuil de 10 % Lors de l'occurence du flanc arrière de MFT, deux portes d'inversion introduisent un retard de 40 nanosecondes, puis referment le verrou de lecture 406 pour terminer le cycle partiel de lecture Ce retard de 40 nanosecondes assure une commutation totale, dans le sens lec- ture, du tore sélecté pour établir un état de flux uniforme entièrement commuté en vue du début d'un cycle partiel d'écri- ture suivant quelconque Le flanc arrière du-signal de lecture engendre une impulsion de 60 nanosecondes qui est appliquée à une porte NON-ET 408, qui ouvre un verrou d'écriture 410 Le verrou d'écriture 410 engendre un signal de sortie d'écriture (WRITE), qui ordonne aux circuits d'excitation d'entrer en action pour procéder à l'exécution d'un cycle partiel d'écri- ture Le verrou d'écriture 410 est fermé par le signal de temporisation de réaction magnétique engendré par le tore de temporitation 132 lors de sa commutation au cours du cycle d'écriture suivant, mais sans le retard supplémentaire de 40 nanosecondes précité Un temporisateur de 600 nanosecondes 412 est actionné par chaque occurrence d'un cycle de lecture ou d'un cycle d'écriture et engendre un signal de temps écoulé TO, qui referme à la fois le verrou de lecture 406 et le ver- rou d'écriture 410 dans le cas o le signal de temporisation de réaction magnétique ne les referme pas dans un délai de 600 nanosecondes Cela empêche une condition "d'emballement" d'excitation qui pourrait endommager le montage d'excitation dans le cas o, pour une raison quelconque, le tore de tempo- risation 132 ne produit pas un signal de commutation de sortie qui est détecté pour engendrer le signal de temporisation de réaction magnétique On comprendra aisément qu'au moment o pour la toute première fois la mémoire fonctionne cycliquement, le tore de temporisation ne peut ne pas se trouver dans l'état convenable pour produire un signal de commutation de sortie. A d'autres moments, une utilisation erronnée des ordres d' entrée-sortie (I/O), un signal de bruit important, ou un autre défaut, peuvent interférer avec le signal de temporisation de réaction magnétique. Un verrou 414 de transmission conditionnée de données répond au signal RD d'ordre de lecture d'entrée du système en engendrant un signal de porte d'entrée de données DIG, et son complément qui constitue un signal de porte de sortie de don- nées DOG Un verrou de compte 416 est ouvert pour permettre l'incrémentation du compteur d'adresse lors de l'achèvement d'un cycle de mémoire si le signal d'activation de compte d' entrée CT est validé, conjointement avec le signal de début de cycle GO Une fois validé, le signal de compte est ver- rouillé jusqu'à ce que le signal GO devienne actif à l'état bas, au début d'un cycle, sans que le signal CT soit validé. Une porte NON-ET 418 engendre le signal de fin de cycle EOC, sous la forme d'une impulsion de 100 nanosecondes apparaissant au flanc arrière du signal de commande d'écriture, WRITE Au cours de ce même intervalle de temps, une porte NON-ET 420 valide un signal d'impulsion de compte CTP, qui incrémente effective- ment le compteur d'adresse à la fin d'un cycle de mémoire lorsqu'il est activé par le signal COUNT ( de compte) Selon -une variante,une porte NON-ET 422 valide le signal CTP au dé- but d'un cycle de-mémoire lorsque-la validation de WT et RD commande un cycle de mémoire de progression d'adresse, au cours duquel aucune opération n'est effectuée sur les-données. Une paire de portes NON-ET 424 et 426 assure la transmission d'un signal d'impulsion de compte engendré, de la micropla- quette asservisseuse à la microplaquette asservie, dans une configuration à deux microplaquettes. On va-maintenant se référer à la figure 5, sur laquelle est représenté un circuit inverseur 502, comprenant un verrou inverseur 504, couplé de manière à être ouvert par la valida- tion simultanée des signaux de lecture et d'écriture, lorsqu' il reçoit en même temps une impulsion du signal GO Le verrou inverseur est en outre couplé de manière à être refermé par le signal de fin de cycle EOC ou le signal de rétablissement RST Le circuit inverseur 502 reçoit à la fois des données vraies et des données complémentées du verrou de données 206 et transmet, lorsqu'il est désactivé, des données vraies à un verrou de données 505 et, lorsqu'il est actionné, des données complémentées audit verrou de données 505 Le verrou de don- nées 505 est couplé de manière à exicter une borne de sortie DO par l'intermédiaire d'une porte NON-ET 506, qui doit en outre être déverrouillée par un signal de porte de sortie de données, DOG Le verrou de données 505 est également couplé de manière à recevoir les données d'entrée de la borne de données DO, par l'intermédiaire d'une porte NON-ET 508 lorsque celle- ci est déverrouiller par la présence simultanée d'un signal d' échantillonnage de porte d'entrée de données DIG, SAS et d'une sortie de complément provenant d'un verrou 510 qui est couplé de manière à être ouvert par SAS retardé de 60 nanosecondes et refermé par le signal EOC ou le signal RST. Un verrou de débordement 512 est couplé de manière à être ouvert par la sortie d'une porte NON-ET 514 lorsque le comp- teur d'adresse est plein pour la configuration particulière, à une seule ou à deux microplaquettes, sous laquelle la mémoire est utilisée, et lorsque le signal COUNT est présent, concur- remment au signal d'échantillonnage SAS de l'amplificateur de lecture Le verrou 512 est en outre couplé de manière à être refermé par le signal de temps écoulé de 600 nanosecondes, TO. Le verrou d'adresse 512 est enfin couplé de manière à être refermé par le signal d'autorisation d'adressage AE Le cir- cuit de shunt 520 comprend un transistor d'excitation 522 re- lié à + 5 volts et dont la base est excitée par une porte ET 524 qui rend conducteur ce transistor d'excitation 522 au cours d'un cycle d'écriture lorsque le verrou de données 505 indique qu'un bit de données O doit être écrit La porte ET 524 est verrouillée sur la microplaquette asservie, dans une configuration à deux microplaquettes, par le signal SL Un circuit de détermination de sens d'excitation 528 intervient pour activer les signaux de commande d'excitation X, d'excita- tion Y, de dissipation X et de dissipation Y, pour mettre en action les moyens de détermination de sens de courant d'une manière ou d'une autre, selon qu'un cycle partiel de lecture est en cours, ou qu'un cycle partiel d'écriture est en cours, et selon que la microplaquette donnée présente une configura- tion de microplaquette unique, une configuration asservie, ou une configuration asservisseuse Une porte NON-OU 530 prévue sur la microplaquette asservisseuse transmet un signal d'auto- risation de sélection SE de la microplaquette asservisseuse à la microplaquette asservie, pour activer la sortie de sélec- tion de sens d'excitation sur cette dernière D'une manière analogue, une porte dinversion 532 est connectée de manière à transmettre un signal S/S de la microplaquette asservisseuse à la microplaquette asservie pour indiquer si un cycle partiel d'écriture est en cours ou non Sur la microplaquette asservie, seul le montage de détermination de sens est alimenté, tandis que les portes 530 et 532 restent non alimentées et sont ino- pérantes Le circuit de détermination de sens 528 comprend en outre une porte NON-OU 534 qui engendre un signal d'activation de courant CRENA, chaque fois que l'un des signaux de dissipa- tion X et Y est vrai. La figure 6 représente, sous forme de schéma fonctionnel, la mémoire d'adresse 602 qui est réalisée sous la forme d'un compteur à six bits, les commutateurs de matrice X, 604, les commutateurs de matrice X-Y, 605 et un circuit de sélection d'option 608, qui engendre les signaux d'établissement sélec- tif de configuration de microplaquette asservisseuse, de microplaquette asservie ou de microplaquette unique, en répon- se au signal de sélection d'option OS appliqué à sa borne d' entrée Dans la configuration de microplaquette unique, le compteur d'adresse 602 reçoit les six signaux d'adresse AO-A 5. Dans une configuration asservisseuse, il reçoit les signaux d'adresse AOA 3, et dans une configuration asservie, il reçoit les signaux d'adresse de plus fort poids A 4-A 7 Pour tenir compte des différentes configurations, un signal 0-3 FULL (em- placements 0-3 remplis) devient actif lorsque le compteur d' adresse 602 stocke un compte 1 ou maximal aux emplacements 0-3 pour une configuration à deux microplaquettes, tandis qu'un signal 0-5 FULL (emplacements 0-5 remplis) est engendré lors- que le compteur d'adresse 602 stocke un compte maximal 1 lo- gique aux six emplacements de stockage 0-5, en vue d'une uti- lisation dans une configuration à microplaquette unique Le compteur 602 est couplé de manière à être incrémenté par le signal d'impulsion de compte CTP, et à être chargé avec des signaux d'adresse extérieurs en réponse au signal d'autorisa- tion d'adressage AE, lorsque celui-ci est validé par le signal BUSY Des décodeurs 612, 614 décodent les trois signaux d'en- trée d'adresse et les appliquent aux commutateurs de matrice 604, -605, respectivement Le décodeur 614 est couplé de maniè- re à recevoir des entrées d'adresse par l'intermédiaire d'un multiplexeur 616, qui répond à la configuration à micropla- quette unique ou à deux microplaquettes en dirigeant convena- blement les signaux d'adresse-vers le décodeur 614 On compren- dra aisément que, dans une configuration à microplaquette uni- que, les commutateurs de matrice X, 604 excitent huit conduc- teurs X, tandis que les commutateurs de matrice X-Y, 605 exci- tent huit conducteurs Y Dans une configuration de micropla- quette asservisseuse, les commutateurs de matrice 604 et les commutateurs de matrice 605 excitent les seize conducteurs X et dans une configuration asservie, les commutateurs de matri- ce 604 et les commutateurs de miatrice 605 excitent les seize conducteurs Y. Un circuit élévateur de tension 620 utilise le condensa- teur extérieur relié aux bornes CO, Cl pour porter la tension d'entrée VCC à 8 volts en vue de son utilisation par les com- mutateurs d'excitation Le circuit élévateur de tension n'est activé que si la mémoire de données 12 se trouve dans une condition d'occupation et n'est pas activée sur la micropla- quette asservie Un circuit de référence de tension 622 n'est activé que sur la microplaquette asservisseuse en réponse au signal d'activation de microplaquette CE et engendre un signal de référence de tension VR qui est utilisé tant sur la micro- plaquette asservisseuse que sur la microplaquette asservie par un régulateur de courant 624 pour assurer la régulation du courant de base appliqué au commutateur de dissipation X ou Y actif, en vue de contrôler la grandeur du courant d'ex- citation traversant un tore sélecté Le signal de référence de tension VR est contrôlé de manière à rester constant à environ 0,6125 volt jusqu'à 250 C, puis à décroître à un taux de 0,24 % par degré C jusqu'à 125 'C. La figure 8 représente un circuit de détection d'alimen- tation 802, qui a pour fonction d'engendrer le signal de sor- tie "drapeau d'alimentation" PF, lorsque le signal d'entrée de détection d'alimentation PD tombe au-dessous d'une tension de seuil Un circuit de rétablissement 804 a pour fonction d'engendrer le signal de rétablissement de mémoire RST en 1 ' absence du signal d'activation de microplaquette CE et à la mise sous tension. On va maintenant se référer à la figure 9, sur laquelle on a représenté, pour être complet, les circuits de distribu- tion d'énergie de + 5 volts, qui comprennent un circuit asser- vi 902 fonctionnant sur les deux microplaquettes, asservisseu- se et asservie, en réponse au signal d'activation de micro- plaquette CE Un second circuit de distribution d'énergie 904 fonctionne uniquement sur la microplaquette asservisseuse, en réponse aux signaux CE et SL pour distribuer + 5 volts aux circuits qui reçoivent de l'énergie sur la microplaquette as- servisseuse mais non sur la microplaquette asservie La réfé- rence VCC asservie, SVCC, est transmise au circuit de rétablis- sement 804 de la figure 8 pour assurer un rétablissement à la mise sous tension, ce qui assure que le signal de rétablisse- ment ne se termine pas avant que l'énergie de courant continu soit stabilisée. La figure 10 représente de façon plus détaillée le cir- cuit élévateur de tension 620, le circuit de référence de tension 622, le circuit régulateur de courant 624 et, à titre d'échantillon, l'un des commutateurs de matrice excitation/ dissipation 604 La figure 10 représente également un circuit 650 d'activation de circuit de réaction magnétique qui engen- dre le signal WC lorsque le courant d'excitation dépasse 90 % de la valeur nominale au cours d'un cycle d'écriture et le signal RC lorsque le courant d'excitation dépasse 90 % de la valeur nominale au cours d'un cycle de lecture. Le régulateur de courant compare la tension de référence avec la tension aux bornes de la résistance de puissance RP pour engendrer un signal VDCREF qui conduit du courant à un transistor 652 lorsque la tension de cette résistance dépasse la tension de référence pour dissiper du courant d'alimentation à partir de la base du transistor d'excitation ou de dissipa- tion choisi pour réduire ainsi le courant d'excitation de to- res jusqu'à ce que la tension aux bornes de la résistance de puissance concorde avec la tension de référence. En se référant à la figure 7 on peut voir que l'amplifi- cateur de lecture 198 reçoit et amplifie le signal de lecture différences représentant la différence entre le signal de commutation de sortie du tore sélecté et-la moitié du signal de commutation de sortie du tore de temporisation L'amplifi- cateur ou discriminateur 204 reçoit le signal différentiel amplifié et, lorsque le verrou 206 est déverrouillé par le signal d'échantillonnage SAS de l'amplificateur de lecture, provoque la commutation du verrou 206 à l'un ou l'autre de ses états possibles pour refléter la donnée lue Deux signaux complémentaires DATA (signal de donnée inversé) et DATA COMP (complément du signal de donnée inversé) sont choisis comme sorties pour être utilisés par le circuit inverseur sélectif. Le circuit de réaction magnétique 702 répond au signal de commutation de sortie du tore de temporisation en engendrant deux signaux de commutation amplifiés, comme représenté par les courbes KA et KB de la figure 11 La courbe KA présente un décalage dans le sens négatif par rapport à la courbe KB mais offre un gain plus élevé et est en outre légèrement re- tardée par rapport à ladite courbe KB En conséquence, la courbe KA s'élève au-dessus de la courbe KB au poins 1302 pour définir le flanc avant du signal d'échantillonnage SAS de 1 ' amplificateur de lecture A L'instant 1304, la grandeur de la courbe KA tombe au-dessous de celle de la courbe KB pour ter- miner le signal SAS. On va maintenant se référer de nouveau à la figure 7, sur laquelle on peut voir qu'un amplificateur différentiel d'en- trée 704 reçoit le signal de commutation du tore de temporisa- tion des bornes TA et TA de l'enroulement de lecture du tore de commutation L'amplificateur 704 comprend une source de courant 706 et une paire de transistors d'amplificateur dif- férentiel 708, 710 Le collecteur du transistor 708 est relié, par l'intermédiaire d'une résistance 712 et d'une résistance de charge 714, à + 5 volts D'une manière analogue, le collec- teur du transistor 710 est relié, par l'intermédiaire d'une résistance 716 et d'une résistance de charge 718, à + 5 volts. Trois résistances 720, 721 et 722 sont montées en série entre les résistances de charge 714 et 718 Le milieu de la résis- tance 721 constitue une masse virtuelle de courant alternatif, de sorte que les résistances 721 et 722 se comportent comme un réseau diviseur de tension alternative pour réduire le gain au point B par rapport au gain à la résistance de charge 718, ce qui réduit le gain de courant alternatif La résistance 716 assure une chute de tension continue par rapport à la résis- tance de charge 718 et au point B sans réduire le gain de cou- rant alternatif. On a donc aux points A et B des tensions correspondant, respectivement, aux courbes KA et KB de la figure 11, abstrac- tion faite du retard imposé à la courbe KA Les résistances 720, 721, 722 et 716 sont choisies de manière à fournir au point A une tension offset de courant continu égale à environ % d'une grandeur nominale de signal de commutation de crête, telle qu'elle est détectée au point B, et de manière à assurer au point A une amplification de signal 1,2 fois plus grande que l'amplification de signal au point B. Un comparateur d'échantillonnage reçoit les signaux pro- venant des points A et B, les amplifie à raison d'un facteur K aux points KA et KB, respectivement, et les compare dans le transistor 732 pour engendrer le signal d'échantillonnage SAS de l'amplificateur de lecture Un condensateur 734 in- tervient pour retarder légèrement le signal présent au point KA de manière à produire aux points KA et KB des formes d' onde de tension telles que représenté sur la figure 11 Un signal RC autorise l'échantillonnage de l'amplificateur de lecture lorsque les courants d'excitation sont à plus de 90 % de la grandeur nominale et lorsqu'un cycle partiel de lecture est en cours. Un second comparateur d'échantillonnage est identique au comparateur 730, à cela près que la polarité de ses entrées * est inversée pour lui permettre de répondre au signal de com- mutation de polarité négative qui apparait au cours d'un cycle d'écriture Le signal de sortie WSAS résultant à pour fonc- tion d'engendrer MFC pour couper les courants d'excitation au cours d'un cycle partiel d'écriture WSAS est validé par un signal WC, analogue à i R, mais apparaissant au cours d'un cycle partiel d'écriture. Cj 01 % 0 % CD 1 n ru 0 T 1 T 1 T 0 1 1 T 1 1 0 T 1 1 1 1 0 1 1 1 1 1 T T T si L V z ost, EE z ZE 1 ú ZE OE SIT si 91 P 1 06 V E 1 P 1 z 1 s 9 t, 1 1 z 1 O T 06 6 0 T 9 OLP L 8 9 szi 9 9 P P 9 ú v z STD jaqoueig OD aaqsal pi D jaqou-eje 910 aaqsal aalloueae LD J 91 sal GD jallouvag 9 D aqqsaj, PD zaqoupag GD aaqsa L PD -Taqsa L ZD aellouvag ED aalsaj, ID jaqouleaq ZD aaqsal OD lagoule 2 q ID jaqsaj, a% O m 1 1 1 T T T T T T T T T T T T 1 1 T T T T T T T T T 1 1 T T T 1 T T T 1 T T T T 1 1 1 1 T T 1 T 1 T T 1 T T T T 1 1 T T 1 T T 1 1 1 T 1 T T 0 1 1 1 1 1 z O OD xaqsaq x Tlqt? 49 H T ú-OSD 9-0 vd Noud SUIVI Na WWOD asseipv ID au lm SID lo av uss sci L-Ovsa E-OCII issi sa sami Nsla Sa UGEO i nliarigvi TABLEAU II INCREMENTATION Adresse Commu Tentaires PROM Mettre sous tension 450 Lire comp 451. Tester donnée 452 Tester AOV Retourner à i tester CO Retourner à O tester CO Lire comp. bit suivant 457 PAO-8 CSO-3 o O il o o O IDO-3 DSAO-7 DS SEL A C 5 T- O i i O O o O O i i O o O o O CE WT RD ci O O O O O O 1 O O O O O 1 O O O O O i o o o o o i *i i i i O i i i i O $ o i O O O O O % 10 CO %Io ru TABLEAU III ADDITION Adresse Commentaires PROM Mettre sous tension 64 Lire Bit O 65 Tester Bit O 66 Si O,aller à 73 68 Si 1,charger bit 4 69 Lire bit 4 70 Tester bit 4 71 Si 0,charger 1 72 Si 1, charger 1 73 Lire bit 1 74 Tester bit 1 75 Charger bit 5 76 Aller à:77 Lire bit 1 78 Tester bit 1 79 Si 0, retourner, tester CO 80 Si 1, aller à 76 81 Lire comp 5 82 Tester bit 5 83 PAO-7 CSO-3 o O O o i 11 o o O i 11 o o i 11 o o i 11 IDO-3 DSAO-8 o o o o i o o i O i o o o o i O o i o o o DS SEL AE 1 ' o o o i O O i o o o O -T è V-T 'i D CI o o o i 0 O i O 0 i O O 1 i O i O O 1 1 O 1 1 O o i o i o o 1 I O O O O i i o i o o o o 0 1 O O FI. o o o i o o i 1 O i O O i i O i O O o i o i o o i i O 1 O O i i o i o o i i O 1 O O i i i i i O i i O i i o i i i o o o i o O O o o do Commentaires Si O, charger 6 Si 1, retourner, tester CO Lire comp. bit 6 Retourner, tester CO Adresse PROM PAO-7 CSO-3 O O O O TABLEAU Ill ADDITION IDO-3 DSAO-8 O 6 i i O O DS SEL O i O OE T CE W OD ci O i i i i i O i i O O O O i i i i i O ul CD o O co. "O Adresse Commentaires PROM Mettre sous tension charger 240 470 Lire oomp bit 0 471 Tester bit O 472 PA 0-8 C 50-3 o TABLEAU IV DECREMENTATION ID 0-3 DSA 0-7 DS SEL AE CT O O 1 O 1 O E WT RD CI O O O O 0 0 0 0 0 0 0 0 Retourner à O tester C O Lire comp. bit suivant 475 Tester bit suivant 476 Si 0,retourner, tester CO 478 Si 1, tester AOV 479 Si 0, retourner, tester CO 480 Lire comp. bit suivant 481 o o O O O O o o O O 1 1 1 1 1 O 1 O O O O O 1 O O O 0 O w 1 1 11 1 O 1 O O O O O 1 1 1 1 1 O 1 O O O O O Ln CD O r TABLEAU V SOUSTRACTION Commrentaires Adresse PROM Mettre sous tension charger à Lire O Tester O PAO-8 CSO-3 IDO-3 DSAO-7 91 91 92 92 94 O o o o 2 0 1 O DS SEL i r 1 ' W i OE CT i i O 1 O i O O i O 1 O O i i O 1 O O Aller à 98 94 Charger 4 95 Lire comp 4 96 Tester 4 97 Charger 1 98 Charger 1 99 Lire 3 100 Tester 3 101 Charger 5 102 Charger 6 103 Lire comp 6 104 Retourner tester CO 105 Lire i 106 Tester 1 107 Retourner, tester' CO 108 Aller à,102 109 O O o i 11 * O O o i 11 o O O O o i 11 o O O o i o o i o o O i i i O o O o i i i O O i o O o i i i i i i i O i i i i i i i i i i o i i i i 1 o *i O i i 1 i i o i O i i 1 O i O O o 0 O O o 0 O O o i o; o i 0 O o i o o o i o o O i O O o o o o O 0 O O o O O o i 1 i i i O i i o i o o i i O O O O i i i i i o i 1 O O O O N 4 Ic CD o. CD N TABLEAU V (suite) SOUSTRACTION Adresse Commrentaires PROM PAO-8 Lire com 5 110 111 Tester 5 111 112 Retourner, tester CO 112 2 Aller à 103 113 103 CSO-3 IDO-3 DSAO-7 o i 11 o o i o o o DS SEL AE C-T CE Wi T RD CI 1 1 1 O 0 O O 1 1 O 0 O 1 1 1 1 1 1 1 0 0 O o o ul r%) Ln c> "O CO rla Adresse Commentaires PROM Charger adres 465 Lire O 466 Pause O 467 Lire i 468 Pause i 469 Lire 2 470 Pause 2 471 Lire 3 472 Pause 3 473 Lire 4 474 Pause 4 475 Lire 5 476 Pause 5 477 Lire 6 478 Pause 6 479 Lire 7 480 Retourner. tester Co TABLEAU VI SORTIE OCTET PAO-8 CSO-3 IDO-3 466 O O 467 O 2 468 O O 469 O 2 470 O O 471 O 2 472 O O 473 O 2 474 O O 275 O 2 276 O O 277 O 2 278 O O 279 O 2 280 O O 281 O 2 O I i 1 i 1 1 O DSAO-7 o o O o O o O o o o o o o o o O o DS SEL O i i i o 1 O i o 1 O 1 * O 1 O o 1 O 1 O i o 1 O i o 1 O i o i o o i o i O 1 o 1 O 1 o 1 O i O 1 o j. o i. o i o i o i o i O 1 oD O o O o o o O o o O O o O o o ci O o o O o o o o o O l O O o o o Co TABLEAU VII ENTREE OCTET Adresse Commentaires PROM Charger adres 490 Ecrire O 491 Pause O 492 Ecrire i 493 Pause 3 494 Ecrire 2 495 Pause 2 496 Ecrire 3 497 Pause 3 498 Ecrire 4 499 Pause 4 500 Ecrire 5 501 Pause 5 502 Ecrire 6 503 Pause 6 504 Ecrire 7 505 Pause 7 506 Retourner, tester Co 507 PAO-8 CSO-3 IDO-3 DSAO-7 o O O O O O O O O O o o O o o O O O O o o O o O O o o i o o O o o o o O o o o O O o O O O O O DS SEL O i i i i i i AE CT CE WT R Dci o i i i * 1 i i o o o i o o o o i o o o o i O o o o i O o o o i o o o o i o o o o i o o o O i o o o o i o oo o ib o o o i o o o o i o o o o i o o o o i o o o o i o o o o i o o o o i o 1 1 i 1 i O Co o roe Cu 0 % 0 % 1 1 CD Ln 6 TI 9 TT v 2 GTTIV 9 TI OZ) le-4 se4 i.xau;inolea 10 Ts LIT 9 TI AOV a O lsal ea -F rl STT Saap-E Te 6 aut ID assaapv T O T 0 T T T úT 9 TT E 0 O T 1 T 1 T 0 1 0 O L-OSVCI C-Oai aldiomi Sf)Va IA, MA alvarl Emi ET ET E-OSD 8 TT 9 TT 8ovéi 1 O O 1 O O Jim ZD ID T O 0 T av las sa 1 ' O T O ID crd REVENDICATIONS 1 Mémoire de données à complémentation sélective ( 12), caractérisée en ce qu'elle peut fonctionner sélectivement en cycles de traitement lecture, écriture et lecture complément, en réponse à des signaux d'ordre de lecture, d'ordre d'écritu- re, et d'ordre de lecture complément, respectivement. 2 Mémoire de données suivant la revendication 1, carac- térisée en ce qu'elle comprend en outre une mémoire d'adresse ( 602) couplée de manière à recevoir en réponse à un ordre d' autorisation d'adressage et à stocker une adresse définissant un emplacement de la mémoire ( 12) auquel une donnée est adres- sée au coursd'un cycle de la mémoire de données ( 12). 3 Mémoire de données suivant la revendication 2, caracté- risée en ce que la mémoire d'adresse ( 602) est un compteur couplé de manière à être incrémenté pas à pas en réponse à un signal d'ordre de comptage d'adresse. 4 Mémoire de données suivant la revendication 3, carac- térisée en ce qu'elle comprend en outre un montage de compte terminal couplé de manière à engendrer en tant que signal de sortie de la mémoire de données ( 12) un signal de débordement d'adresse lorsque la mémoire d'adresse ( 602) stocke un compte terminal. Mémoire de données suivant la revendication 4, carac- térisée en ce qu'elle comprend en outre un circuit d'inhibi- tion couplé de manière à recevoir le signal de débordement d' adresse et à inhiber le déclenchement de cycles de traitement de la mémoire de données ( 12) en réponse à ce signal. 6 Mémoire de données suivant la revendication 5, carac- térisée en ce que le montage de compte terminal comprend une mémoire de débordement d'adresse couplée de manière à engen- drer le signal de débordement d'adresse à sa sortie lorsqu' elle est activée, cette mémoire de débordement d'adresse étant couplée de manière à être activée après le début d'un cycle de la mémoire de données ( 12) au cours duquel la mémoire d' adresse ( 602) stocke un compte terminal et à être désactivée en réponse à l'ordre d'autorisation d'adressage. 7 Mémoire de données suivant la revendication 6, caracté- risée en ce qu'elle comprend en outre un circuit de temps écoulé couplé de manière à engendrer un signal d'ordre de temps écoulé si une partie d'un cycle de traitement de la mé- moire de données ( 12) n'est pas achevée dans une période de temps prédéterminée, le signal d'ordre de temps écoulé étant couplé de manière à activer la mémoire de débordement d'adres- se. 8 Mémoire de données suivant l'une quelconque des reven- dications 1, 4 et 7, caractérisée en ce qu'elle comprend en outre un circuit de jonction ( 42) couplé de manière à engen- drer un signal "donnée disponible" indiquant au cours d'un cycle de traitement lecture et lecture complément qu'une don- née valide est présente à une borne de sortie de la mémoire de données ( 12) et indiquant au cours d'un cycle de traite- ment d'écriture qu'une donnée introduite par l'intermédiaire d'une borne d'entrée de la mémoire de données ( 12) a été reçue et n'a plus besoin d'être validée. 9 Mémoire de données suivant l'une quelconque des reven- dications 1, 4, 7 et 8, caractérisée en ce qu'elle comprend en outre une matrice ( 116) de tores magnétiques de mémoire ( 130) couplés de manière à stocker des données écrites dans la mémoire de données ( 12). Mémoire de données suivant l'une quelconque des reven- dications 1, 3 et 7,caractérisée en ce que les cycles de trai- tement lecture, écriture et lecture complément sont exécutés chacun en réponse à un état codé différent d'une pluralité de signaux d'ordre de cycle de traitement. 11 Mémoire de données suivant l'une quelconque des reven- dications 3 et 7, caractérisée en ce que les cycles de traite- ment lecture, écriture, lecture complément et incrémentation du compteur d'adresse ( 602) sont exécutés chacun en réponse à un codage différent d'une pluralité de signaux d'ordre de cycle de traitement. 12 Système de mémoire de données à complémentation sélec- tive, caractérisé en ce qu'il comprend: un dispositif de stockage de données ( 12) couplé de ma- nière à stocker un bit de donnée à un emplacement d'adresse indiqué par un signal d'adressage de dispositif en réponse à un ordre d'écriture et à retrouver un bit de donnée à un em- placement d'adresse indiqué par le signal d'adressage de dis- positif en réponse à un ordre de lecture; 25098 92 un circuit inverseur sélectif ( 502) couplé de manière à recevoir un bit de donnée retrouvé dans le dispositif de stockage de données ( 12) et un ordre d'inversion et à engen- drer un bit de donnée de sortie, qui est identique au bit de donnée retrouvé en l'absence de l'ordre d'inversion, et qui est le complément du bit de donnée retrouvé en réponse à 1 ' ordre d'inversion; un registre de donnée ( 505)couplé de manière à recevoir et à stocker le bit de donnée de sortie provenant du circuit inverseur sélectif ( 502) et à recevoir et à stocker en réponse à un ordre d'écriture, un bit de donnée d'entrée du système, le registre de donnée ( 505)comportant une sortie de registre qui indique un bit de donnée stocké dans ce registre, ladite sortie de registre étant couplée de manière à appliquer le bit de donnée au dispositif de stockage de données ( 502) en réponse à un ordre d'écriture et à produire un signal de sor- tie du système en réponse à un ordre de lecture; et un circuit de commande couplé de manière à recevoir des ordres de commande du système et à engendrer des signaux d' ordre de lecture, d'écriture et d'inversion en réponse à ces ordres de commande. 13 Mémoire de données, caractérisée en ce qu'elle com- prend: une mémoire d'adresse ( 602) couplée de manière à rece- voir et à stocker une adresse apparaissant à une entrée d' adresse en réponse à un signal d'ordre d'autorisation d'adres- sage et à être incrémentée d'un pas en réponse à un signal d' ordre de comptage d'adresse; un circuit de compte terminal couplé de manière à détec- ter un état de la mémoire d'adresse ( 602) et à engendrer un signal de débordement d'adresse en réponse au stockage par la mémoire d'adresse ( 602) d'un compte terminal; et une pluralité d'emplacements de stockage de données couplés de manière à pouvoir être adressés en réponse à une adresse stockée par la mémoire d'adresse ( 602). 14 Mémoire de données suivant la revendication 13, carac- térisée en ce qu'elle comprend en outre un circuit d'inhibi- tion couplé de manière à empêcher des cycles de traitement de la mémoire de données ( 12) en réponse au signal de débordement d'adresse. Mémoire de données stockant des données présentées à une borne d'entrée de données et présentant des données re- trouvées à une borne de sortie de données, ladite mémoire de données ( 12) étant caractérisée en ce qu'elle comprend un cir- cuit couplé de manière à engendrer un signal "donnée disponi- ble" indiquant au cours d'un cycle de traitement de stockage de donnée qu'une donnée appliquée à la borne d'entrée a été reçue et n'a plus besoin d'être validée et indiquant autour d' un cycle de traitement d'extraction de donnée, qu'une donnée retrouvée valide apparaît à la borne de sortie de données. 16 Mémoire de données suivant la revendication 15, ca- ractérisée en ce qu'elle comprend en outre un circuit de com- plémentation couplé de manière à provoquer la présentation du complément de la donnée retrouvée au circuit de sortie en ré- ponse a un signal d'ordre de complémentation. 17 Système de traitement de données ( 10), caractérisé en ce qu'il comprend un séquenceur d'états ( 14) couplé de ma- nière à engendrer une séquence d'ordres d'entrée de mémoire de données comprenant des ordres de cycles de traitement lec- ture, écriture et lecture complément; et une mémoire de données ( 12) couplée de manière à stocker et à retrouver des données en réponse à des séquences d'ordres d'entrée de mémoire de données engendrés par le séquenceur d'états ( 14) et à exécuter des cycles de traitement lecture, écriture et lecture complément en réponse à des ordres de cy- cles de traitement lecture, écriture et lecture complément, respectivement. 18 Système de traitement de données suivant la revendica- tion 17, caractérisé en ce que le séquenceur d'états ( 14) stocke une séquence d'ordres d'entrée de mémoire de données pour incrémenter un paramètre stocké par la mémoire de données ( 12) en exécutant des cycles de traitement lecture complément sur les chiffres successifs du paramètre, en commençant par le chiffre de plus faible poids, jusqu'à ce qu'un 1 soit lu. 19 Système de traitement de données suivant la revendica- tion 17, caractérisé en ce que le séquenceur d'états ( 14) stocke une séquence d'ordres d'entrée de mémoire de données pour décrémenter un paramètre stocké par la mémoire de données ( 12) en exécutant des cycles de traitement, lecture complément sur les chiffres successifs du paramètre, en commençant par le chiffre de plus faible poids, jusqu'à ce qu'un O soit lu. Système de traitement de données suivant la revendi- cation 17, caractérisé en ce que le séquenceur d'états ( 14) stocke une données d'ordres d'entrée de mémoire de données pour effectuer une opération arithmétique sur un premier paramètre contenu dans la mémoire de données ( 12) en exécutant sélectivement des cycles de traitement lecture et lecture complément sur les chiffres successifs du premier paramètre en réponse à un second paramètre et au contenu informationnel des chiffres du premier paramètre tels qu'ils sont lus. 21 Système de traitement de données suivant la revendica- tion 20, caractérisé en ce que l'opération arithmétique est une addition. 22 Système de traitement de données suivant la revendica- tion 20, caractérisé en ce que l'opération arithmétique est une soustraction. 23 Procédé d'addition d'un premier paramètre codé binaire et d'un second paramètre codé binaire stockés dans une mémoire de données ( 12) comportant un cycle de traitement lecture complément utilisable sélectivement, ledit procédé étant ca- ractérisé en ce qu'il comprend les opérations consistant: à exécuter sélectivement des cycles de traitement lec- ture complément sur les chiffres successifs du second para- mètre, en commençant par le chiffre de plus faible poids, en fonction de l'état d'un chiffre correspondant du premier pa- ramètre et d'un report éventuel provenant d'un chiffre précé- dent jusqu'à ce que tous les chiffres du premier paramètre et tous les reports provenant de cycles de traitement précédents aient été pris en considération. 24 Procédé suivant la revendication 23, caractérisé en ce qu'un cycle de traitement lecture complément est exécuté sur un chiffre donné du second paramètre si un chiffre corres- pondant du premier paramètre est un 1 ou s'il existe un report provenant du chiffre précédent, mais non si ces deux condi- tions sont remplies à la fois, et en ce qu'un report sur un chiffre suivant est produit si un cycle de traitement lecture complément exécuté sur le chiffre donné du second paramètre produit un O et s'il existe un report provenant d'un chiffre précédent alors que le chiffre correspondant du premier pa- ramètre est un 1. Procédé de soustraction d'un premier paramètre codé binaire, d'un second paramètre codé binaire stockes dans une mémoire de données comportant un cycle de traitement lecture complément utilisable sélectivement, ledit procédé étant ca- ractérisé en ce qu'il comprend les opérations consistant à exécuter sélectivement des cycles de traitement lecture com- plément sur les chiffres successifs du second paramètre, en commençant par le chiffre de plus faible poids, en fonction de l'état d'un chiffre correspondant du premier paramètre et d'une retenue éventuelle provenant d'un chiffre précédent, jusqu'à ce que tous les chiffres du premier paramètre et tou- tes les retenues provenant de cycles de traitement précédents aient été pris en considération. 26 Procédé suivant la revendication 25, caractérisé en ce que le cycle de traitement lecture complément est exécuté sur un chiffre donné du second paramètre si un chiffre corres- pondant du premier paramètre est un 1 ou s'il existe une re- tenue provenant du chiffre précédent, mais non si ces deux conditions sont remplies à la fois, et en ce qu'une retenue affectant un chiffre suivant est produite si un cycle de traitement lecture complément exécuté sur le chiffre donné du second paramètre produit un 1 et-s'il existe une retenue pro- venant d'un chiffre précédent alors que le chiffre correspon- dand du premier paramètre est un 1. 27 Procédé d'incrémentation d'un paramètre codé binaire stocké dans une mémoire de données ( 12) comportant un cycle de traitement lecture complément utilisable sélectivement, ledit procédé étant caractérisé en ce qu'il comprend les opé- rations consistant à exécuter séquentiellement des cycles de traitement lecture complément sur chaque chiffre du paramètre, en commançant par le chiffre de plus faible poids, jusqu'à ce qu'un cycle de traitement lecture complément exécuté sur un chiffre se traduise par la lecture d'un 1. 28 Procédé de décrémentation d'un paramètre codé binaire stocké dans une mémoire de données ( 12) comportant un cycle de traitement lecture complément utilisable sélectivement, ledit procédé étant caractérisé en ce qu'il comprend les opérations 2509-892 consistant à exécuter séquentiellement des cycles de traite- ment lecture complément sur chaque chiffre du paramètre, en commençant par le chiffre de plus faible poids, jusqu'à ce qu'un cycle de traitement lecture complément exécuté sur un chiffre se traduise par la lecture d'un 0. 29 Système de traitement de données ( 10), caractérisé en ce qu'il comprend: une mémoire de données ( 12) couplée de manière à stocker et à retrouver des données au cours de cycles de traitement de donnée en réponse à des ordres d'entrée de mémoire de données comprenant des ordres de cycle de traitement de donnée engen- drés par un séquenceur d'états ( 14), ladite mémoire de données ( 12) comportait un compteur d'adresse ( 602) qui est sélective- ment chargé et incrémenté en réponse à des ordres d'entrée d'autorisation d'adressage et de comptage d'adresse, respec- tivement, provenant du séquenceur ( 14); et un séquenceur d'états ( 14) couplé de manière à engendrer une séquence d'ordres d'entrée de mémoire de données en répon- se à un ordre d'adressage et à un signal d'adresse d'adressa- ge, la séquence comprenant un ordre d'entrée d'autorisation d'adressage chargeant le signal d'adresse d'adressage dans le compteur d'adresse ( 602) et une séquence d'ordres de cycle de traitement de donnée concurremment à une séquence d'ordres d'entrée de comptage d'adresse.