Brevet FR2507357A1 — publié le 19821210

La présente invention a trait à un analyseur logique pour mesurer plusieurs signaux logiques transmis à travers un circuit commun numé- rique unique selon le mode dit à temps partagé. Il est désormais courant d'incorporer des microprocesseurs dans des appareils électroniques numériques afin d'assurer des fonctions in- telligentes Pour développer, étalonner et dépanner ces appareils élec- troniques, il faut disposer de puissants instruments de mesure à carac- tère logique Un instrument de mesure logique est un analyseur logique comprenant un circuit à mémoire pour stocker des signaux logiques d'en- trée, un détecteur de mots pour reconna tre un mot de déclenchement pré- déterminé parmi les signaux logiques d'entrée, un dispositif d'affichage pour afficher les signaux stockés dans le circuit à mémoire et un cir- cuit de contrôle L'analyseur logique est un outil particulièrement uti- le et souple, car il est capable de mesurer non seulement des données logiques à bits multiples, par exemple de l'ordre de 4, 8, 16 ou 32 bits de données, mais aussi la partie désirée de l'information d'en- trée avant et/ou après le mot prédéterminé de déclenchement que contient l'information d'entrée. Dans certains systèmes à microprocesseurs, on transmet des groupes de signaux tels que des signaux de données et d'adresses à travers un circuit commun numérique multiplexé selon le mode dit à temps partagé. Etant donné que les analyseurs logiques classiques comportent un cir- cuit à mémoire pour chaque canal d'entrée et que chaque circuit à mé- moire reçoit la m 9 me impulsion d'horloge, les circuits à mémoire emma- gasinent à tour de rôle les signaux de données et d'adresses Le dis- positif d'affichage affiche effectivement les signaux stockés dans les circuits à mémoire dans l'ordre de l'adresse de mémoire; autrement dit, les signaux de données et d'adresses sont affichés à tour de rôle De là, un affichage qui prête à confusion, alors que l'opérateur doit garder mentalement trace de ce qu'il est en train d'observer. De plus, de nombreux systèmes de communication utilisent des moyens de transmission à partage de temps Si l'on utilise les analyseurs logi- ques classiques pour mesurer ces systèmes, on se trouve en présence du même problème que celui évoqué ci-dessus. Conformément à la présente invention, les signaux logiques trans- mis selon le mode à partage de temps sont répartis et stockés dans plu- sieurs circuits à mémoire conformément à des groupes désignés de signaux logiques Chaque circuit à mémoire correspond à un groupe particulier; ainsi, par exemple, un premier circuit à mémoire emmagasine uniquement -2les signaux d'adresses alors qu'un second circuit à mémoire emmagasine uniquement des signaux de données Pour distinguer les groupes de si- gnaux d'entrée dans un circuit commun numérique et multiplexé, on utili- se des signaux de repérage en tant qu'impulsions d'horloge pour des re- gistres d'entrée à bascule Les signaux stockés dans les multiples cir- cuits à mémoire sont lus simultanément de manière à les afficher en pa- rallèle. En outre, la présente invention comporte plusieurs détecteurs de mots, à raison d'un pour chacun des signaux logiques d'entrée, afin de pouvoir disposer d'une combinaison complexe de mots de déclenchement pour déterminer un point de déclenchement. Par conséquent, l'un des buts de la présente invention consiste à prévoir un type nouveau d'analyseur logique qui mesure aisément plu- sieurs signaux logiques transmis à travers un circuit commun ou bus nu- mérique multiplexé et cela selon le mode à temps partagé. Un autre but de la présente invention consiste à prévoir un ana- lyseur logique capable de distinguer des groupes de signaux logiques transmis à travers le circuit commun numérique multiplexé. De plus, la présente invention a pour objet de prévoir un analy- seur logique comportant plusieurs circuits à mémoire pour chaque grou- pe de signaux logiques transmis à travers le circuit commun numérique multiplexé. Un but complémentaire de la présente invention consiste à prévoir un analyseur logique qui affiche distinctement les signaux logiques con- formément aux groupes de ceux-ci, et dans lequel les signaux logiques sont transmis selon un mode à temps partagé. Enfin, l'invention a pour but de prévoir un analyseur logique comportant plusieurs détecteurs de mots pour chaque groupe de signaux logiques transmis selon le mode à temps partagé - L'invention sera maintenant décrite en se référant au dessin an- nexé, sur lequel: La FIGURE 1 est un schéma synoptique montrant un mode préféré de réalisation de l'analyseur suivant la présente invention; La FIGURE 2 est un diagramme chronométrique destiné à expliquer le mode de fonctionnement du circuit de la Figure 1, et La FIGURE 3 est un dispositif d'affichage incorporé au schéma de la Figure 1 et auquel l'on se référera pour expliquer le fonctionnement de l'analyseur. Si l'on examine plus en détail le dessin, on voit sur la Figure 1 -3 2507357 un schéma synoptique d'un mode particulier de réalisation de la présente invention Une sonde d'acquisition de données 10 reçoit des informations logiques, par exemple des signaux logiques à huit bits, que l'on doit mesurer, et les transfère au convertisseur de niveau 12 pour en assurer la conversion entre un niveau logique d'entrée et un niveau logique d'entrée de valeur pré-établie, tel que le niveau TTL (circuit de logique transistor-transistor) utilisé dans le circuit de la Figure 1 Les si- gnaux logiques ayant subit cette conversion sont appliqués à des regis- tres tampons 14 et 16 qui fonctionnent en tant que registres à bascule. La sortie du registre tampon 14 est appliquée à un circuit à mémoire, par exemple une mémoire RAM 18, ainsi qu'au détecteur de mots 20 D'une manière analogue, la sortie du registre tampon 16 est appliquée à la mémoire RAM 22 et au détecteur de mots 24 Des circuits de commande 26 et 28 comportent des compteurs d'adresses afin de déterminer les adres- ses "mémoire" des mémoires 18 et 22, et contrôlent le mode de fonction- nement (enregistr ou lecture) des mémoires 18 et 22 Les circuits de commande 26 et 28 reçoivent les signaux d'instruction en enregistrement ou lecture du circuit commun 30 qui comprend des lignes de données, d'a- dresses et de commande, et appliquent les informations d'adresses au circuit 30 Les signaux dé lecture en provenance des mémoires 18 et 22 sont appliqués au circuit commun 30. Les détecteurs de mots 20 et 24 détectent effectivement les mots de déclenchement désirés à partir des sorties des registres tampons 14 et 16, et appliquent des impulsions de sortie aux circuits communs 30, à la porte ET 32 et au multiplexeur 34 Les mots de déclenchement dé- sirés sont posés par des instructions reçues du circuit commun 30 Le multiplexeur 34 effectue la sélection des sorties des détecteurs de mots 20, 24 et de la porte ET 32, conformément à une instruction reçue du circuit commun 30, et applique la sortie au déclencheur périodique 36. Un signal d'impulsions reçu à la borne 38 est appliqué aux bornes d'hor- loge du registre tampon 14, au détecteur de mots 20, au circuit de com- mande 26 et au déclencheur périodique 36 Un signal d'impulsions reçu à la borne 40 est appliqué aux bornes d'horloge du registre tampon 16, au détecteur de mots 24 et au circuit de commande 28 Le déclencheur périodique 36 comprend un compteur programmable qui commence à compter les impulsions en provenance de la borne 38 lorsque le multiplexeur 34 engendre la sortie Dès que le compteur a compté le nombre désiré d'im- pulsions, fixé par une instruction reçue du circuit commun principal 30, le déclencheur périodique 36 applique un signal d'arrêt au circuit com- -4- mun 30 et aux circuits de commande 26 et 28 pour stopper le mode d'en- registrement des mémoires RAM 18 et 22 D'après le déclencheur périodi- que 36, le point de déclenchement peut 9 tre choisi en tant que l'un quel- conque des points suivants: pré-déclenchement (emmagasinnage des signaux logiques avant le mot de déclenchement), déclenchement intermédiaire (emmagasinnage des signaux logiques avant et après le mot de déclenche- ment) ou post-déclenchement (emmagasinnage des signaux logiques après le mot de déclenchement). Le circuit commun principal 30 est relié à l'ordinateur central O 10 (CPU) 42, constitué par exemple par un microprocesseur, à la mémoire morte (ROM) 44 qui contient la programmation fixe et à la mémoire vive (RAM) 46 qui agit en tant que mémoire temporaire de l'ordinateur central (CPU) 42 Ces unités 42, 44 et 46 constituent un contrôleur de l'ana- lyseur logique de la Figure 1 Le dispositif d'affichage 48 est par is exemple constitué par un tube à rayons cathodiques destiné à afficher les signaux logiques stockés dans les mémoires vives 18 et 22, ainsi que d'autres informations Le clavier 50 est relié au circuit commun 30 et sert à poser les mots de déclenchement, la position de déclenchement, le multiplexeur 34 ou similaires Le générateur de signaux d'horloge intérieurs 52 engendre effectivement un signal d'horloge dont la fré- quence est déterminée par une instruction reçue du circuit commun 30. Le signal d'horloge est appliq 6 é aux unités 26, 28 et 42 à 50 du schéma de la Figure 1 (les lignes de connexion ne sont cependant pas représen- tées>pour simplifier le dessin). Le fonctionnement d'une installation suivant la présente invention sera maintenant décrit en se référant aux Figures 2 et 3 Sur la Figure 2, on a désigné en A un signal logique de huit bits transmis par l'in- termédiaire d'un circuit commun numérique multiplexé d'un système à mi- cro-ordinateur soumis à l'essai, dans lequel les signaux d'adresses et de données sont transmis à tour de rôle, tandis que B et D désignent des repères respectivement d'adresses et de données du système à micro-ordi- nateur Les extrémités de sondage (non représentés) de la sonde 10 d'ac- quisition des données sont reliées au circuit commun numérique multi- plexé pour l'acquisition des signaux numériques A Des bornes 38 et 40 reçoivent respectivement les repères d'adresses B et de données D Les signaux logiques acquis A sont appliqués par l'intermédiaire du con- vertisseur de niveau 12 aux registres tampons 14 et 16 Du fait que le registre tampon 14 reçoit le repère d'adresse B en tant que signal d'hor- loge, le registre 14 assure seulement l'échantillonnage du composant -5 "données" des signaux logiques A en réponse à un repère de données D. Le compteur d'adresses du circuit de commande 26 compte les repères d'a- dresses pour déterminer l'adresse de la mémoire vive RAM 18 qui stocke le composant adresse des signaux logiques A La mémoire vive RAM 22 stocke le composant données des signaux logiques A conformément à la sortie provenant du compteur d'adresses du circuit de commande 28 qui compte les repères de données D. Si le détecteur de mots 20 est réglé de façon à détecter l'adresse " 1 " des signaux logiques A en tant que mot de déclenchement par l'in- termédiaire de l'ordinateur central CPU 42 et du clavier 50, le détecteur de mots 20 engendre l'impulsion de sortie C Si le clavier 50 règle par l'intermédiaire de l'ordinateur central CPU 42 le détecteur de mots 24 de manière à détecter "Donnée 1 " des signaux logiques A, le détecteur de mots 24 engendre l'impulsion de sortie E La sortie de la porte ET 32 est l'impulsion F Le multiplexeur 34 sélectionne l'une des impul- sions C, E et F conformément à l'instruction reçue du clavier 50 par l'intermédiaire de l'ordinateur central CPU 42 Lorsque le déclencheur périodique 36 reçoit la sortie du multiplexeur 34, il commence à comp- ter les repères d'adresses B jusqu'à l'obtention du nombre préfixé fixé par l'intermédiaire du clavier 50. Lorsque le déclencheur périodique 36 engendre le signal d'arrêt, les circuits de commande 26 et 28 stoppent le fonctionnement en enregis- trement des mémoires vives 18 et 22 Dans le mode lecture, les signaux logiques stockés dans ces mémoires 18 et 22 sont lus de façon séquentiel- le conformément aux signaux d'adresses reçus des compteurs des circuits de commande 26 et 28 qui comptent les signaux d'horloge en provenance du générateur d'horloge 52 Les signaux de lecture sont affichés par le dispositif d'affichage 48 en tant que diagramme chronométrique ou ta- bleau d'état Il convient de souligner le fait que les composants adres- ses et données des signaux logiques A sont affichés individuellement Si l'on choisit le mode d'affichage selon l'état, les signaux de lecture fournis par les mémoires RAM 18 et 22 sont convertis en un système dé- siré de nombres, tel que binaire, octal ou hexadécimal, par l'ordina- teur principal 42 et la programmation fixe de la mémoire 44 Un exemple- type d'affichage est représenté sur la Figure 3 Dans cet affichage, "A" et "B" désignent respectivement les mémoires vives ou RAM 18 et 22 (composants "adresses" et "données") "SEQ" indique les nombres d'adres- ses de ces mémoires RAM 18 et 22 "HEX" signifie "hexadécimal" Attendu que les composants adresses et données sont affichés en parallèle, leur -6 - observation par l'opérateur se trouve sensiblement facilitée. La mémoire RAM 46 stocke les informations de réglage ou prélimi- naires, telles que mots de déclenchement, point de déclenchement, etc, et les informations peuvent être affichées Il est évident que les opé- rations ci-dessus sont commandées par l'ordinateur CPU 42 et la program- mation stockée dans la mémoire morte ROM 44. Bien que l'on ait décrit et représenté ici un mode préféré de réa- lisation de l'invention, il appara tra clairement à tout spécialiste dans ce domaine technique que l'on peut apporter de nombreux changements et modifications à ce mode particulier de réalisation sans s'écarter ce- pendant des principes de base de l'invention Par exemple, on peut ajou- ter davantage de combinaisons de registres tampons, de mémoires vives RAM et de détecteurs de mots. 7 7- R E V E N D I C A T I 0 N S 1 Analyseur logique pour mesurer des premier et second signaux logiques transmis selon le mode dit à temps partagé, caractérisé en ce qu'il comprend: a) un premier dispositif à mémoire ( 18) pour stocker seulement le premier signal logique précité conformément à un premier signal de repère synchronisé avec ledit premier signal logique; b) un second dispositif à mémoire ( 22) pour stocker seulement le second signal logique précité conformément à un second signal de re- père synchronisé avec ledit second signal logique, et c) un moyen de commande ( 26, 28) pour contrôler les modes de fonctionnement soit en enregistrement, soit en lecture, ainsi que la sélection des adresses de mémoire desdites première et seconde mémoires. 2 Analyseur logique selon la Revendication 1, caractérisé en ce qu'il comprend en outre un dispositif d'affichage ( 48) pour afficher les signaux stockés individuellement dans lesdits premier et second dispositifs à mémoires ( 18, 22). 3 Analyseur logique selon la Revendication 1, caractérisé en ce qu'il comprend en outre des premier ( 20) et second ( 24) détecteurs de motst afin de détecter les mots de déclenchement désirés à partir des premier et second signaux logiques précités. 4 Analyseur logique selon la Revendication 1, caractérisé en ce que chacun desdits premier et second dispositifs à mémoires ( 18, 22) comprend un registre tampon ( 14, 16) pour échantillonner lesdits premier et second signaux logiques conformément auxdits premier et second si- gnaux de repérage, ainsi qu'une mémoire vive (RAM) ( 18, 22) pour stocker la sortie du registre tampon correspondant. Analyseur logique selon la Revendication 1, caractérisé en ce que ledit moyen de commande ( 26, 28) comprend des compteurs qui ont pour r 8 le de compter les signaux de repérage afin d'engendrer des si- gnaux d'adresses pour les premier et second dispositifs à mémoire ( 18, 22). 6 Analyseur logique selon la Revendication 3, caractérisé en ce qu'il comprend en outre un déclencheur périodique ( 36) pour déterminer un point de déclenchement afin de stopper le fonctionnement selon le mo- de enregistrement desdits dispositifs à mémoires conformément aux sor- ties desdits détecteurs de mots ( 20, 24).