Brevet FR2503514A1 — publié le 19821008

Réseau de connexion numérique L'invention concerne un réseau de connexion numérique pour central comportant un ensemble de commande à structure répartie. Elle est applicable dans les industries des télécommunications et de la télématique, en particulier dans les autocommutateurs téléphoniques temporels. Depuis le début de la commutation temporelle ont été développés des commutateurs et des organisations de réseau de grande capacité. Un commutateur de base ayant par exemple une capacité de 32 liaisons MIC est décrit dans le brevet français nO 1 511 678 de la Demanderesse. Des réseaux de connexion à plusieurs étages sont décrits dans les brevets français nO 69/16790, 70/33980, 71/04655. on a cherché également à améliorer la modularité, pour optimiser le matériel installé et faciliter les extensions, et la fiabilité, pour limiter les interventions urgentes. Ceci a été obtenu par des améliorations de structures internes (par exemple selon les brevets français nO 69/16790 et 78/30715 et pour des améliorations d'organisation améliorant les possibilités d'entraide ou de basculement sur des unités de secours avec une redondance du matériel aussi réduite que possible (par exemple selon le brevet français nO 78/18221). D'autre part, la souplesse de la commutation numérique a entraîné une extension des fonctions du réseau de connexion : sont maintenant reliées au réseau des liaisons MIC vers des émetteurs/récepteurs de signalisatione et des liaisons de commande entre unités de commande et unités terminales, par exemple des unités comportant une logique de contrôle d'équipement téléphoniques tels que signaleurs, position d'opératrices, équipements d'alarmes ou de circuits. On se rapportera par exemple aux brevets français nO 79/05971 et 79/11593 de la Demanderesse. Cette évolution, encore accrue par la prise en compte des nouveaux services de la télématique nécessite une amélioration de la modularité et de la fiabilité, et des possibilités de reconfiguration du réseau sans intervention manuelle, Le but de l'invention est de réaliser un réseau de connexion simple et modulaire. La simplicité permet une redondance forte pour un surcoût faible, ce qui augmente la fiabilité du réseau et réduit les interventions urgentes aux cas très rares de pannes multiples sur tous les organes redondants. L'objet de l'invention est un réseau de connexion numérique pour autocommutateur comportant un ensemble de commande à structure répartie et un réseau central auquel sont reliées par des liaisons multiplex, des unités de terminaux comportant elles-memes des moyens de connexion des terminaux auxdites liaisons, le réseau central étant divisé en plusieurs plans indépendants, caractérisé par le fait que chaque plan est constitué de commutateurs synchronisés équipés chacun d'un marqueur, et formant un seul étage de commutation, les commutateurs étant reliés en parallèle aux liaisons entrantes du plan et desservant chacun un groupe de liaisons sortantes. Suivant une autre caractéristique de l'invention chaque liaison multiplex dessert en parallèle plusieurs unités de terminaux formant un groupe > chaque groupe étant relié par au moins une liaison à chaque plan du réseau central. L'invention va être précisée par la description qui va suivre d'un mode préféré de réalisation de l'invention donné à titre d'exemple non limitatif, à l'aide des figures incluses qui représentent Figure 1 : un diagramme général d'un autocommutateur à réseau de connexion temporel, Figure 2 : un diagramme d'une unité de terminaux d'abonnés, Figure 3 : un diagramme général d'un plan du réseau de connexion selon l'invention, Figure 4 : un schéma général d'un commutateur temporel d'un réseau de connexion selon l'invention, Figure 5 : un diagramme faisant apparaître la modularité du réseau de connexion selon l'invention, Figure 6 : (divisée en deux parties figure 6A et figure 6B raccordées au point S) et figure 7 des schémas des principaux circuits d'un commutateur selon la figure 4, Figure 8 : un schéma d'un marqueur et d'un automate d'accès aux liaisons de commande. L'autocommutateur temporel représenté de manière simplifiée à la figure 1 est constitué de trois ensembles principaux : terminaux, réseau de connexion, commande. Il comporte - Des groupes d'unités de terminaux GuT1 à GuTm comportant des terminaux d'abonnés, descircuits analogiques et numériques, et des terminaux auxiliaires de signalisation, d'émission de tonalités et de films parlants, d'essais de lignes d'abonnés et de circuits, de circuits de conférence, etc.... - Un réseau de connexion central à un seul étage de commutation, organisé en plans indépendants, par exemple quatre plans RXA à RXD. Les chiffres donnés ici et dans la suite sont de simples exemples destinés à préciser un mode de réalisation ou à simplifier la représentant ion. - Un ensemble de commande à architecture répartie formé de groupes GUC1 à GUCk d'unités de commandes UC identiques, par exemple des microprocesseurs. Les unités de commande proprement dites UC1 à UC sont banalisées. L'ensemble de commande comporte également des unités UCP1 à UCPf qui gèrent des groupes de périphériques PF1 à PFf. Ces unités peuvent être identiques aux précédentes, mais elles ne sont pas banalisées complètement du fait de leur liaisons physiques avec les périphériques. Les liaisons qui interconnectent ces 3 ensembles sont les suivantes - Les unités de terminaux UT (UT 1 à UTp) ) sont reliées à chaque p plan RXA à RXD du réseau de connexion par une liaison multiplex MX (MX1A à MXmD) de 32 voies de 8 e.b., d'un débit de 2 M e. b/s. Les unités de terminaux UT d'un même groupe sont reliées en parallèle aux memes liaisons multiplex MX. - Les unités de commandes UC (UC1 à UCq) sont également reliées au réseau de connexion par des liaisons multiplex MX (m+1) A à MXnD, à raison d'un liaison par groupe GUC vers chaque plan. Les messages échangés entre unités de commande et unités de terminaux empruntent des voies temporelles des liaisons MX, reliées par le réseau de connexion d'une manière semi-permanente et reconfigurable. On réalise ainsi des canaux de transmission de données d'un débit de 64 k e.b/s qui sont utilisés suivant une précédure dite HDLC définie par le CCITT norme ISO. - Les unités de commande (UC et UCP) sont reliées entre elles par une liaison point à point doublée pour des raisons de sécurité (RIT1, RIT2). Il s'agit d'une liaison série utilisant également une procédure HDLC. L'accès à la liaison est géré par un distributeur DR1, DR2 qui délivre les autorisations d'émission et supervise la durée d'utilisation. La liaison comporte cinq paires de fils vers chaque station raccordée assurant les fonctions d'appel, d'autorisation, d'horloge, d'émission et de réception. Les liaisons entre les unités de commande UC et les unités de terminaux UT sont réalisées dans le réseau de connexion au moyen de connexions semi-permanentes établies entre les voies MIC. Le réseau de connexion central RXA à RXD est commandé par des marqueurs MQ1 à MQ4 pilotés par les unités de commande UC également par l'intermédiaire des liaisons RIT1, RIT2. Toutes les unités citées plus haut (UT, UC, UCP, MQ) disposent d'un circuit d'émission/réception de messages de type HDLC, par exemple de circuits de type MC 6854 de la société MOTOROLA ou 8273 de la société INTEL. Pour les unités de terminaux UT, il faut également disposer d'un étage de commutation dans chaque unité pour permettre de connecter un terminal quelconque à une voie temporelle de l'une quelconque des liaisons multiplex MX qui desservent cette unité. Un exemple d'unité de terminaux d'abonnés est montré à la figure 2. Chaque terminal d'abonné T1 à T p est formé d'un circuit de ligne CL, comportant des moyens d'alimentation, de protection, de supervision de boucle et d'injection de sonnerie, et d'un circuit FCD de filtrage et de codage analogique/digital (CODEC). L'unité de terminaux UT est pilotée par un microprocesseur mP relié aux liaisons multiplex MX par un circuit d'émission-réception HDLC. L'étage de commutation est dans cet exemple une matrice d'aiguillage MCX de type spatial. L'aiguillage temporel est réalisé au niveau des circuits CODEC par synchronisation sur la voie choisie, par une commande du microprocesseur. Celui-ci pilote également les circuits de ligne CL par l'intermédiaire d'une interface IS de supervision et de commande. Le réseau de connexion central est détaillé dans la figure 3. Il a un seul étage de commutation et est organisé en quatre plans indépendants. Chaque plan du réseau de connexion a une capacité de 128 liaisons multiplex c'est-à-dire qu'il peut relier une voie quelconque de l'une des 128 liaisons entrantes LE à une voie quelconque de l'une des 128 liaisons sortantes LS. Un plan du réseau de connexion comporte quatre commutateurs CX1 à CX équipés chacun d'un marqueur MQ1 à MD4 et d'une capacité de 128 LE et de 32 LS. Les liaisons LE sont donc multiplées sur les quatre commutateurs du plan. La structure d'un commutateur CX est représentée à la figure 4. Les 128 lignes LE sont réparties sur quatre circuits d'amplification d'entrée CAE comportant chacun 32 amplificateurs AE et un circuit de synchronisation SYN. Les circuits CAE sont communs aux quatre commutateurs d'un même plan. Chaque circuit CAE est relié à un circuit de mémoire tampon CMT1 à CMT4 constituant des matrices de connexion carrées et comportant successivmeent un circuit de contrôle d'entrée par prélèvement CE, un circuit de conversion série-parallèle CSP, et un circuit d'accès CA à une mémoire tampon MT. Le circuit d'accès permet également l'injection d'échantillons pour un contrôle dit "actif" du réseau de connexion. La mémoire MT comporte 1024 mots de 8 e.b. (1 mot par voie des 32 lignes LE concernées), et le débit d'entrée-sortie de la mémoire est de 8 MHz, c'est-à-dire un débit proche du maximum permis avec la technologue TTL utilisée. L'adressage est de type "commande aval" c'est-à-dire qu'il est fourni en écriture par un compteur CR et en lecture par un circuit de mémoire de commande CMC piloté par le marqueur MQ. La mémoire de commande MC fournit l'adresse de lecture de chacune des quatre mémoires MT. Elle est elle-même adressée cycliquement en lecture et par le marqueur en écriture pour permettre l'inscription de chaque nouvelle connexion ou déconnexion. Le marqueur MQ1 comporte un microprocesseur mPC qui est relié aux liaisons RIT1 RIT2 par des circuits d'accès AR1, AR2 décrits plus loin. Les sorties des quatre mémoires tampon MT1 à MT4 sont reliées en parallèle à un circuit d'amplification de sortie CAS comportant des registres tampons R, un codeur parallèle - série CPS, un circuit de prélèvement de sortie CS et un groupe de 32 amplificateurs AS reliés chacun à une ligne LS. L'ensemble des signaux d'horloge HR1 à HRq nécessaires au fonctionnement du commutateur est fourni par un module de distri bution de signaux MD piloté par des oscillateurs 01 à Od. La modularité du réseau de connexion qui apparaît à la figure 5 est la suivante : jusqu'à 32 groupes G (GUT ou GUC) il suffit d'équiper un commutateur avec un seul circuit de mémoire tampon CMT. De 33 à 64 groupes, il faut deux commutateurs équipés chacun de deux mémoires tampon. De 65 à 96 groupes : trois commutateurs avec chacun trois mémoires tampons. De 97 à 128 groupes : quatre commutateurs entièrement équipés. La description qui suit concerne un mode de réalisation des principaux circuits constituant les commutateurs Les circuits de commutation CMT et CAS sont représentés respectivement sur les figures 6A et 6B. Les signaux d'horloge et de synchronisation sont distribués par un circuit de base de temps BT1 qui est lui-même synchronisé avec le module de distribution de signaux MD du commutateur (figure 4). Le circuit BT1 délivre des signaux h qui ne seront pas déewitsen détail car ils sont du domaine de l'art connu, et ils découlent du fonctionnement des circuits, tel qu'il est décrit plus loin. Le prélèvement ce sur les liaisons LE est réalisé au moyen d'un multiplexeur MX1 et l'adresse de la liaison à contrôler (ACE) est fournie par le circuit CMC. Le circuit de conversion CSP est formé de quatre circuits intégrés dits "MICSPA" d'une capacité de 8 liaisons chacun. Les sorties des MICSPA sont reliées à quatre registres R1 à R4. L'aiguillage des échantillons vers la mémoire tampon est effectué par un multiplexeur MX2, dont une entrée est affectée à l'injection du code de contrôle actif Ca marqué par exemple par câblage. Des portes "ET" P validées par la base de temps contrôlent ltentkrée des registres du circuit CSP, de la mémoire et en général tous les transferts. Ces portes ne seront plus mentionnées, par la suite, de manière à ne pas alourdir la description. Pour permettre l'utilisation de la mémoire à une vitesse maximale, celle-ci a été déboublée en deux parties M1 et M2 utilisées simultanément l'une en lecture et l'autre en écriture. L'adressage lecture AL fourni par la mémoire de commande est acheminé par un registre R5 et des multiplexeurs MX3 et MX4. L'adressage écriture, fourni par un compteur CB1 d'une fréquence de rotation de 8 MHz, est acheminé par un registre R6 et les mêmes multiplexeurs. Le compteur possède une capacité doublée (11 e.b au lieu de 10 pour adresser 1024 mots) pour permettre l'utilisation alternée des deux mémoires : l'e.b. de poids faible contrôle directement le multiplexeur MX3 et l'entrée de la mémoire M1, et à travers un inverseur I1 le multiplexeur MX4 et la mémoire M2. Le compteur CB1 est synchronisé par le circuit BT1 (chargement à une valeur K/câblée). La sortie des mémoires est aiguillée vers la sortie parallèle S (8 e.b) du circuit CMT par des registres R7, R8 et un multiplexeur MX5 adressé par le poids faible du compteur CB1, et contrôlé par une bascule B1 qui reçoit le signal de validation Vk d'accès au circuit de sortie CAS. Le signal Vk (K = 1 à 4) est délivré par le circuit CMC et permet de sélectionner la mémoire tampon qui doit fournir l'échantillon acheminé à cet instant par le commutateur. Pour l'injection du contrôle actif Ca, l'adresse de liaison entrante ACE fournie par le circuit CMC est comparée aux 5 e.b. de poids fort du compteur CB1 (comparateur CP1). Le registre R9 d'adressage du multipleur MX2 comporte 3 e.b : 2 fournis par les poids forts du compteur CB1 et un fourni par une porte "ET" PE qui reçoit la sortie du comparateur CP1, un top d'injection-ti fourni par le circuit cMC en synchronisation avec la voie concernée, et un signal de validation de circuit Vck (k = 1 à 4). A l'entrée du circuit CAS, un multiplexeur MX6 permet de recevoir soit la sortie S des 4 circuits CMT du commutateur, soit un code repos câblé RE qui est systématiquement émis sur les liaisons LS non connectées. La commande d'injection de ce code cre émise par le circuit CMC est transmise par des bascules de synchronisation B2, B3 à l'entrée d'adressage du multiplexeur MX6. En sortie du multiplexeur MX6, les échantillons sont distribués successivement à 4 registres R11 à R14 sous le contrôle d'un registre à décalage à 4 positions R10 recevant des impulsions à la fréquence de 8 MHz et synchronisé avec les liaisons sortantes LS. Les échantillons traversent enfin des registres intermédiaires R15 à R19, le circuit de conversion CSP formé de 4 circuits MICSPA (ces circuits sont capables d'effectuer les conversions parallèle/série et série/parallèle), et 4 registres tampons de sortie R19 à R22. L'entrée des circuits MICSPA est validée par une bascule B4 activée en synchronisation avec chaque voie temporelle sortante. Le prélèvement de contrôle de sortie CS est réalisé par un multiplexeur MX7 dont l'adresse (AC5 = 5 e.b) est fournie par le circuit CMC. Le circuit de commande CMC est représenté figure 7. Ce circuit comporte essentiellement une mémoire de commande MC avec un registre tampon RT d'adressage des mémoires tampons, des circuits de commande de contrôle passif PRE, PRS et actif B5, et des registres d'entrée et de sortie RE1 à RE5, RS1 à RS3 reliés au bus de données BD du microprocesseur mPC du marqueur. Ces circuits sont pilotés par un circuit de base de temps BT2 synchronisé avec le module MD de distribution de signaux du commutateur CX. Les signaux de validation des transferts entre les registres et le bus BD sont fournis par décodage de 3 e.b. du bus d'adressage BA du microprocesseur (décodeur DEC2, signaux v1 à v5) et par les fils de commande d'écriture Ec et de lecture Lec du bus de commande. La mémoire de commande MC comporte 1024 mots de 13 e.b. permettant la commande des 32 x 32 voies portées par les 32 liaisons LS : 10 e.b. sont utilisés pour l'adresse AL des mémoires tampons, 2 pour la validation d'un circuit CMT (Vk, décodeur DEC1) et un e.b. pour la commande d'injection du code repos Cre. La description qui suit précise les fonctions réalisées sur ordre du microprocesseur, et le principe de réalisation des circuits. Ecriture de la mémoire MC - chargement du registre RE1 (commandes v1 et Ec), - chargement du registre RE2 qui contient l'adresse du mot à écrire (commandes v2 et Ec), - écriture : la mémoire est adressée par le compteur CB2, et un comparateur CP2 active une bascule B6 qui autorise l'écriture lorsque le compteur atteint la valeur inscrite dans le registre RE2. Lecture de la mémoire MC par le marqueur permettant le test du circuit CMC (par comparaison avec une image de la mémoire MC inscrite en mémoire du marqueur) - chargement de l'adresse v2 et Ec), - lecture mémoire de chargement du registre RS1, validé par le comparateur CP2 et une bascule B7, - transfert du contenu du registre RS1 sur le bus BD (v1 et Lec) Prélèvement d'entrée chargement d'une adresse de 12 e.b. dans le registre RE5 (commandes V5 et Ec), c 2 e.b adressent un multiplexeur MX8 recevant les échantillons des circuits CMT (Ce1 à Ce4), . 5 e.b. fournissent l'adresse ACE (nO de liaison LE), -. 5 e.b. d'adresse de voie : la synchronisation sur la vote à contrôler est réalisée dans le circuit PRE par comparaison 'compara- teur CP3) de l'adresse avec le contenu d'un compteur CR3 synchronisé par la base de temps. L'échantillon est chargé au rythme de la liaison LE (2 MHz) dans un registre à décalage RD1. Le transfert dans le registre de sortie RS3 est piloté par une bascule B8 activée en fin d'échantillon. - Prélèvement de sortie : principe identique, utilisant les registres RE4 et RS2 et le circuit PRS analogue à PRE. - Contrôle actif . chargement du registre RE5, . le signal de validation de circuit VCk est fourni par décodage (décodeur DEC3) des 2 e.b. d'adresse de circuit CMT, . chargement du registre RE3. Ce registre est un registre de commande qui fournit la commande d'injection ica du code Ca, des commandes de validation, de lecture et d'écriture mémoire (bascules B6, B7) et des commandes de remise à zéro, . une bascule B5 validée en sortie du comparateur CP3 délivre le top ti lorsque le signal ica est activé. Le marqueur MQ1 et l'accès aux liaisons point à point RIT1, RIT2 sont représentés sur la figure 8. Le marqueur MQ1 comporte un microprocesseur mPC ; par exemple un circuit 8086 associé à un circuit d'horloge 8284 fabriqués par la société INTEL. Un bus interne B alimente le bus d'adresse 5 par un registre d'adresse RAD, et un bus de données BD à travers une interface directionnelle IN contrôlée par le microprocesseur mPC (signal directionnel s issu de la sortie DT/R du microprocesseur , et adresse d'entrée-sortie reçues par une porte "OU" et un décodeur DEC4). Le marqueur comporte une mémoire programme MP, par exemple de type "reprom" et une mémoire vive de données MV. L'organe d'accès aux liaisons RIT1 RIT2 comporte un circuit de gestion des échanges en procédure HDLC, un automate de pilotage AU et des mémoires tampons intermédiaires d'émission MEM et de réception MRE. Le circuit HDLC est par exemple de type 6854 fabriqué par la société MOTOROLA. L'automate AU est formé de manière connue par une logique en mémoire morte associée à un registre d'adresse qui reçoit les informations d'entrée, et à un registre de sortie, les deux registres étant pilotés par une horloge (entrée E issue de la sortie OSC du microprocesseur et qui pilote également le circuit HDLC). En entrée de l'organe d'accès, le bus BD est validé par une porte d'accès PA contrôlée par une adresse bj issue du décodeur DEC4. Les accès sont analogues à ceux que l'on a décrit pour le circuit de mémoire de commande CMC - utilisation des commandes WR et RD (fils EC et Lec) du microprocesseur, et de signal de sélection (v6 à v10 > obtenu par décodage (DEC5) d'adresse. -Adressage multiplexé des mémoires MEM et MRE (adressage par le microprocesseur par le bus BA, adressage par l'automate AU par compteurs CB4, CB5, suivant le fonctionnement décrit plus loin, multiplexeurs MX9 et MX10). - Utilisation des circuits complémentaires suivants . registre de données entrantes RDE connecté entre la porte PA et le bus BH du circuit HDLC, . registre de données sortantes RDS entre les bus BH et BD, . registre tampon d'entrée R23 de la mémoire MRE, . registre de commande RC contenant des commandes de remises à zéro RZ et commandes des registres internes du circuit HDLC (entrée A correspondant au commandes R/W, RSo, RS1 du circuit 6854) fournies par l'intermédire d'un multiplexeur MX11 piloté par l'automate AU (sortie a). Le circuit HDLC peut ainsi être piloté soit par le microprocesseur, soit par l'automate, . registres d'appel RA1, RA2 : pour avoir accès à la liaison RIT, le microprocesseur charge le registre RA1, et l'horloge HR de la liaison RIT, transfère l'information dans RA2 et marque le fil DE. L'autorisation d'émission en retour AE est reçue par l'automate AU, . circuit de reconnaissance d'adresse de station A5 : cette adresse qui sert à identifier les stations ou machines reliées aux liaisons RIT, est câblée dans ce circuit. Elle est comparée, en réception, à l'adresse interne dans les messages. En émission, elle est intégrée au message, . un circuit programmable PIC de gestion des interruptions du microprocesseur permet de prendre en compte les demandes de service de l'automate en émission et en réception.On utilise par exemple le circuit 8259 fabriqué par la société INTEL. En émission un signal d'interruption ITE est fourni directement par le circuit HDLC (sortie RTS) et une bascule B9. En réception un signal d'interruption ITR est fourni par l'automate AU qui active une bascule B10 Ces bascules sont remises à zéro par le microprocesseur (signal RZ donné par leregistre RC). Le fonctionnement des circuits est le suivant Demande d'émission par le microprocesseur mPC . chargement de la mémoire MEM par le microprocesseur PR : la mémoire MP peut contenir un message complet de n octets. L'adresse du dernier octet est chargée dans le compteur CB4, . la mémoire est lue par le circuit HDLC sous contrôle de l'automate. - Le compteur CB est activé en mode dégressif sous le contrôle du signal "prêt à émettre" pe fourni par le circuit HDLC, indiquant que son registre d'émission est vide (sortie TDSR) - L'accès au bus BH en sortie de la mémoire est validé par l'automate (sortie a et A fournissant un code X de commande d'écriture du registre d'émission du circuit HDLC. - Lorsque le compteur est revenu à zéro, un décodeur de fin de message FM avertit l'automate, et celui-ci pilote le circuit HDLC pour l'émission des codes de fin de message. Réception de messages sur la liaison RIT1- RIT2 La détection d'un début de message marque la sortie FD du circuit HDLC et prévient l'automate, celui-ci ordonne la lecture du registre de réception du circuit HDLC, et le circuit AS reconnait l'adresse de station. Pour chaque octet reçu le circuit HDLC active sa sortie RDSR (signal pr "prêt à recevoir". Le signal pr valide l'entrée d'horloge du compteur CB5. L'automate commande la lecture du registre de réception et l'écriture de la mémoire MRE (signal X1)- L'automate fait appel au microprocesseur mPC. Plusieurs messages peuvent être mis en file d'attente dans la mémoire MRE. Le microprocesseur vient lire le compteur CB5 et chacun des messages contenus dans la mémoire. Chaque message donne lieu en retour à un message d'acquittement. Fonctions réalisées par le marqueur Le marqueur exécute des ordres fournis par l'unité de commande UC à laquelle il est affecté. Certains ordres donnent lieu à un message de compte-rendu. Fonctions de connexion. Ces fonctions donnent lieu à l'établissement d'une connexion à sens unique, ctest-à-dire entre une voie d'une entrée LE et une voie d'une sortie LS. Chaque connexion peut être associée à trois sortes de contrôle : - contrôle actif de la connexion (e.b. C du message), - test de repos de la liaison LS avant connexion (e.b. R), - test de conformité de la connexion préexistante (e.b. T). La partie information du message comporte 7 octets - 1 octet de fonction 0 0 0 0 1 T R C, - 3 adresses de 2 octets (adresse d'entrée, adresse de sortie, ancienne adresse d'entrée pour test de conformité). Déconnexions - Déconnexion simple, avec ou sans test de conformité, - Déconnexion globale de plusieurs voies d'une même liaison sortante LS. Le message comporte 6 octets - code de fonction (1 octet), - adresse de la liaison LS concernée (1 octet), - 32 e.b. affectés chacun à l'une des 32 voies, indiquant les voies à déconnecter. Contrôles - contrôle actif, - contrôle passif, - contrôle par relecture d'une connexion dans 1 mémoire de commande MC. On va maintenant décrire à titre d'exemple le déroulement d'une communication locale en suivant les différentes phases de la communication (messages échangés) : - Présélection, numrotation et traduction dans le cas d'un abonné à cadran, - Présélection, numérotation et traduction dans le cas d'un abonné à clavier, - Sélection locale, - Fin de sélection, - Connexion avec contrôle du chemin établi, - Libération. On suppose que le demandé est libre, que le demandeur raccroche le premier, et que les terminaux du demandeur et du demandé sont gérés par des unités de commande distinctes UC1 et UC2. Les indices 1 sont donnés aux organes concernés par le demandeur et les indices 2 à ceux concernés par le demandé. A - Présélection, numérotation et traduction dans le cas d'un abonné à cadran Phase 1 : lé processeur de l'unité de terminaux UT1 explore cycliquement ses terminaux et détecte un décrochage Phase 2 : L'unité UT1 avertit l'unité de commande UC1 et lu indique le numéro NT du terminal T1 de l'abonné demandeur. Phase 3 : L'unité de commande UC1 recherche une voie V1 entre le terminal T1 et le réseau de connexion RX et une voie d'accès V1A à l'unité de terminaux émetteurs de tonalités UTTON. Phase 4 : L'unité de commande UC1 avertit le marqueur correspondant MQ1 du réseau de connexion en lui indiquant les voies à relier. Phase 5 : L'unité de commande UC1 prévient l'unité de terminaux UT1 que la connexion du terminal T1 à l'unité de terminaux UTTON est en cours. Phase 6 : L'unité de terminaux UT1 connecte localement le terminal T1 à la voie V1 d'un plan RXA du réseau de connexion. Phase 7 - le terminal du demandeur T1 reçoit l'invitation à numéroter IA de l'unité UTTON. Phase 8 - le terminal T1 envoie le premier chiffre CH1 à l'unité UT1, Phase 9 - dès réception de la première impulsion l'unité UT1 coupe la connexion du terminal T1 à la voie V1 pour supprimer la tonalité, Phase 10 - l'unité UT1 reçoit, identifie et transmet chaque chiffre CH2 à CH n à l'unité UC1 Phase 11 - après réception de deux chiffres l'unité UC1 effectue une première traduction pour pré-analyse d'acheminement Phase 12 - traduction complète après réception du nombre de chiffres attendu, déterminé par la pré-analyse. A cette phase suivant le type de central et la nature de l'appel, l'unité de commande UC1 peut appeler un service de traduction centralisé implanté sur une autre unité de commande. B - Présélection, numérotation et traduction dans le cas d'un abonné à clavier en code multifréquence ; ce cas met en outre en jeu une unité de terminaux récepteurs de numérotation en code clavier UTAUX et un marqueur MQAUX du commutateur qui relie les unités UT1 et UTAUX pour la numérotation au moyen d'une boucle à deux voies différenteset deux commutateurs CX1 et CIPAUX situés dans un même plan du réseau de connexion Phases 1 et 2 - sont identiques aux phases 1 et 2 du cas précédent, Phase 3 - l'unité UC1 recherche une voie V1 vers UT1 et une voie VAUX vers un récepteur de numérotation disponible. Phase 4 - ordres aux marqueurs MQ1 et MQAUX d'établir les connexions dans les deux sens entre les unités UT1 et UTAUX Phase 5 - l'unité de commande UC1 avertit UT1 qu'un récepteur de numérotation est connecté, Phases 6 et 7 sont identiques aux phases 6 et 7 du cas précédent (la tonalité est émise par UTAUX) Phase 8 - le terminal T1 envoie le premier chiffre à l'unité UTAUX Phase 9 - l'unité UTAUX coupe la tonalité d'invitation à numéroter IA Phases 10 - 11 et 12 - sont identiques aux phases 10, 11 et 12 du cas précédent Phase 13 l'unité de commande UC1 envoie un ordre de libération à l'unité UTAUX Phase 14 - l'unité de commande UC1 ordonne à MQAUX de déconnecter la voie vers UTAUX Phase 15 - l'unité de commande UC1 ordonne à UT1 la déconnexion locale du terminal C - sélection locale Phase 1 - Appel de l'unité de commande UC2, qui gère le terminal du demandé T2, par l'unité de commande UC1 indiquant le plan RXA du réseau de connexion utilisé, la voie V1 qui relie le demandeur et le numéro NT2 du terminal T2 demandé. Phase 2 - l'unité de commande UC2 recherche l'état du demandé libre, occupé, transféré ou autre. S'il est libre, l'unité recherche une voie V2 vers le terminal T2 dans le plan du réseau de connexion Phase 3 w on suppose que le terminal T2 est libre mais qu'il n'y a pas de voie dans le plan RXA (par exemple parce que le MIC correspondant est hors service) l'unité UC2répond à l'unité UC1 Phase 4 - l'unité de commande UC1 cherche une voie V1 dans un autre plan RXB du réseau de connexion Phase 5 - l'unité de commande UC1 avertit l'unité UC2 du nO de plan et de voie à utiliser Phase 6 - recherche de voie par l'unité UC2 Phase 7 - ordre de l'unité UC2 à l'unité UT2 de prise du terminal T2, et sonnerie de T2 Phase 8 - réponse à la phase 5 de UC2 à UC1 : fin de sélection D - Fin de sélection Phases 1 et 2 - fin de sélection l'unité de commande UC1 procède - 1 : à la sauvegarde des informations concernant la communication (message vers une machine de sauvegarde), - 2 : à la recherche d'une voie VRA de connexion d'une unité de tonalité (UTTON) à l'unité UT1 pour connexion du signal de retour d'appel vers le demandeur Phase 3 - ordre de l'unité UC1 au marqueur MQ1 de connecter les voies V1 et VRA Phase 4 - ordre de l'unité de commande UC1 à UT1 de connecter localement T1 à la voie V1 Phase 5 - décrochage de T2 signalé par UT2 à UC2 puis à UC1 et arrêt de la sonnerie du demandé E - Connexion avec contrôle du chemin établi Phase 1 - ordre de l'unité de commande UC2 à l'unité de terminaux UT2 de bouclage du CODEC du terminal T2 Phase 2 - ordre du marqueur MQ2 de connecter la voie V2 (liaison LF2 - LS2 pour tester la liaison (figure 8) Phase 3 - ordre de l'unité de commande UC1 à l'unité UT1 de bouclage du CODEC du terminal T1 Phase 4 - ordre de l'unité de commande UC1 au marqueur MQ1 de connexion avec test Phase 5 - compte rendu du test de MQ1 à UC1 Phase 6 - ordre par UC1 et UC2 de déboucler les CODEC Phase 7 - établissement par 'UC1 de la taxation et début de la conversation F - Libération Phase 1 - raccrochage du demandeur détecté par exploration par l'unité UT1 puis l'unité UC1 Phase 2 - l'unité de commande UC1 émet la taxe et avertit la machine qui gère la sauvegarde Phase 3 - l'unité de commande UC1 demande à l'unité de commande UC2 de libérer la partie de chaine qui la concerne Phase 4 - ordre de libération de UC1 à UT1 (déconnexion locale de T1) Phase 5 - ordre de UC1 de couper la connexion (RXB, V'1, V'2) Phase 6 - l'unité de commande UC2 recherche une voie VOCC pour connecter le terminal T2 à une unité UTTON qui émet le signal d'occupation Phase 7 - ordre de l'unité UC2 au marqueur MQ2 de connecter V'2 à VOCC Phases 8 et 9 - le terminal reçoit la tonalité d'occupation et raccroche Phase 10 - ordre de UC2 à UT2 de libérer T2 (déconnexion locale) Phase Il - ordre de UC2 à MQ2 de déconnecter la liaison V'2 - VOCC. REVENDICATIONS 1/ Réseau de connexion comportant un ensemble de commande à structure répartie et un numérique dans un autocommutateur réseau central auquel sont reliés, par des liaisons multiplex, des unités de terminaux comportant elles-mêmes des moyens de connexion des terminaux auxdites liaisons, le réseau central étant divisé en plusieurs plans indépendants (RXA à RXD), caractérisé par le fait que chaque plan comporte des commutateurs synchronisés (CX1) équipés chacun d'un marqueur (MQ1) et formant un seul étage de commutation, les commutateurs étant reliés en parallèle aux liaisons entrantes (LE) du plan, et desservant chacun un groupe de liaisons sortantes (LS). 2/Réseau de connexion suivant la revendication 1, caractérisé par le fait que chaque liaison multiplex dessert en parallèle plusieurs unités de terminaux formant un groupe (GUT), chaque groupe étant relié par au moins une liaison multiplex (MX lA à MX1D) à chaque plan du réseau central. 3/Réseau de connexion suivant la revendication 1 dans lequel chaque commutateur comporte un circuit de mémoire de commande (CHC) piloté par le marqueur, caractérisé par le fait que chaque commutateur est modulaire, et comporte plusieurs circuits de mémoire tampon (CMT1 à CMT4) constituant des matrices de connexion carrées, chaque circuit de mémoire tampon étant relié en entrée à une partie des liaisons entrantes (LE) desservies par le commutateur, et en sortie à toutes les liaisons sortantes (LS). 4/ Réseau de connexion suivant la revendication 3, caractérisé par le fait que le circuit de mémoire tampon (CMT) comporte un groupe de circuits de conversion série/parallèle (CSP) desservant chacun une partie des liaisons entrantes (LE), suivis d'un circuit de multiplexage (MX2) donnant accès à une mémoire tampon (M1, M2), et par le fait que les échantillons en sortie (S) de la mémoire sont répartis par un dispositif de démultiplexage (R10 à R14) sur les entrées d'un groupe de circuits de connexion parallèie/série (CPS) donnant accès aux liaisons sortantes (LE). 5/ Réseau de connexion suivant la revendication 4, caractérisé par le fait que la mémoire tampon est dédoublée, les deux mémoires (M1, M2) ayant les mêmes circuits d'adressage en lecture et les mêmes circuits d'adressage en écriture, et étant utilisées simultanément l'une en écriture et l'autre en lecture alternativement. 6/ Réseau de connexion suivant la revendication 3 dans lequel le marqueur comporte un microprocesseur (mPC), caractérisé par le fait que le circuit de mémoire de commande (CMC) comporte une mémoire (MC) d'adressage des mémoires tampons du commutateur, des moyens de synchronisation (DT2), et des registres d'entrée (RE1 à RE5) et de sortie (RS1 à RS5) donant accès au bus de données (BD) du microprocesseur et sélectionnés par des signaux de validation (v à V5) obtenus par décodage du bus d'adresse (BA).