Brevet FR2499788A1 — publié le 19820813

La présente invention concerne un circuit permettant de produire une impulsion étroite bien définie ayant des flancs antérieur et postérieur raides. Dans de nombreuses applications, il est nécessaire de produire un signal indiquant qu'un ou plusieurs événements ou condi- tions se sont produits, parmi plusieurs possibles. Par exemple, dans une mémoire rapide, il est souhaitable de rapidement capter (détecter) un changement de tension (ou de courant) sur l'une quelconque des nombreuses lignes d'adresse de mots et de bits, puis de produire une impulsion ou un signal pour précharger diverses parties du circuit de la mémoire et effectuer certaines fonctions d'aménagement avant la lecture ou l'écriture d'une information dans la mémoire. Un circuit connu permettant d'effectuer la fonction voulue d'enchatnement logique, ce circuit pouvant se caractériser comme étant un circuit OU CABLE passif, est présenté sur la figure LA. Le circuit comporte un transistor de déclenchement Tl mis à la terre, de type de conductivité P, fonctionnant en charge passive, dont le trajet de conduction relie un point de potentiel de fonctionnement positif, d'une tension VDD, à une ligne de sortie 12. Des transistors NI à N4, de type de conductivité N, répondant respectivement à des signaux d'entrée Si à S4, sont tels que leurs trajets de conduction sont connectés en parallèle entre la ligne 12 et la terre. Les transistors NI à N4 sont normalement non conducteurs, tandis que le transistor Tl est polarisé en conduction de façon à maintenir normalement la ligne 12 à la tension VDD, ou à une valeur proche de celle-ci. Lorsque l'un quelconque des transistors Ni à N4 devient non conducteur, il conduit à la terre le courant passant dans la ligne 12 via Tl et décharge en outre la capacité CL vers le potentiel de la terre. Ainsi, il est produit une impulsion négativement orientée. Lorsque les transistors répondant à des signaux sont rendus non conducteurs, la ligne 12 se recharge vers la tension VDD via le transistor Tl, ce qui met fin à l'impulsion négativement orientée. Le circuit de la figure lA a été utilisé avec succès dans de nombreuses applications, mais il souffre de divers inconvé- nients, qui seront mieux expliqués en relation avec la forme d'onde de sortie typique de la figure LB. 1. La conduction A travers le transistor Tl ralentit le flanc antérieur (descendant) de l'impulsion négativement orientée sur la ligne OU CABLE lorsque l'un ou plusieurs des transistors répondant aux signaux (Ni à N4) est rendu conducteur. 2. Le signal présent sur la ligne OU CABLE ne peut aller complètement jusqu'au potentiel de la terre, en raison de l'effet de diviseur de tension existant entre le transistor Tl et les transistors Nl à N4. Le bas niveau du signal de sortie n'est pas bien défini et les circuits répondant aux signaux peuvent ne pas Otre complètement ou rapidement rendus conducteurs ou non conducteurs. 3. Le flanc postérieur (montant) de l'impulsion de sortie présente une très longue constante de temps en raison de l'impédance élevée, en conduction, du transistor Tl, qui doit se charger jusqu'à la capacité CL relativement grande associée à la ligne 12. Dans les grandes mémoires, il existe un plus grand nombre de transistors, que les quatre transistors répondant aux signaux présentés sur la figure ILA à titre d'exemple, qui sont normalement connectés en parallèle, ceci augmentant encore la capacité CL. Ceci entraîne une augmentation très lente du potentiel sur la ligne OU CABLE. 4. La dissipation de puissance dynamique est extrêmement élevée, puisque le transistor Tl est toujours conducteur. Les problèmes discutés ci-dessus ont pour origine principale l'utilisation d'une charge passive (c'est-à-dire du transistor de déclenchement Tl mis à la terre). On utilise ce type de charge parce que les signaux d'entrée (par exemple des variations du niveau de tension sur les lignes d'adresse) sont appliqués aléatoirement au système. Ainsi, il est peu pratique de mettre la charge en cadencement et de la commuter en non-conduction avant le passage à l'état conducteur des transistors répondant aux signaux. Dans les circuits constituant des modes de réalisation de l'invention, les problèmes discutés ci-dessus qui sont associés au circuit de la technique antérieure sont éliminés ou, pour le moins, fortement atténués. Comme pour le circuit de la technique antérieure, l'invention se rapporte à un circuit permettant de produire sur une ligne de sortie une impulsion venant en réponse au passage à l'état conducteur de l'un quelconque de plusieurs transistors d'entrée, dont les trajets de conduction sont connectés en parallèle l'un avec l'autre entre la ligne de sortie et un premier point de potentiel de fonction- nement (par exemple la terre). A chaque fois que l'un des transistors d'entrée passe à l'état conducteur, il tend à verrouiller la ligne de sortie sur le premier potentiel. Ce circuit possède également un moyen de charge qui connecte la ligne de sortie à un deuxième point de potentiel de fonctionnement (par exemple la tension V DD). Selon l'invention, l'impédance de la charge peut être ajustée et il est prévu un moyen qui répond au potentiel présent sur la ligne de sortie et qui est couplé au moyen de charge de façon à (a) maintenir le moyen de charge dans un état d'impédance relativement élevée lorsqu'aucun des transistors répondant à des signaux d'entrée n'est dans l'état conducteur; (b) faire passer le moyen de charge dans un état de très haute impédance lorsqu'un transistor répondant au signaux d'entrée est mis dans l'état conducteur; et (c) faire passer le moyen de charge dans un état d'impédance relativement basse pendant une durée donnée quelque temps après qu'un transistor répon- dant aux signaux d'entrée a été mis dans l'état conducteur. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexées, parmi lesquels - la figure lA est un schéma simplifié d'un circuit de la technique antérieure; - la figure 1B présente des diagrammes de formes d'onde d'un signal de sortie typique du circuit de la figure lA et d'un signal de sortie voulu; - les figures 2, 5, 6 et 8 sont des schémas simplifiés de circuits constituant des modes de réalisation de l'invention; - la figure 3 présente des schémas de formes d'onde d'un signal appliqué au circuit de la figure 2 et d'un signal de sortie produit par le circuit de la figure 2, ainsi que des graphes illustrant la séquence de conduction et de non-conduction des tran- sistors de charge du circuit de la figure 2; - la figure 4A est un schéma simplifié d'un réseau retardateur pouvant commodément être utilisé dans le circuit de la figure 3; - la figure 4B est un diagramme de formesdionde associé au circuit de la figure 4A; et - la figure 7 présente des diagrammes de formes d'onde de signaux cités en relation avec le circuit de la figure 6. On note que, dans les dessins annexés, des caractères de référence identiques désignent des composants identiques. Le circuit de la figure lA, représentatif de la technique antérieure, a déjà été décrit en relation avec les formes d'onde de la figure 1B. Le circuit de la figure 2 comporte des transistors à effet de champ à grille isolée Ni à Nm, du type de conductivité N, dont les trajets de conduction sont connectés en parallèle entre une ligne commune OU CABLE 12 et le potentiel de la terre. L'élec- trode de grille de chacun des transistors Ni (on note que i désigne le rang du transistor, ou d'un dispositif associé, et varie de 1 à m) est connectée à la sortie d'un détecteur de transition correspondant TDi. L'entrée de chaque détecteur TDi est connectée à une ligne d'adresse Li à laquelle est appliqué un signal d'adresse Ai. Les détecteurs de transition peuvent être par exemple du type présenté sur les figures 1 et 3 du brevet des Etats-Unis d'Amérique ne 4 039 858, bien que n'importe quel détecteur de transition approprié puisse aussi bien être utilisé. A chaque fois qu'une adresse Ai présente sur l'une quelconque des lignes d'adresse passe d'un niveau "haut" à un niveau 'bas", ou bien d'un niveau "bas" à un niveau "haut", son détecteur de transition correspondant TDi produit une impulsion positivement orientée Si, comme on peut le voir sur la figure 3, laquelle est appliquée à l'électrode de grille de son transistor Ni correspondant. (On note que le signal Si est l'inverse, ou complé- ment, du signal de sortie "C" apparaissant sur la figure 1 du brevet cité. ) Ainsi, une impulsion d'entrée positivement orientée Si est produite à chaque transition de signal apparaissant sur une ligne d'adresse Li. Chaque transistor Ni répondant à des signaux d'entrée est normalement dans l'état non conducteur, et il n'est rendu conduc- teur que lorsque son signal Si correspondant est de niveau haut. La charge du circuit comporte des transistors à effet de champ à grille isolée Pi et P2, de type de conductivité P, dont les trajets de conduction principaux sont connectés en parallèle entre la ligne 12 et une borne 16, à laquelle est appliqué un potentiel de fonctionnement positif d'une tension VDD. L'impédance en conduction (notée ZPI) du transistor Fl est sensiblement plus élevée que l'impédance en conduction (notée ZP2) du transistor P2. Ainsi, en termes géométriques, le transistor Pl est un dispositif plus petit que le transistor P2. Un circuit 18 connecté entre la ligne 12 et la grille du transistor Pl produit sur la grille de Pl un signal qui est l'inverse, ou complément, du signal de la ligne 12. Dans ce mode de réalisation, le circuit 18 est un inverseur Il con- necté par son entrée à la ligne commune 12 et, par sa sortie, à la grille du transistor Pl. L'inverseur Il produit à sa sortie un signal qui est le complément, ou inverse, du signal présent sur son entrée, et qui est légèrement retardé par rapport à ce signal d'entrée. Trois inverseurs I2, I3 et I4 sont connectés en cascade entre la sortie de l'inverseur Il et l'électrode de grille du transistor P2. Les inverseurs I2, I3 et I4 forment un circuit 20 qui a pour fonction de retarder le signal de sortie de Il tout en l'amplifiant et l'inversant avant de l'appliquer A la grille'du transistor P2. Le retard de propagation dO aux inverseurs I2, I3 et I4 est pour partie fonction des dimensions des transistors constituant les inverseurs. Les inverseurs Il, 12 I3 et I4 peuvent être formés au moyen de transistors ayant des types de conductivité complémentaires, comme cela est présenté sur la figure 4, mais ils peuvent également être formés au moyen de transistors d'un type unique de conductivité ou bien être n'importe quels inverseurs convenables. Les circuits 18 et 20 ont pour fonction, en combinaison, de produire A l'électrode de grille de P2 un signal qui a la même polarité que le signal présent sur la ligne 12 mais qui est retardé par rapport à celui- ci par les retards de propagation combinés des inverseurs Il, I2, I3 et I4. Il est possible d'introduire des retards supplémentaires dans le circuit 20 (ou dans le circuit 18) dans la mesure o le signal présent sur la grille du transistor P2 est retardé par rapport au signal présent sur la ligne 12 et présente la même polarité que lui, tandis que le signal présent sur la grille de Pl reste le complément du signal présent sur la ligne 12. Comme cela apparaîtra plus clairement dans la discussion donnée ci-après, le signal déphasé qui est produit et appliqué à l'électrode de grille du transistor Pl par l'inverseur Il pourrait aussi bien être produit par n'importe quel autre circuit approprié, et, de même, le signal retardé en phase qui est appliqué k la grille du transistor P2 par les circuits 18 et 20 pourrait être produit par n'importe quel autre circuit approprié. On note qu'un circuit effectuant la fonction des circuits 18 et 20 pourrait être directement connecté entre la ligne de sortie 12'et la grille du transistor P2, ce circuit étant alors indépendant du circuit connecté entre la ligne 12 et la grille du transistor Pl. Les conditions initiales, ou conditions statiques (c'est-t-dire en l'absence d'une modification d'adresse ou très longtemps après une modification d'adresse), du circuit de la figure 2 sont les suivantes: (a) les transistors Ni sont dans l'état non conducteur; (b) la tension V12 présente sur la ligne commune 12 est de niveau haut (c'est-à-dire est au niveau VDD); (c) le signal de sortie VI de l'inverseur Il est bas (c'està-dire est au niveau de la terre); (d) ainsi, le transistor PI est dans l'état conducteur; (e) le signal de sortie V4 de l'inverseur I4 est de niveau haut (c'est-a-dire est au niveau VDD); et (f) le transistor P2 est dans l'état non conducteur. En réponse à la mise en conduction de l'un quelconque des transistors Ni par un signal Si tel que présenté sur la figure 3, la tension V12 de la ligne commune 12 commence à aller dans le sens relativement négatif, c'est-A-dire vers le potentiel de la terre. Lorsque V12 commence k aller dans le sens relativement négatif, l'inverseur Il amplifie et inverse la modification, et le signal de sortie de l'inverseur Il commence à passer du niveau bas au niveau haut. Puisque le potentiel VI se déplace dans le sens positif, la tension grille-source du transistor Pl diminue et sa conduction subit une notable réduction. On rappelle que le transistor Pl est de préférence un très petit dispositif et que son impédance en conduction est sensiblement plus grande que celle de l'un quelconque des tran- 249978i sistors Ni. Lorsque le transistor Pl passe dans l'état non conducteur, son impédance augmente encore, et le faible courant passant via son trajet de conduction dans la ligne 12 diminue encore. La boucle de réaction positive comprenant l'inverseur Il et le transistor Pl assure que, après la chute de tension initiale de V12, le potentiel Vl s'élève jusqu'au voisinage de V DD et le passage à l'état non conducteur du transistor Pl s'accélère. Ainsi, la tension V12 pré- sente sur la ligne 12 peut rapidement se décharger vers la terre via le transistor Ni devenu conducteur, sans beaucoup d'effet contraire via le transistor Pl, qui devient rapidement non conduc- teur. Le résultat s'exprime par le flanc antérieur à descente rapide de la forme d'onde V12 de la figure 3, entre les instants t1 et t2. Après que le transistor PI est devenu non conducteur et alors que le transistor P2 est non conducteur, il n'existe pas de trajet de faible impédance entre les lignes 12 et 16. La ligne commune OU CABLE 12 et sa capacité associée peuvent alors rapi- dement se décharger entièrement jusqu'au potentiel de la terre par l'intermédiaire d'un transistor Ni devenu conducteur qui fonctionne dans le mode source commune, ainsi que cela est représenté dans la forme d'onde V12 de la figure 3 entre les instants t2 à t5. Après que le transistor Pl est devenu non conducteur, le transistor P2 reste non conducteur pendant la durée dont la tran- sition de tension de sortie bas-haut de l'inverseur Il a besoin pour se propager dans 12, 13 et 14. Après le retard de propagation dans I2, 13 et 14, le signal de sortie de I4 (qui est complémentaire du signal de sortie de Il) passe du niveau haut au niveau bas et le transistor P2 devient conducteur. Le transistor P2 est de préfé- rence un dispositif relativement grand et, lorsqu'il devient conduc- teur, il se charge très rapidement, c'est-à-dire tire très rapidement la ligne 12 vers le potentiel VDD, ainsi que cela est montré dans la forme d'onde V12 de la figure 3 entre les instants t5 à t6. L'impulsion initiatrice Si est typiquement très étroite et se termine normalement à l'instant ou avant l'instant o le transistor P2 a été rendu non conducteur, ainsi que cela est indiqué pour la durée allant de t3 à t4 sur la figure 3. Le retard de l'impulsion est normalement conçu pour être légèrement plus grand que la largeur de l'impulsion Si, de sorte que l'on suppose que le transistor P2 ne devient pas conducteur avant que le transistor Ni répondant à Si ne soit devenu non conducteur. Dès que V12 a été entraînée vers VDD, le signal de sortie de l'inverseur Il commence à passer au niveau bas et le transistor Pl devient conducteur, ce qui aide encore à ramener V12 vers VDD. La transition de sortie haut- bas de l'inverseur Il se propage dans les inverseurs I2, I3 et I4 et a pour effet, après le retard de propagation, l'application d'un signal positivement orienté amplifié à la grille du transistor P2, ce qui rend le transistor P2 complètement non conducteur. La tension présente sur la ligne 12 est alors maintenue au niveau haut (VDD) par le seul moyen du transistor Pl. En bref, après qu'un transistor Ni a été rendu conducteur (entre l'instant t0 et t1), le transistor Pl devient non conducteur (à l'instant t2), tandis que le transistor P2 reste non conducteur. La nonconduction de Pl, alors que P2 est non conducteur pendant la première partie de la période examinée ci- dessus, permet une décharge rapide de la ligne commune OU CABLE 12 à la terre, parce que la chute de tension aux bornes du trajet de conduction du transistor Ni (fonctionnant en mode source commune) est négligeable. La réaction positive expliquée ci-dessus donne à l'impulsion V12 son flanc antérieur (montant) escarpé. On note que, alors que les deux transistors Pl et P2 restent dans l'état non conducteur, l'impulsion atteint (ou descend jusqu'à) la tension nulle en une durée prédéterminée (c'est-à-dire entre les instants t2 et t5), ce qui correspond aux délais de propagation introduits par 12, I3 et I4. Ceci assure que le niveau bas, ou zéro, de l'impulsion de sortie est bien défini. On note également que, puisque les transistors Pl et P2 sont non conducteurs pendant la plus grande partie du temps durant lequel une impulsion négativement orientée est en train d'être créée, il y a peu de puissance dissi- pée. Après le retard (à l'instant t 5), le transistor P2 devient conducteur et, du fait de sa très faible impédance en conduction, il charge rapidement la ligne commune OU CABLE en direction de la tension VDD' si bien que, peu après (à l'instant t6), le transistor Pl redevient conducteur. Puisqule le transistor P2 devient conducteur après la venue du transistor Ni dans l'état non conducteur et le démarrage du cycle de précharge, la puissance moyenne dissipée dans le circuit est faible. Ceci est vrai, même si une puissance notable est dissipée lorsque le transistor P2 est conducteur et que la capacité CL se recharge, parce que la recharge de la capacité CL ne se produit que pendant une brève durée. Par exemple, lorsque la largeur d'impulsion est de 6 à 10 ns, le transistor P2 est conducteur lui aussi pendant de 6 à 10 ns. Ainsi, le circuit a une très faible dissipation de puissance moyenne, et sa réponse en sortie est extrêmement rapide. Si les signaux d'entrée Si sont appliqués à une cadence telle qu'un transistor Ni devient conducteur pendant que le transistor P2 est dans l'état conducteur (entre les instants t5 et t7 sur la figure 3), la dissipation de puissance dans le système augmente. Mais la durée pendant laquelle le transistor P2 est conducteur est très très brève. Ainsi, la dissipation moyenne de puissance reste faible. Pour réduire la durée pendant laquelle le transistor F2 est conducteur, il n'est pas nécessaire que le retard introduit par les inverseurs I2, I3 et 14 soit symétrique (c'est-à-dire le même pour la transition haut-vers- bas et la transition bas-vers-haut dans les signaux produits sur la ligne 12). Ainsi que cela est illustré sur les figures 4A et 4B, les inverseurs I2, I3 et 14, qui forment le réseau retardateur 20, sont constitués de transistors à effet de champ à grille isolée complémentaires. Les transistors de type de conductivité P (PI2 et P14) des inverseurs I2 et 14 sont plus grands que leurs transistors de type de conductivité N corres- pondants (NI2 et NI4), et le transistor NI3 de l'inverseur I3 est grand par comparaison avec P13. Par suite, le retard (TDF) produit en réponse à la transition haut-bas (négativement orientée) sur la ligne 12 est plus grand que le retard (TDB) produit en réponse à une transition bas-haut (positivement orientée) sur la ligne 12. L'invention a été illustrée à l'aide de deux transistors (PI et P2) actifs (dynamiquement excités). Mais il serait également possible que le circuit comprenne un unique transistor de charge (ou bien un autre moyen à impédance ajustable) dont l'impédance ou la conductance serait commandée par le niveau de tension de la ligne 12. Lorsque tous les signaux d'entrée (AI à Am) sont de niveau bas (définissant un état statique), la combinaison des transistors P2 et Pl joue le rôle d'une charge de haute impédance connectée entre la ligne 12 et le potentiel VDD. Pendant l'état statique, l'impédance de la charge (Pl) est destinée à compenser les courants de fuite (depuis la ligne 12) vers la terre et à empêcher que le potentiel de la ligne 12 ne flotte. L'impédance de charge peut donc être très élevée. Lorsqu'un transistor Ni devient conducteur, une impulsion de sortie est produite et le transistor Pl devient non conducteur (le transistor P2 est déjà non conducteur). Lorsque les transistors Pl et P2 sont tous deux non conducteurs, ils jouent le rôle d'une charge d'impédance extrêmement élevée. A la suite de la production de l'impulsion de sortie de largeur voulue, le transistor P2 devient conducteur pendant un bref moment (et le transistor Pi devient éga- lement conducteur) de façon à mettre fin à l'impulsion de sortie et à produire un flanc postérieur raide (retour rapide à la tension VDD). La combinaison des transistors Pl et P2 joue alors le rôle d'un circuit de faible impédance en conduction conçu pour ramener rapide- ment la ligne de sortie à son état initial (statique), lorsque le transistor P2 est devenu non conducteur et que le transistor Pl est redevenu conducteur. Ceci constitue un contraste complet avec le circuit de la technique antérieure dans lequel: (a) il existe une limitation à la raideur du flanc antérieur; (b) le niveau final de l'impulsion ne peut pas atteindre le potentiel du rail d'alimentation; et (c) le flanc postérieur ne peut pas revenir rapidement à son niveau initial. En excitant dynamiquement la charge au moyen d'un signal produit sur la ligne de sortie du circuit au lieu d'utiliser un transistor passif de traction vers le haut (ou une résistance) comme dans la technique antérieure, on obtient un fonctionnement extrêmement rapide avec une faible dissipation moyenne de puissance. Ainsi, dans les circuits formant des modes de réalisa- tion de l'invention, bien que les signaux d'entrée (par exemple des modifications apparaissant sur les lignes d'adresse) soient appliqués de manière aléatoire au système, une impulsion ou un signal de sortie * Il est rapidement produit après l'apparition d'une modification sur la ligne d'adresse. L'impulsion ou le signal est bien défini (c'est- à-dire va d'un niveau "bas"complet à un niveau "haut" complet, ou inversement), possède un flancantérieur raide afin de définir le début de la fonction de précharge et d'aménagement, et possède un flanc postérieurraide afin de mettre fin aux fonctions de précharge et d'aménagement et de faire démarrer un cycle de lecture ou d'écriture. Dans le circuit de la figure 5, trois circuits 2a, 2b et 2c (dont chacun est identique au circuit de la figure 2) sont connectés par leurs sorties respectives V12a, V12b et V12c, via des lignes 12a, 12b et 12c, aux électrodes de grille de transistors d'entrée P41, P42 et P43 respectifs. Les nombres de signaux d'entrée d'adresse (Ala à AXa, Alb à ANb, Alc à AQc) appliqués aux circuits 2a, 2b et 2c ne sont pas nécessairement les mêmes. Par exemple, dans le circuit de la figure 2, une multiplicité (m) de transistors Ni répondant aux signaux d'entrée sont représentés en connexion avec le noeud 12. Pour minimiser la capacité associée au noeud 12 et pour obtenir une plus grande vitesse de fonctionnement, il peut être avantageux de limiter le nombre de signaux d'entrée de chaque sous- circuit (2a, 2b, 2c). En tout cas, les sorties de deux circuits, ou plus, du type présenté sur la figure 2 peuvent être combinées ou traitées en commun, ainsi que cela est présenté sur la figure 5. Le circuit OU CABLE 40 de la figure 5 est une version complémentaire du circuit de la figure 2. Les transitors répondant aux signaux sont des transistors P4i de type de conductivité P dont les trajets de conduction sont connectés en parallèle entre la tension VDD et une ligne OU CABLE 42. La charge dynamique comporte un transistor N41 (correspondant au transistor Pl de la figure 2) et un transistor N42 (correspondant au transistor P2 de la figure 2) dont les trajets de conduction sont connectés en parallèle entre la ligne 42 et la terre. Un inverseur I41 (correspondant à I1) est connecté par son entrée à la ligne 42 et, par sa sortie, à la grille de N41. Trois inverseurs I42, 143 et 144 (correspondant respectivement à I2, 13 et I4) sont connectés en cascade entre la sortie de l'inverseur I41 et l'élec- trode de grille du transistor N42. Le circuit 40 de la figure 5 a un fonctionnement complé- mentaire, mais par ailleurs identique, à celui du circuit de la figure 2 et ne sera pas décrit en détail. Ainsi, lorsqu'une impulsion négativement orientée est produite sur une des lignes 12a, 12b et 12c, une impulsion de sortie positivement orientée est produite sur la ligne de sortie 42. L'impulsion produite sur la ligne 42 peut être directement connectée à diverses parties d'un circuit ultérieur (non représenté), ou connectée par l'intermédiaire d'un tampon à des circuits ultérieurs. Le circuit de la figure 5 fait clairement apparaître que les signaux d'entrée peuvent être combinés de nombreuses manières différentes en vue d'optimiser la réponse du système. Le circuit de la figure 5 démontre également que des circuits constitués de modes de réalisation de l'invention peuvent être combinés pour effectuer des fonctions logiques de combinaison. Un circuit matérialisant l'invention, présenté sur la figure 6, comporte des transistors à effet de champ à grille isolée NIi à NIm, de type de conductivité N, dont les trajets de conducti- vité sont connectés en parallèle entre une ligne commune OU CABLE 12 et un point de potentiel de référence se présentant sous forme de la terre. Sachant que i est tel que 1 C i de chacun des transistors NIi est connectée à la sortie d'un détec- teur de transition correspondant TDi. L'entrée de chaque détecteur TDi est connectée à une ligne d'adresse Li à laquelle est appliqué un signal d'adresse Ai. Les détecteurs de transition peuvent être par exemple du type présenté sur les figures 1 et 3 du brevet des Etats-Unis d'Amérique n0 4 039 858, mais tout autre détecteur de transition convenable peut être utilisé à leur place. A chaque fois qu'une adresse Ai présente sur l'une quelconque des lignes d'adresse passe d'un niveau "haut" à un niveau"bas", ou bien d'un niveau "bas" à un niveau "haut", son détecteur de transition correspondant TDi produit une impulsion positivement orientée Si, ainsi que cela est représenté sur la figure 3, laquelle est appliquée à l'électrode de grille de son transistor Ni correspondant. (Le signal Si est l'inverse, ou complément, du signal de sortie "C" présenté sur la figure 1 du brevet cité.) Ainsi, une impulsion d'entrée positivement orientée Si est produite pour chaque transition de signal sur la ligne d'adresse Li. Chaque transistor Nli répondant aux signaux d'entrée est donc normalement dans l'état non conducteur, et il n'est rendu conducteur que lorsque son signal Si correspondant est de niveau haut. La charge du circuit comporte des transistors à effet de champ à grille isolée P3 et P5, de type de conductivité P, dont les trajets de conduction principaux sont connectés en parallèle entre la ligne 12 et une borne 16 à laquelle est appliqué un potentiel de fonctionnement positif de tension VDD. L'impédance en conduction (ZP3) du transistor P3 est conçue de façon à être sensiblement plus grande que l'impédance en conduction (ZP5) de P5. On obtiendra faci- lement ce résultat en prenant pour le transistor P3 un dispositif plus petit que le transistor P5. La valeur de ZP3, lorsque le tran- sistor P3 est conducteur, est conçue pour laisser passer suffisamment de courant entre la borne 16 et la ligne 12 pour produire le courant de fuite extrait par le transistor Nli connecté à la ligne 12 dans l'état statique, c'est-à-dire lorsqu'aucun des transistors Nli n'est conducteur. Ceci maintient la tension V12 de la ligne 12 à la valeur VDD ou à une valeur proche de celle-ci. Un circuit 18 connecté entre la ligne 12 et la grille du transistor PI produit à la grille de Pl un signal qui est le complément du signal présent sur la ligne 12. Dans ce mode de réalisation, le circuit est un unique inverseur Il, de préférence du type de conductivité complémentaire, connecté par son entrée à la ligne commune 12 et par sa sortie à la grille du transistor Pl et à l'entrée d'un inverseur 12. L'inverseur Il produit à sa sortie un signal qui est le complément, ou inverse, du signal présent à son entrée et qui n'est que légèrement retardé par rapport au signal existant à son entrée. L'inverseur 12 est constitué, ou formé, de deux tran- sistors (N2 et P2) de types de conductivité complémentaires dont les trajets de conduction sont connectés en série entre le potentiel VDD et la terre. Les électrodes de grille des transistors P2 et N2 sont connectées en commun et définissent l'entrée de l'inverseur 12. Les drains des transistors N2 et P2 sont connectés en commun au noeud 22, qui définit la sortie de l'inverseur I2, et auquel sont connectées les électrodes de grille et de drain d'un transistor P4 et l'électrode de grille d'un transistor P5. En plus d'amplifier et d'inverser les signaux présents sur leurs entrées, les inverseurs Il et I2 font fonction de réseau retardateur et assurent un dépha- sage suffisant b haute fréquence pour rendre instable la boucle formée par les inverseurs Il et I2 et les transistors P4, P5 et Ni. Ainsi, le signal présent sur la ligne 12 est retardé dans Il et 12 avant d'être appliqué à la grille et au drain du transistor P4 et b la grille du transistor P5. L'inverseur I2 a pour fonction de retarder, d'amplifier et d'inverser le signal de sortie de l'inverseur Il avant de produire un signal au noeud 22. Le retard de propagation introduit dans l'inverseur I2 est, pour partie, une fonction des dimensions des transistors formant l'inverseur. L'inverseur Il, comme l'inverseur I2, peut être formé de transistors de types de conductivité complé- mentaires. Toutefois, l'un de ces inverseurs, ou les-deux, pourraient être formés à l'aide de transistors d'un seul type de conductivité. Les électrodes de source des transistors P4 et P5 sont connectées à la borne 16, leurs grilles et le drain de P4 sont connectés en commun au noeud 22, et le drain du transistor P5 est connecté à la ligne de sortie 12. Ainsi que cela sera détaillé ci-après, les transistors P4 et P5 font fonction d'amplificateur à courants en rapport géométrique dont le courant de sortie, 15, est commandé par le courant source-drain 12, via le transistor N2. Les conditions-initiales, ou statiques, du circuit de la figure 6 sont les suivantes: (1) Les transistors Ni sont non conducteurs; (2) par conséquent, la tension V12 de la ligne commune 12 est de niveau haut (c'est-à-dire de niveau égal b VDD); (3) ainsi, le signal de sortie Vl de l'inverseur Il est de niveau bas (c'est-b-dire au potentiel de la terre); (4) donc,le transistor P3 est dans l'état conducteur et offre un trajet de conduction entre le noeud 16 et la ligne commune de sortie 12 (mais on rappelle que ZP3 est une impédance relativement élevée); (5) le transistor N2 est non conducteur; et (6) le transistor P2 est conducteur et applique la tension VDD aux grilles des transistors P4 et P5 de manière à maintenir ceux-ci non conducteurs. En réponse à la venue en conduction de l'un quelconque des transistors Ni sous l'effet d'un signal Si tel que présenté sur la figure 7, la tension de la ligne 12 commence à aller dans le sens négatif. Chacun des transistors NIi a une impédance en conduc- tion inférieure à celle de P5 et, naturellement, de P3. Ainsi, dès qu'un transistor Ni est devenu conducteur, la tension de sortie V12 peut aller, et va effectivement, du niveau haut (V DD) vers le niveau bas (la terre). Dès que V12 commence à aller dans le sens négatif, l'inverseur Il amplifie et inverse la transition négativement orientée et le signal de sortie (VI) de l'inverseur Il va du niveau bas au niveau haut. Puisque le signal VI se déplace dans le sens positif, le potentiel grille-source du transistor P3 diminue et l'impédance source-drain déjà élevée du transistor P3 augmente encore. La tension VI atteint rapidement la valeur VDD et, à ce moment, le transistor P3 est complètement non conducteur. Les transistors P5 et P3 étant non conducteurs, tout transistor NIi peut décharger complètement le noeud 12 jusqu'au potentiel de la terre, sans opposition ni retenue du fait d'un quelconque dispositif de charge, ainsi que cela est illustré entre les instants t1 et t2 sur la figure 7. Ainsi, comme cela est illustré sur la figure 7 entre les instants t1 et t2, le signal porté par la ligne 12 passe très rapidement de VDD à une tension nulle, ou à une valeur voisine. Ceci s'effectue avec une très faible dissipation de puissance puisque les transistors P3 et P5 sont non conducteurs. La transition de signal du niveau bas vers le niveau haut (VDD) produite à la sortie de l'inverseur Il est appliquée à l'entrée de l'inverseur I2, ce qui rend non conducteur le transistor P2 en rendant conducteur le transistor N2. La tension appliquée à la grille du transistor N2 fait circuler un courant 12 dans son trajet source-drain. Lorsque la tension Vl est égale à VDD ou proche de cette valeur, le transistor P2 devient non conducteur et le courant 12 passant dans le transistor N2 est égal au courant I4 extrait du trajet source-drain du transistor P4. Le courant I4 passant dans le trajet source-drain de P4 amène la création d'un certain potentiel grille-source (VGS4) entre la source et la grille du transistor P4. Ce potentiel grille-source est identiquement appliqué entre la Pl grille et la source du transistor P5. Par conséquent, le circuit formé des transistors P4 et P5 fonctionne en amplificateur à courants en rapport géométriaue, c'est-à-dire, puisque la tension VGS4 existant aux bornes de P5 est la même que la tension VCs aux bornes de P4, le courant I5 passant dans le trajet source-drain du transis- tor P5 est proportionnel au courant I4. Comme cela est bien connu, le degré de proportionnalité (k) est déterminé par lesdimensions relatives des transistors P4 et P5. Dans ce mode de réalisation, le transistor P5 a reçu une dimension valant dix fois celle du transis- tor P4, de sorte que le courant I5 vaut dix fois le courant I4. Toutefois, l'impédance effective minimale du transistor P5 dans l'état conducteur est supérieure à l'impédance effective minimale de n'importe quel transistor NIi. Le rapport de l'impédance du transistor P5 conducteur A l'impédance d'un quelconque transistor NIi conducteur est tel que, si l'un quelconque des transistors NIi est conducteur alors que le transistor P5 est conducteur, la tension maximale présente sur la ligne 12 est inférieure à la chute de tension de seuil (VT) d'un transistor de type de conductivité N. Par conséquent, aussi longtemps que l'un quelconque des transistors Ni est conducteur, la tension V12 reste inférieure à la tension VTi ainsi que cela apparalt entre les instants t2 et t5 sur la figure 7. De plus, la tension Vl reste au niveau VDD, ce qui maintient le transistor P2 non conducteur et fait que le transistor N2 conduit un courant 12 égal à 14 produisant un courant 15 sur la ligne 12. Il est possible d'ajuster le retard commandant la venue en conduction du transistor P5 à la suite de la venue en conduction d'un transistor NIi en ajustant les dimensions relatives des transistors formant les inverseurs Il et I2 ou en ajoutant un nombre égal d'inverseursou d'autres dispositifs retardateurs tels que des circuits à coas tante de temps RC, entre la sortie de l'inverseur Il et l'entrée de l'inverseur I2. A la suite du passage dans l'état non conducteur de tous les transistors Nli, le transistor P5 source de courant continue de délivrer un courant constant 15 à la ligne de sortie 12. En résultat, la tension de sortie revient rapidement à la valeur VDD via le courant constant qui charge linéairement la capacité de sortie CL, ainsi que cela est indiqué entre les instants t5 et t6 sur la figure 7. Dès que la tension V12 arrive dans les limites d'une chute de tension de seuil de V DD le signal de sortie de l'inverseur Il passe du niveau haut au niveau bas en rendant le transistor P3 conducteur. Les deux transistors P3 et P5 contribuent alors à ramener le potentiel de la ligne 12 à la valeur V DD Comme la transition haut-vers-bas présente à la sortie de l'inverseur Il est amplifiée et inversée par l'inverseur I2 (avec le retard de propagation propre à 12), le transistor N2 devient non conducteur et le transistor P2 devient conducteur. Ceci amène les grilles des transistors P4 et P5 formant l'amplificateur à courant en rapport géométrique jusqu'au potentiel VDD, ce qui rend non conducteur l'amplificateur b courants en rapport géométrique, c'est-à-dire ce qui interrompt le courant 15 relativement constant. A ce moment, la tension V12 se trouve au niveau VDD, ou à une valeur très voisine, et a donc été ramenée à son état initial. Lorsque le transistor P5 et un transistor NIi sont conducteurs, le potentiel existant sur la ligne 12 est une fonction de la quantité de courant que délivre le transistor P5 à la ligne et de la quantité de courant que le transistor NIi extrait de la ligne. Si l'on suppose que l'inverseur Il est un inverseur complé- mentaire du type illustré pour l'inverseur I2, il est extrOmement important que la tension V12 soit maintenue au-dessus de la tension de seuil VT des transistors à canal N afin d'empàcher que le circuit n'oscille. On obtient ce résultat dans le circuit de la figure 6 en donnant au courant I5 une valeur se trouvant dans un rapport connu avec le courant I4, ce courant 14 étant proportionnel au courant I2 passant dans le transistor N2. La valeur du courant 12 est une fonction du potentiel appliqué entre la grille et la source de N2. Normalement, lorsque le transistor N2 conduit, son électrode de grille est amenée jusqu'à la tension VDD (ce qui rend non conducteur le transistor P2), tandis que son électrode de source est au poten- tiel de la terre. La tension VGS du transistor N2 est alors approxi- mativement égale à la tension VDD et sa tension source-drain VSD est inférieure à 1 volt. On note que, lorsqu'un transistor NIi est rendu conducteur, une tension approximativement égale à VDD est appliquée à sa grille, tandis que son électrode de source est au potentiel de la terre. Par conséquent, l'état conducteur du tran- sistor N2 est tout à fait analogue à l'état conducteur d'un tran- sistor Ni qui a commuté à l'état conducteur. On note également que le transistor N2 et les transistors Nli sont du même type de conductivité. Ainsi, lorsque le transistor N2 et les transistors Ni sont constitués comme partie d'un circuit intégré, ou dans des con- ditions de traitement analogues, les variations apparaissant dans les transistors N2 et Ni se suivent l'une l'autre en fonction du temps, de la température et de la tension. Par conséquent, on peut obtenir, et on obtient effectivement, un fonctionnement très stable pour le circuit de la figure 6. Ainsi, dans les circuits matérialisant l'invention, il est possible de produire une impulsion ayant un flanc antérieur et un flanc postérieur relativement raides, ainsi qu'un niveau très stable entre les flancs. La partie de charge du circuit de la figure 6 peut être modifiée de la manière présentée sur la figure 8. Le dispositif de charge P3 fait partie d'un inverseur 13 qui comporte un transistor N3, de type de conductivité N. dont le drain est connecte à la ligne 12, dont l'électrode de source est connectée au potentiel de la terre, et dont la grille est connectée à la grille du transistor P3. L'entrée (grilles des transistors P3 et N3) de l'inverseur 13 est connectée à la sortie d'une porte logique G1 à deux entrées. Selon le type de fonction à réaliser, la porte Gl peut être une porte NON ET ou une porte NI. La ligne de sortie est connectée à une entrée de la porte Cl et un signal de sélection de composant est appliqué à l'autre entrée de la porte GI. Si la porte Gi est une porte NON ET, lorsque le signal de sélection de composant est "bas", la porte Cl est invalidée et la tension de sortie de la porte Cl est verrouillée sur la tension VDD. Lorsque le signal de sélection de composant est "haut", la porte Cl fonctionne comme un inverseur connecté entre la ligne 12 et l'entrée de l'inverseur 13. Lorsque la tension V12 est de niveau haut, la sortie de la porte Cl est de niveau bas, le transistor P3 est conducteur et le transistor N3 est non conducteur. Lorsque la tension V12 passe au niveau bas, la sortie de la porte Gl passe au niveau haut, le transistor P3 devient non conducteur, tandis que le transistor N3 devient conducteur, ce qui aide encore à décharger la ligne 12 jusqu'au potentiel de la terre. Il est possible de commander, de la manière illustrée sur la figure 8, le montage à source de courant relativement constant et à amplificateur à courants en rapport géométrique. On note que l'impulsion de précharge produite sur la ligne OU CABLE 12 est appliquée au circuit de détection D et à la partie de mémorisation M de l'ensemble de mémorisation. Un inverseur 17 répondant au signal de sélection de composant est connecté par sa sortie aux électrodes de grille des transistors P6 et N6, respectivement de types de conductivité P et N. Le trajet de conduction du transistor P6 est connecté en série avec le trajet de conduction d'un transistor PIA, de type de conductivité P, entre la borne 16 et le noeud 26. Les trajets de conduction des transistors N6 et d'un transistor NLA, de type de conductivité N, sont connectés en parallèle entre le noeud 26 et la terre. Les électrodes de grille de PIA et de NIA sont connectées à la ligne 12. Lorsque le signal de sélection de composant est "bas", la sortie de l'inverseur 16 est de niveau haut et le noeud 26 est amené au niveau "bas, ce qui maintient conducteur le transistor P2 et non conducteur le transistor N2, tandis que l'amplificateur à courant en rapport géométrique et la source de courant sont non conducteurs. Lorsque le signal de sélection de composant est "haut", la sortie de l'inverseur 17 est de niveau bas, ce qui rend le tran- sistor P6 conducteur et le transistor N6 non conducteur. Les tran- sistors PIA et NLA jouent alors le rôle d'un inverseur répondant au signal présent sur la ligne 12, et la sortie de l'inverseur PLA, NIA excite alors l'entrée de l'inverseur 12 d'une manière analogue à celle décrite pour l'inverseur Il en relation avec la figure 4. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir des circuits dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses autres variantes et modifications ne sortant pas du cadre de l'invention. R E V E N D I C A T I O N S 1. Circuit (figures 2, 6, 8) destiné à produire, sur une ligne de sortie (12), une impulsion bien définie (V12) ayant des flancs antérieur et postérieur relativement raides en réponse au passage à l'état conducteur de l'un quelconque de plusieurs tran- sistors d'entrée (Nl, N2, etc.; NIi, NI2, etc.), dans lequel (a) les trajets de conduction desdits transistors d'entrée sont connectés en parallèle entre ladite ligne de sortie et un premier point de potentiel de fonctionnement (la terre) de façon que, lorsque lesdits transistors d'entrée sont rendus conducteurs, ils tendent à verrouiller ladite ligne de sortie sur ledit premier potentiel, et (b) un moyen de charge (Pl, P2; P3, P5) raccorde ladite ligne de sortie à un deuxième point de potentiel de fonctionnement (V DD) le circuit étant caractérisé en ce que: l'impédance du moyen de charge est ajustable; et un moyen (18, 20; Il, P2, N2, P4; Gl, I7, PIA, NIA, P2, N2, P4, P6, N6) répondant à la tension présente sur ladite ligne de - sortie est couplé audit moyen de charge de façon à (a) maintenir l'impédance du moyen de charge à une première valeur, élevée, lorsque tous lesdits transistors répondant à des signaux sont dans l'état non conducteur; (b) faire passer l'impédance du moyen de charge à une deuxième valeur, plus élevée que la première valeur, pendant une durée prédéterminée donnée (t2 à t5) lorsque l'un quelconque desdits transistors répondant à des signaux est dans l'état conducteur; et (c) faire passer l'impédance du moyen de charge b une valeur inférieure à ladite première valeur de façon à autoriser la conduction d'un courant notable à travers celle-ci pendant une durée donnée faisant suite à ladite durée prédéterminée donnée (t5 à t7; t5 à t6). 2. Circuit selon la revendication 1, caractérisé en ce que ledit moyen de charge à impédance ajustable comporte un premier et un deuxième transistor de charge (Pl, P2; P3, P5) possédant chacun un trajet de conduction et une électrode de commande, et en ce que les trajets de conduction des premier et deuxième transistors de charge sont connectés en parallèle entre ladite ligne de sortie et ledit deuxième point de potentiel de fonctionnement. 3. Circuit selon la revendication 2, caractérisé en ce que le trajet de conduction du premier transistor de charge possède, lorsqu'il est dans l'état conducteur, une impédance supérieure b celle du deuxième transistor de charge. 4. Circuit selon la revendication 2, caractérisé en ce qu? ledit moyen répondant b la tension présente sur la ligne de sortie qui est couplé audit moyen de charge comporte: (a) un premier moyen (18, GI) connecté entre la ligne de sortie et l'électrode de commande dudit premier transistor de charge (PI; P3) de façon à appliquer à ladite électrode de commande de celui-ci un signal (Vl) qui est déphasé par rapport au signal présent sur ladite ligne de sortie; et (b) un deuxième moyen (18, 20; 18, I2, P4; 17, PIA, NIA, P2, N2, P4, P6, N6) répondant au signal présent sur la ligne de sortie qui est connecté entre la ligne de sortie et l'électrode de commande du deuxième transistor de charge (P2; P5) afin d'appliquer à l'électrode de commande de celui-ci un signal qui présente la même polarité que le signal présent sur la ligne de sortie et qui est retardé par rapport à celui-ci. 5. Circuit selon la revendication 4, caractérisé en ce que ledit premier moyen comporte un nombre impair d'inverseurs (Il) connectés en cascade entre ladite ligne de sortie et l'électrode de commande dudit premier transistor, et en ce que ledit deuxième moyen comporte un nombre impair d'inverseurs supplémentaires (12, 13, I4; I2) connectés en cascade entre l'électrode de commande dudit premier transistor et l'électrode de commande du deuxième transistor. 6. Circuit selon l'une quelconque des revendications 1 à 5, caractérisé en ce que chacun desdits transistors répondant b des signaux est rendu conducteur par une impulsion relativement étroite (Sl; Si). 7. Circuit selon la revendication 1, caractérisé en ce que ledit moyen de charge comprend un moyen (P3) à impédance ajustable et une source (P5) de courant relativement constant ajustable connectée en parallèle avec le moyen à impédance ajustable entre ladite ligne et un deuxième point de potentiel, et en ce que le moyen répondant à la tension présente sur ladite ligne comporte un moyen (18, Gl) permettant de faire passer ledit moyen à impédance ajustable à ladite deuxième valeur lorsque la tension présente sur la ligne est. verrouillée audit premier point de potentiel, et un moyen permettant de mettre dans l'état conducteur ladite source de courant avec un retard donné (t2 à t5) par rapport au verrouillage sur ledit premier point de potentiel de la tension présente sur ladite ligne, de façon à alimenter ladite ligne en un courant ayant un sens qui tend à ramener la tension présente sur ladite ligne au niveau existant audit deuxième point de potentiel. 8. Circuit selon la revendication 7, caractérisé en ce que ledit moyen à impédance ajustable comporte un premier transistor (P3) dont le trajet de conduction est connecté entre ladite ligne et ledit deuxième point de potentiel, et ladite source de courant relativement constant comporte un deuxième, un troisième et un quatrième transistor (F4, P5, N2) ayant chacun des électrodes de source et de drain qui définissent les extrémités d'un trajet de conduction et une électrode de commande, et en ce que: - (a) le trajet de conduction dudit deuxième transistor (P5) est connecté entre ladite ligne et ledit deuxième point de potentiel; (b) le trajet de conduction dudit troisième transistor (P4) est connecté entre les électrodes de grille et de source dudit deuxième transistor; (c) l'électrode de source dudit quatrième transistor (N2) est connectée audit premier point de potentiel, et son électrode de drain est connectée aux électrodes de drain et de grille dudit troisième transistor; et (d) un moyen (18; P6, PIA, NIA, N6) est prévu pour appliquer à l'électrode de grille dudit quatrième transistor un signal qui est l'inverse du signal présent sur ladite ligne. 9. Circuit selon la revendication 8, caractérisé en ce que l'impédance en conduction dudit premier transistor est notablement plus élevée que l'impédance en conduction dudit deuxième transistor, et en ce que l'impédance en conduction dudit deuxième transistor est plus élevée que l'impédance en conduction desdits premiers transistors d'entrée. 10. Circuit selon la revendication 9, caractérisé en ce que lesdits premier, deuxième et troisième transistors sont d'un premier type de conductivité, et lesdits transistors d'entrée et ledit quatrième transistor sont d'un deuxième type de conductivité. 11. Circuit selon la revendication 8, caractérisé en ce que ledit moyen répondant à la tension présente sur ladite ligne et connecté audit moyen à impédance ajustable comporte un premier moyen d'inversion (Il), et en ce que ledit moyen répondant à la tension présentesur ladite ligne et couplé à ladite source de courant comporte un deuxième moyen d'inversion (I2) connecté entre la sortie dudit premier moyen d'inversion et ladite source de courant. 12. Circuit selon l'une quelconque des revendications 1 b 11, caractérisé en ce que certains desdits transistors d'entrée sont couplés & la ligne d'entrée (Al, A2, etc.) par l'intermédiaire respectif de détecteurs de transition (TD1, TD2, etc.), et en ce que chacun desdits détecteurs de transition met dans l'état conducteur un transistor d'entrée respectif pendant une brève durée à chaque fois qu'il apparaît un changement de niveau du signal sur sa ligne d'entrée associée. 13. Ensemble de mémorisation, caractérisé en ce qu'il comporte un circuit selon la revendication 12 qui répond à la présence sur lesdites lignes d'entrée de signaux d'adresse produits de manière aléatoire en produisant sur ladite ligne de sortie une impulsion de précharge à chaque fois que l'un desdits signaux d'adresse change d'état.