Brevet FR2509549A1 — publié le 19830114

I La présente invention se rapporte à un convertisseur analogique- numérique à approximation successive, pour convertir un signal analogique en un signal numérique correspondant Plus particulièrement, l'invention se rapporte à un convertisseur analogique-numérique qui donne des caractéristiques d'une haute précision et une grande vitesse de conversion avec des composants ayant une faible tolérance d'appariement et qui accomplit facilement un calibrage numérique. Dans un convertisseur analogique-numérique par approximation successive de ce type, on connaît un conver- tisseur analogique-numérique o le calibrage est effectué d'une façon numérique, afin d'obtenir une caractéristique de haute précision avec un convertisseur numérique-analogique de faible précision Par exemple, un convertisseur analogique-numérique monolithique de 13 bits est révélé dans Session 1: A/D and D/A converters, pages 12 and 13, Digest of Techinical Papers, 1980 IEEE International Solid-State Circuits Conference, 13 Février 1980 Dans le convertisseur analogique-numérique, un convertisseur local numérique-analogique de haute précision est réalisé en combinant un convertisseur analogique-numérique à approximation successive habituel avec un additionneur/ soustracteur analogique, un convertisseur numérique- analogique supplémentaire pour produire une valeur de calibrage analogique et un circuit mémoire de code de calibrage comme une mémoire morte ou ROM. Un problème important est posé quand un convertisseur analogiquenumérique à approximation successive est construit en utilisant un tel convertisseur numérique- analogique (appelé DAC), parce qu'on ne peut s'attendre à un fonctionnement rapide Dans le DAC, tandis qu'il est suffisant que le calibrage soit accompli uniquement par rapport aux bits d'ordre supérieur par lesquels se produisent les erreurs, il est requis d'avoir accès à un circuit mémoire ix qu'une mémoire ROM ou RAM (mémoire à accès aléatoire) pour extraire un code approprié de calibrage en tout moment d'une opération d'approximation successive des bits d'ordre supérieur. Par conséquent, cela pose un inconvénient parce que l'opération de conversion est énormément retardée, quand le nombre de bits est accru afin d'améliorer la précision de la conversion analogique-numérique 1 Quand on utilise un processus LSI de la famille MOS pour la fabrication du circuit, avec de nombreux avantages comme une faible dissipation de puissance, une forte densité d'intégration et une facilité de réalisation d'un circuit d'échantillonnage et de maintien de haute précision qui est essentiel au convertisseur analogique-numérique par approximation successive, on utilise de préférence un agencement capacitif comme agencement de circuit pour le DAC Dans ce cas, afin de réaliser une précision de 14 bits ou plus, la capacité unitaire ne peut être réduite beaucoup du point de vue précision des composants, même si le calibrage est accompli En considérant un temps de stabilisation du DAC, un temps d'accès du circuit mémoire et un temps de stabilisation de l'additionneur/soustracteur, il est très difficile d'améliorer le temps de conversion du DAC, tandis qu'une précision supérieure est requise. En-conséquence, le temps de conversion du convertisseur analogiquenumérique est fortement inférieur celui du convertisseur analogiquenumérique d'origine o le calibrage n'est pas accompli Quand il faut un convertisseur analogique-numérique de haute performance ayant une précision de 14 bits ou plus et une vitesse de conversion de 60 ks/s (kilo-échantillon par seconde), comme un convertisseur analogiquenumérique pour traitement de la voi X de haute qualité, un tel convertisseur peut difficilement être réalisé sous forme de LSI ou analogue. Afin d'améliorer la précision du convertisseur analogique-numérique, un additionneur/soustracteur analogique ayant une haute précision et un DAC supplémentaire pour produire une valeur de calibrage analogique sont requis. Habituellement, il est très difficile de garantir une précision de 14 ou 15 bits, du fait de l'erreur de non linéarité de l'additionneur/soustracteur qui est influencé par le bruit et ainsi de suite Ainsi, l'additionneur/ soustracteur nuit à l'amélioration de la précision du convertisseur analogique-numérique. En particulier, afin de réaliser la fonction de soustraction analogique, il faut un circuit d'inversion de polarité et une fonction de commande d'additionneur/ soustracteur La condition nuit également à l'amélioration de la précision et à la réduction de la surface de la pastille. Comme on l'a décrit cidessus, le convertisseur analogique-numérique traditionnel de ce type pose des problèmes permettant peu d'amélioration de la vitesse de conversion, avec une limite à l'amélioration de la précision par le calibrage, et une difficulté en parti- culier pour la fabrication de l'additionneur/soustracteur. En conséquence, la présente invention a pour objet un convertisseur analogique-numérique ayant une haute précision et un temps amélioré de conversion ot un convertisseur numérique-analogique local est construit de façon que tous les niveaux analogiques quantifiés existent, les quantités de calibrage sont stockées sous forme de codes numériques et les codes de calibrage sont soumis à une addition ou une soustraction numérique pour obtenir des sorties numériques correctes, afin de supprimer les inconvénients ci-dessus décrits. Pour atteindre l'objectif ci-dessus, selon un aspect de l'invention, on prévoit un convertisseur analogique- numérique qui comprend un circuit d'échantillonnage/ maintien pour échantillonner et maintenir un signal d'entrée analogique, un convertisseur numérique-analogique local ayant un premier convertisseur numérique-analogique pour produire une sortie des bits d'ordre supérieur et un second convertisseur numérique-analogique pour produire une sortie à pleine échelle comme sortie des bits d'ordre inférieur qui est toujours supérieure à tout niveau de quantification du premier convertisseur numérique- analogique, et o la sortie du premier convertisseur numérique-analogique est ajoutée à la sortie du second convertisseur numérique-analogique pour produire une sortie analogique, un comparateur pour comparer la sortie d'échantillonnage/maintien du circuit d'échantillonnage/ maintien à une sortie analogique du convertisseur numé- rique-analogique local, un registre d'approximation successive pour stocker un code numérique obtenu en accomplissant une approximation successive selon la sortie du comparateur,-un générateur de code de décalage pour stocker un code de décalage pour décaler le code numérique qui est alloué au préalable à chaque code numérique du registre d'approximation successive afin de calibrer la caractéristique du convertisseur numérique-analogique local pour une caractéristique idéale de conversion numérique-analogique et pour produire un code de décalage en réponse au code numérique du registre d'approximation successive, et un circuit de décalage de code pour décaler numériquement le code numérique du registre d'approximation successive selon le code de décalage du générateur de code de décalage pour corriger un signal de sortie de conversion analogique-numérique - Dans un mode de réalisation préféré de l'invention, le circuit de décalage de code peut être un additionneur/ soustracteur numérique pour accomplir une addition/samtraz tion numérique entre le code de sortie numérique et le code de décalage. Dans un autre mode de réalisation préféré de l'invention, la linéarité du second convertisseur numérique- analogique est garantie et le générateur de code de décalage stocke, en tant que code de décalage, la différence entre le code numérique d'entrée correspondant à une sortie analogique sur une caractéristique idéale - en tant que caractéristique de conversion numérique- analogique obtenue en extrapolant une caractéristique de sortie du second convertisseur numérique-analogique sur une gamme s'étendant jusqu'aux bits d'ordre supérieur, et un code numérique d'entrée permettant au convertisseur numérique-analogique local de produire une sortie analogique idéale. Selon un autre aspect de l'invention, un convertisseur analogique-numérique comprend un circuit d'échantillonnage/ maintien pour échantillonner et maintenir un signal d'entrée analogique, un convertisseur numérique-analogique local pour produire une sortie à pleine échelle de la partie des bits d'ordre inférieur qui est toujours supé- rieure à tout niveau de quantification de la partie des bits d'ordre supérieur, un comparateur pour comparer la sortie d'échantillonnage /maintien du circuit d'échantillonnage/maintien à la sortie analogique du convertisseur numérique-analogique local, un registre d'approximation successive pour stocker un code numérique obtenu en accomplissant une approximation successive selon la sortie du comparateur, un générateur de code de décalage pour stocker un code de décalage pour décaler le code numérique qui est alloue au préalable à chaque code numérique du registre d'approximation successive afin de calibrer la caractéristique du convertisseur numérique-analogique local pour une caractéristique idéale de conversion numérique-analogique, et pour produire un code de décalage en réponse au code numérique du registre d'approximation successive, et un circuit de décalage de code pour décaler numériquement le code numérique du registre d'approximation successive selon le code de décalage du générateur de code de décalage pour corriger un signal de sortie de conversion analogique-numérique. Dans un mode de réalisation préféré de l'invention, le circuit de décalage de code peut être un additionneur/ soustracteur numérique pour accomplir une addition/ soustraction numérique de sortie entre le code numérique et le code de décalage. Dans un autre mode de réalisation de l'invention, le générateur de code de décalage stocke, comme code de décalage, la différence entre le code numérique d'entrée correspondant à une sortie analogique sur une caracté- ristique idéale en tant que caractéristique de conversion numériqueanalogique obtenue en extrapolant une caractéristique de sortie de conversion numérique-ana- logique de la partie des bits d'ordre inférieur sur une gamme s'étendant au-delà du bit le moins important dans la partie des bits d'ordre supérieur, et un code numérique d'entrée permettant au convertisseur numérique- analogique local de produire une sortie analogique idéale. L'invention sera mieux comprise et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention, et dans lesquels: la figure 1 donne un schémabloc montrant un convertisseur analogique-numérique par approximation successive, pour accomplir une technique de calibrage traditionnel par un traitement numérique; la figure 2 est une représentation graphique expliquant le principe de la technique de calibrage traditionnel, l'entrée numérique étant indiquée sur l'axe des abscisses et la sortie analogique sur l'axe des ordonnées; la figure 3 donne un schéma-bloc montrant une construction fondamentale d'un convertisseur analogique- numérique selon la présente invention; la figure 4 est une représentation graphique utile pour expliquer le principe de la présente invention; la figure 5 est un schéma expliquant les conditions du calibrage selon la présente invention; les figures 6, 7 et 8 donnent des schéma-blocs montrant trois modes de réalisation d'un générateur de ccde de décalage selon la présente invention; et les figures 9 et 10 donnent des schémas de circuit montrant des modes de réalisation d'un convertisseur numérique-analogique local selon la présente invention. La figure 1 montre un mode de réalisation d'un convertisseur analogiquenumérique traditionnel par approximation successive, qui accomplit un calibrage numérique pour obtenir une caractéristique de haute précision malgré l'utilisation de composants de faible précision Le repère 1 désigne une borne d'entrée analo- gique, le repère 2 une borne de sortie numérique, le repère 3 un registre d'approximation successive (ayant pour abréviation SAR), le repère 4 un calculateur numérique- analogique local, le repère 5 un comparateur, le repère 6 un circuit générateur de code de décalage sous forme d'une mémoire telle qu'une mémoire morte pour stocker les codes de calibrage, le repère 7 un additionneur/ soustracteur analogique, le repère 8 un convertisseur numérique-analogique pour produire une valeur de calibrage analogique, le repère 9 un convertisseur numérique-analo- gique local d'origine soumis à un calibrage, et le repère 10 un circuit d'échantillonnage/maintien Afin d'obtenir une haute précision dans le convertisseur numérique-analogique local d'origine 9, le convertisseur analogique-numérique de la figure 1 emploie l'additionneur/ soustracteur analogique 7, le convertisseur numérique- analogique 8 pour produire une valeur de calibrage analogique et la mémoire morte 6 pour stocker les valeurs de calibrage, en plus du convertisseur analogique-numé- rique habituel par approximation successive. La figure 2 montre le principe du convertisseur analogique-numérique par approximation successive ainsi agencé Sur la figure, une ligne en pointillés indique une caractéristique idéale d'unccnverisseur numérique- analogique local La ligne en trait plein montre une caractéristique du convertisseur numérique-analogique 9 local d'origine avant calibrage En général, dans une caractéristique d'erreur du convertisseur numérique- analogique, la contribution des bits respectifs à l'erreur -est supérieure tandis que l'ordre des bits est supérieur, et pius petite, tandis que l'ordre des bits est inférieur. Comme le montre la figure 2, la courbe caractéristique du convertisseur numérique-analogique d'origine dans les bits d'ordre inférieur coincide sensiblement avec la partie correspondante de la caractéristique idéale Ainsi, pour le calibrage du convertisseur numériquemanalogique, il est habituel que les valeurs d'erreur des bits d'ordre supérieursoient produites selon les bits d'ordre supérieur et soient ajoutées ou soustraites d'une sortie analogique du convertisseur numérique-analogique local d'origine 9. Plus particulièrement, les régions segmentées désignées par R 1, R 2 R 6 sur la figure 2 sont celles segmentées par les bits d'ordre supérieur dans l'entrée numérique. Les valeurs d'erreur, c'est-à-dire les valeurs analogiques de calibrage AC 1, AC 2 AC 6 sont produites selon les régions respectives, et ajoutées ou soustraites par rapport à un signal analogique de sortie du convertisseur numérique-analogique local d'origine 9 pour accomplir le calibrage. On décrira le fonctionnement de l'agencement de circuit représenté sur la figure 1 Le convertisseur numérique-analogique 8 produit une valeur absolue de l'erreur correspondant aux bits d'ordre supérieur dans les codes d'entrée au convertisseur numérique-analogique local d'origine 9 La valeur de calibrage analogique ainsi produite est ajoutée ou soustraite du signal de sortie du convertisseur 9 par l'additionneur/soustracteur analogique 7 Un signal numérique pour désigner l'addition ou la soustraction et les codes d'entrée pour forcer le convertisseur 8 à produire une valeur de calibrage analogique pour produire une valeur d'erreur donnée sont précédemment mémorisés dans le circuit de mémoire 6. Dans le fonctionnement du convertisseur numérique- analogique local 4, correspondant au code désigné par le SAR 3, les bits d'ordre supérieur de ce code ont accès au circuit mémoire 6, ainsi le convertisseur numérique- analogique 8 produisant la valeur de calibrage analogique produit une valeur d'erreur afin d'annuler l'erreur du convertisseur numérique-analogique local d'origine 9. La valeur de calibrage et la sortie de conversion du convertisseur 9 sont soumises à l'addition ou la soustraction dans l'additionneur/soustracteur analogique 7 Comme on l'a décrit ci-dessus, dans la technologie traditionnelle, l'amélioration de précision du convertisseur analogique- numérique par approximation successive au moyen d'un traitement numérique est effectuée en calibrant le convertisseur numérique-analogique local d'origine 9. Dans le cas ou l'on construit le convertisseur analogique-numérique par approximation successive en utilisant un tel DAC, on rencontre un problème parce que l'on ne peut s'attendre à une opération de conversion rapide Tandis qu'il est suffisant que le traitement de ca Lbragescatl eiquié uaqement aux bits d'ordre supérieur de l'entrée numérique, il faut un accès au circuit mémoire 6 comme une mémoire morte ou une mémoire à accès aléatoire ou RAM, à chaque moment de l'opération d'approximation successive des bits d'ordre supérieur pour extraire une valeur appropriée de calibrage Ainsi, cela présente un inconvénient parce que l'opération de conversion est fortement retardée, si le nombre de bits est accru pour améliorer la précision de conversion analogique-numérique. Si l'on suppose que lesnombres des bits d'ordre supérieur et d'ordre inférieur sont m et 1, respectivement, la vitesse de conversion TCONV est donnée comme suit TT +T) COIV m x (TR + TDAC + TCOM SAR + 1 x (TDAC + TCOM + TSAR) o TR est le temps d'accès du circuit mémoire 6, TDAC est le temps de stabilisation du convertisseur local 4, TCOM est le temps de réponse du comparateur 5, et TSAR TCON S A est le retard du registre d'approximation successive 3. Quand on utilise un processus LSI de la famille MOS pour la fabrication du circuit, avec de nombreux avantages tels qu'une faible dissipation de puissance, une forte densité d'intégration et la facilité d'un échantillonnage/maintien de haute précisionce qui est essentiel pour le convertisseur analogique-numérique par approximation successive, on utilise de préférence comme agencement de circuit pour le DAC local, un DAC à agencement capacitif Dans ce cas, afin de réaliser une précision de 14 bits ou plus, la capacité unitaire ne peut être réduite tellement du point de vue précision des composants, m Ime si le calibrage est accompli Le temps de stabilisation TDAC est d'environ 500 ns Le temps d'accès TR du circuit mémoire est de 400 à 1000 ns. Le temps de stabilisation de l'additionneur/soustracteur 7 est de l'ordre de 1 is Ce temps de stabilisation est à peine écourté tandis que la précision devient supérieure En conséquence, la vitesse de conversion du convertisseur analogique-numérique est fortement détériorée par rapport à celle du convertisseur analogique- numérique d'origine avant calibrage Quand il faut un convertisseur analogique-numérique de haute performance ayant une précision de 14 bits ou plus et une vitesse de conversion de 60 ks/s (temps de conversion TCONV = lb,7 js), tel qu'un convertisseur analogique-numérique pour un traitement de la voix de haute qualité, un tel convertisseur analogiquenumérique peut à peine être réalisé sous forme de LSI ou analogue. Afin d'améliorer la précision-du convertisseur analogique-numérique, il faut un additionneur/soustracteur analogique 7 de haute précision et un convertisseur numérique-analogique 8 produisant une valeur de calibrage analogique Normalement, il est très difficile de garantir une précision de 14 ou 15 bits du fait de l'erreur de non linéarité de l'additionneur/soustracteur 7 qui est influencé par le bruit et ainsi de suite Ainsi, l'additionneur/soustracteur 7 nuit à l'amélioration de la précision du convertisseur analogique-numérique. En particulier, afin de réaliser la fonction de soustraction analogique, il faut un circuit d'inversion de polarité et une fonction de commande d'additionneur/ soustracteur La condition empêche également l'amélio- ration de la précision et la réduction de la surface de la pastille. Comme on peut le voir à la lecture de ce qui précède, le convertisseur analogique-numérique traditionnel de ce type pose des problèmes en ne permettant qu'une faible amélioration de la vitesse de conversion, en ayant une limite à l'amélioration de la précision par le calibrage, et en présentant une difficulté en particulier pour la fabrication de l'additionneur/soustracteur. La présente invention concerne un convertisseur analogique-numérique permettant de résoudre avec succès ces inconvénients La figure 3 montre la construction de base du convertisseur analogique-numérique selon l'invention Le repère 11 désigne une borne d'entrée analogique, 12 désigne une borne de sortie numérique, 13 désigne un SAR, 14 désigne un DAC local, 15 désigne un comparateur, 16 un circuit générateur de code de décalage de calibrage qui peut être construit par un circuit mémoire analogue, 17 désigne une source de tension de référence pour une tension de référence Vref, 20 désigne un circuit d'échantillonnage/maintien et 21 désigne un circuit de décalage de code qui peut être construit par un additionneur/soustracteur traditionnel. Le convertisseur numérique-analogique local 14 comprend un premier convertisseur numérique-analogique (MDAC) qui produit une sortie des bits d'ordre supérieur et un second convertisseur numérique-analogique (LDAC) qui produit une sortie à pleine échelle, comme sortie des bits d'ordre inférieur, qui est toujours plus importante que tout niveau de quantification du premier convertisseur numérique-analogique Les sorties des premier et second convertisseurs sont additionnées sous une forme analogique pour produire une sortie analogiqué On suppose dans ce cas que la linéarité du MDAC n'est pas nécessairement garantie mais que celle du LDAC est garantie On suppose de plus que, dans le cas du DAC local 14 dans le présent mode de réalisation, le SAR 13 a également les parties de SAR d'ordre supérieur et d'ordre inférieur, corres- pondant respectivement au MDAC et au LDAC. Alternativement, on peut utiliser, pour le convertisseur numérique-analogique local 14, le conver- tisseur numérique-analogique qui suit Dans le DAC local 14, la linéarité est garantie sur la gamme des i N bits d'ordre inférieur mais la linéarité n'est pas nécessairement garantie sur la gamme des bits d'ordre supérieur à partir du (N + 1)ème bit De plus, dans ce DAC local 14, la différence entre la sortie analogique par rapport à une entrée oh les N bits d'ordre inférieur sont tous " 1 ", et une autre sortie analogique obtenue en ajoutant " 1 " à une entrée o les N bits d'ordre inférieur sont tous " 1 ", afin que les N bits d'ordre inférieur deviennent tous "OI" et le'(N + 1)ème bit deviennent " 1 ", est toujours négative. On expliquera, en se référant à la figure 4, la caractéristique du DAC local 14 ainsi que le principe du calibrage Sur la figure 4, l'axe des abscisses représente une entrée numérique et l'axe des ordonnées représente une sortie analogique Comme on peut le voir, la sortie analogique diminue toujours aux points de changement des codes d'entrée du MDAC Cela indique que l'entrée numérique existe toujours continuellement selon la sortie analogique En conséquence, on peut voir que le calibrage pa ttrÂ ecom 4 ii endécaant eode d'entrée afin de coïncider avec une courbe caractéristique représentée en tant que courbe idéale (a) que l'on obtient en étendant la courbe caractéristique du LDAC (b) S'il est prévu qu'un code a décaler est produit correspondant au code du MDAC, le DAC ainsi conçu peut produire un code de sortie correct par une opération de conversion analogique-numérique que l'on expliquera ci- après Par ailleurs, quand on considère l'opération de conversion analogique-numérique, l'axe des abscisses représente la sortie numérique et l'axe des ordonnées représente l'entrée analogique sur la figure 4. Sur la figure 4 également, (c) désigne la caractéristique du DAC local, (d) désigne la caractéristique du MDAC local, et (e) désigne le code du MDAC (valeur décimale). Lors de la réception d'une entrée analogique A comme on peut le voir sur la figure 4, un code Di est obtenu du SAR 13, par l'opération d'approximation successive. En utilisant un code, " 5 " (valeur décimale), correspondant à une entrée du D 1 au MDAC, une valeur prédéterminée de décalage SC 5 est produite et la valeur de décalage SC 5 est soustraite numériquement du code D 1 pour obtenir le code calibré D 2. L'opération de conversion analogique-numérique sera de plus décrite en se référant à la construction de circuit de la figure 3 Un code permettant à un signal analogique d'entrée à la borne 11 maintenu par le circuit d'échantillonnage/maintien 20 de coïncider avec un signal de sortie du DAC local 14,est produit par l'opération habituelle d'approximation successive Par les codes d'ordre supérieur correspondant à l'entrée de MDAC du DAC local 14, parmi ces codes obtenus, le circuit générateur de code de décalage 16 est attaqué pour produire lun code de décalage prédéterminé Dans le circuit de décalage de code 21, le code de décalage est soustrait du code du SAR 13 formé par l'opération d'approximation successive afin de produire un code correct de sortie, qui est dérivé de la borne 12. La condition de calibrage dans la présente invention sera expliquée en se référant à la figure 5, o les lettres au bas de la figure désignent le code numérique. Sur la figure 5, une ligne en trait plein I désigne une courbe caractéristique du DAC local d'origine Entre les codes numériques D et E, il y a une retenue du signal d'entrée du LDAC au signal d'entrée du MDAC et la sortie du DAC local diminue La ligne en pointillés II indique un niveau idéal de sortie du DAC local d'origine et la ligne en pointillés III indique un niveau-idéal qui peut être produit par le décalage de code On suppose que l'écart du niveau de la caractéristique réelle du DAC local d'origine par rapport à la caractéristique idéale, c'est-à-dire une erreur, est compris, entre + i LSB. f On suppose de plus que l'additionneur du signal de sortie du LDAC et du signal de sortie du MDAC n'a pas d'erreur et que le comparateur quand il forme le convertisseur analogique-numérique n'a pas non plus d'erreur. En accomplissant le calibrage en décalant le code d'entrée djp DAC local, si le code est décalé de façon que le niveau idéal IV indiqué par une ligne en traits mixtes soit produit à la suite de la sortie du code numérique D, la valeur V du changement peut prendre continuellement toute valeur En conséquence, quand le niveau idéal III coïncidant avec la ligne en traits mixtes IV est choisi, le niveau idéal peut être établi dans une gamme d'une valeur échelonnée d'un niveau qui peut être produit par le décalage de code, comme la gamme VI de + 1/2 LSB. Les niveaux de sortie E, F, G jusqu'à un niveau de sortie o la retenue suivante est produite, varient d'une composante d'erreur de + 1/2 LSB par rapport au niveau idéal, et peuvent donc se trouver dans la gamme VII de +1 LSB En conséquence, si l'additionneur et le comparateur n'ont pas d'erreur, il existe au moins un niveau dans la gamme de + 1 LSB par rapport au niveau idéal, quand l'erreur du LDAC est de + 1/2 LSB En conséquence, si un niveau de quantification est de 2 LSB, le DAC peut être calibré pour satisfaire sa linéarité, c'est-à-dire pour avoir une erreur plus faible que + 1 LSB Quand l'additionneur et le comparateur ont des erreurs, le calibrage peut être réalisé en diminuant l'erreur du LDAC au point que, c'est-à-dire pour qu'elle soit plus faible que + 1/2 L Sb ou en réduisant le niveau de quantification. On décrira, en se référant aux figures 6, 7 et 8, trèis medes de réalisation du circuit générateur de code de décalage de calibrage 16 de la figure 3. Sur la figure b, le circuit générateur de codc de décalage de calibrage est Formé d'un simple circuit nmoiére, o un code de calibrage est stocké au préalable par rapport aux codes du MDAC et est extrait selon le code du -DAC Par exemple, si le nor:ïbre de bits du MD'AC est m, un signal composé de m bits est décodé en l'un des ( 2 m 1) signaux décodés Le signal décodé désigne une adresse correspondante dans le circuit mémoire 16 pour acces Par -onséquent, le nombre d'éléments de mémoire et la capacité de la mémoire sont de ( 2 m -1) x C si un code de calibrage est exprimé par un signal numérique de C bits. Dans le mode de réalisation représenté sur la figure 7, un bloc contenant un agencement de portes ET 30 et un séquenceur 31, un premier circuit mémoire 32, un second circuit mémoire 33, un sélecteur de bus 34, un additionneur et un verrouillage 36 forment le circuit générateur de code de décalage de calibrage 16 Le séquenceur 31 peut être formé d'un compteur traditionnel 37 et d'un décodeur traditionnel 38 qui convertit la sortie binaire du compteur 37 en un signal pour choisir les portes ET individuelles de l'agencement 30 une à lume en succession à partir du bit de l'ordre le plus élevé. En généra', l'erreur du DAC est provoquée simplement par la mauvaise pondération ou ne dépend pas de la tension auxbornes et du courant de dérivation des éléments de circuit dans le DAC Si une tension de sortie de V 1 + V est produite pour un signal d'entrée 1000, et de même une tension de sortie V 4 + V est produite oour le signal d'entrée 0010 et ainsi de sui-te partir de 'ordre inférieur, une tension de sortie (V 1 +) + (V 1 + V 4) est produite peur le signal d'entrée 1010 4)Q En effet, si les erreurssont àV 1 et 6 V 4, on obtient une erreur additionnée A V 1 + V 4 pour le signal d'entrée 1010 Cela indique une caractéristique ou une erreur ajoutée, comme V 1 + A V 4 est obtenue-ocur le signal d'entrée 1010, quand àV 1 et t V 4 sont des erreurs. Dans le mode de réalisation représenté sur la figure 7, en utilisant cette caractéristique, une erreur quand seulunbit dont le code d'entrée est " 1 " est stockée dans le premier circuit mémoire 32 En considérant le fait selon lequel il y a une certaine erreur de non linéarité qui est produite par une cause à l'exception d'une mauvaise pondération des composants dans un DAC local réel, une telle composante d'erreur est stockée selon le code d'ordre supérieur dans le second circuit mémoire 33, comme dans le cas de la figure 6 Une erreur par rapport à un code d'entrée arbitraire est exprimée par la formule qui suit ( 1 Xi ú ROM 1 N) +ROM 2 ( 1) o EROW 1 est l'erreur de chaque bit stocké dans le premier circuit mémoire 32 úROM 2 est l'erreur de non linéarité stockée dans le second circuit mémoire 33 * 251 est la somme totale des bits o un code d'entrée est " 1 ". L'agencement de circuit de la figure 7 met en oeuvre l'équation ( 1) Le séquenceur 31 produit un signal de sortie ayant des bits égaux en nombre au nombre de bitsdu MDAC Dans le signal de sortie, seul un bit devient successivement " 1 " en niveau logique à partir de l'ordre le plus élevé Le nombre de portes ET formant l'agencement 30 est de même égal au nombre de bits du MDAC Seulement quand " 1 " est contenu dans des bits respectifs du code d'entrée, la porte ET correspondant à ce bit "t 1 " produit " 1 " à sa sortie Le premier circuit mémoire 32 stockant les erreurs correspondant au nombre de bits dans le MDAC est attaqué en succession par le signal de sortie de l'agencement 30 pour n'extraire que l'une des valeurs d'erreur stockéescorrespondant aux positions des bits dans le MDAC Un premier contrôle est fait de façon que le sélecteur de bus 34 permette un signal d'accès de lecture du circuit mémoire 32 de le traverser L'erreur de chaque bit est accumulée selon le code d'entrée par la combinaison de l'additionneur 1 35 et du verrouillage 36, ainsi le traitement de j 1 úRO Ml N est exécuté En un point du temps o le code d'entrée au MDAC est établi par l'opération du SAR 13 de la figure 3, le second circuit mémoire 33 est attaqué par le code d'entrée obtenu au MDAC, afin d'obtenir ainsi ú ROM 2 dans l'équation ci-dessus, c'est-à-dire l'erreur de non linéarité, et enfin les deux erreurs sont additionnées par l'additionneur numérique 35 pour former une composante d'erreur. Pour le nombre d'éléments de mémoire dans cet agencement, le premier circuit 32 a m x C 1 élément, si les valeurs d'erreur respectives sont exprimées par C 1 bits et le second circuit mémoire 33 a 2 m 1 x 2 éléments, si les valeurs respectives d'erreur sont exprimées par C 2 bits La composante d'erreur de non linéarité est habituellement très faible, donc dans le mode de réalisation de la figure 7, le nombre d'éléments de mémoire peut être plus réduit que dans le cas de la figure 6. Le principe du mode de réalisation représenté sur la figure 8 est semblable à celui de la figure 7, mais le nombre d'éléments de mémoire est plus réduit que sur la figure 7 Dans ce mode de réalisation, on utilise la structure qui suit pour réduire le nombre d'éléments. On fait attention à une transition négative dans les caractéristiques de sortie en un point o le code d'entrée du MDAC change Si l'on suppose que le DAC local n'a pas d'erreur à l'exception de la transition négative, alors * 18 l'erreur est donnée comme suit * (mû 2 ') x SAUT ( 2) * o o 2 m 1 est la valeur décimale du code d'entrée au MDAC SAUT est une valeur numérique correspondant à la transition négative dans les caractéristiques de sortie en un point o le code d'entrée du RDAC change. En conséquence, si le SAUT et les erreurs de linéarité et de non linéarité existant réellement dans le DAC local sont stockés, une composante d'erreur considérant tous les facteurs réels d'erreur peut être produite Tandis que pour exécuter le traitement de l'équation ( 2) ci-dessus, il faut un multiplicateur, le traitement de l'équation ( 2) ci- dessus peut être exécuté en simple mode de décalage, si le SAUT est donné par une pondération binaire 2, 4, 8, 16 Dans le mode de réalisation représenté sur la figure 8, le SAUT est stocké sous forme d'une valeur binaire dans le premier circuit mémoire 40 et le registre à décalage 41 accomplit une multiplication du SAUT Dans le second circuit mémoire 42 est stocké le résultat de la soustraction du SAUT dans l'équation ci- dessus de l'erreur réelle dans le DAC local Par suite, l'erreur totale peut être produite, comme dans le cas de la figure 7 Le nombre d'éléments de mémoire dans ce cas est de (m + 2 C 3) sur la base de la même définition que dans le cas de la figure 7, o C 3 représente le nombre de bits représentant la valeur d'erreur de non linéarité Sur la figure 8, les mêmes repères que ceux de la figure 7 sont utilisés pour désigner des parties identiques et les explications de ces parties seront om ises ici. La figure 9 montre un mode de réalisation du DAC local 14 avec une fonction d'addition analogique Sur la figure 9, les mêmes repères que ceux de la figure 3 désignent des parties identiques, et les explications de ces parties seront omises ici Dans le présent mode de i réalisation, le DAC local 14 a un agencement capacitif de condensateurs d'ordre inférieur C 00, CL O O' CL 1, CL_,1 un agencement capacitif de condensateurs d'ordre supérieur CM O O CM 1, C Mm_ 1, un condensateur de couplage Cc pour coupler ces agencements capacitifs et un agencement de commutation analogique SL O O SL 1, S Ll-1 ' SM 0, SM 1, S Mm _ 1 Dans le présent mode de réalisation, le circuit d'échantillonnage/maintien 20 et le DAC 14 sont intégra- lement formés en utilisant le fait que le DAC 14 utilisant l'agencement capacitif accomplit également les opérations d'échantillonnage et de maintien Tous les commutateurs analogiques sont d'abord mis à la masse par les positions 3 pour décharger les charges stockées dans tous les condensateurs Alors, les commutateurs analogiques sont mis aux positions 1 selon le signal appliqué à la borne 18 et le commutateur analogique 50 est fermé Par suite, les condensateurs d'ordressupérieur et inférieur sont chargés selon une tension analogique à la borne 11 Le signal à la borne 18 est terminé pour ouvrir le commutateur S, maintenant ainsi la tension analogique dans l'agencement capacitif A ce moment, l'agencement de commutation analogique est contrôlé de façon que, quand un code d'entrée appliqué aixcommutateurs analogiques correspondants aux signaux de sortie du SAR 13 d'ordre supérieur et d'ordre inférieur, c'est-à-dire le code d'entrée numérique, est " 1 ", la tension de référence Vref de la source 17 sqit appliquée à l'agencement capa- citif par les positions 2 des commutateurs, et de façon que, quand le code d'entrée est " O ", le potentiel de la masse GND soit appliqué par les positions de commutation 3 à l'agencement capacitif Sous ce contrôle de l'agen- cement de commutation analogique, la charge correspondant au code produit dans-le SAR 13 est soustraite de la charge produite selon le signal d'entrée analogique A la fin de l'approximation successive, peu de charge est laissée dans tous les condensateurs, ainsi un code numérique du DAC d'origine correspondant à la valeur analogique d'entrée est obtenu La s:> rtie numérique de ce DAC d'origine est soumise au traitement de calibrage de décalage de code comme le montre la figure 3, afin d'obtenir un signal de sortie numérique correct. La caractéristique du DAC local de la figure 9 est exprimée par l'équation qui suit * * ( 21 + Cc) x 2 + Cc Z 21 1 V O =Vref ( 3) ( 21 + Cc) x ( 2 m + CC + 1) Si la capacité du LDAC en regardant du MDAC par le condensateur de couplage Cc est égale à la capacité unitaire C 0, c'est-à-dire Cc= 2 l / ( 21 1)} Co, l'équation ( 3) peut être réécrite comme suit 21 * 2 m + * 2 1 + 2 m 2 m M 1 V O = l Vref ( 4). 2 m+l L'équation ( 4) indique que le DAC local sert de DAC habituel avec une résolution de (m+l) Si l'on a Cc> 121/( 21 1)} C 0, on obtient une caractéristique o le changement à la sortie du DAC diminue toujours à chaque point ot le code d'entrée du MDAC change Ainsi, on peut réaliser une caractéristique souhaitée d'une façon combinée sans utiliser l'additionneur analogique. La figure 10 montre un mode de réalisation ou un simple agencement capacitif, au lieu de l'agencement des condensateurs d'ordre supérieur et d'ordre inférieur séparés de la figure 9 est utilisé pour la construction Z 509549 du DAC Dans ce mode de réalisation, des commutateurs analogiques SLO, SL 1 S Ll-1, SM 0, SM 1, S-1 sont contrôlés comme dans le cas de la figure 9 pour accomplir l'approximation successive Les capacités des condensateurs C 00 CLO, CL 1 CL_ 1; CM 0,CM 1 C Nm_ sont de 1,1 C, 1,1 C, 2,2 C,, ( 1,1 x 211) C; 21 C, 21 + 1 C, 2 m+l-1 C La partie des bits d'ordre inférieur des condensateurs CO C Ll_ 1 correspond au LDAC et sa pleine échelle est ( 8,8 C/128,8 C) Vref quand 1 = 3, et est choisie de façon à être plus importante qu'un échelon des condensateurs CMD,, C Mm 1 dans la partie des bits d'ordre supérieur correspondant au MDAC, par exemple, ( 8 C/128, 8 C) Vref quand m = 4 Un convertisseur analogique-numérique selon la présente invention peut être agencé en utilisant le DAC du présent mode de réalisation pour le DAC 14 de la figure 3. Dans lesmodesde réalisation ci-dessus mentionnés, on a expliqué le circuit de décalage de code 21 sous forme d'un soustracteur o le code de décalage du générateur 16 est soustrait de la sortie d'ordre supérieur du SAR 13. Alternativement, le circuit de code de décalage 21 peut avoir la forme d'un additionneur, et un complément de 2 du code de décalage est stocké dans le circuit générateur de code de décalage 16 La sortie de complément est ajoutée à la sortie d'ordre supérieur du SAR/ par l'additionneur. Comme on l'a décrit ci-dessus, l'erreur de non linéarité comme une erreur de conversion due à une retenue pendant le cours d'une conversion analogique-numérique est calibrée en mode de conversion de code Afin de produire le code de décalage, dans le mode de réalisation de la figure 7, il n'est pas nécessaire d'avoir accès au-circuit mémoire en tout moment de l'opération d'approximation successive, mais il est suffisant d'avoir accès au circuit mémoire seulement une fois au moment de la fin de l'opération d'approximation successive dés bits d'ordre supérieur et l'accès à la mémoire peut être accompli en parallèle avec l'opération d'approximation successive des bits d'ordre inférieur En conséquence, le temps de conversion est remarquablement amélioré Habituellement, le temps d'accès du circuit mémoire est de l'ordre de 500 ns à 1 jas, et le temps de conversion est amélioré par la multiplication du nombre de bits, c'està-dire 4 à 14 ps pour 14 bits Les temps de réponse du DAC local et du comparateur sont sensiblement égaux à ceux du circuit mémoire Dans ce cas, le temps de conversion est amélioré d'environ deux fois De même, dans le cas des figures 7 et 8, le nombre d'accès au circuit mémoire correspond au nombre de bits dans le MDAC, et par conséquent la vitesse de conversion est améliorée à ce point là. Quand les agencements capacitifs d'ordre supérieur et d'ordre inférieur de la figure 9 ou le seul agencement capacitif de la figure 10 sont utilisés pour le DAC. local, aucun additionneur analogique n'est requis, ainsi il y a élimination d'un facteur important d'erreur provoquée par l'usage de l'additionneur analogique, et en conséquence on peut atteindre une haute précision et une vitesse rapide Dans un additionneur analogique général, il est difficile de limiter son erreur à une précision de 14 ou 15 bits Cela signifie que l'usage de l'additionneur analogique détermine presque la limite d'amélioration de la précision du convertisseur analogiquenumérique Par conséquent, dans un agencement n'utilisant pas d'addition- neur analogique comme dans la présente invention, seule une erreur du comparateur détermine la limite de l'amélioration de précision et ainsi on atteint une précision remarquablement améliorée De plus, la vitesse de conversion analogique-numérique est améliorée au point du temps de réponse de l'additionneur analogique. On considère un temps de conversion quand le convertisseur analogiquenumérique de 14 bits est réalisé selon la présente invention Les condensateurs d'ordre supérieur de 8 bits, les condensateurs d'ordre inférieur de 8 bits sont utilisés pour le DAC local La résolution totale est de 16 bits Deux bits sont utilisés pour le calibrage et le niveau de sortie peut être choisi à une résolution de 1/4 LSB Une tolérance d'appariement du condensateur unitaire de 1 p F est de l'ordre de 1,26 % ( 3) quand on utilise un processus CMOS tradition- nel et l'erreur du DAC de 8 bits est de l'ordre de 0,04 LSB Par conséquent, la linéarité du LDAC est bien satisfaite L'erreur du comparateur dans ce cas est permissible jusqu'à une valeur de + 0,21 LSB que l'on obtient en soustrayant l'erreur de 0,04 LSB du LDAC et la résclution de calibrage de 1/4 LSB de 1/2 LSB pour 14 bits, en se basant sur la conception des figures 3 et 6 Le temps de conversion est grossièrement calculé. La simulation que nous avons entreprise a montré qu'un temps de 400 ns était possible pour le temps d'établissement ou de stabilisation de l'agencement capacitif, même si ce temps dépend de la dimension des commutateurs Quand la précision du comparateur est de + 0,21 LSB, on peut obtenir 100 ns pour le temps de fonctionnement du comparateur Le temps de fonctionnement d'une approximation successive est de l'ordre de 550 ns quand le retard dans la section de circuit logique est de l'ordre de 50 ns Comme le nombre de fois o l'approximation successive est accompl ' est le nombre de bits dans le DAC local, c'est-à-dire 16 fois, la durée de conversion est de l'ordre de 8,8 ps Enfin, si le retard de l'additionneur est de 200 ns, le temps total de conversion obtenu est 3 o de 9 ps, c'est-à-dire 110 ks/s. Comme on peut le voir à la lecture de la description qui précède, selon la présente invention, on peut réaliser, en utilisant un processus CMOS habituel, un convertisseur analogique-numérique ayant une précision de 14 bits et une vitesse rapide de 110 ks/s, ne pouvant pas être réalisé par la technologie traditionnelle par toute technologie LSI. 24 - Dans la technologie traditionnelle, comme un tel convertisseur analogiquenumérique de haute performance est construit en utilisant des composants distincts, son prix de fabrication est très élevé Par ailleurs, la présente invention permet de réaliser un convertisseur analogiquenumérique en utilisant un processus CMOS habituel, et par conséquent on peut atteindre une réduction remarquable du prix. Un convertisseur analogique-numérique selon l'invention est efficace dans divers traitements numériques de signaux nécessitant une vitesse rapide et une forte précision, comme un CODEC de voix sur bande large, un synthétiseur vocal, un moyen de reconnaissance de la vwix ou analogue ouun signal analogique est converti en un signal numérique pour un traitement numérique Un convertisseur analogique-numérique selon l'invention peut être prévu en une dimension compacte sous forme d'une pastille LSI, et par conséquent on l'utilise efficacement pour divers traitements de signaux en combinaison avec un microprocesseur sur pastille Par ailleurs, un convertisseur analogique- numérique selon l'invention peut être construit en utilisant deux DAC traditionnels sur circuit intégré qui sont commercialisés avec une faible résolution et certains composants distincts Dans ce cas, on atteint également facilement une forte précision et une forte résolution Ainsi, étant construite non seulement par une technologie LSI, mais également avec des composants distincts, la présente invention est également avantageuse. R E V E N D C TI CATIO NS 1 Convertisseur analogique-numérique, caractérisé en ce qu'il comprend: un circuit d'échantillonnage/maintien ( 20) pour échantillonner et maintenir un signal d'entrée analogique; un convertisseur numérique- analogique local ( 14) ayant un premier convertisseur numérique- analogique pour produire une sortie des bits d'ordre supérieur et un second convertisseur numérique-analogique pour produire une sortie à pleine échelle comme sortie des bits d'ordre inférieur, qui est toujours plus importante que tout niveau de quantification du premier convertisseur numérique- analogique, et o la sortie dudit premier convertisseur numériqueanalogique est ajoutéeà la sortie dudit second convertisseur numériqueanalogique pour produire une sortie analogique; un comparateur ( 15) comparant la sortie d'échantillon- nage/maintien dudit circuit d'échantillonnage/maintien à la sortie analogique dudit convertisseur numérique- analogique local; un registre d'approximation successive ( 13) pour stocker un code numérique obtenu en accomplissant une approximation successive selon la sortie du comparateur; un circuit générateur de code de décalage ( 16) pour stocker un codede da 2 age pour décaler le code numérique qui est alloué au préalable à chaque code numérique par le registre d'approximation successive, afin qu'une caractéristique réelle de conversion numérique- analogique dans le convertisseur numérique-analogique local soit calibrée pour une caractéristique de conversion numérique-analogique idéale et pour produire un code de décalage en réponse au code numérique à la sortie du registre d'approximation successive; et un circuit de décalage de c:de ( 21) p Jur décaler numériquement le code numérique du registre d'approximation successive selon le code de décalage du circuit générateur de code de décalage afin de produire un signal de sortie d'une conversion analogique-numérique. 2 Convertisseur selon la revendication 1, caractérisé en ce que le circuit dedécalage de code précité est un additionneur/soustracteur numérique pour accomplir une addition/soustraction numérique entre le code numérique et le code de décalage. 3 Convertisseur analogique-numérique selon l'une E quelconque des revendications 1 ou 2, caractérisé en ce que la linéarité du second convertisseur numérique-analo- gique précité, est garantie et en ce que le circuit générateur de code de décalage précité,stockecomme code de décalage, la différence entre un code numérique d'entrée correspondant à une sortie analogique sur une caractéristique idéale comme caractéristique de conversion numériqueanalogique obtenue en extrapolant une caractéristique de sortie du second convertisseur numérique- analogique sur une gamme s'étendant jusqu'aux bits d'ordre supérieur, et un code numérique d'entrée permettant au convertisseur numériqueanalogique local de produire une sortie analogique de la caractéristique idéale. 4 Convertisseur analogique-numérique, caractérisé en ce qu'il comprend: un circuit d'échantillonnage/maintien ( 20) pour échantillonner et maintenir un signal d'entrée analogique; un convertisseur numérique- analogique local ( 14) pour produireune sortie à pleine échelle d'une partie des bits d'ordre inférieur qui est toujours plus importante que tout niveau de quantification d'une partie des bits d'ordre supérieur; un comparateur ( 15) pour comparer la sortie d'échantillonnage/maintien dudit circuit d'échantillonnage/ maintien à la sortie analogique du convertisseur numérique- analogique local; un registre d'approximation successive ( 13) pour stocker un code numérique obtenu en accomplissant une approximation successive selon 'a sortie dudit c: arateur; un circuit générateur de code de décalage ( 16) pour stccker un code de décalage pour décaler le code numérique qui est alloué au préalable à chaque code numérique dudit registre d'approximat-on successive afin qu'une caractéristique réelle de conversion numérique-analogique dans ledit convertisseur numériqueanalogique local soit calibrée pour une caractéristique idéale de conversion numérique-analogique, et pour produire un code de décalage en réponse audit code numérique par ledit registre d'approximation successive; et un circuit de décalage de code ( 21) pour décaler numériquement le code numérique dudit registre d'appro- ximation successive selon ledit code de décalage dudit circuit générateur de code de décalage pour produire un signal de sortie de conversion analogique-numérique. Convertisseur selon la revendication 4, caractérisé en ce que le circuit de décalage de code précité est un additionneur/soustracteur numérique pour accomplir une addition/soustraction numérique entre le code numérique et le code de décalage. 6 Convertisseur selon l'une quelconque des revendications 4 ou 5, caractérisé en ce que le circuit générateur de code de décalage précité stocke, comme code de décalage,-ia différence entre le code numérique d'entrée correspondant à une sortie analogique sur une caractéristique idéale en tant que caractéristique de conversion numérique-analogique obtenue en extrapolant une caractéristique de sortie de conversion numérique- * analogique de la partie des bits d'ordre inférieur sur une gamme s'étendant au-delà du bit le moins important dans la partie des bits d'ordre supérieur, et un code numérique d'entrée permettant audit convertisseur numérique- analogique local de produire une sortie analogique de ladite caractéristique idéale