Brevet FR2505076A1 — publié le 19821105

"Compensation de l'effet de premier ordre d'une perte due au transport dans un circuit à transfert de charges". La présente invention concerne un circuit à transfert de charges comportant une série de cellules de même nature réalisées au moyen de semiconducteurs et présentant cha- cune une entrée, une sortie, une capacité pour stocker des charges représentant de l'information et au moins une élec- trode de commande pour le transport des charges, l'entrée de chaque cellule étant en substance couplée à la sortie de la cellule précédente et des moyens de commande étant pré- sents pour fournir en alternance de façon cyclique des si- gnaux d'horloge aux électrodes de commande de cellules suc- cessives afin de régir le transport des charges dans le cir- cuit à transfert de charges. Des circuits à transfert de charges du type précité sont décrits entre autres dans le brevet des Etats-Unis d'Amérique Nô 3 666 972 Ces circuits ont l'inconvénient que, lors du transport d'un paquet de charges de signaux d'une cellule du circuit à transfert de charges vers une cellule suivante, une charge résiduelle subsiste dans la cellule mentionnée en premier lieu avec pour résultat en premier lieu que le paquet de charges transporté s'accroit et en deuxième lieu que la charge résiduelle abandonnée s'ajoute à un paquet de charges de signaux suivant qui pas- se Le premier effet peut bien entendu être supprimé par une amplification linéaire du paquet de charges de signaux affaibli Le deuxième effet provoque cependant un étalement du paquet de charges de signaux à la suite de quoi le pa- quet de charges de signaux suivant est déformé sous l'in- fluence de son prédécesseur Une description de cette dif- ficulté est présentée dans le rapport de la conférence "Third International Conference on the Technology and Ap- plication of Charge-Coupled Devices" qui s'est tenue au mois de septembre 76 à Edinburgh dans un article de Chowaniec et Hobson, pages 227 à 231 intitulé: "An Analysis of CCD Recursive Filters with Application to MTI Radar Filters". Jusqu'à présent, on cherche à éviter la difficulté signalée en améliorant la cellule élémentaire en elle-même mais ceci introduit des complications parce qu'une telle amélioration doit être apportée autant de fois qu'il y a de cellules dans le circuit à transfert de charges. L'invention a pour but de procurer un circuit à transfert de charges dans lequel la majeure partie de l'effet d'étalement décrit soit supprimée sans attaquer les cellules individuelles Le circuit à transfert de charges conforme à l'invention est caractérisé à cet effet en ce qu'il comporte un détecteur qui est couplé à la sortie d'une des cellules pour la détection à cette sortie de la grandeur d'un paquet de charges de signaux et pour la déri- vation d'un paquet de charges de compensation et il comporte en outre un trajet de réaction pour l'adjonction dans un sens compensatoire de ce paquet de charges de compensation au paquet de charges qui suit ledit paquet de charges à une période d'horloge En compensant la charge résiduelle qui suit à une période d'horloge le paquet de charges de signaux initial, on peut éviter que le paquet de charges de signaux suivant qui passe soit perturbé par ladite charge résiduel- le Cette compensation peut être réalisée suivant l'inven- tion par dérivation d'une charge de compensation du paquet de charges initial et par adjonction de cette charge de com- pensation immédiatement ou après unoeftaintemps au paquet de charges de signaux suivant Cela étant, il n'est pas néces- saire de prendre des mesures correctrices pour chaque cel- lule, ce qui permet d'économiser de la surface de substrat, tandis que l'effet est nettement plus sensible que dans le cas de mesures prises cellule par cellule. Il est avantageux que la charge de compensation du paquet de charges de signaux soit dérivé sans que ce paquet de charges de signaux soit perturbé Le circuit à transfert de charges conforme à l'invention est caractérisé en ce que ledit détecteur comprend un amplificateur tampon présentant une entrée à haute valeur ohmique et une sortie à basse va- leur ohmique ainsi qu'un premier condensateur. Il peut être avantageux, suivant l'invention, d'ajouter la charge de compensation dérivée à un moment déterminé, im- iidédiatement au paquet de charges de signaux suivant qui se trouve à deux ou plus de deux cellules en arrière dans le circuit à transfert de charges Le circuit à transfert de charges conforme à l'invention est caractérisé à cet effet en ce que l'amplificateur tampon est un amplificateur in- verseur et son entrée est connectée à la sortie d'une des cellules du circuit à transfert de charges l'électrode de commande de cette cellule pouvant être pilotée par un pre- mier signal d'horloge, une des électrodes du premier con- densateur étant connectée par l'intermédiaire du trajet de courant principal d'un premier transistor à la sortie de l'amplificateur tampon, le trajet de courant principal d'un deuxième transistor étant connecté en parallèle au premier condensateur et l'autre électrode du premier condensateur étant connectée à la sortie de la cellule, l'électrode de commande de cette cellule pouvant également être pilotée par le premier signal d'horloge et la cellule précédant ladite cellule mentionnée en premier lieu. Il peut être aussi avantageux que la charge de compen- sation dérivée à un moment déterminé pendant une partie de la période d'horloge soit stockée puis ajoutée en un point prédéterminé dans le circuit à transfert de charges au pa- quet de charges de signaux suivant Le circuit à transfert de charges conforme à l'invention est caractérisé à cet effet en ce que l'amplificateur tampon est non inverseur et son entrée est connectée par l'intermédiaire du trajet de courant principal d'un troisième transistor à la sortie d'une des cellules du circuit à transfert de charges, l'électrode de commande de celle-ci pouvant être pilotée par un premier signal d'horloge, l'entrée de l'amplifica- teur tampon étant en outre connectée par l'intermédiaire du trajet de courant principal d'un quatrième transistor à l'entrée de ladite cellule, la sortie de l'amplificateur tampon étant connectée à une des électrodes du premier con- densateur et Vautre électrode du premier condensateur étant connectée par l'intermédiaire du trajet de courant principal d'un cinquième transistor à un point de potentiel fixe et par l'intermédiaire du trajet de courant principal d'un sixième transistor à l'entrée de ladite cellule. Il peut en outre être avantageux de stocker à un mo- ment déterminé la charge de compensation déricée pendant une période d'horloge puis, au même moment, de l'ajouter au paquet de charges de signaux suivant Le circuit à trans- fert de charges conforme à l'invention est caractérisé à cet effet en ce que l'amplificateur tampon est non inver- seur et un deuxième condensateur fait partie dudit détec- teur, l'entrée de l'amplificateur tampon étant connectée à la sortie d'une des cellules du circuit à transfert de X charges, cellule dont l'électrode de commande peut être pi | lotée par un premier signal d'horloge, l'entrée de l'ampli- ficateur tampon étant connectée en outre par l'intermédi- aire du trajet de courant principal d'un septième ou d'un huitième transistor à la première électrode du premier con- densateur ou du deuxième condensateur, la première élec- trode du premier condensateur ou du deuxième condensateur étant connectée par l'intermédiaire du trajet de courant principal d'un neuxième ou d'un dixième transistor à un point de potentiel fixe et l'autre électrode du premier condensateur ou du deuxième condensateur étant connectée à la sortie de l'amplificateur tampon. Il est avantageux d'éviter les transistors de commuta- tion en utilisant, conformément à l'invention, un circuit au moyen duquel le stockage et la distribution des charges s'effectuent automatiquement au moyen de la polarité des tensions des signaux Une forme d'exécution du circuit à transfert de charges conforme à l'invention est caractéri- sée à cet effet en ce que ledit détecteur comporte un autre amplificateur tampon présentant une entrée à haute valeur ohmique et une sortie à basse valeur ohmique, l'amplifica- teur tampon et l'autre amplificateur tampon étant non in- verseurs et ne laissant passer que des valeurs de signaux d'entrée qui dépassent une certaine valeur de seuil, l'en- trée de l'amplificateur tampon étant connectée à l'entrée d'une des cellules du circuit à transfert de charges, l'en- trée d'un autre amplificateur tampon étant connectée à la sortie de ladite cellule, le premier condensateur étant monté entre l'entrée et la sortie de l'amplificateur tampon et les sorties de l'amplificateur tampon et de l'autre am- plificateur tampon étant interconnectées par l'intermédiaire d'un circuit de couplage. Il est avantageux de réaliser les amplificateurs tam- pons conformes à l'invention d'une manière aussi simple que possible Une forme d'exécution plus détaillée du cir- cuit à transfert de charges conforme à l'invention est ca- ractérisée à cet effet en ce que l'amplificateur tampon et l'autre amplificateur tampon comportent tous deux un tran- sistor connecté comme suiveur. Il est avantageux, lors de la conception, conformément à l'invention de bien maîtriser le rapport entre la grandeur du paquet de charges de signaux et celle du circuit de compensation Une autre forme d'exécution du circuit à transfert de charges conforme à l'invention est caractéri- sée à cet effet en ce que le circuit de couplage a la forme d'un atténuateur à résistances. Il peut en outre être avantageux, dans le cas d'un circuit à transfert de charges réalisé conformément à l'in- vention, de pouvoir influencer ledit rapport également de l'extérieur Une forme d'exécution du circuit à transfert de charges conforme à l'invention est caractérisée à cet effet en ce qu'au moins une des résistances du circuit de couplage a la forme d'une résistance réglable. L'invention sera expliquée avec référence aux dessins annexés dans lesquels: la figure 1 est le schéma synoptique d'un étage de retardement d'un circuit à transfert de charges dans lequel une perte due au transport se produit; - les figures 2 a, 2 b et 2 c sont les schémas synopti- ques de trois possibilités de réalisation différentes d'un trajet de réaction dans un circuit à transfert de charges biphasé par l'intermédiaire duquel une charge de compensa- tion dérivée d'un paquet de signaux peut être ajoutée au paquet de charges de signaux suivant, la figure 2 a; la figure 2 a illustrant un trajet de réaction dans lequel aucun retard n'apparait; la figure 2 b illustrant un trajet de réaction dans lequel un retard d'une partie de la période d'horloge appa- rait la figure 2 c illustrant un trajet de réaction dans lequel un retard d'une période d'horloge entière apparaît; la figure 3 illustre une partie d'une forme d'exé- cution du circuit à transfert de charges conforme à l'in- vention équipé d'une boucle de réaction sans retard; la figure 4 illustre une partie d'une forme d'exé- cution du circuit à transfert de charges conforme à l'in- vention équipé d'une boucle de réaction dans laquelle un retard d'une fraction de la période d'horloge apparaît; la figure 5 illustre une partie d'une forme d'exé- cution du circuit à transfert de charges conforme à l'in- vention équipé d'une boucle de réaction dans laquelle un retard d'une période d'horloge complète apparait; la figure 6 illustre une partie d'une forme d'exécu- tion préférée du circuit à transfert de charges conforme à l'invention équipé d'une boucle de réaction dans laquelle un retard d'une fraction de la période d'horloge apparaît et dans lequel les transistors de commutation sont évités; la figure 7 illustre des signaux d'horloge 01 02 ' 0, O ' " et O "e pouvant être utilisés dans le circuit à transfert de charges représenté sur les figures 2 a, 2 b, 2 c, 3, 4, 5 et 6. Comme mentionné dans le préambule, lors du transfert d'un paquet de charges de signaux d'une cellule d'un cir- cuit à transfert de charges vers la cellule suivante, une petite partie du paquet de charges de signaux reste en arrière Cet effet est appelé dans la littérature anglaise "transfer inefficiency" et sera-qualifié ci- après de perte due au transport Etant donné qu'il s'agit ici d'un système discret dans le temps, la meilleure façon de rendre le transfert d'une ou de plusieurs cellules consiste à utiliser la transformation de Fourier connue, comme décrit aussi à la page 45 et aux pages suivantes de l'ouvrage "Digital Signal Processing" de Oppenheim et Schafer, Prentice Hall Inc 1975 Comme pour la transformation de fourier, une comparaison de définition-est valable pour la transformation z: -'J X(z) = N x(n)zn x(n)z- o x(n) est une série d'échantillons de signaux définis à des moments discrets, étant entendu que dans ce cas, pour plus de simplicité, on pose z = e Jw et z est donc un nombre complexe o Izl= 1,X(z) est alors la transformée z de x(n) En retardant la série d'échantillons de signaux d'une période d'échantillonnage, on fait passer x(n) à x(n-1) et donc: X(z>) ' -n n 2 = (n-l)z-n o X'(z) est la transformée z de la série retardée d'échan- tillons de signaux x(n-1) Ceci peut aussi être écrit de la manière suivante: z (n-1) -1 n X (z)=z xnN z ox(n-l)z)=z-l x(n)z = n= z X (Z) Un retard d'une période d'échantillonnage est donc re- -1 présentée dans le domaine z par une multiplication par 1 présentée dans le domaine z par une multiplication par z. Pour un circuit à transfert de charges biphasé, un échan- tillon de charges se déplace de deux cellules pendant une période d'horloge de sorte que le transfert d'une cellule sans perte due au transport peut être rendu par XI(z) -H (z) = z 2 X (z) 1 Lorsque les cellules sont affectées par une perte due au transport, immédiatement après qu'un paquet de charges de signaux ait franchi une cellule, une petite fraction ú de ce paquet restera dans la cellule et, après une période d'horloge, elle sera ajoutée au paquet de charges de si- gnaux suivant, tandis qu'une fraction 1-t du paquet de char- ges de signaux initial subsiste Le transfert d'une cellule peut alors être écrit sous la forme suivante R(Z) H (z) = 1/2 X (z) 2 1 -/ ce qui est à considérer avec l'aide de la figure 1 qui est le schéma synoptique d'une cellule d'un circuit à transfert de charges dans lequel une perte due au transport se pro- duit Pour 2 N cellules connectées les unes à la suite des autres, on obtient H (z) = z 1) ( 1-t 2 N 1-úZ -1/2)2 n- ce qui,-si on l'écrit dans le cadre d'une approximation du premier ordre donne: H (z) = Z ( 1-2 N ( 1 + 2 n E z 1) 2 n Le facteur le plus gênant dans ce transfert est ( 1 + 2 ngz)z parce qu'il assure l'étalement du paquet de charges de si- gnaux et produit donc la charge résiduelle qui suit Le transfert doit être amélioré par compensation de ce facteur. On démontrera à présent que, pour ce qui concerne le te du premier ordre, ceci est possible à l'aide des trois formes d'exécution du circuit à transfert de charges conforme à à l'invention dont les schémas synoptiques sont illustrés sur les figures 2 a, 2 b et 2 c L'entrée de chaque cellule ( 51 52 n) d'un tel circuit à transfert de charge est con- nectée à la sortie de la cellule précédente, à l'exception de l'entrée de la cellule S, qui est connectée à l'entréede signal I à laquelle sont amenés d'une manière connue des échantillons de signaux ayant la forme de paquet de char- ges Sous l'influence des signaux d'horloge 01 et 02 ' ces paquets de charges de signaux sont transportés de gauche à droite par le chapelet de cellules. Dans le circuit à transfert de charges représenté sur la figure 2 a de la sortie de la cellule 52 N est dérivé un paquet de charges de compensation qui est affaibli par l'intermédiaire du circuit atténuateur A selon un facteur -2 N et est amené inversé à l'entrée de la cellule 52 ni 1 Dans ce cas, aucun retard n'apparait dans le trajet de réaction par l'intermédiaire du bloc A Dans le circuit à transfert de charges représenté sur la figure 2 b, de la sortie de la cellule 52 N est dérivée une charge de compen- sation qui, affaiblie, retardée et inversée par l'inter- médiaire du circuit atténuateur A et de la cellule S' est amenée à lientrée de cette même cellule S Finalement, 2 n dans le circuit à transfert de charges représenté sur là figure 2 c, la charge de compensation est dérivée de la sortie de la cellule 52 N et est amenée au même point, après avoir été retardée, affaiblie et inversée dans la boucle de réaction formée de l'atténuateur A et des cellules S' et S'". Pour le circuit à transfert de charges biphasé dont le schéma synoptique est représenté sur la figure 2 a, il s'avère que le transfert est égal à: (( 1 r)-1/2)2 n-2 ^t Z 1/2 2 HI 2 n(z) = î ( 2 2 n S ou H'2 n(z) i' z ( 1-2 N t) ( 1 + 2 N > (ici Z z 1) ce qui dans une approximation du premier ordre donne Henz rj z -n( 1-2 nt) (On suppose dans ce cas que znt 4 " 1) Il ressort de ceci que l'effet d'étalement est supprimé et que seul un facteur d'affaiblissement linéaire ( 1-2 n>) subsiste D'une manière analogue, les mêmes formules de transfert peuvent être déri- vées pour les schémas synoptiques des figures 2 b et 2 c Il est clair que dans des circuits à transfert de charges selon les figures 2 a, 2 b et 2 c, la cellule 52 N peut encore être suivie de cellules supplémentaires. La figure 3 illustre une partie d'une forme d'exécution plus détaillée du circuit à transfert de charges conforme à l'invention équipé de transistors MOSFET à canal N, qui est conforme au schéma synoptique de la figure 2 a Le trajet de réaction est formé dans ce cas par un amplificateur tampon inverseur Bl à facteur d'amplification -k dont l'entrée à haute valeur ohmique est connectée à la sortie de la cellu- le 52 N et par un condensateur Cp qui est connecté en série avec le transistor Ta entre la sortie de l'amplificateur tampon Bl et l'entrée de la cellule 52 N 1 Le transistor Tb est connecté en parallèle avec le condensateur C p L'élec- trode de commande du transistor Ta est pilotée par le signal d'horloge 01 et l'électrode de commande du transistor Tb est pilotée par le signal d'horloge 02 Les électrodes de commande des cellules du circuit à transfert de charges sont pilotées par les signaux d'horloge 01 et 02 qui sont illustrés plus en détail sur la figure 7 et, comme indiqué, qui sont en opposition de phase l'un avec l'autre entre les tensions O et V+ Les signaux d'horloge Oi et 02 sont dérivés respectivement des signaux d'horloge 01 et 02 par ajoute, comme le montre également la figure 7, à ces der- niers signaux d'une tension continue adéquate et éventuel- lement par augmentation de l'amplitude ce qui permet aux il transistors Ta et Tb de fonctionner comme des commutateurs. Le commutateur fonctionne de la manière suivante: on suppose qu'un paquet de charges arrive à la sortie de la cellule 52 n Le signal d'horloge 1 est alors haut, de même que le signal d'horloge 0, ce qui fait passer le transis- tor Ta sur conduction Une tension de signal est présente à ce moment à la sortie de la cellule 52 n I suite au dit paquet de charges Une fraction k de cette tension de si- gnal est lors amenée à l'état inversé au condensateur Cp et cette charge sera soustraite de la sortie de la cellule 52 n-2 o se trouvent le paquet de charge suivant et la char- ge résiduelle du paquet de charges de signaux mentionné en premier lieu A l'aide du facteur d'amplification k de l'amplificateur tampon Bl et du rapport entre la valeur du condensateur Cp et la valeur de la capacité C 2 n-2 ' on peut rendre la charge soustraite (charge de compensation) égale à 2 n& fois la grandeur du paquet de charges de signaux initial, de sorte qu'une compensation complète de la char- ge résiduelle du premier ordre se produit Il est clair que le signal de sortie VO du circuit à transfert de charges peut aussi être prélevé à la sortie de l'amplificateur tampon B 1. La figure 4 illustre une partie d'une forme d'exécu- tion plus détaillée du circuit à transfert de charge con- forme à l'invention équipé de transistors MOSFET à canal n, qui est conforme au schéma synoptique de la figure 2 b Dans ce cas, un amplificateur tampon Bl et un condensateur Cp sont connectés dans le trajet de réaction L'entrée de l'amplificateur tampon non inverseur Bl est connectée par l'intermédiaire du transistor T 3 à la sortie de la cellule 52 N et, par l'intermédiaire du transistor T 4, à l'entrée de cetce même cellule La sortie de l'amplificateur tampon est connectée à la première électrode du condensateur Cp tandis que l'autre électrode de ce condensateur est connec- tée par l'intermédiaire du transistor T 5 à un point de po- tentiel fixe (par exemple V+) De plus, le circuit comporte encore un transistor T 6 qui est connecté entre l'autre électrode du condensateur Cp et l'entrée de la cellule 52 n. Les électrodes de commande des transistors T 3 et T 5 sont pilotées par le signal d'horloge O i tandis que les électro- des de commande des transistors T 4 et T 6 sont pilotées par le signal d'horloge 02 ' les signaux d'horloge O i et O étant dérivés des signaux d'horloge 01 et 02 d'une manière telle que décrite plus haut. Le circuit fonctionne de la manière suivante Lorsqu'un paquet de charges de signaux arrive à la sortie de la cellule 52 n' Oi est haut et les transistors T 3 et T 5 sont conducteurs Le signal d'horloge 02 est alors bas et les transistors T 4 et T 6 sont bloqués Un échantil- lon de charge qui est dérivé du dit paquet de charges de signaux est alors stocké dans le condensateur C p Lorsque le signal d'horloge 0 { devient bas, les transistors T 3 et T 5 vont devenir bloquants et le signal d'horloge 02 devient ensuite haut, ce qui fait passer les transistors T 4 et T 6 sur conduction La charge qui est présente dans le conden- sateur C devra maintenant rester quelque part, étant donné qu'il existe une relation fixe entre la tension d'entrée et la tension de sortie de l'amplificateur tampon B 1. La charge dépendant des signaux est stockée dans le con- densateur CP Il est avantageux que l'amplification de l'amplificateur tampon Bl soit égale à 1, de sorte que pour l'amplificateur tampon,la tension d'entrée est alors égale à la tension de sortie Dans ce cas, le condensateur C de- vra se décharger complètement et devra ainsi soustraire par l'intermédiaire du transistor T 6 une charge (charge de compensation) à la sortie de la cellule 52 N 1 l La grandeur de la charge de compensation peut bien entendu être influen- cée par la grandeur du condensateur C p Une compensation du premier ordre complète se produit lorsqu'il s'avère que C D = 2 ne C 2 n-1 Comme dans le cas du circuit précédent, un signal de sortiez peut dans ce cas-ci à nouveau être prélevée à la sortie de l'amplificateur tampon B 1. La figure 5 illustre une partie d'une forme d'exécu- tion plus détaillée du circuit à transfert de charges con- forme à l'invention équipé de transistors MORSET à canal N qui est conforme au schéma synoptique représenté sur la figure 2 c Le trajet de réaction comprend dans ce cas à nou- veau un amplificateur tampon non inverseur B 1 à facteur d'am- plification de 1 et deux condensateurs Cp et Cq, qui sont tour à tour chargés et déchargés L'entrée de l'amplifica- teur tampon Bl est connectée à la sortie de la cellule 52 n et la sortie de l'amplificateur tampon B 1 est connectée à la première électrode de chacun des condensateurs Cp et Cq L'autre électrode du condensateur C est connectée par l'intermédiaire du transistor T 7 à l'entrée de l'amplifica- teur tampon B 1 et par l'intermédiaire du transistor T 9 à un point de potentiel fixe (par exemple V) L'autre élec- trode du -condensateur Cq est connectée par i' intermédiaire du transistor T 8 a l'en- trée de l'amplificateur tampon B et par 1 ' intermédiaire du transistor T 10 au point de potentiel fixe Les élec- trodes de commande des transistors T 7 et T 10 reçoivent un signal f qui ré- suite du -fait que l' on néglige dans le signal d ' horloge O l les im- pulsions paires tandis que les élec- trodes de commande des transistors T 8 et T 9 reçoivent un signal 0 f'' qui résulte du fait que l'on néglige dans le signal d'horloge 0 i les impulsions impaires comme le montre clairement la figure 7 Pour assurer un fonctionne- ment correct du circuit, il faut que les signaux d'horloge 01 '' et 0 j'" soient aussi décalés quant au niveau de leur tension continue par rapport au signal d'horloge 01, comme -décrit plus haut avec référence aux figures 3 et 4. Le circuit fonctionne de la manière suivante: Lorsqu'un paquet de charges de signaux arrive à la sortie de la cellule 52 n, un des condensateurs, par exem- ple Cp, sera déchargé jusqu'à la tension de signal associée, par le fait que par exemple le transistor T 9 est conduc- teur Si l'on suppose que le condensateur Cq n'est pas chargé, le passage sur conduction à ce même moment du transistor T 8 n'a eu aucune conséquence La fois suivante que 01 devient haut, les transistors T 7 et Tl passeront sur conduction de sorte que la charge qui est présente dans le condensateur Cp est utilisée pour rendre inoffensive la charge résiduelle du paquet de charges de signaux précé- dent et le condensateur Cq est chargé jusqu'à la tension de signal associée au paquet de charges de signaux qui passe à présent. La figure 6 illustre une partie d'une forme d'exécu- tion préférée d'un circuit à transfert de charge conforme à l'invention équipé de transistors MOSFET à canal N avec une boucle de réaction, dans lequel un retard d'une demi- période d'horloge se produit et pour lequel aucun signal d'horloge supplémentaire n'est nécessaire La sortie de la cellule 52 n-1 est connectée à l'électrode de comande du transistor T connecté comme suiveur et la sortie de la p cellule 52 N est connectée à l'électrode de commande du transistor Tq connecté comme suiveur Entre l'électrode de commande et la source du transistor T est connecté le con- p densateur CP Les sources des transistors Tp et Tq sont connectées en commun par l'intermédiaire de la résistance R, à un point de potentiel fixe, par exemple la masse Les drains des transistors T et T sont connectés à une ten- p q sion d'alimentation V+ adéquate de même que le drain du transistor T 2 n+l qui sert à fournir la charge de référence au condensateur C 2 N de la cellule 52 N pendant que le signal d'horloge 01 est haut. On décrira à présent le fonctionnement de ce circuit. Pour plus de facilité, on négligera les tensions de seuil des transistors On suppose qu'à un certain moment, le signal d'horloge 01 devient haut et le signal d'horloge 02 bas L'électrode de commande du transistor T recevraalrs par l'intermédiaire du condensateur C 2 n-1 une tension plus éle- vée que celle que reçoit à ce moment l'électrode de com- mande du transistor Tq Le condensateur C 2 n-1 était précé- demment chargé jusqu'à une tension égale à V et, par le flanc antérieur du signal d'horloge 01, l'électrode de com- mande du transistor T est maintenant activée à une tension p de 2 V+ A la suite du paquet de charges de signaux qui est amené simultanément au condensateur C 2 n-1 ' cette tension sera inférieure à 2 V+ mais restera encore toujours supérieu- re à V+ Etarnt donné que les transistors Tp et Tq peuvent être montés ensemble pour former un étage de différence, le transistor Tp passera sur conduction et le transistor Tq passera sur blocage Le condensateur Cp restera de ce fait déchargé On examinera ensuite ce qui se passe lorsque le signal d'horloge 01 devient bas et que le signal d'hor- loge 02 devient haut L'électrode de commande du transistor Tq deviendra maintenant positive par rapport à celle du transistor T Le transistor T deviendra bloquant et le p p transistor Tq passera donc sur conduction, le transistor Tq se comportant comme un suiveur pour la tension apparais- sant sur le condensateur C 2 N qui sera à nouveau de 2 V+ moins l'apport des signaux Cette tension est amenée à la plaque inférieure du condensateur Cp tandis que la plaque supé- rieure de ce condensateur reçoit la tension V+ par l'inter- * médiaire du transistor T 2 n' Dans le condensateur Cp est de cette façon stockée une charge égale à (V+ Vs) p Aussitôt que le signal d'horloge 01 devient à nouveau haut et que le signal d'horloge 02 devient bas, la tension sur l'électrode de commande du transistor Tp deviendra à nou- veau suffisamment haute pour que ce transistor passe sur conduction Ceci a pour conséquence que le condensateur Cp se déchargera auquel cas il abandonne sa charge au profit du condensateur C 2 ni 1 ' cette charge ayant par ailleurs un signe qui est opposé à celui de la charge présente dans le condensateur C 2 n_ 1 ' Le condensateur C 2 n_ 1 contient à ce moment le paquet de charges de signaux suivant ainsi que la charge résiduelle du paquet de charges de signaux pré- cédent La charge du condensateur C 2 n_ 1 est ainsi (V±V 2 nf V s) C 2 n_ 1 (v±Vs) Cp o -V * C 2 N 1 est le paquet de charges de signaux stocké à présent dans le con- densateur C 2 n_ 1 et -2 núVs C 2 nl est la charge résiduelle du paquet de charges de signaux précédent Pour p = 2 n E, C 2 n-1 les termes comportant Vs s'annuleront mutuellement de sorte que, par le choix du rapport exact pour les valeurs des condensateurs Cp et C 2 n_ 1 ' on élimine l'erreur du premier ordre. En vue d'un réglage fin, il peut être nécessaire de placer un atténuateur réglable entre les sources des tran- sistors T et T q Ceci peut être réalisé par montage de la p q résistance réglable R 2 dans le conducteur de source du tran- sistor T comme la figure 6 le montre en traits pointillés. q Cette résistance de réglage est réglée d'une manière telle que: C R 2 R -R = 2 N 2 n-1 R 1 +R 2 de sorte que l'erreur du premier ordre est éliminée Quoi- que les exemples représentés montrent tous les circuits à transfert de charges biphasés, ceci ne veut pas dire que l'invention se limite à cette catégorie de circuits à transfert de charges Il est parfaitement possible d'appli- quer les principes de compensation décrits à des circuits à transfert de charges polyphasés En dehors des CTD de type à brigades de seaux, l'invention peut encore être appliquée dans des CTD de type à couplage de charge. REVENDICATIONS: 1, Circuit à transfert de charges comportant une série de cellules de même nature (s 1 52 n) réalisées au moyen de semiconducteurs et présentant chacune une entrée, une sor- tie, une capacité (c 1 C 2) pour stocker des charges re- présentant de l'information et au moins une électrode de commande pour le transport des charges, l'entrée de chaque cellule étant en substance couplée à la sortie de la cel- lule précédente, et des moyens de commande étant présents pour fournir en alternance de façon cyclique des signaux d'horloge aux électrodes de commande de cellules successi- ves (Si 52 n) afin de régir le transport des charges dans le circuit à transfert de charges, caractérisé en ce qu'il comporte un détecteur (M) qui est couplé à la sortie d'une des cellules ( 52) pour la détection, à cette sortie, de la grandeur d'un paquet de charges de signaux et pour la dérivation d'un paquet de charges de compensation et en ce qu'il comporte en outre un trajet de réaction pour l'ad- jonction dans un sens compensatoire de ce paquet de charges de compensation au paquet de charges qui suit ledit paquet de charges à une période d'horloge. 2 Circuit à transfert de charges suivant la revendica- tion 1, caractérisé en ce que ledit détecteur (M) comporte un amplificateur tampon (Bi) présentant une entrée à haute valeur ohmique et une sortie à basse valeur ohmique ainsi qu'un premier condensateur (c p). 3 Circuit à transfert de charges suivant la revendica- tion 2, caractérisé en ce que l'amplificateur tampon (B 1) est un amplificateur inverseur et son entrée est connectée à la sortie d'une des cellules ( 52 n) du circuit à transfert de charges, l'électrode de commande de cette cellule pou- vant être pilotée par un premier signal d'horloge ( 01), une des électrodes du premier condensateur (C) étant connectée p -par l'intermédiaire du trajet de courant principal d'un premier transistor (Ta) à la sortie de l'amplificateur tampon (Bl), le trajet de courant principal d'un deuxième transistor (Tb) étant connecté en parallèle au premier con- densateur (c p) et l'autre électrode du premier conensateur (Cp) étant connectée à la sortie de la cellule ( 52 n_ 2), l'électrode de commande de cette cellule pouvant également être pilotée par le premier signal d'horloge ( 01) et la cellule précédant ladite cellule ( 52 n) mentionnée en pre- mier lieu. 4 Circuit à transfert de charges suivant la revendica- tion 3, caractérisé en ce que l'électrode de commande du premier transistor (Ta) peut être pilotée par un signal ( 01) dérivé du premier signal d'horloge ( 01) et l'électrode de commande du deuxième transistor (Tb) peut être pilotée par un signal ( 02) dérivé d'un autre signal d'horloge ( 02). Circuit à transfert de charges suivant la revendica- tion 2, caractérisé en ce que l'amplificateur tampon (B 1) est non inverseur et son entrée est connectée par l'inter- médiaire du trajet de courant principal d'un troisième transistor (T 3) à la sortie d'une des cellules ( 52 n) du circuit à transfert de charges, l'électrode de commande de celle-ci pouvant être pilotée par un premier signal-d'hor- loge ( 01), l'entrée de l'amplificateur tampon (B 1) étant en outre connectée par l'intermédiaire du trajet de courant principal d'un quatrième transistor à l'entrée de ladite cellule ( 52 n), la sortie de l'amplificateur tampon (B 1) étant connectée à une des électrodes du premier condensa- teur (Cp), l'autre électrode du premier condensateur (C) étant connectée par l'intermédiaire du trajet de courant principal d'un cinquième transistor (T 5) à un point de potentiel fixe (V+) et par l'intermédiaire du trajet de courant principal d'un sixième trfnsistor (T 6) à l'entrée de ladite cellule ( 52 n). 6 Circuit à transfert de charges suivant la revendica- tion 5, caractérisé en ce que les électrodes de commande du troisième et du cinquième transistor (T 3, T 5) peuvent être pilotées par un signal ( 01) dérivé du premier signal d'horloge ( 01) et les électrodes de commande des quatrième et sixième transistors (TS, T 6) peuvent être pilotées par un signal ( 02) dérivé d'un autre signal d'horloge ( 02). 7 Circuit à transfert de charges suivant la revendica- tion 2, caractérisé en ce que l'amplificateur tampon (B 1) 19, est non inverseur et un deuxième condensateur (Cq) ifait partie dudit détecteur (M), l'entrée de l'amplificateur tampon (B 1) étant connectée à la sortie d'une des cellules ( 52 n) du circuit à transfert de charge, cellule dont l'élec- trode de commande peut être pilotée par un premier signal d'horloge (d 1), l'entrée de l'amplificateur tampon (B 1) étant connectée en outre par l'intermédiaire du trajet de courant principal d'un septième ou d'un huitième transistor (T 7 ou T 8) à la première électrode du premier condensateur (Cp) ou du deuxième condensateur (Cq), la première élec- trode du premier condensateur (Cp) ou du deuxième conden- sateur (Cq) étant connectée par l'intermédiaire du trajet de courant principal d'un neuvième ou d'un dixième transis- tor (T 9 ou T 10) à un point de potentiel fixe (V+) et l'autre électrode du premier condensateur (Cp) ou du deuxième con- densateur (Cq) étant connectée à la sortie de l'amplifica- teur tampon (B 1). 8 Circuit à transfert de charges suivant la revendica- tion 7, caractérisé en ce que les électrodes de commande des septième et dixième transistors (T 7, T 10) peuvent être pilotées par un premier signal de commutation ( O ') dérivé du premier signal d'horloge ( 01) et les électrodes de com- mande des huitième et neuvième transistors (T 8, T 9) peuvent être pilotées par un deuxième signal de commutation ( 01 ") dérivé du premier signal d'horloge ( 01). 9 Circuit à transfert de charges suivant la revendica- tion 2, caractérisé en ce que ledit détecteur (M) comprend un amplificateur tampon présentant une entrée à haute va- leur ohmique et une sortie à basse valeur ohmique, l'am- plificateur tampom et l'autre amplificateur tampon étant non inverseurs et ne laissant passer que des valeurs de signaux d'entrée qui dépassent une certaine valeur de seuil, l'entrée de l'amplificateur tampon étant connectée à l'en- trée d'une des cellules ( 52 n) du circuit à transfert de charges, l'entrée d'un autre amplificateur tampon étant connectée à la sortie de ladite cellule ( 52 n), le premier condensateur (Cp) étant monté entre l'entrée et la sortie de l'amplificateur tampon et les sorties de l'amplificateur tampon et de l'autre amplificateur tampon étant intercon- nectées par l'intermédiaire d'un circuit de couplage. Circuit à transfert de charges suivant la revendica- tion 9, caractérisé en ce que l'amplificateur tampon et l'autre amplificateur tampon comportent tous deux un tran- sistor (Tp ou Tq) qui est connecté comme un suiveur. 11 Circuit à transfert de charges suivant la revendica- tion 9 ou 10, caractérisé en ce que le circuit de couplage a la forme d'un atténuateur à résistance (R,, R 2). 12 Circuit à transfert de charges suivant la revendica- tion 11, caractérisé en ce qu'une des résistances du cir- cuit de couplage a la forme d'une résistance réglable (R 2). 13 Circuit à transfert de charges suivant l'une quelconque des revendications 9 à 11, incluse, caractérisé en ce que le circuit de couplage est également connecté à une sortie de signal (O). 14 Circuit à transfert de charges suivant l'une quelconque des revendications précédentes, caractérisé en ce que cha- cune des cellules (Si e 52 n) comporte au moins un tran- sistor pour le transport des charges, le trajet de courant principal de ce transistor étant prévu entre l'entrée et la sortie de la cellule, dont l'électrode de commande cor- respondante constitue en même temps l'électrode de commande du transistor.