Brevet FR2499335A1 — publié le 19820806

La présente invention concerne un circuit de bascule inverseur destiné à recevoir un signal de données sur une borne d'entrée, à enregistrer le complément de ce signal et à présenter le complément sur une borne de sortie, ce circuit comprenant une cellule de mémoire ayant une entrée de mémorisation, une entrée de commande et une sortie. La configuration appelée "logique à fonctions d'émetteurs" (EFL) est une forme de logique à mode de cou- rant (CML) étroitement liée à la logique à couplage d'émet- teurs (ECL). Bien que la logique EFL ne soit pas aussi connue que la logique ECL, on la connait depuis plusieurs années et on l'a mise en oeuvre pour la réalisation de plusieurs circuits. Cependant, la logique EFL n'a pas donné lieu à la commercialisation d'une famille logique, bien qu'on ait montré qu'elle possède un net avantage en ce qui concerne le produit vitesse-puissance, par rap- port à la logique ECL, pour certaines configurations de circuit. L'une des raisons avancées pour cette accepta- tion relativement lente de la logique EFL consiste en ce qu'il n'existe pas simultanément pour chaque porte une sortie directe et une sortie. complémentaire, comme il est habituel avec les circuits ECL.- Certains des problèmes associés à la sortie unique sont simplement des problèmes de commodité, néces- sitant la conception de nouveaux circuits pour certaines fonctions élémentaires, mais d'autres problèmes sont beaucoup plus importants. Un exemple de ces derniers pro- blèmes consiste dans la conception d'une cellule de comp- teur synchrone, qu'on réalise avantageusement sous la forme d'une bascule de type D associée à une bascule de type D (lire"type D barre"). On utilise ici le terme "bascule" pour désigner un circuit qui conserve indéfiniment un état binaire sur une sortie, indépendamment de son entrée de données, Jus- qu'à ce qu'il soit validé par un signal de commande pour accepter des données sur son entrée de données, et pour conserver ensuite sur la sortie un état représentatif des :Z499335 données acceptées. Une bascule peut être non inverseuse, comme par exemple le type D, ce qui signifie que le signal de sortie est le même état logique que le signal d'entrée de données accepté, ou inverseuse, par exemple le type D, ce qui indique que le signal de sortie est le complément logique du signal d'entrée de données accepté. Alors que les bascules de type D sont bien connues en EFL, les bascules de type D ne le sont pas. On trouve la description d'un exemple d'une bascule de type D dans le brevet U.S. 4 145 623. Ce brevet décrit une bascule EFL de type D ayant à la fois une sortie directe et une sortie complémentaire. Cependant, un examen attentif indi- que l'existence d'au moins deux inconvénients de la bas- cule du brevet précité qui sont susceptibles d'avoir un effet défavorable sur la vitesse de commutation de la bas- cule. Premièrement, comme on le sait, un noeud essen- tiel en ce qui concerne l'a limitation de vitesse.-i-'une porte EFL est constitué par le point de connexion du - c'llecte'ur-du transistor en base commune, de la résis- tance de charge connectée à la borne positive de l'ali- mentation, et de la base du transistor de sortie à charge d'émetteur (Q1, RI, Q2 dans le brevet précité) En con- nectant directement des portes logiques supplémentaires à ce noeud dans lé brevet précité, on augmente la capaci- té de ce noeud critique en ce qui concerne les caractî- ristiques temporelles, ce qui réduit la vitesse de commu- tation de la porte. Secondement, l'adjoncticn sur le coIlec-teur du transistor de sortie (Q2 dans le brevet précitê) d'une seconde résistance de charge connectée à la borne psi- tive de l'alimentation, et le branchement du collecteur d'un transistor d'entrée (Q5) à cette connexion de collec- teur produit sur la capacité collecteur-bave de ces deux transistors un transfert de charge égal au double de l'excursion de tension logique. Ainsi se trouve compromis un avantage original de la logique EFL, c'est-a-dire le fait de ne produire qu'une seule excursion de tension logi- 4-9499335 que aux bornes de la capacité base-collecteur du transis- tor. Troisièmement, il y a un risque que le transis- tor de sortie Q2 puisse être polarisé en sens direct jus- qu'à la saturation, ce qui réduit fortement la vitesse de commutation. Pour éviter une telle saturation, la marge de signal doit être maintenue à une valeur faible, ce qui constitue un inconvénient. On peut ainsi voir qu'une bascule de type D qui commute avec des vitesses comparables à celles d'une bas- cule de type D est très souhaitable. Des compteurs syn- chrones et des cellules de compteur synchrone pouvant être réalisés en logique EFL, sans que cela soit obliga- toire, sont également très souhaitable, du fait des avan- tages de vitesse-puissance et d'autres avantages qui découlent de l'utilisation de la logique EFL. On réalise de façon caractéristique des comp- teurs synchrones avec des bascules de type T branchées en cascade et associées à des circuits logiques combina- tàires d'interconnexion relativement complexes, pour réa- liser un codage du type décimal codé en binaire et/ou pour permettre un comptage en sens croissant/décroissant. Pour améliorer le produit puissance-tepips de propagation et pour d'autres avantages, il est très souhaitable de réaliser les compteurs sans ces circuits logiques. En outre, du fait que les bascules réalisées à partir de bas- cules de type D et/ou de type D ont de façon inhérente un meilleur produit puissance-temps de propagation que les bascules de type T, ainsi que d'autres avantages sur ces dernières, il est également très souhaitable de réaliser des compteurs synchrones au moyen de bascules detypePDe/auD. Conformément à l'invention, ces problèmes sont résolus par une bascule inverseuse du type mentionné ci- dessus qui comporte un premier élément d'aiguillage de courant ayant des premier et second chemins de courant, pour conduire le courant vers un premier noeud commun et un premier élément de commande destiné à définir quel est celui des deux chemins qui conduit le courant, le premier --24-99335 chemin de courant étant branché à l'entrée de commande de la cellule de mémoire tandis que l'élément de commande est branché à la borne d'entrée, et cette bascule est caracté- risée en ce que le second chemin de courant est branché à une borne fournissant une première tension d'alimentation, un second élément d'aiguillage de courant comporte une seconde paire de chemins de courant destinés à conduire le courant vers un second noeud commun et un second élément - de commande destiné à définir quel est celui des chemins de la seconde paire de chemins qui conduit le courant, et l'un des seconds chemins est relié au premier noeud com- mun du premier élément d'aiguillage de courant tandis que l'autre chemin parmi les seconds chemins est relié à l'en- trée de mémorisation de la cellule de mémoire. L'invention sera mieux comprise à la lecture de la description qui va suivre de modes de réalisation et en se référant aux dessins annexés sur lesquels: La figure 1 est un schéma représentant une bas- cule EFL de type D conforme à l'invention; ' Les figures 2, 3 et 4 sont des schémas montrant trois modes de réalisation de cellules de compteur syn- chrone EFL conformes à l'invention; Les figures.5 et 6 sont des schémas montrant deux procédés d'interconnexion des cellules de compteur synchrone pour former des compteurs; Les figures 7 et 8 sont des diagrammes séquen- tiels relatifs à un compteur synchrone à trois cellules construit conformément à l'invention; La figure 9 est un schéma logique d'une cellule généralisée pour un compteur binaire synchrone en sens croissant conforme à l'invention; La figure 10 est un schéma logique d'un compteur binaire synchrone en sens croissant à trois étages emplo- yant les cellules de la figure 9, conformément à l'inven- tion La figure 11 est un schéma logique d'une cellule généralisée pour un compteur binaire synchrone en sens décroissant conforme à l'invention 24 99335 La figure 12 représente un mode de réalisation à trois circuits EFL conforme à l'invention de la cellule de la figure 11 La figure 13 est un schéma logique d'un compteur binaire synchrone en sens décroissant conforme à l'inven- tion employant les cellules de la figure Il Les figures 14 à 17 sont des schémas logiques qui montrent quatre modes de réalisation représentatifs de cellules généralisées pour des compteurs binaires syn- chrones réversibles conformes à l'invention La figure 18 montre un mode de réalisation repré- sentatif à quatre circuits EFL d'une cellule reversible conforme à l'invention La figure 19 est un schéma logique montrant un compteur synchrone de type décimal codé en binaire (DCB) en sens croissant, conforme à l'invention La figure 20 est un schéma logique qui montre un compteur synchrone DCB en sens décroissant conforme à l'invention; et La figure 21 est un schéma logique qui montre un compteur synchrone hexadécimal/DCB réversible conforme à l'invention. Un circuit de bascule EFL de type D correspon- dant à un mode de réalisation de l'invention comprend une combinaison d'une' première paire d'aiguillage de courant et d'une cellule de mémoire. La cellule de mémoire com- prend une entrée de mémorisation, une entrée de commande et une sortie. Une borne de données d'entrée est reliée à une entrée de commande de la première paire d'aiguillage de courant, et l'un des chemins de courant de cette paire est relié à l'entrée de commande de la cellule de mémoire, tandis que l'autre chemin de courant de la paire est relié à une borne de tension d'alimentation. Dans un mode de réalisation, la première paire d'aiguillage de courant comporte une paire de transistors en couplage différentiel ayant une base reliée à la borne de données d'entrée et l'autre base branchée de façon à recevoir une tension de référence. Un collecteur est relié -24 99335 à l'entrée de commande de la cellule de mémoire et l'autre collecteur est relié à la borne de tension d'alimentation. La cellule de mémoire comporte des transistors multi-émetteurs d'entrée et de sortie interconnectés. Le transistor multi-émetteur d'entrée est branché dans une configuration en base commune, avec l'un de ses émetteurs- faisant fonction d'entrée de commande de la cellule de mémoire et avec son collecteur branché de façon à recevoir une tension de référence par l'intermédiaire d'une résis- tance. Le collecteur du transistor multi-émetteur de sor- tie est connecté de façon à recevoir la tension d'alimen- tation et sa base est connectée au collecteur du transis- tor d'entrée de la cellule de mémoire, tandis que l'un de ses émetteurs forme la sortie de la cellule de mémoire et de la bascule de type D. Enfin, les seconds émetteurs des transistors d'entrée et de sortie de la cellule de mémoire sont connectés ensemble pour établir la réaction nécessaire pour la fonction de mémoire et ils constituent ainsi l'entrée de mémorisation. Pour permettre un fonctionnement commandé, la bascule EFL de type D comprend également une seconde pai- re d'aiguillage de courant, qui peut être également une paire de transistors en couplage différentiel, destinée à conduire le courant à partir de l'entrée de mémorisa- tion sous l'effet d'un signal de commande de mémorisation et à conduire le courant à partir de la première paire sous l'effet d'un signal de validation. L'invention porte également sur des cellules de compteur synchrone comprenant une bascule de type D telle que celle décrite ci-dessus et une bascule de type D. Dans de telles cellules, la sortie de la bascule de type D est couplée à l'entrée de la bascule de type D et la sortie de la bascule de type D est couplée à l'entrée de la bascule de type D, ce qui forme une cellule de comp- teur synchrone. L'invention pcrte également sur des moyens per- mettant d'initialiser ces cellules synchrones dans un état prédéterminé et sur des compteurs synchrones comprenant un certain nombre de cellules de compteur synchrone inter- connectées. Ces cellules de compteur synchrone comportent un couplage entre la sortie principale de chaque cellule et la cellule suivante, par l'intermédiaire d'un disposi- tif de blocage d'horloge de type sélectif. L'invention porte également sur des cellules généralisées à comptage en sens croissant, à comptage en sens décroissant et à ccmptage réversible, qui peuvent être enchainées mutuellement conformément à une équation booléenne donnée pour former des compteurs. Les compteurs ainsi formés entrent également dans le cadre de l'inven- tion. L'invention porte de plus sur des compteurs hexa- décimaux et DCB employant les cellules généralisées et comprenant dans certains cas des éléments supplémentai- res. On va maintenant considérer les dessins sur les- quels la figure 1 est un schéma d'une bascule de type D conforme à l'invention utilisant la logique à fonctions d'émetteurs (EFL). Un signal de données d'entrée est reçu sur une borne d'entrée de données 10 qui est connectée à la base de l'un des transistors d'une paire de transis- tors NPN 12 et 14, qui sont des transistors à un seul émetteur connectés de façon différentielle. La base de l'autre transistor différentiel 14 est connectée à une borne de tension de référence VR2. Le collecteur du tran- sistor 14 est connecté à une borne de tension d'alimenta- tion positive Vcc et le collecteur du transistor 12 est connecté à la ligne d'entrée 16 d'une cellule de mémoire, située à l'intérieur du rectangle en pointillés 17, com- prenant deux transistors NPN multi-émetteurs 18 et 20 qui sont interconnectés. La ligne d'entrée 16 de la cellule de mémoire 17 est connectée à une entrée de commande c'est-à-dire l'émetteur 19 du transistor 18, de la cellule de mémoire. La base du transistor 18 est connectée à une autre borne de tension de référence VR3, tandis que le collecteur est connecté par une résistance de charge 22 à une autre bor- ne de tension de référence VR4. Le collecteur du transistor est connecté à la borne VCC, sa base est connectée au collecteur du transistor 18 et un premier émetteur établis- sant une sortie 23 est connectée à une borne de sortie 24. Un second émetteur 25 du transistor 20 est connecté à un second émetteur 26 du transistor 18 pour établir la réac- tion pour la cellule de mémoire et pour définir une entrée de mémorisation pour la cellule de mémoire. On voit également sur la figure 1 une configu- - ration de commande d'entrée par signal d'horloge qui comprend une borne d'entrée d'horloge 27 branchée par l'in- termédiaire d'un transistor de décalage de tension 28 à l'un des transistors d'une paire de transistors NPN à un seul émetteur, 32 et 34, connectés de façon différentielle, ces transistors étant eux-mêmes attaqués par une source de courant 36. Comme il est connu, la source de courant 36 peut être une source à courant constant ou simplement une résistance, selon ce qu'on désire. Le transistor NPN de décalage de tension 28 est branché en configuration à charge d'émetteur et son collecteur est connecté à V cC - La borne d'entrée d'horloge 27 est connectée à la base du transistor 28 dont l'émetteur est relié par une résistance de décharge de ligne 30 à une borne de tension d'alimentation négative VEE. La base du transis- tor différentiel 32 est connectée à l'émetteur du tran- sistor 28 et la base du transistor 34 est connectée à une autre borne de tension de référence VRi. Le collec- teur du transistor 32 est connecté à l'entrée de mémori- sation, c'est-à-dire les seconds émetteurs 25 et 26 des transistors respectifs 20 et 18, tandis que le collecteur du transistor 34 est connecté aux émetteurs des transis- tors 12 et-14. Enfin, les émetteurs des transistors 32 et 34 sont connectés ensemble et la source de courant 36 est connectée entre ces émetteurs et V\EE. La description qui suit du fonctionnement du circuit de la figure 1 ne plongera pas dans le fonction- nement fondamental des circuits de la logique à mode de courant (CML) du fait qu'ils sont bien connus.- De plus, la théorie du fonctionnement des circuits EFL a été présen- tée par des auteurs dans plusieurs documents. On pourra * voir par exemple le brevet U.S. 4 145 623 précité. Pour la clarté et la commodité de la description, on examinera brièvement les niveaux de tension qui interviennent dans le circuit EFL de la figure 1. L'homme de l'art notera que les tensions de référence VR1, VR2, VR3, VR4 sont liées les unes aux au- tres par des coefficients multiplicateurs d'une tension différentielle base-émetteur (VBE) de référence, dans un but de compensation de température. Ainsi, les différen- ces entre les tensions de référence ne peuvent être expri- mées en termes absolus que pour une température ambiante spécifiée. En ce qui concerne le mode de réalisation par- ticulier qui est présenté ici, on notera que VR2 est plus positive que VR1, avec un écart égal à VBE. De façon simi- laire, VR3 est plus positive que VR2, avec un écart égal à VBE. Cependant, VR4 est plus positiveque VR3 avec un écart qui n'est que la moitié de VBE, cormme il est habi- tuel pour la polarisation EFL. On choisit la résistance de charge 22 en asso- ciation avec la source de courant 36 pour établir une chute de tension ayant une valeur nominale égale à VBE, ou moins (de façon caractéristique 0,6 à 1,O VBE) aux bor- nes de la résistance de charge 22 lorsqu'elle est traver- sée par un courant égal à l'intensité absorbée par la sour- ce de courant 36. Ainsi, la tension sur la base du transis- tor multi-émetteur 20 varie entre une chute de tension pra- tiquement nulle par rapport à VR4 et une tension inférieure 0 à VR4 d'une valeur égale à VBE. Par conséquent, la ten- sion sur l'émetteur 23 du transistor 20, et la tension sur la borne de sortie 24, varient entre VR4-VBE et VR4-2VBE. Ces deux niveaux de tension constituent les niveaux nomi- naux des signaux logiques entre des portes logiques EFL. Des considérations arithmétiques élémentaires montrent que l'un de ces niveaux logiques est plus positif que VR2 (avec un écart de VBE/2) et l'autre est moins positif que VR2(avec un écart de VBE/2). Ainsi, le signal d'entrée de données peut être comparé de façon différentielle'à VR2, et il l'est effectivement,tandis que les signaux d'entrée d'horloge, qui sont aux même niveaux que les tensions logiques, doivent être décalés de VBE vers le bas par le transistor 28 pour être comparés de façon différentielle avec VRi. Comme il est connu en logique à fonctions d'émetteurs, les tensions VRI, VR2, VR3 et VR4 sont toutes bien régulées les unes par rapport aux autres, par exemple avec une tolérance caractéristique de quelques pour cent, et elles sont référencées soit à V soit à 'V. Si on utilise une tension d'alimentation positive, comme par exemple VcC = 5 volts 10%, avec VEE au potentiel de la masse, on choisit alors VRl à 1,5 VBE au-dessus de la masse, dans le mode de réalisation préféré. Du fait que la tension VBE est approximativement égale à 0,8 volt à la température ambiante, VRî est approximativement égale à 1,2 volt, VR2 (2,5 VBE) est approximativement égale à 2,0 volts; VR3 (3,5 VBE) est approximativement égale à L-,8 volts; et VR4 (4 VBE) est approximativement égale à 3,2 volts. Les variations de la tension d'alimentation et les variations dues à la température sont absorbées par la différence entre Vcc et VR4. Si on utilise une tension d'alimentation néga- tive, comme par eXemple VEE = -5,2 volts, avec V corres- pondant à la masse, les bornes V et V pourraient être cc e R4 connectées ensemble et elles le sont normalement. VR3 se- rait égale à -0,5 VBE, soit approximativement -0,4 volt. De façon similaire, VR2 (-1,5 VBE) serait approximative- ment égale à -1,2 volt et VRî (-2,5 VBE) serait approxima- tivement égale à -2,0 volts. Dans cette configuration, les variations de la tension d'alimentation et les effets de la température sur les tensions de polarisation seraient absorbés par la source à courant constant 36. On va maintenant considérer le fonctionnement de la bascule EFL de type D qui est représentée schématique- ment sur la figure 1. Un signal d'entrée d'horloge présent sur la borne d'entrée d'horloge 27 est soumis à un décalage -2499335 de tension de 1 VBE vers le bas par le transistor 28 et il est comparé de façon différentielle à la tension de référence VRi par les transistors 32 et 34. Sous l'effet d'un signal d'entrée d'horloge cor- respondant à une tension basse ou un état logique ZERO, le transistor 34 conduit le courant provenant du noeud commun des émetteurs des transistors 12 et 14 et il blo- que le transistor 32. Dans ces conditions, la paire dif- férentielle de transistors d'entrée de données qui est formée par les transistors 12 et 14 est validée, tandis que les émetteurs 26 et 25 des transistors 18 et 20 sont invalidés, dans la mesure o ils ne disposent pas d'un chemin de courant vers VEE' Dans ces conditions, un niveau de tension haut ou un état logique UN sur la borne d'entrée de données 10 provoque la conduction du transistor 12 et le blocage du transistor 14, ce qui extrait du courant à partir de la ligne d'entrée 16 de la cellule de mémoire. Le courant qui traverse le transistor 18 passe également dans la ré- sistance 22, ce qui produit aux bornes de la résistance 22 une chute de tension de 1 VBE. Ainsi, la base du tran- sistor 20 se trouve à 1 VBE au-dessous de VR4, et l'émet- teur 23 du transistor 20 peut tomber jusqu'à 2 VBE au- dessous de VR4, ce qui correspond à un ZERO logique sur la borne de sortie 24. Inversement, un ZERO logique ou une tension basse sur la borne d'entrée de données provoque la conduc- tion du transistor 14 et le blocage du transistor 12. Dans ces conditions, il n'y a pas de chemin de circula- tion de courant passant par le transistor 18 et il n'y a pratiquement aucun courant traversant la résistance 22. Par conséquent, la tension sur la base du transistor 20 est approximativement égale à VR4, et la tension sur l'émetteur 23 du transistor 20 ne peut pas être moins po- * sitive que, pratiquement, 1 VBE au-dessous de VR4, ce qui correspond à un UN logique. Dans le fonctionnement décrit jusqu'à présent pour la bascule de type D, on a supposé que le signal d'en- -2 4 99335 trée logique était un ZERO logique. Dans ces conditions, on peut dire que le fonctionnement produit sur la borne de sortie 24 un signal de sortie qui est l'inverse logique du signal de données d'entrée présent sur la borne d'entrée 10. Lorsque le signal d'entrée d'horloge passe à un niveau logique UN ou une tension basse, la cellule de mémoire se verrouille dans sa condition présente, comme il est décrit ci-après, et elle n'est plus affectée par le signal d'en- trée de données jusqu'à ce que le signal d'horloge retour- ne à l'état logique ZERO. Lorsque le signal d'entrée d'horloge s'élève à un niveau logique UN, le transistor différentiel 32 com- mence à conduire tandis que la conduction du transistor différentiel 34 diminue en direction de l'état bloqué. La base du transistor 20 est soit à VR4, soit à 1 VBE au- dessous de VR4, tandis. que la base du transistor 18 est maintenue au niveau constant de VR3 (c'est-à-dire 0,5 VBE au-dessous de VR4). Lorsque le courant commence à circuler à partir de la connexion commune des émetteurs 25 et 26 des transistors 20 et 18, le niveau de tension sur ces émetteurs est maintenu à 1 VBE au-dessous de la tension de base de l'un des deux transistors 18 ou 20. Si la sortie 24 de la bascule de type D est à l'état logique UN lorsque le signal d'entrée d'horloge commence à monter, la tension de base du transistor 20 est pratiquement égale à VR4. Par conséquent, le point de connexion en commun des émetteurs 25 et 26 est maintenu à 1 VBE audessous de VR4 par le transistor 20, et la tension base-émetteur du transistor 18, sur l'émetteur 26, n'est que de 0,5 VBE. Une chute de tension base-émetteur de 0,5 VBE n'est pas suffisante pour permettre la conduc- tion du transistor 18. Ainsi, tout le courant provenant de la connexion commune des émetteurs 25 et 26 passe par le transistor 20. La base du transistor 20 est maintenue à VR4 du fait qu'il ne circule pratiquement pas de courant dans la résistance 22. Si au contraire la sortie 24 est à l'état logi- que ZERO lorsque le signal d'entrée d'horloge commence à -2 4 99335 monter, la base du transistor 20 est à 1 VBE au-dessous de VR4 et la tension sur les émetteurs 25 et 26 est maintenue par le transistor 18 à 1 VBE au-dessous de VR3. La ten- sion base-émetteur du transistor 20 n'est que de 0,5 VBE, ce qui n'est pas suffisant pour permettre la conduction de ce transistor. Ainsi, la quasi-totalité du courant prove- nant de la connexion commune des émetteurs 25 et 26 passe par le transistor 18 et la base du transistor 20 est main- tenue à 1 V au-dessous de VR4, c'est-à-dire à l'état logique ZERO, du fait du courant qui circule dans la ré- sistance 22. On notera que pendant que le signal d'entrée d'horloge demeure à l'état logique UN, le transistor 32 absorbe du courant à partir de la connexion commune des émetteurs 25 et 26, ce qui maintient la cellule de mémoire 17 verrouillée dans l'état logique qui a été obtenu au moment de la montée du signal d'horloge à l'état logique UN. De plus, le transistor 32 étant conducteur, les tran- sistors 34, 12 et 14 sont bloqués. Pour cette raison, la borne d'entrée 10 est effectivement invalidée et n'a aucun effet sur l'état de la cellule 17. Bien entendu, inversement, lorsque le signal d'entrée d'horloge est à l'état logique ZERO, le transistor 32 se bloque, ce qui déverrouille la cellule de mémoire 17; et le transistor 34 devient conducteur, ce qui valide la paire différen- tielle d'aiguillage de courant que forment les transis- tors 12 et 14, pour commander l'état de la cellule de mé- moire 17 sous l'effet d'un signal d'entrée de données D sur la borne 10. CELLULE DE COMPTEUR SYNCHRONE Une cellule de compteur synchrone, dont un mode de réalisation est représenté schématiquement sur la figu- re 2, utilise la bascule de type D de la figure 1 en tant que section maître, représentée dans le rectangle en poin- tillés 40, et une bascule de type D classique en tant que section esclave, représentée dans le cadre en pointillés 42. La bascule de type D de la section maître 40 est Y'>: ep.1.' -2499335 identique au circuit de la figure 1, avec les exceptions suivantes. Premièrement, le transistor 20 de la figure 1 a été remplacé par un transistor à quatre émetteurs, 44, comportant des émetteurs 46-49, comme le montre la figure 2. On utilise les deux émetteurs supplémentaires pour cons- tituer deux sorties supplémentaires pour la bascule de type D. Secondement, les rôles des transistors d'aiguil- lage de courant 32 et 34 ont été inversés sur la figure 2, dans la mesure o le collecteur du transistor 32 est con- necté sur la figure 2 aux émetteurs communs des transis- tors 12 et 14, tandis que le collecteur du transistor 34 est connecté surla figure 2 aux émetteurs communs 26 et 49 de la cellule de mémoire, au lieu d'être connectés de la manière dont ils l'étaient dans le circuit de la figure 2. Cette inversion a simplement pour effet d'inver- ser le rôle de l'horloge, c'est-à-dire que la bascule de type D de la figure 2 est validée de façon à recevoir et à enregistrer les données par une impulsion d'horloge à -lr'état logique UN, au lieu de l'être par une impulsion d'horloge à l'état logique ZERO, comme dans le circuit de la figure 1. La bascule de type D de la section esclave 42 comprend deux transistors d'entrée et de sortie multi- émetteurs, portant respectivement les références 50 et 51, qui forment une cellule de mémoire fonctionnant de ma- nière analogue à celle de la cellule de mémoire 17 de la figure 1. Dans ce but, comme dans la bascule de type D, une résistance 61 relie la connexion commune de la base du transistor de sortie 51 et du collecteur du transistor à la source de tension de référence VR4. Comme la ré- sistance de charge 22 de la bascule de type D, la résis- tance 61 est choisie de façon à produire une chute de tension nominale de 1 VBE, ou moins, lorsqu'elle est tra- versée par un courant d'intensité égale à celui qui est absorbé par une source de courant 60. La bascule de type D de la section esclave 42 comprend également une configuration de commande d'entrée par signal d'horloge qui comprend des transistors diffé- rentiels 58 et 59 et la source de courant 60. Cette partie d'aiguillage de courant par signal d'horloge de la bas- cule de type D fonctionne de la même manière que celle de la bascule de type D, à l'exception du fait que, comme on le décrira, la section maître 40 et la section esclave 42 sont validées et verrouillées pour des cycles différents du signal d'entrée d'horloge, ce qui crée la relation mai-. tre-esclave. Comme le montre la figure 2, une ligne d'entrée 57 analogue à la ligne d'entrée 16 de la bascule de type D, relie un émetteur de sortie 47 de la bascule de type D de la section maître 40 à un émetteur d'entrée 55 de la bascule de type D de la section esclave 42; et une sortie de la bascule de type D correspondant à l'émetteur 53 du transistor 51, est connectée à l'entrée 10 de la bascule de type D. Une résistance de décharge de ligne 62 relie à VEE la ligne connectant l'émetteur 53 et la borne d'en- trée 10. - On notera que des sorties séparées Qi et Q. cor- respondant à des états logiques isolés, sont établies sur des émetteurs séparés respectifs 46 et 48 du transistor 44 de la bascule de type D dans la section maître 40. La désignation "sortie Qi indique que cette cellule est la cellule de rang i (n = i) dans'une série, et cette sortie a pour but de perm ettre la sortie en parallèle à partir des cellules de la série. La sortie Q est destinée à être reliée à la cellule suivante dans la série et, de ce fait, elle est représentée reliée à VEE par une résistance de décharge de ligne 63. Une sortie Q'i provenant de l'émet- teur 52 de la section esclave 40, analogue à la sortie Qî, transmet l'état logique de la bascule de type D dans un but de sortie en parallèle et pour la commodité du compteur, comme on l'envisagera ci-après de façon plus détaillée. Le fonctionnement. est le suivant. Un état logi- que UN présent sur la borne d'entrée d'horloge 27 valide les transistors d'entrée 12 et 14 de la bascule de type D par l'intermédiaire du transistor 32, et, de plus, il ver- rouille la bascule de type D par l'intermédiaire du tran- sistor 58. Pendant la phase opposée de l'horloge, c'est- à-dire un état logique ZERO sur la borne d'entrée d'horloge 27, la bascule de type D est verrouillée par le transistor 34-et la bascule de type D est validée par le transistor 59 de façon à transmettre les données de son entrée vers sa sortie. Du fait que la bascule de type D de la section maître 40 inverse les données, tandis que la bascule de type D de la section esclave 42 ne les inverse pas, la cellule de compteur synchrone fonctionne à la manière d'un registre à décalage à deux étages, avec une porte inver- seuse ramenant la sortie du registre à décalage sur son entrée, comme le montre le tableau ci-dessous Signal d'entrée d'horloge Qi Qi 1 1 0 o - i 1 0 1 Comme le montre le tableau, les sorties Qi et Q'i commu- tent toutes deux à la fréquence d'horloge divisée par deux. De plus la sortie Q'I prend des états identiques à ceux de la sortie Qi après un décalage (retard) d'un demi- cycle d'horloge. On montrera ci-après en relation avec les figures 7 et 8 l'avantage d'avoir les deux sorties Qi et Q'I. Les figures 3 et 4 montrent deux modifications différentes de la cellule de compteur synchrone de la fi- gure 2, pour permettre l'initialisation. La figure 3 est un schéma sur lequel on a ajouté au circuit de la figure 2 une borne d'entrée d'initialisation 29 et une paire différentielle de transistors d'aiguillage de courant, 64 et 65. Plus précisément, une borne d'entrée d'initialisa- tion 29, destinée à recevoir un signal d'initialisation (I), est connectée à la base d'un transistor 64 de la paire supplémentaire de transistors NPN d'aiguillage de cou- - 249-9335 rant, 64 et 65, branchés de façon différentielle. La base du transistor 65 est connectée, avec la base du transis- tor 14, à la borne VR2. De plus, un transistor à trois émetteurs, 70, comportant des émetteurs 7173, remplace le transistor à deux émetteurs 50. L'émetteur supplémentaire 71 est con- necté au collecteur du transistor 64. Le collecteur du transistor 65 est connecté à la connexion commune de réac-. tion des deux émetteurs, 64 et 72, des transistors respec- tifs 51 et 70. Le fonctionnement est le suivant. Un signal d'initialisation à l'état logique UN sur la borne d'entrée 29 provoque la conduction du transistor 64, ce qui ai- guille le courant provenant du transistor 65 de façon à déverrouiller la bascule de mémoire de la section esclave, dans le rectangle en pointillés 42', et fait circuler un courant dans l'émetteur 71 et la résistance 61, ce qui place un état logique ZERO sur la sortie de la bascule de type D de la section esclave 42'. Du fait que la sor- tie de la section esclave 42' est à l'état logique ZERO, le transistor 12 est bloqué, ce qui force à l'état logi- que UN la sortie de la section maitre 40'. On notera que le signal sur la borne 27 doit être à l'état logique UN pendant l'opération d'initialisation. Dans le mode de réalisation préféré, le signal d'horloge CLK est combiné par une fonction logique OU avec le signal d'initialisa- tion (I) par des circuits, non représentés sur la figure 3, comprenant une fonction OU câblée classique. On notera que la mention "CLK+I" sur la borne 27 de la figure 3 est destinée à indiquer que la combinaison logique OU du si- gnal d'horloge et du signal d'initialisation I est appli- quée sur la borne 27. Ainsi, lorsque le signal d'initia- lisation monte à l'état logique UN, le signal d'entrée d'horloge sur la borne 27 monte également à un état logi- que UN, ce qui permet le déroulement de la procédure d'initialisation. La figure 4 représente un autre mode de réalisa- tion d'une cellule de compteur synchrone comportant une possi- bilité d'initialisation. On a ajouté aux circuits de la figure 3 une paire différentielle de transistors d'aiguil- lage de courant, 76 et 77, et une résistance de charge 78 branchée à la borne négative de l'alimentation. Les émet- teurs de transistors différentiels 76 et 77 sont connec- tés ensemble ainsi qu'au collecteur du transistor 59, tandis que la base du transistor 76 est connectée à l'émetteur de sortie 47 de la bascule de type D de la sec- tion maître, dans le rectangle en pointillés désigné par la référence 40". Le collecteur du transistor 76 est con- necté à VcC; la base du transistor 77 est connectée à VR2 et le collecteur du transistor 77 est connecté à l'émetteur d'entrée 73 du transistor 70, dans la section esclave qui se trouve à l'intérieur du rectangle en poin- tillés désigné par la référence 42". La résistance de charge 78 est branchée entre l'émetteur de sortie 47 et VEE- Le fonctionnement est le suivant. Pendant les parties à l'état logique ZERO du signal d'entrée CLK+ I sr la borne 27, le transistor 59 est conducteur tandis que le transistor 58 est bloqué. Un signal de sortie à l'état logique UN sur l'émetteur 47 de la section maî- tre 40" provoque la conduction du transistor 76 et pla- ce pratiquement au blocage le transistor 77. De ce fait, il ne circule pratiquement aucun courant dans le tran- sistor 70 et la section esclave présente un état logique de sortie UN. Inversement, un état logique ZERO prove- nant de la section maître 40" autorise la conduction du transistor 77, et la sortie de la section esclave 42"1 3( est à l'état logique ZERO. Des trois modes de réalisation représentés sur les figures 2, 3 et 4 pour les cellules de compteur syn- chrone, on considère actuellement le circuit de la figu- re 3 comme étant un mode de réalisation préféré, dans la mesure o ce circuit procure la possibilité d'initialisa- tion, sans la complexité et le retard supplémentaires qui sont introduits par les composants supplémentaires dans le circuit de la figure 4. 1 9 INTERCONNEXIONS DES CELLULES DE COMPTEUR SYNCRHONE On peut brancher en cascade les cellules de compteur synchrone décrites en détail en relation avec les figures 3 et 4, pour former des compteurs synchrones à plusieurs cellules, c'est-à-dire à plusieurs bits, en utilisant un circuit d'interconnexion quelconque parmi divers circuits d'interconnexion appropriés de cellules de compteur. Les figures 5 et 6 sont des schémas de dif- férents modes de réalisation d'un circuit d'interconne- xion préféré conforme à l'invention. Comme l'homme de l'art le comprendra aisément, chaque cellule d'un compteur synchrone à plusieurs cel- lules change d'état logique au moment du cycle d'horloge suivant si toutes les cellules qui la précèdent (bits de poids inférieur) ont en sortie un état logique UN pour un compteur en sens croissant, ou si elles ont toutes en sortie un état logique ZERO pour un compteur en sens décroissant. On doit donc établir des moyens destinés à combiner logiquement les sorties de chacune des cellules précédentes. Les circuits des figures 5 et 6 sont conçus de façon à combiner logiquement les sorties de tous les étages précédents par une fonction OU. Cette fonction OU est logiquement équivalente à une fonction ET en lo- gique lnégative pour tous les états de sortie bas précé- dents; en effet, pour que la sortie d'une porte OU soit à l'état logique ZERO, toutes les entrées doivent être à l'état logique ZERO. Ainsi, comme on le montrera en détail ci-après, les interconnexions des figures 5 et 6 établis- sent une fonction de compteur en sens croissant sur les sorties Qide chaque cellule de compteur synchrone et elles établissent simultanément une fonction de comptage en sens croissant pour les sorties QIi du même compteur, comme on le montrera au cours de la description concer- nant les figures 7 et 8. Les schémas des figures 5 et 6 représentent les -2 4 99335 interconnexions entre un second étage (n=l) et un troi- sième étage (n=2) d'un compteur synchrone dont la premiè- re cellule est numérotée n=O, la seconde cellule est numé- rotée n=l, etc. La figure 5 montre la réalisation directe de la fonction OU entre les étages n=1 et n=2, et cette figure montre également un schéma partiel d'une cellule de compteur synchrone du type représenté sur les figures 3 ou 4. Des transistors supplémentaires 82 et 83 ont été ajoutés en parallèle sur le transistor d'entrée d'horloge 28, dont la base est reliée à une ligne '"CLK+I", 84. Les bases des transistors supplémentaires sont connectées aux sorties Q, soit respectivement Q0 et Q1 sur les lignes et 86, des deux cellules précédentes. Le fonctionne- ment est le suivant. Si l'un quelconque ou plusieurs des transistors 28, 82 et 83 sont conducteurs, les transis- tors 32 et 58 sont conducteurs. Ainsi, la troisième cellule ne change pas d'état logique tant que les trois transistors 28, 82 et 83 ne sont pas tous passés à l'état bloqué. Cette condition ne se produit que lorsqu'un état logique -ZERO est présent sur l'ensemble des trois lignes 84-86, c'est-à-dire uniquement lorsque les deux cellules de compteur précédentes ont en sortie un état logique ZERO et lorsque le signal "CLK+I" est lui aussi à l'état logique ZERO. La figuie 6 représente un autre procédé pour réaliser la fonction OU entre des étages de compteur. Des transistors 87 et 88 branchés en parallèle établis- sent une fonction logique OU des états logiques "CLK+I" et QO, sur une ligne 90 qui est elle-même connectée aux bases de deux transistors supplémentaires 92 et 94 qui ont été branchés respectivement en parallèle avec les transistors 32 et 58, dans la section maître et dans la section esclave, respectivement. On a également ajouté une résistance de décharge de ligne 95 pour brancher les bases des transistors 92 et 94 à VEE. Du fait du décala- ge de niveau dans les transistors 87 et 88, les niveaux des signaux logiques sur la ligne 90 sont compatibles,au point de vue de la tension, avec les transistors différen- tiels 32 et 58. Le fonctionnement est le suivant. Un état logi- que UN sur une ou plusieurs des lignes 84-86 provoque la conduction de l'un au moins des transistors parallèles 32 et 92 et de l'un au moins des transistors parallèles 58 et 94, ce qui fait que l'état logique du troisième étage (n=2) demeure inchangé dans ces conditions. Ce n'est que lorsque Qo, Q1 et"CLK+I" prennent tous l'état logique ZERO que les transistors 34 et 59 peuvent conduire et changer l'état logique de l'étage. Les circuits des figu- res 5 et 6 ont des avantages différents qui leur sont propres. Le mode de réalisation de la figure 5 est direct et donne les vitesses de commutation les plus rapides des cellules de compteur individuelles. Cependant, une ligne bus est nécessaire pour chaque étage précédent d'un comp- teur. Le mode de réalisation de la figure 6 diminue le nombre de bus d'interconnexion, mais il diminue légère- ment la vitesse de commutation des étages, à cause de la capacité qui est ajoutée aux émetteurs des transistors d'aiguillage de courant. Chaque mode de réalisation peut donc être préférable pour des applications différentes. CARACTERISTIQUES TEMPORELLES DES COMPTEURS SYNCHRONES Les figures 7 et 8 sont des diagrammes séquentiels relatifs à un compteur binaire synchrone comprenant trois cellules de compteur telles que celles représentées sur les figures 3 ou 4, interconnectées avec des fonctions OU du type représenté sur les figures 5 ou 6. La figure 7 est un diagramme séquentiel pour un compteur en sens dé- croissant, tandis que la figure 8 est un diagramme séquen- tiel pour un compteur en sens croissant. Le signal supérieur de la figure 7 est un signal d'horloge de système, présent en permanence, et le signal d'initialisation désigné par I est représenté au-dessous. La séquence de comptage, qui progresse au cours du temps de gauche à droite, commence avec le signal I à l'état logique UN, qu'on écrira ciaprès par commodité "1". Ce signal positionne à un état logique 1 toutes les sorties --2499335 Q1 des trois étages. Le compteur en sens décroissant est alors prépositionné à l'état 111, comme il est indiqué au bas de la figure 7. A l'instant TO, l'impulsion d'initialisation passe à l'état logique ZERO, ce qu'on écrira ci-après par commodité "O", pour valider le compteur de façon à commen- cer le comptage. Le signal d'horloge combiné par une fonc- tion OU avec le signal I, soit "CLK+I", forme un signal d'entrée d'horloge appliqué à la première cellule de compteur. On notera qu'un compteur synchrone en sens décroissant formé au moyen des circuits des figures 3-6 est un compteur du type couramment appelé "à déclenche- ment sur les fronts positifs", dans la mesure o les sor- ties Qi du compteur changent d'état à la transition du signal d'horloge d'un état logique O à un état logique 1. Les signaux des sorties Qi des seconde et troisième cellules de compteur sont également représentés sur la fi- gure 7, et les signaux d'entrée d'horloge correspondants sont formés par la fonction OU de l'horloge du système, du signal d'initialisation et des signaux de sortie Q1 des cellules de compteur précédentes. Comme le montre la figure 7, en l'absence d'un signal d'initialisation apparaissant entre temps, le compteur en sens décroissant compte en sens décroissant jusqu'à l'état 000 et il recommence le cycle en passant à l'état 111 à la transition montante suivante de l'hor- loge du système. A un instant arbitraire Tl, lorsque, à titre d'exemple, le compteur se trouve dans l'état 110, le signal d'initialisation est amené à l'état logique 1 ce qui initialise à nouveau le compteur à l'état 111. La figure 8 est un diagramme séquentiel rela- tif à un compteur synchrone en sens croissant, à trois étages, utilisant les cellules de compteur synchrone des figures 3 ou 4. On réalise le compteur en sens croissant en utilisant les sorties Q'i des cellules de compteur. Comme le montre la figure 8, l'état logique 1 du signal d'initialisation I restaure toutes les sorties Q'I à i l'état logique O, et le compteur compte en séquence numé- -2499335 rique binaire depuis l'état 000 jusqu'à l'état 111, puis il passe à l'état 000 pour recommencer à compter. La figu- re 8 est très similaire à la figure 7, avec les signaux de sortie QIi à la place des signaux de sortie Q. Cependant, une différence importante entre le compteur en sens décroissant et le compteur en sens crois- sant réside dans l'instant, par rapport à l'horloge du système, auquel les transitions apparaissent en sortie. Plus précisément, comme on l'a envisagé précédemment, le compteur en sens décroissant est à déclenchement sur les fronts positifs; c'est-à-dire que les sorties Qi chan- gent d'état lorsque l'horloge du système passe de l'état logique ZERO à l'état logique UN. Cependant, le compteur en sens croissant est à déclenchement sur les fronts né- gatifs, c'est-à-dire que les sorties QIi changent d'état au moment des transitions de l'état logique UN à l'état logique ZERO de l'horloge du système. Ce décalage d'un * demi-cycle peut être avantageux pour certaines applica- tions. Une autre conséquence de cette différence con- siste en ce que le signal d'initialisation peut être asynchrone pour le compteur en sens décroissant, sans pro- duire un comptage erroné, comme il est représenté en poin- tillés sur la figure 7 lorsque le signal I est supposé changer d'état à un instant désigné par TO'. Ainsi, le signal d'initialisation peut passer à un état logique ZERO pendant l'une ou l'autre des phases de l'horloge du système et initialiser néanmoins les sorties Qi du comp- teur à l'état 111. Au contraire, le compteur en sens croissant de la figure 8 est sujet à un comptage de départ erroné du fait que les sorties Q' i changent d'état chaque fois que l'horloge combinée par une fonction OU au signal I passe d'un état logique 1 à un état logique 0. Ainsi, comme le montre la figure 8, le compteur est initialisé à 000 lorsque I est à l'état logique 1, et un passage de I de 1 à 0 à l'instant TO, lorsque l'horloge du système est à l'état haut, permet au compteur d'avancer jusqu'à 001 de -2499335 manière synchrone lorsque l'horloge passe ensuite de 1 à O. Cependant, un passage de I de 1 à 0 à un instant TO', lors- que l'horloge est à l'état bas, permet au signal 1, au lieu de l'horloge, de faire avancer le compte jusqu'à 001, ce qui n'est pas un fonctionnement synchrone et est donc considéré comme erroné. Une solution consiste à syn- chroniser le signal d'initialisation en empochant le si- gnal I de descendre pendant que l'horloge est à l'état bas. L'homme de l'art notera qu'on peut réaliser cette syn- chronisation par des circuits logiques classiques. Par exemple, une solution (non représentée) consiste à appli- quer I à une bascule de type D similaire à la section es- clave de la figure 2, à l'exception du fait que les con- nexions de base des transistors 58 et 59 seraient inver- sées. Le signal d'entrée d'horloge de la bascule de type D serait l'horloge du système. Le signal synchrone CIK+I serait alors la combinaison logique OU de l'horloge du système et du signal de sortie de la bascule de type D. En ayant présente à l'esprit la description détaillée précédente, on peut voir aisément que le schéma logique de la figure 9 représente une cellule générali- sée de rang I d'un compteur binaire synchrone en sens croissant à n étages, du type décrit en relation avec les figures 1-6 et 8. Comme il est représenté, la cellule comporte une bascule de type D, 81, ayant une borne d'en- trée D, une borne de sortie Q et une borne d'entrée d'horloge C, constituant une section maître, et une bas- cule de type D, 82, ayant une borne d'entrée D, une bor- ne de sortie Q et une borne d'entrée d'horloge C, cons- tituant une section esclave. La sortie Qi de l'esclave 82 est la sortie de la cellule et, comme il a été indi- qué précédemment, elle est également reliée à l'entrée du maître 81. La sortie Q. (l'exposant "IM" signifiant i "Maître") est reliée à l'entrée de l'esclave 82 et elle est également reliée à la cellule suivante (non repré- sentée), i+1, par des circuits de logique combinatoire (non représentés), par exemple du type représenté sur les figures 5 et 6. -2499335 La cellule de rang i (n=i) est commandée par un signal de commande Ci, qui est produit en formant la fonc- tion logique OU d'un signal d'horloge CLK qui provient d'un signal de comptage, et des états logiques QM de toutes les cellules précédentes. On peut écrire ceci de façon générale sous la forme de l'équation booléenne suivante C1 CLK + QM + QM + * + QM + M i-*1 î- dans laquelle, bien entendu, les cellules de compteur sont numérotées de zéro à n, en passant par i, le nombre n étant inférieur d'une unité au nombre total de cellules dans le compteur. On notera que pour la simplicité et la clarté de l'explication, la description concernant la figure 9 et toutes les figures suivantes ne traite pas d'une possibi- lité d'initialisation, du fait que l'établissement d'une telle possibilité n'offre aucune difficulté compte tenu de la description précédente faite en relation avec les figures 3 à 8. Pour être complet, il convient de noter que la terminologie C et C utilisée pour désigner les bornes d'entrée du maître 81 et de l'esclave 82 est destinée à indiquer que le maître et l'esclave fonctionnent en oppo- sition de phase l'un par rapport à l'autre, comme avec les compteurs des figures 2-8. Plus précisément, l'un est dé- clenché sur les fronts de sens positif et l'autre est déclenché sur les fronts de sens négatif, si bien que l'un est invalidé pendant que l'autre est validé et inver- sement. On va maintenant considérer la figure 10 qui re- présente un schéma logique d'un compteur binaire synchro- ne en sens croissant à trois étages, c'est-à-dire trois bits, du type correspondant au diagramme séquentiel de la figure 8 et à la description faite en relation avec les figures 2-6 et 8. Comme on le voit, la cellule de la figu- re 9 est utilisée dans chaque étage, numéroté 0, 1 et 2. En accord avec l'équation booléenne précédente, un signal d'horloge sur une ligne 83 définit un signal d'entrée de com- -2499335 mande C0 qui est appliqué aux entrées C et C du maître et de l'esclave du premier étage. La sortie Q0 du maître du premier étage est combinée par une porte OU 84 avec le signal d'horloge présent sur la ligne 83 pour donner un signal de commande C1 qui est appliqué aux entrées respec- tives C et C du maître et de l'esclave, du second étage. M De façon similaire, la sortie Q1 du maître du second étage 1 M est combinée logiquement par une porte OU 85 avec Q0 et avec l'horloge pour appliquer un signal d'entrée de com- mande C2 au troisième étage. Le fonctionnement est le suivant. Comme pour le - cas représenté sur la figure 8, la sortie Q0. Q1 ou Q2 de chaque cellule ne change d'état qu'au moment d'une tran- sition du signal d'entrée de commande respectif CO, C1 ou C2d'un état haut à un état bas. Ceci ne se produit que lorsque toutes les sorties des bascules maîtres précé- dentes QM et l'horloge effectuent une transition d'un état haut à un état bas. Par conséquent, en l'absence d'initialisation, le comptage avance à chaque cycle d'hor- Ioge à partir de son point de départ quelconque, comme par exemple le nombre binaire 010, et il progresse en séquence numérique binaire croissante.jusqu'à 111, puis ensuite 000, 100, 010, etc. On notera évidemment qu'on peut enchaîner un nom- bre arbitrairement grand des cellules du type représenté sur la figure 9, conformément à l'équation booléenne pré- cédente, pour réaliser un compteur binaire synchrone en sens croissant ayant autant de bits qu'on désire. On com- prend également que ni la bascule de type D particulière de la figure 1, ni les cellules de compteur et les inter- connexions particulières des figures 2-6 ne sont obliga- toires dans la réalisation des cellules de la figure 9 et des interconnexions. COMPTEUR BINAIRE SYNCHRONE EN SENS DECROISSANT On va maintenant considérer la figure 11 qui montre un schéma logique d'une cellule généralisée de rang i d'un compteur binaire synchrone en sens décrois- sant. Comme on le voit, la cellule de la figure 11 est si- milaire à la cellule de la figure 9, à l'exception du fait que sur la figure 11 le maître 91 est une bascule de type D et l'esclave 92 est une bascule de type D. Pour une réa- lisation de circuit particulière de la cellule de la figu- re 11, on peut utiliser la bascule de type D du type repré- senté dans le rectangle 42 de la figure 2 pour le maître 91, et la bascule de type D du type représenté dans le rec- tangle 40 de la figure 2 pour l'esclave 92, comme le mon- tre la figure 12, sur laquelle on a utilisé les numéros de référence de la figure 2, dans un but de clarté. Comme le montre la figure 12, lorsque Ci est à l'état haut, le transistor 58 est conducteur et le transis- tor 59 est bloqué, ce qui valide la bascule de type D mal- tre, à l'intérieur du rectangle en pointillés 140, pour M lire et faire apparaître sur sa sortie QM l'état de la sortie Qi de la bascule esclave de type D qui est désignée par la référence 142. De plus, l'esclave 142 est verrouil- lé par le chemin de courant venant des émetteurs de bas- cule 26 et 48 par le transistor 32. Inversement, lorsque C> passe d'un état haut à un état bas, le transistor 59 conduit le courant provenant des émetteurs de bascule 54 et 56 et il verrouille ainsi le maître 140, tandis que le transistor 34 est également conducteur et permet à la bascule de type D de l'esclave 142 de prendre, sur sa sor- tie Qi, le complément logique de Q.. Ceci produit néces- sairement un changement d'état pour Qi. du fait que Qj était égal à Qi avant la transition de Ci de l'état haut à l'état bas. En considérant maintenant la figure 13, on voit, comme sur la figure 10, un schéma logique d'un compteur binaire synchrone en sens décroissant à trois étages, c'est-à-dire trois bits, du type correspondant au diagram- me séquentiel de la figure 7 et employant les cellules de la figure 11. Comme pour le compteur en sens croissant de la figure 10, les cellules du compteur en sens décroissant de la figure 13 sont enchaînées conformément à l'équation booléenne précédente, et on peut utiliser n'importe quel nombre de cellules. Sur la figure 13, comme sur la figure 10, le signal CLK présent sur une ligne 93 applique un signal de commande CO au premier étage. La sortie Q0 du premier étage est combinée par une porte OU 94 avec le signal CLK pour donner un signal d'entrée de commande C1 pour le second étage. De façon similaire, la sortie du second étage est combinée par une porte OU 95 avec Q0 et avec le signal CLK, pour appliquer un signal d'entrée de commande C2 au troisième étage. Exactement comme avec le compteur en sens croissant, la sortie de n'importe quelle cellule (O, 1 ou 2) de la figure 13 ne change d'état que lorsque son signal d'entrée de commande Ci passe de l'état haut à l'état bas. La raison fondamentale pour laquelle le compteur de la figure 13 compte en sens décroissant, et non en sens croissant, consiste en ce que lorsque le signal d'horloge est à l'état haut sur la figure 13, on a: Q. = Q. et non Q., comme dans le compteur en sens croissant. Ainsi, sur la figure 13, Q. ne peut changer d'état que lorsque le signal d'horloge effectue des transitions de l'état haut à l'état bas, si toutes les sorties précédentes (bits de moindre poids) sont à l'état.bas. Ceci est évidemment la condition fondamentale pour un compteur en sens décrois- sant et, dans ces conditions, les bascules D/D (cette no- tation indiquant maître = bascule de type D, esclave = bascule de type D) enchaînées comptentensens décroissant selon une séquence numérique binaire. Inversement, dans un compteur tel que celui de la figure 10, utilisant des cellules D/D, Q. = Q. et, de ce fait, n'importe quelle sortie Q. particulière ne peut changer d'état que lors- que le signal d'horloge passe de l'état haut à l'état bas, si toutes les sorties précédentes (bits de moindre poids) sont à l'état haut. Ceci est la condition fondamentale pour un compteur en sens croissant. COMPTEUR BINAIRE SYNCHRONE REVERSIBLE On vient de démontrer qu'on peut construire un compteur binaire synchrone en sens croissant en enchaînant des cellules de base identiques de bascules mattre/esclave D/D, conformément à l'équation booléenne précédente, et, en outre, qu'on peut construire un compteur binaire syn- chrone en sens décroissant en enchainant des cellules de base identiques de bascules maître/esclave D/D, conformé- ment à la même équation booléenne. Par conséquent, on peut voir maintenant qu'on peut construire un conmpteur binaire synchrone réversible en enchainant, conformément à la même équation booléenne, plusieurs cellules de base iden- tiques qu'on peut commander par une ligne de commande de façon à fonctionner avec la relation maître/esclave D/D lorsqu'on désire compter en sens croissant, et avec la relation maitre/esclave D/D lorsqu'on désire compter en sens décroissant. Les figures 14 à 17 montrent des modes de réalisation différents d'une telle cellule de base de rang i. Comme le montre la figure 14, une cellule de base de rang i pour un compteur réversible peut comporter une bascule maitre de type D 121 et également une bascule esclave de type D, 122, interconnectées par l'intermédiai- ré d'une porte OU-EXCLUSIF 123 et d'une porte NON-OU- EXCLUSIF, 124. La sortie Qi de la cellule est reliée à une entrée de la porte OU-EXCLUSIF 123, et la sortie de cette dernière est reliée à l'entrée de la bascule mattre - M 121. La sortie Q1 de la bascule maître 121 est reliée à une entrée de la porte NON-OU-EXCLUSIF 124 et la sortie de cette dernière est reliée à l'entrée de la bascule escla- ve 122. Un signal de commande de sens de comptage crois- sant/décroissant U/D présent sur une ligne 125 est appli- qué aux autres entrées des portes 123 et 124. Le fonctionnement est le suivant. Un état logi- que UN, ou niveau haut, sur la ligne U/D 125 fait fonc- tionner les bascules maitre/esclave 121/122 avec une rela- tion D/D; et un état logique ZERO, ou niveau bas, sur la ligne 125 fait fonctionner les bascules maître/esclave 121/ 122 avec une relation D/D, comme on l'envisagera ci-après de façon plus détaillée. Si U/D = 1, la porte OU-EXCLUSIF 123 applique un signal d'entrée 1 à la bascule maître 121 si Qi = 0, et elle applique un signal d'entrée O à la bas- i! i i.i: cule maître 121 si Qi = 1. Du fait que la bascule maître i M 121 est une bascule de type D, Qi est identique au signal d'entrée de la bascule maître 121; et on voit par consé- quent que Q = Q pour U/D = 1. En outre, pour. U/D = 1, la sortie de la porte NON-OU-EXCLUSIF 124 applique un signal M d'entrée O à la bascule esclave 122 si Qi = O et elle ap- plique un signal d'entrée 1 à la bascule esclave 122 si M QM = 1. Ainsi, la bascule esclave 122 combinée à la porte NON-OU-EXCLUSIF 124 fonctionne en bascule de type D pour U/D = 1. Ainsi, en résumé, pour U/D = 1, Q. = Qi et les bascules maître/esclave 121/122 de la figure 14, en com- binaison avec les portes 123 et 124 fonctionnent avec la relation D/D. Comme indiqué précédemment, ceci donne une fonction de comptage en sens croissant. Inversement, si U/D = O, la porte OU-EXCLUSIF 123 applique un signal d'entrée 0 à la bascule maître 121 si Qi = 0 et elle applique un signal d'entrée 1 à la bas- cule maître 121 si Qi = 1. En outre, la porte NON-OU- EXCLUSIF 124 applique un signal d'entrée i à la bascule M esclave 122 si Qi = O, et elle applique un signal d'en- i M trée O à la bascule esclave 122 si Q1 = 1. Ainsi, la combinaison de la porte OU-EXCLUSIF 123 et de la bascule maître 121 fonctionne comme une bascule de type D et la combinaison de la porte NON-OU--EXCLUSIF 124 et de la bas- cule esclave 122 fonctionne comme une bascule de type D pour U/D = O. Comme indiqué précédemment, ceci donne une fonction de comptage en sens décroissant. On a ainsi mon- tré qu'il est possible de commander la cellule de la fi- gure 14 par un signal numérique U/D pour obtenir à volon- té le comptage en sens croissant ou le comptage en sens décroissant. On va maintenant considérer la figure 15 qui re- présente un schéma logique montrant une cellule de rang i analogue, mais différente, pour un compteur réversible. Comme on le voit, la cellule de la figure 15 comprend une bascule maître de type D, 131, et une bascule esclave de type D, 132. La sortie Qi de la cellule est reliée à une entrée d'une porte NON-OU-EXCLUSIF 133 dont la sortie est reliée à l'entrée de la bascule maître 131. De façon simi- M laire, la sortie Qi de la bascule maître 131 est reliée à une entrée d'une porte OU-EXCLUSIF 134, dont la sortie est reliée à l'entrée de la bascule esclave 132. Une ligne 125 applique un signal de commande de sens de comptage U/D aux autres entrées des portes 133 et 134. Le fonctionnement est le suivant. Si U/D = 1, la porte NON-OU-EXCLUSIF 133 applique un signal d'entrée 1 à la bascule maître 131 si Qi = 1 et elle applique un si- gnal d'entrée O à la bascule maître 131 si Qi = O, ainsi, QM = Qi (du fait que la bascule maître 131 est une bas- cule de type D). En outre, la porte OU-EXCLUSIF 134 appli- M que un signal d'entrée O à la bascule esclave 132 si Qi = 1 M et un signal d'entrée 1 si Qi = 0. Du fait de l'inversion des états logiques dans la bascule esclave 132, il se pro- duit ainsi une double inversion, et la combinaison de la porte OU-EXCLUSIF 134 et de la bascule esclave 132 fonc- tionne comme une bascule de type D. Ainsi, pour U/D = 1, les bascules maitre/esclave 131/132 en combinaison avec les portes 133 et 134 fonctionnent avec la relation D/D, et il en résulte une fonction de comptage en sens crois- sant. Inversement, sur la figure 15, si U/D = O, la porte NON-OU-EXCLUSIF 133 applique un signal d'entrée O à la bascule maître 131 si Qi = 1 et un signal d'entrée 1 si Qi = 0. Ainsi, la combinaison de la porte NON-OU- EXCLUSIF 133 et de la bascule maître 131 fonctionne comme une bascule de type D. La porte OU-EXCLUSIF 134 applique M un signal d'entrée 1 à la bascule esclave 132 si Qi = 1 M et un signal d'entrée O si Qi = 0. Ainsi, la combinaison de la porte OU-EXCLUSIF 134 et de la bascule esclave 132 fonctionne comme une bascule de type D. Par conséquent, pour U/D = O, on obtient une relation D/D et il en résul- te une fonction de comptage en sens décroissant. A ce point, il convient de noter, pour être complet, que la cellule de base de compteur en sens crois- sant de la figure 9 peut être convertie en une cellule de compteur reversible, comme il est représenté sur la figure -2499335 16, en intercalant une porte NON-OU-EXCLUSIF 136 à l'en- trée de la bascule maître de type D 81 et une autre porte NON-OU-EXCLUSIF 137 à l'entrée de la bascule esclave de type D, 82. Un signal de commande U/D présent sur une li- gne 125 fait fonctionner les bascules D/D 81 et 82 comme si les portes NON-OU-EXCLUSIF 136 et 137 n'étaient pas là, c'est-à-dire comme si elles étaient fonctionnellement transparentes, si U/D = 1, et les fait fonctionner avec une relation D/5 si U/D = O. Selon une variante, on pour- rait naturellement remplacer les portes NON-OU-EXCLUSIF 136 et 137 par des portes OU-EXCLUSIF, à la seule diffé- rence que la polarité de l'effet du signal U/D serait inversée. De manière similaire, on peut convertir la cel- lule fondamentale de compteur en sens décroissant de la figure 11 en une cellule de compteur réversible, comme le montre la figure 17, en intercalant des portes OU- EXCLUSIF 151 et 152 aux entrées respectives de la bascu- le maître de type D 91 et de la bascule esclave de type D 92. Si U/D = 1 sur une ligne 153, les portes OU-EXCLUSIF 151 et 152 fonctionnent en inverseurs et les bascules 91/ 92 fonctionnent avec la relation D/D, ce qui produit une fonction de comptage en sens croissant. Si U/D = O, les bascules 91 et 92 combinées aux portes OU-EXCLUSIF 151 et 152 fonctionnent avec la relation D/D, ce qui produit une fonction de comptage en sens décroissant. De plus, on pourrait naturellement remplacer les portes OU-EXCLUSIF 151 et 152 par des portes NON-OU- EXCLUSIF, ce qui aurait pour effet d'inverser les résultats correspondant aux polarités respectives du signal U/D. On va maintenant considérer la figure 18 qui montre un mode de réalisation particulier de la cellule de compteur réversible de la figure 14 utilisant une configu- ration en logique à fonctions d'émetteur à quatre niveaux. Comme on le voit, une section maître, située dans un rec- tangle en pointillés 200, comprend une bascule de type D qui comporte des transistors 201-205 et une résistance 206 et qui est similaire aux bascules de type D des figures 2-4. Une fonction OU-EXCLUSIF, assurée par des transistors 207-212, est incorporée dans la bascule de type D. Un tran- sistor 213, connecté en diode, fait fonction d'élément de décalage de niveau logique. De façon similaire, une section esclave, située dans le rectangle en pointillés 220, comprend une bascule de type D comportant des transistors 221-224 et une résis- tance 225. Une fonction NON-OU-EXCLUSIF, réalisée par des transistors 226231, est incorporée dans la bascule de type D. Un transistor 232, connecté en diode, fait fonc- tion d'élément de décalage de niveau logique. Une première source de courant 233 attaque la section maître 200 et une seconde source de courant 234 attaque la section esclave 220. Des résistances 235-237 remplissent des fonctions ana- logues aux résistances analogues des figures 2-4. On note- ra qu'une cinquième tension de référence régulée VR5 a été ajoutée, en plus des quatre tensions de référence régulées VRî - VR4 des figures 2-4. D'une manière analogue à ce qui a été indiqué en relation avec les figures 1-4, VR5 est plus positif que VR4 avec un écart de 0,5 VBE, et VR4, VR31 VR2 et VRI sont respectivement séparés de VBE. Le fonctionnement est le suivant. Si le signal de commande Ci, appliqué par l'intermédiaire d'un transis- tor de décalage de niveau 238, est à l'état haut et si un signal de commande de sens présent sur une borne d'entrée U/D 239, reliée à une ligne de commande U/D, 240 est à l'état logique UN, ou niveau haut, un état logique UN sur le transistor de sortie 224 de l'esclave 220 provoque la conduction des transistors 212 et 207 et fait circuler du courant dans la résistance 206, ce qui positionne le maltre 200 à un état logique ZERO. Inversement, un état logique ZERO sur le transistor de sortie 224 provoque la conduction des transistors 211 et 209, ce qui ne fait cir- culer pratiquement aucun courant dans la résistance 206 et positionne le maître 200 à un état logique UN. De façon similaire, si C est à l'état bas, et si U/D demeure à l'état haut, un signal de sortie UN sur le transistor 205 dans le maître 200 provoque la conduction des .:. if. i î 11 -2499335 transistors 231 et 226, ce qui ne fait circuler pratique- ment aucun courant dans la résistance 225 et positionne ainsi l'esclave 220 à l'état logique UN. Inversement, un ZERO sur le transistor 205 provoque la conduction des tran- sistors 230 et 228, ce qui fait circuler un courant dans le transistor 223 et la résistance 225 et positionne donc l'esclave 220 à l'état logique ZERO. Ainsi, pour U/U = 1, le circuit de la figure 18 fonctionne avec la relation D/D. Si sur la figure 18 U/I = 0, lorsque Ci est à l'état haut, un UN logique sur le transistor 224 provoque la conduction des transistors 212 et 208, ce qui ne fait circuler pratiquement aucun courant dans la résistance 206 et positionne donc le maître 200 à l'état logique UN. De façon similaire, un état logique ZERO sur le transistor 224 provoque la conduction des transistors 211 et 210 et fait circuler un courant dans la résistance 206 de façon à positionner le maître 200 à l'état logique ZERO. Ainsi, le maître 200 fonctionne comme une bascule de type D. Si lorsque U/D = 0, Ci passe au niveau bas, l'esclave 220 est validé et un état logique UN sur le transistor 205 provoque la conduction des transistors 231 et 227, ce qui fait circuler un courant dans la résistance 225 et positionne la sortie de l'esclave 220 à ZERO. Inver- sement, un état logique ZERO sur le transistor 205 provo- que la conduction des transistors 230 et 229, ce qui ne fait circuler pratiquement aucun courant dans la résistan- * ce 225 et positionne donc la sortie de'l'esclave à l'état logique UN. Ainsi, pour U/C = 0, le circuit de la figure 18 fonctionne avec la relation D/D. Dans un aspect général, on notera que le circuit de la figure 18 fonctionnerait de manière équivalente à celui décrit ci-dessus si la ligne de sortie 241 du mal- tre 200 était reliée aux bases des transistors 226 et 228 au lieu de l'être à la connexion base-collecteur du tran- sistor de décalage de niveau 232, et si la ligne de com- mande 239 était reliée à la connexion base-collecteur du transistor 232, au lieu de l'être aux bases des transistors -2499335 226 et 228. En outre, évidemment, et par analogie, la sor- tie de l'esclave 220, sur une ligne 242, pourrait être reliée aux bases des transistors 207 et 209 au lieu d'être reliée à la connexion basecollecteur du transistor 213, et la ligne de commande 239 serait alors reliée à la con- nexion base-collecteur du transistor de décalage de niveau 213 au lieu d'être branchée de la manière représentée sur la figure 18. En considérant à nouveau les figures 14-17, on voit qu'il est possible d'enchaîner plusieurs des cellu- les de compteur reversible représentées sur ces figures, ou leur équivalent, conformément à l'équation booléenne précédente, pour former un compteur binaire synchrone rever- sible ayant n'importe quel nombre désiré de bits, c'est-à- dire d'étages. En particulier, les compteurs de type hexa- décimal sont largement utilisés et peuvent être formés par quatre de ces étages (n=3). On n'a pas incorporé de figure montrant un compteur hexadécimal du fait que sa réalisa- tion est absolument directe à la lumière de la descrip- tion précédente. On peut cependant noter qu'il est sou- vent avantageux en pratique de disposer d'éléments consis- tant en compteurs hexadécimaux qui peuvent être eux-mêmes enchaînés. On peut faciliter un tel enchaînement par l'in- clusion d'une porte OU à 5 entrées à la sortie de chaque élément, pour produire un signàl de commande C4 = CLK + Q3 + Q2 + QM + Q0 destiné à être appliqué à l'élément im- médiatement suivant, afin d'éviter la nécessité de faire cheminer 5 lignes jusqu'à cet élément. Alors qu'un compteur hexadécimal découle direc- tement de ce qui précède,ce n'est pas le cas pour un comp- teur décimal codé en binaire (DCB). Pour un compteur DCB, quatre bits, c'est-à-dire quatre étages, sont nécessaires, comme dans un compteur hexadécimal, mais le comptage doit s'arrêter à 9 et retourner à O et se répéter. Ainsi, pour un compteur DCB en sens croissant, le comptage doit pro- gresser en séquence numérique binaire de 0000 à 1001 puis retourner à 0000, etc. La figure 19 est un schéma logique montrant ce qui N e ::.. _ -Z.. --2499335 constituerait l'extension à un compteur hexadécimal syn- chrone du compteur en sens croissant à 3 étages de la fi- gure 10, sion2fy avait ajouté une paire de portes OU 301 et 302 et une réaction venant de Q3 et appliquée sur une entrée de chacune de ces portes. Plus précisément, le compteur DCB en sens croissant de la figure 19 comporte quatre étages ayant des sorties Q0 à Q3. Chaque étage comporte la cellule de comptage en sens croissant de base de la figure 9, comportant des bascules maîtres de type D portant respectivement les références 303-306, et des bas- cules esclaves de type D portant respectivement les réfé- rences 307-310; et les étages sont interconnectés par des portes OU 311313 de façon à satisfaire l'équation booléenne précédente. Cependant, la réaction normale entre la sortie de l'esclave et l'entrée du maître pour les second et troi- sième étages (n=l et 2-) est interrompue par les portes 301 et 302. La porte 301 applique à l'entrée du maître 304 la combinaison logique OU de Q1 et Q3, et la porte 302 appli- que à l'entrée du maître 305 la combinaison logique OU de Q2 et Q3. Le fonctionnement est le suivant. Pour le comp- tage de zéro à sept, c'est-à-dire de 0000 à 1110, les portes 301 et 302 sont fonctionnellement transparentes du fait que Q3 = 0. Ainsi, le comptage en DCB de zéro à sept est le même qu'en hexadécimal. Cependant, en supposant que les maîtres soient déclenchés sur les fronts positifs et que les esclaves soient déclenchés sur les fronts négatifs, c'est-à-dire que les maîtres et les esclaves soient déclenchés sur des phases opposées, comme l'indique la notation C et C dans leurs symboles respectifs, lorsque le compte de huit est achevé, Q3 = 1 et Q0 = Q1 = Q2 = 0. Ensuite, pendant le compte de neuf les entrées des maîtres 304 et 305 sont à 1, tandis qu'elles seraient à 0 dans un compteur hexadé- cimal. Pour cette raison, lorsque l'horloge CLK passe de l'état bas à l'état haut pour commencer le compte de neuf, M M M QSpasse à un état haut et Q1 et Q2 passent tous deux à un état bas. Ensuite, pendant le front négatif du compte de neuf, Q% passe à 1, mais les esclaves 308, 309 et 310 ne changent pas d'état, du fait que 0 = 1 empêche C1, C2 et C3 de passer de l'état haut à l'état bas. Ainsi, à la fin du compte de neuf, les sorties sont à l'état 1001, ce qui représente neuf en binaire. En outre, lorsque le signal d'horloge CLK passe de l'état bas à l'état haut pour commencer le compte de , Q à Q0 passent à 0000. Ensuite, lorsque CLK passe de l'état haut à l'état bas, tous les esclaves 307-310 sont validés pour lire les données des maStres respectifs 303- 306, et les sorties Q0-Q3 passent à 0000. On voit que les impulsions CLE successives produisent des Signaux de sor- tie qui correspondent au comptage répété de zéro à neuf. Contrairement aux compteurs décrits jusqu'à pré- sent en relation avec les figures 9-18, le compteur DCB en sens croissant de la figure 19 est représenté avec une ligne de remise à zéro asynchrone 314, marquée URAZ ASYNC', destinée à remettre le compteur à zéro (0000). La figure 20 est un schéma logique montrant un compteur synchrone DCB en sens décroissant qui est identi- que à une extension à un compteur hexadécimal en sens dé- croissant du compteur en sens décroissant de la figure 13, sauf en ce qui concerne certaines fonctions de réaction et fonctions logiques aJoutées pour produire un passage de zéro à neuf au lieu de zéro à quinze (F en hexadécimal) --- lorsqu'apparaît le cycle suivant du signal d'horloge CLEX, après le compte de zéro. Plus précisément, le compteur DCB en sens décroissant de la figure 20 comporte les cel- lules de comptage en sens décroissant de base de la figu- re 11, qui comprennent des bascules ma!tres de type D, 321- > i 38 - 2499335 324 et des bascules esclaves de type D 325-328, et les cellules sont interconnectées par des portes OU 311-313 pour satisfaire l'équation booléenne précédente. Le circuit de la figure 20 serait un compteur hexadécimal en sens décroissant sicnii!y avait ajouté une paire de portes OU-EXCLUSIF 332 et 333 aux entrées respec- tives des esclaves 326 et 327, et ajouté également une porte OU à quatre entrées 334 et une bascule de type D 335. - Comme on le voit, une entrée de la porte OU-EXCLUSIF 332 est connectée à l'entrée du maître 322 et la sortie de la porte 332 est connectée à l'entrée de l'esclave 326 du second étage; et une entrée de la porte OUEXCLUSIF 333 est connectée à la sortie du maître 323 et la sortie de la porte 333 est connectée à l'entrée de l'esclave 327 du troisième étage. En outre, toutes les sorties Q0 à Q3 sont connectées aux entrées respectives de la porte OU à quatre entrées 334 dont la sortie est connectée à-l'entrée de la bascule de type D 335. La sortie de signal de com- mande C3de la porte OU 311 (ou n'importe laquelle des autres sorties de signal de commande CO, C1 ou C2) est connectée à l'entrée de commande C de la bascule 335 de façon que cette dernière soit, déclenchée sur les fronts positifs, en phase avec les bascules maîtres 321-324. La sortie de la bascule 335 est reliée à d'autres entrées res- pectives des portes OU-EXCLUSIF 332 et 333. Le fonctionnement est le suivant. On supposera que le compte soit fixé à neuf (1001) par un signal de po- sitionnement sur une ligne de positionnement asynchrone 336, portant la mention "POS ASYNC". Ceci fait passer à l'état bas la bascule 335, ce qui fait que les portes OU- EXCLUSIF 332 et 333 sont fonctionnellement transparentes, c'est-à-dire que le signal de sortie est identique au signal d'entrée. Sous l'effet d'impulsions d'horloge CLK successives, la sortie de la bascule 335 demeure à l'état bas et le compteur compte en sens décroissant jusqu'à zéro à l'achèvement de neuf cycles des impulsions CLK. Pendant la partie basse du neuvième cycle des impulsions CLK, les esclaves 325-328 maintiennent Qo à Q3 à la valeur 0000, ce qui fait passer à zéro la sortie de la porte OU 334, mais la bascule 335 demeure verrouillée dans son état bas jusqu'à l'apparition du front positif du dixième cycle des impulsions CLK et la sortie de la bascule 335 passe à ce moment à l'état haut. Lorsque la sortie de la bascule 335 est à l'état haut, les portes OU-EXCLUSIF 332 et 333 inversent respec- tivement les signaux de sortie des maîtres 322 et 323, avant de les appliquer respectivement aux entrées des es- claves 326 et 327. Par conséquent, lorsqu'apparaît le front négatif de la dixième impulsion CLK, le compte passe à 1001 au lieu de 1111, du fait de l'inversion par les portes OU-EXCLUSIF 332 et 333. A l'apparition du front positif de la onzième impulsion CLK, la sortie de la bas- cule 335 repasse à l'état bas et elle demeure à nouveau dans cet état pendant des impulsions CLK successives, jusqu'à l'arrivée à 0000, après quoi le cycle se répète. On a maintenant fait allusion à des compteurs hexadécimaux en sens croissant et à des compteurs hexadé- cimaux en sens décroissant, et on a décrit en détail le compteur DCB en sens croissant de la figure 19 et le comp- teur DCB en sens décroissant de la figure 20, ce qui conduit à penser qu'il serait possible de concevoir un compteur synchrone hexadécimal/DCB réversible, en appli- quant les principes de réversibilité indiqués précédem- ment en relation avec les figures 14-17. Le schéma logi- que dé la figure 21 montre par un exemple que ceci est effectivement possible. Comme on le voit sur la figure 21, un mode de réalisation d'un compteur synchrone hexadécimal/DCB rever- sible peut être réalisé avec les éléments de base consti- tués par les bascules maîtres de type D 303-306 et les bascules esclaves de type D 307-310 de la figure 19, in- terconnectés par des éléments logiques qui peuvent être commandés par un signal logique U/D sur une ligne 341, destiné à commander le sens de comptage croissant/décrois- sant, et par un autre signal logique EB sur une ligne 342 destinée à faire compter en hexadécimal ou en DCB, comme Z 499335 on va maintenant l'examiner plus en détail. Bien que ceci soit évidemment purement arbitraire, on considèrera ici, par définition et à titre d'exemple, que U/D = 1 fait compter en sens croissant et que U/D = O fait compter en sens décroissant, et, en outre, que EBC = 1 fait compter en DCB et EBC = O fait compter en hexadécimal. Comme le montre la figure 21, les cellules sont interconnectées par des portes OU 311-313 pour satisfaire l'équation booléenne précédente. En outre, de la manière l0 décrite pour les compteurs réversibles en relation avec les figures 14-17, et en particulier la figure 16, on a incorporé des portes NON-OU-EXCLUSIF 343-350 à l'entrée de chaque maître 303-306 et de chaque esclave 307-310, pour commander le sens de comptage en inversant effective- ment les fonctions des maîtres et des esclaves lorsque c'est nécessaire, c'est-à-dire pour établir la relation D/D pour le comptage en sens croissant et la relation D/D pour le comptage en sens décroissant. En outre, pour produire le comptage DCB en sens décroissant, comme on l'a indiqué en relation avec la fi- gure 20, une porte OU 334 combine logiquement toutes les sorties QO-Q3 et applique le résultat à une bascule de type D 335. La sortie de la bascule 335 est reliée à une entrée de chacune des portes d'une paire de portes ET à deux entrées, 361 et 362, dont les autres entrées reçoi- vent le signal EBC par la ligne 342. La sortie de la porte 361 est reliée à une entrée d'une porteOU 371 dont l'autre entrée reçoit le signal U/D par la ligne 341 et dont la sortie est reliée à une entrée de commande de la porte NON-OU-EXCLUSIF 348 dans le troisième étage. De façon similaire, la sortie de la porte 362 est reliée à une en- trée d'une porte OU 372 dont l'autre entrée reçoit le si- gnal U/D par la ligne 341 et dont la sortie est reliée à une entrée de commande de la porte NON-OU-EXCLUSIF 346 dans le second étage. Le fonctionnement est le suivant. Le signal de réaction de comptage DCB en sens décroissant provenant de la sortie de la bascule 335 est transmis aux second et troi- -2499335 sième étages par les portes 361 et 362 si EBC = 1 et il est bloqué par les portes ET 361 et 362 si EBC = O. On notera que la fonction de blocage pourrait être réalisée de diverses autres manières, sans sortir du cadre de l'in- vention. L'une de ces manières consisterait par exemple à supprimer les portes ET 361 et 362 et à appliquer le si- gnal EB sur la ligne 342 à une cinquième entrée d'une por- te OU 334 ayant une entrée supplémentaire, la sortie de la bascule 335 étant alors connectée directement aux portes OU 371 et 372. Ainsi, un UN sur la ligne 342 empocherait toujours la sortie de la bascule 335 de passer à l'état haut, ce qui invaliderait effectivement sa fonction. Enfin, la réaction de Q3 vers les second et troisième étages, qui est nécessaire pour l'opération de comptage DCB en sens croissant et qui doit être invali- dée pour le fonctionnement en hexadécimal, est obtenue par des portes ET à trois entrées 363 et 364 et par des por- tes OU à deux entrées, 365 et 366. Comme on le voit sur la figure 21, la sortie Q3 est reliée à une entrée de chacune des portes ET à trois entrées 363 et 364, respec- tivement dans le second étage et le troisième étage. Les deux autres entrées des porte.s ET 363 et 364 sont:respec- tivement commandées par le signal U/D sur la ligne 341 et le signal E sur la ligne 342. BC La sortie de la porte ET 363 constitue une en- trée de la porte OU 365 dont la sortie constitue une en- trée de la porte NON-OU-EXCLUSIF 345. De façon analogue, la sortie de la porte ET 364 constitue une entrée de la porte OU 366 dont la sortie constitue une entrée de la por- te NON-OU-EXCLUSIF 347. L'autre entrée de la porte OU 365 est reliée à Q1' et l'autre entrée de la porte OU 366 est reliée à Q2 Le fonctionnement est le suivant. Si U/D = 1, ce qui indique un comptage en sens croissant, et si EBC = 1, ce qui indique un fonctionnement en DCB, toutes les portes NON-OU-EXCLUSIF 343-350 sont alors effectivement transpa- rentes et les maîtres et les esclaves fonctionnent avec la relation D/D pour donner le comptage en sens croissant. -_ - -2499335 En outre, les portes ET 363 et 364 sont validées de façon à transmettre Q3 aux portes OU 365 et 366 et ensuite jus- qu'aux entrées des maîtres 304 et 305 dans les second et troisième étages, comme il est nécessaire pour le comptage en DCB en sens croissant. Enfin, la réaction de comptage en sens décroissant provenant de la bascule 335 est effec- tivement bloquée par les portes NON-OU-EXCLUSIF 346 et 348, du fait que leurs entrées de commande sont maintenues- à l'état haut par le signal U/D transmis par les portes OU respectives 372 et 371. Pour le comptage en DCB en sens décroissant, U/D= O et EBC = 1. Dans ces conditions, les portes NON-OU- EXCLUSIF 343-345, 347 et 349-350 fonctionnent en inver- seurs ce qui change effectivement la relation maître/es- clave en D/D pour le comptage en sens décroissant, sauf pour les esclaves 308 et 309 des second et troisième étages, qui sont maintenant commandés par la réaction provenant de la bascule 335, par l'intermédiaire des portes ET 361 et 362 qui sont validées, comme il est nécessaire pour le comptage- en DCB en sens décroissant. La réaction de Q3 vers les second et troisième étages n'est pas nécessaire pour le comptage en sens décroissant et elle est invalidée par le signal d'entrée U/D = O qui est appliqué à l'entrée des portes ET 363 et 364. Ainsi, pour U/D = O et EBC = 1, le circuit de la figure 21 fonctionne effectivement comme le circuit de la figure 20 et réalise un comptage DCB en sens décroissant. On va maintenant considérer le comptage hexadé- cimal en sens croissant, c'est-à-dire U/D = 1 et EBC O. Comme indiqué ci-dessus, U/D = 1 fait fonctionner les mal- tres et les esclaves avec la relation D/D et produit le comptage en sens croissant. Du fait que EBC = O, les por- tes ET 363 et 364 invalident la réaction de Q3 et les por- tes ET 361 et 362 invalident la réaction de comptage DCB en sens décroissant, à partir de la bascule 335. Ainsi, le circuit de la figure 21 compte en sens croissant exac- tement comme une extension à quatre étages du circuit des figures 13 et 16, en mode hexadécimal. - -2499335 Enfin, pour le comptage hexadécimal en sens dé- croissant, U/D = O et E = O. Dans ces conditions, les entrées de commande de toutes les portes 343-350 sont à l'état bas, ce qui les fait fonctionner en inverseurs et change: en D/D la relation maitre/esclave effective, pour le comptage en sens décroissant. Ainsi, dans ces conditions le circuit de la figure 21 compte en sens décroissant comme une extension à quatre étages des circuits des figu- res 10 et 16, en mode hexadécimal. On notera que la figure 21 fait apparaître une ligne "SYNC EPLI', 381, et des entrées P0 à P3 respective- ment branchées aux maîtres 303-306, qui sont destinées à valider et à réaliser un chargement du compteur en parallè- le, c'est-à-dire un positionnement à n'importe quel état désiré. On peut réaliser ceci conformément à ce qu'indi- quent les demandes de brevet précitées, sans affecter ce qu'on vient de décrire. Bien que l'invention ait été décrite en partie en se référant de façon détaillée à des modes de réalisa- tion particuliers, ces détails sont destinés à fournir des renseignements supplémentaires et on ne doit pas les considérer dans un sens restrictif. L'homme de l'art notera que de nombreuses modifications peuvent être appor- tées à la structure et au mode de fonctionnement, sans sortir du cadre de l'invention tel que le définit la des- cription précédente. Par exemple, les collecteurs des transistors connectés à V sur les figures 1 à 4 pour- cc raient être connectés à VR4, ce qui éliminerait une ligne bus V vers le circuit, mais au prix d'un courant accru et de transitoires de courant accrus sur la ligne VR4. De plus, on notera évidemment que les niveaux logiques pour- raient être référencés à Vcc au lieu de VR4. en supprimant simplement VR4 et en connectant à Vcc tous les points qui étaient connectés à VR4. Comme on le sait, ceci permet aux niveaux logiques de varier avec V0., mais supprime la néces- sité de la tension de référence régulée supplémentaire VR4. En outre, comme on y a fait allusion à différents endroits dans ce qui précède, l'invention n'est pas limitée - - --2499335 aux types particuliers de logique et d'éléments logiques commandés qui sont décrits en relation avec les diverses figures. On voit clairement qu'il existe un très grand= nombre de manières logiquement équivalentes pour mettre en oeuvre les principes précédents et toutes entrent dans le cadre de l'invention. De plus, l'invention n'est pas limitée aux modes de réalisation particuliers décrits pour les circuits. Il est clair que d'autres types de transistors, comme des transistors pnp et des transistors MOS, par exemple et de façon non limitative, pourraient être employés, à condi- tion de tenir compte des polarités, etc, tout ceci étant à la portée de l'homme de l'art. 2499335 REVEND ICATIONS 1. Compteur binaire synchrone comprenant plu- sieurs cellules enchaînées numérotées de O à N, et dans lequel chaque cellule comprend une bascule maître (81, 91) ayant une entrée de données, une entrée de commande et une sortie Q et une bascule esclave (82, 92) ayant une entrée de données Q, une entrée de commande et une sortie Qil caractérisé en ce que, pour o 4 i 4 n, la bascule maître (81, 91) est validée par une première phase d'un signal de commande Ci appliqué sur l'entrée de commande, de façon à accepter et à mémoriser des données, et elle est verrouillée pendant une seconde phase de Ci; la bascule esclave (82, 92) est verrouillée par la première phase de Ci et elle est validée par la seconde phase de C.; l'une des bascules est une bascule inverseuse et l'autre est une bascule non inverseuse; il existe des moyens destinés à coupler la sortie de la bascule esclave à l'entrée de données de la bascule maître et des moyens destinés à coupler la sortie de la bascule esclave à l'entrée de don- nées de la bascule maître; et il existe des moyens desti- nés à interconnecter les cellules de façon à avoir CLK + + Q1-2* + Q1 + Q0, en désignant par "CLK" un signal de comptage qui est appliqué au compteur. 2. Compteur selon la revendication 1, caracté- risé en ce que la bascule maître est une bascule inverseuse et la bascule esclave est une bascule non inverseuse, grâce à quoi le compteur fonctionne en compteur en sens croissant. 3. Compteur selon la revendication 2, caractérisé en ce que la bascule maître est une bascule de type D et la bascule esclave est une bascule de type D. 4. Compteur selon la revendication 1, conçu de façon à fonctionner en compteur de type décimal codé en binaire comportant quatre cellules (n = 3), caractérisé en ce qu'il comporte: dans la seconde cellule (i = 1), une première fonction OU (301) placée dans la liaison entre la sortie de la bascule esclave et l'entrée de données de la bascule maître de façon que l'entrée de données de la bas- cule maître reçoive Q1 + Q3; et dans la troisième cellule 46 2499335 (i = 2), une seconde fonction OU (302) placée dans la liaison entre la sortie de la bascule esclave et l'entrée de données de la bascule maître de façon que l'entrée de données de la bascule maître reçoive Q2 + Q3' 5. Compteur selon la revendication 1, caracté- risé en ce que la bascule maître (91) est une bascule non inverseuse et la bascule esclave (92) est une bascule inverseuse, grâce à quoi le compteur fonctionne en compteur en sens décroissant. 6. Compteur selon la revendication 5, caracté- risé en ce que la bascule maître est une bascule de type D et la bascule esclave est une bascule de type D. 7. Compteur selon la revendication 5, conçu de façon à fonctionner en compteur du type décimal codé en binaire ayant quatre cellules (n = 3), caractérisé en ce qu'il comporte: une fonction OU (334) donnant QO + Q1 + Q2 + Q3 sur une sortie du compteur; une bascule inverseuse (335) ayant une entrée de données reliée à la sortie de la fonction OU, une entrée de commande et une sortie QF' cette bascule étant validée par la première phase de Ci appliqué sur l'entrée de commande et étant verrouillé par la seconde phase de C.; dans la seconde cellule (i = 1), une première fonction OU-EXCLUSIF (332) disposée dans la liaison entre la sortie de la bascule maître (322) et l'entrée de données de la bascule esclave (326), de façon que la fonction OU- EXCLUSIF de QM et QF soit appliquée sur l'entrée de données de la bascule esclave; et dans la troisième cellule (i = 2), une seconde fonction OUEXCLUSIF (333) placée dans la liaison entre la sortie de la bascule maître et l'entrée de données de la bascule esclave de façon que la fonction OU-EXCLUSIF de Q2 et QF soit appliquée à l'entrée de données de la bascule esclave. 8. Compteur selon la revendication 7, caractérisé en ce que la bascule inverseuse mentionnée en dernier est une bascule de type D. 9. Compteur selon la revendication 1, caractérisé en ce que la bascule maître (121) comprend des moyens (123) qui réagissent à un signal de commande de sens de façon à 47 2499335 faire fonctionner cette bascule maître en bascule inverseuse, sous l'effet d'un premier état du signal de commande de sens, et à faire fonctionner la bascule maltre en bascule non inverseuse sous l'effet d'un second état du signal de com- mande de sens; et la bascule esclave comprend des moyens (124) qui réagissent au signal de commande de sens de façon à faire fonctionner la bascule esclave en bascule non inver- seuse sous l'effet du premier état du signal de commande de sens et à faire fonctionner la bascule esclave en bascule inverseuse sous l'effet du second état du signal de commande de sens, grâce à quoi le compteur fonctionne en compteur réversible. 10. Compteur selon la revendication 9, caractérisé en ce que, pour l'une au moins des cellules, la bascule maltre comprend une partie de bascule non inverseuse et une fonction OU- EXCLUSIF (123) placée dans la liaison entre la sortie de la bascule esclave et la partie de bas- cule non inverseuse de la bascule maître, de façon que sous l'effet du premier état du signal de commande de sens appliqué sur une entrée de la fonction OU-EXCLUSIF, la bascule maître fonctionne en bascule inverseuse, et sous l'effet du second état du signal de commande de sens, la bascule maître fonctionne en bascule non inverseuse. 11. Compteur selon la revendication 10, caracté- risé en ce que pour ladite ou lesdites cellules, la bascule esclave comprend une partie de bascule non inverseuse et une fonction NON-OUEXCLUSIF (124) placée dans la liaison entre la sortie de la bascule maltre et la partie de bascule non inverseuse de la bascule esclave, de façon que sous l'effet du premier état du signal de commande de sens appli- qué sur une entrée de la fonction NON-OU-EXCLUSIF, la bas- cule esclave fonctionne en bascule non inverseuse, et sous l'effet du second état du signal de commande de sens, la bascule esclave fonctionne en bascule inverseuse. 12. Compteur selon la revendication 10, caracté- risé en ce que pour ladite ou lesdites cellules, la bascule esclave comprend une partie de bascule inverseuse et une fonction OU-EXCLUSIF (152) placée dans la liaison entre la 48 2499335 sortie de la bascule maître et la partie de bascule inver- seuse de la bascule esclave, de façon que sous l'effet du premier état du signal de commande de sens appliqué sur une entrée de la fonction OUEXCLUSIF, la bascule esclave fonctionne en bascule non inverseuse, et sous l'effet du second état du signal de commande de sens, la bascule esclave fonctionne en bascule inverseuse. 13. Compteur selon la revendication 9, caracté- risé en ce que, pour l'une au moins des cellules, la bas- cule maître (131, 81) comprend une partie de bascule inver- seuse et une fonction NON-OU-EXCLUSIF (133, 136) placée dans la liaison entre la sortie de la bascule esclave et la partie de bascule inverseuse de la bascule maître, de façon que sous l'effet du premier état-du signal de commande de sens appliqué sur une entrée de la fonction NON-OU- EXCLUSIF, la bascule maître fonctionne en bascule inver- seuse, et sous l'effet du second état du signal de commande de sens, la bascule maître fonctionne en bascule non inverseuse. 14. Compteur selon la revendication 13, caracté- risé en ce que, pour ladite cellule, la bascule esclave comprend une partie de bascule non inverseuse et une fonc- tioni NON-OU-EXCLUSIF (137) placée dans la liaison entre la sortie de-la bascule maître et la partie de bascule non inverseuse de la bascule esclave, de façon que sous l'effet du premier état du signal de commande de sens appliqué sur une entrée de la fonction NON-OU-EXCLUSIF, la bascule esclave fonctionne en bascule non inverseuse, et sous l'effet du second état du signal de commande de sens, la bascule esclave fonctionne en bascule inverseuse. 15. Compteur selon la revendication 13, caracté- risé en ce que, pour ladite cellule, la bascule esclave comprend une partie de bascule inverseuse et une fonction OU-EXCLUSIF (134) placée dans la liaison entre la sortie de la bascule maître et la partie de bascule inverseuse de la bascule esclave, de façon que sous l'effet du premier état du signal de commande de sens appliqué sur une entrée de la fonction OU-EXCLUSIF, la bascule esclave fonctionne en bascule non inverseuse, et sous l'effet du second état du signal de commande de sens, la bascule esclave fonctionne en bascule inverseuse. 16. Compteur selon la revendication 9, caracté- risé en ce que, pour l'une au moins des cellules, la bas- cule maître comprend une partie de bascule inverseuse et une fonction OU-EXCLUSIF placée dans la liaison entre la sortie de la bascule esclave et la partie de bascule inver- seuse de la bascule maître, de façon que sous l'effet du premier état du signal de commande de sens appliqué sur une entrée de la fonction OUEXCLUSIF, la bascule maître fonctionne en bascule inverseuse, et sous l'effet du second état du signal de commande de sens, la bascule maître fonctionne en bascule non inverseuse. 17. Compteur selon la revendication 16, caracté- risé en ce que, pour ladite ou lesdites cellules, la bas- cule esclave comprend une partie de bascule non inverseuse et une fonction OU-EXCLUSIF placée dans la liaison entre la sortie de la bascule maltre et la partie de bascule non inverseuse de la bascule esclave, de façon que sous l'effet du premier état du signal de commande de sens appliqué sur une entrée de la fonction OU-EXCLUSIF, la bascule esclave fonctionne en bascule non inverseuse, et sous l'effet du second état du signal de commande de sens, la bascule esclave fonctionne en bascule inverseuse. 18. Compteur selon la revendication 16, caracté- risé en ce que, pour ladite ou lesdites cellules, la bas- cule esclave comprend une partie de bascule inverseuse et une fonction NON-OU-EXCLUSIF placée dans la liaison entre la sortie de la bascule maltre et la partie de bascule inverseuse de la bascule esclave, de façon que sous l'effet du premier état dusignal de commande de sens appliqué sur une entrée de la fonction NON-OU-EXCLUSIF, la bascule escla- ve fonctionne en bascule non inverseuse, et sous l'effet du second état du signal de coummande de sens, la bascule esclave fonctionne en bascule inverseuse. 19. Compteur selon la revendication 9, caracté- risé en ce que, pour l'une au moins des cellules, la bas- 2499335 cule maître comprend une partie de bascule non inverseuse et une fonction NON-OU-EXCLUSIF placée dans la liaison entre la sortie de la bascule esclave et la partie de bascule non inverseuse de la bascule maître, de façon-que sous l'effet du premier état du signal de commande de sens appliqué sur une entrée de la fonction NON-OU-EXCLUSIF, la bascule maître fonctionne en bascule inverseuse, et sous l'effet du second état du signal de commande de sens, la bascule maître fonctionne en bascule non inverseuse. 20. Compteur selon la revendication 19, caracté- risé en ce que, pour ladite ou lesdites cellules, la bas- cule esclave comprend une partie de bascule non inverseuse et une fonction OU-EXCLUSIF placée dans la liaison entre la sortie de la bascule maître et la partie de bascule non inverseuse de la bascule esclave, de façon que sous l'effet du premier état du signal de commande de sens appliqué sur une entrée de la fonction OU-EXCLUSIF, la bascule esclave fonctionne en bascule non inverseuse, et sous l'effet du second état du signal de commande de sens, la bascule esclave fonctionne en bascule inverseuse. 21. Compteur selon la revendication 19, caracté- risé en ce que, pour ladite ou lesdites cellules, la bas- cule esclave comprend une partie de bascule inverseuse et une fonction NON-OU-EXCLUSIF placée dans la liaison entre la sortie de la bascule maître et la partie de bas- cule inverseuse de la bascule esclave, de façon que sous l'effet du premier état du signal de commande de sens appli- qué sur une entrée de la fonction NON-OU-EXCLUSIF, la bas- cule esclave fonctionne en bascule non inverseuse, et sous l'effet du second état du signal de commande de sens, la bascule esclave fonctionne en bascule inverseuse. 22. Compteur selon la revendication 9, caracté- risé en ce qu'il comporte quatre cellules (n = 3) et en ce qu'il est conçu pour fonctionner en mode hexadécimal. 23. Compteur selon la revendication 22, conçu de façon à compter en mode décimal codé en binaire sous l'effet d'un premier état d'un signal de commande de mode, et en mode hexadécimal sous l'effet d'un second état du signal 51 2499335 de commande de mode, caractérisé en ce qu'il comporte des moyens qui réagissent au signal de commande de sens et au signal de commande de mode en appliquant, sous l'effet du premier état du signal de commande de sens et du premier état du signal de commande de mode, la combinaison logique OU de Q1 et Q3 sur l'entrée de données de la bascule maltre de la seconde cellule (i = 1) et la combinaison logique OU de Q2 et Q3 sur l'entrée de données de la troisième cellule (i = 2); un élément définissant une fonction OU et produisant en sortie Q0 + Q1 + Q2 + Q3; une bascule inverseuse comportant une entrée de données reliée à la sortie de la fonction OU, une entrée de commande et une sortie QF' cette bascule étant validée par la première phase de Ci appliqué sur son entrée de commande et étant verrouillée par la seconde phase de Ci; et des moyens qui réagissent au signal de commande de sens et au signal de commande de mode de façon à appliquer, sous l'effet du se- cond état du signal de commande de sens et du premier état du signal de commande de mode, la combinaison OU-EXCLUSIF de QM et QF sur l'entrée de données de la bascule esclave de la seconde cellule, et la combinaison OUEXCLUSIF de Q et QF sur l'entrée de données de la bascule esclave de la troisième cellule.