Brevet FR2507847A1 — publié le 19821217

EGALISEUR NUMERIQUE AUTOADAPTATIF POUR RECEPTEUR DE DONNEES La présente invention se rapporte à un égaliseur numérique auto adaptatif pour récepteur de données. Les récepteurs de données actuellement utilisés reçoivent les données sous forme analogique et comportent généralement un démodulateur de signal analogique suivi d'un filtre et d'un dispositif égaliseur. Ce dispositif égaliseur se compose essentiellement d'un filtre numérique correcteur et d'un étage de régénération de symboles, et reçoit le signal échantillonné à la cadence de l'information qui y est contenue. Ce dispositif agit plutôt comme un bloc de décision suivant le démodulateur, et ne pourrait pas traiter des signaux numériques modulés en phase différentielle ou en fréquence par des données tels crue ceux apparaissant en aval d'un réseau de connexion d'un central téléphonique temporel. La présente invention a pour objet un dispositif égaliseur pouvant traiter des signaux modulés en phase différentielle et échantillonnés à un rythme différent de celui de l'information qui y est contenue, ce dispositif précédant le démodulateur et en étant indépendant. Le dispositif égaliseur confordne à l'invention comporte un filtre numérique adaptatif recevant le signal basse fréquence échantillonné, suivi d'un réseau interpolateur et d'un circuit calculateur de phases et d'amplitudes, les sorties de résultat d'amplitudes et de phases du circuit calculateur étant respectivement reliées à un premier bloc de décision et à un second bloc de décision, les sorties des deux blocs de décision étant reliées aux entrées d'une porte ET dont la sortie est reliée à l'entrée de validation d'un circuit de commande de coefficients du filtre numérique adaptatif dont l'entrée est reliée a la sortie d'un circuit soustracteur, les entrées du circuit soustracteur étant reliées à la sortie du filtre numérique et à la sortie d'un dispositif générateur de signal de référence, luimême relié à la sortie de phases du dispositif calculateur. Selon un mode de réalisation préféré de l'invention, le dispositif calculateur comporte, reliés à son entrée, deux registres à bascules bistables disposés en cascade, la sortie du premier de ces deux registres étant reliée d'une part à un premier circuit d'élévation au carré, d'autre part à un circuit de multiplication par la cotangente de la phase absolue de l'échantillon de porteuse reçue, et encore d'autre part à une première entrée d'un circuit diviseur, la sortie du second registre étant reliée à un circuit de multiplication par moins l'inverse du sinus de la phase absolue de l'échantillon de porteuse reçue, les sorties des deux circuits multiplieurs étant reliées aux entrées d'un premier circuit additionneur dont la sortie est reliée d'une part à un second circuit d'élévation au carré, et d'autre part à la deuxième entrée dudit circuit diviseur, les sorties des deux circuits d'élévation au carré étant reliées aux entrées d'un second circuit additionneur dont la sortie est reliée à un circuit d'extraction de racine carrée dont la sortie constitue la sortie d'amplitudes du dispositif calculateur, la sortie dudit circuit diviseur étant reliée à un circuit de conversion en arc tangente dont la sortie constitue la sortie de phase du dispositif calculateur. Selon le même mode de réalisation préféré de l'invention, le premier bloc de décision comporte, reliée à son entrée, une mémoire vive dont la sortie est reliée aux entrées de deux registres à bascules bistables dont les sorties sont reliées aux entrées d'un circuit diviseur, la sortie de ce circuit diviseur étant reliée à l'entrée d'un circuit à seuil dont la sortie est reliée à l'entrée série d'un registre à décalage, les sorties des différentes cellules du registre à décalage étant reliées à des entrées correspondantes d'un circuit de décision dont la sortie constitue la sortie du premier bloc de décision.De préférence, le circuit à seuil est constitué par une mémoire morte qui produit à sa sortie un signal binaire d'une certaine valeur lorsque la valeur de son signal d'entrée est comprise entre des limites déterminées, et produit un signal binaire de valeur complémentaire dans le cas contraire. De préférence, ledit circuit de décision est constitué par une mémoire morte qui produit à sa sortie un signal binaire d'une certaine valeur lorsque certaines de ses entrées reçoivent toutes simultanément le même signal binaire de valeur déterminée, et qui produit un signal binaire de valeur complé mentaire dans tous les autres cas. Toujours, selon le même mode de réalisation préféré de l'invention, le second bloc de décision comprend, reliée à son entrée, une mémoire vive dont la sortie est reliée à deux registres à bascules bistables disposés en cascade, les sorties de ces deux registres étant reliées aux entrées d'un circuit soustracteur dont la sortie est reliée à un circuit à seuil, la sortie de ce circuit à seuil étant reliée à l'entrée série d'un registre à décalage, les sorties de chacune des cellules de ce registre à décalage étant reliées à des entrées correspondantes d'un circuit de décision dont la sortie constitue la sortie du second bloc de décision.De préférence, ledit circuit à seuil est constitué par une mémoire morte qui délivre un signal binaire d'une valeur déterminée lorsque la valeur de son signal d'entrée est comprise entre des limites déterminées, et un signal binaire de valeur complémentaire dans le cas contraire. De préférence également, le circuit de décision est constitué par une mémoire morte qui produit à sa sortie un signal binaire d'une certaine valeur lorsque certaines de ses entrées reçoivent toutes simultanément le même signal binaire de valeur déterminée, et qui produit un signal binaire de valeur complémentaire dans tous les autres cas. De façon avantageuse, la sortie de phases du dispositif calculateur est reliée audit circuit soustracteur par l'intermgdiaire d'un circuit à gain réglable, qui est constitué de préférence par une mémoire morte dont deux ou plusieurs entrées d'adressages sont reliées à un dispositif commutateur de sélection de gain. Selon l'invention, le circuit de commande des coefficients du filtre numérique comporte pour chaque coefficient du filtre numérique un registre à décalage ayant un nombre de cellules égal au nombre d'échantillons de chacun des symboles, représentant les données transmises, registre à décalage dont l'entrée série est reliée à la sortie dudit circuit soustracteur, les sorties des cellules de ce registre à décalage étant reliées à des premières entrées de circuits multiplieurs dont les secondes entrées sont reliées aux sorties d'une série déterminée de cellules d'une ligne à retard dont l'entrée est reliée à l'entrée du dispositif égaliseur, la première cellule de ladite série déterminée étant celle reliée autre part au multiplieur de convolution relatif à ce coefficient en question, la série déterminée comportant le meme nombre de cellules que ledit registre à décalage, ces cellules étant situées en aval de la première cellule, c'est-àdire contenant des échantillons plus anciens que cette dernière, les sorties des circuits multiplieurs étant reliées à des entrées correspondantes d'un circuit sommateur-accumulateur dont la sortie est reliée par l'intermédiaire d'un registre à bascules bistables à une entrée d'un multiplieur dont l'autre entrée est reliée à un dispositif de commande de convergence approprié, la sortie de ce multiplieur étant reliée à une entrée d'un soustracteur dont l'autre entrée est reliée à la sortie d'une mémoire vive de coefficients, cette sortie de la mémoire vive étant également reliée au multiplieur de convolution correspondant du filtre numérique, la sortie du soustracteur étant reliée à l'entrée de la mémoire vive, l'entrée de remise à zéro dudit registre relié à la sortie du sommateur-soustracteur étant reliée à la sortie d'une porte ET dont une entrée est reliée à un générateur séquentiel, et dont l'autre entrée est reliée à ladite entrée de validation du circuit de commande de coefficients. La présente invention sera mieux comprise à la lecture de la description détaillée d'un mode de réalisation pris comme exernple non limitatif et illustré par le dessin annexé, sur lequel - la figure 1 est un bloc diagramme d'un égaliseur numérique conforme à l'invention; - la figure 2 est un bloc-diagramme d'un exemple de réalisation du réseau interpolateur du dispositif de la figure 1, et - la figure 3 est un bloc-diagramme détaillé du filtre numérique et du circuit de commande des coefficients de ce filtre représentés sur la figure 1. L'égaliseur représenté sur la figure 1 est par exemple destiné à être disposé dans un dispositif récepteur de signaux basse fréquence modulés en phase différentielle, entre une jonction MIC faisant partie d'un central téléphonique numérique, et par laquelle arrivent ces signaux basse fréquence déjà échantillonnés à une fréquence de 8 kHz par exemple, et un démodulateur de tels signaux. Cet égaliseur comporte, relié à son entrée 1, un filtre numérique correcteur adaptatif 2. La sortie du filtre 2 est reliée d'une part à une borne 3 et d'autre part à l'entrée d'un réseau interpolateur 4. La borne 3 est reliée à un démodulateur approprié (non représenté). Le réseau interpolateur 4 comporte, comme on le verra cidessous, deux sorties référencées 5 et 6 sur lesquelles se présentent respectivement des signaux non interpolés et retardés, et des signaux interpolés.La sortie 5 est reliée à l'entrée d'un circuit 7 calculateur de phases et d'amplitudes. La sortie 6 est reliée à une première enTrée d'un circuit soustracteur 8. Le circuit calculateur 7 comporte une sortie 9 de résultats d'amplitudes et une sortie 10 de résultats de phases. La sortie 9 est reliée à l'entrée d'un premier bloc de décision 11, et la sortie 10 est reliée à l'entrée d'un second bloc de décision 12. Les sorties des blocs 11 et 12 sont respectivement reliées aux deux entrées d'un circuit ET 13. La sortie du circuit 13 est reliée à l'entrée de validation d'un circuit 14 de commande des coefficients du filtre numérique 2. La sortie 10 du circuit calculateur 7 est également reliée à l'entrée de signal 15 d"n circuit 16 a gain réglable dont la sortie est reliée à la seconde entrée du circuit soustracteur 8. Le circuit 16 comporte une entrée 17 de commande de gain, cette entrée étant reliée, de façon non représentée, à un dispositif commutateur approprié.Dans le cas oii le circuit 16 est réalisé à l'aide d'une mémoire morte, l'entrée 17 comporte en réalité deux ou plusieurs entrées reliées respectivement à deux ou plusieurs entrées d'adressage de cette mémoire morte, les autres entrées d'adressage ou certaines de ces entrées, étant reliées à l'entrée de signal 15. La mémoire morte constituant le circuit 16 est réalisée, de façon connue en soi, pour que lton obtienne à sa sortie le sinus du signal d'entrée multiplié par un certain coefficient, qui peut être inférieur, égal, ou supérieur à l'unité, la sélection des différentes valeurs de ce coefficient étant commandée par l'activation d'une entrée 17 correspondante. On a schématiquement représenté sur la figure 2 un exemple de réalisation du réseau interpolateur 4 de la figure 1. L'entrée 18 du réseau 4 est reliée d'une part à l'entrée d'un premier filtre numérique 19, d'autre part à l'entrée d'un second filtre numérique 20, et encore d'autre part à l'entrée d'un registre 21 à bascules bistables. Les filtres 19 et 20 sont d'ordre e, et comportent des lignes à retard ou moyens équivalents, tels que des mémoires vives, permettant de faire circuler les n derniers échan tillons, référencés Yn à Yn p I' du signal incident appliqué sur la borne 18. Ces 2 échantillons sont multipliés par 2 coefficients correspondants, stockés dans une mémoire morte (non représentée), et respectivement référencés al à a p pour le filtre 19, et bl à b p pour le filtre 20. Les 2 échantillons ainsi multipliés sont additionnés et envoyés à la sortie du filtre correspondant. Le premier filtre numérique 19 synthétise un signal de sortie déphasé de -2T/3 par rapport au signal incident, tandis que le deuxième filtre numérique 20 synthétise un signal de sortie déphasé de -T/3 par rapport au même signal incident, T étant la période d'échantillonnage, à savoir 125 microsecondes dans le cas d'un échantillonnage classique à 8 kHz.Les sorties des filtres 19 et 20 et du registre 21 sont reliées à des entrées correspondantes d'un circuit multiplexeur 22 qui ordonne dans le temps les échantillons issus du premier filtre, du second filtre, et du registre 21, respectivement. La sortie du multiplexeur 22 est la sortie 5 précitée, et la sortie du registre 21 est également reliée à la sortie 6. Dans le cas choisi en exemple de la transmission de données se présentant sous forme de "symboles" comportant des groupes de deux éléments binaires et contenues dans un signal modulé en phase différentielle, cette transmission se faisant par un système téléphonique MIC, et le signal étant échantillonné à la fréquence de 8 kHz, l'interpolateur brièvement décrit ci-dessus est nécessaire pour obtenir un fonctionnement correct de l'égaliseur, pour des signaux basse fréquence modulés à des fréquences classiques telles que 1200 ou 1600 Bauds. Pour une fréquence de 1200 Bauds, le nombre d'échantillons appartenant au même symbole est de 6,66, et pour une fréquence de 1600 Bauds, ce nombre descend à 5, ce qui est nettement insuffisant. Le réseau interpolateur décrit cidessus permet d'obtenir 20 échantillons pour 1200 Bauds et 15 échantillons pour 1600 Bauds, ce qui est généralement suffisant pour assurer le fonctionnement correct de l'égaliseur. Bien entendu, si l'on désire un plus grand nombre d'échantillons, par exemple à cause du choix d'une fréquence de modulation plus élevée, on peut rajouter à l'interpolateur 4 un ou plusieurs autres filtres numériques, le multiplexeur 22 étant modifié corrélativement. Le dispositif 7 de calcul de phases et d'amplitudes comporte deux registres à bascules bistables 23, 24 disposées en cascade, I'entrée du registre 23 constituant l'entrée du dispositif 7, et étant donc reliée à la sortie 5 du réseau interpolateur 4. La sortie du registre 23 est reliée d'une part à l'entrée d'un circuit 25 d'élévation au carré, d'autre part à une entrée d'un circuit 26 multiplicateur par (cotg G 0i étant la phase absolue de l'échantillon de signal reçu, et encore d'autre part à une première entrée d'un circuit diviseur 27. La sortie du deuxième registre 24 est reliée à une entrée d'un circuit 28 multiplicateur par (-l/sin gui). Les sorties des circuits 26 et 28 sont reliées aux entrées d'un circuit additionneur 29.La sortie du circuit 29 est reliée d'une-part à une seconde entrée du circuit diviseur 27, et d'autre part à l'entrée d'un circuit 30 élévateur au carré. Les sorties des circuits 25 et 30 sont reliées aux entrées d'un circuit additionneur 31 dont la sortie est reliée à l'entrée d'un circuit 32 d'extraction de racine carrée. Les circuits 25, 26, 28 et 30 sont réalisés de préférence à l'aide de circuits intégrés multiplieurs accumulateurs tels que les circuits intégrés TRW n0 TDC 10105, les coefficients cotg B et -1/sin Ol étant rangés dans des mémoires mortes. La sortie du circuit 32 constitue la sortie 9 du circuit 7.La sortie du circuit diviseur 27 est reliée à l'entrée d'un circuit 33 de conversion en valeurs d'arc tangente, qui est réalisé de préférence à l'aide d'une mémoire morte programmée, de façon connue en soi, pour convertir des valeurs de tangentes en valeurs d'arc tangente. La sortie du circuit 33 constitue la sortie 10 du circuit 7. Le premier bloc de décision 11 comporte une mémoire vive 34 dont l'entrée de données est reliée à la sortie 9 du circuit 7. La capacité de la mémoire 34 correspond au moins au nombre L d'échantillons produits à la sortie 5 du réseau interpolateur 4 pour un symbole du signal incident. La sortie de données de la mémoire 34 est reliée en même temps aux entrées de deux registres à bascules bistables 35, 36. Les sorties des registres 35 et 36 sont reliées aux entrées d'un circuit diviseur 37 dont la sortie est reliée à l'entrée d'un circuit à seuil 38.Ce circuit à seuil 38 est réalisé de préférence à l'aide d'une mémoire morte programmée, de façon connue en soi, pour fournir à sa sortie un signal binaire ayant une valeur déterminée, par exemple "1" lorsque son signal d'entrée a une valeur comprise dans une certaine fourchette de valeurs autour d'une valeur nominale qui est égale à l'unité dans le cas présent, comme expliqué ci-dessous. Lorsque la valeur de ce signal d'entrée n'est pas comprise dans ladite fourchette, le circuit à seuil 38 produit un signal binaire de valeur complémentaire, c'est-à-dire "0" pour l'exemple précité. La sortie du circuit à seuil 38 est reliée à l'entrée série d'un registre à décalage 39 qui comporte un nombre de cellules égal audit nombre L d'échantillons produits à la sortie du réseau interpolateur pour un symbole.La sortie de chaque cellule du registre 39 est reliée à une entrée d'adressage correspondante d'une mémoire morte 40 de décision. Cette mémoire morte 40 est programmée, de façon connue en soi, pour produire à sa sortie un " 1" lorsque toutes ou certaines de ses entrées reçoivent un "1" en même temps. Dans le cas oU seulement certaines des entrées de la mémoire 40 doivent recevoir simultanément un "1", on peut par exemple sélectionner celles reliées aux cellules centrales du registre 39, ce qui correspond au cas relativement courant où les échantillons extrêmes d'un symbole sont très déformés alors que les autres ne le sont que peu. La sortie de la mémoire 40 constitue la sortie du bloc 11 et est donc reliée à une entrée du circuit ET 13. Le second bloc de décision 12 comporte une mémoire vive 41 dont l'entrée de données constitue l'entrée de ce bloc et est donc reliée à la sortie 10 du circuit 7. La capacité de la mémoire 41 est la même que celle de la mémoire 34. La sortie de la mémoire 41 est reliée à l'entrée d'un registre à bascules bistables 42 disposé en cascade avec un registre à bascules bistables 43. Les sorties des registres 42 et 43 sont reliées aux entrées d'un circuit soustracteur 44 dont la sortie est reliée à l'entrée d'un circuit à seuil 45. Le circuit 45 est réalisé de préférence à l'aide d'une mémoire morte dont la programmation est similaire à celle de la mémoire constituant le circuit 38, la valeur nominale autour de laquelle est définie une fourchette correspondant, comme on le verra ci-dessous, à la valeur de la phase absolue des échantillons du signal reçu.La sortie du circuit 45 est reliée à l'entrée série d'un registre à décalage 46 comportant, comme le registre 39, L cellules. La sortie de chaque cellule du registre 46 est reliée à une entrée d'adressage d'une mémoire morte de décision 47. La programmation de la mémoire morte 47 est similaire à celle de la mémoire morte 40. La sortie de la mémoire morte 47 constitue la sortie du bloc 12 et est donc reliée à une deuxième entrée du circuit ET 13. On a représenté sur la figure 3 un exemple de réalisation du circuit 14, et on a également représenté partiellement le filtre numérique 2. Pour ne pas surcharger la figure, on a seulement représenté les éléments correspondant au traitement de l'un des coefficients du filtre, à savoir le coefficient de rangi. Le circuit 14 comporte un dispositif 48 de ligne à retard numérique prolongeant le dispositif de ligne à retard numérique 49 du filtre 2, la première cellule de la ligne à retard 48 étant reliée à la dernière de la ligne à retard 49, la ligne 48 formant avec la ligne 49 une grande ligne à retard numérique. De préférence, les lignes à retard 48 et 49 ainsi que le registre à décalage 54 sont réalisés à laide d'une ou de plusieurs mémoires vives commandées, de même que les mémoires vives 34 et 41, par des compteurs d'adressage (non représentés) de façon connue en soi, par exemple comme indiqué dans l'article: '1Architecture Development for a general purpose digital filter" de R.J.Karwoski paru dans "Electro 79 Conference Record" d'avril 1979. Soit 3 le nombre d'échantillons d'un même symbole arrivant sur l'entrée 1 de l'égaliseur. On définit un nombre entier K égal ou immédiatement supérieur à J suivant que 5 est un nombre entier ou -non. Si, par exemple J = 6,66 comme cité ci-dessus, on prend K = 7. La ligne à retard 48 comporte alors K-l cellules, tandis que la ligne à retard 49 comporte m cellules, m étant, comme précisé ci-dessus, l'ordre du filtre numérique 2. On appelle xi la valeur d'un échantillon de signal incident à l'instant d'échantillonnage i.T, T étant la période d'échantillonnage, i étant nul ou entier positif. On suppose que toutes les cellules des lignes à retard comportent déjà des échantillons du signal incident. Juste avant l'instant (n+l) T auquel arrive un échantillon xn+l, les lignes à retard 49 et 48 contiennent, dans l'ordre, depuis l'entrée 1 jusqu'à i'extrémité de la ligne 48 la plus éloignée de cette entrée, les échantillons xn à xn m+l pour la ligne 49 et les échantillons xn m à xn m K+1 pour la ligne 48.Comme représenté schématiquement sur la figure 1, la sortie de chaque cellule de la ligne à retard 49 est reliée à une première entrée d'un multiplieur 50 de convolution dont la sortie est reliée à une entrée correspondante d'un sommateur-accumulateur 51. L'autre entrée de chaque multiplieur 50 est reliée à la sortie correspondante du dispositif de commande de coefficients 14 duquel elle reçoit le coefficient de pondération C j correspondant, i étant le rang de ce coefficient et variant de 0 à m-l, le coefficient C0 correspondant à la première cellule de la ligne à retard 49, c'est-à-dire celle se trouvant le plus près de la borne 1. Sur la figure 3, on a représenté les éléments de circuit relatifs à un coefficient Cj quelconque. La première entrée du multiplieur 50 relatif au coefficient Cj est reliée à la sortie de la cellule de la ligne à retard 49 contenant l'échantillon xnj toujours à l'instant (n+l)T. La sortie de cette cellule de ligne à retard est également reliée à une première entrée d'un premier multiplieur 52 faisant partie d'un groupe de K multiplieurs du dispositif 14.Les premières entrées des (K-1) autres multiplieurs 52 sont reliées aux sorties des (I(-1) cellules de ligne à retard se trouvant juste après la cellule contenant l'échantillon xnj, c'est-à-dire des cellules contenant les échantillons à xn-j-K-1 Bien entendu, les sorties de ces (K-1) cellules sont également reliées aux premières entrées d'autres multiplieurs 50 (non représentés sur la figure 3) du filtre numérique 2. Par ailleurs, l'entrée 53 du dispositif 14, qui est reliée extérieurement à la sortie du soustracteur 8, est reliée à l'entrée d'une ligne à retard numérique 54 comportant K cellules. Les K cellules de la ligne à retard 54 contiennent juste avant l'arrivée de l'échantillon xn+l, les échantillons de signal d'erreur en à en K+1 La sortie de chacune de ces cellules est reliée à la seconde entrée d'un multiplieur 52 correspondant. Les sorties des multiplieurs 52 sont reliées à des entrées correspondantes d'un circuit sommateur-accumulateur 55 dont la sortie est reliée à l'entrée de données d'une bascule bistable 56. L'entrée CK de signaux d'horloge de la bascule 56 est reliée à une borne 57 elle-même reliée à un générateur de signaux d'horloge approprié (non représenté) L'entrée d'effacement CL de la bascule 56 est reliée à la sortie d'une porte ET 58. Les deux entrées de la porte ET 58 sont respectivement reliées à une borne 59 et à une borne 60. La borne 59 est reliée à un générateur de signaux séquentiels approprié (non représenté) qui peut également délivrer lesdits signaux d'horloges envoyés sur entrée CK de la bascule 56. La borne 60 est reliée à la sortie de la porte ET 13. La sortie de la bascule 56 est reliée à une entrée d'un circuit multiplieur 61 dont l'autre entrée est reliée à une borne 62. La borne 62 est reliée à un dispositif de commande de convergence approprié (non représenté), par exemple tel que celui décrit dans l'article de D.L.Duttweiler publié dans "IEEE Transactions on Communications", Vol.COM-26 N05 de Mai 1978, pages 647 à 653.La sortie du circuit multiplieur 61 est reliée à une première entrée d'un circuit soustracteur 63 dont une seconde entrée est reliée à la sortie d'une mémoire vive de coefficients 64, cette sortie étant également reliée à la seconde entrée du multiplieur 50. La sortie du soustracteur 63 est reliée à l'entrée de la mémoire 64. On va maintenant expliquer le fonctionnement du dispositif égaliseur décrit ci-dessus. Le filtre numérique 2 est un filtre numérique transversal non récursif classique à coefficients asservis dont le fonctionnement est bien connu en soi et ne sera pas expliqué plus en détail. On précisera simplement que les signaux de sortie de ce filtre sont envoyés d'une part vers le démodulateur, relié à la borne 3, pour y être exploités de façon classique, et d'autre part vers le réseau interpolateur 4. Le réseau interpolateur 4 délivre, dans le cas pris en exemple, deux échantillons intermédiaires pour chaque échantillon incident, ces échantillons intermédiaires étant respectivement déphasés de -T/3 et -2T/3 par rapport à l'échantillon incident correspondant. Etant donné que les échantillons intermédiaires ne sont disponibles à la sortie des filtres 19 et 20 qu'au bout d'un certain temps de traitement, les échantillons incidents sont retardés dans le registre 21 pendant le temps nécessaire pour compenser ce temps de traitement. A la sortie 5 du multiplexeur 22, on recueille à chaque fois, dans l'ordre, un échantillon incident et les deux échantillons intermédiaires retardés de -T/3 et -2T/3.A la sortie 6 du registre 21, on ne recueille que les échantillons incidents, qui sont envoyés en tant que signal réel au soustracteur 8 qui reçoit du circuit 16 un signal de référence produit de la façon expliquée ci-dessous. Le circuit calculateur 7 comporte, à son entrée, les bascules bistables 23 et 24 qui mémorisent à chaque instant les deux derniers échantillons issus de l'interpolateur 4. Soient Yn et yn-1 1 les valeurs des deux derniers échantillons mémorisés dans les bascules 23 et 24 respectivement à un instant donné, et appartenant au même symbole.Si l'on ne tient pas compte des distorsions affectant les échantillons, yn est de la forme: yn = A sin (n#i+ #) et yn-1 est de la forme : yn-1 = A sin [(n-1)#i+ #] , expressions dans lesquelles #i = 2 #fp Ti, fp étant la fréquence de l'onde porteuse et Ti la période d'échantillonnage après interpolation, A est l'amplitude de l'enveloppe des échantillons et # est la phase instantanée de ces échantillons. On pose un = yn . cotg #i - yn-1/sin#i cos #i A sin [(n-1) #i + #] soit : un = A sin (n#i + #) sin #i sin #i A (sin#i cos # + cos n#i sin #) cos #i - A sin [(n-1)#i + #] sin #i un = [sin n#i cos # cos #i + cos n#i sin # cos #i - sin #1 sin (n-1) #i cos # - cos (n-1) #i sin#] A un = (sin n# cos#os# + cos n# sin# cos# - sin n# cos # cos # a i i i I I + sin #i cos n#i cos # - cos n#i cos #i sin # - sin n#i sin #i sin #) un = A (cos n#i cos # - sin n#i sin #) un = A cos (n#i + #) Un représente donc la suite des échantillons en quadrature avec La valeur de yn est disponible à la sortie du registre 23. A la sortie du circuit 29, on obtient la valeur de un définie ci-dessus. Par conséquent, à la sortie du diviseur 27, on obtient yn/un c'est-à-dire la valeur: tg #n = A sin (n#i + #)/A cos (n#i + #) = tg (n#i + #) Donc, à la sortie du circuit 33, on obtient la valeur (n#i + #), c'est-àdire la phase instantanée des échantillons venant de la borne 5. A la sortie de l'additionneur 31, on obtient la valeur: yn2 + un2 = A2sin(n#i + #) + A2cos2(n#i + #) = A2 Donc, à la sortie 9 du circuit 32, on obtient la valeur A, c'est-à-dire l'amplitude instantanée des échantillons incidents. Dans le premier bloc de décision 11, la mémoire vive 34 a en mémoire à chaque instant les L dernières (plus récentes) valeurs d'amplitudes instantanées correspondant aux K échantillons incidents et aux L échantillons en résultant après interpolation, les nombres K et L étant définis ci-dessus. Le registre 36 reçoit des impulsions d'horloge au rythme de l'échantillonnage dès que toutes les valeurs d'amplitudes relatives aux échantillons interpolés, correspondant à un échantillon arrivant à l'entrée de l'interpolateur 4, sont rangées dans la mémoire 34. Cette impulsion d'horloge ne fait donc mémoriser dans le registre 36 qu'une seule parmi L valeurs, les L-1 autres valeurs défilant successivement dans le registre 35. La valeur mémorisée dans le registre 36 est prise arbitrairement, par exemple la valeur centrale du groupe de L valeurs, et est prise comme valeur de référence. Chacune des L-l valeurs passant dans le registre 35 est diviséeq, dans le diviseur 37, par ladite valeur de référence. Le résultat de la division, qui doit être théoriquement égal à 1 pour chacune des L-l valeurs appartenant au même symbole que la valeur de référence, est comparé dans le circuit 38 à l'unité et à des valeurs proches de l'unité. Ces valeurs sont situées à l'intérieur d'une fourchette de valeurs, par exemple entre 0,9 et 1,1. Si ledit résultat de la division est situé dans cette fourchette, le circuit 38 produit à sa sortie un "1" par exemple, et il produit un "0" dans le cas contraire. Chaque résultat de comparaison produit par le circuit 38 est envoyé dans le registre à décalage 39 qui comporte L cellules et mémorise donc les L résultats de comparaison les plus récents correspondant aux amplitudes instantanées des échantillons incidents.La mémoire de décision 40 connaît donc à tout instant ces L résultats de comparaison et fournit à sa sortie un "1" par exemple lorsque tous ces L résultats sont égaux à 1, ou bien lorsque au moins un certain nombre de ces résultats sont égaux à 1 : on peut par exemple ne pas tenir compte des deux ou trois valeurs extrêmes se trouvant dans les cellules de chaque extrémité du registre 39. En effet, ces valeurs extrêmes corres pondent, lorsque le registre 39 contient toutes les valeurs appartenant théoriquement au même symbole, aux échantillons initiaux et terminaux de ce symbole qui ont de fortes probabilités d'être fortement perturbés la plupart du temps, et risquent de ce fait d'inhiber à tort le dispositif de commande de coefficients 14 situé en aval de la mémoire 40. Dans le second bloc de décision 12, la mémoire vive 41 a en mémoire à chaque instant les L valeurs les plus récentes - de phases instantanées correspondant aux K échantillons incidents et aux L échantillons en résultant après interpolation. Les L valeurs mémorisées dans la mémoire 41 appartiennent à un même symbole si l'écart entre deux valeurs consécutives prises parmi elles traduit simplement la fréquence d'interpolation fi = 1/Ti Soient Soient f n I et n-l = (n-l) gi + d'où : # - #. = # = 2#f T. I pi Si, par exemple, la fréquence d'échantillonnage est de 8 kHz, et de 24 kHz après interpolation, et si f p = 1800 Hz, on trouve: #i = 27 . Si, à un instant donné, l'échantillon # n se trouve dans le registre 42, et l'échantillon Lorsque, simultanément, les mémoires de décision du-bloc 11 et du bloc 12 produisent un "1", un "1" apparaît à la sortie du ET 13 et permet de valider l'asservissement des coefficients du filtre 2, réalisé, selon l'algorithme connu de l'erreur quadratique minimale, de la façon expliquée ci-dessous. Le signal d'erreur, nécessaire à l'asservissement des coefficients du filtre 2, est produit à partir de l'écart entre le signal réel issu du filtre asservi et un signal de référence. Ce signal de référence est formé à partir de la phase instantanée du signal réel issu du filtre 2, ce signal ayant une fréquence égale à la fréquence d'échantillonnage avant interpolation (on ne conserve qu'une valeur sur trois arrivant sur la borne 10), la valeur de phase étant convertie en une valeur correspondante de sinus et multipliée par un coefficient réglable, de façon que des sinus de phases identiques produits sur les bornes 6 et 10 aient la même valeur. Le soustracteur 8 reçoit ainsi le signal réel de la borne 6 et le signal de référence de la sortie du circuit 16, et produit donc à sa sortie le signal d'erreur qui est envoyé à l'entrée 53 du circuit 14. On sait que l'équation générale d'asservissement de chaque coefficient Cj, à l'instant d'échantillonnage nT, c'est-à-dire à l'instant où l'échantillon xn vient d'arriver dans la ligne à retard du filtre numérique, est de la forme :Cjn = Cjn-1 - 2 #en-1 xn-j-1 équation dans laquelle Cjn est la valeur qui doit avoir à cet instant d'échantillonnage le coefficient Cj de rang j Cnj-l étant la valeur du coefficient de même rang à l'instant d'échantillonnage précédent, 2 X le facteur de vitesse de convergence (la valeur de ce facteur étant fournie à la borne 62), en-1 la valeur du signal d'erreur calculée pour l'instant d'échantillonnage précédent, et xn-j-1 la valeur de l'échantillon de rangi. Le coefficient Cjn-1 1 est fourni par la mémoire vive 64 du fait que la sortie de cette mémoire est reliée, par l'intermédiaire du soustracteur 63, à son entrée. Ainsi, un coefficient sortant de cette mémoire est envoyé au filtre 2 et est diminué (algébriquement) d'une quantité corrective arrivant du multiplieur 61 et rangé aussitôt après dans cette même mémoire pour être utilisé à l'instant d'échantillonnage suivant. Le terme 2#en-1 xn-j-1 est soustrait, dans le soustracteur 63, du terme cjn-1 s'il parvient à ce soustracteur, c'est-à-dire si le registre 56 est validé. Ce registre est validé lorsque le circuit ET 13 produit un "1" à sa sortie, un "1" étant appliqué par le générateur de signaux séquentiels sur la borne 59. Le circuit ET 13 produit un "1" à sa sortie lorsque les deux blocs de décision 11 et 12 ont déterminé simultanément que les K derniers échantillons reçus (donnant L échantillons après interpolation) appartiennent au même symbole. Si l'un de ces deux blocs au moins ne reconnaît pas ce symbole et produit un "0" à sa sortie, le registre 56 n'est pas validé, aucune quantité n'est soustraite du coefficient Cjn-1, et il en est de même pour tous les coefficients Con-1 à Cm-1n-1 qui sont donc figés. On va expliquer maintenant comment on produit le signal d'erreur relatif au coefficient de rang j Les blocs de décision 11 et 12 travaillent d'après une base de L échantillons issus de l'interpolateur, ces L échantillons correspondant à K échantillons incidents, ce qui apporte un retard minimal égal à KT (T étant la période d'échantillonnage avant interpo- lation) dans l'asservissement des coefficients du filtre 2 du fait du temps nécessaire aux blocs 11 et 12 pour fournir un signal de validation. Un tel retard est pénalisant pour la vitesse de convergence de l'égaliseur. Grâce au dispositif de l'invention, représenté en figure 3, on amé- liore la vitesse de convergence. En effet, grâce au branchement, décrit ci-dessus, des lignes à retard 48 et 49, et du registre 54 en particulier, on a connaissance à l'instant (n+l)T des K échantillons de signal d'erreur précédents e n à en-K+1 mémorisés dans le registre 54 et des m+K échantillons du signal d'entrée mémorisés dans les lignes à retard 49 et 48, respectivement. Entre deux validations successives par les blocs 11 et 12, la base de K échantillons de signal d'erreur e n à en-K+1 contenus dans le registre 54 est caractéristique d'un même symbole. Par conséquent, on accumule dans 55 les K produits de corrélation correcteurs e n xn-j a en-K+1 xn-K-j+1.L'équation générale d'asservissement rappelée ci-dessus devient alors: n-1 Cjn = Cjn-1 - 2# # ei xi-j i=n-K Cette équation est mise en oeuvre par les multiplieurs 52 et le sommateur-accumulateur 55. On peut utiliser à cet effet un processeur arithmétique rapide, par exemple le circuit intégré TRW n TDC 10103, identique à celui effectuant le produit de convolution du filtre 2 (ce dernier regroupant tous les multiplieurs 50 et le sommateur-accumulateur 51. La somme des K produits de corrélation correcteurs est rangée dans le registre 56 qui est remis à zéro, le cas échéant, par l'ordre de validation produit à la sortie du ET 13. A la mise sous tension, les m coefficients du filtre transversal 2 sont tous forcés à zéro, sauf le coefficient central qui est porté à 1 pour permettre le passage du signal. La configuration de départ est (C0, ..., Cm/2, ..., Cm-1) = (0, ..., 1, ..., 0). En cours de fonctionnement, il se peut qu'un signal parasite de cause indéterminée vienne détruire la base des m coefficients du filtre 2. Dans ce cas, le signal en sortie du filtre 2 s'en trouvera complètement détruit, et l'égaliseur autoadaptatif ne pourra plus assurer son travail (asservisse ment des coefficients). Cependant, le démodulateur se situant derrière l'égaliseur et chargé de démoduler le signal restitué par ce dernier, est capable de détecter la destruction du signal. Lorsque le taux d'erreur sera excessif, il génèrera un signal d'alarme vers l'égaliseur. La prise en compte de cette alarme par l'égaliseur se traduira par un forçage des coefficients dans une configuration identique à celle de départ (0, .., 1, ..., 0). REVENDICAnONS 1. Egaliseur numérique autoadaptatif pour récepteur de données, caractérisé par le fait qu'il comporte un filtre numérique adaptatif (2) recevant le signal basse fréquence échantillonné, suivi dtun réseau interpolateur (4) et d'un circuit calculateur de phases et d'amplitudes (7), les sorties (9, 10) de résultat d'amplitudes et de phases du circuit calculateur étant respectivement reliées à un premier bloc de décision (11) et à un second bloc de décision (12), les sorties des deux blocs de décision étant reliées aux entrées d'une porte ET (13) dont la sortie est reliée à l'entrée de validation (60) d'un circuit de commande (14) de coefficients du filtre numérique adaptatif dont l'entrée est reliée à la sortie d'un circuit soustracteur (8), les entrées du circuit soustracteur étant reliées à la sortie du filtre numérique (2) et à la sortie d'un dispositif (16) générateur de signal de référence lui-même relié à la sortie de phases (10) du dispositif calculateur. 2. Egaliseur selon la revendication 1, caractérisé par le fait que le dispositif calculateur comporte, reliés à son entrée, deux registres à bascules bistables (23, 24) disposés en cascade, la sortie du premier de ces deux registres étant reliée d'une part à un premier circuit d'élévation au carré (25)3 d'autre part à un circuit (26) de multiplication par la cotangente de la phase absolue de l'échantillon de porteuse reçue, et encore d'autre part à une première entrée d'un circuit diviseur (27), la sortie du second registre étant reliée à un circuit (28) de multiplication par moins l'inverse du sinus de la phase absolue de l'échantillon de porteuse reçue, les sorties des deux circuits multiplieurs étant reliées aux entrées d'un premier circuit additionneur (29) dont la sortie ést reliée d'une part à un second circuit d'élévation au carré (30), et d'autre part à la deuxième entrée dudit circuit diviseur, les sorties des deux circuits d'élévation au carré étant reliées aux entrées d'un second circuit additionneur (31) dont la sortie est reliée à un circuit d'extraction de racine carrée (32) dont la sortie (9) constitue la sortie d'amplitudes du dispositif calculateur, la sortie dudit circuit diviseur étant reliée à un circuit de conversion en arc tangente (33) dont la sortie (10) constitue la sortie de phase du dispositif calculateur. 3. Egaliseur selon l'une quelconque des revendications 1 ou 2, caractérisé par le fait que le premier bloc de décision (11) comporte, reliée à son entrée, une mémoire vive (34) dont la sortie est reliée aux entrées de deux registres à bascules bistables (35, 36) dont les sorties sont reliées aux entrées d'un circuit diviseur (37), la sortie de ce circuit diviseur étant reliée à l'entrée d'un circuit à seuil (38) dont la sortie est reliée à l'entrée série d'un registre à décalage (39), les sorties des différentes cellules du registre à décalage étant reliées à des entrées correspondantes d'un circuit de décision (40) dont la sortie constitue la sortie du premier bloc de décision. 4. Egaliseur selon la revendication 3, caractérisé par le fait que le circuit à seuil (38) est constitué par une mémoire morte qui produit à sa sortie un signal binaire d'une certaine valeur lorsque la valeur de son signal d'entrée est comprise entre des limites déterminées, et produit un signal binaire de valeur complémentaire dans le cas contraire. 5. Egaliseur selon la revendication 3 ou 4, caractérisé par le fait que ledit circuit de décision (40) est constitué par une mémoire morte qui produit à sa sortie un signal binaire d'une certaine valeur lorsque certaines de ses entrées reçoivent toutes simultanément le même signal binaire de valeur déterminée, et qui produit un signal binaire de valeur complémentaire dans tous les autres cas. 6. Egaliseur selon l'une quelconque des revendications précédentes, caractérisé par le fait que le second bloc de décision (12) comprend, reliée à son entrée, une mémoire vive (41) dont la sortie est reliée à deux registres à bascules bistables disposés en cascade (42, 43), les sorties de ces deux registres étant reliées aux entrées d'un circuit soustracteur (44) dont la sortie est reliée à un circuit à seuil (45), la sortie de ce circuit à seuil étant reliée à l'entrée série d'un registre à décalage (46), les sorties de chacune des cellules de ce registre à décalage étant reliées à des entrées correspondantes d'un circuit de décision (47) dont la sortie constitue la sortie du second bloc de décision. 7. Egaliseur selon la revendication 6, caractérisé par le fait que ledit circuit à seuil est constitué par une mémoire morte qui délivre un signal binaire d'une valeur déterminée lorsque la valeur de son signal d'entrée est comprise entre des limites déterminées, et un signal binaire de valeur complémentaire dans le cas contraire. 8. Egaliseur selon la revendication 7, caractérisé par le fait que ledit circuit de décision est constitué par une mémoire morte qui produit à sa sortie un signal binaire d'une certaine valeur lorsque certaines de ses entrées reçoivent toutes simultanément le même signal binaire de valeur déterminée, et qui produit un signal binaire de valeur complémentaire dans tous les autres cas. 9. Egaliseur selon l'une quelconque des revendications précédentes, caractérisé par le fait que la sortie de phases du dispositif calculateur est reliée audit circuit soustracteur par l'intermédiaire d'un circuit à gain réglable (16), qui est constitué de préférence par une mémoire morte dont deux ou plusieurs entrées d'adressages sont reliées à un dispositif commutateur de sélection de gain. 10. Egaliseur selon l'une quelconque des revendications précédentes, caractérisé par le fait que le circuit de commande (14) des coefficients du filtre numérique comporte pour chaque coefficient du filtre numérique un registre à décalage (54) ayant un nombre de cellules égal au nombre d'échantillons de chacun des symboles, représentant les données transmises, registre à décalage dont l'entrée série (53) est reliée à la sortie dudit circuit soustracteur (8), les sorties des cellules de ce registre à décalage étant reliées à des premières entrées de circuits multiplieurs (52) dont les secondes entrées sont reliées aux sorties d'une série déterminée de cellules à xnj K+1) d'une ligne à retard (48, 49) dont n-j n-j-K +1 l'entrée est reliée à l'entrée (1) du dispositif égaliseur, la première cellule de ladite série déterminée étant celle reliée d'autre part au multiplieur de convolution (50) relatif à ce coefficient en question (Cj), la série déterminée comportant le même nombre de cellules que ledit registre à décalage, ces cellules étant situées en aval de la première cellule, c'est-àdire contenant des échantillons plus anciens que cette dernière, les sorties des circuits multiplieurs étant reliées à des entrées correspondantes d'un circuit sommateur-accumulateur (55) dont la sortie est reliée par l'intermédiaire d'un registre à bascules bistables (56) à une entrée d'un multiplieur (61) dont l'autre entrée est reliée à un dispositif de commande de convergence approprié (62), la sortie de ce multiplieur étant reliée à une entrée d'un soustracteur (63) dont l'autre entrée est reliée à la sortie d'une mémoire vive (64) de coefficients, cette sortie de la mémoire vive étant également reliée au multiplieur de convolution (50) correspondant du filtre numérique, la sortie du soustracteur étant reliée à l'entrée de la mémoire vive, l'entrée de remise à zéro dudit registre relié à la sortie du sommateur-soustracteur étant reliée à la sortie d'une porte ET 58 dont une entrée est reliée à un générateur séquentiel (59), et dont l'autre entrée est reliée à ladite entrée de validation du circuit de commande de coefficients (60).