Brevet FR2486740A1 — publié le 19820115

"Procédé pour le codage d'une série de blocs de bits de don- nées binaires sous la forme d'une série de blocs de bits de canal binaire et dispositif pour le décodage des bits de données codés selon le procédé et porteur d'enregistrement pourvu d'une structure d'information". A. Arrière-plan de l'invention A(1) Domaine de l'invention La présente invention concerne un procédé pour le codage d'une série de bits de données binaires en une série de bits de canal binaires, cette série de bits de données étant répartie dans des blocs successifs enchaînés de m bits de données chacun, ces blocs étant codés en blocs successifs de (n1 + n2) bits de canal, (nl + n2> m), qui comportent chacun un bloc de n1 bits d'information et un bloc de n2 bits de séparation de telle sorte que des blocs de bits d'information successifs soient séparés chaque fois par un bloc de bits de séparation, deux bits de canal suc- cessifs d'un premier type, le type "1", sont séparés par au moins d bits successifs et enchainés d'un deuxième type, le type "0", et le nombre de bits de canal successifs et enchatnés du deuxième type étant au maximum de k. La pré- sente invention concerne en plus un modulateur pour l'exé- cution du procédé pour le codage d'une série de bits de données binaires en une série de bits de canal binaires; un dispositif de conversion pourvu d'un modulateur; un démodu- lateur pour le décodage des bits de données codés conformé- ment au procédé suivant le procédé, un porteur d'enregistre- ment pourvu d'une structure d'information comportant des successions de cellules de bits de canal et un dispositif pour la reproduction des bits d'information prélevés sur un canal de transmission, en particulier un porteur df'enre- gistrement. Dans la transmission numérique ou dans des sys- tèmes d'enregistrement/reproduction magnétiques et optiques, l'information à transmettre ou à enregistrer se présente le plus souvent sous la forme d'une série de symboles. Ces symboles forment ensemble l'alphabet (souvent binaire). Pour le cas o s'il s'agit d'un alphabet binaire (cet alpha- bet est représenté plus loin par les symboles "1" et "O") le premier symbole, par exemple le "1", selon le code NRZ-mark, peut être enregistré sur le disque magnétique, la bande ou le disque optique sous la forme d'une transition entre deux états de magnétisation ou foyers. L'autre symbole le "O", est enregistré par lîabsence d9une telle transi- tion. A la suite d'exigences de systèmes déterminées, des limitations sont imposées dans la pratique aux succes- sions de symboles qui peuvent se présenter. Ainsi, certains systèmes doivent être autorythmants. Ceci implique que la série de symboles à transmettre ou à enregistrer doit com- porter suffisamment de transitions pour pouvoir produire, à partir de la série de symboles, un signal d'horloge qui est nécessaire pour la détection et la synchronisation. Une autre exigence peut être celle que des séquences de symboles déterminées doivent être évitées dans le signal d'informa- tion parce que ces séquences sont réservées à des fins spé- ciales, par exemple comme séquences de synchronisation. L'imitation de la séquence de synchronisation par le signal d'information annihile le caractère univoque du signal de synchronisation et le rend ainsi impropre à cette fin. Une autre exigence peut stipuler de ne pas permettre aux tran- sitions de se succéder de trop près pour limiter l'interfé- rence entre symboles. Dans le cas d'un enregistrement magnétique ou optique, cette exigence peut aussi être rattachée à la densité de l'information sur le porteur d'enregistrement. En effet, si pour une distance minimale donnée entre deux transitions successives sur le porteur d'enregistrement, l'intervalle de temps minimum (T.) du signal à enregis- min trer qui y correspond peut être augmenté, la densité de l'information est accrue dans la même mesure. La largeur de bande minimale (B min) qui est exigée dépend également de la distance minimale (T min) entre des transitions min (Bmin - 2T) min Si on utilise des canaux d'information qui ne transmettent pas de courant continu, comme c'est le cas souvent pour des canaux d'enregistrement magnétique, il faut que les séquences de symboles dans le canal d'informa- tion contiennent une composante de courant continu aussi petite que possible (ou n'en contiennent si possible aucune). A(2) Description de l'état de la technique Un procédé du type décrit plus haut est décrit dans la référence D(1). L'article concerne des codages de blocs, dans lesquels on part de blocs de symboles à q chiffres à limitation d, k ou (d, k) qui satisfont aux exi- gences suivantes: (a) limitation d: deux symboles de type "1" sont séparés par une série d'au moins d symboles de type "0"Q succes- sifs; (b) limitation k: la longueur maximale d'une série de sym- boles successifs du type "O" est égale à k. Une série, par exemple de bits de données bi- naires, est répartie en blocs enchaînés et successifs de m bits de données chacun. Ces blocs de m bits de données sont codés en blocs de n bits d'information (n m). Par le fait que n >m, le nombre de combinaisons avec n bits d'informa- tion est plus grand que le nombre de blocs de bits de don- nées (2m) possible. Si l'exigence, par exemple d'une limi- tation d, est imposée aux blocs de bits d'information à transmettre ou à enregistrer, la représentation des 2m blocs de bits de données également sur 2m blocs de bits d'information (parmi un nombre possible de 2 blocs) est choisie de manière qu'elle ne porte que sur les blocs de bits d'information qui satisfont à l'exigence imposée. Le Tableau I à la page 439 de la référence D(1) indique le nombre de blocs de bits d'informat-,on dif- úéxells qui sont présents, en fonction de la longueur du bloc (n) et de l'exigence imposée sur d. Ainsi, 8 blocs de bits d'information d'une longueur n = 4 sont présents à la condition que la distance minimale d = 1. Par conséquent, des blocs de bits de données d'une longueur m = 3 (23 = 8 mots de données) pourraient être reproduits par des blocs de bits d'information d'une longueur n = 4, étant entendu que dans les blocs de bits d'information, deux symboles du type "1" successifs sont séparés par au moins un symbole du type "0". Le codage pour cet exemple (le signe *-* signifie la représentation d'un bloc vers l'autre et inversement): 000 v-0000 001 --0001 90010 01 1; 0100 4-10101 101 -. 1000 110 t1001 11 1 1010 Loisque les mots d'information sont enchaînés, dans certains cas il n'est cependant pas possible de satis- faire sans plus à l'exigence imposée (dans cet exemple, l'exigence d). Dans l'article précité, il est proposé d'en- registrer des bits de séparation entre les blocs de bits d'information. Dans le cas du codage à limitation d, un bloc de bits de séparation comportant d bits du type "0" est suffisant. Dans l'exemple indiqué plus haut o d = 1, un bit de séparation (un zéro) est par conséquent suffisant. Chaque bloc de 3 bits de données est alors codé par 5 (v+1) bits de canal. Un inconvénient de ce mode de codage est que l'apport des basses fréquences (y inclus d c) au spectre de fréquence du flux de bits de canal est assez important. Un autre inconvénient est que les convertisseurs de codes (modulateur, démodulateur) et notamment le démodulateur sont compliqués. En ce qui concerne le premier inconvénient, il convient de noter que la référence D(2) mentionne -ue l'on peut limiter le déséquilibre de courant continu des codages à limiter (d, k) en reliant les blocs de bits de canal par une liaison dite inverseuse ou non inverseuse. Le signe de l'apport du bloc momentané de bits de canal au déséquilibre de courant continu est ainsi choisi tel que le déséquilibre de courant continu des blocs de bits de canal précédents soit diminué. Ceci concerne ici toutefois un codage à limi- tation (d, k) dont les blocs de bits d'information peuvent être enchainés les uns aux autres sans entrer en conflit avec l'exigence (d, k), ce qui, pour ces raisons, rend l'ad- jonction de bits de séparation superflue. B. Résumé de l'invention L'invention vise à procurer un procédé du type mentionné plus haut pour le codage d'une série de bits de données binaires en une série de bits de canal binaires qui améliore les propriétés du spectre de basse fréquence du signal à dériver des bits de canal et qui rende possible l'utilisation d'un démodulateur simple. Le procédé conforme à l'invention est caracté- risé en ce qu'il s'effectue au cours des opérations suivan- tes: 1. la conversion de blocs de bits de données comprenant m bits en blocs de bits d'information comprenant n1 bits; 2. la production d'un ensemble de séquences de bits de canal possibles qui comprennent chacune au moins un bloc de bits d'information et un bloc de bits de séparation et qui comprennent chacune les blocs de bits d'informa- tion complétés d'une des combinaisons de bits possibles des blocs de bits de séparation; 3. la détermination du déséquilibre de courant continu de chacune des séquences possibles de bits de canal qui sont déterminées dans l'opération précédente; 4. la détermination pour chacune des séquences de bits de canal possibles de la somme du nombre des bits de sépa- ration et du nombre de bits d'information enchaînés et successifs du type "O" qui précède immédiatement un bit du type "1", de la somme du nombre qui suit un bit du type "1" faisant partie d'un des blocs de bits--de sépa- ration et de la somme du nombre de bits de séparation et du nombre de bits d'information successifs et enchaînés du type "O" qui précède ainsi que de.celui qui suit im- médiatement le bloc de bits de séparation; 5. la production d'un premier signal d'indication pour les séquences de bits de canal pour lesquelles les valeurs des sommes déterminées dans la phase précédente sont su- S périeures à 2 d et tout au plus égales à k; 6. la sélection parmi les séquences de bits de canal qui ont abouti au premier signal d'indication de la séquence de bits de canal qui minimalise le déséquilibre de cou- rant continu. C. Courte description des dessins Les formes d'exécution de l'invention et leurs avantages seront expliqués plus en détail avec référence aux dessins annexés, dans lesquels: - la figure 1 est une vue de quelques séquences de bits illustrant une forme d'exécution du format de co- dage conforme à l'invention; - la figure 2 illustre quelques autres formes d'exécution du format du codage de canal qui peuvent être utilisées pour la diminution du déséquilibre de courant continu conforme à l'invention; la figure 3 est un organigramme d'une forme d'exécution du procédé conforme à l'invention; - la figure 4 illustre un bloc de bits de syn- chronisation à utiliser pour le procédé conforme à l'inven- tion; - la figure 5 illustre une forme d'exécution d'un démodulateur conforme à l'invention pour le décodage des bits de données codés selon le procédé; - la figure 6 illustre une forme d'exécution des moyens servant à détecter une séquence de bits de syn- chronisation conforme à l'invention; - la figure 7 illustre une forme d'exécution d'un format de message à utiliser pour le procédé conforme à l'invention. Les éléments correspondants dans les.-figures sont désignés par les mêmes symboles de référence. D. Références (1) Tang D.T., Bahl L.R., "Block codes for a class of con- strained noiseless channels", Information and Control, vo- lume 17, N 5, décembre 1970, pages 436 à 461. (2) Patel A.M., "Charge-constrained byte-oriented (0, 3) code", IBM Technical Disclosure Bulletin, volume 19, N 7, décembre 1976, pages 2715 à 2717. E. Description des formes d'exécution La figure 1 montre quelques séquences de bits pour illustrer le procédé servant à coder une série de bits de données binaires (en a sur la figure 1) en une série de bits de canal binaires (en b sur la figure 1). La série de bits de données est subdivisée en blocs successifs enchaî- nés BD; chaque bloc de bits de données' comprend m bits de données. A titre d'exemple, dans la descrption suivante et dans les figures, la valeur sélectionnée m = 8 est traitée. Pour chaque autre valeur de m, le procédé se déroule cepen- dant d'une manière correspondante. Un bloc de m bits de données BDi comprend en général l'une des 2 M séquences de bits possibles. De telles séquences de bits se prêtent moins bien à un enregistrement optique ou magnétique direct et ce pour diverses raisons. En effet, lorsque deux symboles de données du type "1", qui sont enregistrés sur le porteur d'enregistrement, par exemple sous la forme d'une transi- - tndu premier sens de magnétisation dans l'autre ou d'une transition vers un petit creux, se succèdent immédiatement, ces transitions, eu égard à leurs influences réciproques, ne peuvent pas être situées trop près l'une de l'autre. La densité de l'information est de ce fait limitée. De plus, la largeur de bande minimale Bmin qui est exigée pour trans- mettre le flux de bits ou, selon le cas, pour l'enregistrer, est augmentée si la distance minimale Tmin entre des tran- sitions successives (Bmin = 1/2Tmin) est faible. Une autre exigence qui est souvent imposée dans des systèmes pour la transmission de données et l'enregistrement optique ou ma- gnétique est que les séquences de bits contiennent suffisa- hilert de tarlsitioiis pouà zcapéeú a parti du signal thalle mis un signal d'horloge permettant d'effectuer la synchro- nisation. Un mot comportant m zéros, précédé dans les cas de pire éventualité par un mot qui se termine par un cer- tain nombre de zéros et qui est suivi par un mot débutant par un certain nombre de zéros, mettrait en danger l'ex- traction du signal d'horloge. Des canaux d'information qui ne transmettent pas de courant contenu, comme des canaux d'enregistrement magnétique, doivent en outre satisfaire à l'exigence selon laquelle le flux de données à enregistrer ne peut contenir qu'une composante de courant continu aussi faible que pos- sible. Pour un enregistrement optique, il est souhaitable que la partie à basse fréquence du spectre de données soit supprimée aussi efficacement que possible compte tenu des servoréglages. De plus, la démodulation est simplifiée si la composante de courant continu est relativement faible. - Pour les raisons qui précèdent et pour d'au- tres encore, on utilise un codage dit de canal sur les bits de données avant de les transmettre ou de les enre- gistrer par l'intermédiaire du canal. Pour un codage en blocs (réf. D(1)), les blocks de bits de données, qui com- prennent chacun m bits, sont codés comme blocs de bits d'information qui comprennent chacun-n1 bits d'information. La figure 1 montre comment le bloc de bits de données BD. est converti en un bloc de bits d'information BI.. A titre d'exemple, dans la description suivante et dans les dessins la valeur sélectionnée n = 14 sera traitée. Par le fait que nô est plus grand que m, toutes les combinaisons qui peuvent être formées avec n bits ne sont pas nécessaire- ment utilisées: les combinaisons, qui ne s'adaptent qu'au canal à utiliser, ne sont pas utilisées. Dans l'exemple re- présenté, 256 mots seulement doivent être sélectionnés parmi les plus de 16 000 mots de canal possibles pour la correspondance bi-univoque exigée entre les mots de données et les mots de canal. Par conséquent, quelques exigences peuvent être imposées aux mots de canal. L'une d'elles est constituée par le fait qu'entre deux bits d'informiation successifs d'unn preimier type, le type '1", dans le même bloc de nô bits d'information, au moins d bits d'informa- tion successifs et enchaînés d'un type, le type "O", sont présents. Le tableau I à la page 439 de la référence D(1) indique combien de mots binaires dépendent de la valeur de d. Il ressort du tableau que pour n1 = 14, il existe 277 mots comportant au moins deux bits (d = 2) du type "O" entre des bits successifs (du type "1"). Pour le codage de blocs de huit bits de données, dont 2 = 256 combinaisons peuvent se présenter, sous la forme de blocs de 14 bits de canal, il est largement suffisant de respecter l'exigence d = 2. L'enchaînement des blocs de bits d'information BI. n'est cependant pas possible sans plus si la même exi- gence de la limitation d est imposée non seulement dans un bloc de n1 bits, mais aussi par dessus la frontière de deux blocs successifs. A cet effet, on propose dans la ré- férence D(1) (page 451) d'enregistrer un ou plusieurs bits de séparation entre les blocs de bits de canal. On se ren- dra aisément compte que si au minimum on enregistre un nombre de bits de séparation du type "O" égal à d, on sa- tisfait à l'exigence de la limitation d pour toute la sé- quence de bits de canal. La figure 1 montre qu'un bloc de bits de canal BC. est formé du bloc de bits d'information BS. et d'un bloc de bits de séparation BS.. Le bloc de bits de séparation comprend n2 bits, de sorte que le bloc de bits de canal BC. comprend n1 + n2 bits. A titre d'ex- emple, à moins qu'on ne le spécifie autrement, dans la description suivante et dans les figures, la valeur sélec- tionnée n2 = 3 sera traitée. Afin de rendre la production des signaux dvhoF loge aussi faible que possible, on peut également imposer le respect de l'exigence selon laquelle le nombre maximum de bits de type "O" qui peut se présenter sans interruption entre deux bits de type "1" successifs dans un bloc de bits d'information, soit limité à une valeur donnée k. Dans l'exemple représenté o m = 8 et n1 = 14, on peut donc, parmi les 277 mots qui satisfont à d = 2, par exerm*le éli- miner les mots qui ont une très grande valeur pour k. Il s'avère que k peut être limité à 10. Par conséquent, un en- semble de 28 (en général 2m) blocs de bits de données de 8 bits chacun (en général m) est représenté sur un ensemble également de 2 (en général 2m) blocs de bits d'information et ces bits d'information sont sélectionnés entre autres, par l'imposition des exigences d: 2 et k = 10 (en géné- rai limitation d, k) parmi 2 (en général 2) blocs de bits d'information possibles. L'association de chacun des blocs de bits de données avec un des blocs de bits d'infor- mation peut en soi encore être choisie librement. Dans la référence D(1) précitée, la translation de bits de données vers des bits d'information est déterminée de manière uni- voque ou sans ambiguïté sous une forme mathématiquement fermée. Bien que cette translation soit en principe utili- sable, comme expliqué plus en détail ci-après, la préfé- rence va à une autre association. - L'enchaînement des mots de canal BI. qui, en plus, sont à limitation k. n'est possible, comme il en était pour les blocs à limitation d simple, que si des blocs de séparation sont prévus entre les blocs de bits d'information BIi. A cet effet, on peut en principe utili- ser les mêmes blocs de séparation, chacun de n2 bits, parce que les exigences de limitation d et de limitation k ne sont pas opposées, mais plutôt complémentaire. Par consé- quent, si la somme du nombre de valeurs de bits du type "0" qui précède un bloc de séparation déterminé venait à dépas- ser le nombre de valeurs de bits qui suit ce bloc de sépa- ration, et si les n2 bits du bloc de séparation lui-même venaient à dépasser la valeur k, au moins une des valeurs de bits du type "0" du bloc de séparation doit être rempla- cée par une valeur de bits du type "1" afin de partager la série de zéros en des séries chacune au maximum d'une lon- gueur k. Outre qu'ils garantissent que les exigences de la limitation (d, k) soient satisfaites, les blocs de sé- paration peuvent être dimensionnés d'une manière telle qu'on puisse en outre les utiliser pour minimaliser le dés- équilibre de courant continu. Ceci est basé sur le principe que pour certains enchaînements de blocs de bits d'informa- tion, un format déterminé du bloc de bits de séparation est prescrit mais que, dans un grand nombre de cas, les exi- gences qui sont imposées sur le format du bloc de bits de séparation sont ou bien nulles ou bien limitées. L'espace ainsi créé est utilisé pour la minimalisation du déséqui- libre de courant continu. La naissance et la croissance du déséquilibre de courant continu peuvent être expliquées de la manière suivante. Le bloc de bits d'information BI., comme indiqué en b sur la figure 1, est enregistré, par exemple, sous la forme d'un format NRZ-mark sur le porteur d'enregistrement. Pour ce format, un "1" est marqué par une transition au début de la cellule de bits en question et un "O" est en- registré comme absence de transition. La séquence de bits représentée en BI. prend alors une forme qui est représen- tée par WF dans laquelle cette séquence de bits est notée sur le porteur d'enregistrement. Cette séquence a un dés- équilibre de courant continu parce que, dans son cas, le niveau positif dépasse en longueur le niveau négatif. Une mesure qui est beaucoup utilisée pour le déséquilibre de courant continu est la valeur de somme numérique. La valeur de somme numérique est, en admettant que les niveaux de la forme d'onde sont de WF + 1 et -1, alors égale à l'inté- grale en cours de la forme d'onde WF et est de +6T dans l'exemple représenté à la figure 1, T étant la longueur d'un intervalle de bit. Si de telles successions sont ré- pétées, le déséquilibre de courant continu croîtra. Ce déséquilibre de courant continu résulte d'une manière géné- rale en un déplacement de la ligne de base et réduit le rapport signalbruit effectif et ainsi la fiabilité de la détection des signaux enregistrés. Le bloc de bits de séparation BSi est utilisé de la manière suivante pour la limitation du déséquilibre de courant continu. A un moment donné, un bloc de bits de données BD. est présenté. Ce bloc de bits de données BD. est converti, par exemple, au moyen d'un tableau 5tocké danis une mémoire eût uài bluc de bltb d!- folrilation BI. Un ensemble de bits (n1 + n2) possibles contenant des blocs de bits de canal est ensuite produit. Cés blocs comprennent tous le même bloc de bits d'information (cellules de bits 1 à 14 incluse, en b sur la figure 1) complété par les com- binaisons de bits possibles des n2 bits de séparation (cellules de bits 15, 16 et 17, en b sur la figure 1). Par conséquent, dans l'exemple indiqué en b sur la figure 1, on obtient un ensemble de 2 = 8 blocs de bits de canal pos- sibles. Dans chaque bloc de bits de canal possible sont en- suite déterminés les paramètres suivants dans un ordre en principe aléatoire. (a) détermination si pour le bloc de bits de canal possible en question, compte tenu du bloc de bits de canal pré- cédent, l'exigence de la limitation d et celle de la limitation k ne sont pas en conflit avec le format du bloc de bits de séparation présent: (b) détermination de ce que la variation de somme numérique constitue pour le bloc de bits de canal possible en question. Un premier signal d'indication est produit pour les blocs de bits de canal possibles qui ne sont pas en conflit avec l'exigence de la limitation d et de la li- mitation k. La sélection des paramètres de codage garantit qu'un tel signal d'indication soit produit au moins pour un des blocs de bits d'information possibles. Finalement, par- mi les blocs de bits de canal possibles pour lesquels un premiier signal dtindication est produit, cil;:I ectiofrne, par exemple, le bloc de bits de canal qui, en valeur abso- lue, a la valeur de somme numérique la plus petite. Une meilleure méthode consiste cependant à accumuler la valeur de somme numérique des blocs de bits de canal précédents et à sélectionner, parmi les blocs de bits de canal qui entrent en ligne de compte comme blocs suivants à trans- * mettre, le bloc qui fera diminuer en valeur absolue la va- leur de somme numérique accumulée. Le mot ainsi sélectionné est transmis ou enregistré. Un avantage de ce procédé est que les bits de séparation qui sont quand même déjà nécessaires pour d'autres fins peuvent en outre être utilisés d'une manière simple pour limiter le déséquilibre de courant continu. Un autre avantage est que l'intervention dans le signal à transmettre est limitée aux blocs de bits de séparation et ne s'étend pas aux blocs de bits d'information (abstraction faite de la polarité de la forme d'onde à transmettre ou à enregistrer). La démodulation du signal enregistré lu ne doit alors se rapporter qu'aux bits d'information; les bits de séparation peuvent ne pas être pris en considération. Quelques autre formes d'exécution du procédé sont représentées sur la figure 2. En a, la figure 2 illus- tre schématiquement la série de blocs de bits de canal... BCi_, BCi, BCi+l,...,qui comprennent un nombre donné de bits (n1 + n2). Les.blocs de bits de canal comprennent des blocs de bits d'information chacun de n1 bits, et des blocs de bits de séparation... BSi_2, BSi, BSi+ 1... chacun de n2 bits. Dans cette forme d'exécution, le déséquilibre de courant continu est déterminé simultanément sur tiiuro blocs, par exemple comme indiqué également en a sur la figure 2, sur deux blocs de bits de canal BC. et BCi+1 -L i+1* La détermination du déséquilibre de courant continu s'ef- fectue d'une manière correspondant à celle décrite pour la forme d'exécution de la figure 1, c'est-à-dire que par superbloc SBCi, les formats de superblocs possibles sont produits, c'est-à-dire que les blocs de bits d'information sont complétés pour le bloc BCi et le bloc BCi+ par toutes les combinaisons possibles qui peuvent être formées avec les n2 bits de séparation du bloc BS. et du bloc BSi+1. 1 + Dans cet ensemble est ensuite sélectionnée la combinaison qui minimalise le déséquilibre de courant continu. Un avan- tage de ce procédé est que le déséquilibre de courant conti- nu restant possède un caractère plus uniforme parce qu'on établit sur plus d'un bloc de bits de canal quelle inter- vention sera optimale. Une variante avantageuse de ce procédé se distingue du fait qu'après minimalisation du déséquilibre de courant continu, le superbloc SBCi (figure 2a) est dé- calé d'un seul bloc de bits de canal BC.. Cela implique que le bloc BCi (sur la figure 2a), qui fait partie du superbloc SBC. est traité et que le superbloc suivant SBCi (non re- a. i +1 présenté sur le dessin) contient les blocs BCi+1 et BC+2 (non représenté sur le dessin), pour lesquels s'effectue la susdite minimalisation de l'équilibre du courant continu. Le bloc BCi+ fait donc partie de tant le superbloc SBCi i+1 i. que du bloc suivant SBCi+. A ce sujet, il est possible que le choix (provisoire) des bits de séparation dans le bloc BSi+1 fait dans le superbloc SBCi diffère du choix défini- tif effectué dans le superbloc SBCi+1. Du fait que chaque bloc est evalué à plusieurs reprises (dans cet exemple deux fois), le déséquilibre de courant continu et, de ce fait, la contribution au bruit est réduite. En b, la figure 2 illustre une autre forme d'exécution dans laquelle ledésé4uilibre de courant continu est déterminé sur plusieurs blocs simultanément (SBCj), par exemple comme indiqué en b sur la figure 2, sur quatre (3) (4) blocs de bits de canal BCj(), BCj(2), BCj(3) et BCj() Ces blocs de bits de canal comprennent chacun un nombre donné n1 de bits d'information. Le nombre de bits de sépa- ration que contiennent les blocs de bits de séparation BSj(1)' BSj(2)' BSj(3) et BSj(4) n'est cependant pas le même pour chaque bloc de bits de canal. Par exemple, le nombre de bits d'information peut être de 14 et le nombre de bits de séparation peut être de 2 pour chacun des blocs BSj(), BSj(2) et BSj(3) et de 6 pour le bloc BSj(4. La détermination du déséquilibre de courant continu s'effectue d'une manière correspondant à celle décrite pour la forme d'exécution représentée en a sur la figure 2. Un avantage de ce procédé, à côté des avan- tages déjà mentionnés qui ici aussi sont d'application, est que la disponibilité d'un bloc de bits de séparation rela- tivement long augmente les possibilités de limitation du déséquilibre de courant continu. En effet, le déséquilibre de courant continu restant d'une série de bits de canal pour laquelle chaque bloc de bits de canal comprend un nom- bre égal de, par exemple 31bits est plus grand que le déséquilibre de courant continu restant d'une série de bits de canal dont les blocs de bits de séparation comprennent 1i5 en moyenne 3 bits répartis cependant en 2-2-2-6 bits. Il convient de noter que les successions dans le temps des fonctions et des états associés du procédé tels que décrits ci-dessus peuvent être réalisées dans des circuits logiques séquentiels universels, par exemple dans les micro-processeurs disponibles dans le commerce et mu- nis de mémoires et d'appareils périphériques associés. Un organigramme d'une telle réalisation est représenté sur - la figure 3. Les textes explicatifs suivants doivent être ajoutés aux indications des figures géométriques qui il- lustrent les fonctions et les états du procédé pour le co- dage en succession dans le temps. Le symbole de référence est indiqué dans la colonne A, l'indication dans la colonne B et le texte explicatif de la figure géométrique en ques- tion dans la colonne C. A | B DSVacc. = ; i: = O; BD. BIi (BDi) j: = O _c La valeur-de somme numérique des blocs de bits de canal précédents reçoit la valeur zéro au début du procédé. Le premier mot de données BD reçoit le numéro d'ordre i = O. On passe ensuite à la figure géométrique 2. Le bloc de bits de données de m bits présentant le numéro d'or- dre i est sélectionné dans la mémoire. On passe ensuite à la figure géométrique 3. Le bloc de bits de données pré- sentant le numéro d'ordre i (BDi) est converti au moyen d'un ta- bleau stocké dans la mémoire en un bloc de bits d'information de n1bits (BIi); on passe ensuite à la figure géométrique 4. Un paramètre j est initialisé à une valeur 0;. le paramètre j esti - B j = j+1 i \ Q ? BCiJ: = BIi+BSJ i DSvj = ? max I C le numéro d'ordre d'un des q blocs de bits de canal de nl+n2 bits qui peut entrer en ligne de compte pour la transmission ou, suivant le cas, pour l'enregis- trement; on passe ensuite à la figure géométrique 5. Le paramètre j est augmenté d'-. une unité; on passe ensuite à la figure géométrique 6. Si les paramètres pertinents de tous les Q blocs de canal possi- bles sont déterminés, on passe à l'opération qui est indiquée par la figure géométrique 13. Ceci est indiqué au niveau de la fi- gure géométrique 6 par la liai- son N. Si j pération qui est indiquée par la figure géométrique 7. eme Le j bloc de bits de canal possible BC.j est formé en com- plétant le bloc de bits d'infor- me mnation BI. par la j combinai- son du bloc de bits de sépara- tion BSJ; on passe ensuite à la figure géométrique 8. La valeur de somme numérique du À eme j bloc de bits de canal pos- sible est déterminée; on passe ensuite à la figure géométrique 9. &me On vérifie si le j bloc de bits de canal possibleilorsqu'R est enchaîné avec le bloc de bits de canal BCi_, précédent, satisfait à l'exigence de limi- A A ! i 16- passe à l'opération qui est in- diquée par la figure géométrique (liaison N). Si cela n'est pas le cas, on passe à l'opéra- tion qui est indiquée par la fi gure géométrique 11 (liaison Y). On vérifie si le j mebloc de bits de canal possible, lors- qu'il est enchainé avec le bloc de bits de canal BCi_1 précédent satisfait à l'exigence de limi- tation d. S'il en est ainsi, on passe à l'opération qui est in- diquée par la figure géométriqu 12 (liaison N). Si cela n'est pas le cas, on passe également l'opération indiquée par la fi- gure géométrique 11 (liaison Y). La valeur de somme numérique du &me jème bloc de bits de canal re- çoit une valeur si élevée (Max) qu'il ne peut certainement plus être sélectionné; on passe à la figure géométrique 12. La valeur de somme numérique du &me j bloc de bits de canal (dsv(j)) est additionnée à la valeur de somme numérique accu- mulée (dsvacc) des blocs de bits de canal précédents en vue d'ob- tenir une nouvelle valeur accu- mulée de la valeur de somme nu- mérique (dsv(j); on passe en act;o ac n suite à la figure géométrique 5 La valeur minimale de la valeur de somme numérique des q blocs A B t !10 1 1 I1 i A 1B BC.1 DSV: = DSV(1) acc i: = i+1 C de bits de canal possibles est déterminée; cette valeur s'avère être la valeur de somme numeri- que du premier bloc de bits de canal. On passe ensuite à la fi-; gure géométrique 14. Le premier bloc de bits de canal est sélectionné parmi les q blocs possibles; on passe en- suite à la figure géométrique 15! La valeur accumulée de la valeur de somme numérique (DSVacc) est rendue égale à la valeur accumu- lée de la valeur de somme numé- rique du premier bloc de bits d'information sélectionné; on passe ensuite à la figure géomé- trique 16. Le numéro d'ordre des blocs de bits de données et d'information est augmenté d'une unité. On passe ensuite à la figure géomé- trique 2. Le cycle est mainte- nant à nouveau parcouru pour le bloc de bits de données suivant èen l'occurrence le (i+l)me en l'occurrence le (i+1) L'organigramme indiqué plus haut peut être utilisé dans la forme d'exécution de la figure 1. Pour les formes d'exécution de la figure 2, les organigrammes cor- respondants, tenant compte des modifications déjà décrites, sont d'application. Lors de la démodulation du flux de bits de ca- nal transmis ou enregistré, en vue de pouvoir distinguer entre les bits d'information et les bits de séparation, on enregistre dans le flux de blocs de bits de canal (n3 + n4) 116 des bits de synchronisation, à savoir n bits d'information - 3 de synchronisation et n4 bits de séparation de synchronisa- tion n4. Par exemple, après un nombre donné de blocs de bits d'information et de séparation, on insère chaque fois un bloc de bits de synchronisation. Après la détection de ce mot, on peut déterminer sans ambiguïté les positions de bits qui contiennent des bits d'information et celles qui contiennent des bits de séparation. Il faut par conséquent éviter que le mot de synchronisation puisse être imité par les séquences de bits déterminées dans les blocs d'informa- tion et de séparation. A cet effet, on peut, par exemple, sélectionner un bloc de bits de synchronisation unique, c'est-à-dire qui n'apparaît pas dans des séquences qui ne satisfont pas à l'exigence de la limitation d ou de la li- mitation k sont, à cet effet, moins intéressantes parce que la densité de l'information ou les propriétés autorythman- tes sont alors défavorablement influencées. Dans le groupe de séquences qui satisfont aux exigences de la limitation (d, k), la sélection est cependant très limitée. Une autre manière de procéder est proposée. Le bloc de bits de synchronisation contient, par exemple, au moins deux fois successivement et en enchaînant, une sé- quence qui comporte s bits du type "0" entre deux bits suc- cessifs du type "1", s n'est de préférence pjas lik. Un bloc de bits de synchronisation SYN est représenté sur la figure 4. Le bloc comporte deux fois successivement et en enchaînement, une séquence (10000000000, I suivi de 10 zéros) qui est indiquée respectivement par SYNP1 et SYNP2. Cette séquence peut aussi se présenter dans le flux de bits de canal, à savoir pour des séquences o k = 10. Pour éviter que la séquence se présente cependant deux fois successive- ment et à l'état enchaîné en dehors du bloc de bits de syn- chronisation, le premier signal d'indication est supprimé si la somme du nombre de bits de séparation et du nombre de bits d'information enchaînés et successifs du type "0" qui pr4cede immédiatement un bit du type "1" lequel fait partie du bloc de bits de séparation, est égale à k et est égale aussi à la somme du nombre de bits d'information enchaînés et successifs du type t"0" qui suit immédiatement ledit bit du type "1" du bloc de bits de séparation. L'autre manière déjà indiquée consisterait à utiliser deux fois une séquen- ce 100000000000, 1 suivi de 11 zéros. Le bloc de bits de synchronisation comprend, en outre, aussi un bloc de bits de séparation de synchronisation. La fonction du bloc de bits de séparation correspond entièrement à la fonction dé- crite plus haut du bloc de bits de séparation entre les blocs de bits d'information. (Cela étant, ils servent a satisfaire aux exigences de la limitation (d,k) et du dés- équilibre de courant continu limité). Les mesures qui sont prises pour éviter que le motif de synchronisation soit imité dans la série de bits de canal par le fait qu'il ap- paraît deux fois successivement et à l'état enchaîné, em- pêchent également que ce motif apparaisse trois fois avant ou après le bloc de bits de synchronisation. Le procédé décrit plus haut, qui est également qualifié de procédé de modulation ou de codage, est forte- ment simplifié dans le sens inverse, c'est-à-dire pour la démodulation ou le décodage. La limitation du déséquilibre de courant est effectuée sans influence sur les blocs de bits d'information, de sorte que pour la démodulation, l'in formation contenue dans les blocs de séparation n'a pas d'importance. De plus, la sélection qui est effectuée du c8té du modulateur et qui vise à déterminer le bloc de bits de données de m bits de longueur et le bloc de bits d'in- formation de n bits de longueur qui sont associés l'un à l'autre a de l'importance non seulement pour le modulateur mais aussi pour le démodulateuro De cette sélection dépend en effet la complexité du démodulateur. Dans des systèmes pour l'enregistrement magnétique, la complexité du modula- teur et celle du démodulateur sont d'égale importance parce qu'elles se présentent toutes deux de manière générale dans l'appareil. Pour des systèmes pour lVenregistrement optique, le porteur d'enregistrement est du type à "consultation seule" grace à quoi lappareil destiné au consommateur ne doit comporter qu'un démodulateur. Dans ce dernier cas, il est donc avant tout important de rendre la complexité du démodulateur aussi faible que possible, même au prix de la complexité du modulateur. La figure 5 représente une forme dexécution d'un démodulateur qui démodule les blocs de 8 bits de don- nées à partir de blocs de 14 bits d'information. La figure a illustre le schéma synoptique du démodulateur et la fi- figure 5b illustre sous une forme schématique une partie du mode de câblage. Le démodulateur comporte des circuits- portes ET 17-O à 17-51 inclus, pourvus chacun d'une ou de plusieurs entrées. Sur chacune de ces entrées, qui sont in- verseuses ou non, est amené un des 14 bits des blocs d'in- formation. La figure 5b indique, sous la colonne Ci, la ma- nière selon laquelle ceci est réalisé. La colonne 1 repré- sente la position de bits C1 la moins significative du bloc d'information de 14 bits, la colonne 14 la position de bit C14 la plus significative et les colonnes intermédiaires 2 à 13 incluse représentent les autres positions de bits si- gnificatives correspondantes. Les lignes O à 51 se rappor- tent au numéro d'ordre du circuit-porte ET, c'est-à-dire que la ligne O concerne le format d'entrée du circuit-porte ET 17-O, la ligne 1 le format d'entrée du circuit-porte ET &me 17-1, etc. Un symbole 1 dans la ième colonne sur la ligne j À&me signifie que le j circuit-porte ET 17 reçoit le contenu de la ième position de bit B. sur une entrée non inverseusa &me 1 Un symbole O dans la i colonne sur la ligne j signifie &me que le j circuit-porte ET 17 reçoit le contenu de la ime position de bit (Ci) sur une entrée inverseuse. Par conséquent (ligne O) une entrée inverseuse du circuit-porte ET 17-O est connectée à la première position de bit (C1) et une entrée non inverseuse est connectée à la quatrième po- sition de bit (C4); (ligne 1) une entrée non inverseuse du circuit-porte ET 17-O est connectée à la troisième position de bit (C3); etc. Le démodulateur comporte en outre 8 circuits- portes OU 18-1 à 18-8 inclus dont les entrées sont connec- tées aux sorties des circuits-portes ET 17-O à 17-51 inclus. La colonne Ai de la figure 5b montre comment ceci est réa- lisé. La colonne A1 se rapporte au circuit-porte ET 18-1, la colonne A2 au circuits-porte ET 19-2... et la colonne A au circuit-porte ET 18-8. Une lettre A dans la ième co- 8 è.me lonne de la j ligne indique que la sortie du circuit- porte ET 17-j est connectée à l'entrée du circuit-porte OU 18-i. Pour les circuits-portes ET 17-50 et 17-51, la connexion est modifiée de la manière suivante. Une sor- tie inverseuse aussi bien du circuit-porte ET 17-50 et une sortie inverseuse du circuit-porte 17-51 sont connectées chacune à une entrée d'un autre circuit-porte ET 19. Une sortie du circuit-porte OU 18-4 est connectée à une autre entrée du circuit-porte ET 19. Les sorties des circuits-portes OU 18-1, 18-2, 18-3 et 18-5 jusqu'à 18-8 inclus et une sortie du circuit- porte ET 19 sont chacune connectées à une sortie 20-i. Le bloc décodé de 8 bits de données est par conséquent dispo- nible sous une forme parallèle à cette sortie. Le démodulateur de la figure 5a peut aussi être réalisé au moyen d'un dispositif dit FPLA (field pro- grammable logic array), par exemple le dispositif FPLA bi- polaire de Signetics du type 82S100/82S101. Le tableau de la figure 5b en constitue le tableau de programmation. Le démodulateur de la figure 5 est, de par sa simplicité, parfaitement approprié à des systèmes pour l'en- registrement optique du type à "consultation seule". Le bloc de bits de synchronisation peut être détecté par les moyens qui sont représentés sur la figure 6. Le signal enregistré qui est transmis ou lu est amené à une borne d'entrée 21. Le signal se présente sous le format NRZ-mark. Ce signal est amené directement à une première entrée d'un circuit-porte OU 22 et par l'intermédiaire d'un élément de retardement 23 à une deuxième entrée du circuit- porte OU 22. A la sortie du circuit-porte OU 22 qui est connectée à l'entrée d'un registre à décalage 24, est alors disponible un signal dit NRZ-I. Le registre à décalage com- porte un certain nombre de sections, chacune avec un bran- chement, ce nombre étant égal au nombre de bits que le bloc de bits de synchronisation contient. Dans l'exemple déjà traité plus haut, le registre à décalage 23 doit comporter 23 sections, notamment pour pouvoir contenir la séquence 10000000000100000000001. Chaque branchement est connecté à une entrée inverseuse ou non d'un circuit-porte ET 25. Si la séquence de synchronisation est présente aux entrées du circuit-porte ET 25, à une sortie 26 de ce circuit-porte ET sera produit un signal qui peut servir de signal d'indica- tion pour la détection du motif de synchronisation. Le flux de bits est partagé à l'aide de ce signal en blocs de (n1 + n2) bits chacun. Ces blocs sont glissés les uns à la suite des autres dans un autre registre à décalage. Les n1 bits les plus significatifs sont lus parallèlement et sont amenés aux entrées des circuits-portes ET 17 comme indiqué sur la figure 5a. Les n2 bits les moins significatifs n'ont aucune importance pour la démodulation. Le signal codé est, par exemple, enregistré sur un porteur d'enregistrement optique. Le signal a une forme qui est indiquée par WF en b sur la figure 1. Sur le porteur d'enregistrement, le signal est appliqué sous la forme dtune structure d'information spiralée. La structure d'information comprend une succession d'un certain nombre de superblocs, par exemple du type qui est représenté sur la figure 7. Un superbloc SB. comprend un bloc de bits de synchronisation SYN. qui est formé comme indiqué sur la fi- gure 4, et un certain nombre (33 dans la forme dexécution) de blocs de bits de canal chacun de (n1 + n2) bits BC1, BC2,... BC33. Un bit de canal du type "1" est représenté par une transition dans le porteur d'enregistrement, par exemple une transition d'une absence de creux vers un creux; un bit de canal du type "O" est représenté sur le porteur d'enregistrement par l'absence d'une transition. La piste d'information spiralée est subdivisée en des cellules élé- mentaires, les cellules de bits. Ces cellules de bits for- ment sur le porteur d'enregistrement, une structure spa- tiale qui correspond à une subdivision dans le teris (pé- riode d'un bit) du flux de bits de canal. Indépendamment du contenu des bits d'informa- tion et de séparation, plusieurs particularités peuvent être distinguées sur le porteur d'enregistrement. L:exi- gence de la limitation k implique, pour le porteur d'enre- gistrement, que la distance maximale entre deux transitions successives soit de k + 1 cellules de bits. Le creux le plus long (ou l'absence de creux) a donc une longueur de (k + 1) cellules de bits. L'exigence de la limitation d im- plique que la distance minimale entre deux transitions suc- * cessives soit de d + 1. Le creux le plus court ( ou lab- sence de creux) a par conséquent une longueur de (d + 1) cellules de bits. De plus, à des distances régulières, se présente un creux de la longueur maximale, suivi (ou pré- cédé) d'une absence de creux de la longueur maximale. Cette structure fait partie du bloc de bits de synchronisation. Dans une forme d'exécution préférée, k 10, d = 2, et un superbloc SB. contient 588 cellules de bits de canal. Le superbloc SB. comporte un bloc de bits de synchronisation de 27 cellules de bits et 33 blocs de cel- lules de canal de 17 (14 + 3) cellules de bits de canal chacun. Un modulateur, un canal de transmission, par exemple un porteur d'enregistrement optique, et un démodu- lateur peuvent ensemble faire partie d'un système, par ex- emple un système pour la conversion d'une information ana- logique (musique; parole) en une information numérique qui est enregistrée sur un porteur d'enregistrement optique. Lvinformation qui est enregistrée sur ce porteur d'enre- gistrement (ou une copie de celle-ci) peut être reproduite par utilisation d'un dispositif convenant pour la reproduc- tion du type d'information qui est enregistrée sur le por- teur d'enregistrement. Le dispositif de conversion comprend, en par- ticulier, un convertisseur analogique-nunérique pour la conversion du signal analogique à enregistrer (musique, pa- role) en un signal numérique d'un format donné (codage de source,). De plus, le dispositif de conversion peut com- prendre une partie d'un système de correction d'erreurs. Dans le dispositif de conversion, le signal numérique est converti en un format au moyen duquel les erreurs qui appa- raissent notamment lors de la lecture du porteur d'enre- gistrement, peuvent être corrigées dans le dispositif ser- vant à reproduire les signaux. Un système de correction d'erreurs qui convient à cet effet est décrit dans les de- mandes de brevets qui ont été déposés au Jpon par la So- ciété Sony Corporation sous le numéro 14539 le 21 mai et le 5 juin 1980. Le signal numérique protégé contre les erreurs est ensuite amené au modulateur (codage de canal) décrit plus haut pour la- conversion en un signal numérique adapté aux propriétés du canal. Le motif de synchronisation est également fourni et le signal est amené à un format de mes- sage adéquat. Le signal ainsi obtenu est utilisé pour pro- duire un signal de commande, par exemple pour un laser (format NRZ-mark) au moyen duquel une structure d'informa- tion spiralée ayant la forme d'une succession de creux (pas de creux) de longueur donnée est appliquée sur le por- teur d'enregistrement. Le porteur d'enregistrement ou une copie de celui-ci peut être lu au moyen d'un dispositif pour la re- production des bits d'information prélevés sur le porteur d'enregistrement. Le dispositif comporte à cet effet un modulateur déjà décrit dans le détail, la partie décodeur du système de correction d'erreurs et un convertisseur nu- mérique-analogique pour la récupération d'une réplique du signal analogique qui est présenté au dispositif de conver- sion. REVENDICATIONS: 1. Procédé pour le codage d'une série de bits de données binaires en une série de bits de canal binaires, cette série de bits de données étant répartie dans des blocs successifs enchaînés de m bits de données chacun, ces blocs étant codés en blocs successifs de (n1 + n2) bits de canai (n1 + n2);m, qui comportent chacun un bloc de n 1 bits d'information et un bloc de n2 bits de séparation de telle sorte que des blocs de bits d'information successifs soient séparés chaque fois par un bloc de bits de sépara- tion,-deux bits de canal successifs d'un premier type, le type "1" sont séparés par au moins d bits successifs et en- chaînés d'un deuxième type, le type "O", et le nombre de bits de canal successifs et enchaînés du deuxième type étant au maximum de k, caractérisé en ce qu'il comprend les opé- rations suivantes: 1. la conversion de blocs de bits de données comprenant m bits en blocs de bits d'information comprenant n bits; 2. la production d'un ensemble de séquences de bits de canal possibles qui comprennent chacune au moins un bloc de bits d'information et un bloc de bits de séparation et qui comprennent chacune les blocs de bits dUinformation complétés d'une des combinaisons de bits possibles des blocs de bits de séparation; 3. la détermination du déséquilibre de courant continu de chacune des séquences possibles de bits de canal qui sont déterminées dans l'opération précédente; 4. la détermination pour chacune des séquences de bits de canal possibles de la somme du nombre des bits de sépa- ration et du nombre de bits d'information enchaînés et successifs du type "O" qui précède immédiatement un bit du type "1", de la somme du nombre qui suit unibit du type "1" faisant partie d'un des blocs de bits de sépa- ration et de la somme du nombre de bits de séparation et du nombre de bits d'information successifs et enchaî- nés du type "O" qui précède ainsi que de celui qui suit immédiatement le bloc de bits de séparation; 5. la production d'un premier signal d'indication pour la séquence de bits de canal pour lesquelles les valeurs des sommes déterminées dans la phase précédente sont su- périeures à d et tout au plus égales à k; 6. la sélection parmi les séquences de bits de canal qui ont abouti au premier signal d'indication de la séquence de bits de canal qui minimalise le déséquilibre de cou- rant continu. 2. Procédé suivant la revendication 1, caractéri- sé en ce que la cinquième opération comprend, en outre, la sous-opération suivante: 5a la suppression du premier signal d'indication pour la séquence de bits de canal pour laquelle la somme déter- minée au cours de la quatrième opération du nombre de bits de séparation et du nombre de bits d'information enchaînés et successifs du type "O" qui précède immédia- tement un bit du type "1" du bloc de bits de séparation est égale à la somme également déterminée dans la qua- trième opération du nombre de bits de séparation et du nombre de bits d'information enchaînés et successifs du type "O" qui suit immédiatement un bit du type "1" du bloc de bits de séparation et est égale à s; et le procédé comprend, en outre, les opérations suivantes: 7. la division d'une série de blocs de (n1 + n,) bits de canal en des trames enchaînées et successives de p blocs chacune; 8. l'introduction d'un bloc de bits de canal de synchroni- sation entre deux trames successives, ce bloc de bits de canal de synchronisation comprenant un bloc donné de n bits d'information de synchronisation qui comprend au moins deux fois consécutivement et avec enchaînement une séquence qui comprend entre deux bits successifs du bype "1" des bits du type "O" et, en outre, un bloc de n4 bits de séparation de synchronisation qui est déter- miné par l'exécution des opérations 2 à 6 incluse con- cernant le bloc de bit de canal de synchronisation. 3. Procédé suivant la revendication 2, caracté- risé en ce que s = k. 4. Procédé suivant l'une quelconque des revendi- cations précédentes, caractérisé en ce que la sixième opé- ration comprend, en outre, les sous-opérations suivantes: - la détermination du déséquilibre de courant continu accu- mulé des blocs de bits de canal précédents; - la détermination de la valeur absolue de la somme du dés- équilibre de courant continu accumulé et du déséquilibre de courant continu de chacune des séquences de bits de canal qui ont abouti au premier signal d'indication. Procédé suivant l'une quelconque des revendi- cations précédentes, caractérisé en ce que la séquence de bits de canal comprend quatre blocs de bits d'information chacun de n1 bits et quatre blocs de bits de séparation,% trois blocs de bits de séparation ayant une première lon- gueur n2' et un bloc ayant une longueur n2", n2" > n1. 6. Procédé suivant la revendication 5, caracté- risé en ce que n1 = 14, n2 = 2, n2" = 6 et m = 8. 7. Procédé suivant l'une quelconque des revendi- cations 1 à 4 incluse, caractérisé en ce que la séquence de bits de canal comprend un bloc de bits d'information de n1bits et un bloc de bits de séparation de n bits. 8. Procédé-suivant la revendication 7, caracté- risé en ce que n1 = 14, n. = 3 et m = 8. 9. Procédé suivant l'une quelconque des revendi- cations 1 à 4, caractérisé en ce que la séquence de bits de canal comprend au moins deux blocs de bits de canal et que des séquences successives de bits de canal correspondent en commun à au moins un seul bloc de bits de canal. 10. Démodulateur pour le décodage des bits de don- nées codés conformément au procédé suivant l'une quelconque des revendications 2 à 9 incluse, caractérisé en ce qu'il comprend: - des moyens pouer détecter le motif de synchronisation; - des moyens pour répartir la série de bits de canal en des blocs de (n1 + n2) bits de canal chacun; - des moyens pour séparer les blocs de n, bits d'informa- tion des blocs de n2 bits de séparation; - des moyens pour convertir un bloc de n1bits d'informa- tion en un bloc de m bits de données. 11. Démodulateur suivant la revendication 10, ca- ractérisé en ce que les moyens pour effectuer la conversion comprennent des circuits-portes ET qui sont pourvus chacun d'entrées pour l'amenée en parallèle des bits d'information provenant d'au moins une position de bit donnée du bloc de bits d'information, les moyens comprenant, en outre, des circuits-portes OU qui sont pourvus d'entrées connectées d'une manière donnée aux sorties des oircuits-portes ET et qui présentent d'autres sorties pour la fourniture en pa- rallèle des m bits de données décodés. 12. Porteur d'enregistrement pourvu d'une struc- ture dtinformation comportant des successions de cellules de bits de canal qui comprennent chacune un bit de données binaire représenté par la présence ou lvabsence d'une tran- sition de niveau au début de la cellule de bits, caracté- risé en ce que la distance maximale entre deux transitions successives est égale à la longueur de (k + 1) cellules de bits, la distance minimale entre deux transitions succes- sives est égale à la longueur de (d + 1) cellules de bits, des successions au maximum du double de la distance maximum de (k + 1) cellules de bits se présentent et lesdites suc- cessions fonr partie d'une séquence de synchronisation. 13. Porteur d'enregistrement suivant la revendi- cation 12, caractérisé en ce que k = 10, d = 2, le porteur d'enregistrement comprend, entre deux successions succes- sives présentant la distance maximale, une trame comportant 561 cellules de bits de canal, cette trame comprenant 33 blocs de 17 cellules de bits de canal chacun et la séquence de synchronisation comprenant 27 cellules de bits de canal. 14. Modulateur pour l'exécution du procédé pour le codage d'une série de bits de données binaires.. en une série de bits de canal binaires suivant ltune quelconque des revendications 1 à 9 incluse. 15. Dispositif de conversion pourvu d'un modula- teur suivant la revendication 14. 16. Dispositif pour la reproduction des bits d'in- formation prélevés sur un canal de transmission, en parti- culier un porteur d'enregistrement, pourvu d'un démodula- teur suivant la revendication 10 ou 11.