Brevet FR2497426A1 — publié le 19820702

AMPLIFICATEUR OPERATIONNEL A PRODUIT GAIN-BANDE PASSANTE ELEVE La présente invention concerne un amplificateur opérationnel à large produit gain-bande passante réalisé en technologie ZOZOS (Metal-Oxyde-Semiconducteur), et de préférence en technologie NMOS où les transistors à effet de champ inclus dans l'amplificateur sont tous à canal de type N. L'invention peut également s'appliquer en technologie PMOS et, avec certains aménagements, en technologie CMOS. On connait dejà une variété de circuits intégrés constituant des amplificateurs opérationnels. Bien qu'ils présentent actuellement d'excellentes qualités, ces circuits sont toujours perfectibles du point de vue des utilisateurs qui recherchent toujours une plus grande bande-passante. une fréquence de transition élevée, une résistance de sortie plus faible , cela, tout en minimisant la surface occupée. La présente invention part d'éléments de circuits connus et y apporte des modifications susceptibles de repousser plus loin les limites de performances atteintes sans compliquer exagérément les circuits et surtout en n'ajoutant qu'un très petit nombre de composants supplémentaires. Ces améliorations tendent également à réduire la surface active de l'amplificateur opérationnel. Une manière schématique simple de constituer un amplificateur opérationnel consiste à prévoir un étage d'entrée différentiel ayant une entrée inverseuse et une entrée non-inverseuse, un étage à grand gain et un étage de sortie à faible impédance de sortie (figure 1). La figure 2 donne un exemple d'étage d'entrée différentiel connu ; il présente la particularité d'avoir une liaison de contreréaction dite "de mode commun", c'est-à-dire qu'un point du circuit présentant un niveau de signal amplifié, par rapport au signal d'entrée, est relié par une boucle de contre-réaction à la commande du courant de polarisation-commun à deux branches différentielles de l'étage. Plus précisément, à la figure l'étage d'entrée c rend générateur de courant (transistor MOS E3) alimentant deux branches différentielles en parallèle contenant chacune deux transistors MOS en série, E1 (à enrichissement) et D1 (à déplétion, d'une part ; E2 (à enrichissement) et D2 (à déplétion) d'autre part ; les entrées différentielles A1 et A2 de l'étage se font sur les grilles des transisters El e E2 don les sources sont reliées au transistor @ deux sorties sont possibles, respectivement dans chaque branche différentielle. l'une V1 étant prise entre les transistors E1 et D1, l'autre B2 entre E2 et @2. @'une des sortie constituer la sortie de l'étage différentiel et l'autre sert à commander a grille du transistor E3 pour constituer une contre-réaction de mode commun qui contrôle le courant de polarisation commun (somme des courants dif- férentiels dans les branches différentielles) en fonction du niveau de fonctionnement de la sortie de l'étage. En fait, la contre-réaction se fait par l'intermédiaire d'un etage de décalage de niveau de tension (E5, E9) qui adapte le niveau de la tension de sortie de contreréaction à une valeur compatible avec la commande du transistor E3 (mode saturé).Le décalage est ajusté en jouant sur les rapports de géométries des transistors qui constituent l'étage de décalage du niveau. On notera qu'on peut disposer de tels étages de décalage de niveau à divers endroits des circuits réalisés ; ils permettent l'adaptation nécessaire au fonctionnement correct des transistors MOS. Un exemple d'étage à grand gain connu est représenté à la figure 3. Il comprend un transistor de commande Ell ayant, connecté à son drain, une double charge : la première charge est un transistor à déplétion D4 dont la grille et la source sont réunis pour présenter les caractéristiques d'un générateur de courant. Ce transistor parcouru par un courant élevé permet d'augmenter la pente du transistor de com- mande E11 ; la deuxième charge, en parallèle avec la première est constituée par un transistor MOS à déplétion D3 monté de la même manière, en série avec un transistor MOS à déplétion D5 monté en cascode (grille reliée à une tension de polarisation fixe). Cet étage possède un grand gain en tension, entrée F1 étant constituée par la grille de Eli et la sortie G1 étant prélevée entre le transistor cascode et le transistor à déplétion avec lequel il est en série. Un exemple d'étage de sortie connu est représenté à la figure 4. Il comprend un étage push-pull à deux transistors (E16 à enrichissement et D16 à déplétion, en série). L'entrée de signal est appliquée d'une part directement à la grille de D16, et d'autre part indirectement à la grille de E16 à travers un étage de décalage de niveau (E12, D12 en série, respectivement à enrichissement et déplétien, E12 ayant sa grille et son drain réunis) et un étage inverseur (E13, D13 en série, entrée sur la grille de E13 et sortie sur son drain). La grille de E16 est reliée au point de jonction de E13 et D13 et une contre-réaction de tension est réalisée entre la sortie et la grille de D13. En assemblant les trois étages ainsi décrits, étage d'entrée à contre-réaction de mode commun, étage à grand gain, et étage de sortie, on obtient un amplificateur opérationnel de bonnes performances. C'est cet amplificateur que l'on cherche, selon la présente invention, à améliorer encore, par des astuces permettant notamment, sans augmenter pratiquement le nombre de transistors, d'élargir la bande passante, de reculer la fréquence de transition. Pour donner un exemple chiffré, un paramètre très représentatif des performances d'un amplificateur opérationnel est le produit gain-bande passante. Avec un amplificateur réunissant les étages décrits précédemment on peut atteindre une valeur de 3MHz avec le perfectionnement selon l'invention, on peut dépasser 10MHz. L'invention résulte essentiellement de la remarque que l'on peut corriger la courbe de réponse en fréquence de l'amplificateur, en introduisant des réseaux à avance de phase, c'est-à-dire des zéros négatifs de la fonction de transfert. Cette notion est connue et l'invention réside dans le choix des emplacements des liaisons supplémentaires prévues pour adapter la courbe de réponse en fréquence de l'amplificateur aux buts cherchés. Plus précisément, selon un aspect de l'invention on utilise la liaison de contre-réaction de mode commun de l'étage d'entrée pour appliquer un signal de correctlon directement à l'étage suivant. Selon un autre aspect, on utilise une contre-réaction résistive et capacitive de la sortie de l'étage à grand gain sur son entrée, avec pour résistance de contre-réaction, deux transistors en serie, ayant grille et source réunies pour présenter les caractéris- tiques d'une résistance, ces transistors étant du môme type qu'un transistor de sortie de l'étage à grand gain (3). Selon encore un autre aspect, la sertie de l'étage de sortie est bouclée sur entrée de cet étage par l'intermédiaire d'un étage supplémentaire de décalage de niveau de tension qui vient piloter un transistor de l'étage de décalage de niveau déjà prévu comme élément amont de l'étage de sortie de l'amplificateur. Selon encore un aspect de l'invention, une liaison capacitive est établie entre un point à basse impédance de étage à grand gain (avant la sortie de cet étage) et un point de l'étage de sortie pour réaliser une correction par avance de phase. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexes dans lesquels - la figure 1 représente un schéma-bloc général d'amplifi- cateur opérationnel ; - la figure 2 représente un schéma connu d'étage d'entrée; - la figure 3 représente un schéma connu d'étage à grand gain -- la figure 4 représente un schéma connu d'étage de sortie; - la figure 5 représente un schéma d'amplificateur combinant les schémas des figures 1 à 4 ; - la figure 6 représente un exemple de schéma d'amplificateur selon la présente invention. On n reviendra pas sur les figures 1 à 4 déjà décrites comme art antérieur. La figure 5 montre une combinaison des étages selon les figures ! à 4. On peut reprendre dans le détail les différents transistors de cette combinaison (tous des transistors MOS à canal N) 1 ) l'étage d'entrée comprend, entre deux conducteurs d'alimentation en tension à +v, -V (par exemple), un transistor E3 à enrichissement relié à -V et servant de générateur de courant commun en serie avec un couple de deux branches différentielles en parailele j une avec l'autre ; la première branche différentielle comprendun transistor MOS à enrichissement El relié à E3 et un transistor à déplétion Dl en série avec El et relié à +V ; l'autre branche est rigoureusement analogue, un transistor E2 remplaçant El et un transistor D2 remplaçant D1. D1 et D2 ont leur grille reliée à leur source. Les entrées de l'étage, qui sont les entrées de l'amplificateur opérationnel sont Al et A2 reliées respectivement aux grilles de El et E2. Deux sorties différentielles sont possibles, B1 et B2, qui sont respectivement les points de jonction de D1 et El d'une part et de D2 et E2 d'autre part. L'une de ces sorties, B2, sert de sortie de l'étage; l'autre sert à fournir un signal de contre-réaction pour établir la liaison de contre-réaction de mode commun mentionnée à propos de la figure 2. Cette liaison se fait par l'inter mêdiaire d'un étage de décalage de niveau de tension comprenant un transistor E9 à drain et grille réunis, source à -V, en série avec un transistor E5, drain à +V. La grille de E5 est reliée à B1 et constitue l'entrée de l'étage de décalage de niveau.La sortie de cet étage est prise sur le drain de E9 et on la relie à la grille du transistor de commande de courant E3 pour effectuer la contre-réaction de mode commun; 20) un étage de décalage de niveau, absolument similaire à celui qui vient d'être décrit et constitué par des transistors E6, E8 homologues de E5, E9, est placé en aval de l'étage d'entrée. La grille de E6 est reliée à la sortie B2. La sortie de l'étage de décalage (drain de E8) attaque l'entrée F1 d'un étage à grand gain; 30) l'étage à grand gain comprend un transistor de commande à enrichissement EIl (source à -V, grille reliée à F1 pour constituér l'entrée de l'étage), ayant son drain relié à deux charges en parallèle reliées par ailleurs à +V.La première charge est un transistor à déplétion D4, source et grille réunies, drain à +V. La seconde est un ensemble en série d'un transistor à déplétion B3, source et grille réunies, drain à +V, et d'un transistor D5 à dépétion monté en quille commune (à -V) et ayant son drain relié à la source de D3 et sa source reliée au drain de E11 Une capacité C1 réunit la sortie C1 de l'étage à grand gain (prise à la jonction de D3 et D5) et la source de 4. 4 ) Un étage de sortie, dont l'entrée est reliée à G1, comprend un étage de décalage de niveau de tension D12, E12, similaire à 6, ES ou E5s E9, avec l'entrée su la grille de D12, sortie sur le drain de E12, mais dans lequel D12 est: un transistor à déplé- tion; un étage inverseur suit cet étage et il est composé d'un transistor à enrichissement E13 dont la source est à -V, en serie avec un transistor à déplétion D13 dont le drain est à +V et dont la grille est reliée, par une liaison de contre-réaction à la sortie H1 de l'étage de sortie. Le drain de E12 est relié à la grille de E13.Le drain de E13 est relié à ia grille d'un transistor E16 à enrichissement (source à -V) qui est en série avec un transistor D16 à déplé- tion (drain à +V). D16 et E16 forment un étage final push-pull. La grille de D16 est attaquée directement par le signal de sortie en G1 de l'étage à grand gain; la grille de E16 est attaquée indirectement et avec une phase inversée par le même signal mais a travers les éta- ges D12, E12 et D13, E13. La sortie H1 de l'amplificateur opérationnel est prise au point de jonction e D16 et E16. La figure 6 montre la manière dont on peut améliorer les performances de l'amplificateur opérationnel ainsi décrit en référence à la figure 5. Sur la figure 6, on a reproduit simplement la figure 5 en y rajoutant, en traits forts les éléments supplémentaires prévus selon l'invention Tout d'abord, la liaison de contre-réaction de mode commun de l'étage d'entrée, aboutissant à la grille du transistor E3, est utilisée pour établir un trajet de signal allant jusqu'à la sortie de l'étage de décalage de niveau E6, E8 interposé entre l'étage d'entrée et l'étage à grand gain. Ce trajet dérivé comprend une liaison entre la grille de E3 et la grille d'un transistor supplémentaire à enrichissement, E10, qui est monté en parallèle sur le transistor E8 de 11 étage de décalage de niveau. On réinjecte par cette liaison un signal en parallèle sur celui du transistor E8 constituant le générateur de courant pour l'étage de décalage de niveau, de sorte que si la fréquence de travail est supérieure à la fréquence de coupure de l'étage d'entrée, le signal réinjecté, non affecté par cette fréquence de coupure, renforce le signal de sortie et supprime l'effet de cette fréquence de coupure en la rejetant à une valeur nettement plus élevée. Etant donné que la contre-réaction de mode commun présente une phase opposée à celle du signal de sortie en B1, que la liaison supplémentaire agit sur la grille de E10 alors que la sortie de l'étage d'entrée agit sur la grille de E6 donc en sens inverse et que le signal délivré par cette contre-réaction est à faible impédance, on peut vérifier que la liaison supplémentaire ainsi établie introduit une correction par avance de phase sur la courbe de réponse de l'ensemble de l'étage d'entrée et de l'étage de décalage de niveau quille Suit. E8 et E10 jouent le rôle d'un sommateur de signaux. On notera qu'on peut, en variante, déconnecter la grille de E8 de son drain et la connecter à une source de tension dont le niveau peut être ajuste pour régler le taux de correction. Si la grille et le drain de E8 sont reliés, on peut ajuster le taux de correction en jouant sur les géométries relatives des transistors E8 et E10. En haute fréquence, il y a donc une correction par avance de phase. En basse fréquence, la liaison supplémentaire n'intervient pas dans la réponse en fréquence tante que la contre-réaction de mode commun agit pour stabiliser le niveau continu à la sortie de l'étage d'entrée. Selon un deuxième aspect de l'invention, on établit un chemin supplémentaire pour le signal entre entrée B2 de l'étage de décalage de niveau et la sortie G, de l'étage à grand gain. Cette voie supplémentaire est destinée aussi à assures une correction par avance de phase. Selon 'invention, on crée, dans la onction de transfert de ces deux étages, un zro négatif qui compense le pôle qui existe nornalement dans cette fonction de trnsfert en l'absence de la contre- reáction mentinonnée au paragraphe précédent. L'étage à grand gain de la figure 3 possé-Je en effet naturellement un pôle à une fréquence de coupure déterminée, qui produit une chute du gain et une rotation en arrière de la phase. C'est ce polo (négatif) qu on cherche à compenser en créant un zéro (négatif) à la même fréquence. Pour cela, la liaison prévue entre B2 et G@ comprend en série une capacité C2 et l'équivalent d'une résistance. Cette résistance permet l'annulation du zéro de transmission (zéro positif) créé par la capacité C2, en le remplaçant par un zero négatif. La valeur de ce zero est ajustée telle que le polo de l'étage à grand gain soit compensé quelle que soit la résistance de sortie de et étage. Or ce pôle dépend de la résistance de sortie et on fait donc aussi dépendre de celle-ci, de la -meme maniere, le zero crée an prévoyant simplement que la résistance en série avec la capacité C2 varie comme la résistance de sortie de l'étage. Cette résistance de sortie est pratiquement la résistance équivalente du transistor à déplétion D3 (grille-source réunies). On prévoit donc en serie avec C2 un transistor MOS à déplétion à grille et source réunies, similaire au transistor D3, mais comme on veut une sysmétrie an signal alternatif, on prévoit plutot deux transistors D17 et Di8 en série, tournés en sens inverse. Leurs géométries son choisies dans un rapport donne avec celle du transistor D3, le rapport étant obtenu empiriquement par la simulation électrique de circuit de telle sorte qu'on obtienne le résultat recherché (fré- quence correspondant au zéro égale à la fréquence correspondant au pole existant). Lors de la fabrication du circuit intégré, la dispersion de fabrication sur les paramètres des transistors MOS introduit une variation de l'impédance de D3.Cette dispersion agit de la même manie sur D17 et D18 de sorte que la compensation du pôle par ce zéro reste efficace indépendamment de la dispersion de fabrication. Cette compensation de pôle ameliore encore beaucoup la courbe de reponse en fréquence de l'amplificateur opérationnel. On constate que, pour diverses raisons de structure de circuit avec les limitations physiques inhérentes à la technologie, il subsiste des fréquences de coupure hautes qui font chuter le gain et retarder la phase du signal de sortie. On peut compenser encore certaines de ces fréquences de coupure dues à des pôles résiduels de la fonction de transfert de l'amplificateur, par une nouvelle correction par avance de phase. Cette correction est établie par une capacité C3 connectée entre la source du transistor D4 (reliée au drain de Tell) et la source de D12 (reliée au drain de E12). il est par ailleurs important de réduire au maximum l'impédance de sortie finale de l'amplificateur opérationnel, donc de l'étage de sortie. On le fait en profitant de ce'que cet étage a un certain gain et en effectuant un bouclage particulièrement simple au sein de cet étage en ramenant le signal de sortie avec une phase convenable en un point de l'amplificateur où il joue le rôle de forte contreréaction réduisant d'un facteur non négligeable l'impédance de sortie. Ce bouclage consiste à prendre le signal de sortie en H1, à l'amener sur un étage de décalage de niveau D14, E14 exactement similaire à l'étage D12, E12 de la figure 5, et-à ramener la sortie de cet étage de décalage de niveau sur la grille du transistor E12 en déconnectant de celle-ci le drain de E12 (drain qui reste connecté à E13). L'étage E12, D12 ne joue donc plus tout à fait un rôle de suiveur avec décalage de niveau mais plutôt d'étage différentiateur où l'entrée positive se fait sur la grille de D12 et l'entrée négative sur la grille de E12, la première recevant la sortie de l'étage à grand gain, la seconde recevant la contre-réaction en provenance de la sortie à travers le suiveur décaleur de niveau D14, E14. On a ainsi décrit un amplificateur opérationnel ayant d'excellentes caractéristiques de réponse en fréquence, (fréquence de transition supérieure à 10 MHz), une faible impédance de sortie, et une faible surface d'occupation du fait que l'on a minimisé la valeur des capacités de compensation en fréquence. REVENDICATIONS 1. Amplificateur opérationnel à-transistors MOS, comprenant un etage d'entrée différentiel à deux entrées (Al, A2) et au moins une sortie (B2) relié à un deuxième étage (E6, E8) de l'amplificateur operationnel, l'étage d'entrée différentiel étant pourvu d'une contre-reaetion de mode commun, caractérisé par le fait que cette liaison de contre-reaction est également reliée à la grille d'un premier transistor MOS (E10) connecté en parallèle sur la sortie (F1) du deuxième étage pour constituer une voie de passage de signal établissant une correction par avance de phase de la courbe de réponse en fréquence de l'amplificateur. 2. Amplificateur selon la revendication 1, caractérisé par le fait que le deuxième étage est un étage suiveur établissant un décalage de niveau de tension entre son entrée et sa sortie, cet étage comprenant deux transistors MOS en série dont l'un (E8) est en paral lèle avec le transistor MOS de correction par avance de phase (E10) 3. Amplificateur selon la revendication 2, caractérisé par le fait que les transistors en parallèle mentionnés ont des rapports de géométries dosés pour ajuster le taux de correction par avance de phase. 4. Amplificateur selon l'une des revendications 2 et 3, carac térisé par le fait que la grille du transistor MOS (E8) en parallèle avec le premier transistor MOS (E10) peut être reliée à une source de tension afin d'ajuster le taux de correction. 5. Amplificateur opérationnel selon l'une des revendications I à 4, caractérisé par le fait qu'il comprend en outre un étage à grand gain et une boucle de réaction de la sortie de l'étage à grand gain vers l'entrée du deuxième étage, cette boucle comportant un condensateur (C2) en série avec deux transistors MOS (du7, D18) bouclés pour fonctionner comme des résistances ayant môme variation que la résistance de sortie de l'étage à grand gain. 6. Amplificateur opérationnel selon la revendication 5, ca ractrisé par le fait que l'impédance de sortie de l'étage à grand gain est celle d'un transistor MOS (D3) placé en parallèle entre cette sortie et une tension de polarisation fixe, et par le fait que les deux tran sistors (D17, D18) de la boucle de réaction de l'étage à grand gain sont similaires à celui de la sortie, et ont une géométrie choisie pour que la boucle de réaction engendre une correction de courbe de réponse en fréquence de étage à grand gain par création d'un zéro de valeur négative compensant exactement un poa de la fonction de transfert de l'étage. 7. Amplificatuer selon lSune des revendications 1 à 6, caractérisé par le fait qu'il comporte un etage de sortie à basse impédance constitué par un étage de décalage de niveau (D12, E12), un étage inverseur (D13, E13), et un étage push-pull à deux transistors (D16, E16), dont l'un $est commandé directement et l'autre par lintemédiaire de étage de décalage de niveau et par l'étage inverseur, et par le fait qu'il est prévu en outre une liaison de contreréaction reliant, par l'intermédiaire d'un autre étage de décalage de niveau (D14, El4), la sortie de l'étage de sortie et un transistor de l'étage de décalage de niveau de l'étage de sortie. 8. Amplificateur selon la revendication 7, caractérisé par le fait qu'il est prévu un condensateur (C3) reliant un point de l'étage à grand gain et entrée de étage inverseur do l'étage de sortie.