Brevet FR2493646A1 — publié le 19820507

La présente invention concerne un dispositif de synchronisation de données numériques, et plus particulièrement un dispositif de synchronisation de données numériques transmises par modulation sous la forme d'un signal analogique. Dans un récepteur de données numériques, une opération de synchronisation des données numériques reçues s 'avère nécessaire pour mettre en coincidence l'horloge du récepteur avec celle de l'émetteur, ce qui est essentiel pour la reconstitution des données numériques re çues. Les dispositifs de synchronisation de données numériques transmises par modulation sous la forme d'un signal analogique sont classiquement réalisés au moyen de boucles à verrouillage de phase et présentent par conséquent tous les inconvénients inhérents aux composants analogiques : manque de fiabilité et de précision, encombrement important. La présente invention a pour but de remédier aux inconvénients précités. En effet le dispositif de synchronisation conforme à l'invention est entièrement réalisé en circuits numériques, sans pour autant être l'équivalent en numérique des dispositifs existants en analogique. Ce dispositif est en effet basé sur un principe différent de celui des boucles à verrouillage de phase. En outre le dispositif de synchronisation conforme à l'invention présente une structure extrèmement simple. Selon une caractéristique de l'invention, le dispositif de synchronisation de données numériques transmises par modulation sous la forme d'un signal analogique, comporte une horloge de réception qui fournit un premier signal d'horloge de réception, de fréquence égale à "Mf" ("M" étant un nombre entier et "f" la fréquence d'émission des données numériques), et qui est munie d'une entrée de commande de déphasage, des moyens de redressement pour redresser le signal analogique, des moyens de suréchantillonnage pour échantillonner le signal analogique redressé à l'aide du premier signal d'horloge de réception, des moyens de stockage pour stocker "N" groupes de "M" échantillons successifs fournis par les moyens de suréchantillonnage, des moyens d'addition pour additionner les amplitudes de "N" échantillons de même rang "m" ("m" étant un nombre entier variable de 1 à "M") à l'intérieur de chaque groupe de "M" échantillons, et des moyens de commande de déphasage pour commander le déphasage de l'horloge de réception en fonction des résultats fournis par les moyens d'addition pour diverses valeurs de "m". Selon une autre caractéristique de l'invention, les moyens de redressement, de suréchantillonnage, de stockage, et d'addition comportent un détecteur de signe du signal analogique et un corrélateur comportant luimeAme un premier circuit de stockage destiné à stocker "N" échantillons successifs du signal logique fourni par le détecteur de signe, un second circuit de stockage destiné à stocker "M.N" échantillons successifs du signal analogique, des moyens de multiplication pour multiplier l'amplitude de l'échantillon de rang "n" ("n" étant un entier variable de 1 à "N") stocké dans le premier circuit de stockage et l'amplitude de l'échantillon de rang "(n-1)M+m" stocké dans le second circuit de stockage et un additionneur pour additionner les "N" résultats fournis par les moyens de multiplication. Cette seconde caractéristique offre l'avantage de pouvoir utiliser indifféremment le même matériel dans un récepteur de données numériques transmises sous la forme de messages "formattés" ou'hon formattés". On entend par message un ensemble de données nu mériques, nécessaire à la mise en oeuvre d'un traitement donné. On entend ici par message "formatté" un message pour lequel on opère une reconnaissance des données numériques transmises autniveau de groupes d'éléments binaires transmis, par opposition à un message "non formatté" pour lequel cetté reconnaissance s'opère au niveau de chaque élément binaire transmis. Le choix d'une transmission sous forme de messages "formattés" présente l'avantage d'offrir une meilleure protection contre le bruit ou le brouillage. Les récepteurs de messages "formattés" sont classiquement organisés autour de corrélateurs destinés à assurer la reconnaissance des groupes d'éléments binaires reçus par comparaison avec les différentes configurations de groupes d'éléments binaires possibles. Or les récepteurs de messages "non formattés" ne comportent classiquement pas de corrélateurs puisque les opérations de reconnaissance se font au niveau de chaque élément binaire reçu, par exemple par simple détection de seuil. Par conséquent cette seconde caractéristique permet d'unifier la fabrication des différents types de récepteurs de données numériques. Les objets et caractéristiques de la présente invention apparatront plus clairement à la lecture de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins ci-annexés dans lesquels - la figure 1 présente un schéma d'un dispositif de synchronisation de données numériques conforme à l'invention - la figure 2 présente un diagramme des temps des signaux obtenus en différents points du dispositif représenté à la figure 1. Le dispositif de synchronisation représenté sur la figure t est destiné à assurer la synchronisation de données numériques transmises par modulation sous la forme d'un signal analogique "s". Le dispositif de synchronisation comporte une horloge de réception i qui fournit un signal d'horloge "h" de fréquence "f" égale à la fréquence du signal d'horloge d'émission des données numériques et un signal d'horloge "h2" de fréquence égale à "Mf" (M étant un nombre entier).L'horloge 1 est munie d'une entrée de commande de déphasage. Le dispositif de synchronisation comporte également des moyens 2 de redressement et de suréchantillonnage, à la fréquence "Mf", du signal analogique, de stockage de "N" groupes de "M" échantillons ainsi obtenus et d'addition de "N" échantillons de meme rang m à l'intérieur de chacun des "N" groupes de "M" échantillons. Les moyens 2 comportent un détecteur de signe 3 qui reçoit le signal analogique "s" et qui fournit un signal logique "S", et un corrélateur 4. Le corrélateur 4 comPorte un premier circuit de stockage 5 pour stocker "N" échantillons successifs du signal logique "S", un second circuit de stockage 6 pour stocker "MN" échantillons successifs du signal analogique "s", des moyens de multiplication 71 à 7N pour multiplier l'amplitude de l'échantillon de rang "n" ("n" étant un entier variable de 1 à "N") stocké dans le premier circuit de stockage, et l'amplitude de l'échantillon de rang "(n-i) M+m" stocké dans le second circuit de stockage, et un additionneur 8 pour additionner les "N" résultats fournis par les moyens de multiplication pour les diverses valeurs de "n". Le premier circuit de stockage 5 consiste par exemple en un registre à décalage numérique, de "N" étages, dont l'entrée de données est reliée à la sortie du détecteur de signe 2, et dont l'entrée d'horloge re çoit le signal d'horloge "h1,, Le second- circuit de stockage 6 consiste par exemple en un registre à décalage numérique, de "M.N" étages, dont l'entrée de données reçoit le signal analogique "s" via un convertisseur analogique-numérique 9, et dont l'entrée d'horloge re çoit le signal d'horloge 'th2" . Chaque étage des registres 4 et 5 est destiné à stocker le nombre d'éléments binaires nécessaire à coder les amplitudes des échantillons à stocker. Le convertisseur analogique-numérique 9 serait inutile si le second circuit de stockage 6 était constitué par un registre à transfert de charges. Le dispositif de synchronisation comporte également des moyens de commande de déphasage 10 pour commander le déphasage de l'horloge de réception 1. Les moyens de commande de déphasage 10 comportent une ligne à retard Il de retard égal à Kf (K entant un nombre entier) dont l'entrée de données est reliée à la sortie de l'additionneur 8 et dont l'entrée d'horloge reçoit le signal d'horloge h2, un soustracteur 12 muni de deux entrées reliées respectivement à l'entrée et à la sortie de la ligne à retard Il et un circuit de conversion 13 dont l'entrée est reliée à la sortie du soustracteur 12 et dont la sortie est reliée à l'entrée de commande de déphasage de l'horloge de réception 1. Le nombre K est choisi de maniere que le rapport K soit le plus proche du rapport t.foù où est la largeur M à mi-hauteur du pic de corrélation obtenu en sortie de l'additionneur 8. Le circuit de conversion 13 est par exemple constitué par une mémoire morte contenant une loi de correspondance préétablie, entre les écarts d'amplitudes observés en sortie de l'additionneur 8 et les déphasages correspondants à appliquer à l'horloge de réception. Le fonctionnement du dispositif représenté sur la figure 1 est maintenant décrit en relation avec le diagramme des temps représenté sur la figure 2. A titre d'exemple, le nombre "N" a été choisi égal à 3, et le nombre "M" a été choisi égal à 5. Sur la figure 2 on a représenté un exemple de signal analogique "s" ainsi que le signal d'horloge d'émission h , ce dernier étant e représenté à l'aide de flèches verticales en traits pointillés sur le signal Le détecteur de signe 3 transforme le signal "s" en un signal "S" dont l'amplitude vaut "1" lorsque l'amplitude du signal "s" est positive et "-1" lorsque l'amplitude du signal "s" est négative. Le signal "S" est échantillonné à la fréquence "f" par introduction dans le registre à décalage 5 au rythme du signal d'horloge "h1,, , les instants d'echantillonna- ge étant représentés sur la figure 2 à l'aide de flèches verticales sur le signal "S". On observe sur.la figure 2 un décalage "X" entre les-signaux d'horloge h1 et h e g ce décalage étant représentatif d'une perte de synchronisation à la réception des données transmises Le signal "s" est échantillonné à la fréquence "Mf" par introduction dans le registre à décalage 6 au rythme du signal d'horloge "h2" , les instants d'échantillonnage du signal "s" étant représentés sur la figure 2 à l'aide de flèches verticales en traits pleins sur le signal "s". On appelle a1 t b1 t Ct w d" et et les amplitudes du signal "s" lors des instants d'échantillonnage t1 à t5 correspondant à la valeur de N égale à 1. De meme on appelle a2 , b2 , c2 , d2 et e2 les amplitudes du signal "s" lors des instants d'échantillonnage t6 à t11 correspondant à la valeur de N égale à 2, et a3 b3 , C3 , d3 et e3 les amplitudes du signal "s" lors des instants d'échantillonnage t11 à t15 correspondant à la valeur de N égale à 3. On appelle également aO b , CO r do et e0 les amplitudes du signal "s" lors des instants d'échantillqnnage précédant l'instant t1. Sur la figure 2, on a également représenté l'évo- lution du contenu des registres à décalage 5 et 6 entre les instants d'échantillonnage t11 et t16 La ligne "l1" représente le contenu du registre 5 entre les instants d'échantillonnage t et t16 . Les lignes "12" à "16" représentent le contenu du registre 6 6 respectivement entre les instants d'échantillonnage t11 et t12, t12 et t13, t13 et t14, t14 et t15 et t15 et t16. 16 On suppose que le multiplieur 7 est connecté n entre la sortie de rang "n" du registre 5 et la sortie de rang "(n-l) M+l" du registre 6. Ainsi entre les instants d'échantillonnage t11 et t12, l'additionneur 8 fournit une grandeur A égale à al - a2 + a3 . De meme, entre les instants d'échantillonnage t12 et t13 t13 et t14 , t14 et t15, t15 et t16 , l'additionneur 8 fournit respectivement les grandeurs B, C, D et E respectivement égales à b1 - b2 + b3 , c1 - c2 + C3 d1 - d2 + d3 et - e1 + e2 3 e3. Sur la figure 2 on a également représenté le signal "SOM" fourni par l'additionneur 8 entre les ins tants d'échantillonnage t11 et t16 . Entre les ins- tants d'échantillonnage t11 et t16 ce signal "SOM" prend successivement les valeurs A, B, C, D et E définies précédemment. Grâce à la ligne à retard j1,.dont le retard est égal à Wf , et au soustracteur 12, on peut observer la différence entre les résultats fournis par l'addition K neur 8 à des instants séparés de la durée Mf - En pra K tique le rapport M est compris entre 0,5 et 1. Cette différence sert à adresser la mémoire morte 13 formant le circuit de conversion qui fournit alors le déphasage à appliquer à l'horloge de réception 1 pour compenser le décalage "ç" existant entre l'horloge d'émission et l'horloge de réception. il existe en effet une relation entre les résultats observés en sortie de l'additionneur 8 et un éventuel déphasage entre l'horloge d'émission et l'horloge de réception. En effet, par définition, la synchronisation est assurée si le signal analogique est échantillonné au moyen du signal d'horloge de réception h1 lors de ses extrémums. Par conséquent, le pic de corrélation observé en sortie du corrélateur passe par un maximum pour les fronts du signal d'horloge h2 qui sont les plus proches de ceux du signal d'horloge h . e La mémoire morte 13 est programmée de manière à associer, à une différence observée entre deux points du pic de corrélation, le déphasage à appliquer à l'horloge de réception de manière que le maximum du pic de corrélation soit un maximum maximorum, c'est-à-dire que l'horloge de réception soit en phase avec l'horloge d'émission. REVENDICATIONS 1. Dispositif de synchronisation de données numériques transmises par modulation sous la forme d'un signal analogique, caractérisé en ce qu'il comporte une horloge de réception (t) qui fournit un premier signal d'horloge de réception, de fréquence égale à "Mf" ("M" étant un nombre entier et "f" la fréquence d'émission des données numériques) et qui est munie d'une entrée de commande de déphasage, des moyens de redressement pour redresser le signal analogique, des moyens de suréchantillonnage pour échantillonner le signal analogique redressé à l'aide du premier signal d'horloge de réception, des moyens de stockage pour stocker "N" groupes de "M" échantillons successifs fournis par les moyens de suréchantillonnage, des moyens d'addition pour additionner les amplitudes de -"N" échantillons de meme rang "m" ("m" étant un nombre entier variable de 1 à "M") à l'intérieur de chaque groupe de "M" échantillons, et des moyens de commande de déphasage (10) pour commander le déphasage de l'horloge de réception en fonction des résultats fournis par les moyens d'addition pour diverses valeurs de "m". 2. Dispositif selon la revendication Z,caracté- risé en ce que les moyens de redressement, de suréchantillonnage, de stockage, et d'addition (2) comportent un détecteur de signe (3) du signal analogique et un corrélateur (4) comportant luimAeme un premier circuit de stockage (5) destiné à stocker "N" échantillons successifs du signal logique fourni par le détecteur de signe, un second circuit de stockage (6) destiné à stocker "M.N" échantillons successifs du signal analogique, des moyens-de multiplication (7 à 7N) pour multiplier l'amplitude de l'échantillon de rang "n" ("n" étant un entier variable de 1 à "N") stocké dans le premier circuit de stockage et l'amplitude de l'échantillon de rang "(n-l) M+m" stocké dans le second circuit de stockage et un additionneur (8) pour additionner les "N" résultats fournis par les moyens de multiplication. 3. Dispositif selon les revendications 1 et 2, caractérisé en ce que le premier circuit de stockage (5) est constitué par un premier registre à décalage numérique, de "N" étages, dont l'entrée de données reçoit le signal fourni par le détecteur de signe, et dont l'entrée d'horloge reçoit un second signal d'horloge de réception, de fréquence f, fourni par l'horloge de réception. 4. Dispositif selon les revendications 1 et 2, caractérisé en ce que le second circuit de stockage (6) est constitué par un second registre à décalage numérique, de "M.N" étages , dont l'entrée de données reçoit le signal analogique via un convertisseur analogique numérique (9), et dont l'entrée d'horloge reçoit le premier signal d'horloge de réception. 5. Dispositif selon les revendications 1 et 2, caractérisé en ce que le second circuit de stockage (6j est constitué par un registre à transfert de charges, dont l'entrée de données reçoit le signal analogique, et dont l'entrée d'horloge reçoit le second signal d'horloge de réception. 6. Dispositif selon l'une des revendications 1 à 5, caractérisé en ce que les moyens de commande de déphasage (10) comportent une ligne à retard (tri) de retard égal à Kf , (K étant un nombre entier) dont l'entrée de données reçoit le signal fourni par les moyens d'addition et dont l'entrée d'horloge reçoit le premier signal d'horloge de réception, un soustracteur (12) dont les entrées reçoivent les signaux fournis respectivement par les moyens d'addition et par la ligne à retard, et un circuit de conversion (13) dont l'entrée reçoit le signal fourni par le soustracteur et dont la sortie est reliée à l'entrée de commande de déphasage de l'horloge de réception. 7. Dispositif selon la revendication 6, caractérisé en ce que le circuit de conversion (13) est constitué par une mémoire morte contenant une loi de correspondance préétablie.