Brevet FR2494042A1 — publié le 19820514

La présente invention concerne des dispositifs à circuits intégrés à semiconducteurs et un procédé pour fa- briquer ces dispositifs. Dans les dispositifs à circuits iÉtégrés à semicon- ducteurs et en particulier dans les dispositifs à circuits intégrés à semiconducteurs comportant plusieurs transistors à effet de champ du type métal-pellicule d'oxyde -semicon- ducteur (désignés ci-après sous le sigle MISFET), la couche de câblage a souvent été réalisée avec du silicium polycris- tallin qui possède une résistance vis-à-vis de la chaleur et une propriété d'auto-alignement contrairement à l'alumi- nium. Le silicium polycristallin est dopé avec des impuretés de manière que sa très grande résistivité soit réduite. Ce- pendant, même après avoir été dopé avec des impuretés, le silicium polycristallin présente encore une grande résistivi- té comparativement à l'aluminium. Dans les dispositifs à circuits intégrés à semiconducteurs utilisant du silicium polycristallin pour constituer la couche de câblage, un in- convénient réside par conséquent dans le fait que des signaux sont transmis à de faibles vitesses. C'est pourquoi, afin d'éliminer l'inconvénient men- tionné ci-dessus, il est connu d'utiliser un métal réfrac- taire tel que du molybdène, du tungstène, du platine ou du tantale en tant que matériau destiné à former les couches conductrices (demande de brevet japonais publiée sous le No. 80986/1978). Lorsqu'on utilise un métal réfractaire sous sa forme pure en tant que matériau pour réaliser des couches de câblage dans le dispositif à circuits intégrés à semiconducteurs, ce dernier présente une faible résistivi- té et une résistance accrue vis-à-vis d'un traitement thermi- que, tout en présentant un inconvénient consistant en ce que la couche adhère faiblement ou mal à la pellicule de SiO2 ou à la pellicule de Si3N4. C'est pourquoi on a essayé d'utiliser une couche de siliciure, constituée de silicium et d'un métal réfractaire, en tant que couche de cablage-pour les dispositifs à circuits intégrés à semiconducteurs (demande de brevet japonais pu- bliée sous le No. 80986/1978). Cependant cette couche de câblage ne peut pas adhérer de façon intime à la pellicule de SiO2 et ne présente pas une bonne propriété de contact avec le substrat en silicium. Afin d'éliminer les inconvénients mentionnés précé- demment, on a donc essayé d'utiliser une couche de câ- blage sous la forme d'une structure à deux couches partiel- les, constituée par une couche de silicium polycristallin et par une couche de siliciure formée à partir de silicium et d'un métal réfractaire et déposée sur la couche de sili- cium polycristallin (demande de brevet japonais publiée sous le No. 88783/1979). Ici cependant la couche de câblage possédant la structure à deux couches partielles possède une résistivité qui est nettement supérieure à celle d'un pur métal réfractaire, bien que cette résistivité varie en fonction du pourcentage de silicium dans la couche de sili- ciure. Par exemple, lorsqu'on utilise du molybdène comme métal réfractaire, la couche de câblage possédant la structu- re à deux couches partielles constituées par une couche de silicium polycristallin et par une couche de siliciure for- mée à base de silicium et de molybdène et déposée sur la couche de silicium polycristallin, possède une résistivité de 100 à 150 x 10 6 ohms. cm, ce qui est à différencier de la résistivité du molybdène pur qui est égal à environ 15 x 6 ohms.cm. L'objet de la présente invention est de fournir un dispositif à circuits intégrés à semiconducteurs possédant une nouvelle couche de câblage dont les caractéristiques sont de présenter une résistance accrue vis-à-vis de la cha- leur, une propriété d'auto-alignement, une faible résisti- vité et une vitesse accrue de transmission des signaux. A titre d'exemple on a décrit ci-dessous et illus- tré schématiquement aux dessins annexés un dispositif selon l'invention ainsi qu'un mode d'exécution du procédé de fabri- cation d'un tel dispositif. La figure 1 est une vue en coupe d'un dispositif à circuits intégrés à semiconducteurs selon une forme de réa- lisation de la présente invention. La figure 2 est un schéma d'une mémoire dynamique à accès direct ou aléatoire D-RAM selon la présente invention. La figure 3 représente le schéma de conception d'un circuit intégré à mémoire D-RAM réalisé selon le système à deux nappes. La figure 4'est une vue en perspective et en coupe montrant la constitution d'éléments de cellules de mémoire conformes à la présente invention. La figure 5 est une vue en perspective et en coupe montrant la constitution d'éléments de cellules fictives conformes à la présente invention. La figure 6 est une vue en perspective et en coupe montrant une partie des éléments dans un circuit de régéné- ration active ou de remise active à l'état initial conforme à la présente invention. La figure 7 montre un schéma d'une structure d'un réseau de mémoire et d'un réseau fictif conformes à la pré- sente invention. La figure 8 est une vue en plan montrant une partie d'un substrat semiconducteur, qui montre l'état d'une pellicule d'isolant de champ conforme à la présente inven- tion. La figure 9 est une vue en plan montrant une partie d'un substrat semiconducteur qui illustre l'état d'une pre- mière couche conductrice conforme à l'invention. La figure 10 est une vue en plan d'un dispositif à circuits intégrés à semiconducteurs, qui constitue le cir- cuit actif de remise en état conforme à la présente inven- tion. Les figures l1A à IlS sont des vues en coupe du dis- positif à circuits-intégrés à semiconducteurs au cours des différentes phases opératoires de fabrication de la mémoire D-RAM conforme à la présente invention. Ci-après on va décrire la présente invention en se référant-à une forme de réalisation. La figure 1 montre une vue en coupe d'un dispositif à circuits intégrés à semiconducteurs du type MIS selon une forme de réalisation de la présente invention, dans laquelle le chiffre de référence 51 désigne un substrat en silicium de type p, et la référence 52 désigne une pellicule d'iso-- lant de champ qui est formée de façon sélective par oxyda- tion thermique. Un transistor MISFET est réalisé dans une région entourée par la pellicule'd'isolant de champ 52. Le transistor MISFET comporte une pellicule d'isolant de grille 53 réalisée par oxydation superficielle, une électro- dede grille possédant une structure à trois couches par- tielles formées par une couche de silicium polycristallin 142, une couche de siliciure (désignée ci-après comme étant une couche de siliciure de molybdène) 552 formée à partir de silicium et de molybdène, et une couche de molybdène pur 562, et une région semiconductrice de type N+ 572 qui est réalisée avec l'électrode de grille servant de masque et qui sert de région de source ou de région de drain auto-alignée, ainsi qu'une région semiconductrice de type N+ 573. La région semiconductrice de type N+ 572 est raccor- dée à un autre transistor MISFET par l'intermédiaire d'une couche de câblage possédant une structure à trois couches partielles, à savoir une couche de silicium polycristallin 541, une couche de siliciure.(désignée ci-après comme étant une couche de siliciure de molybdène 551) formée à base de silicium et de molybdène, et une couche de molybdène pur 561, qui est en contact direct avec une région semiconduc- trice de type N+ 571 qui est d'un seul tenant avec la ré- gion semiconductrice de type N+ 572. En outre la région semiconductrice de type N+ 573 est raccordée à un autre transistor MISFET par l'intermédiaire d'une couche d'alumi- nium 60. L'électrode de grille indiquée ci-dessus ne travail- le pas simplement en tant que grille pour le transistor MISFET, mais également en tant que couche de câblage pour le raccordement de l'électrode de grille par exemple aux grilles d'autres transistors MISFET qui constituent les mêmes dispositifs à circuits intégrés à semiconducteurs. Comme cela a déjà été mentionné, le temps requis pour trans- mettre les signaux par l'intermédiaire de la couche de câ- blage située dans le circuit intégré à semiconducteurs de- vrait être aussi bref que possible et, à cet effet, la résistivité devrait' être aussi réduite que possible. Dans la mémoire dynamique à accès direct ou aléatoire en particulier il est souhaitable de réduire la résistivité de la couche de câblage autant que cela est possible en vue d'accroître la vitesse de transmission des signaux. Conformément à la présente invention la couche de câblage possédant une structure à trois couches partielles, à savoir une couche de silicium polycristallin, une couche de siliciure de molybdène et une couche de molybdène pur, présente une résistivité comprise entre environ 30 et 35 microohms.cm. Cette valeur est égale environ au double de celle du molybdène pur, qui possède une résistivité d'envi- ron 15 microohms.cm, et est égale à une valeur comprise entre environ un-cinquième et un-tiers de la valeur présen- tée par la couche classique de câblage qui se compose en totalité ou en partie d'un métal réfractaire. La raison pour laquelle il est possible d'obtenir une telle faible résistivité est imputée à la présence de la couche de molybdène pur qui constitue la couche partiel- le supérieure de la couche de câblage. Conformément aux études effectuées ayant abouti à la présente invention, il fut établi que même lorsque le traitement thermique est effectué pendant ou après que la couche de câblage soit formée, les trois couches partielles constituant la cou- che de câblage ne réagissent pas entre elles, mais conser- vent leurs propriétés. En outre la couche de silicium poly- cristallin, qui constitue la couche partielle inférieure de la couche de câblage, adhère de façon intime à une pellicule isolante telle qu'une pellicule de SiO2, une pellicule de Si3N4 ou analogues, et établit également un contact ohmique- avec le substrat en silicium. La couche de câblage possédant la-structure à trois couches partielles conforme à la présente invention et re- présentée sur la figure 1 peut être obtenue de la manière mentionnée ci-après. On réalise les couches de silicium polycristallin 541, 542 sur l'ensemble des surfaces en utili- sant le procédé de réaction chimique avec dépôt en phase vapeur de manière que ces couches possèdent une épaisseur comprise entre environ 150 et 250 nanomètres, et sont dopées par des ions de phosphore, jusqu'à une concentration élevée afin de réduire la résistivité. Ensuite on forme les couches de siliciure de molybdène 551, 552 sur l'ensemble des surfa- ces des couches de silicium polycristallin par exemple au moyen de leur dépôt simultané par pulvérisation jusqu'à une - épaisseur d'environ 100 nanomètres. Le pourcentage de sili- cium sera égal à 10 % en poids. Ensuite on forme les couches de molybdène pur 561, 562 sur l'ensemble des surfaces des couches de siliciure de molybdène en utilisant par exemple la méthode de pulvérisation jusqu'à obtenir une épaisseur d'environ 150 nanomètres. En utilisant du gaz CF4+ 02, les couches mentionnées ci-dessus sont soumises de façon conti- nue à l'attaque ou la corrosion plasmatique de manière à former une couche de câblage formée d'une structure de trois couches partielles possédant une forme prédéterminée comme cela est représenté sur la figure 1. Ensuite on soumet la couche de câblage à un recuit dans une atmosphère d'azote de telle manière que les couches supérieures de molybdène 561, 562 ne soient pas oxydées, ni sublimées. Le recuit est effectué de telle manière que le silicium soit dispersé de façon uniforme dans les couches de molybdène 551, 552 qui contiennent du silicium. Lors de la mise en oeuvre du recuit, on a trouvé que les trois couches partielles mentionnées précédemment ne peuvent-pas exister lorsque le silicium est contenu en une quantité stoechiométrique, c'est-à-dire lorsque le pourcen- tage de silicium est égal à 37 % en poids. En effet, lors- que le silicium est contenu en une quantité stoechiométri- que, les couchesindividuelles subissent une réaction chimi- que et la contrainte résultant de la contraction de volume provoque un décollement des couches individuelles les unes des autres. Cependant, conformément à la présente invention, les trois couches mentionnées ci-dessus sont liées ou fixées les unes aux autres et la résistivité de la couche de câblage - peut être réduite à une valeur aussi faible que 30 à 35 microohms.cm. En outre, conformément à la présente invention, il est possible d'obtenir les effets suivants: (1) Il est possible d'empêcher la formation d'une pellicule de SiO2 au niveau de l'interface entre les couches de silicium polycristallin 541, 542 et les couches de sili- ciure de molybdène 551, 552. Les couches de siliciure de molybdène 551, 552 sont formées en utilisant une pulvérisa- tion simultanée. Dans ce cas de l'oxygène présent dans l'atmosphère est inséré dans les couches de siliciure de molybdène 551, 552. Avant de réagir avec le silicium situé dans les couches de silicium polycristallin 541, 542, l'oxygène réagit avec le silicium contenu dans les couches de siliciure de molybdène 551, 552 en formant du SiO2. C'est pourquoi aucune pellicule de SiO2 n'est formée au niveau de l'interface. En outre étant donné que du silicium est présent d'une manière isolée dans les couches de sili- ciure de molybène 551, 552, la pellicule de SiO2 n'est pas formée d'une manière continue. En outre l'oxygène présent dans l'atmosphère est capté dans les couches de molybdène 561, 562 lorsqu'elles sont formées par l'opération de pulvé- risation. L'oxygène réagit avec le silicium situé dans les couches de siliciure de molybdène 551, 552. Cependant étant donné que le silicium est présent d'une manière isolée, une pellicule d'oxyde n'est pas formée de façon continue au niveau de l'interface. Etant donné que la pellicule d'oxyde n'est pas for- mée au niveau de l'interface, la résistivité de la couche de câblage n'augmente pas. On a trouvé, au cours d'études effectuées ayant abouti à la présente invention, qu'une substance, qui sert de substance captant de l'oxygène, devrait être contenue dans la seconde couche de manière que l'oxygène prélevé de l'atmosphère ne forme pas une pellicule d'oxyde au niveau de l'interface. Il fut établi qu'une telle substance a be- soin d'être présente en une quantité comprise entre 5 % et % en poids. La substance, qui sert de substance captant de l'oxygène, devrait être déterminée en tenant compte de la relation-ou liaison chimique avec les trois couches par- tielles constituant la couche de câblage, c'est-à-dire en prenant en compte l'adhérence et la réaction chimique pou- vant intervenir pendant la phase du traitement thermique. (2) Lorsque la couche de câblage constituée de la couche de silicium polycristallin 541, de la couche de siliciure de molybdène 551, formée sur la précédente, et de la couche de molybdène 561, est placée en contact direct avec la région semiconductrice en vue de former une électro- de, le contact ohmique résultant supprime la nécessité de former une région à concentration élevée. Ceci est dû au fait que des impuretés dopées situées dans le silicium polycristallin diffusent à l'intérieur de la région semi- conductrice de manière à former une région à concentration élevée. (3) Des impuretés sont prélevées dans l'atmosphère et introduites dans les couches de siliciure de molybdène 551, 552 lorsque ces couches sont réalisées au moyen de la pulvérisation simultanée. Cependant, étant donné qu'il exis- te entre ces couches une couche de silicium polycristallin, les impuretés telles que des ions de sodium ne diffusent pas à l'intérieur de la région semiconductrice activée. Conformément à la présente invention et, comme mentionné ci-dessus, il est possible d'obtenir un disposi- tif à circuits intégrés à semiconducteurs possédant une fai- ble résistivité et permettant une transmission de signaux en un bref intervalle de temps. On va décrire ci-après la présente invention en se référant à des formes de réalisation concrètes. Dans les formes de réalisation mentionnées ci-après, la présente in- vention est appliquée à une mémoire dynamique à accès direct ou aléatoire (désignée ci-après sous le nom de mémoire D-RAM). En premier lieu on va décrire brièvement ci-après la structure ou l'agencement du circuit de la mémoire D-RAM en se référant à la figure 2. Le circuit de la mémoire D-RAM comporte un tam- pon d'adresses ADB destiné à introduire des signaux d'adres- ses A - A., un décodeur 'de lignes et de colonnes RC-DCR o j permettant de sélectionner une ligne d'adresse de ligne donnée et une ligne' d'adresse de colonne donnée à partir des signaux d'adresses de lignes A0 - Ai et des signaux d'adres- ses de colonnes A.+ - A,, un réseau de mémoire M-ARY.possé- dant plusieurs cellules de mémoire M-CEL, un réseau fictif D-ARY possédant plusieurs cellules fictives D-CEL, un commu- tateur de colonnes C-SW1 permettant de sélectionner n'impor- te quelle ligne de transmission de données dans le réseau M-ARY en réponse à un signal d'adresse de colonne sélection- née, un amplificateur de détection SA, un tampon d'entrée de données DIB, un amplificateur de sortie OA et un tampon de sortie des données DOB. La cellule de mémoire M-CEL se compose d'un condensa- teur Cs permettant de mémoriser les données et d'un transis- tor MISFET Q. permettant de sélectionner l'adresse, et la donnée "1" ou "" est mémorisée dans la cellule selon qu'une charge électrique est présente, ou non, dans le condensateur es. Cs* Le circuit de la mémoire D- RAM est disposé sur une' puce ou microplaquette unique à semiconducteurs, comme cela est représenté concrètement sur la figure 3. La figure 3 montre un schéma de l'agencement du cir- cuit intégré à mémoire D-RAM, D-RAMIC, d'un système dénommé système à deux nappes, dans lequel le réseau de mémoire est subdivisé en deux dans une puce ou microplaquette unique à semiconducteurs. En premier lieu, les deux réseaux de mémoire M-ARY1 et M-ARY2 constitués de plusieurs cellules de mémoire sont placés sur une microplaquette à circuit intégré en étant séparés l'un de l'autre. Un décodeur commun de colonnes C-DCR est disposé dans la partie centrale de la microplaquette à circuit intégré entre les réseaux de mémoire M-ARY1 et M-ARY2. Le-commutateur de colonnes C-SW1 pour le réseau de mémoire M-ARY1 et pour le réseau de mémoire fictif D-ARY1 constitué de plusieurs cellules fictives est disposé entre le réseau de mémoire M-ARY1 et le décodeur C-DCR. D'autre part le commutateur de colonnes C-SW2 pour le réseau de mémoire MARY2 et pour le réseau de mémoire fictif D-ARY2 constitué de plusieurs cellules fictives est placé entre le réseau de mémoire M-ARY2 et le décodeur C-DCR. Les amplificateurs de détection SA1 et SA2 sont si- tués dans la partie gauche extrême et dans la partie droite extrême de la microplaquette à circuit intégré de sorte qu'ils ne sont pas mis en fonctionnement par erreur par un bruit tel que par exemple des signaux appliqués au. décodeur C-DCR et que le câblage peut être aisément disposé. Sur le côté supérieur gauche de la microplaquette à circuit intégré se trouvent disposés un tampon d'entrée de données DIB, un générateur R/W-SG de signaux de commande de lecture et d'inscription, un générateur RAS-SG de signaux RAS, et un générateur SG1 de signaux de la famille RAS. A côté de ces circuits se trouvent en outre disposés un bloc P-RAS appliquant un signal RAS, un bloc P-WE appliquant un signal WR et un bloc P-Dentrée appliquant un signal de données. D'autre part, sur le côté supérieur droit de la microplaquette à circuit intégré se trouvent disposés un tampon de sortie de données DOB, un générateur CAS-SG de signaux CAS et un générateur SG2 de signaux de la famille CAS. A côté de ces circuits se trouvent disposés un bloc P-Vss de délivrance d'une tension Vss, un bloc P-CAS d'ap- plication du signal ES, un bloc P-Dsortie de sortie de signaux de données et un bloc P-A6 délivrant un signal d'adresse A6. Un amplificateur principal MA est disposé entre le générateur SG1 de signaux de la famille RAS et le généra- tèur SG2 de signaux de la famille CAS. Un qénérateur VBB-G délivrant la tension VBB est situé au-dessus d'un circuit qui occupe des surfaces éten- dues tel que le générateur SG1 de signaux de la famille RAS, le générateur SG2 de signaux de la famille CAS ou l'amplifi- cateur principal MA. Ceci est dû au fait que le générateur VBB-G délivre des porteurs minoritaires et que les données présentes dans les cellules des mémoires constituant les réseaux M-ARY1 et M-ARY2 peuvent être inversées, de façon indésirable, par les porteurs minoritaires. C'est pourquoi, afin d'empêcher un tel risque, le générateur VBB-G déli- vrant la tension VBB est situé dans une position éloignée des réseaux M-ARY1 et M-ARY2. Le décodeur de lignes R-DCR1 pour le réseau M-ARY1 est situé sur la partie inférieure du côté gauche de la microplaquette à circuit intégré. Au voisinage du décodeur R-DCR1 se trouvent disposés des blocs ordonnées P-AO0, P-A1, P-A2, délivrant des signaux d'adresses, et un bloc P-Vcc délivrant une tension VCC. A la partie inférieure du côté droit de la micro- plaquette à circuit intégré, se trouvent disposés, d'autre part, un décodeur de lignes R-DCR2 pour le réseau M-ARY2. -35 A côté du décodeur de lignes R-DCR2 se trouvent disposés des blocs ordonneés P-A3, P-A4, P-A5 et P-A7 d'applica- tion de signaux d'adresses. Un tampon d'adresses ADB est disposé entre les décor- deurs R-DCR1 et R-DCR2. Le circuit intégré D-RAMIC, qui possède une capacité d'environ 64 kilobits, est disposé en étant subdivisé en deux matrices de cellules de mémoire (réseaux de mémoire M-ARY1 et M-ARY2) comportant chacune une capacité de mémoire de 128 lignes x 256 colonnes = 32.768 bits (32 kilobits). C'est pourquoi un réseau de mémoire possède 128 lignes WL de transmission de mots et 256 lignes DL de transmission de données. Les lignes DL de transmission de données indiquées ci-dessus sont réalisées en aluminium et possèdent une fai- ble résistivité. En outre, comme cela ressort à l'évidence de la figure 3, les lignes DL de transmission de données sont de courte longueur et ne posent aucun problème en ce - qui concerne le temps de transmission des signaux appliqués par le décodeur de colonnes C-DCR à chacune des cellules de mémoire. D'autre part, comme on le comprendra d'après la figure 3, les lignes WL de transmission de mots possèdent des résistivités élevées, et des durées importantes sont nécessaires pour transmettre les signaux appliqués par le décodeur de lignes R-DCR à chacune des cellules de mémoire, et en particulier pour transmettre les signaux appliqués par le décodeur de lignes R-DCR aux cellules de mémoire situées dans les positions les plus éloignées. La durée de transmission des signaux des lignes WL de transmission de mots détermine la durée de fonctionne- ment de la mémoire D-RAM et détermine éventuellement la * durée de fonctionnement de l'ensemble du système de la mé- moire D-RAM. Conformément à la forme de réalisation de la pré- sente invention, les lignes WL de transmission de mots sont constituées par une couche de silicium polycristallin, une couche de siliciure de molybdène formée sur la précédente et une couche de molybdène pur formée sur la couche de sili- ciure, comme cela est représenté sur la figure 1. Les li- gnes de transmission de mots possèdent une résistivité de à 35 microohms. cm, valeur qui est comprise entre le cinquième et le tiers de celle des lignes classiques de transmission de mots. C'est pourquoi, conformément à la forme de réalisation de l'invention, la mémoire D-RAM per- met une transmission des signaux requérant un intervalle de temps plus bref que dans le cas de la mémoire D-RAM classique et fonctionne à des vitesses plus rapides que cette mémoire D-RAM classique. En outre l'ensemble du système de la mémoire D-RAM peut fonctionner à des vites- ses élevées. En outre, conformément à la forme de réalisation de la présente invention, non seulement les lignes de transmission de mots, mais également les électrodes de grille de tous les transistors MISFET situées dans la mé- moire D-RAM sont réalisées selon la structure à trois cou- ches partielles. C'est pourquoi la mémoire D-RAM fonction- ne à des vitesses supérieures. On va décrire ci-après de façon détaillée la cons- titution des éléments principaux et l'agencement prévu dans la forme de réalisation de la présente invention. Constitution de la cellule de mémoire M-CEL La figure 4 est une vue en perspective et en coupe montrant la constitution d'une cellule de mémoire M-CEL de la figure 2, dans laquelle le chiffre de référence 1 dé- signe un substrat semiconducteur de type p, 2 désigne une pellicule isolante relativement épaisse (désignée ci-après sous le terme de pellicule d'isolant de champ), la référen- ce 3 désigne une-pellicule isolante relativement mince (désignée ci-après sous le terme de pellicule d'isolant de grille), les références 4 et 5 désignent des régions semi- conductrices du type N, la référence 6 désigne une première couche de silicium polycristallin, la référence 7 désigne une couche inversée de surface du type n, tandis que la référence 8 désigne une seconde couche de silicium poly- cristallin, que la référence 9 désigne une couche de PSG (verre au silicate de phosphore), que la référence 10 dési- gne une couche d'aluminium, que la référence-29 désigne une couche de silicate de molybdène et que la référence 36 désigne une couche de molybdène. Un transistor MISFETQM situé dans une cellule de mémoire M-CEL possède un substrat, une région de source, une région de drain', une pelliculed'isolant de grille et une électrode de grille qui sont respectivement constitués par le substrat semiconducteur du type p 1 mentionné ci- dessus, la région semiconductrice de type n+ 4, la région conductrice du type n 5, la pellicule d'isolant de grille 3, et l'électrode à couches multiples constituée par une seconde couche de silicium polycristallin 8, une couche de siliciure de molybdène 29 et une couche de molybdène 36. L'électrode à couches multiples, peut être utilisée par exemple en tant que ligne WL 2 de transmission de mots, qui est représentée sur la figure 2. La couche d'aluminium 10 raccordée à la région semiconductrice de type n+ 5 est utilisée par exemple en tant que ligne DL de transmis- 1-1 sion de données, qui est représentée sur la figure 2. D'autre part un condensateur de mémoire Cs situé dans la cellule de mémoire M-CEL possède une électrode, une couche diélectrique et une autre électrode qui sont formées respectivement par une première couche de silicium polycristallin 6, une pellicule d'isolant de grille 3 et une couche inversée de surface de type n 7. En effet la tension Vcc d'alimentation en énergie, appliquée à la pre- mière couche de silicium polycristallin 6, entraîne l'appa- rition de la couche inversée de surface de type n 7 à la surface du substrat semiconducteur de type p 1, par l'intermédiaire de la pellicule d'isolant de grille 3, par suite de l'action du champ électrique. Constitution de la cellule fictive D-CEL La figure 5 montre une vue en perspective et en coupe d'une cellule fictive D-CEL qui est représentée sur la figure 2. Sur la figure 5, les chiffres de référence il à 14 désignent des régions semiconductrices du type n, la référence 15 désigne une première couche de silicium poly- cristallin, la référence 16 désigne une couche inversée de surface de type n, les références 17 et 18 désignent des secondes couches de silicium polycristallin, la référence 19 désigne une couche d'aluminium, les références 30 et 31 désignent des couches de siliciure de molybdène, tandis que les références 37 et 38 désignent des couches de molybdène. Un transistor MISFETQDI situé dans une cellule fic- tive D-CEL possède un substrat, une région de drain, une région de source, une pellicule d'isolant de grille et une électrode de grille qui sont respectivement constituées par le substrat semiconducteur de type p, une région semi- conductrice de type n+ 11, une région semiconductrice de type n 12, une pellicule d'isolant de grille 3 et une électrode à couches multiples constituée par une seconde couche de silicium polycristallin 17, une couche de sili- ciure de molybdène 30 et une couche de molybdène 37. L'électrode à couches multiples s'étend sur le substrat semiconducteur de type p 1 sous la forme d'une ligne fic- tive DWL de transmission de mots, qui est représentée sur la figure 2. La couche d'aluminium 19 reliée à la ré- gion semiconductrice de type n s'étend sur le substrat semiconducteur de type p 1 sous la forme d'une ligne fic- tive DL _l de transmission de données représentée sur la figure 2. Un transistor MISFETQD2 situé dans la cellule fic- tive D-CEL possède un substrat, une région de drain, une région de source, une pellicule d'isolant de grille et une électrode de grille qui sont constitués respectivement par le substrat semiconducteur de type p 1, une région semicon- ductrice de type n 13, une région semiconductrice de type n 14, une pellicule d'ioslant de grille 3 et une électrode à couches multiples constituée par une seconde couche de silicium polycristallin 18, une couche de siliciure de molybdène 31 et une couche de molybdène 38. L'électrode à couches multiples est commandée par un signal de décharge 0. c qui est représenté sur le schéma de la cellule fictive D-CEL de la figure 2. Le condensateur Cds situé dans une cellule fictive D-CEL possède une électrode, une couche diélectrique et une autre électrode qui' sont constituées respectivement par une première couche de silicium polycristallin 15, une pellicu- le d'isolant de grille 3 et une couche inversée de sur- face de type n 16..En effet la tension Vcc d'alimentation en énergie appliquée à la première couche de silicium poly- cristallin 15 induit la couche inversée de surface de type n 16 à la surface du substrat semiconducteur de type p 1 par l'intermédiaire de la pellicule d'isolant de grille 3, en raison de l'action du champ électrique. Structure d'une partie d'un circuit périphérique (circuit AR1 de régénération active ou de mise active à l'état -20 initial: La figure 6 est une vue en perspective et en coupe montrant la constitution d'une partie du circuit périphéri- que formée sur la périphérie du réseau de mémoire. M-.ARY, c'est-à-dire montrant une partie du circuit AR1 de régénéra- tion active et qui est représenté sur la figure 2. Sur la figure 6, les chiffres de référence 20 à 23 désignent des régions semiconductrices de type n, les références 24 à 27 désignent des secondes couches de silicium polycristallin et la référence 28 désigne une couche d'aluminium. Les chiffres de référence 32 à 35 désignent des couches de sili- ciure de molybdène et les références 39 à 42 désignent des couches de molybdène. Un transistor MISFETQS6 situé dans le circuit actif AR1 de remise à l'état initial représenté sur la figure 2 possède un substrat, une région de source, une région de drain, une pellicule d'isolant de grille et une électrode de grille qui sont respectivement constituées par un substrat semiconducteur de type p 1, une région semiconductrice de type n 20, une région semiconductrice de type n+ 21, une pellicule d'isolant de grille 3 et une électrode à couches multiples constituée par une seconde couche de silicium polycristallin 24, une couche de siliciure de molybdène 32 et une couche de molybdène 39. Un transistor MISFETQS4 situé dans le circuit AR1 de régénération active possède un substrat, une région de source, une région de drain, une pellicule d'isolant de grille et une électrode de grille qui sont constituées respectivement par un substrat semiconducteur de type p 1, une région semiconductrice de type ni 22, une région semi- conductrice de type n 23, une pellicule d'isolant de grille 3 et une électrode à couches multiples constituée par une seconde couche de silicium polycristallin 27, une couche de siliciure de molybdène 35 et une couche de molybdène 42. L'électrode à couches multiples est commandée par un signal de commande de régénération active 0rg qui est représenté sur la figure 2. Un condensateur CBll situé dans le circuit AR1 de régénération active possède une couche diélectrique et une électrode qui sont respectivement constituées par la pelli- cule d'isolant de grille 3 et par une électrode à couches multiples constituée par une seconde couche de silicium polycristallin 25, une couche de siliciure de molybdène 33 et une couche de molybdène 40. L'électrode à couches multi- ples est raccordée à une électrode à couches multiples qui sert d'électrode de grille pour le transistor MISFETQS6 et qui est constituée par une seconde couche de silicium poly- cristallin 24, une couche de siliciure de molybdène 32 et une couche de molybdène 39. En outre une partie 25a de la seconde couche de silicium polycristallin 25 est raccordée -directement à la région semiconductrice de type n+ 22 du transistor MISFETQs4. Cette structure est réalisée étant donné que, si la couche de molybdène 40 et la région semi- conductrice de type n 22 sont raccordées ensemble par l'intermédiaire d'une couche de câblage en aluminium, une surface de contact doit être formée entre la couche de molybdène 40 et la couche de câblage,en aluminium et rend difficile l'accroissement de la densité du câblage. C'est pourquoi les moyens de raccordement mentionnés ci-dessus sont utilisés pour accroître cette densité de câblage. Une autre armature du condensateur CBll est cons- tituée par une couche inversée qui est réalisée sur la surface du substrat semiconducteur 1. La couche inversée est réalisée à l'aide d'une tension qui est appliquée à l'électrode à couches multiples constituée par la seconde couche de silicium polycristallin 25, une couche de sili- ciure de molybdène 33 et une couche de molybdène 40. Bien que ceci ne soit pas représenté sur la figure 6, la couche d'inversion est contiguë à la région semiconductrice de type n qui est formée dans le substrat semiconducteur 1 et qui est commandée par un signal 0rs de commande de régénération active de la figure 2. En outre pour consti- tuer une armature du condensateur CB11, on peut prévoir une couche de siliciure de molybdène et une couche de molybdène sur la couche de silicium polycristallin. L'électrode à couches multiples constituée par une seconde couche de silicium polycristallin 26, une couche de siliciure de molybdène 34 et une couche de molybdène 41 sert à former une armature du condensateur CB12 qui est représen- tée sur la figure 2, une partie de cette dernière est raccordée directement à la région de source du transistor MISFETQS5 de la figure 2, tout comme le condensateur CBll et une autre partie de ladite armature est raccordée à l'électrode de grille du transistor MISFETQs7S Structures du réseau de mémoire M-ARY et du réseau fictif de mémoire D-ARY: Les structures du réseau de mémoire M-ARY et du réseau de mémoire fictive DARY, mentionnées ci-dessus, vont être décrites ci-après en référence à la figure 7. Le réseau de mémoire M-ARY représenté sur la figure 7 comporte plusieurs cellules de mémoire M-CEL représentées sur la figure 4, qui sont disposées selon un réseau sur le substrat semiconducteur 1. D'autre part le réseau de mémoire fictif D-ARY représenté sur la figure 7 possède plusieurs cellules fictives D-CEL représentées sur la figure 5, qui sont disposées selon un réseau sur le substrat semiconduc- teur 1. Tout d'abord le réseau de mémoire M-ARY représenté sur la figure 7 est constitué de la manière décrite ci- après. La pellicule d'isolant de champ 2 est formée confor- mément à un agencement tel que représenté sur la figure 8 de manière à séparer plusieurs cellules de mémoire M-CEL qui sont constituées de transistors MISFETQM et de condensa- teurs de mémoire C5 sur la surface du substrat semiconduc- teur 1. Cependant, conformément à la présente invention, une pellicule d'isolant de champ 2a est exceptionnellement formée au-dessous des trous de contact CH0 à travers lesquels la tension Vcc d'alimentation en énergie est appliquée à la première couche de silicium polycristallin 6, ce qui diffè- re de la règle de la structure fondamentale. C'est pourquoi un alliage d'aluminium et de silicium formé par réaction entre la couche d'aluminium et la couche de silicium poly- cristallin au voisinage des trous de contact CHO ne peut pas pénétrer à travers la pellicule d'isolant située au- dessous des trous de contact CH0 et ne peut pas atteindre la surface du substrat semiconducteur 1. La première couche en silicium polycristallin 6, qui sert à constituer une armature du condensateur de mémoi- re C. dans les cellules de mémoire M-CELL, est formée sur la pellicule d'isolant de champ 2 et sur la pellicule d'iso- lant de grille 3 sous la forme représentée sur la figure 9. En outre les lignes WL1 l de transmission de mots, constituées par le câblage à couches multiples formées de la seconde couche de silicium polycristallin 8, de la couche de siliciure de molybdène 29 et de la couche de molybdène 36 de la figure 4, s'étendent sur la première couche de sili- cium polycristallin 6 suivant la direction verticale sur la figure 7. Une ligne VCC-L d'alimentation en énergie circule transversalement sur la figure 7 de manière à appliquer la tension Vcc d'alimentation en énergie, par l'intermédiaire du trou de contact CHE, à la couche de silicium polycris- tallin 6 qui sert à constituer une armature du condensateur de mémoire Cs D'autre part-les lignes DL11, -L de transmis- sion de données, constituées par la couche d'aluminium 10 de la figure 4, sont disposées en étant proches l'une de l'autre parallèlement à la ligne VCC-L d'alimentation en énergie, comme cela est représenté sur la figure 7. La ligne DL 1 de transmission de données est raccordée à la région de drain du transistor MISFETQM située dans la cellule de mémoire M-CEL par l'intermédiaire d'un trou de contact CH1, et la ligne DL1 de transmission de données est raccor- dée à la région de drain du transistor MISFETQM située dans une autre cellule de mémoire M-CEL par l'intermédiaire d'un trou de contact CH2. En outre les lignes DL1-2, DL1 2 de transmission de données s'étendent suivant la direction laté- rale sur la figure 7, tout comme les lignes de transmission de données DL11 et DL et sont raccordées aux régions 1-1 1-1' de drain du transistor MISFETQM dans les cellules de mémoi- re M-CEL, en des emplacements déterminés par l'intermédiaire de trous de contact. Ensuite les cellules fictives D-CEL représentées sur la figure 7 sont construites comme indiqué ci-après. La pellicule d'isolant de champ 2 est formée sur une partie de la surface du substrat semiconducteur 1 et la pellicule d'isolant de grille 3 est formée sur une autre partie de la surface du substrat semiconducteur 1. Les premières couches de silicium polycristallin 15a, b s'étendent sur la pellicule d'isolant de champ 2 et sur la pellicule d'isolant de grille 3, suivant la direction verticale de la figure 7, en étant séparées l'une de l'au- tre. Les largeurs des premières couches de silicium poly- cristallin 15a, 15b sont très importantes en ce qui concer- ne la détermination de la capacité du condensateur Cds situé dans la cellule fictive D-CEL. La région semiconduc- trice de type n+ 14 est disposée entre la première couche de silicium polycristallin 15a et la première couche de silicium polycristallin 15b. La région semiconductrice de type n+ 14 est utilisée en tant que ligne de mise à la terre commune pour plusieurs cellules fictives D-CEL. En outre une ligne DWL de transmission de mots 1-1 fictifs, constituée par un câblage à plusieurs couches formées de la seconde couche de silicium polycristallin 17, de la couche de siliciure de molybdène 30 et le couche de molybdène 37 de la figure 5, s'étend sur la première cou- che de silicium polycristallin 15a. La ligne DWL1 1 de transmission de mots fictive constitue une électrode de grille du transistor MISFETQDI située dans la cellule fic- tive D-CEL. D'autre part, une ligne 0dc-L1 de transmission de signaux de commande d'un câblage à couches multiples composées de la seconde couche en silicium polycristallin 18, de la couche de siliciure de molybdène 31 et de la cou- che de molybdène 38 de la figure 5, s'étend parallèlement à la ligne DWL1 1 de transmission de mots fictive, en étant séparée de cette dernière, de sorte que le signal Odc de commande de décharge, représenté sur la figure 2 peut être appliqué. La ligne 0dc-L2 de transmission de signaux de commande forme une électrode de grille du transistor MISFETQD2 située dans la cellule fictive D-CEL. De fa-on similaire une ligne DWL1 2 de transmis- sion de mots fictifs et une ligne 0dc-L2 de transmission de signaux de commande s'étendent parallèlement à la ligne DWLi-1 de transmission de mots fictive et avec la ligne 0dc-Ll de transmission de signaux de commande. En outre les lignes de transmission de données DL1_1, DL 1', DL12' DL1-2 formées par une couche d'aluminium, s'étendent à partir du réseau de mémoire M-ARY comme repré- senté sur la figure 7. La ligne DL 1 de transmission de données est raccordée à la région de drain du transistor MISFETQDI située dans la cellule fictive D-CEL par l'inter- médiaire d'un trou de contact CH3 et la ligne DL12 de transmission de données est également raccordée à la région de drain du transistor MISFETQD1 d'une autre cellule fictive D-CEL par l'intermédiaire d'un trou de contact CH4. Structures des circuits périphériques: La figure 10 montre la structure d'une partie des circuits périphériques, par exemple une partie de l'amplifi- cateur de détection SA1 de la figure 2. Sur la figure 10 la référence AR désigne une partie de régénération ou remise à l'état initial active et la référence PC désigne un circuit destiné à précharger les lignes de transmission de données. Deux circuits de régénération active AR1 représen- tés sur la figure 2 sont prévus dans la partie AR de régé- nération active. En effet un circuit de régénération active est réalisé du côté de la flèche A sur la figure 10 et un autre circuit de régénération active est réalisé du côté de la flèche B. Une ligne 0 rg-L de transmission de signaux de commande de régénération active, constituée par une couche de silicium polycristallin, une.couche de siliciuure de molybdène et une couche de molybdène pur, une ligne OrsL constituée par une couche d'aluminium et une ligne VCC-L d'alimentation en énergie constituée par une couche en aluminium sont disposées en commun selon un réseau pour les régénérations ou remises à l'état initial actif dans la partie AR de régénération active telle que représentée sur la figure 10. D'autre part, le circuit de précharge PC contient un circuit destiné à précharger des lignes de transmission de données qui correspondent aux circuits de régénération actifs. Dans le circuit de précharge PC se trouvent dispe- sées, selon un réseau, une ligne VDp-L d'application de potentiel constituée par une couche d'aluminium, une ligne 0pc-L de transmission de signaux de commande de précharge et des lignes de transmission de données DL11, DL 11, DL1i2 DL1_2 constituées par une couche d'aluminium qui circule sur le réseau de mémoire M-ARY de la figure 2, comme cela est représenté sur la figure 10. Les transistors MISFETQs1 QS7 et les condensateurs CB1l, CB12 de la figure 2 sont également disposés comme cela est représenté sur la figure 10. Ci-après on va décrire un procédé permettant de réaliser une mémoire D-RAM à canal n, en référence aux figu- res 11A à 11S. Sur chacune des figures, X1 désigne une vue en coupe du réseau de mémoire M-ARY de la figure 7,prise suivant la ligne X1-X1, X2 désigne une vue en coupe du circuit AR de régénération active de la figure 10, prise suivant la ligne X2-X2, et X3 désigne une vue en coupe du circuit AR de ré- génération active de la figure 10, prise suivant la ligne X3-X3. Phase opératoire de formation d'une pellicule d'oxyde et d'une pellicule résistante à l'oxydation: Comme cela est représenté sur la figure 11A, une pellicule d'oxyde 102 et une pellicule isolantes c'est-â- dire une pellicule résistante à l'oxydation 103, qui ne permet pas le passage de l'oxygène, sont formées à la surfa- ce du substrat semiconducteur 101. On utilise de préférence un substrat en silicium monocristallin du type p (Si) possédant un plan d'orienta- tion cristalline (100), une pellicule de bioxyde de sili- cium (SiO2) et une pellicule de nitrure de silicium (Si3N4) pour constituer le substrat semiconducteur 101, la pellicule d'oxyde 102 et la pellicule résistante à l'oxydation 103. La pellicule de SiO2 102 est formée au moyen d'une oxydation superficielle du substrat en silicium 101, sur une épaisseur d'environ 50 nanomètres, pour les raisons mentionnées ci-dessous. En effet, lorsque la pellicule 103 de Si3N4 est formée directement sur la surface du substrat en silicium 101, cette surface tend à subir une distorsion par effet thermique en raison de la différence des coeffi- cients de dilatation thermique entre le substrat en sili- cium 101 et la pellicule 103 de Si 3N4. Par conséquent un défaut cristallin est créé dans la surface du substrat en silicium 101. Afin d'éviter ce défaut, on réalise la pelli- cule 102 de SiO2 à la surface du substrat en silicium 101 avant de former 14 pellicule 103 de Si3N4. D'autre part la pellicule 103 de Si3N4, qui sera utilisée en tant que masque pour une oxydation sélective du substrat en silicium 101, est formée sur une épaisseur d'environ 140 nanomètres selon le procédé de dépôt chimique en phase vapeur, comme cela sera mentionné ci-après de façon détaillée. Phase opératoire d'enlèvement sélectif de la pellicule résistant à l'oxydation et injection d'ions. Une pellicule de résine photosensible 104, bien connue dans la technique sous le nom de "photoresist", qui sert de masque de protection contre l'attaque chimique, est formée de façon sélective à la surface de la pellicule 103 de Si3N4, qui doit être éliminée de façon sélective de la surface du substrat en silicium.101, sur laquelle sera for- mée une pellicule isolante relativement épaisse, c'est-à- dire une pellicule d'isolant de champ. Dans ces conditions, les parties exposées ou à nu de la pellicule 103 *de Si 3N4 sont éliminées par le processus d'attaque plasmatique, qui fournit une bonne précision d'attaque chimique. Ensuite on introduit des impuretés du même type de conductivité que le substrat 101, c'est-à-dire des impuretés du type p, dans le substrat en silicium 101, à travers la pellicule 102 de SiO2, qui est dégagée ou à nu au niveau de parties qui.ne sont pas recouvertes par la pellicule 104 de 249404 résine photosensible, comme cela est représenté sur la figu- re 11B, de sorte que ce qu'on appelle une couche inversée du type de conductivité opposé à celui du substrat, ne sera pas formée à la surface du substrat 101L, sur laquelle la pellicule d'isolant de champ est formée. Les impuretés du type p peuvent être introduites de préférence au moyen d'un processus d'injection d'ions. Par exemple des ions de bore, qui sont des impuretés du type p, peuvent être injectées dans le substrat en' silicium 101 avec une énergie d'injec- tion de 75 keV. Dans ce cas le dosage des ions sera de 12 2 3 x 10 atomes/cm Phase opératoire de formation de la pellicule d'isolant de champ. Une-pellicule d'isolant de champ 105 est formée de façon sélective à la surface du substrat en silicium 101. En effet, après élimination de la pellicule de résine photosensible 104, la surface du substrat en silicium 101 est oxydée de façon sélective par oxydation thermique mo- yennant l'utilisation de la pellicule 103 de Si 3N4 conme masque, de manière à former la pellicule 105 de SiO2 (désignée ci-après sous le nom de pellicule de champ SiO2) d'une épaisseur d'environ 950 nanomètres, comme cela est représenté sur la figure liC. Lorsque la pellicule de champ en SiO2 105 est en cours de formation, les ions de bore injectés diffusent à l'intérieur du substrat en sili- cium 101, de manière à former une couche empêchant une inversion du type p (non représentée) et ce sur une profon- deur prédéterminée au-dessous de la pellicule de champ en SiO2 105. Phase opératoire d'enlèvement de la pellicule résistant à l'oxydation et de la pellicule d'oxyde. On enlève la pellicule 103 de Si3N4 en utilisant par exemple une solution d'acide phosphorique chaude (H3P04) afin de mettre à nu la surface du substrat en silicium 101 au niveau des parties o la pellicule-de champ en SiO2 n'est pas formée. Ensuite, on enlève la pellicule de SiO2 102 en utilisant une solution d'acide fluorhydrique (HF), de sorte que la surface du substrat en silicium 101 est mise à nu de façon sélective comme cela est représenté sur la figure 1lD. * Phase opératoire de formation d'une première pellicule d'isolant de grille. On forme une première pellicule d'isolant de grille 106 sur les surfaces à nu du substrat en silicium 101, comme représenté sur la figure liE, de manière à former une couche diélectrique pour les condensateurs Cs, Dds dans les cellules de mémoire M-CEL et dans les cellules fictives D-CEL. En effet la surface du substrat en silicium à nu 101 est oxydée thermiquement de manière à former une première pellicule d'isolant de grille 106 possédant une épaisseur d'environ 43 nanomètres sur la surface du substrat en sili- cium 101. Par conséquent la première pellicule d'isolant de grille 106 est constituée par du SiO2. Phase opératoire de fixation par adhérence d'une première couche conductrice. On réalise-une première couche conductrice 107 sur l'ensemble de la surface du substrat en silicium 101, comme cela est représenté sur la figure 11F, de telle manière que l'on peut utiliser cette couche pour constituer l'une des bornes des condensateurs situées dans les cellules de mé- moire et dans les cellules fictives. En effet on forme une couche de silicium polycristallin 107, qui sert de première couche conductrice, sur l'ensemble de la surface du substrat en silicium 101, en utilisant le procédé de dépôt chimique en phase vapeur. La couche de silicium polycristallin 107 possède une épaisseur d'environ 400 manomètres. Ensuite, afin de réduire la résistance de la couche de silicium polycristallin 107, on introduit des impuretés de type n, telles que des ions de phosphore, dans la couche de sili- cium polycristallin 107 en utilisant la méthode de diffusion. Par conséquent la couche de silicium polycristallin 107 possède une résistivité d'environ 16 ohms/cm Phase opératoire d'enlèvement sélectif de la première couche conductrice. Afin de donner à la première couche conductrice, c'est-à-dire à la première couche de silicium polycristal- lin 107, la forme d'électrodes possédant une forme prédé- terminée, on enlève de façon sélective la première couche de silicium polycristallin 107 au moyen du procédé d'atta- que photochimique, comme représenté sur la figure IIG, de manière à former des électrodes 108e La première couche de silicium polycristallin 107 peut être enlevée de façon sélec- tive par attaque plasmatique, qui fournit une bonne préci- sion d'attaque. C'est pourquoi la première pellicule de grille en SiO2 106, à nu, est soumise à l'attaque chimique, de sorte que les surfaces du substrat en silicium 101 sont partiellement dégagées. Phase opératoire de formation d'une seconde pellicule d'isolant de grille. On forme une seconde pellicule d'isolant de grille 109 sur la surface à nu du substrat en silicium 101, comme cela est représenté sur la figure 11H, en vue d'obtenir une pellicule d'isolant de grille pour les transistors MISFET situés dans les cellules de mémoire M-CEL, les cellules fictives D-CEL et dans-les circuits périphériques. En effet on oxyde thermiquementla surface dégagée du substrat en silicium 101 de manière à former une seconde pellicule d'isolant de grille 109 possédant une épaisseur d'environ 53 nanomètres sur la surface du substrat en silicium 101. Par conséquent la seconde pellicule d'isolant de grille 109 est constituée par du SiO2. La surface des électrodes 108 constituées par la première couche de silicium polycris- tallin est également oxydée en même temps que l'opération de formation de la seconde pellicule d'isolant de grille, c'est-à-dire en même temps que la formation de la seconde pellicule de grille en SiO2 109; une pellicule de SiO2 110 possédant une épaisseur d'environ 220 nanomètres est formée à la surface des électrodes 108. La pellicule 110 de SiO2 sert de couche isolante entre les électrodes 108 et les électrodes constituées par une seconde couche de silicium polycristallin, comme cela sera mentionné ci- après. Phase opératoire d'injection d'ions pour la commande d'une faible tension de seuil. On introduit des impuretés du type p dans la surface du substrat à travers une seconde pellicule de grille en SiO2 109, au moyen du procédé d'injection d'ions, comme cela est représenté sur la figure 11I, afin de définir une tension de seuil des transistors MISFETQsi à QSV QS6 et QS7' qui sont représentés sur la figure 2 et qui possèdent une tension de seuil faible. On utilisera des ions de bore comme impuretés du type p. L'énergie d'injection sera de 75 keV et le dosage des ions sera de préférence égal à il 2 2,4 x 10 atomes/cm Dans ce cas on injecte les ions sans utiliser de masque de sélection. C'est pourquoi les ions de bore sont également introduits dans les surfaces du substrat o d'au- tres transistors MISFET doivent être formés, tels que par exemple QM' QD1 QD2' QD4' QD5 Phase opératoire d'injection d'ions pour la commande d'une tension de seuil élevée. On forme un masque pour l'injection d'ions, c'est-à- dire une pellicule de résine photosensible 111, sur la seconde pellicule de grille en SiO2 109, dans les régions de canal des transistors MISFETQSî a 0S3' QS6 et Q c7éComme représenté sur la figure 1lJ, et on injecte des ions de bore dans ces conditions afin de définir une tension de seuil des transistors MISFET possédant une tension de seuil supérieure à celle du transistor MISFETQsî à QS3 tS6 et QS7 représentés sur la figure 2, c'est-à-dire afin de défi- nir une tension de seuil du transistor MISFETQm dans les cellules de mémoire, des transistors MISFETQDl, QD2 dans les cellules fictives et des transistors MISFETQS4I QS5 dans les circuits de régénération active. L'énergie d'injection sera de 75 keV et un dosage préféré des ions il 2 sera de 1.10 atomes/cm Par conséquent la concentration des impuretés est accrue de façon supplémentaire au niveau de la surface des parties du substrat, o les transistors MISFETQM, QD1' QD2t QS, et QS5 doivent être formés. Par conséquent ces transistors MISFET possèdent une valeur de seuil élevée. Phase opératoire pour la formation de trous en vue de l'établissement d'un contact direct. On réalise des trous permettant un raccordement direct d'une armature 25 du condensateur CBî1 à la région semiconductrice de type n 22 du transistor MISFET QS4' comme cela a été mentionné en référence à la figure 6, c'est-à-dire que l'on forme ce qu'on appelle des trous de contact direct CH100 en réalisant une attaque chimique sélective de la seconde pellicule de grille en SiO2, en utilisant une pellicule de résine photosensible 112 en tant que masque, comme cela est représenté sur la figure 11K. Phase opératoire de fixation par adhérence d'une seconde couche conductrice. On forme une seconde couche conductrice sur l'en- semble de la surface du substrat en silicium 101 de telle manière qu'elle puisse être utilisée en tant qu'électrode de grille et que couche de câblage pour tous les transistors MISFET. En effet on forme une couche de silicium polycris- tallin, une couche de siliciure constituée à partir de sili- cium et d'un métal réfractaire et une couche pure de métal réfractaire en tant que seconde couche conductrice, comme représenté sur la figure liL. Tout d'abord on forme la cou- che de silicium polycristallin 113 sur l'ensemble de la sur- face du substrat en silicium 101 en utilisant le procédé de dépôt chimique en phase vapeur. La couche de silicium poly- cristallin 113 possède une épaisseur comprise entre environ 150 et 250 nanomètres. Ensuite on introduit des impuretés telles que des ions de phosphore à l'intérieur de la couche de silicium polycristallin 113 en utilisant la méthode de diffusion, afin d'accroître la résistance. Certains des ions de phosphore sont introduits dans le substrat en sili- cium 101 à travers-les trous de contact direct CH 10. C'est pourquoi il n'est pas nécessaire de former des régions à haute concentration pour un contact ohmique. Ensuite on forme une couche de siliciure 128 formée à partir de silicium et d'un métal réfractaire sur l'ensem- ble de la surface dé la couche de silicium polycristallin 113. On utilise du molybdène en tant que métal réfractaire. On dépose le molybdène et le silicium sur la couche de silicium polycristallin en utilisant la méthode de pulvérisa- tion simultanée de manière à former une couche mixte de silicium et-de molybdène. Le pourcentage de silicium sera par exemple égal à 10 % en poids. La pulvérisation s'effec- tue sous un vide inférieur à 40 pPa avant qu'on introduise de l'argon comme gaz sous une pression de 4 Pa, lorsque la pulvérisation est mise,en oeuvre, avec une cadence de dépôt du molybdène de 0,1 à 0,8 nm/s et une cadence de dépôt du silicium de 0,1 nm/s ou moins. La couche de siliciure de molybdène 128 constituée à partir de silicium et de,molyb- dène possède une épaisseur d'environ 100 nanomètres. Une couche de métal réfractaire pur 130 est alors formée sur l'ensemble de la surface de la couche de sili- ciure de molybdène 128. On utilise du molybdène comme métal réfractaire. On utilise la méthode de pulvérisation pour réaliser la couche de métal réfractaire. Dans ce cas, la pulvérisation est effectuée dans les mêmes conditions que celles indiquées ci-dessus. La couche de molybdène possède une épaisseur égale à environ 150 nanomètres. Phase opératoire d'enlèvement sélectif de la seconde couche conductrice. La seconde couche conductrice, c'est-à-dire la se- conde couche de silicium polycristallin 113, la couche de siliciure de molybdène 128 et la couche de molybdène 130 sont enlevées de façon sélective de manière à former des électrodes ou des câblages prédéterminés, à l'aide de la méthode d'attaque chimique à sec moyennant l'utilisation d'une résine photosensible. Un gaz constitué par exemple par du CF4 + 02 est utilisé en tant que gaz de corrosion. Les trois couches mentionnées ci-dessus sont éliminées par corrosion (attaque plasmatique) ou bien au moyen d'une dé- charge plasmatique en présence du gaz. On soumet tout d'abord la couche de molybène à l'attaque corrosive, on soumet ensuite à cette attaque corrosive la couche de siliciure de molybdène et on soumet la couche de silicium polycristallin à l'attaque corrosive en conservant la même forme et en présence du même gaz. Ensuite on effectue un recuit dans une atmosphère d'azote. En raison du recuit, le molybdène et le silicium sont dispersés de façon unifor- me dans la couche de siliciure de molybdène 129. La couche de silicium polycristallin 114, la couche de siliciure de molybdène 129 et la couche de molybdène 131, qui sont réa- lisées avec les formes telles que représentées sur la figure 11M au moyen de l'attaque plasmatique, forment les lignes de transmission de mots WL1_1 et à WL1_6, les lignes de transmission de mots fictives DWL1_1, DWL1 2' et les li- gnes de transmission de signaux de commande 0aO-Ll, OdcCL2, qui sont représentées sur la figure 7, et forment en outre la ligne 0 -L de transmission de signaux de commande du rg- circuit de régénération active, l'armature 114 pour les con- densateurs CBll, CB12 et les électrodes de grille pour les transistors MISFETQSi et QS2' qui sont représentées sur la figure 10. En outre, sur la figure 11M, la seconde pellicule de grille en SiO2 à nu 109 est éliminée, de manière à mettre à nu la surface du substrat en silicium 101. Phase opératoire d'oxydation de la surface. On forme une pellicule de SiO2 115 possédant une épaisseur d'environ 10 nanomètres au moyen du procédé de dépôt chimique en phase vapeur sur la surface du substrat en silicium 101 à nu, comme cela est représenté sur la figure lIN, de sorte que les surfaces, ou les régions de source et les régions de drain des transistors MISFET doivent être formées, ne sont pas contaminées. En même temps que la formation de la pellicule de SiO2 115, on forme également une pellicule de SiO2 116 possédant une épaisseur d'envi- ron 10 nanomètres en utilisant le procédé de dépôt chimique en phase vapeur, comme représenté sur la figure lN, sur les surfaces des lignes de transmission de mots WL1 1 à WL1 6, des lignes de transmission de mots fictives DWL 1', DWL1-2' des lignes de transmission de signaux de commande 0dc-Ll, 0dc-L2, de l'électrode 114 des condensateurs CEl, CB12' et des électrodes de grille des transistors MISFETQsi à QS3V qui sont formés par la seconde couche de silicium poly- cristallin 113, la couche de siliciure de molybdène 128 et la couche de molybdène 130. Lors de la formation des pellicules de SiO2 115 et 116, on prend les dispositions indiquées ci-après pour em- pêcher que la couche de molybdène 114 ne soit oxydée et sublimée. Tout d'abord on place le substrat semiconducteur 101 dans un dispositif destiné à former la pellicule de SiO2 en utilisant le procédé de dépôt chimique en phase va- peur. Dans ce cas la température régnant à l'intérieur du dispositif est inférieure à 2000C. Ensuite on fait circuler suffisamment d'azote de manière qu'il n'y ait plus d'oxygène présent dans le dispositif. Puis on forme la pelli- cule de SiO2 en augmentant la température à l'intérieur du dispositif d'environ 4000 à 4500C. A proprement parler, on fait passer du SiH4 + 02 avec l'azote en tant que gaz vec- teur; le gaz SiH4 + 2est décomposé thermiquement et réa- git. L'oxygène introduit à cet instant ne réagit pas avec le molybdène, mais réagit avec le silicium pour former une pellicule de SiO2 à la surface du substrat. Phase opératoire de formation des régions de source et de drain. On introduit des impuretés de N telles que des ions d'arsenic dans le substrat en silicium 101-à travers la pellicule de SiO2 115, comme cela est représenté sur la figu- re 110, afin de former de façon sélective les régions de source et de drain des transistors MISFET dans le substrat en silicium 101. On peut introduire de préférence les impure- tés de type n en utilisant le procédé d'injection d'ions, Par exemple on injecte des ions d'arsenic dans le substrat en silicium 101, avec une énergie d'injection de 80 keV. Dans ce cas le dosage des ions sera égal à 1.1016 atomes/ cm2 Phase opératoire de formation des trous de contact. On forme des trous de contact dans la pellicule de SiO2 pour raccorder les régions de source et les régions de drain à la troisième couche conductrice. En effet les trous de contact CH101 à CH104 sont formés, comme représenté sur la figure 11P, au moyen d'une attaque chimique sélective de la pellicule de SiO2 115 en utilisant un masque prédéter- miné. Ici le trou de contact CH102 correspond au trou de contact CH1 de la figure 7. Phase opératoire de formation d'une pellicule isolante entre couches. On forme une pellicule isolante entre couches sur l'ensemble de la surface du substrat en silicium 101. C'est-à-dire qu'on forme une pellicule isolante entre cou- ches 118, par exemple une pellicule de verre au silicate de phosphore (PSG) possédant une épaisseur d'environ 800 nano- mètres, sur l'ensemble de la surface du substrat en sili- cium 101, comme cela est représenté sur la figure llQ. La pellicule de PSG 118 sert également de fixateur d'ions sodium qui affecte les caractéristiques des transistors MISFET. Phase opératoire de formation des trous de contact. On forme les trous de contact dans la pellicule de PSG 118 de manière à raccorder la seconde couche de silicium polycristallin à la troisième couche conductrice et les régions de source et de drain à la troisième couche conduc- trice. C'est-à-dire que la pellicule de PSG 118 est soumise à une attaque corrosive sélective de manière à obtenir les trous de contact CH 10 à CH104, comme représenté sur la figure lR. Le masque utilisé pour la formation des trous de contact CH 10 à CH104 est le-même que le masque utilisé pour la formation des trous de contact CH 10 à CH104 lors de la phase opératoire mentionnée ci-dessus de la formation des trous de contact. C'est pourquoi on soumet la pellicule de TSG 118 à un traitement thermique à une température d'environ 10000C afin de l'aplatir. Les ions arsenic injectés sous l'effet du traitement thermique diffusent de manière à former des régions semiconductrices de type n+ 119 à 126 possédant une profondeur prédéterminée. Les régions semi- conductrices de type n+ 119 à 126 servent de régions de source et de drain. - Ici les trous de contact formés dans la pellicule de SiO2 115 au cours de la phase opératoire mentionnée pré- cédemment, peuvent être,formés en même temps que les trous de contact dans la pellicule de PSG 118. Cependant la pelli- cule de PSG 118 est soumise à l'attaque corrosive avant que les trous de contact ne soient complètement formés dans la pellicule de SiO2 115. En d'autres termes, la pellicule de PSG 118 est soumise à une attaque corrosive excessive. C'est pourquoi, afin d'empêcher cette attaque corrosive excessive, il faudrait réaliser les trous de contact dans la pellicule de PSG 118 au moyen d'une phase opératoire dis- tincte de la phase opératoire de formation des trous de contact dans la pellicule de SiO2 115. Phase opératoire de formation d'une troisième couche conductrice. On forme une troisième couche conductrice, par exemple une couche d'aluminium possédant une épaisseur d'en- viron 1200 nanomètres, sur l'ensemble de la surface des substrats en silicium 101 afin de réaliser la ligne d'ali- mentation en énergie VC-L et les lignes de transmission de données DL DL11, DL12 et DL12, qui sont représentés 249404,1 sur la figure 7. On soumet ensuite la couche d'aluminium à l'attaque corrosive sélective de manière à former la ligne d'alimentation en énergie VCc-L, la ligne de transmission de données DL11 et la couche de câblage 127, comme repré- senté sur la figure ilS. Conformément à la forme de réalisation mentionnée ci-dessus de la présente invention, il est possible de réaliser un circuit intégré à mémoire D-RAM, à savoir un circuit D-RAMIC, c'est-à-dire un dispositif à circuits in- tégrés à semiconducteurs comportant une couche de câblage possédant une faible résistivité et une vitesse rapide de transmission des signaux. En outre les effets (1) à (3) obtenusdans la première forme de réalisation peuvent être également obtenus dans cette forme de réalisation. Confor- mément à cette dernière, en particulier la première couche conductrice est constituée de silicium polycristallin. Cepen- dant étant donné que la première couche conductrice est tou- jours placée à une tension prédéterminée ou à la masse, il ne se présente aucun problème, même si elle possède une résis- tance élevée. Au contraire la première couche conductrice composée de silicium polycristallin permet de réaliser une pellicule isolante dense (pellicule de SiO2) par oxydation thermique de sa surface. Conformément à la forme de réalisation de la pré- sente invention, le dispositif à circuits intégrés à semi- conducteurs possédant les effets mentionnés ci-dessus peut être en outre obtenu sans passer par des phases opératoires complexes de fabrication. En effet, selon la mise en oeuvre de la présente invention, la couche de câblage constituée par la couche de silicium polycristallin 114, la couche de siliciure de molybdène 129 formée sur la couche 114 et la couche de molybdène 131 formée sur la couche 129 forment respectivement une électrode qui vient en contact direct avec la région semiconductrice de type n+ 22, en tant qu'électrode de grille pour les transistors MISFET et en tant qu'une armature des condensateurs MIS. Lorsque les électrodes individuelles doivent être formées en utilisant des matériaux séparés, c'est-à-dire lorsque l'électrode vient en contact direct avec la région semiconductrice, l'électrode de grille des transistors MISFET, et qu'une électrode des condensateurs MIS doivent être formées en uti- lisant des matériaux séparés, il est nécessaire d'avoir un nombre de phases de fabrication acrru. En outre la formation simultanée d'une électrode dès condensateurs MIS et de l'électrode qui vient en contact avec la région semiconduc- trice 22, contribue à accroître le degré d'intégration. C'est-à-dire que si ces-électrodes sont réalisées en des matériaux différents, une surface de contact doit être prévue entre les deux électrodes. C'est pourquoi les phases opératoires de fabrication mentionnées précédemment permet- tent d'accroître la densité de câblage. La couche de sili- ciure de molybdène, qui sert à constituer une électrode des condensateurs MIS, ne présente aucun problème. La présente invention n'est en aucune manière limi- tée aux seuls exemples de réalisation mentionnés précédem- ment. Par exemple outre l'utilisation de siliciure de molyb- dène (MoSi>, il est également possible d'utiliser du sili- ciure de titane (TiSi2), du siliciure de tantale (TaSi) ou du siliciure de tungstène (WSi) en tant que seconde couche conductrice pour-former un câblage à couches multiples. Outre le molybdène, il est également possible d'utiliser également du titane, du tantale ou du tungstène comme métal réfractaire. En outre les phases opératoires des figures lIL à dans la forme de mise en-oeuvre mentionnée précédemment peuvent être ordonnées différemment comme indiqué ci-après. Tout d'abord on dépose la couche de silicium polycristallin 113, la couche de siliciure 128 formée à partir de silicium et d'un métal réfractaire et la couche en métal réfractaire pur 131 selon l'ordre mentionné sur la pellicule de grille en SiO2 109 et sur la pellicule de champ en SiO2 105, comme représenté sur la figure liL. Puis on enlève de façon 249404? sélective les trois couches mentionnées ci-dessus au moyen d'une attaque corrosive à sec pour former une couche de câblage ou une électrode de grille. On forme ensuite les régions de source et de drain au-dessous de la pellicule de grille en SiO2 109 en utilisant la couche de câblage en tant que masque. Les régions sont formées en utilisant la méthode d'implantation ionique. C'est pouquoi, conformément à la présente invention, il est possible de réaliser des dispositifs à circuits inté- grés à semiconducteurs possédant une haute densité d'intégra- tion, qui résulte de la propriété d'auto-adaptation, et possédant une couche de câblage ayant une faible résistivité et pour laquelle le temps de transmission des signaux est bref. 249404? REVENDICATIONS 1. Dispositif à semiconducteurs, caractérisé en ce qu'il comporte un substrat semiconducteur (1) possédant une surface principale, une pellicule isolante (2, 3) formée sur la surface principale du substrat semiconducteur (1), et une couche conductrice (8, 29, 36) formée de façon sélec- tive sur la pellicule isolante, ladite couche conductrice (8, 29, 36) étant constituée par une couche de silicium polycristallin (8),,une couche de siliciure (29) qui est constituée à partir de silicium et d'un métal réfractaire et qui est formée sur la couche de silicium polycristallin (8), et une couche de métal réfractaire (36) formée sur la couche de siliciure(29). 2. Dispositif à semiconducteurs selon la revendica- tion 1, caractérisé en ce qu'une partie (8) de ladite cou- che conductrice (8, 29, 36) sert d'électrode de grille et que des régions de source et de drain (4, 5) sont formées dans le substrat semiconducteur (1) des deux côtés de l'électrode de grille (8). 3. Dispositif à semiconducteurs selon la revendica- tion 1,- caractérisé en ce que la couche conductrice (8, 29, 36) constitue une ligne de transmission de mots (WL 2) raccordée à des cellules de mémoire. 4. Dispositif à semiconducteurs selon la revendica- tion 1, caractérisé en ce que la couche conductrice (8, 29, 36) est raccordée à une surface principale du substrat semiconducteur (1) à nu. 5. Dispositif à semiconducteur selon la revendica- tion 1,-caractérisé en ce que la pellicule isolante (2, 3) est constituée par une pellicule d'isolant de champ (2) possédant une épaisseur importante et par une pellicule d'isolant de grille (3) plus mince que la pellicule d'iso- lant de champ (2). 6. Dispositif à semiconducteurs selon la revendica- tion 1, caractérisé en ce que la pellicule isolante (2, 3) est constituée par une pellicule de SiO2 et que le substrat semiconducteur (1) est constitué par du silicium. 7. Dispositif à semiconducteurs selon la revendica- tion 1, caractérisé en ce que la couche de siliciure (29) formée à partir de silicium et d'un métal réfractaire est une couche de siliciure formée à partir de silicium et de molybdène et que la couche de métal réfractaire (36), qui est formée sur cette couche, est une couche de molybdène. 8. Dispositif à semiconducteurs selon la revendica- tion 1, caractérisé'en ce que la couche de siliciure(29) formée à partir de silicium et d'un métal réfractaire est une couche de siliciure constituée par du silicium et du titane. 9. Dispositif à semiconducteurs selon la revendica- tion 1, caractérisé en ce que la couche de siliciure(29) constituée à partir de silicium et d'un métal réfractaire est une couche de siliciure formée de silicium et de tantale. 10. Transistor à effet de champ du type MIS, du type comportant une pellicule d'isolant de grille (2, 3) réalisée sur une surface principale du substrat semiconduc- teur (1), une électrode de grille (8, 9, 36) formée de façon sélective sur la pellicule d'isolant de grille (2) et des régions de source et de drain (4, 5) ménagées dans le substrat semiconducteur (1) des deux côtés de l'électrode de grille (8), caractérisé en ce que l'électrode de grille (8, 29, 36) est constituée de trois couches, c'est-à-dire qu'elle est constituée par une couche de silicium polycris- tallin (8) formée de façon sélective sur la pellicule d'isolant de grille (3), une couche de siliciure (29) cons- tituée à partir de silicium et d'un métal réfractaire et formée sur la couche de silicium polycristallin (8) et une couche de métal réfractaire (36) formée sur ladite couche de siliciure (29) constituée à partir de silicium et d'un métal réfractaire, et que les régions de source et de drain (4, 5) sont auto-alignées par l'électrode de grille (8, 29, 36) qui est formée desdites trois couches. 11. Dispositif à circuits intégrés à mémoires à semiconducteurs, caractérisé en ce qu'il comporte des lignes de transmission de données (DL) qui sont disposées parallè- lement les unes aux autres, des lignes de transmission de mots (WL) qui sont disposées suivant une direction approxi- mativement perpendiculaire auxdites lignes de transmission de données (DL) et des cellules de mémoire (M-CEL) raccor- dées entre lesdites lignes de transmission de données (DL) et lesdites lignes de transmission de mots (WL), et que les lignes de transmission de mots (WL) sont constituées de trois couches, c'est-à-dire sont constituées par une couche de silicium polycristallin (8), une couche de siliciure (29) constituée à partir de silicium et d'un métal réfractaire et formée sur la couche de silicium polycristallin et une couche de métal réfractaire (36) formée sur ladite couche de siliciure(29) constituée à partir de silicium et d'un métal réfractaire. 12. Dispositif-à circuits intégrés à semiconducteurs caractérisé en ce qu'il comporte un substrat semiconducteur (1) possédant une surface principale, une pellicule- isolante (2, 3) formée sur ladite surface du substrat semiconducteur (1) de telle manière que cette surface soit sélectivement dégagée, et une couche conductrice (8, 29, 36) qui est raccordée à ladite surface qui est dégagée, et qui s'étend jusqu'à la pellicule isolante (2, 3), et que la couche con- ductrice (8, 29, 36) est constituée de trois couches, c'est- à-dire est constituée par une couche de silicium polycris- tallin (8), une couche de siliciure (29) formée à partir de silicium et d'un métal réfractaire et une couche de métal réfractaire (36), lesdites couches étant déposées dans l'or- dre mentionné. 13. Procédé de fabrication de dispositifs à semi- conducteurs, caractérisé en ce qu'il inclut une phase opéra- toire de formation d'une pellicule isolante (2, 3; 102, 103, 105) sur une surface principale d'un substrat semicon- ducteur (1; 101), une phase opératoire de formation d'une couche de silicium polycristallin (8; 107, 108) sur la pellicule isolante, une phase opératoire de formation d'une couche déposée (29; 128) constituée à partir de silicium et d'un matériau réfractaire par pulvérisation simultanée du silicium et d'un métal réfractaire su'r la couche de silicium polycristallin, une phase opératoire de formation d'une cou- che de métal réfractaire (36; 130, 131) sur la couche dépo- sée (29; 128) formée de silicium et d'un métal réfractaire, une phase opératoire de recuit de la couche de silicium polycristallin (8; 107, 108) , de la couche déposée (29; 128) et de la couche de métal réfractaire (36; 130, 131). 14. Procédé pour fabriquer les dispositifs à semi- conducteurs selon la revendication 13, caractérisé en ce que la couche de silicium polycristallin (8; 107, 108), la couche déposée (29; 128) et la couche de métal réfractaire (36; 130, 131) sont soumises à l'attaque chimique sélective après avoir été formées. 15. Procédé pour fabriquer des dispositifs à semi- conducteurs au moyen de la formation d'une pellicule isolan- te (2, 3; 102, 103, 105) sur une surface principale d'un substrat semiconducteur (1; 101) et par formation sélective d'une électrode de grille (8, 29, 36; 107, 108, 128, 130) sur la pellicule isolante, caractérisé en ce qu'on réalise l'électrode de grille en utilisant la procédure suivante consistant à former une couche de silicium polycristallin (8; 107, 108) à l'aide de la méthode de dépôt chimique en phase vapeur sur ladite pellicule isolante, à déposer le métal réfractaire (29; 128) sur la couche de silicium polycristallin en utilisant la méthode de pulvérisation simultanée, à former une couche de métal réfractaire (36; , 131) sur la couche déposée par pulvérisation et à enlever de façon sélective et à soumettre à un recuit la couche de silicium polycristallin (8; 107, 108), la couche déposée (29; 128) et la couche de métal réfractaire (36 130, 131). 16. Proçédé pour fabriquer des dispositifs à -2494042 semiconducteurs selon la revendication 15, caractérisé en ce que, après la formation de l'électrode de grille (8, 29, 36; 108, 128, 130, 131), on forme une région de source et une région de drain (4, 5; 119 à 126) dans le substrat semiconducteur (1; 101) des deux côtés de l'électrode de grille. 17. Procédé pour fabriquer des dispositifs à semi- conducteurs selon la revendication 16, caractérisé en ce que les régions de source et de drain (4, 5; 119 à 126) sont formées en utilisant la méthode d'implantation ionique.