Brevet FR2491652A1 — publié le 19820409

"Dispositif pour l'exécution d'une opération mathématique et différentes applications de ce dispositif" La présente invention concerne un dispositif servant à exécuter une opération mathématique par voie électronique, laquelle opération mathématique est exécu- tée sur tout au plus trois variables numériques, deux de ces variables, chacune d'une grandeur de m bits, représen- tant les signaux d'entrée (A et B) et une troisième, d'une grandeur de (n+l)-bits (n >. 0) servant de facteur de pondé- ration, étant entendu que l'opération mathématique exécu- tée sur ces variables numériques est de la forme K.A+(1-K).B, et que le résultat Z=K.A+(1-K)B représente le signal de sortie numérique qui résulte de l'exécution de l'opération mathématique en code binaire, un signal de sortie partiel de la forme Zij=Kiaj + (1-Ki)bj étant obtenu pour chaque coefficient de bit de A(aj) de B(bj) et de K(Ki). Il est connu de réaliser des opérations mathé- matiques telles que des additions et des multiplications par voie électronique. Lorsqu'une combinaison de deux, ou de plus de deux, opérations mathématiques doit être, exécutée, il est connu d'exécuter ces Opérations successi- vement et d'utiliser des moyens spécifiques pour chaque opération. Ainsi, il est courant, par exemple pour des filtres numériques récurrents dans le cas o une opération du type N N y(n) = - aix(n-i)- 2- biy (n-i) i=o i=1 doit être réalisée, d'effectuer tout d'abord la multipli- cation puis les opérations d'addition et/oV de soustrac- tion. A cet effet, des éléments tels que des multipli- cateurs et des additionneurs sont nécessaires. Un tel agencement pour un filtre numérique récurrent est décrit aux pages 40 à 46 incluse et à la page 306 de l'ouvrage "Theory and application of digital signal processing" de L.R. Rabiner et B. Gold publié par Prentice Hall Inc. En- glewood Cliffs, New Jersey, Etats-Unis d'Amérique. Par suite de l'exécution successive des diverses opérations mathématiques, le temps de traitement nécessaire est déter- miné par la somme des temps de traitement distincts. De plus, l'utilisation d'éléments distincts pour les diverses opérations constitue une manière de procéder inefficace et onéreuse. Il convient de noter qu'il est évidemment possible à l'aide d'unités de traitement programmées, d'u- tiliser pour plusieurs opérations la même unité qui est commandée par son programme, mais ceci exige en règle géné- rale aussi un temps de traitement plus long. Un long temps de traitement peut être gênant dans certaines applications. Il en est, par exemple, ainsi lors du traitement d'un signal vidéo numérique pour lequel des fréquences de l'ordre de MHz sont déjà parfois appliquées. Un circuit qui est opérationnel pour de telles fréquences, serait dès lors intéressant dans ce domaine. L'invention a pour but d'indiquer une nouvelle voie pour l'exécution d'opérations mathématiques, plusieurs opérations pouvant, en particulier, être exécutées simul- tanément. De plus, l'invention a pour but de réaliser ces opérations mathématiques plus rapidement et plus sim- plement à l'aide d'un plus petit nombre d'éléments. A cet effet, le dispositif mentionné plus haut est caractérisé en ce que ledit signal de sortie partiel est formé par un seul circuit Y dans les limites d'une période; tous les circuits électroniques qui forment les signaux de sortie partiels pour les différents bits de A, B et K sont rangés comme des éléments Yij d'une matri- ce (n+1) sur m, étant entendu que pour le facteur de pon- dération K, la valeur de bit du coefficient du bit d'ordre zéro (Ko) est présentée directement à tous lesdits élé- ments (Yij) de l'une des rangées (ou colonnes) de la ma- trice; la valeur de bit des autres coefficients d'ordre de bit de K, est chaque fois connectée par l'intermédiai- re d'un circuit-porte logique à tous les éléments d'une rangée (ou d'une colonne) de la matrice, chacun desdits autres coefficients d'ordre de bit étant connecté à une première entrée d'un circuit-porte logique et ledit coef- ficient d'ordre zéro de K étant, en outre, connecté à une deuxième entrée de chaque circuit-porte logique, pour don- ner ainsi une réalisation de la forme K = (K1VK)2-1 + (K VK)2 2 +...... + (KnVKO)2-n + K 2-n (dans laquelle V correspond au "OU" mathématique) pour la variable K; et les signaux de sortie partiels (Zij) de chaque circuit (Y) sont, en outre, connectés à des ad- ditionneurs complets qui assurent la sommation de tous les signaux de sortie partiels, en vue de l'obtention du signal de sortie (Z). On réalise de cette façon un composant dit uni- versel. Les opérations de multiplication, d'inversion et d'addition sont exécutées au moyen d'un seul circuit Y en une période qui est constituée de deux phases d'hor- loge. De plus, plusieurs additionneurs complets sont pré- vus pour additionner les différents signaux de sortie par- tiels et ainsi déterminer le signal de sortie. Ces addi- tionneurs complets opèrent avec la même logique et avec les mêmes phases d'horloge que les éléments Y. Le disposi- tif conforme-à l'invention est réalisé de préférence par un seul composant, appelé en anglais chip. De plus, il est possible, au moyen de plusieurs dispositifs conformes à l'invention disposés de préférence sur un ou plusieurs composants, de les employer à diverses fins. Le dispositif conforme à l'invention offre, en outre, une solution favorable à la conception d'un ad- ditionneur destiné tout au plus à deux opérandes par le fait qu'il est caractérisé en ce qu'un seul et même poids pour cette opération d'addition est attribué aux deux si- gnaux d'entrée par le facteur de pondération K. Ceci est réalisé simplement, par exemple par blocage du facteur de pondération K sur une valeur fixe. Le dispositif conforme à l'invention offre, en outre, une solution intéressante à la conception d'un additionneur pour plus de deux opérandes par le fait qu'il est caractérisé en ce que plusieurs de ces dispositifs sont utilisés pour donner une somme de plus de deux signaux d'entrée et qu'un même poids est attribué par le facteur de pondération à tous les signaux d'entrées des différents dispositifs. Il en est ainsi parce que la combinaison de plusieurs dispositifs les uns avec les autres est simple à réaliser. Le dispositif conforme à l'invention offre, en outre, une solution intéressante à la conception d'un multiplicateur m sur n bits par le fait qu'au moins un des signaux d'entrée est posé égal à zéro de telle sorte que ledit signal de sortie ait la forme Z = KA ou Z=(1-K)B. Le facteur de pondération K remplit ici le rôle du multiplicateur et A ou B celui du multiplicande. Le dispositif conforme à l'invention offre éga- lement une solution intéressante à la conception d'un mul- tiplicateur (m-r) sur (n+lr) bits par le fait qu'au moins un des signaux d'entrée est posé égal à zéro, que plusieurs desdits dispositifs sont utilisés, qu'une fraction, à savoir les r (r6N) bits d'ordre le plus élevé, du signal d'en- trée d'une grandeur de m bits qui est présentée audit pre- mier dispositif, ne sont pas actifs, que les r bits qui suivent dans l'ordre de succession sont présentés au moins à un des 1 autIes dLqpmitifs, et, En particulier, aux netrkes pour les r bits de l'ordre le plus élevé de ces dispositifs, et que le signal de sortie dudit premier dispositif est addition- né à la somme des signaux de sortie desdits l autres dis- positifs. Ceci est avantageux lorsque le multiplicateur est composé d'un grand nombre de bits et le multiplicande d'un petit nombre de bits. Le dispositif conforme à l'invention offre éga- lement une solution intéressante à la conception d'un mul- tiplexeur par le fait que, dans ce cas, le facteur de pondé- ration K prend, tour à tour, ses deux valeurs extrêmes et donne ainsi, tour à tour, les signaux d'entrée (A et B) comme signal de sortie. Ceci peut être utilisé lorsque les signaux d'entrée proviennent d'un dispositif dont la fréquence opérationnelle est inférieure à celle du disposi- tif conforme à l'invention ou d'un dispositif connecté en aval du dispositif selon l'invention. Ce dispositif mentionné en dernier lieu fonctionne alors pour ainsi dire comme commutateur. Le dispositif conforme à l'invention offre éga- lement une solution intéressante à la conception d'un mé- langeur numérique par le fait que plusieurs desdits dispo- sitifs sont utilisés, que les signaux d'entrée sont présen- tés à des dispositifs différents et que les signaux de sortie desdits dispositifs différents sont additionnés. Ceci convient lorsque la résolution nécessaire est supérieure à celle qui peut être obtenue avec un dis- positif. Le dispositif conforme à l'invention offre, en outre, une solution intéressante à la conception d'un limiteur par le fait que, dans ce cas, un seul bit suffit pour le facteur de pondération et si plusieurs bits sont présents, ces derniers sont posés égaux à zéro, que la valeur dudit bit d'ordre zéro est déterminée par la va- leur des coefficients des bits les plus significatifs du signal d'entrée et qu'en outre parmi lesdits signaux d'en- trée, le deuxième est déterminé entièrement par le pre- mier signal d'entrée parce que le dispositif peut être rendu bloquant ou passant d'une manière simple. Le dispositif conforme à l'invention offre, en outre, une solutionintéressante à la conception d'un filtre numérique récurrent par le fait que la détermination d'une fraction du signal de sortie retardé dans le temps et l'addition sont effectuées dans une seule opération. Ceci parce qu'une relation récurrente est simple à réali- ser avec le dispositif selon l'invention. Un tel filtre est utilisé, par exemple, comme dispositif limiteur de parasites dans un traitement vidéo numérique. Il est avantageux que tous les éléments Y, les circuits-portes (G), les additionneurs complets (FA) et les connexions soient exécutés conformément à la technique des circuits intégrés. Cette technique est une technique répandue. Il est avantageux que tous les éléments Y, les circuits-portes (G), les additionneurs complets (FA) et les connexions soient exécutés en technologie NMOS. L'invention sera expliquée ci-après avec réfé- rence aux dessins annexés dans lesquels: - la figure la illustre un exemple d'une réali- sation d'un signal de sortie partiel Yij par voie électro- nique; - la figure lb illustre l'allure du signal d'hor- loge pour le circuit Y; - les figures 2a et 2b illustrent une réalisa- tion du signal de sortie Z = KA + (1-K) B, par voie élec- tronique; - la figure 3 illustre un exemple d'un addition- neur pour quatre signaux d'entrée qui utilise plusieurs circuits matriciels; - la figure 4a illustre un exemple d'une réalisa- tion d'un multiplicateur (m-r) sur (n+r) bits; - la figure 4b illustre un exemple d'une réalisa- tion d'un multiplicateur (m) sur (n+r) bits; - la figure 5 illustre un exemple de l'utilisa- tion du circuit matriciel comme multiplexeur; - les figures 6a et 6b illustrent des exemples d'un mélangeur numérique, formé de plusieurs circuits ma- triciels et la figure 6c illustre, sous forme de tableau, le signal de sortie pour un tel mélangeur numérique; - la figure 7a illustre un limiteur qui utilise un circuit matriciel et la figure 7b un tableau qui indi- que la construction d'un "signal limité"; - la figure 8a illustre un exemple d'un projet de filtre récurrent à l'aide d'un circuit matriciel; la figure 8b illustre le graphique d'une fonction de transfertH(f n) en fonction de la fréquence normalisée fn pour un filtre numérique à largeurs de ban- de variables; - la figure 9 illustre un tableau présentant les coefficients Ki et 1-Ki=Li, Ki V Ket Ki V Ko. Par manipulation mathématique, on peut amener une expression mathématique à une forme telle qu'elle puis- se être réalisée électroniquement de manière simple par un composant universel. Ainsi, l'expression Z = K'q-1 A + (1-K'q-1) B ou Z = KA + (l-K) B o K = K'/q (2) = KA + LB o L = 1-K (2') peut être réalisée au moyen d'un processeur numérique. Dans cette expression, A et B sont des variables d'entrée qui ont toutes deux une grandeur de m bits. K est un facteur de pondération. De plus, q = 2n, une puissance positive de deux (naiW) et 0 o K' ú K'. Il peut arriver qu'il soit nécessaire d'utiliser une des deux valeurs extrêmes de K, à savoir K = O et K=1. Il en est ainsi lorsqu'une des deux variables d'entrée A ou B reçoit le poids maximum. En supposant, par exemple, que la variable d'entrée A reçoive le poids maximum, dans ce cas, K doit être égal à 1 et 1-K = 1-1 = O, alors Z = 1.A + O.B = A. Lorsque K a une résolution de 1/q, K=Ko 2 + K1 2-1 + K2 2-2 + K 22-3... +Kn 12- n-1+K 2-n (3) auquel cas (n+1) bits sont nécessaires pour réaliser tou- tes les valeurs, y compris les valeurs extrêmes. On peut maintenant obtenir la valeur K = 1 en posant pour le bit d'ordre zéro Ko = 1 et pour tous les autres Ki = O. Ceci donne cependant une utilisation inefficace de la valeur binaire la plus significative, à savoir 2 , qui n'est uti- lisée que dans le cas K=1 et qui pour le reste est toujours égale à zéro. Une autre positibilité pour obtenir K=1, et qui ne présente pas cette utilisation inefficace est la suivante: 24916s52 K=(K1VKo)2 1 + (K2VKo)2 + 2.. + (KnVKo)2-n + Ko 2-n (4) On obtient ceci en laissant tomber dans l'expression (3) la valeur de bit la plus significative Ko 2 et en addi- tionnant Ko2 n, qui est le produit de0 oet de la valeur de bit la moins significative, aux termes restants, et, en outre, en multipliant les autres valeurs binaires 2 par (Ki V Ko) comme coefficient. Lorsque la valeur K=1 est maintenant nécessaire, Ko=1l. Dans ce cas, les autres valeurs de K. sont remplacées par la valeur de Ko, donc K=1=K. 21 + K 2-2 +K2n2 + Ko 2-n + 2-n = 1 2-1 + 1 2-2 +... + 1 2-2n+l + 1 2-n + 1 2-n Si maintenant K d 1, Ko est égal à O et, par conséquent, K = K 2 1 + K 2-2 +. + Kn 2-n + Ko 2-n =12 +22 n o ou complété = K 2 1 + K 2 2 + ' + K 2-n 1 2 n -n Le dernier terme Ko 2-n est donc supprimé étant donné que Ko = 0 et toutes les autres valeurs de bits 2-i..DTD: sont multipliées par leur coefficient Ki respectif. Cet- te manière d'écrire K a pour résultat que la valeur de bit 2 n'est plus nécessaire et que la valeur K = 1 peut malgré tout être obtenue par une utilisation plus effica- ce des autres valeurs de bit 2-io Lors d'une représentation numérique, il est clair que K et (1-K) sont des inverses l'un de l'autre car K + (1-K) = 1- ou K = (1-K). Par conséquent, 1-K peut alors être écrit d'une manière analogue à K. L=1-K=)(K VKo) 2-1+() 2- e. +(Kn V Ko)2-n +o2-n (5) La figure 9 représente les coefficients Ki et 1-Ki = Li pour les deux modes d'écriture de K /selon les expressions (3) et (4)7. Il ressort de la figure 9 que lorsque K = O, la valeur de (Ki V Ko) est la même que celle de Ki. Lorsque Ko = 1, les valeurs des autres Ki sont remplacées par la valeur de K et, par conséquent, la valeur de (Ki V Ko) = 1 est indépendante de la valeur de K1. Un raisonnement analogue est valable pour Li et Ki V Ko. Z491652 De cette façon, la fonction Z = KA + (1-K) B peut être écrite de manière binaire sous la forme de fonc- tions partielles Y(ij) = (Ki V Ko) aj + (Ki V Ko) bj, o05 i o o k est le coefficient du ième bit de K et ai, b. sont les coefficients du jème bit de A et de B. La fonction est alors écrite sous la forme Z i, j Yij. - Etant donné que (Ki V Ko) et (Ki V Ko) sont des inverses binaires l'un de l'autre, il est clair que lorsque (Ki V Ko) = 1, (Ki V Ko) = 0 et inversement. De cette façon, le résultat d'un tel Yij est égal à ou bien à (Ki V Ko) aj; ou bien à (Ki V Ko) bj. Par les opérations mathématiques décrites, la fonction Z = KA + LB peut maintenant être réalisée électro- niquement d'une manière simple; Un exemple d'une réalisation électronique d'une fonction partielle Yij = (Ki V Ko) aj + (Ki V o)bj qui représente le signal de sortie partiel Yij- est illustré sur la figure la. Dans cet exemple, le circuit est réalisé par utilisation de la technologie NMOS. Le circuit compor- te dix transistors T1 à T10 inclus, dont seul le transis- tor T9 est un transistor à appauvrissement et les autres sont tous des transistors à enrichissement. De plus, C est un condensateur et les chiffres D, G,. , et sont des points de jonction. La valeur du jeme bit des signaux d'entrée A et B est présentée sur les en- trées aj et bj. Le circuit voit, en outre, Ko ou un des coefficients Ki, suivant la valeur de Ko, comme décrit dans la mathématique. La valeur des coefficients de K vue par le circuit.est indiquée par Ko i dans le dessin. Le résultat Yij = Koi a. + Koi bj est présenté à une sor- tie, le point de jonction Q, de ce circuit qualifié de circuit Y. Le circuit reçoit un signal d'horloge qui contient deux phases, notamment ? p (précharge) et 5 s (sampling). Le signal d'hor- loge est illustré sur la figure lb. De plus, seule la valeur Koi est présentée à une entrée du circuit, la valeur inverse Koi est produite par le circuit lui-même et ce, sur le point de jonction Q. La production de Koi peut provo- quer une chute de tension dans certaines circonstances. Ceci peut se produire sur le point de jonction Q,par exemple immédiatement après que)s a atteint un niveau élevé. Pour compenser cette chute de tension, le con- densateur auto-élévateur C est prévu. Ceci a pour consé- quence que le point de jonction est amené à un potentiel plus élevé. L'utilisation et la fonction d'un tel conden- sateur auto-élévateur sont expliquées plus en détail dans la demande de brevet néerlandais NOODo3519idpos6ele]B/6/80au nom de N.V. PHILIPS'GLOEILAMPENFABRIEKEN. Lowe p est é- élevé, dans la phase de charge préalable (precharge), les points de jonction O et sont préchargés. Lorsque est élevé, dans la phase d'échantillonnage (sampling), le produit (K. aj) ou (Koi bj) est formé sur le point Q'J oi de jonction e en fonction de la valeur logique de Koi et de la valeur logique de aj et de bj. Le circuit peut donc être considéré pour ainsi dire comme un.commutateur. (La valeur inverse est une conséquence de l'utilisation de la technologie NMOS). Etant donné que ts est élevé, le produit formé sur le point de jonction Q est trans- mis inversé au point de jonction. Le résultat Y =K01 aj ou Y = Koi bj est donc donné au point de jonction. Grâce à cette réalisation, une seule sortie suffit pour la fonction Y formée. Une réalisation de Z =KA + (1-K) B est illustrée sur les figures 2a et 2b. Les Y représentent les différents circuits Y comme décrit avec référence à la figure la, les FA représentent les additionneurs complets, G1, G2,... , Gn sont des circuits-portes OU logiques, p et s sont les phases du signal d'horloge. Comme décrit à propos de la mathé- matique, cette fonction est formée par Z=? Yi.. i,j 'J l1 n -= __ Jr (Ki V Ko) aj + (Ki V Ko) bj (6) i=o J=O Ainsi formé, ceci peut être considéré comme une addition de deux produits d'une matrice m sur n+1 avec une matrice (n+1) - sur m. K00 K01 K02 Kon 0 a1 m-1 Koo KO1 a0 a1 _ / /Koo Ko1KK KO,........ à....... ... a. 1..DTD: 1.. . '. 1 K0 K01 oen. am 1 oool eeeee e e l. V _ K............. on. - oKon bÀ. b Le circuit permettant d'obtenir la fonction Z reçoit ainsi une structure matricielle. On trouve donc pour ainsi dire dans les rangées le coefficient Koi de K et dans les colonnes les coefficients aj et b. de A et B. La figure 2a illustre cet égencement. Il sera égale- ment fait référence à ce circuit (figures 2a et 2b) sous le nom de circuit matriciel. La réalisation électronique des coefficients (K1 V K0) de K de la formule (4) est obtenue par les cir- cuits-portes OU Gi, G2,..., Gn. Lorsque K0 est mainte- nant égal à 1, il est clair que la valeur "1" est présen- tée à chaque entrée Koi des circuits Y. Lorsque K0 est maintenant égal à 0, il est clair qu'à tous les circuits Y de la première rangée, la valeur "O" est présentée à l'entrée Koo. L'élément ajouté Ko2-n pouaiidiednletageleoefcetoid de la formule (4) a, dans ce cas, donc la valeur 0. Les éléments Y des autres rangées reçoivent alors Ki à leur entrée Koi par l'intermédiaire des circuits-portes OU lo- giques. Les éléments Y reçoivent, en outre, les signaux d'entrée a. et b., chaque fois un bit de A et B par co- lonne. Il est possible d'interchanger les rangées avec les colonnes. La sortie de chaque circuit Y est connec- tée à une entrée d'un additionneur complet comme illustré plus en détail sur la figure 2b. La même logique et la même technologie que pour les circuits Y sont utilisées pour les additionneurs complets (FA) bien connus. Les additionneurs complets sont interconnectés de la façon connue. La sortie "Addition" (S) d'un additionneur complet est connectée à une entrée d'un autre additionneur complet d'une rangée suivante mais de la même colonne. La sortie "Report" (C) d'un additionneur complet est connectée à une entrée d'un additionneur complet d'une rangée suivante d'additionneurs complets, et d'une colonne suivante appar- tenant à un ordre de bit plus élevé des signaux d'entrée. Les éléments de retardement (DL) sont destinés à la syn- chronisation des signaux d'entrée et de sortie des divers additionneurs complets par l'impulsion d'horloge. Ces signaux d'horloge t et 4 sont inversés et réinversés pour chaque rangée d'additionneurs complets, et de cette façon le débit du flux de données peut être doublé. Etant donné que @ p et t sont les inverses l'un de l'autre, dans un tel procédé, si une rangée d'additionneurs com- plets est dans la phase "d'échantillonnage", la rangée suivante d'additionneurs complets sera dans la phase de "charge préalable". En d'autres termes, ladite rangée suivante est "préparée" alors que ladite rangée est trai- tée. Dans la phase suivante, ladite rangée suivante peut alors être traitée. De cette façon, les signaux sont trai- tés d'une manière nettement plus rapide. A la fin de cha- que colonne d'additionneurs complets, le signal de sortie Z est alors fourni sous une forme binaire. Les addition- neurs complets réalisent donc la sommation sur tous les bits i de K et j de A et B comme mentionné dans l'expres- sion (6). Le circuit matriciel peut être utilisé à de nombreuses fins. Une série non exhaustive de possibilités dans lesquelles un ou plusieurs circuits matriciels sont utilisés sera indiquée ci-après. 1. Une application très évidente consiste no- tamment à utiliser le circuit matriciel en tant qu'addi- tionneur de m bits à m bits. Dans ce cas, il convient de noter que les signaux d'entrée A et B ne doivent pas être constitués nécessairement d'un même nombre de bits. * S'ils comportent cependant des nombres de bits différents, il est possible, par adjonction de coefficients de valeur de bit adéquats au signal d'entrée comportant le plus petit nombre de bits, de présenter quand même des signaux cons- titués d'un même nombre de bits au circuit matriciel. La fonction à réaliser est Z = A + B ou Z' = 2Z = A + B car dans le système binaire ceci correspond simplement au passage à un ordre de grandeur supérieur (comparer le déplacement de la virgule dans le système décimal). On obtient la valeur K = et L = 1-K = en posant K1 = 1 (dernière rangée de la figure 2a) et tous les autres Ki égaux à 0. Dans l'équation (4), pour K complété on obtient: K=(K1 V Ko) 2 1+(K2 V K) 2 2+. +(KO V Ko) 2-n+Ko 2-n K=1.2-1+O.2-2+... 0.2-n+0.2-n =í Dans l'équation (5) pour L = 1-K, on obtient -2) -n alors L=(K V Ko) 21 +(K V Ko) 2 +... + (K V KO) 2 1 0 2 o o o + Ko 2-n _ 0.2- 1 + 1.2-2 +... + 1.2- n + 1.2-n..DTD: Par l'utilisation de plusieurs circuits matri- ciels, il est possible d'additionner plusieurs signaux d'entrée. La figure 3 illustre un exemple de la manière selon laquelle quatre signaux d'entrée A, B, C et D sont additionnés par utilisation de trois circuits matriciels (M1, M2 et M3). D'une manière anologue à celle du cas décrit plus haut, lors de l'utilisation d'un seul circuit matriciel, on choisit ici égale- ment KMi = KM2 = KM3 = 1/2. Le signal de sortie de M1 est alors Z = 1/2 A + 1/2 B Le signal de sortie de M2 est alors Z2 = 1/2 C + 1/2 D Le signal de sortie de M3 est alors Z = 1/2 Z1 + 1/2 Z2 Z = 1/4 A + 1/4 B + 1/4 C + 1/4 D 4Z = A+B+C+D Ce cas correspond au passage à deux ordres de grandeur supérieur. 2. Le circuit matriciel peut aussi être utilisé comme un multi- plicateur de m par n bits. On obtient ceci en posant un des deux signaux d'entrée, soit A soit B, égal à zéro. La fonction à réaliser est alors soit Z = KA soit Z = (1-K) B Il est, en outre, aussi possible, par l'utilisation de plusieurs circuits matriciels, d'obtenir un multiplicateur (m-r) par (n+lr). Cela signifie que la réduction du nombre de bits du signal d'entrée, à savoir de m bits à (m-r) bits, est favorable-à une augmentation du nombre de bits du facteur de pondération K, et ce, selon un multiple 1 du nombre de bits r avec lequel le signal de sortie est réduit. La figure 4a illustre un exemple d'une réalisation possible d'un multiplicateur (m-r) par (n+r). Dans l'exemple choisi, trois circuits ma- triciels sont.utilisés (M1, M2, M3). Pour plus de clarté, le signal de sor- tie B est posé égal à zéro. Dans le circuit matriciel Ml; on n'utilise que les bits a à a rmlinclus de A. Les coefficients des bits a à am rl.in- o. m-rmI.- . O r1 clus du signal d'entrée A sont présentés en même temps aux bits ar jusqu'à am_ inclus du circuit matriciel M2. Les bits a à amr_1 sont, de cette façon, décalés de r ordres ou,de r bits vers le haut. Cet agencement est illustré plus en détail avec référence à un exemple simple. Le circuit matriciel M3 peut, par exemple, être utilisé comme un additionneur ordinaire, K13 étant alors égal à 1 et-tous les autres Ki3 étant égaux à (; A.unë sortie Zl du circuit matriciel M1 est obtenu le ré- sultat Z1 = K1A b - n m-1-1 Z =:- 4I V K) 21 (a 23) 1 i j=o il ol j A une sortie Z2 du circuit matriciel M2 est obtenu le résultat Z2 = K2A' de sorte que: n m-r- l.2 J+r Z =: - (K yVK)2-1.2 2 i =- o j= (Ki2 V Ko2) 2 aj Le résultat Z1 et Z2 est présenté aux entrées du circuit matri- ciel M3. Etant donné que, dans cet exemple M3 est neur, le résultat à la sortie deM3 est: Z = 1/2 Z1 + 1/2 Z2 ou 2Z = Z1 + Z2 n m-r-l_ n m-r-l 2Z i=o (KilVKol)2 (aj2J)+ Z Z Z î=o j=o i ol 1=o j=o Ceci peut aussi être écrit de la manière n m-r-l 1 n m-r-1 2Z = '-- Z_ (K VK)2-1(a 2J)+. 2- Z-- 1=o j=o il ol 1= J=o une partie, à savoir r, de l'exposant de 2 qui est à l'exposant de 2 qui est associé à (Ki2 VKo2), ce -i+r. choisi comme addition- (Ki2NKo2)2- aj2j+r suivante: (Ki2VKo2)2i+r x(a j2j) associé à aj, s'ajoute dernier devenant alors L'équation pour 2Z peut aussi être écrite de la manière suivante: n m-r-l * iZ =0J=o [ i V K)2_ ( l 2-i+r] (aj 23) 1=0J=Oil ol (i2 V1o2) m-r--1 -= m [ ru(Kt V K a) (Ki2 V Ko2)2r] 2-i(aj 2J) Cela étant, le résultat à la sortie du circuit matriciel M3, à savoir Z = K x A fournit un nombre de (n+r) bits pour K et un nombre de (m-r) bits pour A. Ce raisonnement est expliqué ci-après avec référence à un exem- ple simple dans lequel K = 3 bits et A = 4 bits et pour lequel r = 1. K1 = (Kll V Kol) 2-1 + (K21 V Kol) 2-2 +K 2-2 2 i al 1 2 ol V2 0 1-2 K2= (K 12 V Ko2) 2-+ (K22 V Ko2) 2 +K 2 2 A=a2 +a a.21 + a 22 + o 23 (signal d'entrée pour M1) A' =a223 = a12 + ao21 = o2 (signal d'entrée pour M) 12 +a2 2 Z1 =K1A = [(Kll V Kol)2 +(K_ V K)2- + K 2- [a2o + a =(Kll V K2)2-a2 +(K.VK) 2- ao + K +. 2 il o2.1 z- o i 0o o2 ol (K 11 V Ko) 2 a_2 + (K21 V K1) 2- 2 a2i + K 1 2 Ol 9i2 Ol + (Kll V Kol) 2 a22 + (K21 V Kol) 2 a22 + Kol 2 Z2 = K2 A' = [(K12 V Ko2 21 + (K22 V Ko2) 2 2+ Ko2 2 2][a223+ (K12 V Ko2) 21 a223 + (K22 V K2) 2-3 a23 + K2 + (K12 V K) 2 1a.22+ (K. V K)2 2a.22 + Ko 2-2 eL21 22 o2 l2l O2 2 +(K12 V Ko2)2- a 2 + (K22 V K ol)2 a02+ K 2-2 = (K12 V Ko2) 2 a222 + (K22V Ko2) 2- a22 + Ko2 21 121 + a221 -2 a 2 -2 a2 -2 a2 2 a 122+a 21] 12 o 2-2 a223 _ 2 249 1652 i 1 +(K12 V Ko2) 2 a12 (K22 V Ko2)2-1 a12 Ko2 2-1 a 2 +(K12 V Ko2 2 ao2 +(K22 V Ko2)2 a2 K22 ao 2 Z = Z1 + Z2 = (K V Kl) 2-1 a 2 + (K21 V K)2-2 a2 + K 2-2 a 2 il i o. 2"1 0l 2 a1 ai-2 ai (Kl V K) 2 a2 + (K21 V Kl 2 a12 + K1 2 a2-2 +(K V K 2-a2+ 2 (K K V K)2- a222 + K. 2- a22 il o2 0 22 21 ai. 22 oi 2 2 + (K12 V K o2) 2 a22 + (K22 V Ko2) 2- a22 + K. 2 a22 + (K1 V K) 2 a 2 + (K V K)2- a2 + K 2-1 a 21 12 o2 i 22 o2 _i o2.i +(K12 V KO2) 2 a 2 + (K22 V K) 2 a2 + K 22zi a 2 UZ 0 2O- O _ U0.. [(K.l V K) 2-1 + (K 12 V K o2) 2] a 2 + L(K21VK O1)2- +(l',22.Vl_,2)2 -ia 1t1 1 i OZ. 0 t. + 01 Lú u/- + (K 2-2 + K 2-1) 21 oi 021 K1 +2 o aî + [(K l V K o)2- + (K12 V K2)2+ [(K21VK)2- +(K22VK 2)21a 2 11i201 11 12 12 D 2o +(Kol 2 + Ko 2 2) a21 2 aio2Z + o 2i i raO -2 112+az + [(Kl VK 1) 2- + (K1VK2)20a222 +[(K2 O- ' 1 20 a.......... +(K12 + K 2-) a 2 [(K12VK 2)2 + (K11VK >)2-13 02a2 + a 121 a 222 + [(K 22 VK O?)2- +(K 31VKo1l)2 2] [a020 + ai11 ia2 2211 [(K 2 + K1 2-) (a 20+ a2 + a22)] 2 I,, O- 02 -2., [(K12 VK2) 20 + (K 1VKol)2- + (K Etant donné qu'à la dernière ligne les coefficients de K2 appar- tiennent à un ordre de grandeur supérieur à celui de K1, le signe plus est supprimé dans le système binaire, et les coefficients peuvent être écrits l'un à côté de l'autre. On obtient ainsi un multiplicateur de 3 par 4. I1 est possible de réaliser de façon analogue un m par (n + lr) multiplicateur en utilisant plusieurs circuits matriciels. La figure 4b illustre un exem- ple d'un m par (n + r) bits multiplicateur. Dans cet exemple les r bits les moins significatifs du signal d'entrée A ne sont pas présentés au circuit matriciel M1. Le coefficient amr_1 du signal d'entrée A est présenté à l'entrée a du circuit matriciel M1, le coefficient amr du signal d'entrée A à l'entrée al, etc. et le coefficient am_1 à l'entrée'a mr1. Le signal d'entrée A est présenté de la façon habituelle à l'entrée du circuit matri- ciel M2. Par le décalage de r bits du signal d'entrée au circuit matriciel M1 et l'utilisation de toutes les entrées A du circuit matriciel M2, le si- gnal de sortie Z à la sortie du circuit matriciel M3 sur un signal de m par (n + r) bits. 3. Le circuit matriciel peut aussi être utilisé comme un multi- plexeur. La figure 5 illustre un exemple de l'utilisation du circuit ma- triciel comme multiplexeur. Dans ce cas, par exemple une source de don- nées (1) est présente et travaille à une fréquence d'horloge qui est la même que la fréquence d'horloge du circuit matriciel M, par exemple de 35MHz. Les éléments 2 et 3 sont, par exemple, des mémoires qui fonction- nent à la moitié de la fréquence d'horloge, à savoir dans ce cas-ci à 17, 5 MHz. En activant maintenant les mémoires 2 et 3 au moyen d'horloges dont la fréquence est égale à la moitié de la fréquence d'horloge du cir- cuit matriciel et en donnant à K en alternance la valeur 0 (tous les K. i sont égaux à O) et 1 (tous les Ki sont égaux à 1), on peut effectuer un multiplexage dans le temps et ce avec deux mots de m bits chacun. Pour K = 1, Z = KA + (1-K) B Z = A + oB= A Pour K = o, Z = oA + (l-o)B = B A et B apparaissent alors en alternance à la sortie Z et cor- respondent respectivement au signal de sortie de la mémoire 2 et au si- gnal de sortie de la mémoire 3. 4. Le circuit matriciel peut aussi être utilisé comme mélangeur numérique. Des fractions des qrandeurs d'entrée A et B sont mélangées l'une à l'autre par la fonction réalisée Z = KA + (l-K) B. Il est, en outre, aussi possible d'augmenter la résolution avec un nombre de bits limité pour K. L'utilisation de plusieurs circuits matriciels offre à cet effet une solution. La figure 6a illustre un exemple d'une manière possible d'aug- menter la résolution de 2-n à 2-n-1 au moyen de trois circuits matriciels. On peut choisir, par exemple KMn bitsKM =(K VKM)21+...+ K 2-n M 1 i Mll 10 + 10 K 2 bits K = (K2 (K V 21)2-2 +K 2-2 M2 M2 M21 M20) M22 M20 M20 KM2bitsK = -2- K 2 bits K =(K V K 2-1 +(KM VK)2-2 + K 2-2 M2btKM (KM31 M30) KM2 M30 n30 M1, M2 et M3 sont des circuits matriciels. Comme indiqué, lors de l'utilisation-de circuits matriciels comme additionneur, on choisit ici également pour KM3 = (KM = 1). De plus pour KM on utilise deux 3 31 2 possibilités, à savoir KM = 1 et respectivement KM = 0 (tous les KM2i = 1 et respectivement tous les KM2i = 0). Lorsque KM = 0, le résultat à la sortie de M2 est: Z2 = KM A + (1-KM) B = B 2 2 Le résultat à la sortie de M1 est: Z1 = KM A + (1-KM) B Le résultat final à la sortie de M3 est alors: Z = Z1 + Z2 = KM A + (1-KM) B + B KM1 A+ (1- M1) B 2 2 D'une manière analogue, lorsque KM = 1 Z2= A et Z =}KM A + (1-KM) B + A z = (KM + 1) A + 1(1-KM1)B i 1 Sur la figure 6c, ceci est développéïpour KM = 2 bits. M1 La figure 6c montre comment les résultats du signal de sortie Z1. du circuit matriciel M1, qui sont de 21 2-2 = 1/4, sont maintenant devenus 1 = 1 = 1 pour 22+1 23 le signal de sortie Z du circuit matriciel M3. On peut obtenir une augmentation supplémentaire de la résolution en utilisant encore un plus grand nombre de circuits matriciels. La figure 6b illustre un exemple d'une manière possible d'obtenir une augmentation de ré- solution de 2-n à 2-n-r à l'aide d'un montage analogue à celui représenté sur la figure 6a. Dans cet exemple, cinq circuits matriciels sont utilisés, M1 à M5 inclus. Lorsque le signal de sortie Z1 du circuit matriciel M1 a alors une résolution de 2-n(KM n bits) et que les si- gnaux de sortie Z1 et Z2 des circuits matriciels ont tous deux une résolution de 1 (KM et KM de tous deux 1 bit) et qu'en outre KM4 et KM sont tous deux d'une grandeur 4l 5 de 2 bits, le signal de sortie Z du circuit matriciel M5 est: Z = Z3 + JZ4 Z = Z3 + i1 + îZ27 z = i A + /( K'A + (1-K-) B) + B 22 B O 0 A.K' KA Z = i B 2 2 B Maintenant 1. 1 = 1, ce qui constitue la 2 n +2 solution de Z. 2 L'utilisation de plusieurs bits pour les diffé- rentes valeurs KM. des divers circuits matriciels Mi tels que représentés sur les figures 6a et 6b, offre à nouveau une possibilité d'augmentation de la résolution. Il con- vient de noter que cette énumération de possibilités n'est pas exhaustive. 5. Le circuit matriciel peut, en outre, être utilisé comme limiteur. Il est possible à l'intervention d'un circuit matriciel de passer d'une représentation de m bits (dans la représentation complément binaire) d'une grandeur déterminée à une représentation de (m-p) bits (pIN) de ladite grandeur. Les figures 7a et 7b illustrent cette possibilité. Pour le facteur de pondération K, un bit suffit, K = 1 ou O. Lorsque plusieurs bits sont disponibles pour K, il suffit de n'utiliser, par exemple, que K et de met- tre tous les autres Ki à la terre. Les bits les moins significatifs d'un signal d'entrée C (Co, C1,..., Cm-p-r) sont présentés sans modification à l'entrée A du circuit matriciel (M1) parce que leur valeur est identique dans les deux représentations. La procédure pour les bits les plus significa- tifs (Cmp_1... Cm) est décrite ci-après pour les dif- férents cas. a) Cm_1 =, Cm-2 = 'O,... Cm-p-1 = 0 A l'intervention du circuit-porte OU inverseur (21) et du circuit-porte OU (23), K=1. A la sortie du circuit matriciel (M) est alors fournie la valeur Z = 1.A O.B = A, ce qui correspond ici à A = C=/C0, C1,..., Cmp_- b) Cm_1i = 0; Cm-2 - Cm_p_1 sont des "O" ou des "1" mais pas tous des "0". A la sortie du circuit-porte OU inverseur 21 '0s' A la sortie du circuitporte ET 22 "0" A la sortie du circuit-porte OU 23 '0'" De cette façon, K = O. La valeur de Z = O + 1.B = B est fournie à la sortie du circuit matriciel (M). On forme la valeur d'entrée B en prenant pour les bits bml,.,* bmp_1 la valeur binaire de Cnl_1 le bit le plus significatif de C qui, dans cette représenta- tion complément binaire, indique le signe. De cette ma- nière, dans cette représentation de (m-p) bits, le bit le plus significatif bmp_1 indique à nouveau le signe. Etant donné que Cm1 = 0, alors bm 1.. = bmp_1 = 0. Les autres bits, à savoir bo,..., bm p_2 ont tous la valeur inverse de Cm_1e Ceci est réalisé par pré- sentation du signal Cm 1 à l'entrée du circuit-porte in- verseur (24). La sortie du circuit-porte inverseur (24) est connectée aux entrées bo0,... o bmp_2 de B. Etant donné que Cm_1 = 0, alors bo = b1 = o.. = bp_2 = 1. A la sortie Z du circuit matriciel (M) est alors fournie la valeur maximale en représentation de (m-p) bits. Cet- te dernière valeur était à prévoir étant donné que dans le signal d'entrée C positif (Cm_1 = O) la valeur "1"' se présente dans ses bits les plus significatifs Cm_1,.., m-p-1' Z491652 c) Cm-1= 1; Cm-2' "' Cmp_2, sont des "0" ou des "1" mais pas tous des "1". A la sortie du circuit-porte OU inverseur 21: "0" A la sortie du circuitporte ET 22: "0" A la sortie du circuit-porte OU 23: "0" De cette façon K = 0 et Z = B Dans ce cas, tout se déroule de manière analogue à celle décrite plus haut sous le paragraphe b). Seules les va- leurs des bi bits sont maintenant différentes car Cm_1=1. bm_1... bm-p-1 bm p 2 = '' bo = " ". b-p-2 " b La valeur minimale en représentation de (m-p) bits est alors fournie à la sortie Z du circuit matriciel. Cette dernière représentation était également à prévoir étant donné que, dans le signal d'entrée C négatif (Cm_ =1), la valeur 1 se présente dans ses bits les plus significa- tifs Cm_-1, m Cm-p-1 d) Cm_1- = Cm_2 " = Cm-p-1 = 1 A la sortie du circuit-porte OU inverseur 21: "0" A la sortie du circuit-porte ET 22: "1" A la sortie du circuit-porte OU 23: "1" De cette façon K = 1 et Z = A ce qui correspond à nouveau à A = C. e) Le circuit matriciel offre une solution intéressante à la conception de filtres récurrents. Les filtres récure, rents sont des filtres numériques qui sont réalisés par l'intermédiaire d'une relation récurrente, c'est-à-dire que le signal à la sortie du filtre est déterminé par une somme "pondérée" d'un signal qui, au moment t, est présen- té à l'entrée d'un tel élément filtrant et aussi par un signal couplé par réaction qui est retardé d'un retardX, par rapport au signal d'entrée. La figure 8a illustre un exemple d'un filtre récurrent réalisé à l'aide d'un circuit matriciel. Le circuit matriciel (M) a un signal de sortie de la forme Z' = KA + (1-K) B et convient, par conséquent, pour la conception d'un filtre récurrent. En présen- tant le signal d' entrée A (t) au moment t à la première entrée 1oO du cir- cuit matriciel (M) et en utilisant à l'autre entrée 101 le signal de sortie retardé et couplé par réaction Z (t-15) comme signal d'entrée B (t) , on obtient une somme "pondérée" K(t)A(t) + (1-K(t)) B (t) comme signal de sortie. Par conséquent, au moment t et à la sortie du circuit ma- triciel (M) Z (t) = K(t)A (t) + (1-K(t)) Z' (t) (10) o Z' (t) est le signal de sortie de l'élément de retarde- ment 102 à retard'â. Donc Z' (t) = Z (t-') (11) En substituant (10) dans (11) on obtient Z' (t) = KA (t -Y,) + (1-K) Z' (t-t) (12) Par l'utilisation de la transformation Z (la transformation z est décrite dans l'article de L. Rabiner et autres IEEE Transc. Vol. AU-20 décembre 1972, page 323), Z'(t - t) = Z' (t) z-n IA (t -) = A (t) zn et par son introduction dans l'équation (12), Z' (t) = KA (t) z-n + (1-K) Z' (t) zn Z' (t) l + (K-1) zn/ = KA (t) -n Z (t) _ Kz-n A (t) l+(K-1)z-n Il en résulte la fonction de transfert pour un filtre récurrent H(z) = Kz- n 1+(K-1) z-n Etant donné que la valeur K dans le circuit matriciel peut varier, il est possible en procédant de cette facçon de faire varier la largeur de bande du fil- tre récurrent. Sur la figure 8b, H (fn) est représentée en fonction de fn, la fréquence normalisée f fn = f _7 pour plusieurs valeur de K. f horloge REVENDICATIONS 1. Dispositif servant à exécuter une opération mathématique par voie électronique, laquelle opération mathématique est exécutée sur tout au plus trois variables numériques, deux de ces variables, chacune d'une grandeur de m bits, représentent les signaux d'entrée (A et B), et une troisième d'une grandeur de (n+1) bits (n >, O) servant de facteur de pondération, étant entendu que l'opé- ration mathématique sur ces variables numériques est de la forme de K.A + (1-K).B et que le résultat Z = KA + (1-K)B représente le signal de sortie numérique qui résulte de l'exécution mathématique en code binaire, un signal de sor- tie partiel de la forme Zij = Ki a. + (1-Ki) b. étant obte- nu pour chaque coefficient de bit de A (a.) ou de.B (b.) et de K (Ki), caractérisé en ce que ledit signal de sortie partiel est formé par un seul circuit (Y) dans les limites d'une période, tous les circuits électroniques qui forment les signaux de sortie partiels pour les différents bits de A, B et K sont rangés comme des éléments Yij d'une ma- trice (n+1) sur m, étant entendu que pour le facteur de pondération K,.1a valeur de bit du coefficient du bit d'or- dre zéro (Ko) est présentée directement à tous les éléments (Yij) de l'une des rangées (ou colonnes) de la matrice, la valeur de bit des autres coefficients d'ordre de bit de K, est chaque fois connectée par l'intermédiaire d'un circuit-porte logique à tous les éléments d'une rangée (ou d'une colonne) de la matrice, chacun desdits autres coefficients d'ordre de bit étant connecté à une première entrée d'un circuit-porte logique et ledit coefficient d'ordre zéro de K étant en outre connecté à une deuxième entrée de chaque circuit-porte logique pour donner de cet- te façon une réalisation de la forme K=(1 V K)2-1+(K2 V K)2-2+... +(K V K) 2-n+K 2-n V V n o o (dans laquelle V correspond au "OU" mathématique) pour la variable K, et les signaux de sortie partiels (Zij) de chaque circuit Y sont, en outre, connectés à des addition- neurs complets qui assurent la sommation de tous les si- gnaux de sortie partiels, en vue de l'obtention du signal de sortie (Z)0 2. Additionneur pour au maximum, deux opéran- des qui utilise un dispositif suivant la revendication 1, caractérisé en ce qu'un même poids est attribué par ledit facteur de pondération K aux deux signaux d'entrée. 3. Additionneur pour plus de deux opérandes qui utilise un dispositif suivant la revendication 1, ca- ractérisé en ce que plusieurs dispositifs sont utilisés pour obtenir une somme de plus de deux signaux d'entrée et qu'un même poids est attribuée par le facteur de pondé- ration à tous les signaux d'entrée des différents disposi- tifs. 4. Multiplicateur de m par n bits qui utilise un dispositif suivant la revendication 1, caractérisé en ce qu'au moins un des signaux d'entrée est posé égal à zéro et de cette façon ledit signal de sortie a la forme de Z = KA ou Z = (1-K)B. 5. Multiplicateur de (m-r) par (n+Jr) bits (IE, N) qui utilise un dispositif suivant la revendication 1, caractérisé en ce qu'au moins un des signaux d'entrée est posé égal à zéro, plusieurs desdits dispositifs sont utilisés, une fraction du signal d'entrée d'une grandeur de m bits qui est présentée audit premier dispositif, à savoir les r (r ú à) bits d'ordre le plus élevé ne sont pas actifs, les r bits qui suivent dans l'ordre de succes- sion sont présentés au moins à un des 1 autres dispositifs et,-en particulier, aux r bits de l'ordre le plus élevé de ces dispositifs, et le signal de sortie dudit premier dispositif est ajouté à la somme des signaux de sortie desdits 1 autres dispositifs. 6. Multiplexeur qui utilise un dispositif sui- vant la revendication 1, caractérisé en ce que le facteur de pondération K, prend, tour à tour, ses deux valeurs extrêmes et donne ainsi, tour à tour, les signaux d'entrée (A et B) comme signal de sortie. 7. Mélangeur numérique qui utilise un disposi- tif suivant les revendications 1 et 2, caractérisé en ce que plusieurs desdits dispositifs sont utilisés et les signaux d'entrée sont présentés à des dispositifs diffé- rents, les signaux de sortie des dispositifs différents étant additionnés. 8. Limiteur qui utilise un dispositif suivant la revendication 1, caractérisé en ce que le premier si- gnal d'entrée pour ledit dispositif étant formé par le signal qui doit être limité, lequel signal étant dans la représentation complément binaire, et le second signal d'entrée pour ledit dispositif étant dérivé des coeffi- cients dudit premier signal d'entrée, et le facteur de pondération pour ledit dispositif étant soit 1 soit 0 en fonction du fait que les coefficients les plus significa- tifs dudit premier signal sont soit tous les mêmes soit pas tous les mêmes. 9. Filtre numérique récurrent à largeur de ban- de variable qui utilise un dispositif suivant la revendi- cation 1, dans lequel une fraction du signal de sortie retardé est additionnée au signal d'entrée, caractérisé en ce que la détermination de la fraction du signal de sortie retardé et l'addition s'effectuent en une seule période. 10. Dispositif suivant la revendication 1, ca- ractérisé en ce que tous les éléments Y, les circuits- portes (G), les additionneurs complets (FA) et les con- nexions sont exécutés conformément à la technique des circuits intégrés. 11. Dispositif suivant les revendications 1 et , caractérisé en ce que tous les éléments Y, les cir- cuits-portes (G), les additionneurs complets (FA) et les connexions sont exécutés en technologie NM0S.