Brevet FR2491276A1 — publié le 19820402

CIRCUIT D'INTERFACE ENTRE COUCHES DE LOGIQUE A INJECTION EMPILEES ET PO- LARISEES A DIFFERENTES TENSIONS. L'invention concerne un circuit logique intégré à in- jecteurs de courants comportant des transistors dont les bases sont con- nectées à des injecteurs de courants, ainsi qu'à un collecteur d'au moins un autre transistor, ce circuit intégré étant formé de plusieurs groupes élémentaires qui du point de vue alimentation sont disposés en série, de sorte que les groupes forment des étages superposés entre les- quels se répartit la tension d'alimentation, tandis que l'établissement d'une liaison logique fonctionnelle entre un premier étage et un second étage à niveau inférieur est obtenu au moyen d'un dispositif d'interfa- ce dans lequel le collecteur d'un premier transistor fournissant le si- gnal, commande un premier transistor auxiliaire dont le type de conduc- tion est opposé à celui dudit premier transistor et dont le collecteur est connecté à la base non raccordée à un injecteur de courant, d'un deuxième transistor dans le second étage. Dans la littérature, l'un des types de logiques à injec- tion est connu sous le nom de circuit I2L (voir par exemple le brevet français n0 2 244 262). Il offre le double avantage d'une puissance dis- sipée faible (facteur de mérite inférieur à 1 p J) et d'une forte densi- té d'intégration qui rejoint celle des MOS (plusieurs centaines de por- tes par mm2), permettant ainsi son utilisation dans les circuits logi- ques LSI et même VLSI. Par contre le dispositif d'interface déjà men- tionné dans le préambule, présente l'inconvénient de commuter très len- tement. En effet, lorsque le courant injecté par le transistor auxiliai- re dans la base du deuxième transistor se trouve interrompu, le deuxième transistor commute de l'état saturé (0,1 volt entre collecteur et émet- 24 9 12 7 6 teur équivalent au 0 logique) à l'état bloqué (0,7 volt entre collecteur et émetteur équivalent au 1 logique). Mais cette commutation se trouve retardée du fait de la lente élimination par recombinaisons des charges stockées dans la zone de base du deuxième transistor. Les brevets fran- çais ns 2 323 234 et 2 354 634 décrivent des dispositifs d'interface presque identiques dont le principe consiste à évacuer rapidement ces charges stockées à travers un troisième transistor commandé par un se- cond transistor auxiliaire de même type de conduction que le premier et qui se trouve à l'état conducteur tandis que le premier est à l'état blo- qué. La commande de tels dispositifs nécessite en outre un quatrième transistor et deux injecteurs de courant. Le but de l'invention est de proposer un autre disposi- tif d'interface améliorant également le temps de commutation, mais d'une plus grande souplesse d'utilisation du fait que les états logiques sont définis de part et d'autre d'une tension de référence et dont le cir- cuit de commande réalise l'économie du quatrième transistor et d'un in- jecteur de courant. Le dispositif conforme à l'invention est remarquable en ce que le collecteur dudit premier transistor auxiliaire constitue la borne d'entrée d'un miroir de courant dont la borne de sortie est cons- tituée par le collecteur dudit deuxième transistor, l'émetteur dudit pre- mier transistor auxiliaire étant connecté à l'émetteur d'un deuxième transistor auxiliaire ayant le même type de conduction et situé dans le même étage que le premier, dont la base est portée à une tension de ré- férence et dont le collecteur est mis à la masse. Il existe de nombreux types de miroirs de courant dont la complexité croit avec le degré de précision désiré sur la valeur du courant et pouvant être adaptés au dispositif conforme à l'invention, par exemple le miroir de courant constitué d'une manière des plus sim- ples en reliant la base du deuxième transistor du second étage à la base non reliée à un injecteur de courant d'un troisième transistor ayant le même type de conduction, situé dans le même étage et dont le collecteur est connecté à la base dudit troisième transistor. La commande des transistors auxiliaires résulte du fait que la base du premier transistor auxiliaire est raccordée au collecteur du premier transistor ainsi qu'à un injecteur de courant et que le point commun aux émetteurs des transistors auxiliaires est raccordé à un autre injecteur de courant situé dans un étage supérieur. Le quatrième transis- 249 1 276 tor et son injecteur de courant se trouvant éliminés, on réalise l'éco- nomie d'une commutation dans la transmission du signal. Les dispositifs d'interface mentionnés dans l'art anté- rieur sont utilisables pour la transmission des signaux logiques entre étages de circuits logiques I 2L exclusivement. Dans le dispositif con- forme à l'invention, les états logiques sont déterminés de part et d'autre d'une tension de référence, ce qui permet une plus grande sou- plesse d'utilisation, c'est-à-dire l'interconnexion entre une logique à injection et d'autres familles logiques telles que TTL, CMOS etc. Il suffit pour cela de régler à un niveau approprié la valeur de la tension de référence. La description suivante en regard des dessins annexés, le tout donné à titre d'exemple, fera bien comprendre comment l'inven- tion peut être réalisée. La figure 1 est une représentation schématique du type de circuit I 2L occupant plusieurs étages. La figure 2 représente le schéma du dispositif d'inter- face assurant la transmission du signal de haut en bas entre deux étages d'un circuit logique I2L conformément à l'invention. La figure 3 montre la variation en fonction du temps de la tension de sortie du premier étage entre deux états logiques. La figure 4 illustre une possibilité de simplification de la fonction miroir de courant réalisée avec une simple porte I 2L. Sur la figure 1 plusieurs étages d'un circuit I 2L sont disposés en série pour une utilisation optimale de la tension d'alimen- tation. Chaque étage fonctionne ainsi à la tension d'alimentation d'une porte I2L égale à la tension de polarisation de la jonction émetteur-ba- se de l'injecteur de courant, soit 0,8 volt environ. Dans l'étage supé- rieur porté à la tension positive + V, trois portes I 2L branchées en pa- rallèle sont schématisées par les transistors T1l, T12 et T13 à une ou plusieurs sorties de collecteur et par les injecteurs de courant repré- sentés par les sources de courant Iil, I12 et I13' Les étages inférieurs sont schématisés par les transistors T14 et T15 et par les injecteurs de courant représentés par les sources de courant 114 et I15. La base du transistor T12 de l'étage supérieur est connectée à l'injecteur de cou- rant 112 et à un collecteur du transistor T1i. De même la base du tran- sistor T13 est connectée à l'injecteur de courant I13 et à un collecteur 24 9 12 7 6 du transistor T12 et ainsi de suite. La transmission d'un signal logique 12 2 entre portes I2L d'un même étage ainsi qu'entre portes I L d'un étage à un autre étage à niveau supérieur s'effectue naturellement et ne consti- tue pas de problème. Par contre, l'établissement d'une liaison logique entre portes I2L d'un premier étage et d'un second étage à niveau infé- rieur est plus délicat ainsi qu'il est décrit en référence à la figure 2. Sur cette figure, deux étages du circuit sont disposés en série entre les bornes d'alimentation 1, 2 et 3. Dans le premier étage, entre les bornes 1 et 2, on a représenté la porte I 2L de sortie de l'étage, cons- tituée par le transistor 10 de type NPN et la source de courant 20. Le transistor 10 a son émetteur mis au potentiel de la borne 2 et sa base reliée à la borne 1 par l'intermédiaire de la source de courant 20; sur son collecteur sort le signal logique à transmettre. Dans le second éta- ge entre les bornes 2 et 3, la porte d'entrée I L constituée par le transistor 11 de type NPN et la source de courant 21 reçoit le signal logique transmis du premier étage par l'intermédiaire du dispositif d'in- terface, sur la base du transistor 11 raccordée par ailleurs à la borne 2 par l'intermédiaire de la source de courant 21, l'émetteur du transis- tor 11 étant mis au potentiel de la borne 3 confondu avec la masse. Afin d'établir une liaison logique fonctionnelle entre la sortie du premier étage et l'entrée du second étage, le collecteur du transistor 10 est re- lié d'une part à la base du transistor auxiliaire 12 de type PNP, situé dans le premier étage et d'autre part à la borne 1 par l'intermédiaire de la source de courant 22, le collecteur du transistor auxiliaire 12 étant connecté à la base non reliée à une source de courant, du transis- tor 13 de type NPN situé dans le second étage, dont l'émetteur et le collecteur sont connectés respectivement à l'émetteur et à la base du transistor 11. Pour analyser le fonctionnement de la partie du disposi- tif décrite ci-dessus on supposera que le transistor auxiliaire 12 peut être mis à l'état conducteur ou à l'état bloqué au moyen d'un circuit auxiliaire qui sera défini par la suite. Si le transistor auxiliaire 12 est mis à l'état conducteur lorsqu'un 0 logique apparaît à la sortie du premier étage (transistor 10 saturé), le courant de collecteur du tran- sistor auxiliaire 12 est transmis par l'intermédiaire de la liaison P dans la base du transistor 13 portant ainsi rapidement ce transistor à l'état conducteur, de sorte qu'on retrouve un 0 logique à l'entrée du 24 9 12 7 6 second étage (transistor 13 saturé). Le O logique est donc transmis sans retard appréciable de la sortie du premier étage à l'entrée du second étage. Si maintenant le transistor auxiliaire 12 est mis à l'état bloqué lorsque le 1 logique apparaît à la sortie du premier étage (transistor 10 bloqué), aucun courant ne devrait circuler dans la base et dans le collecteur du transistor 13. Ce dernier serait donc à l'état bloqué et l'on devrait retrouver le 1 logique à l'entrée de la porte I2L du second étage. Mais la transmission du 1 logique se trouve retardée du fait qu'un courant subsiste encore dans le collecteur du transistor 13, dû à la lente élimination par recombinaisons, des porteurs minoritaires consti- tuant la charge stockée dans la base de ce même transistor lors de l'état logique précédent. Le retard dans la transmission est également lié à la technologie du transistor auxiliaire 12 de type PNP latéral. On sait que pour ce type de transistor, les porteurs minoritaires consti- tués par des trous dont la mobilité est faible transitent dans des bases très épaisses, tous facteurs qui augmentent notablement le temps de com- mutation. Par ailleurs la capacité parasite à la jonction émetteur-base du transistor 13 ajoute encore une constante de temps supplémentaire. La figure 3 représentant la variation en fonction du temps de la différence de potentiel vA entre le potentiel V A de la base du transistor auxiliaire 12 et le potentiel de la borne 2 (sortie du premier étage) illustre bien le phénomène. vA tend avec une constante de temps élevée vers une valeur limite qui est la tension de polarisa- tion de la diode émetteur-base, soit 0,8 volt, et le temps de bascule- ment t1 entre le O logique (0,1 volt) et le 1 logique (0,7 volt) est re- lativement grand. La valeur de ce temps de basculement est fortement ré- duite par les éléments supplémentaires représentés également sur la fi- gure 2 et que l'on va décrire. Sur cette figure le collecteur du premier transistor auxiliaire 12 constitue la borne d'entrée 4 d'un miroir de courant dont la borne de sortie 5 est constituée par le collecteur du transistor 13. L'émetteur du transistor auxiliaire 12 est connecté à l'émetteur d'un autre transistor auxiliaire 15 de type PNP, situé dans le premier étage, dont la base est portée à une tension de référence VREF et dont le collecteur est mis à la masse. Le point d'interconnexion des émetteurs des transistors auxiliaires 12 et 15 est relié à la source de courant 23 provenant d'un étage supérieur. Pour constituer le miroir 24 9 12 7 6 de courant, la base du transistor 13 est. connectée à la base non raccor- dée à une source de courant- d'un transistor 14 de type NPN, situé dans le second étage, dont le collecteur est connecté à la base de ce même transistor et dont l'émetteur est mis au potentiel de la borne 3. Dans la réalisation du premier étage du circuit schéma- tisé sur la figure 2, la zone épitaxiée N d'un même caisson ne pourrait être à la fois la base du transistor 15 sur laquelle est appliquée la tension de référence et la masse des portes logiques I L. Afin de pal- lier cette incompatibilité, les deux transistors auxiliaires 12 et 15 doivent être obligatoirement disposés dans deux caissons distincts du reste du circuit. Pour expliquer le fonctionnement du dispositif complet selon le schéma de la figure 2, on admet d'abord que le potentiel VA en sortie du premier étage est inférieur à la tension de référenc VREF. Le transistor auxiliaire 12 est alors à l'état conducteur tandis que le transistor auxiliaire 15 est à l'état bloqué. Le courant de la source de courant 23 est dérivé dans le transistor auxiliaire 12. On a ainsi en sortie du premier étage l'équivalent d'un O logique qui, suivant l'ex- plication donnée ci-dessus, est transmis sans retard appréciable à l'en- trée du second étage. Si VA devient ensuite supérieur à VREF, le tran- sistor auxiliaire 12 est à l'état bloqué tandis que le transistor auxi- liaire 15 passe à l'état conducteur. Le courant-de la source de courant 23 est dérivé à la masse par le transistor 15. On a donc l'équivalent d'un 1 logique en sortie du premier étage dont la transmission à l'en- trée du second étage se trouve toujours retardée par le courant subsis- tant dans le collecteur du transistor 13 lors de la recombinaison des charges stockées dans la zone de base de ce même transistor, mais dont le temps de retard est fortement réduit. En effet, par le mécanisme du miroir de courant constitué par les transistor 13 et 14, le courant dans le collecteur du transistor 13 apparaît également dans l'émetteur du transistor 14 et se trouve ainsi évacué rapidement à la masse. Si l'on se fixe la valeur de la tension de référence à une valeur intermédiaire entre les valeurs des potentiels aux bornes 1 et 2 et si l'on reporte sur le graphique de la figure 3 la différence de potentiel vREF entre VREF et le potentiel de la borne 2, on constate que le nouveau temps de basculement t2 est très inférieur à t1. 249 1 276 7. Il faut remarquer que le miroir de courant décrit ci- dessus et constitué par les transistor 13 et 14 nécessite la réalisa- tion de deux caissons diffusés dans la zone épitaxiée N, dispositif re- lativement encombrant qui peut être avantageusement remplacé par un au- tre dispositif plus simple faisant l'économie du transistor 14. Il suf- fit pour cela de prévoir la diffusion d'un autre collecteur N+ dans le caisson diffusé P constituant la base du transistor 13, solution parti- culièrement aisée dans un circuit logique I L puisqu'une porte d'un tel circuit peut comporter jusqu'à quatre sorties de collecteur. Le miroir de courant est alors constitué en reliant l'entrée d'une porte à la bor- ne d'entrée dudit miroir de courant et en rétrocouplant l'une des sor- ties de ladite porte sur son entrée, tandis qu'une autre sortie consti- tue la borne de sortie du miroir de courant. Ce dispositif simplifié est représenté sur le schéma de la figure 4. Sur cette figure, seul le second étage du circuit a été reproduit. La borne d'entrée 4 du miroir de courant est reliée par l'intermédiaire de la liaison P à la base d'un transistor 16 de type NPN, ayant deux sorties de collecteur 30 et 31 et dont l'émetteur est mis à la masse. Le collecteur 30 est connecté à la base du transistor 16 et le collecteur 31 constituant la borne de sortie 5 du miroir de courant est raccordé à la base du transistor 11. 24 912 7 6 REVENDICATIONS 1. Circuit logique intégré à injecteurs de courants compor- tant des transistors (Tl) à (T15) dont les bases sont connectées à des injecteurs de courants(Iil) à (115) ainsi qu'à un collecteur d'au moins un autre transistor, ce circuit intégré étant formé de plusieurs groupes élémentaires qui du point de vue alimentation sont disposés en série, de sorte que les groupes forment des étages superposés entre lesquels se répartit la tension d'alimentation, tandis que l'établissement d'une liaison logique fonctionnelle entre un premier étage et un second étage à niveau inférieur est obtenu au moyen d'un dispositif d'interface dans lequel le collecteur d'un premier transistor (10) fournissant le signal, commande un premier transistor auxiliaire (12) dont le type de conduction est opposé à celui dudit premier transistor et dont le collecteur est connecté à la base non raccordée à un injecteur de courant, d'un deuxiè- me transistor (13) dans le second étage, caractérisé en ce que le collec- teur dudit premier transistor auxiliaire constitue la borned'entrée (4) d'un miroir de courant dont la borne de sortie (5) est constituée par le col- lecteur dudit deuxième transistor, l'émetteur dudit premier transistor auxiliaire étant connecté à l'émetteur d'un deuxième transistor auxili- aire (15) ayant le même type de conduction et situé dans le même étage que le premier, dont la base est portée à une tension de référence (VREF) et dont le collecteur est mis à la masse. 2. Circuit logique intégré selon la revendication 1, carac- térisé en ce que le miroir de courant est constitué en reliant la base dudit deuxième transistor du second étage à la base non reliée à un in- jecteur de courant, d'un troisième transistor (14) ayant le même type de conduction, situé dans le même étage et dont le collecteur est connecté à la base dudit troisième transistor. 3. Circuit logique intégré selon la revendication 1, carac- térisé en ce que le miroir de courant est constitué en reliant un autre collecteur (30) dudit deuxième transistor à sa base. 4. Circuit logique intégré selon l'une des revendications 1 à 3, caractérisé en ce que la base dudit premier transistor auxiliaire est raccordée au collecteur dudit premier transistor ainsi qu'à un in- jecteur de courant (22) et que le point commun aux émetteurs desdits transistors auxiliaires est raccordé à un autre injecteur de courant (23) situé dans un étage supérieur. 24 9 12 7 6 5. Circuit logique intégré selon l'une des revendications 1 à 4, caractérisé en ce que les états logiques sont déterminés de part et d'autre de ladite tension de référence, cette tension de référence étant réglable pour permettre l'interconnexion entre une logique I2L et d'autres familles logiques.