Brevet FR2487548A1 — publié le 19820129

2487S4$ La présente invention concerne un dispositif de diagnostic et, en particulier, un dispositif pour tester et contrôler le fonctionnement des circuits associés aux modules de mémoire à semiconducteurs d'un système de mémoire. On sait maintenant bien construire des sys- tèmes de mémoire comprenant un ensemble de modules de mémoire à partir de rangées de pastilles du type métal- oxyde-semiconducteur (MOS). Ces pastilles nécessitent une régénération périodique des charges qu'elles con- tiennent pour empêcher la perte d'informations. Pareil- lement, des opérations de lecture ou d'écriture provo- quent des modifications des charges mémorisées qui représentent des informations. Dans le but d'augmenter la fiabilité de tels systèmes de mémoire, on prévoit d'inclure dans ces systèmes un dispositif de détection et de correction d'erreur pour détecter et corriger des erreurs produites dans les modules de mémoire du système. Récemment, des fabricants de pastilles de mémoire vive (RAM) dynamique du type MOS ont constaté que des pastilles de mémoire de haute densité n'étaient pas à l'abri d'erreurs passagères résultant de par- ticules alpha d'ionisation. Pour résoudre ce problème, certains fabricants ont perfectionné les structures des pastilles de manière à obtenir un haut degré d'immunité aux erreurs passagères. Bien que cette approche ait per- mis de réduire la probabilité de ces erreurs passa- gères, ces erreurs peuvent encore se produire et entraîner des conditions d'erreur incorrigible. Ce type de problème a été résolu en incluant un dispositif matériel de réécriture d'erreur passagère dans un système de mémoire dynamique de type MOS qui, en association avec les circuits d'utilisation de régé- nération et les circuits de détection et de correction d'erreur (EDAC) du système de mémoire dynamique, écrit des versions corrigées des informations lues dans chaque emplacement de mémoire à une vitesse prédéterminée. Le dispositif supplémentaire comprend des circuits de commande de compteur qui sont synchronisés à par-tir de- la même source de synchronisation qui synchronise les circuits compteurs d'adresse de régénération et d'initia- lisation. Les circuits de commande de compteur comptent avec un coefficient inférieur de un à un compte maximal pour engendrer une suite de comptes pour valider la sélection d'adresses de ligne et de colonne pour la réécriture de tous les emplacements avec des informations dépourvues d'erreur pendant un nombre de cycles d'opéra- tion correspondant à la vitesse prédéterminée. La vitesse prédéterminée est choisie pour être bien infé- rieure à la vitesse de régénération de manière à réduire au minimum l'interférence avec les opérations de mémoire normales. Ce dispositif supplémentaire est décrit en détail dans la demande de brevet no 81 14175 déposée par la demanderesse le 21 Juillet 1981 Dans les systèmes de mémoire tels que ceux mentionnés plus haut, il devient essentiel de s'assurer que par l'emploi de procédures de contrôle et de diag- nostic chaque partie du systèm.e de mémoire fonctionne correctement. Un aspect très important de ces procé- dures implique le contrôle et la vérification des circuits de détection et de correction d'erreur en plus des autres circuits inclus dans le système de mémoire pour augmenter la fiabilité. En raison de la complexité accrue du système de mémoire, il est devenu souhaitable d'inclure des circuits dans le système qui facilitent la vérification du fonctionnement correct des différentes parties du système de mémoire sous la commande d'une unité de trai- tement de données. Une telle disposition est décrite dans le brevet des Etats-Unis d'Amérique n 3 814 922, déposé par la demanderesse. La disposition décrite dans ce brevet comprend un registre d'état de maintenance et des circuits associés pour traiter et mémoriser des informations concernant des erreurs détectées dans le module de mémoire associé à une unité de traitement de données. Les erreurs détectées dans le module de mémoire sont introduites dans des positions prescrites du registre d'état de maintenance. La présence et la nature d'une erreur détectée sont signalées à l'unité de traitement de données qui répond d'une manière appropriée à la nature de l'erreur. L'unité de traitement de données a accès au contenu du registre d'état de maintenance de manière à localiser l'élément défectueux et à détermi- ner la disponibilité du module de mémoire. Un autre mode de fonctionnement est prévu pour contrôler les circuits logiques associés au dispo- sitif pour régénérer les données non rémanentes conte- nues dans les éléments de mémoire. Le fonctionnement des circuits logiques est vérifié sous la commande de l'unité de traitement de données. On voit que la disposition mentionnée plus haut permet de vérifier les circuits logiques qui commandent les opérations d'un module de mémoire pen- dant différents modes de fonctionnement. Cependant, il n'est pas prévu de moyen pour vérifier directement le dispositif qui est utilisé pour améliorer la fiabilité des opérations de module de mémoire. En conséquence, un objet principal de la présente invention est un dispositif pour vérifier le fonctionnement d'un dispositif matériel d'erreur passa- gère associé aux modules de mémoire d'un système de mémoire. Un objet plus spécifique de la présente inven- tion est un dispositif pour vérifier le fonctionnement d'un dispositif de commande d'erreur passagère dans un minimum de temps en introduisant un minimum de circuits supplémentaires. - Selon la présente invention, un dispositif de 2487548, diagnostic est prévu en association avec un dispositif de commande de réécriture d'erreur passagère dans un système de mémoire dynamique de type MOS. Le dispositif de commande de réécriture d'erreur passagère, en asso- ciation avec des circuits de détection et de correction d'erreur (EDAC) du système de mémoire dynamique, écrit des versions corrigées des informations lues dans chaque emplacement d'un certain nombre de modules de mémoire inclus dans le système à une vitesse prédétermi- née. La vitesse prédéterminée est choisie pour être bien inférieure à la vitesse 3 laquelle les modules de mémoire sont régénérées de manière à réduire au minimum l'interférence avec les opérations de mémoire normales. Selon la présente invention, un dispositif de diagnostic inclus dans le système est relié aux circuits EDAC et au dispositif de commande de réécriture d'erreur passagère. Le dispositif de diagnostic comprend des moyens pour mettre les modules de mémoire dans un certain état afin--de tester et de vérifier le fonction- nement du dispositif de commande de réécriture d'erreur passagère. En outre, le dispositif de diagnostic com- prend un dispositif de commande de mode qui est relié au dispositif de commande de réécriture d'erreur passa- gère pour valider une opération dans un mode de vitesse élevée. Ce dispositif permet l'exécution des opérations de lecture, de correction et de réécriture sur des em- placements en un minimum de temps sous la commande du dispositif de commande de réécriture d'erreur passagère. Dans l'exemple de réalisation préféré de la présente in- vention, les opérations exécutées sur des emplacements ont lieu à la suite de chaque cycle d'opération de ré- génération. En contrôlant l'état des informations qui sont contrôlées et corrigées, le dispositif de diagnostic uti- lisant les circuits de signalisation d'erreur inclus dans le système de mémoire est capable d'établir si le dispo- sitif de commande de réécriture d'erreur passagère fonctionne correctement ou non. D'autres caractéristiques et avantages de la présente invention seront mis en évidence dans la des- cription suivante, donnée à titre d'exemple non limita- tif, en référence aux dessins annexés dans lesquels: - la figure 1 est un schéma fonctionnel d'un système de mémoire dynamique qui incorpore le dispositif selon la présente invention; - les figures 2a à 2C sont des schémas plus détaillés des circuits du bloc 207 de la figure 1 j, - la figure 3 est un schéma plus détaillé des circuits de synchronisation du bloc 204 de la figure 1; - la figure 4 est un schéma plus détaillé des circuits du bloc 214 de la figure 1; - la figure 5 est un schéma plus détaillé des circuits de commande de lecture/écriture du bloc 208 de la figure 1; - la figure 6 est un schéma plus détaillé des circuits du bloc 216 de la figure 1, selon la présente invention; - la figure 7 est un schéma plus détaillé des pastilles des blocs 210-20 et 210-40 de la figure 1, - les figures Ba et 8b sont des chronogrammes utilisés pour expliquer le fonctionnement du dispositif selon la présente invention; - les figures ga et 9b représentent le format des adresses/commandes de mémoire envoyées à l'unité de contrôle 200 de la figure 1 qui font partie de chaque demande de lecture ou d'écriture de mémoire. Avant de décrire l'unité de contrôle 200 de la Figure 1, on va d'abord considérer les différentes lignes qui constituent l'interface de soussystème de mémoire située entre l'unité de contrôle et un bus. Ainsi qu'il est indiqué, les lignes d'interface com- prennent un certain nombre de lignes d'adresse (BSADOO- 23, BSAPOO), deux groupes de lignes de données (BSDTDO- , BSDPOO, BSDP08) et (BSDT16-31, BSDP16, BSDP24], un certain nombre de lignes de commande (BSMREF-BSMCLR]. un certain nombre de lignes de synchronisation (BSREQT- BSNAKR) et un certain nombre de lignes privées d'inter- ruption de réseau (BSAUOK-BSIUOK, BSMYOK). On va maintenant décrire en détail les dif- férentes lignes de cette interface. Les lignes d'adresse BSADOO-BSAD23 Les lignes d'adresse de bus consti- tuent un chemin d'une largeur de vingt-quatre éléments binaires ou bits utilisé en association avec la ligne d'indication de bus de mémoire BSMREF pour transférer une adresse à 24 bits à l'unité de contrôle 200 ou un identificateur à 16 bits de l'unité de contrôle 200 au bus (pour sa réception par une unité esclavel. Quand elles sont utilisées pour un adressage de mémoire, les signaux envoyés aux lignes BSADOO-BSAD03 sé- lectionnent un module particulier de 512 Kmots, les signaux envoyés aux lignes BSADO4-BSAD22 sélectionnent un des 512 Kmots dans le module, tandis que le signal envoyé à la ligne BSAD23 sélectionne un des multiplets du mot sélectionné (c'est-à-dire, BSAD23=1=multiplet de poids faible, BSAD23=0=multiplet de poids fort). Quand les lignes sont utilisées pour une identification, les lignes BSADOO- BSADO7 ne sont pas utilisées. Les lignes BSADO8-BSAD23 transmettent l'identificateur de l'unité réceptrice comme il a été transmis à l'unité de contrôle 200 pendant la demande de lecture de mémoire précédente. La ligne de parité d'adresse de bus est une ligne bidirectionnelle qui transmet un signal de parité impaire pour les signaux d'adresse envoyés aux lignes BSAD0O-BSADO7. Les lignes de données BSDT00-BSOT15, BSOT16-BSDT31 BSDPOD,BSDPO8, BSDPI6,BSOP24 Les groupes de lignes de données de bus constituent un chemin bidirec- tionnel d'une largeur de 32 bits ou de deux mots pour transférer des in- formations de données ou d'identifi- cation entre l'unité de contrôle 200 et le bus en fonction du cycle d'opé- ration exécutée. Pendant un cycle --d'opération dt'écriture, les lignes de données de bus transfèrent des in- formations à écrire en mémoire à l'emplacement spécifié par les signaux d'adresse envoyés aux lignes BSADOO- BSAD23. Pendant la première moitié d'un cycle de lecture, les lignes de données BS0T00-BSDT15 transfèrent des informations d'identification (numéro de canal) à l'unité de contrôle 200. Pendant la seconde moitié du cycle de lecture, les lignes de données transfèrent les informations lues en mémoire. Les lignes de parité de données de bus sont deux groupes de lignes bi- directionnelles qui transmettent des signaux de parité impaire codés de la façon suivante: BSAPOO 2487S48; BSDPOO=parité impaire pour des si- gnaux envoyés aux lignes BSDTOO-BSDT07 (multiplet de poids fort); BSDP08= parité impaire pour des signaux en- voyés aux lignes BSDTOB-BSDT15 (mul- tiplet de poids faible, BSDP16= parité impaire pour des signaux en- voyés aux lignes BSDT16-BSDT23; et BSDP24=parité impaire pour des signaux envoyés aux lignes BSDT24-BSDT31. Les lignes de commande BSMREF Les lignes d'indication de bus de mémoire relient le bus à l'unité de contrôle de mémoire 200. Quand cette ligne est mise à l'état vrai, elle signale à l'unité de contrôle 200 que les lignes BSADOO-BSAD23 contiennent une adresse complète d'unité de con- trôle de mémoire et qu'une opération d'écriture ou de lecture est exécutée à l'emplacement spécifié. Quand cette ligne est mise à l'état faux, elle signale à l'unité de contrôle 200 que les lignes BSADOO-BSAD23 con- tiennent des informations destinées à une autre unité que l'unité de con- trôle 200. BSWRIT La ligne d'écriture de bue relie le bus à l'unité de contrôle de mémoire 200. Cette ligne signale à l'unité de contrôle 200, quand elle est mise à l'état vrai et en association avec la ligne BSNREF à l'état vrai, que cette unité doit exécuter un cycle d'opé- ration d'écriture, Quand elle est à 2487548, l'état faux tandis que la ligne BSMREF est à l'état vrai, la ligne signale à l'unité de contrôle 200 qu'elle doit exécuter un cycle d'opé- ration de lecture. BSBYTE La ligne de multiplet de bus relie le bus à l'unité de contrôle 200. Quand cette ligne est à l'état vrai, elle signale à l'unité de contrôle 200 qu'elle doit exécuter une opération de multiplet au lieu d'une opération de mot. BSLOCK La ligne de verrouillage de bus relie le bus à l'unité de contrôle 200. Quand cette ligne est mise à l'état vrai, elle signale à l'unité de contrôle 200 une demande d'exécution d'un test ou de changement d'état d'une bascule de verrouillage de mémoire incluse dans l'unité de contrôle 200. BSSHBC La ligne de bus de seconde moitié de cycle de bus est utilisée pour signaler à une unité que les informations pré- sentes envoyées par l'unité de contrôle 200 au bus sont les informations de- mandées par une précédente demande de lecture. Dans ce cas, l'unité de contrôle 200 et l'unité réceptrice des informations sont toutes les deux occupées pour toutes les unités à par- tir du début du cycle de lancement jusqu'à ce que l'unité de contrôle 200 termine le transfert. Cette ligne est utilisée en association avec la ligne BSLOCK pour mettre à un ou remettre 2487s4-8: BSMCLR 1 5 BSREDD BSREDR à zéro sa bascule de verrouillage de mémoire. Quand une unité est en train de faire une demande de lecture ou d'é- criture et que la ligne BSLOCK est à l'état vrai, la ligne BSSHBC à l'état vrai signale à l'unité de contrôle 200 qu'elle doit remettre à zéro sa bas- cule de verrouillage de mémoire. Quand cette ligne est à l'état faux, elle signale à l'unité de contrôle 200 qu'elle doit effectuer un test et mettre à un sa bascule de verrouillage. La ligne de remise à zéro de bus prin- cipal relie le bus à l'unité de con- trôle 200. Quand cette ligne est à l'état vrai, elle signale à l'unité de contrôle 200 qu'elle doit remettre -à zéro certains circuits de bus à l'intérieur de cette unité. La ligne de bus de poids fort rouge relie l'unité de contrôle 200 au bus. Quand elle est à l'état vrai en ré- ponse à une commande de lecture, cette ligne signale qu'une erreur incorri- gible est contenue dans le mot de poids fort de la paire de mots ren- voyés. Si un seul mot est renvoyé, il est considéré comme mot de poids fort. La ligne de bus de poids faible rouge relie l'unité de contrôle 200 au bus. Quand elle est à l'état vrai en ré- ponse à une commande de lecture, cette ligne signale qu'une erreur incorri- gible est contenue dans le mot de poids faible de la paire de mots ren- voyés. 2487548; 1 1 La ligne de bus jaune est une ligne bidirectionnelle qui indique une con- dition d'erreur passagère. Quand elle est à l'état vrai pendant la seconde moitié d'un cycle de bus en réponse à une commande de lecture, elle indique que les informations transférées en même temps ont été corrigées de façon satisfaisante. Quand cette ligne est à l'état vrai pendant une demande de lecture de mémoire, celle-ci indique que la demande de lecture doit être interprétée comme une commande de diag- nostic. Les lignes d'établissement de liaison/de synchronisation de bus. BSREQT BSDCNN La ligne de demande de bus est une ligne bidirectionnelle qui relie le bus et l'unité de contrôle 200. Quand elle est à l'état vrai, elle signale à l'unité de contrôle 200 qu'une autre unité fait une demande de cycle de bus. Quand elle est remise à l'état faux, elle signale à l'unité de contrôle 200 qu'il n'y a pas de demande de bus en attente sur le bus. Cette ligne est forcée à l'état vrai par l'unité de contrôle 200 pour demander une seconde moitié de cycle de bus de lecture. La ligne de cycle de données est une ligne bidirectionnelle qui relie le bus et l'unité de contrôle 200. Quand elle est forcée à l'état vrai, la ligne si- gnale à l'unité de contrôle 200 qu'une unité a accepté un cycle de bus demandé et placé des informations sur le bus qui sont destinées à une autre unité. BSYELO 1 0 L'unité de contrCle 200 force-la ligne à un état vrai pour signaler qu'elle est en train d'émettre des données demandées en retour vers une unité. Avant cette opération, l'unité de contrôle 200 avait demandé et obtenu un cycle de bus. BSACKR La ligne d'accusé-de réception de bus est une ligne bidirectionnelle qui relie le bus et l'unité de contrôle 200. Quand elle est mise à UN binaire par l'unité de contrôle 200, la ligne signale qu'elle accepte un transfert par le bus pendant une première moitié de cy- cle de bus de lecture ou un cycle d'é- criture. Pendant une seconde moitié de cycle de bus de lecture, cette ligne mise à l'état UN par l'unité qui a émis la demande, signale à l'unité de contrôle 200 que cette unité accepte un transfert. BSWAIT La ligne d'attente de bus est une ligne bidirectionnelle qui relie le bus et l'unité de contrôle 200. Quand elle est mise à l'état vrai ou à l'état UN binaire par l'unité de contrôle 200, elle signale à une unité demanderesse que l'unité de contrôle ne peut accep- ter un transfert à ce moment. Ensuite, l'unité fait des tentatives successi- ves de relance jusqu'à ce que l'unité de contrôle 200 fasse un accusé de réception du transfert. L'unité de contrôle 200 met la ligne BSWAIT à l'état vrai dans les conditions sui vantes: 2487548! 1. Elle est occupée par l'exécution d'un cycle d'opération interne de lecture ou d'écriture. 2. Elle fait une demande de seconde moitié de cycle de bus de lecture. 3. Elle anticipe une opération de régé- nération. 4. Elle exécute une opération de régé- nération. 5. Elle est occupée quand elle est mise dans un mode d'initialisation. 6. Elle est occupée par l'exécution d'un cycle de réécriture par erreur passa- gère. Quand la ligne BSWAIT est mise à un état vrai ou UN binaire par une unité, elle signale à l'unité de contrôle 200 que les données ne sont pas acceptées par l'unité demanderesse et qu'elle doit terminer son cycle d'opération de bus en cours. BSNAKR La ligne d'accusé de réception négatif de bus est une ligne bidirectionnelle qui relie le bus et l'unité de contrôle 200. Quand cette ligne est mise à l'état vrai ou UN binaire par l'unité de contrôle 200, elle signale qu'elle refuse un transfert spécifié. L'unité de contrôle 200 met la ligne BSNAKR à l'état vrai de la manière suivante: 1. La bascule de verrouillage de mémoire est mise à UN binaire, et 2. La demande est d'effectuer un test et de mettre la bascule de verrouillage à un [la ligne BSLOCK à l'état vrai et la ligne BSSHBC à l'état faux). 2487548; Dans tous les autres cas, quand la bascule de verrouillage de mémoire est à un, l'unité de contrôle 200 engendre une réponse par l'intermédiaire de la ligne BSACKR ou de la ligne BSWAIT ou ne fait pas de réponse. Quand la ligne BSNAKR est forcée à l'état vrai par une unité, elle signale à l'unité de contrôle 200 que les données ne sont pas acceptées par l'unité et qu'elle doit terminer son cycle d'opé- ration. Les lignes privées de commande d'interruption. * BSAUOK-BSIUOK Les lignes privées d'interruption de réseau relient le bus à l'unité de contrôle 200. Ces lignes signalent à l'unité de contrôle 200 si des unités de niveau de priorité plus élevé ont fait des demandes. Quand tous les signaux sur ces lignes sont à UN binaire, ils signalent à l'unité de contrale 200 qu'un cycle de bus a été accepté au moment o elle peut forcer la ligne BSOCNN à UN. Quand un des signaux sur les lignes est à ZERO binaire, il signale à l'unité de contrôle 200 qu'un cycle de bus n'a pas été accepté et qu'elle ne peut pas for- cer la ligne BSDCNN à UN. BSMYOK La ligne privée d'interruption de réseau relie l'unité de contrôle 200 au bus. L'unité de contrôle 200 force cette ligne à un état faux ou ZERO binaire pour signaler une demande de bus à d'autres unitésde niveau de priorité plus bas. La Figure 1 représente un exemple de réalisa- tion préféré d'une unité de contrôle de mémoire 200 selon la présente invention. Sur la Figure 1, on voit que l'unité de contrâle de mémoire 200 commande les deux unités modulaires de mémoire de 256 Kmots 210-2 et 210-4 d'une section de mémoire 210. Les unités modu- laires, représentées par les blocs 210-2 et 210-4, comprennent des circuits intégrés de mémoirevive rapide de type métal-oxydesemiconducteur MOS correspondant aux blocs 210-20 et 21.0-40 de la Figure 1, et des circuits tampons d'adresse correspondant aux blocs 210-22 et 210-26 et 210-42 à 210-46. Chaque unité dé mémoire de 256 Kmots est construite avec des pastilles de mémoire vive RAMI dynamique de type MOS de 64 Kmots par I bit, représentées de façon plus détaillée sur la Figure 7. De façon pous spécifique. si l'on se réfère à la Figure 7, on voit que chaque module de mémoire de 256 Kmots par mprend 88 pastilles dhaque pastille sont de mémoires orga- Nar 256 colonnes - ' '\rend les circuits ?.487548 'de synchronisa- tions de régé- Nrreur passa- nées, des opé- circuits multi î%\adresse et cideu-' Co) 0t8pour ''cuits font -gure 11 n 204, une une section /agère 214, ô, une section ide de lecture/ -es d'entrée 209, une 2487548; 1 5 section de circuit de commande de bus 211, une section de circuit d'initialisation de mémoire 212, une section de circuit émetteur/récepteur de bus 213 et une section de commande de mode de diagnostic 216. La section-de commande de bus 211 comprend les circuits logiques qui engendrent des signaux pour la génération et l'acceptation de demandes de cycle de bus pour des opérations à mot simple et à mot double. Sur le Figure 1, ces circuits ainsi que les circuits des autres sections sont connectés à un bus par l'inter- médiaire des circuits émetteur récepteur de la section 213 qui sont de conception classique. La section 211 comprend les circuits d'interruption de liaison de réseau qui détermine la priorité des demandes en fonc- tien de la position physique d'une unité sur le bus. L'unité de contrôle de mémoire, située à l'extrême gauche ou en bas du bus, a le niveau de priorité le plus élevé tandis qu'une unité centrale de traitement (CPU), située tout en haut du bus a le niveau de prio- rité le plus bas. D'autres informations concernant le fonctionnement du bus sont données dans le brevet des Etats-Unis d'Amérique n0 4 000 485. accordé le 28 décembre 1976. La section de synchronisation 204, représen- tée en détail sur la Figure 3, comprend des circuits qui engendrent la séquence nécessaire de signaux de synchronisation à partir des cycles d'opérations de lecture et d'écriture. Sur la Figure 1, cette section émet et reçoit des signaux en direction et en prove- nance des sections 205, 206, 207, 208. 211 à 214 et 216. La section d'adresse 207, représentée plus en détail sur les Figures 2a à 2c, comprend des circuits qui décodent, engendrent et distribuent des signaux d'adresse nécessaires pour des opérations de régénération, 2487548; d'initialisation et de sélection de lecture/écriture. La section 207 reçoit des signaux d'adresse des lignes BSA006-BSAD23 et des lignes d'adresse BSADOO-BSAD07 et BSAPOO en plus du signal de commande d'indication de mémoire provenant de la ligne BSMREF. En outre, la section 207 reçoit des signaux de commande et de syn- chronisation des sections 204. 212 et 205. La section d'initialisation de mémoire 212 comprend des circuits de conception classique pour remettre les circuits de commande à leur état initial ou à un état prédéterminé. Pour plus de détails sur cette section, on se référera à la demande de brevet no déposée par la demanderesse. La section de commande de lecture/écriture 208 comprend des registres et des circuits logiques de commande de conception classique. Les registres re- çoivent et mémorisent des signaux correspondant aux états des lignes BSWRIT, BSBYTE et de la ligne d'a- dresse BSAD23. Les circuits logiques de commande dé- codent les signaux provenant des registres et engendrent des signaux qui sont envoyés aux sections 204, 207'et 210 pour établir si le sous-système doit exécuter un cycle d'opération de lecture et d'écriture, ou de lec- ture suivie d'un cycle d'opération d'écriture tc'est- à-dire, pour une commande de multiplet). La section de régénération 205 comprend les circuits pour régénérer périodiquement le contenu de la mémoire. La section 205 reçoit des signaux de syn- chronisation et de commande de la section 204 et en- gendre des signaux de commande pour la commande de ré- génération qui sont envoyés aux sections 204, 207, 208 et 212. Pour plus de détails, on pourra se référer au brevet des Etats-Unis d'Amérique n0 4 185 323 qui décrit des circuits de génération de signaux de commande de régé- nération (REFCOM). Les circuits du bloc 209-4 de la section de 2487548, 1 9 opérations n'étant pas nécessaire à la compréhension de la présente invention, celles.-ci ne sont pas décrites en détail -dans la suite. La section de commande de données 206 com- prend trois registres de données à trois états de fonctionnement 206-8 et 206-10 et des circuits multi- plexeurs 206-16 et 206-18 avec des circuits de com- mande associés qui permettent l'écriture et/ou la lecture de données dans les unités de mémoire paire et impaire 210-20 et 210-40 de la section 210. Par exemple, pendant un cycle d'opération de lecture de largeur double, des signaux d'opérande ou d'instruction sont lus dans les unités 210-20 et 2.10-40 et transférés dans les registres de sortie de données paires et im- paires 206-8 et 206-10. Pendant un cycle d'opération d'écriture, les signaux d'opérande de multiplet sont - chargés dans la section le plus à gauche des deux registres 206-8 et 206-10 à partir du bus et par l'in- termédiaire de la section 209-4, et ils sont écrits dans l'unité paire ou dans l'unité impaire de la section 210. L'unité de contrôle 200 comprend un dispositif de détection et de correction d'erreur (EDAC) dans lequel chaque mot contient 16 bits de données et 6 bits de contrôle utilisés pour détecter et corriger des erreurs de bits simples dans les mots de données et pour détecter et signaler sans correction des erreurs de bits doubles dans le mot de données. Le dispositif EDAC comprend deux groupes de circuits codeurs/décodeurs de EDAC 206-12 et 206-14. Ces circuits peuvent prendre la forme des circuits décrits dans le brevet des Etats- Unis d'Amérique n' 4 972 853, accordé le 7 février 1978. De plus la section 206 permet un retour des in- formations d'identification reçues des lignes de données BSDTOO-15 et mémorisées dans le registre 209-4 par 2487548, données d'entrée 209 comprennent deux circuits multi- plexeurs et un registre. d'adresse qui est connecté pour recevoir des signaux de la section 206. Les circuits multiplexeurs, de conception classique, reçoivent des mots de données des deux groupes de lignes de bus BSDTOO-BSDT15 et BSDT16- BSDT31 et envoient les mots appropriés aux modules de mémoire convenables par l'intermédiaire des groupes de lignes de sortie MDIE000-015 et MDOIOOO-015 pendant un cycle d'opération d'écriture. C'est ainsi que les circuits multiplexeurs sont validés de façon sélec- tive par le signal MOWTESOOO engendré par une porte ET 209-10 quand le signal d'initialisation INITTM310 provenant du bloc 212 est à ZERO binaire (c'est-à-dire, pas dans un mode d'initialisation). La porte ET 209-10 engendre le signal MOWTESOOO en fonction du bit d'adresse de bus 22 (c'est-à-dire, le signal BSAD22) et si le sous-système de mémoire exécute une opération d'écriture [c'est-à-dire, le signal BSWRIT). Pendant une opération d'écriture, le signal MOWTESOO0 sélec- tionne le mot de données convenable (c'est-à-dire, le mot envoyé aux lignes de bus BSDTOO-15 ou BSDT16-31) à envoyer à l'unité de mémoire convenable. Cela permet de commencer une opération d'écriture à une limite de mot. Pendant une opération de lecture, les cir- cuits multiplexeurs sont conditionnés pour renvoyer les informations d'identification de module reçues par les lignes de bus BSDT00-15 aux lignes de bus d'adresse BSAD08-23. Cela est réalisé par le-charge- ment des signaux envoyés aux lignes BSDTOO-15 dans les registres dedonnées paires 206-8 de la section 206. Ce chargement provoque à son tour la transmission des verrous de registre d'adresse du bloc 209-4 avec les informations d'identification de module par Ies lignes de bus BSDTOO-15. La description de ces l'intermédiaire des lignes d'adresse BSAD08-23. En conséquence, les circuits du bloc 206-20, en réponse aux signaux de bits de symptôme provenant des circuits EDAC 216-12 et 206-14, engendrent des signaux qui indiquent si les informations transférées au bus sont erronées et si l'erreur est corrigible. C'est ainsi que, lorsque le signal MYYEL0110 est forcé à UN, il indique que les informations transférées l'accompagnant sont correctes mais qu'une opération de correction a été exécutée (c'est-à-dire, pour une condition d'erreur de matériel ou passagère]. Cepen- dant, quand le signal MYREDDJOI ou MYREORO10 est forcé à UN,il indique que les informations transférées l'accompagnant sont erronées (c'est-à- dire, pour une condition d'erreur non corrigible). Ces signaux sont utilisés à leur tour pour engendrer les signaux en- voyés aux lignes de bus BSREDD. BSREDR et BSYELO. Pour plus de détails sur la génération de ces signaux, on pourra se référer au brevet des Etats-Unis d'Amérique no 4 072 853. La section de commande de réécriture d'erreur passagère 214 comprend des circuits pour avoir accès périodiquement aux emplacements de la section de mémoire 210 afin de lire et réécrire dans ces empla- cements des informations corrigées de manière à rendre la section de mémoire 210 peu sensible à des erreurs passagères produites par des particules alpha ou par d'autres perturbations du système. Comme le montre la Figure 1. la section 214 reçoit des signaux de commande des sections 205, 212, 213 et 216. La section fournit des signaux de commande aux sections 204, 206 et 207 comme la figure l'indique. Selon la présente invention, la section de commande de mode de diagnostic 216 comprend des circuits pour conditionner les sections 206 et 214 afin de permettre de tester et de vérifier rapidement le fonc- tionnement du dispositif de commande de réécriture d'erreur passagère de la section 214. Comme on le voit sur la Figure 1, la section 216 reçoit des signaux de commande des sections 204, 208, 211 et 213. Des parties pertinentes des sections men- tionnées plus haut vont maintenant être décrites plus en détail en référence aux Figures 2a à 7. Seules les sections qui sont considérées comme nécessaires à la compréhension de la présente invention vont être décrites dans la suite. Pour plus de détails sur les autres sections, on pourra se ré- férer à la demande de brevet n0 ou au brevet des Etats-unis d'Amérique no 4 185 323. Section 204 et section 206 La Figure 3 représente plus en détail les circuits de synchronisation de la section 204. Les circuits reçoivent des signaux d'impulsions de syn- chronisation d'entrée TTAP01O10 et TTAP0201 provenant de circuits générateurs de signaux de synchronisation à ligne à retard, non représentés, de conception classique. Ces circuits peuvent prendre la forme des circuits générateurs de signaux de synchronisation décrits dans le brevet des Etats-Unis d'Amérique no 4 185 323. Les circuits générateurs de signaux de synchronisation engendrent une série d'impulsions de synchronisation par l'intermédiaire de deux lignes à retard de 200 nanosecondes connectées en série en réponse au signal MYACKR10 passant à UN binaire. Ces impulsions en association avec les circuits du bloc 204 établissent la synchronisation des autres sec- tions pendant un cycle d'opération de mémoire. De plus, les circuits du bloc 204 reçoivent un signal de limite MYBNDY01, des signaux d'adresse LSAD22200 et LSAD22210 provenant de la section 207 et un signal de commande de réécriture d'erreur passagère ALPCN1010 provenant de la section 214. La section 212 envoie aussi un signal d'initialisation INITMM10 à la section 204. Les signaux NYBNDY010 et ALPCNT010 sont envoyés à une porte NI 204-5, chacun de ces signaux forçant le signal RASINHO10 à ZERO binaire quand il est forcé à UN binaire. La porte ET 204-7 connectée en série combine de façon logique le signal d'initia- lisation INITMM100, le signal de commande de régéné- ration REFCOM100 engendré par les circuits contenus dans la section 204, non représentés, pour produire un signal RASINHOOO. Une porte NON-ET 2048 combine le signal RASINHOO0 et le signal d'adresse LSAD22210 pour produire un signal d'invalidation d'échantillon- nage de ligne paire ERASIHOOO. Le signal est envoyé à une porte ET 204-10 pour être combiné avec un signal de synchronisation MRASTT010 déduit du signal TTAP01010 par l'intermédiaire d'une porte ET 204-1. Le signal de sortie résultant MRASTE010 est envoyé à l'entrée de synchronisation RAS des unités de piles paires 210-20. Une porte NON-ET 204-14 combine les signaux RASINHO10 et LSA022200 pour produire un signal d'in- validation de ligne impaire ORASIHOGO. Ce signal est combiné dans une porte ET 204-17 avec le signal de synchronisation MRASTT010 pour engendrer le signal de synchronisation de ligne MRAST0010. Ce signal est envoyé à l'entrée de synchronisation RAS des unités de piles impaires 210-40. Sur la Figure 3, une porte ET 204-11 envoie un signal de synchronisation MEECT0010 à une borne d'entrée G de la section centrale du registre de données paires 206-8 (Fig. 1) en l'absence d'une commande de régénération (c'est-à-dire, le signal REFCOM000=1). Pareillement, une porte ET 204-15 envoie un signal de synchronisation MDOCT0010 à une borne d'entrée G de la section centrale du registre de données impaires 206-10 (Fig. 1]. Le réseau de retard 204-19 qui est relié en série aux portes ET 204-3, 20418 et 204-20 engendre un signal de synchronisation MCASTS010. Le signal MCASTS010 est envoyé à l'entrée de synchronisa- tion CAS des unités de piles paires et impaires 210-20 et 210-40'. Les registres de données paires et impaires 206-8 et 206-10 ont un fonctionnement à trois états. Plus spécifiquement, les registres sont construits avec des circuits à verrouillage transparents de type D tels que ceux de type SN74S373 fabriqués par Texas Instru- ments. Les circuits de registre sont transparents, ce qui signifie que, tandis que le signal envoyé à la borne d'entrée G est à UN, les signaux aux bornes de sortie Q suivent les signaux envoyés aux bornes d'entrée 0. C'est ainsi que, lorsque le signal envoyé à la borne d'entrée G passe à un niveau bas, le signal est verrouillé à la borne de sortie Q. Les bornes de sortie des registres 206-8 et 206-10 sont connectées en commun dans une disposition câblée selon la fonction logique OU pour permettre le multiplexage des deux signaux de mot de données. Ce multiplexage est réalisé par la commande des états des signaux MDOTSCOOO, MDOTSC010 et MDRELBOOO envoyés aux bornes d'entrée de commande de sortie (OC) des diffé- rentes sections des registres 206-8 et 206-10 repré- sentés sur la Figure 1. Cette opération est indépen- dante de l'action de verrouillage des bascules de re- gistre qui se produit en réponse aux signaux envoyés aux bornes d'entrée G. Le groupe de portes 204-22 à 204-28 con- nectées en série commande les états des signaux MDOTSC100 et MLOTSC10. La porte ET 204-22 reçoit des signaux de synchronisation OLYINN010 et DLY020100 au commencement d'un cycle de lecture ou d'écriture pour valider la mémorisation des informations d'iden- tification provenant du bus. Comme une description du signal PULS2010 n'est pas nécessaire à la compréhen- sion de la présente invention, on considérera que ce signal est à l'état binaire ZERO. Pendant une opéra- tion de lecture, le signal de commande de lecture REAOCMOOO est forcé à ZERO, ce qui permet à la porte ET 204-26 de forcer le signal MDOTSCIOO à ZERO et à la porte NON-ET 204-28 de forcer le signal MDOTSC010 à UN. Le signal MOOTSC100 à ZERO valide les sec- tions centrales des registres 206-8 et 206-10 pour que leur contenu soit envoyé à leurs bornes de sortie. Le signal MOOTSC010 à UN interdit aux sections à droite des registres 2068 et 206-10 d'envoyer leur contenu à leurs bornes de sortie. Penant un cycle d'écriture, quand le signal de commande de lecture REAOCNOOO est forcé à UN. la porte ET 204-26 force le signal MDOTSC100 à UN tandis que la porte NON-ET 204-28 force le signal MDOTSC010 à ZERO quand le signal ALPCNTOOO est à UN. Celui-ci produit le résultat opposé à celui qui a été décrit. C'est ainsi que le signal MDOTSC100 interdit aux sections centrales des registres 206-8 et 206-10 d'envoyer leur contenu à leurs bornes de sortie. Si le signal ALPCNTOOO est à ZERO, il in- terdit à la porte NON-ET 204-28 de forcer le signal MOOTSC010 à ZERO en réponse au signal READCMOO. En conséquence, les sections à droite des registres 206-8 et 206-10 sont aussi invalidées pour l'envoi de leur contenu à leurs bornes de sortie. Enfin, la section 204 comprend en outre une porte ET 204-30. Cette porte engendre, en réponse aux signaux de synchronisation DLY400010 et OLY22010 en- gendrés par les circuits de synchronisation à ligne à retard, un signal de remise à zéro RESET010 qui est utilisé pour remettte à zéro les circuits de commande de réécriture d'erreur passagère de la section 214. Section 207 Les Figures 2a à 2c représentent les diffé- rentes sections de la section d'adresse 207. Comme l'indiquent ces figures, la section 207 comprend une section d'adresse d'entrée 207-1 et une section de décodage d'adresse 207-2 sur la Figure 2a, une section de registre d'adresse 207-4 sur la Figure 2b et une section d'entrée de registre d'adresse de régénération et d'initialisation 207-6 sur la Figure 2c. Sections 207-1 et 207-2 La section d'adresse d'entrée 207-1 comprend un groupe de commutateurs, pouvant être sélectionnés manuellement. du bloc 207-10 qui reçoit des signaux d'adresse de bus BSADO4110 et LSA00611G. Ces commu- tateurs sélectionnent le bit d'adresse de bus de poids fort qui sélectionne les 256 Kmots supérieurs/inférieurs de mémoire quand le système comprend le complément.com- plet de modules de mémoire à 128 Kmots. Quand les modules de mémoire sont construits avec des pastilles à 64 Kmots, le commutateur du haut est mis en position fermée. Celui-ci sélectionne le bit d'adresse 4 (le signal BSADO4110) comme le bit d'adresse de bus de poids fort. Pour des pastilles à 16 Kmots, l'autre commutateur est mis en position fermée qui sélectionne le bit d'adresse 6. Puisqu'on suppose que les modules de mémoire sont construits avec des pastilles à 64 Kmots, le commutateur du haut est fermé tandis que l'autre com- mutateur est ouvert. Le signal de bit de poids fort résultant BSADX6010 avec son complément, de même que les bits d'adresse de bus de poids faible 22 et 21 sont mémorisés dans un registre 207-12. Les trois signaux sont chargés dans le registre 207-12 quand le signal d'échantillonnage d'adresse ADOSTROGO est forcé à ZERO. Cela se produit quand la mémoire devient occupée (c'est-à-dire, qu'elle accepte un cycle de bus/une demande de mémoire). Les sorties du registre 207-12 envoient des signaux aux entrées d'un multiplexeur de 2 à 1 de type SN74S157, 207-14, de conception classique. Le signal ZPLCNTOQO provenant de la section 214 est inversé par un inverseur 207-16 et envoyé comme signal ALPCNT010 à la borne d'entrée de sélection (GO/G1) du circuit 207-14. Quand le signal ALPCNT010 est à ZERO, les signaux ARAD21010 et ARADX6SOI provenant de la section 207-6 sont sélectionnés pour être envoyés aux bornes de sortie Y2 et Y3 tandis que la borne de sortie Yl est forcée à ZERO. Comme l'indique la Figure 2a, les signaux de bit d'adresse de poids faible LSAD22210 et LSAD21210 sont envoyés aux bornes d'entrée d'un circuit décodeur binaire 207-20. Le signal d'adresse de bit de poids faible LSA022210 et le signal de son complément LSA022200 engendré par un inverseur 207-22 sont en- voyés aux sections 204 et 206. Le signal de bit de poids fort LSADX6210 est envoyé à la borne d'entrée de validation/de porte G du circuit décodeur 207-20. Le signal de complément LSADX6200 engendré par un inverseur 207-15 est envoyé à la borne d'entrée de validation/de porte G d'un circuit décodeur 207-31, de même que les signaux d'adresse LSAD22210 et LSAD21210. Quand le signal d'adresse de poids fort LSADX6210 est à ZERO, le circuit décodeur 207-20 est validé pour fonctionner. Pareillement, quand le signal LSADX6210 est à UN, le circuit décodeur 207-31 est validé pour fonctionner. Chacune des quatre sorties de décodeur DECODOOGO à DECOD3000 est connectée à une paire différente des portes NON-ET 207-24 à 207-30. On notera que le signal de décodage de zéro DECODOOOO est envoyé aux entrées des portes NON-ET 207-24 et 207-26 qui engendrent les signaux d'échantillonnage d'adresse de lignes O et 1. Pareillement, le signal de décodage de 1 DECOD1000 est envoyé aux entrées des portes NON-ET 207-26 et 207-28 qui engendrent les signaux d'échantillonnage d'adresse de lignes 1 et 2. Le signal de décodage séquentiel suivant DECO02000 est envoyé aux deux portes NON-ET qui engendrent la paire suivante de signaux d'échantillonnage d'adresse de lignes en séquence. Enfin, le dernier signal de décodage DECOD3000 est envoyé aux portes NON-ET 207-30 et 20724 qui engendrent les signaux d'échantillonnage d'adresse de lignes 3 et 0. Pareillement, chacune des quatre sorties de décodeur DECOD4000 à DECO07000 est reliée à une paire différente des portes NON-ET 207-32 à 207-38. La Figure 2a montre que l'ensemble des portes NON-ET 207-24 à 207-30 et 207-32 à 207-38 reçoivent un autre signal d'entrée OVRDECOOO engendré par une porte NON-ET 207-39. Quand le signal d'initialisation INITMM100 ou le signal de commande de régénération REFCOMIOO est forcé à ZERO par les circuits de la section 212 ou de la section 204, la porte NON-ET 207-39 force le signal OVRJECOOO à ZERO. Celui-ci fait à son tour passer à UN tous les signaux de décodage, c'est-à-dire les signaux DRAST0010 à DRAST7010, ce qui permet de valider l'écriture simultanée dans huit emplacements de mémoire pendant une opération d'initia- lisation, ou la régénération de ces emplacements pendant une opération de régénération. Les signaux d'échantillonnage d'adresse de lignes paires DRASTOOIO et DRAST2010 sont envoyés aux pastilles de mémoire vive RAM des unités de piles paires 210-20. Les signaux 2487548, d'échantillonnage d'adresse de lignes impaires DRAST1010 et DRAST3010 sont envoyés aux pastilles de mémoire RAM des unités de piles impaires 210-40. Section 207-4 La section de registre d'adresse 207-4 repré- sentée sur la Figure 2b reçoit les signaux d'adresse de bus BSAD05210 à BSAD20210, envoyés par l'inter- médiaire des circuits récepteurs de bus du bloc 213 de la Figure 1, aux entrées des différents étages d'un registre d'adresse de ligne 207-40 et d'un registre d'adresse de colonne 207-41. On voit également sur la Figure 2b que cette section reçoit des signaux d'entrée provenant des circuits du bloc 207-6 qui sont envoyés aux différents étages d'un registre d'adresse de régé- nération 207-42 et d'un registre d'adresse de colonne 207-43. Les bornes d'entrée de porte de validation G des registres 207-40 et 207-41 sont connectées pour recevoir un signalde mémoire occupée MEMBUZOIO de la section 204. Les bornes d'entrée de porte de valida- tion G des registres 207-42 et 207-43 sont connectées à une source de tension de + 5 Volts. La borne d'en- trée OC du registre d'adresse de ligne 207-40 est connectée pour recevoir un signal de synchronisation MRASCTOOO engendré par une porte ET 207-44, un inver- seur 207-46 et une porte NON-ET 207-47 en réponse aux signaux INITMMOOO, REFCOMOOO et ICASTTOIO. La borne d'entrée OC du registre d'adresse de colonne 207-41 est connectée pour recevoir un signal de synvhronisation MCASTOOO engendré par une porte NON-ET 207-48 et une porte NON-ET 207-50 en réponse à des signaux- INTREFOOO et MCASTTOIO. Le signal INTREFOOO est engendré par les portes ET 207-44 et 207-48 connectées en série qui reçoivent les signaux INITMMOOO, REFCOMOOO et ALPCNTOOO. La borne d'entrée OC du registre d'adresse de régénération 207-42 est connectée pour recevoir un signal de commande MREFCTOOO engendré par une porte NON- ET 207-49, une porte NON-ET 207-51 et un inverseur 207-45, en réponse aux signaux INTREFOOO, MCASTT010, MCASTT010 et INITAL110. Chacun des registres d'adresse 207-40 à 207-43 est constuit avec des circuits à verrouillage transpa- rents de type 0 tels que ceux du type SN74S373 men- tionnés plus haut. On voit sur la Figure 2b que les différentes bornes de sortie d'adresse des registres de chaque groupe sont connectées en commun dans une disposition câblée selon la fonction Iogique OU pour valider le multiplexage de ces signaux d'adresse. Comme on l'a décrit plus haut, ce multiplexage est réalisé par la commande de l'état des signaux envoyés aux bornes d'entrée de commande de sortie (OC) des registres 207-40 à 207-43. Plus spécifiquement, les bornes de commande de sortie (OC) valident un fonctionnement dit à trois états en étant commandées par les circuits 20744 à 207-51. Quand chacun des signaux MRASCTOOO, MCASCTOOO et MWRTCTOOO est à l'état UN, cela empêche tout signal d'adresse d'être envoyé aux bornes de sortie Q du registre. Comme on l'a vu, ce fonctionnement est indé- pendant de l'action de verrouillage des bascules de registre. De plus, la section 207-4 comprend un circuit additionneur complet de 4 bits 207-54. de conception classique. L'additionneur 207-54 est connecté pour faire progresser de un les bits d'adresse de poids faible 20 à 17. Plus précisément, les bornes d'entrée A1-A8 reçoivent des signaux MADDOO010 à MADDO03010. Les signaux à ZERO sont envoyés aux bornes d'entrée B1-B8. Une porte ET 207-56 engendre un signal de report d'entrée MADOUC010 2487548. en fonction des états des signaux d'adresse de poids faible LSAD22210 et LSAD21210, du signal INTREFOOO et du signal de synchronisation DLY060010. Les signaux de sortie incrémentée MADDO0111 à MADD03111 apparaissant aux bornes de somme d'addition- neur S1-S8 sont envoyés par l'intermédiaire de circuits tampons d'adresse 210-26 aux pastilles de mémoire RAM de piles paires de la Figure 7. Il en est de même pour les signaux MADDO0410 à MADDO07010. Les pastilles de mémoire RAM de piles impaires de la Figure 7 sont connectées pour recevoir les signaux d'adresse MADD0010 à MADD0O7010 par l'intermédiaire des circuits tampons d'adresse 210-46; Section 207-6 La section d'entrée de registre d'adresse de régénération et d'initialisation 207-6 de la Figure 2c comprend les circuits compteurs d'adresse de régénération et d'écriture qui engendrent les valeurs d'adresse en- voyées aux registres d'adresse de régénération et d-'é- criture de la section 207-4 de la Figure 2b. Sur la Figure 2c, les circuits compteurs d'adresse de régéné- ration comprennent deux compteurs binaires connectés en série, 207-60 et 207-61, chacun construit avec des pastilles de circuit du type 74LS393. Le compteur 207-60 est connecté pour recevoir un signal d'horloge RADDUCOOO qui est engendré par un inverseur 207-67. une porte NI 207-66 et des portes ET 207-65 et 207-68 en réponse aux signaux ALPHUC010, REFCOMOO0 et MCASTT010. Les deux compteurs reçoivent un signal de remise à zéro MYCLRR010 de la section 212. Les circuits compteurs d'adresse d'écriture comprennent également deux compteurs binaires connectes en série 207-62 et 207-63 qui sont commandés par un si- gnal REFAD8010 provenant des circuits compteurs d'adresse de régénération. Les deux compteurs reçoivent un signal 248?548. de remise à zéro MYCLRR110 engendré par une porte NON-ET 207--69 en réponse aux signaux MYCLRROOO et PWONLL0IO. Les circuits comprennent en outre une bascule de type D 207-71 qui sert d'étage supplémentaire du compteur 207-63. La bascule 207-71 est connectée pour recevoir le signal de complément WRITA7100 du signal de bit d'adresse d'écriture de poids fort WRITA7010 provenant d'un inverseur 207-72. Initialement, quand le signal WRITA7010 est à ZERO, le signal WRITA7100 est à UN. A la mise sous tension, la bascule de type D 207-71 est remise à zéro par le signal MYCLRR100. Quand le signal WRITA7010 passe à UN à la fin d'un premier passage, le signal WRITA7100 passe de UN à zéro, ce qui n'a aucun effet sur l'état de la bascule 207-71. A la fin du second passage, le signal WRITA7010 repasse à ZERO, ce qui permet au signal WRITA7100 de faire passer la bascule-207-71 de ZERO à UN. A ce moment, le signal MADEOLODO passe de UN à ZERO. Le signal MADROLOOO est envoyé à la section 212 et il est utilisé pour si- gnaler la fin de l'opération d'initialisation. La' bascule 207-71 est validée pour fonctionner par le signal PWONLLO10 et un signal de + 5 Volts qui sont envoyés aux bornes d'entrée d'initialisation PR et D, respectivement. Une porte NON-ET 207-70 envoie également un signal MYCLRR100 à la borne d'entrée de remise à zéro CLR qui est engendré en réponse au signal PWONLL300 et au signal PWONLL010 provenant de la section 212. Sur la Figure 2c, la section 207-6 comprend un autre compteur binaire 20764. Ce compteur reçoit également le signal WRITA7010 du compteur d'adresse d'écriture 207-63. Il reçoit le signal de remise à zéro MYCLRR110 de la porte NON-ET 207-69. Comme on va * l'expliquer, ce compteur s'ajoute aux circuits de régé- nération et d'initialisation existants et forme une 248754g partie des circuits de commande de réécriture d'erreur passagère 214. Section de commande de lecture/écriture 208 Une partie des circuits de la section 208 sont représentés en détail sur la Figure 5. La section 208 comprend un registre 208-10 et des circuits 208-12 à 208-45. Le registre 208-10 est un registre à bascules de type D à deux étages pour mémoriser le signal BSWRIT110 qui représente une commande de lecture/écriture et le signal BSYEL0110 qui représente une condition d'erreur de bit simple de bus. Ces signaux sont verrouillés quand le signal MYACKRO10 provenant de la section 211 passe à UN. Quand un des signaux REFCOMODO, INITMMOO et BSMCLROOO passe à ZERO, une porte ET 208-12 force le - signal CLRMODOOO à UN, ce qui remet le registre 208-10 à l'état ZERO. Le signal de mode d'écriture LSWRITOI0 et le signal de condition d'erreur LSYELOOIO sont envoyés à la section 211. Le signal de mode de lecture REAOMM010 est envoyé à une porte ET 208-14 qui reçoit également un signal d'initialisation INITALODO de la section 214. La porte ET 208-14 force le signal READMIO10 à UNen réponse à une commande de lecture (c'est-à-dire, quend le signal READMM010 est à UN) et quand le sys- tème n'est pas initialisé ou qu'il exécute une opé- ration de cycle de réécriture d'erreur passagère (c'est- à-dire, quand le signal INITAL000 est à UN). Quand le signal READMI010 est à UN. il permet à une porte NI 208-40 de forcer unsignal de commande de lecture READCMOOO à ZERO. Une porte ET 208-42 force le signal READCM100 à ZERO en réponse au signal REAOCMODO. Deux portes ET 208-23 et 208-25 forcent les signaux MEREAD010 et MOREADO10 à ZERO. Ces signaux sont envoyés aux lignes de commande de lecture/écriture des unités de pilespaires et impaires 210-20 et 210-40. Cependant, 2487548. les signaux sont inversés par des circuits inclus dans les unités 210-20 et 210-40 de la Figure 7 avant d'être envoyés aux pastilles qui constituent ces unités. Un autre des signaux d'entrée de la porte NI 208-40 est le signal d'écriture partielle PARTWTG10. Comme il est précisé dans le brevet des Etats-Unis d'Amérique n0 4 185-323, il existe certains types d'opé- rations de mémoire telles que les opérations d'écriture de multiplet et d'initialisation qui nécessitent deux cycles d'opération. Il en est de même pour les cycles d'opération de réécriture. Comme on l'a mentionné, dans le cas d'une opération d'initialisation ou d'une opéra- tion de réécriture d'erreur passagère, le signal INITALOOO est forcé à ZERO. Celui-ci a pour effet d'an- nuler la commande envoyée au bus. Les signaux de com- mande de lecture/écriture MEREAD010 et MOREADO10 envoyés aux unités de piles 210-20 et 210-40 sont engendrés en fonction du signal PARTWTO10. Le signal PARTWTO10 une fois forcé à UN reste à UN jusqu'à la fin du premier cycle et déclenche un second cycle d'opération pendant lequel un autre groupe de signaux de synchronisation identiques à ceux du premier sont engendrés par les circuits de la section 204. Pendant le premier cycle, les signaux de commande de lecture/écriture sont forcés à ZERO et pendant le second cycle, les signaux sont forcés à UN. Le signal PARTWTO10 est engendré par une bascule de type 0 208-16 avec les circuits d'entrée associés 208-17 à 208-26. La bascule 208-16 est validée pour changer d'état quand le signal PWTSETOOO envoyé à la borne d'entrée d'initialisation PR est forcé à ZERO par les portes ET 208-17, 208-26 et 208-28, en plus des portes NON-ET 208-18, 208-19 et 208-20, en réponse au signal de commande de régénération REFCOM110, au signal d'initialisation INITMM010, au signal de synchronisation MPULSE010, aux signaux d'écriture de multiplet BYWRITIOG et BYWRIT200 et au signal de phase 2 de réécriture ALPHA2000. Cela permet à la bascule 208-16 de passer à UN. La bascule 20816 passe à ZERO en réponse au signal DLYWO2000 envoyé à la borne d'entrée d'horloge C par l'intermédiaire d'un inverseur 208-21. Le signal de + 5 volts envoyé à la borne d'entrée de remise à zéro CLR de la bascule 20618 invalide la remise à zéro. De la même manière, comme on l'a vu plus haut. le signal d'écriture partielle PARTWTO10 forcé à UN déclenche un cycle d'opération de lecture avant de déclencher le cycle d'opération d'écriture nécessaire pour l'exé- cution des opérations mentionnées plus haut en plus de chaque opération de commande de réécriture d'erreur passagère selon la présente invention qui sera décrite dans la suite. Comme l'indique la Figure 1, le signal d'écriture partielle PARTWTO10 est envoyé aux bornes d'entrée G des parties le plus à droite des registres 206-8 et 206-10. Le signal PARTWTO10 à UN valide la mémorisation des signaux de sortie des circuits E.DAC 206-12 et 206-14. Les autres signaux MEMBUZOOO et REFCOM110 envoyés à la porte NI 208-40 sont forcés à UN respecti- vement avant le début d'un cycle d'opération de mémoire et pendant un cycle de régénération. On notera d'après la Figure 5 que pendant un cycle d'opération d'écri- ture o le signal WRITCTOOO est forcé à ZERO par les circuits de la section 204, le signal WRITCTI10 engen- dré par un inverseur 208-15 permet à la porte ET 208-42 de faire passer le signal READCM100 à UN. Celui-ci permet à son tour aux portes ET 208-23 et 208-24 de forcer les signaux MEREADOIO et MOREADO010 à UN, ce qui indique que les unités de piles 210-20 et 210-40 doivent exécuter un cycle d'opération d'écriture. A ce moment, un signal d'alimentation PW5ASBOOD provenant de la section 212 est normalement à UN tandis que les signaux d'arrêt d'écriture EWRITAGOO et OWRITAOOO sont 2487548. à UN en l'absence de conditions d'erreur. Sur la Figure 5, les signaux EWRITAIOO et OWRITAOOO proviennent des bascules 208-44 et 208-45. Ces bascules reçoivent les signaux d'entrée MDIEWE010 et MDIOWE010 des circuits EDAC 206-12 et 206-14. Les états de ces signaux sont mémorisés dans les bascules 208-44 et 208-45 quand le signal PARTWTO10 passe de UN à ZERO. Les bascules 208-44 et 208-45 sont remises à ZERO par l'intermédiaire d'une porte NI 208-46 quand la mémoire n'est pas occupée c'est-à-dire, quand le signal MEMBUZOOO est à UN) ou qu'elle est effacée (c'est-à-dire, quand le signal BSMCLR210 est à UN). Unités de mémoire 210-20 et 210-40 Comme on l'a décrit plus haut, les piles de mots pairs et de mots impairs des blocs 210-20 et 210-40 sont représentées plus en détail sur la Figure 7. Ces piles comprennent quatre lignes de 22 pastilles de mémoire vive RAM'de 64K x 1 bit. Chaque pastille de 64K comrpend deux rangées de mémoires de 32 768 bits. Chaque rangée est organisée en une matrice de 128 lignes par 256 colonnes et connectée à un groupe de 256 ampli- ficateurs de détection. On remarquera que d'autres dispo- sitions de pastilles de 64K peuvent également être uti- lisées. Les pastilles et les circuits à portes associés sont montés sur une plaquette-fille. Chaque plaquette- fille comprend deux inverseurs (par exemple 210-203. 210-2073 qui sont connectés pour recevoir un signal correspondant des signaux de commande de lecture/écri- ture de la section 208 et quatre portes NON-ET à deux entrées (par exemple. 210-200 à 210-206 et 210-400 à 210-406) qui sont connectées pour recevoir les signaux de synchronisation de lignes et de colonnes de la sec- tion 204 et les signaux de décodage de ligne de la section 207. Seules les bornes de pastilles concernant la compréhension de la présente invention sont repré- sentées sur la Figure 7. Les autres bornes, non représentées, sont connectées d'une manière classique. Pour plus d'informations, on pourra se référer à la demande de brevet des Etats-Unis d'Amérique n0 921 292, intitulée "Rotating Chip Selectian Technique and Apparatus", déposée le 3 juillet 1978 par la deman- deresse. Section de commande de réécriture d'erreur passagère 214 La Figure 4 représente de façon plus détaillée les circuits de commande de réécriture d'erreur passa- gère. La section 214 comprend une section de compteur 214-1 et une section de circuit de commande de phase de cycle 214-2. La section 214-1 établit la synchro- nisation de cycle pour l'exécution d'un cycle d'opéra- tion de réécriture d'erreur passagère permettant d'a- dresser chaque emplacement de mémoire. La section 214-2 engendre les signaux de commande nécessaires pour définir les différentes phases d'opération. Plus précisément, la section 214-1 comprend trois compteurs binaires connectés en série 214-10-à 214-14, une porte NON-ET 214-16 et un inverseur 214-18. Les compteurs 214-10 à 214-14 qui sont construits avec des pastilles de type 74LS393 progressent de un à la fin de chaque cycle de régénération en réponse au signal REFCOM100. Celui-ci synchronise les opéra- tions de compteur avec celles des circuits compteurs de régénération. Les 11 sorties des étages de compteur sont reliées à la porte NON-ET 214-16. Cette porte contrôle les comptes engendrés par les compteurs et force un signal de commande ALPCOMOOO à ZERO chaque fois que les compteurs atteignent un compte prédéter- miné. Ce compte prédéterminé est sélectionné pour avoir une valeur qui élimine les erreurs passagères de mé- moire à une vitesse qui crée un minimum d'interférence avec les opérations de mémoire normales. La vitesse est telle qu'après 2047 cycles de régénération ou comptes, un cycle de réécriture est exécuté. Les 512 mille emplacements de mémoire peuvent donc être débar- rassés des effets de contamination par des particules alpha ou d'autres perturbations dues à des signaux parasites pendant une période de temps de deux heures. En outre, la porte NON-ET 214-16 reçoit également des signaux ALPABYOQO et ALPABY100 de la- section 216. Quand le signal ALPABYOOO ou le signal la ALPABY100 est forcé à UN, il interdit à la porte NON-ET 214-16 de forcer le signal ALPCOMBOO à ZERO. Les cir- cuits de la section 214 sont ainsi ignorés ou rendus inopérants comme on le verra dans la suite. Comme l'indique la Figure 4, l'inverseur 214-18 inverse le signal de commande ALPCOMOOO pour engendrer un signal de positionnement ALPSET110. Ce signal est envoyé aux bornes d'entrée de remise à zéro CLR des compteurs binaires 214-10 à 214-14 et à une porte NON-ET d'entrée 214-21 de la section 214-2. Quand le signal ALPSET110 est forcé à un, il remet les compteurs 214-10 à 214-14 à ZERO pour commencer un nouveau compte. On voit sur la Figure 4 que la section 214-2 comprend deux portes NON-ET d'entrée 214-20 et 214-21 qui sont reliées à une porte ET 214-22, trois bascules de type O de commande de phase 214-24 à 214-26 qui sont connectées en série, une bascule de type O d'arrêt de cycle 214-27 et des portes d'entrée et de sortie associées et des inverseurs 214-30 à 214-36. Chacune des bascules 214-24 à 214-26 est remise à ZERO en réponse à un signal d'alimentation PWONLL0O10 engendré par les circuits de la section 212 (c'est-à-dirs, quand le signal PWONLLO10 est à ZERO). La bascule d'arrêt de cycle 214-27 est remise à ZERO quand un signal de remise à zéro de bus BSMCLR200 est forcé à ZERO. La porte NON-ET 214-20 reçoit à une entrée le signal de commande de régénération REFCOMIIO pro- venant de la section 205 et à une seconde entrée un signal de mode de test TESTMMOIO provenant de la section 216. Comme on le verra dans la suite, la porte NON-ET 214-20 engendre le signal ALPCOM200 qui permet aux circuits de cette section de fonctionner dans un mode de fonctionnement rapide. La prote NON-ET 214-21 reçoit à une entrée le signal ALPSET110 du circuit inverseur 214-18 et à une seconde entrée un signal de mode de test complémentaire TESTMMI100 pro- venant de la section 216. Comme on le verra dans la suite, la porte NONET 214-21 engendre le signal - ALPCOM100 pendant le fonctionnement normal des circuits de la section 214. Les deux portes NON-ET 214-20 et 214-21 reçoivent à une troisième entrée le signal d'initialisation INITMM100 provenant de la section 212. Pendant--un fonctionnement normal (c'est-à- dire, quand le signal TESTMM100 est à UN), quand une opération d'initialisation n'est pas en train d'être exécutée. c'est-à-dire quand le signal INITMM100 est à UN), la porte NON-ET 214-21 force un signal de com- mande ALPCOMIOO à ZERO en réponse au signal ALPSET110 forcé à UN. La porte ET 214-22 force ainsi le signal EALPSTOOO à ZERO en faisant passer la bascule de phase 1 214-24 à UN. De même. pendant un mode de fonc- tionnement rapide c'est-à-dire, quand le signal TESTMM010 est à UN) quand une opération d'initialisa- tion n'est pas en train d'être exécutée,-la porte NON-ET 214-20 force le signal de commande ALPCOM200 à ZERO en réponse au signal de commande de régénération REFCOM110 forcé à UN. La bascule 214-24 à l'état UN définit la portion de régénération du cycle de réécri- ture. Le signal de sortie/ZERO ALPHA1000 est envoyé à la borne d'initialisation de la bascule d'arrêt de cycle 214-27 qui passe à UN. Le signal de mémoire occupée MEMBUZOOO passe à ZERO en réponse à une commande de régénération (c'est- à-dire, quand le signal REFCOM110 passe à UN). A la fin du cycle de régénération o le signal de mémoire occupée passe de ZERO à UN, le signal ALPHA1010 fait passer la bascule de phase 2 214-25 à UN. Celle-ci force le signal ALPHA20Q0 à ZERO qui remet à son tour la bascule de phase 1 214-24 à ZERO par l'intermédiaire d'une porte ET 214-30. La bascule 214- 25 à l'état UN définit la portion de lecture de la séquence de cycle de réécri- ture. Le signal de sortie UN ALPHA2010 est envoyé à la borne d'entrée D de la bascule de phase 3 214-26. Quand le signal d'impulsion BRESET01O est engendré par les circuits de la section 204 à la fin du cycle de lecture, le front arrière du signal d'impulsion fait passer la bascule 214-26 à UN. Le signal de sortie ALPHA3000 à ZERO remet la bascule de phase 2 214-25 à ZERO par l'intermédiaire d'une porte ET 214-31. L'état UN de la bascule de phase 3 214-26 définit la portion d'écriture du cycle de réécriture. A la fin du cycle d'opération d'écriture, le signal d'impulsion RRESET010 fait passer la bascule de phase 3 214-26 à ZERO puisque le signal ALPHA2010 est à l'état ZERO à ce moment-là. Quand l'un des bascules de phase 2 et de phase 3 214-25 et 214-26 est à UN. le signal ALPHA2000 ou le signal ALPHA3000 envoyés à une porte ET 21432 force le signal ALPCNTOOO à ZERO. Le signal ALPCNTObO à ZERO conditionne lps circuits de la section 207 pour sélectionner les signaux d'adresse provenant du compteur de réécriture pour un décodage-pendant ces portions de la séquence de cycle de réécriture. De plus, le signal ALPCNTOOO permet à une porte ET 214-33 de forcer le signal INITALOOO à ZERO, celui-ci conditionnant les circuits de la section 208 de manière à éliminer les commandes de bus pendant les portions de lecture et d'écriture d'un cycle de réecriture. En outre, les-signaux INITMM10U et READCMOOO à UN permettent à une porte ET 214-38 de forcer le signal INITOROOO à UN. Ce signal avec le signal de complément ALPCNT10 engendré par un inverseur 214-35 étant forcés à UN conditionnent une porte NON-ET 214-39 pour forcer le signal MORELBOOO à ZERO. On voit sur la Figure 1 que le signal MORELBOOO est envoyé aux bornes OC des sections à droite des registres 206-8 et 206-10. Quand le signal MORELBOOO est à ZERO, il permet d'envoyer le contenu de ces registres à leurs bornes de sortie. On notera également que lorsque la bascule de phase 3 214-26 est remise à ZERO, le passage du signal ALPHA3000 de ZERO à-UN remet la bascule d'arrêt de cycle 214-27 à ZERO. CelE provoque le changement d'état du signal de compte progressif ALPHYCO10 en- gendré par une porte OU 214-34 qui fait progresser-à son tour de un les compteurs de la section 207. La porte OU 214-34 engendre également un signal de pro- gression à la fin d'un cycle de régénération en réponse au signal REFCOM110. Section de commande de mode de diagnostic 216 La Figure 6 représente de façon plus détaillée les circuits de commande de mode de diagnostic de l'exemple de réalisation préféré de la présente inven- tion. Ces circuits engendrent des signaux qui éta- blissent les modes de fonctionnement demandés pour le système de la Figure 1 facilitant le test et la vérification de la section de commande de réécriture d'erreur passagère. Sur la Figure 6, les circuits comprennent un décodeur binaire de 3 à 8, 216-2, une bascule de mode EDAC 216-10 et un commutateur de diagnostic manuel 216-12, une bascule de mode ignorant la section de commande de réécriture d'erreur passagère, 216-20. et une bascule de mode de test 216-22 et des commuta- teurs manuels 216-24 et 216-26. Le décodeur 216-2 est validé pour fonctionner quand le signal LSYELO010 est forcé à UN et que le signal LSWRIT010 est forcé à ZERO. Le décodeur 216-2 force une borne appropriée de ses bornes de sortie à ZERO en réponse à des codages particuliers des signaux codés en binaire BSAD21210, BSAD20210, et BSAD19210 envoyés à ses bornes A, B et C. Par exemple, quand les bits 19. 20 et 21 ont la valeur "010", le signal STEDAOO est forcé à ZERO. Pareillement, les valeurs "011" et "110" forcent respectivement les signaux RESEDAOO et ALPRFCOO à ZERO. Sur la Figure 6, le signal SETEOAOOO est envoyé à la borne d'entrée d'initialisation (PR) de la bascule de type D-216-10 par l'intermédiaire d'un inverseur 216-4 et d'une porte NON-ET 216-6 connectés en série. De même, le signal RESEDAOOO est envoyé à la borne d'entrée de remise à zéro (CLRI de la bascule 216-10 par l'intermédiaire d'un autre inverseur 216-5 et d'une autre porte NON-ET 216-8 connectés en série. Les deux portes NON-ET 216-6 et 216-8 reçoivent le signal de synchronisation PULS20210. Ce signal est engendré par un inverseur 216-38, une porte NON-ET 216-36 et un inverseur 216-34 connectés en série, en réponse au signal ALPHCT010 provenant de la section 214 et au signal de synchronisation PULS20010 provenant de la section 208. La bascule 216-10 reçoit également le signal BSMCLR310 provenant de la section 211 qui est envoyé à sa borne d'entrée d'horloge (C). La borne de sortie ZERO de la bascule 216-10 envoie un signal à une des bornes d'entrée de chacune des deux portes ET 216-14 et 216-16. L'autre borne d'entrée de chaque porte ET reçoit le signal DIAGTSOOO de la borne de sortie du commutateur à bouton-poussoir 216-12. Quand le commutateur 216-12 est enfoncé ou que la bascule 216-10 est mise à UN, les portes ET 216-14 et 216-16 forcent les signaux EDACCKOOO et EDACCK100 à ZERO. Comme on le verra dans la suite, les signaux EDACCKOOO et EDACCKIDO sont envoyés aux circuits EDAC 206-12 et 206-14 respectivement, et quand ils sont à ZERO ils forcent les signaux de bits de contrôle MDIECO-C5 et MDIOCO-C5 à ZERO. Le signal ALPREFCOOO provenant du décodeur 216-2 est envoyé à la borne d'entrée d'horloge (CI de la bascule de type D 216-20 par l'intermédiaire de l'inverseur 216-18 et de la porte ET 216-19 con- nectés en série. La borne d'entrée d'initialisation (PR) de la bascule est connectée pour recevoir un signal à UN de + 5 volts tandis que la borne d'entrée de remise à zéro (CLR) est connectée pour recevoir un signal d'alimentation PWONLLO10 provenant de la section 212. La borne d'entrée de données (D) reçoit le signal de bit 15 d'adresse BSAD15210 d'un circuit récepteur de la section 213. Le signal de sortie de la bascule 216-20 qui correspond au signal ALPABYIOO est envoyé à la section 214. Sur la Figure 6, le signal ARCCLK010 produit par la porte ET 216-19 est aussi envoyé à la borne d'entrée d'horloge (C) de la bascule de type O 216-22. Les autres bornes d'entrée de la bascule reçoivent les mêmes signaux que ceux envoyés à la bascule 216-20 à l'exception de la borne d'entrée de données (D] qui ne reçoit pas le signal de bit 15 d'adresse, mais le signal BSAD14210 provenant du circuit récepteur de la section 213. Les deux bascules 216-20 et 216-22 sont conditionnées pendant la transition dans le sens positif du signal d'horloge ARCCLK010 pour changer d'état en fonction des états des bits d'adresse 15 et 14. Le changement d'état se produit quand le signal MYOCNN210 est forcé à UN par les circuits de la section 211. La sortie UN de la bascule 216-22 est reliée à la borne d'entrée d'une porte OU 216-30. L'autre- borne d'entrée de la porte OU 216-30 est connectée à la sortie du commutateur de mode de test 216-24 par un inverseur 216-28. Quand la bascule 216-22 est mise à UN ou que le commutateur 216-24 est mis en position de "marche" (c'est-à-dire fermée), la porte OU 216-30 force le signal TESTMM010 à UN. Le signal TESTMM010 et son complément TESTMM100 produit par un inverseur 216-32 sont envoyés à la section 214. De même, le commutateur 216-26 de la Figure 6 force le signal A-LPABYOOO à ZERO quand il est mis dans la position de "marche" (c'est-à-dire, fermée). On notera que la borne de sortie du commutateur 216-26 est reliée à une source de tension de + 5 volts par l'.in- termédiaire d'une résistance de terminaison 216-27. En conséquence, le commutateur 216-26 force le signal ALPABYOOO à UN quand il est mis dans la position "arrêt" (c'est-à-dire ouverte). Pareillement, les bornes de sortie des commutateurs 216-24 et 216-12 sont reliées à la source de tension de + 5 volts respectivement par des résistances de terminaison 216-25 et 216-15. Il en résulte donc que le signal TESTMMOOO ou le signal DIAGTSOOO est forcé à UN quand le commutateur 216-24 ou le commutateur 216-12 est mis en position "d'arrêt". On va maintenant décrire le-fonctionnement de l'exemple de réalisation préféré de la présente invention en référence aux Figures 1 à 7 et en se réfé- rant en particulier aux chronogrammes des figures Ba et 8b. Avant de décrire un exemple de fonctionnement, on va d'abord se référer à 'La Figure Sa. La Figure ga représente le format des adresses de mémoire envoyées à l'unité de commande de mémoire comme une partie de chaque demande de lecture ou d'écriture de mémoire. Les bits de positions de poids fort sont codés pour identifier le module de mémoire/unité de contrôle qui doit traiter la demande. Le bit d'adresse 4 est utilisé pour sélectionner la moitié de 256 K c'est-à-dire. la moitié supérieure ou inférieure) de mémoire d'unité de contrôle qui doit être adressée. Ces bits d'adresse sont traités par les circuits de l'unité de contrôle et ne sont pas fournis aux pastilles de mémoire RAM. Les bits d'adresse 5-20 spécifient l'adresse de l'emplacement de mémoire à 22 bits dans les pas- tilles de mémoire RAM adressées. Comme on l'expliquera plus en détail dans la suite, ces 16 bits d'adresse sont multiplexés en 8 signaux d'entrée d'adresse et sont envoyés par l'intermédiaire des circuits tampons d'adresse des blocs 210-26 et 210-46 aux bornes d'entrée d'adresse AO-A7 des pastilles de mémoire RAM de la Figure 7. - Les bits d'adresse de poids faible 21-22 sont codés pour sélectionner la ligne de pastilles de mémoire RAM à adresser. Comme on le verra dans la suite, ces bits sont décodés et utilisés pour engendrer deux signaux d'échantillonnage d'adresse de ligne (RAS) qui verrouillent les adresses de ligne à 8 bits dans la ligne de pastilles de mémoire RAM voulue dans chaque pile de mémoire. La Figure 9b représente le format de l'adresse de mémoire envoyée à l'unité de contrôle comme partie d'une commande de diagnostic. Comme dans le cas d'une opération de lecture ou d'écriture, les bits 0-4 sont traités par l'unité de contrôle 200. Les bits d'adresse 2487548. 19, 20 et 21 définissent le type d'opération de diag- nostic à exécuter. Comme le montre la figure, le code de diagnostic 010 provoque la mise de l'unité de con- trôle 200 dans un mode de test de EDAC. Comme on le verra dans la suite, en réponse à ce code, l'unité de contrôle 200 lit le contenu de l'emplacement adressé et transfère le contenu au bus. Dans ce mode, l'unité de contrôle 200 interdit la génération des signaux BSREDD et BSREDR pendant les cycles de lecture et force les signaux de bits de contrôle à ZERO pendant les cycles d'écriture. Un code de diagnostic de 011 fait supprimer à l'unité de contrôle 200 le mode de test de EDAC. En réponse à ce code, l'unité de contrôle 200 remet à zéro il les indicateurs d'état et de bits de contrôle de EDAC et lit le contenu de l'emplacement adressé et le trans- fère au bus. Le dernIer code de diagnostic 110 qui concerne directement la présente invention définit différents modes de fonctionnement de la section de commande de réécriture d'erreur passagère 214. Quand ce code est reçu, les bits 14 et 15 sont interprétés comme définis- sant respectivement la vitesse de fonctionnement de la section de commande de réécriture d'erreur passagère et son état fonctionnel. Comme on le verra dans la suite, quand ce code de diagnostic est reçu, l'unité de contrôle 200 lit le contenu de l'emplacement adressé et transfère le contenu au bus pendant la seconde moitié d'un cycle de bus. Il modifie également le fonctionne- ment de la section de commande de réécriture d'erreur passagère de la manière spécifiée par les bits 14 et 15. La Figure 8a représente sous forme de chro- nogramme les différents signaux de synchronisation mis en oeuvre pendant l'exécution d'un cycle d'opération de régénération par les circuits de régénération de la section 205 de la Figure 1. Comme on l'a vu, ces circuits ont la forme des circuits décrits dans le brevet des Etats-Unis d'Amérique no 4 185 323. Les circuits de la section 205 fournissent un moyen de remplacement d'un cycle d'opération de régénération. Cela se produit quand l'unité de contrûle 200 n'est pas en train d'exécuter un cycle de mémoire, qu'elle n'anti- cipe pas un cycle de mémoire ou qu'elle ne demande pas de cycle. On remarquera que les cycles de régé- nération sont distribués sur un intervalle de temps de quatre millisecondes spécifié pour régénérer le nombre total de lignes/colonnes du système de mémoire. Dans le cas d'une pastille de mémoire MOS de 64K. 256 cycles sont nécessaires pour régénérer l'ensemble des cellules de toute la pastille de mémoire. Dans le système décrit, un cycle de régénération est lancé toutes les 15 microsecondes par le signal d'impulsion de 30 nanosecondes de large CORREFOOO. Ce signal provoque à son tour la génération d'un signal d'im- pulsion de synchronisation de régénération fine de 150 nanosecondes FINREFOOO. Le signal FINREFOOO fait passer une bascule de commande de régénération à UN. On voit d'après la Figure 8a qu'il en résulte que le signal REFCOM010 est forcé à UN. Ainsi, le complément du signal de commande de régénération REFCOMGOO passe à ZERO. En se référant à la Figure 2b, on voit que le signal REFCOMOOO permet à la porte NON-ET 207-49 de forcer le signal de régénération MREFCTOOO à ZERO. Quand le signal à ZERO est envoyé à la borne de com- mande de sortie (OC) du registre d'adresse de régéné- ration 207-42, il permet au registre 207-42 d'envoyer le contenu d'adresse de régénération aux unités de piles paires et impaires 210-20 et 210-40 de la Figure 7. Simultanément, le signal de commande de régénération REFCOM100 conditionne les circuits de synchronisation 204 de la Figure 3 pour engendrer les signaux de synchronisation d'adresse de ligne MRASTE010 et MRAST0010. A ce moment, le signal REFCOM100 annule - effectivement l'effet de l'état du bit d'adresse de poids faible LSAD22. On voit aussi sur la Figure 2a que le signal REFCOM100 à ZERO permet à la porte ET 207-39 de forcer le signal OVROECOOO à ZERO. Cela annule l'effet de tous les signaux d'échantillonnage de ligne décodés de sorte que tous les signaux d'échan- tillonnage d'adresse de ligne DRAST0010 à DRAST7010 sont forcés à UN. Le contenu d'adresse de régénération est ainsi chargé dans chacune des lignes de pastilles de mémoire RAM de la Figure 7. Il en résulte qu'une ligne dans chaque ligne de pastilles de mémoire RAM contenues dans les unités 210-20 et 210-40 de la figure 7 est régénérée comme conséquence d'une opération de lecture exécutée sur les 8 lignes adressées des emplacements de pastilles de mémoire RAM. CV'est ainsi que les signaux MEREADO10 et MOREAJ010 provenant de la section 208 sont à ZERO, ce qui permet aux pastilles de mémoire RAM de la Figure 7 d'exécuter un cycle d'opération de lecture. Le signal de commande de régénération REFCOM110 permet ainsi aux circuits de la Figure 5 de maintenir les signaux MEREADO10 et MOREAD010 à ZERO. Avant cela, le signal MEMBUZOOO était à UN, ce qui avait forcé les signaux MEREADO10 et MOREA010 à ZERO. On notera d'après la Figure 3 que le signal de commande de régénération REFCOM100 interdit la géné- ration du signal de synchronisation CAS et des signaux MDOECTOOO et MOGOCTOOO. Cela empêche l'écriture d'in- formations dans des emplacements des unités de piles 210-20 et 210-40 de même que la lecture d'informations par les registres de sortie 206-8 et 206-10 de la Figure 1. La fin du cycle d'opération de régénération 2487548. est signalée par le front avant du signal d'impulsion REFRESOOO qui remet la bascule de commande de régénéra- tion à ZERO. Celle-ci force à son tour le signal REFCOMOIO à ZERO. Avec le front arrière du signal REFCOMOI0, la porte ET 207-68 de la Figure 2c force le signal RADDUCDOO de ZERO à UN qui, à son tour, fait progresser de un le contenu d'adresse du compteur de régénération 207-60. Cette adresse modifiée est trans- férée au registre d'adresse de régénération 207-42 ainsi que la Figure 8a l'indique par le changement du signal MADDXX. La Figure 8b est utilisée pour expliquer le fonctionnement de la présente invention pour exécuter un cycle d'opération de réécriture d'erreur passagère. Cette opération est réalisée par l'allongement des cycles d'opération de régénération et d'initialisation de manière à réduire au minimum la quantité de circuits logiques ajoutés à-l'unité de contrôle 200. Alors que le mode d'initialisation ne se produit que pendant la mise sous tension de l'unité de contrôle, un cycle de réécriture d'erreur passagère se produit en synchronisme avec un cycle d'opération de régénération. La fréquence de production du cycle est établie par le signal ALPCOMOOO. Quand ce signal est forcé à ZERO par des signaux d'entrée tous à UN-prove- nant des compteurs 214-10, 214-12 et 214-14, il se produit deux choses. L'une d'elles est que les compteurs 214-10, 214-12 et 214-14 sont remis à zéro pour commencer un comptage à partir de ZERO quand le signal ALPSET110 est forcé à UN. L'autre chose est que la bascfule de phase 1 214-24 est mise à UN. Comme l'indique la Figure 8b, la mise à UN de la bascule de phase 1 21424 fait passer la bascule d'arrèt de cycle 214-27 à UN. Selon la présente inven- tion, ce signal indique la présence d'un cycle de réécriture d'erreur passagère -et sa durée. La bascule de phase 1 214-24 définit la période ou intervalle de temps pendant lequel se produit un cycle de régénération normal. Ce cycle se produit conformément à la Figure 8a. Quand ce cycle de régénération est terminé, le signal de mémoire occupée MEMBUZOOO est forcé à UN. Celui-ci fait passer la bascule de phase 2 214-25 à UN. Le signal ALPHA2000 remet ainsi la bascule de phase 1 214-24 à ZERO. Normalement, comme l'indique la Figure Bc. les compteurs de régénération et d'écriture progressent de un à la fin d'un cycle de régénération. Cependant, puisqu'un cycle de réécriture d'erreur passagère est exécuté à ce moment, la mise à un de la bascule d'arrêt de cycle 214-27 force le signal de compte progressif ALPHUC010 à UN. Celui-ci permet à son tour à la porte ET 207-65 de la Figure 2c de forcer le signal INITUCOOO à UN, ce qui force le signal RADOUCOOO à UN. Ce signal empêche à ce moment les compteurs de * régénération et d'écriture de progresser. On voit sur la Figure Bb que la mise à un de la bascule de phase 2 214-24 fait passer la bascule d'écriture partielle 208-16 de la Figure 5 à UN. C'est ainsi que le signal ALPHA2000 force le signal BYWRIT010 à UN quand il est à ZERO. La porte NON-ET 208-19 force le signal PWTSET100 à ZERO en présence du signal MPULSE010. Celui-ce force le signal PWTSETOOO à ZERO qui fait passer la bascule 208-16 à UN. La mise à UN de la bascule d'écriture partielle 208-16 signifie que les circuits générateurs de signaux de synchroni- sation de la section 204 engendrent deux suites de signaux de synchronisation, dont une pour un cycle de lecture suivi d'un cycle d'écriture. Quand la bascule 208-16 passe à UN, elle force les signaux de commande de lecture MEREA010 et MOREAD010 à ZERO. Sur la Figure 4, le signal ALPCNTOOO est remis à ZERO quand la bascule de phase 2 214-25 passe à UN. Ce signal permet au multiplexeur 207-14 de la Figure 2a de sélectionner comme source de signaux d'adresse, les signaux ARAD2kIkI et ARADX601 provenant du compteur 207-64. Comme l'indique la Figure 2a, le bit d'adresse de poids faible LSAO22 est forcé à ZERO. Le bit LSAO22 est ainsi éliminé effectivement, une opération de mot double commençant avec les unités de piles paires 210-20 de manière à tirer un avantage de la disposition de décodage d'adresse de la Figure 2a. Les bits 21 et X6 spécifient le contenu qui doit être lu dans les emplacements de mot des unités de piles 210-20 et 210-40 par les registres de données 206-8 et 206-10. Ces bits et le bit 22 sont décodés par les circuits décodeurs 207-10 et 207-31 qui forcent les signaux d'échantillonnage d'adresse de ligne décodés appropriés à UN. De plus, le signal ALPCNT010 passe à UN quand la bascule de phase 2 21425 passe à UN. Ce signal conditionne les circuits générateurs de signaux de synchronisation de la section 204 de la Figure 3 de manière à valider la génération de signaux de syn- chronisation pour le fonctionnement des deux unités de piles 210-20 et 210-40 pendant un cycle d'opération de lecture. C'est ainsi que le signal ALPCNT010 force le signal RASINHO10 à ZERO. Celui-ci permet à son tour aux portes NON-ET 204-8 et 204-14 de forcer les signaux ERASIHOOO et ORASIHODO à UN, ce qui permet d'envoyer les signaux de synchronisation MRASTE0IO et MRAST0010 aux unités de piles paires et impaires 210-20 et 210-40. Les portos ET 204-11 et 204-15 sont aussi conditionnées pour envoyer ensuite les signaux de syn- chronisation MDOECT010 et MOOCT010 aux registres de données paires et impaires 206-8 et 206-10. L'opération de lecture est exécutée sur les deux emplacements spécifiés par les compteurs d'adresse de régénération et d'écriture. C'est ainsi que les contenus d'adresse des compteurs d'adresse de régénération et d'écriture 207-60 à 207-63 sont envoyés respectivement dans les registres d'adresse de régénération et d'adresse d'écriture 207-42 et 207-43. Comme l'indique la Figure Bb, le signal MEMBUZO10 reste à UN pendant tout le cycle d'opération de réécriture. Comme l'indique la Figure 2b, le signal ALPCNTOOO permet la mémorisation des signaux d'adresse de ligne en permettant à la porte ET 207-48 de forcer le signal INTREF200 à ZERO. Celui-ci permet à son tour à la porte NON-ET 207-49 de forcer le signal MREFCTOOO à ZERO qui permet d'envoyer le contenu d'adresse du registre d'adresse de régéné- ration 207-42 aux unités de piles paires et impaires 210-20 et 210-40. Les signaux d'adresse de ligne sont mémorisés dans les pastilles de mémoire RAM de la Figure 7 dans les deux lignes spécifiées par les signaux de sortie des circuits décodeurs 207-20 et 207-31. Ces signaux d'adresse de ligne sont mémorisés en réponse aux signaux- d'échantillonnage d'adresse de lignes paires et impaires MRASTE010 et MRASTOOIO engendrés en réponse au signal de synchro- nisation d'adresse de ligne MRASTT010. D'une manière semblable, les signaux d'adresse de colonne qui correspondent au contenu d'adresse du registre d'adresse d'écriture 20743 sont mémorisés dans l'ensemble des pastilles de mémoire RAM. Plus spécifiquement, le signal MCASTT010 provenant des circuits générateurs de signaux de synchronisation de la section 204 et le signal INITAL110 permettent à la porte NON-ET 207-51 de la Figure 2b de forcer le signal MWRTCTOOO à ZERO. Celui- ci conditionne le registre d'adresse d'écriture 207-43 pour envoyer son contenu d'adresse aux unités de piles 210-20 et 210-40. Ces signaux sont mémorisés dans les pastilles de mémoire RAM de la Figure 7 en réponse au signal d'adresse de colonne MCASTS010. Le changement d'état de la bascule de phase 2 214-25 fait passer la bascule d'écriture partielle 208-16 à UN. Celle-ci définit l'opération de lecture du cycle en forçant le signal READCMOOO à ZERO. Le signal READCMOO0 qui est à ZERO permet de remettre les signaux MEREAD010 et MOREAD010 à ZERO. Les pastilles de mémoire RAM des deux lignes sélec- tionnées sont donc conditionnées pour exécuter une opération de lecture p. endant laquelle leurs contenus sont lus par les registres de données paires et impaires 206-8 et 206-10 qui sont respectivement validés par les signaux MODECTOO10 et MODOCT0010. A ce moment, le signal de commande de lecture REAOCM000 maintient le signal MORELB00 à UN. Celui-ci empêche que les contenus de la section à droite des registres 206-8 et 206-10 soient envoyés aux sorties de ceux-ci. Le signal de commande de lecture REAOCMOOO permet aussi aux circuits de la section 204 de forcer le signal MOtTSC100 à ZERO et le signal MDOTSC010 à UN. Cela empêche que les contenus de la section à gauche des registres 206-8 et 206-10 soient envoyés aux sorties de ceux-ci. En même temps, les contenus de mot lu, mémorisés dans les sections centrales des registres 206-8 et 206-10, sont envoyés aux circuits EDAC 206-12 et 206-14. Pendant le cycle d'opération de lecture, les mots lus dans les deux emplacements sont contrôlés pour la détection d'erreurs par les circuits de détection d'erreur inclus dans les circuits EDAC 210-12 et 210-14. Toutes les erreurs de bit simple présentes dans les mots sont corrigées par les circuits de cor- rection d'erreur contenus dans les circuits EDAC 210-12 et 210-14. Puisque le signal PARTWTO10 est à UN, les mots corrigés sont chargés dans les sections à droite des registres 206-8 et 206-10 et réécrits dans les unités de piles 210-20 et 210-40 pendant l'intervalle de temps défini par l'apparition suivante du signal MCASTTO0I de la Figure 8b. Quand plus d'une erreur est détectée dans un mot, cela entraine qu'un des circuits EDAC 206-12 et 206-14 force le signal MDIEWEO10 ou le signal MDIOWE010 à UN. Celui-ci met à son tour la bascule de suspension d'écriture paire 208-44 ou la bascule de suspension d'écriture impaire 208-45 de la Figure 5 à UN quand le signal d'écriture partielle passe de ZERO à UN. Comme on l'expliquera dans la suite, cela suspend l'opération d'écriture, ce qui constitue une précaution contre l'état erroné des informations originales. Quand les circuits générateurs de signaux de synchronisation de la section 204 engendrent le signal RESETO10, la bascule de phase 3 214-26 est conditionnée par l'état UN du signal ALPHA2010 pour passer à l'état UN. Comme l'indique la Figure 8c, la bascule de phase 2 214-25 est remise à ZERO au moyen de la porte ET 214-31 de la Figure 4. Le passage de la bascule de phase 3 214-26 à UN déclenche une seconde suite de signaux de synchronisation néces- saires pour exécuter un cycle d'opération d'écriture. Puisque le signal ALPUC010 est toujours à UN (c'est- à-dire que la bascule d'arrêt de cycle 214-27 est toujours à UN), il empêche la progression des compteurs d'adresse de régénération, d'écriture et de décodage 207-60 à 207-64 par le signal RADDUCOGO. Il s'ensuit que l'opération d'écriture est exécutée sur les deux mêmes emplacements des unités de piles 210-20 et 210-40. De la manière qui vient d'être décrite, les mêmes signaux d'adresse de ligne et de colonne sont mémorisés en conséquence dans les pastilles de mémoire RAM des deux lignes spécifiées par les signaux de bit d'adresse ARAD21010 et ARADX6010. En résumé, comme la Figure 4 l'indique, les états des signaux ALPCNTOQO et ALPCNT010 restent les mêmes comme conséquence de la mise à UN de la bascule de phase 3 214-26. En conséquence, le contenu-d'adresse de ligne du registre d'adresse de régénération 207-42 est envoyé aux unités de piles 210-20 et 210-40 et mémorisé dans les pastilles de mémoire RAM des deux mêmes lignes adressées pendant le cycle d'opération de lecture précédent en réponse au signal MRASTTGIO. D'une manière semblable, le contenu d'adresse de colonne du registre d'adresse d'écriture 207-43 est envoyé aux unités de piles 210-20 et 210-40 et mémo- risé dans les pastilles de mémoire RAM de la Figure 7, en réponse au signal MCASTTO10. Comme le montre la Figure 8b, pendant le cycle d'écriture, les circuits générateurs de signaux de synchronisation de la section 204 répètent la génération de la même suite de signaux de synchroni- sation qui permettent aux registres 206-8 et 206-10 de lire les contenus des deux emplacements de mémoire adressés. A ce moment, le signal d'écriture partielle PARTWTOIO est à ZERO. C'est ainsi que la bascule d'écriture partielle 208-16 est remise à ZERO en réponse au signal de synchronisation DLYWO200 puis- qu'à ce moment le signal ALPHA2000 est à UN. Puisque le signal de commande de lecture READCMOOO et le signal ALPCNT010 sont à UN, cela permet à la porte NON-ET 214-39 de la Figure 4 de forcer le signal MORELBOOO à ZERO. Celui-ci permet aux sections à droite des registres 206-8 et 206-10 contenant les deux mots corrigés d'envoyer leur conte- nu à leurs sorties. En même temps, les signaux READCMOOO et ALPCNTOOO forcent les signaux MDOTSC100 et MDOTSC010 à UN. Ceux-ci empêchent les sections à gauche et centrales des registres 206-8 et 206-10 d'envoyer des signaux à leurs sorties pendant cet intervalle de temps. En conséquence, les contenus des deux empla- cements de mémoire adressés lus précédemment dans les sections à droite des registres 206-8 et 206-10 sont écrits dans les emplacements de mémoire adressés. En conséquence, les erreurs de bit simple se produisant dans un ou deux des mots lus seront corrigées en utilisant les circuits de détection et de correction d'erreur EDAC contenus dans le système. Ainsi, les erreurs passagères sont éliminées des deux mots adressés, ce qui permet alors d'empêcher que ces erreurs se transforment en erreurs doubles qui ne sont pas corrigibles. Cependant, quand une condition d'erreur double est détectée, cette condition est mémorisée et provoque la suspension de l'opération d'écriture en cours. C'est ainsi que dans ce cas, le signal EWRITAOOO ou le signal OWRITAOOO ou les deux signaux sont forcés à ZERO. La porte ET 208-23 ou la porte ET 208-25 force ainsi le signal correspondant des signaux MEREA0010 et MOREAD010 à ZERO. Ce signal à ZERO interdit à son tour l'écriture des mots incor- rigibles dans l'emplacement correspondant des deux emplacements de mémoire adressés. Comme on l'a men- tionné, cela empêche d'avoir la condition d'erreur dans le mot incorrigible. Comme l'indique la Figure 8b, la remise à ZERO de la bascule de phase 3 214-26 permet de remettre la bascule d'arrêt de cycle 214-27 à ZERO. Cela signifie que le cycle d'opération de réécriture d'erreur passagère est terminé. Comme on l'a mentionné plus haut, la bascule de phase 3 1426 est remise à ZERO en réponse au signal RRESET010 provenant des circuits de génération de signaux de synchronisation de la section 204. Quand la bascule d'arrêt de cycle 214-27 est remise à ZERO, elle permet à la porte OU 214-34 de faire passer le signal de compte progressif ALPHUC010 de UN à ZERO. Comme l'indique la Figure Bb, cela permet de faire progresser de un les compteurs d'adresse de lecture et d'adresse d'écriture 207-60 à 207-63 en plus du compteur d'adresse de décodage 20764. C'est ainsi que le signal ALPHUC010 fait passer le signal-de progression RADOUCOOO de UN à ZERO. Les compteurs sont ainsi remis à jour à la fin du cycle de réécriture d'erreur passagère. Les compteurs 214-10, 214-12 et 214-14 continuent à fonctionner en synchronisme avec les cycles de régénération. A la suite de l'apparition d'un autre groupe de 2047 cycles de régénération, la porte NON-ET 214-16 force à nouveau le signal de commande de réécriture ALPCOMOOO à ZERO, ce qui si- gnale le commencement d'un autre cycle de réécriture d'erreur passagère. En synchronisant les compteurs sur un compte impair, qui est inférieur de un au compte maximal de 2048 (c'est-à-dire, 21-1), une suite de valeurs d'adresse mémorisées dans les comp- teurs d'adresse de régénération, d'écriture et de décodage 207-60 à 20764 est ainsi sélectionnée et chaque emplacement dans les unités de piles 210-20 et 210-40 est sélectionné. On notera que pendant un fonctionnement normal, les circuits de commande de réécriture d'erreur passagère de la section 214 fonctionnent pendant une longue période de temps pour lire, contrôler/corriger et réécrire le contenu de l'ensemble des paires d'em- placements des unités de piles 21020 et 210-40. Cela est préférable si l'on veut réduire au minimum l'inter- férence avec les opérations de mémoire normales. Cepen- dant, dans le cas d'opérations de diagnostic, il devient souhaitable de pouvoir exécuter ces opérations dans un minimum de temps et avec un minimum de circuits supplé- mentaires. En utilisant les circuits de commande de mode de diagnostic de la section 216> les opérations de test et de vérification peuvent être exécutées dans un minimum de temps sur les circuits de commande de réé- criture d'erreur passagère de la section 214 en réponse à plusieurs commandes de diagnostic reçues d'une source externe (par exemple, l'unité centrale de traitement CPUI par l'intermédiaire du bus. On supposera que le fonctionnement des diffé- rentes parties de l'unité de contrôle 200 a été testé et vérifié. Par exemple, ces parties comprennent les unités de piles 210-20 et 210-40, les chemins de données et les circuits EDAC 206-12 et 206-14. On peut consi- dérer que ce test effectué pour la présente invention a été exécuté d'une manière classique et qu'il ne consti- tue donc pas une partie de cette invention. A la suite de ce test, une suite de codes de commandes de diagnostic sont envoyés à l'unité de contrôle 200 qui valide le test et la vérification de la section 214. Un premir code de commande de diagnostic reçu a la valeur "110" et le bit 15 est mis à UN, Au moment du transfert du code de commande de diagnostic, de même que pour les autres codes de commandes de diagnostic, le signal envoyé à la ligne BSYELO est forcé à UN tandis que la ligne BSWRIT reste à ZERO. La ligne BSYELO est utilisée pour signaler à l'unité de contrôle 200 que l'adresse de mémoire envoyée sur les lignes BSADOO-23 comprend un code de commande de diagnostic. La Figure 5 indique que lorsque le signal BSYELOI0 à UN est mémorisé dans le registre 208-10 en réponse au signal MYACKRO10, il force le signal LSYEL0010 à UN. Celui-ci valide le décodeur 21S-2, puisqu'on suppose que le signal LSWRITQ10 est à ZERO (c'est-à-dire que le signal envoyé à la ligne BSWRIT était à ZERO pour indiquer une opération de lecture). En réponse à un code de 110. le décodeur 216-2 force le signal ALPRFCOOO à ZERO. Celui-ci fait passer la bascule 216-20 à L en réponse au signal BSAD15210. La bascule 216-20 'force le signal ALPABY100 à ZERO qui fait passer les circuits de commande de réécriture d'erreur passagère de la Figure 4 à un état de non fonctionnement. C'est ainsi que, si l'on se réfère à la Figure 4, on voit que le signal ALPABY100 à ZERO maintient la porte NON-ET 214-16 à UN. Celle-ci maintient à son tour le signal ALPSET110 à ZERO. Puisque l'unité de contrôle 200 n'est pas dans un mode de test, le signal TESTMM010 est à ZERO tandis que le signal TESTMM100 est à UN. Les signaux TESTMM010 et ALPSET110 permettent donc aux portes NON-ET 214-20 et 214-21 de forcer les signaux ALPCOM200 et ALPCOM100 à UN. Ceux-ci empêchent à leur tour la porte ET 214-22 de forcer le signal EALPSTOOO à ZERO, ce qui invalide un cycle de réécriture d'erreur passagère. En réponse à la commande de lecture, les circuits de la section 208 forcent les signaux MEREA0010 et MOREA010 à ZERO, ce qui permet de transférer les contenus des deux emplacements spécifiés par les signaux d'adresses chargés dans les registres 207-40 et 207-41 de la Figure 2 dans les registres 206-8 et 206-10 et de les transférer ensuite au bus par l'intermédiaire des groupes de lignes MUXOO0-15 et MUXD16-31. Pour plus de détails sur ce transfert, on pourra se référer à la demande de brevet des Etats-Unis d'Amérique n0 110 521, déposée le 8 janvier 1980 par la Demande- resse, intitulée "Sequential Word Aligned Address Apparatus". Le deuxième code de commande de diagnostic transféré à l'unité de contrôle 200 a la valeur "010b'. Au moment de transfert, le signal envoyé à la ligne BSYELO est encore forcé à UN tandis que la ligne BSWRIT est forcée à ZERO. On voit sur la Figure 5 que les signaux envoyés aux lignes BSYELO et BSWRIT sont mémorisés dans le registre 208-10 en réponse au signal MYACKR010. Le décodeur 216-2 de la Figure 6 est conçu pour forcer le signal SETEDAdOO à ZERO en réponse à la valeur "010". La bascule de mode de EOAC 216-10 passe ainsi à UN en présence du signal de synchronisation PULS20210. La Figure 6 montre que la bascule 216-10 fait passer le signal EDACMOOOO à ZERO. Celui-ci permet aux portes ET 216-14 et 216-16 de forcer les signaux EDACCKOOO et EDACCK100 à ZERO. Les signaux EOACCKOOO et EDACCK100 empêchent les portes ET de sortie de chacun des circuits EDAC 206-12 et 206-14 de transférer les signaux de bits de contrôle engendrés. Il en résulte que les groupes de signaux de bits de contrôle MDIECO-05 et MDIOCO-C5 sont forcés à ZERO. De plus, le signal EDACCK100 est envoyé aux portes ET de sortie des circuits générateurs de rouge et de jaune 206-20, ce qui interdit le transfert des signaux d'erreur MYREDD010 et MYREDR010 aux lignEs BSREOODD et BSREDR. L'unité de contrôle de mémoire 200 est conçue pour lire les contenus de deux emplacements adressés et les transférer dans les registres 206-8 et 206-10 en réponse à la commande de lecture. Ensuite, les contenus de registres sont transférés au bus par l'intermédiaire des groupes de lignes MUXD00-15 et IIUXD16-31. Cette commande est suivie d'une série de commandes d'écriture de mémoire pour lesquelles la ligne BSWRIT est forcée à UN. Les commandes d'écriture spé- cifient des adresses de mémoire successives commençant par une adresse de début (c'est-à-dire une adresse dont tous les bits sont à ZERO) dans l'unité de contrôle de mémoire 200. Chacun de la série des échantillons de données envoyés aux lignes BSDT00-BSDT31 est codé de manière à contenir la même combinaison de bits de données à erreur de bit simple pour chaque mot de la paire de mots écrits en mémoire aux adresses spécifiées. Par exemple, on peut choisir un échantillon de la série suivante d'échantillons de données 9-40 pour vérifier le fonctionnement de la section de commande de réécriture 214. La série suivante d'échantillons de données, codés en hexadécimal, est utilisée pour vérifier le fonctionnement des circuits EDAC 206-12 et 206-14. 6i CH N i ------- ILL. CRITU LECT _-- rL. C - r -CT I C,(CORP: YyR REMAQUES + (COPR. Y À RA T RCQUES 2C8 02ce | e 0No0AL 3 0400 000420 1 O B:T 10 2 o42o 0420 0 G NORMAL 31 101. 1008 1 -T 11 _, 3_,,,l .oo. o _ __ 'z ___ 3 0548 0548 0 It NORMAL 32 08 0 810 3. B- T n1 4 0810 0810 C |o NORMAL 33 200C 2004 1j 0 BT 12 _ _.. _.. 100o8 1008 o lO NORAL 34 o1000 100S 1 o IT 12. 612004 2004 0 0o NORMAL 135 400o6 4002 I 0 oBT 13 e-- - '------ -_i-- -.. . . - -. ___ ____ _. 8001 80011 NORMAL 37 8003 0 8001 j T 14 4 002 sC02 0 0 NORM4AL 37 8003 2004 1 0 BIT 13 oo|00240021 |o BIT 0!j 3S 4000| 4002 T 4 l o| 0ol 800il! 1 | BIT 0 39 4003 4,02 1 2i BT 15 1|6004 | 20041 0 BIT 1 40 8000 |8001 f jo BIT 15 12 10002 1 4002| 1 | XT |4 0 BIS 0 1 I - I:!-!__. - _. --- o1008 1 0 I BIT 2 14j 0004 | 2004 1 l BIT 2 |15 1810 0810 L1 |0 BIT 3 161 0008 1008 1 0 BIT 3 17 0C20 | 0420!1 |0 |BIT 4 lS| 00101 081011 ||BIT 4 19 -06C8 | 02C8 11I o BIT 5 0020 i 0420 j 1 BIT 5 21 0748 10548 1 0 BIT 6 22 00c8 02C8 1 j BIT 6 24 0448 05486 1 o BIT 7 05C8 0548 1 0 BIT 8 26 0248 02C81 1 | BIT 8 127 0460 10420 1 | BIT 9 j 2805 0548 G1 BIT 9 |29 0830| 0810T 1 lo BIT 10 ECH:TIF.LT-')Li DE DONNEES BITS DE DONNEES I On notera que les huit premiers échantillons de cionnées ne contiennent pas d'erreurs. Cette série d'échantillons est suivie par des paires d'échantillons de numéros 9-40 qui contiennent chacune des erreurs de bit simple ZERO et UN dans les positions de bit indi- quées. Chaque paire produit une condition d'erreur "jaune" Y. Le dernier échantillon ne contenant que des ZEROS est utilisé pour engendrer une condition d'erreur "rouge" R. On remarquera que pendant la vérification 'des circuits EDAC, le fonctionnement des circuits de com- mande de réécriture d'erreur passagère est invalidé. Le fonctionnement des circuits EOAC 206-12 et 206-14 est vérifié par l'émission d'une série de commandes de lecture. Celles-ci permettent de lire les emplacements de mémoire dans lesquels -des échantillons de données normaux ont été écrits d'abord et ensuite des échan- tillons erronés. -Cependant, les échantillons erronés restent en mémoire puisque les circuits EDAC 206-12 et 206-14 ne corrigent les données que lorsqu'elles sont lues. On voit que si cela avait été fait quand les circuits de commande de réécriture d'erreur passagère n'étaient pas invalidés, des résultats de test erronés auraient été obtenus c'est-àdire que les circuits de commande de réécriture d'erreur passagère auraient corrigé toutes les erreurs de bit simple). Les circuits de commande de réécriture d'erreur passagère sont donc invalidés quand le test des circuits EDAC est exécuté. Si l'on considère encore le test de la sec- tion de commande de réécriture 214, on voit que l'u- nité de contrôle 200 fonctionne, en réponse à une première commande d'écriture, pour écrire un échan- tillon sélectionné de données de bits à erreur de bit simple en même temps que tous les signaux de bits de contrôle à ZERO dans les deux emplacements spécifiés par l'adresse de mémoire envoyée aux lignes d'adresse BSAO00-23. Pareillement, l'unité de contrôle 200 écrit le même échantillon de données de bits à erreur de bit simple dans les deux emplacements suivants, en réponse à une commande d'écriture suivante. Ces opérations se poursuivent jusqu'à ce que tous les emplacements de mé- moire contiennent le même échantillon à erreur de bit simple et tous les signaux de bits de contrôle à ZERO. A la fin de l'opération d'écriture, un troi- sième code de diagnostic ayant la valeur "011" est trans- 1û féré de contrôle 200. La ligne BSYELO est encore forcée à UN tandis que la ligne BSWRIT est forcée à ZERO. Ce code de diagnostic conditionne ledécodeur 216-2 pour forcer le signal RESEDAO0O à ZERO. Il en résulte que la bascule de mode de EDAC 216-10 est remise à ZERO. Sur la Figure 6, la bascule 216-10 fait passer le signal EDACMOOOO à UN. Celui-ci permet alors aux portes ET 216-14 et 216-16 de faire passer les signaux EDACCKOOO et EDACCK100 à UN. A ce moment, les circuits EDAC 206-12 et 206-14 ainsi que les circuits généra- teurs de rouge et de jaune 206-20 sont à nouveau validés pour fonctionner normalement. De plus, les indicateurs d'état sont remis à zéro à ce moment. En outre, les contenus des deux emplacements adressés sont lus par les registres 206-8 et 206-10 et transférés au bus. Puisqu'on suppose que les circuits EDAC ont été testés et qu'ils fonctionnent correctement, un dernier code de commande de diagnostic de la série en- voyée à l'unité de contrôle 200 a la valeur "110", et les bits d'adresse 15 et 14 ont la valeur "01". Les lignes BSYELO et BSWRIT sont encore forcées â UN et ZERO, respectivement. Le décodeur 216-2 de la Figure 6 fonctionne, en réponse au code "110", pour forcer le signal ALPRFCOOO à ZERO. Celui-ci permet à la porte ET 216-19 de forcer le signal ARCCLK010 à UN en réponse au signal de synchronisation MYDCNN210. Le signal ARCCLK010 conditionne la bascule 216-20 et la bascule 216-22 pour qu'elles passent respectivement à ZERO et à UN, en réponse aux signaux BSAJ15210 et BSAD14210. Sur la Figure 4, le signal ALPABY100 qui est à UN valide maintenant la porte NON-ET 214-16. De plus, la bascule 216-22 force le signal TESTMM010 à UN et son complément TESTMM100 à ZERO. La section est ainsi mise dans un mode d'opération de test o les circuits de commande de réécriture d'erreur passagère de la section 214 sont conditionnés pour fonctionner. dans un mode rapide de fonctionnement. C'est ainsi que le signal TESTMM01O valide la porte NON-ET 214-20 tandis que le signal TESTMM100 invalide la porte NON-ET 214-21. Cela signifie qu'en réponse à chaque signal de commande de régénération REFCOM110, la porte NON-ET 214-20 force le signal ALPCOM200 à ZERO. Ensuite, la porte ET 214-22 force le signal EALPSTOOO à ZERO. Celui- ci fait passer la bascule de phase 1 214-24 à UN, ce qui déclenche un cycle de réécriture d'erreur passagère identique à celui représenté sur la Figure 8b. Pendant le cycle d'opération mentionné plus haut, l'échantillon à erreur de bit simple est lu dans les deux emplacements adressés et transféré dans les registres 206-8 et 206-10. De la manière qui vient d'être décrite, les échantillons erronés sont corrigés par les circuits EDAC 206- 12 et 206-14. mémorisés dans les sections à droite des registres 206-8 et 206-10 et ensuite réécrits dans les deux emplacements adressés. Comme en fonctionnement normal, les adresses des deux emplacements adressés sont spécifiées par le contenu d'adresse du compteur 207-64 de la Figure 2c. Après la fin du cycle de réécriture, les compteurs 207-60 à 207-64 progressent de un. Ainsi, pendant le mode d'opération de test, les circuits de commande de réécriture d'erreur passagère de la section 214 sont conditionnés pour fonctionner en parfait synchronisme avec les circuits de régénération de la section 205. Après une période de temps prédéter- minée, les contenus de toutes les paires d'emplacements devront avoir été réécrits de façon correcte, avec des informations corrigées. Il est évident que cela est vrai seulement quand les circuits de commande de réécriture d'erreur passagère fonctionnent correctement. Le fonctionnement des circuits de commande de réécriture d'erreur passagère est vérifié par une autre série de commandes de diagnostic et de lecture. Plus précisément, un autre code de diagnostic de 110 est transféré à l'unité de contrôle 200. Cette fois, les bits 15 et 14 sont mis à la valeur 00. Comme on l'a vu précédemment, la valeur "110" permet au décodeur 216-2 de faire passer le signal ALPREFCOOO à ZERO. Il en résulte que la bascule 216-20 passe à ZERO tandis que la bascule 216-22 passe à ZERO. En conséquence, le signal ALPABY100 passe à UN et valide la porte NON- ET 214-16 de la Figure 4. Les circuits de commande de réécriture d'erreur passagère sont donc mis en mode de fonctionnement normal, et l'unité de contrôle 200 est ainsi prête à fonctionner normalement. Ensuite, une série de commandes de lecture de mémoire sont transférées à l'unité de contrôle 200. Le contenu de chaque paire d'emplacements est ainsi lu et transféré dans les registres 206-8 et 206-10. A ce moment, les circuits EOAC 206-12 et 206-14 fonc- tionnent pour contrôler s'il y a des erreurs dans les échantillons de données. Quand les circuits de commande de réécriture d'erreur passagère fonctionnent correctement, les circuits EDAC 206-12 et 206-14 fonctionnent pour dé- tecter l'absence d'erreurs de bit simple dans l'échan- tillon de données lu par les registres 206-8 et 206-10. Le signal MYYELOI10 reste donc à ZERO. En conséquence, le fonctionnement des circuits de la section 214 peut être vérifié pour cet échantillon en contrôlant l'état de la ligne BSYELO. Ce contrôle diffère de la séquence de test des circuits EDAC dans laquelle les circuits EDAC détectent la présence d'une erreur de bit simple qui entraîne que le signal MYYELO110 est forcé àUN. Ensuite l'échantillon constitué d'une d'une combinaison de bits tous à ZERO est écrit dans tous les emplacements de mémoire de la même manière décrite plus haut. En contrôlant l'état de la ligne BSREDD, le fonctionnement des circuits de la section 214 est en outre vérifié-. Cela est fait en contrôlant qu'aucun bit à ZERO de l'échantillon n'a été modifié et qu'une condition d'erreur non corrigible est signalée dans chaque cas c'est-à-dire que les circuits d'arrêt 208-44 et 208-45 de la Figure 5 conservent l'échantil- lon de données originalJ. En réponse à chacune de ces commandes de lecture, l'échantillon de données lu est transféré au bus par l'intermédiaire des circuits multiplexeurs 206-16 et 206-18. Ensuite, l'unité de traitement peut exécuter un autre contrôle des échantillons de données corrigés. Comme on le voit, tout échantillon de données à erreur de bit simple et un échantillon de données à erreur de bit double peuvent être écrits dans les unités de piles 210-20 et 210-40 pour vérifier le fonctionnement des circuits de commande de réécriture d'erreur passagère de la section 214. Il est évident que la suite d'échantillons de données et une suite semblable de commandes de diagnostic.peuvent être utilisées pour vérifier le fonctionnement des circuits EDAC. On remarquera que beaucoup de modifications peuvent être apportées à l'exemple de réalisation qui vient d'être décrit sans sortir pour autant du cadre de la présente invention. Par exemple, même si les différents échantillons de données ont été indiqués comme fournis par l'intermédiaire du bus 10, ces échantillons pourraient être fournis par un dispositif S qui pourrait être inclus dans l'unité de contrôle 200. Pareillement, l'opération de contrôle pourrait être exécutée à l'intérieur de l'unité de contrôle 200. En outre, le dispositif de diagnostic de la présente invention peut être utilisé avec des organisations de mémoire, des pastilles, des circuits de régénération, etc. différents. Il est également évident que des types de commandes, des types de codage de commande différents ou moins de commandes peuvent également être utilisés. 68 2487548 REVENDICATIONS (200). 1. Système de mémoire/a semiconducteurs relié à un bus/pour recevoir des commandes de mémoire, carac- têrisé en ce qu'il comprend: (210-2, 210-4) une mémoire dynamique/incluant un certain nombre de rangées adressables en un certain nombre de lignes et de colonnes; des moyens de détection et de correction d'er- (206-12,206--14) reu/rreliés à la mémoire pour détecter et corriger des -erreurs-dans les contenus des cellules de mémoire lus pendant un cycle d'opération de mémoire; (204) des moyens de synchronisation/pour fournir des séries. de signaux de synchronisation pour l'exécu- tion du cycle d'opération de mémoire; des moyens de commande de régénération et (207-6) (204) doécriturezre-és aux moyens de -synchronisation/et a la (210-2,210-4)''.. - mémoire /ces moyens de commande de régénération étant conçus pour engendrer périodiquement des signaux de commande de régénération et compter séquentiellement' l'ensemble des adresses de lignes et de colonnes à une première vitesse prédéterminée en répons284Mes signaux provenant des moyens de synchronisation/; et, des moyens de commande de récriture/re2lis aux moyens de commande de régénération et d'écriture et aux moyens de synchronisation, ces moaons de commande de récriture comprenant un compteur/et un moyen de - (214-20,214-21) commande de test/reli au compteur et ai0oens de commande de régénération et d'écriturej.le compteur étant conçu pour conditionner les moyens de synchronisa- {204l tion /en reponse aux signaux de commande de régénération, pour l'exécution de cycles d'opération de réécriture à une seconde vitesse prédéterminée inférieure à la première vitesse prédéterminée pour la détection et la correction d'erreurs de bit simple par les moyens de détection et de (206-12,206-14 j correction d'erreur/dans les cellules des lignes et des colonnes spécifiées par les moyens de commande de BR 7313 US DC 695 2487548 (207-6) régénération et d'écriture/; et, des moyens de commande de mode de diagnostic (216) reliés au bus, aux moyens de détection et de correction d'erreur et au moyen de commande d 2iljt, les moyens de commande de mode de diagnostic/6tant conçus pour (214-20,214-21) conditionner le moyen de commande de test/ en raponse) à un type prédéterminé de commande de mémoire, pour que (214) les moyens de commande de réécriture/exécutent des cy- cles d'opération de réécriture à la première vitesse prédéterminée afin de permettre une vérification rapide - du fonctionnement correct des moyens de commande de réécriture,(214). 2. Système de mémoire selon la revendication 1, caractérisé en ce que, certaines des commandes de mémoire comprenant un code de diagnostic définissant le mode d'opération de diagnostic, les moyens de commande de (210-2,210-4) diagnostic pour le système de mémoire/ en réponse aux codes de diagnostic de commande de mémoire; et, (216-10,216-î0,216-22) un certain nombre d'éléments bis tablesire les (216-2). au décodeur/ un 6premier élément bistable dudit nombre d'éléments bistables étant conditionné, par un signal différent des signaux de sortie engendrés, en réponse à un premier code de diagnostic d'une commande de mé- moire et d'autre bits de la.commande, pour passer dans un état prédéterminé afin de définir un premier mode d'opération de diagnostic, ce premier élément bistable étant à cet état prédéterminé pour définir un mode rapide de test et de vérification et ce premier élément bistable étant connecté pour conditionner le moyen de (214-20,214-21) commande de test/afin de permettre aux moyens de commande de réécriture/i'exécuter les cycles d'opération de 35. réécriture à la première vitesse prédéterminée. BR 7313 US DC 2487548 3. Système de mémoire selon la revendication 2 (214-20,214-21) caractérisé en ce que le moyen de commande de test/com- (214-20-214-21) prend une première et une seconde porte/ayant chacune au moins deux bornes d'entrée et une borne de sortie, une des bornes d'entrée de la première et de la seconde porte étant connectée respectivement aux moyens de com- (207-6) mande de régénération et d'écriture/pour recevoir les signaux de commande de régénération et au compteur,.(214-1), l'autre borne d'entr&e des première et sec2onde1 rtes (16-1 étan.t reliée au premier élément bistable/ les bornes de -sortie des première et seconde portes étant connectées en commun, le premier élément bistable étant dans l'état (Z14-20) prédéterminé pour conditionner la première porte/aTIn) qu'elle engendre des signaux pour l'exécution des cycles d'opération de récriture à la première vitesse prédg- -terminée et le premier élément bistable étant dans un. (214-21) - état différent pour conditionner la seconde porte/afin qu'elle engendre des signaux pour l'exécution des cycles d'opération de récriture à la seconde vitesse prgdé- terminée. 4. Système de mémoire selon la revendication 3, (214-1) caractérisé en ce que, le compteur/comprenant un nombre d'étages égal à n, ladite seconde vitesse correspond à un nombre de comptes égal à 2n-1. 5. Système de mémoire selon la revendication 4, caractérisé en ce que le nombre n égale 11 et le nombre de comptes égale 2047. 6. Système de mémoire selon la revendication 2, caractérisé en ce qu'un second élément bistable dudit nombre d'él&ments bistables/es6c-n216ionne 2par -2 signal différent des signaux.de sortie et les autres éléments binaires ou bits de la commande pour passer dans l'état prédéterminé afin de valider l'exécution d'un second mode d'opération de diagnostic, le second &lément bista- ble étant connect en srie avec le -1)moyen ble &tant connecté en série avec le compteur et le moyen BR 7313 US DC 71 2487548 (214-20-214-21) de commande de test/et conçu pour interdire le fonction- ó207-6) nement des moyens de commande de réécriture/quand il est dans l'état prédéterminé et permettre ainsi l'exécution d'autres opérations de diagnostic. 7. Système de mémoire selon la revendication 6, caractérisé en ce que les movens de détection et de cor- (206-12;-206-14) (206-12,206-14) rection d'erreur/comprennent un codeur/pour engendrer un groupe de signaux de bits de code de contrôle à partir du groupe de signaux d'échantillon de données à écrire en mémoire pendant un cycle d'opération de mémoire, et en ce qu'un troisième élément bistable du nombre d'éléments (216-10 216-20.216-22) bistables/est conditionnt par d'autres signaux des signaux dé sortie engendrés en réponse à un deuxième et un troi- sième code de diagnostic des commandes de mémoire pour respectivement passer dans l'état prédéterminé et être remis dans un autre état que' cet état, le troisième élé- ment bistable étant dans l'état prédéterminé pour condi- (206-12.?06-1_4) tionner les moyens de détection et de correction d erreur! afin qu'ils forcent ledit groupe de signaux de bits de code de contrôle à ZERO pendant l'écriture des signaux d'échantillon de données en mémoire et le troisième élé- ment bistable étant dans l'autre état que l'état prédé- terminé pour valider les moyens de détection et de (206-12,206-14) correction d'erreur/pour un fonctionnement normal. 8. Système de mémoire selon la revendication 7, (210-2-210-4) caractérisé en ce que, la mémoire/comprenant un ensemble d'emplacements de mémoire constitués par lesdites cellules de mémoire du nombre de rangées adressables, le système est conçu pour recevoir les signaux d'échantillon de données codés pour inclure un échantillon à erreur cor- rigible afin de l'écrire dans l'ensemble des emplacements de mémoire avec ledit groupe de signaux de bits de con- tr8le à ZERO pendant des cycles d'opération d'écriture de mémoire successifs quand le troisième élément bistable est dans l'dtat prédéterminé pour vérifier le fonctionne- ment des moyens de commande de réécriture.(214). BR 7313 US DC 9. Système de mémoire salon la n, ation 8, caractérisé en ce que le troisième élément bistabla/est dans l'autre état que l'état prédéterminé pour ermettre (206-12,206-14) aux moyens de détection et de correction d'erreur/de corriger les signaux d'échantillon à erreur de bit sim- ple lus dans un emplacement de mémoire différent pendant un cycle d'opération de réécriture, et en ce que le pre- (216 100,2 6, ôO)It mier et le second élémentsbistablesonat6c at ar&- _,(214,) déterminé pour permettre aux moyens de commande Me r6écri- re les signaux d'échantillon de données corrig&s dans l'emplacement de mémoire différent pendant le même cycle d'opération de réécriture à la première vitesse prédé- terminée. 10. Système de mémoire selon la revendication 9, caractérisé en ce qu'il comprend en outre un circuit générateur d'erreur relié aux moyens de détection et de- 206-12,206-14).. correction d'erreur au bus les premier et second élé- (216-10,216-2d) ments bistablesMtant- dans l'autre état que l'état prédé- terminé pour conditionner les moyens de commande de ré- (214) criture/pour un fonctionnement normal et le circuit géné- rateur d'erreur étant conçu pour engendrer un premier signal prédéterminé sur le bus afin d'indiquer si les (214) moyens de commande de réecriture/fonctionnent correcte- ment pendant la lecture des signaux d'échantillon de données corrigés provenant de chacun des emplacements de mémoire pendant les cycles d'opération de lecture de mémoire suivants. 11. Système de mémoire selon la revendication , caractérisé en ce que le premier signal prédéterminé détermine l'absence d'une condition d'erreur de bit sim- pie dans les signaux d'échantillon de données corrigés qui sont mémorisés dans l'ensemble des emplacements de mémoire. 12. Système de mémoire selon la revendication 8, BR 7313 US DC *73 - 2487548 (210-2,210-4) caractérisé en ce que, la mémoire/comprenant un ensemble d'emplacements de mémoire constitués par les cellules de mémoire du nombre de rangées, le système est conçu pour recevoir les signaux d'échantillon de données codés pour inclure un échantillon- à erreur non corrigible afin de l'écrire dans l'ensemble des emplacements de mémoire avec le groupe de signaux de bits de contr6le à ZERO pendant des cycles d'opération d'écriture de 2) mémoire successifs quand le troisième élément bistable} est dans l'état prédéterminé. 13. Système de mémoire selon la revendication 12, caractérisé en ce qu'il comprend en outre des moyens - (208) de commande de commandes de lecture/écriture/reliés aux (204) moyens de synchronisation/ (aux)moyens de commande de (207-6) (210-2,210-4) régénération et d'écriture/et à la mémoire/ les moyens (214) de commande de réécriture/comprenant un moyen de comman- de de phase de cycle pour engendrer des signaux définis- sant une séquence de cycles d'opération de lecture.et d'écriture à exécuter sur le contenu d'un emplacement de l'ensemble des emplacements de mémoire pendant le cycle d'opération de réécriture, lesdits moyens de com- mande de commandes de lecture/écriture/etan condition- nés pendant chaque cycle de réécriture pour engendrer des signaux de commande pour l'exécution d'opérations de lec- ture et d'écriture sur le contenu de l'emplacement de l'ensemble des 210-2-210 emplacements de mémoire./ies mo en s d commande de com- (208) mandes de lecture/gcriture/comprenant un moyen de com- mande d'arrêt relié aux movens de détection et de correc- (206-12,206-14) tion d'erreur/et conditionné par un signal, provenant des moyens de détection et de correction d'erreur et in- diquant les signaux d'échantillon de données à erreur non corrigible lus pendant l'exécution d'une opération de lecture, pour interdire l'exécution de l'opération d'écriture pendant le même cycle d'opération de réécri- ture afin de conserver les signaux d'échantillon de BR 7313 US DC données à erreur non corrigible en mémoire. 14. Système de mémoire selon la revendiction) (2W16-22) 13, caractérisé en ce que le troisième élément bistable/ est dans l'autre état que l'état prédéterminé pour per- (216-F1 2r 2 1 -4 Ur mettre aux moyens de détection et de correctio2 erur/ de corriger les signaux d'échantillon de données à erreur non corrigible lus dans un emplacement de mémoire différent pendant un cycle d'opération de réécritu e et en ce que le premier et le second élément bistable/ sont respectivement dans l'état prédéterminé et dans l'autre état que l'état prédéterminé pour permettre aux moyens de commande de réécriture de réécrire les signaux d'échantillon de données corrigés dans l'emplacement de mémoire différent pendant le môme cycle d'opération de réécriture à la première vitesse prédéterminée excepté quand l'opération d'écriture est interdite par le moyen de commande d'arrêt. 15. Système de mémoire selon la revendication 14, caractérisé enfice qu'il comprend en outre un circuit générateur d'erreur relié aux moyens de détection et de correction d'erreur/ e au b-us, 'le premier et le second -(216-10, 216-20) a élémentsbistablesAtant à l'autre état que l'état prédé- terminé pour conditionner les moyens de commande de (214) réécriture/pourun fonctionnement normal et le circuit générateur d'erreur étant conçu pour engendrer un second signal prédéterminé sur le bus pour indiquer si les moyens de commande de réécriture/2oncionnent correcte- ment pendant la lecture des signaux d'échantillon de données à erreur non corrigible dans chacun des empla- cements de mémoire pendant les cycles d'opération de lecture de mémoire suivants. 16. Système de mémoire selon la revendication , caractérisé en ce que le second signal prédéterminé définit la présence d'une condition d'erreur non corrigi- ble dans les signaux d'échantillon de données à erreur BR 7313 US DC non corrigible contenus dans l'ensemble des emplacements de mémoire. 17. Système de mémoire selon la revendication 9, caractérisé en ce qu'il comprend en outre un ensemble (216-12,216-24,216-26) de commutateursmanuels/correspondant en nombre au nombre 1216-10,216-20,216-22) - d'éléments bistables un commutateur différent de l'en- semble des commutateurs étant connecté au moyen de com- (214-20 214--21).... - (214-1) mande ae test au compteur/et aux moyens de détection et - (206-12 206-14) de correction d'erreur/en- parallèle avec le premier, le (216-10,216-20,216-22) second et le troisième élémentsbistables/chacun de l'en- semble des commutateurs dans une première position prédéterminée étant conçu pour engendrer un signal de sortie afin de mettre la mémoire dans le même mode que celui défini par l'élément bistable qui lui est associé. 18. Système de mémoire à semiconducteurs dyna- mique relié à un bus pour recevoir des commandes de mé- moire, caractérisé en ce qu'il com2rend: - (210-2,210-4; une mémoire dynamique/comprenant un certain nombre d'emplacements de mémoire adressables; (20 6-le2s2mo6yei% de détection et de correction d'er- reur/reliés à la mémoire pour détecter et corriger -des erreurs dans les contenus des cellules de mémoire lus pendant un cycle d'opération de mémoire;4) (204) des moyens de synchronisation/pour fournir des séries de signaux de synchronisation afin d'exécuter le cycle d'opération de mémoire; des moyens de commande de régénération et_ (207-6) (204) d'écriture/reliés aux moyens de synchronisation/et à la mémoire, les moyens de commande de régénération et (207-6) d'écriture/étant conçus pour engendrer périodiquement des signaux de commande de régénération et engendrer des adresses de lignes et de colonnes pour avoir accès à des emplacements différents des emplacements de mémoire à une grande vitesse en réponse à des signaux provenant des moyens de synchronisation (-204): BR 7313 US DC (214) des moyens de commande de réécriture/ reliés aux moyens de commande de régénération et d'écriture/et aux À 204) moyens de synchronisation,/=es mo ens de commande de réé- (21'4-1) criture comprenant un compte.ur/conçu pour conditionner les moyens de synchronisation, en réponse è un nombre prédéterminé de signaux de commande de régénération, pour l'exécution de cycles d'opération de récriture à une basse vitesse afin de détecter et de corriger un échantillon de données à erreur corîigible ai moyens de détection et de correction d'erreur /dans un emplace- ment de mémoire adressé; et, (216) des moyens de commande de diagnostic/reliés (210) (206-12,2Q6-14) au bus. aux moyens de détection et de correction d erreur/ (214) et aux moyens de commande de réécriture/.les moyens de (216) commande de diagnostic/étant conçus pour conditionner les moyens de commande de récriture, en réponse à un type prédéterminé de commande de mémoire, pour l'exécution de cylces d'opération de récriture à la première vitesse rapide prédéterminée. permettant leur vérification rapide. 19. Système de mémoire selon la revendication 18, caracté)en ce que les moyens de commande de réécriture/comprennent en outre un circuit de commande (214-2) ( -(14-1) de test/relie au compteur/et aux moyens de commande de diagnostic/ es moyens de commande de diagnostic com- prenant: (216-2) (216-2). un décodeur/relié au bus et conçu pour engen- drer des signaux de sortie, en réponse à chacune des commandes de mémoire codées pour inclure des codes de diagnostic, qui définissent un mode d'opération de diagnostic différent pour le système de mémoire; et, (21,1.0,21a-0,? 2 16) un certain nombre d'él mens t Bisa e reúes (21'6-10) au décodeur, un premier élément bistable/du nombre d'élé- ments bistables étant conditionné, par un signal diffé- rent des signaux de sortie engendrés, en réponse à un premier code de diagnostic d'une commande de mémoire et BR 7313 US DC -77 2487548 d'autres bits de la commande, pour passer à un état prédéterminé afin de définir un mode d'opération de diagnostic, le premier élément bistable/itant Rl'?état prédéterminé-pour définir un mode de test et de véri- fication rapide et le premier élément bistable étant connecté pour conditionner le circuit de commande de test/afin de permettre aux moyens de commande de réécri- (214) ture k'exécuter les cycles d'opération de réécriture à ladite première vitesse. 20. Système de mémoire selon la revendication (214-20,214-21) 19, caractérisé en ce ue le circuit de commande de test/ (214-20) (214-21) comprend une première/et une seconde/portesayant chacune au moins deux bornes d'entrée et une borne de sortie, une des bornes d'entrée des première et seconde portes étant connectée respectivement aux moyens de commande de . (207-6) régénération et d'écriture/pour recevoir les signaux de commande de régénération et au compteur/ au le borne d'entrée des première et secndeooites étant reliée 216-0 au premier -élément bistable/et les bornes de sortie étant reliées en commun, le premier élément bistable étant à l'état prédéterminé pour conditionner la première porte afin d'engendrer des signaux pour l'exécution des cycles d'opération de récriture à la première vitesse prédé- terminée, et le premier élément bistable étant à un autre état pour conditionner la seconde porte afin d'engendrer des signaux pour l'exécution des cycles d'opération de réécriture à la seconde vitesse prédéterminée. * 21. Système de mémoire selon la revendication (214-1) , caractérisé en ce que, le compteur/comprenant un nombre d'étages égal à n, ladite seconde vitesse corres- pond à un nombre de comptes égals à 2n-1. 22. Système de mémoire selon la revendication 21, caractérisé en ce que le nombre n égale Il et le nombre de comptes égale 2047. 23. Système de mémoire selon la revendication BR 7313 US DC (216-20) 19, caractérisé en ce qu'un deuxième élément bistable/ du nombre d'éléments bistables est conditionné par le signal différent des signaux de sortie et les autres bits de la commande pour passer à l'état prédéterminé afin de permettre l'exécution d'un secondmode d'opéra- tion de diagnostic, le deuxième élément bistable étant (214-1) connecté en série avec le compteur/et le circuit de À,(14-20r214-21) commande de test/e tant conçu) pour interdire le fonc- . (214 tionnement des moyens de commande de réécriture/qua il est à l'état prédéterminé et permettre ainsi l'exécu- tion d'autres opérations de diagnostic. 24. Système de mémoire selon la revendication 23, caractérisé en ce que les moyens de détection et de (206-12,206-14) correction d'erreur/comprennent un codeur pour engendrer un groupe de signaux de bits de code de contrôle à par- tir du groupe de signaux d'échantillon. de données à écrire en mémoire pendant un cycle d'opération de mémoire, d216-22) et en ce qu'un troisième élément bistable/Au nombre d'élé- ments bistables est-conditionné par d'autres signaux des signaux de sortie engendrés en réponse à un deuxième et un troisième codesde diagnostic des commandes de mémoire pour respectivement passer à l'état prédéterminé et être remis à un autre état qu1i'fit prédéterminé, le troi- sième élément bistable/étant reié aux moens de détec- tion et de correction d'erreur/pour conditionner ces moyens de détection et de correction d'erreur dans l'état prédéterminé afin de forcer le groupe de signaux de bit de code de contrôle à ZERO pendant l'écriture des signaux d'échantillon de données en mémoire et pour per- mettre aux moyens de détection et de correction d'erreur de fonctionner normalement quand il est dans l'autre état que l'état prédéterminé. - 25. Système de mémoire selon la revendication 24, caractérisé en ce qu'il est conçu pour recevoir les signaux d'échantillon de données codés pour inclure un BR 7313 US DC 79 2487548 échantillon à erreur corrigible afin de l'écrire dans l'ensemble des emplacements de mémoire avec le groupe des signaux de bits de contrôle à ZERO pendant des cycles d'opération d'écriture de mémoire successifs quand le troisième élément bistable!est dans> l'état prédéterminé pour vérifier le fonctionnement des moyens de commande de réécriture (214). 26. Système de mémoire selon la revendication (21 6-22) , caractérisé en ce que le troisième élément bistable! est dans l'autre état que l'état prédéterminé pour er- (206-12,206-14) mettre aux moyens de détection et de correction d'erreur/ de corriger ledit échantillon à erreur corrigible lu dans un emplacement de mémoire différent pendant un cycle d'opération de réécriture, et en ce que les premier et (216-10,216-20) second éléments bistables/sont respectivement dans l'é- tat prédéterminé et dans l'autre état que l'état prédé- terminé pour permettre aux moyens de commande de réécri- (214 ture/de récrire les signaux d'échantillon de données corrigés dans ledit emplacement de mémoire différent pendant le même cycle d'opération de réécriture à la première vitesse prédéterminée. 27. Système de mémoire selon la revendication 26, caractérisé en ce qu'il comprend en outre un circuit générateur d'erreur relié aux moyens de détection et de (206-12,206-14). correction d'erreur/et au bus, les premier et second H16-19,216-?0) éléments bistables/e ant1 ans1 autre état que l'état prédéterminé pour conditionner les moyens de commande (214) de réécriture/jour un fonctionnement normal et le cir- cuit générateur d'erreur étant conçu pour engendrer un premier signal prédéterminé sur le bus afin d'indiquer si les moyens de commande de réécriture fonctionnent correctement pendant la lecture des signaux d'échantil- lon de données corrigés dans chacun des emplacements de mémoire pendant des cycles d'opération de lecture de mémoire suivants. BR 7313 US DC 2487548 28. Système de mémoire selon la revendication 27, caractérise en ce que le premier signal prédéterminé définit l'absence d'une condition d'erreur corrigible dans les signaux d'échantillon de données corrigés qui sont contenus dans l'ensemble des emplacements de mémoire. 29. Système de mémoire comprenant une unité de (200), (210) contrôle de mémoire/reliée à un bus/pour recevoir des séries prédéterminées de commandes de mémoire, chaque commande incluant un code de diagnostic qui définit un mode d'opération de diagnostic et un certain nombre de bits qui définissent le type d'opération de diagnos- tic à exécuter, caractérisé en ce que l'unité de con- (200) tr6le ompr)ena: tr6le /comprend (210-2,210-4) une mémoire dynamique Incluant un certain nom- bre d'unités de modules de mémoire qui comportent chacune un ensemble d'emplacements de mémoire de mot; des circuits de détection et de correction - (206-10 206-14) d'erreur/reliés a chacune des unités de modules de mémoire pour détecter et corriger des erreurs dans un nombre correspondant d'emplacements de mémoire de mot adressés à partir des unités pendant un cycle d'opération de mémoire; des moyens de synchronisation/pour fournir des séries de signaux de synchronisation afin d'exécuter le cycle d'opération de mémoire; des moyens de commande de régénération et d'é- (207-6) sycrnsto criture/relias aux.moyens de synchronisation/ Ola mémoire, les moyens de commande de régénération et d'écri- ture étant conçus pour engendrer périodiquement des signaux de commande de régénération et des adresses de lignes et de colonnes à une première vitesse prédétermi- née en réponse à des signaux provenant des moyens de synchronisation (214 (214) des moyens de commande de réécriture/reliés aux moyens de commande de régénération et d'écriture/eOa7)' BR 7313 US DC (204) moyens de synchronisation,./les moyens de commande de ré- écriture incluant un c5mpteur/4)1âes)circuits de commande (214- 0-214-21, je de mode de test/reliésen série avec le compteur et les (207-6> moyens de commande de régénération et d'écriture/ le (214-1) compteur/étant conçu pour conditionner les moyens de synchronisation/ e(n4ponse à la présence d'un nombre prédéterminé des signaux de commande de régénération, pour l'exécution dç cycles d'opération de réécriture à une seconde vitesse prédéterminée inférieure à la première vitesse prédéterminée afin de détecter et de corriger toute erreur de bit coxrigible par les circuits de détec- 206-12,206-14)À. tion et de correction d'erreur/dans deux emplacements de mémoire de mot spécifiés par lesdites adresses de lignes et de colonnnes; et, - (216) des moyens de commande de mode de diagnostic/ reliés au bus, aux circuits de détection et de correction (206-12,206-14) (214-20,214-21) d'erreur/et aux circuits de commande de mode de test/ les moyens de commande de mode de diagnostic étant conçus pour conditionner..les circuits de commande de mode de tet(214-20":21a-2) (206-12,206-14) test/ les circuits de détection et de correction d'erreur/ (2141 et les moyens de commande de réécriture/en réponse à la série prédéterminée de commandes afin d'écrire' des échan- tillons de données de test prédéterminés incluant des groupes de bits de code de contrôle dans l'ensemble des emplacements de mémoire desdites unités et de permettre aux moyens de commande de réécriture d'exécuter des cycles d'opération de réécriture à la première vitesse prédéterminée sur les échantillons de données de test prédéterminés pour vérifier que les moyens de commande 2-14) de réécriture/fonctionnent correctement. 30. Système de mémoire selon la revendication 29, caractérisé en ce que les moyens de commande de mode (216) de diagnostic/comprennent: {216-2) un décodeur/relié pour recevoir des signaux représentant le 'code de diagnostic du bus, le décodeur BR 7313 US DC 82 2487548 étant conçu pour engendrer un signal de sortie, en répon- se au code de diagnostic, qui définit le mode d'opération de diagnostic pour ladite unité de contrôle de mémoire; et, (216-10, 216-20, 216-22) un ensemble de circuits bist gs liés au décodeur, un premier circuit bistable/étant connecté (216-12,206-14) aux circuits de détection et de correction d'erreur/pour établir un mode de test de détection et de iîeion d'erreur (EDAC), un deuxième circuit bistable/étant con- necté en série avec le compteur et les circuits de com- 214-2?à?4-21 mande de mode de test/Mour e Air u mode pour ignorer (216-22) et un troisième circuit bistable/Atant connecté aux cir- cuits de commande de mode de test pour établir un mode rapide de test et de vérification. 31. Système de mémoire selon la revendication , caractérisé en ce que les circuits de détection et (206-12,206-14)' de correction d'erreur/comprennent un codeur pour engen- rer lesdits groupes de bits de code de contrôle à partir de l'échantillon de données de test à écrire en mémoire pendant un cycle d'opération décriture demiémoire, et en ce que le décodeur est conçu pour engendrer un premier signal de sortie, en réponse au code de diagnostic d'une première commande de mémoire, pour faire passer le pre- 1206-1o) mier circuit bistable/a un premier état définissant le mode de test de EDAC, le premier circuit bistable con- ditionnant les circuits de détection et de correction (206-12,206-14) d'erreur/pour forcer chacun des groupes de bits de code de contr8le à ZERO pendant la mémorisation des échantiI- lons de données de test prédéterminés dans les emplace- ments de mémoire desdites unités. 32. Système de mémoire selon la revendication (216-2) 31, caractérisé en ce que le décodeur/est conçu pour engendrer un second signal de sortie, en réponse au code de diagnostic d'une seconde commande de mémoire envoyée au bus après la mémorisation des échantillons de données BR 7313 US DC 863 2487548 de test pr6dét n% pour faire passer le premier cir- cuit bistable/du premier état à un second état afin de valider un fonctionnement normal des circuits de détec- " '(2?6-12'206-14edcdu tion et de correction doerreurl- en-de0qu4le décodeur est conçu pour engendrer un troisième signal de sortie, en réponse au code de diagnostic d'une troisième commande de m6moire, pour faire pag iham 5 e deuxième et troi- sième circuits bistables/au premier état cunformgment-à l'état d'un bit différent du nombre de bits de la troi- sième commande de mémoire. 33. Système de mémoire selon la reyygi58tion 32, caractérisé en ce que le deuxième circuit bistable/ est conditionné par l'état du bit différent pour être mis au second état aú4 e permettre aux moyens-de com- mande de réécriture/de fonctionner, le troisième circuit l 16-24) bistable/eant conditionné par l'état du bit différent pour tre mis au premier état afin de conditionner les circuits de commande de mode de test pour le mode d'opé- ration rapide de test et de vérification permettant aux moyens de commande de réécriture d'exécuter les cycles d'opération de réécriture sur les échantillons de données de test prédéterminés à la première vitesse prédéterminée. 34. Système de mémoire selon la revendication 33, caractérisé en ce que les circuits de commande de (214-20,214-21) mode de test /comprennent une première et une seconde - portesayant chacune au moins deux bornes d'entrée et une borne de sortie, une des bornes d'entrée des pre- mière et seconde portes étant connectée respectivement (207-60) aux moyens de commande de régénération-et d'écriture/ pour recevoir leè1s4insaux de commande de régénération et au compteur/ l'autre borne d'entrée des première et seconde portes étant connectée au troisième circuit bistable et les bornes de sortie des première et seconde portes étV2p6cIF 1ectées en commun, le troisième circuit bistable/étant au premier état pour conditionner la BR 7313 US DC première porte afin d'engendrer des signaux pour l'exé- cution de cycles d'opération de réécriture sur les échan- tillons de données de test à la première vitesse prédé- (216-24) terminée et le troisième circuit bistable/étant dans le second état pour conditionner la seconde porte afin d'engendrer des signaux pour l'exécution des cycles d'o- pération de récriture sur les échantillons de données de test à la seconde vitesse prédétermineée. 35. Système de mémoire selon la revendication 34, caractérisé en ce que, les échantillons de données de test étant codés pour inclure des erreurs corrigibles (214. de bit simple, les moyens de commande de reécriture sont conçus pour écrire des versions corrigés des échantillons de données de test dans ledit nombre d'emplacements de mémoire de mot pendant chaque cycle d'opération de réécri- ture quand ces moyens fonctionnent correctement. 36. Système de mémoire selon la rever'%%tion , caractérisé en ce que l'unité de contrâle/comprend en outre des circuits générateurs d'erreu2B%. s2 x14) circuits de détection et de correction d'erreur/et au bus, les circuits générateurs d'erreur étant conçus pour engendrer un premier signal prédéterminé sur le bus fin ( 14) d'indiquer si les moyens de commande de récriture/fonc- tionnent correctement pendant la lecture des échantillons de données de test corrigés dans chacun des emplacements de mémoire de mot des unités pendant des cycles d'opéra- tion de lecture de mémoire suivants. 37. Système de mémoire selon la revendication 36, caractérisé en ce que le premier signal prédéterminé indique l'absence d'une erreur de bit simple. 38. Système de mémoire selon la revendication 36, caractérisé en ce que, les 6chantillons de données de test étant codés pour inclure des erreurs non corri- gibles de bit double au lieu d'erreurs corrigibles, les moyens de command de rcriture/(214)conus pour moyens de commande de rggcriture/sontU conçus pour BR 7313 US DC maintenir les échantillons de données de test avec les erreurs non corrigibles dans ledit nombre d'emplacements de mémoire de mot pendant chaque cycle d'opération de réécriture quand ils fonctionnent correctement, les cir- cuits générateurs d'erreur étant conçus pour engendrer un second signal prédéterminé sur le bus afin d'indiquer ledit fontionnement correct pendant la lecture des échan- tillons de données de test à erreur non corrigible dans chacun des emplacements de mémoire de mot pendant des cycles d'opération de lecture de mémoire suivants. 39. Système de mémoire selon la revendication 38, caractérisé en ce que ledit second signal prédéter- miné indique la présence d'une erreur de bit double. 40. Système de mémoire selon la revendication (216-22) 32, caractérisé en ce que le deuxième circuit bistable / est conditionné par ledit état du bit différent pour être mis au premier état afin d'empocher les moyens de comman- de de réécriture/a Vonctionner pour valider ainsi le fonctionnement des ircuits de détection et de correction (216-1, 216-1), d'erreur/à vérifier en utilisant différentes séries des échantillons de données de test. BR 7313 US DC