Brevet FR2490046A1 — publié le 19820312

L'invention se rapporte à un dispositif de distribution de données numériques reçues par des lignes entrantes et à transmettre à des lignes sortantes, et à un réseau numérique de transmission comportant au moins un tel dispositif de distribution. La numérisation des réseaux de transmission permet d'obtenir une qualité de transmission indépendante de la longueur de la liaison et du nombre de transits par les noeuds du réseau, et d'utiliser au mieiuc le réseau pour faire face à la demande. Elle permet de plus, du fait de la représentation uniforme (numérique) des informations, d'envisager un traitement global de plusieurs services définis par un ensemble commun de paramètres caractéristiques, tous les services étant transmis par les memes organes. Le réseau de distribution est conçu pour que le raccordement entre les abonnés soit effectué aussi efficacement que possible. Mais, en plus des problèmes de raccordement se pose le problème de la transmission proprement dite des données numériques. En effet, à un noeud du réseau, on dispose d'une horloge locale qui permet d'échantillonner les données arrivant sur les lignes entrantes pour les transmettre aux lignes sortantes, un multiplexage et une distribution (démultiplexage) ayant lieu au niveau de ce noeud du réseau. Le dispositif de distribution prévu dans un tel réseau numérique au niveau d'un noeud de distribution doit etre conçu pour que les erreurs de présence (suppression ou addition des bits) aient une fréquence d'occurrence acceptable. En effet, les procédés de chiffrement s'accommodent mal des erreurs de présence et exigent que la probabilité d'erreur de présence soit négli geable au cours d'une liaison. Dans un réseau de transmission par paquets,on peut annuler la probabilité des erreurs de présence : pour les données supportant un délai d'acheminement, on répète les paquets perdus ou reconnus en erreurs, pour le téléphone on créé des bits correspondant aux paquets perdus et on supprime les paquets en trop.On pourrait également garantir la transparence des rythmes à travers un réseau numérique tramé à condition d'introduire une information de justification des le premier niveau de multiplexage, ce qui n'est pas le cas des trames normalisées. Du fait de l'absence de synchronisme rigoureux entre les organes de numérisation à l'entrée des différentes lignes, puis du fait des différences de trajet entre 1'entrée de chaque ligne et le noeud de distribution du réseau, le signal d'horloge locale n'est pas en phase avec les données reçues sur les différentes lignes entrantes. Il est de plus possible d'avoir à transmettre des données provenant de lignes ayant des débits différents, l'horloge locale ayant alors un rythme voisin du rythme le plus élevé utilisé dans le réseau de transmission. Il n'est pas possible, dans les autocommutateurs temporels classiques, qui allouent successivement une tranche de temps définie à chaque liaison (le réseau comportant des multiplexeurs synchrones), de s'adapter aux variations, d'une ligne à l'autre, du rythme des données entrantes. Par conséquent le taux de perte des données est supérieur au taux acceptable. L'invention a pour objet un dispositif de distribution de données qui comporte des moyens de commande du rythme de l'horloge locale en fonction des variations dans le rythme des données incidentes sur les différentes lignes entrantes, le dispositif de distribution te nant compte de ces variations de rythme dans l'établisse- ment de la suite des raccordements entre les lignes incidentes et les lignes destinataires correspondantes. Suivant l'invention, le dispositif de distribution de données numériques comportant un réseau de connexion de n lignes entrantes à n lignes sortantes, un dispositif synchrone de commande de connexion des n lignes entrantes à l'une des n lignes sortantes fonctionnant par échantillonnage cyclique des lignes entrantes, le rythme d'échantillonnage étant donné par une horloge locale, est principalement caractérisé en ce qu'il comporte en outre sur chaque ligne entrante un dispositif de détection d'avance-retard du rythme des données entrantes par rapport au rythme de l'horloge locale, et un dispositif de test couplé aux dispositifs de détection pour comparer les avances et retards des différentes lignes entrantes, ce dispositif de test étant couplé au dispositif de commande de connexion pour modifier l'ordre des lignes entrantes dans le cycle d'échantillonnage lorsqu'il y a lieu d'avancer des lignes en retard ou de retarder des lignes en avance. L'invention a également pour objet un réseau numérique de transmission de données comportant au moins un tel dispositif de distribution. L'invention sera mieux comprise et d'autres caractéristiques apparaitront à l'aide de la description qui suit en référence aux figures annexées. La figure 1 représente un premier mode de réalisation du dispositif de distribution pour des lignes entrantes ayant toutes le même débit nominal, c'est-à- dire transmettant des données numériques à des rythmes voisins. La figure 2 représente un second mode de réalisation de ce dispositif de distribution pour des lignes entrantes susceptibles d'avoir des débits nominaux, pre- définis différents. Comme indiqué ci-dessus, les erreurs de présence, (suppression ou addition de bits) ont des conséquencestrès gênantes pour la transmission des données numériques, en particulier quand il s'agit de données correspondant à de la parole chiffrée. Le dispositif de distribution décrit ci-dessous permet, avec des multiplexeurs synchrones de connecter des sources à fréquences voisines, le taux de perte étant nul en principe et compatible avec les procédés de chiffrement. Ce dispositif a été conçu en utilisant le fait que, dans la reconstruction d'un signal analogique (téléphonique par exemple) à partir d'échantillons réguliers de période T, il est possible de faire varier la position des échantillons dans le temps d'une durée At sans dégrader le rapport signal à bruit de manière appréciable, à condition que cette durée At reste inférieure à une fraction faible (2/love par exemple) de la période de la fréquence la plus haute du spectre du signal à transmettre. En effet, lors de la reconstruction d'un signal analogique à partir d'échantillons, et lorsque ces échantillons sont légèrement décalés dans le temps par rapport aux instants d'échantillonnage qui correspondraient au rythme fixe d'échantillonnage des données à-la source, une variation d'amplitude sur le signal restitué est obtenue,-variation d'autant plus importante que la pente du signal analogique est grande. Le signal étant à bande limitée, la pente maximale est donnée par la fréquence maximale du spectre du signal à transmettre. L'erreur restera donc tolérable, en cas d'instabilité de phase ou de fréquence de l'horloge locale par rapport à l'horloge d'échantillonnage d'une ligne donnée, à condition que cette horloge locale n'introduise pas un décalage trop grand dans l'espacement des échantillons transmis par rapport à l'espacement des échantillons reçus. Dans le cas d'une dérive instantanée de l'horloge locale de restitution par rapport à l'horloge d'échantillonnage, la restitution effectuée introduit une compression ou une extension dans- le temps du signal. L'oreille étant sensible à un écart de 5 Hz, pour une fréquence maximale du spectre égale à f = 4000 Hz, l'hor loge doit avoir une précision de 10 3 pour que la resti- tution soit convenable. En conséquence, les décalages des échantillons des lignes entrantes lors de leur transmission aux lignes sortantes correspondantes, dus à une dérive de l'horloge locale ou à un décalage volontaire dans leur distribution sont tolérables pourvu que ces décalages ou ces dérives restent dans des limites acceptables. Pour réduire le taux de perte, au lieu d'échantillonner toujours dans le même ordre les lignes entrantes, le dispositif suivant l'invention introduit des inversions dans la distribution des échantillons re çus ; les ordres de commande des multiplexeurs synchrones d'entrée et de sortie étant en permanence ré-ordonnés de façon à réduire l'avance des lignes en avance par rapport à l'horloge locale et à réduire simultanément le retard des lignes en retard par rapport à cette horloge locale, le rythme de l'horloge locale étant par ailleurs contrôlé pour que le nombre des lignes en avance soit égal au nombre des lignes en retard. Dans ce but, le dispositif de distribution plésiochrone (destiné à la distribution de données incidentes à des rythmes voisins, débits nominaux égaux) représenté sur la figure 1 comporte un multiplexeur d'entrée 1, dont les entrées sont connectées aux lignes entrantes, connectant ces entrées à la sortie commune par des portes électroniques commandées par une entrée de commande 10. Un multiplexeur de sortie1 2, a son entrée reliée à la sortie du multiplexeur 1, cette entrée étant connectée aux lignes de sortie par des portes électroniques commandées par une entrée de commande 20. Un dispositif de commande 3 dont les sorties sont reliées aux entrées de commande 10 et 20 des multiplexeurs, 1 et-2, est piloté par une horloge locale 4 : pour qu'un bit d'information arrivant sur une ligne entrante d'indice i, E., i = 1 à n, soit transféré à une ligne sortante d'indice j, Sj, j = 1 à n, le dispositif de commande, 3, commande l'ouverture simultanée de la porte i du multiplexeur 1 et de la porte j du multiplexeur 2. Lorsque tous les rythmes des données entrantes sont égaux et en phase à un rythme f, il suffit de parcourir les portes des lignes entrantes au rythme F=nf de l'horloge locale, dans un ordre donné, par exemple l'ordre numérique naturel, et d'ouvrir les portes de sortie correspondantes dont les indices j sont lus dans une mémoire, organisée en boucle fermée, du dispositif de commande. En pratique comme indiqué ci-dessus les trains binaires n'arrivent pas aux lignes entrantes en phase, ne serait-ce que du fait des différences de longueurs de traaets. En oonséquence une mémoire intermédiaire de stockage des données reçues est placée sur chacune des lignes entrantes Le fonctionnement qui vient d'etre décrit est le fonctionnement classique. Au contraire, le dispositif de distribution suivant l'invention est tel que l'ordre d'ouverture des portes des lignes entrantes et des lignes sortantes correspondantes est remis à jour en fonction des variations de rythme des lignes entrantes. Pour cela, chaque ligne entrante comporte entre son entrée Ei et l'entrée correspondante du multiplexeur, un détecteur d'avance et de retard, 5, pour détecter l'avance ou le retard du rythme du train binaire reçu par rapport au rythme de l'horloge locale correspondant au rythme des trains binaires sortants. Ce détecteur 5 comporte une mémoire RAM comportant un pointeur d'entrée dont la sortie est la sortie C1 de la RAM, et un pointeur de sortie dont la sortie est la sortie C2 de la RAM. A chaque bit stocké au rythme d'entrée, le pointeur d'entrée est incrémenté et à chaque bit transmis au rythme de l'horloge locale, le pointeur de sortie est i i incrémenté. Les sorties C1 et C2 sont reliées aux entrées d'un microprocesseur 6 qui calcule la difference D. entre les contenus des pointeurs d'entrée et de sortie, et compare le résultat obtenu à un seuil minimum s et à un seuil maximum S. Cette différence D. représente la différence de phase entre le rythme entrant et le rythme de sortie. La ligne entrante est en avance si le nombre de bits en mémoire est inférieur à s, et en retard, si le nombre de bits en mémoire est supérieur à S. Les décalages des lignes entrantes par rapport à l'horloge locale peuvent être variables. Dans une étape initiale, le nombre de lignes en avance est supposé egal à celui des lignes en retard, c'est-à-dire que la fréquence de l'horloge. locale d'échantillonnage est, en moyenne, supposée convenable. Pour réduire le taux de perte, au lieu de parcourir cycliquement dans un ordre prédéterminé les portes électroniques du multiplexeur d'entrée sans tenir compte du rythme des trains binaires correspondants, le dispositif les parcourt cycliquement, dans un ordre mis à jour à chaque exploration, de façon à ouvrir plus tôt les portes correspondant à une liaison en retard et réduire ainsi l'accumulation des bits dans la mémoire MM de la ligne d'entrée correspondante, et à reporter l'ouverture des portes correspondant à une ligne en avance et éventuellement laisser le nombre de bits stockés dans la mémoire RAM de la ligne correspondante se rapprocher de la valeur moyenne. Pour cela, le dispositif de commande 3 comporte une mémoire FIFO, 31, d'échantillonnage rapide lue séquentiellement au rythme F qui contient dans un ordre donné les couples (i, j) correspondant à l'ordre d'exploration des lignes entrantes dans le multiplexeur 1 et commande les portes électroniques correspondantes. Au départ les couples (i, j) peuvent être ordonnés de telle façon que les indices i des lignes entrantes soient dans la mémoire aux adresses Am (m = 1 à n) dans leur ordre naturel. Le cycle d'exploration correspond à une lecture de la mémoire dans l'ordre des adresses A croissantes par exemple. Le microprocesseur 6 commande la lecture des sorties C1 et C12, i = 1 à n, n étant le nombre des lignes d'entrée, à un rythme moyen F1, par exemple F1 = F très inférieur au rythme F k' k' en effet, il est suffisant de tester la valeur du rythme binaire de chaque ligne toutes les k périodes du signal d'échantillonnage rapide à fréquence F. Ce test peut d'ailleurs ne pas être régulier. Le microprocesseur commande après lecture d'un couple Cri, C2i, une suite de tests seulement lorsque la différence D. est inférieure à s ou supérieure à S. Dans le cas contraire la ligne E., n'est ni en avance ni en retard et, le microprocesseur commande seulement la lecture du couple C1, C2 correspondant à la ligne dont l'indice est lu à l'adresse suivante Am+1 dans la mémoire FIFO 31. Lorsqu'une ligne Ei dont l'indice est lu dans la mémoire à l'adresse Am est en retard, Di > S, le mi croprocesseur 6 commande la prise en compte des signaux C1et C2 et le calcul de la différence D correspondant à la ligne d'entrée dont l'indice est lu à l'adresse Am 1 de la mémoire FIFO; soit p l'indice de la ligne lu à cette adresse, Lorsque D est inférieur à D., la li p i gne d'indice correspondant, p, a un retard inrérieur à celui de la ligne qui la suit. Dans ce cas un dispositif d'échange permet d'inverser les deux lignes de fa çon que l'adresse Am 1 de la mémoire contienne alors l'indice i de la ligne la plus en retard, l'adresse Am contenant alors l'indice p de la ligne la moins en retard. Le microprocesseur commande ensuite la lecture du circuit de différence correspondant à l'indice inscrit dans la mémoire à l'adresse Am+1 Lorsque Dp est supérieur à Di, alors la ligne d'indice p est plus en retard que la ligne D. et il n'y a pas lieu d'inverser les lignes correspondantes dans la mémoire. A l'inverse, lorsque la ligne Ei dont l'indice est lu dans la mémoire à l'adresse Am est telle que Di (s, la ligne est en avance.Dans ce cas, le micropro fesseur commande le calcul iiela difference Dq = Cq - Cq pour la 1 2 ligne dont l'indice q est lu dans la mémoire à l'adresse suivante Am+1. Si la différence Dq est supérieure à Di, l'avance de la ligne correspondant à cette adresse suivante A dans la mémoire est inférieure à celle correspondant à la ligne d'adresse Am dans la mémoire. Le dispositif d'échange permet alors d'inverser les deux lignes en faisant passer l'échantillonnage de la ligne entrante en avance correspondante après celui de la ligne qui la suivait, mais dont l'avance est moindre Lorsque la différence Dq est inférieure à Di, la ligne dont l'indice est dans la mémoire à 11 adresse Am+î est encore plus en avance que la ligne précédente et il n'y a pas lieu de les échanger. Le microprocesseur commande alors une lecture du couple C1 et C2 du détecteur d'avance-retard de la ligne dont l'indice est à l'adresse suivante de la mémoire. A chaque examen de l'état des lignes entrantes, les lignes en avance ou en retard sont décalées d'un pas de façon à avancer progressivement les lignes en retard et à retarder les lignes en avance. Pour éviter les conflits entre deux explorations de la mémoire FIFO de commande de connexion, le mode de réalisation préféré de l'invention comporte deux mémoires FIFO. Une mémoire FIFO 31 fournit les signaux de commande aux entrées 10 et 20 des rnultiplexeurs 1 et 2, et une mémoire FIFO 32 sert à réordonner le cycle d'exploration des lignes entrantes. Cette mémoire 32 reçoit les signaux de commande issus du multiplexeur 6 par un bus de liaison 30, et un signal d'horloge de test, de rythme F1 par exemple, dérivé du signal d'horloge de rythme F par division dans le microprocesseur 6. Un bus de liaison relie la mémoire 32 à la mémoire 31 par l'intermédiaire d'un circuit d'interface 33.La première mémoire, 31, commande les fermetures de portes au rythme F de l'horloge locale pour établir les connexions entrée-sortie, la seconde 32, utilisée pour l'inversion lorsqu'il y a lieu des lignes de la mémoire, est commandée par le microprocesseur 6. La mise à jour de la mémoire 31 est réalisée à chaque inversion de ligne dès qui n'y a plus de risque de perte ou de redoublement d'échantillon dû à la proximité des lignes échangées et de la ligne explorée pour la commande 10 et 20 (5 adresses d'écart par exemple entre les lignes échangées et la ligne explorée pour la commande de connexion). Un compteur-décompteur, dans le microprocesseur 6, est mis à jour à chaque calcul de différence. Ce compteur-décompteur compte dans un sens les lignes en avance et dans l'autre les lignes en retard. Ainsi, lorsque le nombre des lignes en avance est égal au nom bre des lignes en retard, son contenu est nul. Par contre, lorsqu'il y a plus de lignes en avance que de lignes en retard, ou inversement, son contenu indique le déséquilibre. Ce compteur-décompteur permet d'agir sur le rythme de l'horloge d'échantillonnage, trop lente si beaucoup de lignes sont en retard et trop rapide si beaucoup de lignes sont en avance, pour rétablir l'équilibre entre les différentes lignes de ce réseau de connexion. Le microprocesseur 6 a donc une sortie reliée à l'entrée de commande de rythme de l'horloge 4. L'asservissement correspondant a une constante de temps nettement supérieure à celle du système de compensation élémentaire, car une variation rapide du rythme d'horloge entrainerait des perturbations. Par ailleurs, les seuils s et S doivent etre choisis pour limiter le nombre de lignes signalées en avance ou en retard. Les valeurs de ces seuils peuvent également etre asservies de façon que, lorsque les rythmes des lignes entrantes sont peu dispersés, les seuils s et S, choisis proches, puissent améliorer encore le fonctionnement du dispositif de distribution et que, lorsque les rythmes des lignes entrantes sont assez dispersés, les seuils s et S, choisis assez éloignés, permettent de traiter seulement les lignes très en retard et les lignes très en avance par rapport au rythme moyen de l'horloge locale. Le mode de réalisation du dispositif de transfert donné ci-dessus l'a été en supposant toutes les lignes entrantes à des débits nominaux égaux, affectées par de faibles dérives. Un dispositif analogue est représenté schématiquement sur la figure 2 pour des lignes entrantes ayant des débits différents, par exemple un premier groupe de lignes lentes ayant un débit d et un autre groupe de li gnes rapides ayant un débit D multiple de d (par exemple: d = 16 Kbits/s et D = 32 Kbits/s). Ce type de situation se produit par exemple aux noeuds de distribution de réseaux multiservices. Les lignes au débit nominal le plus élevé sont traitées comme indiqué ci-dessus et les autres lignes sont traitées de la manière suivante : si D = dQ + r, où Q est le quotient entier de D et d et r le reste, il est possible d'utiliser l'horloge de test des lignes à fort débit pour tester également les lignes à faible débit, mais en testant chaque ligne lente tous les QRT1, T1 étant la période du rythme de test F1 R étant le nombre de lignes rapides. Ainsi, un cycle global de test comporte, lorsque le système est composé de R lignes rapides et de L lignes lentes, R intervalles d'échantillonnage élémentaires pour les lignes rapides et 1 intervalles d'échantillonnage destinés à l'échantillonnage de lignes lentes, 1 étant le cuotient entier Q. En effet dans une ligne rapide on peut mettre Q lignes lentes et pour L lignes lentes il faut 1 lignes rapides. Le système comporte donc à cet effet, dans le dispositif de commande 3, en plus des éléments déjà décrits en référence à la figure 1, 1 circuits à mémoire FIFO pour l'échantillonnage des lignes lentes (1 seul a été représenté sur la figure 2) comportant chacun une première mémoire 34 contenant la suite des couples d'indices correspondant à Q lignes lentes et dont l'adresse de lecture progresse de 1 à chaque appel de la première mémoire FIFO, correspondant à un cycle d'échantillonnage complet des R lignes rapides. Ce circuit à mémoire FIFO comporte également comme le premier, une seconde mémoire 35 destinée à l'inversion lorsqu'il y a lieu des contenus de deux adresses mémoire .Les deux mémoires 34 et 35 sont couplées par l'intermédiaire d'un circuit d'interface 36.Les sorties de commande d'échantillonnage des mémoires 31 et 37 sont reliées aux entrées de commande 10 et 20 des multiplexeurs 1 ét 2 par l'intermédiaire de circuits OU, respectivement 37 et 38. Comme pour les lignes rapides, le microprocesseur commande la prise en compte des détecteurs d'avance-retard correspondant aux lignes lentes, et les inversions entre les lignes lentes sont effectuées lorsqu'il y a lieu de la manière décrite ci-dessus. Les mémoires 31 et 32, dont les contenus correspondent aux lignes rapides d'une part et à l'appel des mémoires telles que 35 associées aux groupes de lignes lentes d'autre part, permettent par inversion des contenus de deux adresses successives dont l'un correspond à un échantillonnage rapide et l'autre à un appel de la mémoire 35 associée aux lignes lentes, de décaler les lignes lentes dans l'ordre d'échantillonnage des portes correspondantes. Pour savoir si oui ou non l'inversion est nécessaire, il faut comparer le retard de la ligne rapide et de la ligne lente correspondante.Pour cela il est nécessaire que les valeurs comparées correspondent à des arrivées de bits comparables dans le temps. A cet effet, le paramètre caractéristique de l'avance ou du retard est alors. une valeur moyenne du nombre de bits en attente sur les lignes rapides. Alors l'asservissement de l'horloge locale de commande de connexion peut être mis en oeuvre; Pour plusieurs débits nominaux différents, il faut prévoir autant de circuits à mémoire que de rythmes, chaque circuit à mémoire permettant des inversions dans l'ordre des lignes à échantillonner au même rythme et un replacement dans l'ordre d'échantillonnage général. L'invention n'est pas limitée aux modes de réalisation précisément décrits, ni au mode de fonctionnement décrit en détails, particulièrement en référence à la figure 1. En particulier, le cycle de test peut être organisé différemment, par exemple en recherchant d'abord parmi toutes les lignes (supposées au même débit nominal pour simplifier) celle dont l'écart (avance ou retard) par rapport à la valeur nominale est maximal. Si i est l'indice de cette ligne entrante et si Di est inférieur à une valeur nominale Do, correspondant au nombre de bits stockés pour une ligne dont le rythme suit exactement le rythme d'horloge,alors la ligne correspondante est la ligne la plus en avance et l'inversion du contenu de l'adresse mémoire correspondante a lieu avec l'adresse qui suit; si Di est supérieur à la valeur nominale, la ligne correspondante est la ligne la plus en retard et-l'inversion a lieu avec l'adresse qui précède dans l'ordre d'exploration. Pour l'évaluation de la dérive moyenne des lignes entrantes par rapport à l'horloge locale, au lieu de compter le nombre de lignes en avance et le nombre de lignes en retard, il est possible de calculer la valeur moyenne des nombres D. des bits stockés dans les memoires des circuits de détection d'avance-retard et de compa rer cette valeur à la valeur nominale D . Si cette va o leur moyenne est supérieure ou inférieure à Dow alors la fréquence d'horloge est modifiée par l'asservissement à constante de temps convenable. REVENDICATIONS 1. Dispositif de distribution de données numériques comportant un réseau de connexion (1,2) de n lignes entrantes à n lignes sortantes (n entier), un dispositif synchrone de commande de connexion (3) des n lignes entrantes à l'une des n lignes sortantes fonctionnant par échantillonnage cyclique des lignes entrantes, le rythme d'échantillonnage étant donné par une horloge locale (4), caractérisé en ce qu'il comporte en outre sur chaque ligne entrante un dispositif de détection d'avance-retard (5) du rythme des données entrantes par rapport au rythme de l'horloge locale, et un dispositif de test (6) couplé aux dispositifs de détection (5) pour comparer les avances et retards des différentes lignes entrantes, ce dispositif de test étant couplé au dispositif de commande de connexion pour modifier l'ordre des lignes entrantes dans le cycle a d'échantillonnage lorsqu'il y a lieu d'avan- cer des lignes en retard ou de retarder des lignes en avance. 2. Dispositif selon la revendication 1, caractérisé en ce que le dispositif de détection d'avance-retard (5) de chaque ligne comporte principalement une mémoire dans laquelle les données entrantes sont mises en mémoire au rythme de leur arrivée et sortent dans le même ordre aux instants d'échantillonnage déterminés par le dispositif de commande (3), cette mémoire comportant des pointeurs d'entrée et de sortie dont les sorties Ci (C1 et C2i 2 i = 1 à n) sont couplées au dispositif de test. 3. Dispositif selon l'une des revendications 1 et 2, caractérisé en ce que le dispositif de commande comporte au moins une mémoire FIFO (32), contenant, dans l'ordre des adresses mémoire A (m = 1 à n),la suite des couples (i, j) où i est l'indice des lignes entrantes (i = 1, n) et j l'indice des lignes sortantes (j = 1, n), cette suite étant modifiée par échange des contenus de deux emplacements mémoire d'adresses consécutives sur commande du dispositif de test lorsque le résultat du test indique qu'il y a lieu d'avancer ou de retarder une ligne dans l'ordre d'échantillonnage. 4. Dispositif selon la revendication 3, caractérisé en ce que le dispositif de commande comporte une seconde mémoire (31) semblable à la première dont la sortie, délivrant la suite des couples d'indices (i, j), est couplée au réseau de connexion ; le contenu de cette mémoire étant remis à jour après chaque modification dans l'ordre du cycle d'échantillonnage par l'intermédiaire d'un circuit d'interface (33) pour éviter les conflits entre l'exploration mémoire pour la commande de connexion et l'exploration mémoire pour l'échange éventuel entre les contenus de deux emplacements mémoire successifs. 5. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que le dispositif de test (6) comporte des moyens d'évaluation de la dérive moyenne des lignes entrantes par rapport à l'horloge locale (4), la sortie correspondante du dispositif de test étant reliée à une entrée de commande de rythme de cette horloge pour caler ce rythme d'horloge à un rythme correspondant au rythme moyen des lignes d'entrée. 6. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que la durée du test de l'ensemble des lignes entrantes est très supérieure à la durée d'un cycle d'échantillonnage. 7. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que, toutes les lignes ayant le même débit nominal,les indices des lignes sont tous mis en mémoire dans une seule mémoire, le dispositif de commande de connexion et le dispositif de test explorant successivement toutes les lignes de cette mémoire. 8. Dispositif selon l'une quelconque des revendications 1 à 6, caractérisé en ce que, les lignes d'entrée ayant des débits nominaux éventuellement différents, un rythme de base d'échantillonnage est égal au plus petit commun multiple des rythmes possibles, le dispositif de commande de connexion restituant,à partir de ce rythme de base, les rythmes d'échantillonnage de chaque ligne en fonction de son débit, et le dispositif de test explorant chacune des lignes à un rythme différent suivant son débit et commandant les modifications dans l'ordre d'échantillonnage des lignes entrantes par le dispositif de commande dans un ensemble de-mémoires (31, 34) dans lesquelles les couples d'indices sont mis en mémoires par groupes, en fonction des rythmes des lignes entrantes et des avances et retards détectés rapportés à une référence de rythme commune. 9. Réseau numérique de transmission, caractérisé en ce qu'il comporte au moins un dispositif de distribution de données numériques selon l'une des revendications précédentes.