Brevet FR2491240A1 — publié le 19820402

La présente invention se rapporte d'une façon géné- rale à un dispositif d'affichage d'instructions en séquence, utilisé avec un moniteur de séquence pour afficher une ins- truction et l'état de blocage ou déblocage de l'élément d' entrée ou de sortie correspondant. Un moniteur de séquence commande automatiquement un dispositif commandé, par exemple une machine-outil, selon un programme séquentiel qui contient un grand nombre d'ins- tructions. Un dispositif antérieur d'affichage permet d'af- ficher des blocs de séquence voulus, constitués chacun d'un élément de sortie et de plusieurs éléments d'entrée, et d'af- ficher en outre l'état de blocage ou déblocage des éléments. Un dispositif de ce genre est décrit dans le brevet des Etats Unis d'Amériques nu 3 964 026. Lorsqu 'il utilise le dispo- sitif antérieur d'affichage, l'opérateur peut contrôler un bloc de séquence lorsqu'un dérangement de machine s'est pro- duit ou, autrement dit, lorsqu'un élément de sortie n'a pas été excité. Mais il est quelquefois difficile de trouver la cause d'un dérangement de machine ou d'élémentd'entrée, con- cernant l'excitation de l'élément de sortie, car un élément d'entrée qui est inclus dans un bloc de séquence peut agir en élément de sortie dans un autre bloc de séquence et par conséquent, l'état bloqué ou débloqué d'un tel élément d'en- trée peut dépendre des états bloqués ou débloqués d'autres éléments. Pour cette raison, il est nécessaire de contrôler une certaine quantité de blocs de séquence, l'un après l'au- tre, concernant l'excitation de l'élément de sortie. Mais lorsque le dispositif antérieur d'affichage est utilisé, après avoir controlé un bloc de séquence, l'opérateur doit répéter la manipulation précédente, c'est à dire la spécifi- cation des données d'adresses et examiner le circuit de séquence. Par exemple,dans le cas des blocs de séquence re- présentés sur les figures 4 et 5, dans lesquelles un élé- d'entrée C 12 d'un premier bloc de séquence se comporte comme un élément de sortie 02 dans un second bloc de séqu- ence, si un élément de sortie 01 n'est pas excité en raison de létat bloqué de l'élément d'entrée C12, l'opérateur doit spécifier les données d'adresses 150 des éléments de sortie 02 pour afficher le second bloc de séquence et contrôler ce- lui des éléments d'entrée C 21, C22 et C23 qui empêche l'exci- tation de l'élément de sortie 02 et également, l'élément de sortie 01. Il est donc souhaitble de simplifier la manipulation pour l'affichage d'un bloc de séquence voulu ou une instruc- tion d'une séquence. Un objet essenntiel de l'invention est donc de pro- poser un dispositif d'affichage perfectionné, susceptible d'afficher une instruction de séquence par une manipulation simple, permettant ainsi à l'opérateur de trouver rapide- ment la cause d'un dérangement de machine ou d'un élément d'entrée, interdisant l'excitation d'un élément de sortie; Un autre objet de l'invention est de proposer un dispositif d'affichage perfectionné, du type mentionné ci- dessus, susceptible d'afficher une instruction de séquence et l'état bloqué ou débloqué de l'élément d'entrée ou de sor- tie qui lui correspond. Un autre objet encore de l'invention est de propo- ser un dispositif d'affichage perfectionné, du type mention- né ci-dessus, susceptible d'indiquer si l'état bloqué ou débloqué d'un élément d'entrée est satisfait par la commande d'essai de l'instruction d'entrée correspondante. En résumé, et selon l'invention, ces objets ainsi que d'autres sont atteints grace à un disspositif d'affi- chages d'instrution en séquence, destiné à afficher des ins- tructior.s d'entrée et de sortie. Ce dispositif est utilisé avec un moniteur de séquence qui comporte une mémoire de pro- gramme mémorisant un programme séquentiel constitué par un certains nombre d'instructions d'entrée et de sortie. Un pro- cesseur de données est connecté au moniteur de séquence. Une 24912 40 mémoire tampon est connectée au processeur de données et con- tient une zone de mémorisation de programme, un registre d' adresses d'entrée et un registre d'adresses de sortie. Le processeur de données peut remplir les fonctions suivantes: (1) une fonction de lecture pour lire le programme séquentiel dans la mémoire de programme, et pour le mémori- ser dans la zone de mémorisation de programme, (2) une fonction de mémorisation de donnéesd'adres- ses de sortie pour mémoriser les données d'adresses d'une instruction de sortie à afficher dans le registre d'adresses de sortie, (3)une première fonction de recherche d'instructions de sortie pour rechercher dans la zone de mémorisation de programme l'instruction de sortie dont les données d'adresses sont mémorisées dans le registre d'adresses de sortie, (4) une fonction de recherche d'instructions d'en- trée pour rechercher dans la zone de mémorisation de pro- gramme une instruction d'entrée, dont un élément d'entrée qui lui correspond concerne l'excitation d'un élément de sor- tie correspondant à l'insstruction de sortie, et pour mémo- riser les données d'adresses de l'instruction d'entrée dans le registre d'adresses d'entrée, (5) une seconde fonction de recherche d'instruction de sortie pour transférer le contenu du registre d'adresses d'entrée au registre d'adresses de sortie afin de rechercher ainsi dans la zone de mémorisation de programme, une instruc- tion de sortie dont les données d'adresses sont mémorisées dans le registre d'adresses d'entrée (6) une fonction d'affichage pour afficher l'ins- truction d'entrée ou de sortie recherchée par le processeur de données, et (7) une fonction de lecture d'états bloqués ou déblo- qués pour lire l'état de blocage ou de déblocage de l'élé- ment d'entrée ou de sortie correspondant à l'instruction d' entrée ou de sortie affichée. D'autres caractéristiques et avantages à J'invention Iseront mieux compris à la lecture de la description qui va suivre d'un exemple de réalisation et en se référant aux des- sins annexés sur lesquels la figure]. est un schéma simplifié utilisant un mo- niteur de séquence programmable et un dispositif d'affichage selon l'invention, la figure 2 est un organigramme destiné à expliquer le traitement que le processeur de données représenté sur la figure 1 effectue pour transférer le programme séquentiel d'une mémoire de programme du moniteur de séquence programma- ble à une mémoire tampon du dispositif d'affichages, les figures 3 (a) à 3 (f) sont des organigrammes des- tinés à expliquer les opérations de traitement que le proces- seur de données effectue pour afficher une instruction de séquence voulue et l'état bloqué ou débloqué de l'élément d'entrée ou de sortie correspondant, la figure 4 représente un exemple de circuits à relais la figure 5 est une figure explicative montrant les détails d'une zone de mémorisation de programme PSA de la mé- moire tampon et un programme séquentiel qui y est mémorisé, les figures 6 (a) à 6 (f) montrent les instructions *de séquence affichées sur le dispositif d'affichage, la figure 7 est un organigramme d'un autre mode de réalisation, et la figure 8 représente une mémoire tampon d'un autre mode de-réalisation. Les figures sur lesquelles les mêmes références numé- riques ou littérales désignent des éléments identiques o cor- respondants, et plus particulièrement la figure l,représentant un moniteur de séquence programmable 10 comprenant une mémoire de programme 11, une section 12 d'opérations logiques et de commandes et des sections 13 et 14 de circuits d'entrée et de sortie. La section 12 d'opération logique et de commande est connectée aux sections 13 et 14 de circuits d'entrée et de 249 1240 !sortie. La section 12 d'opération logique et de commande est connectée aux sections 13 et 14 de circuits d'entrée et de sortie par des lignes IOB et également à la mémoire de pro- gramme 11. La section 13 de circuits d'entrée est connectée à des éléments d'entrée 15, par exemple des commutateurs de limite et la section 14 de circuit de sortie est connectée à des éléments de sortie 16, par exemple de relais. La mémoi- re de programme Il contient un programme séquentiel compre- nant un certain nombre d'instructions d'entrée et de sortie qui seront décrites par la suite.La mémoire de programme Il contient un grand nombre de cellules de mémoire avec des adresses dans un ordre régulier. Une instruction qui est cons- tituée par un code binaire à plusieurs bits, par exemple 8 ou 16 bits, est mémorisé dans chaque cellule de mémoire. Chaque instruction comprend une partie de commande pour spéci- fier une opération de commande séquentielle et un opérande contenant des données d'adresses pour sélectionner l'un des éléments d'entrée et de sortie. La partie de commande est écrite en utilisant des mots de commande représentés dans le tableau ci-après. - Les mots de commande contiennent des commandes d'essai (TNA - TFE) et une commande de sortie (YON). Chaque instruction d'entrée est constituée par une commande d'essai et chaque instruction de sortie est constituée par une commande de sortie.Par exemple, des instructions d'entrée et de sortie sont telles que respectivement TNO 100, YON 200. Une série de plusieurs instructions définit un bloc de séquence, et ces instructions sont mémorisées dans l'ordre dans des cellules de mémoire dont les adresses de mémoire constituent une série. Le bloc de séquence est constitué par une instruction de sor- tie et au moins une instruction d'entrée. Par conséquent le programme séquentiel consiste en un certain nombre de ces blocs de séquence. La section 12 d'opérations logiques et de comman- des fonctionne selon le programme séquentiel mémorisé dans la mémoire 11, de sorte qu'une série d'opérations de commandes séquentielles sont exécutées en effectuant répétitivement les essais des éléments d'entréeet de sortie 15 et 16 con- nectés aux sections 13 et 14 des circuits d'entrée et de sortie, ainsi que l'excitation et la désexcitation des élé- ments de sortie 16 sur la phase des résultats des essais. La section 12 remplit également la fonction de recevoir un signal d'interruption INS provenant d'un dispositif extérieur qui sera mentionné par la suite afin d'interrompre l'exécution des opérations de commande séquentielle, pour émettre le pro- gramme séquentiel mémorisé dans la mémoire de programme Il o l'état de blocage ou de déblocage des éléments d'entrée et de sortie 15 et 16 vers le dispositif extérieur. Selon l'invention, un dispositif d'affichage 20 est prévu comme dispositif extérieur, agencé pour afficher une instruction de séquence voulue et l'état bloqué ou déblo- de l'élément d'entrée ou de sortie correspondant. Le disposi- tif d'affichage 20 comprend un processeur de données 21, cons- titué par un calculateur numérique à usage général, une mémoi- re tampon 22 et une unité 23 de manipulation et d'affichage et il est connecté au moniteur de séquence 10 par un circuit d'interface 24 et des lignes SLI, SL2, SL3 et SL4. L'unité 23 de manipulation et d'affichage connectée au processeur de données 21 comporte des touches numérique 30, une touche de lecture 31, un touche de recherche 32 et une touche de contact 33, ainsi qu'un dispositif CD d'affichage de commande, un dispositif AD d'affichage de données-1'adresses et un indica- teur PL2 d'irFstructions d'entrée. La mémoire tampon 22 con- nectée au processeur de données 21 comporte une zone de mémoire de programme séquentiel PSA destinée à mémoriser le programme séquentiel, à registre d'adresses d'entrée IAR, un registre d'adresse de sortie 0AR et plusieurs marqueurs FA, FB et FC qui seront décrit par la suite. En préparation aux opérations de traitement du processeur de données 21 pour l'affichage, le programme sé- quentiel mémorisé dans la mémoire de programme 11 est trans- féré à la mémoire tampon 22. Quand la touche de lecture 31 est manoeuvrée, le processeur de données 21 éxécute les phases à 55 sous-programme de lecture READ représenté sur la figure 2 afin d'appliquer le signal d'interruption INS à la section 12 d'opération et de commande du moniteur 10 pour mé- moriser dans la zone de mémorisation de programme PSA de la mémoire 22, la totalité du programme séquentiel mémorisé dans la mémoire de programme 11. Plus particulièrement, quand le signal d'interruption INS est appliqué à la section 12 à la phase 50, le mode de section 12 est changé à la phase 51 en mode de lecture, afin d'interrompre l'exécution des opéra- tions de commande de séquence et d'émettre à la phase 52 une instruction PSA pour l'y mémoriser.L'éxécution de la phase 52 est répétée jusqu'à ce qu'il soit sur que, à la phase 53, tout le programme de séquence soit mémorisé dans la zone de mémorisation de programme PSA et ensuite, le signal d'inter- ruption INS est annulé à la phase 55. Ensuite, le traitement du processeur de données 21 revient au sous-programme prin- cipal. Après la mémorisation du programme séquentiel dans la mémoire tampon 22, le processeur de données 21 exécute un sous programme d'affichage DIS représenté figures 3 (a) à 3(f) comprenant des première, seconde et troisième opérations décrites par la suite, si certaines parmis les touches numé- riques 30, la touche de recherche 32 et la touche de con- tact 33 sont manoeuvrées sélectivement. Le traitement effectué par le processeur de don- nées 21 sera expliqué ci-après, en prenant pour exemple un circuit à relais et le programme séquentiel correspondant représenté sur les figures 4 et 5. Lorsqu'un élément de sortie 01 dont les données d'adresses sont 100 n'est pas excité, l'opérateur commence à rechercher un élément d'entrée qui concerne l'excitation de l'élément de sortie 01. Lorsque certaines de touches numéri- ques 30 sont manoeuvrées pour une spécification d'adresse 249-1240 de l'élément de sortie 01 à contrôler, et lorsque la touche de contact 33 et la touche de recherche 32 sont manoeuvrées successivement, le processeur de données 21 effectue la pre-. mière opération pour afficher une instruction de sortie YON 100 correspondant à l'élément de sortie 01 en fonction des phases représentées sur les figures 3 (a)à 3 (c). Plus particulièrement, lorsque les touches nu- mériques 30 sont manoeuvrées, le processeur de données 21 met en place le marqueur FA de la mémoire tampon 22 à ia phase 61, mémorise les données d'adresses 100 de l'intruc- tion de sortie YON 100 dans le registre d'adresses de sor- tie OAR de la mémoire tampon 22 à la phase 62 et affiche les données d'adresses 100 sur le dispositif d'affichage AE de données d'adresses à la phase 63. Ensuite, quand la touche de contact 33 est manoeuvrée, le marqueur FB de la mémoire tampon 22 est positionné à la phase 66. Quand les touches numériques 30 et la touche de contact-33 ont été manoeuvrées successivement, la touche de recherche 32 est manoeuvrée et le programme passe à la phase 68. Dans ce cas, étant donné que les marqueurs FA et FB sont mis en placela phase 81 est atteinte pour rechercher dans la zone de mémo- risation de programme PSA l'instruction de sortie YON 100 dont les données d'adresses 100 sont mémorisées dans le registre d'adresses de sortie OAR, tandis que les marqueurs FA et FB sont ramenés au repos aux phases 69 et 80. Si l'ins- truction de sortie YON 100 n'est pas trouvée pour une rai- son ou une autre, l'indicateur PL2 d'instructions d'entrée s'allume à la phase 83 pour informer l'opérateur. Mais si elle est trouvée, les données d'adresse- 100 sont affichées sur le dispositif d'affichage d'adresse.- AD à la phase 85. Dans ce cas, les données d'adresse 100 sont déjà affichées depuis la phase 63, de sorte qu'aucun changement ne peut être observé. Ensuite, la phase 86 est exécutée pour émettre le signal d'interruption INS vers la section 12 de commande et d'opération afin d'interrompre les opérations de commande de séquence. Ensuite, le processeur de données 21 lit aux phases 87 et 88 dans la section 12 l'état bloqué ou déblo- qué des éléments de sortie 01 dont les données d'adresses ont été affichées sur le dispositif AD. Dans ce cas, l'indicateur PL1 d'état de blocage ou déblocage reste éteint à la phase 90 car l'élément de sortie 01 se trouve à l'état bloqué tandis que s'il se trouve à l'état débloqué, l'indi- cateur PL1 s'allume. Par conséquent, l'opérateur peut savoir si l'élément de sortie 01 est à l'état débloqué ou non.Le signal d'interruption INS est annulé à la phase 91. Les phases suivantes 92 et 93 impliquent l'affichage du mot de commande de l'instruction sur le dispositif d'affichage de commande CD. Le mot de commande YON de l'instruction de sor- tie YON 100 est converti à la phase 92 en des données de désignation de profil symbolique,et il est appliqué à la phase 93 au dispositif CD d'affichage et décommande afin de visualiser. A la phase 96, le marqueur FC est mis en place car, dans ce cas, la commande affichée YON est confir- mée à la phase 95 comme une commande de sortie. Par consé- quent, l'instruction de sortie voulue YON 100 et l'état blo- qué ou débloqué de l'élément de sortie sorrespondant 01 sont affichéscomme le montre la figure 6(a). Ensuite, l'opérateur appuie seulement sur la touche de recherche 32. En raison de la manoeuvre de la touche de recherche 32, le processeur de données 21 effec- tue la seconde opération pour afficher une instruction d'en- trée qui concerne l'excitation de l'élément de sortie 01 de l'instruction de sortie affichée YON 100. Plus particu- lièrement, quand la touche de recherche 32 est manoeuvrée, le traitement du processeur de données 21 progresse à la phase 71 représentée sur la figure 3 (f) depuis la phase 68 car le marqueur FB a été iamené au repos et le marqueur FC a été positionné A la pha>se 71, le processeur de données 21 ramène au repos le marqueur FC et, à la phase 72, il recher- che dans la zone de mémorisation de programme PSA, une ins- truction de sortie YON 90 qui a été mémorisée avant l'ins- truction de sortie YON 100, dont les données d'adresses sont mémorisées dans le registre d'adresses de sortie OAR. Ensuite à la phase 73, le processeur de données 21 lit une instruc- tion d'entrée TNA 10 qui est mémorisée après l'instruction de sortie YON 90 recherchée. Les données d'adresses 10 de l'instruction d'entrée TNA 10 sont mémorisées à la phase 76 dans le registre d'adresses d'entrée IAR. Ensuite, le trai- tement du processeur de données 21 progresse à nouveau vers les phases 85 à 96, de sorte que l'instruction d'entrée TNA et l'état bloqué ou débloqué de l'élément d'entrée corres- - pondant C 11 sont affichés, si par exemple,l'élément d'en- trée Cll est à l'état débloqué comme le montre la figure 6 (b). Dans ce cas, le marqueur FC n'est pas positionné àla phase 96 car l'instruction affichée TNA 10 est une instruc- tion d'entrée. Ainsi, étant donné que l'indicateur PL1 indique l'état bloqué ou débloqué de l'élément d'entrée Cil, l'opé- rateur peut déterminer si cet élément d'entrée Cil satisfait à la commande d'essai TNA de l'instruction d'entrée TNA 10. S'il obtient satisfaction, il reconnaît qu'il doit y avoir un autre élément qui empêche l'excitation de l'élément de sortie 01. Dans le but de rechercher la cause du manque d'excitation de l'élément de sortie 01, il appuie une fois encore sur la touche de recherche 32. Dans ce cas, étant don- né que le marqueur FC a été ramené au repos, le traitement du processeur de données 21 avance jusqu'à la phase 75 repré- sentée sur la figure 3 (f) pour lire une instruction d'entrée TNA 150 qui est mémorisée derrière l'instruction d'entrée TNA 10. tes données d'adresses 150 de l'instruction TNA 150 sont mémorisées dans le registre d'adresses d'entrée IAR à la phase 76, changeant ainsi le contenu du registre IAR de en 150. Ensuite, l'instruction d'entrée TNA 150 et l'état bloqué ou débloqué de l'élément d'entrée C12 correspondant 249 1240 sont affichés comme le montre la figure 6 (c) par l'exécution des phases 85 à 96. Il faut noter que le marqueur FC n'est pas positionné à la phase 96 car l'instruction affichée INA n'est pas une instruction de sortie. Dans cette opération si l'indicateur PLI n'a pas été annulé, l'opérateur reconnaît que l'élement d'entrée C12 se trouve à l'état bloqué et ne satisfait pas la commande d'essai INA de l'instruction d'entrée correspondante TNA 150. Ensuite, pour contrôler si l'élément d'entrée C12 se comporte comme un élément de sortie dans un autre bloc de séquence, l'opérateur appuie successivement sur la touche de contact 33. et la touche de recherche 32 pour commander le processeur de données 21 afin qu'il éxécute la troisième opération de re- cherche et d'affichage d'une instruction de sortie YON 150 dont les données d'adresses 150 sont mémorisées dans le re- gistre d'adresses d'entrée IAR. Plus particulièrement, quand la touche de con- tact 33 est manoeuvrée, le marqueur FB est positionné à la phase 66. Ensuite, quand la touche de recherche 32 est manoeu- vrée, le traitement du processeur de données 21 progresse jusqu'à la phase 78 en passant par la phase 77, car le mar- queur FA n'a pas été positionné. A la phase 78, les données d'adresses 150 mémorisées dans le registre d'adresses d'entrée IAR sont transférées au registre d'adresses de sortie OAR. Ensuite, à la phase 81, le processeur de données 21 recher- che dans la zone de programme PSA l'instruction de sortie YON 150 dont les données d'adresse 150 sont mémorisées dans le registre OAR. Si l'instruction de sortie YON 150 n'est pas trouvée, l'indicateur PL2 d'instruction d'entrée s'aL- lume à la phase 83 de sorte que l'opérateur reconnaît que l'élément d'entrée C12 correspondant à l'instruction d'en- trée INA 150 empêche l'excitation de l'élément de sortie 01. Mais si l'instruction de sortie YON 150 est trouvée à la phase 81, cette instruction et l'état de blocage ou déblocage de l'élément de sortie correspondant 02 sont affichés comme le montre la figure 6 (d), par l'éxécution des phases 85 à 96. Ensuite, l'opérateur appuie sur la touche de recherche 33 pour commander le processeur de données 21 afin qu'il éxécute la seconde opération d'af- fichage d'une instruction d'entrée INO 30 et de l'état de blocage ou de déblocage de l'élément d'entrée correspondant C21 comme le montre la figure 6 (c). Ensuite,si l'élément d'entrée C 21 est satisfait avec la commande TNO de l'ins- truction d'entrée TNO 30, l'opérateur appuie répétitivement sur la touche de recherche 33 jusqu'à ce qu'il trouve une instruction d'entrée non satisfaite. Au contraire, si l'élé- ment d'entrée C 21 n'est pas satisfait, l'opérateur appuie successivement sur la touche de contact 33 et la touche de recherche 32 pour commander le processeur de données 21 afin qu'il exécute la première opération pour déterminer s'il existe une instruction de sortie YON 30. S'il existe aucune instruction de sortie YON 30, l'indicateur PL2 d'instruction d'entrée s'allume comme le montre la figure 6 (f) tandis que les dispositifs d'affichage- AD et CD restent inchangés, de sorte que l'opérateur peut reconnaître que l'élément d'en- trée C 21 correspondant à l'instruction d'entrée TNO 30 est la cause du dérangement de la machine. Mais s'il existe une instruction de sortie, les seconde et troisième opérations mentionnées ci-dessus sont répétées jusqu'à ce que soit trouvé un élément d'entrée qui est la cause du dérangement de machine. Par conséquent l'opérateur peut trouver la cause du dérangement de machine par une simple manipulation, telle que la manoeuvre de la touche de contact 33 et de la touche de recherche 32 sans spécifier les données d'adresses. Il est a noter que si seulement la touche de recherche 32 est manoeuvrée répétiti vement, des instructions d'entrée et une instruction de sortie définissant un bloc de séquence sont affichées répétitivement, tour à tour, au moyen du marqueur FC. Par exemple, après qu'Une instruction d'entrée TFA 25 représentée sur la firuro 5 a été affiche, l'instruction de sortie YOIt 100 est affichée en appuyant sur la touche de recherche 32. A la mqnoeuvre suivante de la tou- * che de recherche 32,]'instruction d'entrée TiNA 10 est nf- fichée par l'exécution des phases 71 à 73, car le maroueur OC a été ramené au repos à la phase 96. P-r conséquent, les ins- tructions TNA 10, T17A 150, TFA 25 et Y0ON 100 sont affichées dans l'ordre quand la touche de recherche 22 est manoeuvrée répétitivement. Il est donc possible de contrôler répétitive- ment les éléments d'entrée Dar cette simple manipulation. La figure 7 est un organigramme d'un autre mrode de réa- lisation permettant d'indinuer si un él(ment d'entrée satisfait la commande d'essai de l'instruction d'entrée correspondante. les phases de traitement de ce mode de réalisation sont modi- fiées de manière à comporter les phases 90 a - 90 g au lieu de la phase 90 du premier mode de réalisation. Les autres phases sont les mêmes que dans le premier mode de réalisation. Quand l'instruction de sortie YON 100 est spécifiée par les touches numéri(.ues 30, le processeur de données 21 lit, à la phase 90 a, la commande YON de l'instruction de sortie. S'il s'agit d'une instruction de sortie, un marqueur d'essai Fil de la ménôire tarpon 22 représentée sur la Fig.8 est positionne à la phase 90c. Ensuite, quand l'instruction d'entrée TNA 10 est lu à la phase 73 par la manoeuvre de la touche de recherche 32, le traitement du processeur de données 21 progresse de la phase 90 b à la phase 90 d pour déterminer si l'état blooué ou débloqué de l'élément d'entrée C 11 correspondant. l'ins- truction d'entrée TNA 10 satisfaitla crmmande d'essai TIA de l'instruction d'entrée 'iNA 10. Si cet essai est satisfait, l'indicateur PLI s'allume à la phase 90 g, par].'indicn.teur FD resté positionné. Mais si l'essai n'est pas satisfait, le marqueurFD est ramné au repos à la phase 90 f, entraînint l'extinction de l'indicateur PL1 à la phase 90 g. L'opérateur peut donc reconnattre si un élément d'entrée satisfait ou non la commande TO de l'instruction d'entrée correspondante. Comme cela a été indioué ci-dessus, et selon l'in- vention, le processeur de données 21 mémorise les données d'adresses d'entrée d'un élément d'entrée dans le registre d'adresses d'entrée IAR, chaque fois que l'instruction d'entrée correspondante est affichée sur les dispositifs d'affichage AD et CD, il recherche une instruction de sortie dont les données d'adresses sont mémorisées dans le registre d'adres- ses d'entrée IAR quand les touches de contact et de recher- che 33 et 32 sont manoeuvrées, et il l.it une instruction d'en- trée qui concerne l'excitation d'un élément de sortie corres- pondant à l'élément de sortie. Il est donc possible pour l'o- pérateur,de trouver rpide'ent la cause d'un dérangement de machine ou d'un élément d'entrée interdisant l'excitation d'un élément de sortie, par cette simple manipulation des tou- ches de contact et de recherche. Il n'est pas nécessaire que l'opérateur spécifie répétitivement les données d'adresses des éléments de sortie ou des instructions de sortie corres- pondantes dans le cas o un élément d'entrée se comporte com- me un élément de sortie dans un autre bloc de séquence. Bien entendu, diverses modifications peuvent être ap- portées par l'homme de l'art aux modes de réalisation qui ont été décrits et illustrés sans sortir du cadre de l'invention. TABLEFAU liOTS DE COi.ANDE SIGPIFICATI0Tm TNA Essai si un élément E/S spécifi est d'hbloué, et donne un résultat d'essai combiné par une fonction aT avec un resultat d'essai précédent. TFA Essai si un élément E/S spécifié est blooué et donne un résultat d'essai combJné par une fonction ET.vec un résultat d'essai précédent TNO Essai si un élément E/S spécifié est déblonué et donne un résultat d'essai combiné par une fonction OTI avec un résultat d'essai précédent TFO Essai si un élément E/S spécifié est blooué et donne un résultat d'essai combiné par.une fonction OU avec un résultat d'essai précédent TNE Essai si un élément E/S spécifié est déblo blocQué donne un résultat d'essai com- biné par une fonction OU avec un résul- tat d'essai dans in résultat d'essai Ei précédent YON Excitation d'un élément de sortie spnécifié si le résultat d 'essai est satisfait IREVENDI CATTONS 1 - Dispositif d'affichage d'instructions en séquence utilisé avec un moniteur de séquence (Io) qui conaprend une mémoire de programme (1]) pour mémoriser un programme séquentiel constitué par un certain nombre d'entrées et de sorties, ledit dispositif d'affichage (20) d'instructions en séquence affichant lesdites in- structions d'entrée et de sortie, dispositif caractérise en ce qu'il comporte un processeur de données (21) con- necté audit moniteur de séquence, une mémoire tampon (22) connectée audit processeur de données et comportant une zone de mémorisation de programmes (PSA), un regis- tre d'adresses d'entrée (IAR), un registre d'adresses de sortie (OAR), ledit processeur de donné.es (21) pouvant remplir les fonctions suivantes: une fonction de lecture pour lire ledit programme séquentiel dans ladite mémoire de programme et pour le mémoriser dans ladite zone de mé- morisation de programme, une fonction de mémorisation de données d'adresses de sortie pour mémoriser des don- nées d'adresses d'une instruction de sortie à afficher dans ledit registre d'adresse de sortie, une première fonction de recherche d'instruction de sortie pour re- chercher dans ladité zone de mémorisation de programme ladite instruction de sortie dont les données d'adresses sont mémorisées dans ledit registre d'adresse de sortie, une fonction de recherche d'instruction d'entrée pour rechercher dans ladite zone de mémorisation de programme une instruction d'entrée dont un élément d'entrée corres- pond à ladite instruction d'entrêeconcerne l'excitation d'un élément de sortie correspondant à ladite instico- 3U tion de sortie et pour mémoriser les données d'adresses de ladite instruction d'entrée dans ledit registre d' adresses d'entrée, une seconde fonction de recherche d'instructions de sortie, pour transférer le contenu du- dit registre d'adresses de sortie afin de rechercher dans ladite zone de mémorisation de programme une instruc- tion de sortie dont.le données d'adresses sont mémori- 249 1 2 40 sées dans ledit regis.:tre 'adresses d'entrée, une fonc-' tion d'affichage pour afficiier ladite iu.nt;,uction (d'er- trte ou de sortie recherch niées et une fonction de]ecLure d'état bloqué ou dél lo- que pour lire l'état de leolage ou de deb]ocae de]',- ment d'entrée ou de sortie correspondant i l]adite instic- tion d'entrée ou de sortie affichée. 2 - Dispositif selon la revendication 1, carac- térisé en ce que ledit pi-ocesseur de données (21) peut en O10 outre remplir la fonction suivante: une fonction d'indi- cation d'Atat bloqué ou!té)loqué pour indiquer ledit état de bliocage ou de dé'bloca;,, Je Il ''lément d'erntrée ou de sortie qui correspond à ladite instruction d'entr.e ou de sortie affichée. 3 - Dispositif selon la revendication 1, carac- térisé en ce que ledit processeur de données (21) peut en outre remplir la fonction suivante: une fonction d'indi- cation pour indiquer ai]edit état de blocage ou de déb]o- cage de l'élément d'entrde est satisfait avec lacorimande de ladite instruction d'encrée qui lui correspond. 4 - 1)ispositif selon la revendication 2 ou 3, caractérisé en ce qu'il. comporte en outre un dispositif d'affichage de commande (CJ)) pour afficher]la commande de ladite instruction d'leirrée ou de sortie recherchée par ledit processeur de données. - D)isposiiit' seJlon la revendication 1, car.ic- térisé en ce qu'il comporte en outre un indicateur d'état de blocage ou dedéblocage (PLI1) pour indiquer ledit étai, bloqué ou débloqué de l'élèément d'entrée ou de sortie qui correspond à ladite jin' truction d'entrée ou de sort.e afi'ichh.e. 6 - Dispositif selon la revendication 1, carac- térisé en ce qu'il comnporte en outreun indicateur d'in- structions d'entrée (PI,2) Poour indiquer si l'état bloqué ou débloqué de l'élément d'entrée est satisfait avec la commande de ladite instruction d'entrée afFichée qui lui correspond.