Brevet FR2488006A1 — publié le 19820205

La présente invention concerne les circuits de report et elle s'applique, par exemple, aux circuits de génération de report simultané, du type en chaîne, qu'on utilise pour transmettre des signaux de report dans des additionneurs binaires de type parallèle. On connaît bien les avantages de rapidité de transmission du report, de simplicité de la topologie des circuits, et de la densité élevée d'implantation dans un circuit intégré qu'offrent les circuits de génération de report simultané du type en chaîne qui comportent plusieurs étages branchés en cascade, chacun d'eux utilisant une porte de transmission pour commander la transmission d'un signal de report dans l'étage. De façon caractéristique, chaque étage d'un circuit de report du type en chaîne comporte une borne d'entrée destinée à recevoir un signal de report d'entrée, une borne de sortie destinée.à fournir un signal de report de sortie, une porte de transmission dont le chemin de conduction est branché en série entre les bornes d'entrée et de sortie, un transistor de charge attaqué par un signal d'horloge dont le canal de conduction est connecté entre la borne de sortie et une borne d'alimentation VDD, et un réseau logique de report de sortie qui est connecté à la borne de sortie et qui réagit à des signaux de premier. opérande et de second opérande en produisant un signal de report de sortie approprié. Du fait que chaque étage du circuit de report introduit une résistance série et une capacité parallèle dans le chemin de transmission du report, le retard de transmission d'un signal de report dans un circuit de report comportant plusieurs étages augmente rapidement avec le nombre de ces étages. En outre, du fait que la transmission du report dans un circuit de report dynamique ne se produit que pendant un intervalle actif fixe, un signal deieport qui a été transmis dans une longue section de circuit de report peut 8tre retardé à un point tel que son amplitude n'atteigne pas son niveau logique final avant la fin de l'intervalle actif, ce qui fait que ce signal apparaît atténué. Par conséquent, un retard de transmission de signal excessivement long dans 2 - 2488006 un circuit de report dynamique fait apparaître le problème de l'atténuation du signal de report, ce qui impose des limitations sur l'intervalle actif minimal de tels circuits et sur le nombre maximal d'étages qui peuvent être incorporés dans de tels circuits. Une solution antérieure au problème de l'atténuation du signal de report dans des circuits de report du type en chaîne consiste à diviser un circuit de report long en sectionscourteset à interposer un amplificateur séparateur entre ces sections pour rétablir le niveau logique nominal du signal de report après chaque section. Cependant, cette solution n'est pas satisfaisante dans la mesure o chaque amplificateur séparateur non inverseur ajoute approximativement deux retards de porte au temps de transmission du signal de report dans le circuit de report, et les amplificateurs séparateurs deviennent eux-mêmes une source importante de retard de transmission des signaux de report. En outre, l'adjonction d'amplificateuw séparateum dans un circuit de report augmente l'aire nécessaire à l'implantation de ce circuit lorsqu'il est utilisé dans un circuit intégré et, par conséquent, augmente le coût de fabrication d'un tel circuit intégré. On voit donc clairement qu'il est nécessaire d'apporter au problème de l'atténuation des signaux de report dans les circuits générateurs de report simultané du type en chaine une solution qui supprime les invénients indiqués ci-dessus en permettant d'obtenir un retard de transmission du signal de report plus court et une implantation occupant une aire plus faible, dans le cas de l'utilisation dans un circuit intégrée Conformément à l'inventiez;s un circuit de report comprend plusieurs étages, chacun d'eux comprenant une borne d'entrée, une borne de sortie, la borne de sortie de chaque étage, à l'exception du dernier, étant branchée à la borne d'entrée d'un étage suivant, et un circuit de porte de transmission ayant un chemin de conduction branché entre les bornes d'entrée et de sortie et une borne de commande, le circuit de porte de transmission réagissant à un signal de commande présent sur la borne de commande en établissant une résistance relativement faible entre les extrémités de son chemin de conduction. Le circuit de report comporte en outre, dans au moins unétage, un élément de régénération qui réagit à un signal de report présent sur la borne d'entrée en positionnant de façon définie la borne d'entrée à un premier niveau prédéterminé Chaque étage peut comporter des moyens de charge branchés à la borne de sortie et réagissant à un premier signal en positionnant de façon définie la borne de sortie à un second niveau prédéterminé représentatif d'un premier état logiques des premiers moyens logiques branchés à la borne de sortie et réagissant à des second et troisième signaux en produisant sur la borne de sortie un niveau représentatif d'un second état logique lorsque les second et troisième signaux sont tous deux à des niveaux représentatif du premier état logique, et des seconds moyens logiques branchés à la borne de commande du circuit de porte de transmission et réagissant aux second et troisième signaux en produisant le signal de commande représentatif du premier état logique lorsque les second et troisième signaux sont respectivement à des niveaux qui sont représentatifs d'états logiques opposés, et l'élément de régénération, ou chacun d'eux, peut comprendre des troisièmes moyens logiques réagissant au premier signal et au niveau présent sur la borne d'entrée en produisant un niveau représentatif du premier état logique lorsque le niveau du premier signal et le niveau sur la borne d'entrée sont tous deux représentatif du second état logique, et un élément de commutation réagissant au niveau représentatif du premier état logique produit par les troisièmes moyens logiques en reliant la borne d'entrée à une première borne d'alimentation, la première borne d'alimentation étant destinée à recevoir un potentiel de polarisation au premier niveau prédéterminé représentatif du second état logique. Les premiers moyens logiques peuvent comprendre des moyens destinés à établir une fonction NON-ET sur la borne de sortie, les seconds moyens logiques peuvent comprendre des moyens destinés à établir une fonction OU- EXCLUSIF sur la borne de commande du circuit de porte de transmission, et les troisièmes moyens logiques peuvent comprendre des moyens destinés à établir une fonction NON-OU au niveau de l'élément de commutation. Chaque étage peut comporter une seconde borne d'alimentation destinée à recevoir un second potentiel de polarisation au second niveau prédéterminés les moyens de charge peuvent comprendre un premier transistor à effet de champ d'un premier type de conductivité ayant un canal de conduction branché entre la seconde borne d'alimentation et la borne de sortie, et une électrode de grille destinée à recevoir le premier signal, et le circuit de porte de transmission peut comprendre un second transistor à effet de champ du premier type de conductivité ayant un canal de conduction branché entre les bornes d'entrée et de sortie, et une électrode de grille branchée aux moyens destinés à établir la fonction OU- EXCLUSIP* et l'élément de commutation, ou chacun d'eux, peut comporter un troisième transistor à effet de champ du premier type de conductivité ayant un canal de conduction branché entre la borne d'entrée et la première borne d'alimentation, et une électrode de grille branchée aux moyens destinés à établir la fonction NON-OU. L'invention sera mieux comprise à la lecture de la lecture de la description qui va suivre d'un mode de réalisation et en se référant aux dessins annexés sur lesquels: La figure 1 est un schéma représentant une section d'un additionneur binaire parallèle connu, de type caractéristique, comprenant un étage d'un circuit de génération de report simultané du type en chaîne; La figure 2 est un schéma synoptique représentant un circuit de report connu du type en chaîne qui utilise des amplificateurs séparateurs pour rétablir les niveaux logiques des signaux de report; et La figure 3 est un schézareprésentant une section d'un additionneur binaire parallèle comprenant un étage d'un circuit de génération de report simultané du type en chatne correspondant à l'invention. On va maintenant considérer la figure t qui montre qu'une section d'un circuit additionneur binaire parallèle 1000 réalisé avec des transistors métal-oxyde-semiconducteur (Mos) contient deux portes NON-OU EXCLUSIF 1001 et 1002 et un étage 1003 d'un circuit de génération de report simultané du type en chaîne. L'étage de circuit de report 1003 comprend une borne d'entrée 1004 destinée à recevoir un bit de report d'entrée inversé Ce, et une borne de sortie 1005 destinée à fournir un bit de report de sortie inversé Us' une porte de transmission consistant en un transistor QI dont le canal de conduction est connecté en série entre les bornes d'entrée et de sortie, un transistor de charge Q2, attaqué par un signal d'horloge, dont le canal de conduction est connecté entre une borne d'alimentation VDD et la borne de sortie, et un réseau logique de report de sortie comprenant deux transistors Q3 et Q4 dont les canaux sont connectés en série entre la borne de sortie et une borne de masse* Le circuit de report est placé périodiquement à l'état actif et à l'état inactif par un signal d'horloge de précharge 0 appliqué sur la grille du transistor de charge Q2. Pendant l'intervalle au cours duquel le signal est à un niveau logique "1", le circuit de report est inactif et le transistor Q2 est dans son état conducteur, ce qui porte la borne de sortie 1005 à un potentiel pratiquement égal à celui de la borne VDD. Pendant les intervalles au cours desquels le signal " est à un niveau logique "0", le circuit de report est actif et le transistor Q2 est dans son état bloqué, pour isoler la borne de sortie de la borne d'alimentation VDD. Pendant que le circuit de report est actif, la section d'additionneur reçoit les bits de premier opérande et de second opérande, désignés respectivement par Ai et A2, qui ont le m8me poids. Les bits Ai et A2 sont appliqués aux grilles des transistors Q3 et Q4 du réseau logique de report de sortie. Lorsque Al et A2 sont tous deux à un niveau logique."1", les deux transistors Q3 et Q4 s.ont placés dans leurs états de conduction et la borne de sortie est maintenue au potentiel de la masse, qui est un niveau logique "0". Ainsi, le réseau logique de report de sortie réalise la fonction logique NON-ET portant sur les bits Al et A2. Les bits Ai et A2 sont également appliqués à la première porte NON-OU- EXCLUSIF 1001 qui calcule et fournit sur son noeud de sortie 1007 un bit de somme partielle. Le bit de somme partielle est ensuite appliqué à la seconde porte NON-OU EXCLUSIF 1002, en compagnie du bit Ee complémenté par un inverseur 1oo6, et le second demi-additionneur calcule le bit de somme S. Le bit de somme partielle présent sur le noeud 1007 est complémenté par un autre inverseur 1008 et il est appliqué à la grille du transistor de porte de transmission Qi. Lorsque le bit de somme partielle est à un niveau logique "o", le transistor Qi est placé dans son état de conduction pour que le bit C présent sur la borne d'entrée de l'étage puisse passer vers la borne de sortie de l'étage. Par conséquent, un bit C peut passer de la borne d'entrée à la borne de sortie lorsque les bits AI et A2 sont respectivement dans des états logiques opposés, dans les conditions dans lesquelles la combinaison de la première porte NON-OU- EXCLUSIF 1001 et de l'inverseur 1008 applique un niveau logique "1" sur la grille de Q1- Un signal de report qui se propage dans un étage du circuit de report rencontre une résistance série constituée principalement par la résistance à l'état conducteur du transistor Qi, et une capacité parallèle à la masse, constituée principalement par la capacité grille- canal du transistor QI, la capacité d'entrée de l'inverseur 1006 et les capacités parasites associées à la source et au drain de Qi, à la source de Q2 et au drain de Q3. La combinaison de la résistance série et de la capacité parallèle de chaque étage fait que le retard de transmission que manifeste le bit de report inversé dans le circuit de report augmente rapidement avec le nombre d'étages du circuit de report. Du fait que la transmission du report ne peut avoir lieu que pendant un intervalle fixe au cours duquel le circuit de report est actif, le temps nécessaire pour qu'un bit de report inversé se propage dans un grande nombre d'étages du circuit de report peut dépasser la durée de l'intervalle fixe, et le bit de report inversé qui s'est propagé dans ces étages peut être incapable d'atteindre son niveau logique nominal avant la fin de la durée fixe. Ceci entraIne une atténuation effective du bit de report inversé, au fur et à mesure qu'il se propage, et pour des circuits de report longs, le niveau logique du signal de report correspondant au bit de report inversé peut être dégradé à un point tel qu'il ne peut pas être détecté correctement par la section d'additionneur qui reçoit le bit de report inversé. Par conséquent, le retard de transmission du signal de report impose une limitation gênante sur l'intervalle actif minimal et sur le nombre maximal d'étages dans un circuit de report. On va maintenant considérer la figure 2 qui représente un schéma synoptique illustrant une solution antérieure au problème de l'atténuation du signal de report dans des circuits de report du type en chaîne. Les sous- ensembles 2001 à 2005 représentent N étages d'un circuit de report, chaque étage ayant la configuration de l'étage de circuit de report 1003, représentée sur la figure 1. Le circuit de report est divisé en sections à trois étages et un amplificateur séparateur non inverseur est intercalé après chaque section pqur rétablir le signal de report à son niveau logique n:Cminal et éviter ainsi les problèmes d'atténuation du signal de report. L'amplificateur séparateur consiste de façon caractéristique en deux inverseurs branchés en cascade et il introduit donc un retard de transmission qui équivaut à celui de deux portes logiques. On obtient un retard minimal dans l'ensemble du circuit de report en choisissant le nombre d'étages dans chaque section de façon que le retard dans la section soit approximativement égal au retard d'un amplificateur séparateur. Par conséquent, les amplificateurs séparateurs d'un circuit optimisé participent approximativement pour la moitié au retard d'un tel circuit de report. 3.5 En outre, les amplificateurs séparateurs augmentent également l'aire nécessaire à l'implantation du circuit de report dans un circuit intégré. Cette augmentation résulte non seulement des aires occupées par les éléments de circuit supplémentaires des amplificateurs séparateurs euxmêmes, mais également de la perte de la simplicité d'implantation que procure un circuit de report ayant des étages identiques. On va maintenant considérer la figure 3 qui représente un schéma d'une section 3000 d'un additionneur parallèle comprenant un étage 3001 d'un circuit de report perfectionné. Les références semblables des figures I et 3 désignent des composants correspondants. La section d'additionneur est réaliséeen technologie MOS à canal n, avec des transistors de charge fonctionnant en mode d'appauvrissement. Les portes NON-OU-EXCLUSIF 1001 et 1002 ont une configuration connue, de même que l'inverseur 1008. Le perfectionnement du circuit de report consiste dans l'ajout à chaque étage d'un réseau de régénération comprenant des transistors Q10, Qll, Q12 et Q13, pour rétablir le niveau logique "O" d'un bit Ce à sa valeur nominale qui e dans ce cas est pratiquement le potentiel de la masse. Du fait que la borne d'entrée de chaque étage est préchargée pratiquement au potentiel nominal de VDD par le transistor de charge de l'étage immédiatement précédent, avant le passage du circuit de report à l'état actif, le niveau logique "1" d'un signal e ne nécessite pas de régénération. Le réseau e de régénération comprend une porte NON-OU formée par les transistors Q10, Qll et Q13, qui reçoit les signaux 0 et C et qui applique au noeud A et à la grille de Q12 un signal e correspondant à la fonction logique NON-OU de ses signaux d'entrée. La porte NON-OU a également pour fonction d'appliquer le bit Ce complémenté à la seconde porte NON-OU-EXCLUSIF 1002. Lorsque le circuit de report est inactif alors que 0 est à un niveau logique "1", le transistor QIl est amené dans son état conducteur, ce qui place le noeud A à la masse et fait passer le transistor Q12 dans son état bloqué. Lorsque le circuit de report est dans son état actif, avec 0 à un niveau logique "0" et Ce à un niveau logique "1", Qll est amené à son état bloqué mais Q10 est amené à son état conducteur. Dans ces conditions, le noeud A demeure pratiquement au potentiel de la masse et Q12 demeure dans son état bloqué. Cependant, si pendant que le circuit de report est actifCe passe à un niveau suffisamment bas pour réduire la conductance de Q10 et permettre à Q13 de faire monter le noeud A à un niveau suffisamment élevé pour que Q12 passe dans son état conducteur, la borne d'entrée 1004 est amenée par Q12 à un potentiel pratiquement égal à celui de la masse, ce qui représente ltextrémum inférieur du niveau logique "O". Ainsi, si le niveau de signal sur la borne d'entrée tombe au dessous du niveau de seuil de commutation pour l'état logique "O" de la porte NON-OU, le réseau de régénération rétablit pratiquement le niveau de signal au potentiel de la masse. Le seuil de commutation pour l'état logique "0" de la porte NON-OU est déterminé par le rapport de transconductance ( ô) des transistors Q13 et Q10 qu'on peut régler pour obtenir un niveau de seuil désiré pour un état logique "O". Le réseau de régénération assure le rétablissement du signal de report dans un étagesans interposition de portes logiques dans le chemin de transmission du report. Le seul retard supplémentaire qui est introduit résulte de la capacité accrue que la connexion du réseau de régénération fait apparaître sur la borne d'entrée. Par conséquent, le circuit de report est capable de transmettre le report plus rapidement qu'un circuit qui utilise des amplificateurs séparateurs pour rétablir le signal de report. Le mode de réalisation préféré de l'invention comprend un réseau de régénération dans chaque étage du circuit de report de façon à bénéficier des avantages de simplicité d'implantation qu'on peut obtenir avec un circuit de report ayant des étages identiques. Cependant, dans de nombreux cas, il n'est pas nécessaire de régénérer le signal de report dans tous les étages pour éviter les problèmes d'atténuation du signal de report et il peut quelquefois être souhaitable, du point de vue de la réduction du nombre d'éléments dans le circuit de report, de n'introduire le réseau de régénération que dans le nombre d'étages nécessaire pour maintenir l'atténuation au dessous d'un niveau spécifié. L'aire supplémentaire qui est nécessaire pour loger un réseau de régénération dans tous les étages est habituellement plus que compensée par les économies d'aire au niveau de l'implantation qui résultent de l'utilisation d'un circuit de report ayant des étages identiques. Dans certains casé il peut être souhaitable d'avoir plus d'une porte de transmission dans chaque étage du circuit de report, le chemin de conduction de chaque porte de transmission étant connecté en série entre les bornes d'entrée et de sortie du circuit de report. Bien que dans le mode de réalisation de l'invention qu'on vient de décrire, le signal de report qui est transmis par le circuit de report soit un bit de report inversé (E)s le spécialiste de la conception ds circuits logiques notera évidemment que l'invention est également applicable, avec des modifications appropriées, à un circuit de report dans lequel le signal de report transmis est un bit de report non inversé. Dans ce dernier cas, le réseau de régénération est modifié de façon à rétablir pratiquement au potentiel de VDD un niveau logique "1" dégradé. Il va de soi que de nombreuses autres modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. Par exemple, on peut également réaliser les circuits avec d'autres technologies de transistor à effet de champ, comme la technologie métal-oxyde-semiconducteur à canal p (PMOS) ou la technologie métal-oxyde-semiconducteur complémentaire (CMOS). REVENDICATIONS 1. Circuit de report comprenant plusieurs étages, chacun d'eux comportant une borne d'entrée, une borne de sortie, avec la borne de sortie de chaque étage, à l'exception du dernier, branchée à la borne d'entrée d'un étage suivant, et un circuit de porte de transmission ayant un chemin de conduction branché entre les bornes d'entrée et de sortie, et une borne de commande, le circuit de porte de transmission réagissant à un signal de commande présent sur la borne de commande en établissant une résistance relativement faible entre les extrémités de son chemin de conduction, caractérisé en ce qu'il comprend, dans au moins un étage, un élément de régénération (Q1O - Q13) qui réagit à un signal de report présent sur la borne d'entrée (1004) en positionnant de façon définie la borne d'entrée à un premier niveau prédétermin 2. Circuit de report selon la revendication 1, caractérisé en ce que chaque étage comprend des moyens de charge (Q2) branchésà la borne de sortie (1005) et réagissant à un premier signal (0) de façon à positionner de manière définie la borne de sortie à un second niveau prédéterminé représentatif d'un premier état logique, des premiers moyens logiques (Q3, Q4) branchés à la borne de sortie et réagissant à des second et troisième signaux (Ai, A2) de façon à.produire sur la borne de sortie un niveau représentatif d'un second état logique, lorsque les second et troisième signaux sont tous deux à des niveaux représentatifs du premier état logique, et des seconds moyens logiques (1001, 1008) branchés à la borne de commande du circuit de porte de transmission (Qi) et réagissant aux second et troisième signaux de façon à produire le signal de commande représentatif du premier état logique lorsque les second et troisième signaux sont respectivement à des niveaux représentatifs d'états logiques opposés, et l'élément de régénération, ou chacun d'eux, comprend des troisièmes moyens logiques (Q10, Qil, Q13) qui réagissent au premier signal et au niveau présent sur la borne d'entrée en produisant un niveau représentatif du premier état logique lorsque le niveau du premier.signal ainsi que le niveau sur la borne d'entrée sont représentatifs du second état logiques et un élément de commutation (Q12) qui réagit au niveau représentatif du premier état logique produit par les troisièmes moyens logiques en branchant la borne d'entrée à une première borne d'alimentation, cette première borne d'alimentation étant destinée à recevoir un potentiel de polarisation au premier niveau prédéterminé, représentatif du second état logique. 3. Circuit de report selon la revendication 2, caractérisé en ce que les premiers moyens logiques comprennent des moyens destinés à établir une fonction NON-ET au niveau de la borne de sortie, les seconds moyens logiques comprennent des moyens destinés à établir une fonction OUEXCLUSIF au niveau de la borne de commande du circuit de porte de transmission, et les troisièmes moyens logiques comprennent des moyens destinés à établir une fonction NON-OU au niveau de l'élément de commutation. 4. Circuit de report selon la revendication 3, caractérisé en ce que chaque étage comprend une seconde borne d'alimentation destinée à recevoir un second potentiel de polarisation au second niveau prédéterminé, les moyens de charge comprennent un premier transistor à effet de champ d'un premier type de conductivité qui comporte un canal de conduction branché entre la seconde borne d'alimentation et la borne de sortie, et une électrode de grille destinée à recevoir le premier signal, et le circuit de porte de transmission comprend un second transistor à effet de champ du premier type de conductivité ayant un canal de conduction branché entre les bornes d'entrée et de sortie, et une électrode de grille branchée aux moyens destinés à établir la fonction OU- EXCLUSIP, et l'élément de commutation, ou chaque élément de commutation, comporte un troisième transistor à effet de champ du premier type de conductivité ayant un canal de conduction branché entre la borne d'entrée et la première borne d'alimentation, et une électrode de grille branchée aux moyens destinés à établir-la fonction NON-OU.