Brevet FR2488075A1 — publié le 19820205

La présente invention concerne les démodulateurs de signaux modulés suivant une modulation de phase conti- nue et les systèmes de transmission comportant de tels démodulateurs, en particulier les systèmes de transmis- sion de données binaires utilisant des canaux peu fia- bles à cause des nombreuses perturbations qui affectent la transmission. Un canal troposphérique, par exemple, occasionne des interférences entre les données, ce qui détériore la démodulation. Ces interférences sont dues à une propaga- tion des signaux suivant des trajets différents. Actuellement pour effectuer une démodulation adap- tée aux caractéristiques du canal, il est connu d'utili- ser un filtre transverse suivi d'un démodulateur classi- que défini pour la réception de signaux provenant d'un canal sans distorsion. Le filtre transverse permet de régénérer le signal original (en amplitude, en phase et en fréquence) et de réaliser l'adaptation, c'est-à-dire de corriger les distorsions subies par le signal au cours de la transmission. Cette méthode connue présente les deux inconvé- nients suivants: - Lors d'un évanouissement temporaire et sélec- tif du niveau moyen des signaux reçus dû à des varia- tionsdans le temps des conditions de propagation, le gain du filtre transverse est augmenté pour les fréquen- ces affaiblies ce qui apporte une dégradation du rapport signal sur bruit global. - La correction de distorsion s'applique sur le signal émis alors que pour une modulation à variation continue de phase, l'information utile n'est contenue que dans un seul paramètre: la phase. Le démodulateur de la présente invention permet de pallier ces inconvénients à l'aide de moyens simples. Selon l'invention, un démodulateur d'un signal mo- dulé suivant une modulation de phase continue pour la transmission de données binaires suivant la fréquence F, est caractérisé en ce qu'il comporte: des moyens de dé- termination des valeurs de la phase du signal modulé re- çu; des moyens d'évaluation de la valeur de bit reçu d'après les valeurs de la phase du signal; des moyens de décision décidant si l'évaluation de la valeur de bit reçu est correcte ou erronée; des moyens de couplage ayant une entrée couplée à la sortie des moyens d'évalua- tion de la valeur de bit reçu et une sortie délivrant la valeur de bit évaluée lorsque l'évaluation de la valeur de bit reçu est correcte; des moyens d'estimation et de mémorisation de la valeur de distorsion ayant altérée la partie ae signal utile à l'évaluation de la valeur du bit reçu lorsque cette évaluation est correcte; et des moyens d'estimation, lorsque l'évaluation de la valeur de bit reçu est erronée, de la valeur de bit la plus probablement transmise en fonction des valeurs de distor- sion mémorisées et des valeurs da la phase du signal. L'invention sera mieux comprise et d'autres carac- téristiques apparaîtront à l'aide de la description ci- après et des figures s'y rapportant sur lesquelles: - la figure 1 représente un mode de réalisation du démodulateur selon l'invention; - les figures 2, 3 et 4 représentent des.éléments du démodulateur selon l'invention; - les figures 5 et 6 représentent des courbes de phase permettant de mieux comprendre le fonctionnement du dispositif selon l'invention. Sur les figures 1, 2, 3 et 4, les dispositifs de synchronisation précise, relevant de la technologie cou- rante, n'ont pas été représentés en vue de rendre les dessins plus clairs et de simplifier l'exposé. L'exemple de réalisation qui va être décrit s'ap- plique à un démodulateur d'un signal modulé suivant la modulation M.S.K. ("Minimum Shift Keying" en littérature anglo-saxonne), à variation linéaire de phase, mais le principe est valable pour toute modulation à variation continue de phase. Il est rappelé que la modulation M.S.K. consiste à associer à chaque intervalle de temps de durée T, un bit à transmettre dont la valeur est fonction de la va- riation de la phase '4 du signal modulé pendant l'inter- valle de temps associé. Ainsi, pour une valeur de bit éga- le à +1, la phase du signal augmentera de + 2 et pour une valeur de bit égale à -1, la phase du signal dimi- nuera de - 2s Un exemple de courbe de phase théorique d'un si- gnal modulé en M.S.K. est donné sur la figure 5. A par- tir d'un instant to, il est noté pour chaque intervalle de temps de durée T la valeur du bit ai associé (i va- riant de 1 à n, n entier positif). Le principe de démodulation mis en oeuvre par le démodulateur selon l'invention consiste à mesurer la phase du signal modulé reçu, à déterminer le sens de va- riation de la phase de ce signal pendant chaque inter- valle de temps de durée T associé à chaque bit, et à en déduire une estimation du bit transmis. La détermination du sens de variation de la phase s'effectue en tenant compte de la distorsion apportée par la transmission sur la phase du signal reçu, d'o la nécessité d'estimer la valeur de la distorsion de la phase. Cette estimation n'est possible que lorsque la variation de la distorsion est lente vis-à-vis du rythme bit (quelques centaines de bits). L'estimation de la valeur du bit transmis basée sur la détermination de la variation de la phase du si- gnal peut être considérée soit comme valeur sûre (cas non douteux), soit comme valeur probablement erronée quand le bruit ajouté à la distorsion rend la décision de l'estimation douteuse (cas douteux). Le principe d'estimation de la valeur du bit trans- mis selon l'invention consiste à détecter les cas douteux et les cas non douteux, à établir une table de distorsion mise à jour périodiquement dans les cas non douteux, et à estimer à l'aide de cette table la valeur du bit le plus Probablement transmis dans les cas douteux. La détection des cas douteux et non douteux est basée sur la détermination de la variation de la phase A*. Si J I est inférieure à un seuil S' = - E il est décidé que le cas est douteux, si Iûqi est supé- rieure à S', il est décidé que le cas est non-douteux ( ble) La structure générale d'un démodulateur mettant en oeuvre le principe explicité ci-dessus est représentée sur la figure 1. Sur cette figure, est représentée une borne d'en- trée 1 destinée à recevoir un signal modulé suivant la modulation M.S.K. et couplée à la première entrée d'un comparateur de phase 2 dont la deuxième entrée et la sortie sont respectivement reliées à un oscillateur lo- cal 51 et à la première entrée d'un échantillonneur 3. *La sortie de cet échantillonneur 3 est couplée à travers un convertisseur analogique-numérique 4 à l'entrée d'une porte 5 dont l'entrée de commande est connectée à une sortie 109 de moyens d'asservissement 8. Une entrée 108 de ces moyens d'asservissement 8 est re- liée à la sortie du convertisseur analogique-numérique 4. En outre, les moyens d'asservissement 8 comportent une sortie 110 couplée, à travers un circuit d'horloge 9, à l'entrée d'horloge de l'échantillonneur 3, à l'en- trée d'horloge du convertisseur analogique-numérique 4 et à une entrée 105 des moyens d'asservissement 8. La sortie de la porte 5 est reliée à la première entrée d'un comparateur 6 et à l'entrée d'un dispositif à retard 10 de retard T. La seconde entrée et la sortie du comparateur 6 sont respectivement reliées à la sortie 101 du dispositif à retard 10 et à la première entrée d'un comparateur 11. Ce comparateur 11 comporte une deu- xième entrée destinée à recevoir une valeur de seuil S", une première sortie 107 reliée à une entrée de valida- tion de moyens d'estimation 13 de la valeur du bit-le plus probablement transmis, et une deuxième sortie 104 couplée d'une part à une entrée de validation de moyens d'estimation 12 de la distorsion et d'autre part à une entrée de validation de moyens de sélection 80 à travers un dispositif à retard 82, de retard T. Les moyens d'estimation 12 et 13 comportent une entrée commune 100 couplée à la sortie du comparateur 6 à travers un comparateur 7 dont une entrée auxiliaire est destinée à recevoir la valeur 0. Une autre entrée commune,ix moyens d'estimation 12 et 13 est reliée à la sortie 101 du dispositif à retard 10. En outre, la sortie et une entrée auxiliaire des moyens d'estimation 12 sont respectivement couplées à une entrée 103 des moyens d'estimation 13 et à la sortie 109 des moyens d'asservissement 8. La sortie 84 des moyens d'estima- tion 13 est reliée à une première entrée des moyens de sélection 80 dont une seconde entrée est couplée à la sortie du comparateur 7 à travers un dispositif à re- tard 83, de retard T. Enfin, la sortie des moyens de sélection 80 est reliée à une borne de sortie 14. Le comparateur de phase 2, l'échantillonneur 3, l'oscillateur local 51, le convertisseur analogique- numérique 4, les moyens d'asservissement 8, le circuit d'horloge 9 et la porte 5 forment des moyens 600 de détermination de la phase du signal. De même, le dispositif à retard 10, le compara- teur 6 et le comparateur 7 constituent des moyens 700 d'évaluation de la valeur du bit reçu. Le fonctionnement de ce dispositif est le suivant La phase du signal modulé en M.S.K. reçu sur la borne d'entrée 1 est comparée par le comparateur de phase 2 à celle du signal de sortie de l'oscillateur local 51. L'amplitude du signal délivré par le comparateur de phase 2 correspond à la valeur de la phase du signal d'entrée. Des échantillons de la valeur de cette phase sont déli- vrés à un rythme 2F = 2 par l'échantillonneur 3 puis sont convertis en numérique par le convertisseur analo- gique-numérique 4, ce qui permet de disposer de deux mesures par intervalle de temps associé a chaque bit. Il peut être vérifié, sur la figure 6, qui repré- sente un exemple de courbe de phase dans le cas o la phase t est altérée par la distorsion, que les couples d'instants de mesure dits "impairs": (t1, t2), (t3, t4), (t5,t6), (t7, t8), (tg, t10),..., fourniront des in- formations correctes sur le sens de variation de la pha- se durant les intervalles de temps associés au bit transmis, alors que les couples dits "pairs": (t2, t3), (t4, t5), (t6, t7), (t8, tg)..., donneront des infor- mations incorrectes. -L'appariement correct des mesures peut être déduit de la comparaison des histogrammes des pentes de la cour- be de phase obtenues avec les couples "impairs" et avec les couples "pairs". De plus, il est préférable de mesurer la phase du signal aux instants t + iT, la variation de phase durant chaque intervalle de temps T sera ainsi déterminée avec plus de précision. - Pour cela, les moyens d'asservissement 8, d'une part asservissent la fréquence d'échantillonnage 2F fournie par le circuit d'horloge 9 afin que les instants de mesure de phase soient positionnés au milieu et aux extrémités de chaque intervalle de temps de durée T as- socié au bit transmis, et d'autre part délivrent un si- gnal de commande à l'entrée de commande de la porte 5 afin de ne conserver à la sortie de cette porte que les échantillons correspondant aux instants de mesure t0 + iT. Le fonctionnement de ces moyens d'asservissement 8 sera mieux compris à l'aide de la figure 2 sur laquel- le sont représentés les éléments qui les composent. Sur cette figure 2, un comparateur 72 compare cha- que valeur de phase reçue sur la borne d'entrée 108 à la valeur délivrée par un dispositif à retard 71, de re- tard T/2 dont l'entrée est reliée à la borne 108. Ainsi, ce comparateur 72 délivre, suivant le rythme 2F, les va-- leurs successives des pentes caractérisant la courbe de phase du signal d'entrée reçue sur la borne 1. Une bas- cule bistable 44 dont l'entrée est reliée à la sortie de ce comparateur 72, aiguille alternativement les valeurs des pentes vers les premières entrées de deux compara- teurs 45 et 48 pour les comparer à un signal de seuil S appliqué à leurs deuxièmes entrées. La sortie du compa- rateur 45 et la sortie du comparateur 48 sont respecti- vement couplées à l'entrée d'un compteur 46 et à l'entrée d'un compteur 47. Les comparateurs 45 et 48 délivrent al- ternativement un signal de commande pour incrémenter res- pectivement les compteurs 46 et 47 à condition que la va- leur de la pente analysée soit supérieure au seuil fixé S. Un comparateur 49 comportant deux entrées-respective- ment reliées aux sorties de ces compteurs 46 et 47 per- met en outre de comparer régulièrement les contenus des compteurs entre eux. Considérons, pour une meilleure compréhension de la suite de l'exposé, que les compteurs 46 et 47 réali- sent respectivement un comptage des pentes obtenues avec les couples de mesure dits "pairs" et un comptage des pen- tes obtenues avec les couples de mesure dits "impairs". Pour réaliser l'asservissement du circuit d'horlo- ge 9, un comparateur 50, dont la première entrée est couplée à la sortie du comparateur 49 et dont la deuxième entrée reçoit un signal de seuil S1, délivre sur la borne de sortie 110 un signal de commande de décalage de l'ins- tant de mesure tant que les contenus des compteurs ne sont pas égaux (à une certaine tolérance près). Lorsque l'éga- lité des contenus des compteurs est obtenue, le compara- teur 50 ne délivre plus de signal de commande de décalage, les instants de mesure correspondent alors au milieu et aux extrémités de chaque intervalle de temps de durée T associé au bit transmis. Du fait de la tolérance admissible sur l'égalité des contenus des compteurs, le signal de commande de dé- calage n'est délivré par le comparateur 50 que lorsque l'écart entre les contenus des compteurs est supérieur au seuil déterminé S1. Une fois la synchronisation acquise, il n'est plus nécessaire de conserver la mesure de phase au milieu des intervalles de temps associés aux bits, car la différence de phase est la plus grande entre les instants de mesure placés aux extrémités de chaque intervalle. Pour lever l'ambiguité sur le choix de la mesure initiale comme dé- but de bit, un dispositif de traitement 53 détecte le premier instant de changement de signe des valeurs de pentes délivrées par le comparateur 72 et délivre une impulsion d'initialisation pour initialiser.un diviseur 52. Cette impulsion d'initialisation est elle-même vali- dée par un signal de commande auxiliaire fourni par le comparateur 50 et qui indique que la synchronisation est acquise. Le diviseur 52 divise par 2 la fréquence 2F du signal de sortie du circuit d'horloge 9 présent sur la borne 105. Le signal à la fréquence F ainsi fourni sur la borne de sortie 109 par la sortie du diviseur 52,sert de signal.de commande d'ouverture de la porte 5 (figure1) afin d'inhiber un échantillon sur deux et de n'obtenir à la sortie de la porte 5 que les échantillons correspondant aux extrémités des intervalles de durée T associés aux bits transmis (c'est-à-dire aux instants t0 + it, figure 5). Une détermination, appelée prédémodulation, du sens de la variation de la phase pendant chaque intervalle de temps T est ensuite effectuée à l'aide des moyens 700 d'évaluation de la valeur du bit reçu représentés sur la figure 1. Le comparateur 6 délivre, à chaque instant 1 5 t0 + iT, la valeur Aq de la variation de phase du signal d'entrée depuis l'instant to + (i - 1)T. Le comparateur 7 compare cette valeur a 0 et délivre un "1" logique si cette valeur est positive et un "-1" logique si cette valeur est négative; le "1" logique correspond à une es- timation de la variation de phase égale à + 2' c'est-à- dire à une estimation de la valeur du bit reçu égale à 1, le "-1" logique correspond à une estimation de la va- leur du bit reçu égale à -1. Afin de déterminer si l'estimation effectuée par le comparateur 7 est sûre (cas non douteux) ou bien erronée (cas douteux), le comparateur 11 effectue une comparaison de la valeur IA( | par rapport à un seuil fixe S" (avec S" = 2 E' s). Si la variation de phase 14^q est supérieure à S", la prédémodulation effectuée par le comparateur 7 est. considérée comme correcte, le comparateur 11 délivre alors sur sa sortie 104 un signal de commande pour valider les moyens d'estimation 12 de la distorsion. Après avoir été retardé de T par le dispositif à retard 82, ce signal de commande est aussi utilisé pour commander les moyens de sélection 80 afin qu'ils délivrent la valeur de bit pré- sente sur la sortie du dispositif à retard 83, de retard T. Cette valeur de bit correspond à la valeur qui a été estimée par le comparateur 7 et qui a été considérée com- me correcte par le comparateur 11. Les retards apportés par les dispositifs à retard 82 et 83 correspondent au temps de calcul des moyens d'estimation 13, les moyens de sélection 80 devant fournir sur la borne de sortie 14 soit la valeur estimée par les moyens d'estimation 13, soit la valeur estimée par le comparateur 7. Dans le cas contraire, c'est-à-dire A'tinférieure a S", la prédémodulation est considérée comme erronée, le comparateur 11 délivre un signal de commande sur sa sortie 107 pour valider les moyens d'estimation 13 de la valeur du bit le plus probablement reçu. Cette estimation est effectuée en fonction du résultat de la prédémodula- tion et d'une table de distorsion remise à jour à chaque cas non douteux. En effet, à partir des valeurs de bits prédémodu- lés ai considérées comme correctes, il peut être recons- titué une courbe de variation de phase théorique à partir d'une origine arbitraire e0, les valeurs de phase théori- ques suivantes étant calculées par la formule e ei = 9i + 2 ai avec a. = signe de ( i+1 A chaque cas non douteux, il peut être estimé une valeur de la distorsion en calculant la différence entre i (valeur mesurée) et ei (valeur théorique). Considérons, par exemple, que la distorsion est provoquée par la combinaison de signaux ayant suivis des trajets différents dont les écarts à la réception sont inférieurs à la durée T. La distorsion du signal reçu à l'instant ti dépend alors de la valeur des deux bits ad- jacents (ai,V ai). Si les écarts atteignaient 2T, la distorsion dépendrait de la valeur des bits: ai-2' ai_V, ai et ai+l. Pour simplifier l'exposé, il est supposé que l'écart reste inférieur à T. Le couple (ai 1 ai) peut prendre 22 valeurs différentes. Pour chaque combinaison estimée (ai-u ai), il est calculé Ai = qi - ei qui caractérise la distorsion. La présence de bruit entraîne que, pour d'autres combinaisons estimées identiques, il sera déterminé des valeurs de distorsion différentes distribuées autour d'une valeur médiane dépendant uniquement de la distor- sion en l'absence de bruit. Ainsi, il peut être créé une table de distorsion contenant quatre valeurs médianes de distorsion corres- pondant aux quatre combinaisons possibles de deux bits. Mais la variation lente dans le temps de la distribution des trajets multiples nécessite un ajustement périodique des valeurs médianes mises en table. En résumé, le comparateur 11 détermine si l'esti- mation de la valeur du bit délivré par le comparateur 7 est correcte ou erronée. Au cas o cette valeur est con- sidérée comme correcte (cas non douteux), la table de distorsion est mise à jour et la valeur délivrée sur la borne de sortie 14, à travers les moyens de sélection 80, est celle estimée par le comparateur 7. Dans le cas con- traire, o la valeur est considérée comme erronée (cas douteux), les moyens d'estimation 13 déterminent la va- leur la plus probablement reçue a l'aide de la table de distorsion et délivrent cette valeur sur la borne de sortie 14 à travers les moyens de sélection 80. Le fonctionnement des moyens d'estimation 12 et 13 sera mieux compris à l'aide des figures 3 et 4 sur lesquelles ces dispositifs sont respectivement représen- tés. Sur la figure 3, les moyens d'estimation 12 com- portent une mémoire 20 couplée à une mémoire 24 par un bus. Cette mémoire 20 a deux entrées respectivement re- liées à l'entrée et à la sortie d'une ligne à retard 19 dont l'entrée est reliée à l'entrée 100 de ces moyens d'estimation. Chacune de ces mémoires comprend une pre- mière zone de mémoire destinée à mémoriser les quatre valeurs médianes de la table de distorsion et une deu- xième zone de mémoire destinée à être utilisée pour le calcul de nouvelles valeurs de distorsion à insérer dans la table de distorsion. Pour ce calcul, il est lu, à cha- que instant ti, la valeur médiane d de la distorsion re- p présentée dans la table en fonction du couple (ai, ai 1) dont les valeurs des éléments sont respectivement présen- tes sur la borne 100 et sur la sortie du dispositif à retard 19, de retard T. Cette valeur dp de la distorsion est fournie à la première entrée 200 d'un comparateur 21 pour être compa- rée à une estimation d de la distorsion fournie à une p seconde entrée de ce comparateur 21. Cette estimation dp est obtenue à la sortie d'un autre comparateur 18 qui- permet de comparer la valeur mesurée -i de la phase dis- ponible sur la borne 101 à une valeur théorique ei de * cette phase. La valeur ei est déterminée d'après la for- mule 1 à l'aide d'un ensemble de circuits comprenant: un circuit de multiplication 15, un circuit d'addition 16, et un dispositif à retard 17, de retard T. Le circuit de multiplication 15 couplé par son entrée à la borne 100, fournit à la première entrée du circuit d'addition 16 le produit ai 2. La seconde entrée et la sortie de ce circuit d'addition 16 sont respective- ment reliées à la sortie et à l'entrée du dispositif à retard 17 de sorte que le circuit 16 détermine la valeur ei+1 d'après la formule 1 et que la sortie du dispositif à retard 17 délivre e. Cette valeur e. est fournie à la première entrée du comparateur 18 dont la deuxième entrée est couplée à la borne 101. Le résultat de la comparaison effectuée par le comparateur 21 entre la valeur d de la distorsion pré- p A sente dans la table et la valeur estimée d permet en p effet de commander un ensemble de compteurs-décompteurs 22. A cet effet, la sortie de ce comparateur 21 est re- liée à l'entrée de cet ensemble 22 qui comprend quatre compteursdécompteurs C respectivement associés aux p quatre valeurs dp de la distorsion. Une sortie 203 de la mémoire 20 reliée à une entrée de commande de cet ensemble, délivre un signal de commande d'incrémentation ou de décrémentation du compteur associé à la valeur de la distorsion fournie sur l'entrée 200 du comparateur 21. Lorsque dp est supérieure à dp, le compteur associé à d est incrémenté; ce compteur est décrémenté lorsque dp est inférieure à dp et est inchangé lorsque dp est égale à dp. La sortie de l'ensemble des compteurs-décompteurs 22 est reliée à une entrée 204 de la mémoire. Ainsi, tous les mT (m entier) la mémoire 20 prend en mémoire les con- tenus r des compteurs C. La mémoire 24 est couplée à la P P mémoire 20 comme indiqué ci-dessus. de façon à avoir accès aux valeurs dp et rp mémorisées dans la mémoire 20. La mémoire 24, l'ensemble des compteurs-décompteurs 22 et un ensemble de circuits constitué de deux compara- teurs 25 et 26, de trois portes ET, 29, 30 et 31, d'un circuit d'additionsoustraction 27 d'une porte OU, 28, et d'un circuit de comptage 23 forment un ensemble d'élé- ments de comptage et de comparaison (900) permettant de modifier les valeurs dp de la table de distorsion. Pour cela, les premières entrées des comparateurs 25 et 26 sont reliées à une première sortie de la mémoire 24 sur laquelle sont disponibles les valeurs rp. La seconde en- trée du comparateur 25 reçoit un signal de référence "O" et la seconde entrée du comparateur 26 reçoit une valeur de seuil t. Ainsi, chacune des valeurs rp est comparée à la- valeur 0 par le comparateur 25 et à la valeur de seuil par le comparateur 26 ( 5 correspond à la tolérance acceptée pour décider de l'égalité de dp et dp). Les sorties 205 et 206 du comparateur 25 et les sorties 207 et 208 du comparateur 26 fournissent un signal de com- mande lorsque la valeur rp présente sur l'entrée commune des comparateurs est respectivement inférieure à zéro, 1o supérieure à zéro, supérieure en valeur absolue à t, et inférieure en valeur absolue àg. La porte ET, 30, dont les entrées sont reliées à la sortie 206 du com- parateur 25 et à la sortie 207 du comparateur 26 four- nit un signal de commande d'addition au circuit d'addi- tion-soustraction 27 lorsque la valeur analysée est su- périeure à zéro et à La porte ET, 29, dont les en- trées sont reliées à la sortie 205 du comparateur 25 et à la sortie 207 du comparateur 26, fournit un signal de commande de soustraction au circuit 27 lorsque la valeur analysée est négative et inférieure à - t. Suivant le signal de commande reçu, le circuit 27, qui comporte une entrée de signal reliée à la sortie 209 de la mémoire 24 sur laquelle sont disponibles les valeurs dp, additionne ou soustrait à la valeur d lue dans la mémoire 24 une p valeur de correction Sp. La nouvelle valeur d Sp disponible sur la sortie du circuit 27 est ensuite fournie à l'entrée 210 de la mémoire 24, à travers la porte OU, 28, pour être mémorisée dans la mémoire 24 à la place de la valeur dp. Dans le cas o la valeur r analysée est en valeur absolue inférieure à g,la p sortie du circuit 27 ne délivre aucun signal, la porte ET, 31, dont les première et deuxième entrées sont re- liées à la sortie 208 du comparateur 26 et à la sortie 209 de la mémoire 24, fournit à l'entrée 210 de la mémoire 24 par l'intermédiaire de la porte OU,.28,- la valeur d afin que cette valeur soit à nouveau mémorisée. p La commande de remise à jour de la table de dis- torsion est commandée tous les mT, par un circuit de comptage 23 dont l'entrée est couplée à la sortie 109 du diviseur 52 (figure 2). Les valeurs de la table de distorsion mémorisées dans les mémoires 20 et 24 sont lors de chaque remise à jour transférées a l'entrée 103 des moyens d'estimation 13. Sur la figure 4, il apparaît que l'entrée 103 de ces moyens d'estimation 13 est reliée aux entrées de quatre mémoires 32, 33, 34 et 35 dans lesquelles sont donc transférées les valeurs de la table de distorsion. Les mémoires 33 et 35 comportent une première entrée d'adresse couplée à la borne 100. Les mémoires 32 et 34 comportent une première entrée d'adresse reliée à la sortie d'un dispositif à retard 300, de retard 2T, dont l'entrée est couplée à la borne 100. La seconde en- trée des mémoires 32 et 33 est à l'état logique "-1", la seconde entrée des mémoires 34 et 35 est à l'état "+1". Les mémoires 32, 33, 34 et 35 et le dispositif a retard 300 forment des moyens de lecture 450 des valeurs contenues dans la table de distorsion dont les sorties sont les sorties des mémoires 32, 33, 34 et 35. Quand la décision de la valeur d'un bit ai_ est douteuse, c'est-à-dire 1 q et Qi et essayer de démoduler dans de meilleures con- ditions. Considérons que la décision précédente n'avait pas posé de problème, c'est-à-dire 1 - Mi-2D> S" d'o ai-2 = signe de (t i-i - 4 i-2) et que la décision suivante ne pose pas de problème, c'est-à-dire - Ii+1 '-?i Wi S" d'o ai = signe ( respectivement pour valeur - 1 et + 1. De mêmes les mémoi- res 33 et 35 délivrent respectivement les valeurs de dis- torsion di_1 et d'i1 qui affectent q i-1 lorsque ai_1 a respectivement pour valeur - 1 et + i. Les sorties des moyens de lecture 450 sont reliées aux premières entrées de quatre circuits d'addition 36, 37, 38 et 39, recevant donc respectivement les valeurs di, dit, d'. et d' La seconde entrée des circuits di' i-1' 37 et 39 est couplée a la borne 101 qui fournit la va- leur Si' Un dispositif à retard 301, de retard T, dont l'entrée est reliée à la borne 101, fournit la valeur i-1 aux secondes entrées des circuits d'addition 36 et 38. Ainsi, les sorties des circuits 36, 37, 38 et 39 délivrent respectivement la valeur corrigée q i-1 de dans le cas o i1 = 1, la valeur corrigée i1de dans le cas o ai1 = - 1, la valeur corrigée c2 de dans le cas o ai_1 = +1, et la valeur q1i-i corrigée c2 de i dans le cas o ai-1 = + 1. Puis, deux circuits de soustraction 40 et 41 cal- culent respectivement A f1 = L?1 _ qci et t2=t - ti '-1 2 i - i-1'1 Pour cela, les sorties des circuits 36 et 37 sont reliées aux entrées du circuit de soustraction 40 et les sorties des circuits 38 et 39 sont reliées aux entrées du circuit de soustraction 41, les sorties de ces circuits de soustraction délivrant les valeurs Aq, et t q2. Les circuits 36, 37, 38, 39, 40 et 41 for- ment donc des moyens de correction 550 des valeurs de la variation de phase du signal dans chacune des deux hypothèses faites sur la valeur de a i1 Ces moyens de correction 550 sont suivis de moyens de décision 650 constitués d'un comparateur 42 dont les deux entrées sont reliées aux sorties des cir- cuits 40 et 41 et d'un circuit de sélection 43 dont une entrée de commande est reliée à la sortie du comparateur 42 et une entrée de validation est reliée à la borne 107. Le comparateur 42 compare A q1 à t 2 et fournit un signal de commande à l'entrée du circuit de sélection 43 lorsque A 1,est supérieure à t q2' la sortie du cir- cuit 43 délivre alors sur la borne de sortie 14 la valeur - 1, valeur de ai_1 la plus probable, à condition d'être validée par le signal présent sur la sortie 107 du com- parateur il (figure 1). De même, lorsque A t1 est inférieure à &M 2' la sortie du circuit 43 délivre sur la borne de sortie 14 la valeur + 1, valeur de ai 1 la plus probable, à condition d'être validée par le signal présent sur la sortie d'un dispositif à retard 81, de retard T, dont l'entrée est reliée à la borne 107. Cette décision sur la- valeur de ai- 1revient à conserver l'hypothèse donnant'le L ma- ximum. L'invention n'est pas limitée au mode de réalisa- tion décrit et représenté, de nombreuses variantes de réalisation sont possibles. En particulier, le principe de démodulation qui vient d'être décrit peut être facilement mis en oeuvre à l'aide d'un ordinateur. REVENDICATIONS 1. Démodulateur d'un signal modulé suivant une modulation de phase continue pour la transmission de données binaires suivant la fréquence F, caractérisé en ce qu'il comporte: des moyens (600) de détermination des valeurs de la phase du signal modulé reçu; des moyens (700) d'évaluation de la valeur de bit reçu d'a- près les valeurs de la phase du signal; des moyens (11) de décision décidant si l'évaluation de la valeur de bit reçu est correcte ou erronée; des moyens de couplage (80et83) ayant une entrée couplée à la sortie des moyens d'évalua- tion (700 de la valeur de bit reçu et une sortie déli- vrant la valeur de bit évaluée lorsque l'évaluation de la valeur de bit reçu est correcte; des moyens (12) d'es- timation et de mémorisation de la valeur de distorsion ayant altérée la partie de signal utile à l'évaluation de la valeur du bit reçu lorsque cette évaluation est correc- te; et des moyens (13) d'estimation, lorsque l'évalua- tion de la valeur de bit reçu est erronée, de la valeur de bit la plus probablement transmise, en fonction des valeurs de distorsion mémorisées et des valeurs de la phase du signal. 2. Démodulateur selon la revendication 1, chaque valeur binaire transmise étant associée à la variation de phase du signal pendant un intervalle de temps de du- rée T = 1, caractérisé en ce que les moyens (600) de détermination des valeurs de la phase du signal modulé comportent un circuit d'horloge (9) délivrant un signal d'horloge à la fréquence 2F; des moyens (2, 3, 4 et 51) d'évaluation d'échantillons numériques de la phase du signal suivant la fréquence 2F; un dispositif (5) d'inhibition d'un échantillon numérique sur deux ayant une entrée de commande et une sortie; des moyens (8) d'asservissement du signal d'horloge pour n'avoir que des échantillons correspondant au milieu et aux extré- mités des intervalles de temps associés aux bits trans- mis, ayant une entrée couplée à la sortie des moyens d'évaluation des échantillons numériques et une sortie fournissant à l'entrée de commande du dispositif d'in- hibition (8) un signal de commande pour ne conserver à la sortie du dispositif que les échantillons correspon- dant aux extrémités des intervalles de temps associés aux bits transmis, et en ce que les moyens (700) d'éva- luation de la valeur du bit reçu comportent: des moyens (6, 10) d'évaluation de la variation de la phase pendant chaque intervalle de temps associé au bit transmis ayant une entrée couplée à la sortie du dispositif d'inhibi- tion (5), une sortie; et un dispositif de détermination (7) de la valeur du bit reçu d'après l'évaluation de la variation de phase ayant une entrée couplée à la sortie du dispositif d'inhibition (5). 3. Démodulateur selon la revendication 2, carac- térisé en ce que les moyens d'asservissement (8) compor- tent: un dispositif à retard (71) de retard 2 ayant une entrée couplée à la sortie des moyens (2,-3, 4 et 51) d'évaluation d'échantillons numériques de la phase du signal; un comparateur (72) ayant des première et deuxième entrées respectivement couplées à l'entrée et à la sortie du dispositif à retard (71), et une sortie four- nissntsuivantla fréquence 2F la variation de phase d'un échantillon à un autre; une bascule bistable (44) ayant une entrée couplée à la sortie du comparateur (72), et des première et deuxième sorties délivrant alterna- tivement les valeurs fournies par le comparateur (72); des premiers moyens de comptage (45, 46) pour compter le nombre de valeurs supérieures à un seuil déterminé S délivrées par la première sortie de la bascule (44) ; des deuxièmes moyens de comptage (47, 48) pour compter le nombre de valeurs supérieures au seuil S délivrées par la deuxième sortie de la bascule (44); un compa- rateur (49) pour comparer régulièrement les deux nombres 248-8075 ainsi déterminés; un comparateur (50) pour déli- vrer d'une part un signal de commande de décalage à appliquer au circuit d'horloge (9) tant que l'écart entre les deux nombres n'est pas inférieur à un seuil déterminé S1, et d'autre part un signal de validation lorsque cet écart est inférieur à S1; un diviseur de fré- quence par deux (52) ayant une entrée couplée à la sor- tie du circuit d'horloge (9) et une entrée d'initiali- sation;etun dispositif de traitement (53) ayant une en- trée couplée à la sortie du comparateur (72), une en- trée de validation destinée à recevoir le signal de va- lidation fourni par le comparateur (50), et une sortie fournissant à l'entrée de validation du diviseur (52) une impulsion d'initialisation dès qu'un changement de signe est détecté. 4. Démodulateur selon la revendication 2, carac- térisé en ce que les moyens d'évaluation (2, 3, 4 et 51) d'échantillons numériques de la phase de signal compor- tent: un comparateur de phase (2) ayant une première entrée destinée à recevoir le signal modulé, une deu- xième entrée et une sortie; un oscillateur (51) cou- plé à la seconde entrée du comparateur de phaze (2); un échantillonneur (3) ayant une entrée de commande d'échantillonnage couplée à la sortie du circuit d'hor- loge (9); un convertisseur analogique-numérique (4) couplé & la sortie du comparateur de phase (2) à tra- vers l'échantillonneur (3), ayant une entrée de commande couplée à la sortie du circuit d'horloge (9) et une sortie délivrant des échantillons numériques de la phase du signal suivant la fréquence 2F. 5. Démodulation selon la revendication 2, carac- térisé en ce que les moyens (6, 10) d'évaluation de la variation de la phase pendant chaque intervalle de temps associé au bit transmis comportent un dispositif a re- tard (10) de retard T ayant une entrée couplée à la sortie du dispositif d'inhibition (5); et un comparateur (6) ayant une première entrée couplée à la sortie du dispositif d'inhibition (5), une deuxième entrée couplée à la sortie du dispositif à retard (10) et une sortie couplée à l'entrée du dispositif de détermination (7) de la valeur du bit reçu. 6. Démodulateur selon la revendication 5,ca.rac- térisé en ce que le dispositif de détermination (7) de la valeur de bit reçu est un comparateur de la variation de phase du signal pendant chaque intervalle de temps associé au bit transmis par rapport à un seuil détermi- né S'. 7. Démodulateur selon la revendication 2, carac- térisé en ce que les moyens (12) d'estimation et de mémo- risation de la valeur de la distorsion comportent: un dispositif à retard (19) de retard T, ayant une entrée couplée à la sortie du dispositif de détermination (7) de la valeur de bit reçu; une première mémoire (20) ayant des première et deuxième entrées respectivement couplées à l'entrée et à la sortie du dispositif à re- tard (19); un dispositif de calcul (15, 16 et 17) pour calculer une valeur théorique e. de la phase du signal ayant une entrée couplée à la sortie du dispositif de détermination (7) de la valeur de bit reçu; un dispo- sitif de détermination (18) de la valeur de distorsion dp ayant une première entrée couplée à la sortie du dis- positif de détermination (7) de la valeur de bit reçu et une deuxième entrée couplée à la sortie du disposi- tif de calcul (15, 16 et 17); un dispositif de compa- raison (21) de la valeur dp et de la valeur de distor- sion dp contenue dans la première mémoire (20); et un ensemble d'éléments de comptage et de comparaison (900) couplé à la mémoire (20) et destiné à mettre à jour la table de distorsion en fonction de la comparaison ef- fectuée par le dispositif de comparaison (21). 8. Démodulateur selon la revendication 7, carac- térisé en ce que le dispositif de calcul pour calculer une valeur théorique Ei de la phase du signal comporte: un circuit de multiplication (15) ayant une entrée cou- plée à la sortie du dispositif de détermination (7) de la valeur de bit reçu; un additionneur (16) ayant une première entrée couplée à la sortie du circuit de mul- tiplication {15);etun dispositif à retard ayant une en- trée couplée à la sortie de l'additionneur (16) et une sortie couplée à la deuxième entrée de l'additionneur (16) et à la deuxième entrée du dispositif de détermi- nation (18) de la valeur de distorsion d. 9. Démodulateur selon la revendication 8, carac- térisé en ce que l'ensemble d'éléments de comptage et de comparaison (900) comporte: une deuxième mémoire (24) couplée à la première mémoire (20); un ensemble (22) de compteurs-décompteurs couplé à la mémoire (20); un pre- mier comparateur (25) et un deuxième comparateur (26) ayant une entrée commune couplée à une première sortie de la mémoire (24); un circuit d'addition et de sous- traction (27) ayant une première entrée de commande cou- plée, à travers une première porte ET, 29, à une première sortie du premier comparateur (25) et à une première sor- tie du comparateur (26), une deuxième entrée de commande couplée, à travers une deuxième porte (ET, 30) à une deuxième sortie du premier comparateur (25) et à la pre- mière sortie du deuxième comparateur (26), une entrée couplée à une deuxième sortie de la deuxième mémoire (24) et une sortie couplée à une entrée de la deuxième mémoire (24) à travers une porte OU (28); une troisième porte ET (31), ayant une première entrée couplée à la deuxiè- me sortie du deuxième comparateur (26), une deuxième en- trée couplée à la deuxième sortie de la deuxième mémoire (24), et une sortie couplée à l'entrée de la deuxième mémoire 10. Démodulateur selon la revendication 7, carac- térisé en ce que les moyens (13) d'estimation de la va- leur de bit la plus probablement transmise comportent des moyens de lecture (450) dans la mémoire (20) des va- leurs de distorsion correspondant à toutes les hypothè- ses pouvant être faites sur la valeur du bit transmis ayant une entrée couplée à la sortie du dispositif de détermination (7) de la valeur du bit reçu; des moyens de correction (550) des valeurs de la variation de pha- se du signal dans chaque hypothèse couplés aux moyens de lecture (450) et ayant une entrée couplée à la sor- tie du dispositif d'inhibition (5); et des moyens de décision (650) de la valeur de bit la plus probablement transmise d'après les valeurs corrigées de la variation de phase du signal couplés aux moyens de correction (550). 11. Système de transmission caractérisé en ce qu'il comporte un démodulateur selon l'une des revendi- cations 1 à 10.