Brevet FR2497404A1 — publié le 19820702

TRANSISTOR MOS A FONCTIONNEMENT BIPOLAIRE EN SATURATION La présente invention concerne le domaine des transistors à effet de champ à grille isolée, que l'on appelera également ci- après selon l'usage transistors MOS, et plus particulièrement de tels transistors MOS dans lesquels une région de source d'un premier type de conductivité est entourée d'une région intermédiaire du deuxième type de conductivité elle-même entourée d'une région de drain du premier type de conductivité. Des exemples de tels tran- sistors sont les transistors couramment appelés DMOS et VMOS. Les figures IA et IB représentent respectivement une vue en coupe schématique d'un transistor DMOS et son schéma équivalent. Comme le représente la figure IA, un transistor DMOS est élaboré à partir d'une couche 1 de type N, couramment formée par épitaxie sur un substrat N-.. Dans cette couche est diffusée une zone 2 de type P qui sera appelée ci-après couche intermédiaire ou région in- termédiaire. A l'intérieur et en dehors respectivement, de cette région 2 sont formées des régions de source et de drain de type N - 3 et 4. Une métallisation de source 5 est formée sur la région de source 3 et est connectée à une borne de source S. Une métallisation de drain 6 est formée sur la région de drain 4 et est connectée à une borne de drain D. Une partie de la surface supérieure de la couche intermédiaire 2, en regard de la couche de drain 4 est revê- tue d'une mince couche d'oxyde ou oxyde de grille 7 elle-même revê- tue d'une métallisation de grille 8 connectée à une borne de gril- le G. On notera que couramment cette "métallisation" de grille peut être constituée de silicium polycristallin. Dans la figure IA, la métallisation de grille a été représentée au-dessus de toute la ré- gion séparant la source du drain. En fait, la zone d'oxyde de gril- le et la métallisation de grille peuvent se limiter à la partie super- ficielle de la couche intermédiaire 2 dans laquelle on veut pouvoir créer un canal, sans s'étendre au-dessus de la partie superficielle de la couche 1. Bien entendu, la figure IA est fortement schématique et en fait le dispositif comprend notamment, en plus des couches re- présentées, de nombreuses couches d'oxyde au-dessus de la surface, -2- ces couches ayant servi de masque et passivant les jonctions. La figure IB représente un schéma équivalent de la structure de la figure!A. On y retrouve les bornes G, $ et D d'un transistor MOS principal 10. Mais, il faut noter qu'il existe éga- lement dans la structure de la figure JA un trans.stor bipolaire parasite dont la couche d'émetteur correspond à la couche 3 de source, dont la couche de base correspond à la couche intemen- diaire 2 et dont la couche de collecteur correspond aux couches de drain 1, 4. Ce transistor bipolaire 11 se trouve donc en paral- lèle sur le transistor à effet de champ 10, sa base B étant en l'air (non connectée). Un inconvénient bien connu de maintenir ainsi en l'air la base d'un transistor est que celui-ci peut se déclencher aléatoirement sur des parasites éventuels et notamment dans le cas o les diverses tensions appliquées au dispositif s'élévent. Ainsi, dans l'art antérieur, on a toujours considéré que ce transistor bipolaire Il était un transistor parasite dont il fallait absolument éviter le déclenchement. Le même problème se pose d'ailleurs pour d'autres dispositifs MOS comprenant en parallèle un transistor bipolaire à gain non négligeable, par exemple pour les transistors MOS à rainures en V, couramment appelés VMOS. La figure 2A dans laquelle de mêmes références dési- gnent de mêmes éléments ou couches qu'en figure IA, représente une vue en coupe d'un transistor DMOS classique comprenant deux modifi- cations principales par rapport à la structure de base de la figure IA. La première modification introduite en figure 2A réside dans le fait que la métallisation de source 5 est remplacée par une métallisation de source 15 recouvrant d'une part la région de source 3, d'autre part la surface superficielle adjacente de la couche inter- médiaire 2 en un emplacement éloigné de la zone dans laquelle se for- me le canal. Ainsi, si l'on désigne par la référence 16 la zone de la région intermédiaire 2 qui correspond à la zone de base du transistor bipolaire 11, la métallisation permet d'établir un contact avec cette zone 16, ce contact étant faiblement résistif. Néanmoins, comme cela est connu, il existe quand même une faible résistance désignée par la référence 17 entre la métallisation 15 et la zone de base 16 pouvant 249740'4 -3 - entraîner un déclenchement parasite par avalanche du transistor bi- | polaire quand le courant et la tension source-drain deviennent impor- tants. Pour minimiser cette résistance, on recourt à une couche interL médiaire de type P à niveau de dopage relativement élevé, par exemple de l'ordre de 10 18 atomes par cm3, plus élevé que le niveau de dopage dans la zone 18 dans laquelle on veut former le canal qui doit être - de l'ordre de 1016 à 1017 atomes/cm3 pour obtenir une commande satis- faisante à faible tension du transistor MOS par action sur sa grille. Ainsi, en recourant à l'ensemble de ces précautions, on peut consi- dérer que, comme le représente la figure 2B, le transistor Il a sa base reliée à son émetteur et est donc en permanence bloqué. L'autre modification par rapport à la structure de la figure IA réside dans la prévision d'une zone 20 de type N dans la région intermédiaire 2. Cette zone 20 est revêtue d'une mé- tallisation 21 reliée à la grille G du transistor MOS. La zone 20 forme avec la région 2 une diode Zener et son utilité est d'éviter des claquages de la couche d'oxyde 7 au cas o la tension de grille monterait accidentellement à des valeurs trop élevées.-Cette diode Zener de protection est illustrée en figure 2B sous la référence 22. La présente invention se base sur une analyse de cette structure de l'art antérieur d'o il ressort que, selon un préjugé établi, le transistor bipolaire existant inévitablement en parallèle sur le transistor MOS était considéré comme un transistor parasite qu'il convenait de bloquer pour que le transistor MOS fonctionne seul. En effet, les avantages des transistors MOS par rapport aux transis- tors bipolaires sont notamment qu'ils présentent une haute impédance d'entrée, que leur tension de claquage entre drain et source est net- tement plus élevée que la tension de claquage équivalente entre col- lecteur et émetteur d'un transistor bipolaire et qu'ils ne présentent pas le phénomène dit de second claquage. Par contre, les transistors bipolaires présentent par rapport aux transistors MOS l'avantage que leur tension de saturation est plus faible, c'est-à-dire que la chute de tension dans l'état passant est plus faible, d'autre part que la caractéristique du courant de drain ou de collecteur en fonction du courant de grille ou de base est plus raide dans le cas du transistor -4bipolaire qui peut laisser passer des courants plus intenses. Si l'on examine ces divers avantages et inconvénients des transistors bipo- laires et des transistors MOS, on peut en conclure qu'au voisinage du régime bloqué tous les avantages sont au dispositif de type MOS (meilleure tenue en tension) et qu'en régime saturé tous les avan- tages sont aux transistors bipolaires (plus faible chute de tension en direct et courant passant pouvant être plus important). En d'au- tres termes, à l'état bloqué et à faible tension de commande, les avantages sont au dispositif MOS alors que pour des fortes tensions de commande, quand on se rapproche de l'état de saturation, les avan- tages sont au transistor bipolaire. Ainsi, un objet de la présente invention est de prévoir un circuit associant à un transistor à effet de champ à grille-isolée un transistor bipolaire et fonctionnant comme un transistor à effet de champ à faible tension de commande et comme un transistor bipolaire à forte tension de commande. Un autre objet de la présente invention est de prévoir un transistor à effet de champ à grille isolée pouvant fonctionner comme un transistor bipolaire à forte tension de commande. Pour atteindre ces objets ainsi que d'autres, la présente invention prévoit un circuit associant un transistor à effet de champ à grille isolée à un transistor bipolaire, le drain étant connecté au collecteur et la source à l'émetteur, une borne de commande étant con- nectée à la grille, la base du transistor bipolaire étant connectée d'une part à la grille du transistor MOS par l'intermédiaire d'un dis- positif à seuil, par exemple une diode Zener, d'autre part à la con- nexion émetteur-source par l'intermédiaire d'une résistance de forte valeur. Selon un autre de ses aspects, la présente invention prévoit un transistor MOS comprenant une région de source du premier type de conductivité entourée d'une région intermédiaire du deuxième type de conductivité, elle-même entourée-d'une région de drain du pre- mier type de conductivité, une métallisation de source étant formée sur la surface de la région de source sans en déborder. Selon un mode de réalisation de la présente invention, dans ce transistor, la zone -5 - de la région intermédiaire située entre les régions de source et de drain est reliée par l'intermédiaire d'un dispositif à seuil à la métallisation de grille et par l'intermédiaire d'une résistance de forte valeur à la métallisation de source; la connexion avec ladite zone de la région intermédiaire située entre les régions de source et de drain est assurée par une métallisation sur la zone intermé- diaire proche d'une frontière de la région de source mais distincte de celle-ci. Selon un autre mode de réalisation de la présente inven- tion ce transistor comprend une zone du premier type de conductivité formée dans la couche intermédiaire, cette zone étant reliée à la métallisation de grille, et il comprend également une métallisation supplémentaire sur une portion de la région intermédiaire en un em- placement plus éloigné de la frontière de la zone de source que la- dite zone du premier type de conductivité, cette métallisation sup- plémentaire étant reliée à la métallisation de source. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante de modes de réalisation particuliers faite en relation avec les-figures jointes parmi lesquelles: les figures IA et 2A représentent des vues en coupe de structures de transistors DMOS de l'art antérieur; les figures IB et 2B représentent des schémas équivalents aux dispositifs des figures lA et 2A; la figure 3 représente le schéma électrique d'un circuit selon la présente invention; la figure 4 représente une vue en coupe d'un transistor DMOS selon la présente invention; la figure 5 représente une vue de dessus d'un transistor DMOS selon la présente invention; la figure 6 représente une vue en coupe d'un transistor VMOS selon la présente invention; les figures 7 et 8 représentent-respectivement une vue en coupe et une vue de dessus d'un transistor DMOS faisant partie d'un circuit selon la présente invention; les figures 9 et 10 représentent des caractéristiques - 6 - d'un circuit selon la présente invention. Conformément à l'usage dans le domaine de la représen- tation des semiconducteurs, les diverses figures sont fortement sché- matiques et les épaisseurs et dimensions des couches ne sont pas trz- cées à l'échelle ni d'une figure h t autre, ni l'intérieur d'une même figure. D'autre part, ces figures ont éte fortement simplifiees pour ne montrer que Ies éléments lés plus utiles à texeposé des carac- téristiques essentielles de l'invention. La figure 3 représente le circuit électrique selon l'in- vention. Ce circuit comprend un transistor MOS 30 en parallèle avec un transistor bipolaire 31. Le drain du transistor MOS est connecté au collecteur du transistor bipolaire et à une borne principale qui sera appelée D. La source du transistor MOS 30 est connectée à l'émet- teur du transistor bipolaire et à une borne principale qui sera ap- pelée S. La grille du transistor MOS est connectée à une borne de commande qui sera appelée G. La base du transistor bipolaire 31 est connectée d'une part à la borne G par l'intermédiaire d'un dispositif à seuil tel qu'une diode Zener 32 d'autre part à la borne S par l'in- termédiaire d'une résistance de forte valeur 33. On désignera par la référence B la base réelle du transistor 31 et par la référence 34 le point de connexion entre le dispositif à seuil 32 et la résistance 33. En effet, on verra, que dans des modes de réalisation pratiques sous forme intégrée, il existera éventuellement des résistances de faible valeur entre ce point de connexion 34, et le dispositif à seuil 32 d'une part et la borne B d'autre part. Néanmoins, ces résistances seront de valeurs négligeables devant celle de la résistance 33. La figure 4 représente un transistor DMOS mettant en oeuvre la présente invention. Dans cette figure 4, de mêmes références ont été utilisées pour définir de mêmes parties qu'en figure IA et 2A. On retrouve la couche 1 à faible niveau de dopage de type N, la cou- che intermédiaire 2, la région de source 3, la région de drain 4, la métallisation de drain 6, la couche d'oxyde de grille 7, la métalli- sation de grille 8, la couche de type N 20 et la métallisation cor- respondante 21 reliée à la borne de grille G. En outre, il est prévu une métallisation de source 40 analogue à la métallisation 5 de la -7- figure IA, reposant uniquement sur une partie de la région de sour- ce 3. Cette métallisation de source 40 est reliée à une métallisation supplémentaire 41 reposant sur la couche intermédiaire 2. Cette mé- tallisation supplémentaire est suffisament éloignée de la zone de base B située en dessous de la région 3 pour qu'une résistance impor- tante 33 se présente entre la métallisation 41 et cette zone de base B. D'autre part, la jonction entre la zone 20 et la couche intermédiaire 2 correspond à une diode Zener 32 constituant un mode de réalisation du dispositif à seuil illustré en figure 3. Les positionnements relatifs des diverses couches et zones (contrairement à ce qui est en fait re- présenté sur la figure 4) sont choisis pour que la résistance 35 exis- tant dans la couche intermédiaire 2 entre la jonction Zener 32 et la zone de base réelle B soit faible devant la résistance 33 qui doit avoir une valeur nettement supérieure à un kilohm', et de préférence à quelques dizaines de kilohms. La figure 5 représente une vue de dessus d'un transis- tor DMOS selon l'invention tel que celui de la figure 4 représenté de façon un peu plus réaliste bien que les dimensions relatives des di- vers éléments soient encore éloignées de la réalité pratique comme le notera aisément l'homme de l'art. Cette figure 5 sera considérée com- me faisant partie intégrante de la présente invention. De mêmes réfé- rences sont utilisées pour désigner des portions analogues à celles de la figure 4. Les métallisations sont représentées de façon hachurée, les limites des zones de diffusion par des pointillés, les zones de contact entre les métallisations et les couches sous-jacentes par des rectangles barrés d'une croix, la métallisation de grille étant figu- rée par un rectangle barré d'une croix en pointillés. Pour cette der- nière métallisation, on notera que, de façon classique, elle ne s'étend pas de la grille au drain, mais essentiellement au-dessus de la par- tie de la zone intermédiaire dans laquelle se forme le canal. La mé- tallisation 41 est placée sur une portion de la couche intermédiaire 2 formant un prolongement en forme de doigt par rapport à la partie prin- cipale de cette couche intermédiaire. Ce prolongement est désigné par la référence 33 en figure 5 étant donné qu'il correspond trés exac- tement à la résistance 33 de la figure 3. -8 - La figure 6 représente un circuit selon la présente inven- tion réalisé à partir d'une structure de transistor de type VMOS. Ce transistor comprend une couche 51 de type N à faible niveau de do- page dans laquelle est formée une couche intermédiaire 52 de type P. Dans cette couche intermédiaire est diffusée une région de source de - type N+ 53. L'autre face de la couche 51 est solidaire d'une couche de type N à fort niveau de dopage 54, sur laquelle, de façon classique, elle a été formée par épitaxie. Une métallisation de source 55 re- pose sur la région de source 53 et une métallisation de drain 56 re- pose sur la région de drain 54. Une rainure en V traverse les cou- ches 53 et 52 pour atteindre la couche 51. Cette rainure est recou- verte d'une couche d'oxyde de grille 57, elle-même revetue d'une mé- tallisation de grille 58 (couramment du silicium polycristallin). Une autre diffusion de type N+ 59 analogue à la région 20 de la figure 4 est formée dans la région intermédiaire 52 et est reliée par une mé- tallisation 60 à la borne de grille G. Un contact supplémentaire 61 est formé sur la couche de type P, suffisament loin de la région de base B, figurée par des hachures, pour qu'il existe une résistance 33 importante entre cette métallisation 61 et cette région de base B. Ainsi, le schéma de la figure 6 réalise une structure analogue à celle du circuit de la figure 3, mais dans une technologie VMOS plut8t que dans unre technologie DMOS comme c'était le cas pour la figure 4. Bien entendu, on notera que, de même que la métallisation 41 en figure 4, la métallisation 61 en figure 6 est représentée trop proche de la ré- gion de diode Zener et de la région de base pour que le dispositif puisse fonctionner de façon satisfaisante. Il conviendra que cette métallisation 61 soit éloignée par un processus du même type que ce- lui illustré dans la vue de dessus de la figure 5 pour que le dispo- sitif puisse fonctionner, par exemple en étant placée sur un prolon- gement digité de la région 52. Les figures 7 et 8 représentent respectivement et de fa- çon trés schématique une vue en coupe et une vue de dessus d'un tran- sistorl',OSdepuissanceappeléà faire partie d'un circuit selon la pré- sente invention. Si l'on se réfère à la figure 3, les figures 7 et 8 illustrent le cas d'une variante dans laquelle, à l'intérieur d'un -9transistor MOS, on se réserve un accès à la base B (ou au point 34) tandis que le dispositif à seuil 32 et la résistance 33 sont formés dans une autre portion du circuit intégré ou même à l'extérieur du circuit intégré. Cette variante aurait pu être illustrée en relation avec un dispositif de type DMOS tel que celui de la figure 4 ou d'un dispositif de type VMOS tel que celui de la figure 6. Néanmoins, on a préféré pour bien montrer que la présente invention n'est pas limitée à un mode de réalisation particulier illustrer cette variante en re- lation avec un autre type de transistor DMOS. Le transistor DMOS de la figure 7 comprend une couche 70 de type N sur laquelle sont réalisées des diffusions de régions P in- termédiaires 71 symétriques. Entre ces régions 71 est formée une dif- fusion 72 de type N correspondant au drain. Symétriquement par rap- port à ce drain, sont réalisées à l'intérieur des couches intermé- diaires 71 des diffusions de source 73 de type N. Les parties de zone intermédiaire 71 situées entre les régions de source 73 et les régions de drain 72 sont recouvertes d'une couche d'oxyde 74 elle-même revê- tue d'une métallisation de grille 75. Une métallisation de drain 76 repose sur la région 72 et une métallisation de source 77 repose sur la région 73 sans en déborder. Jusque là, on a décrit une structure de DMOS existant de façon classique. On notera d'ailleurs que, dans une variante de cette structure, il n'existe pas de région 72 entre les régions 71, mais la métallisation de drain est réalisée sur l'au- tre face de la couche 70 et on obtient ainsi un transistor DMOS à fonc- tionnement vertical. Selon la présente invention, il est prévu sur la couche intermédiaire 71 dans une portion éloignée de celle sur la- quelle est formée la grille une métallisation supplémentaire 78 pro- che de la région de source 73. Ainsi, cette métallisation 78 permet d'établir un contact avec la zone de base B située sous la région de source 73 par l'intermédiaire d'une résistance de faible valeur 79. Ensuite, cette métallisation 78, qui correspond à la borne 34 de la figure 3, est reliée à l'extérieur de la structure MOS à un disposi- tif à seuil connecté à la borne G et à une résistance de forte va- leur connectée à la borne S. Ceci permet de réaliser des dispositifs à seuil plus élaborés qu'une simple diode Zener ou bien de réaliser - 10 - une diode Zener à seuil mieux défini que si elle se trouvait au mi- lieu du transistor DMOS dans lequel les niveaux de dopage des diver- ses couches sontt plus ou moins prédeteainés; Er outre, ceci pe-rmet également de choisir plus prncis-menit la rsistance 33 de forte va- leur. La figure 8 représente à titre d'axemple UT vue de dessus correspondant à la vue en coupe de la ra pas décrite en détail. De mfimes elements qu'en figure 7 y sont représentés par de mêmes références. En outreD le symbolisme prècé- demment exposé en relation avec la figure 5 a été utilisé. Dans ce qui précède, on notera que la prévision de la mé- tallisation supplémentaire au contact avec la couche intermédiaire de type P peut être faite par tout moyen technologique connu pour assurer un contact ohmique convenable. Par exemple, cette métallisa- tion peut consister en une couche de silicium polycristallin fortement dopée de type P h partir de laquelle on peut obtenir un surdopage lo- calisé de la couche de type P. Les figures 9 et 10 illustrent des courbes caractéristiques permettant de mieux faire ressortir les avantages de la présente in- vention. La figure 9 illustre la caractéristique du courant princi- pal IDS entre les bornes principales D et S du dispositif selon la présente invention en fonction de la tension VG appliquée sur la bor- ne de commande. On voit que, quand on atteint la tension Vz corres- pondant au seuil de la diode Zener, la pente de la caractéristique change. En effet, on passe d'une caractéristique classique d'un tran- sistor DMOS h une caractéristique de transistor bipolaire. En outre, on voit que le courant de saturation pour le dispositif, qui corres- pond au courant de saturation du transistor bipolaire, est plus éle- vé que ne le serait le courant de saturation du transistor DMOS in- diqué par la continuation de courbe en pointillés. La figure 10 représente un réseau de courbes indiquant l'intensité IDS entre les bornes D et S en fonction de la tension VDS entre ces bornes D et S pour diverses valeurs de la tension VG appli- quée à la borne de commande. Notamment, on a indiqué les cas pour _, Il _ lesquels la tension de commande VG était inférieure à la tension de la diode Zener, égale à cette tension, ou supérieure à cette tension. La courbe en trait gras désignée par la référence 80 indique la limi- te d'utilisation normale pour le transistor bipolaire s'il fonction- nait seul. Ainsi, on voit que, pour de faibles valeurs du courant drainsource et pour de faibles valeurs de la tension de grille, du fait du fonctionnement en transistor MOS le dispositif peut supporter des tensions drain-source plus élevées. On voit également à la partie supérieure gauche de la figure que, du fait du fonctionnement en tran- sistor bipolaire, on peut atteindre des courants drain-source plus - intenses. Le dispositif selon l'invention permet donc bien comme cela a été annoncé dans la partie introductrice de la présente demande d'obtenir de façon cumulée les avantages du fonctionnement en transis- tor MOS pour de faibles tensions de grille et du fonctionnement en transistor bipolaire pour de fortes tensions de grille. Un autre avantage du dispositif selon la présente inven- tion par rapport aux transistors MOS classiques est que, comme on l'a exposé précédemment en relation avec la figure 2A, on était amené dans l'art antérieur à utiliser des zones intermédiares 2 relativement for- tement dopées et à choisir un niveau de dopage différent pour la zone 18 dans laquelle est susceptible de se former le canal sous l'influence de la tension appliquée à la grille. Avec la présente invention, ceci n'est plus nécessaire et on peut utiliser sans inconvénient une zone intermédiaire uniformément dopée à la valeur choisie pour obtenir un dopage satisfaisant dans la zone dans laquelle est susceptible de se former le canal. Il en résulte une fabrication simplifiée du transis- tor MOS. La présente invention n'est pas limitée aux modes de réa- lisation qui ont été explicitement décrits. Elle en englobe les di- verses variantes et généralisations incluses dans le domaine des re- vendications ci-après. - 12 - REVENDICATIONS 1. Circuit associant un transistor à effet de champ à grille isolée (30) à un transistor bipolaire (31), le drain étant connecté au collecteur et la source à l'émetteur, une borne de commande (G) étant connectée à la grille, caractérisé en ce que la base (B) du transistor bipolaire est connectée d'une part à la grille (G) du tran- sistor à effet de champ par l'intermédiaire d'un dispositif à seuil (32) d'autre part à la connexion émetteur-source (S) par l'intermédiaire d'une résistance de forte valeur (33), d'o il résulte que le circuit fonctionne comme un transistor à effet de champ pour de faibles ten- sions de commande et comme un transistor bipolaire pour des tensions de commande plus élevées que le seuil du dispositif à seuil. 2. Transistor à effet de champ à grille isolée comprenant une région de source (73) d'un premier type de conductivité entourée d'une région intermédiaire (71) du deuxième type de Conductivité elle-même entourée d'une région de drain (70) du premier type de conductivité, une métallisation de source (77) étant formiée sur la surface de la région de source sans en déborder, caractérisé en ce que la zone (B) de la région intermédiaire située en volume entre les régions de sour- ce et de drain est reliée par l'intermédiaire d'un dispositif à seuil à la métallisation de grille et par l'intermédiaire d'une résistance de forte valeur à la métallisation de source. 3. Transistor à effet de champ selon la revendication 2, caractérisé en ce que la connexion avec ladite zone de la région in- termédiaire est assurée par une métallisation (73) sur la zone inter- médiaire proche d'une frontière de la région de source mais distincte de celle-ci et éloignée de la zone superficielle intermédiaire entre les régions de source et de drain. 4. Transistor à effet de champ à grille isolée comprenant une région de source (3, 53) d'un premier type de conductivité entou- rée d'une région intermédiaire (2, 52) du deuxième type de conducti- vité, elle-meme entourée d'une région de drain (1, 51) du premier type de conductivité, une métallisation de source (40, 55) étant for- mée sur la surface de la région de source sans en déborder, compre- nant en outre une zone du premier type de conductivité (20, 59) formée - 13 - dans la couche intermédiaire, cette zone étant reliée à la métalli- sation de grille, caractérisé en ce qu'il comprend en outre une mé- tallisation supplémentaire (41, 61) sur une portion de la région in- termédiaire en un emplacement plus éloigné de la frontière de la zone de source que ladite zone du premier type de conductivité, cette mé- tallisation supplémentaire étant reliée à la métallisation de source. 5. Transistor à effet de champ selon la revendication 4, caractérisé en ce que la métallisation intermédiaire est réalisée sur une portion de la région intermédiaire prolongeant à la façon d'un doigt la partie principale de cette région intermédiaire. 6. Transistor à effet de champ selon la revendication 4, caractérisé en ce qu'il est de type DMOS. 7. Transistor à effet de champ selon la revendication 4, caractérisé en ce qu'il est de type VMOS.