Brevet FR2488079A1 — publié le 19820205

La présente invention concerne un dispositif destiné à fil- trer un signal d'entrée comprenant une série de mots d'entrée à plu- sieurs bits, chacun des mots comprenant une partie essentielle, un bit de signe et au moins L répétitions du bit de signe, et le dispositif comprend des premier et second éléments de retard connectés en série, chacun d'eux étant conçu de façon à mémoriser le nombre de bits conte- nus dans un mot d'un signal intermédiaire qui lui est appliqué, un cir- cuit logique destiné à combiner des bits sélectionnés parmi les L der- niers enregistrés dans les éléments de retard, conformément à des première et seconde relations prédéterminées, pour générer respective- ment des signaux de rétroaction et de prédiction, un premier circuit de combinaison destiné à combiner, bit par bit, le signal de rétroaction et le signal d'entrée, pour donner le signal intermédiaire, et un second circuit de combinaison destiné à combiner, bit par bit, le signal intermédiaire et le signal de prédiction, pour donner le signal de sortie du filtre. La conception des filtres numériques destinés à être utilisés en téléphonie ainsi que dans d'autres applications en bande audiofré- quence, constitue une technique-sur laquelle de nombreux documents ont été publiés. Des procédures ont été établies pour "optimiser" une structure de filtre tout en maintenant sa réponse spectrale dans des limites spécifiées. On considère généralement comme"optimale" une structure faisant intervenir un nombre minimal de certains types d'opé- rations, telles que la multiplication ou l'addition. Cependant un fil- tre universel optimisé peut être loin de l'idéal lorsqu'on désire une réalisation sous la forme d'un circuit intégré à une seule puce, en particulier dans des applications spécialisées dans lesquelles les coefficients du filtre sont fixes. Outre les compromis difficiles qu'on doit faire entre le nom- bre d'éléments de circuit, la complexité arithmétique et la souplesse, d'autres problèmes se posent dans le processus de conception d'un filtre. La technologie des circuits intégrés a progressé au point auquel l'aire nécessaire pour des éléments tels que des portes, des registres et des opérateurs arithmétiques simples peut être très faible. Si on ne prend pas de grandes précautions, une fraction importante de l'aire de la puce peut être consacrée simplement aux interconnexions. La génération et la distribution des signaux d'horloge sont particulièrement gênantes à cet égard. Des circuits qui semblent simples peuvent exiger la dis- tribution d'un grand nombre de signaux d'horloge en de nombreux points. L'aire nécessaire pour générer ces signaux d'horloge, pour les garder en alignement avec les données, et pour les distribuer, peut dépasser notablement l'aire consommée par le circuit relatif aux signaux d'in- formation. En outre, les diagnostics et les tests relatifs à ces circuits peuvent être particulièrement difficiles. Les problèmes sont résolus conformément à l'invention dans un dispositif de filtrage d'un signal d'entrée qui comprend en outre un circuit de fixation de valeur qui est destiné à faire en sorte que L bits prédéterminés, au moins, dans chaque mot du signal intermé- diaire, aient la même valeur que le bit de signe du mot d'entrée. Un filtre passe-bas conforme à l'invention comprend une paire de sections de filtre du second ordre branchées en cascade, chaque section de filtre fonctionnant à une cadence de mot un peu supérieure à la cadence de sortie désirée, et cette paire de sections de filtre est suivie par un circuit d'accumulation et de vidage qui abaisse la cadence d'échantillonnage à la fréquence de sortie désirée. Bien que le filtre ne soit limité à aucune application particulière, il est particulièrement utile pour éviter les signaux parasites dus au repliement du spectre dans un circuit de réduction de cadence d'échan- tillonnage, dans lequel un signal d'entrée à cadence d'échantillon- nage élevée est converti en un signal de sortie à cadence d'échan- tillonnage inférieure. La fonction de transfert du filtre est la sui- vante Y z z-22 - - HCz)- = 89- 1 31 -2 0Ri 23 -1 55 2-2 tandis que la fonction de transfert de l'accumulateur est HA(z) = 4 1 i1 Chaque section de filtre comprend deux éléments de retard à plusieurs bits, connectés en série, chacun d'eux comprenant une chaîne série de registres de retard d'un bit, suffisant pour mémoriser à n'importe quel instant le nombre de bits contenus dans un mot complet. Chaque section comprend également un circuit logique qui comporte des circuits arithmétiques (additionneurs) et des inverseurs, mais pas de multipli- cateurs. Le circuit logique combine les signaux de sortie de.l'élément de retard pour former des signaux intermédiaires qui sont combinés avec le signal d'entrée pour donner le signal de sortie désiré. Pour éviter que les structures d'horloge soient complexes et pour simplifier le filtre, les registres de report associés aux circuits additionneurs ne sont ni prépositionnés, ni remis à zéro entre les mots d'entrée. A la place, la longueur de chaque mot d'entrée qui est présenté en format en complément à deux, est augmentée intentionnellement, et le bit de signe est répété un nombre de fois présélectionné, pendant que chaque mot est traité dans chaque section de filtre. Les erreurs éven- tuelles oui apparaissent du fait d'un report erroné sont moins impor- tantes que le bruit de quantification associé au mot d'entrée et elles n'affectent donc pas de façon appréciable le signal de sortie du filtre. L'invention sera mieux comprise à la lecture de la description qui va suivre de modes de réalisation et en se référant aux dessins annexés sur lesquels: La figure 1 est un schéma synoptique d'un filtre numérique récursif du second ordre de l'art antérieur; la figure 2 est un schéma synoptique généralisé d'un montage en cascade de deux sections de filtre numérique récursif du second ordre, construite conformément à l'invention; la figure 3 représente les caractéristiques de réponse en fré- quence d'un filtre passe-bas construit conformément à l'invention; la figure 4 est un schéma synoptique d'un circuit d'accumulation et de vidage qui est utilisé en association avec le filtre de la figure 2; la figure 5 est un schéma montrant une configuration du filtre de la figure 2 qui convient mieux à la fabrication sous forme de circuit intégré; la figure 6 est un diagramme séquentiel montrant les signaux d'horloge qui sont utilisés dans un filtre réalisé conformément à l'invention; et - la figure 7 est un schéma logique de la porte ET/CU 521 de la figure 5. La figure 1 représente sous forme de schéma synoptique un fil- tre numérique récursif du second ordre d'un type courant de l'art antérieur. Le filtre comprend des premier et second éléments de retard, portant respectivement les références 101 et 102, et chacun d'eux est conçu de façon à produire un retard total égal à la longueur de chaque mot d'entrée. L'appellation filtre du "second ordre" vient de ce qu'on utilise un retard total de deux mots pour les éléments 101 et 102 employés dans le filtre. Le signal de sortie de l'élément de retard 101 est un premier signal intermédiaire Dni (quelquefois appelé "variable d'état") qui est appliqué à un multiplicateur de rétroaction 103 et à un multiplica- teur de prédiction 105. De façon similaire, le signal de sortie de l'élément de retard 102 est un second signal intermédiaire Dn-2 qui est appliqué à un multiplicateur de rétroaction 104 et à un multiplicateur de prédiction 106. La rêlation entre le signal d'entrée de l'élément de retard 101 (une autre variable d'état appelée Dn) et son signal de- sortie Dni s'exprime, avec la notation de la transformation en z, sous la forme suivante Dn = z- (D.) (1) dans laquelle l'opération z-1 indique un retard d'un intervalle de mot. De façon similaire, la relation entrée/sortie pour l'élément de retard 102 est la suivante-: Dn-2 = z1 (%n-i (2) En combinant les équations (1) et (2), on obtient D-2 = z2 (Dn), (3) en désignant par z-2 un retard égal à deux intervalles de mot. Chacun des multiplicateurs 103-106 est conçx,1 de façon à multiplier son signal d'entrée par une valeur de coefficient présélectionnée qui détermine les pâles et les zéros désirés du filtre. Les coefficients pour les multi- plicateurs 103 et 104 sont désignés respectivement par 13 et - p2p selon la convention habituelle,et les signaux de sortie de ces multi- plicateurs sont combinés dans un additionneur 107 pour former un signal de rétroaction sur la ligne 121. Les coefficients relatifs aux multi- plicateurs 105 et 106 sont respectivement désignés par - 0(1 et 0(2, et les signaux de sortie de ces multiplicateurs sont combinés dans un additionneur 108 pour former un signal de prédiction sur la ligne 131. Le signal de sortie de l'additionneur 107 est combiné dans l'addition- neur 113 avec le signal d'entrée du filtre,Xn, présent sur la ligne 111, pour donner la variable d'état Dn, qui est appliquée à la fois à l'élémertde retard 101 et à une entrée de l'additionneur 110. Le signal de sortie de l'additionneur 108 est combiné dans l'additionneur avec Dn, pour donner le signal de sortie global du filtre Yn' sur la ligne 112. Pour une série de mots d'entrée désignés par Xn1, Xn, Xn+1,... le fonctionnement du filtre de la figure 1 est régi par une série d'équations qui sont les suivantes: Yn-1 = Xn- + ($L -,l)Dn-2 +' (02 - 2) Dn-3 (4) Yn = Xn + (l - al'Dn-l + (a2 - 2)Dn-2 (5) Yn+l = Xn+l + (el - cl) Dn + (a2 - 2)Dn-1 (6) Les formules récursives qui sont spécifiées dans les équations (4) à (6) peuvent être combinées et simplifiées, de façon que la réponse globale du filtre s'exprime, dans le domaine de la transformée en Z, sous la forme suivante: H(z) = = - (7) X 1n- e1 zZ -2 Comme le montre l'équation (4), les valeurs de 13 et '2 déterminent les pâtes du filtre, tandis que c1 et " 2 déterminent les zéros. Les multiplicateurs et certains des circuits additionneurs du filtre de la figure 1 peuvent être groupés ensemble, pour les besoins de la description, en circuits logiques 120 et 130, chacun d'eux rece- vant des signaux de sortie à partir des éléments de retard 101 et 102 et formant respectivement les signaux de rétroaction et de prédiction sur les lignes 121 et 131. Le premier de ces signaux est combiné avec le signal d'entrée XnI pour donner la variable d'état appelée Dn et le second est combiné avec Dn pour donner le signal de sortie global du filtre, Yn Dans des modes de réalisation réels, les multi- plicateurs qu'on trouve dans les circuits logiques 120 et 130 sont habituellement utilisés en temps partagé, de façon qu'un seul multi- plicateur puisse remplacer les multiplicateurs 103 à 106. Avec cette configuration, les coefficients -bc -(2, 1 et - l2 sont appliqués en série au multiplicateur commun qui fournit les produit désirés, un à la fois. Bien qu'à certains égards, cette utilisation en temps partagé offre une meilleure efficacité que l'utilisation de multipli- cateurs individuels, elle souffre de la complexité qui se manifeste dans l'acheminement des signaux et la distribution des valeurs de coefficient provenant de la mémoire, et d'autres difficultés qui sont avantageusement éliminées dans le filtre de l'invention. Comme le montre la figure 2, chaque section d'un filtre à deux sections construit conformément à l'invention est similaire au filtre de la figure 1, au point de vue topologique. Dans la première section 200, des éléments de retard 201 et 202, chacun d'eux consistant en un registre à décalage à plusieurs bits, sont connectés en série et ils appliquent des signaux d'entrée à des circuits logiques 220 et 230 qui ne comprennent que des circuits additionneurs et des inverseurs. Le circuit logique 220 forme un signal de rétroaction qui est appliqué sur la ligne 221 et le circuit logique 230 forme un signal de prédic- tion qui est appliqué sur la ligne 231. Le signal de rétroaction est combiné dans l'additionneur 213 avec le signal d'entrée du filtre pré- sent sur la ligne 211, pour former la variable d'état Dn, et le signal de prédiction est combiné avec Dn dans l'additionneur 210 pour donner le signal de sortie (désigné par X'n) de la section de filtre 200, sur la ligne 212. Conformément à l'invention, la variable Dn est appliquée à l'élément de retard 201 par un circuit de fixation de valeur 250 qui est intercalé dans la ligne 234 qui connecte la sortie de l'addition- neur 213 à l'entrée de l'élément de retard 201. Le circuit de fixation de valeur 250 est conçu de façon à prépositionner un nombre préselec- tionné de bits dans chaque mot à une valeur correspondant au signe de ce mot. Cette chaîne de bits de signe fait fonction de tampon ou de séparation entre des mots adjacents, et elle permet aux circuits de report présents dans les additionneurs des circuits logiques 220 et 230 de fonctionner sans être prépositionnés au début de chaque mot. De plus, la chaîne de bits de signe est conçue de façon à protéger contre des conditions anormales d'oscillations de cycles limites et de dépassement de capacité, telles que celles susceptibles d'appa- ra tre pendant les transitoires de mise sous tension. La section de filtre 260 comprend également un circuit de fixation de valeur 292 qui est connecté à la ligne 265 et qui prépositionne des bits dans chaque mot de sortie provenant de l'additionneur 261, conformément au bit de signe du mot, et applique le résultat à l'élément de retard 290. On n'a représenté explicitement que deux entrées et la sortie de somme pour les circuits additionneurs à un bit de la figure 2. On considère cependant que ces circuits comprennent une sortie de report, une entrée de report et un registre de report à un bit. Le registre de report associé à chaque additionneur reçoit un signal d'horloge à la cadence de bit fb du signal d'entrée. Le signal de sortie de report de l'additionneur est introduit par un signal d'horloge dans le registre de report de cet additionneur, et donc mémorisé dans ce registre, et il est ensuite utilisé en tant que signal d'entrée de report pour le bit suivant. Entre mots, les registres de report ne sont ni prépositionnés ni remis à zéro, ce qui supprime la nécessité de la distribution d'un signal d'horloge supplémentaire aux circuits additionneurs. Les erreurs résultantes éventuelles sont moins importantes que l'erreur de quantifi- cation qui est automatiquement présente dans le signal d'entrée du fil- tre, du fait que les bits de signal significatifs sont positionnés de façon appropriée dans chaque mot, de la manière expliquée ci-dessous. La soustraction est accomplie de façon simple dans le filtre de la figure 2, par l'inversion d'un signal d'entrée de l'additionneur. La soustraction en complément à deux fait normalement intervenir non seulement une inversion bit par bit, mais également l'addition d'un UN au bit de moindre poids de la quantité à soustraire. En négligeant ce UN additionné, on supprime la nécessité d'un signal d'horloge sup- plémentaire. L'erreur résultante dans la soustraction est comparable à celle qui résulte de l'absence de remise à zéro ou de prépositionnement du report entre mots, du fait que, dans un cas comme dans l'autre, seul intervient le bit de moindre poids. L'erreur est ainsi moins importante que le bruit de quantification qui est automatiquement présent dans le signal et elle n'affecte pas de façon appréciable le signal de sortie du filtre. Les caractéristiques des signaux d'horloge nécessaires dans le filtre de la figure 2 sont également très simples. Les éléments de retard 201 et 202 comprennent avantageusement une chaîne série de registres à décalage d'un bit qui sont conçus de façon à mémoriser le nombre de bits dans chaque mot d'entrée. Les circuits arithmétiques des circuits logiques 220 et 230 et les registres à décalage des élé- ments de retard 201 et 202 reçoivent tous des signaux d'horloge à la cadence de bit fb du signal d'entrée, tandis que le circuit de fixa- tion de valeur 260 reçoit un signal d'horloge à une cadence de mot fb, en désignant par m le nombre de bits des mots d'entrée. Aucun m autre signal d'horloge n'est nécessaire dans le filtre de la figure 2, ce qui permet une fabrication simple et un fonctionnement efficace. La configuration particulière qui est utilisée pour les cir- cuits logiques 220 et 230, et la configuration logique interne de la seconde section de filtre 260,dépendent des caractéristiques de trans- fert nécessaires pour une application donnée. Pour les applications téléphoniques, une réponse plate (- 0,12 dB) dans la bandé entre 300 et 3000 Hz, est exigée. Il est avantageux que le filtre présente une coupure abrupte entre 3,5 et 4,5 kHz et procure au moins 32 dB d'at- ténuation au-dessus de cette fréquence. La figure 3 montre une carac- téristique de réponse en fréquence typique pour un filtre passe-bas construit conformément à l'invention. On trouvera plus de détails con- cernant les exigences pour ce type de filtre dans les spécifications publiées, comme par exemple le document "Pulse Code Modulation of Voice Frequencies", CCITT, Rec. G..711, Genève, 1972; modifié à Genève en 1976. Pour obtenir la réponse qui est représentée sur la figure 3, l'invention utilise un circuit d'accumulation et de vidage représenté sur la figure 4 et décrit ci-après de façon plus détaillée, en cas- cade avec un filtre à deux sections du type représenté sur la figure2. Le filtre à deux sections ne nécessite qu'une précision de 6 bits pour les coefficients et il a une transformée en z globale qui est donnée par -. -2 11(z) = _ _ _ _ _ _ _ _ _ _ -19 -1 31;- M 23 -1 55 -2 64+ - z + -- z tandis que la transformée en z du circuit d'accumulation et de vidage est donnée par HA(Z) [ A (9) Les termes situés à l'intérieur des premiers crochets dans l'équation (8) sont mis en oeuvre par la section 200, tandis que la section de filtre 260 a une réponse qui est décrite par les termes continus entre les seconds crochets. Dans la section 200, le circuit logique 220 forme les pôles du filtre, au dénominateur de la fraction contenue entre les premiers crochets, tandis que le circuit logique 230 forme les zéros du numérateur. On utilise un circuit logique différent dans la section 260 pour former les pôles et les zéros qui sont spéci- fiés dans l'équation (8). Bien que ceci ne soit absolument pas essen- tiel, il est avantageux de mettre en oeuvre les sections de filtre 200 et 260 dans l'ordre représenté, plutôt que d'inverser les positions. Ceci résulte des différences dans la dynamique des signaux intervenant dans les sections, du fait de différences de gain. Les mots d'entrée sont appliqués à l'élément de retard 201, par l'intermédiaire du circuit de fixation de valeur 250, avec le bit de moindre poids en tête, les mots étant en format en complément à deux. Avec cette configuration, un signal de sortie provenant d'un registre particulier dans un élément de retard qui précède un signal de sortie de référence prélevé dans un registre situé plus en avant dans l'élément de retard, a une valeur qui est une fraction (1/2)d du signal de sortie de référence, en désignant par d le nombre de bits qui séparent les signaux de sortie. Plusieurs exemples illustreront cette propriété. En considérant l'élément de retard 201, qui est constitué par des registres à un bit individuels désignés par 201a, 201b..., si on prend comme signal de sortie de référence le signal de sortie provenant du dernier registre 201a, le signal de sortie du registre immédiatement précédent 201b est réduit d'un facteur 1/2, tandis que le signal de sortie du registre 201c qui précède le registre 201b, est égal à la fraction (1/2)2 = 1/4 du signal de sortie de référence, puisque d = 2. Cette com- binaison de facteurs vient du fait que l'extraction d'un nombre (en procédant bit par bit) d'un registre précédant un registre de référence revient à décaler le signal de sortie vers la droit du nombre de bits qui séparent les registres. Chaque décalage d'un bit vers la droite correspond évidemment à une réduction par le facteur 1/2 de la valeur qui intervient. On dit que le filtre de la figure 2 a des coefficients à 6 bits, du fait que les circuits logiques contenus dans chaque section de filtre reçoivent des signaux d'entrée à partir de registres qui ne précèdent pas de plus de six bits le signal de sortie de référence. En ayant les propriétés précédentes à l'esprit, on voit sur la figure 2 que la configuration des circuits logiques 220 et 230 est conçue de façon à produire respectivement les pôles et les zéros qui sont spécifiés dans le premier terme de l'équation (8). Plus précisé- ment, le signal de sortie provenant du dernier registre 201a de l'élé- ment de retard 201 est combiné avec le signal de sortie provenant de l'antépénultième registre 201c dans l'additionneur 227. La somme ainsi prduteea 75 z-1 produite est X z 1(Dn) du fait que le signal de sortie du registre 201c est le quart de celui du registre 201a, ce dernier étant z1 (Dn). Le signal de sortie du registre 201e est 1 z1 (Dn) et ce signal est 1-6 appliqué sur une entrée inverseuse de l'additionneur 222 et il est combiné avec le signal de sortie de l'additionneur 227, ce qui produit un signal de sortie donné par 19 z(D). 16 (D) Le circuit logique 220 est en outre conçu de façon à combiner les signaux de sortie des registres 202b et 202g, dans un additionneur 224, le second de ces signaux de sortie étant préalablement inversé.Le registre 202g est séparé par six bits du signal de sortie de référence z -2 (Dn) du registre 202a, si bien que la valeur présente sur la ligne 225 est:.z 2(Dn) ou 64 Z (Dn). Du fait que le signal de sortie À 2 1 -2 -À,À- du registre 202b est z (D), le signal de sortie de l'additionneur 224 est représenté par g z (Dn). Lorsque le signal de sortie de l'additionneur 224 est combiné dans l'additionneur 223 avec le signal de sortie inversé qui provient de l'additionneur 222, le résultat présent sur la ligne 221 est un signal -19 -1 31 (2 de rétroaction qui est donné par: z1 + z (Dn) Ce signal de rétroaction est inversé et combiné avec le signal d'entrée du fil- tre Xn pour donner la variable d'état Dn qui est appliquée à l'élément de retard 201 par le circuit de fixation de valeur 250. On peut démontrer que la boucle de rétroaction formée par les éléments de retard 201 et 202, l'additionneur 213 et le circuit logique 221 présente la fonction de transfert globale désirée qui est spécifiée par l'équation (8), en nmtant que le signal de sortie Dn de l'addition- neur est: -19 -1 31 -2 ( Dn =Xn- (L z 3 (10) 16 64z D ce qui donne: Dn 1 1n =_____ 19 z-1 +31 z-2 (11) Xn 16 Tg- * Le circuit logique 230 qu'on utilise pour former le signal de prédiction présent sur la ligne 231 est très simple et ne comprend que des additionneurs 232 et 233. Le signal de sortie de l'additionneur 233 est la somme (1 + 1) z-1 (Dn), formée en additionnant les signaux de sortie des registres 201a et 201c de l'élément de retard 201. Cette valeur est soustraite du signal de sortie z2 (Dn) du registre 202a de l'élément de retard 202, si bien que le signal de prédiction présent sur la ligne 231 est: (-_ z-1 + z-2)(Dn). Le signal de sortie X'n de l'additionneur 210, sur la ligne 212, qui est le signal de sortie glo- bal de la section de filtre 200, est ainsi donné par: X' = D + (-Z +z-)(D) (12) n n 4 % et la fonction de transfert pour la section de prédiction est: X' 3n 1 + (-T z + z 2) (13) comme on le désire. Les circuits logiques 270 et 280 qui font partie de la seconde section de filtre 260 ont une complexité similaire à celle des circuits logiques décrits précédemment et, comme on l'a indiqué précédemment,ils sont conçus de façon à matérialiser respectivement le dénominateur et le numérateur du second terme entre crochets dans l'équation (8). Les signaux de sortie des registres 290a et 290b de l'élé- ment de retard 290 sont combinés dans l'additionneur 271 dont la sor- tie est connectée à une entrée de l'additionneur 272. Le signal de sortie du registre 290e est inversé et il est appliqué sur la seconde entrée de l'additionneur 272, de façon que le signal de sortie de ce dernier soit donné par:. 23 z (D'n), en désignant par D'n la valeur 16 nn de la variable d'état présente sur la ligne 265. Le circuit logique 270 comprend également un additionneur 275 qui combine les signaux de sortie des registres 291a et 291d de l'élément de retard 291, le dernier de ces signaux étant inversé. Le signal de sortie de l'addi- tionneur 275, qui est donné par 7 z-2(D'n), est combiné dans l'addi- tionnreur 274 avec le signal de sortie inversé du registre 291g, de façon que le signal d'entrée qui est appliqué à l'additionneur 273 z-2(Dn par la ligne 276 soit donné par: 5 z (D'n). Le signal de rétro- action global qui est formé par l'additionneur 273 et qui est appli- qué par la ligne 263 à l'additionneur 261 est ainsi donné par -23 z-1 + 55 z-2)(D',n). Comme on le désire, la fonction de transfert entre le signal d'entrée X'n et le signal D'n de l'additionneur 261 est donnée par: D)' n 1i XI 23 -1 55 -2 (14) n 1 -1-6z + z Le circuit logique 280 est un peu plus simple que le circuit logique 270, du fait que le numérateur du second terme de l'équation (8) comporte moins de coefficients fractionnaires. Plus précisément, les signaux de sortie des registres 290b et 290c de l'élément de retard 290 sont combinés dans l'additionneur 280, dont le signal de sortie est inversé et appliqué à une entrée de l'additionneur 282. Le signal de sortie du registre 291a de l'élément de retard 291 est appliqué sur l'autre entrée de l'additionneur 282, si bien que le signal de prédic- tion formé par l'additionneur 282 et appliqué sur la ligne 264 est donné par (-3 z-1 + z-2)(D'n). Ce signal de prédiction est combiné avec D'n pour donner le signal de sortie Yn de la section de filtre 260, sur la ligne 266. La caractéristique entrée/sortie globale pour cette sec- tion est le second terme de l'équation (8), comme on le désire également. Comme il a été mentionné précédemment, les circuits de fixa- tion de valeur 250 et 292 ont pour but de faire en sorte que certains des bits dans chaque mot appliqué aux éléments de retard 201 et 290 aient la neme valeur que le bit de signe de ce mot, afin que les circuitsde report qui font partie des opérateurs arithmétiques des circuits logiques 220,230,270 et 280 ne nécessitent pas un préposi- tionnement ou une remise à zéro au début et à la fin de chaque mot. Les circuits de fixation de valeur 250 et 292 reçoivent un signald'horloge à une cadence de mot qui est une fraction prédéterminée de la cadence de bit utilisée pour les signaux d'horloge de tous les autres circuits du filtre. Le circuit de fixation de valeur est conçu de façon à répéter ou à maintenir le signal d'entrée courant pendant un nombre de bits prédéterminé, chaque fois que le conducteur d'hor- loge est validé, tandis que le signal d'entrée n'est pas affecté lorsque le conducteur d'horloge est à l'état bas. Pour le format en complément à deux, le prépositionnement se produit pour chaque mot en validant le signal d'horloge à l'apparition du bit de signe qui suit le bit de plus fort poids. Le signal d'horloge demeure à l'état haut jusqu'à ce que le nombre de bits désiré aient été prépositionnés, puis il passe à l'état bas jusqu'à ce que le cycle se répète pour le mot suivant. On décrira ciaprès cette procédure répétitive de façon plus complète. En considérant la figure 4, on voit un circuit d'accumula- tion et de vidage qui est utilisé en association avec le filtre de la figure 2.Ce circuit comprend un registre à décalage 401 dont la sortie est connectée à une entrée d'un circuit additionneur 402 par l'inter- médiaire d'une première porte ET 406. Le registre 401 comprend un nom- bre d'étages suffisant pour mémoriser le nombre de bits dans chaque mot d'entrée traité dans le filtre. L'autre signal d'entrée appliqué à l'additionneur 402, par la ligne 266, est le signal d'entrée du circuit d'accumulation et de vidage, provenant de la sortie du filtre de la figure 2. La sortie du registre 401 est connectée à la ligne de sortie 405 par une seconde porte ET 407. Chaque fois qu'une impulsion d'horloge à la cadence de bit fb est appliquée à l'entrée de décalage du registre 401, sur la ligne 404, le signal de sortie de l'additionneur 402 est décalé dans le premier étage du registre 401 et le contenu des autres étages est décalé d'un bit vers la droite. Tant que la porte ET 406 est validée par un signal de rythme à l'état bas CHE sur la ligne 410, le bit d'entrée suivant, sur la ligne 266, est combiné avec le signal de sortie du registre 401, au moyen de l'additionneur 402, ce qui auto- rise la poursuite de l'accumulation. Cette accumulation se poursuit jusqu'à ce que le signal CH. passe à l'état haut. Pendant l'inter- valle suivant, le contenu du registre 401 est lu et appliqué à la ligne 405 par la porte 407 à chaque apparition d'une impulsion d'hor- loge fb' Pendant ce même intervalle, lorsque le signal Ci est à l'état haut, la porte ET 406 est invalidée, ce qui renvoie un signal zéro vers une entrée de l'additionneur 402. Ceci a pour effet d'ef- facer le signal qui a été accumulé dans le registre 401 et permet d'in- troduire dans le registre 401 le premier mot du cycle d'accumulation suivant. Lorsque le signal C,, passe à l'état bas, le cycle précédent se répète. L'équation (9) ci-dessus donne la caractéristique de trans- fert pour le circuit d'accumulation et de vidage de la figure 4 lorsque le signal CHE est à l'état bas pendant trois intervalles de mot d'en- trée et à l'état haut pendant le quatrième intervalle de mot. La figure 5 montre une réalisation du filtre du second ordre à deux sections de la figure 2, qui comprend certaines modifications guidées par les exigences relatives à la fabrication des circuits inté- grés et par des considérations concernant les caractéristiques tempo- relles. Il est par exemple souhaitable que le nombre d'opérations arithmétiques (additions ou soustractions) ayant lieu avant que le signal soit resynchronisé dans un étage de registre ne dépasse pas deux. Par conséquent, la chaine série de registres à un bit qu'on uti- lise pour les éléments de retard 201, 202, 290 et 291 de la figure 2 est d'une certaine manière "répartie" sur la figure 5 de façon à obte- nir ce résultat. Une seconde modification par rapport à la configura- tion de la figure 2 consiste dans la double utilisation de certains opérateurs arithmétiques. Par exemple, les additionneurs 227 et 233 de la figure 2 fournissent tous deux le même signal de sortie et ils peuvent être combinés. En outre, les signaux de sortie des addition- neurs 271 et 281 diffèrent d'un facteur 2 et on peut les combiner si on utilise un registre à décalage pour effectuer la multiplication nécessaire. On suppose sur la figure 5 que les mots d'entrée présents sur la ligne 595 comprennent 32 bits parmi lesquels 16 bits définissent une information essentielle. Les bits essentiels sont précédés par trois bits zéro et sont suivis par treize extensions du bit de signe. Du fait que les mots sont en fonnat en complément à deux, la valeur de l'information essentielle de chaque mot n'est pas affectée par le préfixe ou l'extension. Les mots à 32 bits peuvent être reçus dans les éléments de retard 501,502, dans la section de filtre 500, et dans les éléments de retard 590,591, dans la section de filtre 550, en faisant en sorte que chaque élément comprenne au total environ 32 registres à un bit. Comme il est expliqué ci-dessous, certains des registres-com- posant le total peuvent être répartis dans les circuits logiques qui constituent le reste de chaque section de filtre. Les registres pré- sents dans l'élément 590 sont désignés par 590-0 à 590-30, et les registres présents dans les éléments restants sont numérotés de façon similaire, certains éléments de retard contenant 31 registres et d'au- tres en contenant 32. Contrairement au schéma de la figure 2, les cir- cuits de fixation de valeur de chaque section de filtre sont repré - sentés sur la figure 5 sous une forme comprenant deux portes ET/OU qui sont intercalées entre des registres internes, à l'intérieur de l'élément de retard de chaque section, au lieu de précéder chaque élément. Des registres à décalage supplémentaires à un bit sont inter- calés entre certains circuits arithmétiques pour accomplir la fonction de resynchronisation mentionnée précédemment. Les deux portes ET/OU 521 et 522 qui sont utilisées pour répéter le bit de signe des mots traités dans la section de filtre 500 reçoivent un signal d'entrée à partir du registre 501-30. La porte 521 est intercalée entre les registres 501-31 et 501-30, tandis que la porte 522 est intercalée entre les registres 501-28 et 501-27. Chacune de ces portes reçoit également une impulsion de rythme Csi par la ligne 523, et cette impulsion apparaît à la cadence de mot fb/m et demeure à l'état haut pendant six intervalles de bit. Lorsque l'impul- sion Csi est à l'état haut, les portes 521 et 522 répètent le bit, quel qu'il soit (un ou zéro) qui se trouve dans le registre 501-30 au moment considéré. En maintenant l'impulsion Cs1 à l'état haut pen- dant six intervalles de bit et en positionnant cette impulsion de façon appropriée par rapport au début de chaque mot d'entrée, le bit de signe se trouve ainsi prolongé vers l'arrière un total de six fois. Du fait que le bit présent dans le registre 501-30 est également déplacé vers l'avant de deux bits (par la connexion entre le registre 501-30 et la porte 522), l'effet total des deux portes ET/OU est de répéter le bit de signe présent dans Je registre 501-30, en prépositionnant un total de huit bits, deux bits étant en avant et six bits: étant en arrière, par rapport au bit présent dans le registre 501-30. Les portes ET/OU 571 et 572 de la section de filtre 550 ont une configuration similaire et elles fonctionnent de la même manière, chacune d'elles recevant la meme impulsion de rythme Csi sur la ligne 573 et faisant en sorte que le nombre désiré de bits dans chaque mot appliqué à l'élément de retard 590 aient la même valeur que le bit de signe présent dans le registre 590-30. La figure 7 représente un schéma logique d'une porte ET/OU 521. La porte comprend deux portes ET 701 et 702 et une porte OU 703. Lorsque l'impulsion C 1 est à l'état bas, la porte ET est validée (à cause de l'entrèe iverseuse 705)et elle transmet au registre 501,30, par laporteOU 703,le signal qu'elle reçoit du registre 501-31. Ceci est le mode normal, et aucune répétition n'a lieu. Lorsque l'impulsion Csi passe à l'état haut, la porte ET 702 est validée (tandis que la porte 701 est invalidée) et le bit qui est enregistré dans le registre 501- est répété, en étant renvoyé vers l'entrée de ce registre par l'in- termédiaire de la porte 703. Les portes ET/OU 522, 572 et 573 sont cons- truites de façon similaire. * Le circuit logique qui produit les signaux de rétroaction et de prédiction dans les sections de filtre 500 et 550 est similaire à celui qui est utilisé sur la figure 2, et il est également caractérisé par l'utilisation exclusive de circuits additionneurs et inverseurs, sans qu'il soit nécessaire d'employer des multiplicateurs. La combinai- son d'inverseurs et d'additionneurs permet d'accomplir l'opération de soustraction lorsqu'elle est nécessaire. Tous les registres de report dans les circuits additionneurs reçoivent des impulsions d'horloge à la cadence de bit fb qui est également employée pour attaquer les entrées d'horloge des registres à un bit, et l'erreur qui résulte des valeurs de report qui existent dans le circuit arithmétique entre des mots adja- cents est ignorée. Le signal de rétroaction qui est produit dans la section 500 est formé en combinant les signaux de sortie des registres 501-2 et-501-4 dans l'additionneur 510 et en appliquant la somme sur une entrée de l'additionneur 511, par l'intermédiaire d'un registre à décalage supplé- mentaire à un bit, 512. Le second signal d'entrée de l'additionneur 511 provient du registre 501-5 et il est appliqué par l'intermédiaire d'un inverseur. Le signal de sortie de l'additionneur 511 est appliqué par l'additionneur 505 et un autre registre à décalage à un bit, 513, sur une entrée de l'additionneur 503 qui combine le signal de rétroaction avec le signal d'entrée présent sur la ligne 590, pour donner la variable d'état Dn sur la ligne 504, La partie du second ordre du signal de réaction est obtenue en combinant les signaux de sortie des registres 502-7 et 502-2, dans l'additionneur 515, le second de ces signaux étant préalablement inversé. Le signal de sortie de l'addition- neur 515 constitue le second signal d'entrée de l'additionneur 505. Il est simple de vérifier que cette configuration logique per- met d'obtenir les pôles et les zéros désirés. On considérera par exemple que les signaux d'entrée de l'additionneur 515 sont respectivement séparés de deux ou de sept positions de bit d'un signal de sortie de -2 référence z (Dn), prélevé dans le dernier registre efficace de l'élé- n ment à retard 502. Par conséquent, le signal de sortie du registre 5027 est1/27 1 -2 (D), et le signal de sortie du registre 502-2 est i -2 128 -i1z (Dn) Lorsque le signal de sortie de l'additionneur 515 qui est 31 z2 (Dn), est à nouveau retardé par un registre à un bit 513, sa valeur est doublée, si bien que la contribution que cette partie du -31 -2 circuit apporte au signal de rétroaction est: -1 z2 (Dn), comme on le désire. Dans un autre exemple le signal de sortie de l'addition- -l neur 510 est-n z (Dn), du fait qu'en prenant pour référence le signal de sortie z1 (D) du registre 501-0, le signal de sortie du registre 501-4 est -Z (Dn) et le signal de sortie du registre 501-2 1 -1 ti6zl est-1-z (Dn). Le signal de sortie de l'additionneur 510, après avoir -1 été retardé par le registre 512, est alors donné par: 1 (Dn). Du 1 -1 fait que le signal de sortie du registre 501-5 est- 5 z (Dn), le signal 2 19 - 1 n de sortie de l'additionneur 511 est donné par.- - z (D). Cette valeur est doublée après être passée par le registre 513, ce qui apporte donne 19 z-1 D) au signal de réaction une contribution donnée par z (Dn) Le signal de prédiction qui intervient dans la section de filtre 500 comprend des composantes obtenues à partir du signal de sortie du registre 512 et à partir du registre 502-1 de l'élément de retard 502, ces deux signaux étant appliqués à l'entrée de l'additionneur 516. Le -1 signal de sortie du registre 512 est donné par 5 z (Dn) et sa valeur est inversée avant qu'il soit appliqué à l'additionneur 516. Après passage dans un registre à un bit, 517, la valeur du signal de pré- 5 diction appliqué à une entrée de l'additionneur 518 est: z (Dn),du fait que le registre 517 double son signal d'entrée. Le second signal d'entrée de l'additionneur 516, provenant du registre 502-1, est donné par z-2 (Dn) et cette valeur est également doublée dans le registre 517. L'additionneur 518 combine le signal de prédiction avec la variable d'état Dn présente sur la ligne 504, pour donner le signal de sortie de la section de filtre 500 désigné par X'n. Un registre 519 est disposé entre la sortie de la section de filtre 500 et l'en- trée de la section de filtre 550 dans un but qu'on décrira ultérieu- rement. Come sur la figure 2, la section de filtre 550 ressemble de façon générale à la section de filtre 500 décrite précédemnment,mais la configuration logique particulière qui est utilisée est un peu différente, de façon à pouvoir mettre en oeuvre les pôles et les zéros qui sont spécifiés dans le second terme entre crochets dans l'équation (8). Le signal de rétroaction est formé en combinant les signaux de sortie des registres 590-2 et 590-1 dans un additionneur 551, dont le signal de sortie est appliqué au registre 552 et de là à une entrée d'un additionneur 553. Le second signal d'entrée de l'additionneur 553 est obtenu en inversant le signal de sortie du registre 590-4. Le signal de sortie de l'additionneur 553 est appliqué sur une entrée de l'additionneur 554 dont le signal de sortie est doublé dans le registre 555, avant d'être appliqué sur une entrée de l'additionneur 556. Le terme de rétroaction du second ordre est obtenu en combinant les signaux de sortie des registres 591-4 et 591-1 dans l'additionneur 557, le second de ces signaux étant inversé. -Le signal de sortie de l'additionneur 557 est doublé dans le registre 558 et il est appliqué sur une première entrée de l'additionneur 559 dont l'autre entrée reçoit un signal qui provient du registre 591-6. Le signal de sortie de l'additionneur 559 est appliqué à la seconde entrée de l'additionneur 554. Le circuit logique précédent produit le dénominateur du second terme entre crochets dans l'équation (8). Plus précisément, en prenant comme référence le signal de sortie du registre 590-0, le signal de sortie de l'additionneur 551 est 3 z (Dn) et cette valeur est dou- blée dans le registre 552. Le signal de sortie du registre 590-4 est z1(Dn), si bien que le signal de sortie de l'additionneur 553 est -16 Z(D'n). En prenant comme référence le signal de sortie du registre 16- 590-0, la contribution au terme du second ordre qui provient de l'addi- 7 -2 tionneur 557 est 16 z (D'n) et cette valeur est doublée dans le registre 558. Le signal de sortie du registre 591-6 est - z2 (D'n), ce qui fait que le signal de sortie de l'additionneur 559 est donné -2 par 64 (D'n). Le dénominateur est ainsi formé de la manière dési- rée. Le signal de prédiction intervenant dans la section de filtre 550 est obtenue en appliquant le signal de sortie de l'additionneur 551 sur une entrée de l'additionneur 560, dont l'autre entrée reçoit le signal de sortie inversé du registre 591-0. Le signal de sortie de l'additionneur 560 est ( z1 - z-2) (D'n) et ceci constitue le numé- rateur désiré pour le second terme de l'équation (8). Le registre 561 intercalé dans la ligne de prédiction et le registre 555 intercalé dans la ligne de rétroaction de la section de filtre 550 n'ont pas pour effet de doubler les signaux d'entrée qui leur sont appliqués, du fait que l'élément de retard 590 contient 31 registres à un bit 590-0 à 590-30, et les registres 555 et 561 sont en fait les trente-deuxièmes registres de cet élément de retard, portant respectivement sur le signal de rétro- action et le signal de prédiction. L'additionneur 562 combine D' et le n signal de prédiction pour donner le signal de sortie global du filtre, Yn, sur la ligne 563. Un registre 564 est intercalé dans la ligne de sortie, si on le désire, dans un but de stabilisation du gain. Les circuits arithmétiques utilisés dans les sections de filtre de la figure 5 sont conçus de façon qu'il n'y ait pas plus de deux additionneurs en série. En intercalant des registres à décalage à un bit aux endroits nécessaires, les mots qui sont traités dans le filtre sont en fait resynchronises, ce qui évite l'accumulation de retards.Sur la figure 5, les nombres portés dans ces registres "supplémentaires" (registres 512,513,517,519, 552,555,558,561,564 et 596) indiquent la position temporelle relative des bits enregistrés dans ces registres,à un instant de référence, lorsque le premier bit d'un mot d'entrée est présent sur la ligne 595. Par exemple, si chaque mot d'entrée consiste en 32 bits numérotés de 0 à 31, le premier bit (0) du mot d'entrée est combiné avec le premier bit du mot de rétroaction sur la ligne 520, lorsque les signaux de sortie des registres 513 et 595 sont appliqués à l'additionneur 503. De façon similaire, les signaux d'entrée de l'additionneur 556 proviennent des registres 519 et 555, tous deux contenant le dernier (31ème) bit du mot traité précédemment. Le tableau suivant montre la position des bits de données 0 significatifs et des bits de signe dans différentes parties du filtre de la figure 5. Description Entrée 595 D Sortie de ' la porte 521 X'i n n DI Sortie de la porte 571 Y n J s S J J S J -. .....-.. TEMPS............ > - - ## ## 4 19## #41144111441144S S S S Sss Ss s. J- - 14141 4 J J - - 41 41 4 # # 1 1 1 # ## ## # ## ## ## # # # it # # # # e # # # S S S S S J J J J J J # S S SS S S S S S C' J - # # # # # # # # # # # # # # # # # # S S S S S S J J J J J J J J J - # # # # # # # # # # 1 # $ # #S S S J J J J J J JJJJ- ## # # ###4# ##### ### # SS S JJJJJJ J J J J - # #1111444 #1 #1 #1 #1 # 1#41#,41 411# S S(@ S S S S S 5 JJ JJ -#1 #1 #1 #1 4###1 #1 #1 #1 #1 #1#### #S SS JJ J JJ J Bits de poids faible j j Il j Bits de poids fort N _ deLigr ra Co o le La ligne 1 du tableau indique que chaque mot d'entrée sur la ligne 595 comprend 16 bits significatifs, désignés par le symbole '4I&É", apparaissant avec le bit de moindre poids en tête, suivis par 13 répétitions du bit de signe, indiquées par "S". Chaque mot est précédé par trois bits zéro, indiqués par un "-". Pendant le traitement, les mots d'entrée peuvent présenter une certaine distorsion, comme on l'a expliqué précédemment, du fait que les circuits logiques de report qui font partie des circuits arithmé- tiques des filtres ne sont ni prépositionnés ni remis à zéro au début de chaque mot d'entrée. Par conséquent, la ligne 2 du tableau montre que la variable d'état Dn sur la ligne 504 comprend les bits de données significatifs désignés par "#", suivis par cinq bits de signe "S!', mais elle montre que sept erreurs possibles, désignées par "J", se sont glissées dans le mot. Le nombre de bits erronés introduits dépend de la valeur des coefficients qui sont utilisés dans le filtre. Conformé- ment à l'invention, le filtre utilise des coefficients qui sont expri- més par six bits au maximum du fait que, comme on l'a expliqué pré- cédemment, les signaux d'entrée des circuits logiques qu'on utilise pour former les signaux de rétroaction et de prédiction sont obtenus à partir de registresdes éléments de retard qui ne précèdent pas de plus de six positions de bit les registres finals (ou de référence). Avec cette configuration, le nombre maximal de bits erronés est d'en- viron six. Cependant, pour être absolument certain que les cycles limites et de dépassement de capacité sont également éliminés, la configuration de la figure 5 prépositionne un total de huit bits. Lorsque le mot erroné est appliqué aux portes ET/OU 521 et 522 dans la section de filtre 500, le signal d'horloge Cs1 passe à l'état haut lorsque le bit de signe indiqué par un cercle dans le tableau se trouve dans le registre 501-30. Ce signal demeure à l'état haut pendant les six bits suivants, ce qui fait que le bit de signe est répété six fois. Le même bit de signe est également étendu de deux bits en avant, de la manière décrite ci-dessus, afin que le mot de sortie provenant de la porte ET/OU 521, représenté sur la ligne 3 du tableau, ne com- porte ainsi pas une partie notable de l'erreur qui est entrée dans la variable d'état Dn. Après un traitement ultérieur, chaque signal de sortie X'n provenant de la section de filtre 500 est un mot du type représenté sur la ligne 4 du tableau, dans lequel les erreurs "JI sont entrées dans la partie finale de chaque mot. Ces erreurs sont présentes mais retardées dans la variable d'état D' n, représentée à la ligne 5 du tableau, le retard étant associé aux registres 519 et 555. Dans la section de filtre 550, les erreurs sont à nouveau éliminées par les portes ET/OU 571 et 572, cette dernière produisant le signal de sortie qui est représenté sur la ligne 6 du tableau. Ces por- tes ET/OU reçoivent une impulsion de rythme Cs1 qui est à l'état haut pendant des intervalles de six bits, en commençant lorsque le bit encer- clé (à la ligne 6 du tableau) est dans le registre 590-30. Le signal de sortie global du filtre,)^1n présent sur la ligne 563 et représenté à la ligne 7 du tableau, comporte à nouveau des bits d'erreur. Cependant, ces bits "J" ne sont pas entrés dans les bits essentiels "#" ou n'ont pas perturbé ces bits, et, en fait, il existe une marge de trois bits de signe "S" non contaminés. La figure 6 représente un diagramme séquentiel relatif au filtre de la figure 5. Tous les registres contenus dans les éléments de retard 501, 502, 590 et 591, ainsi que les registres de report qui font partie des circuits additionneurs, reçoivent des signaux d'horloge à la cadence de bit fb. Les portes ET/OU 521,522,571 et 572 sont atta- quées par l'horloge pendant six intervalles de bit, sous l'action d'un signal de rythme Cs1 qui demeure à l'état haut pendant six intervalles- de bit. Un signal C 1 sur quatre produit le signal de rythme désigné par CE qui actionne les portes ET 406 et 407 dans le circuit d'accumu- lation et de vidage de la figure 4. Le signal CBE est à l'état haut pen- dant un intervalle de mot. Bien que la configuration décrite ci-dessus donne des mots plus longs dans les sections de filtre et nécessite des étages de retard supplémentaires, l'application des signaux d'horloge et la gestion de l'information dans le filtre sont considérablement simplifiées. Ceci est particulièrement avantageux lorsque le filtre doit être fabriqué sous forme de circuit intégré. Les registres à un bit qui forment les éléments de retard ont une structure régulière et peuvent être implantés avec une densité élevée, alors qu'en comparaison les fonctions d'horloge et d'au- tres fonctions de manipulation de données sont de façon générale d'une nature irrégulière et leur implantation ne permet pas une bonne utilisa- tion de la surface disponible. L'expression des coefficients du filtre sous la forme de mots courts (six bits ou moins) est une caractéristi- que importante de l'invention, et la fonction de transfert qui est exprimée par l'équation (8) représente une amélioration importante par rapport aux configurations utilisées jusqu'à présent. Si des coeffi- cients plus longs sont nécessaires, on doit modifier de façon corres- pondante le nombre de bits de signe à prépositionner ou à répéter au moyen des circuits de fixation de valeur. De façon générale, si on utilise les signaux de sortie provenant des "L" derniers registres pour former les signaux de rétroaction et de prédiction, le filtre doit être conçu de façon qu'au moins "L" bits de chaque mot soient amenés à prendre la même valeur que le bit de signe de ce mot. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. Par exemple, bien que les mots d'entrée soient avanta- geusement exprimés en formant en complément à deux, on peut également utiliser d'autres formats, tels que l'arithmétique signe/valeur absolue. Cependant, ceci nécessite des modifications de certains des éléments arithmétiques. Dans d'autres cas, il peut être souhaitable de donner au filtre d'autres formes classiques qui sont fonctionnellement équivalentes à la section de la figure 1. Comme on l'a expliqué précé- demment, les deux sections de filtre décrites sur la figure 5, peuvent être utilisées séparément, ou en association avec d'autres dispositifs de filtrage. REVENDICATIONS 1. Dispositif de filtrage d'un signal d'entrée comprenant une série de mots d'entrée à plusieurs bits, chacun des mots comprenant une partie essentielle, un bit de signe et au moins L répétitions du bit de signe, ce dispositif comprenant: des premier et second élé- ments de retard connectés en série (201,202), chacun d'eux étant conçu de façon à mémoriser le nombre de bits contenus dans un mot d'un signal intermédiaire qui lui est appliqué; un circuit logique (220,230) destiné à combiner des bits sélectionnés parmi les L derniers bits mémorisés dans les éléments de retard, conformément à des pre- mière et second relations prédéterminées, pour générer respectivement dessLgnaux de rétroaction et de prédiction, un premier circuit de com- binaison (213) destiné à combiner, bit par bit, le signal de rétroaction et le signal d'entrée, pour donner le signal intermédiaire, et un second circuit de combinaison (210) destiné à combiner, bit par bit, le signal intermédiaire et le signal de prédiction, pour donner le signal de sortie du filtre, caractérisé en ce qu'il comprend en outre un circuit de fixation de valeur (250) qui est destiné à faire en sorte que L bits prédéterminés, au moins, dans chaque mot du signal intermé- diaire,aient la même valeur que le bit de signe du mot d'entrée. 2. Dispositif selon la revendication 1, caractérisé en ce que le circuit logique comprend des circuits additionneurs et inverseurs; et l'élément de retard comprend une série de registres à un bit. 3. Dispositif selon la revendication 2, caractérisé en ce que les registres et les circuits additionneurs sont branchés de façon à recevoir des impulsions d'horloge à la même cadence de bit fb' 4. Dispositif selon la revendication 3, caractérisé en ce que le circuit de fixation de valeur est conçu de façon à recevoir des impulsions d'horloge à une cadence fb/m, en désignant par m le nombre de bits dans chacun des mots d'entrée. 5. Dispositif selon la revendication 1, caractérisé en ce que le signal de sortie du filtre est lié au signal d'entrée conformément à la fonction de transfert: 1 - z_1 + z-2 n = 1 19 z-1 + 31 z-2 16 6 dans laquelle Yn désigne la transformée en z du signal de sortie du filtre, Xn désigne la transformée en z du signal d'entrée et z-1 et z-2 désignent des retards respectifs d'un et de deux intervalles de mot. 6. Dispositif selon la revendication 1, caractérisé en ce que le signal de sortie du filtre est lié au signal d'entrée conformément à la relation: Y0 1_3 z-1 + z-2 yn _ z Xn 1 23 z-1 55 Z-2 dans laquelle Yn désigne la transformée en z du signal de sortie du filtre, X désigne la transformée en z du signal d'entrée et z-1 et -2 n z 2 désignent des retards respectifs d'un et de deux intervalles de mot.