Brevet FR2495769A1 — publié le 19820611

La présente invention concerne un dispositif de pesée de combinaison perfectionné, et elle vise plus particulièrement une balance de combinaison conçue de façon à pouvoir extraire une combinaison qui délivre une valeur approximative du poids la plus proche possible d'une valeur de consigne, et à pouvoir choisir le poids soit du côté supérieur, soit du côté inférieur de cette valeur de consigne. D'une façon générale, une balance de combinaison est utilisée pour réaliser le conditionnement (par exemple l'empaquetage) d'une pluralité d'ob- jets, tels que, notamment, des gâteaux, des confiseries et des légumes, dans chaque emballage, de telle manière que chacun de ces emballages contienne des objets présentant le même poids total, déterminé à l'avance. Un exemple de réalisation d'une telle balance est décrit dans le brevet américain n0 3 939 928. Dans cette balance, une pluralité d'objets sont res- pectivement pesés par une pluralité de balances, la pesée s'effectuant simul- tanément, les signaux résultants indiquant les poids sont combinés de diverses façons, puis ils sont additionnés de façon à produire successivement des si- gnaux de sommes, lesquels sont ensuite comparés avec des limites supérieure et inférieure de poids, et, finalement, lorsque la somme tombe dans un do- maine prédéterminé de poids, des signaux sont délivrés aux balances faisant partie de cette combinaison, afin d'assurer la collecte des objets. Dans le cas d'objets à conditionner, il est souvent préférable que le poids du contenu de chaque emballage soit le plus proche possible de la valeur de consigne, et, plus particulièrement, il peut être préférable que ce poids soit supérieur (ou inférieur) à cette valeur de consigne. Dans une machine de pesée de combinaison, selon la technique antérieure indiquée ci-dessus, les poids des différents emballages sont généralement dispersés au hasard sur un domaine prédéterminé, bien que des dispositions soient prises pour que ces poids tombent à l'intérieur de ce domaine prédéterminé. Bien que l'on puisse obtenir les résultats précisés ci-dessus en établissant avec une grande précision les limites supérieure et inférieure prédéterminées, ceci se traduit par une réduction de la probabilité d'acquisition de la combinaison désirée, et, par conséquent, par une diminution du rendement et de l'efficacité. En conséquence, il est préférable de réaliser une balance de combi- naison qui puisse choisir une combinaison fournissant un poids total le plus 2 2495769 proche possible de la valeur de consigne, pour toutes les combinaisons prédé- terminées, le domaine admissible de poids prédéterminé étant suffisamment large. Le brevet américain n0 4 267 894 décrit une telle balance de combi- naison. Cependant, cette balance ne peut traiter les poids que d'un côté de la valeur de consigne (soit du côté supérieur, soit du côté inférieur), étant donné que cette balance ne comporte pas de moyen de discrimination de la polarité du poids mesuré par rapport à la valeur de consigne. En conséquence, un premier objet de la présente invention est d'appor- ter une balance de combinaison conçue de façon à choisir une combinaison as- surant un poids total qui est situé soit au-dessus, soit en-dessous de la valeur de consigne, et, dans tous les cas, situé le plus près possible de cette valeur de consigne, pour toutes les combinaisons prédéterminées, cette balance pou- vant, sur demande, spécifier de quel côté (supérieur ou inférieur) se situe le poids par rapport au domaine prédéterminé. Un second objet de cette invention est d'apporter une balance de combi- naison pouvant, lorsque les combinaisons prédéterminées ne comprennent pas de combinaisons fournissant un poids total qui est situé sur l'un des côtés pré- déterminé (supérieur ou inférieur) de la valeur de consigne, et qui tombe dans un domaine admissible prédéterminé, choisir automatiquement une combinaison fournissant un poids total qui est situé sur le côté opposé de la valeur de con- signe, et qui est situé le plus près possible de cette valeur de consigne. En conséquence, une balance de combinaison selon la présente inven- tion comprend: une pluralité de balances pour peser respectivement les objets, chaque balance produisant un signal électrique indiquant chaque poids mesuré un additionneur comportant une pluralité de bornes d'entrée, pour effectuer la sommation des signaux d'entrée, afin de produire un signal de somme; une pluralité de grilles de commande, couplées respectivement entre les balances et les bornes d'entrée de l'additionneur; un générateur de combinaison com- portant une pluralité de bornes de sortie couplées respectivement aux bornes de contrôle des grilles, afin de produire successivement des signaux de sortie en fonction des combinaisons prédéterminées à ses sorties, afin d'ouvrir les grilles en fonction desdites combinaisons; un discriminateur pour comparer le signal de somme à une valeur de consigne prédéterminée et pour produire un signal de sortie lorsque l'écart du signal de somme par rapport à la valeur 3 2495769 de consigne est inférieur à l'un quelconque des écarts rencontrés précédem- ment, et une mémoire de combinaison dont les bornes d'entrée sont respec- tivement couplées aux bornes de sortie du générateur de combinaison, cette mémoire de combinaison agissant en réponse au signal de sortie du discrimi- nateur en mettant à jour son contenu avec les entrées de combinaison. Lors- qu'on a obtenu les combinaisons prédéterminées, le contenu de la mémoire de combinaison est déchargé vers les moyens d'utilisation. Selon une autre caractéristique de cette invention, le discriminateur mentionné ci-dessus comporte des moyens assurant la discrimination de la polarité de l'écart du poids total mentionné ci-dessus, par rapport à la valeur de consigne, et des moyens pour préciser la polarité de l'écart devant être traité. Selon un mode de réalisation préféré de la balance de combinaison selon la présente invention, on prévoit des discriminateurs et des mémoires de combinaison séparées pour les côtés ou bornes inférieur et supérieur de la valeur de consigne, c'est-à-dire des polarités positive et négative pour l'écart, et, lorsque l'écart présentant la polarité spécifiée n'est pas situé dans un domaine admissible prédéterminé après l'obtention de toutes les com- binaisons prédéterminées, des sorties de combinaison ayant donné l'écart de polarité opposée sont déchargées de la mémoire de combinaison correspon- dante. D'autres caractéristiques et avantages de la présente invention ressor- tiront de la description faite ci-après en référence aux dessins annexés, qui en illustrent divers exemples de réalisation dépourvus de tout caractère limi- tatif. Sur les dessins - la Figure 1 est un schéma par blocs illustrant une réalisation typique d'un système de pesée de combinaison selon la technique antérieure; - la Figure 2 est un schéma par blocs représentant une autre configura. tion du circuit de discrimination de la Figure 1 selon la technique antérieure - la Figure 3 est un schéma par blocs représentant un circuit de base du discriminateur de la balance de combinaison selon la présente invention; - la Figure 4 est un schéma par blocs illustrant une variante du circuit représenté sur la Figure 3; - laFigure 5 est un schéma par blocs représentant un exemple de réa- lisation d'un circuit discriminateur de la balance de combinaison selon la présente invention; - la Figure 6 est un schéma par blocs représentant la partie principale d'un autre exemple de réalisation d'une balance de combinaison selon la pré- sente invention; - les Figures 7 et 8 représentent des diagrammes de circuits logiques illustrant deux exemples de réalisation de circuits de sélection selon cette invention, utilisant la structure représentée sur la Figure 6; - la Figure 9 est un diagramme utilisé pour la description du fonction- nement des circuits représentés sur les Figures 7 et 8; - la Figure 10 est un diagramme de circuits logiques illustrant un autre exemple de réalisation du circuit de sélection selon la présente invention, uti- lisant la structure représentée sur la Figure 6; et, - la Figure 11 est un diagramme utilisé pour la description du fonc- tionnement du circuit représenté sur la Figure 10. Dans la description qui suit, on utilisera les mêmes références pour désigner, sur les dessins, les composants de structures similaires, et, en ce qui concerne les références affectées aux composants relatifs aux bornes ou côtés supérieur et inférieur de la valeur de consigne, on utilisera les in- dices U et L. Sur les dessins, les traits épais désignent-des lignes de trans- mission pour des signaux analogiques ou numériques indiquant des quantités, ou pour des signaux numériques multi-chiffres binaires. Les lignes continues minces désignent les lignes de transmission pour des signaux binaires mono- chiffres binaires représentant soit un "1", soit un "0". On se réfère en premier lieu à la Figure 1, qui représente une balance de combinaison selon la technique antérieure. Cette balance comporte une pluralité (n) de balances (non représentées) comportant des détecteurs de poids 101 1 10 103... 10, chacun de ces détecteurs produisant un signal élec- trique indiquant le poids des objets sur le plateau de la balance correspon- dante. Les signaux de poids de sortie provenant des détecteurs de poids 101, sont respectivement délivrés à un additionneur 14 par l'intermé- diaire de commutateurs normalement ouverts 12 1 122,... 12. Les bornes de commande de ces commutateurs sont respectivement couplées aux bornes de sortie correspondantes d'un générateur de combinaison 16. Le générateur de combinaison 16 est actionné par un train d'impulsions d'horloge délivré par un circuit de commande 18, et il produit des signaux de sortie "1" ou "0", à partir des bornes de sortie respectives, selon un jeu pré- déterminé de combinaisons mathématiques. Les commutateurs normalement ouverts 121, 12... 12n, sont respectivement fermés par les sorties "1", et ils transmettent les signaux de poids correspondants à l'additionneur 14. Comme cela est bien connu des techniciens en la matière, il existe un nombre (2 + 1) de combinaisons pour un nombre total n de bornes de sortie du géné- rateur de combinaison 16. Afin de produire des sorties de combinaisons qui correspondent à toutes ces combinaisons, le générateur de combinaison 16 peut être constitué d'un compteur binaire à n chiffres binaires pour assurer le comptage des impulsions d'horloge provenant du circuit de commande 18, les sorties binaires étant couplées en parallèle aux bornes de sortie, respec- tivement. Le générateur de combinaison 16 est vidé toutes les fois que sont terminées toutes les combinaisons prédéterminées, et il produit alors un si- gnal de remise à zéro. L'additionneur 14 effectue la somme des signaux de poids d'entrée, et il délivre un signal de somme à un circuit de détermination 20, représenté sur le dessin par un bloc en traits interrompus. Ce circuit 20 comprend des com- parateurs 22 et 24, et le signal de somme est appliqué à la seconde entrée du comparateur 22 et à la première entrée du comparateur 24. Une mémoire de limite supérieure (UL) 26 est couplée à la première entrée du comparateur 22, et une mémoire de limite inférieure (LL) 28 est couplée à la seconde en- trée du comparateur 24. Chacun de ces comparateurs délivre son signal de sortie à une grille ET 30 lorsque la première entrée est d'une amplitude su- périeure à celle de la seconde entrée. Les mémoires 26 et 28 comportent des dispositifs d'entrée, (non représentés), tels que, par exemple, des consoles classiques, et elles emmagasinent respectivement les valeurs limites supé- rieure et inférieure admissibles et prédéterminées des poids combinés. En conséquence, la grille ET 30 produit un signal de mise à jour de sortie qui est appliqué à une mémoire de combinaison lorsque le signal de somme est compris dans un domaine admissible déterminé par les limites supérieure et inférieure. La mémoire de combinaison 32 comporte des entrées qui sont respectivement couplées aux sorties du générateur de combinaison 16, et son rôle est d'emmagasiner les sorties de courant du générateur de combinai- son 16, et également de les délivrer à partir de ses bornes de sortie corres- pondantes, en réponse au signal de mise à jour provenant de la grille ET 30. Ces sorties correspondent respectivement aux balances qui contribuent à l'ob- tention du poids combiné admissible mentionné ci-dessus, et elles sont utilisées pour indiquer ces balances, et/ou actionner des grilles ou portes de décharge- ment et de chargement pour ces balances. A la fin de chaque cycle de combi- naison, le générateur de combinaison 16 applique un signal de remise à zéro à la mémoire de combinaison 32, afin de vider cette dernière. La Figure 2 illustre une variante du circuit de détermination 20, re- présenté sur la Figure 1, cette variante appartenant également à l'état anté- rieur de la technique. Le signal de somme provenant de l'additionneur 14 est appliqué à l'une des entrées d'un soustracteur 33, dont l'autre entrée est cou- plée à la sortie d'une mémoire de poids de référence 34. Cette mémoire 34 possède une structure similaire à celle des mémoires 26 et 28 mentionnées ci-dessus, et son rôle est d'emmagasiner préalablement un poids de référence prédéterminé, c'est-à-dire le- poids total voulu. Le soustracteur 33 soustrait le poids de référence de la mémoire 34 du signal de somme provenant de l'ad- ditionneur 14, afin de produire un signal indiquant l'écart du poids total actuel par rapport au poids de référence. Bien entendu, ce signal d'écart possède une polarité positive ou négative, ou bien il peut être nul. Le signal d'écart de sortie du soustracteur 33 est délivré à la seconde entrée du premier compa- rateur 22 et à la première entrée du second comparateur 24. La première entrée du premier comparateur 22 est couplée à la sortie d'une mémoire li- mite d'écart supérieure (UDL) 36, et la seconde entrée du second comparateur 24 est couplée à la sortie d'une mémoire limite d'écart inférieure (LDL) 38. Les mémoires d'écarts supérieur et inférieur 36 et 38 sont de structure simi- laire à celle des mémoires décrites ci-dessus, et leur rôle est de stocker préalablement un écart supérieur admissible (valeur positive) et un écart in- férieur admissible (valeur négative), respectivement. Les comparateurs 22 et 24, ainsi que la grille ET 30, ont un fonctionnement similaire aux compo- sants correspondants décrits ci-dessus en référence à la Figure 1, et la grille ET 30 produit un signal de sortie de mise à jour lorsque le signal de somme est situé à l'intérieur du domaine admissible, comme dans la dispo- sition représentée sur la Figure 1. Le circuit de détermination représenté par la Figure Z semble quelque peu compliqué par rapport à celui représenté sur la Figure 1, mais il présent 1 avantage de permettre une détermination numérique plus facile de la consign étant donné qu'il ne nécessite pas de calcul des limites supérieure et inférieur du poids. Par ailleurs, lorsque les écarts supérieur et inférieur sont d'ampli tudes égales, on peut supprimer le comparateur 24, la mémoire 38 et la grille ET 30, en traitant l'écart en valeur absolue. Dans des dispositions telles que celles représentées sur les Figures 1 et 2, la mémoire de combinaison 32 produit des sorties combinées qui con- tribuent à l'élaboration d'un signal de somme qui se situe tout d'abord dans le domaine admissible pendant chaque cycle de génération de combinaison du gé- nérateur 16. Cependant, cette somme n'est pas toujours la plus proche du poil de référence ou du poids désiré, bien que sa valeur soit toujours située à l'in- térieur du domaine admissible. En général, les consommateurs préfèrent que le poids total soit plus grand que le poids de référence, mais les vendeurs prd fèrent que le poids total soit le plus proche possible du poids de référence. Dg même, les consommateurs ne désirent pas que le poids total soit inférieur au poids de référence. Un circuit de détermination conçu et réalisé de manière à satisfaire à la fois les exigences des consommateurs et des vendeurs est re- présenté sur la Figure 3. Dans ce circuit, comme dans la disposition de circuit représentée sur la Figure 2, le signal de sortie de somme provenant de l'additionneur 14 (voir la Figure 1) est appliqué à la seconde entrée du soustracteur 33, la première entrée de ce soustracteur recevant les signaux provenant dela mémoire de poids de référence 34. Le soustracteur 33 délivre un signal d'écart (positif ou négatif) qui est transmis à la seconde entrée d'un comparateur 39, à la pre- mière entrée d'un comparateur de discrimination de polarité 48, ainsi qu'à l'entrée d'une mémoire 42. La sortie de la mémoire 42 est couplée à la pre- mière entrée du comparateur 39, et la sortie de ce comparateur 39 est couplé à l'une des entrées d'une grille OU 40. La sortie de cette grille OU 40 est ap- pliquée à l'une des entrées d'une grille ET 44, qui reçoit la sortie du compa- rateur 48 sur son autre entrée. La sortie de la grille ET 44 est appliquée à une borne de mise en action S d'un commutateur flip-flop 46, ainsi qu'aux bornes de commande de la mémoire 42 et de la mémoire de combinaison 32 8 - (voir la Figure 1) en tant que signaux de mise à jour. La borne de mise au repos R du commutateur flip-flop 46 est couplée de manière à recevoir le signal de remise à zéro provenant du générateur de combinaison 16, et la borne Q est couplée à l'autre entrée de la grille OU 40. A la fin de chaque cycle de combinaisons, le générateur de combinai- son 16 délivre un signal de remise à zéro, afin de vider la mémoire de com- binaison 32, comme décrit précédemment, et, simultanément, mettre au re- pos le commutateur flip-flop 46, afin d'appliquer un signal de niveau élevé "1" provenant de la borne Q, par l'intermédiaire de la grille OU 40, à la grille ET 44. Un signal de poids zéro standard est appliqué à la seconde entrée du comparateur de discrimination de polarité 48 à partir d'une source de signal appropriée (non représentée sur le dessin). Le comparateur 48, qui est conçu et disposé de façon à produire une sortie "1" lorsque la première entrée est supérieure à la seconde entrée, applique la sortie à la grille ET 44 lorsque le signal d'écart provenant du soustracteur 33 est positif. Par conséquent, la grille ET 44 produit un signal de mise à jour de sortie afin d'amener la mé- moire de combinaison 32 à stocker la combinaison présente, et à mettre en action le commutateur flip-flop 46. Le signal de mise à jour amène également la mémoire 42 à stocker le signal d'écart de sortie du soustracteur 33. En- suite, le signal d'écart provenant du soustracteur 33 est comparé qau contenu de la mémoire 42 par le comparateur 39, et ce dernier délivre une sortie par l'intermédiaire de la grille OU 40, à la grille ET 44, lorsque la sortie du soustracteur est inférieure au contenu de la mémoire. Lorsque l'écart est positif, la grille ET 44 produit un signal de sortie de mise à jour, comme décrit ci-dessus, afin de remettre à jour le contenu de la mémoire de com- binaison 32 avec les entrées combinées, et, simultanément, de mettre à jour le contenu de la mémoire 42 dans l'entrée d'écart constaté. Lorsque cet écart est négatif, le comparateur de discrimination de polarité 48 n'ouvre pas la grille ET 44. Par conséquent, la teneur de la mémoire 42 est extraite par chaque signal de mise à jour, et la mémoire emmagasine l'écart le moins positif de ce cycle juste avant d'être vidé par le signal de remise à zéro pro- venant du générateur de combinaison 16. Ensuite, la mémoire de combinai- son 32 produit des sorties combinées contribuant à 1 obtention de cet écart moindre. 9 2495769 Le circuit représenté sur la Figure 4 est de conception relativement simple, et il produit des effets similaires à ceux réalisés par le circuit re- présenté sur la Figure 3. Dans le circuit de la Figure 4, le soustracteur 33- (Fig. 3) a été supprimé, et le signal de somme provenant de l'additionneur 14 est directement appliqué aux comparateurs 39 et 48, ainsi qu'à la mémoire 42. Par ailleurs, au lieu du signal de poids standard zéro, on applique la sor- tie de la mémoire de poids de référence 34 à la seconde entrée du comparateur de discrimination de polarité 48. Ce comparateur 48 est conçu et réalisé de manière à produire une sortie lorsque le signal de somme est supérieur au contenu de la mémoire 34, et il produit le même résultat que dans le cas du circuit de la Figure 3. Par ailleurs, la mémoire 42 emmagasine le poids total, au lieu d'emmagasiner l'écart, et le comparateur 39 produit une sortie lorsque le poids total est inférieur au contenu de la mémoire 34. Par conséquent, le contenu de la mémoire 42 est modifié de façon à être ramené à une valeur ap- prochant le poids de référence par chaque signal de mise à jour. Bien que les circuits représentés sur les Figures 3 et 4 puissent mani- puler uniquement des écarts positifs, il peut être préférable, dans certains cas, que ces circuits puissent également traiter des écarts négatifs. Le cir- cuit représenté sur la Figure 5 constitue une variante perfectionnée du circuit de détermination illustré par la Figure 3, cette variante étant conçue de façon à permettre un choix ou une détermination préalable d'un écart positif ou né- gatif. Ce circuit est constitué en insérant des grilles OU exclusif 50 et 52 entre le comparateur 39 et la grille OU 40, et entre le comparateur 48 et la grille ET 44 du circuit de la Figure 3, respectivement, et en connectant le levier mobile 54 d'un commutateur monopole aux autres entrées des grilles et 52. Les contacts fixes 54U et 54L de ce commutateur sont respective- ment reliés à des sources de potentiel appropriées (non représentées) afin de recevoir des niveaux de tension correspondant respectivement aux codes binaires "0" et "1". On suppose que le levier 54 du commutateur est amené sur le contact 54Up afin d'appliquer le niveau binaire "0" aux grilles OU exclusif 50 et 52, ces grilles délivrant leurs sorties "1" à la grille OU 40 et à la grille ET 44, respectivement, uniquement lorsque les sorties des comparateurs 39 et 48 2495769 sont toutes deux "1". Ce fonctionnement est exactement le m8me que celui du circuit de la Figure 3. On suppose ensuite que le levier 54 du commutateur est amené sur le contact 54 L afin d'appliquer un niveau binaire "1" aux grilles OU exclusif 50 et 52, ces grilles produisant des sorties "1" seulement lorsque les sorties des comparateurs 39 et 48 sont de niveau "0". Ce fonc- tionnement constitue une inversion par rapport au mode de fonctionnement du circuit de la Figure 3, et le contenu de la mémoire 42 est un écart négatif qui approche zéro successivement. Bien que, dans le circuit de la Figure 5, la polarité de l'écart traité puisse être préétablie en variante, il est impossible de traiter simultanément les deux polarités de l'écart. La Figure 6 illustre un circuit conçu et réalisé de façon à permettre un traitement simultané à la fois des écarts positifs et négatifs, selon une caractéristique de cette invention. Dans cette disposition de circuit, un premier circuit de détermination de l'écart positif, comprenant une mémoire 42v, un comparateur 39UI une grille OU 40v, une grille ET 44U$ et un commutateur flip-flop 46ue ainsi qu'un second circuit de détermination de l'écart négatif, comprenant une mémoire 42L' un comparateur 39 L une grille OU 40Là une grille ET 44L, et un commutateur flip-flop 46L' sont couplés en parallèle au soustracteur 33 et au comparateur de discrimination de polarité 48 de la Fi- gure 3, et les sorties des grilles ET 44U et 44L sont respectivement appli- quées aux bornes de commande d'une première et d'une seconde mémoires de combinaison 32 U et 32 L' qui sont couplées en parallèle aux sorties du générateur de combinaison 16. Dans cette configuration de circuit, le premier circuit de détermination est essentiellement identique au circuit représenté sur la Figure 3, et il traite les écarts positifs de la même manière que le cir- cuit de la Figure 3, afin de produire des sorties combinées désirées, qui cor- respondent à un écart positif de la première mémoire de combinaison 32U, à la fin de chaque cycle de combinaison. Dans le second circuit de détermina- tion, la sortie du comparateur de discrimination de polarité 48 est inversée par l'inverseur 56, et elle est appliquée au circuit ET 44L' et, par conséquent, seul un écart négatif est emmagasiné dans la mémoire 42. Etant donné que le comparateur 39L est conçu et réalisé de manière à produire une sortie lorsque la teneur de la mémoire 42L est inférieure à l'écart constaté (cette 11 2495769 teneur est supérieure à l'écart, en valeur absolue), la sortie du comparateur 39L met à jour la mémoire 42L' et, en même temps, la seconde mémoire de combinaison 32, et cette seconde mémoire produit également des sorties com binées désirées, correspondant à un écart négatif à la fin de chaque cycle de combinaison. La Figure 7 illustre un premier exemple de réalisation d'un circuit de sélection de polarités pouvant être utilisé dans le circuit de la Figure 6. Le circuit selon cette Figure 7 comprend un comparateur 58U dont la seconde entrée est prévue pour recevoir la sortie UD (positive) de la mémoire 42U du circuit de la Figure 6, et un comparateur 58L dont la première entrée est conçue de façon à recevoir la sortie LD (négative) de la mémoire 42L du circuit de la Figure 6. Un signal (positif) d'écart supérieur admissible (AUD), et un signal (négatif) d'écart inférieur admissible (ALD) sont appliqués res- pectivement à la première entrée du comparateur 58U et à la seconde entrée du comparateur 58Ly à partir de mémoires d'écarts supérieur et inférieur (non représentées), telles que les mémoires 36 et 38, respectivement. Les comparateurs 58U et 58L sont disposés de façon à produire chacun une sortie "1" lorsque la première entrée est supérieure à la seconde entrée, c'està- dire lorsque l'écart constaté est situé dans un domaine admissible prédétermini La sortie du comparateur 58U est appliquée à l'entrée d'inversion d'une grille ET 60, à l'entrée d'inversion d'une grille ET 61,et à l'entrée de commande d'une grille ET 62UP et la sortie du comparateur 58L est appliquée à l'entrée de non inversion de la grille ET 60, et à l'autre entrée d'inversion de la grille ET 61. La sortie de la grille ET 60 est appliquée à l'entrée cde commande de la grille ET 62L* Les sorties de commande GC1 et GC2 des mémoires de combinaison 32U et 32L du circuit de la Figure 6 sont respectivement déli- vrées aux entrées principales des grilles ET 62U et 62 les sorties de ces grilles étant couplées aux entrées d'une grille OU 64. Lorsque les mémoires de combinaison 32 et 32 délivrent leurs U L sorties GC1 et GC2 respectivement aux grilles 62U et 62L' à la fin de chaque cycle de combinaison du générateur de combinaison 16, si l'écart positif UD, dans la mémoire 42UI est plas faible que l'écart supérieur admissible AUD, et si l'écart négatif LD, dans la mémoire 42L, est supérieur à l'écart infé- rieur admissible ALD, (c'est-à-dire esi les deux écarts sont situés dans un 12 2495769 domaine admissible prédéterminé), les deux comparateurs 58 et 58 pro- U L duisent des sorties de haut niveau, dont les inversions, à leur tour, pro- voquent la fermeture des grilles ET 60 et 61. Par conséquent, la sortie du comparateur 58U ouvre seulement la grille ET 62, cette dernière transmet- tant le contenu de la mémoire de combinaison 32U aux balances correspondantes, par l'intermédiaire de la grille OU 64. (On comprend facilement que le même résultat est obtenu lorsque l'écart négatif se situe en dehors du do- maine admissible). Cependant, si l'écart positif UD est situé en dehors du domaine admissible, la sortie du comparateur 58U devient à un faible niveau, et la grille ET 60 s'ouvre à la place de la grille ET 62u, afin d'ouvrir la grille ET 62. Par conséquent, le contenu GCO de la mémoire de combinaison 32L est délivré aux balances correspondantes par l'intermédiaire de la grille ET 62 et de la grille OU 64. Si les écarts positif et négatif sont tous deux en dehors du domaine admissible, les deux comparateurs 58U et 58L pro- duisent des sorties de faible niveau, et seule la grille ET 61 est ouverte. La sortie de la grille ET 61 est utilisée pour réaliser des traitements de défauts, notamment des indications défectueuses, et pour effectuer des opérations au- tomatiques en vue de remplacer ou d'ajouter des objets. Le fonctionnement du circuit représenté sur la Figure 7 permet d'ob- tenir les résultats indiqués ci-dessus. A cet égard, on se référera à la Figure 9, qui représente des domaines ou gammes de poids. Ce fonctionnement est le suivant: 1 - on choisit tout d'abord une combinaison présentant un poids situé dans un domaine Au, compris entre le poids de référence et la limite supé- rieure; 2 - on choisit une combinaison présentant un poids situé dans un domaine AL, vers la limite inférieure, lorsque la combinaison désirée n'est pas située dans le domaine Au, et, 3 - on prend d'autres mesures, lorsqu'on constate que la combinaison désirée n'est pas située à l'intérieur du domaine admissible. Du processus opérationnel n-entionné ci-dessus résultent plusieurs combinaisons, présentant des poids proches du poids de référence et un nombre plus faible de combinaisons présentant des poids situés en-dessous du poids de référence, par rapport aux enseignements de la technique antérieure, selon 13 2495769 lesquels seules les limites supérieure et inférieure de poids sont déterminées, une combinaison ayant un poids situé entre ces deux limites étant prise au hasard. En outre, le rendement du dispositif est encore amélioré. Cependant, même dans le circuit représenté sur la Figure 7, le fonc- tionnement normal du dispositif est interrompu lorsque la grille ET 61 produit une sortie. Par conséquent, il est souvent préférable d'adopter également les combinaisons qui présentent des poids situés à l'extérieur du domaine admis- sible, à moins que la tolérance de poids soit particulièrenent sévère. Lorsque les contenus des mémoires 42U et 42L sont respectivement en dehors des écarts admissibles supérieur et inférieur AUD et ALD, il est préférable de choisir celui des écarts qui est le plus rapproché de l'écart AUD ou ALD. La Figure 8 illustre une variante du circuit représenté sur la Figure 7, qui a été conçu de façon à répondre à cette préoccupation. Le circuit de la Figure 8 est identique à celui représenté sur la Figure 7, à l'exception des éléments 66 à 77, qui ont été ajoutés. Afin d'obtenir les résultats mentionnés ci-dessus, ce circuit comporte un soustracteur 66up pour soustraire l'écart supérieur admissible AUD de l'écart positif UD, et un soustracteur 66Ly pour soustraire l'écart négatif LD de l'écart inférieur admissible ALD. Lorsque ces deux écarts sont situés en dehors du domaine admissible, les sorties numériques des deux soustracteurs sont positives, et elles fournissent une indication des écarts par rapport aux limites supérieure et inférieure, respectivement. Le comparateur 68compare ces deux écarts, et il produit une sortie de niveau élevé lorsque l'écart, par rapport à la limite supérieure, est le plus important (lorsque l'écart négatif a été choisi). Cette sortie du comparateur 68 est appliquée à une grille ET 72U, par l'intermé- diaire d'un inverseur 70, et elle est appliquée directement à une grille ET supplémentaire 72. Les deux autres entrées de la grille ET 72U constituent la sortie de la grille ET 61 et la sortie GC1 de la mémoire de combinaison 32U, cependant que les deux autres entrées de la grille ET 72L constituent la sortie de la grille ET 61 et la sortie GC2 de la mémoire de combinaison 32L' Les sorties des grilles ET 72U et 72L sont appliquées à la grille OU 64, de même que les sorties des grilles ET 62U et 62L' On comprend facilement que, lorsque l'un au moins des contenus UD et UL des mémoires 42U et 42, est situé à l'intérieur du domaine AU 14 2495769 * ou A de la Figure 9, le circuit représenté sur la Figure 8 fonctionne de la L même façon que le circuit de la Figure 7, et il produit la sortie GC1 ou GC2 au travers des grilles ET 62 ou 62. Lorsque les deux contenus UD et UL U L' des mémoires 42U et 42L sont situés à l'intérieur des domaines RU et RL, respectivement, la grille ET 61 produit une sortie de niveau élevé, comme dans le cas du circuit représenté sur la Figure 7. Dans ce cas, si la distance séparant UD de AUD est inférieure à la distance comprise entre LD et ALD, le comparateur 68 produit une sortie de faible niveau, et, par conséquent, la grille ET 72U s'ouvre, afin de délivrer le contenu GC1 de la mémoire de combinaison 32. Dans le cas opposé à celui décrit ci-dessus, le compara- teur 68 produit une sortie de niveau élevé, afin d'ouvrir la grille ET 72L, pour délivrer le contenu GC2 de la mémoire de combinaison 32L à la grille OU 64. Bien qu'une partie des poids combinés soit située en dehors du domaine ad- missible, selon ce mode de réalisation, le fonctionnement normal du disposi- tif ne sera cependant pas perturbé par les poids combinés. Le circuit représenté sur la Figure 10 constitue une seconde variante du circuit de la Figure 7. Dans cette variante, ainsi que l'illustre la Figure 11, des secondes limites supérieure et inférieure AUD2 et ALD2 sont établies à l'extérieur des premières limites supérieure et inférieure AUDI et ALDI, le choix des poids combinés étant effectué dans l'ordre de préférence des do- maines AUliAL, AU2 et L2' et les poids combinés qui sont situés dans les domaines RU et RL sont rejetés comme inutilisables, afin de limiter-le risque d'un choix non limité de poids combinés situés à l'extérieur du domaine admissible, comme dans le cas du circuit représenté sur la Figure 8. Le circuit représenté sur la Figure 10 comprend quatre comparateurs 58Ul, 58U2, 58LI et 58 L2. Le contenu UD de la mémoire 42U est appliqué aux premières entrées des comparateurs 58Ul et 58UZ et le contenu LD de la mémoire 42L est appliqué aux premières entrées des comparateurs 58L1 et 58 L2. Des premier et second signaux d'écart supérieur admissible AUDI et AUD2 sont appliqués aux secondes entrées des comparateurs 58Ul et 58 U2, respectivement, et des premier et second signaux d'écart inférieur admissible ALD1 et ALD2 sont respectivement appliqués aux secondes en- trées des comparateurs 58LL et 58L2' à partir de sources de signaux ap- propriées, (non représentées). La sortie du comparateur 58Ul est couplée 2495769 à l'entrée d'une grille OU 74U et aux entrées d'inversion de grilles ET 75, 76, 77 et 78, la sortie du comparateur 58U2 est couplée à l'entrée de non inversion de la grille ET 75 et aux entrées d'inversion des grilles ET 77 et 78; la sortie du comparateur L1 est couplée à l'entrée de non inversion de la grille ET 76 et aux entrées d'inversion des grilles ET 75, 77 et 78, et la sortie du comparateur 58LZ est couplée à l'entrée de non inversion de la grille ET 77, ainsi qu'à l'entrée d'inversion de la grille ET 78. La sortie de la grille ET 75 est appliquée à l'autre entrée de la grille OU 74UP les sorties des grilles ET 76 et 77 sont appliquées aux deux entrées de la grille OU 74L et la sortie de la grille ET 78 est utilisée de la même façon que la sortie de la grille ET 61 du circuit représenté sur la Figure 7. Les sorties des grilles OU 74U et 74L sont appliquées à l'une des entrées des grilles ET 62U et 62, les autres entrées de ces grilles étant couplées de façon à recevoir res- pectivement les signaux de commande GC1 et GC2, respectivement. Lors du fonctionnement, lorsque l'écart UD est situé à l'intérieur du domaine AUl (voir la Figure 1), le comparateur 58Ul produit une sortie de niveau élevé, afin de fermer les grilles ET 75, 76, 77 et 78, et pour ouvrir uniquement la grille ET 62 U par l'intermédiaire de la grille OU 74Up ce qui, par conséquent, donne en sortie le signal de commande correspondant GC1. Lorsque l'écart UD est situé en dehors du domaine Aul et que l'écart LD est situé à l'intérieur du domaine ALlI le comparateur 58 produit une sortie de niveau élevé, afin de fermer les grilles ET 75, 77 et 78, et le com- parateur 58Ul produit une sortie de faible niveau, afin de fermer la grille ET 62 1 et d'ouvrir la grille ET 76. Par conséquent, la sortie du comparateu 58LI est appliquée à la grille ET 62L' par l'intermédiaire de la grille ET 76 et de la grille OU 74 afin d'obtenir en sortie le signal de a) mmande corres- L' LD pondant GC2. Lorsque l'écart/se situe en dehors du domaine ALI et que l'écart UD est situé dans le domaine A U2 le comparateur 58U2 produit une sortie de niveau élevé, afin de fermer les grilles ET 77 et 78, et les compa- rateurs 58ul et 58L1 produisent des sorties de faible niveau pour ouvrir la grille ET 75 et pour fermer la grille ET 76. Par conséquent, la sortie du comparateur 58U2 est appliquée à la grille ET 62U, par l'intermédiaire de la grille ET 75 et de la grille OU 74U' afin d'obtenir en sortie le signal de commande correspondant GC. Lorsque l'écart LD est situé à l'intérieur du domaine AL2 et que l'écart UD se situe en dehors des domaines Aul et AU2, les comparateurs 58 et 58 produisent des sorties de faible niveau, Ul 5UZ afin de fermer les grilles ET 62U, 75 et 76, et d'ouvrir la grille ET 77, le comparateur 58L2 produisant, de son coté, une sortie de niveau élevé afin de fermer la grille ET 78 et d'ouvrir la grille ET 62L' par l'intermédiaire de la grille ET 77 et de la grille OU 74 L Il en résulte que le signal de commande correspondant GC est délivré en sortie par l'intermédiaire de cette grille ET 62L' Enfin, lorsque les écarts UD et LD sont situés respectivement dans les domaines RU et RLy les quatre comparateurs produisent des sorties de faible niveau, et, par conséquent, seule la grille ET 78 est ouverte, afin de produire une sortie qui est utilisée de la même façon que la sortie provenant de la grille ET 61. Dans ce cas, les signaux de commande GC et GC des 1 2 balances ne sont pas disponibles en sortie. Il ressort de la description ci-dessus qu'en réalisant un stockage et un traitement séparés des signaux d'écarts positif et négatif et des signaux com- binés correspondants, grâce aux circuits selon la présente invention, il est possible de réaliser, en option, un contrôle et une commande de la distribution des poids d'emballages respectifs d'objets, et donc de répondre aux exigences de poids, tout en conservant un rendement important du dispositif de pesée. Il demeure bien entendu que la présente invention n'est pas limitée aux divers exemples de réalisation décrits et représentés ci-dessus, mais qu'elle en englobe toutes les variantes. C'est ainsi que les circuits décrits ci-dessus en référence aux Figures 6 à 10, ont été conçus par rapport au circuit de la Figure 3, qui traite des écarts d'un poids de référence prédéterminé. Il est cependant possible de réaliser ces mêmes circuits en les basant sur la confi- guration de circuits représentée sur la Figure 4, afin de traiter des poids mesurés et des limites de poids supérieure et inférieure prédéterminées. On peut également concevoir d'autres configurations de circuits, répondant à des préoccupations différentes, en ce qui concerne le choix des limites de poids. 17 2495769 REVENDICATIONS 1 - Balance de combinaison pour assurer notamment l'empaquetage d'une pluralité d'objets, notamment d'articles d'alimentation dans des sacs présentant des poids déterminés, qui conm prend une pluralité de balances pour peser respectivement des objets afin de produire des signaux électriques four- nissant une indication des poids mesurés, un additionneur (14) comportant une pluralité d'entrées pour effectuer la sommation des signaux d'entrée, en vue de produire un signal de somme, une pluralité de commutateurs normalement ouverts (12V, 122... 12), couplés respectivement entre lesdites balances et les sorties de l'additionneur, un circuit de commande de commutateurs (16, 18) comportant une pluralité de bornes de sortie couplées respectivement aux bornes de commande desdits commutateurs, afin de produire des signaux de commande à partir de celles des bornes de sortie qui sont successivement choisies en fonction d'un jeu prédéterminé de combinaisons, afin de fermer les commutateurs correspondants et produire un signal de fin lorsqu'on a ob- tenu toutes lesdites combinaisons, un circuit de détermination (20) couplé à la sortie dudit additionneur (14), afin de comparer le signal de somme à une va- leur de référence prédéterminée, pour produire un signal d'acceptation lorsque est remplie une condition prédéterminée en ce qui concerne ladite valeur de référence, et une mémoire de combinaison (32) couplée aux bornes de sortie dudit circuit de commande de commutateurs, afin de mettre à jour son contenu avec les entrées de courant, en réponse audit signal d'acceptation, et pour délivrer son contenu aux moyens d'utilisation, en réponse audit signal de fin, cette balance de combinaison étant caractérisée en ce que le circuit de déter- mination comporte un soustracteur (33) couplé à la sortie de l'additionneur (14) afin de calculer l'écart du signal de somme par rapport à une valeur de consigne prédéterminée, un circuit de discrimination de polarité (48), couplé à la sortie de ce soustracteur afin de réaliser une discrimination de la pola- rité dudit écart, en vue de produire une sortie dans le cas d'une polarité pré- déterminée, une mémoire d'écart (42) couplée à la sortie du soustracteur (33), afin de mettre à jour son contenu avec l'entrée constatée, en réponse audit signal d'accord ou d'acceptation, un comparateur (39) dont les entrées sont couplées aux sorties dudit soustracteur et de la mémoire d'écart, afin de produire un signal de sortie lorsque la valeur absolue de la sortie du 18 2495769 soustracteur est inférieure à la valeur absolue de la sortie de la mémoire d'écart, et un circuit ET (44) pour produire ce signal d'acceptation en réponse aux sorties du comparateur et du circuit de discrimination de polarité. 2 - Balance de combinaison pour assurer notamment l'empaquetage d'une pluralité d'objets, notamment d'articles d'alimentation dans des sacs présentant des poids déterminés, qui comprend une pluralité de balances pour peser respectivement des objets, afin de produire des signaux électriques four- nissant une indication des poids mesurés, un additionneur (14) comportant une pluralité d'entrées pour effectuer la sommation des signaux d'entrée, en vue de produire un signal de somme, une pluralité de commutateurs normalement ouverts (12,, 12... 12), couplés respectivement entre lesdites balances et les sorties de l'additionneur, un circuit de commande de commutateurs (16, 18) comportant une pluralité de bornes de sortie couplées respectivement aux bornes de commande desdits commutateurs, afin de produire des signaux de commande à partir de celles des bornes de sortie qui sont successivement choisies en fonction d'un jeu prédéterminé de combinaisons, afin de fermer les commutateurs correspondants et produire un signal de fin lorsqu'on a obtenu toutes lesdites combinaisons, un circuit de détermination (20) couplé à la sortie dudit additionneur (14), afin de comparer le signal de somme à une valeur de référence prédéterminée, pour produire un signal d'acceptation lorsque est remplie une condition prédéterminée, en ce qui concerne ladite valeur de référence, et une mémoire de combinaison (32), couplée aux bornes de sortie dudit circuit de commande de commutateurs, afin de mettre à jour son contenu avec les entrées., en réponse audit signal d'acceptation, et pour délivrer son contenu aux moyens d'utilisation, en réponse audit signal de fin, cette balance de combinaison étant caractérisée en ce que ledit circuit de détermination comporte un circuit de discrimination de polarité (48) couplé à la so rtie dudit additionneur (14), afin de réaliser une discrimination de la polarité de l'écart dudit signal de somme par rapport à une valeur de consigne prédéterminée, en vue de produire un signal de sortie dans le cas d'une pola- rité prédéterminée, une mémoire de somme (42) couplée à la sortie de l'ad- ditionneur (14), afin d'agir en réponse au signal d'acceptation pour effectuer une mise à jour de son contenu avec l'entrée constatée, un comparateur (39) couplé à l'additionneur (14) ainsi qu'à la mémoire de somme (42), afin de 19 2495769 comparer la sortie dudit additionneur au contenu de cette mémoire de somme, en vue de produire un signal de sortie lorsque la sortie de l'additionneur est plus proche de ladite valeur de consigne que la teneur de la mémoire de somme et un circuit ET (44), agissant en réponse aux signaux de sortie du compara- teur (39) et du circuit de discrimination de polarité (48), afin de produire ledit signal d'accord ou d'ac ceptation. 3 - Balance de combinaison selon l'une quelconque des revendications 1 ou 2, caractérisée en ce que le circuit de détermination est conçu de façon à permettre un choix ou un préétablissement d'un écart positif ou négatif, et en ce que ce circuit comprend des grilles OU exclusif (50et 52) entre ledit compa- rateur (39) et une grille OU (40), et entre le comparateur (48) et la grille ET (44), en ce qu'on connecte le bras mobile (54) d'un commutateur à double effet aux autres entrées des grilles OU exclusif (50 et 52), les contacts fixes dudit commutateur étant respectivement connectés à des sources de potentiel appro- priées, afin de recevoir des niveaux de tension correspondant respectivement à des codes binaires "0" et " 1". 4 - Balance de combinaison pour assurer notamment l'empaquetage d'une pluralité d'objets, notamment d'articles d'alimentation dans des sacs présentant des poids déterminés, qui comprend une pluralité de balances pour peser respectivement des objets afin de produire des signaux électriques four- nissant une indication des poids mesurés, un additionneur (14) comportant une pluralité d'entrées pour effectuer la sommation des signaux d'entrée, en vue de produire un signal de somme, une pluralité de commutateurs normalement ouverts (121, 122.. 12n), couplés respectivement entre lesdites balances et les sorties de l'additionneur, un circuit de commande de commutateurs (16, 18) comportant une pluralité de bornes de sortie couplées respectivement aux bornes de commande desdits commutateurs, afin de produire des signaux de commande à partir de celles des bornes de sortie qui sont successivement choisies en fonction d'un jeu prédéterminé de combinaisons, afin de fermer les commutateurs correspondants et produire un signal de fin lorsqu'on a'ob- tenu toutes lesdites combinaisons, un circuit de détermination (20) couplé à la sortie dudit additionneur (14), afin de comparer le signal de somme à une va- leur de référence prédéterminée, pour produire un signal d'acceptation lorsque est remplie une condition prédéterminée, en ce qui concerne ladite valeur de référence, et une mémoire de combinaison (32) couplée aux bornes de sortie dudit circuit de commande de commutateurs, afin de mettre à jour son contenu avec les entrées de couran, en réponse audit signal d'acceptation, et pour délivrer son contenu aux moyens d'utilisation, en réponse audit signal de fin, cette balance de combinaison étant caractérisée en ce que ledit circuit de dé- termination comprend un soustracteur (33) couplé à la sortie de l'additionneur (14) afin de calculer l'écart dudit signal de somme par rapport à une valeur de consigne prédéterminée, un circuit de discrimination de polarité (48), couplé à la sortie du soustracteur (33), afin de réaliser une discrimination de la pola- rité dudit écart, pour produire un premier ou un second signal de polarité four- nissant une indication de cette polarité, des première et seconde mémoires d'écart (42U - 42L) couplées à la sortie dudit soustracteur, afin de répondre respectivement aux premier et second signaux d'accord pour réaliser la mise à jour des contenus de ces mémoires avec l'entrée constatée, des premier et second comparateurs (39U' 39L)> couplés au soustracteur (33) et aux pre- mière et seconde mémoires d'écart (42- 42L) respectivement, afin de comparer la sortie du soustracteur aux contenus des mémoires, pour produire respectivement des sorties lorsque la valeur absolue de la so rtie du soustrac- teur est inférieure à la valeur absolue des contenus desdites mémoires, et des premier et second circuits logiques, agissant en réponse aux signaux de sortie des premier et second comparateurs, et aux premier et second signaux de polarité du circuit de discrimination de polarité (48), afin de produire les- dits premier et second signaux d'accord ou d'acceptation; une mémoire de com- binaison qui comprend une première partie (32U), agissant en réponse au pre- mier signal d'accord, afin de mettre à jour son contenu, et une seconde partie (32L), agissant en réponse au second signal d'accord afin de mettre à jour son contenu; ladite balance comprenant en outre des troisième et quatrième com- parateurs (58UY 58L), couplés aux sorties des première et seconde mémoires d'écart (42U, 42L), respectivement, afin de comparer le contenu de ces mé- moires avec les domaines d'écart correspondants prédéterminés, pour produire respectivement des sorties lorsque les contenus de ces mémoires sont situés à l'intérieur desdits dornaines, et des moyens (60, 61), couplés aux sorties de ces troisième et quatrième comparateurs, ainsi qu'aux sorties desdites première et seconde parties de cette mémoire de combinaison, afin d'inhiber 21 2495769 la sortie de l'une des parties de cette mémoire de combinaison qui correspond à l'autre des premier et quatrième comparateurs, lorsque l'un de ces comparateurs produit une sortie, et pour inhiber la sortie de la partie de la- dite mémoire de combinaison qui correspond à l'un des troisième et quatrième comparateurs, lorsque ce comparateur ne produit pas de sortie. Balance de combinaison pour assurer notamment l'empaquetage d'une pluralité d'objets, notamment d'articles d'alimentation dans des sacs présentant des poids déterminés, qui comprend une pluralité de balances pour peser respectivement des objets afin de produire des signaux électriques four- nissant une indication des poids mesurés, un additionneur (14) comportant une pluralité d'entrées pour effectuer la sommation des signaux d'entrée, en vue de produire un signal de somme, une pluralité de commutateurs normalement ouverts (121, 122,... 12), couplés respectivement entre lesdites balances et les sorties de l'additionneur, un circuit de commande de commutateurs (16, 18) comportant une pluralité de bornes de sortie couplées respectivement aux bornes de commande desdits commutateurs, afin de produire des signaux de commande à partir de celles des bornes de sortie qui sont successivement choisies en fonction d'un jeu prédéterminé de combinaisons, afin de fermer les commutateurs correspondants et produire un signal de fin lorsqu'on a ob- tenu toutes lesdites combinaisons, un circuit de détermination (20) couplé à la sortie dudit additionneur (14), afin de comparer le signal de somme à une va- leur de référence prédéterminée, pour produire un signal d'acceptation lorsque est remplie une condition prédéterminée en ce qui concerne ladite valeur de référence, et une mémoire de combinaison (32), couplée aux bornes de sortie dudit circuit de commande de commutateurs, afin de mettre à jour son contenu avec les entrées de courant, en réponse audit signal d'acceptation, et pour dé- livrer son contenu aux moyens d'utilisation, en réponse audit signal de fin, cette balance de combinaison étant caractérisée en ce que le circuit de déter- mination comprend un circuit de discrimination de polarité qui est couplé à la sortie de l'additionneur (14) afin de réaliser une discrimination du sens du décalage dudit signal de somme par rapport à une valeur de consigne prédé- terminée, afin de produire un premier ou un second signal de polarité four- nissant une indication de ce sens du décalage, des première et seconde mé- moires de somme (42., 42L), couplées à la sortie de l'additionneur afin 22 2495769 d'agir en réponse aux premier et second signaux d'accord, respectivement, pour mettre à jour leur contenu avec les entrées constatées des premier et second comparateurs (39, 39) couplés à l'additionneur (14.), ainsi qu'aux U L première et seconde mémoires de somme, pour comparer la sortie de cet additiomeur aux contenus desdites mémoires de somme, respectivement, afin de produire des signaux de sortie lorsque la sortie de l'additionneur est plus proche de la valeur de consigne que les contenus desdites mémoires, et des premier et second circuits logiques agissant en réponse aux signaux de sortie des premier et second comparateurs et aux premier et second signaux de pola- rité, afin de produire lesdits premier et second signaux d'accord ou d'accepta- tion, cette balance étant en outre caractérisée en ce que la mémoire de combi- naison comporte une première partie (32u) pour agir en réponse au premier signal d'acceptation, pour réaliser une mise à jour de son contenu, et une se- conde partie (32L), agissant en réponse au second signal d'acceptation, afin de réaliser une mise à jour de son contenu, des troisième et quatrième compa- rateurs (58u 58L), couplés respectivement aux sorties des première et se- conde mémoires de somme, afin de comparer les contenus desdites mémoires à un domaine admissible prédéterminé, en vue de produire des sorties lorsque ces contenus sont situés à l'intérieur dudit domaine, et des moyens, couplés aux sorties des troisième et quatrième comparateurs ainsi qu'aux sorties des première et seconde parties de la mémoire de combinaison correspondant à l'autre comparateur faisant partie du groupe des troisième et quatrième com- parateurs, lorsqu'au moins l'un de ces comparateurs produit une sortie, et pour inhiber la sortie de la partie de ladite mémoire de combinaison qui cor- respond à l'un des troisième et quatrième comparateurs, lorsque ce compara- teur ne produit pas de sortie.