Brevet FR2488420A1 — publié le 19820212

La présente invention concerne un dispositif permettant d'obte- nir l'histogramme des distances dans le temps entre des événements successifs. Dans les dispositifs ou les appareillages de mesure connus de ce genre, on compte simplement le nombre d'événements apparaissant durant une période de temps donnée, puis on calcule le rapport entre le nombre d'événements apparus et le nombre d'unités de temps de la période donnée. De tels dispositifs connus ne permettent pas d'effectuer une analyse fine des événements apparaissant par paquets ou apparaissant regroupés dans le temps. D'autres systèmes d'analyse connus ne permettent que l'enregis- trement des distances entre événements successifs, si bien que l'his- togramme des distances ne peut être obtenu qu'en temps différé. Un objet de la présente invention consiste à prévoir un disposi- tif capable d'établir en temps réel, d'une manière continue, sans perte d'informations, les histogrammes des distances entre événements successifs. Un autre objet de l'invention consiste à prévoir un dispositif capable d'effectuer l'analyse fine et le classement d'événements appa- raissant regroupés par paquets. Un autre objet de l'invention consiste à prévoir un tel dispo- sitif qui puisse être associé à un circuit approprié permettant de connaître l'apparition des paquets d'événements, et à un enregistreur de résultats. Suivant une caractéristique de l'invention, il est prévu un dispositif comprenant une base de temps dont la sortie est reliée à un premier ensemble de compteurs par dix qui sont chacun associés à des moyens de détection du compteur de l'état du compteur qui compte et qui n'a pas encore débordé, un ensemble correspondant de portes ET avec chacune une entrée reliée à la sortie des moyens de détection correspondant et l'autre entrée reliée à la source des événements, l'entrée RAZ des moyens de détection étant également reliée à ladite source, à travers un circuit à retard, la sortie de chaque porte ET étant reliée à un second ensemble de compteurs par dix, chacun associé à une mémoire, un séquenceur dont l'entrée est reliée à la base de temps et dont la sortie est reliée aux moyens de commande de transfert du contenu de chaque compteur du second ensemble à sa mémoire associée, des moyens de lecture des contenus des mémoires vers un appareil d'enregistrement, un second circuit à retard dont l'entrée est reliée à la sortie du séquenceur et la sortie aux entrées RAZ des compteurs. Les caractéristiques de l'invention mentionnées ci-dessus, -ain- si que d'autres, apparaîtront plus clairement à la lecture de la des- cription d'un exemple de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels: la Fig. 1 est un bloc-diagramme général d'un dispositif suivant l'invention, la Fig. 2 est une vue schématique de l'ensemble des circuits de comptage et de mémoire du dispositif de la Fig. 1, les Figs. 3a à 3g sont des diagrammes temporels illustrant le fonctionnement du dispositif de la Fig. 1, et les Figs. 4 à 7 sont des schémas-blocs plus détaillés de circuits du dispositif de la Fig. 1. A la Fig. 1, les événements dont les distances sont à analyser sont appliqués, sous forme de signaux logiques, à la borne 1 qui est reliée à une entrée d'un circuit de synchronisation 2 dont la seconde entrée est reliée à la sortie d'une base de temps 3. La sortie de la base de temps 3 est encore reliée à l'entrée d'un séquenceur 4 et à l'entrée d'un circuit de détermination d'intervalle de comptage ou circuit DIC 5.1. La sortie du circuit de synchronisation 2 est reliée à l'entrée d'un premier circuit de remise à zéro ou circuit RAZ 6 et à l'entrée d'un circuit d'inhibition 7. La sortie du séquenceur 4 est reliée à l'entrée d'un circuit de transfert 8 et à l'entrée d'un second circuit de remise à zéro ou circuit RAZ 9. En fait, le dispositif comprend une batterie de circuits DIC 5.1 à 5.X, l'entrée de comptage d'un circuit DIC 5.j étant reliée à la sortie de débordement du circuit DIC 5.(j-1). La sortie du circuit RAZ 6 est reliée, en parallèle, aux entrée de remise à zéro des circuits DIC 5.1 à 5.X. Le dispositif comprend encore une batterie de circuit de valida- tion 10.1 à l0.X. Chaque entrée de signal d'un circuit de validation 10.1 à l0.X est respectivement reliée à la sortie de signal du circuit DIC 5.1 à 5.X correspondant. Le dispositif comprend encore un ensemble 11 de circuit de comptage et de mémoire qui est montré plus en détail à la Fig. 2. Cet 1 1 2 2 ensemble Il comprend les circuits 111.1 à il.X, 112.1 à 112.(X-1), l.1 à 113.(X-2),..., 11(X- 1).1 et 11(X-).2, et 11.1. Les entrées 1 1 des circuits 11.1 à ll.X sont respectivement reliées aux sorties des circuits 10.1 à 10.X. Les entrées des circuits 11 2.1 à 112.(X-1) sont respectivement reliées aux sorties des circuits X.1 à X.(X-l), x et ainsi de suite l'entrée du circuit 11.1 étant reliée à la sortie du circuit 11(X 1).l. Par ailleurs, les sorties des circuits 111.1 à l 1.X sont reliées en parallèle aux entrées de signal d'un multiplexeur 12.1. De même, les sorties des circuits 112.1 à 112.(X-1) sont reliées, en parallèle, à l'entrée d'un multiplexeur 12.2, et ainsi de suite, la sortie du circuit llX.1 étant reliée à l'entrée du multiplexeur 12.X. Les sorties des multiplexeurs 12.1 à 12.X sont respectivement reliées aux entrées correspondantes d'un appareil d'enregistrement 13. Elles sont également reliées, en parallèle, à l'entrée d'un circuit de détection 14. La sortie du circuit de transfert 8 est reliée en parallèle aux i x entrées de commande de transfert des circuits 11.1 à 11.1. La sortie du circuit RAZ 9 est également reliée, en parallèle, aux h X entrées de remise à zéro des circuits 11.1 à 11i.1. Enfin, la sortie du circuit de synchronisation 2 est encore re- liée aux entrées de validation des circuits de validation 10.1 à 10.X. L'entrée de validation du circuit d'inhibition 7 est reliée à la sortie du circuit RAZ 9 et sa sortie est reliée à l'entrée de validation d'un circuit d'enregistrement 15 dont une sortie est reliée à l'entrée d'un. circuit d'inhibition 16 et dont l'autre sortie est reliée, en parallèle, aux entrées de commande des multiplexeurs 12.1 à 12.X. La sortie du circuit de détection 14 est reliée à l'entrée d'inhibition du circuit d'inhibition 16 dont la sortie est reliée à l'entrée de commande de l'appareil d'enregistrement 13. La base de temps 3 est constituée, par exemple, par un oscilla- teur à quartz délivrant des impulsions à une fréquence qui est au moins égale à la fréquence maximale à laquelle les événements à dénombrer peuvent se présenter. Le circuit de synchronisation 2 est un circuit classique qui, pour chaque signal appliqué en 1, délivre à sa sortie un signal en phase avec l'impulsion de base de temps qui suit immédiatement l'application du signal en 1. En pratique, le circuit 2 se compose d'une bascule RS 17, Fig. 4, dont l'entrée S est reliée à l'entrée 1, dont la sortie Q est reliée à l'entrée D d'une bascule D 18 dont l'entrée H est reliée à la sortie de la base de temps 3. L'entrée R de 17 est également reliée à la sortie de 3. Ainsi la bascule 17 est mise au travail par chaque signal reçu de 1 et la bascule 18 recopie l'état de 17 et est lue à chaque impulsion reçue de la base de temps, la première bascule étant remise à l'état de repos à chaque lecture de la seconde bascule. Le séquenceur 4 est un compteur qui fonctionne comme un divi- seur de fréquence en délivrant périodiquement une impulsion aux circuits 8 et 9 afin de déclencher l'enregistrement dans l'appareil 1 X 13 des données en mémoire dans les circuits 11.1 à il.1. La capacité du compteur du séquenceur 4, qui détermine la fréquence des impulsions délivrées à 8 et 9, est choisie en fonction de la vitesse maximale d'enregistrement de l'appareil enregistreur 13. Le circuit de transfert 8 est un circuit monostable, fonction- nant en circuit à retard et qui délivre une impulsion, dite de transfert, un certain temps t après le signal émis par 4. Le circuit RAZ 9 est également un circuit monostable, rem- plissant également le râle d'un circuit à retard. Le retard apporté par 9 est supérieur à celui apporté par 8, la différence de temps entre les deux correspondants aux temps alloués pour effectuer le 1 X transfert des données des circuits 11.1 à il.1 vers les multi- plexeurs 12.1 à 12.X. Le circuit RAZ 6 est également un circuit monostable dont le rôle est d'apporter un retard qui couvre le temps d'enregistrement 1 1 d'un événement dans un circuit 11.1 à il.X. Les circuits DIC 5.1 à 5.X sont des compteurs diviseurs par 10, montés en cascade. Ces compteurs déterminent donc chacun des fenêtres temporelles de durées multiples. Ainsi, le circuit DIC 5.1 détermine une fenêtre de durée égale à dix intervalles unitaires, un intervalle unitaire correspondant à la période de la base de temps 3. Le circuit DIC 5.2 détermine une fenêtre de durée allant de "11" à "100" intervalles unitaires, suivant l'instant initial, et ainsi de suite le circuit DIC 5. X déterminant une fenêtre allant de (X + 1) à 10 X intervalles unitaires. Les circuits DIC 5.1 à 5.X comportent chacun une sortie d'état qui est à l'état de travail, quand une impulsion de comptage est appliquée au compteur au cours du premier cycle de comptage suivant une remise à zéro par le circuit 6 ou le circuit 9. En pratique, à titre d'exemple, le circuit DIC 5.1, Fig. 5, se compose d'un compteur par dix 19, d'une bascule D 20 dont l'entrée H est reliée à la sortie de compte "1" de 19 et dont l'entrée D est reliée à la sortie Q d'une bascule RS 21 dont l'entrée S est reliée à la sortie de débordement de 19 et l'entrée R à la sortie d'une porte OU 38 dont une entrée est reliée à la sortie de 6 et l'autre à la sortie de 9. L'entrée de signal de 19 est reliée à la base de temps 3. L'entrée RAZ de 19 est reliée à la sortie de 38. Les circuits de validation 10.1 à lO.X sont constitués chacun par des circuits ET dont une entrée est reliée à la sortie du circuit 2 et l'autre entrée à la sortie du compteur 5.1 à 5.X correspondant. Comme le montre la Fig. 6, le circuit 11.1 comprend un compteur 22 dont l'entrée de signal est reliée à la sortie du circuit de validation 10.1, dont l'entrée de remise à zéro est reliée à la sortie du circuit RAZ 9, dont la sortie de débordement est reliée à l'entrée de signal du compteur correspondant 22 du circuit 11.1, dont les sorties de compte sont reliées aux entrées correspondantes d'une mémoire 23 et dont l'entrée de commande de transfert est reliée à la sortie du circuit de transfert 8. Les sorties de la mémoire 23 sont reliées aux entrées correspondantes du multiplexeur corres- 1 X pondant. Bien entendu, les autres circuits 11.2 à Il.1 comprennent également chacun un compteur 22 et une mémoire 23. Pour tous les 1 1 circuits Il.1 à il.X, les entrées de signal des compteurs 22 sont respectivement reliées aux sorties des circuits de validation corres- 2 X pondant. Pour les autres circuits 11.1 à il.1, les entrées de signal des compteurs 22 sont respectivement reliées aux sorties de débordement des compteurs 22 des circuits de rangs immédiatement inférieurs. Comme le montre la Fig. 2, l'ensemble 11 est constitué par une matrice triangulaire de circuits, dont les circuits de rang 1 sont au nombre de X, les circuits de rang 2 au nombre de (X - 1),..., et les circuits de rang X au nombre de 1. Chaque compteur 22 compte jusqu'à 10, si bien que les compteurs 22 d'une colonne de la matrice de la Fig. 2 forment une cascade de diviseurs par dix. Chaque mémoire 23 est constituée par quatre bascules D. Les sorties de signal des compteurs 22 sont évidemment au nombre de quatre pour le codage binaire d'un nombre de 0 à 9. Le transfert du compte contenu dans un compteur 22 vers sa mémoire associée 23 est effectué à chaque impulsion émise par le circuit 8. Les comptes ainsi transférés restent emmagasinés dans les mémoires 23 jusqu'à l'ordre de transfert suivant. Le circuit d'inhibition 7 est une bascule qui est mise à l'état de repos par la sortie du circuit RAZ. Dès qu'un signal d'événement est délivré par le circuit 2, la bascule 7 est mise à l'état de travail. Le circuit d'inhibition 7 peut être une bascule RS 24, Fig. 7, dont l'entrée R est reliée à la sortie du circuit RAZ 9 et dont l'en- trée S est reliée à la sortie du circuit 2. Dès qu'un signal d'événe- ment est délivré par le circuit 2, la sortie Q de la bascule 23 est activée. Le circuit de commande d'enregistrement 15, Fig. 7, comprend une porte ET 25 dont une entrée est reliée à la sortie Q de la bascule 24 et l'autre entrée à la sortie du circuit RAZ 9. La sortie de la porte ET 25 est reliée à l'entrée de remise à zéro d'un circuit de séquencement 26 qui est constitué par un compteur dont les sorties commandent les connexions des multiplexeurs 12.1 à. 12.X. L'entrée de comptage du compteur 26 est reliée à la sortie d'une base de temps 27 dont la fréquence est choisie en fonction des caractéristiques de l'appareil enregistreur. La sortie de la porte ET 25 est encore reliée à l'entrée S d'une bascule RS 28 dont l'entrée R est reliée à la dernière sortie X du compteur 26. Le circuit de détection 14 est une porte OU dont les entrées sont respectivement reliées aux sorties des multiplexeurs 12.1 à 12.X. Le circuit d'inhibition 16 comprend une porte ET 29 dont une entrée est reliée à la sortie Q de la bascule 28 et l'autre entrée à la sortie de la porte OU 14. Il comprend encore une bascule RS 30 dont l'entrée S est reliée à la sortie de la porte ET 29 et l'entrée R à la sortie de la base de temps 27. La sortie Q de la bascule 30 est reliée à l'entrée de commande d'enregistrement de l'appareil 13. On va tout d'abord décrire le fonctionnement des circuits concernant l'enregistrement proprement dit. On suppose qu'un ordre de transfert a été délivré par le circuit 8, ce qui entraîne, dans chaque mémoire 23 d'un circuit de validation, le transfert du comp- teur 22 dans cette mémoire. Un peu plus tard, le circuit RAZ 9 émet un signal qui remet les compteurs 22 au repos et qui, par ailleurs, déclenche le fonctionnement du circuit de séquencement 26 du circuit par l'intermédiaire de la porte 25, la bascule 24 étant supposée avoir été mise au travail précédemment. Le circuit 26 fait fonction- ner l'ensemble des multiplexeurs 12.1 à 12.X, qui commence par relier 1 1 le circuit 11.X à l'appareil 13. Si le contenu de Il.X n'est pas nul, la porte DU 14 fait passer un signal non nul qui met au travail la bascule 30, par l'intermédiaire de la porte ET 29 dont l'autre entrée est activée par 25 à travers 28. La sortie Q de la bascule 30 commande l'enregistrement effectif du comptenu de la mémoire 23 de 11.X dans 13 par l'intermédiaire de 12.1. A l'impulsion suivante de la base de temps 27, la bascule 30 est remise au repos et les multiplexeurs 12.1 et 12.2 connectent les circuits il.(X-1) et il.(X-1). Si le contenus des mémoires de ces circuits ne sont pas simultanément nuls, la porte 14 met 30 au travail et l'enregistrement se poursuit comme précédemment. La suite des phases d'enregistrement se poursuit ainsi jusqu'à ce que les multiplexeurs 12.1 à 12.X 1 X connectent les circuits 11.1 à il.1. Si, dans l'une des phases, toutes les mémoires 23 d'une colonnes sont vides, la porte OU 14 ne fait pas basculer la bascule 30 si bien que l'enregistrement est inhibé et que l'imprimante du circuit 13 n'avance pas. Quand le compteur 26 a atteint le compte X, la bascule 28 est remise au repos ce qui, un instant plus tard, inhibe l'enregistrement. Le temps de bascule de 28 est assez long pour couvrir l'opération d'enregistre- ment des contenus des mémoires dans 13. Par ailleurs, si dans un intervalle de temps défini par le séquenceur 4, aucun signal d'événement n'a été délivré par 2, la bascule 24 de 7 reste au repos, ce qui empêche le déclenchement du circuit 15. On va maintenant, en se référant aux diagrammes temporels des Figs. 3a à 3g, montrer comment les événements sont comptabilisés dans 1 1 les compteurs 22 des circuits ll.1 à il.X. A la Fig. 3a, on a repré- senté les impulsions délivrées par la base de temps 3. A la Fig. 3b, on a représenté les impulsions délivrées par le séquenceur 4, -ces impulsions définissant, entre autres, les origines de comptage. A la Fig. 3c, on a représenté une suite de signaux délivrés par le circuit 2, c'est à dire de signaux qui reflètent des événements appliqués, sous forme de signaux électriques, au dispositif de l'invention. La Fig. 3c montre un événement isolé 32 délivré 6 intervalles unitaires après la première impulsion 31, Fig. 3b, les intervalles unitaires étant définis par l'intervalle entre les impulsions de la Fig. 3a, puis un groupe d'événements 33, 34 et 35, délivré 200 intervalles unitaires et séparés les uns des autres par un intervalle unitaire, puis un intervalle 36 délivré 8000 intervalles unitaires après 35, et enfin un dernier événement 37 avant l'impulsion 31 suivante et délivré 13 intervalles unitaires après 36. Quand 32 survient, le compteur 19 de DIC 5.1 n'a pas encore débordé, donc la bascule 20 est au travail ce qui entraîne le passage de 32 à travers la porte ET de 10.1 vers le compteur 22 de 11.1. Quand 33 survient, le compteur 19 de DIC 5.3 n'a pas encore débordé, alors que ceux de DIC 5.1 et 5.2 l'ont fait. Donc on a un comptage dans le compteur 22 de Il.3. Quand 34 survient, à l'intervalle unitaire suivant 33, les comp- teurs 19 ont été remis à zéro si bien que la bascule 20 de DIC 5.1 est à nouveau mise au travail par l'arrivée de 34 et le compteur 22 de 11.1 est incrémenté. Il en est de même à l'arrivée de 35. Quand 36 survient, le compte du compteur 22 de 11.4 augmente d'une unité. Quand 37 survient, le compte du compteur 22 de 11 2 augmente d'une unité. On a donc dans les compteurs 22 de Il.1 à il.4, les comptes respectifs suivants:"3", "1", "1", "1". Comme on l'a dit ci-dessus, les circuits de comptage et de mémoire sont arrangés en colonnes et les compteurs 22 ont une capacité de 10, ce qui permet, par l'intermé- diaire des multiplexeurs 12.1 à 12.X d'obtenir directement une écri- ture en décimal par colonne. Un enregistrement par l'appareil 13 se présente donc sous la forme suivante: o REVENDICATIONS 1) Dispositif permettant d'obtenir l'histogramme des distances dans le temps entre des événements successifs caractérisé en ce qu'il comprend une base de temps dont la sortie est reliée à un premier ensemble de compteurs par dix qui sont chacun associés à des moyens de détection du compteur de l'état du compteur qui compte et qui n'a pas encore débordé, un ensemble correspondant de portes ET avec chacune une entrée reliée à la sortie des moyens de détection correspondant et l'autre entrée reliée à la source des événements, l'entrée RAZ des moyens de détection étant également reliée à ladite source, à travers un circuit à retard, la sortie de chaque porte ET étant reliée à un second ensemble de compteurs par dix, chacun associé à une mémoire, un séquenceur dont l'entrée est reliée à la base de temps et dont la sortie est reliée aux moyens de commande de transfert du contenu de chaque compteur du second ensemble à sa mémoire associée, des moyens de lecture des contenus des mémoires vers un appareil d'enregistrement, un second circuit à retard dont l'entrée est reliée à la sortie du séquenceur et la sortie aux entrées RAZ des compteurs. 2) Dispositif suivant la revendication 1, caractérisé en ce que lesdits moyens de lecture comprennent un ensemble de multiplexeurs dont les entrées sont sélectivement reliées aux sorties desdites mémoires sous la commande d'un circuit de commande comportant un circuit de séquencement dont la sortie est reliée en parallèle aux entrées de commande des multiplexeurs et dont l'entrée est reliée à la sortie du second circuit à retard.