Brevet FR2490429A1 — publié le 19820319

i 2490429 La présente invention se rapporte à un convertisseur numérique- analogique peu coûteux et de haute précision, pour convertir un signal numérique reçu en un signal analogique sensiblement proportionnel à utiliser dans divers types de systèmes de commutation et équipements de commande. Diverses propositions pour fabriquer un convertisseur numériqueanalogique sous forme d'un circuit intégré ont été faites. Par exemple, Holloway et autresont proposé un convertisseur numérique-analogique à 10 bits de la seconde génération et à haut rendement (A high yield second genera- tion 10 bits monolithic DAC), IEEE, ISSCC, pp. 106-107, en février 1976. Dans un circuit intégré, il est facile de rendre les tolérances d'appariement des éléments montés sur la même pastille, relativement petites. Par conséquent,-le circuit intégré est adapté à la fabrication du convertisseur numérique-analogique. Par ailleurs, il est impossible, dans le circuit intégré, de remplacer les éléments une fois fabriqués par un nouvel élément ou éléments ou d'ajuster un élément ou des éléments spécifiques. Par conséquent, il y a une limite à l'amélioration de la précision d'un convertisseur numérique-analogique. La précision du conver- tisseur numérique-analogique est de 12 bits au plus, si aucun calibrage n'est prévu,à l'état actuel de la technolo- gie dans ce domaine technique. Une technique d'ajustage analogique pour ajuster direc- tement les valeurs des éléments a été proposée, comme l'une des tentative pour améliorer la précision d'un convertisseur numérique-analogique. La technique d'ajustage analogique permet de réaliser avec succès une précision de 13 à 14 bits, mais nécessite les étapes supplémentaires de traitement pour les composants d'ajustage, un nombre accru de broches externes, un processus compliqué d'ajustage, et un dispositif d'ajustage spécialement conçu. De ce point de vue, cette tentative n'est pas avantageuse d'un point de vue économique. Une autre tentative qui a récemment été proposée est une technique d'ajustage numérique pour calibrer numérique- ment une précision totale sans aucun ajustage analogique des 2 2490429 composants. La tentative a pour but de réaliser le processus d'ajustage analogique au moyen de circuits logiques comprenant des mémoires à accès aléatoire, des mémoires mortes, des additionneurs numériquoeet analogues, que l'on peut facilement réaliser sous la forme d'un circuit intégré. La tentative par le procédé d'ajustage numérique est avantageuse parce qu'on utilise bien l'économie de la construction du circuit intégré et que l'ajustage numérique ne nécessite pas des dispositifs électriques spécialement conçus. Afin d'améliorer une erreur de non linéarité du conver- tisseur numérique-analogique dans le procédé d!ajustage numérique, une sortie analogique satisfaisant à une linéarité requise est choisie parmi des sorties d'un convertisseur numérique-analogique ayant une forte résolution mais une linéarité insuffisante (ci-après convertisseur numérique- analogique d'origine), et une entrée numérique du convertis- seur d'origine est stockée dans une mémoire appropriée de façon à obtenir le signal choisi de sortie. Un signal numéri- que d'entrée du convertisseur-numérique-analogique d'origine qui est stocké sous forme d'un signal numérique correspondant au niveau de sortie est extrait pour attaquer le convertisseur numérique-analogique afin de construire un convertisseur numérique-analogique ayant une linéarité satisfaisante mais une résolution plus faible que le convertisseur numérique- analogique d'origine. Habituellement, les erreurs du convertisseur numérique- analogique proviennent de façon prédominante d'une variation des valeurs des éléments de pondération aux bits d'ordre supérieur du fait des variabilités de fabrication de ces élémets. On considère un cas o des bits allant des bits les moins importants (LSB) au LMe bit en comptant à partir du LSB, sont correctement pesés afin qu'il n'y ait pas d'erreur dans cette gamme de bits, mais les bits à partir du (L+l)èmv bit jusqu'au bit le plus important (MSB) sont pesés de façon erronée, il y a donc une erreur de pondération. Dans ce cas, les caractéristiques de transfert au convertisseur numériqueanalogique présentent une forte transition ou un 3 2490429 saut en un point dei retemedu Lème bit au (L+l) ème bit dans le code du signal d'entrée au convertisseur numérique-analogique. Ainsi, une technique traditionnelle de calibrage numérique pour le convertisseur numérique-analogique calibre en ajoutant ou en soustrayant une quantité analogique d'un écart par rapport à une caractéristique ou. courbe idéale. A cette fin, un signal de calibrage analogique produit par un conver- tisseur numérique-analogique supplémentaire de calibrage est appliqué à un additionneur/soustracteur pour le calibrage. L'opération de calibrage est accomplie numériquement en stockant le code d'entrée au convertisseur numérique-analogi- que supplémentaire et un signal de commande pour l'additionneur/ soustracteur analogique dans une mémoire ROM ou RAM. Un exemple de ce type de convertisseur est révélé dans le brevet US nO 3.995.266. Dans ce type de convertisseur numérique-analogique, il est difficile d'accomplir une correction de l'erreur de l'additionneur/soustracteur analogique et cette impossibilité empêche une haute précision de la conversion numérique-analo- gique. Par conséquent, pour améliorer la linéarité, il faut un additionneur/soustracteur de haute précision et un conver- tisseur numérique-analogique supplémentaire. En particulier, afin d'obtenir la fonction d'addition/soustraction analogique, un circuit d'inversion de polarité et un circuit de commande pour l'addition/soustraction sont requis. Cela rend difficile l'amélioration de la précision et la réduction de la surface de la pastille. En conséquence, la présente invention a pour objet un convertisseur numérique-analogique opérant à une vitesse rapide sans détérioration de sa vitesse d e au temps d'accès de la mémoire ROM ou RAM, et qui accomplit l'ajustage par un traitement parfaitement numérique sans nécessiter des circuits analogiques comme l'additionneur/soustracteur analogique et le convertisseur numérique-analogique supplémentaire qui empêchent d'obtenir une haute précision et de réduire la surface de la pastille. La présente invention a pour autre objet un convertisseur -4 2490429 numérique-analogique compact et rapide permettant de rétrécir la tolérance d'une erreurdenmlinéarité d'un convertisseur numérique- analogique d'origine pour réaliser la pression requise et arrange régulièrement les valeurs de calibrage afin d'accomplir un ajustage numérique efficace et simple. La présente invention a pour autre objet un convertisseur analogique-numérique o la vitesse de conversion numérique- analogique est élevée et o la capacité du circuit de mémoire est réduite. La présente invention a pour autre objet un convertisseur- numérique-analogique adapté à une fabrication sous forme d'un circuit intégré. Pour atteindre les objectifs ci-dessus, selon l'aspect de lIinvention, on prévoit un convertisseur numérique-analo- gique qui comprend un premier convertisseur numérique-analo- gique pour produire un signal de sortie des bits d'ordre supérieur, un second convertisseur numérique-analogique pour produire une sortie à pleine échelle en tant que signal de sortie des bits d'ordre inférieur, qui est toujours plus granc que tout niveau de quantification du premier convertis- seur numérique-analogique, un moyen d'addition pour ajouter le signal de sortie du premier convertisseur numérique-analo- gique au signal de-sortie du second convertisseur numérique- analogique et un convertisseur de code pour appliquer, aux premier et second convertisseurs numériques-analogiques, - un code d'entrée obtenu en décalant un signal d'entrée numé- rique appliqué aux premier et second convertisseurs numériques- analogiques d'une valeur donnée de façon que la relation entre le signal d'entrée numérique et le signal de sortie analogique soit sensiblement linéaire '. Le premier convertisseur numérique-analogique peut de préférence comprendre un premier agencement capacitif agencé avec une pondération binaire correspondantàintrain de bits d'ordre supérieur du signal d'entrée numérique et un premier agencement de commutation pour contrôler la connexion-de chacun des condensateurs du premier agencement capacitif à une tension de référence ou à la masse, et le second convertis- 2490429 seur numérique-analogique peut comprendre un second agencement capacitif agencé avec une pondération binaire correspondant à un train de bits d'ordre inférieur du signal d'entrée numé- rique et un second agencement de commutation analogique pour contrôler la connexion de chacun des condensateurs du second agencement à la tension de référence ou à la masse. Les bornes des condensateurs respectifs du premier agencement qui sont opposées aux bornes reliées au premier agencement de commu- tation analogique sont reliées en commun et ce point commun de connexion est utilisé comme point de sortie du premier convertisseur numérique-analogique. Les bornes des condensa- teurs respectifs du second agencement capacitif qui sont opposées aux bornes reliées au premier agencement de commu- tation analogique sont reliées en commun et ce point commun de connexion est utilisé comme point de sortie du second convertisseur numériqueanalogique. Les points de sortie des premier et second convertisseurs numériques-analogiques sont reliés par un condensateur de couplage et la capacité du condensateur de couplage est choisie de façon qu'une capa- cité équivalente quand le second convertisseur numérique- analogique comprenant le condensateur de couplage est regardé à partir du point de sortie du premier convertisseur numérique-analogique soit plus importante que la capacité unitaire du premier convertisseur numérique-analogique. Dans un mode de réalisation préféré de l'invention, le convertisseur de code peut comprendre un premier circuit mémoire pour stocker un code de décalage quand seul un bit d'un certain nombre de bits formant le code d'entrée au premier convertisseur numérique-analogique est 1, un addition- neur numérique pour séquentiellement accomplir une addition numérique du code de décalage extrait du premier circuit de mémoire, un premier sélecteur pour sélectivement dériver le code d'entrée, la sortie d'addition précédente ou la sortie d'addition présente de l'additionneur numérique, un verrouilla- ge pour verrouiller un signal de sortie sélectivement dérivé du premier sélecteur pour appliquer la sortie ver- rouillée en tant que signal de sortie du convertisseur de code, aux premier et second convertisseurs numériques-analo- 6 2490429 giques, et un séquenceur pour contrôler afin d'extraire du premier circuit mémoire, le code de décalage séquentiel- lement d'un code de décalage par rapport aux bits d'ordre supérieur de la quantité de bits, pour juger si oui ou non le code de décalage, quand seul un bit de la quantité de bits formant le code d'entrée au premier convertisseur numérique- analogique est 1, est ajouté au code d'entrée, et pour accumuler le code de décalage quand l'addition est faite afin d'ajouter ainsi la sortie accumulée au code d'entrée et de verrouiller la sortie supplémentaire dans le verrouillage. Dans un autre mode de réalisation préféré de l'inven- tion, le convertisseur de code peut comprendre un premier circuit mémoire pour stocker un code de décalage quand seul un bit d'une quantité de bits formant le code d'entrée au premier convertisseur numérique-analogique est 1, un second circuit mémoire pour stocker le code de décalage par rapport à une erreur de non linéarité qui est produite par une cause à l'exception d'une mauvaise pondération des composants, et correspondant à un code d'entrée au premier convertisseur numérique-analogique, un additionneur/soustracteur numérique pour séquentiellement accomplir une additionou une soustrac- tion numérique du code de décalage extrait du premier circuit de mémoire, un premier sélecteur pour sélectivement dériver soit le code d'entrée, la sortie d'addition/soustraction précédente ou la sortie d'addition/soustraction présente de l'additionneur/soustracteur numérique, un second sélecteur pour choisir l'une des sorties des premier et second circuits de mémoire, un verrouillage pour verrouiller un signal de sortie sélectivement dérivé du premier sélecteur pour appliquer la sortie verrouillée en tant que signal de sortie du conver- tisseur de code aux premier et second convertisseurs numériques- analogiques, et un séquenceur pour contrôler afin d'extraire du premier circuit mémoire, le code de décalage séquentielle- ment d'un code de décalage par rapport aux bits d'ordre supérieur de la quantité de bits, pour juger si oui ou non le code de décalage quand seul un bit de la quantité de bits- formant le code d'entrée au premier convertisseur numérique- analogique est 1 est ajouté/soustrait du code d'entrée et pour accumuler le code de décalage quand l'addition est faite ainsi pour ajouter/soustraire la sortie accumulée à/du code d'entrée et verrouiller la sortie d'addition/ soustraction dans le verrouillage. L'additionneur/soustracteur numérique répond au signal à la sortie du convertisseur de code du verrouillage pour extraire le code de décalage en se basant sur l'erreur de non linéarité du second circuit mémoire, et accomplit une addition quand le code de décalage est positif et une soustraction quand le code de décalage est négatif. Dans un autre mode de réalisation préféré de l'invention, le convertisseur de code peut comprendre un générateur de point de changement pour stocker au préalable, selon chaque zone de chaque quantité numérique obtenue en segmentant également une caractéristique de conversion numérique-analo- gique du convertisseur numérique-analogique d'origine par une résolution deux fois supérieure à celle du premier convertis- seur numérique-analogique, un point de changement of un code de décalage dans la zone correspondante de la caractéris- tique calibrée par le décalage de code dans le convertisseur de code est changé, et pour répondre à une partie du signal d'entrée numérique pour extraire une donnée du point de changement, un comparateur pour comparer la partie du signal d'entrée numérique à la donnée du point de changement provenant du générateur de point de changement pour désigner la sélection de l'un des deux codes de décalage quand il y a deux sortes de codes de décalage dans la zone, un générateur de code de décalage pour stocker au préalable, selon la zone, le code de décalage quand il y a une sorte de code de décalage dans la zone correspondante et le code de décalage désigné par le comparateur quand il y a deux sortes de codes de décalage dans la zone correspondante, et pour répondre au signal d'entrée numérique pour extraire un code de décalage prédéterminé, et un additionneur pour accomplir une addition numérique du code de décalage extrait du générateur de code de décalage et du signal d'entrée numérique afin d'appliquer 8 2490429 ainsi le résultat de l'addition aux premier et second convertisseurs numériques-analogiques.. Selon un autre aspect de l'invention, un convertisseur numérique-analogique comprend un convertisseur numérique- analogique d'origine pour produire une sortie à pleine échelle d'une partie de bits d'ordre inférieur qui est toujours plus grande que tout niveau de quantification d'une partie de bits d'ordre supérieur, et un convertisseur de code pour appliquer, au convertisseur numériqueanalogique d'origine, un code d'entrée obtenu en décalant le signal d'entrée numérique d'une valeur prédéterminée afin que la relation entre le signal d'entrée numérique et un signal de sortie analogique du convertisseur numérique-analogique d'origine-soit sensiblement linéaire. Là, il est préférable que le convertisseur numérique- analogique d'origine comprenne un agencement capacitif agencé avec une pondération binaire correspondant à un train de bits d'ordres supérieur et inférieur du signal d'entrée numérique et un agencement de commutation analogique pour' contrôler la connexion de chacun des condensateurs de l'agen- cement capacitif à une tension de référence ou à la masse. Les bornes des condensateurs de l'agencement capacitif qui sont opposées aux bornes reliées à l'agencement de commutation analogique sont reliées en commun et ce point en commun de connexion est utilisé comme point de sortie de convertisseur numérique-analogique d'origine, d'o est dérivée une sortie de conversion numérique-analogique. Dans un mode de réalisation préféré de l'invention, le convertisseur de code peut comprendre un premier circuit mémoire pour stocker un code de décalage quand seul un bit d'un certain nombre de bits formant le code d'entrée à la partie des bits d'ordre supérieur du convertisseur numérique- analogique d'origine est 1, un additionneur numérique pour séquentiellement accomplir une addition numérique du code de décalage extrait du premier circuit mémoire, un premier sélecteur pour sélectivement dériver le code d'entrée, la sortie d'addition précédente ou la sortie d'addition présente de l'additionneur numérique, un verrouillage pour verrouiller un signal de sortie sélectivement dérivé du premier sélecteur pour appliquer la sortie verrouillée en tant que signal de sortie du convertisseur de code, au convertisseur numérique-analogique d'origine, et un séquenceur pour contrôler afin d'extraire du premier circuit mémoire le code de décalage séquentiellement d'un code de décalage par rapport aux bits d'ordre supérieur de la quantité de bits, pour juger si oui ou non le code de décalage quand seul un bit de la quantité de bits formant le code d'entrée à la partie des bits d'ordre supérieur du convertisseur numérique-analogique d'ori- gine est 1, est ajouté au code d'entrée, et pour accumuler le code de décalage quand l'addition est faite afin d'ajouter ainsi la sortie, accumulée au code d'entrée et de verrouiller la sortie d'addition dans le verrouillage. Dans un autre mode de réalisation de l'invention, le convertisseur de code peut comprendre un premier circuit mémoire pour stocker un code de décalage quand seul un bit d'une quantité de bits formant le code d'entrée à la partie des bits d'ordre supérieur du convertisseur numérique-analogi- que d'origine est 1, un second circuit mémoire pour stocker le code de décalage par rapport à une erreur de non linéarité qui est produite par une cause à l'exception d'une mauvaise pondération des composants, et correspondant à un code d'entrée à la partie des bits d'ordre supérieur du convertis- seur numérique-analogique d'origine, un additionneur/soustrac- teur numérique pour séquentiellement accomplir une addition et une soustraction numériquesdu code de décalage extrait du premier circuit mémoire, un premier sélecteur pour sélecti- vement dériver le code d'entrée, la sortie d'addition/soustrac- tion précédente ou la sortie d'addition/soustraction présente de l'additionneur/soustracteur numérique, un second sélecteur pour choisir l'une des sorties des premier et second circuits mémoire, un verrouillage pour verrouiller un signal de sortie sélectivement dérivé du premier sélecteur pour appliquer la sortie verrouillée en tant que signal de sortie du convertisseur de code, au convertisseur numérique-analogique d'origine, et un séquenceur pour contrôler afin d'extraire du premier circuit mémoire, le code de décalage séquentielle- ment d'un code de décalage par rapport aux bits d'ordre supérieur de la quantité de bits, pour juger si oui ou non le code de décalage quand seul 1 bit de la quantité de bits formant le code d'entrée à la partie des bits d'ordre supérieur du convertisseur numérique-analogique d'origine est 1, est ajouté à/soustrait du code d'entrée, et pour accumuler le code de décalage quand l'addition/soustraction est effectuée afin ainsi d'ajouter/soustraire la sortie accumulée à/du code d'entrée et de verrouiller la sortie d'addition/soustrac- tion dans le verrouillage. L'additionneur/soustracteur numé- rique répond au signal à la sortie du convertisseur de code du verrouillage pour extraire le code de décalage en se basant sur l'erreur de non linéarité du second circuit mémoire, et accomplit une addition quand le code de décalage est positif et une soustraction quand il est négatif. Dans un mode de réalisation supplémentaire de l'inven- tion,.le convertisseur de code peut comprendre un générateur de point de changement pour stocker au préalable, selon chaque zone de chaque quantité numérique obtenue en segmentant également une caractéristique de conversion numérique-analogique du convertisseur numérique-analogique d'origine, un point de changement o un code de décalage dans la zone correspondante de la caractéristique calibrée par le décalage de code dans le convertisseur de code est changé, et pour répondre à une partie du signal d'entrée numérique pour extraire la donnée du point de changement, un comparateur pour comparer la partie du signal d'entrée numérique à la donnée du point de changement du générateur de point de changement pour désigner la sélection de l'un des deux codes de décalage quand il y a deux sortes de codes de décalage contenues dans la zone, un générateur de code de décalage pour stocker, au préalable, selon la zone, le code de décalage s'il y a un-e sorte de code de décalage dans la zone correspondante et le code de décalage désigné par le comparateur s'il y a deux sortes de codes de décalage dans la zone correspondante et pour répondre au signal d'entrée numérique pour extraire un code de décalage h1 2490429 prédéterminé, et un additionneur pour accomplir une addition numérique du code de décalage extrait du générateur de code de décalage et du signal d'entrée numérique afin d'appliquer ainsi le résultat de l'addition au convertisseur numérique- analogique d'origine. La présente invention sera mieux comprise et d'autres détails caractéristiques et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre, faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple, illustrant plusieurs modes de réalisation de l'invention et dans lesquels: - Les figures lA et 1B sont des schémas d'explications pour illustrer une erreur d'un convertisseur numérique- analogique d'origine et la possibilité de son ajustage dans un convertisseur numérique-analogique traditionnel, l'entrée numérique étant indiquée sur l'axe des abscisses et la sortie analogique sur l'axe des ordonnées; - La figure 2 est un graphique illustrant le résultat d'une analyse de Monte-Carlo de tolérance d'appariement des éléments d'un convertisseur numérique-analogique à agencement capacitif et d'une erreur du convertisseur numérique-analogique, la résolution (bit) étant indiquée sur l'axe des abscisses et l'erreur de non linéarité étant indiquée sur l'axe des ordonnées; - La figure 3 donne un schéma bloc montrant une cons- truction d'un convertisseur numérique-analogique à ajustage numérique selon une technologie traditionnelle; - La figure 4 donne un schéma bloc montrant une cons- truction fondamentale d'un convertisseur numérique-analogique selon l'invention; - La figure 5 est un schéma d'explications de la façon dont on peut améliorer la précision d'un convertisseur numé- rique-analogique selon la présente invention, l'entrée numérique étant indiquée sur l'axe des abscisses et la sortie analogique sur l'axe des ordonnées; - La figure 6 est un schéma de circuit montrant un mode de réalisation d'un convertisseur numérique-analogique 12 2490429 selon l'invention; - La figure 7 est un schéma de circuit montrant un autre mode de réalisation d'un convertisseur numérique-analo- gique selon l'invention - La figure 8 est une représentation graphique illustrant la caractéristique d'-un convertisseur numérique-analogique EDAC à 3 bits pour expliquer le principe de la conversion de code dans un autre mode de réalisation de l'invention, l'entrée numérique étant indiquée sur l'axe des abscisses et la sortie analogique sur l'axe des ordonnées - La figure 9 est une représentation graphique agrandie d'une partie du graphique de la figure 8 - La figure 10 est un organigramme expliquant un processus de conversion de code dans la présente invention; - La figure 11 donne un schéma bloc montrant un mode de réalisation d'un convertisseur de code dans un convertisseur numérique-analogique selon la présente invention; - La figure 12 est un schéma d'explications illustrant les fonctionnements du séquenceur dans le convertisseur de code de la figure 11; - Les figures 13 et 14 sont des schémas de circuits montrant des modes de réalisation de deux séquenceurs de la figure il; - La figure 15 est un schéma des temps illustrant un groupe de foroesd'ondes-utiles pour expliquer les opérations desséquenceurs des figures 13 et 14; - La figure 16 donne un schéma bloc montrant une cons- truction fondamentale d'un convertisseur de code dans un convertisseur numérique-analogique selon l'invention - La figure 17 est une représentation graphique utile pour expliquer le principe de la conversion de code selon l'invention, l'entrée numérique étant indiquée sur l'axe des abscisses et la sortie analogique sur l'axe des ordonnées. - La figure 18 donne un schéma bloc d'un mode de réalisation d'un comparateur numérique représenté sur-la figure 16 - Les figures 19, 20 et 21 donnent des schémas blocs montrant trois modes de réalisation-d'un générateur de code de décalage; - La figure 22 est une représentation graphique expliquant le principe de fonctionnement du générateur de code de décalage de la figure 21, l'entrée numérique étant indiquée sur l'axe des abscisses et la sortie analogique sur l'axe des ordonnées; et - La figure 23 donne un schéma bloc d'un autre mode de réalisation d'un convertisseur numérique-analogique selon l'invention. Dans un convertisseur numérique-analogique utilisant un procédé d'ajustage numérique, il faut un convertisseur numérique-analogique d'origine pour avoir les conditions qui suivent par rapport'à sa caractéristique. En effet, afin d'obtenir, en choisissant les sorties appropriées de sorties distinctes du convertisseur numérique-analogique d'origine, un convertisseur numérique-analogique d'une linéarité suffi- sante meme si le convertisseur numérique-analogique a une résolution plus faible que celui d'origine, le convertisseur numérique-analogique d'origine doit avoir une série de bons niveaux ou niveaux appropriés de sortie. La gamme permissible pour les niveaux de sortie produits quand l'erreur du convertisseur numérique-analogique est limitée à 1 LSB du convertisseur numérique-analogique sous ajustage est illustrée sur la figure 1A. Sur la figure lA, la lettre A désigne un niveau idéal de sortie d'un convertis- seur numérique-analogique à former, B est une caractéristique idéale du convertisseur numérique-analogique d'origine et C est un 1 LSB d'un convertisseur numérique-analogique à obtenir sous ajustage. De même, sur la figure lA, au moins un niveau de sortie doit exister dans une zone hachurée définie par + 112 LSB par rapport au niveau de sortie idéal A. La probabilité que ce niveau de sortie existera dans la zone hachurée est de 1 - (1/2)4 c 93,75 %, comme on peut le voir sur la figure lA o cette probabilité est indiquée par a. En conséquence, les conditions ci-dessus ne peuvent être satisfaites parfaitement. Pour satisfaire totalement les 14 2490429 conditions, l'erreur de non-linéarité d'un convertisseur numériqueanalogique sous ajustage doit être comprise entre + 1/2 LSB, comme le montre la figure 1B, M propabilité de la présence d'un niveau de sortie donné dans la zone hachurée sur la figure 1B est de 1 - 1/4 x O x 1i4 x 1/2 = 1. Dans ce cas, les conditions sont parfaitement satisfaites. En général, si la résolution d'un convertisseur numéri- que-analogique est accruetandis que les éléments unitaires formant les éléments de pondération dans le convertisseur ont des tolérances égales d'appariement, la valeur absolue de l'erreur est réduite selon l'augmentation de la résolution. Par conséquent, même si la tolérance d'appariement donne une linéarité non satisfaisante à la résolution du convertisseur numérique-analogique qui est ajusté, une erreur de linéarité du convertisseur numérique- analogique d'origine peut être limitée à + 1/2 LSB, si ce convertisseur d'origine a une résolution relativement supérieure à celle du convertisseur numérique-analogique qui est ajusté, ainsi une linéa- rité satisfaisante du convertisseur numérique-analogique qui est ajusté peut être obtenue par l'ajustage ci-dessus décrit. Par ailleurs, le fait que l'erreur de linéarité est limitée à + 1/2 LSB du convertisseur numérique-analogique qui est ajusté en augmentant la résolution, cela signifie l'augmentation du nombre d'éléments unitaires. En d'autres termes, la tolérance d'appariement est réduite à 1/ fW correspondant au nombre accru (n fois) d'éléments unitaires. Ainsi, dans ce procédé, l'erreur est rendue faible en rédui- sant la tolérance d'appariement. La figure 2 illustre la relation entre la tolérance d'appariement d'un élément unitaire et une erreur de non linéarité de sortie que l'on obtient par une analyse de Monte-Carlo par rapport à un simple convertisseur numérique- analogique à condensateurs o les condensateurs unitaires pèsent 1, 2, 3, 4, 8... Quand la résolution est changée, par exemple de 12 bits à 14 bits, c'est-à-dire que le nombre d'éléments unitaires est augmenté quatre fois, l'erreur de non linéarité est égale à celle obtenue quand la tolérance 2490429 d'appariement est réduite de moitié. En conséquence, pour garantir parfaitement l'ajustage par le procédé ci-dessus mentionné, il faut pouvoir obtenir une linéarité souhaitée. Par conséquent, le procédé d'ajustage n'accomplit pas un ajustage réel. L'effet de l'ajustage numérique réside dans le fait qu'un convertisseur numérique-analogique ayant une résolution aussi élevée que possible et une linéarité satis- faisante est obtenu à partir d'un convertisseur numérique- analogique d'origine ayant une mauvaise performance, par un simple processus d'ajustage. Cependant, le procédé tradi- tionnel pose un problème parce que l'ajustage numérique a été entrepris sans succès, comme on 1' a mentionné ci- dessus. L'existence d'un bon niveau est une question de probabilité. Par conséquent, tandis que la linéarité du convertisseur numérique-analogique d'origine devient plus mauvaise, le processus de calibrage pour trouver le bon niveau est de plus en plus compliqué et difficile. Par suite, l'ajustage est accompli de façon inefficace, car l'ajustage numérique est essentiellement en rapport avec un processus compliqué d'ajustage. Sur la figure 2, b montre l'écart relatif de l'élément. Afin de résoudre ce problème pour améliorer l'efficacité d'ajustage autant que possible, on a employé dans la technolo- gie traditionnelle la construction représentée sur la figure 3. Sur la figure 3, le repère 1 désigne une borne d'entrée de signaux numériques, le repère 2 désigne une borne de sortie de signaux analogiques, le repère 3 désigne une borne d'entrée d'un convertisseur numérique/analogique supplémentaire, le repère 4 désigne un additionneur/soustracteur analogique, le repère 5 désigne un convertisseur numérique-analogique d'origine et le repère 6 un convertisseur numérique-analogique supplémentaire pour produire une valeur correspondant à une erreur de linéarité du convertisseur d'origine 5. L'erreur de linéarité est retirée par l'additionneur/soustracteur 4. Dans ce cas, la condition qui suit est requise pour le convertisseur numérique-analogique supplémentaire 6. Si l'on suppose que l'additionneur/soustracteur 4 ne produit pas d'erreur, la caractéristique du convertisseur supplémentaire 6 doit être telle que sa valeur d'échelon soit de 1 LSB du convertisseur numérique-analogique soumis à l'ajustage, que son erreur soit de + 1/4 LSB ou moins et que la pleine échelle soit plus grande que l'erreur maximale du convertisseur 5 d'origine. Cet agencement selon la technologie traditionnelle, cependant, pose un problème lors de la conception réelle du convertisseur supplémentaire 6, car la résolution de ce conver- tisseur numérique-a-nalogique supplémentaire 6 doit être choisie en tenant compte de l'erreur maximum du convertisseur numérique- analogique d'origine 5. Par ailleurs, une erreur de l'addition- neur/soustracteur analogique 4 ne peut être soumise à l'ajus- tage, il y a donc un problème sérieux parce que la précision du convertisseur numérique-analogique n'est pas améliorée par le procédé d'ajustage numérique. Le procédé d'ajustage traditionnel tel que décrit ci- dessus présente un nombre accru de sources d'erreurs comme le convertisseur numérique/analogique supplémentaire et l'addi- tionneur/soustracteur, et il est difficile de réduire l'erreur à l'état présent de la technologie des circuits. Par conséquent, il y a une limite à l'amélioration de la précision du conver- tisseur numérique-analogique par l'ajustage, celui-ci n'est donc pas accompli efficacement. Afin de résoudre ces problèmes, un convertisseur numé- rique-analogique selon la présente invention comprend un convertisseur numérique-analogique pour produire une sortie des bits d'ordre supérieur et un convertisseur numérique- analogique pour produire une sortie des bits d'ordre inférieur, et les sorties de ces convertisseurs sont additionnées pour former une sortie de convertisseur numérique -analogique. Dans une caractéristique de ce convertisseur numérique-analo- gique, la sortie du convertisseur est toujours réduite au moment o une retenue est produite des bits d'ordre inférieur aux bits d'ordre supérieur. La figure 4 donne un schéma bloc expliquant un principe fondamental de la présente invention, o le repère 1 désigne une borne d'entrée de signaux numériques, le repère 2 une borne de sortie de signaux analogiques, le repère 7 un convertisseur numérique-analogique DAC (appelé MDAC) pour produire une sortie correspondant à l'entrée des bits d'ordre supérieur, 8 un DAC (appelé LDAC) pour produire une sortie correspondant à l'entrée des bits d'ordre inférieur, 9 un additionneur/soustracteur analogique et 10 un convertisseur de code. Dans l'agencement de circuit,, quand la pleine échelle * du LDAC 8 est supérieure à 1 LSB du MDAC 7, et que sa linéa- rité est satisfaite à la résolution du LDAC 8, on obtient la caractéristique o le signal à la sortie du convertisseur numériqueanalogique est réduit quand une retenue est produite du LDAC 8 au MDAC 7. La figure 5 montre un exemple d'une telle caractéristique du convertisseur numérique-analogique. Sur la figure 5, le repère 11 désigne une caractéristique d'entrée numérique en fonction de la sortie analogique du LDAC 8, 12 désigne une caractéristique d'entrée numérique en fonction de la sortie analogique du MDAC 7, 13 désigne un code de décalage d'une entrée numérique, 14 une caracté- ristique d'entrée en fonction de la sortie du convertisseur numériqueanalogique quand l'entrée numérique est décalée et 15 est une caractéristique idéale du convertisseur numé- rique-analogique d'origine. La caractéristique ou courbe générale de l'agencement de conversion numérique-analogique présente un saut en direction négative, comme on peut le voir sur la figure 5, quand une retenue est produite du LDAC 8 au MDAC 7, et chaque segment de la courbe générale est formé en superposant la courbe caractéristique du LDAC 8 sur chaque gradin ou échelon de la courbe caractéristique du MDAC 7, avec la position du saut comme point de départ de la superposition. Comme on peut le voir sur le graphique, si une entrée numérique est décalée d'une quantité telle qu'indiquée par les flèches 13 et dans la direction de ces flèches, on obtient la courbe caractéristique satisfaisant la linéarité de la courbe 14. Le décalage de l'entrée numéri- que est effectué par le convertisseur de code 10 (figure 4). En se référant maintenant à la figure 6, on peut y voir un mode de réalisation d'un convertisseur numérique-analogi- que selon l'invention. Sur la figure 6, le repère 1 désigne une borne d'entrée numérique, 2 une borne de sortie analo- gique, 3 une borne de tension de référence Vref, SLO' SLl' ''' SL_1, SMO0, SM1,... SMm_l indiquent des commutateurs analogiques, CO0, CLLO, CLl,... CL_-l indiquent des condensa- teurs dans le LDAC 8, et CMO, CM1,....CM_ indiquent des condensateurs dans le MDAC 7. La sortie du LDAC 8 de L bits sous forme de l'agencement capacitif C00, CLO - CL_ agencé en pondération binaire correspondant aux bits de l'entrée numérique est reliée à la sortie du MDAC 7 de m bits sous la forme d'un agencement capacitif CMO CMm_1 agencé en pondération binaire correspondant aux bits de l'entrée numé- rique par un condensateur de couplage Cc. Dans l'agencement de circuit, quand la capacité du condensateur de couplage Cc comprenant l'agencement capacitif du LDAC 8 du c8té LSB, en regardant à partir de la borne droite du condensateur de couplage, et de façon équivalente une capacité unitaire, c'est-à-dire Cc = {2/2 (2î - 1) J x (capacité unitaire Co), le convertisseur numérique-analogique en question sert de convertisseur numérique-analogique du type habituel avec une résolution de t + m, car le signal à la sortie du LDAC 8 est multiplié par 1/2 par la condensateur de couplage Ccet il est additionné à la sortie du MDAC 7. Ainsi, l'addition analogique des sorties du MDAC 7 et du LDAC 8 est accomplie par le condensateur de couplage Cc. En conséquence, la capacité du condensateur Cc détermine l'inclinaison de la caractéristique d'entrée en fonction de la sortie du LDAC 8. Plus particulièrement, quand la capacité du condensateur Cc est supérieure à i 21/(2 - 1) J x (capacité unitaire CO), l'inclinaison de la courbe caractéristique est supérieure à celle de la courbe idéale. Dans ce cas, si la capacité du condensateur Cc est bien choisie, le changement de niveau provoqué par une retenue du LDAC 8 au MDAC 7 devient toujours négatif, même si l'on considère une erreur provoquée par le MDAC 7. En conséquence, si le condensateur Cc est établi à une valeur plus importante de façon appropriée que la valeur idéale, c'est-à-dire {2l/(2' - 1)} x (capacité unitaire Co0), il n'y a pas de saut positif dans la caracté- ristique de sortie du convertisseur numérique-analogique d'origine. Si l'erreur de non linéarité du LDAC 8 est limitée à 1/2 LSB de la résolution de 2 et que la capacité du condensateur de couplage C est choisie de façon a couvrir c l'erreur du MDAC 7, il existe un niveau ou une linéarité correspond à 1 LSB du LDAC 8 dans la sortie analogique. Par conséquent, on obtient un convertisseur numérique-analogi- que ayant une linéarité satisfaisante en convertissant le signal d'entrée numérique en une entrée numérique du convertis- seur numérique-analogique d'origine capable de produire la linéarité satisfaisante. La figure 7 montre un autre agencement de convertisseur numériqueanalogique construit par un simple agencement de condensateurs, contrairement au convertisseur numérique-analo- gique de la figure 6 ayant deux agencements séparés de condensateurs d'ordre supérieur et d'ordre inférieur. Ici, les commutateurs analogiques SLO, SL1.....SL-1 SMO,' SM1'',..., S,1,sont contrôlés comme sur la figure 6 pour accomplir une approximation successive. Les condensateurs COO, CLl,..... CLL; MO' CM' CïmLl sont supposés être de 1 1 C, t _i;,1,. 1,1 C, 2,2 C.... (1,1 x 2 -)C; 2 C, 2 +1C,., 2m+ lc respectivement. La partie d'ordre inférieur ayant les conden- sateurs C00OO,..... CLt- correspond au LDAC 8. Une pleine échelle de la partie d'ordre inférieur est par exemple de (8,8C/128,8C).Vref, quand e= 3 et est supérieure a un échelon dans les condensateurs CMo à CMm_1 dans la partie d'ordre supérieur correspondant au MDAC 7, par exemple (8C/128,8C). Vref, quand m = 4. Le convertisseur numérique-analogique de ce présent mode de réalisation peut être utilisé à la place du MDAC 7 et du LDAC 8 de la figure 4 pour former un conver- tisseur numérique-analogique semblable. Comme on l'a décrit ci-dessus, dans la présente invention, seule la linéarité du LDAC est satisfaite dans le convertisseur numériqueanalogique d'origine, et la capacité du condensateur de couplage Cc de la figure 6, par exemple, est établie à une valeur plus importante que la valeur idéale afin que le signal de sortie diminue toujours au moment o une retenue du code 2490429 d'entrée du LDAC au MDAC est formée. Par suite, l'existence d'un niveau de sortie du convertisseur numérique-analogique soumis à l'ajustage peut être totalement garantie. par consé- quent, le convertisseur numérique-analogique selon ce mode de réalisation adoucit fortement les conditions du convertis- seur numérique-analogique d'origine permettant l'ajustage numérique, c'est-à-dire les tolérances d'appariement des éléments de pondération et l'erreur d e à l'additionneur numérique, ainsi l'ajustage numérique peut être accompli efficacement. En principe, on peut obtenir une valeur de calibrage ou un code de décalage en ajoutant simplement; en séquence, les différences de niveau au moment o une retenue d'un code d'entrée du LDAC au MDAC est formée. En conséquence, le processus d'ajustage est simple. De même, dans le cas d'un convertisseur numérique-analogique ayant un agencement capaci- tif, la surface de la pastille pour le convertisseur numérique- analogique peut être réduite selon le degré de l'allègement des tolérances des éléments de pondération, ce qui a pour résultat une vitesse de fonctionnement du convertisseur numérique-analogique plus rapide.Par ailleurs; un calibrage parfait peut en principe être atteint en stockant le nombre de retenues du code d'entrée du LDAC au MDAC, ou le nombre de bits du MDAC, c'est-à-dire, 2m valeurs de calibrage. En conséquence, lacapacité du circuit mémoire peut être réduite. Cela contribue également à réduire la surface de pastille du convertisseur numérique-analogique. Par conséquent,-le convertisseur selon l'invention peut être fabriqué sous forme d'un circuit intégré. La figure 8 montre un exemple d'une caractéristique de trois bits dans le MDAC. Comme on peut le voir sur la figure, la sortie du convertisseur numérique-analogique a toujours une transition négative à chaque point de retenue du LDAC au MDAC. Afin de corriger la caractéristique pour la caractéristique idéale (c) de la figure 8, il faut ac- complir la conversion de code qui suit. On suppose que les codes d'entrée aux points de changement des valeurs de calibrage sont Job il 32 Les valeurs de calibrage sont choisies selon les codes d'entrée de façon qu'une valeur de calibrage CO (= 0) soit choisie pour le code d'entrée 0 à JO, la valeur de calibrage C1 pour le code d'enrée 3. à 31 et ainsi de suite, et les valeurs de calibrage ainsi choisies sont additionnées aux codes d'entrée, respectivement. Dans ce cas, il estnécessaire de trouver un segment parmi ceux définis par 30 à 3il 31 à 32'....auquel appartient un code d'entrée. En principe, le code d'entrée est comparé en succession avec les codes cLespointsde changement Jc' 3î' 32'*. Un pour trouver un code Jq plus petit que le code d'entrée. Alors, on juge que le code d'entrée appartient à un segment Jq-1 à Jq. Dans un cas extrême, cependant, le nombre de comparaisons atteint le nombre de points de changement J ou le nombre correspondant à une résolution du MDAC. Par suite, il y a- un désavantage parce que le convertisseur numérique-analogique ci-dessus nécessite un long temps de traitement. De plus, une opération de comparaison fondamentale peut être effectuée de façon qu'une donnée représentant un point de changement soit extraite d'un circuit mémoire en ajoutant, à la donnée d'entrée, un complémentde 2di la donnée. L'opération de comparaison, cependant, nécessite un temps d'accès au circuit mémoire, une inversion de la donnée ex- traite et deux traitements d'addition, avec pour résultat un temps de traitement encore plus long. Cela nuit fortement à la réduction du temps d'une conversion numérique-analogique dans le convertisseur de la figure 4. De plus, il y a des problèmes parce que la construction du circuit logique pour exécuter un tel traitement est compliquéeet en particulier la capacité du circuit mémoire est accrue. Sur la figure 8, d indique la valeur décimale du code d'entrée au MDAC et e indique la valeur binaire du code d'entrée au LDAC. Etant donné ce qui précède, on expliquera un mode de réalisation d'un convertisseur numérique-analogique selon l'invention permettant de résoudre avec succès les problèmes ci-dessus, en ayant la capaci.té de déterminer rapidement un point de changement sur la base d'un signal numérique en tant que partie du code d'entrée, pour augmenter ainsi la vitesse de conversion numérique-analogique et diminuer le 22 2490429 circuit mémoire. En se référant de nouveau à la figure 8 pour illustrer le principe de la conversion de code dans un convertisseur numérique-analogique selon l'invention,sont oeprésentées une caractéristique idéale et une caractéristique du convertisseur numérique-analogique d'origine, les points de changement des valeurs de calibrage étant désignés par dos JP 32. et les valeurs de calibrage ou codes de décalage étant désignés par CO, C1, C2,... Sur cette figure, également, le nombre m de bits du MDAC est 3, c'est-à-dire m= 3 et sont de plus contenues des valeurs décimales M du code d'entrée et les valeurs binaires correspondant aux valeurs décimales. Une erreur Cn au moment de Chaque retenue du convertisseur numé- rique-analogique d'origine de n = m + t bits en tant que combinaison du MDAC de m bits et du LDAC de t bits est la somme d'une erreur due à la connex'ioh du MDAC au LDAC et d'une erreur d e aux éléments de pondération du MDAC. Si la première de ces erreurs est désignée par T1M et que la dernière est désignée par E: selon les codes du MDAC, on obtient la relation qui suit Cn = TM + EM (1) Si l'erreur du convertisseur numérique-analogique n'est provoquée que par une mauvaise pondération des composants ou ne dépend pas de la tension aux bornes et du courant de dérivation des éléments de circuit dans le convertisseur numérique-analogique, les composantes d'erreur TM et EM sont exprimées comme suit. T T. M = T. ( 2 p-1) (2) pro E A( EB) (3) Dans ce cas, T est une valeur numérique correspondant à une transition négative des caractéristiques de sortie au moment de la retenue du code d'entrée du LDAC au NDAC et M est un code du MDAC exprimé en valeur numérique. p désigne un ordre des bits individuels quand le nombre de bits M (sous la forme- d'un nombre décimal) du MDAC est développé sous une forme 23 2490429 binaire, et 2P-1 est la somme des codes formant 1, c'est-à-dire une valeur convertie de façon binaire-numérique. EBp désigne une erreur dGe à l'élément de pondération quand seulement chacun des bits est 1. E EBp est la somme des p= codes quand 1e codessous forme binaire correspondant à M est 1. En utilisant les équations (2) et (3), l'équation (1) peut être réécrite comme suit: n =* C n = T. ( o2P) + p0EBp n P=O P=p = p0O ( T. 2p-1 + EBp) (4) P=O4 Les erreurs Cn sont égales quand les codes MDAC sont identi- ques dans le DAC d'origine. En conséquence, pour le code de décalage CM du Màme bit, Cn = CM. Par ailleurs, comme T. 2p-1 + EBp est un code de décalage quand seul le pème bit du MDAC est 1, et si ce code de décalage est désigné par Cpl'équation (4) peut être exprimée par l'équation (5) qui suit. * Cn:CM:= p - Cp (5) La valeur de calibrage C d'un code d'entrée arbitraire est n la somme totale du code de décalage Cp des codes du MDAC dans les codes d'entrée qui sont de 1. En conséquence,comme cela est illustré sur la figure 8, C C1, C2 = C 2, C3 1 1, C2= C2, C3 C1 + C2, C4 = C4 5= C 4 + Cl, C6 = C4 + C2' C7 = C4 + C2 + C1. La figure 9 est une vue agrandie d'un point de change- ment de l'entrée du MDAC dans le DAC d'origine et son point vicinal et, comme sur la figure 8, elle est utile pour expliquer les principes de l'invention. Sur les figures 8 et 9, f indique la caractéristique du convertisseur numérique - analogique d' origine. Comme on peut le voir sur la figure 9, un signal analogique correct est obtenu,si le code d'entrée M est plus grand que le code au point de changement 3M' croisant le point de changement 3M, la valeur de calibrage CM est ajoutée au code d'entrée M et le résultat de l'addition est utilisé comme entrée du convertisseur numérique-analogique d'origine. Dans ce cas, un jugement pour savoir si le code d'entrée M est plus grand ou plus petit que le code au point de changement 3M' pose une question. Cependant, le code de décalage CM peut être connu précédemment, par conséquent, si la valeur de cali- brage CM est ajoutée au code d'entrée M et qu' alors le résultat de l'addition est inclus dans la région de M + 1 sur la figure 9, on peut juger-que le code d'entrée M est plus grand que le code au point de changement 3J M Le point de changement du MDAC ou l'entrée du DAC d'origine est indiqué en g. Par conséquent, une valeur de calibrage peut être obtenue comme suit. Une valeur de calibrage ou code de décala- ge est produit ensuite à partir d'un bit d'ordre supérieur quand seul le bit est 1 et la valeur de calibrage est ajoutée au code d'entrée. Alors, on juge si la valeur du bit en question de la valeur obtenue par Suite de l'addition du code de décalage au code d'entrée est 1 ou 0. Quand la valeur est 1, le code de décalage est accumulé pour former la valeur de calibrage. La figure 10 montre un organigramme de ce processus de conversion de code dans la présente invention, en se basant sur le principe ci-dessus mentionné. Dans l'organigramme, DIN représente un code. d'entrée, DGIN un code converti (contenant un code après la conversion que l'on obtient à la fin de l'organigramme de la figure 10), m est le nombre de bits du MDAC et CM un code de décalage du Aème bit. Un calcul du code de décalage sera expliqué en utilisant un exemple o une sortie analogique idéale est A idéale quand D est appliqué comme entrée numérique. D'abord, le code de décalage C4 est ajouté à l'entrée numérique D. Comme le bit correspondant dans le MDAC à ce moment, c'est-à-dire le bit- le plus important(A = m =3),est1 'comme on peut le voir sur la figure 8, la valeur Dl par suite de l'addition du code de décalage C4 au code d'entrée D est supposée être le code - DGIN4. Alors, le code de décalage C2 est ajouté au code DGIN pour obtenir un code d'entrée D 2 Le bit correspondant dans le code D2,c'est-à-dire le second bit (A = 3 - 1 = 2) en comptant à partir du MSB est 1, comme on peut le voir sur la 2490429 figure 8. En conséquence, le code DGIN est modifié pour DIN + C4 + C2, avec une autre addition du code de décalage C2* En effet, le code de décalage est C4 + C2. De même, le troisième bit compté à partir du MSB quand le code de décalage C1 est ajouté au DGIN, ou au D2, est 0, ainsi le code de décalage est laissé à C4 + C2 sans addition de C1, et le code C4 + C2 est ajouté au code d'entrée D pour obtenir D en tant que code D après la conversion. 2 GIN La figure 11 montre un mode de réalisation d'un conver- tisseur de code dans un convertisseur numérique-analogique selon l'invention. Sur la figure., le repère 101 désigne une borne d'entrée numérique, 102 une borne de sortie analo- gique, 104 un additionneur numérique, 105A et 105 B des circuits mémoire sous forme, par exemplede mémoiresmortE ou ROM, avec des capacités de mémoire de 2m x D (D signifie le nombre de bits capable d'exprimer une valeur de calibrage unitaire au point de changement du MDAC) et de m x C (C indique le nombre de bits capable d'exprimer une valeur de calibrage unitaire pour chaque bit), respectivement, 106 A et 106B désignent des sélecteurs de bus, 107A et 107B des séquenceurs, 108 un verrouillage et 109A à 109G des lignes de signaux de commande. Le tableau de la figure 12 illustre les opérations aux parties respectives du circuit de la figure 11 commandées par les séquenceurs 107A et 107B par rapport aux états des deux sélecteurs 106A et 106B. La première colonne indique les étapes, la seconde colonne l'opération. A la première étape (1), un signal de commande est appliqué du séquenceur 107B au sélecteur 106A par le sélecteur 106A, choisissant ainsi la borne d'entrée C. Par suite, le code d'entrée DI. appliqué par la borne 101 est verrouillé dans le verrouillage 108 (a). A l'étape suivante (2), le sélecteur 106B choisit la borne d'entrée B, ainsi la mémoire morte 105B est attaquée pour extraire un signal de sortie, qui est transféré à l'additionneur 104 par la borne d'entrée B du sélecteur 106B. Dans l'additionneur 104, le signal de sortie est ajouté au code d'entrée DIN qui est verrouillé dans le verrouillage 108. Les codes de décalage quand les bits individuels sont appliqués, par exemple les'codes C1, C2 et C4 de la figure 8 et CM dans l'équation (5) sont stockés au préalable dans la mémoire morte 105 B. La mémoire 105B est commandée de façon que les codes de décalage soient extraits en séquence à partir du MSB (b). Al'étape (3), le séquenceur 107A juge si le contenu d'un bit (A = même bit) correspondant au MSB du DAC d'origine est 1 ou 0 par suite de l'addition. Si le résultat de l'addition est 1, le sélecteur 106A est commandé afin de choisir la borne d'entrée A et le résultat de l'addi- tion est transféré au verrouillage iO8 o le résultat est verrouillé (c). Si le résultat de l'addition est 0, le sélec- teur 106A est commandé de façon à choisir la borne d'entrée B et le code d'entrée reste en condition verrouillée dans le verrouillage 108 (d). A l'étape (4), le séquenceur 107A dirige un décalage du bit le plus important au bit suivant (A = A - 1) (f) et les étapes (2) et (3) sont de nouveau exécutées. Subséquemment, les étapes (2), (3) et (4) sont répétées m fois selon le nombre de bits d'ordre supérieur dans le DAC d'origine. Le résultat de l'addition est ensuite verrouillé dans le verrouillage 108. A la suite de ce proces- sus, l'étape (5) est exécutée o le sélecteur de bus 106B choisit sa borne d'entrée A, ainsi la mémoire 105A est attaquée pour extraire un contenu qui est ajouté au code obtenu par les opérations répétitives des étapes (2), (3) et (4): (f).Afin qu'une erreur quand une linéarité n'est pas garantie soit incorporée dans le calculateur numérique-analo- gique d'origine pour accomplir le calibrage, le code de décalage dû à l'erreur de non linéarité à ce moment est stocké dans la mémoire 105A, correspondant au code d'entrée du convertisseur numérique-analogique d'origine. Dans le processus de l'étape (5), l'addition ci-dessus mentionnée est accomplie pour le calibrage. A l'étape (5), le sélecteur de bus 106B choisit sa borne d'entrée A et la sortie calibréeest transférée au verrouillage 108 o elle est verrouillée. (g indique la sortie d'addition verrouillée). Dans le circuit DAC de la figure 11, des composants appropriés sur circuit intégré qui sont commercialisés peuvent être utilisés pour l'additionneur 104, les mémoires 105A et 105B, les sélecteurs 106A et 106B et le verrouillage 108. Le séquenceur 107A peut être construit comme cela est représenté sur la figure 13, par exemple. Sur la figure 13, les repères 111 à 118 désignent des portes NON-ET# 119 et 120 des portes ET, 121 un inverseur, 122 un décodeur traditionnel, 123 un compteur binaire traditionnel dont la sortie est appliquée au décodeur 122. Le repère 124 indique généralement m bornes de signaux d'attaque de la mémoire morte pour appliquer un signal de sortie du. décodeur 122 à la mémoire morte 105B. Le repère 125 désigne généralement les bornes d'entrée pour recevoir un signal correspondant aux bits d'ordre supérieur (m bits) dans le signal de sortie (m + t bits)de l'additionneur numérique 104.Les repères 126A et 126B sont des bornes de sortie de signaux de sélec- tion vers le sélecteur 106A. Quand les signaux de sélection aux bornes 126A et 126B sont respectivement-"l" et "O", la borne d'entrée A du sélecteur 106A est choisie. Quand les signaux dé sélection sont respectivement "O" et "1", la borne d'entrée B du sélecteur 106A est choisie. Quand les signaux de sélection aux deux bornes 126A et 126B sont tous deux "O" et si le signal sur la ligne 109C est "1", la borne d'entrée C du sélecteur 106A est choisie. Le repère 127 désigne une borne d'entrée de signaux de commutation pour une commutation entre les bornes d'entrée A et B, et C du sélecteur 106A. Le signal de commutation est transféré aux portes ET 119 et 120. Le repère 128 désigne une borne d'entrée d'horloge vers le compteur 123 et le repère 129 repésente une borne d'entrée de rétablissement du compteur 123. Le signal à la sortie du décodeur 122 et un signalde la borne sont appliqués aux portes NON-ET 112 à 118. Les signaux de sortie des portes NON-ET 112 à 118 sont appliquées à une porte NON-ET 111 à entrées multiples, dont. la sortie NON-ET est directement appliquée à la porte ET 119 et par l'inverseur 121 à la porte ET 120. Les signaux respectifs aux bornes 127, 128 et 129 sont appliqués du séquenceur 107B que l'on décrira en détails ci-après en se référant à la figure 14. 28 2490429 Un signal d'horloge tel qu'illustré sur la figure 15 (OIC)est appliqué par la borne 128 au compteur 123. Le signal à la sortie du compteur 123 est appliqué au décodeur 122 qui à son tour produit m signaux de sortie du décodeur en succession, à partir de la valeur la plus importante en réponse au signal d'horloge. En réponse aux signaux respectifs du décodeur, la mémoire morte 105B est attaquée pour exécuter de façon répétée les étapes (2) à (4) de la figure 12. Les comptes par le compteur123 sont accomplis par le nombre m de bits du MDAC. Quand le compte du compteur 123 dépasse-le nombre m de bits, le compteur 123 est rétabli par la borne 129. La sortie d'addition correspondant aux bits d'ordre supérieur m du DAC d'origine et la sortie du décodeur sont appliquées par les portes NON-ET 112 à 118, à la porte NON-ET 111. Alors, si la valeur de bit correspondant est "1" par suite de l'addition numérique, la porte NON-ET 111 produit un signal de sortie "1". La figure 14 montre un mode de réalisation d'un agen- cement de circuit du séquenceur 107B, o les repères 131, 132 et 133, sont des bascules RS, 134 à 141 sont des bascules du type D avec rétablissement, 142 un inverseur et 143 une porte ET. Les bascules 131, 134, 135....... 140, 141 sont reliées en cascade-et un signal de mise en marche ST est appliqué à une borne d'entrée d'établissement de la bascule 131 du premier étage à-partir de l'extérieur. Un signal d'horloge CLK est appliqué aux bascules 134 à 141 et à l'inverseur 142, de l'extérieur. Un signal à la sortie Q de la bascule 134 est appliqué à la borne 129 et également à la borne d'entrée de rétablissement de la bascule 131. Un signal à la sortie Q de la bascule 135 est transmis à la ligne de signaux 109C. Le signal à la sortie Q de la bascule 136 est appliqué aux bornes d'entrée de rétablissement des bascules 132 et 133. Le signal à la sortie Q de la bascule est appliqué à la borne d'entrée de rétablissement de la bascule 132. Le signal à la sortie Q de la bascule 141 est appliqué à sa borne d'entrée de rétablissement et à la borne d'entrée de rétablissement de la bascule 133. Un signal à la sortie Q de la bascule 132 est appliqué à la ligne de signaux 109D et à la porte ET 143 et un signal à la sortie Q de la bascule 133 est appliqué à la borne 127. Le signal à la sortie de l'inverseur 142 est appliqué à la porte ET 143 dont le signal de sortie est appliqué à la borne 128. On suppose que le nombre de bascules 136 à 139 est m et quand le MDAC a 8 bits, on obtient m = 8. En appliquant le signal d'horloge CLK et le signal de mise en marche ST telsqu'illustrés sur la figure 15, au séquenceur 1070 de la figure 14, les signaux tels qu'illustrés sur la figure 15 apparaissent aux bornes 127, 128 et 129 et sur les lignes de signaux 109C et 109D. Comme on l'a décrit ci-dessus, le convertisseur de code dans la présente invention produit un signal numérique de (m + t) bits o le code du signal d'entrée numérique DIN est calibré. La sortie numérique du convertisseur de code est appliquée au MDAC 7 et au LDAC 8 comme on peut le voir sur la figure 6 ou aux parties d'ordre supérieur et d'ordre inférieur du seul convertisseur numérique-analogique de la figure 7. Selon la présente invention, avec l'agencement ci-dessus mentionné du convertisseur de code, la capacité du circuit mémoire peut être remarquablement réduite. La capacité du circuit mémoire dans la présente invention est exprimée par (nombre de bits du MDAC) x (nombre de bits représentant le code de décalage), quand le DAC n'a pas d'erreur de non linéarité produite par une cause à l'exception de la pondération d'un composant. Dans le cas o tous les points de changement et les code de décalage sont stockés en correspondant à la résolution du MDAC, la capacité du circuit mémoire est (résolution du MDAC) x (nombre de bits représentant le code de décalage) + (résolution du MDAC) x (nombre de bits représentant les points de changement). Par conséquent, on peut voir que la capacité de mémoire est remarquablement réduite selon la présente invention. Quand le convertisseur numérique-analogique n'a que l'erreur provoquée par une mauvaise pondération d'un composant, la capacité de la 2490429 de la mémoire est (nombre de bits du MDAC) x (nombre de- bits représentant le code de décalage de chaque bit) + (résolution du MDAC) x (nombre de bits représentant le code de décalage correspondant à l'erreur de non linéarité). Un code de décalage par rapport à un code arbitraire dépend fortement de la transition négative, mais peu de l'erreur de non linéarité. Quand une transition négative est de 10 LSB et que le nombre de bits du MDAC est de 8 bits, la transition négative maximum est de 256 x 8 LSB, c'est-à-dire correspon- dant à Il bits, tandis que l'erreur de non linéarité peut être limitée à 3 à 5 bits. En conséquence, l'amélioration de l'erreur de non linéarité est également remarquable dans ce cas. Dans la présente invention, il est suffisant que l'accès au circuit mémoire ait lieu dans le temps égal au nombre de bits du MDAC et que le signal de sortie d'extraction soit traité pour l'addition et ainsi de suite. En conséquence, le temps de conversion est remarquablement réduit en comparai- son au cas o l'accès est fait vers le circuit mémoire qui stocke les points de changement pendant un temps égal au nombre correspondant à la résolution du MDAC, et la sortie d'extraction est comparée au code d'entréeecomme dans le DAC o tous les points de changement et les codes de décalage sont stockés selon la résolution du MDAC. La figure 16 montre un autre mode de réalisation d'un convertisseur de code utilisé dans un convertisseur numérique- analogique selon l'invention. Sur la figure, le repère 201 désigne une borne d'entrée de signaux numériques, le repère 202 une borne de signaux de sortie de conversion de code vers le DAC d'origine, 203 un comparateur numérique, 204 un circuit générateur de point de changement, 205 un circuit générateur de code de décalage, et 206 un additionneur numérique. Pour expliquer le fonctionnement du circuit, on suppose que le nombre de bits du DAC d'origine est n, que le nombre de bits du MDAC dans le DAC d'origine est m et que le nombre de bits du LDAC est A = n - m. Quand le nombre de bits après calibrage est k, le nombre de bits après calibrage est apparemment plus petit que celui avant. Par conséquent k tion deux fois supérieure à la résolutionde2m du MDAC dans le DAC d'origine, c'est-à-dire 2(M+), ainsi les zones peuvent être différenciées par un signal du bit d'ordre supérieur (m + 1) dans le code d'entrée. Ainsi, comme on peut le voir sur la figure 17 o la caractéristique idéale est indiquée en a, la caractéristique du DAC d'origine en b., les zones en c., le point de changement en & et le code de décalage en e, un signal des Cn - (m + 12 bits d'ordre inférieur aux codes de point de changement Jon I1 3.. est précédemment stocké dans le circuit générateur de point de changement 204, comme une mémoire morte, correspondant à un signaldes(m + 1) bits d'ordre supérieur dans le code d'entrée. Si aucun point de changement n'existe dans cette zone, 0 est stocké dans le circuit 204. De même, le code de décalage C0 = 0, C1, C2,.... dans cette zone est stocké au préalable dans le circuit générateur de code de décalage 205, correspondant à-un signaldes(m + 1) bits d'ordre supé- rieur. Quand le code d'entrée numérique est appliqué à la borne 201, le signaldes(m + 1) bits d'ordre supérieur-est appliqué au circuit générateur de point de changement 204, ainsi une zone est désignée. Le circuit 204 produit un signal des(n - m - 1) bits d'ordre inférieur quand un point de chan- gement existe dans la zone, et quand le point de changement n'existe pas dans la zone, le circuit 204 produit O. Le comparateur numérique 203 compare la donnée de code des (n - m - 1) bits d'ordre inférieur dans le signal d'entrée numérique au signal à la sortie du circuit générateur de point de changement 204. Quand la donnée de code d'entrée est plus importante que le sign.al de sortie, un signal de retenue est produit par le comparateur numérique 203. En effet, quand un point de changement existe dans la zone, il existe deux sortes de codes de décalage dans la zone, et par conséquent un code souhaité est choisi parmi les deux codes par l'opération de comparaison. Si l'on suppose. que le plus petit code parmi 32 2.490429 ces deux codes de décalage est stocké, correspondant à une zone dans le circuit générateur 205, le circuit 205 est attaqué de façon à produire ce code de décalage stocké quand le code d'entrée est petit et à produire un code de décalage correspondant à la zone suivante quand le code d'entrée est grand. Par ailleurs, quand le codede&oaJalp plus important parmi ces codes de décalage est stocké correspondant à la zone dans le circuit générateur 205, le circuit générateur de décalage 205 est attaqué de façon à produire ce code de décalage stocké quand le code d'entrée est grand et à produire un code de décalage correspondant à la zone précédente quand le code d'entrée est petit. Par l'opération ci-dessus, un code. de décalage pour calibrer un code d'entrée correspondant à chaque code d'entrée peut être obtenu par le circuit générateur de code de décalage 205. Enfin, le code de décalage et le code d'entrée sont additionnés par l'additionneur numérique 206 et la sortie d'addition est appliquée au DAC d'origine (non représenté), sous forme d'un code d'entrée calibré, calibré selon le code d'entrée, ainsi le DAC d'origine produit une sortie analogique correspondant correctement au code d'entrée. Par ailleurs, le nombre de bits du code d'entrée est plus petit que celui du DAC d'origine et le code de décalage est établi à la résolution du DAC d'origine, ainsi l'additionneur 206 accomplit l'addition de façon que les MSB coincident les uns avec les autres. La figure 18 donne un schéma bloc d'un mode de réalisa- tion du comparateur numérique 203, o le repère 211 est un additionneur de retenue pour ne produire qu'un signal de retenue. Le circuit générateur de point de changement 204 -dans le présent mode de réalisation est construit par un circuit mé- -moire pour stocker les compléments de2. Dans l'additionneur 211, le complement de 2 de I' une des valeurs numér!qu'es de A-Et est ajouté à laure Vamour numérique de A-bit, et la comparaison numérique est accomplie en jugeant s'il y a une sortie de retenue au (A + 1) ème 'bit du résultat de l'addition. Ainsi, l'opération de comparaison peut être réalisée en stockant le complémentde.2 du code numérique des (n - m - 1) bits d'ordre inférieur dans le code numérique a un point de changement dans le circuit générateur de point de changement 204 et en utilisant simplement l'additionneur de retenue 211. On décrira, en se référant aux figures 19, 20 et 21, trois modes de réalisation du circuit générateur de code de décalage 205. Dans ces modes de réalisation, on suppose que le plus petit code de décalage est stocké par rapport à une zone. Sur la figure 19, le repère 221 est un circuit mémoire et 222 est un additionneur. Les codes de décalage sont stockés en succession dans le circuit mémoire 221, correspondant à un signal dei (m + 1) bits d'ordre supérieur dans le code d'entrée. Quand la donnée des (n m - 1) bits d'ordre inférieur dans le code d'entrée est plus importante que la valeur au point de changementpnI"l" logique est appliqué du comparateur 203 à l'additionneur 222 et ce "1" logique est ajouté au code d'entrée de la borne 1. Cela signifie que la zone du code de décalage est décalée de 1, et on obtient un code de décalage calibré de façon correcte du circuit mémoire 221. Dans un cas inverse, le comparateur 203 produit un "0" logique et le code de décalage dans la zone est obtenu du circuit mémoire 221. Dans le mode de réalisation représenté sur la figure , la vitesse de l'opération d'addition de la figure 19 est retiré en apparence, afin d'accélérer l'opération de conversion. Le circuit générateur de code de décalage 205 se compose d'un circuit mémoire 231, d'un sélecteur de bus 232, et d'un additionneur 233 pour accomplir au préalable l'addition de +1. Dans le présent mode de réalisation également, comme dans celui de la figure 19, quand la sortie du comparateur est "1", un signal dans lequel + 1 est toujours appliqué au code d'entrée est choisi par la borne d'entrée A du sélecteur de bus 232 pour accès au circuit mémoire 231. En conséquence, le code de décalage dans la zone suivante correspondant au code d'entrée peut être obtenu du circuit mémoire 231. Dans un cas inverse, la borne d'entrée B du sélecteur 232 est choisie, et le code de décalage correspondant au code d'entrée est produit par le circuit mémoire 231. Dans cet agencement, la vitesse de fonctionnement du sélecteur, au lieu du temps de réponse de l'additionneur 222 dans le mode de réalisation de la figure 19, contribue à la vitesse totale de conversion de code. Normalement, le temps de fonctionnement du sélecteur peut être écourté, ainsi la vitesse de conver- sion de code peut être rendue plus rapide. Le mode de réalisation de la figure 21 est conçu afin d'éliminer l'apparition de temps de retard de l'additionneur et du circuit mémoire pour améliorer ainsi le temps de conver- sion de code. Le circuit générateur-de code de décalage 205 se compose de deux circuits mémoire 241 et 242, du sélecteur de bus 243 et d'une porte OU exclusif 244 ainsi que d'un additionneur 245 pour toujours ajouter + 1. Une bonne valeur de calibrage correspondant as n bits d'ordre supérieur dans le code d'entrée est stockée dans le circuit mémoire 242, comme on le décrira ci-après. La donnée des (n + l)bits d'ordre supérieur dans le code d'entrée est appliquée à l'additionneur 245 o + 1 est ajouté à la donnée, et à partir du résultat de l'addition, un emprunt de un bit est accompli, ainsi on obtient la sortie des m bits d'ordre supérieur. Selon cette sortie de m bits, une valeur appropriée de calibrage ou un code de décalage est introduit dans le circuit mémoire 241, comme on le décrira ci-après. A la porte OU exclusif 244 sont appliqués un signal du mème bit compté à partir du MSB dans le code d'entrée et le signal à la sortie du comparateur 203. Un signal à la sortie de la porte OU exclusif 244 est appliqué en tant que signal de sélection au sélec- teur 243. Aux bornes d'entrée A et B du sélecteur 243 sont appliqués les signaux de sortie extraits des circuits mémoire 241 et 242, respectivement. Par suite, l'un des signaux extrait est choisi selon un signal de sélection et est ensuite appliqué à l'additionneur 206. Le fonctionnement de l'agencement de circuit de la figure 21 sera décrit en se référant à la figure 22. Sur la figure 22 sont représentées la relation entre une zone également segmentée par la résolution de m bits du MDAC et les codes de décalage et les points de changement, et la relation entre la zone également segmentée par la résolution de (m + 1) bits qui est deux fois supérieure à celle du MDAC et les codes de décalage et points de changement. Sur cette figure, a indique le code au (m + 1) ème bit du MSB, b indique le code aux m ème bit du MSB, c indique la zone également segmentée par ( m + 1) bits et d la zone également segmentée par m bits. On considère une zone 2 également segmentée par m bits. La zone 2 a deux points de changement J2 et 33, et sa zone peut prendre trois codes de décalage C2, C3 et CV La discrimination des points de changement est effectuée en tant que 32 et 33 pour les zones 3 et 4 également segmen- tées par la résolution de (m + 1). En conséquence, quand le code du (m + 1) ème bit compté à partir du MSB est "O", le code de décalage est C2, si les (n - m - 1) bits d'ordre inférieur dans le code d'entrée sont plus petits que le code des (n - m - 1) bits d'ordre inférieur au point de changement 32J Par ailleurs, si les premiers sont plus importants que les derniers, le code de décalage est C3. Dans le cas o le code du (m + 1) ème bit du MSB est "1", le code de décalage est C3, si les ( n - m - 1) bits d'ordre inférieur dans le code d'entrée sont plus petits que le code des ( n - m - 1) bits d'ordre inférieur au point de changement 32- Par ailleurs, si les premiers sont plus importants que les derniers, le code de décalage est C4. Quand une zone-également segmentée par m bits contient deux codes de décalage, le plus grand code de décalage de ces deux codes est stocké dans le circuit mémoire 242. Quand la zone contient trois codes de décalage, le code intermédiaire, c'est-à-dire C3 dans ce cas, est stocké dans le circuit mémoire 242, et le code de décalage qui est le plus bas dans l'ordre, c'est-à-dire C2 dans ce cas, est stocké dans l'autre circuit mémoire 241. C3 est stocké dans la zone suivante du circuit mémoire 242. En conséquence, la discrimination entre les codes possibles de décalage C2, C3 et C4 peut être effectuée en attaquant le circuit mémoire 241 par le signal de m bitsdans le code d'entrée. La discrimina- tion dans le cas des codes de décalage C2 et C3 ou des codes C3 et C peut être faite selon que la valeur des( m + 1) bits 3 4tr 36 2490429 dans le code d'entrée est paire ou impaire. Par ailleurs, la discrimination de la combinaison de C et C ou C et C 2 3 3 4 peut être faite par la sortie du comparateur 203 et selon que la valeur des (m + 1) bits dans le code d'entrée est 1 ou O. On peut Juger si la valeur du (m + 1) ème bit dans le code d'entrée est 1 ou O en vérifiant s'il y a ou non une retenue dans le bit suivant quand *+ 1 est ajouté à la valeur du (m + 1) ème bit. Quand la valeur est 1, l'additionneur 245 n'a pas d'entrée de retenue et le code d'entrée au circuit mémoire 241 coïncide avec le code d'entrée au circuit mémoire 242. Dans ce cas, le circuit 241 produit le code de décalage C2. Dans le cas o la valeur est 0, l'additionneur 245 a une retenue et l'adresse dans le circuit mémoire 241 est décalée de 1, ainsi le code de décalage C4 est produit par le circuit mémoire 241. Le circuit mémoire 242 produit le code de décalage C3 aussi bien dans le cas de O que de 1. Par conséquent, selon un O ou un 1 du signal dE ( m + 1) bits d'ordre supérieur dans le code d'entrée, les valeurs calibrées des deux combinaisons, c'est-à-dire C et C3 et C et C4 sont respectivement produites par les circuits mémoire 241 et 242. La discrimination de la combinaison de C2 et C3 ou C et C4 peut être réalisée en obtenant un signal de sortie OU exclusif du signal de sortie du comparateur et du signal du (m + l)ème bit dans le signal d'entrée, comme le montre la figure 21.- Ainsi, dans la construction représentée sur la figure 21, les circuits mémoire 241 et 242 fonctionnent concurremment avec le fonctionnement du circuit mémoire 204 pour produire les points de changement. En conséquence, la vitesse d'opération du convertisseur total de code est déterminée par la vitesse plus lente de fonctionnement du circuit mémoire 204 ou des circuits mémoire 241 et 242. La vitesse d'opération du circuit mémoire en tant que circuit générateur de point de changement 204 est sensiblement du même ordre que celle des circuits mémoire. En conséquence, en tant que circuit générateur de code de décalage 205, on peut voir que l'agen- cement de. circuit de la figure 21 permet une vitesse plus lente du circuit mémoire que dans le cas de l'agencement de circuit de la figure 19 ou de la figure 20. La capacité complète des circuits mémoire 241 et 242 sur la figure 21 est de 2m +1 x K (K: nombre de bits pouvant exprimer le code de décalage), comme dans le cas de la figure 19 ou de la figure 20. En se référant maintenant à la figure 23, on peut y voir un mode de réalisation d'un convertisseur numérique- analogique selon la présente invention. Sur la figure, ce convertisseur numérique -analogique emploie les parties respectives, dont les détails sont révélés sur les figures 16, 18 et 21 et ainsi, des repères identiques sont utilisés pour désigner des parties correspondantes à celles des figures 16, 18 et 21. Dans l'agencement de circuit, un signal à la sortie de l'additionneur numérique 206 de 15 bits est appliqué à un convertisseur numérique-analogique d'origine 250. Le convertisseur numérique-analogique d'origine 250 dans ce mode de réalisation illustré a un MDAC 251 et un LDAC 252, chacun comprenant une série d'agencement capacitif et d'agencement de commutation analogique, une source de tension de référence 253, un condensateur de couplage 254 et un amplificateur opérationnel 255. Un signal de sortie de conversion analogique est dérivé d'une borne de sortie 256. Dans cet agencement, si la pleine échelle du LDAC 252 est plus importante que 1 LSB du MDAC 251 et que sa linéarité est satisfaite à la résolution du LDAC 252, on obtient une caractéristique o la sortie analogique diminue au moment d'une retenue du code d'entrée du LDAC 252 au MDAC 251. Une transition négative se produit au moment d'une retenue du code d'entrée du LDAC 252 au MDAC 251 et la caractéristique totale est représentée comme la ca=fie o la caractéristique du LDA 252 eEsuperposée sur la caractéristique du MDAC 251, d'un point de départ o la retenue du code d'entrée est produite du LDAC 252 au MDAC 251. Dans cet agencement, on peut obtenir une caractéristique d'une linéarité satisfaisante en décalant l'entrée numérique par le convertisseur de code. Sur la figure 23, les bits d'ordre supérieur et les bits d'ordre inférieur dans le DAC d'origine 250 sont chacun 38 2490429 de 8 bits et le convertisseur de code accomplit le calibrage, ainsi est formé un convertisseur numérique-analogique de bits. La vitesse de conversion numérique-analogique dans ce mode de réalisation est déterminée par la somme des vitesses respectives des mémoires mortes ROM 241 et 242, de l'additionneur de retenue 211, du sélecteur de bus 243, de l'additionneur à 15 bits 206 et du DAC d'origine 250. Par exemple, si le convertisseur numérique-analogique représenté sur la figure 23 est fabriqué sous forme d'un LSI en utilisant un processus CMOS habituel, les vitesses de fonctionnement des parties respectives sont de 300 à 500 ns, ns, 100 ns, 100 ns,et 1 à 1,5 js. Par ailleurs, les vitesses de fonctionnement du DAC d'origine 250 de 1 à 1,5 Ès seront décrites ci-après. Par suite, le temps total de conversion est de 1,6-à 2, 3;ps ou environ 400 à 600 ks/s(kilo- échantillon par seconde). Le DAC de ce présent mode de réalisation est particuliè- rement efficace quand la vitesse de la mémoire ROM est lente. Pour la vitesse du DAC d'origine, si un condensateur unitaire dans la série de condensateurs est de lpF, la précision de l'élément dans le LSI est de l'ordre de 1,26 % et l'erreur dans les 8 bits d'ordre inférieur est de 0, 04 LSB, ainsi la condition du calibrage dans la présente invention est suffisamment satisfaite. La stabilisation de l'agencement capacitif peut être de l'ordre de 500 à 700 ns, bien que cela dépende de la dimension descommutateurs. La vitesse de fonctionnement de l'additionneur peut être de l'-ordre de 500 à 800 ns, et ainsi le temps de fonctionnement du DAC d'origine complet est de l'ordre 1 à 1,5 Èis Une amélioration si remarquable de vitesse peut être atteinte également dans le cas o l'on utilise le circuit générateur de code de décalage de la figure 19 ou de la figure 20. Le MDAC 251 et le LDAC 252 dans le DAC d'origine 250 de la figure 23 peuvent employer l'agencement de circuit de la figure 6 ou de la figurez7. Comme on l'aura vu à la lecture de la description qui 39 2490429 précède, la commutation du code de décalage peut etre accomplie en un temps court sur la base d'un signal numérique qui fait partie du code d'entrée, ainsi on peut fabriquer un convertisseur numérique-analogique d'une forte résolution et d'une forte précision, sous forme de LSI avec une plus ample amélioration de la vitesse de conversion du convertisseur numérique-analogique. REVENDICATIONS 1. Convertisseur numérique-analogique caractérisé en ce qu'il comprend un permier convertisseur numérique-analogique (7) pour produire un signal de sortie des bits d'ordre supérieur - un second convertisseur numériqueanalogique (8) pour produire une sortie à pleine échelle en tant que signal de sortie des bits d'ordre inférieur toujours plus importante que tout niveau de quantification du premier convertisseur numériqueanalogique; - un moyen d'addition (9) pourajouter le signal de sortie dudit premier convertisseur au signal de sortie dudit second convertisseur afin de former un signal de sortie analogique; et - un convertisseur de code (10) pour appliquer auxdits premier et second convertisseurs numériques-analogiques, un code d'entrée obtenu en décalant un signal de sortie numé- rique appliqué auxdits premier et second convertisseurs numériquesanalogiques par une valeur prédéterminée de façon que la relation entre le signal d'entrée numérique et le signal de sortie analogique soit sensiblement linéaire. 2. Convertisseur selon la revendication 1, caractérisé en ce que le premier convertisseur numérique-analogique pré- cité comprend un premier agencement capacitif (C00 - CLO' CLl".. CLt-l)ayant de-s condensateurs agencés avec une pondé- ration binaire correspondant à un train de bits d'ordre supérieur du signal d'entrée numérique et un premier agence- ment de commutation analogique (SLO' SLl"...SLL)ayant des commutateurs analogiques pour contrôler la connexion de chacun desdits condensateurs dudit premier agencement à une tension de référence ou à-la masse, en ce que le second convertisseur numérique-analogique précité comprend un second agencement capacitif (CMO' CMl..CMml) ayant des condensateurs agencés avec une pondération binaire correspon- dant à un train de bits d'ordre inférieur du signal d'entrée numérique et un second agencement de commutation analogique (SMOI SN1,..SMm-) ayant des commutateurs analogiques 41 2490429 pour contrôler la connexion de chacun desdits condensa- teurs du second agencement capacitif à la tension de référence ou à la masse, les bornes respectives desdits condensateurs dudit premier agencement capacitif qui sont opposées aux bornes reliées auxdits commutateurs analogiques dudit premier agencement de commutation analogique étant reliées en commun et ce point commun de connexion est utilisé comme point de sortie dudit premier convertisseur numérique- analogique, les bornes des condensateurs dans ledit second agencement capacitif qui sont opposées aux bornes reliées aux commutateurs analogiques dans ledit second agencement de commutation analogique étant reliées en commun et ce point de connexion en commun est utilisé comme point de sortie dudit second convertisseur numérique-analogique, et les points de sortie desdits premier et second convertisseurs numériques- analogiques sont reliés par un condensateur de couplage (C c), dot la capacité est choisie de façon que la capacité équivalente giardlEiitsecad. convertisseur numérique-analogique comprenant ledit condensateur de couplage est considéré à partir du point de sortie dudit premier convertisseur numérique-analogi- que soit plus importante qu'une capacité unitaire dudit premier convertisseur numérique-analogique. 3. Convertisseur selon la revendication 1, caractérisé en ce que le convertisseur de code précité comprend: - un premier circuit mémoire (105A) pour stocker un code de décalage quand seul un bit d'un certain nombre de bits formant le code d'entrée au premier convertisseur numéri- que-analogique précité est 1; - un additionneur numérique (104) pour séquentiellement accomplir l'addition numérique du code de décalage extrait dudit premier circuit mémoire; - un premier sélecteur (106A) pour sélectivement dériver le code d'entrée, la sortie d'addition précédente ou la sortie d'addition présente dudit additionneur numérique - un verrouillage (108) pour verrouiller un signal de sortie sélectivement dérivé du premier sélecteur afin d'appli- quer la sortie verrouillée en tant que signal de sortie dudit convertisseur de code aux premier et second convertisseurs numériquesanalogiques - un séquenceur (107A) pour contrôler afin d'extraire dudit premier circuit mémoire, le code de décalage séquentiel- lement à partir d'un code de décalage par rapport aux bits d'ordre supérieur de la quantité de bits, pour juger si oui ou non le code de décalage quand seul un bit de la quantité de bits formant le code d'entrée au premier convertisseur numérique-analogique est 1, est ajouté au code d'entrée, et pour accumuler le code de décalage quand l'addition est faite, afin d'ajouter ainsi la sortie accumulée au code d'entrée et de verrouiller la sortie d'addition dans ledit verrouillage. 4. Convertisseur selon la revendication 1, caractérisé en ce que le convertisseur de code précité comprend - un premier circuit mémoire (105A) pour stocker un code de décalage quand seul un bit d'une quantité de bits formant le code d'entrée au premier convertisseur numérique- analogique est 1 - un second circuit mémoire (105B) pour stocker le code de décalage par rapport à une erreur de non linéarité qui est produite par une cause à l'exception d'une mauvaise pondération des composantset correspondant à un code d'entrée dudit premier convertisseur numériqueanalogique - un additionneur/soustracteur numérique (104) pour séquentiellement accomplir l'addition/soustraction numérique du code de décalage extrait du premier circuit mémoire - un premier sélecteur (106A) pour sélectivement dériver le code d'entrée, la sortie de l'addition/soustraction précédente ou la sortie de l'addition/soustraction présente dudit additionneur/soustracteur numérique - un second sélecteur (106B) pour choisir l'une des sorties desdits premier et second circuits mémoire; - un verrouillage (108) pour verrouiller un signal de sortie sélectivement dérivé du premier sélecteur pour appliquer la sortie verrouillée en tant que signal de sortie dudit convertisseur de code aux premier et second convertis- seurs numériques-analogiques; - un séquenceur (107A) pour contrôler afin d'extraire 43 2490429 du premier circuit mémoire, le code de décalage séquentiel- lement d'un code de décalage par rapport aux bits d'ordre supérieur de la quantité de bits, pour juger si oui ou non le code de décalage quand seul un bit de la quantité de bits formant le code d'entrée au premier convertisseur analogique- numérique est 1, est ajouté à/soustrait du code d'entrée pour accumuler le code de décalage quand l'addition est faite, afin ainsi d'ajouter/soustraire la sortie accumulée à/du code d'entrée et de verrouiller la sortie d'addition/soustrac- tion dans ledit verrouillage, ledit additionneur/soustracteur numérique répondant au signal à la sortie du convertisseur de code provenant du verrouillage pour extraire le code de déca- lage en se basant sur l'erreur de non linéarité du second circuit mémoire, et accomplissant une addition quand le code de décalage est positif et une soustraction quand le code de décalage est négatif. 5. Convertisseur selon la revendication 1, caractérisé en ce que le convertisseur de code précité comprend: - un circuit générateur de point de changement (204) pour stocker au préalable, selon chaque zone de chaque quantité numérique obtenue en segmentant également une carac- téristique de conversion numérique-analogique du convertisseur numériqueanalogique d'origine par une résolution deux fois supérieure à celle du premier convertisseur numérique-analo- gique, un point de changement ob un code de décalage dans la zone correspondante de la caractéristique calibrée par le code de décalage dans le convertisseur de code est changé, et pour répondre à une partie du signal d'entrée numérique pour extraire la donnée dudit point de changement; - un circuit de comparaison (203) pour comparer ladite partie du signal d'entrée numérique à ladite donnée du point de changement dudit circuit générateur de point de changement pour désigner la sélection de l'un des deux codes de décalage quand il y a deux sortes de codes de; décalage dans la zone; - un circuit générateur de code de décalage (205) pour stocker au préalable, selon ladite zone, le code de décalage quand il y a une sorte de code de décalage dans la zone correspondante et le code de décalage désigné par ledit circuit de comparaison quand il y a deux sortes de codes dé décalage dans la zone correspondante, et pour répondre au signal d'entrée numérique pour extraire un code de décalage prédéterminé; et - un additionneur (206) pour accomplir une addition numérique du code de décalage extrait dudit premier circuit générateur de code de décalage et du signal d'entrée numérique afin d'appliquer ainsi le résultat de l'addition aux premier et second convertisseur numériquE-analogique. 6. Convertisseur numérique-analogique caractérisé en ce qu'il comprend un convertisseur numérique.-analogique d'origine (8) pour produire une sortie à pleine échelle d'une partie des bits d'ordre inférieur qui est toujours plus importante que tout niveau de quantification d'une partie des bits d'ordre supérieur; et - - un convertisseur de code (10) pour appliquer audit convertisseur numérique-analogique d'origine, un code d'entrée obtenu en décalant le signal d'entrée numérique d'une valeur prédéterminée de façon-que la relation entre le signal d'entrée numérique au convertisseur numérique- analogique d'origine et un signal analogique de sortie soit sensiblement linéaire. 7. Convertisseur selon la revendication 6, caractérisé en ce que le convertisseur numérique-analogique d'origine comprend un agencement capacitif (C00, CLO' CL1....CL î1 ayant des condensateurs agencés avec une pondération binaire correspondant à un train de bits d'ordre supérieur et d'ordre inférieur du signal d'entrée numérique et un agencement de commutation analogique (SLOI SLl....SLt) ayant des- commuta- teurs analogiques pour contrôler la connexion de chacun des- dits condensateurs dans l'agencement capacitif à une tension de référence ou à la masse, les bornes respectives desdits condensateurs dans l'agencement capacitif qui sont opposées aux bornes reliées aux commutateurs analogiques dans ledit agencement de commutation analogique étant reliées en commun et ce point de connexion commun est utilisé comme point de sortie du convertisseur numérique-analogique d'origine, d'ou est dérivée une sortie de conversion numérique-analogique. 8. Convertisseur selon la revendication 6, caractérisé en ce que le convertisseur de code précité comprend: - un premier circuit mémoire (105A) pour stocker un code de décalage quand seul un bit d'une quantité de bits formant le code d'entrée à la partie des bits d'ordre supérieur du convertisseur numérique-analogique d'origine est 1; - un additionneur numérique (104) pour séquentiellement accomplir une addition numérique du code de décalage extrait du premier circuit mémoire; - un premier sélecteur (106A) pour sélectivement dériver le code d'entrée,la sortie d'addition précédente ou la sortie d'addition présente de l'additionneur numérique, - un verrouillage (108) pour verrouiller un signal de sortie sélectivement dérivé du premier sélecteur pour appliquer la sortie verrouillée en tant que signal de sortie du conver- tisseur de code, au convertisseur numérique-analogique d'origine;et - un séquenceur (107A) pour contrôler afin d'extraire du premier circuit mémoire, le code de décalage séquentiellement d'un code de décalage par rapport aux bits d'ordre supérieur de la quantité de bits, pour juger si oui ou non le code de décalage quand seul un bit de la quantité de bits formant le code d'entrée à la partie des bits d'ordre supérieur du convertisseur numérique-analogique d'origine est 1, est ajouté au code d'entrée, et pour accumuler le code de décalage quand l'addition est faite afin d'ajouter ainsi la sortie accumulée au code d'entrée et de verrouiller la sortie d'ad- dition dans le verrouillage. 9. Convertisseur selon la revendication 6,caractérisé en ce que le convertisseur de code précité comprend: - un premier circuit mémoire (105A) pour stocker un code de décalage quand seul un bit d'une quantité de bits formant le code d'entrée à la partie des bits d'ordre supérieur du convertisseur numérique-analogique d'origine est 1; - un second circuit mémoire (105B) pour stocker le code de décalage par rapport à une erreur de non linéarité qui est produite par une cause à l'exception d'une mauvaise pondération des composants et correspondant à un code d'entrée à la partie des bits d'ordre supérieur du convertis- seur numérique-analogique d'origine, - un additionneur/soustracteur numérique (104) pour séquentiellement accomplir une addition/soustraction numérique du code de décalage extrait du premier circuit mémoire; - un premier sélecteur (106A) pour sélectivement dériver le code d'entrée, la sortie d'addition/soustraction qui précède ou la sortie d'additionlsoustraction présente de l'additionneur/soustracteur numérique - un second sélecteur (106B) pour choisir l'une des sorties desdits premier et second circuits mémoire; - un verrouillage (108) pour verrouiller un signal de sortie sélectivement dérivé du premier sélecteur pour appliquer la sortie verrouillée en tant que signal de sortie- du convertisseur de code au convertisseur numérique-analogique d'origine; - un séquenceur (107A) pour contrôler afin d'extraire du premier circuit mémoire le code de décalage séquentiellement d'un code de décalage par rapport aux bits d'ordre supérieur de la pluralité de bits, pour juger si oui ou non le code de décalage quand seul un bit de la pluralité de bits formant le code d'entrée à la partie des bits d'ordre supérieur du convertisseur numérique-analogique d'origine est 1 est ajouté et/ou soustrait du code d'entrée et pour accumuler ce code de décalage quand l'addition/soustraction est faite afin ainsi d'ajouter/soustraire la sortie accumulée à/du code d'entrée et de verrouiller la sortie d'addition/soustraction dans le verrouillage, ledit additionneur/soustracteur numé- rique répondant à un signal à la sortie du convertisseur de code du verrouillage pour extraire le code-de décalage en se basant sur une erreur de non linéarité du second circuit' mémoire, et accomplissant une addition quand le code de décalage est positif et une soustraction quand il est négatif. 10. Convertisseur selon la revendication 6, caractérisé en ce que le convertisseur de code précité comprend: - un circuit générateur de point de changement (204) pour stocker au préalable, selon chaque zone de chaque quantité numérique obtenue en segmentant également une carac- téristique de conversion numérique-analogique du convertisseur numériqueanalogique d'origine, par une résolution deux fois supérieure à celle du convertisseur numérique-analogique d'origine, un point de changement o un code de décalage dans la zone correspondante de la caractéristique calibrée par le code de décalage dans le convertisseur de code est changé, et pour répondre à une partie du signal d'entrée numérique pour extraire la donnée du point de changement - un circuit de comparaison (203) pour comparer la partie du signal d'entrée numérique à la donnée du point de changement du circuit générateur de point de changement et pour désigner le choix de l'un.des deux codes de décalage quand il y a deux sortes de codes de décalage dans la zone; - un circuit générateur de code de décalage (205) pour stocker au préalable, selon ladite zone, le code de décalage quand il y a une sorte de code de décalage dans la zone correspondante et le code de décalage désigné par le circuit de comparaison quand il y a deux sortes de codes de décalage dans la zone correspondante, et pour répondre au signal d'entrée numérique pour extraire un c-ode de décalage prédéterminé; et - un additionneur (206) pour accomplir une addition numérique du code de décalage extrait du circuit générateur de code de décalage et du signal d'entrée numérique afin d'appliquer ainsi le résultat de l'addition au convertisseur numérique-analogique d'origine.