Brevet FR2480981A1 — publié le 19811023

"PROCEDE DE MASQUAGE DE RAFRAICHISSEMENT POUR BANC DE MEMOIRE A CELLULES CAPACITIVES ET MASQUEUR CORRESPONDANT. La présente invention concerne un procédé et un masqueur de rafraîchissement pour banc de mémoire a circuit MOS. Elle s'applique aux systèmes de commande des mémoires centrales d'ordinateurs ou tout dispositif de traitement de L'information. Les circuits MOS (abréviation du terme anglo-saxon métal oxyde semi-conducteur) sont des dispositifs de mémorisation qui emmagasinent l'information sous la forme d'une quantité d'électricité stockée dans un condensateur de tres faible capacite. L'utilisation de ces circuits exige une recharge périodique baptisée "opération de rafraîchissement ou encore "cycle de rafraîchissement". Les technologies usuelles imposent actuellement une périodicité de rafraîchissement de l'ordre de deux millisecondes. Dans la technique courante, l'operation de rafraîchissement rend le banc de mémoire indisponible aux processeurs - utilisateurs des systemes de traitement de l'information, ce qui a pour effet de réduire le débit global du systeme de mémoire. Or, le nombre de cycles de rafraîchissement a effectuer dans la période limite de deux millisecondes augmente en même temps que la capacité des boitiers de mémoire.En effet, les cellules de mémorisation sont disposées de maniere interne suivant une structure matricielle, c'est- -dire a l'intersection de n lignes et de p colonnes. Un cycle de rafraîchissement touche l'ensemble des p cellules de mémorisation d'une même ligne on dit que l'on rafraîchit une ligne a la fois. Or, a chaque génération de boitier de mémoire, pour un quadruplement de la capacité, le nombre n de lignes est multiplié par deux (trente-deux lignes pour le boitier 1K, soixante-quatre pour le boitier 4K, cent vingt-huit pour le boitier 16K). Par conséquent, la fréquence des cycles de rafraîchissement double elle aussi a chaque génération, accentuant nettement la perte de débit.Ainsi, pour le boitier 16K, nous atteignons une fréquence de cycles de rafraîchissement de soixante-quatre kHz, c'est- -dire une période de rafraîchissement de 15,625 microsecondes, ce qui commence a constituer une perte sensible de débit. L'extrapolation linéaire du phénomène de doublement des lignes de rafraîchissement conduit a des boitiers de mémoire qui, lorsqu'ils atteindront la capacité de 4096K, passeraient la moitié de leur temps a se rafraîchir. Or, il faut s'attendre a la poursuite de l'extension des capacités des boitiers de mémoire. En effet, les procédés de fabrication permettent de tels développements et l'avantage économique de l'utilisateur est tres évident. La présente invention a par conséquent pour but de rendre les cycles de rafraîchissement invisibles aux processeurs utilisateurs des systemes de mémoire a base de boitier "M.O.S." dynamiques. Elle va donc consister a "masquer" ces cycles de rafraîchissement aux processeurs - utilisateurs. En fait, elle leur restitue une disponibilité du systeme de mémoire que les cycles de rafraîchissement affecteraient sensiblement en son absence. Grâce a l'invention, une demande de cycle utile, c'est- - dire une demande de cycle en provenance d'un processeur utilisateur en vue d'écrire ou de lire une information dans le systeme de mémoire, peut s'exécuter alors même que doit s'accomplir une opération de rafraîchissement par ailleurs imperative du point de vue technologique. Le débit maximal admissible d'échange d'information avec le systeme de mémoire peut ainsi retrouver sa valeur en l'absence de cycle de rafraîchissement. Par ailleurs, à faible débit lorsque la fréquence des cycles utiles est trop peu élevée pour actionner le mécanisme de rafraîchissement masqué, l'invention permet aussi le recours au dispositif de rafraîchissement apparent. Ainsi, dans tous les cas, est garanti l'ensemble des cycles de rafraîchissement qui doivent être impératislment effectues pour assurer un fonctionnement technologique correct. Pour atteindre ces objectifs le procédé de masquage de rafraîchissement selon l'invention consiste à séparer le banc de mémoire en deux zones et à effectuer les cycles utiles dans une zone pendant que l'opération de rafraîchissement s'effectue dans l'autre zone. Selon une autre caractéristique le procédé selon l'invention consiste à déclencher pendant la période réservée au rafraîchissement et à la fin d'un premier cycle utile exécuté durant cette période, l'operation d'armement de masquage de rafraîchissement, puis pendant les deux cycles utiles suivants se présentant pendant cette période, à rafraîchir successivement les deux zones mémoires en commençant par celle qui n'est pas concernéepar l'execution du premier desdits deux cycles suivants. Selon une autre caractéristique de l'invention le masquage du rafraîchissement n'a lieu que durant un premier intervalle de temps de la période de rafraîchissement, le deuxieme intervalle restant étant réservé a l'exécution du rafraîchissement apparent d'une zone mémoire si durant le premier intervalle un seul cycle utile a eu lieu apres le déclenchement du masquage de rafraîchissement. Enfin selon une derniere caractéristique de l'invention l'ensemble des deux zones du banc de mémoire peut être rafraîchi par recours au rafraîchissement apparent ou durant la période de rafraîchissement aucun cycle utile n'a été exécuté. Un autre objet de l'invention est naturellement un dispositif masqueur de rafraîchissement capable d'exécuter les étapes du procédé précité. L'invention sera mieux comprise à l'aide de la description faite au regard des dessins qui va suivre. La figure 1 montre 11 organisation d'un banc mémoire. La figure 2 est une représentation du régulateur de commande de la figure 1. La figure 3 est une représentation du registre d'assignation de la figure 1. La figure 4 est une représentation du régulateur de rafraîchissement de la figure 1. La figure 5 est une représentation du sous-ensemble de mémorisation de la figure 1. La figure 6 montre un mode de réalisation du sélecteurlanceur de la figure 2. La figure 7 montre de façon détaillée la constitution du générateur de rafraîchissement apparent de la figure 2. La figure 8 est une représentation détaillée de l'excitateur de mémoire de la figure 2. La figure 9 est une représentation du scripteur (ou excitateur d'écriture) de la figure 2. La figure 10 montre le générateur de régulation d'écriture de la figure 2. La figure 11 est une représentation du lecteur (ou excitateur de lecture) de la figure 2. La figure 12 est une représentation du terminateur de cycle. La figure 13 montre le générateur de commande d'assignation. La figure 14 donne une représentation du registre d'adresse de la figure 3. La figure 15 donne une représentation du registre de fonction de la figure 3. La figure 16 représente l'excitateur de rafraîchissement de la figure 4. La figure 17 représente le générateur de rafr?îchlsseslent masqué de la figure 4. La figure 18 représente l'enregistreur de rafraîchissament masqué de la figure 4. La figure 19 représente le compteur d'adresse de rafraîchissement de la figure 4. La figure 20 représente le distributeur de commandes des zones de mémoire. La figure 21 représente le sous-ensemble des zones de mémoire. La figure 22 représente la séquence d'une execution effective de rafraîchissement masqué. La figure 23 represente la sequence d'un recours au rafraîchissement apparent qui a lieu lorsque l'execution complete d'un rafraîchissement masque n'a pu s'effectuer. La figure 1 montre l'organisation d'un banc de mémoire. Le banc de mémoire se compose d'un regulateur de commande 1, d'un registre d'assignation 2, d'un régulateur de rafraîchissement 3 et d'un sous-ensemble de memorisation 4. Le régulateur de commande 1 est en communication avec le reste du systeme de traitement de l'information non représenté ainsi qu'avec le sous-ensemble de memorisation 4 en direction duquel il émet des signaux de commande C. Le registre d'assignation 2 communique l'adresse A d'un emplacement de mémoire a l'intérieur du sous-ensemble de mémorisation ainsi que la fonction F au régulateur de commande 1. Le régulateur de rafraîchissement dialogue avec le régulateur de commande par échange de signaux CR et fournit les adresses AR des informations a rafraîchir au registre d'assignation. Le régulateur de commande est représenté à la figure 2. Il comporte un sélecteur-lanceur 1.1, un générateur de rafraîchissement apparent 1.2, un excitateur de mémoire 1.3, un scripteur 1.4, un générateur de régulation d'écriture 1.5, un lecteur 1.6, un terminateur de cycle 1.7 etmun générateur de commande d'assignation 1.8. Le sélecteurlanceur 1.1 reçoit des demandes de cycles de mémoire provenant de l'extérieur du régulateur de commande et des demandes de rafraîchissement internes au banc de mémoire issues du régulateur de rafraîchissement. Il décide de l'exécution de ces demandes pour déclencher le fonctionnement soit du générateur de rafraîchissement apparent 1.2, soit du scripteur 1.4 ou du lecteur 1.6. Dans tous les cas, il intervient dans le fonctionnement du générateur de commande d'assignation 1.8 et de l'excitateur de mémoire 1.3.Le générateur de rafraîchissement apparent 1.2 a pour fonction de déclencher un cycle de rafraîchissement apparent, il communique avec l'excitateur de mémoire. Lorsqu'un cycle de rafraîchissement est terminé, le générateur de rafraîchissement apparent 1.2 commande le terminateur de fin de cycle 1.7. L'excitateur de mémoire 1.3 engendre des signaux de commande de déclenchement des cycles de mémoire dans le sous-ensemble de mémorisation 4 de la figure 1. Le scripteur 1.4 commande les actions d'écriture dans le sous-ensemble de mémorisation 4 en fonction d'ordre émis par le générateur de régulation d'écriture 1.5. Lorsque l'opération d'écriture est terminée, le scripteur 1.4 commande le terminateur de cycle 1.7. Le générateur de régulation d'écriture 1.5 dialogue avec le terminateur de cycle 1.7, supervise le scripteur 1.4 et commande le sélecteur-lanceur 1.1 pour la relance éventuelle d'une phase de cycle de mémoire. Le lecteur 1.6 déclenche les opérations de lecture dans le sous-ensemble de mémorisation 4 avant de commander à la fin du cycle de lecture le terminateur de cycle 1.7. Le terminateur de cycle 1.7 collecte les fins des diverses opérations s'exécutant dans le banc de mémoire, et autorise les nouvelles actions du sélecteur lanceur, c' est-a-dire de nouveaux cycles mémoire. Le générateur de commande d'assignation 1.8 commande sous le contrôle du sélecteur lanceur 1.1 et du terminateur de cycle 1.7 le registre d'assignation 2 de la figure 1. Le registre d'assignation représenté à la figure 3 se decompose en un registre d'adresse 2.1 et un registre de fonction 2.2. Le registre d'adresse 2.1 reçoit l'adresse AD de l'emplacement de mémoire recherchée et d'autre part l'adresse de rafraîchissement AR engendrée par le régulateur de rafraîchissement. Ces adresses sont enregistrées à l'intérieur du registre 2.1 pour être présentées au sousensemble de mémorisation sous le contrôle des signaux de commande AX, AV émis par le générateur de commande d'assignation 1.8. Le registre de fonction 2.2 enregistre la fonction F qui doit être exécutée par l'organe régulateur de commande, sous le contrôle des signaux de commande FX, FV engendrés par le générateur de commande d'assignation. Comme indiqué à la figure 4, le régulateur de rafraîchissement se décompose en un excitateur de rafraîchissement 3.1, un générateur de rafraîchissement masqué 3.2, un enregistreur de rafraîchissement masqué 3.3, et un compteur d'adresse de rafraîchissement 3.4. L'excitateur de rafraîchissement décide du lancement des appels de rafraîchissement masqué vers le générateur de rafraîchissement masqué 3.2 et de la demande de rafraîchissement apparent DRA émise vers le sélecteur lanceur 1.1, lorsque les résultats RMEZO et RMEZ1 fournis par l'enregistreur de rafraîchissement masqué ne sont pas satisfaisants, ces opérations ayant lieu cycliquement. Le genérateur de rafraîchissement masqué 3.2 commande l'exécution des cycles de rafraîchissement masqué dans le sous-ensemble de mémorisation 4. L'enregistreur de rafraîchissement masqué 3.3 reçoit du système de régulation du banc de mémoire les indications d'exécution des cycles de rafraîchissement masque. Il les mémorise pour les communiquer à l'excitateur de rafraîchissement 3.1 sous les appellations RMEZO et RMEZ1. Le compteur d'adresse de rafraîchissement 3.4 fournit l'adresse de rafraîchissement AR au registre d'adresse du sous-ensemble de mémorisation 4, sous le contrôle du signal de progression ARX issu de l'excitateur de rafraîchissement 3.1. Le sous-ensemble de mémorisation représenté à la figure 5 comprend un distributeur de commandes pour les zones de mémoire 4.1 et un sous- ensemble des zones de mémoire 4.2. Le distributeur de commandes dirige les signaux de commande de mémoire issus du système de régulation dans deux partitions de mémoire qui constituent le sous-ensemble des zones de mémoire. Le sous-ensemble des zones de mémoire contient les cellules de mémorisation ou points de mémoire dont la réalisation est effectuée à l'aide de condensateurs intégrés en technologie "MOS". La figure 6 montre un mode de réalisation detalllee du Sélecteur-Lanceur de la figure 2. Le dispositif représenté à la figure 6 s'applique à un banc de mémoire soLlicité par seulement deux demandes d'utilisation : l'une matérialisée par les signaux DC ou DES postule à l'exécution dans le banc de mémoire d'un cycle utile (lecture ou écriture d'une information), l'autre concrétisée par le signal DRA demande l'exécution dans ce même banc de mémoire d'un cycle de rafraîchissement apparent. Les signaux DC, DES et DRA sont appliqués respectivement sur l'entrée 1 des circuits ET notés 1.102, 1.103 et 1.104 de la figure 2. L'entrée 2 de chacun de ces circuits ET reçoit un signal de validation provenant de la sortie 6 du basculeur 1.101 lorsqu'une transition positive est appliquée sur l'entrée 4 de ce basculeur. Cette transition positive est le front avant d'une impulsion désignée sous le nom VAX1. Les circuits ET 1.102 et 1.103 attaquent à partir de leur sortie 3 les entrées 1 et 2 du circuit logique OU 1.105. Celui-ci est relié par sa sortie 3 à l'entrée 3 du basculeur 1.108. Ce dernier est monté en cascade avec un second basculeur 1.110, c'est-à-dire en reliant sa sortie 5 sur l'entrée 3 de ce second basculeur. En parallèle, la sortie 3 du circuit ET 1.104 attaque l'entrée 3 du basculeur 1.109, lui-même monte également en cascade avec le circuit 1.111. En outre, les circuits ET de validation des demandes 1.102, 1.103 et 1.104 sont reliés par leur sortie 3 aux entrées respectives 1, 2 et 3 du circuit logique OU 1.106. Ce dernier délivre sur sa sortie 4 le signal SO. Il attaque aussi une ligne à retard 1.107. Cette dernière synchronise les basculeurs 1.108 et 1.109 sur leur entrée d'horloge 4 a partir de sa sortie calibrée 2; elle synchronise également les basculeurs 1.110 et 1.111 à partir de sa sortie calibrée 4. Elle remet à zéro la sortie 6 du basculeur 1.101 en appliquant l'impulsion issue de sa sortie 3 sur l'entrée 1 de ce basculeur. Elle fournit en outre, divers signaux retardés de manière calibrée S1, S2, S3, S4 et S5 sur ses sorties respectives 5, 6, 7, 8 et 9. Si l'on désigne par C et C respectivement les sorties 5 et 6 du basculeur 1.110 et R la sortie 5 du basculeur 1.111, il apparaît sur la figure 6 que les circuits logiques ET 1.112, 1.113 et 1.114 réalisent dans le même ordre les fonctions logiques ET suivantes de ces différents signaux : CR (53) sur la sortie 4 du circuit ET 1.112 recevant C en entrée 1, R en entrée 2 et S3 en entrée 3, C(S3) sur la sortie 3 du circuit ET 1.113 recevant C en entrée 1 et S3 en entrée 2 et enfin CR(S3) sur la sortie 4 du circuit ET 1.114 recevant R en entrée 1, C en entrée 2 et S3 en entrée 3. Le circuit logique ET 1.115 délivre la fonction C(S5) sur sa sortie 3 à partir des signaux C sur son entrée 1 et S5 sur son entrée 2. La figure 7 est une représentation détaillée du générateur de rafraîchissement apparent de la figure 2. Le Générateur de Rafraîchissement Apparent est excité par le signa1CR(S3) issu du Sélecteur-Lanceur ou par le signal LRA issu du Terminateur de Cycle. Il déclenche le lancement d'un cycle de rafraîchissement apparent dont la commande dans le Sous-Ensemble de Mémorisation est assurée par la transmission, avec la synchronisation convenable, des signaux RALZO et RALZ1. Le signal CR(S3) provenant du Sélecteur-Lanceur attaque l'entrée d'horloge 2 du monostable cote 1.201 sur la figure 7. L'entrée de donnée 1 de ce monostable est validée au travail par un signal au zéro logique. Sur l'entrée 5 de ce même monostable est câblé le réseau résistance-capacité R1 Cl qui détermine la constante de temps fixant la durée du signal de sortie. La résistance R1 étant ajustable, il sera possible de règler cette constante de temps à la valeur convenable. La sortie 4 délivre la valeur complémentée du signal de sortie qui se présente donc sous forme d'une impulsion négative à durée réglable. Cette dernière est transmise sous le nom SALXO à l'Excitateur de Mémoire.Elle est aussi dirigée sur l'entrée d'horloge 4 du basculeur 1.202 qui reçoit par ailleurs la valeur logique zéro sur son entrée de donnee 3. Le front arrière de l'impulsion négative est une transition montante qui, par conséquent, active le basculeur 1.202. Celui-ci délivrera alors un signal négatif sur sa sortie 5. Ce signal négatif est transmis à l'entrée 1 de la ligne à retard 1.203 qui, au bout d'un retard calibré, réinfecte ce signal négatif à partir de sa sortie 3 sur l'entrée continue 1 du basculeur 1.202. Ce dernier porte alors sa sortie 5 à la valeur logique un, ce qui interrompt le signal négatif émis sur sa sortie 5.La sortie 2 de la ligne à retard 1.203 délivre une impulsion au retard calibré qui, reçue sur entrée 1 de l'inverseur 1.213 est complémentée à la sortie 2 de cet inverseur pour être dirigée sur l'Excitateur de Mémoire sous le nom SACXO. L'impulsion négative constituant le signal de la sortie 5 du basculeur 1.202 est transmise sous le nom BRlXl au Générateur de Commande d'assignation (1.8). La sortie 4 de la ligne à retard 1.203 est connectée à l'entrée 1 de l'inverseur 1.204; ceci a pour effet de faire apparaître sur la sortie 2 de cet inverseur une impulsion positive convenablement retardée qui est dirigee sur l'entrée 1 de la porte logique OU 1.205. Ce circuit OU reçoit aussi sur son entrée 2 le signal LRA issu du Terminateur de Cycle. Il délivre sur sa sortie 3 une impulsion appelée DRATZ qui est transmise à l'Excitateur de rafraîchissement. Cette même impulsion, dirigée sur l'entrée d'horloge 2 du monostable 1.206, lui-même commandé au travail sur son entrée de donnée 1, provoque l'apparition d'une impulsion négative en sortie 4 de ce monostable. La durée de cette impulsion est calibrée par le réseau résistance-capacité R2 C2, réglable par sa résistance R2, câblé sur l'entre 5 du monostable 1.206. La sortie 4 du monostable 1.206 est reliée à L'entrée d'horloge 4 du basculeur 1.207 qui reçoit par ailleurs la valeur logique zéro sur son entrée de donnée 3. Le front arrière de l'impulsion négative issue de la sortie 4 du monostable 1.206 va donc provoquer l'apparition d'un signal négatif en sortie 5 du basculeur 1.207. Le signal est transmis à l'entrée 1 de la ligne à retard 1.208. Il se retrouvera un peu plus tard à la sortie 2 de cette ligne, puis à l'entrée continue 1 du basculeur 1.207. La sortie 5 est alors mise à un, ce qui termine l'impulsion négative émise. Cette impulsion est aussi transmise à l'entrée 1 de l'inverseur 1.209 qui l'inverse et l'envoie ainsi, à partir de sa sortie 2, sous le nom FRA au Terminateur de Cycle, au Générateur de Commande d'Assignation et à l'excitateur de Rafraîchissement. Le basculeur 1.210 reçoit sur son entrée d'horloge 4 l'impulsion DRATZ issue de la sortie 3 du circuit OU 1.205; son entrée de donnée 3 est mise à la valeur logique zéro et il est initialisé à la valeur logique zéro sur sa sortie 6 au moyen du signal SALZ accèdant à son entrée continue 1. Ce signal SBLZ provient le l'Excitateur de Mt Mémoire . Ll ' impulseur DRATZ transfère donc la valeur logique zéro sur a sortie 5 du basculeur 1.210, c'est- -dire la valeur logique un sur a sortie 6, jusqu'au moment de la remise a zéro par le signal SALZ.Pendant sa mise à un, la sortie 6 valide les entrées 1 des circuits logiques ET 1.211 et 1.212 qui émettent alors une valeur logique vraie sur leur sortie 3 sous les noms de signaux RALZO et RALZ1 si les conditions respectives d'entrée RMEZ0 et RMEZ1 reçues sur leur entrée 2 sont ellesmêmes au travail. Les conditions RMEZO et RMEZ1 proviennent de l'Enregistreur de Rafraîchissement Masqué et les signaux de sortie RALZO et RALZ1 sont destinées au Distributeur de Commandes pour les Zones de Mémoire. L'Excitateur de Mémoire est détaillé sur la figure 8. Il est excité au moyen des signaux de synchronisation S1 et 54 issus du Sélecteur-Lanceur. I1 actionne le Sous-Ensemble de Mémorisation au moyen des signaux de commande de Sélection d'Adresse Ligne, SAL, et de Sélection d'Adresse Colonne, SAC. Le signal S1 issu du Sélecteur-Lanceur est une impulsion positive. I1 est dirigé sur l'entrée 1 de l'inverseur 1.301 qui délivre donc une impulsion négative sur sa sortie 2. Cette impulsion negative attaque l'entrée continue 1 du basculeur 1.302 qui prend par suite la valeur logique raie sur sa sortie 5, déclenchant ainsi l'envoi du signal SAL vers le Distributeur de Commandes pour les Zones de Mémoire. L'entrée de donnée 3 du basculeur 1.302 est portée de manière permanente à la valeur logique "0"; le front arrière du signal negatif SALXO issu du Générateur de Rafraîchissement Apparent provoque donc une remise à zéro du signal SAL sur la sortie 5 de ce basculeur. Une autre remise à zéro est obtenue par la mise au travail sur l'entree continue 2 du signal SALZ. Ce signal provient de la sortie 2 de l'inverseur 1.304 dont l'entrée 1 est reliée à la sortie 3 du circuit logique OU 1303. Ce dernier reçoit le signal général d'initialisation Z sur son entree 2, et, sur son entrée 1, le signal SALTZ provenant du Terminateur de Cycle. Le signal SALZ issu de la sortie 2 de l'inverseur 1.304 est également dirigé sur le Générateur de Rafraîchissement Apparent et sur le Générateur de Commande d'Assignation. De la même manière, le signal S4 issu avec un retard calibré du Sélecteur- Lanceur attaque l'entrée 1 de l'inverseur 1.305. Il réapparaît ainsi sous forme complémentée à la sortie 2 de cet inverseur pour commander l'entrée 1 du basculeur 1.306. Ce dernier porte alors à la valeur logique "un" sa sortie 5 qui délivre le signal SAC à destination du Distributeur de Commandes pour les Zones de Mémoire. L'entrée de donnée 3 du basculeur 1.306 étant portée en permanence au zéro logique, le signal SACXO émis par le Générateur de Rafraîchissement Apparent provoque la remise à zéro du signal SAC de la sortie 5. Une autre remise à zéro est obtenue par l'action de la sortie 2 de l'inverseur 1.308 sur l'entrée continue 2 du basculeur 1.306. L'entrée 1 de l'inverseur 1.308 est connectée à la sortie 3 du circuit logique OU 1.307 qui reçoit respectivement sur ses entrées 2 et 1, le signal d'initialisation Z et le signal de synchronisation T1 issu de Terminateur de Cycle. Le Scripteur est détaillé sur la figure 9. I1 déclenche l'action d'écriture au moyen du signal DEC dans le Sous Ensemble de Mémorisation lorsque cette action est demandée sur l'interface par le signal DE et que les conditions technologiques d'écriture sont réunies. Ce dernier contrôle s'effectue à l'aide du Générateur de Régulation d'Ecriture qui communique avec le Scripteur par l'ensemble des signaux DES, DESY et DESXO. Le circuit logique OU 1.411 est connecté sur son entrée 1 à la sortie 3 de la porte logique ET 1.409 et, sur son entrée 2, à la sortie 3 de la porte logique ET 1.410. Ces deux voies correspondent à deux modes différents de déclenchement d'écriture. La premiere voie de déclenchement s'effectue à travers la porte logique ET 1.409 qui reçoit sur son entrée 2 le signal DE issu de l'interface à travers le Générateur de Régulation d'Ecriture et sur son entrée 1, le signal affiché par la sortie 5 du basculeur 1.406. Ce basculeur est mis au travail, c'est-à-dire à la valeur logique-"un" sur sa sortie 5, si son entrée de donnée 3 etait à "un" au moment de la transition montante du signal C (S5) sur son entrée d'horloge 4. Ce signal provient du Selecteur-Lanceur. L'entrée de donnée 3 du basculeur 1.406 est connectée à la sortie 3 du circuit logique OU 1.401 qui transmet ainsi les conditions de mise au travail du basculeur 1.406 reçues sur ses entrées 1 et 2, à savoir, respectivement, l'état de travail du signal CYE provenant du Registre de Fonction ou l'état de travail du signal DES émis par les Générateur de Régulation d'Ecriture. La sortie 3 du circuit logique OU 1.401 est également connectée à l'entrée 1 de l'inverseur 1.408 qui par sa sortie 2 communique le signal NES au Lecteur. Le basculeur 1.406 est remis au repos par l'intermédiaire de l'outil logique OU inverseur 1.403 dont la sortie 3 est cablée sur l'entrée continue 2 de ce basculeur.Les entrées 1 et 2 de cet outil logique OU inverseur 1.403 reçoivent respectivement, le signal général d'initialisation Z et l'impulsion issue de la sortie 2 de la ligne à retard 1.413 du Scripteur. La seconde voie de declenchement s'effectue à travers le circuit logique ET 1.410 qui reçoit, sur son entree 2, le signal de commande DESY engendré par le Générateur de Regulation d'Ecriture et, sur son entrée 1, le signal issu de la sortie 5 du basculeur 1.407. Ce basculeur produit un signal à la valeur logique "un" sur sa sortie 5 lorsque son entrée de donnée 3 était à "un" pendant la mise à un de son entree d'horloge 4. Cette dernière est, comme pour le basculeur 1.406 commandée par le signal C(S5) issu du Sélecteur-Lanceur. L'entree de donnee 3 du basculeur 1.407 est alimentee par la sortie 3 du circuit logique ET 1.404. Ce circuit ET reçoit la valeur complementee du signal DES sur son entree 1 et le signal CYI issu du Registre de Fonction (2.2.) sur son entree 2. La sortie 2 de l'inverseur 1.402 qui admet le signal DES sur son entree 1 est en effet connectée à l'entrée 1 du circuit ET 1.404. Le basculeur 1.407 est remis à zéro sur sa sortie 5 par l'action sur son entrée 2 du signal engendré par la sortie 4 du circuit OUinverseur 1.405. Le circuit OU-inverseur 1.405 est lui-même alimenté par le signal général d'initialisation Z sur son entrée 1, par le signal de synchronisation T2 issu du Terminateur de Cycle sur son entrée 2, et enfin, par l'impulsion issue de la sortie 2 de la ligne à retard 1.413 du Scripteur sur son entrée 3. Le circuit logique OU 1.411 délivre dans les deux cas de déclenchement une impulsion sur sa sortie 3 à destination, d'une part, de l'entrée 1 de la ligne à retard 1.413 et, d'autre part, de l'entrée 1 de l'inverseur 1.412. La sortie 2 de l'inverseur 1.412 émet alors une impulsion négative vers l'entree continue 1 du basculeur 1.414 dont la sortie 5 est, par suite, mise à la valeur logique vraie. Le signal de Declenchement d'Ecriture DEC ainsi engendre est lancé vers le Distributeur de Commande pour les Zones de Mémoire. Le basculeur 1.414 est remis à zero par l'action sur son entree au Terminateur de Cycle (1.7). I1 est émis jusqu'à remise à zéro de la sortie 5 du basculeur 1.515 par action de la sortie 3 de l'outil logique OU-inverseur 1.516 sur l'entrée continue 2 du basculeur 1.515. L'outil logique 1.516 est lui-même commandé par le signal general d'initialisation Z sur son entrée 1 et par le signal TXTZ provenant du Terminateur de Cycles sur son entrée 2. La sortie 6 du basculeur 1.509 conditionne aussi l'entrée de donnée 3 du basculeur 1.513. Ce dernier est déclenché si le signal arrivant sur son entrée de donnée 3 est à la valeur logique "un" lorsque la sortie 6 du basculeur 1.512 délivre un signal positif sur l'entrée d'horloge 4 de ce basculeur 1.513 à laquelle elle est connectée. La sortie 5 du basculeur 1.513 prend alors la valeur logique "un" et la communique à l'entrée 1 du circuit logique ET 1.517. Lorsque le signal d'interface DE apparaîtra sur entrée 2 de ce circuit logique ET 1.517, la sortie 3 prendra aussi la valeur logique "un". Un signal de travail à "un" logique sera alors transmis d'une part à l'entrée 1 de la ligne à retard 1.519 et d'autre part, à l'entrée 1 de l'inverseur 1.518.Au niveau de la ligne à retard 1.519, ce signal de travail a pour effet de remettre au repos le basculeur 1.513, c'est-à-dire à "zéro", la sortie 5 de ce basculeur, en se propageant dans la polarité convenable de la sortie 2 de la ligne à retard 1.519 sur l'entrée 1 de l'outil OUinverseur 1.514 puis, de la sortie 4 de cet outil sur l'entrée continue 2 du basculeur 1.513. La reinitialisation de ce basculeur 1.513 est également obtenue par application de signaux sur les entrées 2 ou 3 du circuit OU-inverseur 1.514. Ces signaux sont soit le signal général d'initialisation Z sur l'entrée 2 du circuit 1.514, soit le signal DL provenant de l'interface a travers le Terminateur injecté sur son entree 2 par la sortie 5 du basculeur 1.509. Le basculeur 1.508 reçoit, on l'a vu, sur son entrée de donnée 3 le signal direct engendré par le monostable 1.502. Il est par suite déclenché par le signal d'interface DE cablé sur son entrée d'horloge 4 si la transition montante de ce signal DE a lieu pendant la durée du signal provenant du monostable 1.502. Dans ce cas, la sortie 5 du basculeur 1.508 est mise a la valeur "un" logique et communique ce niveau logique a l'entrée de donnée 3 du basculeur 1.509. Ce niveau vrai sera lui-même retransfere sur la sortie 5 du basculeur 1.509 par action du signal issu de la sortie 2 de la ligne a retard 1.510 sur l'entrée d'horloge 4 de ce basculeur.La ligne a retard 1.510 reçoit quant à elle sur son entrée 1, le signal d'interface DE qui assure ainsi luimême, au moyen de ce mécanisme, son autosynchronisation par rapport au signal de sortie du monostable 1.502. La sortie 6 du basculeur 1.509 prend par définition la valeur complémentée de celle de la sortie 5 de ce basculeur qui émet le signal DESY vers le Scripteur. Les basculeurs 1.508 et 1.509 sont réinitialisés à la valeur logique "zéro" sur leur sortie 5 par action sur leur entrée continue 2 du signal issu de la sortie 3 du circuit OU-inverseur 1.505. Ce dernier reçoit le signal DESYTZ issu du Terminateur de Cycle sur son entrée 1 et le signal général d'initialisation Z sur son entrée 2.Par ailleurs, la sortie 6 du basculeur 1.509 conditionne L'entrée de donnée 3 du basculeur 1.515 et la sortie 6 du basculeur 1.512 est connectée à l'entrée d'horloge 4 du basculeur 1.515. Par conséquent, si le signal issu de la sortie 6 du basculeur 1.509 est à la valeur logique vraie au moment de l'arrivée du signal delivré par la sortie 6 du basculeur 1.512 sur l'entrée d'horloge 4 du basculeur 1.515, ce basculeur 1.515 produit le signal positif appelé TX sur sa sortie 5. Ce signal TX est-destiné monostable 1.502 et initialise a zéro la sortie 6 du basculeur 1.512 qui reçoit en effet, sur son entrée continue 1 le signal émis par la sortie 2 de l'inverseur 1.507.La durée du signal positif apparaissant sur la sortie 2 du monostable 1.502 est calibrée à l'aide du réseau Résistance Capacité R C connecté sur l-'entrée 5 de ce monostable. La Résistance R réalisée au moyen d'un potentiomètre est ajustable et permet donc de règle avec précision la durée en question. Ainsi calibré, le signal de sortie dumonostable est aiguillé, d'une part, sur l'entrée 1 de l'inverseur 1.506 et d'autre part, sur l'entrée 3 du basculeur 1.508. La sortie 2 de l'inverseur 1.506 alimente ainsi l'entrée 1 de la ligne à retard 1.511 avec le signal complémenté du signal de sortie du monostable 1.502. Ce signal complémenté se retrouve au bout d'un temps de retard calibré sur la sortie 2 de la ligne à retard 1.511 pour aller exciter l'entrée d'horloge 4 du basculeur 1.512. L'entrée de donnée 3 de ce basculeur 1.512 étant cablée en permanence au "zéro" logique, cette valeur est alors transférée à l'apparition du front arrière du signal complémenté d'excitation de l'entrée d'horloge 4 et la sortie 6 prend par suite la valeur logique "un". Le basculeur 1.512 et le monostable 1.502 sont remis à zéro par la mise au travail du circuit logique OU-inverseur 1.503 dont la sortie 4 est connectée d'une part, à l'entrée continue 2 du basculeur 1.512 et d'autre part, à l'entrée de remise à zero 4 du monostable 1.502.Le circuit logique OUinverseur 1.503 est lui-même actionné sur son entrée 1, par le signal DL issu du Terminateur de Cycle (1.7), sur son entrée 2, par le signal général d'initialisation Z et sur son entrée 3, par la sortie 3 du circuit logique ET 1.504 qui lui-même conditionne le signal AEETZ présenté à son entrée 1 et issu du Terminateur de Cycle par le signal d'horloge 4 de l'impulsion issue de la sortie 3 - 3 a retard 1.413, son entrée de donnee 3 etant en cablee à la valeur logique zéro. La valeur complémentaire signal general d'initialisation Z met aussi à zero la sortie 5 du basculeur 1.414 par action sur l'entree continue 2 ce basculeur.La ligne a retard 1.413 délivre en outre Lfs signaux de synchronisation DESXO et FEC à destination, respectivement, du Regulateur d'Ecriture et du Terminateur de Cycle. Le Generateur de Regulation d'Ecriture, ou plus simplement le Régulateur d'Ecriture, est présenté de maniere detaillee sur la figure 10. I1 gere les Demandes d'Ecriture présentées sous forme du signal d'interface DE par las organes - utilisateurs du banc de memoire. Cette gestion des Demandes d'Ecriture est assuree en fonction de la disponibilité technologique du sous-ensemble de Memorisation qui n:admt de declenchement d'ecriture que sous certaines conditions chronologiques très precises.En gerant ainsi les nemndes d'Ecriture, le Regulateur d'Ecriture contrôle fonctionnement du Scripteur avec lequel il communique au moyen des signaux DE, DES et DESY. L'animation du Regulateur d'Ecriture depend de tous les autres sous-organes qui l'environnent. C'est ainsi que le Selecteur-Lanceur fournit le signal C(S ) sur l'entree 2 du circuit logique ET 1.501. Ce sional C(S3) est ainsi conditionne au moyen de cette porte logique ET 1.501 par le signal CYI émis par le Registre de Fonction sur l'entrée 1 et par le signal DES provenant sur l'entrez 3 de la sortie 6 du basculeur 1.520. La sortie 4 du circuit logique ET 1.501 est reliee d'une part a l'entrée 1 du monostable 1.502 et d'autre part à l'entrée 1 de l'inverseur 1.507. Après filtrage, le signal C (S3) declenche ainsi te de Cycle 1.7 et câble sur l'entrez 3 du circuit 1.514. La sortie 2 de l'inverseur 1.518 est quant à elle connectee à l'entree continue 1 du basculeur 1.520. Le signal de travail precedent provoque donc aussi la mise à la valeur logique "un" du signal DES sur la sortie 5 du basculeur 1.520. Ce signal DES est utilise dans le Selecteur-Lanceur (1.1) et le Scripteur (1.4). Le signal DES est remis à zero par action du signal DESXO issu du scripteur (1.4) sur l'entrez d'horloge 4 du basculeur 1.520, un "zero" logique permanent etant câble sur l'entree de donnee 3 de ce basculeur. Le signal general d'initialisation complemente Z procure aussi une remise à zero initiale du signal DES par action sur l'entree continue 2 du basculeur 1.520. Le Lecteur ou Excitateur de Lecture est represente en detail sur la figure 11. I1 est mis en oeuvre sur incitation du Selecteur-Lanceur au moyen du signal C(S3). I1 declenche l'action de lecture dans le sous-ensemble de Mémorisation a l'aide du signal DLE. Le signal C(S3) provenant du Selecteur-Lanceur active l'entree 2 du circuit logique ET 1.601 conditionne par ailleurs sur son entree 1 par le signal NES elabore dans le Scripteur. La sortie 3 de la porte logique ET 1.601 est connectee aux entrees 2 des monostables 1.602 et 1.603. Les entrees 1 de ces monostables sont validees en permanence au moyen d'un niveau constant au "zéro" logique (inversé de manière interne). Le signal de la sortie 3 de la porte ET 1.601 provoque donc le déclenchement de ces monostables qui délivrent alors une impulsion negative sur leur sortie 4. Les durees de ces impulsions issues des monostables 1.602 et 1.603 sont calibrees respectivement par les reseaux de resistances-capacites (R1, C1) et (R2, C2) cables sur les entrees 5 de ces monostables. Les resistances R1 et R2 sont ajustables, ce qui permet de regler les durees des impulsions avec precision. Les sorties 4 des monostables 1.602 et 1.603 sont respectivement connectees aux entrees d'horloge 4 des basculeurs 1.604 et 1.605. L'entrée de donnée 3 de ces basculeurs étant fixée au "zéro" logique, le front arrière des impulsions issues des monostables entraîne donc la mise à "zéro" de la sortie 5 et la mise à "un" de la sortie 6 de ces basculeurs. L'initialisation des basculeurs 1.604 et 1.605 au "zéro" logique sur leur sortie 6, est assurée par le signal engendre par la sortie 3 de l'outil OU-inverseur 1.608 branchée sur l'entrée continue 1 de ces basculeurs. il est par ailleurs possible de forcer la sortie 6 des basculeurs 1.604 et 1.605 en agissant sur l'entrée continue 2 de ces basculeurs. A titre indicatif, ceci est réalisé dans la technologie TTL en portant au potentiel zéro les équipotentielles notées respectivement FR1 et FR2 accessibles de l'extérieur. Les réseaux de resistandes (R3, R4) d'une part sur l'entrée continue 2 du basculeur 1.604 et (R5, R6) d'autre part sur l'entrée continue 2 du basculeur 1.605 garantissent le niveau de repos ("un" logique) pendant le fonctionnement. Les sorties 6 des basculeurs 1.604 et 1.605 valident respectivement les entrées 1 et 2 du circuit logique ET 1.606. La sortie 3 de cet outil logique ET est alors mise au "un" logique lorsque les deux entrées 1 et 2 sont au travail. L'entrée 1 de la ligne à retard 1.607 reliee à la sortie 3 du circuit 1.606 est alors excitee et le signal DLE est alors delivre à destination du sous-ensemble des Zones de Memoire. La sortie 2 de la ligne à retard 1.607 retransmet ensuite avec un retard calibre, à l'entree 1 de l'outil 1.608 le signal injecte sur l'entrez 1 de cette ligne. Cela a pour effet de remettre à zéro le signal de la sortie 6 des basculeurs 1.604 et 1.605 et donc de calibrer la duree de ce signal.Le signal general d'initialisation Z sur l'entrez 2 de l'outil OU-inverseur 1.608 assure la mise à zero initiale de la sortie 6 des basculeurs 1.604 et 1.605. La ligne à retard 1.607 engendre en outre sur sa sortie 3 le signal FLE à l'usage du Terminateur de Cycle. Le Terminateur de Cycle (ou Operateur de Rearmement) fait l'objet detaille de la figure 12. La fonction essentielle du Terminateur de Cycle est de préparer la relance d'un nouveau cycle de mémoire en réinitialisant le Sélecteur-Lanceur au moyen du signal VAX1. Le Terminateur de Cycle est mis en oeuvre à l'aide des signaux d'indication de fins d'opérations elementaires provenant de différents sousorganes, comme les signaux, FEC issu du Scripteur, FLE du Lecteur ou FRA du Générateur de Rafraîchissement Apparent. C'est ainsi que les entrees 1, 2, 3 et 4 de l'outil OU logique 1.702 reçoivent respectivement le signal de fin d'ecriture FEC issu du Scripteur, le signal de la sortie 3 du circuit ET logique 1.701 actionné en fin de lecture, le signal TX provenant du Régulateur d'Ecriture et le signal de Fin de Rafraîchissement Apparent FRA délivré par le Générateur de Rafraîchissement. Le circuit ET logique 1.701 est commandé par le signal de Fin de Lecture FLE issu du Lecteur alimentant son entrée 2; il est conditionné sur son entree 1 par le signal d'indication de Cycle de Lecture CYL. Ce signal CYL provient du Registre de Fonction. La sortie 5 de l'outil OU logique 1.702 excite l'entrez 1 de la ligne à retard 1.705, commande l'entrez 2 de l'outil ET logique 1.704 et fournit le signal SALTZ aux sous-organes (1.3) et (3.1) c'est- -dire respectivement à l'Excitateur de Memoire et à l'Excitateur de Rafraîchissement. La ligne à retard 1.705 délivre directement à partir de ses sorties 2 et 4 les impulsions de synchronisation T1 et T2 convenablement retardées à destination respectivement d'une part de l'Excitateur de Mémoire et de l'Enregistreur de Rafraîchissement Masqué et d'autre part du Scripteur.La sortie 3 de la ligne à retard 1.705 commande l'entrée 2 de l'outil ET 1.706, la sortie 5, l'entrée 2 de l'outil ET 1.707, la sortie 6, l'entrée d'horloge 4 du basculeur 1.712, la sortie 7, l'entrée 1 de l'outil ET 1.709 et enfin la sortie 8, l'entrée 2 des circuits logiques ET 1.710 et 1.711. En outre, le signal engendré par la sortie 8 de la ligne à retard 1.705 prend le nom DESYTZ pour alimenter le Régulateur d'Ecriture. Les circuits logiques ET 1.704, 1.706 et 1.707 sont tous conditionnés sur leur entrée 1 par le signal C issu du Sélecteur-Lanceur. ils produisent respectivement sur leur sortie 3 les signaux AEETZ au profit du Régulateur d'Ecriture, ATCA à l'usage du Générateur de Commande d'Assignation et TXTZ à destination egalement du Regulateur d'Ecriture. Le signal de Fin de Rafraîchissement Apparent FRA attaque par ailleurs l'entrez 1 de l'outil OU logique 1.703 dont la sortie 3 est reliee à l'entrez continue 1 du basculeur 1.708. Le signal général d'initialisation Z alimente l'entrez 2 de l'outil OU 1.703. Ces deux signaux Z ou FRA ont donc pour effet d'initialiser ou de reinitialiser le basculeur 1.708 à la valeur logique "un" sur sa sortie 5 et "zero" sur sa sortie 6. Le basculeur 1.708 est mis au travail à la valeur logique "un" Sur sa sortie 6 et "zéro" sur sa sortie 5 par action sur son entrée d'horloge 4 du signal CR(S3) issu du Selecteur-Lanceur, son entrée de donnée étant par ailleurs fixée à la valeur logique "zéro". La sortie 5 du basculeur 1.708 conditionne l'entrée 1 du circuit logique ET 1.710 qui délirer sur sa sortie 3 le signal fAX1 au profit du Sélecteur-Lanceur. ba sortie 6 du basculeur 1.708 conditionne quant à elle ltentree 1 du circuit ET 1.711 et l'entrée 2 du circuit ET 1.709. Le circuit logique ET 1.711 produira sur sa sortie 3 le signal LRA à destination du Generateur de Rafraîchissement Apparent. Le circuit logique ET 1.709 engendrera pour sa part sur sa sortie 3 le signal BR2X1 fourni au Generateur de Commande d'Assignation. A la réception sur son entrée d'horloge 4 du signal de synchronisation issu de la sortie 6 de la ligne à retard 1.705, le basculeur 1.712 présente un signal de sortie à la valeur logique "un" sur sa sortie complémentée 6, étant donné que son entrée de données est fixée à la valeur logique "zéro". Lq sortie 6 du basculeur 1.712 est reliée à l'entrée 1 ainsi validée du circuit logique ET 1.714.Par ailleurs, le signal d'interface DL qui est réaiguillé vers le Régulateur d'Ecriture met au travail à la valeur logique "un" sur sa sortie complémentée 6 le basculeur 1.713 en actionnant l'entree d'horloge 4 de ce basculeur, l'entree de donnée de ce même dispositif étant portee par câblage à la valeur logique constante "zéro". La sortie 6 de ce basculeur 1.713 est connectee à l'entrez 2 du circuit logique ET 1.714 qui se trouve ainsi complètement validé et délivre alors sur sa sortie 3 le signal ALCA à destination du Générateur de Commande d'Assignation. La sortie 3 du circuit logique ET 1.714 débite aussi sur l'entrée 1 de la ligne à retard 1.715, laquelle engendre au bout d'une retard calibré un signal positif sur sa sortie 2.Cette sortie 2 attaque l'entrée 1 de l'outil logique OU-inverseur 1.716 qui, par action de sa sortie 3 sur leur entrée continue 1, réinitialise les basculeurs 1.712 et 1.713. Le signal général d'initialisation Z sur l'entrée 2 de l'outil OU inverseur 1.716 procure de même la mise à "zéro" initiale des sorties 6 de ces mêmes basculeurs 1.712 et 1.713. La figure 13 donne une représentation détaillée du Générateur de Commande d'Assignation. Ce sous-organe a pour fonction d'élaborer les commandes des registres d'assignation, c'est-à-dire les commandes d'une part, du Registre d'Adresse, et d'autre part, du Registre de Fonction. Ces commandes d'assignation doivent s'effectuer sous le contrôle général du Regulateur de Commande. C'est pourquoi le Generateur de Commande d'Assignation est l'un des sous-organes de cet ensemble auquel il est interconnecte de manière interne, plus particulierement au Selecteur Lanceur, et au Terminateur. Ainsi le Selecteur-Lanceur presente le signal C(S3) sur l'entrée 1 de l'inverseur 1.801. La sortie 2 de cet outil 1.801 injecte une impulsion négative sur l'entrée 1 des basculeurs 1.802, 1.806 et 1.807 pour leur communiquer ainsi l'état logique vrai sur leur sortie 5 et donc l'état logique faux sur leur sortie 6. Le Sélecteur-Lanceur (1.1) fournit également le signal SO sur l'entrée d'horloge 4 du basculeur 1.808 et sur l'entrée 2 de l'outil logique OU 1.812, ce qui a pour effet de mettre le basculeur 1.808 dans l'état logique "zéro" sur sa sortie 5 et donc dans l'état logique "un" sur sa sortie complémentée 6.En effet, comme pour tous les basculeurs du Générateur de Commande d'Assignation, l'entrée de donnée 3 du basculeur 1.808 est mise à "zero" de manière permanente par cablage d'une masse, ce qui provoque le transfert de la valeur logique "zéro" en sortie directe 5 sur toute transition positive d'horloge. Par ailleurs, l'application du signal SO sur l'entrée 2 de l'outil OU 1.812 fait passer la sortie 4 de cet outil au niveau logique "un", engendrant ainsi le signal AV au profit du Registre d'Adresse. Pour sa part, le Terminateur de Cycle délivre les signaux ATCA, ALCA et T1. Le premier signal ATCA dirige sur l'entrez d'horloge 4 du basculeur 1.802 aura pour effet de mettre ce dernier dans l'etat logique "un" sur sa sortie complémentée 6, par transfert de zero sur sa sortie directe 5 comme on l'a vu précédemment. La sortie 6 du basculeur 1.802 est cablée sur l'entrez 1 du circuit logique ET 1.805 qui reçoit le signal ALCA sur son entree 2. La sortie 3 de cet outil ET actionne l'entrez d'horloge 4 des basculeurs 1.806 et 1.807. Le signal T1 quant à lui alimente l'entrez 1 de la porte logique OU inverseur 1.803 dont l'autre entree 2 reçoit l'initialisation generale Z. La sortie 3 de ce circuit OU inverseur 1.803 attaque l'entrez continue 1 du basculeur 1.808, ce qui a pour but de mettre ce dernier dans l'etat logique "un" sur sa sortie directe 5. La sortie 5 du basculeur 1.808 est reliee à l'entrez 2 du circuit ET 1.811 qui reçoit d'autre part sur son entree 1 la sortie 6 du basculeur 1.806 Cette même sortie 6 du basculeur 1.806 est dirigée sous le nom FX vers le registre de Fonction. La sortie 3 de la porte logique ET 1.811 prend le nom AX à destination du Registre d'Adresse. Le circuit logique OU 1.812 reçoit sur son entrée 1 la sortie 5 du basculeur 1.807 connectée également sous le nom FV au Registre de Fonction; il reçoit sur son entree 3 la sortie 6 du basculeur 1.808 et comme on l'a déjà vu sur son entree 2; le signal SO. La sortie 4 du circuit OU logique 1.812 est dirigee sous le nom AV vers le Registre d'Adresse. Le Générateur de Commande d'Assignation comporte par ailleurs les deux basculeurs 1.809 et 1.810. Le premier de ces basculeurs coté 1.809 est initialise ou reinitialise à "zero" sur sa sortie complementee 6 à l'aide de l'outil logique OU inverseur 1.809 dont la sortie 3 actionne l'entrée continue 1 de ce basculeur. La porte logique OU inverseur 1.804 reçoit elle-même sur son entrée 1 le signal FRA provenant du Générateur de Rafraîchissement Apparent et le signal général d'initialisation Z sur son entrée 2. Le même basculeur 1.809 est mis au travail, à la valeur logique "un" sur sa sortie complémentée 6 par application sur son entrée d'horloge 4 du signal BR2X1 provenant du Terminateur de Cycle ou par application sur son entrée continue 2 du signal BRîXl issu du Générateur de Rafraîchissement Apparent.La sortie 6 du basculeur 1.809 communique son niveau logique "un" aux deux outils logiques OU 1.813 et 1.814 par câblage sur leur entrée 1. Les sorties 3 respectivement BRZO et BRZ1 sont destinées au Registre d'Adresse. L'outil 1.813 reçoit en outre le signal Az sur son entrée 2 et l'outil 1.814, le signal Az sur l'entrée 2 homologue. Ces deux derniers signaux sont fournis par le Registre d'Adresse. Le basculeur 1.810 est initialisé ou réinitialisé par application sur son entrée continue 1 du signal SALZ provenant de l'Excitateur de Mémoire; il prend alors la valeur logique zéro sur sa sortie complémentée 6 dirigée sous le nom BAC sur le Registre d'Adresses. il est mis au travail avec BAC à la valeur logique "un" par application sur son entrée d'horloge 4 du signal S2 en provenance du Sélecteur-Lanceur. La figure 14 donne une représentation du Registre d'Adresse. Le registre d'adresse transforme les signaux d'adresses ADz, ADr ou ADr + p apparaissant sur l'interface en signaux de sélection pour les zones de mémoire. il assure pour ce faire deux fonctions principales : une fonction de mémorisation exécutée dans un système original de verrous et une fonction de multiplexage entre les adresses effectives et les adresses de rafraîchissement notées ARr issues du Compteur d'Adresse de Rafraîchissement (3.4). Le Registre d'Adresse opère sous contrôle du Générateur de Commande d'Assignation (1.8) dont il reçoit les signaux de commande AX, k, BRZO, BRZ1 et BAC. Les signaux de sélection destinés aux zones de mémoire (4.2) sont notés ArZO ou ArZl suivant leurs zones d'affectation, zone 0 ou zone 1.Le signal Az et sa valeur complémentée Az alimente pour leur part, le Distributeur de Commande pour les Zones de Mémoire (4.1), le Générateur de Rafraîchissement Masqué (3.2) et l'Enregistreur de Rafraîchissement Masqué (3.3). L'indice z d'adresse est une valeur particulière du rang des chiffres binaires d'adresse dont le choix sera précisé plus loin. Les adresses d'indice r ou r + p correspondent aux chiffres binaires d'adresse a multiplexer entre eux pour entrer successivement au cours d'un même cycle dans les cellules de mémoire "MOS". Ces mêmes chiffres binaires sont également a multiplexer avec les adresses de rafraîchissement Le nombre de chiffres binaires représenté par l'indice r ou l'indice r + p depend du type de cellules "MOS" et en fait de sa capacité.A titre indicatif, une cellule "MOS" de 16K chiffres binaires fera appel a 7 adresses d'indices r et 7 adresses r + p, soit 14 chiffres binaires au total. I1 y aura autant de cellules de mémorisation dont deux seulement sont représentées sur la figure 14, une pour l'indice r et une pour l'indice r + p. Ces cellules de mémorisation du registre d'adresses ainsi que celle qui enregistre l'adresse d'indice z se présentent toutes de la même manière. Un circuit ET, coté suivant le cas 2.101, 2.102, ou 2.103 conditionne l'adresse entrant en 1 en provenance de l'interface par le signal cablé en 2 assurant la commande de transfert AX. Un circuit OU 2.104, 2.105 ou 2.106 reçoit sur son entrée 2 la sortie 3 du précédent circuit ET.Il alimente par sa sortie 3 l'entrée 1 d'un autre circuit ET 2.107, 2.108 ou 2.109 conditionné sur son entrée 2 par le signal de commande de verrouillage AV. La sortie 3 de ces derniers circuits alimente l'entrée 1 du circuit OU précédent. Un second circuit OU- coté 2.110, 2.111 ou 2.112 est monté en parallèle sur le premier; leurs entrées homologues 1 ou 2 sont reliées entre elles. Ainsi l'entrée 1 du circuit 2.110 est connectée à l'entrée 1 du circuit 2.104 et ainsi de suite. On assure ainsi au circuit de verrouillage constitué par des outils tels que le circuit OU 2.104 et le circuit ET 2.107 la rapidité maximale, les charges étant reportées sur l'outil OU en parallèle tel que 2.110. La sortie 3 de l'outil OU logique 2.110 délivre directement le signal Az et alimente sur l'entrez 1 l'inverseur 2.113 qui produit sur sa sortie 2 le signal complémenté Az. La sortie 3 des circuits OU 2.111 et 2.112 attaque respectivement d'une part 1 t entrée 1 des multiplexeurs quatre voies 2.114 et 2.115 et d'autre part, l'entrée 2 de ces mêmes multiplexeurs. Les entrées 3 et 4 de ces multiplexeurs reçoivent les signaux ARr d'Adresse de Rafraîchissement. Les entrées 1, 2, 3 et 4 des multiplexeurs sont des entrées de données. L'entrée de commande 5 (cotée CO) reçoit respectivement les signaux BRZO et BRZ1, BRZO sur l'outil 2.114 affecté de la zone O et BRZ1 sur l'outil 2.115 propre à la zone 1. La commande (cotee CO) BRZ0 ou BRZ1 fait commuter l'ensemble des entrées de données (1 et 2) sur l'ensemble des entrées de données (3 et 4) recevant toutes les deux l'adresse de rafraîchissement ARr.La sortie 7 des multiplexeurs 2.114 et 2.115 délivre respectivement les signaux ArZ0 et ArZl correspondant aux zones ZO et Z1 dans lesquelles ils opèrent. L'entrée de commande 6 (cotée Cl) des deux multiplexeurs 2.114 et 2.115 est affectée au signal commun BAC qui fait commuter les entrées de données 1 sur les entrées de données 2 de ces multiplexeurs. La figure 15 donne une représentation du Registre de Fonction. Le registre de fonction emmagasine les signaux d'ordre d'écriture (DE) et de lecture (DL) présentés par l'interface. Pour cela, il met en oeuvre des verrous de même type que ceux du registre d'adresses. Les verrous du registre de fonction opèrent sous le contrôle des signaux de commande FX et FV issus du générateur de commande d'assignation (1.8). A partir des valeurs emmagasinées le registre de fonction engendre en outre les signaux de condition CYE, CYI, CYL qui sont utilisés dans divers sousorganes du Régulateur de Commmande du banc de mémoire. Les signaux d'ordre d'ecriture (DE) et de lecture (DL) issus de l'interface accèdent respectivement sur l'entrée 1 des circuits logiques ET 2.201 et 2.202. Ces deux circuits sont conditionnés sur leur entrée 2 par le signal de commande de transfert FX. La sortie 3 de ces mêmes circuits alimente respectivement l'entrée 2 des portes logiques OU 2.203 et 2.204. Ces dernières retransmettent, depuis leur sortie 3, la valeur reçue, sur l'entrée 1 des portes logiques ET respectives 2.205 et 2.206. Ces portes logiques ET sont elles-mêmes conditionnées sur leur entrée 2 par le signal de commande de verrouillage FV. Leur sortie 3 est raccordée en bouclage de retour sur l'entrée 1 des portes logiques OU précédentes respectivement, 2.203 et 2.204. Simultanément, les circuits logiques OU 2.207 et 2.208 ainsi que les outils logiques OU inverseur 2.209 et 2.210 sont montés en parallèle respectivement sur les portes logiques OU 2.203 et 2.204. Ainsi, les entrées 1 des trois circuits 2.203, 2.207 et 2.209 sont raccordées entre elles et il en est de même des entrées 2. La même disposition existe pour les trois circuits 2.204, 2.208 et 2.210. Cela permet de ne pas charger les dispositifs de verrouillage constitues des outils 2.203 et 2.205 ou des outils 2.204 et 2.206, leur assurant ainsi une vitesse maximale de commutation. Les circuits logiques ET 2.211, 2.212 et 2.213 engendrant les signaux de condition sont alors câblés sur ces outils en parallèle. La porte logique ET 2.211 reçoit sur son entrée 1 l'ordre enregistré d'écriture issu de la sortie 3 du circuit OU 2.207 et sur son entrée 2 la valeur complémentée de l'ordre enregistré de lecture provenant de la sortie 3 du circuit OU inverseur 2.210. Elle produit sur sa sortie 3 le signal de condition de Cycle d'Ecriture CYE à destination du scripteur (1.4). La porte logique ET 2.212 recueille, sur son entrée 1, la valeur complémentée de l'ordre enregistre d'écriture fournie par la sortie 3 du circuit OU inverseur 2.209 ainsi que, sur son entrée 2, la valeur complémentée de l'ordre enregistré de lecture produit par la sortie 3 du circuit OU inverseur 2.210.Elle engendre sur sa sortie 3 le signal de condition de Cycle Indéfini CYI envoyé au scripteur (1.4) et au Régulateur d'Ecriture (1.5). Enfin, la porte logique ET 2.213 réalise l'intersection des signaux enregistrés de lecture et de non-écriture (valeur complémentée de celle d'écriture) issus de la sortie 3 respectivement du circuit OU logique 2.208 et du circuit OU logique inverseur 2.209. Elle reçoit ces signaux respectivement sur ses entrées 1 et 2. Elle délivre ainsi le signal de condition de Cycle de Lecture CYL à l'usage de Terminateur de Cycle (1.7). La figure 16 représente l'Excitateur de Rafraîchissement de la figure 4. I1 comprend un générateur d'horloge composé des monostables 3.101 et 3.102 montés en multivibrateur et dont les durées de basculement sont rég'ables en fonction des deux constantes de temps R1 C1 et R2 C2 insérées dans chacun des circuits des deux monostables. Le monostable 3.101 délivre le signal D1 à l'entrée 3 du basculeur 3.106.Ce signal D1 est mémorisé par le basculeur 3.106 à l'arrivée sur son entrée 4 du signal délivré par la sortie 4 de la porte ET 3.103 qui reçoit, sur son entrée 1 le signal SALTZ émis par la sortie 5 de la porte OU 1.702 du terminateur de cycle, sur son entrée 2, le signal RME émis par la sortie 2 de l'inverseur 3.104 dont l'entrée 1 reçoit le signal RME émis par la sortie 3 de la porte ET 3.312 de la figure 18 signifiant qu'un rafraîchissement masqué a été exécuté, sur son entrée 3 le signal émis par la sortie 6 du basculeur 3.107. Le basculeur 3.107 est relié par son entrée 3 à la sortie 5 du basculeur 3.106, il recopie sur sa sortie 5 l'état du basculeur 3.106 lorsque le signal émis par la sortie de la porte ET 3.103 est transmis sur son entrée 4 au travers de la ligne à retard réglable 3.108.La sortie 5 du basculeur 3.107 délivre le signal ARM d'autorisation de rafraîchissement masqué vers l'entrée 1 de la porte ET 3.201 du générateur de rafraîchissement masqué et vers entrée 2 de la porte ET 3.301. Les entrées 2 des basculeurs 3.106 et 3.107 sont remises à zéro par la sortie 4 de la porte OUinverseur 3.109 qui reçoit, sur son entrée 1 le signal FRM de fin de rafraîchissement masqué émis par la sortie 4 de la porte ET 3.309 de l'enregistreur de rafraîchissement masqué, sur son entrée 2 le signal FRA de fin de rafraîchissement apparent émis par la sortie 2 de l'inverseur 1.209 du générateur de rafraîchissement apparent et sur son entrée 3 le signal Z d'initialisation générale. Le signal D1 est émis par la sortie 4 du monostable 3.101 vers l'entrée d'horloge 4 du basculeur 3.112 dont l'entrée 3 est placée au potentiel de la masse. La sortie 6 du basculeur 3.112 est reliée d'une part à l'entrée 1 de la ligne à retard réglable 3.113 et à l'entrée d'horloge 4 du basculeur 3.110. La ligne à retard 3.113 retransmet un instant plus tard, sur sa sortie 2 le signal qu'elle a reçue sur son entrée 1, vers l'entrée 1 de L'inverseur 3.114 dont la sortie 2 est reliée à l'entrée inverseuse 1 du basculeur 3.112. Ainsi le basculeur 3.112 est remis à zéro à l'arrivée du signal D1 et repasse dans l'état 1 logique lorsque L'état pris par la sortie 6 du basculeur 3.112 a été recupéré sur la sortie 2 de la ligne à retard 3.113.Cet état est aussi transmis un instant plus tard par la sortie 3 de la ligne à retard vers leentrée d'horloge 4 du basculeur 3.111 et un autre instant plus tard par la sortie 4 de la ligne à retard 3.113 vers entrée 2 de la porte ET 3.116. Le signal RME de rafraîchissement masqué exécute applique à l'entrée 3 du basculeur 3.110 est ainsi successivement transmis sur les sorties 5 des basculeurs 3.110 et 3.111 montés en cascade. La sortie 5 du basculeur 3.111 est reliée a l'entrée 1 de la porte ET 3.116 qui émet ainsi sur sa sortie 3 le signal RMEZ de remise à zéro du signal de rafraîchissement masque vers l'entrée 1 de la porte OU 3.307 de l'enregistreur de rafraîchissement masqué.Le signal RMEZ est aussi transmis à l'entrez 2 de la porte OU 3.115 dont l'autre entrée 1 reçoit le signal FRA de fin de rafraîchissement apparent émis par la sortie 2 de l'inverseur 1.209 du générateur de rafraîchissement apparent. La porte OU 3.115 engendre ainsi par sa sortie 3 le signal ARX d'ordre de progression de l'adresse de rafraîchissement lorsque le signal RMEZ est présent ou lorsque le signal FRA est émis par le générateur de rafraîchissement apparent. Le circuit "OU-NON" 3.105 reçoit sur son entrée 1 le signal DRATZ de temps de remise à zéro de rafraîchissement apparent émis par la sortie 3 du circuit OU 1.205 du générateur de rafraîchissement apparent et sur son entrée 2 le signal Z d'initialisation générale, sa sortie 3 est reliée à l'entrée 1 du basculeur 3.117. La sortie 6 du basculeur 3.111 est reliée à l'entrée d'horloge 4 du basculeur 3.117. Le basculeur 3.117 est relie au potentiel de masse par son entrée 3 et émet sur sa sortie 6 le signal DRA vers l'entrée 1 de la porte ET 1.104 lorsque le basculeur 3.111 prend l'état O sur la sortie directe 5. La figure 17 représente le Générateur de Rafraîchissement Masqué. I1 comprend un monostable 3.202 déclenché sur son entrée 2 par le signal apparaissant sur la sortie 3 de la porte ET 3.201 qui reçoit sur son entrée 1 le signal ARM d'autorisation de rafraîchissement masqué provenant de la sortie 5 du basculeur 3.107 de l'excitateur de rafraîchissement et sur son entrée 2 le signal S1 de synchronisation. La sortie 4 du monostable 3.202 est appliquée à l'entrée d'horloge 4 du basculeur 3.203 dont l'entrée 3 est reliée au potentiel de masse et dont la sortie 5 se trouve reliée à entrée 1 de la ligne à retard 3.204. La ligne à retard 3.204 est reliée sur sa sortie intermédiaire 2 à l'entrée 1 du basculeur 3.203. Au repos, le basculeur 3.203 est dans l'état 1 logique, il ne prend l'état 0 logique que durant le temps de transmission du front descendant du signal présent sur sa sortie 5 au travers de la ligne à retard 3.204. La sortie 6 du basculeur 3.203 est reliée à l'entrée 2 du circuit logique "OU NON" 3.205 qui reçoit sur sa deuxième entrée 1 le signal Z général d'initialisation. La sortie 3 du circuit "OU NON" 3.205 est reliée à l'entrée 1 du basculeur 3.206 qui reçoit sur son entrée d'horloge 4 le signal émis par la sortie 3 de la porte "ET" 3.201. La sortie 6 du basculeur 3.206 est reliee, d'une part à l'entrée 1 de la porte ET 3.207 et d'autre part à entrée 1 de la porte ET 3.208, elle prend l'état 1 logique lorsqu'un signal est transmis par la sortie 3 de la porte ET 3.201.La porte ET 3.207 reçoit sur son entrée 2 le signal Az permettant de désigner une zone ZO particulière du dispositif de mémorisation et sur son entrée 2 le signal RMEZO signalant qu'un rafraîchissement masqué n'est pas exécuté dans la zone ZO, elle émet sur sa sortie 4 le signal RMLZO à destination de la porte OU 4.108 du distributeur de commande pour les zones de mémoire pour lancer un rafraîchissement masqué en zone O. De même, la porte ET 3.208 reçoit sur son entrée 2 le signal Az pour désigner une zone Z1 du dispositif de mémorisation et sur son entrée 3 le signal RMEZ1 signalant qu'un rafraîchissement masqué n'est pas exécuté en zone 1, elle émet sur sa sortie 4 le signal RMLZ1 à destination de l'entrée 2 du circuit OU 4.109 du distributeur de commande pour les zones de mémoire pour lancer un rafraîchissement masqué dans la zone 1. La figure 18 représente l'Enregistreur de Rafraîchissement Masqué qui a pour but de contrôler l'exécution des cycles de rafraîchissement masqué dans le sous-ensemble de mémorisation. il se compose principalement des basculeurs 3.305 -3.306 et de la ligne à retard 3.308. Les entrées d'horloge 4 des basculeurs 3.305 et 3.306 reçoivent le signal T1 émis par la ligne à retard 1.705 du terminateur de cycle. Ce signal T1 est également transmis à l'entrée 1 de la ligne a retard 3.308 dont la sortie 2 est reliée à l'entrée 1 de la porte ET 3.309. L'entrée 3 du basculeur 3.305 est reliée à la sortie 3 du circuit OU 3.303 dont l'entrée 1 est reliée à la sortie 3 de la porte ET 3.301 et l'entrée 2 à la sortie 5 du basculeur 3.305. La porte ET 3.301 reçoit, sur son entrée 2 le signal ARM d'autorisation de rafraîchissement masqué émis par la sortie 5 du basculeur 3.107 de ltex-itateur ~^ ##### ##### eie--t -t sur son entrée 1 le signal Az permettant l'acressage la zone 1 de l'ensemble de mémorisation.De même l'entrée j du basculeur 3.306 est reliée à la sortie 3 du circuit 3.304 qui reçoit sur son entrée 1 le signal mis par - sortie 3 de la porte ET 3.302 et sur son entrée 2 le signa' émis par la sortie 5 du basculeur 3.306.La porte ET 3.302 reçoit sur son entrée 1 le signal Az permettant L'adressage du 4 zone 0 de l'ensemble de mémorisation e-t sur son entrée 2 le signal ARM d'autorisation de rafraîchissement tasclue. Les entrées 2 des basculeurs 3.305 et 3.306 sont commandées par la sortie 4 de la porte OU inverseur 3.307 qui reçoit, sur son entrée 1 le signal RMEZ de remise à zerc :: signal de rafraîchissement masqué exécuté émis par la sortie 3 de la porte ET 3.116 de l'excitateur de rafraîchissement , sur son entrée 2 le signal FRA de fin de rafraîchissement avoir t émis par la sortie 2 de l'inverseur 1.209 du générateur Se rafraîchissement apparent et sur son entrée 3 le signal d'initialisation général. La porte ET 3.309 est cellée reliée son entrée 3 à la sortie 5 du basculeur 3.305 et àr son entrée 2 à la sortie 5 du basculeur 3.306, elle délivre sur sa sortie 4 le signal FRM de fin de rafraRchissemen: masqué à destination de l'entrée 1 de la porte "OUI-NON" 3.109 de l'excitateur de rafraîchissement.La porte ET 3312 -st reliée par son entrée 1 à la sortie 5 du basculeur 3.306 par son entrée 2 à la sortie 5 du basculeur 3.305, elle transmet sur sa sortie 3 le signal RME de rafraîchissement masqué exécuté à l'entrée de l'excitateur de rafraîchissement. Les états des sorties 5 des basculeurs 3.305 et 3.306 sont inversés au travers des inverseur 3.10 et 3.311 qui transmettent respectivement le signal RMEZO vers l'entrée 2 de la porte ET 1.211 et le signal EZl vers l'entrée 2 de la porte ET 1.212 du générateur de rafraîchissement apparent. La figure 19 représente le Compteur d'Adresse de Rafraîchissement qui fournit l'adresse de rafraîchissement AR au registre d'adresse sous contrôle du signal de progression ARX issu de l'excitateur de rafraîchissement. il se compose de deux compteurs 3.401 et 3.402 relies en série. La sortie 6 du compteur 3.401 étant reliée à l'entree 1 du compteur 3.402. Les bits de l'adresse de rafraîchissement AR, à AR2 apparaissent respectivement sur les sorties 3, 4, 5 du compteur 3.402 (poids forts) alors que les bits de raf-raîchissement AR3 à AR6 apparaissent respectivement sur les sorties 2, 3, 4, 5 du compteur 3.401. La figure 20 représente le Distributeur de Commandes pour les Zones de Mémoire. I1 est constitue principalement des circuits OU 4.108 et 4.109 ainsi que des circuits ET 4.106, 4.107, 4.103 et 4.104. L'entrée 1 du circuit OU 4.108 est reliée à la sortie 3 de la porte ET 4.105 qui reçoit sur son entree 1 le signal SAL de sélection d'adresse ligne en provenance de la sortie 5 du basculeur 1.302 de l'excitateur de mémoire et sur son entrée 2 le signal provenant de l'inverseur 4.101 dont l'entrez est excitée par le signal Az de sélection de la zone 1 de la mémoire. L'entrée 2 du circuit OU 4.108 reçoit le signal RMLZO émis par la sortie 4 de la porte ET 3.207 du générateur de rafraîchissement masqué. L'entrée 3 de la porte OU 4.108 reçoit le signal RALZO provenant du générateur de rafraîchissement apparent et signifiant qu'un rafraîchissement apparent a été lancé en zone 0. La sortie 4 de la porte OU 4.108 délivre le signal CALZO à destination du sous-ensemble des zones de mémoire pour commander l'adresse ligne en zone O. Le circuit OU 4.109 est relié par son entrée 1 à la sortie 3 de la porte ET 4.102. Celle-ci reçoit le signal SAL sur son entrée 1 et le signal Az sur son entrée 2. L'entrée 2 du circuit 4.109 reçoit le signal RMLZ1 de rafraîchissement masqué lancé en zone 1 de la mémoire provenant du générateur de rafraîchissement. L'entrée 3 du circuit 4.109 reçoit le signal RALZ1 de rafraîchissement apparent lancé en zone 1 de la mémoire et provenant du générateur de rafraîchissement apparent. Le circuit OU 4.109 délivre sur sa sortie 4 le signal CALZ1 de commande de sélection de l'adresse ligne de la zone 1 de la mémoire, ce signal est transmis au sous-ensemble de mémorisation. La porte ET 4.106 reçoit sur son entrée 1 le signal SAC de sélection d'adresse colonne émis par la sortie 5 du basculeur 1.306 de l'excitateur de mémoire et sur son entrée 2 le signal émis par l'inverseur 4.101 transmettant le signal Az. La sortie 3 de la porte ET 4.106 transmet alors le signal CACZO de commande de sélection d'adresse colonne de zone O au sous-ensemble des zones de mémoire. La porte ET 4.107 reçoit, sur son entrée 1 le signal de commande d'écriture transmis par la sortie 5 du basculeur 1.414 et sur son entrée 2 le signal Az. La sortie 3 de la porte ET 4.107 transmet la commande d'écriture en zone O CECZO au sous-ensemble des zones de mémoire. La porte ET 4.103 est alimentée par le signal SAC sur son entrée 1 et par l'adresse Az sur son entree 2.La sortie 3 de la porte ET 4.103 transmet le signal CACZ1 de commande de la selection d'adresse colonne en zone 1 au sous-ensemble des zones de mémoire. La porte ET 4.104 reçoit sur son entrée 1 le signal DEC et sur son entrée 2 le signal Az, elle transmet sur sa sortie 3 le signal CECZ1 de commande d'ecriture en zone 1 au sous-ensemble de memoire. La figure 21 représente le Sous-Ensemble des Zones de Mémoire. I1 est composé des blocs de mémorisation 4.210 et 4.211 représentant respectivement les zones Zo et Z1. Le bloc 4.210 reçoit sur son entrée 1 -un bit de donnée transmis par la sortie 2 de l'inverseur 4.201 et sur ses entrées 2 à 8 les bits d'adresse de la zone 0, ArlZO à Ar7ZO transmis par le registre d'adresse. Les entrées 9, 10, 11 sont connectées aux sorties respectives des inverseurs 4.203 à 4.205 transmettant les signaux CALZ0 de commande d'adresse ligne, CACZ0 de commande d'adresse colonne et CECZ0 de commande d'écriture transmis par le distributeur de commande des zones de mémoire. Le bloc 4.211 reçoit également sur son entrée 1 le bit de donnée Dq transmis par la sortie 2 de l'inverseur 4.201 et sur ses entrées 2 à 8 les bits d'adresse de la zone 1, Arl Zlt à Ar7 Zl transmis par le registre d'adresse.Les entrées 9, 10, 11 sont connectées aux sorties respectives des inverseurs 4.207 à 4.209 transmettant les signaux CALMI de commande d'adresse ligne CACZ1 de commande d'adresse colonne, CECZ1 de commande d'écriture provenant du distributeur de commande des zones de mémoire. On notera que plusieurs blocs de mémoire tels que 4.210 et 4.211 sont utilisés en parallèle pour mémoriser d'autres bits d'informations tels que Dq; ces blocs sont commandés et adressés par les mêmes circuits que ceux précédemment décrits. Le fonctionnement du masqueur de rafraîchissement en liaison avec les organes du banc de mémoire qui viennent d'être décrits est illustré par les figures 22 et 23. La figure 22 présente la séquence d'une exécution effective de Rafraîchissement Masqué. Il s'agit d'un diagramme de temps qui montre comment s'échelonnent les différents signaux et évènements mis en jeu par le mécanisme de l'invention. Ce diagramme représente les phénomènes qui apparaissent au cours d'une "période de rafraîchissement". Pour être précis, une "période de rafraîchissement" est l'intervalle de temps pendant lequel l'ensemble des cellules de memorisation appartenant à une même ligne de boitier doivent être rafraîchis. A titre indicatif, rappelons que cette periode de rafraîchissement est de 15,625 microsecondes pour le boitier 16K. L'ensemble des graphes marques @ et @ des figures 22 et 23 jointes en annexe represente cette période de rafraîchissement. Cette période est divisee en deux intervalles de temps inegaux. Le premier intervalle symbolise par le graphe noté 0 représente par exemple une durée de 13, 425 microsecondes dans le cas du boitier 16K et le second intervalle correspondant au graphe marqué @ est calibré alors dans ce cas 2,2 microsecondes. Les durées respectives de ces intervalles de temps @ et sont déterminées en attribuant à l'intervalle @ une dure suffisante pour que puisse s'exécuter éventuellement un cycle de rafraîchissement apparent dans le banc de mémoire la valeur de l'intervalle de temps noté @ est alors obtenue par soustraction de la durée de l'intervalle @ du temps total de la période de rafraîchissement imposée par la technologie. L'intervalle de temps marqué 1 constitue la période pendant laquelle est mis en oeuvre le mécanisme de Rafraîchissement Masqué. Le graphe côté @ représente le cycle d'armement du mécanisme de rafraîchissement masqué. I1 s'agit d'un cycle utile, c'est-à-dire d'un cycle exécuté à l'initiative d'un processeur - utilisateur. En fin de ce cycle utile, à l'instant marqué Q sur la figure 22, un signal d'échantillonnage issu de l'organe de commande du banc de mémoire s'assure que l'horloge de rafraîchissement indique bien une époque de l'intervalle de temps @ pendant lequel le mécanisme de rafraîchissement masqué peut être mis en oeuvre.Après synchronisation, car les cycles utiles et 11 horloge de rafraîchissement fonctionnent en asynchronisme total, le résultat positif de cet examen est matérialisé par la mise au travail du signal d'Autorisation de Rafraîchissement Masqué : ARM. L'adresse notée Az prend successivement les valeurs logiques "un" ou "zéro" au gré du processeur - utilisateur qui la commande. Par hypothèse, elle présente ici la valeur logique "un" à l'instant @ situé au début d'un second cycle utile symbolisé par le graphe marque @ Pendant ce cycle utile repéré par le graphe l'etat de travail du signal d'Autorisation de Rafraîchissement Masqué ARM provoque alors l'exécution simultanée d'une opération de rafraîchisseinent. En effet, alors que le cycle utile opère dans la zone de mémoire Z1 sélectionnée par la valeur logique " un s' de l'adresse Az, en même temps, le Générateur de Rafraîchissement Masqué déclenche une action de rafraîchissement masqué dans la zone de mémoire ZO désignée par la valeur logique complementee, c'est-a-dire "zéro" de l'adresse Az. Une moitié de l'espace de mémoire est par suite rafraîchie pendant un cycle utile, donc sans aucun prélèvement de temps d'occupation parasite d'occupation du banc par un cycle isolé de rafraîchissement. En fin du cycle utile marqué à l'instant @ les états logiques vrais du signal ARM et de l'adresse Az entrainent, sur action d'un signal de commande du banc de mémoire, la mise au travail du signal de Rafraîchissement Masqué Exécuté en Zone Zéro RMEZO. De la même manière, plus tard, à l'instant 2 , s'exécute un troisième cycle utile correspondant au graphe référencé 3. Ce cycle utile étiquetté 0 assure cette fois le rafraîchissement masqué de la zone 1 suivant le même mécanisme que précédemment étant donné que l'adresse Az est cette fois à la valeur logique "zéro", ce qui implique que le cycle utile s'effectue en zone 8 et que la zone 1 est disponible pour accepter un rafraîchissement masqué. En fin de cycle, à l'instant le , le banc de mémoire commande la mise au travail du signal de Rafraîchissement Masqué Exécuté en Zone Un : RMEZ1. L'ensemble du banc de mémoire est alors entièrement rafraîchi au niveau d'une ligne de boitier. L'intersection logique (ou fonction ET logique) -des deux signaux RMEZ et RMEZ1 alors mis l'un et l'autre à la valeur logique vraie provoque la montée à la valeur "un" du signal de Rafraîchissement Masqué Exécuté RME qui apparait ainsi à l'instant 3 Après un retard calibré, le signal du banc de mémoire qui commande la mise au travail des signaux RMEZç ou RMEZ1 déclenche aussi l'impulsion de Fin de Rafraîchissement Masqué FRM lorsque les signaux RMEZO et RMEZ1 sont tous les deux-au travail. C'est ce qui se produit dans le cas de la figure 22 à l'instant @ Cette impulsion de Fin de Rafraîchissement Masqué FRM provoque alors la remise à zéro du signal d'Autorisation de Rafraîchissement Masqué ARM. Sur les figures 22 et 23, l'impulsion référencée T matérialise l'instant de séparation entre les deux phases inégales marquées @ et X qui constituent la période de rafraîchissement. Comme on le verra dans la description détaillée, cette impulsion T est obtenue au moyen d'un montage "dérivateur" à partir du front arrière du signal concrétisant la phase 1 de la période de rafraîchissement. Cette impulsion T teste l'état du signal de Rafraîchissement Masqué Exécuté RME. Lorsque ce dernier signal RME est au travail, elle produit l'impulsion de Remise a Zéro du Rafraîchissement Masqué Exécuté : RMEZ. Cette action exige une synchronisation car l'apparition de l'impulsion T est totalement asynchrone par rapport à la creation du signal RME. Dans le cas présenté ici d'une séquence effective de Rafraîchissement Masqué, RME est au travail ; l'impulsion T provoque donc l'élaboration d'une impulsion RMEZ à l'instant g, ce qui entraine aussitôt la remise à zéro des signaux RMEZ, RMEZ1 et par suite RME à l'instant h. Remarquons que l'ordre dans lequel s'effectuent les rafraîchissements masqués des zones 0 et 1 est tout à fait indifférent. Cet ordre dépend de l'enchaînement des états de l'adresse Az. I1 suffit que deux cycles utiles l'un à l'adresse Az = 911 l'autre à l'adresse Az = 1, aient pu se produire au cours de la phase Q de la période de rafraîchissement réservée au Rafraîchissement Masqué. Nous venons de voir comment s'execute dans son principe général une séquence effective de Rafraîchissement Masqué. Examinons maintenant à l'aide de la figure 23 le cas ou l'exécution complète du Rafraîchissement Masqué n'a pas pu avoir lieu au cours d'une période de rafraîchissement en raison du taux trop faible des cycles utiles. Comme sur la figure 22, les phases inégales de la période de rafraîchissement sont représentées par les graphes marqués @ etO2. De même, un cycle utile symbolisé par le graphe @ arme à l'instant a le mécanisme de rafraîchissement masque. De la même manière encore, à l'instant @, le graphe noté @ figure un un cycle utile pendant lequel s'exécute le rafraîchissement masqué de Zone 0 puisque l'adresse Az est à la valeur logique "un". Cela conduit à la mise à "un" à l'instant du signal de Rafraîchissement Masqué Exécuté en Zone 81 Par contre, il ne se passe plus rien -car il n'apparait plus de cycle utile-avant 1 'instant D de séparation entre les deux phases inégales et et 9 constituant la période de rafraîchissement. Comme précédemment, cet instant f est matérialisé par l'impulsion T. Mais cette fois-ci, à l'instant , comme le signal de Rafraîchissement Masqué Exécuté RME est au repos, l'impulsion T declenche après synchronisation le signal de Demande de Rafraîchissement Apparent DRA. Ce dernier signal met en oeuvre un cycle de rafraîchissement apparent materialise par le graphe note 6 sur la figure 23.A l'instant , un signal de commande suscite par le Generateur de Rafraîchissement Apparent alors en fonctionnement remet à zéro le signal de Demande de Rafraîchissement Apparent DRA. La fin du cycle de rafraîchissement apparent est marquée par le signal de Fin de Rafraîchissement Apparent FRA engendré par le Generateur de Rafraîchissement Apparent. Ce signal FRA remet à zéro à l'instant le signal d'Autorisation de Rafraîchissement Masque ARM ainsi que les signaux RMEZ0 ou RMEZ1 si l'un ou l'autre a ete mis au travail (RMEZ0 ici dans le cas de la figure 23). L'apparition des cycles utiîesGetÇûa ete donnee à titre indicatif; il peut en effet n'y avoir aucun cycle utile pendant une ou plusieurs periodes de rafraîchissement. Comme on vient de le voir, on fait alors appel au Générateur de Rafraîchissement Apparent qui assure dans ce cas le rafraîchissement dans tout le banc de mémoire. Le cycle de rafraîchissement apparent rafraîchit une ligne de tous les boitiers simultanément dans les deux zones de memoire. Dans ce cas, un temps de cycle a été consacré en propre au rafraîchissement. Mais il faut remarquer que le banc de memoire est alors extrêmement peu sollicité et que, dans ces circonstances, le problème du débit de l'information à la mémoire ou de la mémoire ne se pose pas. A l'issue de chaque période de rafraîchissement, le signal ARX fait progresser le Compteur d'Adresse de Rafraîchissement pour préparer l'adresse de la nouvelle ligne de boitier à rafraîchir à la période suivante. Dans le cas d'utilisation à cadence normale du banc de mémoire, lors des séquences effectives de rafraîchissement masqué, cBest l'impulsion T qui, après synchronisation et enregistrement de l'état de travail du signal RME, suscite le signal ARX de progression du Compteur d'Adresse de Rafraîchissement. Dans le cas où il est fait appel au rafraîchissement apparent, c'est le Générateur de Rafraîchissement Apparent qui déclenche ce signal ARX au moyen de l'impulsion FRA. Le rafraîchissement complet de l'ensemble des lignes de boitiers de tout le banc de mémoire est alors assuré dans la limite du temps imparti par la contrainte technologique. Le fonctionnement détaillé d'une séquence d'exécution effective de Rafraîchissement Masqué puis celui dtune séquence de recours au Rafraîchissement Apparent est décrit ci-apres par référence principalement aux éléments de l'Excitateur de Rafraîchissement (figure 16), du Générateur de Rafraîchissement (figure 17), de l'Enregistreur de Rafraîchissement Masqué (figure 18), du Compteur d'Adresse de Rafraîchissement (figure 19), du Distributeur de Commandes pour les Zones de Mémoire (figure 20), et finalement, du sous-ensemble des Zones de Mémoire (figure 21). Examinons tout d'abord la formation des signaux qui définissent la période de rafraîchissement. L'horloge de rafraîchissement qui fournit ces signaux est constituée par les deux monostables 3101 et 3102 de la figure 16 munis de leurs interconnexions. Le signal D1 issu de la sortie 3 du monostable 3101 est gratifié d'une durée calibrée par le réseau Résistance - Capacité R1, C1 monté sur l'entrée 5 de ce monostable. A la fin du signal D1, c'est- -dire au bout de la premiere phase de la période de rafraîchissement (graphe 1 des figures 22 et 23) le signal complémenté issu de la sortie 4 du monostable 3101 présente un passage de l'état bas de travail a l'état haut de repos, donc une transition montante.La sortie 4 du monostable 3101 étant connectée l'entrée 2 du monostable 3102, cette transition montante déclenche ce monostable 3102 qui fournit alors le signal D2 de durée calibrée par le réseau Résistance - Capacité R2, C2 branché sur l'entrée 5 de ce dernier monstable. Le signal D2 représente la seconde phase de la période de rafraîchissement. En fin de signal D2, le signal complémenté D2 présente une transition montante qui redéclenche le monostable 3101. En effet, ce signal complémenté D2 est issu de la sortie 4 du monostable 3102, sortie qui est elle-même interconnectée a l'entrée de déclenchement 2 du monostable 3101.Ainsi, l'horloge de rafraîchissement bat sans interruption présentant alternativement et successivement au travail les signaux D1 et D2 qui matérialisent les deux phases asymétriques de la période de rafraîchissement. A l'intérieur de l'Excitateur de Rafraîchissement, sur la figure 16, le circuit logique ET 3103, l'inverseur 3104, les basculeurs 3106 et 3107, la ligne a retard 3108 et l'outil OU - inverseur 3109 composent avec leur interconnexions le synchroniseur d'armement du Rafraîchissement Masqué. En effet, a la fin d'un cycle utile jouant le rôle de cycle d'armement (graphe 3 des figures 22 et 23), le Terminateur de Cycle (sous-organe 1.7) applique l'impulsion SALTZ sur l'entrée 1 de la porte logique ET 3103. Les autres entrées 2 et 3 de ce circuit ET 3103 sont au travail.Car, d'une part, le signal RME provenant de l'Enregistreur de Rafraîchissement Masqué est, comme on le verra, initialisé ou reinitialise au repos, ce qui met dans un état de travail la sortie de l'inverseur 3104 qui contrôle l'entrée 2 du circuit ET 3103. D'autre part, le basculeur 3107 est, a travers l'outil OU- inverseur 3109, initialisé par le signal général d'initialisation Z ou réinitialisé par les signaux FRM ou FRA a la valeur logique "un" sur sa sortie 6, ce qui applique bien aussi un état de travail sur l'entrée 3 du circuit ET 3103 en raison de la connexion existante entre ces deux points. La sortie 4 du circuit ET 3103 transmet alors une impulsion a l'entrée d'horloge 4 du basculeur ET 3106.Le signal D1 alors au travail et représentant la premiere phase de la période de rafraîchissement est appliqué a l'entrée de donnée 3 de ce basculeur 3106; il est par suite échantillonné et enregistré dans ce basculeur. Simuultanément, la ligne a retard 3108 reçoit aussi cette impulsion sur son entrée 1; elle déclenche donc le basculeur 3107 au bout d'un retard calibré propre a éliminer tout aléa de fonctionnement susceptible de se produire en raison de l'asynchronisme entre l'apparition des cycles utiles, donc des signaux qu'ils engendrent et le déroulement des phases de l'horloge de rafraîchissement. L'état de travail du basculeur 3106 est par suite recopié dans le basculeur 3107 lors de son déclenchement, ce qui met au travail le signal d'Autorisation de Rafraîchissement, Masqué ARM et arme ainsi le mécanisme. Des lors, des qu'un nouveau cycle utile apparaît, une opération de rafraîchissement masqué peut être effectue pendant le déroulement même de ce cycle utile. En effet, au début de ce cycle utile, l'impulsion S1 est émise par le Sélecteur-Lanceur (sous organe 1.1). L'impulsion sl -tttue l'entrée 2 du circuit ET 3201 de la figure 17 représentant le Générateur de Rafraîchissement Masqué. Le signal ARM alors au travail alimente 1' entrée 1 du circuit F 3201 qui délivre alors une impulsion sur sa sortie 3.Cette impulsion est transmise a l'entrée 2 du monostable 3202; elle déclenche ce monostable qui porte par suite sa sortie complémentée 4 a la valeur logique "zéro" pendant un temps calibré par le réseau Résistance - Capacité R, C branché sur son entrée 5. Au bout de ce temps calibré, la sortie 4 présente alors une transition montante qui active l'entrée d'horloge 4 du basculeur 3203. Cela provoque le transfert sur la sortie directe 5 de ce basculeur-de la valeur logique "zéro" cablée de manière permanente sur l'entrée de donnée 3 de ce basculeur. Après propagation dans la ligne à retard 3204, le niveau zéro est transmis à l'entrée continue 1 du basculeur 3203 qui remet alors sa sortie 5 à la valeur logique "un".On obtient ainsi que la sortie 5 du basculeur 3203 une impulsion négative à laquelle correspond une impulsion positive sur la sortie complémentée 6 de ce basculeur. Simultanément, l'impulsion issue de la sortie 3 de l'outil ET 3201 avait été transmise également sur l'entrée d'horloge 4 du basculeur 3206 portant alors la sortie directe 5 e ce dernier a "zéro" et donc à "un" la sortir complémentée 6. L'impulsion issue de la sortie 6 du basculeur 3203 attaque l'entrée 2 de l'outil OU - inverseur 3205 qui, par action de sa sortie 3 sur l'entrée continue 1 du basculeur 3206, remet à "zéro" la sortie complémentée de ce dernier basculeur. Le signal issu de la sortie 6 du basculeur 3206 est ainsi mis au travail par l'impulsion issue de la sortie 3 du circuit ET 3201 et mis au repos par la même impulsion, mais avec retard a travers le monostable 3202 et le circuit "dérivateur" constitué par le basculeur 3203, la ligne a retard 3204 et le circuit OU-inverseur 3205. La durée du signal produit par le monostable 3202 est calibrée a l'aide du réseau R, C de telle sorte que, compte tenu de la propagation a travers le basculeur 3203, le circuit OU - inverseur 3205 et le basculeur 3206, le signal issu de la sortie 6 de ce basculeur 3206 ait lui même une durée égale au temps de travail d'un signal de commande des lignes de boitiers "M.O.S.". Ce signal issu du basculeur 3206 et qui correspond a une commande de ligne de boitiers "M.O.S." est appliqué a l'entrée 1 des deux circuits ET 3207 et 3208. Ces circuits ET sont eux-mêmes validés sur leurs entrées 2 et 3 par le isgnal d'adrese Az et le signal complémenté BlEZ pour le circuit 3207 et par le signal d'adresse Az et le signal complémenté RMEZ1 pour le circuit 3208.Par conséquent, suivant la valeur du signal d'adresse Az un signal de lancement du rafraîchissement masqué est créé pour la zone zéro (0) si Az = 1 ou pour la zone un (1) si Az = f (Az = 1). I1 apparaît ainsi suivant le cas, le signal de commande RMLZf (Rafraîchissement Masqué Lancé en Zone /) ou le signal RMLZ1 (Rafraîchissement Masqué Lancé en Zone 1) sur la sortie 4 des circuits ET 3207 ou 3208. I1 faut en outre que le rafraîchissement masqué n'ait pas déjà été exécute dans la zone correspndante, ce qui est contrôlé par les signaux complémentés RMEZX signifiant le Rafraîchissement Masqué nia pas été Exécuté en Zone 0 et RMEZ1 signifiant le Rafraîchissement Masqué n'a pas été exécuté en Zone 1. Nous allons voir plus loin la formation de ces deux signaux. Cependant, les signaux de commande RMLZQlou RMLZ1 suivant le cas cheminent vers le Distributeur de Commandes pour les Zones de Mémoire (figure 20). Là, ils actionnent l'entrée 2 des circuits OU 4108 ou 4109. Dans le même temps, la commande de Sélection d'Adresse Ligne SAL provient de l'Excitateur de Mémoire (sous-organe 1.3 ) lui-même actionné par le cycle utile en cours. Cette commande SAL agit sur l'entrée 1 de l'un des circuits 4108 ou 4109 à travers les circuits ET 4102 ou 4105 et suivant la valeur de l'adresse Az qui conditionne sous forme directe ou complémentée l'entrée 2 de ces circuits ET. Simultanément, l'un des signaux RMLZf ou RMLZ1 attaque l'entrée 2 de celui des circuits 4108 ou 4i09 qui ne reçoit pas la sélection d'adresse ligne pour le cycle utile en cours.Par suite, les deux signaux de Commande des Adresses Lignes pour la Zone ou pour la Zone 1, CALZ/ et CALZ1, sont mis au travail l'un pour l'exécution du cycle utile en cours dans la zone sollicitée, l'autre pour l'accomplissement du rafraîchissement masqué dans la zone non sollicitée. Comme on le voit sur la figure 21 représentant le Sous-Ensemble des Zones de Mémoire, le zone non sollicitée reçoit l'adresse de rafraîchissement, suivant le cas, ArZ/ ou ArZî (r = 1 à 7).En effet, les multiplexeurs 2114 ou 2115 du registre d'Adresse (figure 14) commutent les adresses de rafraîchissement en provenance du Compteur d'Adresse de Rafraîchissement (figure 19) sous le contrôle des signaux BRZp ou BRZ1 eux-mêmes validés par la valeur adéquate du signal d'adresse Az dans le Générateur de Commande d'Assignation (figure 13).Sur la figure 21, la zone de mémoire travaillant pour le cycle utile reçoit, suivant le cas, le signal CALMI ou CALMI commandé par SAL à travers l'amplificateur inverseur 4203 ou 4207 ainsi que le signal CACZ ou CACZ1 de Commande d'Adresse Colonne pour la Zone 0 ou pour la Zone 1 à travers l'amplificateur inverseur 4204 ou 4208 et, s'il s'agit d'une écriture, le signal CECZss ou CECZ1 de Commande d'Ecriture à travers les amplificateurs inverseurs 4205 ou 4209 et enfin les adresses de travail correspondantes à travers les amplificateurs 4202 ou 4206. En dehors des adresses de rafraîchissement à travers les amplificateurs précédents, la zone de mémoire en rafraîchissement masqué ne reçoit que le signal de Commande d'Adresse Ligne CLAZf ou CALZ1 sous contrôle, comme on l'a vu, du Générateur de rafraîchissement Masqué. Nous venons de voir comment s'exécutent les rafraîchissements masqués des deux zones de mémoire au cours même de deux cycles utiles. En fin des ces cycles utiles, le Terminateur de Cycle (sous-organe 1.7 - figure 12) émet l'impulsion Tl qui attaque l'entrée d'horloge 4 des basculeurs 3305 et 3306 de l'Enregistreur de Rafraîchissement Masqué (sous-organe 3.3 - figure 18). On sait que le signal ARM est alors au travail ; il valide ainsi l'entrée 2 des circuits ET 3301 et 3302. Au cours d'un cycle utile, suivant l'état de l'adresse Az, l'un ou l'autre de ces circuits ET est sélectionné sur son entrée 1. L'un ou l'autre des basculeurs 3305 ou 3306 reçoit donc une valeur logique vraie sur son entrée de donnée 3 travers la porte logique OU 3303 ou 3304.L'impulsion Tl met donc au travail sur sa sortie 5 le basculeur 3305 ou 3306 correspondant. Les boucles de retour qui ramènent la sortie 5 de ces basculeurs sur l'entrée 2 des circuits OU homologues permettant de recopier l'état de travail des basculeurs au cours des cycles utiles suivant celui qui les a placés, l'un ou l'autre, dans cet état de travail pendant toute la phase de mise en oeuvre du rafraîchissement masqué. Des qu'ont eu lieu deux cycles utiles, l'un l'adresse Az "un", l'autre l'adresse Az "zéro", ou inversement, les deux basculeurs 3305 et 3306 se trouvent donc portés au travail sur leur sortie 5 et se maintiennent dans cet état jusqu'a la fin de la premiere phase de la période de rafraîchissement. Simultanément, l'impulsion Tl attaque l'entrée 1 de la ligne retard 3308. Apres en temps de retard calculé pour permettre aux basculeurs 3305 et 3306 de se stabiliser, elle donne alors naissance a une impulsion issue de la sortie 2 de la ligne a retard qui vient échantillonner l'entrée 1 du circuit ET 3309. Lorsque le cycle utile engendrant l'impulsion T1 est celui qui effectue le rafraîchissement masqué dans la dernière des deux zones de mémoire rafraîchir, les basculeurs 3305 et 3306 se trouvent alors tous les deux au travail et valident de ce fait les entrées 2 et 3 du circuit ET 3309.Sur la sortie 4 de ce circuit ET, prend par suite naissance l'impulsion FRM de Fin de Rafraîchissement Masqué qui attaque alors l'entrée 1 du circuit OU-inverseur 3109 de l'Excitateur de Rafraîchissement (sous organe 3.1 ) représenté sur la figure 16. La sortie 4 de ce circuit OU - inverseur 3109 délivre par suite une impulsion négative qui remet a zéro la sortie directe 5 des basculeurs 3106 et 3107. Le signal ARM est donc remis au repos et le synchroniseur d'armement est prêt pour une nouvelle séquence de mise en oeuvre du rafraîchissement masqué. Les circuits inverseurs 3310 et 3311 de l'Enregistreur de Rafraîchissement Masqué représenté sur la figure 18 communiquent a l'aide des signaux RMEZi et RMEZ1 l'état complémenté des basculeurs 3305 et 3306 aux Générateurs de Rafraîchissement Apparent et de Rafraîchissement Masqué (figure 7 et figure 17). La, comme on l'a vu, les signaux RMEZf et RMEZ1 conditionnent le lancement de la commande de rafraîchissement apparent ou masqué respectivement dans la zone 0 ou dans la zone 1 de telle sorte que si, dans la période de rafraîchissement considérée, le rafraîchissement a déjà été effectué dans une zone z, la mise a zéro du signal RMEZz correspondant évite d'en effectuer un nouveau.Cela permet de réduire la consommation globale et partant, en évitant de la dissipation thermique, d'améliorer la fiabilité de la mémoire. Le circuit ET 3312 de l'Enregistreur de Rafraîchissement Masqué (figure 18) reçoit l'état des basculeurs 3305 et 3306 sur ses entrées 1 et 2. I1 délivre donc le signal RME sur la sortie 3 dès que les deux basculeurs en question sont tous les deux au travail. C'est le cas dès que la séquence de rafraîchissement masqué a été effective, c' est--diredes qu'ont lieu les deux cycles utiles aux deux valeurs logiques "un" et "zéro" de l'adresse Az. La mise à "un" du signal RME interdit alors le réarmement de l'Autorisation de Rafraîchissement Masqué en inhibant, à travers l'inverseur 3104, le circuit ET 3103 de l'Excitateur de Rafraîchissement (figure 16).En effet, il n'est plus nécessaire de réarmer le mécanisme de rafraîchissement masqué à l'apparition d'un nouveau cycle utile pendant cette même période de rafraîchissement où le rafraîchissement masqué qui vient d'être effectif. L'inhibition de l'inverseur 3104 relaie celle que produisait sur l'entrée 3 du circuit ET 3103 la mise à "un" sur sa sortie directe du basculeur 3107 qui, comme on l'a vu, va être remis à "zéro' par le signal FRM. Par ailleurs, le signal RME porte à la valeur logique vraie l'entrée de donnée 3 du basculeur 3110 de l'Excitateur de Rafraîchissement. Nous avons vu qu'a la fin de la première phase de la période de rafraîchissement, la sortie complémentée 4 du monostable 3101 présente une transition montante. Celle-ci est appliquée sur l'entrée d'horloge 4 du basculeur 3112 qui transfère alors sur sa sortie 5 la valeur logique "zéro" cablée de manière permanente sur son entrée de donnée 3 et porte ainsi à la valeur logique "un" sa sortie complémentée 6. Cette mise à "un" se propage dans la ligne à retard 3113 et applique, après passage dans l'inverseur 3114, un signal de remise à "zéro" de la sortie complémentée 6 du basculeur 3112 en agissant sur son entrée continue 1.La ligne à retard 3113 calibre donc la largeur de l'impulsion T ainsi formée en sortie 6 du basculeur 3112. Cette impulsion, dirigée sur l'entrée d'horloge 4 du basculeur 3110, enregistre alors l'état de travial ud signal RME dans ce dernier basculeur. La synchronisation est ici nécessaire puisque l'horloge de rafraîchissement qui produit l'impulsion T est en asynchronisme par rapport au déroulement des cycles utiles qui donnent naissance au signal RME par l'intermédaire de l'impulsion T1. L'impulsion T est donc retardée dans la ligne à retard 3113 d'une valeur convenable propre à éviter tout aléa avant de recopier l'état du basculeur 3110 dans le basculeur 3111. Dans le cas décrit ici d'une séquence effective de rafraîchissement masqué, ce dernier basculeur 3111 est mis au travail à la suite du basculeur 3110 et du signal RME. I1 porte alors à la valeur logique "un" l'entrée 1 de l'outil ET 3116.Après un retard supplémentaire nécessaire à la traversée du basculeur 3111, l'impulsion T sort de la ligne à retard 3113 pour élaborer limpulsion RMEZ à travers l'outil ET 3116 validé comme on vient de le voir par le basculeur 3111. L'impulsion RMEZ active l'outil OU 3115 qui délivre alors le signal ARX appliqué sur l'entrée d'horloge du Compteur d'Adresse de Rafraîchissement (sous-organe 3.4 figure 19). Ce dernier compteur progresse et l'adresse de rafraîchissement suivante est préparée pour la prochaine période de rafraîchissement. Par ailleurs, l'impulsion RMEZ est appliquée à l'entrée 1 de l'outil logique OU inverseur 3307 de l'Enregistreur de Rafraîchissement Masqué (sous-organe 3.3 figure 18). Là, à travers cet outil 3307, elle provoque la remise à zéro des basculeurs 3305 et 3306. Le signal RME, intersection logique (ET logique) des états de ces basculeurs, est alors remis au repos pour une nouvelle période de rafraîchissement. il est également initialisé au départ dans cet état par le signal général d'initialisation Z sur l'outil 3307 qui remet aussi à "zéro" les basculeurs 3305 et 3306.Les signaux RMEZ,!( et RMEZ1 sont réinitialisés à "un" pour la prochaine période de rafraîchissement de ligne de boitiers, indiquant ainsi qu'au début de cette période auncune zone n'a été encore rafraîchie de manière masquée. Remarquons ici que le choix de l'adresse Az doit être fait soigneusement pour qu'au cours de la longue phase d'autorisation de rafraîchissement masqué, un cycle utile ait été exécuté avec la valeur logique "zéro" de cette adresse et un autre avec la valeur "un". Il suffit pour cela de prendre comme adresse Az l'adresse de rang binaire qui change le plus souvent de valeur logique aucours de cycles successifs exécutés par les processeurs - utilisateurs. Il s'agit le plus souvent de l'adresse des mots de l'espace mémoire. Examinons maintenant le fonctionnement détaillé des sousorganes qui mettent en oeuvre le rafraîchissement masqué lorsqu'en raison de l'inactivité du banc de memoire, on a recours au Rafraîchissement Apparent. Dans ce cas, en raison du nombre insuffisant de cycles utiles, l'un ou l'autre des deux basucleurs 3305 ou 3306, ou même aucun d'entre eux, nta été mis au travail au cours de la phase d'autorisation du rafraîchissement masqué. Le signal RME issu de la porte ET 3312 (figure 18) reste alors au repos. En fin de période d'autorisation de rafraîchissement masqué, c'est à dire ici en fin de la première phase de la période de rafraîchissement, l'impulsion T issue du basculeur 3112 (figure 16) enregistre par suite un état faux (valeur "zéro") dans les basculeurs 3110 puis 3111.Or, avant création de l'impulsion T, par application sur son entrée continue 1 du signal complémenté D1 issu du monostable 3101, le basculeur 3111 est initialisé à la valeur logique "zéro" sur sa sortie 6. Dans le cas considéré, puisqu'elle va mettre le basculeur 3111 à "zéro" sur sa -sortie directe, l'impulsion T retardée porte donc la sortie 6 de ce basculeur a la valeur logique "un", créant ainsi une transition montante qui active le basculeur 3117.Le signal DRA issu de la sortie 6 de ce dernier basculeur 3117 est alors engendré puis appliqué au Sélecteur - Lanceur (sousorgane 1.1 figure 6). Un cycle de rafraîchissement autonome est alors déclenché et exécuté par le Générateur de Rafraîchissement Apparent qui renvoie les signaux DRATZ et FRA. Le signal DRATZ remet à "zéro" la sortie 6 du basculeur 3117 donc aussi le signal DRA.Le signal DRA fait d'une part progresser le Compteur d'Adresse de Rafraîchissement par action, à travers la porte logique OU 3115, du signal ARX, préparant ainsi la nouvelle adresse de rafraîchissement. D'autre part, ce meme signal FRA réinitialise les basculeurs 3305 et 3306 au cas ou l'un d'entre eux aurait été mis au travail pendant la phase d'autorisation de rafraîchissement masqué. Enfin, le signal FRA réinitialise a "zéro" les basculeurs 3106 et 3107 à travers outil OU - inverseur 3109 remettant ainsi au repos le signal d'Autorisation de Rafraîchissement Masqué ARM.L'operation d'armement, c'est à dire la mise a tun" de ce signal ARM peut en effet s'être éventuellement déroulée exactement comme pour une séquence effective de rafraîchissement masqué s'il s'est produit au moins un cycle utile pendant la première phase de la période de rafraîchissement On remarque que, par action sur l'entrée 3 du circuit 3109, le signal général d'initialisation Z Initiale aussi au repos le signal ARM. Nous venons de voir que dans tous les cas, quel que soit le taux d'utilisation du banc de mémoire, le rafraîchissement de ce banc de mémoire est assure à raison d'une ligne de boitiers par période de rafraîchissement. En plus de cette sécurité qu'il présente, le mécanisme de rafraîchissement masqué selon l'invention est pleinement efficace lorsque la charge en cycles utiles est maximale. Or, c'est justement dans ce cas que le débit d'information doit rester maximal lui aussi, et c'est ce qu'offre l'invention qui fait par ailleurs appel à une stratégie claire donc à un montage relativement simple. Des essais pratiques ont montré qu'un ordinateur équipé dún banc de mémoire muni du dispositif selon l'invention atteignait des valeurs de "MIX" d'exploitation nettement supérieures à celles obtenues avec le même banc de moire dépourvu de ce dispositif. L'exemple qui vient d'être donné d'une réalisation préférée de l'invention n'est nullement limitatif, il va de soi que tout homme de l'art bien au fait des techniques des systèmes de traitement de l'information pourra concevoir d'autres modes de réalisation de l'invention sans pour autant sortir de son cadre. REVENDICATIONS 1. Procédé de masquage de rafraîchissement pour banc de mémoire a cellules capacitives d'un système de traitement de l'information dans lequel les opérations normales d'écriture ou de lecture d'informations dans le banc de mémoire et les opérations de rafraîchissement ont lieu durant des intervalles de temps déterminés, mais totalement asynchrones les uns par rapport aux autres, l'exécution de ces opérations occupant respectivement des cycles utiles et des cycles de rafraîchissement du système de traitement de l'information, caractérisé en ce qu'il consiste à séparer le banc de mémoire en deux zones et à effectuer, après resynchronisation, les cycles utiles dans une zone pendant que l'opération de rafraîchissement s'effectue dans l'autre zone. 2. Procédé de masquange de rafraîchissement pour banc de mémoire à cellules capacitives selon la revendication 1 caractérisé par le fait que la masquage de rafraîchissement est armé à la fin d'un cycle utile pendant la période reservée au rafraîchissement et a lieu pendant les deux cycles utiles suivants, durant lesquels le rafraîchissement de chacune des deux zones mémoires a lieu alternativement. 3. Séquenceur de masquage de rafraîchissement pour banc de mémoire à cellules capacitives selon les revendications 1 et 2 caractérisé par le fait que le masquage de rafraîchissement n'a lieu que durant un premier intervalle de temps de la période de rafraîchissement, le deuxième étant réservé à l'exécution du rafraîchissement apparent de la zone mémoire non rafraîchie si durant le premier intervalle un seul cycle utile a eu lieu apres le déclenchement du masquage de rafraîchissement. 4. Procédé de masquage de rafraîchissement pour banc de mémoire à cellules capacitives selon les revendications 1, 2 et 3 caractérisé par le fait que l'ensemble des deux zones de mémoire est rafraîchi durant ledit deuxième intervalle si durant le premier intervalle de la période de rafraîchissement aucun cycle utile n'a été exécuté. 5. Masqueur de rafraîchissement pour banc de mémoire à cellules capacitives d'un système de traitement de l'information dans lequel les opérations normales d'écriture et lecture d'informations dans le banc de mémoire et les opérations de rafraîchissement ont lieu durant des intervalles de temps déterminés mais totalement asynchrones les uns par rapport aux autres, l'exécution de ces opérations occupant respectivement des cycles utiles et des cycles de rafraîchissement du système de traitement de l'information caractérisé en ce qu'il comprend des premiers moyens permettant d'effectuer après resynchronisation des cycles utiles dans une première zone de mémoire pendant que l'opération de rafraîchissement s'effectue dans l'autre zone de mémoire. 6. Masqueur de rafraîchissement pour banc de mémoire à cellules capacitives d'un système de traitement de l'information selon la revendication 5 caractérisé en ce que lesdits premiers moyens comprennent un deuxième moyen pour délivrer un signal d'autorisation de rafraîchissement masqué ARM pour commander des circuits de sélection de la zone de mémoire pouvant être rafraîchie, des troisièmes moyens pour délivrer un signal de fin de rafraîchissement masqué FRM lorsque la dernière des deux zones mémoire à rafraîchir a et & rafraîchie e. pour commander l' effacement du signal rafraîchissement masque ARM délivré nar lesdits deuxièmes moyens. 7. Masqueur de rafraîchissement pour banc de mémoire à cellules capacitives d'un système de traitement de l'information selon les revnedications 5 et 6 caractérise en ce qu'vil comprend des quatrièmes moyens pour engendrer un signaL de rafraîchissement masque execute RME lorsque le rafraîchissement a été execute dan '+s deux zones du banc de memoire. 8. Masqueur de rafraîchissement pour banc de mémoire à cellules capacitives d'un système de traitement de l'information selon les revendications 5, 6 et 7 caractérisé en ce qu'il comprend un cinquième moyen pour commander un générateur de rafraîchissement apparent lorsqu'à la fin de la période reservée à l'exécution effective du rafraîchissement masqué, le signal de rafraîchissement masque n'est pas présent.