Brevet FR2475320A1 — publié le 19810807

CAS 5 La présente invention concerne d'une manière géné- rale un appareil de traitement de signaux numériques et plus particulièrement un appareil permettant d'obtenir un signal d'horloge à partir d'un flux à auto-cadencement de données transmises à une cadence très élevée. Dans l'appareil d'enregistrement et de reproduction à bande vidéo décrit dans une demande de brevet déposée con- jointement par la Demanderesse sous le titre "Appareil et procédé d'enregistrement et de reproduction numérique", des techniques numériques sont utilisées pour enregistrer et reproduire une information vidéo et ce système s'est avéré présenter un fonctionnement nettement amélioré par rapport à un équipement classique de télédiffusion présentant la qua- lité commerciale et qui utilise des techniques d'enregistre- ment et de reproduction à modulation de fréquence. Comme ce- la est décrit dans ce document, les signaux numériques, qui sont enregistrés sur une bande magnétique, sont transmis simultanément par l'intermédiaire de deux canaux à une fré- quence extrêmement élevée, c'est-à-dire à une fréquence supé- rieure à 43 MHz. En outre les données sont décodées en utili- sant un code décrit dans le brevet déposé aux Etats-Unis d'Amérique sous le No. 4.027.335 et qui est caractérisé par un format à auto-cadencement, qui est exempt de composante continue, c'est-à-dire que le caractère d'absence de compo- sante continue de ce code évite l'introduction d'une compo- sante de courant continu dans les données codées, en tant que résultat de l'apparition, dans les données qui sont codées, d'une prépondérance d'un état logique pendant un certain in- tervalle de temps. Le code est du type présentant des transi- tions de signal logique en particulier des transitions de niveau ou des impulsions, qui peuvent apparaître en l'un de deux emplacements à l'intérieur de chaque cellule de bit. Etant donné que les transitions du signal dans chaque cellu- le de bit doivent être positionnées de façon précise de manière à permettre le décodage, la cadence ou la fréquence effective du flux de données à auto-cadencement peut être considérée comme étant égale à environ 86 MHz d'un point de vue pratique. Afin de garantir un décodage précis du signal qui est obtenu à partir des deux canaux de transmission des 2475320- données, il était important que les transitions de signal lo- gique apparaissent à l'emplacement correct à l'intérieur de chaque cellule de bit et ceci requiert la récupération d'un signal d'horloge à partir des données à auto-cadence- ment, qui sont synchronisées de façon correcte par rapport au flux des données. Bien que l'on ait utilisé des techniques mettant en oeuvre une boucle à verrouillage de phase en vue d'obte- nir un signal d'horloge à partir de flux de données à auto- cadencement, la cadence extrêmement élevée des données, qui est utilisée dans cet appareil, empêche de façon effective l'utilisation de circuits connus à boucle de verrouillage de phase étant donné que de tels circuits ont une réponse trop lente pour être d'un fonctionnement fiable. On notera égale- ment que, bien que l'appareil soit décrit en liaison avec un décodeur de données qui nécessite une synchronisation de mots lors de son fonctionnement, ledit appareil peut être très largement utilisé dans un système de traitement des données du type possédant un fonctionnement synchrone ou réa- lisant une fonction synchrone par rapport aux flux des don- nées qui sont reçus. C'est pourquoi un objet de la présente invention est de fournir un appareil perfectionné permettant de pro- duire et de conserver un signal d'horloge émanant d'un flux de données à auto-cadencement, et qui soit apte à fonctionner à des fréquences extrêmement élevées. Un autre objet de la présente invention est de four- nir un appareil du type indiqué précédemment, susceptible d'être utilisé pour traiter deux ou plusieurs flux de don- nées transmis par des canaux séparés de transmission de données et pouvant conserver la synchronisation d'un canal lorsqu'il se produit dans un flux de données un défaut ou manque de signal ou un autre phénomène avec des données man- quantes, moyennant l'utilisation du signal d'horloge tiré d'un flux de données transmis par l'un des autres canaux de transmission de données. Un objet de la présente invention est, de façon plus détaillée, de fournir un appareil du type indiqué pré- cédemment, qui produit un signal d'horloge de base provenant des données codées avec auto-cadencement et resynchronise en cadence une ou plusieurs fois le flux des données codées, en utilisant le signal d'horloge produit de manière à dispo- ser de façon précise les transitions de signal logique en leurs emplacements prédéterminés corrects à l'intérieur des cellules de bit et en garantissant de ce fait un décodage précis des données. (Il n'y a pas de page 4) --. - ('l à y ' - 1 i D'autres objets et avantages de la présente inven- tion ressortiront de la description donnée ci-après en réfé- rence aux dessins annexés sur lesquels: la figure 1 représente un schémabloc de l'appareil d'enregistrement et de reproduction numérique conforme à la présente invention; la figure 2 est une vue en bout d'une roue pivotante portant plusieurs têtes de transducteurs, qui peut être in- corporée à l'appareil selon la présente invention; la figure 3 est une vue en plan simplifiée d'un élé- ment de bande magnétique, illustrant de façon générale de for- mat d'enregistrement à quatre têtes ou sur quatre pistes, in- cluant les pistes enregistrées transversalement et portant les données de signaux de télévision et les pistes de repéra- ge, de commande et audio enregistrées longitudinalement; les figures 4a et 4b sont des chronogrammes illustrant la relation des séquences de cadencement qui interviennent au cours du fonctionnement des parties de l'appareil selon l'in- vention, lors d'une opération d'enregistrement; les figures 5a et 5b sont des chronogrammes illus- trant la relation des séquences de cadencement qui intervien- nent pendant le fonctionnement des parties de l'appareil se- lon la présente invention, au cours d'une opération de reproduction; la figure 6 illustre la relation d'une ligne unique du signal de télévision couleurs avec l'impulsion de synchro- nisation horizontale et l'intervalle de la salve de référence, contenu dans l'intervalle de suppression horizontale, ainsi que le cadencement relatif de l'information numérique de syn- chronisation qui est introduite dans une partie de l'interval- le de suppression horizontale pour chaque ligne; la figure 7 représente un schéma électrique du mon- tage permettant de commander les mémoires à accès direct ou sélectif au cours d'une opération d'enregistrement; la figure 8 est un schéma électrique du montage per- mettant de commander les mémoires à accès direct ou sélectif lors d'une opération de reproduction; la figure 9 est un schéma électrique d'un circuit lo- gique générateur de signaux d'horloge, qui est utilisé pour la commande du fonctionnement des mémoires à accès direct lors d'une opération d'enregistrement ou d'une opération de reproduction; la figure 10 est un schéma électrique d'un montage supplémentaire utilisé pour la commande des mémoires à accès direct au cours d'une opération de reproduction; la figure 11 est un achéma-bloc fonctionnel du monta- ge utilisé pour régler la position de phase de l'échangeur du signal analogique de télévision couleurs, de sorte que les échantillons sont prélevés en des emplacements appropriés par rapport à la phase de la sousporteuse couleurs du signal composite de télévision couleurs; la figure 12 est un schéma-bloc fonctionnel d'un mon- tage permettant d'insérer la séquence de synchronisation nu- mérique qui est adjointe-pendant l'intervalle de suppression horizontale, comme cela est représenté sur la figure 6, lignes (2), (3) et (4); la figure 13 est un schéma électrique de l'une des mémoires à accès direct, dont certaines parties ont été sup- primées pour réduire le volume des dessins; les figures 14a et 14b représentent, ensemble, un schéma électrique du convertisseur 24 en 8 bits, du conver- tisseur parallèle-série et du codeur; la figure 15 est un schéma électrique de l'un des cir- cuits préamplificateurs de l'appareil selon l'invention; les figures 16a et 16b représentent, ensemble, un schéma électrique de l'un des circuits correcteurs de distor- sions, qui est utilisé en vue de corriger les perturbations entre symboles du signal de reproduction sortie de bande; les figures 16c(1) et (2) sont des graphiques illus- trant respectivement La-forme -d'onde et l'intensité d'enre- gistrement d'une partie d'un flux de données; les figures 17a et 17b représentent, ensemble, un schéma électrique d'un circuit décodeur, d'un circuit de traitement de manques de signal, d'un circuit d'acquisition de signaux d'horloge sortis de bande et d'un circuit de con- version série-parallèle; les figures 18a et 18b représentent, ensemble, un schéma électrique d'un convertisseur 8-en-24 bits, d'un commutateur 2en-1, de décodeurs de nombres d'idendification, d'un circuit de traitement de manques de signal et d'un cir- cuit de contrôle de parité; les figures 19a et 19b représentent, ensemble, un schéma électrique d'une forme de montage spécifique pouvant être utilisé pour faire fonctionner le schéma-bloc de la figure 11; les figures 20a, 20b, 20c, 20d, 20e, 20f et 20g re- présentent les schémas électriques du montage pouvant être utilisé pour faire fonctionner le schéma-blod de la figure 12; la figure 21 est un schéma électrique d'un commuta- teur 2-en-1; la figure 22 est un schéma illustrant un seul cycle de la sous-porteuse couleurs et la relation de phase correc- te lorsque l'échantillonnage est effectué de façon correcte, ainsi qu'un seul cycle de sous-porteuse, représenté par une ligne formée de tirets et associée au cas o l'échantillonna- ge est effectué en des positions de phase incorrectes; la figure 23 est un schéma-bloc d'une partie du com- pensateur de défauts ou manques de signal, qui peut être utilisé dans l'appareil selon l'invention; la figure 24 représente un groupe de diagrammes illustrant la relation des séquences de synchronisation ou cadencement intervenant lors du fonctionnement d'une forme de réalisation du compensateur de défauts; les figures 25a et 25b représentent, ensemble, un schéma électrique d'une partie du circuit de commande prévu pour la mémoire du compensateur de défauts, représenté sur les figures 26a et 26b; les figures 26a et 26b représentent, ensemble, un schéma électrique de la mémoire du compensateur de défauts les figures 27a et 27b représentent, ensemble, le circuit de commutation qui peut être utilisé pour faire fonctionner le compensateur de défauts représenté sur la figure 23; la figure 28 est un schéma-bloc illustrant le systè- me de servocommande de l'appareil d'enregistrement et de reproduction selon la présente invention. En se référant maintenant aux dessins et en particu- lier au schéma-bloc fonctionnel de la figure 1, qui illustre d'une manière générale l'appareil d'enregistrement et de reproduction ici décrit, on voit que l'on y a représenté un certain nombre de blocs qui sont interconnectés par des lignes épaissies en trait plein, qui ont pour objet d'indi- quer la voie de circulation des signaux au cours d'une opéra- tion d'enregistrement, ainsi que par des lignes épaissies, hachurées transversalement et qui montrent la voie de trans- mission des signaux au cours d'une opération de reproduc- tion. Les lignes formées de traits relativement minces trans- mettent les signaux de commande, les signaux d'horloge et d'autres signaux, qui ne définissent pas de façon spécifique le trajet de circulation des signaux vidéo. On comprendra que l'épaisseur des lignes n'est pas destinée à indiquer le nombre des conducteurs ou lignes parallèles séparées, qui existent, et, comme cela sera explicité complètement ci- après, la voie de transmission des signaux peut être consti- tuée par un simple conducteur de transmission des données en série ou bien par des lignes de transmission de huit bits de données en parallèle ou de 24 bits de données en parallèle. L'appareil va être décrit d'une manière générale en liaison avec le schéma-bloc de la figure 1, tout d'abord en ce qui concerne le processus d'enregistrement et, ensuite, en ce qui concerne un processus de reproduction, bien que certains blocs soient utilisés pendant les deux processus et peuvent être décrits en référence aux-deux processus, lorsqu'on-en fait mention pour la première fois. Le signal de télévision couleurs analogique composi- te d'entrée est envoyé par l'intermédiaire de la ligne 30 à un circuit 32 de traitement d'entrée qui assume différentes fonctions en ce qui concerne le signal, comme par exemple le verrouillage de la composante continue, le filtrage, l'élimination des signaux de synchronisation horizontale du signal composite et analogues, et le signal traité est ensuite appliqué par l'intermédiaire de la ligne 34 à un convertisseur analogique/numérique 36. On ne décrira pas le circuit de traitement d'entrée 32 de façon détaillée, dans la mesure o ce circuit est connu comme faisant partie du correcteur numérique de base de temps, modèle No. TBC-800, fabriqué par la Société dite "Ampex Corporation". Les sché- mas électriques spécifiques du circuit de traitement d'entrée sont représentés sur les schémas No. 1374104 et No. 1374156 qui sont reproduits respectivement sur les pages 3-5/6 et 3-21/22 du catalogue No. 7896382-02 du correcteur numérique de base de temps TBC-800, publié en octobre 1975. Le signal analogique de télévision couleurs, ver- rouillé et dont la composante de synchronisation horizontale a été supprimée et qui est délivré par le circuit de traite- ment d'entrée 32, est appliqué par l'intermédiaire de la ligne 34 au convertisseur analogique/numérique 36 qui agit de manière à transformer le signal en un format de signal codé binaire à huit bits, qui est envoyé par l'intermédiaire de 8 lignes parallèles 38 à un additionneur de séquence de synchronisation numérique 40. Le convertisseur analogique/ numérique échantillonne le signal de télévision cou- leurs analogique à une cadence qui est de préférence égale au triple de la fréquence de la composante de sous-porteuse du signal de télévision couleurs composite, bien que l'échantillonnage du signal puisse être effectué à une caden- ce supérieure égale à quatre fois la fréquence de la sous- porteuse. Concernant les systèmes présentant le format de signal de télévision NTSC, la fréquence de la sous-porteuse est égale à environ 3, 58 MHz, tandis que pour les systèmes présentant un format de signal de télévision couleurs PAL et SECAM, la fréquence de la sous-porteuse est égale à envi- ron 4,45 MHz. Par conséquent la fréquence d'échantillonnage pour les systèmes NTSC est égale de préférence au triple de la fréquence de la sous-porteuse à 3,58 MHz c'est-à-dire est égale à environ 10,7 MHz, tandis que les systèmes PAL et CECAM utiliseraient une fréquence d'échantillonnage d'environ 13,3 MHz. Le signal d'horloge, utilisé pour commander l'échan- tillonnage, qui est effectué par le convertisseur analogique/ numérique 36, est produit par un générateur de signaux d'hor- loge/mémoire de salves de référence 42, qui peut réaliser le déphasage du signal d'horloge d'échantillonnage de manière que les échantillons soient toujours prélevés du signal de i-475320 télévision couleurs analogique en des positions précises en ce qui concerne la phase de la composante de la salve de référence et, plus spécifiquement, dans la position de passa- ge à zéro vers des valeurs positives ou position de phase O' par rapport au niveau de suppression et dans les positions de phase 1200 et 2400. A ce sujet il faut comprendre que les positions de phase à 00, 1200, 2400 se rapportent à la salve de référence de cycles de la sous-porteuse apparais- sant au cours de l'intervalle de suppression horizontale et que, bien que naturellement l'échantillonnage se poursuive au cours de l'intervalle des informations vidéo du signal de télévision couleurs, la référence aux positions 00, 1200, 2400 n'est pertinente que pendant la présence de la salve de référence. En commandant de façon précise l'échantillon- nage de manière qu'il coïncide avec ces positions de phase on peut obtenir différents avantages au cours de fonctionne- ments ultérieurs de l'appareil, incluant l'avantage impor- tant selon lequel l'appareil n'a pas besoin, au cours de la reproduction, de mesurer les variations de phase de la sous-porteuse, comme cela est le cas dans des correcteurs de base de temps d'appareils d'enregistrement à modulation de fréquence. Un signal stable de sous-porteuse de référence (tiré par exemple de la référence de la station de radio- diffusion) est envoyé au générateur de signaux d'horloge par l'intermédiaire de la ligne 44, et le générateur de signaux d'horloge/mémoire de salves de référence 42 est raccordé au convertisseur analogique/numérique 36 par l'intermédiaire de lignes 46. Comme cela sera décrit de façon détaillée, la partie mémoire de salves de référence du circuit 42 coagit avec une mémoire de salves de référence associée au conver- tisseur analogique/numérique de manière à déphaser le signal d'horloge, comme cela est requis, de telle manière que le signal analogique de télévision couleurs est toujours échan- tillonné dans les mêmes positions de phase. Ceci est réalisé au moyen d'un examen des échantillons de la salve de réfé- rence, tirés du signal vidéo d'entrée toutes les deux lignes horizontales, en tant que résultat de l'échantillonnage par le signal d'horloge tiré d'échantillons de salve de réfé- rence mémorisés antérieurement, jusqu'à ce que soit déterminé que la phase d'échantillonnage de la salve de référence arrivante a changé, à la suite de quoi la mémoire de salves de référence, d'ot est dérivé le signal d'horloge d'échan- tillonnage, est mise à jour ou est rafraîchie de manière à fournir un nouveau "standard" en vue de produire le signal d'horloge d'échantillonnage. Après qu'un réglage de phase ait été réalisé, la mémoire de salves de référence du conver- tisseur analogique/numérique 36 n'est pas rafraîchie jusqu'à ce que le circuit 42 détecte que la position de phase du signal analogique de télévision couleurs arrivant a changé suffisamment pour nécessiter qu'une nouvelle information de salve de référence soit mémorisée dans la mémoire de sal- ves de référence du convertisseur analogique/numérique 36, en vue de remettre en phase l'échantillonnage. Comme cela sera décrit de façon détaillée ci-après, le générateur de signaux d'horloge/la mémoire de salves de référence du con- vertisseur analogique/numérique 36 agit de manière extrême- ment rapide et peut totalement remettre en phase l'échan- tillonnage en un intervalle de temps inférieur à la durée d'une seule ligne de télévision, après que la décision de rafraîchissement ait été prise. S'il apparaît dans le signal d'entrée une "variation parasite brusque", a la suite de quoi le signal possède une position de phase radicalement différente par rapport au signal qui était présent avant cette variation brusque, la décision de remettre en phase l'échantillonnage sera prise dans un intervalle de temps de quelques lignes et la mémoire de salves de référence du convertisseur analogique/numérique 36 sera remise en phase lors de la ligne suivante de télévision. Les échantillons numériques, qui sont prélevés par le convertisseur anal6gique/numérique 36,sont envoyés sous la forme d'un mot numérique à huit bits en parallèle dans huit lignes à l'additionneur de séquence de synchronisa- rion numérique 40, qui introduit une synchronisation numéri- que et d'autres informations dans une partie de l'intervalle de suppression horizontale en vue de fournir les informa- tions nécessaires de synchronisation qui sont utilisées pen- dant les opérations d'enregistrement et de reproduction. Bien que les mots numériques soient envoyés par l'intermé- diaire de lignes 38 à l'additionneur de séquence 40, ils peuvent être également envoyés dans des lignes 39, qui peu- vent être raccordées à un autre appareil tel que celui qui serait utilisé dans le processus d'édition par exemple. On notera qu'il n'existe aucune relation de phase précise entre l'impulsion de synchronisation horizontale et la phase de la sous-porteuse du signal de télévision couleurs analogique composite dans les systèmes de signaux de télévision habi- tuellement utilisés. C'est pour cette raison que l'impulsion de synchronisation horizontale a été supprimée et sera par conséquent reconstituée ultérieurement à la sortie. Cepen- dant, lorsque les impulsions de synchronisation horizontale sont éliminées, il doit être prévu certains moyens de déter- mination de l'information vidéo active sur une base ligne par ligne et l'additionneur de séquence de synchronisation numérique 40 effectue cette opération au moyen d'une inser- tion de l'information dans le flux des données. L'adjonction de l'information de synchronisation numérique aux échantil- lons numériques de l'intervalle des données vidéo du signal de télévision forme un signal de télévision couleurs traité,- qui est envoyé par l'intermédiaire des lignes 48 à des cir- cuits 50 et 52 contenant chacun un convertisseur 8-en-24 bits ainsi qu'un commutateur 2-en-1 pour envoyer l'un ou l'autre des deux signaux d'entrée à la sortie de ce dernier. Au cours de l'enregistrement, les signaux présents dans la ligne 48 sont envoyés à la sortie et, au cours de la repro- duction, les signaux apparaissant dans les voies 146 ou 148 de transmission des signaux de reproduction sont envoyés à la sortie. Le convertisseur 8-en-24 bits convertit simple- ment trois mots successifs à huit bits en un mot à 24 bits en parallèle en vue du traitement de ce dernier par des mémoires à accès direct, et peut être inutile si les mémoi- res particulières utilisées dans l'appareil sont suffisam- ment rapides pour traiter l'information à la cadence de huit bits. A ce sujet on notera que la conversion de trois mots à 8 bits en un mot à 24 bits permet de réaliser un cadence- ment des données à une cadence égale à un tiers de la cadence d'horloge des données à 8 bits. Les données prove- nantdes circuits 50 et 52 sont envoyées respectivement par l'intermédiaire de lignes 54 et 56 à un groupe de mémoires à accès direct, comme cela est représenté. Sur le schéma- bloc on voit également le trajet suivi par les signaux lors de la reproduction depuis les commutateurs 50 et 52 jus- qu'aux mémoires; on notera également que seul un groupe de lignes sont utilisées pour cette interconnexion, c'est-à- dire que la voie suivie par les signaux au cours de l'enre- gistrement suit les mêmes conducteurs que le trajet suivi par les signaux lors de la reproduction. Les lignes 54 partant du circuit 50 aboutissent aux mémoires à accès direct 60 et 62, qui sont identifiées respectivement par les dénominations RAM 1 et RAM 3, les lignes 56 aboutissent aux mémoires 64 et 66, qui sont iden- tifiées sous les dénominations respectives RAM 2 et RAM 4. Etant donné que le fonctionnement des mémoires 60-66 sera décrit de façon détaillée en liaison avec les chronogrammes représentés sur les figures 4a, 4b, 5a et 5b, en fonction de l'enregistrement et de la lecture de données en rapport avec ces mémoires, on utilisera de façon prédominante les appellations CRAM 1" ou "RAM 4" afin de conserver la clarté des explications lorsque l'on parlera des chronogrammes. Les signaux de sortie des mémoires 60 et 62 sont envoyés par l'intermédiaire de lignes 70 à un convertisseur 24-en-8 bits 72 et, de manière similaire, les signaux de sortie des mémoires 64 et 66 sont envoyés par l'intermédiaire de lignes 74 à un convertisseur 24-en-8 bits 76. On notera que si les mémoires peuvent traiter des données à la cadence de mots à 8 bits, alors le convertisseur 24-en-8 bits serait natu- rellement inutile. Les signaux de sortie des convertisseurs 72 et 76 sont envoyés par l'intermédiaire de lignes respec- tives 78 et 80 à des circuits 82 et 84 qui ajoutent un bit d'information de parité, convertissent l'information paral- lèle à 8 bits en des données séquentielles ou série et codent ces dernières en utilisant un système de modulation par impulsions codées, qui permet de mettre des données sous une forme codée avantageuse qui peut être caractérisée par un format non-retour à zéro à auto-cadencement et exempt de composante continue. Les données codées provenant du circuit 82 sont envoyées par l'intermédiaire d'une ligne 86 aux amplificateurs 88 et 90, dont les lignes de sortie 92 et 94 aboutissent respectivement aux têtes de transducteurs 96, qui sont désignées par les références 1, 3, 5 et 7 pour des raisons qui seront explicitées ultérieurement. La sortie du circuit de parité etdecodage 84 est raccordée à la ligne 96 qui aboutit de façon analogue, aux amplificateurs 98 et dont les lignes de sortie respectives 102 et 104 aboutis- sent aux têtes de transducteurs 106, qui sont désignées par les références 2, 4, 6 et 8. Comme cela ressort à l'évidence du dessin, les têtes de transducteurs 96 enregistrent les données codées provenant d'un canal de transmission des signaux tandis que les têtes de transducteurs 106 enregis- trent les données codées provenant du second canal. A ce sujet, on se référera à la figure 2 qui repré- sente les têtes de transducteurs désignées par les référen- ces 1 à 8, montées sur une roue 108 de telle manière que lesdites têtes sont réparties de façon équidistante sur le pourtour de la roue, dans un plan axial commun. Les signaux, * qui sont envoyés aux têtes des transducteurs, sont enregis- trés sur la bande magnétique lorsque le courant d'enregis- trement leur est envoyé et qu'elles sont en contact avec la bande. Dans le cas o l'on utilise 8 têtes plutôt que les quatre têtes habituelles pourles enregistreurs classiques à quatre têtes, deux têtes peuvent réaliser simultanément un enregistrement sur deux pistes séparées. Ainsi un ensemble de quatre têtes enregistrera les données provenant d'un canal, tandis que l'autre ensemble enregistre les données provenant du second canal. Un tel dispositif est décrit dans le brevet déposé aux Etats-Unis d'Amérique sous le No. 3.497.634 et ayant pour titre "Wide Band Instrumentation Rotary Head System Using Redundant Recording and Reproducing" (Système rotatif à têtes d'appareil à large bande, utilisant un enre- gistrement et une reproduction redondants". Comme ce titre l'indique, les huit têtes de ce brevet sont utilisées en vue de réaliser un enregistrement redondant, contrairement à l'objet de la présente invention à savoir l'enregistrement simultané des données transmises par deux canaux délivrant des informations séparées. Si l'on se réfère à nouveau à la figure 1, on va maintenant décrire le fonctionnement du schéma-bloc lors de la reproduction, en se basant sur ledit schéma-bloc, et étant entendu que le trajet de circulation des signaux de reproduction est représenté par les lignes épaissies compor- tant des hachures transversales. Les têtes de transducteurs 96 et 106 envoient les signaux aux préamplificateurs 109 oui amplifient les signaux reçus et les envoient aux deux commuta- teurs 2-en-1 110 et 112 qui sélectionnent les signaux appro- priés provenant des amplificateurs et les transmettent aux lignes respectives de sortie 114 et 116, qui aboutissent à des correcteurs respectifs de distorsions et à des circuits respectifs de traitement de défauts 118 et 120. Les entrées 124 et 126 des correcteurs de distorsions sont reliées à des commutateurs 128 et 130 qui sont aptes à commuter la sortie de l'un ou l'autre des correcteurs de distorsions 118 ou 120 sur les lignes de sortie 132 ou 134 qui aboutis- sent aux circuits 138 et 140 de décodage, de traitement des défauts, d'acquisition des signaux d'horloge et de mise sous forme de caractères. Etant donné que deux canaux de trans- mission d'informatiors sont reproduits et que, comme cela sera décrit ciaprès, chaque canal traite simultanément des lignes successives de l'information du signal de télévision traité, l'interversion des deux canaux de transmission de l'information au cours de la lecture aurait pour effet d'in- verser la position verticale de couples voisins de lignes horizontales et produirait par conséquent une image vidéo légèrement tronquée ou mutilée. C'est pour cette raison que les commutateurs 128 et 130 peuvent raccorder la sortie de l'un ou l'autre des correcteurs de distorsions 118 ou 120 à l'un ou l'autre des circuits de décodage 138 ou 140. La position des commutateurs 128 et 130 est commandée par un signal de commande qui provient du montage logique de comman- de des mémoires de reproduction (figure 10) par l'intermé- diaire de la ligne 142 et qui est déterminé par le signal d'identification de ligne détecté par le décodeur contenu dans le circuit 52. Une fois que les circuits respectifs 138 ou 140 ont décodé les données, ont effectué le contrôle de parité pour déterminer si des erreurs sont présentes dans les données, ont récupéré les signaux d'horloge à partir des données elles- mêmes en vue de leur utilisation lors de la reproduction, et ont transformé les données séquentielles en données en paral- lèle, c'est-à-dire ont reconverti les données séquentielles ou série en des mots numériques à 8 bits en parallèle, les données sont envoyées dans les lignes 146 et 148 aux circuits et 52 respectivement, en vue de leur transmission aux mémoires 60-66, comme représenté. Les données sont ensuite lues hors des mémoires 60 et 62 en étant transmises dans la ligne 150 qui aboutit à un commutateur 2-en-1 152, et les données provenant des mémoires 64 et 66 sont également en- voyées-au commutateur 52 par l'intermédiaire de la ligne 154. Le commutateur 152 sélectionne les données provenant de l'une ou l'autre des lignes 150 et 154 et les transmet, dans la ligne 156, à un compensateur de défauts 160 qui est apte à introduire une information dans le flux des données afin de compenser des manques, des erreurs ou d'autres défauts qui ont été détectés dans les données au cours de la repro- duction. Dans le cas o le compensateur de défauts 160 con- tient un circuit de retardement effectuant un retard de deux lignes, il introduit un mot de données qui est apparu au même emplacement relatif dans la ligne vidéo horizontale, mais deux lignes auparavant et par conséquent quatre positions de ligne horizontale: antérieurement dans le canevas vidéo, et qui est relativement représentatif de l'information qui a été perdue dans le flux de données. A ce sujet l'image de télévision NTSC à 525 lignes possède approximativement 570 échantillons à huit bits dans la partie des données vidéo de chaque ligne et, étant donné que la seconde ligne précédente possède une information qui a la même phase de sous-porteuse et qui, dans la plupart des cas, possède un contenu relative- ment proche de l'information vidéo présente dans la ligne remplacée, l'insertion de ce mot numérique dans le flux des données pour l'information défectueuse n'introduit pas, dans la plupart des cas, des perturbations notables dans l'information vidéo. Cependant, afin d'obtenir une compensa- tion plus précise, le compensateur de défauts 1i0 est agencé de manière à fournir un retard de 262 lignes (pour un appa- reil du système NTSC) et à introduire le mot de données qui est apparu dans la trame précédente. Ceci aboutit à une com- pensation plus précise des données défectueuses, étant donné que les données introduites sont décalées d'une position de ligne, dans le canevas de télévision à 525 lignes, par rap- port aux données défectueuses et que, comme l'information introduite est apparue un-soixantième de seconde avant l'information défectueuse, l'information introduite semble presque identique lors de l'affichage, pour un observateur. Pendant le fonctionnement de l'appareil, si les données provenant du commutateur 2-en-1 152 n'ont pas été détectées comme étant des données soit perduées, erronées ou sinon défectueuses, elles sont transmises par l'intermédiai- re de la ligne 156 à un commutateur 162 qui possède un con- tact mobile 164 placé dans la position inférieure 2, et les données traversent ce commutateur 162 pour aboutir au conver- tisseur numérique/analogique 170 par l'intermédiaire de la ligne 166. Dans le cas o les données sont déterminées comme étant défectueuses, le commutateur est commandé de manière à avoir son contact mobile dans la position 1, dans laquelle il reçoit les données provenant du compensateur de défauts par l'intermédiaire de la ligne 168. Grâce à une commuta- tion entre les positions 1 et 2, soit les données actuelles, soit les données de remplacement provenant du compensateur de défauts 160 sont envoyées au convertisseur numérique/ analogique 170. Pour commander le fonctionnement du commutateur ainsi que le compensateur de défauts 160, il est prévu une ligne de commande 174. Les signaux présents dans la ligne 174 placent de façon effective le commutateur 162 dans la posi- tion 2 lorsque les données ont été déterminées comme étant des données perdues ou bien défectueuses par suite de la dé- tection d'un défaut ou d'un manque dans les fréquences radio- électriques ou bien d'une erreur de parité respectivement, comme cela sera décrit de façon détaillée ci-après. La ligne 174 aboutit également au compensateur de défauts 160, en vue du contrôle de certains aspects de son fonctionnement, et en particulier la mémorisation ou l'enregistrement de données dans ce compensateur. Etant donné que l'on désire substituer uniquement des données raisonnablement bonnes provenant du compensateur de défauts, on notera que la mémorisation de données mauvaises ou défectueuses dans le compensateur 160 provoquerait l'envoi, à un instant ultérieur, de données mau- vaises ou défectueuses par le commutateur 162. Pour cette raison les signaux, qui sont présents dans la ligne 174 et qui actionnent le commutateur 162, empêchent également l'en- registrement de données perdues ou erronées dans le compen- sateur 160. Le compensateur de défauts fournissant un retard de deux lignes ne sera pas représenté, ni décrit en détail ici, étant donné qu'il peut comporter le circuit de retardement fournissant un retard de deux lignes, qui est contenu dans le correcteur numérique de base de temps No. TBC-800, men- tionné précédemment, dont la structure est représentée sur le schéma No. 1374060 à la page 3-91/92 du catalogue numéro 7896382-02, publié en octobre 1975. Ce schéma concerne un système NTSC et un schéma associé pour un circuit PAL-CECAM représentés dans le même catalogue, No. de schéma 1374064 à la page 3-97/98. On notera que le compensateur de défauts 160 fournissant un retard de 262 lignes est prévu pour un système NTSC et qu'un compensateur de défauts, qui mémorise essentiellement une trame complète d'informations pour un système PAL ou SECAM, nécessiterait un retard de 312 lignes et un inverseur de phase de chroma de 1800. Après que le flux des données ait été soumis à la compensation de défauts, il est envoyé par l'intermédiaire du commutateur 162 et de la ligne 166 au convertisseur numé- rique/analogique 170 qui transforme les mots numériques à 8 bits en un signal analogique en utilisant un circuit clas- sique tel que celui décrit dans le correcteur numérique de base de temps modèle No. TBC-800 déjà cité et fabriqué par la Société dite Ampex Corporation. Les données numériques présentes dans la ligne 166 peuvent être également envoyées à un convertisseur séparé 24-en-8 bits 173 de manière à four- nir un mot à 8 bits dans la ligne 175, qui peut être reliée par interface à un autre appareil à des fins d'édition. Le circuit schématique du convertisseur numérique/analogique est représenté sur le schéma No. 1374068 situé à la page 3-105/106 du catalogue No. 7896392-02 publié en octobre 1975. Après que les données aient été converties en un signal analogique, elles sont envoyées par l'intermédiaire de la ligne 184 au circuit de traitement de sortie 186 qui donne au signal analogique le niveau correct en courant con- tinu, filtre ce signal, rend l'amplitude uniforme, réalise une limitation du noir et introduit dans le signal les impul- sions de synchronisation horizontale., de salve de référence de sous-porteuse, de synchronisation verticale et de correc- tion de distorsions de telle manière que, comme cela est requis, un signal de télévision couleurs analogique composi- te complet est présent à la sortie de la ligne 188. On n'a pas représenté ici le schéma spécifique du circuit de trai- tement de sortie 186, qui peut être rélisé par un circuit classique représenté dans le circuit de sortie vidéo du cor- recteur numérique de base de temps modèle No. TBC-800 déjà cité. Les schémas de ce circuit sont représentés à la page 3-115/116, Np. de schéma 1374224 du catalogue No. 7896382-02 de la Société dite Ampex Corporation, publié en octobre 1975. Le signal vidéo de référence provenant de la station est également envoyé par l'intermédiaire de la ligne 190 à un générateur de synchronisation 192 qui délivre un signal d'horloge de référence par l'intermédiaire de la ligne 194 à un générateur de signaux d'horloge/circuit de commutation 196, qui est utilisé pour envoyer dans les lignes désignées d'une manière générale par la référence 198 différents si- ginaux d'horloge, destinés à être utilisés par les circuits de l'ensemble du schéma-bloc de la figure 1. De même un cir- cuit de logique et de réaction d'asservissement 200 est raccordé de façon fonctionnelle aux circuits de servocommande prévus pour l'entraînement de la bande et de la roue porte- têtes et reçoit les signaux de servocommande d'entraînement de la bande par exemple à partir des tachymètres associés de façon fonctionnelle au cabestan d'entraînement de la bande et à la roue porte-têtes pivotante, comme cela sera décrit ci-après. En outre les signaux de commande des modes d'enre- gistrement et de lecture d'édition et de référence sont envoyés au circuit 200 qui envoie des signaux de commande au généra- teur de signaux d'horloge/commutateur 196 pour la commande du fonctionnement de l'appareil d'enregistrement et de reproduction ici décrit. Alors que l'pn a indiqué ci-dessus, en référence à la figure 1, une description générale du fonctionnement de l'appareil sous la forme des trajets de circulation des signaux pendant l'enregistrement et la reproduction, et une description des opérations générales qui sont effectuées par. le circuit représenté sur cette figure, on n'a pas décrit le cadencement relatif des opérations de reproduction et d'enregistrement, autrement que d'une manière très générale indiquant que le signal de télévision couleurs composite envoyé à l'entrée 30 au cours des opérations d'enregistre- ment et le signal de télévision couleurs délivré à la sor- tie de la ligne 188 au cours des opérations de reproduction sont censés être des données en temps réel, c'est-à-dire que le signal est continu et synchrone avec la référence de la station et possède le cadencement ou rythme de base sous la forme des impulsions de synchronisation horizontale et verticale, de la fréquence de la sous-porteuse et analogues. Cependant le traitement des signaux numériques, qui est enregistré sur la bande magnétique, est réalisé de manière à dilater les données dans le temps de façon à ré- duire l'effet des imperfections de la bande sur le signal enregistré. En d'autres termes, le signal est enregistré sur la bande à une cadence d'horloge plus lente que la ca- dence d'horloge en temps réel, mais est enregistrée dans deux canaux plutôt que dans un seul canal, de telle manière qu'aucune information n'est perdue. En se référant à nouveau à la figure 1 et en c-onsi- dérant l'ensemble de l'appareil d'un point de vue global, on peut d'une manière générale décrire l'enregistrement et la reproduction comme se produisant en quatre phases opératoi- res séparées, c'est-à-dire que le signal de télévision cou- leurs numérique traité est (1) inscrit dans les mémoires RAM 1 à RAM 4 à une cadence d'horloge en temps réel, (2) lu hors des mémoires à une cadence plus lente, mais dans deux canaux séparés, et enregistré, (3) reproduit à partir de la bande dans les deux canaux et inscrit dans les mémoires à une vitesse plus lente, et (4) lu hors des mémoires à une vitesse en temps réel plus rapide et combiné dans un canal 2475320' unique de manière à reproduire le signal de télévision cou- leurs à la vitesse ou cadence en temps réel. Dans ce qui pré- cède, on notera que les mémoires à accès direct ou tout au- tre dispositif de mémoire, dans lesquelles on peut faire une inscription et une lecture, sont utilisées à la fois au cours des opérations d'enregistrement et de reproduction, et que les données inscrites en elles à une vitesse rapide sont lues à une vitesse plus lente lors de l'enregistrement, tan- dis que les données sont inscrites en elles à une vitesse -10 plus lente et en sont extraites par lecture à une vitesse plus rapide lors de la reproduction. En ce qui concerne l'opération d'enregistrement et en se référant à la figure 4a en liaison avec la figure 1, et en se rappelant que les données d'entrée dans la ligne 48 sont envoyées par l'intermédiaire des circuits 50 et 52 à chacune des quatre mémoires RAM 1 à RAM 4, les données sont inscrites de façon sélective dans les mémoires et sont lues hors de ces dernières selon une base ligne après ligne de télévision, chaque mémoire étant capable de mémoriser les données pendant une ligne de télévision traitée.Par consé- quent le signal de télévision présent dans la ligne 48 peut être considéré comme étant constitué de groupes successifs de quatre lignes de données, qui sont inscrites de façon sélective dans les mémoires selon une base ligne après ligne. En ce qui concerne l'ordre d'inscription des lignes de don- nées et en se référant à la figure 4a, la première ligne est inscrite dans la mémoire RAM 1 et cette opération est suivie par l'inscription des données de la ligne 2 dans la mémoire RAM 2, des données de la ligne 3 dans la mémoire RAM 3 et enfin des données de la ligne 4 dans la mémoire RAM 4. Il apparaît que les mémoires RAM 1 et 3 sont raccor- dées ensemble de façon opérationnelle tout comme les mémoi- res RAM 2 et 4 sont raccordées entre elles de façon opéra- tionnelle et que les données sont inscrites dans les mémoi- res RAM à une vitesse en temps réel. Comme cela est égale- ment représenté sur la figure 4a, les données des lignes 1 et 2 sont lues simultanément hors des mémoires RAM 1 et 2 à une vitesse plus lente ou dilatée dans le temps, comme cela est illustré par les traits plus longs représentés sur le 2475320' chronogramme de la figure 4a, la lecture de l'information pro- venant des mémoires RAM 1 et 2 apparaissant pendant l'inscrip- tion des lignes 3 et 4 dans les mémoires RAM 3 et 4. De façon similaire la lecture des données de la ligne 3 et de. la ligne 4 hors des mémoires RAM 3 et RAM 4 intervient pen- dant que les données de la ligne 1 et de la ligne 2 interve- nant ultérieurement sont inscrites dans la mémoire RAM 1 et dans la mémoire RAM 2. Par conséquent on notera que l'inscrip- tion dans les mémoires pendant l'opération d'enregistrement s'effectue à une vitesse en temps réel et que la lecture des données hors de la mémoire s'effectue à une vitesse plus lente, dilatée dans le temps et qu'aucune des mémoires RAM ne peut subir des opérations de lecture et d'inscription si- multanées. En outre les données de la ligne 1 et de la ligne 2 sont envoyées aux canaux séparés et la lecture simultanée des données de la ligne 3 et de la ligne 4 hors des mémoires RAM 3 et RAM 4 intervient également dans les canaux séparés. L'inscription des données dans les mémoires est effectuée à une cadence d'horloge qui est tirée du signal vidéo lui-même 20. et le signal d'horloge, qui est utilisé pour lire les don- nées hors des mémoires à une vitesse plus lente, est le si- gnal de cadencement ou de rythme utilisé par le système situé à la suite des mémoires pour commander les opérations de traitement des signaux et est produit par le circuit si- tué dans le codeur 82. Au cours de la reproduction, on peut comprendre aisé- ment le cadencement relatif des opérations de lecture et d'inscription dans les mémoires en se référant à la figure a en liaison avec le schémabloc de la figure 1, dans le- quel les données de la ligne 1 et de la ligne 2 sont inscri- tes simultanément dans les mémoires RAM 1 et RAM 2 à une vitesse plus lente, dilatée dans le temps, cette inscription étant suivie par l'inscription simultanée des données de la ligne 3 et de la ligne 4 dans les mémoires RAM 3 et RAM 4 à la même vitesse plus lente. Pendant que l'opération d'ins- cription s'effectue dans les mémoires RAM 3 et RAM 4, les données de la ligne 1 et de la ligne 2 sont lues séquentiel-- lement à la vitesse en temps réel plus rapide, hors des mé- moires respectives RAM 1 et RAM 2 et la lecture des données de la ligne 3 et de la ligne 4 intervient séquentiellement hors des mémoires RAM 3 et RAM 4 à la vitesse en temps réel plus rapide pendant l'inscription simultanée des données de la ligne 1 et de la ligne 2 dans les mémoires RAM 1 et RAM 2. Par conséquent la sortie des mémoires RAM fournit la sequen- ce correcte des lignes de données à la vitesse en temps réel plus rapide, même si les données sont inscrites dans les mémoires à la vitesse plus lente, dilatée dans le temps et si la lecture et l'inscription ne sont effectuées simultané- ment dans aucune des mémoires. Le signal d'horloge, qui commande l'inscription des données dans les mémoires, est produit par le circuit décodeur et est tiré des données elles-mêmes. Le signal d'horloge permettant la lecture des données hors des mémoires est synchronisé sur la référence de la station et désigné sous le terme de signal d'horloge de référence qui, naturellement, est en temps réel. Après avoir fourni la description permettant la com- préhension générale du cadencement pour les opérations d'ins- cription et de lecture dans les mémoires à accès direct au cours de l'enregistrement et de la reproduction, on va maintenant décrire les données réelles, qui sont enregistrées sur la bande magnétique et sont reproduites à partir de cette dernière, avant de fournir la description détaillée des chronogrammes des figures 4b et 5b. A ce sujet on se référera à la figure 6 qui représente les données du signal de télévision traité, qui seront enregistrées pour chaque ligne horizontale de l'image de télévision et qui sont repré- sentéespour un système NTSC, à l'opposé d'un système PAL ou SECAM. Par conséquent, en se référant à la figure 6(1), on y voit représentée une ligne horizontale complète qui com- porte 227,5 cycles de là sous-porteuse couleurs (SC), dont la première partie représentée sur la gauche représente l'in- tervalle de suppression horizontale, suivi par la partie vidéo active qui occupe environ 190 cycles de la sous-por- teuse intervenant au cours de cette période de temps. Comme cela est parfaitement représenté, le signal de télévision couleurs analogique composite comportil'impulsion de synchro- nisation-horizontale au début de chaque ligne de télévision, suivie par une salve de référence s'étendant sur environ neuf à onze cycles du signal de fréquence de sous-porteuse, avant qu'intervienne l'information vidéo active. Sur la figu- re 6(1) on a représenté les cycles de synchronisation hori- zontale et de salve de référence au moyen d'une ligne formée de tirets dans l'intervalle de suppression horizontale, qui est représenté comme s'étendant sur un intervalle de temps de 37 cycles de la sous-porteuse. Comme cela a été mentionné précédemment, le signal de synchronisation horizontale et la salve de référence de sous-porteuse sont supprimés du signal de télévision couleurs composite par le circuit additionneur de synchronisation numérique 40, et l'appareil présentement décrit est apte à effectuer l'insertion de l'information de synchronisation numérique pendant cet intervalle de temps. L'information re- quise est inscrite dans l'intervalle de suppression horizon- tale pendant une durée qui est nettement moins longue que la durée de l'intervalle de suppression horizontale complet, l'inscription des données retardée au début de chaque inter- valle de ligne horizontale pendant une durée égale à environ 25 cycles de la sous-porteuse devant être insérée dans les 12 derniers cycles de sous-porteuse de l'intervalle de sup- pression horizontale. On notera que le retard est représenté sur le dessin comme étant égal à 25 cycles de la sous-porteu- se couleurs. Cependant le signal, qui commande l'inscription des données dans la mémoire est en réalité retardé de 25,5, cycles et le signal d'inscription est synchronisé de manière à effectuer une inscription pendant 12 cycles de la séquence de synchronisation, suivis par 190 cycles de l'information vidéo active pour chaque ligne, et ceci fournit au total 202 cycles constituant l'intervalle de ligne du signal de télévision traité, qui est toujours inscrit en mémoire. On ne tient pas compte des 25,8 cycles restants. On notera que la séquence de synchronisation numérique peut être détermi- née comme étant légèrement supérieure ou inférieure à 12 cycles de la sous-porteuse et que, également, le nombre des cycles de sous-porteuse de l'intervalle du signal vidéo actif de chaque ligne de télévision peut être légèrement supérieur à 190. Cependant le total de l'intervalle du si- gnal vidéo actif, de la séquence de synchronisation et du retard doit être égal à 227,5 cycles pour chaque ligne horizontale de télévision. L'information de synchronisation insérée dans la ligne de télévision fournit nettement plus d'informations que ce qui était fourni par le signal de synchronisation horizontale et la salve de référence, comme cela ressortira à l'évidence. Par conséquent, comme cela est représenté sur la figure 6(1), l'inscription des données dans les mémoires à accès direct est retardée pendant un intervalle de temps se situant au début de chaque ligne hori- zontale et correspondant à environ 25 cycles de la sous-por- teuse, et au cours des 12 cycles terminaux de la période de sous-porteuse de l'intervalle de suppression horizontale, et la séquence de synchronisation horizontale est ajoutée au flux des données, cette dernière opération étant accom- plie par le circuit additionneur de la séquence de synchroni- sation numérique 40. La séquence de synchronisation numéri- que ainsi que l'intervalle des informations vidéo de la li- gne de télévision sont ensuite inscrits en mémoire en tant qu'informations de ligne de télévision traitées, l'intervalle des informations vidéo s'étendant pendant une durée égale à cycles de la sous-porteuse. Etant donné que le signal de télévision couleurs analogique d'entrée était de préférence échantillonné à une cadence triple de la fréquence de la sous-porteuse, 570 échantillons numériques à huit bits sont présents pendant l'intervalle de temps du signal vidéo de chaque ligne de télévision. Ces données, en plus de la séquence des données de synchronisation, qui est ajoutée, apparaissent dans la ligne 48 en vue d'être inscrites dans l'une des mémoires RAM 1 à RAM 4. On notera également que le retard de 25 cycles de la sous-porteuse concernant l'inscription de l'information du signal de télévision traité dans la mémoire fournit un inter- valle de temps pendant chaque intervalle de ligne, pendant lequel les données ne sont pas inscrites dans la mémoire, ce qui signifie que cet intervalle de temps peut être ulté- rieurement utilisé pour effectuer une commutation des têtes de transducteurs et une correction de la base de temps. En d'autres termes, étant donné que le retard intervient avant 2475320- que l'inscription de l'information ait commencé pendant l'en- registrement et également pendant la reproduction, lorsque les données du signal de télévision traité sont à nouveau inscrites dans les mémoires, onaura nécessairement un retard proportionné qui sera utilisé avantageusement avant la lectu- re des données hors des mémoires, en vue de reconstituer la séquence ligne par ligne du signal de télévision. L'information de synchronisation numérique qui est introduite dans la dernière partie de l'intervalle de sup- pression horizontale contient l'information de synchronisa- tion, l'information de canevas et l'information d'identifica- tion de trame ainsi que l'information qui indique si la ligne est une ligne paire ou impaire. Les systèmes de servocommande, qui commandent la rotation de la roue porte-têtes 108, qui porte les têtes des transducteurs, ainsi que lèen.trainement de la bande magnéti- que, sont d'une manière générale classiques et seront décrits ci-après en liaison avec le schéma-bloc de la figure 28. Au cours de'l'enregistrement, les systèmes de servocommande de la roue porte-têtes et de l'entraînement de la bande utili- sent un signal rapporté à l'intervalle de ligne horizontale et qui, dans l'appareil ici décrit, est un signal H/64 obtenu à partir du signal d'entrée de télévision par le pro- cesseur d'entrée 32, et ce signal est utilisé pour commander la rotation de la roue porte-têtes 108, cependant que la rotation de cette roue portetêtes et l'entraînement du cabestan ou de la bande sont verrouillés réciproquement. Au cours de la reproduction, le signal d'identification est utilisé pour envoyer une information de synchronisation de ligne horizontale, et un signal associé de synchronisation verticale est utilisé pour fournir une information permettant de dériver un signal de synchronisation verticale et le cadra- ge couleurs. Dans l'appareil conçu pour le format de télévi- sion en couleurs NTSC, l'information ajoutée par le circuit additionneur de séquence 40 contient le numéro réel des intervalles de ligne pour chaque intervalle de ligne dans la séquence à quatre trames, c'est-à-dire que les intervalles de ligne sont numérotés de 1 à 1050. Au cours de l'intervalle vertical suivant chaque quatrième trame de la séquence à quatre trames d'un signal de télévision en couleurs NTSC, le circuit 40 introduit une série de deux mots numériques uniques dans l'intervalle du signal vidéo actif de l'intervalle de ligne 1050. C'est cet- te série de mots qui est utilisée par les systèmes de servo- commande pour obtenir la synchronisation verticale en vue de réaliser un cadrage couleurs correct. * En se référant à la figure 6(2), qui est une repré- sentation à plus grande échelle de l'intervalle de suppres- sion horizontale, le retard d'inscription de 25 cycles de la sousporteuse est représenté à gauche et est suivi par un intervalle de 12 cycles de la sous-porteuse, pendant le- quel la séquence de synchronisation numérique est ajoutée. Il existe neuf cycles de la séquence d'horloge précédant un cycle d'identification No. 1 ou cycle d'horloge "ID 1", qui est suivi par un cycle d'information de cadrage et, ensuite, par un cycle d'identification No. 2 ou "ID 2". Les informa- tions ID 1 et ID 2 fournissent plusieurs avantages au cours des opérations ultérieures de fonctionnement de l'appareil, y compris l'avantage important de rendre l'appareil très lar- gement protégé contre des sauts de cycles, qui sont prédomi- nants dans les appareils d'enregistrement à modulation de fréquence. Cet avantage est dû à la synchronisation de la ligne horizontale sur la phase de la sous-porteuse, détermi- née avant l'enregistrement et qui est contenue dans la sé- quence d'horloge à neuf cycles et dans les informations ID 1 et ID 2. Chacun des neuf cycles de la séquence d'horloge contient ce qui est représenté dans la partie gauche de la ligne représentée à plus grande échelle, figure 6(3), et comprend de façon spécifique les chiffres codés en binaire 0, 0 et 5. La représentation binaire d'un cycle de séquence d'horloge est également représentée dans la partie gauche de la figure 6(4) et comprend deux séries de huit bits de bas niveau pour les zéros ainsi que le chiffre 5 codé en binaire, contenant le bit 2 , le bit 2 de niveau haut et le bit 2' de niveau bas, ce qui représente le nombre binaire équivalent du chiffre en système décimal 5. Comme cela sera indiqué, un bit de parité est également ajouté aux données et, lorsque la séquence est mise en série, ce bit de parité a pour effet de faire apparaître la séquence sous la forme de 24 zéros successifs, suivie par la séquence "101". Ceci est utilisé dans le décodage lors de la reproduction, afin d'identifier la synchronisation de mot, comme cela sera dé- crit ci-après. Le cycle qui est repéré par IDi inclut trois échantillons d'un nombre particulier, comme par exemple la représentation numérique de deux dans le cas o la ligne du signal vidéo est une ligne de numéro impair, et la repré- sentation numérique de vingt dans le cas o il s'agit d'une ligne paire. De façon analogue, le cycle repéré par ID 2 peut contenir la représentation numérique de dix, par exem- ple, pour une ligne impaire et la représentation numérique de quarante pour une ligne paire. Par conséquent quatre chiffres séparés sont prévus dans les cycles ID 1 et ID 2, et ces chiffres identifient de façon effective si la ligne est une ligne paire ou impaire. L'information de cadrage peut être prévue pendant le onzième cycle situé entre les informations ID 1 et ID 2, de telle manière que l'appareil peut instantanément avoir l'information indiquant la trame et l'image, dans lesquel- les la ligne est située. A ce sujet, le système NTSC con- tient une séquence de quatre trames et l'information conte- nue dans la cellule de cadrage permet d'identifier s'il s'agit de la première ou de la seconde trame de la première ou de la seconde image de l'ensemble de la séquence de quatre trames. En outre, étant donné qu'une séquence à qua- tre trames devrait nécessairement comprendre 1050 lignes d'information de télévision, on peut prévoir la ligne parti- culière des quatre trames de lignes, c'est-à-dire que l'on peut prévoir le nombre 526 qui indiquerait que la première ligne de la première trame de la seconde image est identi- fiée. Lenombre de lignes ainsi que toute autre information est ajouté, comme cela est représenté dans la partie de droite de la figure 6(3) et comporte trois mots désignés par A, B et C. Le nombre 1050 nécessite 11 bits ou unités d'information binaire et, pour un système PAL possédant au total 2500 lignes dans une séquence de trame en couleurs, un total de 12 bits est nécessaire. Ces bits sont séparés de telle manière que les 6 premiers bits de poids les plus importants sont contenus dans le mot A et sont suivis par - les 6 bits de poids les plus faibles contenus dans le mot B. Le mot C contient 3 bits de données, qui identifient une in- formation telle qu'un système NTSC, PAL et SECAM,qu'il s'a- gisse d'un système en couleurs ou monochrome, par exemple. Trois autres bits peuvent être utilisés pour identifier le nombre de trames dans l'ensemble de la séquence. Mais bien que le nombre exact de lignes fournisse également le nombre de trames, un appareil moins sophistiqué ou un appa- reil portable peut utiliser simplement le nombre de trames plutôt que le nombre réel de lignes. Le dernier bit de cha- cun des mots A, B et C est à un niveau élevé, de sorte qu'un compteur de zéros consécutifs ne pourra pas détecter une synchronisation incorrecte de mots, comme cela sera décrit de façon détaillée ci-après. En prévoyant cette information, le cadrage couleurs exact et l'identification de lignes exacte sont disponibles suivant une base ligne par ligne, et cette information peut être avantageusement utilisée dans une opération d'édition. Par conséquent, pendant l'in- tervalle de temps de 12 cycles de la sous-porteuse couleurs, une quantité nettement plus importante d'informations est prévue dans le signal de télévision enregistré, que la quan- tité d'informations qui est présente dans l'ensemble de l'intervalle horizontal du signal de télévision couleurs analogique. Comme cela a été précédemment mentionné, les données situées dans les mémoires en sont extraites par lecture pour être enregistrées dans les deux canaux constitués des lignes et 74, à une vitesse plus lente que la vitesse à laquelle les données sont inscrites dans les mémoires. Etant donné que la cadence d'échantillonnage du convertisseur analogique/ numérique 36 est un multiple de la fréquence de sous-porteu- se, et est égal de préférence au triple de la fréquence de sous-porteuse (d'environ 10,7 MHz), les données présentes dans les lignes 48 circulent à une cadence de 10,7 MHz. Ce- pendant, étant donné que les données sont converties de- puis une forme de données en parallèle à 8 bits sous une forme de données en parallèle à 24 bits, la cadence effecti- ve, à laquelle les données sont inscrites dans les mémoires au cours de l'enregistrement, s'effectuent à la fréquence de la sous-porteuse, qui possède une valeur d'environ 3,58 MHz. La vitesse plus lente, à laquelle les données sont lues hors des mémoires dans les lignes 70 à 74, est d'environ 1,6 MHz. Cependant on va indiquer ci-après la fréquence pré- cise à laquelle cette opération est effectuée, en liaison avec la figure 6(1), qui montre l'intervalle du signal vidéo actif de la ligne horizontale ainsi que les 12 cycles de sous-porteuse de l'information de la séquence de synchroni- sation numérique. Les données associées à chaque cycle des 12 cycles de la sous-porteuse de la séquence de synchronisa- tion numérique et l'intervalle des données vidéo suivant sont lues hors des mémoires sous la forme de 24 bits de don- nées en parallèle en utilisant 202 cycles de la cadence d'horloge de 1,6 MHz, et de ce fait la seule ligne d'infor- mations de télévision traitée est lue horsdes mémoires et est enregistrée pendant un intervalle de temps correspondant à deux intervalles de ligne horizontale. Cette fréquence étant choisie, la fréquence à laquelle les données dans chaque canal doivent être enregistrées, est la suivante fréquence de ligne horizontale x 202 cycles/ligne x 3 échantillons/cycle x 9 bits/échantillons. F = 7,86713185 kHz x 202 x 3 x 9 = 42,90733711 MHz. Les 9 bits de chaque échantillon résultent de l'ad- dition d'un bit de parité au- mot de donnée à 8 bits. Etant donné que le mot de donnée à 9 bits est présent sous une forme en parallèle, avant d'être mis sous forme séquentielle par les circuits de mise en série et de codage 82 et 84, la fréquence des données sera égale à environ 42, 90733711 MHz, divisée par 9, c'est-à-dire sera d'environ 4,767481901 MHz. Cependant les données enregistrées lues hors des mémoires pendant la reproduction se présentent à une cadence corres- pondant à 27 bits de données en parallèle (ce qui-est obtenu par l'addition de 3 bits de parité au mot de 24 bits lu hors des mémoires) et non à 9 bits, et par conséquent la fréquen- ce, à laquelle les données sont lues hors des mémoires, sera égale à 4, 7674481901 MHz divisé par 3, ce qui fournit 1,589160634 MHz, valeur à laquelle on se référera ci-après en indiquant 1,6 MHz. Les calculs précédents des fréquences sont valables pour un système NTSC et non pour un système PAL ou SECAM, qui impliquerait nécessairement l'emploi de fréquences différentes, qui peuvent être calculées de façon similaire, mais qui ne sont pas indiquées ici. Il ap- paraîtra à l'évidence que si les données sont lues hors des mémoires pour l'enregistrement en utilisant la cadence d'horloge de 1,6 MHz, la même fréquence d'horloge sera uti- lisée au cours de la reproduction pour inscrire les données dans les mémoires et on utilisera, de façon analogue, la fréquence de sousporteuse de 3,58 MHz pour lire les données hors des mémoires en vue de les envoyer au commutateur 152. Compte tenu de la description donnée ci-dessus des fréquences d'horloge qui sont utilisées au cours de l'ins- cription et de la lecture de données dans et hors des mé- moires, ainsi que de la séquence de fonctionnement pour l'inscription et la lecture des données dans et hors des mé- moires pendant les opérations d'enregistrement et de repro- duction de l'appareil conforme à l'invention en référence aux figures 4a et 5a, et compte tenu de l'information numé- rique et de la relation de cadencement de l'information numérique en rapport avec le signal de télévision traité décrit en référence à la figure 6, on va décrire ci-après de façon plus détaillée le fonctionnement spécifique des mémoi- res à accès sélectif ou direct, en liaison avec les figures 4b et 5b. En considérant tout d'abord le processus d'enregis- trement et en se référant à la figure 4b(3), on voit repré- sentée sur cette dernière une série de quatre lignes succes- sives de télévision pour lesquelles l'intervalle de suppres- sion horizontaleest représenté comme ayant un niveau bas et l'intervalle d'information vidéo active est représenté comme ayant un niveau haut. Les lignes 4b(1) et 4b(2) repré- sentent respectivement la fréquence de synchronisation hori- zontale divisée par 4 et par 2, (H/4 et H/2). Comme cela a été précédemment mentionné en rapport avec la description de la figure 6, la partie initiale de l'intervalle de suppres- sion horizontale est effectivement négligée par suite du retard de l'inscription de l'information numérique dans les mémoires, ce retard étant égal à environ 25 cycles de la sous-porteuse. La figure 4b(4) représente les impulsions de remise à l'état initial, qui apparaissent en vue de provo- quer la remise à l'état initial d'un compteur qui commande l'inscription des données dans les mémoires. Les figures 4b(5), 4b(10), 4b(7) et 4b(12) représentent respectivement le cadencement de l'inscription des données dans les.mémoi- res RAM 1-4 pendant la séquence temporelle qui a été décrite en rapport avec la figure 4a. Par conséquent les signaux de commande de validation d'inscription envoyés aux mémoires respectives autorisent l'inscription lorsqu'ils sont au niveau bas et la lecture lorsqu'ils sont au niveau haut. De façon similaire, les lignes de sélection de mémoire contrô- lent si les sorties des quatre mémoires RAM 1-RAM 4 doivent être envoyées aux lignes de sortie, en tenant compte du fait que les mémoires sont raccordées par couples. Effectivement les données provenant d'une mémoire sont transmises à la ligne de sortie lorsque la ligne de sélection de mémoire, qui lui correspond, est au niveau haut. Les figures 4b(6), 4b(11), 4b(8) et 4b(13) représentent respectivement le caden- cement pour les lignes de-sélection des mémoires RAM 1-RAM 4. Pour la lecture des données à partir des mémoires, la figure 4b(9) représente les impulsions de remise à l'état initial apparaissant toutes les deux lignes avec l'impulsion de remise à l'état initial de gauche, qui remet à l'état initial les mémoires RAM1 3 et RAM 4, et l'impulsion de remise à l'état initial apparaissant ultérieurement et re- mettant à l'état initial les mémoires RAM 1 et RAM 2, de telle manière que les données pour chaque ligne peuvent être lues à la cadencé d'horloge de 1,6 MHz. A ce sujet il faut rappeler que la lecture des mémoires RAM 1 et RAM 2 s'effectue simultanément dans deux canaux séparés, comme c'est le cas pour les mémoires RAM 3 et RAM 4. Les impul- sions de remise à l'état initial pour la lecture des mémoi- res sont retardées de manière à apparaître pendant l'inter- valle de suppression horizontale négligé, afin que l'on soit certain que toutes les données sont inscrites dans les mémoires respectives pendant l'opération d'inscription. Les lignes formées de tirets représentées sur les figures 4b(6), 4b(8), 4b(11) et 4b(13) sont destinées à illustrer la séquen- ce de cadencement pendant le fonctionnement de l'appareil dans le mode EE, qui est un mode d'essai, au cours duquel les données sont transmises par l'intermédiaire des mémoi- res depuis l'entrée 30 à la sortie 188, sans enregistrement, ni reproduction des données. Le signal de télévision d'en- trée est transmis par l'intermédiaire d'une mémoire directe- ment à la sortie en utilisant une cadence d'horloge en temps réel à 3,58 MHz et l'intervalle de temps requis pour lire les données hors des mémoires correspond à l'intervalle de temps requis pour l'inscription des données dans ces mémoi- res. En ce qui concerne le fonctionnement des mémoires à accès sélectif ou direct RAM 1 à RAM 4 au cours des opéra- tions de reproduction, comme cela a été largement décrit en rapport avec la figure 5a, le fonctionnement plus détaillé est représenté sur les chronogrammes de la figure 5b, qui in- cluent l'équivalent de quatre lignes d'informations vidéo successives sur la figure 5b(3), un signal de fréquence H/4 sur la ligne 5b(1) ainsi qu'une impulsion de remise à l'état initial de tachymètre sur la ligne 5b(2), qui apparaît à chaque rotation de la roue porte-tête 108 portant les huit têtes du transducteur. Etant donné que chaque tête de trans- ducteur inscrit un ensemble de huit lignes de l'information du signal de télévision traité à chaque passage sur la bande vidéo et qu'il existe huit têtes sur la roue porte-têtes, comme cela est représenté sur la figure 2, l'impulsion de remise à l'état initial du tachymètre apparait toutes les 64 lignes. Une impulsion de remise à l'état initial de lec- ture intervient au cours de la dernière partie de l'inter- valle de ligne horizontale, comme cela est visible lorsque l'on compare les lignes des figures 5b(4) et 5b(3), l'impul- sion de remise à l'état initial de lecture étant cadencée de manière à être en correspondance avec le retard qui inter- vient lors de l'inscription de l'information hors des mémoi- res au cours des opérations d'enregistrement; cette impul- sion de remise à l'état initial apparaît de manière à ne lire que les informations ID 1, ID 2 et l'information de cadrage qui est présente dans la séquence de synchronisa- tion numérique qui a été ajoutée au cours de la dernière par- tie de l'intervalle de ligne horizontale et de l'intervalle suivant des données vidéo. Comme cela a été décrit en rapport avec le schéma-bloc de la figure 1, les signaux de sortie des mémoires RAM 1 et RAM 3 apparaissent dans la ligne 150, tandis que les signaux de sortie des mémoires RAM2.-et RM3appa- raissentdans la ligne 154, ces deux lignes étant raccordées au commutateur 2-en-1 152 qui commute alternativement les données depuis lesdites deux lignes dans la ligne 156 qui est raccordée au compensateur de défauts 160 ou 162, en fonction du compensateur qui est utilisé. Le signal fournis- sant la commutation du commutateur 2-en-1 152.provient du générateur de signal d'horloge/commutateur 196 et le chrono- gramme pour la commande du commutateur 2-en-1 est représenté sur la figure 5b(5), ledit commutateur commutant au début de l'impulsion de remise à l'état initial de lecture de manière à recevoir une ligne complète des données du signal de télé- vision traité à partir de la ligne 150 ou de la ligne 154, et commute en alternance entre les deux lignes. Les figures b(8), 5b(9), 5b(14) et 5b(15) représentent des impulsions qui sont utilisées par le circuit logique 200 de commande des mémoires en vue de remettre à l'état initial des mémoi- res pour l'inscription des données dans ces dernières. Comme cela est représenté dans la partie médiane des figures 5b(14) et 5b(15), la première remise à l'état initial intervient au bout de neuf cycles de la cadence d'horloge de 1,6 MHz et la seconde impulsion apparaît au bout de 11 cycles de la caden- ce d'horloge. Ces impulsions sont utilisées par le circuit logique de cadencement et de commande des mémoires contenues dans le circuit logiqueet de réaction d'asservissement 200 et par le générateur de signaux d'horloge/circuit de commuta- tion 196 afin d'empêcher l'interruption, dans les mémoires, des neuf cycles de la séquence d'horloge incluse dans l'in- formation de synchronisation numérique qui est introduite dans le signal de télévision traité au cours de l'opération d'enregistrement, comme cela a été décrit en référence à la figure 6(2). Les neuf cycles de la séquence d'horloge sont ajoutés à la séquence de synchronisation numérique de manière à autoriser la détection du signal de synchronisation formé du mot "101" et pour permettre la récupération de la cadence d'horloge mise en phase correcte, à partir des données au cours des opérations de reproduction, ce qui se produit dans les circuits décodeurs 138 et 140 situés en amont des en- trées des mémoires 60-66. Etant donné que ceci intervient en amont des mémoires, il est inutile d'inscrire la séquence des signaux d'horloge dans la mémoire au cours des opérations de reproduction et par conséquent ceci n'est pas effectué. Cependant le cadencement des impulsions d'inscription de commande danslesmémoires déclenche effectivement l'inscrip- tion de la donnée ID 1, des données d'information de cadrage et de la donnée ID 2 dans la. mémoires en des emplacements prédéterminés d'adresses de la mémoire. Ensuite, moyennant l'utilisation des impulsions de remise à l'état initial qui synchronisées par rapport à une référence de station, il se produit une lecture des mémoires au niveau des emplace- ments d'adresses prédéterminés et les données récupérées sont cadencées de façon correcte dans le temps. Les figures 5b(6), 5b(12), 5b(10) et 5b(16) sont les organigrammes concernant la sélection des mémoires RAM 1 à 4 respectivement, alors que les figures 5b(7), 5b(13), b(11) et 5b(17) représentent les signaux de validation d'instructions qui permettent la mise en oeuvre des opéra- tions de lecture et d'inscription en ce qui concerne les mé- moires RAM 1 à 4 respectivement. Les durées des opérations de lecture et d'inscription représentées sur la figure 5b sont analogues, mais inversées dans le temps par rapport aux organigrammes correspondants décrits précédemment en rapport avec la figure 4b, étant entendu que lors de la reproduc- tion, l'inscription dés données intervient à une cadence plus lente de 1,6 MHz, tandis que la lecture desdites don- nées intervient à la cadence plus rapide de 3,58 MHz, con- trairement au cas de l'enregistrement lors duquel l'inscrip- tion était effectuée à la cadence de 3,58 MHz et la lecture à la cadence de 1,6 MHz. Conformément à une caractéristique importante de l'appareil conforme à l'invention et en se référant briève- ment au schéma-bloc de la figure 1, on voit que l'échan- tillonnage du signal de télévision couleurs analogique par le convertisseur analogique/numérique 36 est effectué à une cadence de trois échantillons par cycle de sous-porteuse, ce qui représente pour le système NTSC une cadence d'environ 10,7 MHz et est commandé par un signal d'horloge reçu par l'intermédiaire de la ligne 46. En se référant à la figure 22, qui représente un cycle unique de la sous-porteuse, le signal de télévision est échantillonné en des positions de phase par rapport au point de passage.par zéro de la phase au point de phase 1200 et au point de phase 240 de la durée de la salve de référence, et le cadencement de l'échantillonnage est commandé de manière à obtenir des échantillons sur l'ensemble du signal de télévision à partir de positions qui sont définies de façon précise par rapport à la phase de la salve de référence contenue dans le signal qui doit être enregistrée. Aihsi, l'enregistrement et la reproduction ultérieurs peuvent être effectués de telle ma- nière qu'aucun déphasage de la sous-porteuse ne compliquera le fonctionnement de l'appareil en vue d'obtenir une récupé- ration fiable de l'information du signal de télévision en couleurs. A ce sujet et comme mentionné précédemment, la phase de la sous-porteuse couleurs n'est pas synchronisée par rapport à l'impulsion de synchronisation horizontale dans un signal vidéo composite NTSC. Le circuit générateur de signaux d'horloge et de mémorisation de salves de référen- ce 42 coagit avec le convertisseur analogue/numérique 36 de manière à fournir un échantillonnage précis qui est en syn- chronisme par rapport à la sous-porteuse de telle manière que des échantillons sont prélevés précisément au point de passage par zéro de la phase et aux points de phase à 120 et à 240 par rapport à'la salve de référence. Le signal d'horloge, qui commande l'instant de l'échantillonnage du signal de télévision couleurs analogique, est réglé du point de vue de la phase de manière que l'échantillonnage intervienne toujours auxdits points de phase mentionnés. Comme cela sera décrit ci-après, dans le cas o il apparaît une "variation parasite brusque", lors de laquelle la ligne d'entrée 30 est commutée d'une source de signaux de télévi- sion couleurs sur une autre source non synchronisée qui délivre un signal possédant une phase radicalement différen- te de la sous-porteuse, le circuit 42 peut très rapidement recaler en phase d'échantillonnage de telle manière que les échantillons soient pris de façon précise aux points de phase 00, 120 et 2400, comme cela est souhaité. Afin de réaliser le réglage de phase du cadencement de l'échantillonnage de manière à maintenir le cadencement désiré de l'échantillonnage par rapport à la salve de réfé- rence, on se référera au schéma-bloc représenté sur la figu- re 11, qui représente très largement le fonctionnement du générateur de signaux d'horloge/circuit de mémorisation de salves de référence 42, en liaison avec le convertisseur analogique/numérique 36. Une fois que le convertisseur ana- logique/numérique 36 a échantilloné l'information du signal de télévision et que les échantillons obtenus ont été codés en mots numériques à 8 bits, les échantillons numériques sont envoyés à la ligne 220 qui est raccordée à une porte 222 de commande des données de salves de référence, qui est commandée par une ligne 224 de commande de porte de telle manière que les échantillons des cycles de la salve de réfé- rence sont transmis à la ligne 226 en vue de leur applica- tion soit à une première mémoire de salves de référence 228,. soit à une seconde mémoire de salves de référence 230. La première mémoire de salves de référence 228 peut recevoir et mémoriser les échantillons représentatifs de cinq cycles de la salve de référence et utilise ces données pour pro- duite un signal d'horloge à 3,58 MHz, qui est synchronisé en phase sur la salve de référence et qui, par conséquent, est également réglé en phase pour le traitement du signal d'en- trée en vue de l'enregistrement. Les données de salve de référence sont introduites dans la première mémoire de salves de référence 228, moyennant l'utilisation d'un signal d'horloge de référence envoyé par l'intermédiaire de la ligne 44 à partir de la référence de la station ou analogues, et les seules exigences relatives à ce signal d'horloge sont qu'il doit s'agir d'un signal d'horloge stable du point de vue de la phase et essentiellement stable du point de vue de la fréquence par rapport à la sous-porteuse couleurs du signal de télévision d'entrée. Le signal de sortie de la mémoire de salves de référence 228 apparaît dans la ligne 234 qui est raccordée à un déphaseur 236 qui commande le déphasage des signaux d'horloge produits qui, pour l'appa- reil conforme à la présente invention, sont délivrés à des cadences de 3, 58 MHz et 10,7 MHz. Ces signaux d'horloge apparaissent dans les lignes 238 et 239 et sont utilisés pour commander l'échantillonnage du signal d'entrée et l'in- troduction cadencée des données résultantes dans les mémoi- res à accès direct RAM 1 à RAM 4 au cours du processus d'en- registrement. La seconde mémoire de salves de référence 230 peut également recevoir et mémoriser les échantillons représen- tatifs de quelques cycles de la salve de référence du signal, moyennant l'utilisation du signal d'horloge dérivé présent dans la ligne 238, de manière à produire et mémoriser les échantillons de salves de référence. Le signal provenant de la seconde mémoire de salves de référence 230 est appliqué, par l'intermédiaire d'une ligne 240, à un détecteur de pas- sage par -zéro et à un correcteur d'erreurs 242, qui examine les échantillons de la salve de référence et détermine si l'échantillon pour la phase zéro apparaît réellement au niveau du point de passage par zéro de la salve de référen- ce et si les autres échantillons prélevés au cours du cycle de la salve de référence sont, de façon analogue, prélevés correctement. S'il existe une erreur dans la position'des points d'échantillonnage, il apparaît dans la ligne 244 un signal qui est envoyé au déphaseur 236 ainsi qu'à un détec- teur de limite 246. Le détecteur de limite 246 détermine la valeur de l'erreur qui est présente aux points réels d'échantillonnage par rapport aux points désirés d'échan- tillonnage et, si l'erreur tombe hors d'une limite pré- déterminée, envoie une commande dans la ligne 248 afin que la première mémoire de salves de référence 228 se rafrai- chisse elle-même, c'est-à-dire qu'elle mémorise un nouvel ensemble d'échantillons provenant de la salve de référence d'arrivée dans la ligne 226. Le nouvel ensemble d'échan- tillons de cycles de la salve de référence est obtenu à par- tir du convertisseur analogique/numérique 36 par échantil- lonnage de la salve de référence arrivante à des instants déterminés par le signal d'horloge de référence. Aux instants ne se situant pas dans la période de rafraîchissement de la première mémoire de salves de référence 238, le convertisseur analogique/numérique 36 est cadencé par le signal d'horloge dérivé de 10,7 MHz arrivant dans la ligne 239. La sortie du correcteur d'erreurs 242 délivre également un signal au dé- phaseur 236 en vue de remettre en phase les signaux d'horloge dans la ligne 234 de telle manière que les signaux d'horloge d'enregistrement obtenus, présents dans les lignes 238 et 239, sont correctement mis en phase, et par conséquent corri- ge des dérives faibles ou mineures des points de phase d'échantillonnage, qui peuvent intervenir. On notera que le circuit représenté sur le schéma- bloc de la figure 11 convient particulièrement pour être utilisé avec un signal d'information de télévision couleurs possédant des cycles de salve de référence, qui agissent à la manière d'une composante de synchronisation de la base de temps du signal d'information. Cependant le circuit de la figure 11 peut être utilisé pour fournir un signal d'horloge réglable du point de vue de la phase, en vue de l'échantil- lonnage d'autres types de signaux d'information, pourvu que ces derniers possèdent des intervalles d'apparition pério- dique d'une composante de synchronisation de la base de temps. On notera également que si le circuit de réglage de phase était utilisé dans un appareil dans lequel des dérives faibles ou mineures du point de vue de la phase ne sont pas particulièrement critiques, sa caractéristique de fonctionne- ment, selon laquelle le décalage ou déphasage est effectué par le déphaseur 236, peut ne pas être requise et dans un tel cas, seul un rafraîchissement de la première mémoire de * salves de référence a besoin d'être effectué lorsque le dé- phasage ou l'erreur de phase dépasse une limite prédéterminée. D'autre part si le circuit de réglage de phase est utilisé dans un appareil qui fait l'objet seulement rarement de va- riations rapides ou importantes de la phase, le déphaseur 236 peut être, si on le désire, utilisé pour effectuer les corrections des dérives ou déphasages lents ou mineurs, et le circuit ne contiendrait pas le détecteur de limite 246 -pour le rafraîchissement de la mémoire de salves de référen- ce 228. Les signaux de correction d'erreurs dans la ligne 244 ont pour objet de, et sont transmis pour, commander le déphaseur 236 de manière à corriger des erreurs lentes et modérées de l'échantillonnage du signal par rapport aux points précis désirés d'échantillonnage, et le déphaseur 236 ne peut pas agir de manière à effectuer les corrections pour des erreurs rapides importantes qui sont en dehors de la limi- te prédéterminée qui est détectée par le détecteur de limite 246. Des variations importantes de la phase de la salve de référence dues par exemple à une variation parasite brusque sont corrigées par la mise en oeuvre du fonctionnement du détecteur de limite 246 qui délivre une commande dans la ligne 248 afin que la première mémoire de salves de référen- ce 228 reçoive une nouvelle série d'échantillons de référen- ce pour la production des signaux d'horloge d'enregistrement, qui apparaissent dans les lignes 234 et 239. Un aspect important du circuit de déphasage repré- senté sur la figure 11 est l'interaction des deux mémoires de salves de référence 228 et 230 et l'aptitude du circuit à corriger rapidement des erreurs susceptibles de se présen- ter. A ce sujet, le fonctionnement de la première mémoire de salves de référence 228 est tel qu'il reçoit cinq cycles de salves de référence et mémorise cette information, d'une façon indéfinie, en utilisant le signal d'horloge de réfé- rence stable arrivant dans la ligne 44 afin d'inscrire les échantillons de salves de référence dans. la mémoire de salves de référence. Le signal d'horloge à 3,58 MHz, qui est produit à partir des échantillons de salves de référen- ce mémorisés dans la mémoire de salves de référence 228 est utilisé par le convertisseur analogique/numérique pour échan- tillonner le signal d'entrée de télévision et la première mémoire de salves de référence 228 n'est pas rafraîchie tou- tes les lignes, ni même toutes les deux lignes, mais est maintenue indéfiniment jusqu'à ce que la phase de la salve de référence dans la ligne 226 soit déterminée comme étant en dehors des limites prédéterminées. Le fonctionnement du circuit est tel que les cycles de la salve de référence:ie sont pas inscrits simultanément dans les deux mémoires de salves 228 et 230. Si la première mémoire de salves de référence 228 reçoit une commande en vue de la mémorisation des échantillons de la salve de référence, la mémoire de salves de référence 230 sera empêchée d'effectuer la mémori- sation des échantillons jusqu'à ce que la ligne horizontale successive suivante de la salve de référence arrive. Le signal d'horloge de référence est utilisé pour échantillonner la salve de référence dans le convertisseur analogique/numé- rique et mémorise les échantillons de salves de référence dans la première mémoire de salves de référence 228, et le signal d'horloge de sortie à 10,7 MHz, dérivé, dans la ligne 239 est utilisé pour échantillonner la salve de référence dans le convertisseur analogique/numérique 36 et pour mémori- ser les échantillons de salve de référence dans la seconde mémoire de salves de référence 230. Si la phase de la salve de référence arrivante varie de la séquence ligne par ligne, d'une valeur se situant en dehors des limites prédéterminées, la séquence consisterait à échantillonner la salve de réfé- rence d'une ligne de télévision et à rafraîchir la première mémoire de salves de référence 228, en utilisant le signal d'horloge de référence à 10,7 MHz, à utiliser le signal d'horloge dérivé à 10,7 MHz dans la ligne 239 pour échan- tillonner la salve de référence de la suivante ou seconde ligne de télévision et à mémoriser les échantillons de la salve de référence dans la seconde mémoire de salves de ré- férence 230. Si la phase de la salve de référence dans la seconde ligne se situait au-delà de la limite d'erreurs pré- déterminée fournie par la salve de référence de la première ligne, une nouvelle commande provoquerait un nouveau rafral- chissement de la première mémoire de salves de référence 228 par ellemême dans la troisième ligne de télévision, en créant un signal d'horloge de phase différent dans la ligne 239, qui est utilisé pour échantillonner la salve de réfé- rence de la quatrième ligne de télévision et mémoriser les échantillons dans la seconde mémoire de salves de référence 230. Une fois que la phase de la salve de référence arrivant dans la ligne 226 est stabilisée et est relativement cons- tante, de manière à ne pas tomber en dehors des limites d'erreur de phase prédéterminées, la première mémoire de salves de référence 228 ne devrait pas être rafraîchie et des corrections mineures de phase seraient effectuées par le circuit de correction d'erreurs 242, envoyant des signaux de correction d'erreurs dans la ligne 244 au déphaseur 236. Le circuit détaillé, qui peut être utilisé pour la mise en oeuvre du fonctionnement du schéma-bloc représenté sur la figure 11, est représenté sur les figures 19a et 19b qui constituent ensemble les schémas électriques de ce cir- cuit. Cependant on notera que la porte de transfert des don- nées de salves de référence ainsi que le générateur de signaux d'horloge de la première mémoire de salves de réfé- rence 228 sur la figure 10 ne sont pas représentés en détail, dans la mesure o il s'agit là d'un circuit identique à celui représenté sur les schémas du correcteur numérique de base de temps TBC-800 cité précédemment. Le générateur de signaux d'horloge est représenté sur le schéma No. 1374028, feuilles 1 et 2, contenu dans le catalogue No. 7896382-02, publication de 1975, de ce correcteur de base de temps numé- rique TBC-800 mentionné. Le déphaseur 236 est simplement ajouté en aval du filtre à 3,58 MHz et en amont du limiteur à 3,58 MHz de la bande, représentés sur la feuille 2 du schéma No. 1374028 du document cité, et de la ligne horizon- tale entre l'inductance L30 et la résistance R101. Etant donné que le reste du circuit de ce schéma fournit des ondes de forme carrée à 3,58 et 10,7 MHz, le déphasage qui est effectué par le déphaseur 236 règle simultanément la phase de ces deux signaux, qui sont utilisés pour la commande cadencée du convertisseur analogique/numérique 36 et pour les. signaux d'horloge d'enregistrement en tous les points du circuit. En outre la première mémoire de salves de référence 228 n'est pas représentée ici, dans la mesure o elle est sensiblement identique à la mémoire de salves de référence de l'appareil TBC-800 cité plus haut et est représentée sur le schéma No. 1374044, feuilles 1 et 2 du catalogue No. 7896382-02, publication octobre 1975, déjà cité, dans lequel la feuille 2 des schémas représente l'entrée de mots à 8 bits des mémoires à accès direct A36 et A37, qui peuvent mémo- riser 15 échantillons comportant cinq cycles de la salve de référence, qui sont utilisés par le générateur de signaux d'horloge de cet appareil pour produire un signal d'horloge à 3,58 MHz qui est en synchronisme avec les échantillons mémorisés dans ces mémoires. Un signal de commande de mé- moire de salves de référence est envoyé aux bornes d'entrée 81 et 82 et traverse une résistance et un inverseur dont la sortie A41, broche 12, délivre, à la cadence H/2, c'est-à- dire toutes les deux secondes salves de référence, une com- mande de la mémoire de salve de référence qui est envoyée dans la ligne d'entrée 254 représentée sur la figure 19a. Cette commande de la mémoire de salve de référence est dérivée de celle utilisée dans la première mémoire de salves de référence 228, par division de cette commande par deux. La commande de la mémoire de salve de référence a pour effet que la seconde mémoire de salves de référence 230 char- ge des échantillons de salve de référence en utilisant le signal d'horloge d'enregistrement dérivé à 10,7 MHz reçu dans la ligne 239 à partir de la première mémoire de salves de référence 228, comme cela sera décrit de façon détaillée ci-après. Comme cela a été décrit en référence au schéma- bloc de la figure 11, dans le cas o la première mémoire de salves de référence 228 doit être rafraîchie, un signal de commande d'inhibition de nouvel échantillonnage dans la ligne 248 est supprimé de façon à permettre à la mémoire de salves de référence 228 de recevoir un signal de validation d'inscription et par conséquent, d'être chargée Ce signal de commande d'inhibition est envoyé à l'entrée d'effacement d'une bascule bistable désignée par A45 à la partie inférieu- re de la feuille 1 du schéma No. 1374044 du document déjà cité, en vue de permettre à la mémoire de salves de référen- ce, formée des mémoires à accès direct A36 et A37, de char- ger 15 nouveaux échantillons comportant cinq cycles de la salve de référence. En se référant à la figure 19a, les signaux d'horlo- ge dérivés à 3,58 et 10,7 MHz de l'enregistrement, reçus de la part du circuit de déphasage par l'intermédiaire des lignes 238 et 239 (trois échantillons d'un cycle unique d'une salve de référence provenant du convertisseur analo- gique/numérique 36 sous la forme de huit bits de données apparaissant dans la ligne 226) sont mémorisés dans les mémoires à accès direct 230 constituant la seconde mémoire de salves de référence. Les bascules bistables désignées de façon globale par la référence 256 remettent en cadence le signal de commande de mémorisation de salve de référence dans la ligne 254 à l'aide du signal d'horloge dérivé à 3,58 MHz d'enregistrement, en vue d'identifier l'échantillon de passage au zéro et de fournir des retards de manière que les trois échantillons du cycle de la salve de référence, qui sont inscrits dans la mémoire, soient prélevés au centre de l'intervalle d'échantillonnage de la salve de référence plutôt qu'au départ et à la fin de cet intervalle. Au cours de l'inscription des trois échantillons de la salve de référence dans les mémoires 230, le contrôleur 258 du généra- teur d'adresses est commandé de façon cadencée par le signal d'horloge à 10,7 MHz resynchronosé et reçu par l'intermédiai- re de la ligne 239 de manière-à délivrer des signaux d'adres- ses d'inscription dans les lignes de sortie 260, qui sont raccordées aux entrées de lignes de transmission d'adresses des mémoires 230. En outre les bascules bistables 256 envoient un signal de déclenchement à la porte NON-ET 237, pendant un intervalle de temps égal à trois cycles d'horloge à 10 MHz de manière à provoquer l'envoi d'une commande de validation d'inscription possédant une durée comparable, aux mémoires 230. Les mémoires 230 sont aptes à répondre à ces signaux de manière à mémoriser trois échantillons successifs de la salve de référence à la cadence de 10, 7 MHz. Une fois que les trois échantillons du cycle unique de salve de réfé- rence ont été inscrits dans les mémoires, le contrôleur 258 du générateur d'adresses invalide la porte NON-ET 237 après l'écoulement de la durée de trois adresses d'inscription, ce qui a pour effet d'empêcher la poursuite de la mémorisa- tion des échantillons présents dans les lignes 226. Les échantillons présents sont ensuite lus hors de la mémoire à une cadence sensiblement plus lente, par l'in- termédiaire de la ligne de sortie 264, pour être envoyés dans un convertisseur numérique/analogique 266. En réponse, le convertisseur envoie dans.la ligne 268 une valeur analo- gique qui est envoyée à un commutateur de multiplexage 270 (figure 19b), qui applique les trois valeurs analogiques intervenant successivement depuis la ligne 266 successive- ment dans les lignes 272, 274 et 276, conformément au si- gnaux d'adresses introduits dans les lignes de transmission d'adresses 278, par un générateur 280 d'adresses de lecture de mémoire (figure 19a). Le générateur 280 d'adresses de lecture de mémoire fournit, en association avec un certain nombre de multivibrateurs monostables constituant un généra- teur commandé de signaux d'horloge désigné par la référence 282, des signaux de synchronisation et d'adresses de lecture de telle manière que chacun des trois échantillons succes- sifs mémorisés est lu hors des mémoires 230 pour être intro- duit dans les lignes 264 et que les valeurs analogiques ré- sultantes fournies par le convertisseur 266 sont envoyées successivement dans les lignes respectives de sortie 272, 274 et 276 (figure 19b) du commutateur de multiplexage 270. L'envoi des valeurs analogiques dans la ligne 268 intervient pendant un intervalle de temps égal à environ 2 microsecon- des, les valeurs successives analogiques de tension représen- tées par les trois échantillons successifs chargeant des condensateurs respectifs 284, 286 et 288 qui constituent des circuits d'échantillonnage et de maintien pour les valeurs analogiques des trois échantillons. La lecture des trois échantillons mémorisés du cycle unique de salve de référen- ce est déclenchée par le signal de déclenchement délivré par les bascules bistables 256. Le signal de déclenchement ac- tionne un multivibrateur monostable 241 de manière à provo- quer, par le registre à décalage constituant le générateur d'adresses 281, l'activation des lignes 278 et 279 en vue d'appliquer les signaux d'adresses de lecture aux mémoires 230 et au commutateur de multiplexage 270, respectivement. Le générateur d'adresses 280 est effacé en réponse au signal de déclenchement en vue de supprimer le signal d'inhibition envoyé à la ligne 285, qui aboutit à la chafne des multivi- brateurs monostables désignés d'une façon générale par la référence 282, et, par conséquent, autorise les multivibra- teurs monostables à produire des signaux d'horloge qui sont envoyés à l'entrée des signaux d'horloge Ci du générateur d'adresses 280. Ce dernier active les lignes 278 et 279 en décalant un signal à niveau logique haut (comme conséquence de son effacement) successivement à ses sorties QA-QD en réponse aux signaux d'horloge délivrés par la chaîne des mul- tivibrateurs monostables. Le générateur 281 coopère avec le circuit de retardement dans le temps désigné par la référen- ce générale 281 et avec le générateur d'adresses 258 de ma- nière à fournir la séquence correcte de signaux d'adresses de lecture aux mémoires 230. Le signal de déclenchement déli- vré par le multivibrateur monostable 256 est également envoyé à l'entrée de charge du générateur d'adresses 258 et place ce dernier dans un état dans lequel il ne répond pas au signal d'horloge à 10,7 MHz, et tous les signaux présents à ces entrées A-C sont transmis directement à ses sorties qui sont raccordées aux lignes de transmission d'adresses 260. Les lignes de transmission d'adresses 278 aboutissant au commutateur de multiplexage 270 sont activées par le géné- rateur d'adresses en vue d'envoyer les valeurs analogiques reçues successivement des échantillons à la ligne de sortie correcte 272-276. Le commutateur de multiplexage 270 est autorisé à transférer les valeurs analogiques par la trans- mission d'un signal de commande d'échantillonnage par l'in- termédiaire de la ligne 283 aboutissant à l'entrée d'inhibi- tion du commutateur 270. Le signal d'échantillonnage est produit par les multivibrateurs monostables 282 de manière à se présenter au bout d'un intervalle de temps sélectionné après chaque activation de l'une des sorties QA-QD du regis- tre à décalage 280, de sorte que le convertisseur analogique/ numérique 266 a le temps nécessaire pour convertir chaque échantillon numérique en une valeur analogique pour son envoi au commutateur de multiplexage 270, avant que ce der- nier soit adressé. Le circuit 42 du générateur de signaux d'horloge et de la mémoire de salves de référence dispose d'un intervalle de temps égal à un intervalle de ligne horizontale pour détecter et corriger toute variation pou- vant intervenir dans la position des points d'échantillon- nage de la salve de référence. Par conséquent les multivi- vrateurs monostables 282 sont agencés de manière à délivrer les impulsions d'horloge au générateur d'adresses 281 et le signal de commande d'échantillonnage au commutateur de multiplexage 270 pendant un tel intervalle de ligne de télévision, de telle manière que la remise en phase des si- gnaux d'horloge utilisés pour effectuer l'échantillonnage de l'intervalle suivant de ligne de télévision est réalisé avant leur arrivée au convertisseur analogique/numérique 36. L'ar- rêt de la lecture des échantillons hors des mémoires 230 est obtenu par désactivation du générateur de signaux d'horloge 282 formé par les multivibrateurs monostables, au moyen de l'activation de la sortie QD du générateur 280 formé de re- gistres à décalage après que la séquence de l'adresse de lec- ture ait été fournie. La valeur de l'échantillon le plus positif apparaît dans la ligne de sortie 290 de l'amplificateur opérationnel 292, tandis que la valeur de l'échantillon le plus négatif apparait dans la ligne de sortie 294 de l'amplificateur opé- rationnel 296 et que la valeur analogique de l'échantillon de passage au zéro apparait dans la ligne 298, qui est re- liée à la sortie de l'amplificateur opérationnel 300. La valeur la plus positive et la valeur la plus négative dans les lignes 290 et 294 sont soustraites l'une de l'autre grâ- ce à un raccordement des lignes 290 et 294 par l'intermé- diaire de résistances 302 et 304, la différence apparaissant dans la ligne 306 qui est reliée à l'entrée d'un comparateur 308, dont l'autre entrée est reliée à la ligne 298. On comprendra aisément la manière dont le détecteur de passage à zéro 242 détermine si les échantillons sont pré- levés au point ou position précis de passage à zéro de la phase et aux positions de phase de 1200 et 1400, en se réfé- rant à la figure 22 qui indique les instants d'échantillon- nage aux points de phase 0 , 1200 et 2400, en rapport avec le cycle unique de la salve de référence représentée par la ligne en trait plein.- Par suite de l'application de la valeur analogique des trois échantillons aux amplificateurs opérationnels 292, 296 et 300, la valeur de l'échantillon le plus positif, c'est-à-dire l'échantillon de phase à 1200, apparaîtra dans la ligne 290 et l'échantillon négatif appa- raitra dans la ligne 294 et, lorsqu'ils sont soustraits arithmétiquement l'un de l'autre, ces échantillons fournis- sent une valeur égale à zéro étant donné que l'amplitude LI est égale à l'amplitude L2. Par conséquent la valeur présente dans la ligne 306 sera nulle lorsque les échantillons seront prélevés aux positions précises de phase de 1200 et de 1400. De façon analogue la valeur de passage à zéro apparaîtra dans la ligne 294 et le comparateur 308 comparera zéro à une valeur nulle et ne produira aucune tension de cor- rection d'erreur de composante continue. Cependant dans le cas o l'échantillonnage n'est pas effectué aux emplacements précis désirés, comme cela est décrit, par exemple dans le cas de la représentation formée de tirets d'un cycle de salve de référence sur la figure 22, la différence entre L3 et L4 provoquera l'appari- tion d'une tension dans la ligne 306 reliée au comparateur 308 et l'échantillonau passage à zéro possédera également une valeur négative par rapport à zéro et qui sera envoyée à l'autre entrée du comparateur 308, et une tension résultan- te de correction d'erreur de.composante continue sera pro- duite dans la ligne 310. Par conséquent, en utilisant une ou plusieurs combinaisons de trois échantillons successifs, on peut obtenir une tension de correction d'erreur qui est utilisée pour remettre en phase le signal d'horloge à 3,58 MHz, qui est lui-même employé pour effectuer l'échan- tillonnage réel au moyen du convertisseur analogique/numé- rique 36 et pour commander d'autres composants du circuit au cours du processus d'enregistrement. La tension d'erreur produite par le comparateur 308 dans la ligne de sortie 310 est ensuite envoyée à un amplificateur opérationnel tampon 312 et fournit un signal de correction d'erreur dans la ligne 244 qui est raccordée à un multivibrateur monostable 316. Comme cela est représenté sur la figure 19b, la ligne 234 est issue d'une partie du générateur de signaux de cadence du correcteur de base de temps, modèle No. TBC-800 du type mentionné précédemment et le signal présent dans la ligne 234 est une tension.analogique par une fréquence de 3,58 MHz. Ce signal est envoyé à un comparateur 318 qui pro- duit un signal en forme d'onde carrée, qui est appliqué à un multivibrateur monostable 320 qui positionne le signal en onde carrée et l'envoie au multivibrateur monostable 316. La tension d'erreur dans la ligne 244 module la durée du signal de sortie du multivibrateur 316 dans la ligne 324 et règle de ce fait du point de vue de la phase le signal à 3,58 MHz. Ce signal à 3,58 MHz réglé du point de vue de la phase est envoyé à un autre multivibrateur monostable 326 qui produit un signal enonde carrée. Des composants ulté- rieurs du circuit désignés d'une manière générale par la référence 327, convertissent de façon effective le signal en onde carrée en un signal en forme d'onde sinusoïdale présent dans la ligne 328 et qui est à nouveau converti en un signal en onde carrée par un autre circuit présent dans le généra- teur de signaux d'horloge du dispositif TBC-800, déjà men- tionné, ce dernier signal apparaissant dans la ligne 328. On notera que le passage d'une onde carrée à une onde sinu- soldale et l'inverse peut être aisément réalisé et la raison pour laquelle le signal de sortie provenant du multivibrateur 326 est converti en un signal en onde sinusoïdale, est que le générateur de signaux d'horloge utilise l'onde sinusoida- le pour produire un signal à 10,7 MHz synchronisé, dans le générateur de signaux d'horloge de référence de l'appareil TBC-800 mentionné et que le déphasage, qui est effectué par le circuit 236, déphasera par conséquent simultanément aussi bien le signal à 3,58 MHz que le signal à 10,7 MHz. La tension d'erreur provenant de l'amplificateur 308 et apparaissant dans la ligne 310 est également envoyée au détecteur de limite 246, qui contrôle les niveaux de tension et délivre dans la ligne 330 un signal qui est en- voyé à une bascule bistable 332 qui possède une ligne de sortie 248 aboutissant au circuit de l'appareil TBC-800, déjà mentionné, qui commande le fonctionnement de la pre- mière mémoire de salves de référence 228. Lorsque la ligne 248 est au niveau bas, elle empêche l'application du signal de validation de l'inscription à l'élément de mémoire de la mémoire de salves de référence, ce qui empêche le rafraî- chissement de ladite première mémoire de salves de référence 228. Ceci se produit lorsque la tension présente dans la ligne 310 se situe en-deçà d'une limite prédéterminée. Une nouvelle série d'échantillons est introduite dans la mémoire de salves de référence 228 lorsque la ligne 248 est au niveau haut par suite du fait que la tension présente dans la ligne 310 se situe en dehors de la limite prédéterminée. Comme cela a été décrit précédemment, la seconde mémoire de salves de référence 230 est commandée de manière à recevoir des échantillons de la salve de référence asso- ciée à chaque second intervalle de ligne horizontale du si-- gnal de télévision couleurs d'entrée. Ceci simplifie le cir- cuit nécessaire pour la réalisation de la seconde mémoire de salves de référence. Cependant la seconde mémoire de salves de référence 230 pourrait être agencée de manière à recevoir et traiter les échantillons de la salve de référen- ce associés à chaque intervalle de ligne horizontale du si- gnal de télévision couleurs, en vue d'effectuer la correc- tion de la phase des signaux d'horloge délivrés par les lignes 238 et 239 pour la réalisation de l'échantillonnage du signal de télévision couleurs. En ce qui concerne la.séquence de synchronisation numérique, qui est combinée à l'intervalle des données vidéo par le circuit additionneur 40 pour former le signal de télévision traité, comme cela a été décrit très largement en liaison avec le schéma-bloc de la figure 1, et en se ré- férant aux chronogrammes de la figure 6, on va décrire le circuit, qui introduit la séquence de synchronisation numéri- que, en liaison avec un schéma-bloc représenté sur la figure 12. Les données numériques vidéo provenant du convertis- seur analogique/numérique 36 apparaissent sous la forme d'in- formations numériques en parallèle dans huit lignes 38, qui sont raccordées pour former un ensemble d'entrées d'un commu- tateur 2-en-1 340 qui comporte un autre ensemble d'entrées 342 auxquels la séquence de synchronisation numérique est appliquée. Le commutateur 340 sélectionne l'un des ensembles des lignes d'entrées 38 ou 342 et transmet les données de- puis un ensemble ou l'autre ensemble de lignes aux lignes 48 qui aboutissentaux circuits 50 et 52. Le commutateur 340 est commandé par un signal présent dans la ligne 344, qui est commandé par un générateur de séquences de signaux d'horloge 346. Le circuit additionneur de séquence de synchronisation numérique 40 fournit un signal de synchronisation composite transmis dans la ligne 348 qui provient du circuit de traitement d'entrée 32, et le signal de synchronisation com- posite est séparé par un circuit séparateur de synchronisa- tion 350, qui délivre le signal de synchronisation vertical dans la ligne de sortie 352 et les signaux de synchronisa- tion horizontale dans la ligne 354. Ces deux signaux séparés sont envoyés à un circuit décodeur de trames/circuit logique 356 et les signaux de synchronisation horizontale H sont également envoyés à un compteur effectuant un comptage jusqu'à 1050/circuit logique 358 ainsi qu'à un circuit 360 de synchronisation de la phase de la sous-porteuse sur la synchronisation horizontale. Etant donné que la séquence à quatre trames du sys- tème NTSC comporte un ensemble de 1050 lignes horizontales, le signal de synchronisation horizontale appliqué au comp- teur de 1050 éléments/circuit logique, autorise ce dernier à délivrer dans les lignes 364, 366, 368 et 370, des signaux de sortie uniques qui correspondent à la première ligne de chaque trame et qui sont envoyés au circuit décodeur de tra- me/circuit logique 356 de manière à autoriser ce dernier à délivrer des signaux dans une ligne 372 de sortie d'identifi- cation d'image ainsi que dans une ligne 374 de sortie d'identification de trame. Ces lignes aboutissent à une mé- moire morte programmable (PROM)/générateur de signaux 376 ainsi que, en retour, au compteur effectuant un comptage jusqu'à 1050/circuit logique 358. La ligne 370 partant du compteur effectuant le comptage jusqu'à 1050/circuit logique 358 est également raccordée à la mémoire PROM/générateur de signaux 376 de manière à identifier le départ de chaque séquence NTSC à quatre trames. Un signal présent dans la ligne 375 est également envoyé à la porte ET 345 et agit de telle manière qu'à cette porte est envoyé un signal de com- mande qui est retardé d'un retard égal à l'intervalle de ligne horizontal et qui est actif pendant la durée de l'in- tervalle du signal vidéo actif, ce qui provoque l'applica- tion d'un mot numérique unique successivement envoyé dans le flux de données chaque 1050-ième ligne, c'est-à-dire toutes les quatre trames, en vue d'être utilisé par le circuit de servocommande associé 200. De même onze lignes 377 et 377, qui fournissent le numéro réel de ligne vidéo horizonta- 2475320;- le pour le compteur 358 effectuant un comptage jusqu'à 1050, aboutissent à la mémoire PROM/générateur de signaux 376 en vue de l'insertion de ce nombre dans la séquence de synchro- * nisation. Le circuit de synchronisation 360 agit de manière à synchroniser la phase de la sous-porteuse sur le signal de synchronisation horizontale et délivre une impulsion de remi- se à l'état initial dans la ligne 378, qui ramène à l'état initial un compteureffectuant un comptage jusqu'à 455/mémoire morte programmable (PROM) 380, dont la partie compteur possède un état de comptage terminal égalau nombre des cycles de sous-porteuse dans deux lignes vidéo, étant entendu qu'il existe 227,5 cycles de la sous-porteuse à 3,57 MHz dans cha- que ligne vidéo pour un système NTSC. Le compteur/mémoire PROM 380 peut agit de manière à produire des signaux de cadencement de base pour la commande d'un compteur d'adresses 382 ainsi que du générateur de sé- quence d'horloge pour l'insertion de la séquence de synchro- nisation numérique dans le signal de télévision couleurs nu- mérique pendant la partie appropriée de l'intervalle de li- gne horizontale et, par conséquent, à former le signal de télévision couleurs traité. Le circuit de mémoire PROM/comp- teur effectuant un comptage jusqu'à 455, 380, délivre égale- ment dans la ligne 384,des signaux qui spécifient si une ligne est une ligne de télévision paire ou impaire, et la ligne 384 est raccordée au circuit décodeur de trame/cir- cuit logique 356, dans la mémoire PROM/générateur de signaux 376 et au circuit de synchronisation 360. Le compteur effec- tuant un comptage jusqu'à 455/circuit de mémoire PROM 380 délivre également des signaux de séquence d'horloge dans la ligne 385, des signaux de commande de mots de synchronisa- tion dans la ligne 386 et un signal de fin de séquence dans la ligne 387, l'ensemble de ces signaux étant envoyés de manière à commander le fonctionnement du générateur de sé- quence d'horloge 346. En outre le compteur effectuant un comptage jusqu'à 455/circuit de mémoire PROM 380 délivre dans la ligne 388, un créneau d'un, cycle de sous-porteuse, qui est envoyé au circuit de synchronisation 360 en vue d'être utilisé pour la synchronisation de la phase de la sous-porteuse sur le signal de synchronisation horizontal. Le compteur effectuant un comptage jusqu'à 455/circuit de mémoire PROM 380 délivre également différents signaux de commande associés à 3,58 MHz, qui sont envoyés au circuit de commutation 196 en vue de transmettre le signal d'horloge à 3,58 MHz d'enregistrement aux mémoires RAM 1 à RAM 4, en utilisant le signal à 3,58 MHz d'enregistrement qui est obtenu du générateur de signaux d'horloge de déphasage/cir- cuit de mémoire de salves de référence 42, qui a été décrit précédemment en référence au schéma-bloc de la figure 11. Le compteur effectuant un comptage jusqu'à 455/circuit de mémoire PROM 380 commande le générateur d'adresses 382 qui adresse, par l'intermédiaire des lignes 390, le générateur 376 de signaux de la mémoire PROM qui produit les séquences ID 1 et ID 2 au cours du dixième et du douzième cycles (dési- gnés par les Nos. 9 et 11 dans le circuit spécifique ici dé- crit) de la séquence de synchronisation numérique, ainsi que l'information de cadrage contenue dans le onzième cycle de cette séquence. En outre il produit le chiffre 5 codé en binaire, qui est utilisé dans la séquence d'horloge "005" contenu dans les neuf premiers cycles de la séquence de syn- chronisation, qui ont tous été décrits en référence à la figure 6. La production effective de la séquence 005 est réa- lisée par l'ensemble mémoire PROM/générateur de signaux 376 en association avec le générateur de séquence d'horloge 346, ce dernier produisant des zéros à des instants appropriés et le générateur de signaux de mémoire PROM 376 délivrant le chiffre 5 là o il doit être inséré. Comme cela ressortira de la description donnée ci-après de ce circuit, le circuit PROM/générateur de signaux 376 pourrait être utilisé pour produire l'ensemble de la séquence "005" si on le désirait. Le circuit spécifique, pouvant être utilisé pour la mise en oeuvre du fonctionnement du schéma-bloc représenté sur la figure 12, est représenté sur les figures 20a, 20b, c, 20d, 20e, 20f et 20g, dont chacun contient un circuit comportant un ou plusieurs blocs de la figure 12, qui sont interconnectés au moyen des lignes représentées entre les blocs. En outre les circuits schématiques représentés de façon spécifique dans le dessin particulier de la figure 20 sont identifiés à côté du schéma-bloc correspondant sur la figure 12. On va décrire maintenant d'une manière générale le fonctionnement du circuit en liaison avec les schémas spécifiques. En se référant tout d'abord à la figure 20a, on voit que le signal de synchronisation composite est envoyé dans la ligne d'entrée 348 et est utilisé pour déclencher un multivibrateur monostable 400 qui possède des sorties com- plémentaires dans les lignes 354 qui fournissent les signaux de cadence horizontale et de synchronisation horizontale. Le signal de synchronisation composite est également envoyé au circuit d'intégration de synchronisation verticale dési- gné par la référence générale 402, qui est raccordé à un compteur de synchronisation verticale 404 possédant une ligne de sortie 352 produisant un signal de synchronisation verticale lors de la quatrième impulsion large du signal de synchronisation verticale. En se référant à la figure 20b, on voit que les signaux de synchronisation verticale et de cadence horizon- tale sont appliqués par l'intermédiaire des lignes 352 et 354 ainsi que l'information de ligne paire ou de ligne im- paire dans la ligne 384 aboutissant à un décodeur de trame vidéo 408 qui contient deux bascules bistables 410 possédant des lignes de sortie raccordées à des portes logiques, dési- gnées d'une manière générale par la référence 412 et qui délivrent une information de commande identifiant les quatre trames d'une séquence SNTC, les signaux de sortie de ces portes étant vrais pour une impulsion brève de 2 microsecon- des pendant les lignes présélectionnées de chacune des tra- mes. Ainsi les sorties des portes logiques 412 sont raccor- dées à un autre ensemble de portes NON-ET 414 qui, en asso- ciation avec les lignes 364, 366, 368 et 370 arrivant du compteur réalisant un comptage jusqu'à 1050/circuit logique 358, assurent la commande et par conséquent garantissent que l'information est synchronisée. Les portes logiques 414 effacent ou pré-positionnent, de façon sélective, les bascu- les bistables 416 et 418 comportant des lignes de sortie respectives 372 et 374, qui fournissent l'information d'identification d'image et de trame pour la mémoire PROM/ le générateur de signaux 376. Le circuit de la figure 20b fournit également dans les lignes 375 des nombres de charge- ment de bits ainsi qu'un signal de charge vidéo, qui sont envoyés au compteur effectuant un comptage jusqu'à 1050/ circuit logique 358. En ce qui concerne le compteur effectuant un compta- ge jusqu'à 1050/circuit logique représenté sur la figure 20c, les lignes 372 et 374 de transmission de l'information d'image et de l'information de trame ainsi que la ligne 354 de transmission des signaux d'horloge de synchronisation horizontale sont raccordées, ainsi que les lignes 375 de char- gement de données vidéo et de chargement de bits, à un comp- teur 422 effectuant un comptage jusqu'à 1050 qui comporte des lignes de sortie sélectionnées 424 aboutissant au cir- cuit logique désigné par la référence générale 426. De même l'ensemble des 12 lignes du compteur, y compris les 6 lignes 377 de transmission des bits de poids les plus élevés et les 6 lignes 379 de transmission de bits de poids les plus fai- bles sont raccordées à des commutateurs 4-en-1 associés au circuit représenté sur la figure 20f comme cela sera décrit ci-après. Le circuit logique 426 comporte quatre lignes 427 raccordées au circuit intégré des bascules bistables, et les signaux envoyés par l'intermédiaire des lignes 427 sont commandés de façon cadencée par les bascules bistables 428 et délivrent dans les lignes 364, 366, 368 et 370, les si- gnaux qui identifient les lignes horizontales 788, 263, 526 et 1051 respectivement, qui sont les premières lignes de chaque trame dans une séquence NTSC à quatre trames. Les bascules bistables 428 réalisent simplement une remise en cadence des signaux à partir du circuit logique 426 conformé- ment à la cadence horizontale appliquée dans la ligne 430 à partir d'un multivibrateur monostable 432, qui est déclenché par le signal de cadence H dans la ligne 354. Les signaux de sortie dans les lignes 364, 366, 368 et 370 sont maintenus vrais uniquement pendant la durée de l'apparition de ligne correspondante. La ligne 370 est également raccordée à un multivibrateur monostable 436 qui possède une ligne de sor- tie 438 aboutissant à une porte NON-ET 440, qui est validée par la ligne 375 de chargement de données vidéo qui provo- que la remise à l'état initial ou la remise en charge du 2475320" compteur lorsque ce dernier a atteint l'état de comptage ter- minal de 1050. En ce qui concerne le compteur effectuant un comptage jusqu'à 455/circuit de mémoire PROM 38o comme représenté sur la figure 20d, une impulsion de remise à l'état initial pré- sente dans la ligne 378 est envoyée à un compteur 450 qui possède un état de comptage terminal égal à 455 et qui est remis à l'état initial par l'impulsion de remise à l'état initial qui est synchronisée sur la ligne impaire correcte telle que déterminée par le circuit de synchronisation 360. Le compteur 450 est commandé de façon cadencée par un signal d'horloge à 3,58 MHz d'enregistrement présent dans la ligne 238 et comporte des lignes de sortie 452 qui commandent une mémoire morte programmable (PROM) 454 comportant des lignes de sortie 456, 458, 460 et 462 dans lesquelles des signaux vrais sont transmis aux adresses correctes conformément au programme présent dans la mémoire aux adresses déterminées par les signaux provenant du compteur par l'intermédiaire des lignes 452. Les lignes de sortie de la mémoire PROM 454 sont commandées de façon cadencée par l'intermédiaire des bascules bistables 464 et délivrent des signaux dans les lignes de sortie 466, 468, 386, 472, 385 et 388, qui abou- tissent à différents emplacements du circuit, y compris le générateur de séquence d'horloge 346 ainsi que le circuit de mémoire PROM/générateur de signaux 376, le générateur d'adresses 382 et le circuit de synchronisation 360. De façon plus spécifique, la ligne 456 partant de la mémoire PROM 454 envoie une impulsion de charge qui est transmise de façon cadencée par l'intermédiaire des bascules bistables *464, la ligne de sortie Q 466 envoyant une commande de char- ge au compteur 450, tandis que la sortie Q 468 commande de façon cadencée une seconde bascule bistable de type D 476, qui envoie l'information d'identification de ligne paire ou impaire pour une ligne de télévision particulière dans les lignes de sortie 384 et 478. La ligne 478 est également rac- cordée en retour à une entrée d'adresses du compteur 450, effectuant un comptage jusqu'à 455, et positionne le comp- teur pour qu'il introduise alternativement les nombres 246 et 247 dans des lignes successives de télévision de telle 4'475320 manière qu'à la fin de deux lignes, on obtiendra 455 compta- ges qui correspondent au nombre total de l'ensemble des cycles de la sousporteuse, qui apparaissent dans deux lignes de télévision. La ligne 458 arrivant de la mémoire PROM 454 est commandée de façon cadencée au moyen de la bascule bista- ble de type D 464 et délivre un signal de séquence d'horloge à la ligne 385. La ligne de sortie Q 472 est raccordée à un multivibrateur monostable 480 et à la bascule bistable de type D 482 et délivre dans la ligne 387 un signal de fin de séquence qui est envoyé au générateur de séquence d'horloge 346. La ligne 460 arrivant de la mémoire PROM 454 est comman- dée de façon cadencée par l'intermédiaire de la bascule bi- stable 464 et délivre à la ligne 386 un signal de commande de mots de synchronisation qui est envoyé au générateur de séquence d'horloge 346 ainsi qu'au générateur d'adresses 382, qui commande le circuit de mémoire PROM/générateur de si- gnaux 376. La ligne de sortie 462 arrivant de la mémoire PROM 454 est commandée de façon cadencée par l'intermédiaire d'une bascule bistable 464 et délivre dans la ligne 388 un créneau d'un cycle de sous-porteuse, qui est envoyé au cir- cuit de synchronisation 360. En ce qui concerne le circuit de mémoire PROM/généra- teur de signaux 376 et en se référant à la figure 20f, on voit que l'information d'image et l'information de trame présentes respectivement dans la ligne 372 et dans la ligne 374 sont envoyées aux mémoires mortes programmables PROM 376 ainsi qu'à la ligne 384, qui identifie si une ligne de télévision est une ligne paire ou une ligne impaire, et cet- te information est envoyée à trois adresses de la mémoire PROM 376. Une autre information d'adresses est produite par un générateur d'adresses de séquence 480, qui est commandé de façon cadencée par le signal d'horloge à 3,58 MHz présent dans la ligne 238 et est effacé par le signal de commande de mots de synchronisation présent dans la ligne 386. Le générateur d'adresses 480 comporte les lignes de sortie 482 qui aboutissent à quatre entrées d'adresses de la mémoire PROM 376 et simultanément, un signal produit par le numéro de ligne 1050, qui est envoyé à la ligne 370 et est mis en séquence par l'intermédiaire de deux multivibrateurs mono- stables 483 et 484, est transmis dans la ligne 486 qui abou- tit également à l'une des lignes de transmission d'adresses de la mémoire PROM 376. Le premier multivibrateur 483 retar- de le déclenchement du second multivibrateur 484 jusqu'à ce que l'intervalle de suppression horizontale-se soit terminé, puis le multivibrateur transmet un signal actif dans la ligne 486 pendant un intervalle de temps correspondant à l'intervalle des données vidéo. Ceci fournit le mot unique provenant du circuit 376 et devant être inséré dans le flux des données au cours du signal vidéo actif pendant une ligne de chacune des quatre trames, en vue de son utilisation par le système de servocommande en vue d'obtenir l'information de synchronisation verticale. L'information de sortie prove- nant de la mémoire PROM 376 apparait dans les lignes 488 qui sont commandées de façon cadencée par l'intermédiaire des bascules bistables de type D 490 et délivrent huit bits d'information dans les lignes 341 qui sont raccordées au commutateur 4-en-1 491. L'information, qui est envoyée par le circuit de mémoire PROM/le générateur de signaux 376, contient l'information ID 1 et l'information ID 2 aux emplacements des dixième et douzième cycles de la séquence à douze cycles, ainsi que l'information d'image et l'information de trame dans le onzième cycle. A ce sujet dans les lignes impaires de télévision, l'information ID 1 est le nombre décimal codé binaire 2 et l'information ID 2 est le nombre décimal codé binaire 10. De façon analogue pour les lignes paires de télévision, l'information ID 1 est le nombre décimal codé binaire 1 et l'information ID 2 est le nombre décimal codé binaire 40. L'information de cadrage identifie l'image, que ce soit la première o la seconde image de la séquence du système NTSC, ainsi que la première ou la seconde trame de cette séquence. En utilisant à la fois l'information d'ima- ge et l'information de trame, on peut déterminer suivant une base ligne après ligne la trame spécifique de la séquen- ce à quatre trames. Comme cela a été mentionné précédemment, le numéro de ligne horizontale des lignes pour une séquence complète à quatre trames (ou pour une séquence complète à 8 trames pour le système PAL ou le système SECAM) est 7-475320 introduit de préférence dans le onzième cycle de la séquence de synchronisation numérique et ceci est effectué grâce au fonctionnement sélectif des commutateurs 4-en-1 491. A ce sujet les lignes 341 délivrent les données provenant de la mémoire PROM 376 et ces données sont transmises par l'inter- médiaire des commutateurs 491, hormis pendant le onzième cycle, lorsque l'information de cadrage est transmise. Ceci est réalisé grâce à une commande sélective des commutateurs 491 de manière qu'ils transmettent de façon séquentielle les données pour le mot A provenant des lignes 377, des données pour le mot B provenant des lignes 379 et des don- nées pour le mot C provenant des lignes d'entrée restantes 381, produites par un circuit non représenté. Pour commander la commutation du commutateur 491, le signal de séquence d'horloge présent dans la ligne 385 est utilisé pour déclencher un multivibrateur monostable 493 à la fin de la séquence d'horloge, c'est-àdire à la fin des 9 premiers cycles de la séquence de synchronisation re- présentée sur la figure 6(2). Le multivibrateur monostable 493 fournit un retard égal à un cycle de la séquence, à savoir de façon spécifique le cycle contenant l'information ID 1, puis déclenche un second multivibrateur monostable 497,.qui délivre dans les lignes 499 une impulsion d'une durée d'un cycle, qui commande les bascules bistables 501 et 503 de manière à synchroniser les signaux de comman- de d'adresses dans les lignes 505 et 507 aboutissant aux sélecteurs de données d'adresses 491, avec les données d'en- trée. Les bascules bistables 501 et 503 possèdent des li- gnes de sortie 505 et 507 aboutissant aux commutateurs.4-en- 1 491 et produisent les adresses pour la sélection séquen- tielle des lignes 377, 379 et 381 au cours du onzième cycle, puis sélectionnent les lignes 341 pour le douzième cycle contenant l'information ID 2, et conservent cette adresse jusqu'à la fin de la séquence suivante d'horloge intervenant lors de la ligne horizontale suivante. Les bascules bistables sont commandées de façon cadencée par le signal d'horloge à ,7 MHz d'enregistrement circulant dans la ligne 239, de sorte que les trois mots A, B et C peuvent être introduits dans le cycle unique de la séquence, qui apparaît à la séquence de 3,58 MHz. La mémoire PROM 376 délivre également le chiffre 5 codé en binaire qui est utilisé dans les neuf cycles de la séquence d'horloge précédemment décrite en référence à la figure 6. Une fois que les données ont été transmises de façon cadencée par l'intermédiaire des bascules bistables 490 en utilisant le signal d'horloge à 3,58 MHz envoyé par l'intermédiaire de la ligne 238, les données présentes dans les lignes 342 sont envoyées aux commutateurs 2-en-1 340, *qui sont représentés sur la figure 20g. Comme représenté sur cette figure, les commutateurs sélectionnentsoit les lignes 342, soit les lignes 348 et transmettent les données provenant des lignes sélectionnées dans les lignes de sortie 492, et les données sont remises en cadence par l'intermédiaire de bascules bistables de type D 495 et apparaissent dans les lignes 48 qui aboutissent aux commutateurs 50 et 52 représentés sur la figure 1. On notera que les bascules bistables 495 sont commandées de façon cadencée en utilisant le signal d'horloge à 10,7 MHz d'enregistrement, qui est envoyé dans la ligne 239 qui abou- tit à l'entrée des signaux d'horloge de la bascule bistable 495, tandis que les données provenant de la mémoire PROM 376 sont transmises en utilisant une cadence d'horloge de 3,58 MHz. Par conséquent si les données transmises par la mémoire PROM possèdent une durée égale à un cycle du signal d'horloge à 3,58 MHz, elles seront transmises de façon cadencée trois fois dans les lignes 48, en utilisant le signal d'horloge à 10,7 MHz. Ainsi l'information ID 1 et l'information ID 2 sont répétées trois fois dans le flux des données présent dans la ligne 48. Cependant, en cequi concerne la séquence d'horloge "005" décrite en référence à la figure 6, le nombre 5 est seulement transmis dans les lignes 492 par le commutateur 340 au cours du cycle final de l'intervalle d'horloge à 10,7 MHz ou, en d'autres termes, pendant le dernier tiers de cycle de l'intervalle d'horloge à 3,58 MHz. Ceci est réalisé en utilisant la ligne 496 pour autoriser uniquement la transmission du nombre 5 dans les lignes 492 en utilisant cet intervalle de temps désiré. Lors- que la ligne 496 est au niveau haut, le commutateur 340 délivre des zéros dans toutes les lignes de sortie 492 et la bascule bistable de type D 494, qui est commandée par le générateur de séquence d'horloge 346, est tenue de délivrer ce niveau pendant les deux premiers tiers de chaque cycle de la sous-porteuse, au cours des neuf cycles o la séquence d'horloge "005" doit être produite. Le signal de fin de séquence présente dans la ligne 387 invalide la bascule bi- stable 494 à la fin des neuf cycles de la séquence d'horloge. Par ailleurs le commutateur 2-en-1 340 effectue une sélection entre les lignes 342 et 348 grâce à la commande de la ligne de sélection 498 qui, lorsqu'elle se trouve au niveau bas, sélectionne les lignes 348 et, lorsqu'elle se trouve au niveau haut, sélectionne les lignes 342. La ligne 498 est commandée par une bascule bistable 500 et est prépositionnée par le signal de séquence d'horloge présent dans la ligne 385 et est commandée de façon cadencée par la ligne 502 qui est raccordée à un multivibrateur monostable 504 déclenché par un signal de commande de mots de synchronisation présent dans la ligne 386. Le circuit de la figure 20g assume également une autre fonction qui protège de façon efficace le circuit de détection de synchronisation de mots dans les décodeurs 138 et 140. A ce sujet la synchronisation de mots est détectée grâce à une détection de la séquence "005", qui comporte 24 zéros consécutifs suivis par les états logiques 101. Etant donné que cette séquence "0055" est délivrée pendant la séquence de synchronisation, elle devrait être détectée uni- quement pendant cet intervalle de temps et le circuit de la figure 20g empêche l'apparition de cette séquence à un ins- tant autre que pendant la séquence de synchronisation. Ceci est réalisé en forçant le bit de poids le plus faible des mots numériques à 8 bits à une valeur d'état logique 1 à tout moment o les mots contiennent tous les zéros logiques pendant la partie vidéo active du flux de données, c'est-à- dire à tout moment autre que pendant la séquence de synchro- nisation. Ceci est obtenu à l'aide d'une porte NON-ET 508 aux entrées de laquelle sont raccordées les lignes de trans- mission de données 38 et délivrant un signal de sortie qui est envoyé à l'entrée D d'une bascule bistable 509 lorsque tous les zéros sont présents dans les lignes 38. Une ligne 511 partant de la bascule bistable 500 invalide de façon effective la bascule bistable 509 pendant la séquence de synchronisation de telle manière qu'un 1 logique ne sera pas transmis pendant le temps pendant lequel les zéros consécu- tifs doivent être présents. Cependant au cours de l'interval- le de temps pendant lequel la partie vidéo active apparaît, toutes les fois que tous les zéros logiques sont présents dans les lignes vidéo 38, la bascule bistable 509 délivrera dans la ligne 515 un signal de sortie qui prépositionne une bascule bistable 517 et la force à passer au niveau logique 1, comme cela est désiré. La partie restante du schéma-bloc représenté sur la figure 12, pour lequel le circuit spécifique n'a pas été décrit, concerne le circuit de synchronisation 360 représen- té sur la figure 20e et qui délivre le signal de remise à l'état initial au compteur effectuant un comptage jusqu'à 455/circuit de mémoire PROM 380, à l'instant approprié, en garantissant que la phase de la sous-porteuse est synchroni- sée sur la synchronisation horizontale. En d'autres termes, le circuit représenté sur. la figure 20e détermine que la phase de la sous-porteuse est synchronisée par rapport à la synchronisation horizontale en s'assurant que la synchroni- sation horizontale est réglée en phase de manière à appa- raitre au milieu d'un cycle de la sous-porteuse. Le circuit établit essentiellement la relation paire ou impaire des lignes en prenant une décision concernant l'emplacement de la synchronisation horizontale par rapport à la sous-por- teuse et, ensuite, en conservant la relation de telle maniè- re que les lignes désirées comme étant impaires sont toujours impaires et que les lignes paires sont toujours paires. Par conséquent le circuit définit si une ligne est paire ou im- paire.et maintient cette relation pendant l'ensemble de l'en- registrement des données de sorte qu'il ne se pose aucun problème concernant cette relation au cours de la reproduc- tion ultérieure. Pour cette prise de décision, en se référant à la figure 20e, on voit que le signal de synchronisation horizon- tale provenant du séparateur de synchronisation 350 est envoyé par l'intermédiaire de la ligne 354 à un multivibrateur mono- stable 510 de centrage qui peut déphaser en avant ou en arrière la synchronisation horizontale, comme consé- quence de la commande de la conduction d'un transistor 512 qui peut modifier la largeur des impulsions de sortie du multivibrateur monostable 510. Le signal de sortie de ce multivibrateur monostable 510 apparait dans la ligne 513, qui est raccordée à un autre multivibrateur monostable 514 qui transmet une impulsion relativement étroite dans la ligne 516 qui est raccordée à une porte NON-ET 518 d'une part directement et d'autre part également par l'intermé- diaire d'une ligne 519 et d'un certain nombre de composants 520 qui fournissent un retard de propagation. Lorsque le signal désignant qu'une ligne est paire ou impaire et appa- raissant dans la ligne 384 est également envoyé à la porte NON-ET 518, cette dernière transmet dans la ligne 522 une impulsion extrêmement étroite de 20-30 nanosecondes, qui commande de façon cadencée une bascule bistable 524, dont l'entrée D est alimentée par un cycle de la sousporteuse par l'intermédiaire de la ligne 388. Le signal définissant le caractère pair ou impair et présent dans la ligne 384 est synchronisé sur la sous-porteuse et est également envoyé par l'intermédiaire de l'inverseur 526 à une entrée d'une porte NON-ET 527, dont les autres entrées sont alimentées par la ligne 516 et par la ligne 519 à partir du circuit de retard de propagation 520, de sorte que la porte NON-ET 527 déli- vre également dans la ligne 528 une impulsion étroite de 20- nanosecondes, qui est inversée par l'inverseur 530 et est envoyée par l'intermédiaire de la ligne 532 à une entrée de cadence d'une seconde bascule bistable 534, dont l'entrée D est également alimentée par la ligne 388. Ainsi les bascu- les bistables 524 et 534 sont commandées de façon cadencée par des signaux qui sont synchronisés sur la cadence horizon- tale H qui fournit les signaux de cadencement circulant dans les lignes 536 et 538 et qui sont introduits dans les bascu- les bistables du type D 540 et 542 en utilisant le signal synchronisé de sous-porteuse présent dans la ligne 384, et fournissent quatre conditions possibles aux sorties des bas- cules bistables 540 et 542, c'est-à-dire que l'un des signaux 2475320-- d'horloge ou les deux signaux d'horloge envoyés par l'inter- médiaire des lignes 532 et 522 peuvent être situés à l'inté- rieur ou à l'extérieur du créneau. Le circuit logique et les autres circuits, désignés par la référence générale 544, examinent ces conditions possibles et délivrent dans la ligne 546 un signal qui commande effectivement la conduction du transistor 512 de manière à avancer ou à retarder la posi- tion de synchronisation horizontale de manière à sélectionner nettement un cycle de la sous-porteuse au centre de laquelle la synchronisation horizontale doit être située. Le signal d'horloge à 3,58 MHz présent dans la ligne 238 commande de façon cadencée une bascule bistable 550 dont l'entrée D est alimentée par l'intermédiaire de la ligne 552 arrivant du multivibrateur monostable 514. La sortie 558 de la bascule bistable 550 est accouplée par l'intermédiaire d'un ensemble de composants 554, qui fournissent un retard de transmission, à une entrée d'une porte NON-ET 556, dont une seconde entrée est alimentée directement par la ligne 558. La porte NON-ET 556 délivre, à partir du signal fourni par la bascule bista- ble 550, une impulsion étroite circulant dans la ligne 560 et qui valide la porte NON-ET 562 de manière qu'elle produi- se l'impulsion de remise à l'état initial qui est transmise dans la ligne 378 lorsque le signal présent dans la ligne 564 est activé par le circuit 544. Ainsi l'impulsion de remise à l'état initial apparaît à un instant qui se situe précisément au milieu d'un cycle de la sous-porteuse et de ce fait ramène toujours à l'état initial le compteur effec- tuant un comptage jusqu'à 455, à l'instant correct dans une ligne impaire. Le signal de télévision traité, contenant la séquen- ce de synchronisation numérique, est envoyé aux huit lignes 48, qui aboutissent aux commutateurs 50 et 52, dont l'un est représenté en détail sur les figures 18a et 18b qui consti- tuent, ensemble, un circuit électrique schématique du commu- tateur 52 et du circuit de décodage d'identification de ligne, qui est utilisé pour commander les commutateurs 128 et 130 par l'intermédiaire de la ligne 142, à partir du cir- cuit logique 200. En se référant tout d'abord à la figure 18a, on voit que les huit lignes 48 contenant les données devant être enregistrées sont raccordées à un ensemble d'en- trées d'un commutateur 2-en-1 580, qui effectue une sélection entre les lignes 48 et les ensembles de lignes 148 véhicu- lant les données reproduites provenant du circuit 140 de dé- codage, de traitement des défauts, d'acquisition des signaux d'horloge et de mise sous forme de caractères. Les lignes 148 possèdent des signaux de niveaiKMECL, qui sont convertis en niveaux TTL par des circuits désignés d'une manière géné- rale par la référence 582, et toutes les entrées, hormis l'entrée prévue pour le bit de parité, sont raccordées aux bornes autres des commutateurs 2-en-1 580. Pendant l'en- registrement, les lignes 48 sont sélectionnées et au cours de la reproduction, les lignes 148 sont sélectionnées. A ce sujet on notera que l'ensemble du circuit représenté sur les figures 18a et 18b est doublé et qu'un ensemble de lignes provenant des circuits décodeurs dans l'un des canaux est constitué de lignes 146, tandis que les lignes provenant du circuit décodeur de l'autre canal sont constituées par des lignes 148. La sélection de l'un ou l'autre des ensembles de lignes d'entrée aboutissant au commutateur 2-en-1 580 est commandée par une ligne 586 qui est commandée par un circuit logique en réponse à la sélection d'une opération d'enregis- trement ou de reproduction. Lorsque le niveau dans la ligne 586 est bas, les lignes 48 véhiculant le signal de télé- vision traité devant être enregistré sont sélectionnées et le signal est transmis par l'intermédiaire du commutateur 580 en vue d'être éventuellement envoyé aux mémoires RAM 2 et RAM 4. Lorsque le niveau est élevé ou haut, le signal de télévision traité reproduit est reçu du décodeur et est transmis par l'intermédiaire du commutateur 581 en vue d'être éventuellement appliqué aux mémoires. Les lignes de transmission des données 548 incluent également une ligne de transmission du bit de parité, qui n'est pas raccordeauw commutateur 2-en-1, mais est raccor- dée au contraire directement à une entrée d'un registre à décalage 584. Le commutateur 2-en-1 580 possède également des entrées de signaux d'horloge qui comprennent les si- geaux d'horloge de reproduction à 1,6 MHz et à 4,8 MHz re- çus de la part du décodeur par l'intermédiaire des lignes 590 et 1328 et des lignes 1332 et 594 respectivement, et des signaux d'horloge d'enregistrement à 3,58 MHz et 10,7 MHz reçus de la part du circuit générateur de signaux d'horloge d'entrée (figure 11) par l'intermédiaire des lignes 238 et 592 et par l'intermédiaire des lignes 239 et 596 respective- ment. Comme cela a été décrit précédemment en référence au schéma-bloc de la figure 1, la cadence d'horloge des données en parallèle à 8 bits, qui sont reçues dans les lignes 48 par le commutateur 2-en-1 580 en vue de leur inscription dans les mémoires à accès direct 60-66 pendant l'opération d'enre- gistrement, est essentiellement la cadence d'échantillonnage de 10,7 MHz, tandis que les données en parallèle à 9 bits, qui sont reçues de la part des décodeurs par les lignes 146 ou 148 au cours de l'opération de reproduction, circulent à la cadence de 4,8 MHz. Les données reçues sont transmises aux mémoires 60-66 sous la forme de données en parallèle à 24 bits à une cadence de 3,58 MHz au cours des opérations d'enregistrement et à une cadence de 1,6 MHz au cours des opérations de reproduction. Les quatre signaux d'horloge sont envoyés au commutateur 2-en-1 580 qui effectue une sé- lection entre les signaux d'horloge d'enregistrement à 3,58 MHz et à 10,7 MHz ou les signaux d'horloge de reproduc- tion à 1,6 MHz et à 4,8 MHz. Ainsi l'un de ces ensembles de signaux d'horloge, à savoir les signaux d'horloge d'enregis- * trement ou les signaux d'horloge de reproduction, apparais- sent dans les lignes 598 et 600 et sont utilisés pour comman- der le cadencement des composants du circuit représentés sur les figures 18a et 18b. De façon plus spécifique, le signal d'horloge présent dans la ligne 600 commande le re- gistre à décalage 584 et un ensemble de registres à décalage 602, comportant des lignes d'entrée 604 contenant les don- nées provenant du commutateur 2-en-1 580. Chacun des regis- tres à décalage 602 et 584 reçoit trois bits consécutifs de données et les transfère aux lignes de sortie 606 qui véhicu- lent 24 bits de données. Trois lignes de sortie 608 prove- nant d'un circuit de contrôle de parité sont également ajou- tées aux 24 bits d'information et les lignes 606 et 608 sont raccordées à un ensemble de bascules bistables de type D 610, qui remettent en cadence les données en utilisant le signal d'enregistrement à 3,58 MHz présent dans la ligne 612, qui est raccordée à la ligne 598 par l'intermédiaire d'un multivibrateur monostable 614 de mise en forme des impulsions. Les sorties des bascules bistables 610 sont constituées par les lignes 56 qui forment les lignes d'entrée dans les mémoires RAM 2 et RAM 4. Il faut comprendre, comme cela a été mentionné précédemment, que, alors que le schéma-bloc de la figure 1 représente les circuits d'enregistrement et de reproduction sous la forme de circuits séparés, les con- ducteurs réels sont identiques en raison de la présence du commutateur 2en-1 50. Les deux circuits d'enregistrement et de reproduction représentés sur le schéma-bloc ont été re- présentés d'une manière permettant d'identifier nettement le flux des données pendant les deux opérations. La description ci-après des figures 18a et 18b com- plète le fonctionnement du circuit, qui se produit lors d'une opération d'enregistrement mais, comme cela ressortira à l'évidence du dessin, il est prévu un autre circuit qui en- tre en fonctionnement lors de la reproduction et qu'on va maintenant décrire. Les lignes d'entrée 148 étant converties aux niveaux TTL, sont raccordées par l'intermédiaire de cavaliers 615 aux commutateurs 2-en-1 et se dirigent égale- ment, vers le bas et vers la droite de la figure, en direc- tion de la figure 18b, o elles sont raccordées à une série de commutateurs 614, 616, 618 et 620, qui sont réglés de manière à décoder le nombre d'identification approprié de manière à alimenter de façon satisfaisante les portes NON- ET 622, 624, 626 et 628, qui délivrent respectivement un si- gnal de sortie vrai lorsque les nombres ID respectifs 2, 20, 10 et 40 sont présents dans les données reproduites dans la ligne d'entrée 148. Lés sorties des portes NON-ET sont rac- cordées à des commutateurs 630 et 632 et délivrent des signaux respectifs dans les lignes 634 et 636 lorsque les nombres d'information ID 1 et ID 2 ont été décodés. Les si- gnaux présents dans les lignes 634 et 636 sont appliqués au circuit logique 200, qui va être décrit ci-après. Etant donné que le circuit des figures 18a et 18b sera doublé, les commutateurs 630 et 632 seront réglés dans une position pour l'un des circuits et dans l'autre position pour le second circuit. Etant donné que chacun des canaux de trans- mission des signaux contient uniquement des lignes vidéo paires et l'autre canal contient uniquement des-lignes im- paires, les commutateurs 630 et 632 peuvent être réglés de façon appropriée de manière à décoder les nombres 2 et 10 ou 20 et 40. En ce qui concerne l'utilisation de la parité dans l'appareil en vue d'obtenir une indication sur le fait que les données ont été enregistrées et reproduites de façon précise, le circuit représenté sur les figures 18a et 18b réalise un contrôle de parité et délivre un signal d'erreur qui commande le compensateur de défauts de manière qu'il in- troduise des données dans le flux des données à l'emplace- ment o se trouve indiqué que les données sont manquantes ou incorrectes. Il faut rappeler que le bit de parité est ajouté dans le flux des données par le circuit codeur 82 avant que les données soient enregistrées. Lors de la repro- duction, le signal provenant du décodeur et d'un autre cir- cuit 140 contient des données de bit de parité, qui sont en- voyées au registre à décalage 584 et, pour trois mots suc- cessifs à 8 bits, fournit le bit de parité de poids le plus important dans la ligne 640, le bit de parité le plus impor- tant en second dans la ligne 642 et les troisième et qua- trième bits de parité les plus importants dans la ligne 646, lesdites lignes étant raccordées respectivement aux contrô- leurs de parité 648, 650 et 652. Les lignes de sortie 606 provenant des registres à décalage 602 contiennent, comme cela a été mentionné précédemment, les bits de données pour trois échantillons successifs et les données de bits de poids plus important provenant de trois échantillons succes- sifs du flux de données -sont envoyés au contrôleur de parité 648. De manière analogue, les données de trois échantillons successifs du second bit de poids le plus important sont envoyées au contrôleur de parité 650 et les données de trois échantillons successifs à la fois du troisième et du qua- trième bits de poids le plus important sont envoyées au con- trôleur de parité 652. L'état logique du bit de parité est ajouté de façon sélective soit sous la forme d'un 1 logique, soit sous la forme d'un 0 logique de telle manière que, pour les trois échantillons successifs, y compris le bit de parité, on obtient un nombre pair de uns logiques (aucun zéro n'est con- déré comme étant pair) et les contrôleurs de parité 648, 650 et 652 traitent simplement les données qui leur sont envoyées et délivrent un signal vrai aux sorties 654, 656 et 658, si un nombre pair de un est reçu. Les signaux sont envoyés respectivement à des portes ET 660, 662 et 664. De même l'ensemble des trois lignes de sortie sont raccordées à une autre porte ET 666. Si toutes les sorties sont vraies, la porte ET 666 délivre dans la ligne 668 un signal de sor- tie vrai à niveau élevé qui valide les autres portes ET 660, 662 et 664, outre le fait de fournir un signal vrai qui est transmis de façon cadencée par les bascules bistables 610 de manière à fournir un signal dans la ligne 670 qui aboutit au circuit logique désigné d'une manière générale par la référence 672 et dont on va décrire ci-après le fonc- tionnement. Même si l'un des contrôleurs de parité détecte une erreur de parité, l'ensemble des canaux de parité sont contraints de fournir la même indication, en raison de la présence de la ligne 668 qui invalide les portes ET 660, 662 et 664. Les sorties des portes ET 660, 662 et 664 in- cluent les lignes 608 qui sont commandées de façon cadencée par la bascule bistable 610 et délivrent des signaux desti- nés à être utilisés par le compensateur de défauts pour spé- cifier qu'un ou plusieurs des quatre premiers bits de poids les plus importants de trois échantillons successifs contien- nent une erreur de parité ou bien qu'un défaut des fréquen- ces radioélectriques est intervenu et que d'autres données doivent être par conséquent insérées. Le signal d'erreur- de parité présent dans la ligne 670 est envoyé au circuit 672 qui intègre de façon effective le signal d'erreur en déterminant s'il dépasse environ quatre groupes,rapprochés les uns des autres, de trois échan- tillons. S'il en est ainsi, il déclenche un multivibrateur monostable 673 comportant une ligne de sortie 674 raccordée à une porte OU 675, dont la sortie est raccordée par l'inter- médiaire d'une ligne 676 aux portes ET 660, 662 et 664 et qui invalide ces portes pendant un intervalle de temps supérieur à l'intervalle indiqué en réalité par les sorties du contrôleur de parité, c'est-à-dire pour 3 à 6 échantillons supplémentaires. Ceci est destiné à fournir une sécurité con- tre l'éventualité qu'un bruit aléatoire puisse provoquer un contrôle de parité positif dans une série de cycles mauvais de données et, de ce fait, prolonge la durée des signaux d'erreur de parité dans les lignes 608. Si un bruit aléa- toire, produit par une sortie de parité vraie, arrivait à circuler dans les lignes 608, les mauvaises données vidéo, dont la parité est faussement indiquée comme étant bonne, provoquerait soit une surimpression, soit un trou noir dans l'image vidéo affichée. Bien qu'un bruit aléatoire ne puisse pas engendrer un nombre important d'indicationsde parité vraie, le circuit 672 empêche une telle apparition lors de la présence d'une série d'erreurs de parité détectées. Conformément à un autre aspect du circuit représenté sur les figures 18a et 18b, dans le cas o le-circuit déco- deur 130 ou 140 détecte un défaut dans la fréquence radio- électrique, par exemple lorsque l'information n'est pas re- produite en raison d'une imperfection de la bande ou analo- gue, un signal indicatif de défaut est produit et est envoyé à la ligne 677, ledit signal étant converti au niveau TTL et étant envoyé au circuit 672 représenté sur la figure 18b. Le signal présent dans la ligne 677 est envoyé à la porte 678 et le signal de sortie de cette dernière est en- voyé par l'intermédiaire de la ligne 679 à la porte 675 quiin- troduit un signal d'erreur de parité dans la ligne 676. Le signal présent dans la ligne 677 déclenche également un multivibrateur monostable 681 qui possède une ligne de sortie 681 qui est également raccordée à la porte OU 675. Le signal de sortie fourni par le-multivibrateur 681 prolonge la durée du défaut et le signal d'erreur de parité introduit,au- delà de sa longueur réelle, c'est-à-dire pendant six ou neuf au- tres échantillons par exemple, de manière à permettre aux horloges internes et aux dispositifs analogues de se remet- tre en marche après que le défaut a cessé. Le signal présent dans la ligne 677 fournit également un signal de sortie de défaut composite dans la ligne 682 qui est raccordée au circuit logique 200 et empêche essentiellement que le 2475320- circuit traite les signaux d'information ID 1 et ID 2 pour l'obtention de la synchronisation de mots. Le signal H/8 envoyé à la ligne 686 aboutit au circuit représenté d'une manière générale par la référence 688 et qui fournit un taux d'erreurs du nombre de parité et d'erreurs induites par suite de défauts. Etant donné que le signal H/8 fournit la cadence à laquelle intervient la commutation des têtes, pendant cet intervalle de temps les erreurs ne devraient pas être comptées étant donné qu'elles ne représentent pas une indication vraie du taux d'erreurs apparaissant dans le signal vidéo actif. La production du signal de défaut délivré dans la ligne 682 est empêchée au cours de l'intervalle de temps de la séquence de synchronisation, par le signal de créneau de séquence délivré dans la ligne 1270 (figure 18a) par le circuit de la figure 10. Le signal de créneau de séquence déclenche un multivibrateur monostable 601 de manière qu'il positionne la bascule bistable de type D suivante 603 afin qu'elle introduise dans ses lignes de sortie 605 et 607 des signaux d'inhibition qui sont transmis-au circuit de manière à empêcher la production du signal de défaut. La condition d'inhibition subsiste dans les lignes 605 et 607 jusqu'à ce que le signal d'information composite ID soit délivré dans la ligne 1726 dans le circuit de la figure 10. Le signal d'information ID composite est retardé par des dispositifs de retardement de telle manière que l'état d'inhibition est supprimé des lignes 605 et 607 par remise à l'état initial de la bascule bistable de type D 603 juste avant le début de l'intervalle des données vidéo de la ligne de télévision traitée. Les 27 bits de données présents dans les lignes pa- rallèles 56 sont envoyés aux mémoires respectives RAM 2 et RAM 4 en vue de leur inscription dans ces dernières. Chacune des mémoires à accès direct RAM 1 à RAM 4 comporte un cir- cuit spécifique, dont des parties sont représentées en détail sur la figure 13. Les parties de ce circuit, non représen- tées sur la figure 13, sont simplement des parties redondan- tes de la conception générale de l'ensemble du circuit. Les lignes d'entrée 54 à 56 sont réparties en trois groupes de neuf lignes, dont chacun aboutit à un-circuit intégré 800 de mémoire à accès direct à 256 bits et seules 6 de l'ensemble des 27 lignes sont représentées. Chaque ensemble des lignes 54 ou 56 est raccordé à la borne d'entrée du circuit de mé- mémoire 800, comme cela est représenté. De façon analogue chacun des circuits de mémoire 800 comporte une ligne de sor- tie 802 qui aboutit à une porte trois-états 804 comportant une ligne de sortie qui est une ligne 70, 74, 150 ou 154, selon la mémoire RAM qui est identifiée. Cependant les lignes uniques de sortie provenant de chacun des circuits de mémoire 800 aboutit au commutateur 2- en-i 152 ainsi qu'aux convertisseurs 24-en-8 72. Etant donné que les mémoires sont raccordées de manière à fonctionner par couples, c'est-à-dire que les mémoires RAM 1 et RAM 3 ont leurs entrées et leurs sorties interconnectées, de même que les mémoires RAM 2 et RAM 4, les portes NON-ET trois- états 804 isolent effectivement les circuits de mémoire individuels 800 des lignes de sortielorsqu'elles ne sont pas validées de manière que seuls les signaux de sortie provenant des circuits de mémoire individuels 800 pour l'une des mé- moires à accès direct, comme par exemple RAM 1 ou RAM 3, seront transmis dans les lignes de sortie 70 ou 74. Les lignes de commande 806, qui contiennent des in- verseurs, comme cela est représenté, valident et invalident les portes NON-ET trois-états 804 aux instants appropriés comme représenté et décrit en référence aux organigrammes des figures 4b et 5b. Un signal de validation d'inscription dans la ligne 808 est envoyé à un multivibrateur monostable 810 qui peut être réglé de manière à positionner l'impulsion d'inscription par rapport aux données, et la ligne de sortie 812 est raccordée à leentrée de validation d'inscription de chacun des circuits intégrés de mémoire 800. Le niveau de la ligne 812 contrôle si une opération d'inscription ou une opération de lecture peut se produire en rapport avec la mémoire. En l'absence d'une impulsion-d'inscription à niveau haut dans la ligne 818, les mémoires sont à même de lire les données mémorisées. Lorsque l'impulsion d'inscription est introduite dans la ligne 812, les-mémoires sont condi- tionnées de manière à inscrire les données en mémoire pendant la durée de l'impulsion d'inscription. Le cadencement prévu pour le signal de validation de l'inscription est représenté pour chacune des mémoires à accès direct RAM 1 à RAM 4 sur les figures 4b et 5b. Chacun des circuits de mémoire 800 est adressé par l'intermédiaire de huit lignes de transmission d'adresse 814, qui sont commandées par un générateur d'adresses 816 de telle manière que, pour toute adresse produite par le géné- rateur d'adresses 816, il se produira un accès à la même adresse pour 1 'ensemble des circuits intégrés individuels à mémoires à accès direct 800. Ainsi, pour les 27 bits de données qui sont introduits, un bit sera inscrit de façon appropriée dans ou lu hors de l'un des circuits de mémoire 800 pour chaque adresse qui est produite par le générateur de base 816. Alors que seulement deux des lignes de trans- mission d'adresses partant du générateur d'adresses 816 sont représentées comme étant réellement raccordées, sur le dessin, on comprendra que les six autres lignes sont, de façon similaire, raccordées aux autres lignes de transmis- sion d'adresses, qui sont représentées au voisinage des cir- cuits de mémoires 800. Le générateur d'adresses 816 est commandé de façon cadencée par la ligne 818 de transmission de signaux d'horloge provenant d'un multivibrateur mono- stable 820 qui est utilisé pour rythmer de façon correcte le cadencement en ce qui concerne les données présentes dans les lignes d'entrée 54 et 56. Un signal d'horloge envoyé dans la ligne 822 est utilisé pour déclencher le multivibrateur monostable 120 avec un signal d'horloge qui est déterminé par le mode de fonc- tionnement, c'est-à-dire qu'il se produit soit une inscrip- tion ou une lecture pendant une opération d'enregistrement, soit une inscription ouune lecture pendant une opération de reproduction. Le signal d'horloge est soit un signal à 3,58 MHz, soit un signal d'horloge à 1,6 MHz, et ces deux signaux d'horloge à ces fréquences sont produits par l'une des deux sources. Au cours d'une opération d'enregistrement les don- nées sont inscrites dans les mémoires 800 à une cadence de 3,58 MHz, sous la commande des signaux d'horloge d'enregis- trement délivrés par le circuit générateur de signaux d'hor- loge 42. Les données devant être enregistrées sont lues hors des mémoires à une cadence de 1,6 MHz, qui est déterminée par un signal d'horloge fourni par le circuit codeur 82. Pendant une opération de reproduction, les données sont inscrites en mémoire à la cadence inférieure de 1,6 MHz, qui est déterminée par un signal d'horloge et qui est four- nie par le circuit décodeur 138 ou 140. Les données repro- duites sont lues hors des mémoires à la cadence de 3,58 MHz, déterminée par un signal d'horloge tiré de et synchronisé sur une référence de station. Le signal d'horloge présent dans la ligne 822 est également transmis de manière à déclen- cher un multivibrateur monostable 824 en vue de rythmer de façon correcte des impulsions d'inscription par rapport aux données qui sont présentes dans la ligne d'entrée 54 ou 56. Le générateur d'adresses 816 est commandé pendant les opérations d'enregistrement et de reproduction par des signaux de remise à l'état initial introduits dans une ligne 830. Les signaux de remise à l'état initial ramènent à zéro le compteur 816 et de ce fait garantissent que les données sont inscrites à l'adresse zéro au début de la sé- quence de synchronisation numérique. Le signal de remise à l'état initial présent dans la ligne 830 est délivré par le circuit logique 200. Lors de la reproduction ou de la lectu- re, les signaux de commande d'information ID 1 et ID 2 appa- raissent dans les lignes 832 et 834 et sont inversés et envoyés à une porte NON-ET 836, le signal circulant dans la ligne 834 étant à nouveau inversé et envoyé à une entrée d'adresses du générateur d'adresses 816 de manière à charger ce dernier avec le numéro de charge correct pour l'inscrip- tion des données dans les mémoires. Un signal de remise à l'état initial de lecture présent dans la ligne 838 est délivré par le circuit logique de commande 200 et produit un signal de charge pour le chargement du générateur d'adres- ses 816, en vue de déclencher le commencement de la lecture des données hors de la mémoire à l'instant correct. Au cours des opérations d'enregistrement, les données lues hors des mémoires à accès direct RAM 1 à RAM 4 sont transmises dans les lignes 70 et 74 qui aboutissent aux con- vertisseurs respectifs 24-en-8 bits 72 et 76, dont l'un est représenté sur le schéma électrique de la figure 14a, le convertisseur 24-en-8 bits étant le circuit représenté à gauche de la ligne formée de tirets disposée approximati- vement verticalement sur le dessin. Les données présentes dans la ligne 70 ou la ligne 74 sont envoyées à un ensemble de bascules bistables de type D, désignées de manière géné- rale par la référence 850 et qui remettent en cadence les données en utilisant un signal d'horloge à 1,6 MHz transmis dans les lignes 852 et qui est produit par le circuit co- deur désigné globalement par la référence 900 sur les figu- res 14a et 14b. Les données, qui sont transmises de façon cadencée par les bascules bistables 850, apparaissent dans les lignes 854 qui aboutissent à un certain nombre de regis- tres à décalage 856 du type parallèle-série, qui sont char- gés par un signal d'horloge à 1,6 MHz arrivant dans la ligne 858. Les données provenant des lignes d'entrée 854 sont déli- vrées en étant cadencées de façon séquentielle, dans les lignes 860 à une cadence trois fois plus rapide déterminée par un signal d'horloge à 4,8 MHz produit par le circuit codeur 900 et introduit dans la ligne 862 accouplée à la borne de sortie des signaux d'horloge de chacun des registres à décalage 856. Ainsi les 24 bits de données transmis dans les lignes d'entrée 854 sont convertis en 8 bits de données, qui sont transférés à une cadence trois fois plus rapide. Les données présentes dans les lignes 860 sont transmises par l'intermédiaire de cavaliers 861 et, ensuite, par l'in- termédiaire de portes 863 et sont envoyées à un autre regis- tre à décalage parallèle-série 864 qui possède une ligne de sortie 868 contenant les données NRZ mises sous forme séquentielle et arrivant par les lignes d'entrée 866. Les cavaliers peuvent être utilisés pour modifier l'ordre des bits de données de manière que les trois bits de poids les plus élevés ne soient pas voisins les uns aux autres et, après leur conversion en données série, ne soient par consé- quent pas voisins les uns des autres. Ceci accroîtrait la vulnérabilité du point de vue de la perte de l'ensemble des bits de poids les plus élevés par suite d'un défaut possédant une durée de 2 à 4 bits. Si l'ordre des données est modifié, il doit être, de façon analogue, modifié de façon inverse pour être ramené à son état initial au cours de la reproduction, grâce à l'utilisation des cavaliers 615 dans les circuits 50 et 52 (figure 18a) comme on le comprendra. La cadence d'horloge des données dans les li- gnes d'entrée 866 est égale à 4,8 MHz comme cela a été men- tionné précédemment et ces données se composent de 8 bits de données transmis à cette cadence. Afin d'obtenir une sortie série ou séquentielle, les données sont transmises de façon cadencée dans la ligne 868 en utilisant un signal d'horloge qui est neuf fois plus rapide que le signal d'horloge à 4,8 MHz, c'est-à-dire qu'il s'agit d'un signal à environ 43 MHz. La cadence d'horloge est neuf fois plutôt 7 que huit fois supérieure, par suite de l'addition d'un bit 'e de parité à chaque mot à 8 bits transmis dans la ligne d'en- trée 870, ce bit de parité provenant du circuit générateur de parité, que l'on va décrire ci-après. Le bit de poids le plus important et le second, le troisième et le quatrième bits de poids le plus important pour trois mots de données consécutifs sont envoyés aux circuits générateurs de parité 872, 874 et 876, outre le fait qu'ils sont envoyés au registre à décalage 856. Par conséquent les trois lignes, faisant partie des lignes 854, qui sont raccordées au générateur de parité 872, contien- nent les bits de poids les plus importants de trois échantil- lons successifs. De façon analogue, les trois lignes qui aboutissent au générateur -de parité 874, contiennent les se- conds bits de poids les plus importants pour trois échan- tillons successifs, et les signaux, qui aboutissent au géné- rateur de parité 876, contiennent les troisième et quatrième bits de poids les plus importants pour trois échantillons successifs. Les générateurs de parité examinent les données présentes aux entrées et transmettent à niveau bas quand chacune des lignes de sortie 878 dans le cas o un nombre pair de uns logiques apparaît dans les données qui sont en- voyées au générateur correspondant de parité. Les trois li- gnes 876 sont remises en cadence par le signal d'horloge à 1,6 MHz présent dans la ligne 881, de manière à délivrer des données dans des lignes 882 qui sont raccordées à un registre à décalage parallèle-série 884. Ce registre à déca- lage 884 est commandé de façon cadencée par le signal d'hor- loge à 4,8 MHz arrivant dans la ligne 886, de sorte que le bit de parité provenant de chacune des lignes 882 est trans- mis en série à la ligne de sortie 870 qui aboutit au regis- tre à décalage parallèle-série 864. Le circuit générateur de parité, qui est représenté et décrit en détail, est d'un type de parité qui peut être utilisé de façon commode dans l'appareil suivant l'invention. Cependant on comprendra que les bits significatifs particuliers, qui sont examinés, n'ont pas besoin d'être tirés de trois échantillons succes- sifs, mais peuvent être tirés de trois échantillons indivi- duels qui ne sont pas successifs. Cependant trois échantil- lons successifs sont plus commodes étant donné qu'ils sont simultanément présents lors de la présence en parallèle de trois mots successifs de données à huit bits. Les fréquences utilisées par le circuit, c'est-à- dire la cadence d'horloge à 43 MHz, la cadence d'horloge à 4,8 MHz et la cadence d'horloge à 1,6 MHz, sont produites par un oscillateur à 86 MHz, désigné d'une manière générale par la référence 890 et qui délivre la référence de cadence-. ment de base pour le fonctionnement du codeur 900. L'oscil- lateur 890 délivre dans les lignes 892 un signal de sortie en- voyé au circuit de commande de niveau et de mise en forme 894 en vue de produire le signal à 86 MHz dans la ligne 896 ainsi que dans la ligne 898, la ligne 896 de transmission du signal d'horloge à 86 MHz étant utilisée pour remettre en cadence les données mises sous forme série après qu'elles aient été codées par le codeur 900 sous un format qui sera décrit ultérieurement. Le signal à 86 MHz présent dans la ligne 898 est envoyé à un couple de diviseurs, réalisant une division par deux, 902,et 904, dont le dernier fournit un signal d'une fréquence voisine de 43 MHz et possédant des phases complémentaires dans les lignes 906 et 908. Les signaux à 43 MHz à phases. complémentaires sont transmis par l'intermédiaire de circuits logiques 909 et 910 de rétrécis- sement d'impulsions de manière à obtenir des impulsions très étroites possédant des phases opposées produites à une 2475320- cadence d'horloge de 43 MHz dans les lignes 911 et 912 et qui sont utilisées par le codeur 900. La sortie du diviseur 900, réalisant une division par 2, est raccordée au premier des trois diviseurs successifs 914, réalisant une division par 3 et qui sont utilisés pour produire un signal d'horloge à 1,6 MHz dans la ligne 916, un signal d'horloge à 1,6 MHz à niveaux TTL dans la ligne 852 et un signal d'horloge à 4,8 MHz dans la ligne 862. Les données de non retour à zéro (NRZ) mises sous forme série et transmises à une cadence de 43 MHz dans la ligne 868 sont envoyées au codeur 900 qui code les données selon un code "en carré" de Miller, qui est un code du type à auto-synchronisation et exempt de composantes de courant continu. Le code exempt de composantes de courant continu évite l'introduction de toute composante de courant continu possible dans les données codées, comme conséquence d'une prépondérance de l'état un logique pendant un intervalle de temps. Etant donné que l'appareil d'enregistrement et de reproduction n'effectue pas de transmission en courant continu, la présence d'une composante de courant continu dans les données codées devant être enregistrées peut intro- duire des erreurs lors de la récupération des données au cours de la reproduction. A ce sujet on se référera au bre- vet déposé aux Etats-Unis d'Amérique sous le No. 4.027.335 et ayant pour titre "codage sans composantes de courant continu pour système de transmission de données". Comme cela est ici décrit de façon très détaillée, le format codé peut être caractérisé comme étant un format à auto-synchronisa- tion, qui assure la transmission de données binaires dans un canal de transmission d'informations possédant une lar- geur de bande et un rapport signal/bruit limités et dans le- quel les données sont transmises selon un format à auto- synchronisation, c'est-à-dire en étant dénuées de composan- tes de courant continu. Dans les canaux de transmission d'informations à largeur de bande limitée qui n'effectuent pas de transmission en courant continu, les formes d'ondes binaires subissent des distorsions de la position de passa- ge au zéro, qui ne peuvent pas être totalement supprimées au moyen de réseaux de compensation à réponse linéaire, en particulier pour les cadences élevées de données, qui sont caractéristiques du présent appareil. Ces distorsions sont habituellement désignées sous le nom de "écarts de ligne de base" et ont pour conséquence de réduire le rapport effi- cace signal/bruit et de modifier les passages par zéro des signaux et par conséquent d'altérer la fiabilité de récupé- ration des bits du décodeur. Un format de transmission commun ou un code commun de transmission des données des canaux, qui est utilisé dans des systèmes d'enregistrement et de reproduction, est décrit dans le brevet déposé aux Etats-Unis d'Amérique sous le No. 3.108.261, au nom de Miller. Dans le code de Miller, les 1 logiques sont repré- sentés par des transitions du signal en un emplacement par- ticulier, c'est-à-dire de préférence au milieu d'une cellule de bit et les 0 logiques sont représentés par des transi- tions de signal en un emplacement antérieur particulier, * c'est-à-dire à proximité du bord avant de la cellule de bit. Le format de Miller supprime toute transition apparaissant au début d'un intervalle d'un bit succédant à un intervalle possédant une transition en son centre. La dissymétrie de la forme d'onde produite conformément à ces règles peut introduire une composante continue dans le signal codé. Le code dit "en carré" de Miller, utilisé dans l'appareil conforme à l'invention, supprime efficacement le contenu en composante continue du format de Miller originel, et ce sans nécessiter une mémoire importante, ni une modification de la cadence d'horloge dans les opérations de codage et de décodage. Comme cela est décrit dans le brevet déposé aux Etats-Unis d'Amérique sous le No. 4.027.335, mentionné ci- dessus, et concernant le format "en carré" de Miller, le flux des données peut être considéré comme étant une conca- ténation ou un enchaînement de séquences de longueurs varia- bles de trois types: (a) des séquences de la forme 1111--- 111 possédant un nombre quelconque de 1 logiques, mais aucun 0 logique; (b) des séquences de la forme 0111---1110 possédant n'importe quel nombre impair de 1 consécutifs ou d'absences de 1, aucun 0 n'apparaissant dans les première et dernière positions; et (c) des séquences de la forme 0111---111 possédant n'importe quel nombre impair de i consécu- 2475320- tifs précédés par un 0. Les séquences du type (c) apparais- sent uniquement si le premier bit de la séquence immédiate- ment suivante est un 0. Les séquences des types (a) et (b) sont codées conformément aux règles de codage décrites dans le brevet déposé aux Etats-Unis d'Amérique sous le numéro 3.108.261 et cité précédemment. La séquence du type (c) est codée conformément aux règles de codage qui sont décrites dans ce brevet pour tous les bits, hormis pour le dernier 1 logique, et pour ce 1, la transition est simplement suppri- mée. Par suite de cette suppression, le type de séquence (C) considérée à l'état isolé apparaît comme étant du même type que la séquence (b), c'està-dire que le 1 logique final ressemble à un 0 logique. Par définition la séquence de type (c). est suivie immédiatement par un 0 logique au début de la séquence immédiatement suivante. Aucune transition n'est autorisée pour séparer la séquence de type (c) du 0 suivant. Par con- séquent le codage spatial est distinctif à des fins de déco- dage et le décodeur doit simplement identifier que, lors- qu'un 1 logique normalement codé est suivi par des interval- les de 2 bits sans transition, alors un 1 logique et un 0 logique doivent être fournis successivement au cours de ces intervalles. Toutes les autres séquences de transition sont décodées conformément au code de Miller décrit dans le bre- vet déposé aux Etats-Unis d'Amérique sous le No. 3.108.261. Ainsi la sortie dans la ligne 86 provenant du codeur 900 fournit les données codées mises sous forme séquentielle dans le format "en carré" de Miller, et ces données sont en- voyées aux amplificateurs 88 et 90 par exemple et le signal amplifié est ensuite dirigé vers les têtes des transducteurs en vue d'être enregistré sur la bande magnétique. Au cours de la reproduction, la tête de transducteur 96 portée par la roue porte-tête 108 reproduit les signaux enregistrés sur les pistes et les envoie aux préamplifica- teurs 109 dont l'un est représenté en détail sur la figure 15. Les lignes d'entrée 950 sont raccordées à des transforma- teurs à champ tournant de conception classique et le signal obtenu est amplifié et apparaît dans les lignes de sortie 111 qui sont raccordées aux commutateurs 2-en-1 110 et 112, qui raccordent de façon sélective l'une des lignes 109 à la sortie 114 ou 116 aboutissant aux correcteurs de distorsions 118 ou 120. En ce qui concerne le circuit spécifique qui peut être utilisé pour effectuer cette commutation et cette cor- rection de distorsions, on se référera aux figures 16a et 16b qui constituent, ensemble, le circuit schématique élec- trique pouvant être utilisé pour mettre en oeuvre ces opéra- tions. En se référant à la figure 16a, on voit que le signal de sortie des préampLificateurs 109 apparaît dans les lignes 111, qui sont représentées comme aboutissant aux commutateurs à diodes 970 et 972, qui sont commandés respectivement par des signaux de commutation des têtes, appliqués aux lignes 974 et 976. Les signaux provenant de l'un des préamplificateurs traversent le commutateur associé à l'instant correct et apparaissent dans la ligne 114 qui constitue l'entrée du correcteur de distorsions, qui est représenté sur le restant des dessins des figures 16a et 16b. La ligne 114 est raccor- dée à un amplificateur désigné d'une manière générale par la référence 978 et qui est raccordé à un contrôleur 180 de réponse augmentant de 6 dB par octave et qui comporte un compensateur de basses fréquences 982 et un compensateur de hautes fréquences 984, qui tous deux compensent la réponse en amplitude-fréquence non constante des têtes de reproduc- tion. Comme cela est bien connu dans la technique, la tension de sortie d'un ensemble formé d'une tête de reproduction et d'un préamplificateur augmente aux basses fréquences à une cadence de 6 dB par octave, se stabilise à des fréquences du milieu de bande et décroît aux fréquences élevées. Par conséquent, si l'on veut obtenir une réponse globale en am- plitude plate pour le signal de lecture, il est nécessaire que le correcteur de distorsions accroisse l'amplitude à la fois aux basses et aux hautes fréquences. Pour réaliser cet accroissement, le circuit 981 est raccordé à un amplifica- teur et étage d'attaque de ligne 990 qui à son tour est raccordé à un filtre passe-bas 992 possédant une fréquence limite légèrement supérieure à la moitié de la cadence des données, c'est-à-dire à 21,5 MHz dans l'appareil selon l'in- vention. L'amplificateur et l'étage d'attaque de ligne 990 et le filtre 992 sont conçus de manière à minimiser les ef- fets de tout bruit à haute fréquence présent dans le signal sorti de bande. Le filtre passe-bas 992 est raccordé à un compensateur de phase 994 qui pilote un second étage d'attaque de ligne 996 (figure 16b). L'étage d'attaque de ligne 996 comporte une ligne de sortie 998 qui est raccor- dée à un modulateur équilibré, désigné d'une manière généra- le par la référence 1000, ainsi qu'à une ligne à retard 1002 qui est raccordée à un autre modulateur équilibré 1004 (figure 16b) ainsi qu'à une seconde ligne à retard 1006 qui aboutit à un troisième modulateur équilibré 1008. Les sor- ties des modulateurs équilibrés 1000, 1004 et 1008 apparais- sent dans les lignes respectives 1010, 1012 et 1014 (figure 16b) qui sont raccordées à un point de sommation commun 1016. Le point de sommation 1016 forme l'entrée d'un amplifi- cateur 1018 qui est raccordé par l'intermédiaire d'un trans- formateur 1020 à un limiteur 1022 qui délivre le signal de sortie compensé dans la ligne 1024. Un circuit désigné d'une manière globale par la référence 1026 détecte la présence d'un défaut de fréquence radioélectrique dans le signal récu- péré et transmet un défaut dans la ligne 1028. Le circuit situé entre la sortie de l'étage d'atta- que de ligne 996 et la sortie 1024 du compensateur de dis- torsions compense la perturbation entre symboles du flux de données "en carré" de Miller qui apparaît pendant la repro- duction. Les perturbations entre symboles peuvent être en gros décrites comme étant une distorsion de la position des passages à zéro du signal, qui interviennent dans le flux des données et qui sont distendues en raison de l'effet de transitions de signaux apparaissant antérieurement et ultérieurement. En d'autres termes le point de passage à zéro pour une transition considérée peut être avancé ou retardé du point de vue de la phase, à des degrés différents en fonction de ce qui apparaît immédiatement avant ou immé- diatement après le point concerné de passage à zéro. Bien qu'à première vue il soit quelque peu inhabituel d'imaginer qu'une transition ultérieure puisse affecter une transition actuelle, il faut tenir compte du fait que les transitions résultent des signaux des têtes de transducteurs pour l'enregistrement sur et les reproductions à partir de la bande magnétique oud'unautre support d'enregistrement et que trois transitions successives constituent, en un sens, la transition passée, la transition présente et la transi- tion future et que l'influence magnétique peut provenir de n'importe quelle transition voisine alors que les têtes de transducteurs sont en fonctionnement. En se référant à la figure 16c(1) on voit qu'on a représenté une onde 1030 de longueur relativement importante comportant trois cellules de données entre transitions qui est suivie par deux ondes successives 1032 et 1034 possédant des longueurs plus cour- tes et qui ne comportent qu'un intervalle de données entre les transitions. Comme cela est représenté sur la figure 16c(2), il est bien connu que l'intensité de l'enregistre- ment pour les signaux représentés sur la figure 16c(1) est supérieure pour une longueur d'onde plus importante, c'est- à-dire pour une basse fréquence, que pour des longueurs d'onde courtes. Par conséquent l'amplitude est supérieure pour la partie 1036 associée à la longueur d'onde 1030 la plus longue que pour l'une quelconque des parties 1038 et 1040 associées à la longueur d'onde la plus courte. Cette intensité de l'enregistrement provoquera par conséquent une distorsion de la position du point de passage à zéro, à par- tir de la transition de la longueur d'onde longue à la lon- gueur d'onde courte, c'est-à-dire à partir du point de pas- sage à zéro 1042 représenté sur la figure 16c(1), et la dis- torsion affectera la réponse en amplitude ainsi que la réponse de phase, bien que la réponse de phase soit pertur- bée de façon plus importante. La transition à longueur d'onde longue peut être retardée du point de vue de la phase comme cela est représenté par la ligne formée de tirets et posséder un point de passage à zéro situé à l'emplacement 1044 ou avancer du point de vue phase comme cela est repré- senté par la ligne formée de tirets et possédant un point de passage à zéro situé à l'emplacement 1046. Le circuit situé entre la ligne de sortie 998 de l'étage d'attaque deligne 996 et le point de sommation 1016 corrige les distorsions par addition algébrique des signaux de correction qui sont proportionnels au décalage en 2475320' amplitude et en phase par rapport au signal qui est apparu auparavant et par rapport à un signal apparaissant ultérie- rement. Ceci est obtenu par (a) envoi du signal présent dans la ligne 99'8 à travers la première ligne à retard 1002 au modulateur équilibré 1004 qui délivre un signal de sortie retardé à son arrivée au point de sommation 1016, d'un pre- mier intervalle de temps prédéterminé correspondant à une valeur nominale égale à 1 1/2 cellule de données; (b) envoi du signal à travers une première ligne à retard 1002 et éga- lement à travers une seconde ligne à retard 1006 à un modula- teur équilibré 1008 qui délivre un signal de sortie dans la ligne 1014 aboutissant au point de sommation 1016, ledit signal de sortie étant retardé d'un intervalle de temps plus important et qui est, de façon nominale, égal à environ 3 cellules de données; et (c) envoi du signal directement au modulateur équilibré 1000 qui.délivre un signal de sôrtie dans la ligne 1010 qui est raccordée au point de sommation 1016 avant d'être envoyé à l'une ou l'autre des sorties dans les lignes 1012 ou 1014. Un échantillon donné du.signal qui est présent dans la ligne 998 à un instant donné, sera traité dans les modulateurs équilibrés et dans les lignes à retard et atteindra le point de sommation 1016 en trois ins- tants successifs comme le feraient des échantillons arrivant immédiatement avant et après l'échantillon considéré. Par conséquent en transmettant les signaux par l'intermédiaire des lignes à retard et des modulateurs équilibrés, on obtient une modification de phase de l'échantillon instantané avec les échantillons immédiatement antérieur et ultérieur. Le signal prédominant du point de vue de l'amplitude est le signal provenant du modulateur équilibré 1004, et les signaux de sortie provenant des autres modulateurs équilibrés 1000 et 1008 sont proportionnellement d'une amplitude plus faible et sont ajoutés algébriquement au signal prédominant de ma- nière à corriger les erreurs dans la partie passant par zéro du signal prédominant. En se référant à nouveau à la figure 16c(1), en ajoutant un signal de composante qui est avancé du point de vue de la phase, comme représenté au point 1046, on peut effectuer une compensation du retard de phase du point de passage à zéro, représenté au point 1044, de manière que le point résultant de passage à zéro est décalé correcte- ment vers la position repérée par le point 1040. En ce qui concerne le fonctionnement des modulateurs équilibrés, en se référant spécifiquement au modulateur équi- libré 1004 représenté sur la figure 16a, on voit qu'il existe une source de courant constant représentée par le transistor 1050 qui délivre un courant dans la ligne 1052 qui aboutit aux émetteurs des transistors 1054 et 1056. Le courant total est divisé et se partage entre les deux voies et le courant qui s'écoule en direction du transistor 1056 est égal au courant total, moins le courant qui traverse le transistor 1054. La base du transistor 1054 est raccordée à une résis- tance variable 1058 qui peut être réglée de manière à comman- der la sortie du modulateur équilibré 1004. Le courant tra- versant chacun des transistors 1054 et 1056 commande de façon effective le gain des transistors 1060a, 1060b, 1062a et 1062b. Etant donné que les collecteurs des transistors 1060a et 1062b sont interconnectés et sont en opposition de phase, si les courants traversant les transistors 1054 et 1056 sont égaux, les gains des transistors 1060a et 1062b seront égaux et le courant circulant dans la ligne 1064 sera nul, ce qui provoquera le passage du transistor 1066 à l'état non conducteur et provoquera la délivrance d'un signal de sortie nul dans la ligne 1012. Cependant, s'il n'y a pas égalité, il existe un courant dont la phase varie en fonc- tion de celui des transistors 1062a ou 1062b qui est conduc- teur. Le signal d'entrée arrivant de la ligne à retard 1002 est envoyé à la base des transistors 1060a et 1062a et est transmis à la sortie de la ligne 1012 et sera égal à un certain pourcentage de l'amplitude du signal d'entrée et sera également déphasé conformément au réglage préétabli de la résistance variable 1058. Etant donné que les autres modulateurs équilibrés fonctionnent de façon sensiblement analogue, on peut voir que les signaux de sortie de ces modulateurs peuvent être réglés en amplitude et qu'un certain pourcentage de l'ampli- tude du signal d'entrée peut être ajouté en vue de compenser la perturbation entre symboles, qui est présente dans les données. L'amplitude du signal ajouté varie généralement entre environ 10 et entre environ 15 %, et peut avoisiner environ 30 %. Dans tous les cas, l'amplitude devrait être celle qui est nécessaire pour effectuer de façon adéquate la compensation. A ce sujet le modulateur équilibré 1000 compor- te un transistor correspondant au transistor 1054 situé dans le modulateur équilibré 1004 et commandé par la ligne 1070, et un transistor similaire du modulateur équilibré 1008 est commandé par une ligne 1072, les deux lignes 1070 et 1072 aboutissant à des sources de courant variable, qui peuvent être commandées par un opérateur pouvant régler le modula- teur équilibré de manière qu'il modifie la compensation de phase et d'amplitude d'une manière permettant de réduire au minimum la perturbation entre symboles. Les données compensées, encore codées selon le code en carré de Miller, sont envoyées dans les lignes 124 et 126 qui sont raccordées à deux commutateurs 128 et 130 ap- tes à sélectionner les signaux de sortie de l'un ou l'autre des compensateurs et de les envoyer à l'un des circuits 138 ou 140 de décodage, de traitement des défauts, d'acqui- sition de signaux d'horloge et de mise sous forme de carac- tères, par l'intermédiaire des lignes 132 et 134. Les commu- tateurs 128 et 130 peuvent inverser les signaux de sortie des compensateurs si cela est nécessaire dans le cas o les lignes consécutives, qui sont décodées, sont inversées par rapport à un enregistrement qui produirait finalement un affichage tronqué de l'image vidéo, comme cela a été mention- né précédemment. Les commutateurs 128 et 130 sont commandés par un signal présent dans la ligne 142 et qui est produit par le circuit logique 200. Un circuit spécifique, qui peut être utilisé pour décoder les données codées en carré de Miller, récupérer des signaux d'horloge à partir des données à auto-synchro- nisation, réaliser un traitement de défauts ainsi que mettre sous forme de caractères les données et les reconvertir en des données parallèles à 9 bits, est représenté sur les figu- res 17a et 17b qui, ensemble, constituent un schéma électri- que de.ce circuit. Ainsi les données en carré de Miller sont introduites dans les lignes 132 (sous la forme MECL) et cir- culent sensiblement à une cadence de 43 Mbits, étant donné que les transitions peuvent apparaître à la fois au début et au centre des cellules de bit qui se présentent à une cadence de 43 Mbits. Bien que les données soient présentes à l'entrée sous la forme MECL, on notera que le circuit pour- rait être modifié de manière à accepter les données en carré de Miller sous une forme, grâce à laquelle les transitions des signaux logiques sont des impulsions apparaissant au dé- but ou au centre des cellules de bit. Ainsi l'une des sorties complémentaires du dernier étage d'un limiteur à trois étages 1100 est envoyé à une série de trois portes OU- Exclusif (EXCL-OR) 1102, qui délivre une impulsion dans la ligne de sortie 1104 en chaque point de passage à zéro. Les impulsions produites sont envoyées à un filtre passe-bande 1106 à bande étroite et sont ultérieurement introduites dans un limiteur 1108 qui produit une onde carrée. La sortie du limiteur apparaît dans la ligne 1110 ainsi que dans une ligne 1112 qui aboutit à un autre filtre 1114 qui est égale- ment un filtre passe-bande à bande étroite, et le signal de sortie du filtre 1114 est envoyé à un autre limiteur 1116, suivi d'un autre filtre passe-bande 1118 à bande étroite et à encore un autre limiteur 1120 de manière à produire l'onde carrée à 86 MHz dans la ligne 1122 qui est raccordée à une mémoire-tampon 1124 possédant des sorties complémen- taires. L'une des sorties complémentaires est raccordée à la mémoiretampon 1126 qui fournit dans la ligne 139 le signal d'horloge à 86 MHz, qui peut être utilisé par le décodeur associé, comme indiqué précédemment en référence au schéma- bloc de la figure 1. Les filtres passe-bande à bande étroite du circuit d'extraction de signal d'horloge possèdent une bande passante égale à environ 2 MHz. Dans le cas d'un défaut de la fréquence radioélectri- que intervenant dans l'un des canaux de transmission, le signal d'horloge à 86 MHz provenant de l'autre décodeur est alors utilisé pour commander de façon cédencée le circuit de manière à pouvoir conserver la synchronisation correcte des mots de données et de façon à pouvoir, de ce fait, récupérer immédiatement les données lorsque le défaut cesse. Etant donné qu'il est extrêmement improbable que des défauts appa- raissent simultanément dans les deux canaux, la probabilité est grande que le signal d'horloge à 86 MHz puisse être récu- péré par l'un ou l'autre des décodeurs en vue d'être utilisé pour la commande cadencée du circuit. La série des limiteurs et des filtres passe-bande à bande étroite fournissent successivement un signal d'horlo- ge à 86 MHz plus précis qui est utilisé pour commander de façon cadencée des données qui sont reçues dans les lignes 132. La sortie complémentaire du premier étage limiteur 1100 contient des données codées et est reliée par l'intermédiaire d'une ligne 1128 à une ligne à retard désignée d'une manière générale par la référence 1130 et qui est raccordée par la ligne 1132 à l'entrée D d'une bascule bistable 1134 qui est commandée d'une façon cadencée par la ligne 1110. Par consé- quent les données codées délivrées par la bascule bistable 1134 dans la ligne 1136 sont remises en cadence au moyen d'un signal d'horloge récupéré à partir des données elles-mêmes et par conséquent suppriment des erreurs qui peuvent être présentes par suite de retards de propagation et de cadence- ment qui existent dans les données délivrées à une cadence extrêmement élevée de 86 Mbits. La ligne 1136 contenant les données remises en cadence est également raccordée à une bascule bistable de type D 1138 qui est commandée-de façon cadencée par le signal d'horloge à 86 MHz régénéré et pré- sent dans la ligne 1140 et qui est délivré par une mémoire- tampon 1142 dont une entrée est alimentée par la mémoire- tampon 1124. La bascule bistable 1138 remet en cadence les données une seconde fois et par conséquent supprime pratique- ment toutes les erreurs qui pourraient être présentes par suite de retards de propagation ou d'autres retards de caden- cement. Des données remises en cadence apparaissent dans la ligne 1144 et sont-envoyées aux trois portes OU-Exclusif 1146, 1148 et 1150, parmi lesquelles deux de ces portes dé- livrent une impulsion étroite dans des lignes de sortie res- pectives 1152 et 1154 pour chaque transition qui apparaît dans les données elles-mêmes. L'autre sortie de la mémoire-tampon 1142 est raccor- dée à une mémoire-tampon 1160 dont une sortie commande de façon cadencée une bascule bistable 1162 réalisant une divi- sion par 2, tandis que l'autre ligne de sortie 1164 est raccordée à une mémoire-tampon 1166. La sortie de la bascule bistable 1162 réalisant une division par 2 fournit dans la ligne 1170 un signal à 43 MHz qui traverse une mémoire-tam- pon 1172 et qui, à la suite de cette dernière, est filtré par un filtre 1174. Ce dernier fait partie d'un circuit régu- lateur qui fonctionne de manière à maintenir le signal d'horloge dans la même phase en résistant à toute variation ou modification de la phase du signal, due aux caractéristi- ques de retardement du filtrage. La phase du signal d'horloge à 43 MHz ne devrait pas changer avant que plusieurs cycles d'un signal à phases différentes n'apparaissent. Le signal de sortie du filtre 1174 apparait dans la ligne 1178, qui s'étend, en passant par une mémoire-tampon 1180, jusqu'à une autre mémoire-tampon 1182 dont la ligne de sortie 1184 con- tient le signal d'horloge à 43 MHz qui est utilisé pour commander de façon cadencée un registre à décalage comprenant les bascules bistables de type D 1186, 1188, 1190, 1192 et 1194. Le signal de sortie complémentaire de la mémoire- tampon 1182 est envoyé à la porte OU 1196 qui possède une ligne de sortie 1198 utilisée pour commander de façon caden- cée le diviseur réalisant une division par 9 et désigné d'une manière globale par la référence 1200. Le diviseur 1200 réalisant la division par 9 est formé par quatre bascu- les bistables ciblées de manière à délivrer un signal de sortie dans la ligne 1316 tous les neuf signaux d'horloge à 43 MHz reçus par l'intermédiaire de la ligne 1184. La des- cription ci-dessus englobe d'une manière générale le circuit étendu de production de signaux d'horloge, qui est utilisé pour décoder les données codées "en carré" de Miller et ces signaux d'horloge sont utilisés pour commander de façon cadencée le circuit représenté sur le dessin, moyennant l'utilisation des signaux d'horloge qui sont tirés du flux de données lui-même. Pour décoder les données codées "en carré" de Miller, en référence à la figure 17a, on rappelle que la porte OU- Exclusif 1146 délivre une impulsion pour toute transition des données, que cette dernière apparaisse au centre d'une cellule de bit ou au début de cette dernière. Les impul- sions sont envoyées par l'intermédiaire de la ligne 1152 à la porte 1204 qui comporte une autre ligne d'entrée 1206 ali- mentée par la porte 1208 qui est commandée de façon cadencée par l'intermédiaire de la ligne 1184. La porte 1204 fonc- tionne essentiellement à la manière d'un détecteur de 1 logi- ques et délivre une impulsion de sortie à niveau haut vraie dans la ligne 1210 chaque fois qu'un 1 logique est détecté, et la ligne 1210 positionne de façon effective la bascule bistable 1186 dans le premier étage du registre à décalage avec un "1" logique. Les bascules bistables successives constituant le registre à décalage sont commandées de façon cadencée par le signal d'horloge à 43 MHz de manière à trans- mettre l'état "1" logique. Conformément aux règles du code "en carré" de Miller utilisé pour décoder les données codées, certains "1" logiques sont supprimés dans le flux des don- nées de manière à éliminer la composante en courant continu de ce flux de données. Pour détecter la présence d'un tel "1" logique supprimé, la ligne de sortie 1154 arrivant de la porte OU-Exclusif 1150 délivre lors de chaque transition une impulsion de brève durée qui est transmise par la mémoire- tampon 1214 et fournit une impulsion de remise à l'état ini- tial dans la ligne 1216 toutes les fois qu'une transition se présente. Un compteur à 8 bits constitué de trois bascules bistables 1218, 1220 et 1222 est à même de délivrer un signal de sortie dans la ligne 1224 lorsqu'il atteint un comptage égal à cinq ou plus, ledit compteur à 8 bits étant commandé de façon cadencée par un signal d'horloge à 86 MHz arrivant par l'intermédiaire de la ligne 1164, de la mémoire-tampon 1166 et de la ligne 1226. Le comptage de cinq intervalles de la cadence d'horloge à 86 MHz correspond à 2 1/2 cellules du signal à 43 Mbits, qui est détecté, et indique qu'un 1 logique a été supprimé pendant le processus de codage. Si une transition intervient avant cinq comptages de la caden- ce d'horloge à 86 MHz, le compteur sera ramené à zéro tou- tes les fois que la transition se sera produite. Lorsque le compteur délivre un signal de sortie dans la ligne 1224, ce signal est transmis par l'intermédiaire du circuit à portes 1228 de manière à produire une impulsion étroite dans la ligne de sortie 1230, cette impulsion étant envoyée à l'en- trée de-positionnement de la bascule bistable 1190 du ú475320 registre à décalage et introduisant de ce fait un 1 logique à l'instant correct o ce 1 a été supprimé au cours du pro- cessus de codage. Le signal de sortie de la bascule bistable terminal 1194 du registre à décalage apparait dans la ligne 1232, qui transmet les données de non retour à zéro décodées qui sont envoyées à un registre à décalage série-parallèle 1234. Ce registre à décalage produit les 8 bits en parallèle de données dans les lignes 1236 qui sont raccordées à des bascules bistables respectives 1238 comportant des lignes de sortie 146 ou 148 aboutissant aux circuits 50 et 52. Les données présentes dans la ligne 1232 sont également envoyées à une bascule bistable de type D 1240 qui est commandée de façon cadencée par l'intermédiaire de la ligne 1242 qui travaille à la cadence des mots de synchronisation et est commandée de façon cadencée de manière à obtenir le bit de parité qui est introduit dans la ligne de sortie 1244. Le signal associé à la cadence des mots de synchronisation et présent dans la ligne 1242 circule à la cadence de 4,8 MHz et est également utilisé pour commander de façon cadencée la bascule bistable 1238 contenant les bits des données en parallèle. Outre le fait d'obtenir les signaux d'horloge à partir des données codées et de décoder les données codées "en carré" de Miller en données de non retour à zéro, le circuit des figures 17a et 17b fonctionne également de maniè- re à récupérer la synchronisation de mots, c'est-à-dire à identifier les 9 bits corrects des données mises en série et qui comprennent les 8 bits d'un échantillon unique, ainsi que le bit de parité approprié, et la détection de la synchro- nisation de mots est réalisée au moyen d'une détection de la séquence de synchronisation numérique qui a été ajoutée par l'additionneur de séquence 40 au cours du processus d'enre- gistrement. De façon plus spécifique, lorsqu'elle est-mise en série et après que le bit de parité ait été ajouté, la séquen- ce "005" apparaîtra sous la forme de 24 zéros consécutifs suivie par la séquence "101". En se référant à nouveau à la porte OU-Exclusif 1150 représentée sur la figure 17a, sa li- gne de sortie 1154 est également raccordée à une mémoire- tampon 1250 qui possède une ligne de sortie 1252 dans laquelle 2475320' une impulsion apparaît lors de chaque transition du flux des données. Les signaux présents dans la ligne 1252 ramènent de façon effective à l'état initial un couple de bascules bistables 1254 et 1256 qui, en association avec quatre por- tes et mémoires-tampons succesives 1258, 1260, 1262 et 1264 détectent l'apparition de la séquence numérique "101". Cepen- dant la séquence "101" pourrait aisément apparaître en dif- férentes positions dans l'intervalle= des données vidéo actives du signal de télévision traité et c'est pour cette raison qu'une ligne d'entrée 1270 possède un signal de cré- neau de séquence qui est seulement vrai pendant l'intervalle de temps durant lequel la séquence "005" apparaît, c'est-à- dire pendant un intervalle de temps d'environ 4 à 5 micro- secondes au cours de chaque ligne horizontale, et ce signal présent dans la ligne 270 est envoyé à la porte 1272 possé- * dant une ligne de sortie 1274.raccordée à la porte OU 1276 qui à son tour est raccordée à la porte OU 1278 par l'inter- médiaire de la ligne 1280. Le signal de créneau de séquence est produit par le circuit de la figure 10. Une ligne de sortie 1279 valide la porte 1264 uniquement pendant les cré- neaux de séquences de sorte que le signal vrai présent dans les lignes de sortie 1286 et 1288 et arrivant de la porte 1264 ne peut apparaître que pour une détection de la séquen- ce "101" pendant la présence du créneau de séquence. La ligne 1286 est utilisée pour commander le diviseur 1162 réa- lisant une division par 2 (figure 17b) de sorte que ce divi- seur est ramené à zéro à l'instant correct pour conserver la phase d'horloge à 43 MHz correcte et pour acquérir la synchronisation des bits. L'autre sortie de la porte NON-ET 1264, c'est-à-dire la ligne 1288, est raccordée à la porte NON-ET 1290 qui délivre un signal dans la ligne de sortie 1292 pourvu que l'autre ligne d'entrée 1294 ait été validée. Etant donné que le détecteur de séquence "101" est piloté par un signal d'horloge circulant dans la ligne 1226 (par l'intermédiaire de la mémoiretampon 1166 et de la ligne 1164) et qui est tiré du flux de données lui-même, ce dé- tecteur est toujours correctement réglé en phase par rap- port au flux des données. Le détecteur détectera toujcurs une séquence "101" si elle est présente, pourvu qu'il ^475320 soit validé et que ceci se produise pendant le créneau de séquence. La porte 1290 est validée uniquement àladétection de l'apparition de 20 zéros successifs dans le flux des bits de données, ce qui se produit légitimement au cours de la séquence "005" de synchronisation numérique et ceci se pro- duit avant la détection de la séquence "101", comme cela est prévisible. Pour détecter l'apparition de 20 zéros successifs, en se référant à la figure 17b, un compteur désigné d'une manière globale par la référence 1296 examine les données qui sont transmises en étant décalées dans le registre à décalage, en particulier les données apparaissant à la sortie de la bascule bistable 1192 qui agit de manière à ramener à zéro le compteur dans le cas o un 1 logique apparaît. Le compteur 1296 est commandé de façon cadencée par le signal d'horloge à 43 MHz circulant dans la ligne 1298 partant d'une mémoire-tampon 1300. Ce compteur délivre un signal de sortie dans la ligne 1302 lorsque 20 zéros consécutifs sont apparus et ce signal déclenche un multivibrateur monostable 1304 (figure 17a), qui délivre dans la ligne 1306 un signal qui est transmis par l'intermédiaire de la porte NON-ET 1308 dans le cas o la porte a été validée par un signal vrai présent dans la ligne 1310 et qui apparaît au cours de l'ap- parition du créaneau de séquence. Si la porte NON-ET est va- lidée, alors le signal de validation est transmis dans la ligne 1294 en vue de réaliser la validation de la porte 1290. Le signal vrai présent dans la ligne 1292 apparaît par conséquent en réponse à la détection de la séquence "101" au cours du créneau de séquence qui intervient pendant l'in- tervalle de suppression horizontale de chaque ligne de télé- vision traitée et fournit le signal de synchronisation de mots dans la ligne 1292 qui est raccordée à la porte OU 1314 (figure 17b), qui possède une ligne de sortie 1316 raccordée à la borne de remise à zéro du diviseur 1200 réalisant une division par 9. Le signal de sortie du diviseur 1200 appa- rait dans la ligne 1318 qui est raccordée à la porte OU-ET 1320, ce qui a pour conséquence une remise automatique à zéro tous les 9 comptages du signal d'horloge et, par consé- quent, a pour effet de donner aux quatre bascules bistables ^/1475320 constituant le compteur 1200 la caractéristique d'un comp- teur fournissant une division par 9. La ligne de sortie 1316 de la porte 1314 aboutit également à l'entrée des signaux d'horloge d'un multivibrateur monostable 1322 qui possède un signal de sortie 1324 commandant de façon cadencée un di- viseur effectuant une division par 3 et désigné par la réfé- rence générale 1326 et délivre un signal de sortie formé par un signal d'horloge de décodage à 1,6 MHz dans la ligne 1328. La ligne 1324 véhicule un signal qui est un signal d'horloge à 43 MHz divisé par 9, c'est-à-dire un signal à 4,8 MHz, qui traverse une mémoire-tampon 1330 et produit un signal d'horloge de décodage à 4,8 MHz dans la ligne 1332. La ligne 1324 est également raccordée à la mëmoire-tampon 1334 possédant une ligne.de sortie 1242 qui véhicule le si- gnal d'horloge à 4,8 MHz qui commande de façon cadencée la bascule bistable 1238. Les lignes 1328 et 1332 contiennent les signaux d'horloge de décodage qui sont utilisés pour commander de façon cadencée les mémoires à accès direct RAM 1 à RAM 4, ainsi que les circuits 50 et 52 au cours de l'opération de reproduction, comme cela a été décrit précé- demment. Le signal de sortie du compteur réalisant une divi- sion par 9 est également envoyé par l'intermédiaire d'une ligne 1338 à un circuit de régulation désigné par la référen- ce générale 1340 et qui agit de manière à empêcher tout éche- lon subit dans la synchronisation de mots et est adapté de manière à fournir un signal à 4,8 MHz récurrent à sa sortie dans la ligne 1342 pour 30 à 40 cycles de synchronisation de mots. Le signal présent dans la ligne 1342 est envoyé à une bascule bistable 1344 qui déclenche un multivibrateur mono- stable 1346 par l'intermédiaire de la ligne 1348. Le multi- vibrateur monostable 1346 cadence simplement de façon correc- te le signal et possède une sortie aboutissant à la ligne 1350 qui est raccordée à un circuit différenciateur constitué par des lignes à retard 1352 et 1354 et une porte 1356 qui délivre une impulsion très étroite dans la ligne 1358. Cette impulsion actionne la porte 1360 au cours du créneau de séquence lorsque la ligne 1364 est active, ce qui fournit dans la ligne 1362 un signal qui active la porte OU-ET 1314 pour la remise à zéro du compteur fournissant une divi- sion par 9, dans le cas o la sortie du détecteur de séquen- ce "101" dans la ligne-1292 n'est pas présente pour une rai- son quelconque comme par exemple un défaut ou analogues. Par conséquent le compteur réalisant une division par 9 sera correctement ramené à zéro soit par le détecteur de séquence "101" soit par le circuit de remise à l'état initial de régulation qui vient juste d'être décrit, même si une impul- sion d'horloge présente dans la ligne 1198 est temporairement perdue. Une action importante du fonctionnement du circuit consiste à conserver le mot de synchronisation à une cadence relativement constante pendant plusieurs dizaines de cycles, et ce sans qu'il varie sous l'effet d'une perte d'un compta- ge des signaux d'horloge ou par suite de la perte de quelques apparitions de la détection de la séquence "101" et analogues. Conformément à un autre aspect du fonctionnement du circuit représenté sur les figures 17a et 17b, chacun des décodeurs peut fournir le signal d'horloge à 86 MHz à l'au- tre décodeur, le décodeur représenté sur la figure 17b four- nissant le signal d'horloge à 86 MHz dans la ligne 139 et le présent décodeur représenté recevant de façon similaire le signal d'horloge à 86 MHz de la part de l'autre décodeur dans la ligne 141, comme représenté à la partie inférieure gauche de la figure 17a. Ceci est destiné à permettre la compensation d'un défaut pouvant apparaître dans le canal transmettant les fréquences radioélectriques et aboutissant à l'un des décodeurs et, si un tel défaut apparaît, le signal d'horloge provenant de l'autre canal peut être utilisé pour conserver le cadencement du circuit de manière à maintenir le cadencement des mots de synchronisation. Ceci permet de conserver un signal d'horloge de telle manière que le signal d'horloge provenant du canal considéré puisse être récupéré aisément lors de l'apparition du signal une fois que le dé- faut a cessé. On notera que, bien que la détection de l'ap- parition d'un défaut dans les fréquences radioélectriques fournisse une indication de l'absence du signal d'horloge, des indications autres que la détection de la perte du si- gnal à fréquence radioélectrique peuvent être utilisées de façon appropriée pourdéclencher l'utilisation du signal d'horloge provenant de l'autre canal. Le défaut détecté des fréquences radioélectriques arrivant du correcteur de distorsions 118 est envoyé, dans la ligne 1028, à une mémoire-tampon 1370, dont la sortie est raccordée à un premier étage intégrateur, désigné par la référence générale 1372 et qui est remis en cadence par la bascule bistable 1374 qui est commandée de façon cadencée par l'intermédiaire de la ligne 1376 arrivant de la mémoire- tampon 172 fournissant le signal d'horloge de 86 MHz. Le signal de sortie de la bascule bistable 1374 apparaît dans la ligne 1378 aboutissant à une entrée d'une porte 139, dont l'autre entrée est alimentée par l'intermédiaire de la ligne 1380 qui arrive d'une porte OU 1382. Le signal d'entrée à la porte 1382 est délivré par l'intermédiaire d'une mémoire- tampon 1384 et d'un multivibrateur monostable 1386 qui est déclenché par la ligne 1388 qui contient un signal H/8, c' c'est-à-dire le signal de commutation des têtes de transduc- teurs de sorte qu'une indication de défaut n'est pas pro- duite au cours de cet intervalle de temps. Ce signal empêche la commutation sur le signal d'horloge de l'autre canal au cours de la commutation des têtes, sous l'effet de l'ap- parition d'un défaut. L'une ou l'autre des lignes d'entrée 1378 et 1381 valide la porte OU 1390 et envoie un signal dans la ligne de sortie 1392 qui aboutit à la bascule bista- ble de sortie 1238, en vue de ramener à l'état initial cette bascule bistable, et fournit de ce fait dans la ligne de sortie 146 et pour la ligne 148, une indication de défaut qui est utilisée par le circuit 52 et éventuellement par le compensateur de défaut 160. L'autre signal de sortie de la porte NON-ET 1390 est envoyé par l'intermédiaire de la ligne 1394 à un second intégrateur désigné par la référence générale 1396 et qui intègre les signaux de défauts et de ce fait confirme effectivement la présence d'un défaut réel. Le signal intégré est à son tour envoyé à une bascule bista- ble 1398 qui-est raccordée à un circuit d'allongement 1400. Ce circuit d'allongement 1400 comporte une ligne de sortie 1402 qui est raccordée aux bornes de remise à l'état initial d'une bascule bistable 1414 qui comporte une ligne de sortie 1416 validant la porte 1418 de manière qu'elle transmette le signal à 86 MHz à partir de l'autre décodeur en vue de son utilisation pour le cadencement du présent circuit décodeur. Le circuit d'allongement agit de manière à maintenir ou rete- nir l'indication de défaut pendant un intervalle de temps prédéterminé audelà de la durée du dépôt réel de manière à être certain que le signal à fréquences radioélectriques a été complètement récupéré et que le signal d'horloge à 86 MHz provenant du présent décodeur a été récupéré avant d'être à nouveau utilisé. Ainsi, lorsque le signal de défaut apparaît, il apparaît dans la ligne 1402 une impulsion retardée qui ramè- ne à l'état initial la bascule bistable 1414 et, après que le défaut ait cessé, une impulsion apparaît dans l'impulsion 1404,bien que cette impulsion soit allongée ou dilatée par le circuit d'allongement 1400,et est envoyée à la porte 1406 qui délivre dans la ligne 1408 un signal de sortie ali- mentant l'entrée de la porte 1410, dont l'autre entrée est alimentée par l'intermédiaire de la ligne 1412. La ligne de sortie 1412 de la porte 1410 positionne la bascule bistable 1414 et sa ligne de sortie 1416 invalide ensuite la porte NON- ET 1418 de telle manière que le signal d'horloge à 86 MHz présent dans l'autre ligne d'entrée 1420 ne peut plus être transmis de façon cadencée par cette porte. Cependant, avant le retour au fonctionnement du présent décodeur fournissant le signal d'horloge que ce décodeur tire du flux des don- nées qu'il reçoit, il est nécessaire de confirmer qu'il s'agit d'un signal synchronisé du point de vue des bits, c'est-à-dire que le signal d'horloge à 43 MHz utilisé pour commander de façon cadencée le circuit est correctement syn- chronisé en vue de décoder les un logiques au centre d'une cellule de données. Etant donné que le signal d'horloge à 43 MHz est obtenu par division par deux du signal d'horloge à 86 MHz, le diviseur 1162, qui effectue la division, est ramené à zéro à l'instant correct. Ceci est réalisé au moyen d'une porte 1419 dont les lignes d'entrée 1402 et 1416 sont validées pendant un intervalle de temps d'environ 6 à 12 mots apparaissant entre l'instant de la fin effective du défaut dans les fréquences radioélectriques et la fin du défaut allongé et la porte délivre dans la ligne 1421 un 247532O' signal qui est envoyé à la porte 1278 délivrant un signal circulant dans la ligne 1279 et qui valide le détecteur de séquence"101". Lorsque ceci est réalisé, l'apparition de toute séquence "1" dans la partie vidéo active ou dans la séquence de synchronisation provoquera l'apparition, dans la ligne 1286, d'une impulsion de remise à l'état initial qui ramène à l'état initial la bascule bistable 1152 et synchro- nise de façon correcte le signal d'horloge à-43 MHz. Le signal d'horloge à 43 MHz présent dans la ligne 1420 pro- vient d'un diviseur 1422 réalisant une division par 2 et qui est commandé de façon cadencée par le signal d'horloge à 86 MHz présent dans la ligne 1424 arrivant d'une mémoire- tampon 1426 dont l'entrée est alimentée par la ligne 149 véhiculant le signal d'horloge à 86 MHz provenant de l'autre décodeur. Lorsque la ligne 1416 valide la porte 1418, le signal d'horloge à 43 MHz apparaît dans une ligne de sortie 1430 qui aboutit à l'entrée des signaux d'horloge du divi- seur 1200 réalisant une division par 9 et par conséquent il transmet-le signal d'horloge à la place de celui qui a été délivré dans la ligne 1198, mais qui n'est pas présent par suite du défaut apparu dans le canal dont les données circu- lent dans la ligne 132. Le diviseur 1422 réalisant une divi- sion par 2 est ramemé à zéro essentiellement par l'intermé- diaire de la ligne 1432 qui est commandée de façon cadencée par le diviseur 1200 réalisant une division par 9 et qui transmet de façon effective le signal d'horloge provenant de l'autre décodeur pour le transmettre au décodeur considéré à l'instant correct par rapport au fonctionnement du diviseur. Ainsi, grâce au fonctionnement décrit ci-dessus, chaque dé- codeur acquiert de façon effective la fréquence d'horloge à partir des données codées en carré de Miller au cours du fonctionnement normal et reçoit et utilise également le si- gnal d'horloge obtenu à partir de l'autre décodeur dans le cas de l'apparition d'un défaut dans le canal considéré, ce qui garantit que la synchronisation des mots de base est con- servée pendant la durée du défaut. La commande du fonctionnement des mémoires à accès direct RAM 1 à RAM 4 représentées dans le schéma-bloc de la figure 1 est réalisée par le générateur de signaux d'horloge/ circuit de commutation 196 et par le circuit logique 200, dont le schéma détaillé est représenté sur les figures 7, 8, 9 et 10. En se référant tout d'abord au circuit logique/géné- rateur de signaux d'horloge du circuit de commande de mémoi- re tel que représenté sur la figure 9, cette partie du cir- cuit est à même d'envoyer les signaux d'horloge appropriés aux mémoires RAM 1 à RAM 4 en fonction du fait qu'il se pro- duit une opération d'enregistrement ou une opération de re- production. Ainsi, à partir de commutateurs extérieurs com- mandés par un opérateur, quatre lignes d'entrée 1450, 1452, 1454 et 1456 peuvent être mises en oeuvre en vue de placer l'appareil dans l'un des quatre modes suivants, à savoir le mode de lecture, le mode d'enregistrement, un mode EE et un mode d'essai. Au cours du mode de fonctionnement EE, les données sont simplement inscrites dans les mémoires et, ensuite, sont lues hors de ces mémoires en utilisant le même signal d'horloge, en ignorant les opérations réelles d'enre- gistrement et de reproduction, ce qui permet essentiellement d'effectuer un test de cette partie du circuit. Ces quatre lignes ainsi qu'une ligne de sélection d'essai 1458, qui sé- lectionnent l'un ou l'autre des couples des mémoires à accès direct interconnectées, c'est-à-dire l'ensemble des mémoires RAM 1 et RAM 3 ou l'autre ensemble, c'est-à-dire celui des mémoires RAM 2 et RAM 4, ainsi qu'un niveau pair ou impair à partir d'une mémoire morte programmable 1600 (figure 7) dans la ligne 1460, qui est utilisée au cours des modes d'essai, sont raccordées par l'intermédiaire de différents circuits logiques en vue de délivrer des signaux appropriés et les signaux d'horloge appropriés destinés à être utili- sés pour le contrôle des mémoires. Le niveau du signal déli- vré dans la ligne 1460 au cours des modes de fonctionnement normal d'enregistrement et de reproduction est choisi de manière à valider le circuit de commande de mémoire pour qu'il fonctionne comme cela est décrit en vue de délivrer des signaux de commande de mémoire nécessaires. Le signal d'horloge 1,6 MHz provenant du décodeur 138 ou 140 est envoyé au circuit dans la ligne 1328 et ce signal d'horloge est utilisé pour inscrire les données dans la mémoire pendant un processus de reproduction. Le signal d'horloge présent dans la ligne 1328 passe d'un niveau MECL à un niveau TTL sur la commande du convertisseur 1462 et est envoyé à des multivibrateurs monostables successifs 1464 et 1466 qui règlent la phase du signal d'horloge. Le multivibrateur monostable 1464 possède une ligne de sortie 1468 désignée sous le terme "signal d'horloge IDENT" qui aboutit au circuit de traitement d'identification du circuit de commande de mémoire représenté sur la figure 10. Le si-. gnal de sortie du multivibrateur monostable 1466 est envoyé par l'intermédiaire de la ligne 1470 à la porte ET 1472 qui est validée par l'intermédiaire de la ligne 1474 qui est au niveau haut pendant une opération de reproduction ou de lecture. La ligne 1474 valide également la porte 1476 qui reçoit à son autre entrée le signal d'horloge de référence à 3,58 MHz, destiné à être utilisé lors de la lecture des données hors de la mémoire pendant le processus de reproduc- tion. De façon analogue, la porte ET 1478 est validée au cours d'un processus d'enregistrement par l'intermédiaire de la ligne 1480 et le signal d'horloge d'enregistrement à 3,58 MHz sera transmis par l'intermédiaire de la porte 1478 en vue d'être utilisé lors de l'inscription des don- nées dans la mémoire au cours d'un processus d'enregistre- ment. Le signal d'horloge à 1,6 MHz provenant du codeur 82 apparaît dans la ligne 916 et, de façon similaire.est con- verti du niveau MECL au niveau TTL au moyen d'un convertisseur 1482 et est remis en cadence au moyen de deux multivibrateurs monostables 1484 et fournit dans la ligne 1486 le signal d'horloge à 1,6 MHz correctement mis en phase et qui est utilisé pour extraire par lecture les données hors de la mémoire au cours d'une opération d'.enre-- gistrement, hormis dans le cas d'un mode EE, dans lequel un signal d'horloge à 3,58 MHz présent dans la ligne 1488 est utilisé. Les portes 1490, 1492 et 1494 transmettent de façon effective de l'une oul'autre de ces fréquences d'horloge dans la ligne 1496 qui aboutit à la porte 1498 qui est vrali- dée au cours d'une opération d'enregistrement. Par consé- quent les portes ET 1472 et 1498 sélectionnent de façon effective un signal d'horloge à 1,6 MHz provenant de l'une ou l'autre des deux sources et utilisent le signal d'horloge à 1,6 MHz provenant du décodeur pour 1 'inscription cbs données sorties de bande dans les mémoires pendant la reproduction ou le signal d'horloge à 1,6 MHz du codeur pour la lec- ture des données hors des mémoires pendant une opération d'enregistrement. L'un de ces signaux d'horloge est envoyé dans la ligne 1500 qui est pilotée au moyen d'un circuit logique désigné par la référence générale 1502 et qui envoie les signaux d'horloge dans les lignes 822 aux mémoires. On notera que le circuit représenté sur la figure 9 est doublé et que pour l'un de ces circuits,la ligne 822 enverrait le signal d'horloge pour la mémoire RAM 1 et que son double enverrait le signal d'horloge pour la mémoire RAM 2. De façon analogue l'autre ligne 822 pour l'un des circuits enverrait le signal d'horloge pour la mémoire RAM 3, tandis que son double enverrait le signal d'horloge pour la mémoire RAM 4. D'autres désignations similaires 1/2 et 3/4 sur d'autres dessins symbolisent une utilisation similaire. Les portes 1476 et 1478 sélectionnent de façon effective soit le si- gnal d'horloge d'enregistrement à 3,58 MHz, soit le signal d'horloge de référence à 3,58 MHz en vue de l'envoyer à la ligne 1508, qui est commandée par le circuit logique de pilotage 1502 en vue d'envoyer ces signaux d'horloge à ces cadences dans les lignes 822, lorsque cela est nécessaire. A ce sujet le signal d'horloge de référence à 3,58 MHz de- vrait être utilisé pour lire les données hors des mémoires lors d'un processus de reproduction et le signald'horloge d'enregistrement à 3,58 MHz devrait être utilisé pour ins- crire les données dans les mémoires lors d'une opération d'enregistrement. Le circuit logique de pilotage 1502 est également commandé par un circuit logique additionnel de commande désigné par la référence générale 1510, ainsi que par des inverseurs 1512. Les signaux d'entrée du circuit logique 1510 sont envoyés par l'intermédiaire des lignes 1474 et 1480 qui indiquent si l'appareil est dans un mode d'enregistrement ou dans un mode de reproduction, en même temps que des signaux de validation d'inscription dans les lignes 1514, 1516, 1518 et 1520. Les signaux de validation d'inscription présents dans les lignes 1514 et 1518 sont en- voyés par une mémoire morte 1600 (figure 7) qui est program- mée de manière à envoyer les signaux appropriés de valida- tion d'inscription au cours d'une opération d'enregistrement, et les signaux présents dans les lignes 1516 et 1520 sont fournis par une autre mémoire morte 1816 (figure 8) qui est programmée de manière à envoyer les signaux de validation d'inscription au cours d'une opération de reproduction. Ain- si les circuits logiques de pilotage 1510 et 1502 ainsi que les inverseurs 1512 sélectionnent les signaux d'horloge cor- rects à l'instant correct pour effectuer l'inscription et la lecture dans ou hors des mémoires à accès direct RAM 1 à RAM 4 au cours des opérations d'enregistrement et de repro- duction, de la manière qui a été décrite en référence aux chronogrammes représentés sur les figures 4b et 5b. Les lignes 1514 à 1520 de validation d'inscription sont également raccordées à un commutateur 2-en-1 1522 qui reçoit des si- gnaux d'entrée de sélection de mémoire présents dans les lignes 1524, 1526, 1528 et 1530 et qui sont envoyés par les mêmes mémoires mortes (1600 et 1816) qui envoient les signaux de validation d'inscription. Les lignes 1524 et 1528 sont utilisées pour délivrer des signaux de sélection de mémoire pendant une opération d'enregistrement, tandis que les li- gnes 1526 et 1530 transmettent les signaux de sélection de mémoire au cours d'une opération de reproduction. Un signal présent dans la ligne 1474 commande le commutateur 1522 et sélectionne de façon effective les lignes appropriées de validation d'inscription et de sélection de mémoire au cours d'une opération d'enregistrement et de reproduction et trans- met des signaux dans les lignes de sortie 806 et 808, qui sont raccordées au circuit de mémoire représenté sur la figu- re 13. On notera que seule une mémoire a été représentée sur la figure 13 et que l'une des lignes de sélection de mémoire RAM 806 ainsi que l'une des lignes 808 de validation d'ins- cription, représentées sur la figure 13, sera raccordée à l'une ou l'autre des lignes 806a ou b du circuit représenté sur la figure 9, en fonction de l'identité de la mémoire représentative représentée sur la figure 13, comme on le comprendra aisément. D'autres signaux, qui sont produits par le circuit représenté sur la figure 9, sont envoyés dans les lignes 1534, 1536, 1538 et 1540, qui indiquentquelemode EE,le mode d'essai, le mode de lecture et le mode d'enregistrement sont en action et ces signaux sont envoyés à d'autres parties du circuit de commande de mémoire, en vue de leur commande, comme cela sera décrit ci-après. De façon analogue la ligne 1542 transmet un signal de commande de commutation de tête qui est à un niveau haut pendant une opération de reproduc- tion et,de façon analogue, une ligne 1544 transmet un signal de courant d'enregistrement qui est utilisée par une autre partie du circuit de commande de mémoire et qui possède un niveau haut pendant une opération d'enregistrement. La ligne 586 est utilisée pour commander les convertisseurs 8-en-24 bits 50 et 52 et est au niveau haut pendant une opération de reproduction et commande la sélection de l'un ou l'autre des signaux d'horloge à 1,6 MHz ou à 3,58 MHz pour la trans- mission cadencée des données à travers le convertisseur. De façon similaire la ligne de commande 1546 est utilisée pour brancher ou débrancher le codeur au moyen de la commande d'un relais qui branche la partie de l'oscillateur à 86 MHz du codeur pendant une opération d'enregistrement, et le débran- che pendant l'opération de reproduction. Le circuit délivre également un signal dans la ligne 1550 en vue de la commande du fonctionnement du commutateur 2-en-1 152 en vue de sélec- tionner la sortie du couple correct de mémoires à accès direct au cours de la reproduction ainsi que pendant le mode EE. Etant donné que la commutation du commutateur 2-en-1 se produit à une cadence ligne après ligne, un signal H/2, qui est synchronisé sur les signaux d'horloge d'enregistrement, est envoyé dans la ligne 1552 à une bascule bistable de type D 1554 qui est commandée de façon cadencée par un signal d'horloge de cadence H présent dans la ligne 1556 et qui est synchronisé sur les signaux d'horloge d'enregistrement et est en harmonie du point de vue de la phase avec le si- gnal d'horloge d'enregistrement à 3,58 MHz. Le signal délivré à la cadence H/2 et présent dans la ligne 1550 pour la com- mande du commutateur 2-en-1 est utilisé au cours de la repro- duction et délivré par une bascule bistable de type D 1558, qui reçoit un signal H/2 qui lui est envoyé dans la ligne 1560 par le générateur d'adresses 1882 (figure 8), et est commandé de façon cadencée par l'intermédiaire de la ligne 1562 arrivant du multivibrateur'monostable 1780 (figure 8). Pour réaliser la commande des mémoires au cours de l'opération d'enregistrement, le circuit représenté sur la figure 7 délivre les signaux corrects de validation d'ins- cription et de sélection de mémoire pour la commande des mé- moires conformément au chronogramme représenté sur la figu- re 4b et fournit également les signaux permettant la comman- de du courant d'enregistrement pour les têtes de transduc- teurs en vue de l'enregistrement des signaux sur la bande. Contrairement à la commutation des têtes, qui est effectuée lors du processus de reproduction, le courant d'enregistre- ment est appliqué aux têtes de transducteurs et valide de façon effective ces dernières-pour qu'elles enregistrent les données sur la bande. Comme cela a été précédemment men- tionné, le courant d'enregistrement est appliqué séquentiel- lement aux huit têtes dans l'ordre numérique dans lequel elles sont identifiées sur la figure 2. Chaque tête enre- gistre huit lignes vidéo pour chaque passage en travers de la bande et deux têtes fonctionnent toujours simultanément à l'enregistrement. Etant donné que les têtes sont réparties uniformément sur le pourtour de la roue porte-têtes, lors- que la tête numéro 1 est à mi-chemin en travers de la bande, le courant d'enregistrement sera appliqué à la tête numéro 2. Lorsque la roue porte-têtes continue à pivoter, le cou- rant d'enregistrement sera appliqué à la tête numéro 3 au moment o le courant d'enregistrement est supprimé de la tête numéro 1. En ce qui concerne le circuit représenté sur la fi- gure 7, la fréquence d'horloge d'enregistrement de 3,58 MHz est envoyée par l'intermédiaire de la ligne d'entrée 238 et est utilisée pour commander de façon cadencée un compteur 1570 qui coagit avec des circuits de sélection 1572 et 1574 pour délivrer un signal de charge à la ligne 1576, ce signal chargeant un nombre présélectionné de telle manière que le compteur agit à la façon d'un compteur à 25 cycles, qui correspond à la valeur du retard qui est désiré dans l'intervalle de suppression horizontaleavant que l'ins- cription de la séquence de synchronisation numérique ne commence. Un signal de synchronisation horizontal présent dans la ligne 385 et provenant du compteur effectuant un comptage jusqu'à 455/mémoire PROM 380 (figure 12) est envoyé à un multivibrateur monostable 1578 qui cadence de façon correcte le signal de synchronisation horizontal H de maniè- re à fournir dans la ligne 1580 un signal de sortie qui efface le compteur à l'instant correct, c'est-à-dire au dé- but de l'intervalle de suppression. Le sélecteur 1574 compor- te une ligne de sortie 1582 qui est raccordée à une bascule bistable 1584 lors du comptage terminal de 25 et délivre dans la ligne de sortie 1586 une impulsion qui est correctement positionnée par les multivibrateurs monostables 1588 et 1590, dont le dernier cité possède une ligne de sortie 1592 qui est raccordée à un circuit logique de pilotage désigné par la référence générale 1594 qui envoie les impulsions de remi- se à l'état initial de l'inscription dans la ligne 830 en vue de la remise à l'état initial de celle des mémoire RAM 1 à RAM 4 qui convient. Les impulsions de remise à l'état initial de lecture sont également produites par le circuit logique de pilotage 1594. Le compteur effectuant un comptage jusqu'à 455/la mémoire PROM 380 (figure 12) délivre un signal d'identification de lignes impaires/paires à 7,5 kHz dans la ligne 384, ledit signal étant inversé et envoyé à une entrée d'une porte NON-ET 1571. La seconde entrée de la porte NON-ET 1571 reçoit un signal de validation de la part de la bascule bistable de type D 1608 en réponse au signal de sortie provenant du sélecteur 1574 dans la ligne 1610 à la fin de l'intervalle mentionné précédemment de 25 cycles de la sous-porteuse. La-porte NON-ET 1571 envoie une impul- sion à sa sortie 1573, qui est raccordée par un ensemble de multivibrateurs monostables désignés d'une manière générale par la référence 1575, à une entrée de chacune des portes NON-ET 1577 et 1579. Les autres entrées de portes NON-ET sont alimentées par l'intermédiaire de la ligne de trans- mission d'adresses 1581 provenant du compteur d'adresses 1636. Cette ligne de transmission d'adresses est à un niveau haut lorsque les mémoires RAM 1 et RAM 2 sont sélectionnées pour la lecture et est à un niveau bas lorsque les mémoires RAM 3 et RAM 4 sont sélectionnées pour la lecture. Par con- séquent les portes d'entrée NON-ET 1577 et 1579 sont comman- dées de façon sélective par le signal de sélection de mémoi- re présent dans la ligne 1581 de manière à transmettre les impulsions de cadence H/2 reçues de la part de la porte NON- ET 1575 au circuit logique de pilotage 1594, qui, en réponse, délivre les impulsions de remise à l'état initial de lecture à la mémoire sélectionnée pour la lecture. A ce sujet l'en- semble du circuit représenté sur la figure 7 est doublé et les désignations 1/2 des sorties correspondent aux mêmes utilisations et indications que celles décrites en référence au circuit représenté sur la figure 9. Pour la fourniture des signaux de validation d'ins- cription et de sélection de mémoire, il est prévu une mémoi- * re morte programmable 1600 qui possède quatre lignes de sortie 1602 dont chacune est raccordée à une bascule bistable de type D 1604 qui est commandée de façon cadencée par l'in- termédiaire d'une ligne 1606 véhiculant un signal d'horloge de cadence horizontale, et les sorties de la bascule bista- ble de type D 1604 délivrent les signaux de validation d'ins- cription et de sélection de mémoire, tels que représentés. La ligne 1606 de transmission de signaux d'horloge part de la bascule bistable 1608 qui est commandée de façon cadencée par le signal d'horloge à 3,58 MHz, mais dont l'entrée D est alimentée par un signal circulant dans la ligne 1610 et apparaissant à unecadence horizontale. Des signaux destinés à fournir le courant d'enregistrement sont également produits par l'intermédiaire d'une mémoire morte programmable 1612 qui possède des lignes de sortie 1614 commandées de façon cadencée par les bascules bistables 1616 et qui transmet- tent dans les lignes 1618 des signaux qui sont transmis par l'intermédiaire de portes 1620 dans les lignes 1622 qui sont raccordées à une entrée de portes NON-ET 1624 qui sont validées par l'intermédiaire de la ligne 1544 lorsqu'une opération d'enregistrement est en cours. Ainsi les signaux de sortie de ces portes apparaissent dans les lignes 1626 qui aboutissent aux différentes sources de courant d'enregis- trement associées aux têtes appropriées de transducteurs. Les mémoires mortes 1600 et 1612 sont adressées par l'intermédiaire de lignes de transmission d'adresses 1630, de la ligne 1552, de la ligne de commande en mode EE 1534, et de la ligne 1632, qui sont alternativement à un niveau bas et à un niveau haut pour les lignes vidéo à numérotage impair et pair. La ligne 1632 est au niveau bas pour l'un des ensembles doubles du circuit représenté sur la figure 7, c'est-à-dire pour le circuit qui commande les mémoires RAM 1 et RAM 3, tandis que cette ligne dans l'autre circuit est au niveau haut étant donné qu'elle commande les mémoi- res RAM 2 et RAM 4. Les autres adresses sont commandées par le fonctionnement d'un compteur d'adresses 1636 qui délivre des signaux dans les lignes de sortie 1630 en vue d'avoir accès à l'information correcte pour la production des si- gnaux appropriés de sélection de mémoire, de validation d'inscription et de commande du courant d'enregistrement, conformément au chronogramme représenté sur la figure 4b. Le contrôleur d'adresses 1636 est constitué essentiellement par un compteur à 5 bits ou à 32 cycles, qui est ramené à zéro par un signal introduit dans la ligne 1638 par la sor- tie d'un multivibrateur monostable 1640. Ce multivibrateur monostable 1640 est déclenché par un signal présent dans la ligne 1643 qui est raccordée à un circuit de commande (figu- re 28) qui délivre une impulsion de remise à l'état initial du tachymètre, H/64 traité, à chaque rotation de la roue porte-têtes, étant entendu quepour chaque rotation de la roue porte-têtes il existe 64 lignes de données enregistrées sur la bande. Grâce à une synchronisation du compteur 1636 sur la roue porte-têtes, le courant d'enregistrement sera appliqué à l'instant correct à la tête appropriée. Pour commander le fonctionnement des mémoires à accès direct RAM 1 à RAM 4 au cours de l'opération de re- production, outre le circuit décrit sur les figures 7 et 9, on utilise un circuit particulièrement adapté pour effectuer la commande de cette caractéristique du fonctionnement des mémoires, tel que représenté sur les figures 8 et 10. Comme cela a été précédemment mentionné, la séquence de synchroni- sation numérique, qui est ajoutée avant chaque ligne vidéo, comprend les nombres d'information ID 1 et ID 2 qui sont utilisés au cours du processus de reproduction pour comman- der de façon cadencée correcte le fonctionnement des mémoi- res en rapport avec les données qui doivent être inscrites dans lesdites mémoires. On retiendra de la description de l'additionneur de séquence de synchronisation, que chacun des nombres ID 1 et ID 2 est inscrit trois fois successive- ment à l'intérieur de chaque cycle de la sous-porteuse et que le circuit de la figure 10 est apte à traiter les nom- bres ID 1 et ID 2 qui sont décodés par des décodeurs de nombres d'identification contenus dans les circuits conver- tisseurs- 8-en-24 bits 50 et 52, de manière à s'assurer qu'ils sont valables. Etant donné que les nombres d'identi- fication déterminent de façon effective la position de syn- chronisation horizontale lors de la reproduction, il est important qu'ils soient fiables ou que l'image résultante soit décalée horizontalement pour les lignes pendant les- quelles l'information d'identification peut être mauvaise. A ce sujet les signaux des nombres ID 1 et ID 2 sont trans- mis par l'intermédiaire de lignes respectives 634 et 636 ainsi qu'un signal de défaut composite circulant dans la ligne 682 et qui valide les portes NON-ET 1640 et 1642, si un défaut composite n'a pas été détecté, de sorte que les trois impulsions successives ID 1 et ID 2 seront transmises par les portes respectives dans les lignes respectives 1644 et 1646. Chacune de ces lignes 1644 et 1646 est reliée à des intégrateurs, désignés d'une manière générale par les réfé- rences 1648 et 1650 et qui agissent de manière à intégrer les impulsions et délivrent un signal de sortie dans les li- gnes 1652 et 1654 respectivement s'il apparaît deux parmi les trois impulsions successives d'identification. Les lignes 1652 et 1654 sont raccordées aux bascules bistables 1656 et 1658 qui sont commandées de façon cadencée par la ligne 1660 de transmission de signaux d'horloge au moyen d'un signal qui est un signal d'horloge à 1,6 MHz reçu dans la ligne 1468 et qui est tiré au moyen du décodeur à.partir des don- nées reproduites et qui est remis en cadence par le circuit logique de commande de mémoire/circuit générateur de signaux d'horlogereprésenté sur la figure 9. Le signal d'horloge à 1,6 MHz est dérivé des données reproduites et est cohérent avec ces données. Les impulsions d'identifica- tion sont par conséquent remises en cadence au moyen de ce signal d'horloge et apparaissent dans les lignes 1662 et 1664. Le signal d'horloge à 1,6 MHz présent dans la ligne 1668 est envoyé à deux multivibrateurs monostables 1668 et 1670 destinés à synchroniser le signal d'horloge, et le signal de sortie du multivibrateur monostable 1668 est en- voyé à un second multivibrateur monostable 1672 de remise en cadence qui délivre un signal d'horloge à 1,6 MHz dans la ligne 1674 et est utilisé pour commander de façon caden- cée un compteur effectuant un comptage jusqu'à 202. Le signal de sortie du multivibrateur monostable 1670 circulant dans la ligne 1660 est également envoyé à un diviseur 1676 effectuant une division par 2 et compor- tant des lignes de sortie 1680 et 1678 qui aboutissent respectivement, par l'intermédiaire d'inverseurs, aux inté- grateurs 1648 et 1650. De façon plus spécifique, la ligne 1680 est reliée par l'intermédiaire d'un inverseur 1682 à la ligne 1684 et est également raccordée à un inverseur 1686 qui est relié à la ligne 1688 raccordée à l'intégrateur 1650. De façon analogue la ligne 1678 est raccordée à la ligne 1690 par l'intermédiaire d'un inverseur 1692 ainsi qu'à la ligne 1694 par l'intermédiaire d'un inverseur 1696. En ce qui concerne le fonctionnement de l'intégra- teur 1648, qui est essentiellement identique au fonctionne- ment de l'intégrateur 1650, les impulsions ID 1 présentes dans la ligne 1644 sont transmises par l'intermédiaire d'inverseurs 1700 et 1702 qui fournissent des trajets de circulation parallèles séparés dans les lignes 1704 et 1706 qui sont raccordées respectivement à des condensateurs 1708 et 1710. Comme cela a été précédemment mentionné, la présence de deux quelconques parmi trois impulsions succes- sives provoquera la délivrance d'un signal de sortie par l'un des deux comparateurs de tension 1712 et 1714, si le cas se présente. Le diviseur 1676 réalisant une division par 2 modifie alternativement le niveau dans les lignes 1690 et 1684 de manière à provoquer une décharge alterna- tive des condensateurs 1708 et 1710, ce qui permet à l'un des condensateurs d'être chargé pendant la présence de l'ensemble de trois impulsions ID, tandis que l'autre est en train de se décharger. Pendant la présence des ensembles suivants d'impulsions ID, l'autre condensateur se charge, tandis que le premier est en train de se décharger. Si deux quelconques des trois impulsions successives ID 1 sont pré- sentes, alors celui des comparateurs de tension 1712 et 1714, qui est concerné, délivrera dans la ligne 1652 un niveau de sortie qui confirme la présence des impulsions d'identification ID 1. L'intégrateur 1650 agit de la même manière du point de vue de la détection des impulsions ID 2. Les bascules bistables 1656 et 1658 de remise en cadence, qui remettent en cadence les impulsions détectées ID 1 et ID 2, comportent également des lignés de sortie 1720 et 1722 qui sont toutes deux raccordées à une porte NON-ET 1724 qui délivre -dans la ligne 1726 un signal indi- quant la présence des impulsions ID 1 et ID 2 détectées. Ce signal est envoyé aux circuits convertisseur 8-en-24 bits/commutateur 2-en-1 50 et 52 qui, lorsqu'un tel signal n'est pas présent, commandent le circuit de manière à déli- vrer aux canaux de parité un signal qui aura pour effet que les compensateurs de défauts inséreront une ligne com- plète d'informations au lieu d'utiliser les données du flux de données, en raison du fait que l'absence de la détection des impulsions d'identification indique que le cadencement de synchronisation horizontale peut être incorrect et que l'ensemble de la ligne peut être décalé horizontalement, ce qui interromprait l'image vidéo. Les lignes 1720 et 1722 aboutissent également à un intégrateur, désigné d'une manière générale par la référence 1732,qui détecte si les signaux provenant de chacun des canaux sont inversés ou non et délivre dans la ligne 142 un signal qui est au niveau bas lorsque lesdits signaux sont corrects. Cette ligne contrôle de façon effective le fonction- nement des commutateurs 128 et 130 représentés dans le sché- ma-bloc de la figure 1. Le signal de lecture H/2 est envoyé dans la ligne 1560 par le générateur d'adresses 1882 (figure 8) qui déclenche un multivibrateur monostable 1740 qui possè- de une ligne de sortie 1742 raccordée à une bascule bistable 1744 dont une sortie est raccordée à un multivibrateur mono- stable de positionnement 1746 qui est déclenché par une im- pulsion de cadence H délivrée dans la ligne 1750 par le multivibrateur monostable 1776 (figure 8). La sortie du multivibrateur monostable 1746 est reliée à un autre multi- vibrateur monostable 1752 qui délivre, dans la ligne 1754, un signal de sortie de durée appropriée, qui est transmis par la porte 1756 de manière à fournir dans la ligne 1758 un signal de créneau de régulation qui est utilisé par le circuit de commande de mémoire de reproduction représenté sur la figure 8. Le fonctionnement du multivibrateur monostable 1740 provoque également la commande cadencée d'une bascule bista- ble 1760 qui déclenche un multivibrateur monostable 1762 et qui envoie le signal de créneau de séquence dans la ligne 1270 qui est raccordée auxdécodeurs 138 et 140 qui sont uti- lisés pour décoder l'apparition de la séquence de synchroni- sation au cours de la reproduction, comme cela a été décrit. Si l'on se réfère maintenant au circuit représenté sur la figure 8, on voit que ce dernier produit les signaux de sélection de mémoire et de validation d'inscription pour le fonctionnement des mémoires à accès direct RAM à RAM 4 au cours de l'opération de reproduction, ainsi que les im- pulsions ID 1 et ID 2 envoyées aux mémoires. De même ce cir- cuit produit des signaux de commutation des têtes de trans- ducteurs, destinés à réaliser la commutation entre les sor- ties des préamplificateurs de manière à envoyer le signal de sortie correct aux correcteurs de distorsions. Un signal d'horloge de référence à 3,58 MHz est envoyé dans la ligne d'entrée 190, qui est utilisée pour commander de façon ca- dencée un compteur 1772 qui est chargé par un signal présent dans la ligne 1750 et qui provient d'un multivibrateur mono- stable 1776 qui est déclenché par un signal de cadence H de référence d'une station circulant dans la ligne 1777. Le signal de sortie du compteur apparaît dans la ligne 1778 et est envoyé à un multivibrateur monostable 17881 qui possède une ligne de sortie 1782 raccordée à des portes NON-ET 1784 et 1786 en vue de l'envoi du signal d'adresse de lecture pour le circuit d'adresse des mémoires RAM, dans les lignes 2475320: 838. Les portes NON-ET 1784 sont validées par l'intermédiai- re de la ligne 1538 lorsque l'appareil fonctionne dans le mode de lecture ou de reproduction, et le signal est alter- nativement transmis par les portes 1784 et 1786, par l'inter-. médiaire des lignes 1526 et 1530, de manière à réaliser l'envoi de l'impulsion de lecture sur la mémoire RAM 1 ou sur la mémoire RAM 3. A ce sujet, le circuit représenté sur la figure 8 est également doublé et le circuit double est destiné à commander les mémoires RAM 2 et RAM 4. Le compteur 1772 retarde simplement l'apparition de l'impul- sion de cadence H dans la ligne 1778 à un instant correct permettant que la mémoire soit placée dans sa position correcte pour la lecture des données hors de cette mémoire, conformément au chronogramme représenté sur la figure 5b. Les impulsions ID 1 et ID2 sont envoyées aux portes NON-ET 1790 et 1792 par l'intermédiaire de lignes 1664 et 1662 et les portes sont validées au cours de la reproduction, par un signal présent dans la ligne 1538. Le circuit désigné par la référence générale 1794 délivre simplement des impul- sions ID beaucoup plus étroites que celles présentes dans les lignes d'entrée 1664 et 1662, ces impulsions sont envoyées par l'intermédiaire des lignes 1796 et 1798 à un circuit de pilotage constitué par les portes 1800, 1802, 1804, 1806 et 1808 et par un inverseur 1810. Les sorties des portes 1802 à 1808 délivrent les impulsions d'identification dans les li- gnes de sortie 832 et 834, comme cela est représenté. Les portes NON-ET 1802 â.1808 sont validées par des signaux pré- sents dans les lignes 1812 et 1814, qui constituent deux des sorties d'une mémoire morte 1816 qui commande le pilotage ou l'envoi des impulsions d'identification à la mémoire correc- te RAM 1 ou RAM 3 ou bien, dans le cas du circuit double, à la mémoire correcte RAM 2 ou RAM 4. Comme cela a été expliqué précédemment en référence au chronogramme de la figure 6, il existe 202 mots à vingt- quatre-bits et à vingt-sept bits, qui sont inscrits dans et lus hors de la mémoire pendant l'enregistrement et la repro- duction, et les 202 cycles représentent 190 cycles pour l'information vidéo active et 12 cycles contenant la séquen- ce de synchronisation numérique. Lorsque les données doivent être inscrites en mémoire pendant la reproduction, elles sont inscrites en utilisant un signal d'horloge à 1,6 MHz. Le signal d'horloge à 1,6 MHz est envoyé au circuit de la figure 8 par l'intermédiaire de la ligne 1674 partant du circuit de commande de mémoire représenté sur la figure 10, et est utilisé pour commander de façon cadencée un diviseur 1820 réalisant une division par 202 et qui agit à la façon d'un compteur effectuant un décompte jusqu'à 202 cycles. Lors du comptage final de 201 (0 à 201 fournit 202 cycles), les quatre lignes de sortie 1822 provenant du diviseur sont également raccordées à un décodeur 1824 effectuant un déco- dage jusqu'au nombre 201 et qui délivre, par l'intermédiaire de la ligne 1826, un signal à la bascule bistable 1828 qui est commandée de façon cadencée en utilisant le signal d'hor- loge à 1,6 MHz. La sortie de la bascule bistable 1828 est raccordée à une autre bascule bistable 1830 par l'intermé- diaire de la ligne 1832 et sa sortie Q est raccordée par l'intermédiaire de la ligne 1834 à une porte NON-ET 1836, dont l'autre entrée est constituée par la ligne 1838 prove- nant de la bascule bistable 1828. La porte 1836 produit dans la ligne 1840 une impulsion d'effacement qui efface le compteur 1820. La présence du signal ID 1 a pour effet de charger le nombre 9 dans le compteur 1820 par l'intermédiai- re de la ligne 1842 et la présence de ID 2 a pour effet de provoquer le chargement du compteur par le nombre 11 par l'intermédiaire de la ligne 1844. Ceci a pour effet de né- gliger l'inscription de la séquence de synchronisation numé- rique en mémoire pendant la reproduction, étant donné qu'un traitement supplémentaire n'est pas nécessaire et que les impulsions ID synchronisent de façon effective le compteur effectuant un comptage jusqu'à 202, dans les données qui sont présentes. Cependant, dans le cas o les impulsions ID sont manquantes, le compteur effectuant les comptes jusqu'à 202 poursuit son comptage sur l'ensemble de ces 202 cycles et deux des lignes de sortie du compteur sont raccordées à des multivibrateurs monostables 1846 et 1848 dont les sor- ties sont raccordées à une porte NON-ET 1850. La porte NON- ET 1850 décode le nombre 8 et envoie dans la ligne 1852 un signal qui est transmis par l'intermédiaire d'une bascule bistable 1854 si le signal de créneau de régulation dans la ligne 1758 est présent à cet instant. Si c'est le cas, dans la ligne 1856 se trouve envoyé un signal qui est transmis de façon cadencée par l'intermédiaire d'une autre bascule bi- stable 1858, pourvu que la ligne 1538 soit à un niveau haut, ce qui se produit lorsque l'appareil est dans le mode de reproduction. Le signal présent à la sortie de la bascule bistable 1858 traverse une porte 1860 de manière à fournir un signal ID 1 "de régulation" dans la ligne 1862 qui abou- tit à la porte NON-ET 1800 et transmet le signal ID 1 à la mémoire. Ceci a pour effet d'introduire le signal ID 1 lors- qu'il n'est pas fourni à partir de l'information sortie de bande. La mémoire morte 1816 comporte les lignes de sortie 1864 et 1866 en plus de lignes de sortie 1812 et 1814, et ces quatre lignes de sortie sont commandées de façon caden- cée par des bascules bistables de type D 1868 à la cadence H de manière à fournir dans les lignes 1526, 1516, 1530 et 1520, les signaux de sélection de mémoire et de validation d'inscription qui sont utilisés pour commander les mémoires pendant une opération de reproduction. En plus de la mémoire morte programmable 1816, il est prévu une autre mémoire morte 1870 qui possède des lignes de sortie 1872 qui sont commandées de façon cadencée par l'intermédiaire de bascules bistables 1874 et qui- sont raccordées à la ligne 1876 qui aboutit à une entrée des portes NON-ET 1878 qui sont vali- dées par l'intermédiaire de la ligne 1542 lorsque l'appareil est dans le mode de fonctionnement de reproduction. Les signaux sont ensuite transmis aux lignes de sortie 974 et 976 en vue de la commutation des sorties du préamplificateur sur le correcteur de distorsions approprié. L'adressage des mémoires mortes 1816 et 1870 est réalisé par l'intermédiaire de lignes de transmission d'adresses 1880 qui, en associa- tion avec la ligne 1460, fournissent un accès à l'informa- tion de ces mémoires mortes. Les signaux d'adresses dans les lignes 1880 sont délivrés par un générateur d'adresses 1882 qui est essentiellement un compteur à 64 cycles qui est commandé de façon cadencée à la cadence H par l'intermédiai- re d'une ligne 1886 arrivant du compteur 1772 et qui est effacée par l'intermédiaire d'un signal présent dans la li- gne 1888 qui constitue la sortie d'une porte NON-ET 1890. Le signal de pilotage d'enregistrement/de reproduction pré- sent dans la ligne 1642 est fourni par la plaquette de servo- commande et apparait sous la forme d'une impulsion unique pour chaque rotation de la roue porte-têtes ou bien à une cadence de 64 lignes. Le signal présent dans la ligne 1643 et délivré par le circuit de servocommande (figure 28) est envoyé à une porte 1892 qui est validée pendant une opéra- tion de reproduction et envoie le signal dans la ligne 1894 qui aboutit à la porte 1890 et a pour effet de synchro- niser le compteur d'adresses sur la rotation de la roue porte-têtes, de telle manière qu'on obtient une commutation correcte des têtes lors du fonctionnement. L'une des lignes de transmission d'adresses 1880 délivre le signal de lectu- re H/2 et est de façon spécifique désignée par la référence 1560. Au cours de la reproduction, les données qui sont lues à partir des mémoires, sont envoyées au commutateur 2-en-1 152, dont une partie est représentée en détail sur la figure 21. Les lignes 150 et 154 sont raccordées au commutateur 2-en-1 152 et si les lignes paires de télévision doivent être envoyées dans les lignes de sortie 156, la ligne de commande 1550 (figure 9) est à un niveau haut et sélectionne les signaux provenant des lignes 154 et, lors- que le signal présent dans la ligne 1550 est à un niveau bas, le commutateur sélectionne les signaux provenant de la ligne 150. Comme cela ressortira de la figure, seules huit de l'ensemble des 27 lignes ont été représentées de façon spé- cifique. En se tournant maintenant vers une forme de réalisa- tion spécifique du compensateur de défauts 160 qui a été décrit en référence au schéma-bloc de la figure 1 pour l'en- semble du système, on se référera à la figure 23 qui repré- sente un schéma-bloc du compensateur de défauts 160 ainsi qu'à un commutateur aval de sélection de données 2-en-1 162. Comme cela est représenté sur la figure 23, il existe dans les lignes 156, 24 bits de données en parallèle qui sont envoyés à une mémoire 1900 ainsi qu'à un circuit de retardement 1902 à 2 1/2 cycles (du signal d'horloge à 3,58 MHz) et qui retarde de façon effective l'envoi des don- nées au commutateur 2-en-1 162 par l'intermédiaire de lignes 1904 en vue de compenser des retards internes qui sont inhé- rents au fonctionnement de la mémoire 1900. L'information indiquant l'existence d'un défaut est également envoyée par l'intermédiaire des trois lignes en parallèle 156 à un cir- cuit de retardement à 2 1/2 cycles,similaire 1906 et à un circuit de commande de sélection 1908 qui peut agit de ma- nière à sélectionner soit l'intervalle des données-vidéo re- çues par l'intermédiaire de la ligne 1904, soit le signal de sortie de la mémoire 1900 apparaissant dans les lignes 1910. Le circuit de commande de sélection 1908 commande le commutateur 2-en-1 162 par l'intermédiaire de la ligne 1909, transmet les données provenant de la mémoire 1900 toutes les fois qu'un défaut ou une erreur de parité intervient et délivre les données, qui sont apparues 262 lignes ou un mul- tiple de ce nombre, avant les données dans lesquelles le dé- faut est indiqué, de sorte que les données vidéo actives erronées ne sont pas transmises par le commutateur 2-èn-1 162 dans les lignes de sortie 1911. Les lignes de sortie 1911 sont raccordées à une bascule bistable 1912 qui est com- mandée de façon cadencée par un signal d'horloge à 3,58 MHz transmis dans la ligne 1914 et qui est envoyé par un multivi- brateur monostable de sortie 1916, qui positionne de façon correcte les données de sortie. Ce signal d'horloge est obte- nu à partir de la ligne 1918,.en étant délivré par un multi- vibrateur monostable 1920 qui positionne de façon correcte un signal d'horloge à 3,58 MHz dans la ligne 1922, ce signal étant synchronisé avec la sous-porteuse et étant délivré par le circuit générateur de signaux de cadence 196. Le signal de sortie du circuit de retardement 1906 est transmis dans la ligne 1924 qui aboutit au circuit de commande de sélec- tion 1908 en vue de fournir la commande appropriée au commu- tateur 2-en-1, et le circuit de commande de sélection 1908 comporte une ligne de sortie 1926 qui aboutit aux mé- moires 1900 et empêche l'inscription de mauvaises données dans cette dernière toutes les fois qu'un défaut ou une erreur de parité est présente. Les lignes 1924 sont égale- ment raccordées à une bascule bistable 1928 qui est comman- dée de façon cadencée par le signal d'horloge à 3,58 MHz circulant dans la ligne 1914 et qui délivre dans la ligne 1930 un signal de sortie pouvant être utilisé pour un autre circuit non représenté. Le compensateur de défauts représenté et présente- ment décrit présente l'avantage d'être un compensateur à recirculation, en ce sens que les données qui sont mémori- sées dans les mémoires 1900 représentent uniquement des données non défectueuses et par conséquent ce ne sont que des données non défectueuses qui sont disponibles en vue de la lecture et qui sont envoyées aux lignes de sortie 166. Au cours du fonctionnement, si un défaut ou une erreur de parité est détecté, l'inscription des données défectueuses dans la mémoire est alors empêchée. Si un autre défaut ou une erreur de parité intervient 262 lignes ultérieurement, l'écritureou inscription dans la mémoire sera à nouveau inhibée et la mémoire fournira par lecture les données qui sont apparues et ont été écrites 524 lignes auparavant, c'est-à-dire à un intervalle de temps égal à un multiple de 262 lignes. Dès que des données non défectueuses sont pré- sentes pour les emplacements d'adresses de mémoire corres- pondant aux emplacements o l'inscription a été empêchée, ces données seront naturellement écrites dans la mémoire 1900. Les circuits de retardement à 2 1/2 cycles 1902 et 1906 compensent le retard intrinsèque de 2 1/2 cycles qui est fourni par le circuit de mémoire particulier 1900, qui lit de façon effective les données vidéo et ensuite inscrit immédiatement les données. Au cours du fonctionnement de la mémoire, la lecture intervient de façon continue même s'il se présente un défaut qui empêcherait l'inscription des données dans ladite mémoire au cours de son fonctionnement. Même si l'inscription est empêchée lors de la présence d'un défaut, la mémoire 1900 fonctionne d'une manière selon laquelle la lecture se produit après le cycle d'inscription inhibé. La lecture hors de la mémoire 1900 est réalisée avec un retard de 2 1/2 cycles à la suite de toute opération d'inscription et c'est pour cette raison que le retard de 2 1/2 cycles est intercalé dans les lignes de données 156 contenant les données vidéo. Le circuit de commande de sélec- tion 1908 est également apte à inhiber l'inscription dans la mémoire lorsqu'une ligne 1932 de shuntage de trame commandée par l'opérateur, arrivant du système de commande de mémoire du compensateur de défauts est active et lorsqu'une ligne 1934 d'inhibition de commutation, provenant également du cir- cuit de commande de mémoire du compensateur de défauts, est active. La ligne d'inhibition de commutation empêche la com- mutation dans la mémoire du compensateur de défauts pendant l'intervalle de suppression verticale ainsi que pendant l'intervalle de suppression horizontale étant donné qu'il n'existe aucune information vidéo active au cours de ces intervalles de temps, et la capacité de la mémoire peut être réduite de façon correspondante. On notera que le compensa- teur de défauts est destiné à.insérer des données provenant de la trame précédente dans le cas o les données vidéo active sont soit manquantes, soit incorrectes, et le rôle du compensateur est de corriger l'image vidéo, sans aucun rôle concernant les signaux de synchronisation horizontale et verticale. Par conséquent la ligne 1934 d'inhibition de com- mutation empêche de façon effective l'inscription dans la mémoire 1900 pendant les intervalles de suppression verti- cale et de suppression horizontale. Une forme de réalisation du circuit spécifique pouvant être utilisée pour mettre en oeuvre le fonctionne- ment du schéma-bloc de la figure 23, est représentée sur les figures 26a, 26b, 27a et 27b en liaison avec les chronogram- mes représentés sur la figure 24. Les circuits représentés sur ces figures reçoivent différents signaux d'entrée de commande de la part du circuit de commande de mémoire du com- pensateur de défauts représenté sur les figures 25a et 25b et qui sera décrit ci-après en détail. En se référant tout d'abord à la partie de commutation des données du circuit représenté sur les figures 25a et 25b, on voit que 24 lignes 156 de transmission des données vidéo sont envoyées aux cir- * cuits 1902 de retardement de 2 1/2 cycles, qui sont consti- tués par quatre bascules bistables pour chaque cycle, qui sont réunies dans un ensemble unique et fonctionnent à la façon d'un registre à décalage, la sortie de chaque registre à décalage étant reliée au commutateur 2-en-1 162 par l'in- termédiaire de lignes 1904. De façon analogue les 24 lignes 1910 de transmission de données provenant de la mémoire sont raccordées directement au commutateur 2-en-1 162, comme cela est représenté. En se référant à la figure 27b, on voit que la ligne 1934 d'inhibition de commutation est raccordée à une porte ET 1940, qui possède une ligne de sortie 1909 pour la commande du fonctionnement du commutateur 2-en-1 162. De façon analogue la ligne 1932 de shuntage de trame commandée par l'opérateur est raccordée à une porte ET 1942 qui com- porte une ligne de sortie 1944 raccordée par l'intermédiaire d'un inverseur 1946 à la ligne 1948 qui aboutit à la porte ET 1940. La ligne de cadrage 1950 provenant du circuit de servocommande (figure 28) est également raccordée à la porte ET 1942 et empêche de façon effective que l'insertion des données depuis le compensateur de défauts lorsque le système de servocommande essaie de cadrer de façon correctela bande et que les têtes des transducteurs magnétiques circulent sur les pistes au cours du signal vidéo actif. A ce sujet, lorsque la ligne 1909 est à un niveau haut, les données pro- venant des lignes 1910 sont sélectionnées par le commutateur 2-en-1 162, et lorsque la ligne 1909 est au niveau bas, les données provenant de la ligne 1904 sont sélectionnées. Si l'on considère maintenant la mémoire à accès di- rect associée au compensateur de défauts 160, on comprendra que la forme de réalisation particulière représentée dans le schéma-bloc de la figure 23 est formée essentiellement par un dispositif de retardement fournissant un retard de 262 lignes, et une forme de réalisation d'une mémoire, suscepti- ble d'être ici utilisée, est représentée sur les figures 26a et 26b qui constituent,. -ensemble, un schéma électrique unique. Le circuit commandant le fonctionnement de la mé- moire, représenté sur les figures 26a et 26b, est représen- té sur les figures 25a et 25b et sera décrit ultérieurement. On comprendra que la mémoire particulière représentée sur les dessins est donnée à titre d'exemple et peut être rem- placée par tout autre dispositif possédant une mémoire pou- vant fonctionner plus rapidement et possédant une capacité plus importante de manière à réduire ou supprimer la majeure partie de la complexité et des conditions requises de caden- cement qui se présentent et que l'on va décrire. Dans la mémoire représentée sur les figures 26a et 26b, il existe 72 circuits intégrés séparés possédant chacun une capacité de 4.096-bits et, comme cela est connu, on-peut disposer maintenant de circuits intégrés possédant une capacité nette- ment plus importante, qui simplifierait une bonne partie du circuit de commutation et de commande qui sera décrit ci- après. A ce sujet, la mémoire 1900 possède une capacité totale d'environ 295.000 bits et le circuit détaillé repré- senté sur les figures 26a et 26b produit seulement 1/4 de cette capacité totale. Comme cela a été mentionné précédem- ment, il existe 24 lignes de transmission de données et le- - circuit représenté sur les figures 26a et 26b fonctionne de manière à fournir une mémorisation pour des données faisant partie de 6 des 24 lignes. La vitesse de fonctionnement de la mémoire est inférieure à la cadence des données à 3,58 MHz, ce qui nécessite un groupement des données en mots de données qui y sont manipulés par des circuits intégrés de mémoire plus lents. Les mots de données sont envoyés de façon séquentielle à des bascules bistables et sont ensuite présentés aux mémoires sous la forme de groupes de quatre mots de sorte que les mémoires travaillent sur les données à une cadence de données égale à environ 1/4 de la cadence de 3,58 MHz, qui est compatible avec leur capacité du point de vue vitesse. De façon plus spécifique, en ce qui concerne le cir- cuit représenté sur les figures 26a et 26b, six des 24 lignes de transmission de données 156 sont raccordées à quatre bas- cules bistables 1956 à dircuits intégrés, qui sont des bascu- les bistables agissant de manière à bloquer les données en - vue de leur traitement ultérieur par la mémoire 1900. Un sélecteur de données 1958 permet de commander le blocage des données dans celle des bascules bistables 1956, qui est appropriée, et ce à l'instant approprié qui est commandé par l'intermédiaire de deux lignes 1960 de sélection de bytes ainsi que par un signal d'échantillonnage d'entrée de données dans la ligne 1962. Les deux lignes 1960 de sélection de bytes commandent le sélecteur 1958 de sorte que ce dernier active de façon sélective l'une des quatre lignes de sortie 1964 de manière à introduire de façon échantillonnée les données dans l'une des bascules bistables 1956. Lors du fonctionnement les données présentes dans la ligne 156 apparaissent à la cadence de données de 3,58 MHz et les li- gnes 1960 de commande de sélection de bytes sont activées à la cadence de 3,58 MHz de manière à verrouiller de façon séquentielle les six bits de données pour quatre mots consécutifs dans les quatre bascules bistables 1956 de sorte qu'au bout de quat-re cycles de la cadence d'horloge de 3,58 MHz, 24 bits sont introduits dans les bascules bista- bles 1956 en vue de leur inscription ultérieure dans la mémoire 1900. Comme cela est représenté sur les dessins, la mémoire 1900 est constituée de 72 circuits intégrés indivi- duels 1966 dont chacun fournit 4.096 bits de mémoire adressables de façon aléatoire, ces 72 circuits intégrés étant rassemblés en trois groupes de 24 circuits intégrés disposés suivant des colonnes verticales, comme cela est représenté. Chacune des lignes de sortie, telle que par exemple la ligne 1968 provenant de chacune des bascules bistables 1956, aboutit à trois des mémoires 1966 de sorte que, en fonction du groupe qui est activé, les données pré- sentes dans la ligne 1968 peuvent être inscrites sélective- ment dans l'une quelconque des mémoires 1966 des trois groupes respectifs. De façon analogue, les lignes de sortie 1970 provenant des mémoires individuelles sont interconnec- tées et aboutissent aux bascules bistables de sortie respec- tives 1972 représentées sur la figure 26b. Par conséquent, en fonction du groupe de mémoires 1966 qui sont lues, les données lues apparaissent dans les lignes 1970 et sont verrouillées dans les bascules bistables 1972 lorsque le signal présent dans une ligne 1974 d'échantillonnage de sor- tie des données, est vrai. Les signaux de sortie des bascu- les bistables 1972 apparaissent dans les lignes 1976 qui aboutissent à des commutateurs 1978 sélecteurs de données 4-en-1, qui sont commandés par des lignes 1980 de sélection de bytes de sortie de manière à transmettre les données depuis l'une des quatre lignes possibles 1976 dans la ligne correspondante de sortie 1910. Les lignes 1980 de sélection de bytes de sortie sont commutées à la cadence de 3,58 MHz de sorte que les 6 lignes de sortie 1910 reçoivent les données à la même cadence que celle avec laquelle les don- nées sont envoyées à l'entrée des lignes 156, même si le traitement actuel des données par l'intermédiaire de la mé- moire s'effectue à une cadence qui est égale au quart de la cadence des données d'entrée et de sortie. Chacune des mémoires individuelles à accès direct 1966 possède six lignes de transmission d'adresses 1986 ain- si qu'une ligne 1988 de validation d'inscription, une ligne de sélectionde groupe 1990, une ligne 1992 d'échantillonnage d'adresses de rangées horizontales et une ligne 1994 d'échan- tillonnage d'adresses de colonnes. Les adresses sont envo- yées aux lignes de transmission d'adresses 1986 en deux phases, c'est-àdire que les signaux d'adresses de rangées horizontales sont envoyées aux six lignes de transmission d'adresses, et les signaux d'adresses de colonnes sont en- voyés ensuite à ces lignes. La rangée horizontale est adres- séequand le signalPAS d'échantillonnage d'adresses de rangée horizontale dans la ligne 1992 est envoyé à la ligne 1994 et la colonne est adressée lorsquele signal CAS d'échantillon- nage d'adresses de colonne est envoyé à la ligne 1994. Par conséquent il se produit une inscription dans ou une lecture hors des mémoires 1966 du groupe 1, du groupe 2 ou du groupe 3, lorsque les lignes 1990 de sélection de groupes, relati- ves au groupe approprié, transmettent un signal vrai. Un cir- cuit pour la commande des mémoires 1966 est également repré- senté à la partie inférieure des figures 26a et 26b. Les lignes 1996 de sélection de groupes sont raccordées à un circuit sélecteur 1998 comportant trois lignes de sortie 2000 dont l'une quelconque est active à la fois pour la sé- lection de l'un des groupes de mémoires 1966. Les lignes- 2000 alimentent également une entrée des portes NON-ET 2002 dont l'autre entrée est alimentée par des lignes 2004 qui commandent respectivement le rafraîchissement des groupes respectifs de mémoires, la sortie des portes 2002 étant rac- cordée à des portes NON-ET 2006, dont l'autre entrée est alimentée par la ligne 2008 qui transmet le signal d'échan- tillonnage d'adresses de lecture. La sortie des portes 2006 transmet dans la ligne 2010 le signal d'échantillonnage d'adresses de rangées, qui apparaît pour seulement un groupe à un instant donné. Un signal d'échantillonnage d'adresses de colonnes présent dans la ligne 2012 provoque l'envoi, dans les lignes 2014, de signaux d'échantillonnage d'adres- ses de colonnes qui apparaissent simultanément pour chaque groupe. De façon analogue une commande de validation d'ins- cription présente dans la ligne 2016 fournitdans les lignes 2018 des commandes de validation d'inscription qui sont envoyées à chaque groupe de mémoires. Etant donné la manière dont le circuit interne des mémoires fonctionne, seul le signal d'échantillonnage d'adresses de rangées horizontales a besoin d'être envoyé de façon sélective, de sorte que seul un groupe de mémoires est sélectionné. Une fois qu'un groupe a reçu le signal d'échantillonnage d'adresses de ran- gée horizontale, le signal d'échantillonnage d'adresses de colonne et les commandes de validation d'inscription pour les groupes non sélectionnés sont inopé- rants et inaptes à faire fonctionner ces groupes. En se réfé- rant à la figure 26b, on voit qu'il est prévu des lignes de transmission d'adresses 2020 qui délivrent simultanément des signaux d'adresses dans les lignes 2022, 2024 et 2026 qui aboutissent aux trois groupes de mémoires 1966. Avant de décrire le circuit des figures 25a et 25b, qui délivre les signaux d'entrée au circuit de mémoire repré- senté sur les figures 26a et 26b, on va se référer aux chro- nogrammes de la figure-24, qui illustrent les séquences de synchronisation pour les données d'inscription et de lecture dans et hors des mémoires. On comprendra que l'ensemble des données provenant de chaque trame vidéo n'est pas inscrite dans la mémoire, et ce pour plusieurs raisons, dont l'une est que l'inscription de l'ensemble des informations inclut nécessairement des données qui ne sont pas utiles pour la correction du signal vidéo actif et représente par conséquent une perte de la capacité de mémoire. En outre il n'est pas souhaitable de compenser des défauts de données, qui sont utilisées par les servomécanismes, étant donné que ceci peut soulever aisément plus de problèmes que cela n'en résout, et que les circuits de régulation et analogues, qui ont été précédemment décrits, sont aptes à commander l'opération de servocommande. Par conséquent il est seulement souhaitable d'inscrire des don- nées pour l'information vidéo active et donc les données, qui apparaissent au cours de l'intervalle vertical d'une valeur d'environ 20 lignes, ne sont pas inscrites en mémoire, ni toute donnée inscrite en mémoire pendant des parties importantes de l'intervalle horizontal. Par conséquent les données présentes pour 196 cycles de la sous-porteuse pour chaque ligne d'information -vidéo active comprennent l'ensem- ble des données qui sont inscrites en mémoire, cette quanti- té de données fournissant essentiellement l'information vidéo active de 190 cycles plus trois cycles à chaque fin de ligne, ce qui fournit une beritainêéf-ôérance garantissant que l'ensemble de l'information vidéo active est inscrite en mémoire. Par conséquent en considérant les 24 lignes en parallèle de transmission des données circulant à une caden- ce de 3,58 MHz et pour lesquelles les 24 bits constituent trois échantillons par cycle de sous-porteuse, il y a 196 mots de 24 bits par ligne de télévision traitée, qui sont inscrits en mémoire. En se référant à la figure 24(2), on voit que les mots 1 à 4 sont représentés de façon spécifique et l'on comprendra que 196 mots de 24 bits sont présents dans chaque ligne. Comme cela a été décrit précédemment en référence à la mémoire représentée sur la figure 26a, les mots sont multiplexés pour le fonctionnement, par la mémoi- re 1900, de sorte que les 196 mots présents par ligne sont inscrits en mémoire en utilisant 49 cycles de mémoire, c'est- à-dire que les données sont inscrites en mémoire et sont lues hors de la mémoire-en utilisant 96 mots formés de bits à une cadence égale au 1/4 de la cadence à 3,58 MHz, et les chronogrammes représentés sur la figure 24 illustrent la façon dont les groupes de quatre mots sont traités par la mémoire. Les signaux de sélection des bytes d'entrée sont représentés surles figures 24(3) et 24(4), qui produisent simultanément le code binaire à deux bits pour le multiplexa- ge des mots introduits dans les bascules bistables appro- priées 1956 (figure 26a), et les figures 24(13) et 24(14) représentent les signaux de sélection de bytes de sortie pour la lecture de l'information hors des commutateurs 4-en- 1 1978 (figure 26b). L'adresse des circuits intégrés de mé- moire 1966 est sélectionnée par l'adressage des rangées hori- zontales en utilisant un mot d'adresse à six bits dans les lignes d'adresses, mot qui est suivi par une adresse de colonne dans les mêmes lignes de transmission d'adresses, et la figure 24(7) représente le signal d'échantillonnage d'adresses de rangées horizontales, suivi par le signal d'échantillonnage d'adresses de colonnes, représenté sur la figure 24(8). Les cadences représentées sur les figures 24(7) à 24(11) sont exprimées en nanosecondes et fournissent des tolérances de base qui permettent à la mémoire de fonc- tionner en-deçà de sa capacité de cadencement de manière à produire une information valable. La fin de l'impulsion d'échantillonnage d'adresses de colonnes déclenche de façon effective le cycle de lecture, les données étant valables dans l'espace de 165 nanosecondes après la fin de l'impul- sion d'échantillonnage d'adresses de colonnes, comme cela est représenté sur la figure 24(11). L'apparition du signal d'échantillon: de données de sortie suivant (figure 24(12))provoque alors le verrouillage des données provenant de la mémoire et, comme cela est représenté, l'in- tervalle de temps s'étendant depuis le début du mot 1, qui est inscrit en mémoire, et la première fois o il peut être lu hors de la mémoire, fournit un retard de 2 1/2 cycles, comme cela est représenté à la partie inférieure du dessin. Comme cela est évident d'après les figures 24(7) et 24(8), les adresses sont maintenues pendant une période de quatre mots et après que la lecture ait été effectuée, l'inscrip- tion est réalisée comme représenté lors de l'apparition de l'impulsion de validation d'inscription représentée sur la figure 24(10), qui intervient après que le quatrième mot a été transmis dans les bascules bistables 1956. Si un défaut apparaît pendant la présence de l'un quelconque des quatre mots, l'inscription est alors arrêtée et empêchée et les données dans la mémoire ne sont pas mises à jour. Comme cela a été mentionné précédemment, les données présentes pendant les 20 lignes de l'intervalle vertical ne sont pas inscrites en mémoire de sorte que seulement 242 li- gnes constituant l'intervalle des données vidéo sont inscri- tes en mémoire et non pas l'ensemble des 262,5 lignes cons- tituant une trame de télévision. Grâce au fait qu'il est prévu quatre lignes à la fin de chaque intervalle vertical en vue de fournir une tolérance de centrage, il suffit d'avoir une capacité de 250 lignes pour réaliser un retard effectif réel de 262 lignes. Par conséquent, lorsque l'ins- cription doit être effectuée, la mémoire est inhibée jusqu'à la ligne 17 de la trame, au moment de laquelle la mémoire est activée, et 250 lignes sont ensuite inscrites en mémoire avant d'être inhibées pendant 13 lignes supplémentaires, à la suite de quoi la seconde trame d'une image sera inscrite en mémoire en commençant par la ligne 279. Il est important que la mémoire commence au niveau d'une ligne impaire pour la trame ultérieure si elle avait commencé par une ligne impaire dans la trame initiale. Par conséquent, comme cela a été décrit, lorsque la ligne 17 de la première trame est la première ligne devant être inscrite, l'inscription de la ligne 279 de la seconde trame s'effectue conformément à cette exigence, ce qui est nécessaire en vue de maintenir la phase correcte de la sous-porteuse. Pour la mise en oeuvre du fonctionnement de la mémoi- re conformément aux exigences de cadencement requises qui ont été décrites, le circuit représenté sur les figures 25a et 25b agit de manière à fournir les signaux nécessaires qui sont utilisés par le circuit représenté sur les figures 26a et 26b pour faire fonctionner les bascules bistables d'en- trée, les circuits de mémoire, les bascules bistables de sortie et d'autres composants du circuit. En se référant tout d'abord à la figure 25a, on voit qu'un signal vertical de référence de station est envoyé dans la ligne 2030 qui est raccordée à l'entrée d'un multivibrateur monostable de positionnement 2032, dont la sortie est raccordée à l'entrée d'un autre multivibrateur monostable 2034 qui est relié par l'intermédiaire de la ligne 2036 à l'entrée d'un troisième multivibrateur monostable 2038 et à une porte NON-ET 2040. L'autre entrée de la porte NON-ET 2040 est alimentée par un signal d'image circulant dans la ligne 372 partant du circuit additionneur de séquences de synchronisation numéri- que 40. La ligne 372 est également raccordée à une porte NON-ET 2044 dont l'autre entrée est formée par la ligne 2046 qui est reliée au multivibrateur monostable 2038. Les sor- ties des portes 2040 et 2044 sont raccordées respectivement aux deux entrées d'une porte 2046 qui délivre dans la ligne 2048 une impulsion unique qui apparaît dans la première ligne de chaque trame, et cette impulsion est utilisée pour commencer la mise en séquence de démarrage de la trame, qui est utilisée par d'autres circuits, comme cela va être décrit. Une impulsion de synchronisation horizontale de ré- férence, qui est synchronisée sur la sous-porteuse, est en- voyée dans la ligne 2050 et positionnée de façon correcte par les multivibrateurs monostables 2052 et 2054 montés en cascade, la ligne de sortie 2056 du dernier multivibrateur monostable indiqué aboutissant à des compteurs 2058 qui agissent de manière à fournir un retard prédéterminé égal à environ quatre ou cinq cycles de la sous-porteuse. L'impul- sion retardée apparaît dans la ligne 2060 et est également envoyée aux multivibrateurs monostables 2062 et 2064 montés en cascade, dont le premier, 2060, positionne de façon cor- recte l'impulsion retardée, tandis que le second, 2064, fournit une impulsion possédant une durée de 140 nanosecon- des. La ligne de sortie 2068 du multivibrateur monostable 2064 est raccordée à une porte 2066 de sorte que l'impulsion unique, qui est produite dans la ligne 2048, est transmise à l'instant correct par rapport au signal de synchronisation horizontal et fournit un signal de démarrage de trame dans la ligne 2070 ainsi qu'un signal de démarrage de ligne dans la ligne 2072. Le signal de démarrage de trame dans la ligne 2070 efface de façon effective le compteur d'adresses, qui adres- se les circuits de mémoire 1900. Un signal d'horloge de référence à 3,58 MHz présent dans la ligne 2073 est transmis par des portes désignées par la référence générale 2074 et fournit, dans la ligne 2076, un signal d'horloge destiné à être utilisé par les compteurs 2058 et également en tant que signal d'entrée pour un multivibrateur monostable 2078, qui positionne la phase du signal d'horloge et fournit, dans les lignes 2080 et 2082, un signal d'horloge à 3,58 MHz remis en phase et qui commande le restant du circuit repré- senté sur les figures 25a et 25b. De façon plus spécifique, la ligne 2080 est raccordée à deux bascules bistables 2084, qui sont connectées de manière à fonctionner à la façon d'un compteur effectuant une division par 4 et produisent les signaux de sélection de bytes d'entrée dans les lignes 1960. Les bascules bistables 2084 sont remises à l'état ini- tial par l'intermédiaire de la ligne 2072, de manière à synchroniser le compteur de mots tous les 49 comptages, c'est-à-dire au début de la partie de l'intervalle vidéo de chaque ligne. Les lignes de sortie des bascules bistables 2084 sont également décodées au moyen des portes NON- ET 2086 et 2088 et fournissent dans les lignes 2090 et 2092 des signaux qui comprennent le cadencement principal pour les opérations de lecture et d'inscription qui sont effectuées par la mémoire. Le signal présent dans la ligne 2090 est constitué par une impulsion apparaissant lors du premier mot des séquences de quatre mots et le signal présent dans la ligne 2092 est constitué par le signal d'horloge d'ins- cription et apparaît pour le quatrième mot de chaque sé- quence de quatre mots. La ligne de sortie 2082 partant du multivibrateur monostable 2078 est utilisée pour déclencher un multivibrateur monostable 2094 qui est employé pour posi- tionner de façon correcte le signal d'échantillonnage d'en- trée, et la ligne de sortie 2096 déclenche un multivibrateur monostable 2098 qui délivre une impulsion de sortie de 60 nanosecondes dans la ligne 2100 qui aboutit à une porte 2102 qui délivre le signal d'échantillonnage d'entrée des données dans la ligne 1962. De façon similaire, la ligne de sortie Q 2106 du multivibrateur monostable 2094 aboutit à un multivibrateur monostable 2108 qui positionne de façon correcte le signal d'échantillonnage de sortie, et la ligne de sortie 2110 déclenche un multivibrateur monostable 2112 qui délivre dans la ligne 2114 une impulsion de 60 nanose- condes qui commande de façon cadencée les bascules bistables 2116 et 2118 qui comportent des lignes de sortie 198-0 pour la délivrance des signaux de sélection de bytes de sortie. La ligne 2114 aboutit également à une porte NON-ET 2120 qui, en association avec les sorties des bascules bistables 2084, produisent le signal d'échantillonnage de sortie dans la ligne 1974. Le signal de démarrage de ligne présent dans la ligne 2072 est également envoyé à un compteur 2122 effec- tuant 49 comptages, en vue de charger ce compteur 2122, qui est piloté de façon cadencée par l'intermédiaire de la ligne 2092 qui véhicule une impulsion à chaque quatrième mot lorsque la porte 2088 est validée. Lorsque le compteur de mémoire 2122 effectuant 49 comptages atteint son état de comptage terminal, le signal présent dans la ligne 2124 invalide la porte 2086 ainsi que la porte 2088 jusqu'à ce que la partie de l'intervalle des données vidéo de la ligne suivante de télévision soit reçue. Le signal présent dans la ligne 2124 commande également de façon cadencée un compteur 2126 effectuant le comptage de 250 lignes et qui possède une ligne de sortie 2128 aboutissant à une bascule bistable 2130. La bascule bistable 2130 possède des lignes de sortie 2132 et 2134 parmi lesquelles la ligne 2132 aboutit à une entrée d'une porte 2136 dont l'autre entrée est alimentée par l'intermédiaire de la ligne 2138 arrivant d'une bascule bistable 2140, qui est commandée de façon cadencée par l'intermédiaire de la ligne d'échantillonnage de sortie 1974. Le signal présent dans la ligne 2138 assure la suppres- sion de ligne, tandis que le signal présent dans la ligne 2132 assure la suppression de trame de 12 ou de 13 lignes et le signal de sortie de la porte 2136 est transmis dans la ligne 2142 dont le signrl est inversé et qui fournit le signal d'inhibition de commutation dans la ligne 1934 (voir figure 27b). Si un défaut a été détecté et qu'un signal de comman- de de défaut a été produit dans la ligne 1926 qui aboutit à une bascule bistable 2144, le signal d'échantillonnage de sortie à 3,58 MHz présent dans la ligne 1974 commandera de façon cadencée la transmission du signal de commande de dé- faut présent dans la ligne 1926, par l'intermédiaire de la bascule bistable 2144, dans la ligne 2146. Le signal de com- mande de défaut transmis ramène à l'état initial une bascule bistable 2148, dont la ligne de sortie 2150 véhicu- le un signal qui est transmis par l'intermédiaire de la porte 2152 et de la porte 2154 de manière à fournir dans la ligne 2156 un signal d'invalidation de défaut qui invalide- ra la porte 2158 et'empêchera le signal de validation d'ins- cription d'être transmis dans la ligne 2016. Ainsi, si un défaut apparaît pour l'un des quatre mots, le signal de vali- dation d'inscription n'est pas transmis, ce qui empêche l'inscription de mauvaises données dans la mémoire. Les signaux, qui sont présents dans la ligne 2090 et qui se présentent à chaque quatrième mot, déclenchent également un multivibrateur monostable 2160 qui positionne de façon cor- recte le signal et dont la sortie est raccordée à un autre multivibrateur monostable 2162 qui délivre une impulsion de 150 nanosecondes dans la ligne 2164. La ligne de sortie Q 2166 du multivibrateur monostable 2162 est reliée, en vue d'en assurer la commande cadencée, à une bascule bistable 2168 ainsi que, en vue d'en effacer l'entrée, à une bascule bistable-2170. Si le signal d'inhibition de défaut n'est pas présent dans la ligne 2156, le signal présent dans la ligne 2164 sera transmis par la porte 2158 et délivrera le signal de validation d'inscription dans la ligne 2016 à l'instant correct après que le quatrième mot ait été ins- crit dans les bascules bistables d'entrée 1956. La ligne 2090 est également raccordée à un multivibrateur monostable 2174 et déclenche ce dernier de manière à transmettre, dans la ligne 2176, le début de l'échantillonnage d'adresses de rangée horizontale, qui commande de façon cadencée une bas- cule bistable 2178 qui délivre l'impulsion d'échantillonnage d'adresses de rangées horizontales dans la ligne 2008. La ligne de sortie 2176 déclenche également un multivibrateur monostable 2180 qui possède une ligne de sortie 2182 qui commande de façon cadencée une bascule bistable 2184 qui fournit une impulsion d'échantillonnage d'adresses de colonnes dans la ligne 2012. La ligne 2176 déclenche égale- ment un autre multivibrateur monostable 2186 dont le signal de sortie commande de façon cadencée la bascule bistable 2170 de manière à passer de l'adresse dans unensemble de six entrées à l'adresse de l'autre ensemble de six entrées par l'intermédiaire de la ligne 2188, qui est la ligne de sé- lection pour un couple de circuits intégrés 2-en-1 2190 con- tenant des commutateurs 2-en-1. Les commutateurs comportent six lignes de sortie 2020 qui sont raccordées aux entrées d'adresses des microplaquettes de mémoires 1966. Les adres- ses sont délivrées par des générateurs d'adresses 2192 qui comportent 12 lignes de sortie 2194 qui sont raccordées aux commutateurs 2-en-1 2190 et le générateur d'adresses 2192 est déclenché de façon cadencée par l'intermédiaire de la ligne 2164, dont le signal est incrémenté tous les quatrièmes mots de la manière qui a été décrite en rapport avec la figu- re 24. Une ligne 2196 partant du générateur d'adresses 2192 est raccordée à l'entrée de cadence d'une bascule bistable 2198 qui coagit avec une bascule bistable 2200 de manière à produire les signaux de sélection de blocs dans la ligne 1996 en vue de sélectionner le groupe approprié de rangées horizontales de la mémoire comme cela a été précédemment décrit. Le signal de démarrage de trame dans la ligne 2070 ramène à l'état initial de générateur d'adresses 2192 ainsi que les bascules bistables 2198 et 2200 au début de chaque trame. En se référant à la figure 28, on y voit représenté un exemple d'un système de servocommande d'un cabestan clas- sique dans son ensemble et de boucles 3020 et 3022 de servo- commande de la roue porte-têtes, utilisés pour maintenir une commande synchrone du déplacement de la bande et de la rota- tion de la roue porte-têtes au cours des opérations d'enre- gistrement et de reproduction. Des boucles typiques pouvant constituer des boucles de servocommande 3020 et 3022 sont celles décrites par exemple dans le manuel d'utilisation et d'entretien de l'enregistreur à bande vidéo AVR-1 fabriqué par la Société dite Ampex Corporation, catalogue No.1809214, publication juillet 1976, et ce notamment aux pages 6-4 à 6-31 et 6-45 à 6-84. Comme cela a été décrit précédemment, l'information usuelle de synchronisation horizontale et de synchronisation verticale sorties de bande et utilisées de façon typique pour fournir une servocommande pendant les opérations de re- production, n'est pas disponible. Au lieu de cela, le système de servocommande est commandé grâce à l'utilisation du si- gnal associé d'intervalle de ligne horizontale extrait des données reproduites, c'est-à-dire la série unique de mots numériques dans l'intervalle de ligne 1050, qui est intro- duit dans le flux des données de télévision traitées, pen- dant l'opération d'enregistrement, par le circuit addition- neur de séquences 40 précédemment mentionné et représenté par exemple sur les figures 1 et 12. Sur la figure 28, les impulsions classiques pro- venant du tachymètre, de la roue porte-têtes et le signal de piste de commande à 246 Hz (norme NTSC) sorties de bande sont envoyées à un comparateur de phase 3028 par l'intermé- diaire des lignes 3024 et 3026 respectivement. Le signal de sortie de la ligne 3026 est envoyé à un amplificateur diffé- rentiel 3030 (qui effectue une comparaison), par l'inter- médiaire d'un contact de lecture du commutateur 3032 de lecture/polarisation d'image. Le contact de polarisation d'image du commutateur 3032 est accouplé à une source 3034 de polarisation fixe d'image. La seconde entrée de l'ampli- ficateur 3030 est raccordée à une tension fixe de référence 3036. Le commutateur 3032 est commandé par un signal circu- lant dans une ligne 1950 et arrivant depuis le circuit de lecture, dans le circuit logique/circuit de réaction de servocommande 200 mentionné précédemment. Un oscillateur 3040 commandé par la tension est accouplé à la sortie de l'amplificateur différentiel 3030 et par conséquent à un contact de lecture dans le commutateur 3042, dont le con- tact d'enregistrement est accouplé au signal de référence H/64 circulant dans une ligne 3044 et dérivé d'un signal de référence horizontal (H) circulant dans une ligne 3066, que l'on va décrire ci-après. Le commutateur 3042 est à son tour accouplé à la boucle 3020 de servocommande du cabestan. D'une façon tout à fait classique, au cours du mode d'enregistrement, les organes de servocommande 3020, 3022 du cabestan et de la roue porte-têtes sont verrouillés l'un par rapport à l'autre en réponse au signal de référence H/64 présent dans la ligne 3044. Dans le mode de reproduction, la série de mots uni- ques numériques, qui identifient les images pour la dériva- tion de la synchronisation verticale, sont extraits par exem- ple par l'intermédiaire d'un décodeur d'impulsions verticales 3046 situé dans le convertisseur/circuit de commutation 52, qui peut être semblable aux portes de décodage 622, 624 de la figure 18b. Les séries extraites de mots numériques sont envoyées par l'intermédiaire d'une ligne 3048 (correspondant aux lignes 634, 636 de la figure 1) aux portes respectives à coïncidence du cabestan et de la roue porte-têtes. La porte 3052 reçoit également le signal de synchronisation de référence d'image (FR. REF.) de la part du générateur de synchronisation 192 mentionné précédemment, par l'intermé- diaire d'une ligne 3054. La porte 3050 est accouplée à une porte ET 3056 par l'intermédiaire d'une porte ET 3058 et d'un inverseur 3060, la porte ET 3056 étant également accouplée à la porte à coïncidence 3052 de la roue porte-têtes. La porte ET 3058 est également accouplée à un circuit détec- teur d'impulsions 3026, qui détecte la présence des mots nu- mériques uniques d'identification d'image dans la ligne 3048. La porte 3056 est à son tour raccordée à une porte ET 3064 qui reçoit également le signal de synchronisation horizontale de référence (H-ref) de la part du générateur de synchronisation 192 par l'intermédiaire d'une ligne 3066. * Un diviseur 3068 réalisant une division par 64 (: 64) est accouplé à la porte ET 3064 et délivre le signal H/64 en vue de commander la boucle d'asservissement du circuit 3022 de servocommande de la roue porte-têtes. Au cours du processus de reproduction, les séries de mots numériques uniques, qui identifient la ligne numéro un de la première des trames de la séquence à quatre trames dans le format NTSC, sont comparées au signal de référence d'image. Lorsque la porte 3050 du cabestan détecte que la bande n'est pas correctement synchronisée avec la référence d'image, la porte ET 3058 fournit dans la ligne 1950 un signal à niveau logique qui actionne le commutateur 3032 de manière à raccorder l'amplificateur 3030 à la source 3034 de polarisation fixe d'image, qui, à son tour, fait fonc- tionner le cabestan indépendamment de la fréquence de maniè- re à positionner correctement la bande par rapport à la réfé- rence d'image. La porte à coïncidence 3050 du cabestan 2475320- détecte alors l'état de synchronisation de bande, le commuta- teur 3032 est ramené dans la position de lecture et le cabes- tan est verrouillé sur le tachymètre de la roue porte- têtes. Si la porte à coïncidence 3052 de la roue porte-têtes détecte que cette dernière n'est pas correctement synchroni- sée sur le signal de référence d'image, elle produit des impulsions supplémentaires qui sont envoyées au diviseur 3068 réalisation une division par 64, afin d'entraîner la roue porte-têtes en parfait synchronisme avec la boucle 3022 d'asservissement de la roue porte-têtes. Lorsque la roue porte-têtes est synchronisée sur le signal de référence d'image, la boucle d'asservissement de la roue porte-têtes est verrouillée par rapport au signal H/64 associé de la ré- férence horizontale et le système de servocommande est sou- mis à un cadrage couleurs de manière à fournir une produc- tion synchrone du signal de télévision traité. Le détecteur d'impulsions 3062 détecte la présence des mots numériques uniques et empêche tout fonctionnement erroné des circuits de servocommande en l'absence des mots numériques d'identification d'image. De la description qui précède il ressort à l'éviden- ce que plusieurs mémoires mortes sont incluses dans l'appa- reil, et la programmation prévue pour ces mémoires est repré- sentée dans le tableau indiqué ci-après. Les mémoires sont toutes du type possédant quatre lignes de sortie, et le code de sortie est présent sous le format hexadécimal, qui est bien connu. Pour chacune des mémoires mortes présentes dans l'appareil conforme à l'invention, on spécifie les adresses ainsi que la sortie hexadécimale qui est produite à l'adresse correspondante. TABLEAU I Sorties--adresses pour la mémoire ROM 276 (partie supérieure) 4--46,-110, 174, 238 8--44, 108, 172, 236 0--0-12, 14, 32-43, 64-76, 78, 96-107, 128-140, 142, 160-171, 192-204, 206, 224-235. Sorties--adresses pour la mémoire ROM 376 (partie inférieure) 1--46, 110, 174, 238 2--44, 108, 172, 236 4--12, 76, 140, 204 --14, 78, 142, 206 A--O-11, 32-43, 64-75, 96-107, 128-139, 160-171, 192-203 Sorties--adresses pour la mémoire ROM 454 --255 9--13-24 B--25-27 D--O-12, 248-254 E--217 Sorties--adresses pour la mémoire ROM 1600 3--2, 6, 10, 14, 18, 22, 26, 30, 34, 38, 42, 46, 50, 62, 67, 71, 75, 79, 83, 87, 91, 95, 99, , 158, 203, 247, --129, 151, 173, 194, 216, 238, 119, 162, 207, 251, 131, 153, , 196, 218, 240, 123, 166, 211, 133, , 177, 198, 220, 242, 127, , 215, , 157, 179, , 222, 246, , 174, 219, 137, 159, 181, 202, 224, 248, 134, 178, 223, 139, 161, 183, 204, 226, 250, 138, 182, 227, 141, 163, , 206, 228, 252, 142, 186, 231, 143, , 187, 208, 230, 103, 146, , 235, , 167, 189, 210, 232, 107, , , 239, 147, 169, 191, 212, 234, 54, 58, 111, 154, 199, 243, 149, 171, 192, 214, 236, 7--3, 7, 11, 15, 19, 23, 27, 31, , 39, 43, 47, 51, 55, 59, 63, 66, 70, 74, 78, 82, 86, 90, 94, 98, 102, 114, 118, 122, 126 C--O, 4, 8, 12,.16, 20, 24, 28, 32, 36, 40, 44, , 65, 69, 73, 77, 81, 85, 89, 93, 97, 101, 113, 117, 121, 125, 128, 132, 136, 140, 144, 156, 160, 164, 168, 172, 176, 180, 184, 188, 201, 205, 209, 213, 217, 221, 225, 229, 233, 245, 249, 253 D--1, 5, 9, 13, 17, 21, 25, 29, 33, 37, 41, 45, 61, 64, 68, 72, 76, 80, 84, 88, 92, 96, 100, 112, 116, 120, 124 106, 110, 48, 52, 56, , 109, 148, 152, 193, 197, 237, 241, 49, 53, 57, 104, 108, Sorties--adresses pour la mémoire ROM 1816 2--1, 5, 9, 13, 17, 21, 25, 29, 33, 37, 41, 45, 49, 53, 57, 61, 120, 124, 128, 132, 136, 140, 144, 148, 152, 156, ,164, 168, 172, 176, 180, 184, 188, 193, 197, 201, 205, 209, 213, 217, 221, 225, 229, 233, 237, 241, 245, 249, 253 ' 3--O, 4, 8, 12, 16, 20, 24, 28, 32, 36, 40, 44, 48, 52, 56, , 65, 69, 73, 77, 81, 85, 89, 93, 97, 101, 105, 109, 113, 117, 121, 125, 129, 133, 137, 141, 145, 149, 153, 157, 161, 165, 169, 173, 177, 181, 185, 189, 192, 196, , 204, 208, 212, 216, 220, 224, 228, 232, 236, 240, 244, 248, 252 - 8--3, 7, 11,15, 19, 23, 27, 31, 35, 39, 43, 47, 52, 56, 69, 73, 77, 81, 85, 89, 93, 97, 101, 105, 109, 113, 117, 121, , 60, 130, 134, 138, 142, 146, 150, 154, 158, 162, 166, 170, 174, 65, 178, 182, 186, 190, 195, 199, 203, 207, 211, 215, 219, 223, 227, 231, 235, 239, 243, 247, 251, 255 C--2, 6, 10, 14, 18, 22, 26, 30, 34, 38, 42, 46, 50, 54, 58, 62, 67, 71, 75, 79, 83, 87., 91, 95, 99, 103, 107, 111, , 119, 123, 127, 131, 135, 139, 143, 147, 151, 155, 159, 163, 167, 171, 175, 179, 183, 187, 191, 194, 198, 202, 206, 210, 214, 218, 222, 226, 230, 234, 238, 242, 246, 250, 254 Sorties--adresses pour la mémoire ROM 1612 7--48-71, 120-127 B--32-47, 104-119 D--16-31, 88-103 E--0-15, 72-87 Sorties--adresses pour la mémoire ROM 1870 7--48-71, 120-127 B--32-47, 104-119 D--16-31, 88-103 E--0-15, 72-87 Les schémas électriques spécifiques contiennent éga- lement un grand nombre de circuits intégrés et ces derniers portent, lorsque cela est approprié, le numéro de modèle en- tre parenthèses, lesdits numéros de modèles caractérisant de façon bien connue les origines de tels composants. Lors- que de tels numéros de modèles sont indiqués, les numéros des broches sont également indiqués au voisinage de ces numéros. Pour des bascules ou des circuits à bascules bista- bles typiques, des circuits multivibrateurs monostables, des portes ET, des portes NON-ET, des portes OU, des portes NON-OU, des inverseurs et analogues, qui sont des composants bien connus, aucun numéro de modèle, ni aucun numéro de broche ne sont par conséquent prévus pour ces composants. De la description détaillée qui précède, on compren- dra que l'on a décrit et représenté un appareil d'enregis- trement et de reproduction de qualité supérieure qui fournit de nombreux avantages importants par rapport aux systèmes actuels commerciaux d'enregistrement et de reproduction à modulation de fréquence. L'emploi de données numériques tout au long du processus d'enregistrement et de reproduc- tion fournit un fonctionnement extraordinairement fiable même aux fréquences nettement plus élevées auxquelles l'in- formation doit être transmise, enregistrée et reproduite. Le système utilise seulement deux canaux et fonctionne à une cadence d'horloge d'environ 43 Mbits, ce qui est nette- ment plus rapide que les enregistreurs à modulation de fréquence comparables, et constitue un perfectionnement notable de l'état de la technique. En outre on a décrit l'appareil comme étant agencé de manière à utiliser un ap- pareil d'enregistrement et de reproduction du type à pistes transversales ou à quatre têtes. On notera qu'on peut uti- liser aussi bien d'autres types d'appareils d'enregistrement et de reproduction. Les caractéristiques d'un autre appareil d'enregistrement et de reproduction peuvent changer du point de vue du cadencement et de la commande du circuit de traite- ment des signaux, par suite de la nature du fonctionnement d'un tel appareil. Cependant la nature et la manière de la réalité de telles modifications apparaîtront aisément aux spécialistes de la technique. De même l'appareil a été dé- crit comme étant agencé de manière à recevoir et traiter des signaux de télévision couleurs analogiques. Si l'on désirait utiliser l'appareil pour traiter, enregistrer ou reproduire d'autres signaux, comme par exemple des signaux de données numériques, des signaux de télévision complets, et des signaux de télévision monochrome, il suffirait de modifier le circuit de traitement d'entrée 32, le convertisseur ana- logique/numérique 36 et le circuit générateur de signaux d'horloge/mémoire de salve de référence 42, ainsi que le cadencement et la commande du circuit de traitement des si- gnaux, de manière à adapter ce dernier circuit aux caracté- ristiques des signaux devant être traités. En outre les spécialistes de la technique noteront que l'on peut utiliser d'autres formes de dispositifs de mémorisation numérique, par exemple des registres à décalage, pour effectuer les opérations des mémoires 60-66. Bien que l'appareil ait été décrit comme étant agencé pour enregistrer et reproduire des signaux de télévision couleurs à une cadence inférieure à la cadence en temps réel, si la conservation des supports d'enregistrement magnétique n'est pas une considération im- portante, les opérations d'enregistrement et de reproduction peuvent être effectuées à la cadence des données d'entrée. Cependant, bien que soit négligée une partie de l'intervalle de suppression horizontale de chaque ligne de télévision ou un autre intervalle de synchronisation périodique associé à d'autres signaux de données, la caractéristique de la correction de la base de temps est conservée, bien que l'ap- pareil soit modifié pour effectuer des enregistrements et des reproductions à la cadence des données d'entrée. On comprendra naturellement que bien que l'on ait illustré et décrit des formes de réalisation préférées de la présente invention, différentes modifications, variantes et équivalents de l'invention, qui peuvent apparaître évi- dents aux spécialistes de la technique, font partie intégran- te du cadre de la présente invention. REVENDICATIONS 1. Dans un décodeur de données pour le décodage d'au moins un flux de données séquentielles à haute fréquence, codées avec un auto-cadencement et transmises dans des cellu- les de bit successives, ledit flux de données comportant des transitions de signal logique pouvant intervenir en plu- sieurs emplacements prédéterminés à l'intérieur de chaque cellule de bit, appareil destiné à produire un signal d'hor- loge continu d'une manière générales partir dudit flux de données codées et pour remettre en cadence ce flux de don- nées codées de manière à réduire au minimum l'erreur de posi- tionnement des transitions de signal logique dans les cellu- les de bit, caractérisé en ce qu'il comporte des dispositifs (138,140) répondant auxdites transitions du signal lo- gique pour produire le signal d'horloge continu à partir du flux des données codées, et des dispositifs (1134, 1138) pour remettre en cadence le flux des données codées en réponse au signal d'horloge produit de manière à positionner de façon précise les transitions de signal logique dans le flux des données pour leurs cellules de bit respectives de manière à permettre leur décodage précis. 2. Appareil selon la revendication 1, caractérisé en ce que les dispositifs (1106-1120-1146-1150) produisant Je signal d'horloge continu comportent au moins un premier et un se- cond générateurs de signaux d'horloge (1146 -1150) parmi lesquels le premier générateur de signaux d'horloge (1106,1108) répond auxdites transitions de signal logique en vue de produire un premier signal d'horloge et le second générateur designaux d'horloge (1114,1116,1120) répondau premier signal d'horloge pour produire le signal d'horloge continu, et que lesdits dispositifs de remise en cadence sont constitués par au moins un premier et un second circuits de remise en cadence (1134, 1138) parmi lesquels le premier circuit de remise en cadence (1134) reçoit le fluxdes données codées et le premier signal d'horloge et remet en caden- ce les données reçues de manière à améliorer les positions des transitions de signal logique à l'intérieur de leurs cellules de bit respectives par rapport à leurs positions prédéterminées, et le second circuit de remise en cadence (1138) reçoit les données remises en cadence et le signal logique continu et remet à nouveau en cadence les données reçues et remises en cadence de manière à position- ner de façon précise lesdites transitions dans leurs-cellu- les de bit respectives. 3. Appareil selon la revendication 1, dans lequel les données sont transmises à une fréquence prédéterminée, caractérisé en ce que les dispositifs (1106, 1120) produisant les.signaux d'horloge comportent au moins un dispositif (1106, 1114, 1118) pour recevoir et filtrer le flux des données et dans lequel le dispositif de filtrage (1106, 1114) possède une caractéristique passe-bande centrée sur une fréquence centrale correspondant à ladite fréquence prédéterminée mul- tipliée par le nombre des emplacements prédéterminés par cellule de bit et fournissant un signal d'une manière géné- rale continu en onde sinusoïdale à ladite fréquence centrale et des dispositifs (1108,1116,1120) accoupiésauxdis- positifs de filtrage (1106,1114,1118) pour convertir signal en onde sinusoïdale continue en un signal en onde carrée continue pour former le signal d'horloge continu. 4. Dans un décodeur pour le décodage d'un flux de données codées séquentielles à haute fréquence apparaissant dans des cellules de bit successives et dans leque2. le flux de données codées fournit un auto-cadencement à une fréquen- ce prédéterminée des cellules de bit et dans lequel les transitions du signal logique peuvent apparaître en plusieurs emplacements prédéterminés à l'intérieur de chaque cellule de bit, appareil pour produire un signal d'horloge continu à partir du flux de données codées et pour remettre en caden- ce le flux des données codées, caractérisé en ce qu'il com- porte des dispositifs (1102) pour produire une impul- sion en réponse à chaque transition apparaissant dans le flux des données codées, des dispositifs (1106, 1108) accou- plés aux dispositifs (1102) de production d'impulsions pour filtrer lesdites impulsions et possédant une caractéris- tique de filtre passe-bande étroite centrée sur une fréquen- ce centrale qui correspond à la fréquence dos cellules de bits, multipliée par le nombre des emplacements prédétermi- nés à l'intérieur de chaque cellule de bit, des dispositifs de filtrage (1118) fournissant un signalà ladite fréquence centrale de manière à fournir un signal en onde sinusoïdale continue de façon générale à ladite fréquence centrale,des dispositifs (1120) accouplés auxdits dispositifs de filtrage (1138) pour la conversion du signal en onde sinusoïdale en un signal en onde carrée, et des dispositifs (1118) accouplés auxdits dispositifs de conversion pour remettre en cadence le flux des données avec le signal en onde carrée de manière à améliorer la position des transitions de signal logique par rapport auxdits emplacements prédétermi- nés. 5. Appareil selon la revendication 4, caractérisé en ce qu'il comporte en outre des dispositifs supplémentaires de filtrage (1118) possédant une caractéristique de filtre, passe-bande qui est plus étroite que celle des dispositifs de filtrage ( pour remettre en cadence le flux des données remis en caden- ce de manière à positionner de façon précise les transi- tions du signal logique par rapport auxdits emplacements prédéterminés à l'intérieur des cellules de bit. 6. Dans un décodeur de données possédant au moins deux canaux de transmission (146,148) dont chacun comporte un dispositif de décodage (138,140) accouplé de manière à recevoir un flux de données codées séquentiel à auto-caden- cement et dans lequel chaque flux de données est synchrone par rapport à l'autre, tandis que chacun des dispositifs de décodage (138,140) répond à un signal d'horloge continu pour le décodage synchrone des données reçues, appareil pour conserver la synchronisation du dispositif de décodage (138,140) des deux canaux lorsque des parties de données de l'un ou l'autre des flux de données sontperduespendant des intervalles de temps variables, caractérisé en ce qu'il com- porte des dispositifs (l1O6al20associés de façon fonction- nelle à chaque canal (146, 148) pour la production d'un si- gnal d'horloge continu à partir du flux des données codées qui sont présentes, et des dispositifs qui répondent à la détection de la perte d'un flux de données codées dans l'un des canaux (146, 148) en vue d'appliquer le signal d'horlo- ge produit à partir des dispositifs (1106, 1120) de produc- tion des signaux d'horloge, associés à l'autre canal (148, 146), aux dispositifs de décodage (138, 140) d'un canal en vue de conserver la synchronisation de ce dernier. 7. Appareil selon la revendication 6, dans lequel les données codées sont transmises dans des cellules de bit successives à une fréquence prédéterminée et possèdent des transmissions de signal logique pouvant intervenir dans plusieurs emplacements prédéterminés de chaque cellule de bit, caractérisé en ce que les dispositifs de production des signaux d'horloge (1100, 1150) comportent des disposi- tifs (1102) pour produire une impulsion toutes les fois qu'une transition de signal logique apparaît dans le flux des données codées, et des dispositifs de filtrage (1106, 1114, 1118) accouplés de manière à recevoir les impulsions produites et possédant une caractéristique de filtre passe- bande étroite en général pour une fréquence centrale corres- pondant à ladite fréquence prédéterminée multipliée par le nombre des emplacements par cellule de bit afin de fournir un signal en onde carrée d'une manière générale continue à ladite fréquence centrale, et des dispositifs (1108, 1116, 1120) accouplés auxdits dispositifs de filtrage (1106, 1114, 1118) pour convertir le signal en onde sinusoïdale continue en un signal en onde carrée continu pour la formation du signal d'horloge continu. 8. Dans un système de traitement des données possé- dant au moins deux canaux de transmission des données (146, 148) pour la réception des flux de données à haute fréquen- ce et à auto-cadencement et réalisant un fonctionnement synchrone par rapport au flux des données, qui sont synchro- nes l'un par rapport à l'autre, et dans lequel chaque canal de transmission des données (146, 148) répond à un signal d'horloge de manière à réaliser ledit fonctionnement synchro- ne par rapport aux données reçues, appareil pour maintenir la synchronisation des canaux de transmission des données (146, 148) lorsque les parties de l'un ou l'autre des flux de données sont perdues pendant des intervalles de temps variables, caractérisé en ce qu'il comporte des dispositifs (1106, 1120) associés de façon fonctionnelle à chaque canal de traitement des-données (146, 148) pour produire un signal d'horloge continu à partir du flux des données qui s'y trouve présent, et des dispositifs répondant à une indica- tion d'absence d'un signal d'horloge produit à partir du flux dans l'un des canaux de transmission des données (146, 148) pour appliquer le signal d'horloge produit à partir de l'autre dispositif de production de signal d'horloge (1106, 1120) audit canal de traitement des données de manière à, de ce fait, en maintenir la synchronisation. 9. Appareil pour maintenir la synchronisation d'un flux à autocadencement de données transmises à une cadence connue de cellules de bit dans un canal (146, 148), et ce dans des cellules de bit formant des mots à cellules multi- ples à une cadence périodique connue, chaque mot possédant un nombre déterminé de cellules de vit et ledit flux de données contenant une séquence choisie périodique de bits définissant un mot de synchronisation à cellules multiples possédant ledit nombre prédéterminé de cellules de vit, caractérisé en ce qu'il contient des dispositifs (1218, 1222) pour compter le nombre de cellules de vit dans le flux des données et pour produire un signal de synchronisa- tion de mots lorsque ledit nombre prédéterminé est atteint, ce qui provoque la production du signal de synchronisation de mots à une cadence périodique connue, lesdits dispositifs de comptage étant incrémentés par un signal d'horloge à la- dite cadence de cellules de bit et étant ramenés à zéro en réponse à un signal de remise à zéro qui lui est appliqué, des dispositifs (1150) pour détecter l'apparition du mot de synchronisation à cellules multiples pour identifier la synchronisation desdits mots à cellules multiples et appli- quant un signal de remise à zéro auxdits dispositifs de comptage (1218, 1222) pour la remise à l'état initial de ces dispositifs en réponse à la détection de l'apparition de chaque mot de synchronisation à cellules multiples, et des 2475320- dispositifs répondant à la réception dudit signal de synchro- nisation de mots pour produire et appliquer un signal de remise à zéro auxdits dispositifs de comptage (1218, 1222) à la cadence périodique connue pendant plusieurs apparitions après la réception du signal de synchronisation de mots, lorsque lesdits dispositifs de comptage ne fournissent pas de signaux de synchronisation de mots. 10. Appareil selon la revendication 9, apte à main- tenir la synchronisation de chacun de plusieurs flux de données à autocadencement, dont chacun est synchrone avec les autres et qui est constitué par des mots à cellules mul- tiples'possédant un nombre prédéterminé de cellules de vit transmises à la cadence de cellules de bit par l'intermé- diaire d'un canal de transmission (146, 148) et contenant ladite séquence choisie périodique de-bits définissant les mots de synchronisation à cellules multiples, et dans lequel des dispositifs de comptage séparés, des dispositifs de dé- tection et des dispositifs de production et d'envoi de signaux de remise à zéro sont associés de façon fonctionnel- le à chaque canal dans lequel l'un des flux de données est transmis, caractérisé en ce qu'il comporte en outre des dispositifs associés de façon fonctionnelle à chaque canal pour produire un signal d'horloge continu à ladite caderce des cellules de bit à partir du flux des données transmis dans le canal, ledit signal d'horloge continu étant accouplé de manière à incrémenter les dispositifs de comptage asso- ciés de façon fonctionnelle à chaque canal (146, 148X, et des dispositifs répondant à une indication d'absence d'un signal d'horloge produit par le flux des données transmises à travers l'un desdits canaux (146, 148) pour accoupler le signal d'horloge produit issu d'un autre dispositif de pro- duction de signaux d'horloge au dispositif de comptage asso- cié de façon fonctionnelle audit canal pour incrémerter ce dernier pendant l'absence du signal d'horloge. 11. Appareil selon la revendication 10, dans lequel un dispositif séparé de traitement des données est accouplé de manière à recevoir et réaliser une opération synchrone en rapport avec chaque flux de données faisant part-4e de plusieurs flux de données, et qui répond à un signal de commande d'horloge pour effectuer ladite opération synchro- ne en rapport avec le flux des données reçu, caractérisé en ce qu'il comporte en outre des dispositifs associés de façon fonctionnelle à chaque canal (146, 148) pour produire un signal de commande d'horloge en réponse aux dispositifs de comptage associés de façon fonctionnelle à chaque canal, et des dispositifs pour accoupler ledit signal de commande d'horloge au dispositif de traitement des données qui est accouplé de manière à recevoir le flux des données à partir dudit canal de manière à effectuer un fonctionnement syn- chrone dudit dispositif de traitement des données. 12. Appareil selon la revendication 9, dans lequel un dispositif de traitement des données est accouplé de manière à recevoir et effectuer une opération synchrone en rapport avec le flux des données reçu, et répondant à un signal de commande de cadence pour effectuer ladite opé- ration synchrone par rapport au flux des données reçu, ca- ractérisé en ce qu'il comporte en outre des dispositifs qui répondent aux dispositifs de comptage (1200) pour produire ledit signal de commande de cadence, et des dispositifs permettant de transmettre le signal de commande de cadence audit dispositif de traitement des données pour réaliser le fonctionnement synchrone de ce dernier. 13. Appareil selon la revendication 9, caractérisé en ce que chacun des mots à cellules multiples, comporte neuf cellules de bits et que les dispositifs de comptage (1200) produisent le signal de synchronisation de mots lorsque l'état de comptage égal à neuf est atteint.