Brevet FR2474794A1 — publié le 19810731

CIRCUIT DE CORRECTION DES ECARTS DE PHASE ENTRE LES SIGNAUX DE COMMANDE DE BALAYAGE ET LES SIGNAUX DE SYNCHRONISATION LIGNES DANS UN RECEPTEUR DE TELEVISION. La présente invention concerne un circuit de correction des écarts de phase ertire les signaux de commande de balayage et les signaux de syn- chronisaLion lignes dans un récepteur de télévision. iLiaigré la qualité at- teinte par les récepteLIrs actuels, leur complexité et la constatation mani- feste que leur réalisation résulte de compromis entre la qualité des images produites, les possibilités techniques de fabrication des principaux composants et surtout le prix de revient, laissent en effet entendrequ'une vaste gamme de perfectionnements ou de simplifications est sans doute pos- sible. Par ailleurs, la difficulté qu'implique souvent le traitement d'informations analogiques et la sensibilité de celles-ci à toutes sortes d'erreurs, de dérives ou de distorsions, incitent à l'utilisation de ces informations de préférence sous forme numérique, grâce à l'emploi de con- vertisseurs analogiques-numériques. De tels composants sont cependant, dans l'état présent de leur développement, soit trop lents pour l'appli- cation ici envisagée, soit d'une consommation relativement élevée et d'une complexité qui les rend coûteux. Le but de l'invention est de proposer, pour la réalisation d'un des circuits fondamentaux d'un récepteur de télévision, à savoir le cir- cuit de correction des écarts de phase entre les signaux de commande de balayage et les signaux de synchronisation lignes, une solution tout à fait originale, selon laquelle le circuit, conçu en version entièrement numérique, sans la présence d'aucun convertisseur analogique-numérique, est caractérisé en ce qu'il comprend: - Un étage numérique de comparaison de phase composé d'un oscilla- teur de référence délivrant des impulsions périodiques de fréquence supé- -2- rieure à la fréquence des lignes, d'un diviseur de fréquence prévu en sor- tie de cet oscillateur et destiné à délivrer les signaux de commande de balayage des lignes, et d'un comparateur de phase recevant sur une premi- ère entrée les signaux de sortie du diviseur de fréquence et sur une deu- xième entrée les signaux de synchronisation lignes issus de l'étage de séparation des signaux vidéo et de synchronisation du récepteur et délivrant à partir de l'écart de phase constaté entre ces signaux reçus un signal numérique dont la valeur et le signe sont liés directement à ceux de l'é- cart de phase; et - un étage numérique de commande de synchronisation composé d'un dé- tecteur de l'état de synchronisation ou de désynchronisation du récepteur et d'un générateur de signal de correction qui, par réglage du rapport de division à l'intérieur du diviseur de fréquence, est destiné soit à main- tenir l'état de synchronisation du récepteur si le détecteur a constaté l'existence de cet état,soit à rechercher l'obtention de cet état si le dé- tecteur a constaté l'existence de l'état contraire de désynchronisation du circuit. D'autres particularités du circuit conforme à l'invention seront mi- eux comprisesense référant à la description qui va suivre,ainsi qu'aux dessins annexés qui montrent, à titre d'exemples non limitatifs, un mode particulier de réalisation de l'invention et dans lesquels: - la figure 1 est un schéma synoptique du circuit de correction se- lon l'invention; - la figure 2 montre le circuit logique du comparateur de phase de l'étage de comparaison de phase; - la figure 3 est une représentation des différents signaux observés aux points principaux du circuit logique de la figure 2; - les figures 4 et 5 montrent respectivement le détecteur d'état de l'étage de commande de synchronisation et le générateur de signal de correction de ce même étage - la figure 6 montre la courbe écart de phase 4 = f (nombre n de li- gnes) au cours d'une recherche de synchronisation; - la figure 7 montre un exemple d'qage de stabilisation des signaux utiles obtenus et la figure 8 différents signaux observés aux points prin- cipaux de cet étage; et - la figure 9 montre une variante d'une partie de la figure 7. Le circuit selon l'invention (figure 1) comprend deux étages numéri- ques fondamentaux,à savoir un étage de comparaison de phasel et un étage de commande de synchronisation 2. 247479 4 L'étage de comparaison de phase 1 comprend lui-même: (a) un oscillateur de référence 10 qui délivre des impulsions périodiques de fréquence supérieure à la fréquence ligne du récepteur de télé- vision (dans l'exemple ici décrit, la fréquence de l'oscillateur est 40 mégahertz et la période des impulsions 25 nanosecondes mais, en fait, ces valeurs sont choisies selon le pas de quantification que l'on sou- haite et qui est d'autant plus fin que la fréquence de l'oscillateur est plus élevée); (b) un diviseur de fréquence comprenant un compteur 11, un additionneur 12 et un décodeur 13 et qui délivre les signaux de commande de balayage des lignes; (c) un comparateur de phase, décrit ci-après de façon plus détaillée, qui reçoit sur une première entrée les signaux de sortie du diviseur de fréquence et sur une deuxième entrée les signaux de synchronisation lignes issus de l'étage 3 de sé- paration des signaux vidéo et de synchronisation (qui équipe le ré- cepteur) et qui délivre à partir de l'écart de phase constaté entre ces signaux reçus un signal numérique dont la valeur et le signe sont liés directement à ceux de l'écart, comme on le précisera plus loin. Le compteur 11 du diviseur de fréquence est branché en sortie de l'oscillateur de référence 10 et comporte 12 bits de sortie. De même, l'additionneur 12, dans lequel s'ajoutent une valeur fixe N de rapport de division de fréquence et une valeur algébrique de correc- tion dN délivrée, comme on le verra ci-dessous, par l'étage de commande de synchronisation 2, comporte 12 bits de sortie. Le décodeur 13 reçoit d'une part le signal numérique (à 12 bits) de sortie du compteur 11, d'autre part le signal numérique N+dN (à 12 bits) de sortie de l'addi- tionneur 12, et, à l'aide de circuits OU-exclusif, reliant deux à deux les bits correspondants du compteur et de l'additionneur, et d'un cir- cuit de décodage, délivre une impulsion de sortie S (de largeur 25 na- nosecondes) si et seulement si tous les bits correspondants coïncident. En l'absence de cette coïncidence, aucun signal n'est présent en sortie du décodeur 13; lorsqu'au contraire la coïncidence entre les deux si- gnaux numériques reçus est constatée par le décodeur, l'impulsion qui apparaît sur sa sortie assure la remise à zéro du compteur 11 et, simul- tanément, est envoyée vers la première entrée du comparateur de phase. Ce comparateur de phase comprend un circuit logique 14 et un compteur 15; le circuit logique 14 reçoit sur sa première entrée l'impulsion S, de largeur 25 nanosecondes, délivrée par le décodeur 13 du diviseur de fréquence et, sur une deuxième entrée, l'impulsion V de synchronisation lignes provenant de l'étage de séparation 3, impulsion dont la largeur est voisine de 5 microsecondes. Comme le montre la fi- gure 2, l'impulsion S est envoyée sur une première entrée d'une bas- cule 21 et l'impulsion V sur une première entrée d'une bascule 22, une impulsion M de milieu de ligne étant envoyée sur les deuxièmes entrées de ces bascules. Si l'on appelle B1 et B1 les deux signaux de sortie possibles de la bascule 21 et B et 2 les deux signaux de-sortie pos- 2 2 sibles de la bascule 2Z, les deux connexions de sortie de B1 et de B2 sont reliées aux deux entrées d'une porte ET 23, tandis que les deux connexions de sortie de B2 et de B1 sont reliées aux deux entrées d'une autre porte ET 24. La connexion de sortie de la porte ET 23 et celle de la porte ET 24 sont reliées respectivement aux deux entrées d'une porte OU 25, dont la connexion de sortie délivre une impulsion ayant pour durée l'écart de phase entre l'impulsion S et l'impulsion V. En effet, compte tenu de la structure du circuit logique 14 qui vient d'être décrit (et qui est représenté sur la figure 2, tandis que la figure 3 montre les signaux que l'on peut observer en différents points de ce circuit logique) , le signal de sortie de la porte OU 25 est donné par l'expression: TC = Bi 2 + 1 B2 Lorsque par exemple l'impulsion V arrive postérieurement à l'impulsion S, l'écart de phase TC est donné par B1.B2, puisque, comme le montre la figure 3, Bl B2 est nul. Inversement, si l'impulsion S arrive postérieu- rement à l'impulsion V, c'est B.l2 qui est nul et B1.B2 qui fournit l'écart de phase entre les deux impulsions. Une troisième bascule 26, dont les deux entrées reçoivent respectivement les signaux de sortie des portes ET 23 et 24, fournit le signe de cet écart de phase, selon celle des deux connexions de sortie de cette bascule sur laquelle est présent un signal non nul. Au circuit logique 14 est associé le compteur 15; ce compteur, ici à 6 bits, reçoit d'une part le signal TC exprimant l'écart de phase entre les impulsions S et V, d'autre part une séquence continue SC d'impulsions périodiques de fréquence 40 mégahertz générées par l'oscillateur de référence 10, et aussi, à chaque milieu de ligne, un signal de remise à zéro, délivré par le décodeur 13 dans lequel a lieu un décodage fixe environ toutes les 32 microsecondes après chaque remise à zéro du compteur 11 par l'impulsion sortant du décodeur (c'est le temps de correction du circuit de filtrage numérique défini plus loin, plus court que celui correspondant à une demi-ligne, qui permet en fait de fixer l'instant à partir duquel peut être effectuée la remise à zéro du compteur 15). Le compteur 15 délivre un signal numérique de sortie à 6 bits représentant le nombre d'impulsions de période 25 nanosecondes qui se succèdent pendant le temps de comptage que constitue l'écart de phase TC délivré par le circuit logique 14. Comme la bascule 26 de ce circuit 14 fournit une information sur le signe de l'écart de phase (S postérieur à V, ou V postérieur à S), on dispose en fait d'un signal à 7 bits (6 bits + 1 bit de signe) destiné à être envoyé vers l'étage 2 de commande de synchronisation, qui va être maintenant décrit en détail. Cet étage 2, qui reçoit donc le signal numérique à 7 bits défini cidessus et délivré par l'étage de comparaison de phase 1, comprend d'une part un détecteur d'état 30 et d'autre part un généra- teur de signal de correction qui est ici un circuit de filtrage numé- rique 31 (un exemple de réalisation du détecteur 30 et du circuit 31 est représenté sur les figures 4 et 5 respectivement). En effet, tant que l'écart de phase constaté à l'intérieur de l'étage 1 de comparaison de phase reste à l'intérieur d'une limite fixée à l'avance, on dit qu'il y a synchronisation; si l'écart de phase dépasse cette valeur-limite, il y a désynchronisation. La limite entre synchronisation et désynchro- nisation est fixée, dans l'exemple de réalisation ici décrit, par la capacité maximale du compteur 15 de l'étage 1, et le détecteur d'état a pour fonction, comme on le précise maintenant ci-dessous,de cons- tater que cette limite n'est pas dépassée, ou bien est dépassée de façon durable ou non. Ce détecteur d'état 30 comprend d'abord une porte ET-NON 40 (ou porte NAND) recevant sur ses entrées les 6 bits qui constituent la valeur du signal numérique de sortie du compteur 15. S'il y a désyn- chronisation, c'est-à-dire si la capacité maximale du compteur 15 est atteinte, ces 6 bits ont la valeur "1" et la porte NAND 40 délivre alors, et seulement dans ce cas, un "0". Cette connexion de sortie de la porte NAND 40 est renvoyée vers une entrée d'une porte ET 41 dont l'autre entrée reçoit la connexion de sortie du circuit logique 14 et dont la sortie est renvoyée vers l'entrée du compteur 15; cette porte 41 permet le maintien, pour enregistrement, de cet état de sa- turation du compteur 15. La sortie de la porte NAND 40 est également envoyée vers un registre à décalage 42 à entrée série et à sorties 247479 parallèles qui réalise l'enregistrement de la situation constatée en sortie de la porte NAND 40 (et donc du compteur 15) pour huit lignes con- sécutives; le choix de huit lignes n'est qu'un exemple, on peut adopter un nombre plus élevé si l'on veut avoir une meilleure immunité. Les 8 bits de sortie de ce registre 42 sont envoyés d'une part sur les huit entrées d'une porte NON-OU 43 (ou porte NOR) et d'autre part sur les huit entrées d'une porte ET 44, qui peut tout aussi bien être remplacée par une porte NAND et un inverseur, et les sorties de ces portes 43 et 44 constituent les deux entrées d'une bascule 45. Si la capacité du compteur 15 est dépassée pour huit lignes consécutives, on détecte, après enregistrement, huit "0" en sortie du registre 42. A huit "O" en entrée de la porte NOR 43 correspond, et seu- lement dans ce cas, un "1" en sortie de cette porte. A huit "O" en entrée de la porte ET 44 correspond en sortie un "O". Dans cette situation, la bascule 45 qui reçoit sur sa première entrée la sortie "1" de la porte NOR 43 et sur sa deuxième entrée la sortie "O" de la porte ET 44 délivre sur sa première sortie DS un "O" et sur sa deuxième sortie M un "11": on dit qu'on se trouve alors dans "l'état désynchronisé" du récepteur. Si la capacité du compteur 15 n'est dépassée que pour quelques lignes, ou par intermittence sans que jamais cela ne se pro- duise pour huit lignes consécutives au moins, à la sortie à 8 bits du registre 42 (composée d'un certain nombre de "O" et de "1", les "O" correspondant aux lignes pour lesquelles la capacité du compteur 15 est dépassée et les "1" à celles pour lesquelles elle ne l'est pas) cor- respond un "O" en sortie de la porte NOR 43. Les sorties de la bascule deviennent alors DS = 1 et 5S = O: on se trouve dans "l'état syn- chronisé" du récepteur. Dans cet état synchronisé, la bascule 45 ne change pas d'état pour des dépassements erratiques. Un changement d'état ne se produit que pour un changement d'état simultané des sorties de la porte NOR 43 et de la porte ET 44. Selon que le détecteur d'état 30 a constaté l'existence de l'état synchronisé ou de l'état désynchronisé, deux fonctions différen- tes sont alors assurées par le circuit de filtrage numérique 31. Dans l'état de synchronisation, ce circuit de filtrage 31 constitue l'équi- valent et joue simplement le rôle du filtre passe-bas utilisé de façon habituelle dans les réalisations analogiques antérieures à l'invention et qui, prévu pour être sensible seulement aux variations lentes afin de jouer l'effet d'un volant, est un circuit intégrateur. Si x(n) est le signal numérique à 6 bits présent en sortie du compteur 15 pour la ligne de rang n, et y (n) le signal de sortie du circuit de filtrage 31 pour la même ligne de rang n (lorsque l'état constaté est celui de la synchronisation), y(n) est fourni par l'expression suivante y(n) = a. x(n) + b. y(n-l) dans laquelle a et b sont des coefficients déterminés par le calcul pour que le filtre soit bien le filtre passe-bas souhaité (le choix de a et b est déterminé par le gabarit du filtre souhaité et sa pente). On a retenu dans le cas présent les valeurs suivantes: a = 1/2048 et b = 2047/2048 (choisies en tenant compte de la puissance de 2 la plus proche des valeurs appropriées, pour la simplicité des calculs). Il vient donc: y(n) = x(n)/2048 + 2047 y(n-l)/2048 ou 2048 y(n) = x(n) + 2047 y(n-l) Comme x(n) et y(n) sont des signaux numériques, et que 2048 est une puissance de 2, pour obtenir y(n) à partir de 2048 y(n), il suffira d'effectuer 11 décalagesvers la droite (2048 = 21) de la valeur nu- mérique de 2048 y(n). Pour cette détermination de y(n), le calcul est effectué en trois phases: a) - pour obtenir 2047 y(n-l), il faudrait soustraire y(n-l) de 2048 y(n-l) qui a été déterminé lors du cycle précédent de calcul. On préfère ajouter à 2048 y(n-l) son complément à deux (voir la figure 5), ce qui fournit le même résultat. b) - on ajoute x(n) à 2047 y(n-l) en délivrant le signal x(n) sur les entrées appropriées du même additionneur. c) - par dix décalages de 2048 y(n) vers la droite, on obtient la valeur numérique de 2 y(n) (en effet, au lieu d'effectuer 11 décalages vers la droite comme on vient de le dire ci-dessus, on préfère, en réalité, n'en effectuer que 10: on obtient ainsi 2 y(n) au lieu de y(n), ce qui est équivalent à une augmentation du gain sta- tique et permet d'effectuer une correction de phase plus énergique, avec une restitution plus fidèle). En même temps, on ajoute à cette valeur 2 y(n) calculée une fraction de x(n) (dans le cas présent, x(n)/32) destinée à simuler une résistance venant en série avec le con- densateur du filtre analogique passe-bas auquel est équivalent le cir- cuit de filtrage numérique réalisé par mise en oeuvre des phases (a) et (b). En effet, comme ce condensateur court-circuite tout signal au-des- sus d'une certaine fréquence, aucune correction ne serait plus possible puisqu'on ne disposerait plus d'aucun signal d'erreur. L'addition d'une fraction de x(n) à la valeur de y(n) revient donc, dans le filtre ana- logique équivalent, à l'établissement d'un diviseur potentiométre super- posé au circuit de filtrage et permettant l'envoi d'une petite tension résiduelle suffisante pour effectuer la correction; en même temps, on stabilise ainsi le circuit de filtrage en l'amortissant,par adoucisse- ment du rebond du filtre qui se manifeste en l'absence de cette résis- tance simulée. Le signal global obtenu après accomplissement des phases (a), (b) et (c) est alors envoyé vers l'additionneur 12 (voir la figu- re 1). Au contraire, dans l'état de désynchronisation du ré- cepteur, une division de l'écart x(n) par deux est effectuée préala- blement à toute action de filtrage, afin-de ramener cet écart x(n) à une valeur compatible avec la capacité du compteur 15. Cette division par deux est réalisée à l'aide d'un registre à décalage 50 délivrant un signal y(n) = x(n)/2 qui est envoyé, comme précédemment, vers l'ad- ditionneur 12. Si y(n) n'est pas compatible avec la capacité du compteur , on renouvelle la division par deux autant de fois que nécessaire pour que la valeur numérique y(n) obtenue redevienne inférieure à cette capacité du compteur. Lorsque ce résultat est obtenu et qu'en outre la valeur de y(n) reste au moins pendant le balayage de huit lignes con- sécutives dans la limite de la capacité du compteur 15, on considère que le retour à l'état de synchronisation est réalisé; il y a commu- tation du circuit de filtrage en position synchronisée, avec préréglage de ce circuit à sa bonne valeur au moment de la commutation pour se li- bérer des phénomènes transitoires dûs aux rebonds constatés avec les filtres analogiques). Le circuit de filtrage 31, dont la structure et le fonctionnement vont être décrits maintenant de façon plus détaillée, peut maintenant, à nouveau, exercer la fonction de filtre passe-bas qui vient d'être précisée plus haut. Le mode de réalisation ici adopté pour-le circuit de filtrage 31 (figure 5) comprend un aiguilleur 32, un additionneur 33, un aiguilleur 34, un accumulateur 35, un registre 36, un circuit d'hor- loge 38, et le registre à décalage 50. On a également représenté, en traits interrompus, l'additionneur 12, le compteur 15 et le détecteur d'etat30 déjà décrits. Selon que le récepteur est dans l'état de syn- chronisation ou au contraire de désynchronisation, le détecteur d'état autorise exclusivement l'exécution des trois phases (a), (b), (c) pendant trois intervalles de temps T1, T2, T3 ou au contraire exclusi- vement l'exécution des divisions par deux successives (pour le retour de y(n) dans la limite de la capacité du compteur 15) pendant l'inter- lO valle de temps TDS (les liaisons représentées sur la figure 5 et accom- pagnées de T1, T2, T3 ou TDS sont établies exclusivement pendant lesdits intervalles de temps, toutes les autres liaisons existant en permanence). Dans l'état de synchronisation, la succession des phases (a), (b), (c), est commandée de la façon suivante: a) 2048 y(n-1), qui est la valeur numérique Q présente en soió;ie de l'accumulateur 35 la fin du précédent cycle d'exécution des phases (a), (b), (c), est envoyé vers l'additionneur 33, tandis que le eorip1nment à deux de 2048 y(n-1) (soit Q), valeur également prélevée en sortie de l'accumulateur 35 est simultanément envoyé vers une entrée de l'aiguilleur 32 qui, sur commande du circuit d'horloge 38, l'envoie aussitôt vers l'additionneur 33. Ces opérations sont exécutées pendant l'intervalle de temps T1, à la fin duquel la valeur 2047 y(n-1) apparue en sortie de l'additionneur 33 est stockée dans l'accumulateur 35. b) x(n), valeur numérique délivrée par le compteur 15, est envoyé vers l'aiguilleur 32 qui, sur commande du circuit d'horloge 38, l'envoie aussitôt vers l'additionneur 33. Ces opérations sont exé- cutées pendant T2, à la fin duquel la valeur 2048 y(n) = x(n) + 2047 y(n-1) apparue en sortie de l'additionneur 33 est stockée dans l'accu- mulateur 35. c) à 2048 y(n), valeur numérique présente à la fin de l'intervalle T2 en sortie de l'accumulateur 35 mais aussi en sortie de l'additionneur 33, est ajoutée la fraction x(n)/32, puis la valeur ainsi obtenue est envoyée par l'aiguilleur 34 (sur commande du circuit d'horloge 38) vers le registre 36 o, après dix décalages vers la droite, on obtient la valeur numérique de y'(n), qui est le signal de sortie globale envoyé vers l'additionneur 12 pour constituer le signal dN. Dans l'état de désynchronisation, les liaisons T1, T2, T3 ne sont plus établies dans l'aiguilleur 34, mais seulement la liai- son TDS' pour effectuer à partir de x(n) les divisions par deux (dans le registre à décalage 50) qui vont permettre de ramener la sortie du registre 36 dans la limite de la capacité du compteur 15 et de resyn- chroniser le récepteur. L'étage 2 de commande de synchronisation, constitué par l'association du détecteur d'état 30 et du circuit de filtrage numé- rique 31 (incluant le registre à décalage 50 qui peut cependant ne ja- mais servir si l'état de désynchronisation n'est jamais constaté), est donc prévu pour garantir des plages de capture constantes et parfaite- ment déterminées (par la capacité du compteur 15).Si une correction de fréquence doit être effectuée en plus de la correction de phase con- sécutive à la constation de l'existence d'un écart de phase, la courbe ( = f (nombre n de lignes), qui exprime pour chaque ligne la valeur de l'écart de phase au fur et à mesure que la recherche de synchronisation progresse, tend asymptotiquement non plus vers l'axe horizontal des abscisses, t = 0, mais vers une asymptote 4i = l'écart de période cons- taté, parallèle à l'axe des abscisses. La lecture de cette même courbe montre que cet écart de période ne peut jamais être réduit s'il est su- périeur à la capacité Oc du compteur 15; s'il est inférieur, il pourra toujours l'être. Le signal de sortie dN du circuit de filtrage 31 est reçu par l'additionneur 12, qui reçoit également un signal.N affiché en binaire sur les entrées appropriées et égal au rapport de la fré- quence de l'oscillateur de référence 10 et de la fréquence lignes du récepteur (dans le cas présent, N est égal à 40 mégahertz/15 625 méga- hertz, soit 2560). Si dN = 0, cela signifie que les signaux de commande de balayage des lignes, obtenus après la division de fréquence effec- tuée sur les impulsions périodiques de sortie de l'oscillateur 10, et les signaux de synchronisation lignes, issus de l'étage 3 de sépara- tion des signaux vidéo et de synchronisation qui équipe le récepteur, sont exactement en phase; si dN est positif ou négatif, cela signifie au contraire que ces signaux ne sont pas en phase et qu'une correction de la valeur de N doit être effectuée pour compenser les dérives géné- rant cet écart de phase. En sortie du décodeur 13, le signal finale- - 1l - ment obtenu est constitué d'impulsions de période variable et égale à T. (N + dN), T étant la période de l'horloge constituée par l'oscil- lateur de référence 10, et ces impulsions constituent les signaux uti- les de commande de balayage des lignes délivrés par le circuit selon l'invention et disponibles sur la connexion de sortie SCB (voir figure 1) du décodeur 13. Le rapport cyclique de ces signaux dépend de l'étage de commande de balayage auquel ils sont fournis (et qui ne fait pas par- tie de l'invention): si l'élément commandé dans cet étage est un tran- sistor, le rapport cyclique peut être voisin de 50 'O' pour que ces si- lo gnaux aient une durée suffisante, alors qu'il pourrait être nettement plus faible dans le cas o l'élément commandé serait un thyristor. On peut cependant remarquer que, dans ce circuit de correc- tion selon l'invention, la valeur à quantifier de façon numérique n'est pas nécessairement un multiple exact du pas de quantification défini par la fréquence de l'oscillateur 10. Cette valeur est alors exprimée de façon approchée, soit par défaut, soit par excès, et il se produit une variation incessante du nombre de pas de quantification entre ces deux valeurs approchées (immédiatement inférieure et supérieure à la valeur réelle à quantifier), conduisant à une instabilité dans le déclenche- ment du balayage des lignes et donc à une perte de l'alignement par rap- port au signal vidéo, visible surtout sur les lignes verticales. Cette instabilité peut être totalement supprimée à l'aide de l'étage de stabilisation décrit en référence aux figures 7 et 8 et qui est mis en place entre la sortie du décodeur 13 et la connexion SCB. A partir des signaux utiles de commande de balayage, on génère par pré- lèvement en sortie SD du décodeur 13 un créneau représentant un certain nombre de coups d'horloge (les impulsions de sortie de l'oscillateur 10) et donc de largeur constante (voir la figure 8a), mais dont les flancs sont affectés de l'instabilité due à l'encadrement aléatoire par défaut ou par excès de la valeur réelle à quantifier; il s'ensuit que, contrai- renient à la largeur du créneau, la partie restante de la période n'est, elle, pas fixe mais animée de cette même instabilité (ou"jitter", en anglais). Ces signaux en créneaux sont envoyés du décodeur 13 vers un intégrateur 60, qui délivre le signal représenté sur la figure 8b: en raison de la linéarité des dents de scie de ce signal, les flancs mon- tants sont tous parallèles entre eux (de même que les flancs descendants) et, en outre, animés de la même instabilité déjà mentionnée. Par ail- leurs, comme les créneaux correspondant à ces flancs montants sont de -12 - largeur constante, les quadrilatères ABCD sont des parallélogrammes, et les segments BC et DA sont égaux et alignés avec les flancs descen- dants correspondants. Donc, quelle que soit l'instabilité affectant les signaux utiles de commande de balayage des lignes, on peut constater sur la figure 8b qu'il y a superposition de la plus grande partie de tous les flancs descendants du signal de sortie de l'intégrateur 60, l'instabilité n'affectant que les flancs de montée de ce signal et les extrémités des flancs descendants. Il suffit alors d'utiliser des seuils de basculement sur ces flancs descendants superposés et en apparence immobiles pour produire des signaux en créneaux rigoureusement stables. Cette opération est réa- lisée à l'aide de deux comparateurs 61 et 62 placés en parallèle et re- cevant chacun le signal de sortie, en dents de scie, de l'intégrateur ; le comparateur 61, par exemple, reçoit ce signal sur son entrée positive, tandis que le comparateur 62 le reçoit sur son entrée négative. Les signaux de sortie des comparateurs 61 et 62 (représentés respecti- vement sur les figures 8c et 8d) sont envoyés vers deux entrées d'une porte ET-NON (ou porte NAND) 63, une troisième entrée de cette porte NAND 63 recevant (voir la figure 8e) le signal de sortie du décodeur 13 après traversée d'un inverseur 64. Les signaux de sortie de la porte NAND 63 (voir la figure 8f) constituent les signaux utiles, cette fois rigoureusement stables, de commande de balayage des-lignes, disponibles sur la connexion SCB des figures 1 et 7. Comme le met en évidence la fi- gure 8f par rapport à la figure 8b, il suffit de déplacer les seuils de basculement sur les flancs descendants (figure Bb) pour faire varier la largeur (figure 8f) des signaux utiles de commande de balayage des lignes et donc leur rapport cyclique. Dans le montage de la figure 7, un condensateur 65 permet de donner au sional de sortie en dents de scie de l'intégrateur 60 une valeur moyenne nulle. Dans une variante de réalisation, il peut être intéressant, au contraire, de pouvoir régler de façon continue cette valeur moyenne. Cette possibilité fournit en effet l'avantage suivant si les seuils de basculement restent fixes et si la valeur moyenne du signal en depts de scie varie, il se produit un déplacement de la posi- tion en phase des signaux de commande de balayage disponibles sur la connexion SCB. La figure 9 montre un exemple de réalisation d'un circuit per- mettant un tel réglage de position en phase (cette variante venant alors - 13 - * remplacer l'ensemble formé, sur la figure 7, par l'intégrateur 60 et le condensateur 65). Ce circuit est un double intégrateur 70 du signal de sortie du décodeur 13, dont la partie supérieure 70a assure comme précédemment la génération du signal en dents de scie (faible intégra- tion) et-dont la partie inférieure 70b assure la génération d'un signal continu (forte intégration) venant se superposer au signal en dents de scie en sortie de cet intégrateur 70. Le déplacement de niveau du si- gnal continu est commandé par un signal délivré sur la connexion CVM et de durée égale, par exemple, à l'écart A f entre l'impulsion de retour ligne et un repère en phase fixe par rapport à l'oscillateur (impulsion de remise à zéro par exemple). La position en phase des signaux utiles de commande de balayage délivrés sur la connexion SCB varie donc en fonction de la valeur de cet écart. On notera par ailleurs que la va- riante représentée sur la figure 9 possède moins de sorties que la par- tie équivalente (intégrateur 60 + condensateur 65) de l'étage représen- té sur la fjigure 7, ce qui est très favorable à une réalisation en cir- cuit intégré. Bien entendu, la présente invention n'est pas limitée aux exemples décrits et représentés, à partir desquels on pourra prévoir d'autres modes et d'autres formes de réalisation sans pour cela sortir du cadre de l'invention. Il est par exemple possible de donner au signal en dents de scie de la Figure ûb une forme telle que le flanc montant AB soit net- tement plus long et le flanc descendant nettement plus bref. Les flancs descendants devenant plus raides, tout défaut de linéarité au niveau des seuils de basculement se traduit sur le signal de la figure Bf par une variation parasite de phase plus faible. On peut aussi utiliser un seul seuil de basculement (et donc un seul comparateur 61 ou 62) au lieu de deux dans le cas de la figure 8b, ce seuil unique correspondant au flanc de montée du signal de la figure 8f si c'est ce flanc de montée qui agit sur l'élément commandé (transistor ou thyristor) de l'étage de commande de balayage, ou corres- pondant au contraire au flanc de descente dans le cas contraire. Dans les deux cas, la position du flanc qui ne correspond pasau seuil unique peut être déterminée par comptage (et en tenant compte des considérations faites plus haut au sujet du rapport cyclique). L'utilisation d'un seul seuil offre ici l'avantage d'une plus grande latitude de mise en place - 14 - sur le flanc descendant, entre l'extrémité B d'une dent de scie et le fond D de la dent de scie suivante. - 15 - REVENDICATIONS 1. Circuit de correction des écarts de phase entre les signaux de commande de balayage et les signaux de synchronisation lignes dans un récepteur de télévision, caractérisé en ce qu'il comprend: - un étage numérique de comparaison de phase (1) composé d'un oscillateur de référence (10) délivrant des impulsions périodiques de fréquence supérieure à la fréquence des lignes, d'un diviseur de fré- quence prévu en sortie de cet oscillateur (10) et destiné à délivrer les signaux de commande de balayage des lignes, et d'un comparateur de phase recevant sur une première entrée les signaux de sortie du divi- seur de fréquence et sur une deuxième entrée les signaux de synchroni- sation lignes issus de l'étage (3) de séparation des signaux vidéo et de synchronisation du récepteur et délivrant à partir de l'écart de phase constaté entre ces signaux recus un signal numérique dont la valeur et le signe sont liés directement à ceux de l'écart de phase; et - un étage numérique de commande de synchronisation (2) com- posé d'un détecteur (30) de l'état de synchronisation ou de désynchroni- sation du récepteur et d'un générateur de signal de correction (31) qui, par réglage du rapport de division à l'intérieur du diviseur de fréquen- ce, est destiné soit à maintenir l'état de synchronisation du récepteur si le détecteur (30) a constaté l'existence de cet état, soit à recher- cher l'obtention de cet état si le détecteur (30) a constaté l'existence de l'état contraire de désynchronisation du récepteur. 2. Circuit selon la revendication 1, caractérisé en ce que le diviseur de fréquence comprend un premier compteur (11) branché en sortie de l'oscillateur de référence (10), un additionneur (12) dans lequel s'ajoutent une valeur fixe N de rapport de division et une valeur algébrique dN de correction générée dans l'étage numérique de commande de synchronisation (2), et un décodeur (13) recevant d'une part le si- gnal numérique de sortie du compteur (11) et d'autre part le signal nu- mérique N + dN de sortie de l'additionneur (12) et destiné à délivrer un signal seulement si ces signaux numériques sont égaux, la séquence des signaux de sortie du décodeur (13) ainsi obtenus constituant les signaux de commande de balayage des lignes. 3. Circuit selon l'une des revendications 1 et 2, caractérisé en ce que le comparateur de phase comprend d'une part un circuit logique (14) composé de deux bascules (21) et (22), recevant sur une première - 16 entrée respectivement les signaux de sortie du diviseur de fréquence et les signaux de synchronisation lignes et sur une deuxième entrée une même impulsion de remise à zéro, de deux portes ET (23) et (24), d'une porte OU (25), ces deux bascules et ces trois portes permettant d'obtenir un signal de durée égale à la valeur de l'écart de phase constaté entre ces signaux de sortie du diviseur de fréquence et ces si- gnaux de synchronisation lignes, et composé également d'une troisième bascule (26) permettant d'obtenir le signe de cet écart de phase, et en ce qu'il comprend d'autre part un deuxième compteur (15) qui reçoit sur une première entrée le signal exprimant la valeur de l'écart de phase constaté et sur une deuxième entrée les impulsions périodiques de sortie de l'oscillateur de référence (10) et délivre un signal numé- rique correspondant à la valeur de cet écart de phase, et en ce que le détecteur d'état (30) est 'un dispositif à seuil occupant l'une ou l'au- tre des deux positions selon le contenu du deuxième compteur. 4. Circuit selon la revendication 3, caractérisé en ce que le dispositif à seuil comprend un dispositif d'enregistrement des si- gnaux numériques successifs de sortie du deuxième compteur et un dis- positif de commutation du générateur de signal de correction (31) en po- sition de maintien de synchronisation ou en position de recherche de synchronisation selon le contenu de cet enregistrement, et en ce que ce générateur de signal de correction (31) comprend, en position de maintien de synchronisation, un filtre numérique passe-bas d'élimination des parasites et, en position de recherche de synchronisation, un divi- seur numérique destiné à ramener l'écart de phase, par divisions succes- sives de cet écart, à une valeur inférieure au seuil du détecteur d'état (30). - 5. Circuit selon l'une des revendications 2 à 4, caractérisé en ce qu'il comprend un étage de stabilisation du signal utile de sor- tie du décodeur (13), composé successivement d'un intégrateur du signal de sortie du décodeur (13), de deux comparateurs (61) et (62) placés en parallèle et recevant chacun le signal de sortie en dents de scie de l'intégrateur et d'une porte ET-NON (63) ou porte NAND recevant sur deux de ses entrées les signaux de sortie des comparateurs (61) et (62) respectivement et sur une troisième entrée le signal de sortie d'un in- verseur (64) du signal de sortie du décodeur (13).- - - 17 - 6. Circuit selon la revendication 5, caractérisé en ce que l'intégrateur comprend une voie à faible intégration (70a) pour générer le signal en dents de scie et une voie réglable à forte inté- Wation (70b) pour ajuster la valeur moyenne de ce signal en dents de scie.