Brevet FR2481503A1 — publié le 19811030

La présente invention est relative à un circuit de décodage particulièrement adapté pour l'emploi dans les ensem- bles de circuits, comprenant des plaques de mémoire à noyaux de ferrite et des circuits de décodage, qui sont normalement indiqués dans la technique des dispositifs d'élaboration numé- rique sous le nom d'empilages ("stacks"). Il s'agit d'ensembles de circuits de type modulaire, employés dans certains ordinateurs, qui sont utilisés soit comme mémoire de travail, soit pour y enregistrer temporairement les instructions reçues de la part d'ordinateurs hiérarchiquement supérieurs ou prélevées au fur et à mesure dans une mémoire de masse: il s'agit en tout cas de mémoires de capacité et de densité élevées présentant des temps d'accès réduits. On rappelle brièvement que les mémoires à noyaux sont constituées par des noyaux toriques de ferrite à cycle d'hysté- résis rectangulaire, parcourus par au moins trois fils: deux d'adresse X, Y auxquels on applique des impulsions de courant d'une intensité telle que seule leur somme soit en mesure de faire commuter le noyau, et un fil de lecture S utilisé en phase de lecture pour révéler les bits "1" ou "0" mémorisés. Suivant une technique bien connue, la lecture est effec- tuée en appliquant aux fils d'adresse X, Y impulsions de courant de sens tel que le noyau soit contraint d'adopter la configura- tion conventionnelle associée à la valeur logique "zéro": la commutation éventuelle du noyau induit une impulsion sur le fil de lecture S. Pour l'écriture d'un "1' on applique aux fils X et Y deux impulsions de courant égales aux impulsions de lecture mais de sens opposé; l'écriture d'un zéro peut être obtenue en supprimant l'une des impulsions ou toutes les deux, ou, dans une forme préférée de réalisation, en annulant l'effet de l'une des deux impulsions au moyen d'une impulsion appliquée à un fil d'interdiction Z. Cette dernière solution s'avère indispensable lorsque les informations. à lire sont constituées par des mots de n bits: si l'onenfile sur les mêmes fils X et Y tous les n noyaux sur lesquels le mot peut être écrit, les coordonnées XY consti- tuent l'adresse du mot même, ce qui simplifie les circuits pré- posés à la lecture et/ou à l'écriture correcte de la mémoire. -Puisque les mots sont lus et écrits. en parallèle, c'est-à-dire puisqu'on agit en même temps sur tous les n noyaux (relatifs aux n bits qui constituent le mot) adressés par les fils X et Y, il est nécessaire de prévoir un fil de lecture S et un fil d'in- terdiction Z pour chaque bit: ces fils passent par tous les noyaux correspondant aux bits homologues (premier, deuxième, etc.) de tous les mots que la mémoire est en mesure de contenir. Atitre d'exemple, une mémoire ayant la capacité de 16.000 mots environ (de 28 bits chacun) organisés suivant une matrice 128 x 128 devra avoir 128 fils X, 128 fils Y et, au moins 28 fils S et 28 fils Z. Une mémoire ainsi organisée est normale-. ment indiquée dans la technique comme une mémoire à trois dimen- sions (ou 3D) sur 4 fils: 2 fils d'adresse X, Y conmuns à tous les noyaux de mot, un fil de lecture S et un fil d'interdiction Z communs à tous les noyaux qui mémorisent les bits qui occupent la même position (premier, deuxième, etc.) appartenant aux différents mots contenus dans la mémoire. Les temps d'accès à la mémoire résultants sont condi- tionnés par les temps de propagation des impulsions de lecture ou d'interdiction sur les fils S ou Z., c'est-à-dire pour leur longueur: si l'on doit effectuer deux opérations consécutives de lecture ou d'écriture il n'est pas admissible en effet d'ef- fectuer la deuxième, en envoyant l'adresse XY du nouveau mot, avant d'être certain que l'opération précédente a été menée à terme, c'est-à- dire que les impulsions de lecture provenant du mot le plus éloigné, respectivement les impulsions d'interdiction destinées au mot le plus éloigné, se sont propagés sur toute la longueur des fils S ou Z respectifs. Pour obvier à cet inconvénient on connaît plusieurs schémas-de disposition des fils dans lesquels les fils S et Z traversent les noyaux d'une partie des mots contenus dans la mémoire: ces schémas de disposition des fils deviennent immé- diats lorsque, pour des raisons d1encombrement, la mémoire même est réalisée sur une pluralité de plaques opportunément connectées entre elles. Les impulsions de courant requises pour l'adresse XY et pour l'interdiction Z doivent avoir une amplitude trop élevée pour pouvoir être produites par des circuits de décodage de type connu: il est donc nécessaire d'introduire entre la partie logique qui contrôle la mémoire à noyaux et la mémoire même des circuits de puissance, dits circuits de commande, qui tra- duisent les commandes à niveau logique en impulsions de courant d'intensité appropriée (par exemple 0,5 - 1 A). Ces circuits de commande sont coûteux et encombrants on tâche donc d'en utiliser le plus petit nombre possible pour l'adresse XY, en connectant la matrice de noyaux de ferrite à leurs sorties au moyen de circuits de décodage appropriés. La présente invention est relative à l'un de ces circuits de décodage qui présente d'excellentes caractéristiques en ce qui concerne l'isolement de l'emplilage des circuits de pilotage en prévision soit des paramètres parasites soit de pannes éven- tuelles et l'isolement réciproque des fils de mémoire entre eux. Le décodage suivant l'invention présente en outre une symétrie parfaite entre la lecture et l'écriture> permettant d'utiliser pour les deux fonctions le même circuit de pilotage. Il en résulte qu'aux circuits de pilotage de la mémoire par n fils autorisant l'écriture, sont connectés m, fils d'écriture et autant de fils de lecture et autorisant la lecture, ledit décodage autorisant la lecture ou l'écriture sur un des k = n. m fils d'adresse de ladite mémoire connectés à ses sorties. Le décodage est caractérisé par le fait qu'il comprend n unités de base, placées en parallèle entre elles, donc chacune reçoit à ses entrées les m fils de lecture, les m fils d'écriture, un des n fils autorisant la lecture et un des n fils autorisant l'écriture, et autorise l'écriture ou la lecture, sur un des m fils d'adresse connectés à ses sorties. L'invention sera mieux décrite avec référence à un exemple de réalisation non limitatif illustré dans lés figures ci-jointes, dans lesquelles la figure 1 représente schématiquement un empilage comprenant une mémoire de 16.000 mots environ adressée au moyen de deux décodages suivant l'invention. La figure 2 représente schématiquement une partie de ces décodages. La figure 3 illustre dans le détail le bloc indiqué par U0 de la figure 2. Dans la figure 1 on a illustré schématiquement un empi- lage comprenant une mémoire M de 16.000 mots environ organisée sous forme de matrice 128 x 128 et équipée de deux décodages Dx, Dy (organisés à leur tour comme matrices 16 x 8) aptes à piloter les 128 fils, fermés en boucle, de chaque coordonnée X ou Y de la mémoire M. Si l'on tient compte du fait que les impulsions de lecture et d'écriture ont dans le fil des sens de circulation opposés, les circuits de décodage de chacune des deux coordonnées X, Y de la matrice sont connectés aux circuits de pilotage cor- 2.5 respondants (à travers autant de commandes de ligne) par 24 fils d'écriture W + W; WLO,- WL et par autant de fils de lecture 0 7 15 R0 i R7; RL 15 Dans la figure on n'a indiqué explicitement que les fils 0 et 127 des deux coordonnées X, Y et les noyaux adressés par ces fils; on a complètement omis les fils d'interdiction Z et les fils de lecture S. Comme on peut- le relever sur la figure on a préféré réaliser les décodages D et D au moyen de deux unités égales x y (DXI, DX2; Dy,, DY2): 16 fils d'écriture WL0 -Y WL15 et 16 fils de lecture RL0 - RL15 sont connectés aux deux unités, les 8 autres fils de lecture et les 8 autres fils d'écriture (que l'on- appellera par la suite fils autorisant la lecture, respectivement l'écriture) sont ainsi connectés: quatre (R0 + R3; W0 + W3) à l'une de ces unités (Dx Dy), quatre (R4 R7; W4 W) XI' 4r, R7;W4 'W7) l'autre (Dx21 Dy2). Dans la figure 2 on a illustré schématiquement un des quatre décodages D Xi, DX2 Dy1, Dy2 de la figure i: il comprend quatre unités identiques U0 + U3 (l'une desquelles, UO, sera décrite dans le détail dans la figure 3 successive) connectées en parallèle entre elles aux 16 fils de lecture RL0 + RL15 et aux fils d'écriture WL0 * WL15 et individuellement à l'un des quatre couples de fils autorisant la lecture R0 + R3 et l'écriture W0 + W3. Si l'on considère conjointement les figures 1 et 2 il est possible d'observer une première caractéristique intéressante d'un décodage réalisé suivant l'invention, c'est-à-dire de pré- senter une structure modulaire très poussée fondée sur un élément de base U0 (décrit dans la figure 3) qui est connecté à m fils de lecture EL, à m fils d'écriture WL et à un couple de fils d'auto- risation R> W et qui pilote m fils d'adresse de la mémoire. Dans l'exemple de réalisation qui a été illustré ici m = 16, mais il est possible de concevoir et de réaliser sans difficultés particu- lières des éléments de base présentant une capacité différente (m i 16). Les fils de lecture RL et d'écriture WL de tous les mo- dules sont multiplexés entre eux tandis que les fils d'autorisa- tion R, W sont des fils spécifiques du module: des variations de la capacité du décodage qui comportent l'adjonction ou la suppression d'un ou de plusieurs modules comportent simplement l'adjonction ou la suppression des couples de fils d'autorisation R, W correspondants. Dans la figure 3 on a décrit d'une façon détaillée un des modules de base, indiqué par U dans la figure 2, en mesure d'exploiter 16 fils d'adresse de la mémoire M. Chaque fil d'écriture WL0 - WL15 est connecté au fil au- torisant la lecture R0 au moyen de deux diodes D1i, D2 placéesen série entre elles: la cathode de la première diode D1 est connectée au fil d'écriture, l'anode de la deuxième diode est connectée au fil autorisant la lecture, tandis que le point commun aux deux diodes est connecté à une extrémitéC du primaire d'un transformateur à impulsions Tr, au secondaire duquel est connecté le fil d'adresse de la mémoire M. D'une manière analogue chaque fil de lecture RL RL O 15 est connecté au fil autorisant l'écriture W0 au moyen de deux diodes D3, D4 placées en série entre elles, dont le point commun est connecté à l'autre extrémité du primaire du transformateur Tr' Comme cela apparaît clairement sur le diagramme reporté sur la figure, 16 transformateurs et 32 couples de diodes sont présents: plus exactement le primaire du transformateur Tr0, auquel est associé le fil d'adresse 0, est connecté aux points communs des diodes D1 et D2, connectés au fil d'écriture WL0, et aux points communs des diodes D 3et D4, connectés au fil de lecture RL. Les connexions des autres transformateurs sont analogues. Si les diodes sont orientées comme dans la figure, en condition de repos les fils de lecture et les fils d'écriture sont tous maintenus à un potentiel positif (par exemple 30 V), tandis que les fils d'autorisation sont tous maintenus à un poten- tiel négatif (par exemple -30V) et que tous les couples de diodes présents dans le décodeur sont polarisés inversement: lorsqu'une opération de lecture (écriture) est requiseun fil de lecture (écriture) est amené temporairement au potentiel négatif et en même temps le fil d'autorisation correspondant est amené au poten- tiel positif. Sans sortir des limites de l'invention il est possible d'inverser l'orientation des diodes et d'échanger les potentiels de repos et de travail. On décrira maintenant le fonctionnement de l'invention avec référence au fil d'adresse 0; des considérations analogues peuvent être répétées pour n'importe quel autre fil d'adresse sortant d'un décodeur suivant l'invention. Ecriture. Le fil d'autorisation W est temporairement rendu positif et le fil d'écriture WL0 négatif: les diodes D1 et D4 sont directement polarisées et elles permettent la circulation dans le primaire du transformateur T. d'un courant impulsif ayant le sens conventionnel indiqué dans la figure par la flèche W; les diodes D2 et D3 sont interdites car elles sont polarisées inversement. La présence temporaire d'une polarité positive sur le fil W0 n'influe pas sur les autres couples de diodes connectés à ce fil parce que les fils de lecture correspondants, tous au repos, sont à une polarité positive; d'une manière analogue la polarité négative présente temporairement sur le fil WL0 ne peut amener en conduction aucune diode dans les unités fonction- nelles (D1 + D3, figure 2; D1 * D7e figure 1) placées en paral- lèle avec l'unité D0 qui est illustrée ici parceeque tous les fils d'autorisation R sont négatifs au repos. Lecture.Le fil de lecture RL0 est rendu temporairement négatif et le fil d'autorisation positif les diodes D2 et D3 sont directement polarisées et elles permettent la circulation dans le primaire du transformateur TrO d'un courant impulsif ayant le sens conventionnel indiqué dans la figure par la flèche R, opposée à la flèche W. Toutes les autres diodes sont interdites pour des raisons analogues à celles qui ont été indiquées ci- dessus pour la phase d'écriture. La résistance R0 placée en parallèle avec le secondaire du transformateur TrO permet d'adapter l'impédance du fil d'adres- se à l'impédance du décodage, améliorant ainsi le transfert au fil d'adresse de l'énergie impulsive débitée par les commandes. L'invention a été illustrée avec référence à un exemple de réalisation dans lequel le module de base pilote 16 fils de mémoire: sans sortir des limites de l'invention il est toutefois possible de réaliser le module de base pour n fils de mémoire, n étant un nombre entier non nécessairement puissance de 20 Un décodage suivant l'invention ne présente pas seuement les qualités de simplicité et de structure modulaire, mais il présente en outre plusieurs avantages parmi lesquels: - le transformateur désaccouple continûment chaque fil d'adresse soit des autres fils d'adresse, soit des circuits de pilotage: on évite ainsi de fausses adresses de la mémoire et on empêche qu'une panne sur les circuits de pilotage, en parti- culier un retour au repos manqué d'une commande de ligne, puisse endommager les fils de la mémoire qui ne sont pas en mesure de supporter un courant continu; - il n'est pas possible d'avoir une circulation de courant dans des fils de mémoire non adressés: comme on l'a indiqué cidessus les seules diodes du décodage non interdites sont les deux diodes nécessaires pour la circulation d'un courant impulsif dans le primaire d'un seul transformateur Tr; - les paramètres parasites de l'empilage n'influencent pas les circuits de pilotage et vice versa parce que la présence du transformateur fait en sorte que seul le fil de mémoire ihté- ressé soit intére.ssé par les impulsions dé sélection; - les circuits utilisés en phase d'écriture et de lec- ture sont doubles entre eux: cela simplifie le circuit de pilo- tage, parce que cela permet d'utiliser le même circuit soit pour écrire, soit pour lire. REVENDICATIONS 1. Décodage pour ensemble de mémoire à noyaux de ferrite de type modulaire, connecté aux circuits de pilotage par n fils autorisant l'écriture, par m fils d'écriture et par autant de fils de lecture et autorisant la lecture, ledit décodage autori- sant la lecture ou l'écriture sur un des k = n m fils d'adresse de ladite mémoire connectés à ses sorties. caractérisé par le fait qu'il comprend n unités de base (U0) placées en parallèle entre elles, chacune desdites unités de base recevant sur ses entrées lesdits m fils de lecture (RL), lesdits m fils d'écriture (WL), l'un desdits n fils autorisant la lecture (R) et l'un desdits n fils autorisant l'écriture (W) et autorisant l'écriture ou la lecture sur l'un des m fils d'adresse connectés à ses sorties. 2. Décodage suivant la revendication 1, caractérisé par le fait que chacune desdites unités de base (U0) comprend 2m couples de diodes placés en série entre eux, chacun des couples connectant l'un des m fils de lecture (écriture) au fil autorisant l'écriture (lecture), et m transformateurs.à impulsions (Tr) dont le secondaire est connecté à l'un desdits fils d'adresse et dont le primaire est connecté entre les points centraux des couples de diodes relatifs au fil de lecture et d'écriture correspondant (WL0, RL0; WL1, RL1;.................... WLm_1, RLm_1). 3. Décodage suivant la revendication 2 caractérisé par le fait qu'en condition de repos sur tous les fils de lecture (RL) et d'écriture (WL) est présent un premier potentiel, sur tous les fils autorisant la lecture (R) et l'écriture (W) est présent un deuxième potentiel égal et opposé audit premier potentiel, ledits premier et deuxième potentiel polarisant inversement tous lesdits couples de diodes; caractérisé en outre par le fait qu'un desdits fils d'adresse est rendu apte à la lecture (écriture) à travers l'application dudit deuxième potentiel au fil de lecture ('critu- re) correspondant et dudit premier potentiel au fil autorisant la lecture (écriture) correspondant. 4. Décodage suivant la revendication 2, caractérisé par le fait qu'en parallèle avec le secondaire dudit transformateur à impulsions est présente une résistance (R) d'adaptation du fil d'adresse.