Brevet FR2474226A1 — publié le 19810724

L'invention se rapporte au domaine de l'enregis- trement numérique et a plus particulièrement pour objet un dispositif de test pour enregistreur numérique mul- tipiste. Les dispositifs utilisés actuellement pour le test des enregistreurs numériques émettent vers ltenre- gistreur à tester une séquence pseudo-aléatoire d'élé- ments binaires, cet enregistrement étant effectué sur une seule piste. La lecture des éléments binaires enre- gistrés et la comparaison des éléments binaires ainsi restitués avec la séquence pseudo-aléatoire émise donne une valeur du taux d'erreur introduit par l'enregistreur. Cette méthode de mesure, qui reste valable lorsque l'en- registreur est utilisé pour l'enregistrement de données binaires série piste par piste, n'est pas adaptée lors- que l'enregistreur est utilisé sur plusieurs pistes en parallèle. En effet dans ce cas, il est nécessaire de tester toutes les pistes en parallèle pour obtenir une mesure significative du taux d'erreur par un enregis- trement et une lecture qui reproduisent les conditions d'utilisation. De plus, de tels dispositifs de test don- nent une mesure globale du taux d'erreur mais ne permet- tent pas d'interpréter cette mesure. Par exemple, ces dispositifs ne permettent pas de savoir si les erreurs détectées sont des erreurs isolées ou au contraire des erreurs groupées et en quels endroits de la bande ma- gnétique d'enregistrement. Par ailleurs, comme indiqué ci-dessus, les séquen- ces de test utilisées dans les dispositifs de test clas- siques sont des séquences pseudo-aléatoires, ce qui don- ne normalement une valeur du taux d'erreur convenable. Cependant, pour certains types d'enregistreurs, d'autres séquences peuvent conduire à un taux d'erreur détec- té plus grand; ce peut etre le cas lorsque le type de code utilisé par l'enregistreur présente une faiblesse particulière: par exemple, une configuration binaire dont un seul bit serait changé à chaque enregistrement peut constituer pour l'enregistreur un cas plus défa- vorable qu'une configuration variant de manière aléa- toire. De plus, le code utilisé par l'enregistreur peut entre sensible à la monotonie des données; ce qui est le cas, par exemple, pour le code Miller Carré. Dans cette hypothèse, le cas le plus défavorable dans lequel l'en- registreur peut etre amené à travailler est l'enregis- trement d'une séquence continue variant lentement dans - le temps. Enfin dans les dispositifs de test classiques, la synchronisation est effectuée à partir d'un signal d'horloge généré à partir des éléments binaires reçus. 0r pour certains types de codes, et c'est le cas du co- de Miller Carré, la génération du signal d'horloge à partir des éléments binaires reçus peut 9tre difficile. L'invention a principalement pour objet un dispo- sitif de test plus performant permettant de tester tou- tes les pistes d'un enregistreur numérique multipiste en parallèle pour donner une mesure globale du taux d'erreur, qui comporte un dispositif d'analyse des er- reurs détectées permettant de connaître la localisation de ces erreurs sur la bande enregistrée. Selon l'invention, le dispositif de test pour en- registreur numérique multipiste est principalement carao- térisé en ce qu'il comporte un premier générateur d'une séquence de nombres binaires relié à une sortie multiple d'émission pour émettre des données vers l'enregistreur à tester; un dispositif de stockage de données relié à une entrée multiple de ce dispositif de test; pour mettre en mémoire les données restituées par ltenregis- teur testé; un second générateur de la m9em séquence de nombres binaires, un dispositif de comparaison de la sé- quence restituée et de la séquence émise relié d'une part à la sortie du dispositif de stockage et d'autre part à la sortie du second générateur; et un dispositif d'analyse dterreur connecté à la sortie du dispositif de comparaison pour compter les erreurs introduites par l'enregistreur à tester et détectées par le dispositif de comparaison. Des dispositifs complémentaires peuvent 9tre pré- vus dans ce dispositif de test pour remédier aux incon- vénients des dispositifs classiques et produire une sé- quence de test correspondant aux cas les plus défavora- bles pour l'enregistreur. L'invention sera mieux comprise et d'autres ca-- ractéristiques apparaîtront à l'aide de la description qui suit en référence aux figures annexées. La figure 1 est un schéma synoptique du dispositif de test; La figure 2 représente un mode de réalisation de la partie émission du dispositif de test selon l'inven- tion; La figure 3 représente la partie test proprement dite d'un mode de réalisation du dispositif de test se- lon l'invention. La figure 1 représente le schéma synoptique du dispositif de test selon l'invention qui comporte deux parties: une partie émission destinée à l'émission de données vers l'enregistreur à tester et une seconde partie, plus particulièrement destinée au test propre- ment dit à partir des données relues par l'enregistreur et transmises au dispositif de test. La partie émission comporte principalement un circuit de commande 101 associé à un générateur 102 d'une séquence de nombres binaires pseudoaléatoire ou en rampe, chaque nombre étant formé de plusieurs eb (éléments binaires)en parallèle,8 par exemple. La partie test comporte un dispositif de stockage de données, 201, pour mettre en mémoire les données restituées par l'enregistreur testé, un second générateur 202 program- mé de la m9me façon que le générateur 101, un disposi- tif de comparaison, 203, de la séquence restituée et de la séquence émise et un dispositif d'analyse d'er- reur, 204, délivrant une mesure du taux d'erreur et permettant de localiser les erreurs détectées, ces - dispositifs étant commandés par un circuit de commande 205. -La figure 2 représente en détails la partie émis- sion du dispositif de test. Le circuit de commande 1;01 comporte une entrée d'horloge H, connectée d'une part à une entrée de signal d'un sélecteur 10, d'autre part à l'entrée d'un diviseur, 11, destiné à diviser la fré- quence du signal d'horloge par n (64 par exemple). La sortie du diviseur 11 est reliée à la seconde entrée de signal du sélecteur 10. Ce sélecteur a une entrée de commande de vitesse C1 qui permet de sélectionner l'un ou l'autre des deux signaux reçus par le sélecteur suivant la vitesse à laquelle on souhaite enregistrer les données:vitesse rapide (signal d'horloge H) ou vi- tesse réduite (signal d'horloge divisé par n). La sor- tie du sélecteur 10, qui fournit un signal d'horloge CK, est reliée d'une part à une première entrée d'un second sélecteur 12 par l'intermédiaire d'une bascule 13, dtautre part à une entrée d'un circuit à diviseur, 14, divisant par m la fréquence du signal qu'il-reçoit sur cette entrée (m = 16 par exemple). La sortie de ce circuit à diviseur est reliée à la seconde entrée de signal du sélecteur 12 qui sélectionne le mode d'émis- sion du dispositif: mode séquentiel, les octets de la séquence étant émis successivement, mode répétitif, chaque octet de la séquence étant émis m fois. La se- conde entrée de la bascule 13 est reliée à l'entrée de commande d'émission, C3, du dispositif de test par l'in- termédiaire d'une bascule monostable 16. En effet, pour obtenir une bonne synchronisation pour la comparaison, un même octet est enregistré pendant une durée suffi- sante (10s par exemple), durée du palier introduit par la bascule monostable 16. La sortie de cette bascule 13 est également reliée à une entrée de forçage du circuit à diviseur 14. Ainsi pendant la durée du palier, la sor- tie du circuit à diviseur 14, ne change pas d'état. l'entrée de commande de mode C2 du sélecteur 12 permet de sélectionner le signal de commande appliqué à un gé- nérateur de séquence 102, ce générateur de séquence comporte principalement un générateur d'adresses 15 as- socié à une mémoire morte 17 dans laquelle une séquence de nombres binaires a été enregistrée. Suivant l'état du signal de commande C2, le générateur d'adresses est incrémenté à chaque impulsion du sigpal d'horloge CK ou seulement une impulsion sur m et ce, en dehors du palier introduit au début du fonctionnement. Ainsi les données stockées en mémoire à une adresse déterminée par le générateur d'adresses seront émises une fois ou répétées m fois,sauf pendant le palier o le générateur d'adresses est à zéro. Pour tester l'enregistreur dans différentes conditions de fonctionnement, la séquence enregistrée comporte deux suites de nombres binaires: une suite pseudo-aléatoire et une suite variant de ma- nière continue de façon qu'un seul élément binaire chan- ge à-chaque pas de la progression du générateur d'adres- ses. A titre d'exemple, la mémoire peut avoir une capa- cité de 29 octets et comporter une première suite speu- do-aléatoire de 256 octets et une seconde suite de 256 octets suivant une progression monotone, en rampe. La mémoire 17 comporte une entrée de commande C4 pour la sélection de l'une ou l'autre de ces deux suites. Pen- dant la durée de fonctionnement en émission du dispositif de testla période de rebouclage de. la mémoire est la période d'une suite, soit 256 octets, c'est-à-dire qu'une même suite pseudo-aléatoire ou en rampe, est émise pour être enregistrée tant que le fonctionnement en émission n'est pas arrgté. Cette commande d'arrgt est obtenue sur la secondé position de l'interrupteur de commande C3. La synchronisation du dispositif est obtenue par dé- tection de la fin d'un palier. Pour cela lors de la mise en marche, du fait du palier généré, le générateur d'a- dresses n'est pas incrémenté. Par conséquence le même octet, présent à l'adresse 0 dans la mémoire, sera émis pendant toute la durée du palier. De plus, les deux suites enregistrées dans la mémoire morte sont telles que les octets enregistrés aux trois premières adresses de chaque suite sont les mêmes pour les deux suites, le premier étant dans les deux cas un octet de 0. Ainsi, la synchronisation pourra gtre obtenue à partir des don- nées reçues et non à partir d'un signal d'horloge recons- titué. La sortie multiple de la mémoire programmée 17 est reliée à un registre de sortie 18 ayant une entrée d'horloge recevant le signal de sortie du sélecteur 12, les sorties de données de ce registre de sortie étant reliées aux entrées d'un registre mémoire tampon 19 dont les entrées sont reliées aux bornes 1 à 8 de sor- tie de données du dispositif de test. Une borne 9 sor- tie d'horloge, à connecter à l'enregistreur à tester aveu les sorties de données, reçoit le signal de sortie du sélecteur 12 pour la commande de l'enregistrement. La figure 3 représente la partie test du dispo- sitif selon l'invention. Elle comporte 8 bornes d'en- trée de données et une borne d'entrée d'horloge T à connecter aux bornes de sortie lecture de données et sortie horloge de l'enregistreur à tester. L'entrée multiple de données est reliée à une mémoire tampon 20 dont la sortie multiple (8 bornes) est reliée à lten- trée multiple d'une pile de registres formée de 5 re- gistres 21, 22, 23, 24 et 25, la sortie multiple du dernier registre de la pile étant reliée à une pre- mière entrée multiple d'un comparateur 26. La borne d'entrée d'horloge T est reliée à la première entrée d'une porte ET, 40, dont la seconde entrée est reliée à la borne de commande de marche C0 du dispositif de test. La borne de sortie de cette porte ET, 40, est reliée aux entrées d'horloge des registres 21 à 25, le signal de sortie de cette porte commandant le transfert des données d'un registre au suivant au rythme de sortie des octets de l'enregistreur. Les sorties des quatre pre- miers registres de la pile sont reliées aux entrées d'n circuit logique de décodage 27 dont la sortie fournit un signal de synchronisation,S, lorsqurune suite déter- minée de 4 octets correspondant au début de séquence est détectée. Cette suite peut etre par exemple deux octets formés de 0 correspondant à la fin du palier de synchronisation dans les registres 24 et 23, et le pre- mier et le second octet semblables des deux suites en- registrées présents respectivement sur les sorties des registres 22 et 21. Le signal de synchronisation S est appliqué à la première entrée d'une bascule 28 dont la seconde entrée est connectée à la sortie de la porte 40. Le dispositif comporte de plus une entrée de syn- 2474226- e chr6nisation,L, à connecter à une sortie correspondante de lenregistreuàetrelie à l'entrée d'horloge de la bas- cule 28. Lorsque la suite de quatre octets correspondant à un début de séquence est détectée, la bascule 28 four- nit un signal de synchronisation à un second générateur d'adresses 29. Ce signal déclenche le fonctionnement de ce générateur à partir de la première adresse de la sui- te pseudo-aléatoire ou en rampe sélectionnée comme pré- cédemment. Ce générateur d'adresses'reçoit par ailleurs un signal de commande d'avance qui, comme dans la par- tie émission, est soit le signal dthorloge T, si l'oc- tet à générer change à chaque pas du signal d'horloge, soit le signal d'horloge divisé par m si le même octet a été répété m fdis à l'enregistrement de façon qu'il - soit également répété lors du test. Pour cela-, l':en-- trie d'horloge T est connectée à une première entrée- d'un sélecteur 30 et également à l'entrée de signal d'un diviseur par m, 31, la sortie de ce diviseur étant- reliée à la seconde entrée du sélecteur 30. Le s6lec- teur a une entrée de commande recevant la m me commande C2. La sortie du générateur d'adresses est reliée à l'entrée d'adressage d'une seconde mémoire morte 32 semblable à la première et programm&e de la même ma- nière, c'est-à-dire avec une première suite pseudo-aléa- toire de nombres binaires et une seconde suite en rampe ayant les m9mes octets aux mêmes adresses. La mémoire 32 comporte,comme la -première,une entrée de commande C4 commandant l'émission de l'une ou l'autre de ces deux suites. La sortie multiple de la mémoire 32 est reliée à l'entrée d'un registre de sortie 33 dont la sortie multiple est reliée à la seconde entrée multiple du com- parateur 26. La comparaison est effectuée élément binaire à élément binaire, le comparateur fournissant sur chacune de ses huit sorties correspondant aux 8 eb de l'octet un 0 ou un 1 suivant que ces eb sont identiques ou non. Le dispositif d'analyse des erreurs comporte un regis- tre de sortie, 34, à huit étages connecté aux huit sor- ties du comparateur, et permet donc de localiser lter- reur ou les erreurs dans l'octet. Par ailleurs les sorties du comparateur 26 sont reliées aux entrées d'une porte ET, 39, dont la sortie est reliée à l'entrée d'une bascule 40. Cette bascule délivre une impulsion pour chaque octet dans lequel une ou plusieurs erreurs ont été détectées. La sortie de cette bascule est reliée à l'entrée de signal d'un compteur d'erreurs41 ayant par ailleurs une entrée d'horloge reliée à la sortie de la porte ET 36. Le compteur 41 indique donc, en temps réel, le nombre to- tal d'erreurs détectées. Ce compteur a ses sorties re- liées à un dispositif d'affichage 49. De plus-, pour que ce dispositif d'analyse permette d'exploiter au mieux les résultats du test, le rang, dans la suite, de ltoc- tet dans lequel une erreur a été détectée est mis en mémoire, en même temps que le contenu du registre 34 donnant la position de l'erreur dans l'octet. Pour ce- la un compteur d'octets 37 a son entrée de comptage reliée à la sortie de la porte ET 36. Le contenu de ce compteur indique donc en temps réel le rang de l'octet dans la suite d'octets délivrée par la mémoire program- mée 32. Une mémoire adresse d'erreur,38,est associée à ce compteur d'octets et une mémoire de position d'er- reur 35 est associée au registre 34. Le transfert du contenu du registre 34 dans la mémoire 35 et le trans- fert du contenu du compteur d'octets 37 dans la mémoi- re 38 sont effectués en temps réel lorsqu'une erreur est détectée dans l'toctet analysé. Pour cela, la sortie de la bascule 40 est également couplée à l'entrée d'un compteur d'adresse mémoire 42 dont le contenu est aug- mente à chaque erreur détectée et dont la sortie multi- ple indique l'adresse mémoire à laquelle sont enregis- trés la position de l'erreur d'une part (dans la mé- moire 35) et le rang de l'octet dans lequel cette er- reur a été détectée d'autre part (dans la mémoire 38). Le couplage de la sortie de la bascule 40 à l'en- trée de comptage du compteur 42 s'effectue par l'inter- médiaire d'un sélecteur 43 ayant une seconde entrée de signal recevant un signal de niveau constant (1) et une entrée de commande de sélection C5. Le registre d'adres- se mémoire 42 a par ailleurs une entrée d'horloge. Cette entrée d'horloge est reliée à la sortie d'un sélecteur 44 ayant une première entrée de signal reliée à la sor- tie de la porte ET, 36 (le signal de sortie de cette porte donnant le rythme de la séquence générése pendant la durée du test proprement dit) et une seconde entrée de signal recevant un signal donnant le rythme de sortie des données de la mémoire. Ce sélecteur 44 a une entrée de commande C5, test/affichage. Pendant la durée du test l'entrée de comptage du compteur d'adresses mémoire, 42, est reliée à la sortie de la bascule 40 et reçoit donc des impulsions d'avance à chaque erreur. L'entrée de si- gnal du sélecteur 43 recevant le signal de niveau cons- tant est utilisée pour l'examen en temps différé. Dans le mode de réalisation précisément représenté sur la figure 3, l'examen en temps différé peut être effectué de deux manières différentes: - pas à pas, en visualisant pour chaque octet erroné le contenu des mémoires 35 et 38,à l'adresse cor- respondante,par affichage sur un dispositif de visuali- sation 47 faisant partie du dispositif de test, - - en affichant par blocs correspondant à un cer tain nombre d'erreurs (par exemple 256 erreurs) le contenu de ces mémoires 35 et 38, une prise multiple de sortie connectée à ces mémoires étant prévue pour affi- cher ces données sur un analyseur d'état logique exté- rieur au dispositif de test. Pour l'examen en temps différé, l'adresse mémoi- re à laquelle ont été stockés d'une part l'octet repré- sentant le résultat du test et dtautre part l'adresse de l'octet erroné dans la séquence est sélectionnée dans le compteur d'adresse mémoire 42. Pour cela, l'en- trée d'horloge de ce compteur d'adresse mémoire reçoit via la seconde entrée de signal du sélecteur 44, un si- gnal donnant le rythme de sortie des données des mémoi- res 35 et 38. Un sélecteur 45 a une entrée de commande C6 per- mettant de choisir le mode d'affichage: pas à pas ou par blocs. L'entrée de ce sélecteur correspondant à l'af- fichage pas à pas est reliée à un bouton poussoir 46 tel que chaque pression provoque l'émission d'une impulsion provoquant l'incrémentation du registre adresse mémoire. Lors du basculement des sélecteurs 43 et 44 par la com- mande C5 pour le passage du test à l'affichage, le re- gistre adresse mémoire est remis à 0. Le dispositif d'affichage 47 relié aux sorties de données des mémoires et 38 permet l'affichage de l'adresse de la première erreur et la localisation des éléments binaires concer- nés. Chaque pression sur le bouton poussoir permet d'a- vancer d'un pas dans la mémoire. Un tel examen est ef- fectué lorsque le nombre d'erreurs relevé est assez faible. Si le nombre d'erreurs relevé est grand, le séleo- teur 45 est placé dans la position visualisation par blocs. Pour ce mode, un générateur d'impulsions 48 re- cevant un signal d'horloge, le signal de sortie du di- viseur 31-par exemple, a sa sortie reliée à la seconde entrée du sélecteur 45. Si la visualisation s'effectue par blocs de 256 erreurs, 256 impulsions seront émises pour l'avance du registre adresse mémoire. Les sorties de données des mémoires 35 et 38 sont alors connectées à un analyseur d'état logique extérieur au dispositif de test lui-m me. Le générateur 48 a une entrée de commande de mise en marche également reliée au bouton poussoir 46. Dans ce mode d'affichage, chaque pression sur ce bouton provoque la lecture d'un certain nombre -d'erreurs mises en mémoire consécutivement et leur cap- ture par l'analyseur d'état logique. L'opérateur peut- - examiner sur l'écran de l'analyseur le contenu des mé- moires: lorsque les adresses des erreurs détectées dans la séquence se suivent, il est facile de déceler des erreurs en paquet qui peuvent porter sur le meme élément binaire dans les différents octets ou sur des éléments binaires différents. Il est également facile de déceler les erreurs isolées. Pour alléger les figures, les entrées de comman- de de remise à zéro des différents registres et comp- teurs ntont pas été représentées; pas plus que les en- trées d'alimentation des différents circuits logiques- utilisés. L'invention n'est pas limitée au mode de réali- sation précisément décrit et représenté. En particu- lier, le dispositif décrit permet de tester 8 pistes en parallèle au maximum, mais cette disposition n'est évidemment pas limitative. De plus, le perfectionnement relatif à la synchronisation par introduction d'un pa- lier avant l'enregistrement de la séquence de test,qui est très avantageux dans certains cas, peut cependant ttre-remplacé par un dispositif de synchronisation uti- lisant un début de séquence de données, sans sortir du cadre de l'invention. A titre d'exemple, le compteur d'erreurs, 41, peut avoir une capacité de 212 (4096), ce qui correspond à un taux d'erreur maximum de 10-6 pour 5 minutes d'enre- gistrement haute vitesse, la mémoire de position ayant une capacité correspondante: 212 x 8, et les mémoires 38 et 42 ayant des capacités adaptées. - REVENDICATIONS 1. Dispositif de test pour enregistreur numéri- que multipiste, caractérisé en ce qu'il comporte un pre- mier générateur d'une séquence de nombres binaires relié à une sortie multiple d'émission, pour émettre les don- nées vers l'enregistreur à tester; un dispositif de stoc- kage de données relié à une entrée multiple de ce dispo- sitif de test, pour mettre en mémoire les données resti- tuées par l'enregistreur testé; un second générateur de la même séquence de nombres binaires; un dispositif de comparaison de la séquence restituée et de la séquence émise relié d'une part à la sortie du dispositif de stockage et d'autre part à la sortie du second généra- taur; et un dispositif d'analyse d'erreur connecté à la sortie du dispositif de comparaison pour compter les erreurs introduites par l'enregistreur à tester et détec- tées par le dispositif de comparaison. 2. Dispositif de test selon la revendication 1, caractérisé en ce que le dispositif de stockage compor- te une pile de registres mémoire pour garder en mémoire plusieurs nombres binaires successifs de la séquence restituée; et un dispositif logique de décodage connec- té aux sorties des registres mémoire ayant une sortie fournissant un signal de synchronisation au second géné- rateur et au dispositif de comparaison pour une succes- sion prédéterminée de nombres reconnue comme un début de séquence. 3. Dispositif de test selon l'une quelconque des revendications 1 et 2, caractérisé en ce que les premier et second générateurs de séquence comportent chacun une mémoire programmée avec une suite pseudo-aléatoire de nombres binaires. 4. Dispositif de test selon l'une quelconque des revendications 1 et 2, caractérisé en ce que les premier et second générateurs de séquence comportent chacun une mémoire programmée avec une suite pseudo-aléatoire et une suite continue de nombres binaires, le dispositif de test comportant une entrée de commande reliée à ces deux générateurs pour la sélection de l'une ou l'autre de ces deux suites. 5. Dispositif de test selon l'une quelconque des revendications précédentes, caractérisé en ce que les deux générateurs ont deux modes de fonctionnement, un mode séquentiel dans lequel les nombres binaires de la séquence sont émis successivement et un mode répétitif dans lequel les nombres binaires de la séquence sont émis plusieurs fois successivement, le dispositif de test com- portant une entrée de commande de mode. 6. Dispositif de test selon l'une quelconque des revendications précédentes, caractérisé en ce-que le dis- positif d'analyse d'erreur comporte un compteur des. erreurs détectées. et un dispositif de localisation de ces erreurs détectées,ce dispositif de localisation com- portant un compteur de nombres binaires restitués four- nissant à chaque instant l'adresse du nombre binaire analysé dans la séquence, et une mémoire de stockage connectée à ce compteur d'une part et au dispositif de comparaison d'autre part, cette mémoire comportant une entrée de commande reliée à la sortie du dispositif de comparaison pour commander la mise en mémoire des adres- ses des nombres binaires dans lesquels des erreurs sont détectées d'une part et la position des erreurs détec- tées dans chaque nombre erroné d'autre part. 7. Dispositif de test selon la revendication 6, caractérisé en ce qu'il comporte en outre un dispositif d'affichage couplé au compteur des erreurs détectées et à la mémoire de stockage. - ! 8. -Dispositif de test selon la revendication 6, caractérisé en ce qu'il comporte urne sortie multiple d'tanalyse connectée au compteur d'erreur d'une part, et à la mémoire de stockage d'autre part, cette sortie mul- tiple étant destinée à stre connectée à un analyseur d'état logique. -:.