Brevet FR2474741A1 — publié le 19810731

La présente invention se rapporte à des mémoires mtescu"ROM" sur circuit intégré. Les mémoires mortes ouROM sont utilisées dans des circuits électroniques pour mémoriser l'information et exécuter des fonctions logiques. En particulier, on les utilise dans un équipement numérique, comprenant des minicalculateurs et des microprocesseurs. Afin d' augmenter l'économie de la fabrication des ROM et de diminuer la dimension des systèmes généraux les employant, il est avantageux d'avoir le plus grand nombre possible de bits de mémoire par pastille de circuit intégré. En conséquence, il est souhaitable de diminuer la surface utilisée pour chaque cellule de mémorisation, une cellule de mémorisation étant la partie du circuit intégré qui mémorise un seul bit d'information.Les cellules de mémorisation sont généralement en un agencement de mémoire en x-y avec un circuit décodeur situé le long de l'axe x de l'agencement pour choisir une colonne particulière des cellules de mémorisation et un circuit décodeur supplémentaire situé le long de l'axe y pour choisir une rangée particulière de cellules de façon que l'intersection de la rangée et de la colonne décodées donne un bit particulier d'information auquel on peut avoir accès. La dimension des cellules dans l'agencement de mémoire détermine la densité des cellules en direction x ou y, c'est-à-dire la façon dont les rangées et colonnes des cellules peuvent être rapprochées. L'intervalle est appelé le "pas" de l'agencement. On notera que le "pas" des rangées peut différer du "pas" des colonnes selon la façon dont l'agencement est mis en oeuvre et les régles particulières de conception qui sont utilisées. Dans la présente description, le terme "règles de conception" indique les règles qui définissent les dimensions de la largeur minimum d'une ligne et de l'espace minimum entre les lignes que l'ont peut obtenir en toute fiabilité par la technologie en usage. Jusqu'à maintenant, les ROM étaient couramment mises en oeuvre en utilisant un transistor MOS pour chaque cellule, le transistor MOS étant mis soit à un état conducteur ou non conducteur. La disposition des agencements de mémoire utilisant de telles cellules antérieures nécessite la présence de zones de contact entre une couche en métal et une ligne sous-jacente de silicium épitaxié. De tels contacts métal-silicium s'ajoutent à la dimension de l'agencement de mémoire, affectant directement la dimension de la pastille. Cela n'était pas antérieurement un problème, parce que la limite ultime sur le pas des rangées et des colonnes des cellules dans l'agencement n'était habituellement pas déterminée par la dimension des cellules mais par la dimension du circuit de décodage placé adjacent aux bords x et y de l'agencement; Il est souhaitable de maintenir le circuit décodeur "au pas" avec les rangées et colonnes de l'agencement pour des raisons bien connues. En conséquence, il est souhaitable de réduire la dimension du circuit décodeur afin que les décodeurs correspondent au pas des cellules dans l'agencement de mémoire, afin de diminuer ainsi la dimension ultime de la pastille.Etant donné le fait qu'un circuit décodeur nécessite un certain nombre de portes, et que chaque porte nécessite un certain nombre de transistors, le pas du circuit décodeur disponible Jusqu'à maintenant était bien supérieur à celui auquel les cellules dans l'agencement pouvaient entre agencées. Ainsi, la plus grande partie des efforts effectués jusqu'à maintenant dans le développement des mémoires ROM concernait des conceptions pour diminuer l'espace requis par le circuit décodeur. Les présents inventeurs ont trouvé une façon pour augmenter le pas effectif des cellules de mémoire. Ce procédé peut entre employé pour augmenter sensiblement le pas effectif des cellules de mémoire dans l'agencement par une puissance de 2, une puissance de 4, une puissance de 8, etc. De plus, les présents inventeurs ont étudié un nouvel agencement de mémoire où les cellules peuvent occuper l'espace minimum permis par les règles de conception en usage. Ainsi, la combinaison du nouvel agencement de mémoire avec le nouveau procédé pour augmenter le pas effectif des cellules dans l'agencement, donne une ROM où le circuit décodeur peut être construit de dispositifs traditionnels, et cependant la pastille terminée aura beaucoup plus de cellules de mémoire qu'une ROM construite de façon traditionnelle utilisant la même surface de pastille. Selon l'invention, on décrira un agencement de mémoire ainsi qu'un schéma associé de décodage. L'agencement se compose d'une série de lignes épitaxiées en silicium couvertes d'oxyde de largeur minimum et parallèles où l'espace minimum entre des lignes adjacentes permis par les règles de conception est utilisé. Recouvrant les lignes en silicium épitaxié et en leur étant orthogonales,il y a une série de lignes en silicium polycristallin dopé qui sont parallèles et de largeur minimum.Les lignes en silicium épitaxié sont toutes dopées pour avoir le même type de conductivité et les lignes en silicium polycristallin sont toutes dopées pour avoir le type opposé de conductivités Le nombre d'intersections, en regardant du dessus, des lignes en silicium polycristallin avec les lignes en silicium épitaxié seront le produit du nombre de lignes en silicium épitaxié n par le nombre de lignes en silicium polycristallin, "m". Ainsi, il y aura "n" fois "m" intersections. A chaque intersection, une diode à "contact noyé" peut être formée en retirant l'oxyde de la ligne en silicium épitaxié avant de déposer par-dessus la ligne en silicium polycristallin.L'agencement de mémoire se compose par conséquent d'une série d'intersections qui peuvent être sélectivement programmées pour qu'il y ait soit une diode ou un circuit ouvert entre une ligne en silicium polycristallin donnée et la ligne en silicium épitaxie-sous-jacente. L'agencement nécessite par conséquent l'espace minimum permis par les règles-de conception pour un nombre maximum de cellules de mémorisation. Afin de détecter la présence ou l'absence d'une diode à une intersection particulière, on tente de faire passer le courant dans une ligne en silicium polycristallin choisie et de détecter ce courant sortant par une ligne en silicium épitaxié choisie. Si la tentative est réussie, cela signifie qu'une diode est présente à l'intersection. Par ailleurs, si la tentative ne réussit pas, alors il n'y a pas de diode à cette intersection. Comme cela sera évident à ceux qui sont compétents en la matière, la tentative de passage du courant est rendue compatible avec la polarité des diodes à contact enfoui ou noyé qui peuvent être présentes. Les règles de conception qui nécessitent une largeur minimum de ligne en silicium épitaxié ("ligne de bits'# de 7 > > ; et un intervalle minimum entre les lignesde 4 È, déterminent que le pas des colonnes des cellules dans l'agencement peut n'atteindre que 11#. De même, une largeur minimum d'une ligne en silicium polycristallin ("ligne de mots') de 3vlL avec un espace minimum entre les lignes de 4 entre les lignes en silicium polycristallin détermine que le pas des rangées des cellules dans l'agencement peut n'atteindre que 7 Etant donné le fait que jusqu 'à maintenant il n'y avait pas de façon connue de construire un décodeur pour correspondre à un pas des rangées de 7 > #, l'agence- ment de mémoire à contact enfoui de forte densite décrit ici ne pouvait être utile à la fabrication d'une ROM de forte densité sans le circuit décodeur à plusieurs étages unique étudié par les présents inventeurs. Les décodeurs dans une mémoire ROM ont pour fonction de choisir un bit particulier daas l'agencement de mémoire . Cela est généralement accompli à la façon précédemment décrite. Typiquement, le nombre total de bits dans une ROM est un facteur de 2, ainsi un bit individuel peut être choisi en spécifiant son adresse sous forme d'un nombre binaire. En particulier, le nombre total de bits dans l'agencement de mémoire , c'est-à-dire "n" fois "m", est habituellement égal à 2k, k étant le nombre de bits dans l'adresse binaire disponible pour spécifier l'emplacement particulier de mémoire qui doit être lu. Typiquement, "n" et "m" sont également des puissances de 2. Ainsi, si n est égal à 21, alors m est égal à 2(k-i) Afin de choisir un emplacement particulier dans la mémoire pour lire dans l'agencement, on choisit l'une des 2 rangées, chacune ayant 2(k-i) colonnes. Alors, on choisit l'une des 2(k-i) colonnes pour adresser le bit souhaité. Un procédé courant pour choisir un bit souhaité consiste à avoir un sélecteur de ligne choisissant l'une des 2i lignes de mots et un autre sélecteur de ligne choisissant l'une des 2(k-i) lignes de bits. Ainsi, un sélecteur de "1 des2in lignes est typiquement utilisé comme décodeur de ligne de mots et un sélecteur de "1 des2(k i)" lignes est typiquement utilisé comme décodeur de ligne de bits.Etant donné qu'un sélecteur de "1 demi" lignes est généralement mis en oeuvre en utilisant portes NON-ET à i entrées et i inverseurs, il n'y a pas de façon connue pour fabriquer un sélecteur 1 d 2i lignes à un pas de 7 t (pour toute valeur donnée de i). Il seaait particulièrement utile que le pas effectif de l'agencement de mémoire puisse être un certain multiple de 7/a-. Selon la présente invention, le pas effectif des rangées de cellules dans l'agencement peut être un facteur arbitraire de 2 multiplié par 7yt, ctest-à-dire 14 microns, 28 microns, 56 microns, etc.Etant donné le fait que les présents inventeurs peuvent construire un décodeur de mot ayant un pas de 28v2- avec un étage final qui convertit le pas des rangées de 7 2t en un pas de 28? tout en produisant simultanément une sortie à 1 des 4, il est possible de produire une pastille de mémoire ayant une très forte densité de celluleXauxqueIEsctrespond un circuit décodeur associé. De même, le pas effectif des colonnes peut être accru de toute puissance souhaitée de 2. L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaitront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant un mode de réalisation de l'invention et dans lesquels - la figure iinne un schéma-bloc de la ROM selon la présente invention; - la figure 2 est une vue schématique partielle et partiellement en plan de la ROM, décrivant son agencement de mémoire et caractéristiques associées; et - les figures 3 à 7 sont des vues en coupe transversale, faites selon la ligne 3-3 de la figure 2, illustrant la façon dont la ROM est fabriquée. En se référant maintenant à la figure 1, on peut y voir un schéma-bloc de la ROM 10 construire selon la présente invention. La ROM 10 se compose d'un agencement 12 de mémoire x-y de 2k cellules de mémoire, ayant lignes de mots et 2(k i)lignes de bits. Afin d'extraire un seul bit d'information de l'agencement 12, il faut adresser à la fois la ligne de bits et la ligne de mots associées à une cellule particulière dans l'agencement 12 en x-y . En conséquence, une adresse comprenant k bits doit être appliquée à un registre d'adresses 14. Du registre 14, deux bits sont extraits et placés sur une ligne de décodage de mot 16 et reliée à un décodeur d'adresse de mot 19. Le décodeur 19 est relié à une série de pré-décodeurs de mot 18.Chaque pré-décodeur de mot selon le mode de réalisation préféré de l'invention, est un sélecteur de 1 des4 lignes d'un type qui sera décrit ci-après. Les pré-décodeurs de mot ou sélecteun de ligne de mots 18 peuvent être conçus de façon à produire une sélection 1 des4 lignes dans le pas de 28 /oc précédemment indiqué, comme on le décrira mieux ci-après. Du registre d'adresses 14, i-2 bits sont appliquez par une ligne de décodage de mot 20 > à un décodeur de mot 22. Le décodeur 22 est un sélecteur de 1 des2(i-2) lignes. Le décodeur 22 a pour fonction de choisir l'un des prédécodeurs 18. Chacun des pré-décodeurs 18 de ce mode de réalisation particulier est relié à 4 lignes de mots de l'agencement 12. En se basant sur les 2 bits sur la ligne 16 de pré-décodage de mot , le décodeur d'adresse de mot 19 force chacun des pré-décodeurs 18 à choisir l'une des 4 lignes de mots à laquelle ils sont reliés. Le décodeur 22 choisit simultanément l'un des pré-décodeurs de mot 18. En conséquence, on utilise i bits pour choisir l'une des lignes de mots dans l'agencement 12 en x-y De même, 2 bits du registre d'adresses 14 sont appliqués, par une ligne de pré-décodage de bit 24, à un décodeur d'adresse de bit 25. Le décodeur 25 est relié à une série de pré-décodeurs de bit 26. Chaque pré-décodeur 26 est un sélecteur de 1 des 4 lignes relié à 4 lignes de bits dans le mode de réalisation décrit. Les k-i-2 bits restants dans le registre 14 sont appliqués prune ligne de décodage de bit 28 du registre d'adresse au décodeur de bit 30 qui est un sélecteur de 1 des 2(k-i-2) lignes. En conséquence, k-i bits de l'adresse sont utilisés pour choisir l'une de 2(k-i) lignes de bits présentoedans l'agencement 12. Selon la description de décodage ci-dessus, k bits placés dans le registre 14 sont utilisés pour choisir l'une des 2k cellules de mémoire présentes dans l'agencement 12. Les pré-décodeurs 18, 26 ont pour but de faire correspondre le pas des décodeurs 22, 30 au pas de l'agencement 12 tout en aidant simultanément au processus de décodage. Comme on l'a décrit ci-dessus, les prédécodeurs 18, 26 de ce mode de réalisation sont des sélecteurs d'une des 4 lignes. Cependant, il sera évident à ceux qui sont compétents en la matière que les prédécodeurs 18, 26 peuvent être des sélecteurs de l'une des 8 lignes ou des sélecteurs de 1 des 16 lignes. En conséquence, les pré-décodeurs 18, 26 qui sont des sélecteurs de I des 4 lignes comme on l'a décrit ici, doivent être considérés comme étant représentatifs plut8t qu 'exhaustifs. Comme les pré-décodeurs 18, 26, il y a des désélecteurs 17 de ligne de mots et des désélecteurs 27 de ligne de bits, reliés aux mêmes lignes de mots et lignes de bits que les pré-décodeurs associés 18 (sélecteurs de ligne de mots) et 26 (sélecteurs de ligne de bits). Les désélecteurs 17, 27 ont pour but d'inhiber les 3 des 4 lignes qui ne sont pas reliées à la cellule de mémoire qui est adressée. Les désélecteurs 17 sont reliés à la ligne de décodage de mot 16 par un décodeur d'adresse de désélecteur de ligne de mots 29 et les désélecteurs de ligne de bits 27 sont reliés à la ligne de décodage de bit 24 par un décodeur d'adresse de désélecteur de ligne de bits 31. En se référant maintenant à la figure 2, on peut y voir une vue de dessus et partiellement schématique de la mémoire ROM 10, construite selon la présente invention. Pour la simplicité de l'explication, l'agencement de mémoire 12 est un agencement x-y ayant 4 lignes de mots 32a=32d et 8 lignes de bits 34a-34h. La mémoire ROM de mode de réalisation préféré est construite en utilisant une technologie de silicium sur saphir (SOS), où une couche de silicium épitaxié est tirée sur un substrat isolant, typiquement en saphir. Les lignes de bits 34a-34h se composent de silicium épitaxié du type P+, et les lignes de mots 32a-32d se composent de silicium polycristallin du type N+. Quand l'agencement 12 est construit, les lignes de bits 34a-34h# en silicium épitaxié sont couvertes d'une couche d'oxyde. Typiquement, une couche de bioxyde de silicium thermique est tirée sur les lignes de bits 34a-34h.L'agencement 12 est alors programmé en retirant l'oxyde, typiquement par attaque dans de l'acide fluorhydrique tamponné (HF), des parties des lignes de bits 34a=34h où des intersections seront formées avec les lignes de mots 32a= 32d et où l'on souhaite des diodes. Ainsi, quand les lignes de mots en silicium polycristallin 32a-32d sont déposées et définies sur les lignes de bits en silicium épitaxié 34a-34h, des diodes se forment par contact entre les lignes de mots 32a-32d et les lignes de bits 34a-34h aux intersections particulières. Les intersections particulières où des diodes sont formées correspondent aux données programmées dans la ROM comme cela sera évident à ceux qui sont compétents en la matière. La ROM a pour fonction de mémoriser l'information sous forme binaire. La ROM fonctionne en indiquant la présence ou l'absence d'une diode quand une adresse particulière de mémoire est choisie. Comme cela sera également évident à ceux qui sont compétents en la matière, le terme "adresse de mémoire n indique le code binaire qui identifie une intersection particulière d'une ligne de mots 32 et d'une ligne de bits 34, c'est-à-dire une cellule particulière. En continuant à se référer à la figure 2, les lignes de bits 34a 34h s'étendent vers le bas au-delà de l'agencement de mémoire en x-y 12 dans les pré-décodeurs de bit 26a, 26b. Le décodeur d'adresse 25 du mode de réalisation particulier représenté sur la figure 2, comprend, en partie, quatre portes NON-ET 40a à 40d qui attaquent les pré-décodeurs 26a, 26b. Les pré-décodeurs 26a, 26b se composent de 4 lignes de pré-décodage de bit en silicium polycristallin 36a-36d qui recouvrent les lignes de bits 34a-34h. Comme on l'a décrit ci-dessus, les lignes 34a-34h se composent de lignes en silicium épitaxié du type P+.Cependant en-dessous des intersections indiquées par un "x", où une ligne de pré-décodage de bit en silicium polycristallin 36a-36d recouvre une ligne de bits en silicium épitaxié 34a-34h, les lignes de bits en silicium épitaxié sont dopées pour être de conductivité du type NI, En conséquence, chaque pré-décodeur de bit 26a, 26b agit comme un commutateur à un pôle et à quatre positions, si un potentiel négatif est imposé sur une seule des lignes 36a-36d en un temps donné. Par exemple, si la ligne 36a est maintenue à un potentiel négatif tandis que les autres lignes 36b, 36c et 36d sont maintenues au potentiel positif maximum de la pastille, seules les lignes 34a et 34e seront reliées aux sorties 38a, 38b des pré-décodeurs, respectivement.Ainsi, en excitant de façon appropriée les lignes de pré-décodeur de bit 36a-36d, les pré-décodeurs 26a, 26b auront chacun une seule ligne de sortie 38a, 38b reliée à l'agencement 12. Etant donné le fait que les pré-décodeurs 26a, 26b peuvent être formés avec les memes règles de géométrie et de conception que l'agencement 12, les pré-décodeurs 26a, 26b peuvent être construits "au pas" avec l'agencement 12 de mémoire en x-y. Dans le mode de réalisation préféré de l'invention, il y a une diminution de 4 à 1 du pas effectif des lignes de bits 34a-34h par rapport au pas des lignes de sortie des pré-décodeurs 38a, 38b. De même, on pourrait obtenir une réduction de 2 à I , une réduction de 8 à 1 ou toute autre réduction souhaitée en utilisant les prédécodeurs de bit selon l'invention. Quand le pré-décodage de bit a été accompli, un décodage "hors pas" des sorties 38a, 38b peut être effectué. Dans le présent mode de réalisation de l1inven- tion, on suppose aucun décodeur peut être construit avec un pas quatre fois supérieur au pas des colonnes de l'agencement 12. En conséquence, un plus ample décodage des lignes de sortie 38a, 38b peut facilement être accompli avec une réduction effective du pas de 4 à 1. Le décodeur 25 se compose d'une série de portes NON-ET à deux entrées, 40a-40d, dont les sorties sont reliées aux lignes de pré-décodeurs 36a-36d , et de deux inverseurs 41a, 41b, dont les entrées et sorties sont reliées aux entrées des portes NON-ET 40a-40d. Le décodeur 25 est utilisé pour exciter de façon appropriée les lignes 36a-36b qui forment les portes de transistors MOS là où elles coupent les lignes de bits 34a-34h aux intersections désignées par les "x". Le décodeur 25 nécessite deux bits de l'adresse de mémoire, bO et bl, pour choisir l'une des quatre lignes de pré-décodeurs 36a-36d. Suivant la réduction de 4 à 1 du pas effectif des lignes de-bits 34a-34h au pas effectif des lignes de sortie de pré-décodeurs 38a, 38b, les lignes 38a, 38b peuvent être décodées par un circuit traditionnel (indiqué par le repère 30 sur la figure 2). Le décodeur 30 a une seule ligne de sortie 33. Comme ceux qui sont compétents en la matière le comprendront, le décodeur 30 du mode de réalisation représenté sur la figure 2 nécessitera 1 bit de l'adresse de mémoire, b2, pour choisir l'une des deux lignes de sortie 38a, 38b et pour relier la ligne de sortie choisie à la ligne de sortie 33 du décodeur. En se référant maintenant au processus de décodage de mot du mode de réalisation représenté sur la figure 2, ceux qui sont compétents en la matière reconnaitront qu'il est souhaitable que le processus de décodage de mot soit entrepris d'une façon équivalente au processus de décodage de bit qu vient d'être décrit. Cependant, le même type de circuit de décodage ne peut être utilisé parce que les lignes de bits 34a-34h de l'agencement 12 sc#t des lignes en silicium épitaxié qui sont formées dans les régions de drain , source et canal de transistors à effet de champ à porte isolée dans les pré-décodeurs de bit 26a, 26b à la façon expliquée précédemment.Par ailleurs, les lignes de mots sont des lignes en silicium polycristallin qui ne peuvent être utilisées pour former les régions de drain, de source et de canal de transistors à effet de champ à porte isolée pour former un prédécodeur de mot du type utilisé pour décoder les lignes de bits. Afin de remédier à cette situation, et d'utiliser, pour le pré-décodage de mot , un circuit équivalent à celui utilisé pour le pré-décodage de bit , des extensions de ligne mots 42a-42d sont formées en silicium épitaxié du type P+ au même pas que les lignes de mots 32a-32d. Les extrémités adjacentes des extensions 42a-42d et des lignes de mots 32a-32d sont électriquement jointes par des contacts en métal échelonnés ou en quinconce 44a-44d. Les contacts 44a-44d sont en quinconce afin de leur permettre de recouvrir la largeur des lignes 32a-32d et des extensions 42a-42d tout en prenant la quantité minimum d'espace nécessaire dans la direction dans laquelle les lignes de mots 32a-32d et les extensions 42a-42d s'étendent. Les contacts en métal en quinconce 44a-44d forment ainsi un contact ohmique, et cependant ils ne sont pas en court-circuit les uns avec les autres. Ainsi, le contacts en métal en quinconce 44a-44d forment une connexion "au pas" entre les lignes de mots 32a-32d en silicium polycristallin et les extensions des lignes de mots en silicium épitaxié 42a-42d, et ils permettent de mettre en oeuvre un pré-décodeur de mot exactement de la même façon que les pré-décodeurs de bits 26a, 26b ont été précédemment mis en oeuvre.En conséquence, le pré-décodeur 18 utilise les lignes en silicium polycristallin 43a-43d de la même façon que les décodeurs de bit 26a-26b utilisent les lignes en silicium polycristallin 36a-36d. Le prédécodeur 18 est fonctionnellement éqplivalemataux prédécodeurs 26a, 26b ainsi on n'en donnera pas d'explication supplémentaire . De plus, comme il n'y a que quatre lignes de mots, 32a-32b,dans le présent mode de réalisation de l'invention, le pré-décodeur 18 effectue tout le décodage de mot , ainsi aucun décodeur supplémentaire n1 est requis. On notera que deux bits de l'adresse de mémoire, b3 et sont utilisés pour décoder les lignes de mots, 32a-32d pour choisir l'une d'entre elles et la relier à la lignez sortie de mots 45. Le décodeur d'adresse de mot nécessaire 19, qui fonctionne de la même façon que le décodeur d'adresse de bit 25 expliqué précédemment, est schématiquement représenté sur la figure 2. Ceux qui sont compétents en la matière comprendront que le circuit du décodeur 19 peut être identique à celui du décodeur 25. En se basant sur la description qui précède du schéma d'adresse utilisé pour choisir une adresse particulière dans l'agencement 12, il faut une adresse à 5 bits pour adresser les 32 cellules de mémoire dans l'agencement 12. Comme ceux qui sont compétents en la matière le comprendront, 25 est égal à 32, le nombre de cellules dans l'agencement 12. En se référant aux figures 1 et 2, on peut voir que dans le mode de réalisation décrit sur la figure 2, on utilise 2 bits (bO et bl) de l'adresse à 5 bits pour le pré-décodage de la ligne de bits, 1 bit (b2) de l'adresse pour le décodage de la ligne de bits et 2 bits de l'adresse (b3 et b4) pour le pré-décodage de la ligne de mots (qui est également le décodage de la ligne de mots dans cet exemple).Ainsi, en utilisant la notation qui a été précédemment employée, k est égal à 5, et i est égal à 2 pour la ROM décrite sur la figure 2. il n'est pas souhaitable de laisser des lignes électriquement "flottantes" car une ligne flottante peut passer à un potentiel inconnu pouvant nuire au bon fonctionnement du circuit. En conséquence, les lignes de bits 34a-34h s'étendent vers le haut au-dessus de 1'agencement 12 dans le désélecteur de ligne de bits 27 qui a pour fonction de relier les 3 des 4 lignes de bits qui ne sont pas choisies à un potentiel connu et positif de la pastille. Dans le mode de réalisation de l'invention représenté sur la figure 2, le désélecteur 27 relie les lignes de bits 34 qui ne sont pas choisies au potentiel positif le plus élevé de la pastille , c'est-à-dire Vdd. Le désélecteur 27 est semblable awpré-décodeurs26a, 26b parce qu'il se compose de 4 lignes en silicium polycristallin 46a-46d qui recouvrent les lignes de bits 34a-34h . Comme on l'a précédemment décrit, les lignes 34a-34h se composent de lignes en silicium épitaxié du type P+. Cependant, en-dessous des intersections indiquées par un "x" où l'une des lignes de désélecteur en silicium polycristallin 46a-46d recouvre l'une des lignes de bits en silicium épitaxié 34a-54h, les lignes de bits en silicium épitaxié sont dopées pour être de conductivité du type N- afin de former des transistors MOS à canal du type P-.En conséquence, le désélecteur 27 agit comme un commutateur à quatre positions qui relie trois lignes de chaque groupe de 4 lignes de bits au potentiel positif le plus élevé de la pastille, ctest-à-dire Vdd. Les 3 lignes parmi les 4 lignes de bits qui sont reliées à Vdd sont les 3 lignes que les pré-décodeurs 26a, 26b auraient autrement laissées flottantes. Le désélecteur de ligne de bits 27 est commandé par un décodeur d'adresse 31. Le décodeur 31 du mode de réalisation préféré de l'invention a un circuit semblable à celui du décodeur de bit 25 à l'exception que les portes NON-ET 40a-40d sont remplacées par des portes NON-OU 54a 54b et que des inverseurs 39a, 39b sont reliés pour donner, aux portes NON-OU 54a-54d, des entrées inversées par rapport aux entrées des portes NON-ET 40a-40d, respectivement. De même, le désélecteur de ligne de mots 17 dans le mode de réalisation de l'invention qui est représenté sur la figure 2 relie les lignes de mots qui ne sont pas choisies au potentiel positif le plus élevé de la pastille, c'est-à-dire Vdd. Le désélecteur 17 est semblable au prédécodeur 18 parce qu'il se compose de 4 lignes en silicium polycristallin 48a-48d qui recouvrent les extensions des lignes de mots 52a-52d. Comme on l'a précédemment décrit, les lignes de mots 32a-32d de l'agencement 12 se composent de lignes en silicium polycristallin du type N+ . En conséquence, les extrémités des lignes de mots 32a-32d sont reliées par des contacts métalliques en quinconce 50a-50d aux extensions de lignes de mots en silicium épitaxié du type P+ 52a-52d pour les raisons expliquées précédemment.En-dessous des intersections indiquées par un "xn, où l'une des lignes de désélecteur en silicium polycristallin 48a-48d recouvre l'une des extensions 52a-52d, les extensions sont dopées pour être de conductivité du type N- afin de former des transistors MOS à canal du type P- . En conséquence, le désélecteur 17 agit comme un commutateur à quatre position qui relie 3 lignes de chaque groupe de 4 lignes de mots au potentiel positif le plus élevé de la pastille, c'est-à-dire Vdd. Les 3 lignes des 4 lignes de mots qui sont reliées à Vdd sont les 3 lignes que le pré-décodeur 18 aurait autrement laissées flottantes. Le désélecteur 17 est commandé par un décodeur d'adresse de désélecteur de ligne de mots 29. Ceux qui sont compétents en la matière reconnattront que le circuit pour le décodeur 29 du mode de réalisation préféré de l'invention peut être identique à celui utilisé pour le décodeur d'adresse de désélecteur de ligne de bits 31. De même, le circuit utilisé pour le décodeur de bit 25 peut également être utilisé pour le décodeur d'adresse de mot 19 dans ce mode de réalisation particulier. Comme exemple spécifique, afin d'adresser la cellule de mémoire placée à l'intersection de la ligne de mots 32b et de la ligne de bits 34f, les deux bits b3 et b4 sont utilisés pour ne valider que l'extension 42b de la ligne de mots tout en inhibant les extensions 42a, 42c et 42d. La ligne de mots 32b est ainsi reliée à la ligne de sortie de mots 45. De même, le décodeur de bit 25, utilisant les bits bO et bi, excite la sortie de la porte NON-ET 40b qui à son tour excite la ligne de pré-décodeur de bit 36b tout en laissant les autres lignes 36a, 36c, et 36d inhibées. Ainsi, la ligne de bits 34b est électriquement reliée à la ligne de sortie de pré-décodeur 38a et la ligne de bits 34f est simultanément reliée à la ligne de sortie de pré-décodeur 38b.Le bit b2 est alors utilisé pour ne choisir que la sortie du pré-décodeur 26k afin de relier ainsi la ligne 38b de sortie du pré-décodeur à la sortie 33 du décodeur 30. En conséquence, s'il y a une diode présente à l'intersection de la ligne de mots 32b et de la ligne de bits 34f, un écoulement unidirectionnel de courant sera alors possible. Par ailleurs, si aucune diode n'est présente dans l'agencement 12 à cette intersection, alors aucun écoulement de courant ne sera possible. Les lignes inhibées de mots et de bits 32a, 32c et 32d, et 34a, 34c, 34d, 34e, 34g et 34h respectivement sont toutes reliées à Vdd par les désélecteurs 17, 27 à la façon précédemment expliquée. Afin de "lire" le contenu de la cellule de mémoire à l'emplacement adressé, une tentative est faite pour faire passer du courant à travers une diode pouvant être présente, afin de tenter ainsi de faire passer du courant de la ligne de sortie de décodeur de bit 3 à la ligne de sortie de décodeur de mot 45. La réussite ou non de cette tentative détermine si un "o" ou un "1" sera lu de la cellule adressée. Comme on l'a précédemment décrit, la ROM 10 selon l'invention comprend un agencement 12 en x-y qui contient 2k cellules de mémoire. Chaque cellule comprend une intersection d'une ligne de mots et d'une ligne de bits où est formée sélectivement une diode à contact enfoui. (quand la ROM est "programmée") comme on l'a précédemment décrit. Afin de construire la ROM selon le mode de réalisation préféré de l'invention, on commence par un substrat isolant sur lequel peut être tiré un matériau semi-conducteur monocristallin tel que le substrat en saphir 60 de la figure 3. Sur le substrat en saphir 60, est tirée par épitaxie une couche 62 en semi-conducteur monocristallin composée de silicium dans le mode de réalisation préféré de l'invention. Dans le mode de réalisation préféré de l'invention, la couche en silicium 60 a une surface parallèle au plan (100) de l'axe cristallographique. Le substrat 60, avec la couche en silicium épitaxié 62 par-dessus, est placé dans un four d'oxydation chauffé à environ 10500C pendant un temps suffisant pour tirer une couche d'oxyde 64 d'une épaisseur de l'orde de 1000 A à la surface de la couche en silicium 62. Alors, une couche de "photorésist" ou photoréserve 66 est appliquée à la surface de la couche 64 en bioxyde de silicium. En utilisant un premier photomasque, la couche66 est définie photolithographiquement , afin de pouvoir l'utiliser pour transformer la couche en silicium 62 en ligne de bits de l'agencement12et#extensions des lignes de bits qui font partie du circuit pré-décodeur de mot et circuit désélecteur de ligne de mots précédemment décrits.Alors, la couche 66 de"photoresist" définie est développée et utilisée comme masque d'attaque pour définir la couche 64 en bioxyde de silicium . Typiquement, on utilise un agent d'attaque tel que de l'acide fluorhydrique tamponné (HF), pour retirer les parties de la couche 64 de bioxyde de silicium qui sont exposées à travers le masque d'attaque. Alors, les parties de la couche en silicium sous-jacente 62 qui sont exposées à la suite de l'attaque de la couche 64 sont retirées par attaque dans un agent d'attaque approprié tel que de la potasse (KOH). Dans l'attaque des parties exposées de la couche en silicium 62, on utilise la couche précédemment attaquée de bioxyde de silicium 64 comme masque, afin de transformer ainsi la couche 62 en rots. Alors, les parties restantes de la couche 66 sont arrachées pour donner, à la couche en silicium 62, la structure représentée sur la figure 4. La ROM partiellement formée est alors couverte d'une seconde couche d'un matériau de "photorésist" qui est défini en une seconde étape photolithographique en utilisant un second photomasque. La couche de "photcresist" est définie pour exposer tous les transistors à canal du type Ns s'ils sont présents, tout en couvrant tous les transistors à canal du type Bt Des ions accepteurs, comme des ions de bore, sont implantés dans les transistors MOS à canal du type Nlafin d'établir urstensionsde seuil. Dans le mode de réalisation préféré de l'invention, les ions accepteurs sont implantés à un seuil d'énergie de l'ordre de 70 KeV à une dose de l'ordre de 13 ions par centimètre carré. Alors, la seconde couche de "photoresist" est arrachée, et tout le substrat est soumis à une implantation non sélective d'un ion donneur tel que du phosphore, à une énergie de tordre de 70 KeV à une dose de l'ordre de 10 ions par centimètre carré afin d'établir la tension de seuil des transistors MOS à canal P. Ensuite, tout oxyde est retiré de la ROM 10 partiellement formée, qui est alors placée dans un four d'oxydation chauffé à environ 1000 C pendant un temps suffisant pour faire rostre des couches d'oxyde 68 sur Q une épaisseur de l'ordre de SDA sur les surfaces exposées de silicium, comme on peut le voir sur la figure 4. Les couches 68 sont illustrées sur les couches épitaxiées définies en silicium comprenant les lignes de bits 34a-34h et les extensions des lignes de mots 42a, 52a. En se référant maintenant à la figure 5, une autre couche de11photorésist"70 est appliquée sur la surface de la pastille et un troisième photomasque, appelé le basque de contact enfoui surdimensionné" est utilisé pour définir la couche 70. La couche définie 70 est utilisée comme masque d'implantation d'ions qui expose les couches d'oxyde 68 dans toutes les zones où des contacts enfouis ou noyés peuvent être formés c'est-à-dire toute la surface de l'agencement de mémoire 12.L'oxyde est alors exposé sur les intersections dans les désélecteurs de lignes de mots 17, les pré-décodeurs de mots 18, les pré-décodeurs de bits 26 et les désélecteurs de lignes de bits 27 où aucun transistor MOS à canal du type ~ n'est souhaité, c'est-à-dire les intersections qui ne sont pas représentées par un "xt' sur la figure 2. Une profonde implantation P+ d'ions accepteurs, comme des ions de bore (représentés par les flèches sur la figure 5) est alors effectuée à une énergie de l'ordre de 70 KeV à une dose de l'ordre de 1013 ions par centimètre carré à travers les couches d'oxyde 68 dans le silicium épitaxié.L'implantation profonde d'ions P+ sert à donner, aux lignes de bits 34a-34h, une conductivité du type P+ et à mettre en courtcircuit les transistors MOS à canal du type P- qui se formeraient autrement dans les désélecteurs 17, 27 et les pré-décodeurs 18, 26 aux intersections non désignées par "x" sur la figure 2. Une autre couche de "photoresist" (non représent6@ est alors appliquée sur la couche existante 70, et un quatrième photomasque , appelé le "masque de programmation" ou le "masque de contact enfoui" est utilisé pour exposer sélectivement des zones ou surfaces des couches d'oxyde 68 où il y aura des intersections dans l'agencement 12 et où des diodes à contact enfoui seront formées.La couche de "photoresist" nouvellement définie est alors développée et utilisée comme masque d'attaque pour retirer des couches exposées d'oxyde 68 des lignes de bits 34 choisies aux emplacements où ces lignes de bits seront croisées par les lignes de mots et où l'on souhaite des diodes à contact enfoui, c'est-à-dire des lignes de bits 34a, 34.d, 34g et 34h comme on le verra sur la figure 6. Les deux couches de '1photorésist" se trouvant sur la pastille sont alors retirées. Ensuite, une couche 72 de silicium polycristallin est déposée sur une épaisseur de l'ordre de 6500 A audessus de toute la surface de la mémoire 10 partiellement formée3 par tout procédé approprié. La couche 72 est dopée pour avoir une conductivité du type N+, typiquement en utilisant de l'oxychlorure phosphoreux. Par suite du dopage de la couche en silicium polycristallin 72, des diodes à contact enfoui se forment entre la couche 72 et les lignes de bits 34a, 34d, 34g et 34h d'où les couches d'oxyde 68 ont été retirées comme cela est représenté sur la figure 6. Ainsi, la définition des ouvertures des contacts enfouis en utilisant le quatrième photomasque, sert à programmer l'agencement 12 de la ROM 10. La couche 72 en silicium polycristallin est alors couverte d'une nouvelle couche de "photoresist" (non représentée) utilisée dans une étape photolithographique avec un cinquième photomasque pour définir la couche en silicium polycristallin 72 en diverses lignes de mots et lignes de pré-décodeurs. De plus, la couche 72 est définie pour former des interconnexions et des portes du circuit logique qui est incorporé dans la mémoire 10. Le circuit logique comprend les registres, sélecteurs, étages d'attaque, et autres,ainsi que les décodeurs et pré-décodeurs décrits ici. A la suite de la définition de la couche en silicium polycristallin 72, comme on peut le voir sur la figure 6, les régions de source et de drain du type P+ et du type N+ des divers transistors dans la mémoire 10 sont formées en utilisant deux photomasques supplémentaires et des étapes photolithographiques suivies d'étapes standards d-'implantation d'ions. Alors, une couche d'oxyde de champ 74 est déposée sur la surface de la mémoire ROM 10 partiellement formée. Ensuite, des ouvertures 75 sont photolithographiquement définies dans oxyde de champ 74 puis les ouvertures 75 sont formées par attaque. Ensuite, une couche de métal est appliquée sur la surface de la ROM 10 partiellement complétée et la couche de métal est définie photolithographiquement pour former des interconnexions et les contacts en métal en quinconce 44a, 50a, comme on peut le voir sur la figure 7. Enfin, une couche d'oxyde protecteur 76 est déposée sur la surface de toute la mémoire ROM 10, et des ouvertures de plots de liaison (non représentées) y sont formées, afin de compléter ainsi la mémoire ROM 10. Tandis que la présente invention a été décrite en se référant à une structure SOS , ceux qui sont compétents en la matière reconnaitront qu'une version de silicium en vrac ou en masse de la ROM peut facilement être mise en oeuvre en remplaçant les lignes en silicium épitaxié par des diffusions dans un substrat en silicium en masse. Etant donné le fait que les autres aspects de l'invention découlent directement de la description de l'invention se rapportant aux figures 1 et 2, ceux qui sont compétents en la matière n'auront besoin d'aucune explication supplémentaire du mode de mise en oeuvre de la ROM selon l'invention dans une structure de silicium en masse. Tandis que le mode de réalisation préféré de la présente invention a été décrit ici, ceux qui sont compétents en la matière reconnaîtront que de nombreux changements peuvent lui être apportés. En particulier, la ROM peut être construite selon la présente invention avec les types de conductivité des diverses régions de semi-conducteurs inversés. De même, le nombre et la disposition des cellules de mémoire dans l'agencement x-y peuvent être changés. Ainsi, tandis que l'on a décrit une conception d'une mémoire ROM 32 x I , une mémoire ROM de 32K x 8 employant la présente invention a été étudiée par les présents inventeurs. De même, d'autres changements, comme le remplacement des semi-conducteurs par des métaux tels que l'aluminium, ou l'utilisation de diodes Schottky dans l'agencement x-y sont considérés comme faisant partie du cadre de l'invention. Ainsi, les lignes de mots en semi-conducteur peuvent être remplacées par des lignes de mots en métal formant des diodes Schottky dans l'agencement x-y avec des lignes de bits en semiconducteur sous-Jacentes. Bien entendu, l'invention n'est nullement limitée au mode de réalisation décrit et représenté qui nta été donné qu'à titre d'exemple. En particulier, elle comprend tous les moyens constituant des équivalents techniques des moyens décrits ainsi que leurs combinaisons si cellesci sont exécutées suivant son esprit et mises en oeuvre dans le cadre de la protection comme revendiquée. REVENDICATIONS 1.- Sélecteur de ligne, caractérisé par (a) une première quantité de lignes d'entrée sensiblement parallèles (34a-34h) d'un premier type de conductivité qui entrent dans ledit sélecteur d'un premier coté à un premier pas; (b) une seconde quantité de lignes conductrices sensiblement parallèles (36a-36d) qui sont sensiblement perpendiculaires auxdites lignes d'entrée, lesdites lignes (36a-36d) croisant lesdites lignes d'entrée (34a-34h) par-dessus et étant séparées desdites lignes d'entrée par des isolateurs (68) à chaque intersection où l'une desdites secondes lignes (36a-36d) croise l'une desdites lignes d'entrée (34a-34h);; (c) un seul transistor MOS formé dans chacune desdites lignes d'entrée (34a-34h) en inversant le type de conductivité de chacune desdites lignes d'entrée endessous d'une seule desdites lignes sensiblement parallèles (36a-36d), la seule desdites lignes étant la porte dudit transistor MOS; et (d) au moins une ligne de sortie (38a ou 38b) composée de la jonction d'au moins deux desdites lignes d'entrée (34a-34h) du ctté dudit transistor MOS opposé au ctté où lesdites lignes d'entrée (34a-34h) entrent dans ledit sélecteur, ainsi ledit sélecteur peut recevoir lesdites lignes d'entrée (34a-34h) d'un côté audit premier pas et choisir des lignes d'entrée particulières pour connexion électrique à ladite ligne de sortie (38a, 38b) par polarisation appropriée desdites lignes conductrices (36a, 36b), ainsi seuls des transistors MOS choisis sont mis en conduction afin de décoder ainsi lesdites lignes d'entrée (34a-34h) pour connexion à ladite ligne de sortie (38a, 38b) tout en augmentant simultanément le pas effectif desdites lignes d'entrée décodées (34a-34h). 2.- Sélecteur selon la revendication 1, caractérisé en ce que les lignes d'entrée (34a-34h) précitées sont formées de silicium. 3.- Sélecteur selon la revendication 2, caractérisé en ce que les lignes d'entrée (34a-34h) précitées sont formées de silicium épitaxié sur un substrat isolant (60). 4.- Sélecteur selon la revendication 3, caractérisé en ce que les secondes lignes (36a-36d) précitées sont formées de silicium polycristallin et dopé. 5.- Sélecteur selon la revendication 3, caractérisé en ce que les isolateurs (68) précités sont formés de régions en bioxyde de silicium qui recouvrent la première quantité de lignes (34a-34h) précitée 6.- Sélecteur selon la revendication 2, caractérisé en ce que la seconde quantité de lignes (36a-36d) précitée est composée de métal. 7.- Sélecteur selon la revendication 6, caractérisé en ce que le métal précité est de l'aluninium. 8.- Sélecteur selon la revendication 2, caractérisé en ce que le nombre de lignes d'entrée (34a34h) précitées dépasse le nombre de lignes conductrices (36a-36d) précitées et en ce que le nombre de lignes de sortie (38a, 38b) est inférieur ou égal au nombre de lignes d'entrée (34a-34h) divisé par le nombre de lignes conductrices (36a-36d).