Brevet FR2475329A1 — publié le 19810807

2475329. - 1- EQUIPEMENT DE COMMANDE DE COMMUNICATION. La présente invention a trait à un équipement de commande de communication pour un système de calculateurs en temps réel relié par fil, en particulier, a trait à un équipement possé- dant un ensemble de processeurs dont chacun exécute des traite- ments de base de fonctions de commande de communication simul- tanément pour assurer un fonctionnement à vitesse élevée, avec une structure simple, et la possibilité de modification aisée de cet équipement. L'équipement de commande de communication est installé entre un calculateur hôte qui assure le traite- ment des données et un ensemble de terminaux, ou un autre cal- culateur hôte, ou des lignes de communication qui sont reliées à un équipement terminal ou à un autre calculateur h6te. Cer- taines des tâches qui sont accomplies par l'équipement de com- mande de communication sont de recevoir et d'émettre un code ACK/NAC, de contrôler le fonctionnement de terminaux ou un état de dépassement de temps ou le changement d'état des lignes, de contrôler l'état de chaque ligne, et de contrôler le trans- fert de données entre un calculateur hÈte et des lignes. Le role de l'équipement de commande de communication est défini par une procédure de commande de communication, telle que la BASIC MODE CONTROL PROCEDURE publiée sous les références ISO 1745, ISO 2111, ISO 2628, ISO 2629 par ISO (Organisation Internationale de Normalisation), ou la HIGH LEVEL DATA LINK CONTROL PROCEDURE publiée sous les références ISO 3309, ISO 4335, DIS 6159, DIS 6256 par ISO. La Fig. lA représente un exemple d'un schéma synoptique général d'un système de calculateurs en temps réel reliés par fil dans lequel un ensemble de terminaux, ou un autre calcula- teur h6te sont reliés à un calculateur hOite par l'intermédiaire d'une interface de ligne, un équipement de commande de communi- cation ECC, et une interface de calculateur hôte. Egalement, une mémoire tampon est installée pour conserver temporairement les données transférées entre le calculateur hOte et les terminaux. L'interface de ligne a pour rdle de convertir des - 2 - données série en données parallèle ou vice-versa, d'assembler ou de désassembler les caractères et les paquets de données, de contrôler le format d'un bloc ou d'un paquet, de signaler l'état anormal d'une ligne à l'équipement EMC, de signaler la réception d'un bloc à l'équipement ECcL, d'émettre un code de fin vers l'équipement ECC lorsqu'un code de contrôle pro- venant de cet équipement a été reçu et que l'opération pour le code de contrôle a été achevée. L'équipement de commande de communication ECC a pour rôle de traiter la procédure de commande de communication comme mentionné ci-dessus. Les données réelles traitées par l'interface de ligne ou l'équi- pement de commande de communication sont conservées dans une mémoire tampon. Ainsi, un calculateur hôte est relié à un ensemble de terminaux ou de lignes de communication par l'in- termédiaire d'une interface de ligne, d'un équipement de com- mande de communication, d'une interface hôte, et d'une mémoire tampon, et. un calculateur hôte peut être ainsi déchargé du travail ayant trait au traitement d'un terminal ou d'une ligne. En variante, certaines des taches de l'interface de ligne sont partagées par un premier équipement de commande de commu- nication ECC1 comme représenté sur la Fig. 1B. Dans ce cas, l'interface de ligne a seulement pour objet de convertir des données série en données parallèle ou vice-versa, de surveil- ler le changement d'état des lignes, de contrôler les lignes, et le premier équipement de commande de commutitation a pour rôle d'assembler ou de désassembler des caractères et des blocs ou paquets et de renvoyer un code de fin à un second équipement de commande de communication ECC2, qui fonctionne selon la procédure de contrôle de communication telle que mentionnée ci-dessus. Un équipement de commande de communication classique utilise un système logique commandé par programme, qui exé- cute une instruction machine l'une après l'autre en succes- sion temporelle, ou un système logique câblé. Les contrôleurs - 3 - de communication IBM modèle 3704, 3705-I et 3705-II sont des exemples du premier type et les contrôleurs de communication IBM modèle 2703 et 2704 sont des exemples du second type. L'équipement de commande de communication commandé par programme peut en outre appartenir à deux catégories: un modèle à instructions machine et un modèle à microprogramme qui ne possède pas d'instructions machine. Un modèle à ins- tructions machine présente l'avantage d'une structure simple et d'une quantité de circuiterie faible, mais présente les inconvénients de prendre un temps important pour effectuer une tache à cause du fonctionnement en succession temporelle, de nécessiter un grand nombre d'emplacements de mémoire pour conserver le programme afin d'exécuter les instructions ma- chine, et d'exiger beaucoup de temps pour mettre au point et contrôler un programme. De plus, le modèle à instructions ma- chine présente l'inconvénient d'un nombre de lignes de commu- nication ou de terminaux traités par l'équipement ECC res- treint à cause de la diminution du transit d1e à l'accroisse- ment des opérations dynamiques de l'exécution d'un programme. Un modèle à microprogramme présente les inconvénients similai- res à ceux d'un modèle à instructions machine. Egalement, le rendement d'un modèle à microprogramme est mauvais. En outre, un modèle à logique câblée présente l'inconvénient d'exiger une grande quantité de circuits, la modification et/bu le changement de l'équipement est presque impossible. Ainsi, l'é- quipement ne peut pas suivre le changement de la procédure de commande de communication, bien que ce modèle à logique c&blée présente l'avantage d'une grande aptitude au traitement. En conséquence, lorsque la vitesse de transmission de données est faible, par exemple inférieure à 48 kb par seconde, un équipement de commande de communication de l'art antérieur peut traiter le terminal allaigne. Cependant, lorsque la vitesse de transmission de données est élevée, par axemple supérieure à 1 Mb par seconde en utilisant des canaux de trafic par sa- -4- tellite à vitesse élevée, un équipement de l'art antérieur est presque inutilisable. La présente invention a par conséquent pour but de sur- monter les invonvénients et limitations d'un équipement de commande de communication de l'art antérieur en réalisant un équipement de contrôle de communication nouveau et perfec- tionné. La présente invention a également pour but de réaliser un équipement de commande de communication qui soit de structure simple, puisse traiter de nombreuses lignes de communication ou terminaux de données à vitesse élevée, et permette la mo- dification et/ou l'extension des fonctions de l'équipement et/ou de la procédure de commande de communication. L'idée fondamentale de la présente invention est la l5 présence d'un ensemble de processeurs de base qui opèrent simultanément, en réponse à un code de déclenchement provenant d'un circuit extérieur ou d'un circuit de base de temps, et au code d'état instantané (phase de-contrôle) de la ligne de communication ou du terminal. Selon le mode de réalisation préféré de la présente inven- tion, l'équipement de commande de communication connecté à un calculateur hôte et à un ensemble de terminaux par l'intermé- diaire de lignes de communication comporte (a) une mémoire d'état (10) possédant un ensemble de champs pour chaque ligne, lesdits champs comprenant au moins un état instantané de la ligne de communication ou du terminal, une information con- cernant l'établissement d'une liaison de données d'émission ou d'une liaison de données de réception entre le calculateur hôte et les terminaux, des compteurs pour compter les nombres de répétition de chaque traitement, des compteurs de temps pour contrôler une situation de dépassement de temps, (b) un circuit de base de temps pour mettre à jour le contenu des champs des- dits compteurs de temps dans chaque période prédéterminée dans ladite mémoire d'état (10), délivrant une donnée de déclenche- 2475329: ment lorsque ledit contenu atteint une valeur prédéterminée, (c) un circuit (2) d'enregistrement de données de déclenche- ment pour conserver l'ensemble d'un code de déclenchement et d'un numéro de ligne ou un numéro de trajet qui délivre les- dites données de déclenchement, lesdites données de déclenche- ment étant délivrées par ledit calculateur hôte, ladite inter- face de ligne, et ledit circuit de base de temps (11), (d) une logique de transfert d'état (5) pour délivrer un code d'opéra- tion prédéterminé répondant à la combinaison du présent état délivré par ladite mémoire d'état (10) et du code de déclen- chement délivré par ledit circuit d'enregistrement (2) de données de déclenchement, (e) une mémoire de table (6) possé- dant une table fixe pour décoder la sortie de ladite logique (5) de transfert d'état et délivrant un code d'opération pour chaque champ ayant trait à ladite mémoire d'état (10), et (f) un ensemble de processeurs de base assurant chacun le rôle fondamental de processus de commande de communication selon le champ associé de ladite sortie de la mémoire (6) et de la sortie de L a d.i t e. mémoire (10) pour délivrer i'in- formation révisée dans chaque champ, les sorties des proces- seurs de base étant appliquées à la mémoire d'état, au calcu- lateur hôte, et à l'interface de ligne, et lesdits processeurs de base fonctionnant simultanément et indépendamment les uns - des autres. Les buts, caractéristiques et avantages qui précèdent, ainsi que d'autres, de la présente invention seront mieux appréciés et compris à la lecture de la description qui va suivre, en regard des dessins annexés. Dans ces derniers: - les Figs. lA et 1B représentent les concepts fondamentaux du système de communication de données entre un calculateur hôte et un ensemble de terminaux utilisant un équipement de commande de communication; - la Fig. 2A et la Fig. 2B représentent un schéma synoptique simplifié de transfert d'état de communication de données en vue de l'explication du concept de la présente invention. -6- - la Fig. 3 est un schéma synoptique simplifié du présent équipement de commande de communication; - la Fig. 4 est un schéma synoptique détaillé du présent équipement de commande de communication; - la Fig. 5 représente la succession temporelle de fonctionne- ment de l'équipement de la Fig. 4; - la Fig. 6 est un schéma sytoptique du circuit de contrôle de traitement 3 de la Fig. 4; - la Fig. 7 est un exemple de la logique de transfert d'état de la Fig. 4; - la Fig. 8 est un exemple du contenu de la mémoire 6 de la Fig. 4; - la Fig. 9 représente le-fôrmat de la mémoire d'état 10 pour chaque ligne de la Fig. 4; _ la Fig. 10 représente la configuration des processeurs i base 8-1 à 8-12 de la Fig. 4; - les Figs. ll(A) à ll(E) représentent les schémas de blocs des processeurs de base 81 à 8-12; - la Fig. 12 est un schéma de blocs du circuit de minuterie. Le modèle simplifié de la présente invention est tout d'abord expliqué selon les Figs. 2A, 2B et 3 en vue d'une compréhension aisée de la présente invention, et ensuite, le mode de réalisation détaillé est décrit selon les Figs. 4 à 12. Dans l'explication qui va suivre, on suppose qu'un équipe- ment de commande de communication est utilisé comme représenté sur la Fig. lA, et que l'équipement de commande de communica- tion effectue la commande d'une communication selon une procé- dure de contrôle en semi-duplex, entre les terminaux et le calculateur h6te. Dans le système de communication à prodé- dure de contrôle en mode fondamental en semi-duplex, chaque terminal peut émettre des données vers le calculateur hôte, et un calculateur hôte peut émettre des données vers un ter- minal en alternance, mais un calculateur hôte et un terminal ne peuvent pas émettre des données simultanément sur une 2475329-: - 7- seule ligne. C'est-à-dire qu'un terminal et un calculateur hôte ne peuvent pas émettre des données à moins qu'un signal -d'autorisation soit reçu. Un texte ou des données transmis entre un terminal et un calculateur hôte peuvent être d'un format quelconque. Dans une Procédure de commande en Mode Fondamental selon ISO 1745, un texte est intercalé entre un code STX (début du texte) ou un code SOH (début du titre), et un code ETX (fin de texte). Par- fois un code BCC (code de contrôle de bloc) suit le code ETX dans le but d'un contrôle d'erreur. Lorsqu'un texte est long, on le divise en un ensemble de blocs, et chaque bloc est in- tercalé entre un code STX et un code ETB (fin de bloc de trans- mission). Dans la procédure de commande de chaînon à haut niveau selon ISO 3309, l'ensemble du texte possède la confi- guration de trame (01111110), une configuration d'adresse, une configuration de contrôle, le texte à transmettre, une configuration FCS (séquence de contrôle de trame) dans le but d'un contrôle d'erreur, et une configuration de trame (01111110). La présente invention peut traiter non seulement les deux formats qui précèdent, mais également tout autre for- mat d'-un texte. En. outre, la présente invention peut traiter non seulement le système de communication en semi-duplex précité, mais également tout autre système de communication comme le système de communication en duplex total et/ou autre système de communication en semi-duplex. Les concepts d'état, de transfert d'état, de changement d'état et de déclenchement sont les concepts les plus impor- tants de la présente invention. Ces concepts sont expliqués en relation avec les Figs. 2A et 2B. Sur ces figures, les états A à L représentent les conditions particulières de cha- que ligne et un état se modifie en un état suivant comme in- diqué par une flèche sur la Fig. 2A à la réception d'un dé- clenchement. Une flèche de la Fig. 2A qui provoque le change- ment d'un état dans un autre est appelée "Déclencheur". Le 2475329 ' -8- schéma de l'état des Figs. 2A et 2B n'est pas le schéma réel, mais est simplement un modèle en vue de l'explication. Sur les Figs. 2A et 2B, chaque état A à L ont la signification suivante A Etat neutre B Etat après réception d'une séquence ENQ C Etat selon lequel un code ACK est émis D Etat après émission du code ACK E Etat après réception de données F Etat selon lequel un code ACK est émis G Etat après émission du code ACK H Etat après réception d'un code inverse (abandon du droit à émettre) I Etat selon lequel un code inverse est émis J Etat après émission d'un code inverse K Etat après réception d'un code fin de transmission L Etat selon lequel un code de fin de transmission est émis Egalement les déclencheurs A' à L' qui déclenchent le changement d'un état ont la signification suivante: A': réception d'une séquence ENQ-provenant d'un ter- minal B'-: instruction provenant d'un calculateur hôte indi- quant l'établissement d'une liaison de données depuis un terminal ou d'un autre hôte au calcula- teur hôte C': code de fin provenant d'une interface de ligne D':réception de donnée provenant d'un-terminal E':instruction provenant d'un calculateur hôte pour. émettre un code ACK F': code de fin provenant d'une interface de ligne G':réception d'un code inverse provenant d'un terminal H':instruction provenant d'un calculateur hôte pour émettre un code inverse -9- I': code de fin provenant d'une interface de ligne J': réception d'un code de fin de transmission prove- nant d'un terminal K': instruction provenant d'un calculateur hôte pour émettre un code de fin de transmission L': code de fin provenant d'une interface de ligne Sur les Figs. 2A et 2B, on suppose que la ligne particu- lière ou le terminal est libre, et que le ECC indique l'état A à ce circuit. Lorsque le terminal à l'extrémité de cette ligne lOdésire émettre des données vers le calculateur hôte, ce ter- minal émet tout d'abord la séquence ENQ en direction du calcu- lateur hôte par l'intermédiaire du ECC. Lorsque le ECC reçoit cette séquence ENQ (déclencheur A'), le ECC accuse réception de la séquence ENQ au calculateur hôte et change l'état de A à B. Ensuite, le calculateur hôte donne l'instruction au ECC d'établir la liaison de données vers l'amont en provenance du terminal vers le calculateur hôte (déclencheur B'). Le ECC émet le code ACK qui est la réponse à la séquence ENQ indiquant que le calculateur hôte est prêt à recevoir des données, et modifie l'état de B en C. Lorsque ce code ACK a été émis, l'interface de ligne renvoie le code de fin (déclencheur C') au ECC, ensuite le ECC change l'état de C en D. Lorsque la liaison de données est établie et que le terminal est reconnu par le calculateur hôte, le terminal commence à émettre des données qui ont le caractère STX, un texte, et le caractère ETX ou le caractère ETB (déclencheur D'). Lorsque le ECC reçoit les données, il en informe le calculateur hôte, et chan- ge l'état de D en E. Lorsque la transmission de données en provenance du terminal prend fin et que toutes les données sont reçues sans erreur, le calculateur hôte émet le code d'ins- truction ACK au ECC (déclencheur E') pour émettre le code ACK. Ensuite, le ECC envoie le code ACK au terminal l'avisant que toutes les données provenant du terminal sont reçues sans erreur, et change l'état de E en F. Lorsque ce code ACK a été 2475329 - - 10 - émis, l'interface de ligne renvoie le code de fin (déclen- cheur F') au ECC, ensuite l'état est changé de F en G. Lors- qu'il y a plusieurs blocs à émettre depuis le terminal vers le calculateur hdte, les états E,F et G sont répétés comme représenté par la petite boucle sur la Fig. 2A. Lorsque le terminal a émis toutes les données en direction du calcula- teur hôte, le terminal émet le code inverse (déclencheur G'). Le code inverse provenant du terminal signifie que toutes les données en provenance de celui-ci ont été émises, et que le terminal est prêt à recevoir les données en prove- nance du calculateur hôte. Ce code inverse est utilisé à cause du système de communication à procédure de commande en mode fondamental semi-duplex qui émet des données alternativement. A la réception du code inverse (déclencheur G'), le ECC en informe le calculateur hôte, et change l'état de G en H. Si le calculateur hôte n'a pas de données à transmettre à ce terminal, il donne l'instruction au ECC d'émettre le même code inverse (déclencheur H'). Ensuite, le ECC émet le code inverse en direction du terminal et change l'état de H en I. Lorsque ce code inverse a été émis, l'interface de ligne renvoie le code de fin (déclencheur 1') au ECC, et l'état est modifié de I en J. Lorsque le terminal reçoit ce code inverse, il commence la fin de la transmission en émettant le code fin de transmission (déclencheur J'). Le ECC accuse réception du code de fin de transmission au calculateur hôte, et change l'état de J en K. Le calculateur hôte, ensuite, donne l'instruction de fin de transmission en émettant le code de fin de transmission (déclencheur K'). Ensuite, le ECC émet le code de fin de transmission au terminal et change l'état de K en L. L'interface de ligne renvoie le code de fin de transmission au ECC lorsque ce code a été émis (déclencheur L') et la liaison de données est interrompue. Ainsi l'état dans le ECC pour cette ligne revient à l'état neutre initial A. - il - Comme il ressort de l'explication qui précède, les opérations d'un équipement de commande de communication ECC sont de changer l'état de chaque circuit, d'émettre des données ou informations en direction du calculateur hôte et/ou d'un terminal, et/ou de contrôler la condition de dé- passement de temps qui est la condition selon laquelle la réponse attendue n'est pas reçue dans la période de temps prédéterminée. Et, le changement d'état se produit lorsqu'une donnée de déclenchement est reçue. La donnée de déclenchement est engendrée soit dans un dispositif d'interface de ligne, soit dans un calculateur hôte, et également cette donnée de déclenchement est engendrée dans un équipement de commande de communication ZCC lorsque la condition de dépassement de temps appara t. Ainsi, le fonctionnement du ECC est simple dans chaque ligne; cependant, puisque le ECC doit traiter de nombreuses lignes simultanément même lorsque la vitesse de transmission d'une ligne est très élevée, la vitesse de fonc- tionnement du ECC doit Etre très élevée. La Fig. 3 représente le schéma synoptique simplifiée de l'équipement de commande de communication ECC selon la pré- sente invention, dans lequel le numéro de référence 2 désigne un circuit d'enregistrement de donnée de déclenchement qui est réalisé sous la forme d'une mémoire premier entré-premier sorti (FIFO) conservant une donnée de déclenchement possédant le numéro de ligne et un code de déclenchement (l'un3 de A' à L' sur la Fig. 2A). Les entrées de ce circuit d'enregistre- ment 2 sont délivrées par l'interface de ligne, le calcula- teur hôte, et l'équipement de commande de communication lui- mOme en cas de dépassement de temps. Lorsqu'une donnée de déclenchement apparatt, elle est introduite dans le circuit 2 avec le numéro de ligne et le code de déclenchement. Le numé- ro de référence 5 sur la Fig. 3 désigne une logique de trans- fert d'état qui reçoit le code de déclenchement en provenance du circuit d'enregistrement 2 et l'état instantané provenant - 12 - de la mémoire d'état 10. La logique de transfert d'état 5 détermine quelle opération ECC doit exécuter à la réception du code de déclenchement dans-l'état particulier. La logique est représentée sur le tableau 1 à titre d'exemple, dans lequel le ECC accomplit l'opération (01) à la réception du premier code de déclenchement (1) dans l'état A. Si le second code de déclenchement apparatt dans l'état B, le ECC exécute l'opération (02). La logique de transfert d'état 5 est réalisée soit par une mémoire de table, soit par la combinaison de circuits ET, de circuits OU et de circuits NON. Le décodeur 6 décode le code d'opération délivré par la logique 5, c'est-à- dire que chaque code d'opération du Tableau 1 est composé de certains des traitements fondamentaux tels que représenté sur le Tableau 2. Sur le tableau 2 la'opération (10) est la com- binaison des traitements de base d, e et f. et l'opération (02) est la combinaison des traitements de base b,d,e et f. Chaque traitement de base peut être effectué simultanément sans interférer avec d'autres traitements fondamentaux. Les sorties décodées du décodeur 6 sont appliquées aux processeurs de base 8 (8-1 à 8-n). Chacun de ces processeurs de base accomplit seulement une seule opération fondamentale. Par exemple, le premier processeur de base 8-1 accomplit le chan- gement d'état, et d'autres processeurs de base effectuent le réglage d'une minuterie pour un contrôle de dépassement de temps, pour transférer des données au calculateur hôte ou à un terminal, et autres. Il faut remarquer que la présence d'un ensemble de processeurs de base est la caractéristique importante de la présente invention. Les processeurs de base exécutent les traitements de base a,b,c,d,e,f,etc. Les sorties des processeurs de base 8 sont appliquées à la mémoire d'état pour modifier l'état, au calculateur hôte, et à des terminaux, etc. 2475329X - 13 - Ainsi, selon le code de déclenchement dans l'état par- ticulier, l'ensemble des processeurs de base 8 fonctionnent simultanément. Il faut remarquer qu'un équipement de commande de communication de l'art antérieur effectue les traitements de base l'un après l'autre en succession temporelle, et ces traitements de base ne sont pas effectués simultanément. Tableau 1 tt A B C D E F G H I déclencheur 1 01 20 20 20 20 20 20 20 20 2 10 02 01 06 OA 06 20 20 10 3 10 03 20 07 07 20 20 20 10 4 10 04 20 08 08 20 20 20 10 O0 05 20 09 OB 20 220 20 10 6 10 20 20 20 20 20 OC 20 10 7 10 10 10 10 10 10 10 OD 10 Tableau 2 Numéro de programme combinaison de traitements fondamentaux 0.1 d+e+f 02 b+d+e+f 03 a+d+e+f 04 a+b+e+f a+b+e+f 06 d+e+f 07 a+c+d+e+f 08 a+b+d+e+f 09 a+e+f OA b+d+e+f OB a+b+e+f OC a+d+e+f QD a+f 2475329 2 - 14 - L'explication détaillée du présent équipement de con- trôle de communication est maintenant présenté en regard des Figs. 4 à 12. La Fig. 4 est un schéma synoptique détaillé du présent équipement de commande de communication. Sur la Fig. 4, le numéro de référence 1 désigne une source de déclenchement,gui se trouve dans des terminaux réels au delà de lignes de communication et du calculateur hôte. Le numéro de référence 2 désigne un circuit d'enregis- trement de données de déclenchement, qui est le m9me que celui de la Fig. 3, et est réalisé par exemple sous la forme d'une mémoire premier entré premier sorti (FIFO) conservant une donnée de déclenchement avec le numéro de ligne et un code de déclenchement. Le circuit- d'enregistrement 2 de don- nées de déclenchement reçoit également des données d'entrée (demandes de déclenchements) en provenance du circuit minute- rie 11 du présent équipement. Le numéro de référence 3 désigne un circuit de contrôle de traitement qui déclenche le fonc- tionnement du présent équipement de commande de communication seulement lorsque le circuit minuterie 11 est inactif, le nu- méro de référence 4 désigne un circuit de maintien (circuit de verrouillage) pour conserver un code de déclenchement pro- venant du circuit d'enregistrement 2 de données de déclenche- ment et un code d'état provenant d'un autre circuit de main- tien 9. Le numéro de référence 5 désigne une logique de trans- fert d'état, qui est la m4me que la logique 5 de la Fig. 3, et est réalisée par exemple sous la forme d'une mémoire de table, une combinaison de circuits ET, de circuits OU et de circuits NON, ou d'un réseau logique progzamfabIe{PLA). La logique de transfert d'état 5 détermine quelle opération le ECC doit exécuter à la réception du code de déclenchement dans l'état particulier pour la ligne désignée. Le contenu de la logique 5 est représenté sur la Fig. 7, qui est une partie de la logique détaillée et réelle du ECC pour un système de communication à 2475329 ' procédure de commande en mode fondamental en semi-duplex, bien que la logique du Tableau 1 soit simple pour faciliter la compréhension. Le numéro de référence 6 désigne une mé- moire qui fonctionne de façon similaire au décodeur 6 de la Fig. 3. Le contenu de la mémoire de table 6 est représenté sur la Fig. 8 qui sera décrite plus loin. Le numéro de référence 7 désigne un circuit de maintien pour conserver la sortie de la mémoire de table 6. Les numéros de référence 8-1 à 8-12 dési- gnent des processeurs de base, qui fonctionnent de la même façon que les processeurs 8-1 à 8-n de la Fig. 3. Chacun de ces processeurs de base peut opérer simultanément,et sera décrit en détail en regard de la Fig. 11. Dans le présent mode de réalisation, le traitement du présent ECC est constitué de douze traitements fondamentaux, et ainsi douze processeurs de base sont prévus. Le numéro de référence 9 désigne un circuit de maintien pour conserver la sortie de la mémoire lO.Le nu- méro de référence 10 désigne une mémoire d'état, qui est la m8me que la mémoire 10 de la Fig. 3, et cette-mémoire d'état conserve le code d'état instantané de chaque ligne comme décrit en regard des Figs. 2A et 2B. Le contenu de la mémoire pour chaque ligne est représenté sur la Fig. 9. Ainsi qu'il ressort de la Fig. 9, la mémoire 10 conserve non seulement l'état de chaque ligne, mais également un ensemble de compteurs de temps qui sont diminués par un circuit minuterie 11 et au- tres. Le numéro de référence 11 désigne un circuit de minute- rie pour diminuer le contenu des compteurs de temps prévus * dans la mémoire d'état 10 et enregistrant une donnée de déclen- chement dans le circuit d'enregistrement 2 de données de déclen- chement lorsque le contenu d'un compteur de temps atteint une valeur prédéterminée (par exemple atteint zéro). Egalement;le numéro de référence 12 désigne un fil de signalisation reliant la sortie de la source de déclenchement 1 à l'entrée du circuit d'enregistrement 2 de données de dé- clenchement, le numéro de référence 13 désigne un fil de si- 2475329 * - 16 - gnalisation appliquant le signal de déclenchement provenant du circuit minuterie 11 au circuit d'enregistrement 2 de données de déclenchement; le numéro de référence 14 dési- gne un fil de données pour émettre une donnée de numéro de ligne et de code de déclenchement en provenance de la source de déclenchement 1 vers le circuit d'enregistrement de données- de déclenchement accompagné dudit signal de contrôle sur le fil de signalisation 12. Le numéro de référence 15 désigne un fil de données pour émettre un numéro de ligne et un code de dé- clenchement en provenance du circuit de minuterie 11 au cir- cuit d'enregistrement 2 de données de déclenchement accompa- gné dudit signal de contrôle sur le fil de signalisation 13. Le numéro de référence 16 désigne un fil de données pour émettre un numéro de ligne à partir du.circuit d'enregistrement de données de déclenchement 2 en direction de la mémoire d'étatlO. Ledit numéro de ligne est utilisé en tant qu'information d'a- dresse pour actionner la mémoire 10. Le numéro de référence 17 désigne un fil de données pour envoyer un code de déclenche- ment à partir du circuit d'enregistrement 2 de données de déclenchement vers le circuit de maintien 4, et le numéro de référence 18 désigne un fil de signalisation allant du circuit d'enregistrement 2 de données de déclenchement au circuit de contrôle de traitement 3. Ledit fil de signalisation 18 est excité lorsque ledit circuit d'enregistrement 2 de données de déclenchement reçoit au moins un code de déclenchement con- jointement avec un numéro de ligne. Le numéro de référence 19 désigne un fil de signalisation allant du circuit de contrôle de traitement 3 au circuit d'enregistrement 2 de données de déclenchement. Ledit fil de signalisation 19 est excité lorsque le circuit de oontrôle de traitement 3 permet le dé- part du traitement des données de déclenchement demandé par le fil de signalisation 18. Le numéro de référence 20 désigne un fil de signalisation-allant du circuit de contrôle de trai- tement 3 au circuit de minuterie 11 pour stopper le fonction- 2475329 ' - 17 - nement de ce dernier durant le déroulement du traitement d'une donnée de déclenchement et le numéro de référence 21 désigne un fil de signalisation allant du circuit de minu- terie 11 au circuit de contr8le de traitement 3 pour indiquer que le circuit de minuterie 11 est actif. Les fils de signa- lisation 20 et 21 sont prévus afin que le fonctionnement du circuit de minuterie Il et un traitement d'un code de dé- clenchement ne soient pas effectués simultanément. Le numéro de référence 22 désigne un fil de données pour émettre un code d'état provenant du circuit de maintien 9 au circuit de maintien 4. Le numéro de référence 23 désigne un fil de si- gnalisation permettant le déroulement du traitement d'une donnée de déclenchement allant du circuit de contrôle de traitement 3 aux circuits 4, 7, 8, 9 et 10. Le numéro de référence 24 désigne un fil de données allant du circuit de maintien 4 à la logique de transfert d'état 5 pour transfé- rer un code de déclenchement et un code d'état. Le numéro de référence 25 désigne un fil de données allant de la logique de transfert d'état 5 à la mémoire 6 pour transférer l'opéra- tion nécessaire qui est indiquée par la sortie de la mémoire comme représenté sur la Fig. 7. Le numéro de référence 26 désigne un fil de données allant de la mémoire 6 au circuit de maintien 7 pour transférer la sortie décodée de la mémoire 6. Le numéro de référence 27 désigne un fil de données allant du circuit de maintien 7 aux processeurs de base 8- 1 à 8-12 et le numéro de référence 28 désigne un fil de données (com- prenant un fil de signalisation) entre-le circuit de maintien 9 et les processeurs de base 8-1 à 8-12. Les fils de données 27 et 28 sont représentés plus en détail sur la Fig. 10. Le numéro de référence 29 désigne un fil de données entre le circuit de maintien 9 et la mémoire d'état 10, le numéro de référence 30 désigne un fil de données entre le circuit de minuterie 11 et la mémoire d'état 10 pour transférer l'in- formation de minuterie. Le numéro de référence 31 désigne 2475329' - 18 - un fil de signalisation du circuit de minuterie Il à la mémoire d'état 10 pour le contrôle du transfert de l'informa- tion de minuterie sur le fil de données 30. Le numéro de référence 32 désigne un fil de données allant du circuit de minuterie Il à la mémoire d'état 10 pour transférer l'infor- mation de sélection d'un des compteurs de temps. De plus, le numéro de référence 34 désigne un générateur d'horloge engendrant une impulsion d'horloge 00 en vue de faire fonctionner le présent équipement de commande de commu- lO nication. La fréquence de cette impulsion d'horloge est par exemple 10 MHz. Le numéro de référence 35 désigne un diviseur en vue de diviser l'impulsion d'horloge 00 pour fournir les impulsions de rythme 01 à -9o, qui sont appliquées à chacun des éléments de la Fig. 4. Le fonctionnement de l'équipement de la Fig. 4 sera à présent décrit. Le fonctionnement est divisé en mode de fonctionnement minuterie, et en mode de fonctionnement déclen- cheur. Dans le mode de fonctionnement minuterie, le circuit minuterie ll met à jour les compteurs de temps dans la mé- moire d'état 10, et lorsque le contenu du compteur de temps atteint zéro, le code de déclenchement avec le numéro de li- gne indiquant la condition de dépassement de temps est envoyé au circuit d'enregistrement 2 de données de déclenchement par l'intermédiaire du fil de données 15. Dans le mode de fonctionnement déclencheur, les données de déclenchement en- registrées dans le circuit d'enregistrement 2 sont traitées. Le mode de fonctionnement minuterie est tout d'abord expliqué en regard de la Fig. 5. Le circuit minuterie 1h possède un compteur (non repré- senté) qui compte le nombre d'impulsions d'horloge 00 du générateur d'horloge 34 et lorsque ce comptage atteint la va- leur prédéterminée, par exemple lorsque le comptage indique que 100 millisecondes se sont écoulées, le circuit minuterie il excite le fil de signalisation 31 sur le flanc ascendant - 19 - de la première impulsion de rythme 0 comme représenté par le symbole (a) de la Fig. 5(n), à la condition que le fil de signalisation 20 ne soit pas dans l'état travail. L'état travail du fil de signalisation 21 (Fig. 5(n) indique que le système fonctionne selon le mode minuterie, et l'état travail du fil de signalisation 20 (Fig. 5(m)) indique que le système fonctionne selon le mode déclencheur. Par conséquent, à la fois les fils de signalisation 20 et 21 ne sont pas dans l'état travail simultanément. Ensuite le fil de signalisation 32 désigne un des comp- teurs de temps (le champ (d) de la Fig. 9) du numéro de ligne particulier, et le fil de signalisation 31 est excité. Ensuite, le contenu du compteur de temps (champ (d)) de la ligne dési- gnée est lu dans le circuit minuterie 11. Si la lecture du comp- teur de temps n'est pas zéro, le circuit minuterie 11 retran- che un du contenu, et le résultat (différence) est à nouveau conservé dans la mémoire d'état 10 (champ (d) de la Fig. 9). Si le résultat de ladite soustraction est zéro, la situation de dépassement de temps est reconnue, et alors, le fil de si- gnalisation 13 est excité pour transférer le code de déclenche- ment avec le numéro de ligne au circuit d'enregistrement 2 de données de déclenchement par l'intermédiaire du fil de données 15. Le circuit minuterie 11 exécute l'opération qui précède de façon répétitive pour toutes les lignes enregistrées dans la mémoire d'état 10, et lorsque l'opération pour toutes les lignes est achevée, le fil de signalisation 21 est désexcité pour indiquer la fin du mode de fonctionnement en minuterie. Sur la Fig. 5(n), la durée pendant laquelle le fil de signa- lisation 21 est dans l'état travail est représentée courte dans un but de simplicité de l'explication, mais cette du- rée est supérieure à celle représentée sur le dessin dans un équipement réel. 2475329 ta -20- Le mode d'opération en déclencheur est à présent expliqué. Le fonctionnement en mode d'opération en déclencheur est exé- cuté selon les impulsions de rythme 01 à 09 représentées sur la Fig. 5 (b à j), et chaque fonctionnement -de déclencheur est achevé dans la durée entre et 09. Lorsqu'un code de déclenchement avec un numéro de ligne est enregistré dans le circuit d'enregistrement 2 de données de déclenchement, ce circuit 2 place le fil de signalisation 18 dans l'état travail pour demander le départ du mode de fonctionnement en déclencheur. L'enregistrement de données de déclenchement dans le circuit 2 est effectué par la source de déclenchement 1 (interface de ligne et calculateur hôte), et le circuit minuterie 11. Cet enregistrement de données de déclenchement n'est pas toujours synchronisé avec les impul- sions de rythme 01 à 09. A la réception de cette demande en provenance du circuit d'enregistrement 2 de données de déclenchement, le circuit de contrôle de traitement 3 détecte la présence de cette de- mande sur le fil de signalisation 18 (Fig. 5(k)) sur le flanc descendant de l'impulsion de rythme 0l' Ensuite, si le fil de signalisation 21 est dans l'état repos (ce qui signifie que le mode de fonctionnement en minuterie n'est pas en cours de déroulement), le fil de signalisation 19 est excité (voir le symbole (b) sur la Fig. 5(1) pour informer le circuit 2 que la demande du traitement est autorisée. Simultanément, le fil de signalisation 20 est placé dans l'état travail pour indiquer le mode de fonctionnement en déclencheur (voir Fig. 5(m)), et le fil de signalisation 23 est placé dans l'état travail (voir Fig. 5(o) pour permettre le fonctionnement des élé- ments 4, 7, 8, 9 et 10. De l'explication qui précède, il ressort que la structure du circuit de contrôle de traitement 3 est représentée sur la Fig. 6, sur laquelle le symbole A est un circuit ET, D est un circuit de différentiation pour délivrer le signal de sortie 2475329 -21- sur le flanc postérieur d'une impulsion d'entrée, et MM1 et MM2 sont des multivibrateurs monostables qui délivrent l'im- pulsion de sortie de longueur prédéterminée pour chaque im- pulsion de déclenchement d'entrée respectivement. Le circuit ET A délivre le signal de sortie 19 sur le bord postérieur de l'impulsion de rythme 01 à la condition que le fil de signa- lisation 18 soit dans l'état travail et que le fil de signa- lisation 21 soit dans l'état repos. Les multivibrateurs monos- tables MM1 et MM2 sont déclenchés par le flanc ascendant de l'impulsion de sortie sur le fil de signalisation 19 et pro- duisent les durées telles que représentées sur les Figs. 5(m) et 5(o), respectivement. La durée de MM1 est déterminée de sorte que la sortie de celui-ci tombe sur -flanc descendant de l'impulsion de rythme 09. La durée de MM2 est déterminée de sorte que la sortie de celui-ci tombe sur le flanc ascendant de l'impulsion de rythme 0 %. A la réception du signal sur le fil de signalisation 19, le circuit d'enregistrement 2 de données de déclenchement délivre le code de déclenchement au circuit de maintien 4 par l'intermédiaire du fil de données 17, et délivre également l'information d'adresse (qui est la même que le numéro de ligne) à la mémoire d'état 10 par l'intermédiaire du fil de données 16. Bien entendu, l'information antérieure enregistrée dans le circuit 2 est transférée au circuit de maintien 4 et à la mémoire d'état 10. Après le transfert de l'information au circuit de maintien 4 et à la mémoire d'état 10, si rien ne subsiste 'ris le circuit 2, ce dernier change l'état du fil de signalisation 18 (Fig. 5(k) dans l'état repos. Selon l'opération autorisée par le fil de signalisation 23, la mémoire d'état 10 déliv.-e l'information d'état de ligne à l'instant de l'impulsion de rythme 0 L'adresse de la mé- moire d'état 10 est désignée par le fil de données 16. Le circuit de maintien 9 reçoit cette information provenant de la mémoire d'état 10 à l'instant de l'impulsion de rythme "2 par 2475329 ' -22- l'intermédiaire du fil de données 29 et du circuit ET 29a. Le format de l'information restituée par la mémoire 10 est représenté sur la Fig. 9 qui est expliquée plus loin. Le circuit de maintien 9 délivre alors le code d'état (champ (0) de la Fig. 9) et le code de sous-état (zone P,QR,S,T sur la Fig. 9) au circuit de maintien 4 par l'intermédiaire du fil de données 22. De l'explication qui précède, il ressort que les infor- mations sur les fils 16, 17, 32, 29, 22, 28 sont actives uni- quement durant la période hachurée sur la Fig. 5 (p,q,r,s). Ensuite, le circuit de maintien 4 reçoit le code de dé - clenchement provenant du circuit d'enregistrement 2 de données de déclenchement et le code d'état provenant du circuit de maintien 9 à l'instant de l'impulsion de rythme 04 par l'in- termédiaire du fil de données 17 et du circuit ET 17a, et du fil de données 22 ainsi que du circuit ET 22a, respectivement. Ensuite, le circuit de maintien 4 délivre ces codes sur le fil de données 24, ainsi l'information sur le fil de données 24 est active uniquement pendant la durée hachurée sur la Fig. 5(t). Ensuite la logique de transfert d'état 5 reçoit l'infor- mation provenant du circuit de maintien 4 à l'instant de l'impulsion de rythme 05 par l'intermédiaire du fil de données 24 et du circuit ET 24a. Le fonctionnement logique de la lo- gique de transfert d'état 5 est représenté sur la Fig. 7, qui est décrite plus loin. La logique de transfert d'état 5 est réalisée soit par la combinaison de circuits ET, de circuits OU et de circuits NON. Lorsque la combinaison de circuits ET, de circuits OU et de circuits NON est utilisée, un PLA (ré- seau logique programmable) peut 6tre utilisé. La sortie de la logique de transfert d'état 5 est appliquée au fil de données , qui est actif durant la période hachurée sur la Fig. 5(u). La sortie de la logique de transfert d'état 5 est appli- quée à la mémoire 6 à l'instant de l'impulsion de rythme 06 par l'intermédiaire du fil de données 25 et du circuit ET 25a. 2475329 ' - 23 - La structure et le fonctionnement de la mémoire 6 seront décrits en regard de la Fig. 8 plus loin. La sortie de la mé- moire 6 est appliquée sur le fil de données 26, et le circuit de maintien 7 reçoit l'information provenant de la mémoire 6 à l'instant de l'impulsion de rythme 07 par l'intermédiaire du fil de données 26 et du circuit ET 26a. Ainsi, l'informa- tion sur le fil de données 26 est active uniquement pendant la durée hachurée sur la Fig. 5(v). Le circuit de maintien 7 dé- livre alors le signal de sortie au fil de sortie 27, qui est actif durant la période hachurée sur la Fig. 5(w). Chacun des processeurs de base 8-1 à 8-12 reçoit les données au moins jusqu'à l'impulsion 08 par l'intermédiaire des fils de données 27, des circuits ET 27a, et des fils de données 28, et fonctionnent simultanément. L'explication dé- taillée des processeurs de base est décrite plus loin. Les sorties des processeurs de base 8 sont introduites dans la mémoire d'état 10 par l'intermédiaire du circuit de maintien 9 à l'instant de l'impulsion de rythme 09, et également les sorties des processeurs de base sont appliquées à l'inter- face hdte et/ou à l'interface de ligne (voir Figs. lA et lB). Ainsi, l'opération de traitement d'une donnée de déclen- chement est terminée. Ensuite, si une autre donnée de déclen- chement est conservée dans le circuit d'enregistrement 2, cette donnée est reçue sur le flanc descendant de l'impulsion de rythme 01 sur le fil de signalisation 19 (voir Fig. 5(1) à la condition que le fil de signalisation 21 ne soit pas dans l'état travail, et l'opération similaire à celle mentionnée ci-dessus est répétée. On remarquera que le circuit de maintien 4, le circuit de maintien 9, le circuit de maintien 7, et les processeurs de base 8 ainsi que la mémoire d'état 10 fonctionnent à la condition que le fil de signalisation 23 soit dans l'état travail (voir Fig. 5(o)). 2475329 ' - 24 - La Fig. 7 représente l'exemple du contenu de la logique de transfert d'état 5, sur laquelle une partie de l'exemple du système de communication à procédure de commande en mode fondamental en semi-duplex est représenté. Comme décrit ci- dessus, la logique de transfert d'état 5 délivre l'opération à exécuter selon la combinaison de l'état instantané de la ligne particulière et du code de déclenchement sur cette ligne. Sur la Fig. 7, la colonne horizontale indique les états qui sont dans le cas réel l'état principal et le sous-état. L'état principal correspond à l'état (A à L) décrit sur les Figs. 2A et 2B et est représenté dans le champ (0) de la Fig. 10. Le sous-état est représenté dans les champs (P,Q,R, S,W) de la Fig. 10 et est décrit en regard de la Fig. 10. Le symbole (x) dans un sous-état de la Fig. 7 indique que la valeur (x) peut être soit 1 soit 0. La colonne verticae indi- que les codes de déclenchement. L'opération a exécuter est déterminée selon la combinaison des codes d'état et de dé- clenchement. Par exemple, lorsque le code d'état est (01), et que le code de déclenchement est (05), le code d'opéra- tion (10) est délivré par la logique de transfert d'état (5). La signification technique de chaque code d'opération de la Fig. 7 est décrite plus loin. Sur la Fig. 7, le code d'état (01) signifie l'état neutre (qui correspond à l'état A sur la Fig. 2A), le code d'état (02) indique l'état après réception de la séquence ENQ (qui correspond à l'état B sur la Fig. 2A), le code d'état (03) indique l'état dans lequel une réponse ACK est transmise (qui correspond à l'état C sur la Fig. 2A), le code d'état (04) in- dique l'état après transmission du code ACK en réponse à la réception de la séquence ENQ (qui correspond à l'état D sur la Fig. 2A), le code d'état (05) indique l'état après récep- tion de données (qui correspond à l'état E sur-la Fig. 2A), et le code d'état (06) indique l'état selon lequel le code NAK est transmis en réponse aux données reçues. Le code NAK - 25 - dans la procédure de commande de communication indique que quelque chose était mauvais ou insolite dans les données reçues, et peut être, les données doivent être transmises à nouveau. Sur la Fig. 7, le code de déclenchement (00) indique la réception d'une séquence ENQ en provenance d'un terminal (qui correspond au code de déclenchement A' sur la Fig. 2A), le code de déclenchement (01) indique la réception de données en provenance d'un terminal (qui correspond au code de déclen- chement D' sur la Fig. 2A), le code de déclenchement (02) in- dique le code de fin en provenance de l'interface de ligne (qui correspond au code de déclenchement I' sur la Fig. 2A), le code de déclenchement (03) indique l'instruction provenant du calculateur hôte pour émettre le code ACK (qui correspond au code de déclenchement E' sur la Fig. 2A), le code de dé- clenchement (04) indique l'instruction provenant du calcula- teur hôte pour émettre le code NAK, le code de déclenchement (05) indique l'instruction provenant du calculateur h6te pour établir une liaison de données vers l'aval depuis le cal- culateur hôte vers les terminaux. Il faut remarquer, bien entendu, que le contenu réel (le contenu de la Fig. 7) doit être défini selon la procédure de commande de communication appliquée à un équipement de commande de communication réel. Il faut également remarquer que la Fig. 7 est représen- tée en système hexadécimal possédant 16 chiffres numériques (0,12 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F). Par consé- quent, le symbole OA sur la Fig. 7 est le même que (10) dans le système décimal, et le symbole (OD) sur la Fig. 7 est le même que (13) en système décimal. La logique de transfert d'état 5 pour délivrer les sorties de la Fig. 7 est réalisée soit par une combinaison de circuits ET, de circuits OU et de circuits NON (ou un 2475329. - 26 - réseau logique programmable (PLA), ou par une mémoire de table. La sortie de la logique de transfert d'état 5 telle que représentée sur la Fig. 7 est appliquée à la mémoire 6, qui est une mémoire à accès aléatoire ou une mémoire morte (à lecture seulement) en tant qu'information d'adresse pour cette mémoire, et la mémoire 6 décode le code d'opération provenant de la logique de transfert d'état 5. La Fig. 8 montre un exemple du contenu de la mémoire 6. Sur la Fig. 8, la colonne verticale (00, 01, 02,...OF, 10) indique l'adresse de la mémoire 6 et ladite information d'a- dresse est délivrée par la sortie de la logique de transfert 5. La mémoire 6 délivre la-sortie décodée aux champs A à N. La signification de chaque champ (A-N) est décrite plus loin. L'indication sur la Fig. 8 est donnée en système hexadécimal comme dans le cas de la Fig. 7. Par exemple, à l'adresse (07) de la mémoire 6, sont conservés le contenu 04 pour le champ A, O pour le champ B, O pour le champ C, 1 pour le champ D, O pour le champ E, 1 pour le champ F, O pour le champ G, O pour le champ H, 1 pour le champ I, 5 pour le champ J, 00 pour le champ K, 02 pour le champ L, 00 pour le champ M, et 000000 pour le champ N. Par conséquent lorsque l'adresse particulière de la mémoire 6 est désignée, les sorties dé- codées pour chaque champ sont délivrées à la sortie de la mémoire 6, et cette sortie est appliquée aux processeurs de base 8-1 à 8-12, par l'intermédiaire du circuit de maintien 7. La signification des champs A à N comme représenté sur la Fig. 8 sera à présent décrite. Le champ A sui possède 8 bits de sortie est appelé "champ de transfert d'état", et lorsque le contenu de ce champ est (00) en expression hexadécimale, aucun transfert d'état n'est effectué. Par ailleurs, lorsque le contenu de champ A n'est pas (00), ce champ A indique le nouvel état à transférer. Par exemple, à l'adresse (o7) sur la Fig. 8, le contenu du champ A est (04), et ainsi le nouvel état est transféré dans le code d'état (04). - 27 - Le champ B possédant 2 bits a pour rôle de modifier le drapeau du champ P de la mémoire d'état 10. Le champ P de la mémoire d'état 10 est un bit de drapeau indiquant que le nombre de répétitior prédéterminées de transmission ou de réception sont écoulées. Dans le champ B, lorsque le contenu est 0 ou 3, le drapeau dans le champ P sur la Fig. 9 n'est pas modifié, lorsque le contenu est 1, le drapeau P sur la Fig. 9 est basculé dans l'état "1", et lorsque le contenu du champ B est 2, le drapeau P est basculé dans l'état "0". Les champs C et D ayant chacun 2 bits ont pour rôle de modifier les drapeaux dans les champs Q et R (voir Fig. 9) respectivement; dans la mémoire d'état 10. Le champ Q dans la mémoire d'état 10 est le drapeau de discrimination de carac- tères pour le code ACK et le code NAK du côté émission, et le champ R dans la mémoire d'état 10 est le drapeau de discrimi- nation de caractères pour le code ACK et le code NAK du cOté réception. Cette discrimination est effectuée selon la procé- dure de commande de communication, dans laquelle des carac- tères du code ACK et des caractères du code NAK sont utilisés alternativement en réponse à l'émission correcte et à l'émis- sion erronée. Par exemple, lorsque des caractères DLE;ACK indiquent une transmission correcte (code ACK) et des carac- tères DLE; NAK indiquent une transmission erronée (code NAK) durant la première transmission, le rôle de ces caractères change dans la seconde transmission, et des caractères DLE; ACK indiquent une transmission erronée et des caractères DLE;NAK indiquent une transmission correcte lors de la seconde transmission. Le champ C agit lorsque le présent ECC est du côté émission, et le champ D agit lorsque le présent ECC se trouve du côté réception. Dans les champs C et D, lorsque le contenu est 0 ou 3, les drapeaux (Q,R) ne sont pas modifiés, lorsque le contenu est 1, les drapeaux dans les champs Q et R sont basculés dans l'état "1", respectivement, et lorsque le contenu du champ C 2475329y - 28 - et D est 2, les drapeaux dans les champs Q et R sont basculés dans l'état "0", respectivement. Le champ E possédant 2 bits a pour rôle de modifier le drapeau dans le champ S de la mémoire d'état 10 (voir Fig. 9), et le champ F possédant 2bits a pour rôle de modifier le drapeau dans le champ T dans la mémoire d'état 10. Le drapeau dans le champ S de la mémoire d'état 10 indique que la liaison de données de transmission a été établie, et le drapeau dans le champ T de la mémoire d'état 10 indique que la liaison de données-de réception a été établie. Lorsque les contenus des champs E et F sont 0 ou 3 respectivement, les drapeaux dans les champs S et T ne sont pas modifiés, lorsque ces contenus dans les champs E et F sont 1, respectivement, les drapeaux dans les champs S et T sont basculés dans l'état "l", respec- tivement, et lorsque les contenus dans les champs E et F sont 2, respectivement, les drapeaux dans les champs S et T sont * basculés dans l'état zéro, respectivement. Le champ G possédant 2 bits contrôle le compteur dans le champ V de la mémoire d'état 10 sur la Fig. 9. Lorsque le con- tenu du champ G est 0 ou 3, le compteur dans le champ V n'est pas modifié, lorsque le contenu du champ G est 1, le compteur dans le champ V est incrémenté de un, et lorsque le contenu du champ G est 2, le compteur du champ V est basculé dans l'état zéro. Le champ H possédant 2 bits joue un rôle similaire à ce- lui du champ G, pour contrôler le second compteur dans le champ X de la mémoire d'état 10. Les champs I et J contrôlent les minuteries dans les champs (Y, Z, a, b, c, d) dans la mémoire d'état 10 de la Fig. 9. Sur la Fig. 9, les champs (Y à c) conservent les va- leurs fixes prédéterminées dans le but du contrôle de dépasse- ment de temps, et le champ (d) est un compteur variable. - 29 - Le champ J possédant 3 bits désigne une des valeurs prédé- terminées dans ces champs (Y à c) pour la limite supérieure désirée du contrôle de temps. Lorsque le contenu du champ 1 est 0 ou 3, le contenu de la minuterie (d) n'est pas modifié; lorsque le contenu du champ I est 1, le contenu de la minute- rie désigné par le champ J est basculé dans le champ (d) de la Fig. 9, et lorsque le contenu du champ I est 2, le contenu du champ (d) est basculé dans l'état zéro. Comme décrit ci-dessus, le contenu du champ (d) est décrémenté par le circuit de minu- terie 11 dans le but d'un contrôle de dépassement de temps. Les champs K, L, M et N concernent la communication entre le calculateur hôte et le terminal. Le champ K avec 8 bits possède un code à signaler au cal- culateur hôte. Lorsque le contenu du champ K est 00, aucune signalisation n'est transmise au calculateur hôte. Lorsque le contenu du champ K n'est pas 00, le code dans le champ K est signalé au calculateur hôte. Le code à signaler au calculateur hôte est par exemple le rapport de la réception de données, le rapport de la réception d'un code de fin, etc. Le champ L à 8 bits possède un code à signaler à une interface de ligne. Lorsque le contenu du champ L est 00, au- cun rapport n'est envoyé à l'interface de ligne, et lorsque le contenu du champ L n'est pas 00, le code désigné par le champ L est envoyé au dispositif d'interface de ligne. Le code à envoyer à l'interface de ligne est par exemple l'instruction de la transmission des données, l'instruction d'abandon de la ligne, l'instruction d'arrOt du fonctionnement, etc. Lorsque le code dans le champ L indique la transmission de données dans la mémoire de travail (voir Fig. lA), la longueur et l'adresse de départ des données sont désignées par les champs M et N, respectivement. Le champ M ayant 8 bits indique la longueur des données à transmettre ou à recevoir lorsque la transmission de données est prescrite par le champ L. 2475329gl -30 - Le champ N ayant 24 bits indique l'adresse de départ dans la mémoire de travail pour les données à transmettre entre le calculateur hôte et le terminal. La Fig. 9 représente le contenu de la mémoire d'état 10 pour chaque ligne. Sur la Fig. 9, le champ 0 ayant 8 bits conserve le code d'état instantané. Le champ P ayant un bit est un drapeau indiquant les nombres de temps de répétition, qui sont comptés par les premier et second compteurs dans les champs V et X. C'est-à- dire que lorsque le nombre de temps de répétition atteint le nombre prédéterminé, le drapeau P est basculé 'dans l'état "1" pour indiquer ladite situation de répétition du nombre prédé- terminé. Lorsque le drapeau P est "0"il signifie qu'aucun des compteurs (champs V et X) n'atteint la valeur prédéterminée (champs U et W respectivement), et lorsque le drapeau P est 1, il signifie qu'au moins un des compteurs t ou X) atteint la valeur prédéterminée (U ou W). Le champ Q possédant 1 bit est un drapeau de discrimina- tion des caractères du code ACK et du code NAK lorsque le système est un émetteur. Selon le drapeau Q. les caractères du code ACK et du code NAK sont inversés. Lorsque le drapeau Q est 0' les caractères DLE;ACK sont interprétés comme étant le code ACK, et les caractères DLE; NAK sont interprétés comme étant le code NAK. Par ailleurs, lorsque le drapeau Q est "lu, les caractères DLE; NAK sont interprétés comme étant le code ACK, et les caractères DLE;ACK sont interprétés comme étant le code NAK. Le champ R possédant 1 bit joue le mOme rôle que celui du champ Q, lorsque le présent système est un récepteur. Le champ S possédant 1 bit montre si une liaison de données de transmission est établie ou non. Lorsque le drapeau s est"0", la ligne de données de transmission n'est pas établie, et lorsque le drapeau S est"l", la liaison de données de trans- mission a été établie. - 31 - Le champ T possédant 1 bit indique si une liaison de données de réception a été établie ou non. Lorsque le drapeau T est"0" la liaison de données de réception n'est pas établie, et lorsque le drapeau T est "1" la liaison de données de récep- $ tion a été établie. Les champs P, Q, R, S et T sur la Fig. 9 sont appelés sous-état, ce qui a été mentionné en relation avec la Fig. 7. Par conséquent, le contenu du sous-état dans les champs P, Q, R, S, T affecte le fonctionnement de la logique de transfert d'état 5 comme représenté sur la Fig. 7. Les champs U, V, W, X possédant chacun 8 bits concernent un compteur pour compter les temps de répétition (analogues aux temps de répétition de la transmission/réception de don- nées, etc..). Les champs U et V constituent le premier système compteur, et le champ U possédant 8 bits conserve la valeur fixe prédéterminée, et le champ V est un compteur variable à incrémenter à chaque essai jusqu'à ce que le contenu du compteur V atteigne la valeur prédéterminée dans le champ U. La situation selon laquelle la valeur comptée dans le champ V atteint la valeur du champ U, est la situation d'alarme, et le bit de champ P est basculé dans l'état "1". Les champs W et X possédant chacun 8 bits constituent le second système compteur qui fonctionne de la même manière que le premier (U,V), et le champ W a la valeur fixe prédéterminée, et le champ X est un compteur variable à incrémenter. Les champs Y, Z, a, b, c, d possédant chacun 8 bits concernent des minuteries. Les 5 premiers champs Y, Z, a, b, et c conservent les valeurs fixes prédéterminées pour les limites supérieures du contrôle de temps, et le champ d est le champ de comptage variable à déclémenter à chaque période prédéterminée (par exemple 100 ms). Le champ d est décrémenté par le circuit de minuterie 11 comme décrit ci-dessus. La Fig. 10 représente plus en détail les processeurs de base 8-1 à 8-12. Les processeurs de base 8-1 à 8-12 reçoivent 2475329- - 32 - les instructions décodées provenant de la mémoire 6 par l'in- termédiaire du circuit de maintien 7 et des fils de données 27-1 à 27-14 comme représenté sur la Fig. 10. Ces instructions ont les champs A à N comme représenté sur la Fig. 10 et sont décrits en regard de la Fig. 8. Les processeurs de base (8-7,8-8,8-9) reçoivent également les données provenant de la mémoire d'état 10 par l'intermédiaire du circuit de maintien 9 et des fils de données (28-7,28-9,28-10,28-12,28-13,28-14, 2815,28-16 et 28-17). L'information de la mémoire d'état 10 possède les champs 0 à d comme mentionné ci-dessus. Les pro- cesseurs de base traitent ces instructions et les données, et les sorties des processeurs de base sont envoyées à la mémoire d'état 10 (champs 0,P, Q,R,S,T,V,X,d), au calculateur hôte, et/ou à l'interface de ligne par l'intermédiaire des fils de données et des fils de signalisation 28-1 à 28-24. Les fils 28-19 et 28-20 vont à l'interface hdte, les fils 28-21 et 28-22 vont à l'interface de ligne, et les fils 28-23 et 28-24 vont à la mémoire de travail. Ces processeurs de base 8-1 à 8-12 fonctionnent simultanément, et ce fonctionnement simul- tané des processeurs de base est la caractéristique importante de la présente invention. Le symbole c sur la Fig. 10 indique le signal sur le fil de signalisation 23 (voir Fig. 4), et les processeurs de base fonctionnent seulement lorsque ce fil de signalisation 23 est au travail. Chacun des processeurs 8-1 à 8-12 est maintenant décrit. Le premier processeur de base 8-1 reçoit les données dans le champ A qui sont délivrées par la mémoire 6 par l'in- termédiaire du fil 27-1. Lorsque le champ A est (00), le processeur de base 8-1 ne fonctionne pas, et lorsque le champ A n'est pas zéro, le processeur de base 8-1 transfère direc- tement le contenu du champ A dans le champ 0 de la mémoire d'état 10 par l'intermédiaire du fil 28-1 et du circuit de maintien 9. - 33 - Les processeurs de base 8-2 à 8-6 fonctionnent selon le contenu des champs B à F, respectivement. Lorsque le contenu du champ associé est 0 ou 3, le processeur de base associé ne fonctionne pas, lorsque le contenu du champ est 1, le pro- cesseur de base inscrit la donnée "1" dans un des champs P à T dans la mémoire d'état 10, et lorsque le contenu du champ est 2, le processeur de base inscrit'O"dans un des champs P à T. Bien entendu, les champs B,C,D,E, F correspondent aux champs P,Q,R,S,T, respectivement. L'inscription de 0 signifie le re- trait d'un drapeau et l'inscription de 1 signifie le place- ment d'un drapeau. Le processeur de base 8-7 contrôle les compteurs de répé- tition dans les champs U et V selon le bit d'instruction dans le champ G. Le champ U conserve la limite supérieure des temps de répétition, et le champ V fonctionne comme un compteur qui est incrémenté à chaque essai. Lorsque le contenu du champ G est 0 ou 3, le processeur de base 8-7 ne fonctionne pas. Lors- que le contenu du champ G est 1, le processeur de base 8-7 ajoute un au contenu du champ V, et la somme est conservée à nouveau dans le champ V. En outre, si la somme devient égale à la valeur du champ U, le processeur de base 8-7 met un dra- peau dans le champ P dans l'état 1. Le drapeau du champ P est l'indication que les temps de répétition atteignent les va- leurs prédéterminées. Lorsque le champ G est 2, le processeur de base 8-7 remet le contenu du champ V à zéro. Le processeur de base 8-8 fonctionne de la même manière que le processeur de base 8-7, et ledit processeur de base 8-8 traite les champs X,W et P, selon le contenu du champ H, le champ W conservant la limite supérieure prédéterminée des temps de répétition,et le champ X fonctionne comme un compteur qui est incrémenté à chaque essai. Lorsque le contenu du champ H est D ou 3 b p r o c e s s e xr debase 8-8 ne fonc- tionne pas. Lorsque le contenu du champ H est 1, le processeur 8-8 ajoute un au contenu du champ X, et la somme est conservée - 34 - à nouveau dans le champ X. Si la somme devient égale à la va- leur du champ W, le processeur 8-8 met un drapeau dans le champ P. Lorsque le contenu du champ H est 2, le processeur 8-8 remet à zéro le contenu du champ X. Le processeur de base 8-9 contrdle compteur de minuterie dans le champ (d) selon les contenus des champs I et J. Les champs Y, Z, a,b et c, possédant chacun 8 bits, conservent les limites supérieures prédéterminées du temps de répétition et un des champs Y,Z,a,b,c est choisi selon la limite supé- rieure désirée du temps d'attente. Le processeur 8-9 sélec- tionne un desdits champs (Y,Z,a,b,c) selon le contenu du champ J. Lorsque le contenu du champ I est 0 ou 3, le pro- cesseur 8-9 ne transfère pas l'un des contenus (Y,Z,a,b,c) au champ (d). Lorsque le contenu du champ I est 1, le pro- cesseur 8-9 transfère le contenu du champ choisi (Y,Z,a,b ou c) au champ (d), et lorsque le contenu du champ I est 2, le processeur-8-9 remet le champ (d) dans l'état '00'. Le conte- nu du champ (d) est décrémenté par le circuit de minuterie 11 pour le contrôle dépassement de temps comme mentionné ci- dessus. Le processeur de base 8-10 fonctionne selon le contenu du champ K. Lorsque le contenu du champ K est '00', le processeur 8-10 ne fonctionne pas. Lorsque le contenu du champ K n'est pas '00', il est signalé au calculateur hôte conjointement avec le numéro de ligne du terminal. Le processeur 8-11 fonctionne selon le contenu du champ L. Lorsque le contenu du champ L est '00', le processeur 8-11 ne fonctionne pas. Lorsque le contenu du champ L n'est pas '00' le processeur 8-11 transfère le contenu du champ L à l'interface de ligne. Lorsque le contenu du champ L indique le transfert des données conservées dans la mémoire de travail, la longueur des données et l'adresse de départ de celles-ci dans cette mémoire sont définies par les champs M et N qui sont traités par le processeur 8-12. - 35 - Le processeur 8-12 fonctionne selon les contenus des champs M et N. Lorsque le contenu du champ M est '00', ou que le contenu du champ N est '000000', le processeur 8-12 ne fonc- tionne pas. D'autre part, le processeur 8-12 transfère ces contenus des champs M et N à l'interface de ligne, en tant que longueur de données et adresse de départ de la mémoire de travail. Les Figs. llA à 1lE représentent en détail la structure des processeurs 8-1 à 8-12. La Fig. lIA représente la struc- ture du processeur 8-1. Le processeur 8-1 reçoit le contenu du champ A par l'intermédiaire des fils de données 27-1-0 à 27-1-7, et délivre les données d'inscription au champ 0 par l'intermédiaire des fils de données 28-1-0 à 28-1-7. Le déclenchement d'inscription pour le champ 0 est délivré par le fil de signalisation 28-1-8 à l'instant de l'impulsion de rythme 08 à la condition que le contenu du champ A ne soit pas zéro et que le fil de signalisation 23 soit au travail. La structure des processeurs 8-10 et 8-11 est la meme que sur la Fig. 11. Dans le cas du calculateur de base 8-10, les numéros avec astérisque *1 sont remplacés par 11 (par exemple, 27-1-0 est remplacé par 27-11-0, et 27-1-1 est remplacé par 27-11-l,etc), et les numéros avec astérisque *2 sont rempla- cés par 20 (par exemple, 28-1-0 est remplacé par 28-20-0, et 28-1-1 est remplacé par 28-20-1, etc.). De façon similaire dans le cas du processeur de base 8-11, les numéros avec *1 sont remplacés par 12 (par exemple, 271-0 est remplacé par 27-12-0, et 27-1-1 est remplacé par 27-12-1, etc.), et les numéros avec astérisque *2 sont remplacés par 22 (par exemple, 281-0 est remplacé par 28-22-0, et 28-1-1 est remplacé par 28-22-l,etc.). La Pig. llB représente la structure du processeur de base 8-2. Le processeur 8-2 reçoit le bit de plus faible poids dans le champ B par l'intermédiaire du fil de données 27-2-1, et délivre lesdites données au champ P par l'inter- - 36 - médiaire du fil de données 28-2-O. L'opération d'inscription dans le champ P est effectué à l'instant de l'impulsion de ryt1Ime 08 à condition que la valeur du champ B obtenue par l'intermédiaire des fils de données 27-2-O et 27-2-1 ne soit pas "O" ni "3", et que le fil de signalisation 23 soit dans l'état travail. La structure des processeurs 8-3,8-4 et 8-5- et 8-6 est la même que sur la Fig. llB. Dans le cas du pro- cesseur 8-3, les numéros avec astérisque sont remplacés par 3, dans le cas du processeur 8-4, les numéros avec astérisque sont remplacés par 4, dans le cas du processeur 8-5, les numéros avec astérisque sont remplacés par 5, et dans le cas du processeur 8-6, les numéros avec astérisque sont remplacés par 6. La Fig. llC représente la structure du processeur de base 8-7, qui reçoit le contenu du champ V par l'intermédiaire des fils de données 28-9-O à 289-7, et ajoute un auxdits, contenus. Le résultat de l'addition est inscrit dans le champ V. L'opération d'inscription est effectuée à l'instant de l'impulsion de rythme 08 à condition que la valeur du champ G obtenue par l'intermédiaire des fils de données 27-7-O et- 27-7-1 ne soit pas "O" ni "3", et que le fil de signalisa- tion 23 soit dans l'état travail. En outre, lorsque les don- nées d'inscription pour le champ V sont les mêmes que la va- leur du champ U obtenue par l'intermédiaire des fils de données 28-7-O à 28-7-7, la valeur "1" est inscrite dans le champ P à l'instant de l'impulsion de rythme 08 à la condi- tion que le fil de signalisation 23 soit dans l'état travail. La structure du processeur 8-8 est la même que sur la Fig. JIC. Dans le cas du processeur 8-8, les numéros avec astérisque 1 sont changés en 12, les numéros avec astérisque 2 sont changés en 11, les numéros avec astérisque 2 sont changés en 10, le symbole avec astérisque 4 est changé en e, et les numéros avec astérisque 5 sont changés en 8. La Fig. llD représente la structure du processeur 8-9 qui reçoit le contenu du champ J par l'intermédiaire des fils - - 37 - de données 27-10-0 à 27-10-2 en tant que données de sélec- tion, et selon ces dernières, le processeur 8-9 choisit une des données dans les champs Y à c obtenus par l'intermédiaire des fils de données 28-13-17-0 à 28-13-17-7. Les données choi- sies sont inscrites dans le champ d par l'intermédiaire des fils de données 28-18-0 à 28-18-7. L'opération d'inscription est effectuée à l'instant de l'impulsion de rythme 0 à la condition que la valeur du champ I obtenue par l'intermédiaire des fils de données 27-9-0 et 27-9-1 soit "1" et que le fil de signalisation 23 soit dans l'état travail. D'autre part, lorsque la valeur du champ I est "2", la donnée "00" est ins- crite dans le champ d. La Fig. IlE représente la structure du processeur 8-12, qui transfère les données du champ M obtenues par l'intermé- diaire des fils de données 27-13-0 à 27-13-7 à l'interface de ligne par l'intermédiaire des fils de données 28-23-0 à 28-23-7, et également transfère les données du champ N obte- nues par l'intermédiaire des fils de données 27-14-0 à 27-14-23 à l'interface de ligne par l'intermédiaire des fils de données 28-23-8 à 2823-31. Le fil de signalisation 28-23-32 informe l'interface de ligne que ladite information -qui lui e s.t transférée est disponible à la condition qu'aucune des informations ayant trait aux champs M et N ne soit "00" ni "000000", et que le fil de signalisation 23 soit dans l'état travail à l'instant de l'impulsion de rythme 08 La Fig. 12 représente la structure du circuit de minu- terie 11, qui est déclenché à chaque intervalle prédéterminé (par exemple toutes les 100 millisecondes) par le DIVISEUR qui divise l'impulsion de rythme 00. Le symbole A sur la Fig. 12 est une bascule conservant le signal de déclenchement jusqu'à ce que l'opération de déclenchement soit achevée. Le signal de déclenchement est accepté au point de montée de l'impulsion de rythme 01 à la condition que le fil de signa- 2475329' - 38 - lisation 20 soit dans l'état repos (qui n'est pas le mode d'opération en déclencheur), et en même temps que le signal de déclenchement est accepté le fil de signalisation 21 est placé dans l'état ouvert indiquant le mode de fonctionnement en minuterie. Le symbole B sur la Fig. 12 est une bascule pour indiquer le mode de fonctionnement en minuterie. Le circuit de minuterie ainsi déclenché, déclenche l'ANALYSEUR, qui délivre l'information de lecture pour lire l'information de minuterie pour chaque ligne par l'intermé- diaire des fils de données 32-0 à 32-7. Dans le mode de fonc- tionnement en minuterie, l'ANALYSEUR est déclenché à l'instant de l'impulsion de rythme 0 ou 03 à la condition que le con- tr8le de la minuterie précédente soit terminé (dans cette condition, les bascules C et D-sont dans l'état "1"). L'ANA- LYSEUR délivre l'information de lecture pour lire l'informa- tion de minuterie dans la mémoire d'état 10 par l'intermédiaire des fils de données 32-0 à 32-7, et rend actif le fil de dé- clenchement de lecture. Le déclenchement de lecture de l'infor- mation de minuterie est effectué par l'intermédiaire du fil de signalisation 31 à la condition que ledit fil de signalisa- tion soit dans l'état travail à l'instant de l'impulsion de rythme 03 ou 06. L'information de minuterie obtenue par l'in- termédiaire des fils de données 30-0 à 30-7 est appliquée au circuit CONTROLE DE ZERO qui vérifie si oui ou non la donnée d'entrée est zéro à l'instant de l'impulsion de rythme 04 ou 07. Si le résultat est zéro, le traitement ayant trait à la présente information de minuterie est achevé. Si le résultat neest pas zéro, l'information de minuterie est diminuée de un, et la différence devient l'information d'inscription pour la mémoire d'état 10 par l'intermédiaire des fils de données -8 à 30-15. Le résultat de ladite diminution de un est con- trdlé une fois encore pour déterminer si le résultat est zéro ou non, et si le résultat est zéro, la donnée de déclenche- ment est préparée à l'instant de l'impulsion de rythme 05 ou 2475329' - 39 - et ladite donnée de déclenchement devient l'information d'entrée pour le circuit d'enregistrement 2 de données de déclenchement par l'intermédiaire des fils de données 15-0 à -5. Dans ce cas, au m8me instant, l'instruction d'inscrip- tion de l'information de minuterie et d'inscription des don- nées de déclenchement est liée à la mémoire d'état 10 et au circuit d'enregistrement 2 de données de déclenchement par l'intermédiaire du fil de signalisation 30-17 et du fil de signalisation 13-0. Certains exemples d'opérations sont expliqués ci-après. Premier exemple d'opération. On suppose que l'état du terminal particulier est l'état selon lequel le code ACK a été transmis au terminal en réponse à la séquence ENQ provenant du terminal, et que le code de déclenchement, signifiant qu'un bloc de données est reçu, est engendré dans l'interface de ligne. Dans cette situation, le code d'état est (04) et le code de sous-état est (01011) sur la Fig. 7, et le code de déclenchement est (01) sur la Fig. 7. Dans cette situation, le présent ECC doit opérer (1) pour mo- difier l'état, (2) pour signaler la réception d'un bloc de données au calculateur hôte, (3) pour remettre à zéro la minu- terie, (4) pour remettre à zéro le compteur de temps de répé- tition, et (5) pour remettre à zéro le drapeau dans le champ P puisque des données correctes ont été reçues lors d'un essai situé dans la période de répétition prédéterminée. Dans cette situation, la logique de transfert d'état 5 reçoit le code d'état (04) et le code de sous-état (01011), et le code de déclenchement (01) par l'intermédiaire du fil de données 24, et ladite logique de transfert d'état 5 délivre le code d'opération (06) selon la Fig. 7 (voir que ce code d'opération est (06) pour le code d'état (04), le code de sous-état (01011) et le code de déclenchement (01) sur la Fig. 7). Ce code (06) est transféré à la mémoire 6, qui délivre son contenu à cette adresse (06). Comme représenté 2475329' - 40 - sur la Fig. 8, la sortie de la mémoire 6 à l'adresse A B C D E F G H I J K L M N 2 0 0 0 0 2 0 2 5 05 00 00 000000 Puisque le contenu du champ A est (05), le processeur de base 8-1 transfère ce contenu au champ O dans la mémoire d'état 10 par l'intermédiaire du circuit de maintien 9, en- suite, le nouvel état de ce circuit est (05) qui signifie l'état après réception de données. Selon le contenu (2) du champ B, le processeur 8-2 remet à zéro de drapeau P dans la mémoire d'état 10 par l'intermé- diaire du circuit de maintien 9. Les processeurs 8-3 à 8-6 ne fonctionnent pas, puisque les contenus des champs C,D,E,F sont 0. Le processeur 8-7 remet à zéro le contenu du champ V qui compte les temps de répétition de la transmission de données puisque les données correctes sont reçues, selon le contenu (2) du champ G. Le processeur 8-8 ne fonctionne pas, puisque le contenu du champ H est 0. Le processeur 8-9 remet à zéro le contenu du champ (d) puisque le contenu du champ I est 2. Le processeur 8-10 transfère le contenu du champ K au calculateur hôte, puisque le contenu du champ K n'est pas zéro. Le processeur 8-11 ne fonctionne pas, puisque le contenu du champ L est 00. Le processeur 8-12 ne fonctionne pas, puisque les contenus des champs M et N sont zéro. Deuxième exemple d'opération. On suppose que le code d'état est (03) qui est l'état selon lequel le code ACK est envoyé au terminal en réponse à la séquence ENQ, et que le sous-état est (00000). Et on sup- el - 41 - pose que le code de déclenchement est (02),qui signifie la réception du code de fin en provenance de l'interface de ligne. Dans cette situation, le présent ECC doit opérer pour (1) modifier l'état, (2) placer le drapeau indiquant que la liaison de données de réception est établie, (3) déterminer les caractères pour le code ACK et le code NAK de la liaison de données de réception, (4) positionner une minuterie, et (5) informer l'interface de ligne à recevoir des données en provenance du terminal. Dans cette situation, la logique de transfert d'état 5 re- çoit le code d'état (03) et le code de sous-état (00000) en provenance du circuit de maintien 4, et ladite logique de transfert d'état 5 reçoit également le code de déclenchement (02) en provenance du circuit de maintien 4. Ensuite, la lo- gique de transfert d'état 5 délivre le code d'opération (07) selon le code d'état désigné (03), le code de sous-état (00000) et le code de déclenchement (02) (voir Fig. 7). Ce code d'opération (07) est transféré à la mémoire 6 qui délivre* son contenu à l'adresse (07). Comme représenté sur la Fig. 8, la sortie à l'adresse (07) de la mémoire 6 est: A B C D E F G H I J K L M N 04 0 - 0 1 0 1 0 0 1 5 00 02 00 000000 Ces sorties de la méînoire 6 sont conservées dans le circuit de maintien 7. Le processeur 8-1 transfère le contenu du champ A du champ 0 dans le circuit de maintien 9, et ce champ 0 est à son tour conservé dans la mémoire d'état 10. Les processeurs 8-2 et 8-3 ne fonctionnent pas puisque les contenus deschamps B et C dans le circuit de maintien 7 sont zéro. Le processeur 8-4 positionne le drapeau R puisque le con- tenu du champ D est 1. La condition de drapeau en "1" dans le - 42 - champ R montre que la réponse affirmative (code ACK) est constituée par les caractères DLE;NAK, et la réponse négative (code NAK) par les caractères DLE;ACK. Le processeur 8-5 ne fonctionne pas, puisque le contenu du champ E est 0. Le processeur 8-6 positionne le drapeau dans le champ T * dans l'état "l",puisque le contenu du champ F est 1. La con- dition de drapeau dans l'état "1" du champ T montre que la liaison de données de réception a été établie. Les processeurs 8-7 et 8-8 ne fonctionnent pas, puisque les contenus des champs G et H sont 0. Le processeur 8-9 lit.le contenu de-la cinquième limite supérieure dans le cinquième compteur (c), puisque le contenu du champ J est 5, et le résultat de lecture est transféré au champ (d), puisque le contenu du champ I est 1. Ainsi, la limite supérieure du temps est définie par la valeur dans le champ (c), et le contenu du champ (d) qui est initialement le même que celui du champ (c) est diminué un par un dans chaque intervalle prédéterminé par le circuit de minuterie 11. Le circuit de minuterie engendre le déclenchement de dépassement de temps lorsque le contenu du champ (d) atteint zéro. Le processeur 8-10 ne fonctionne pas, puisque le contenu du champ K est '00'. Le processeur 8-il transfère le contenu du champ L à l'interface de ligne, puisque-le contenu du champ L n'est pas zéro. Ce code transféré depuis le champ L donne l'instruction à l'interface de ligne de recevoir des données en provenance du terminal. Le processeur 8-12 ne fonctionne pas, puisque les contenus des champs M et N sont zéro. Troisième exemple d'opérations. On suppose que le code d'état est (05) et le code de sous-état (00001), dans lequel les données ont été reçues. Et on suppose que le code de déclenchement (03) dans lequel - 43 - le calculateur hôte délivre une instruction pour émettre le code ACK, est reçu. Dans ce cas, le présent ECC doit opérer pour (1) modi- fier l'état, (2) positionner une minuterie, et (3) envoyer le code ACK au terminal. Dans cette situation, la logique de transfert d'état 5 reçoit le code d'état (05) et le code de sous-état (00001) en provenance du circuit de maintien 4, et ladite logique de transfert d'état 5 reçoit également le code de déclenchement (03) en provenance dudit circuit de maintien 4. Ensuite, la logique de transfert d'état 5 délivre le code d'opération (OB) selon le code d'état (05), le code de sous-état (00001), et le code de déclenchement (03) (voir Fig. 7). Ce code d'opéra- tion (OB) en expression hexadécimale est le même que (11) en expression décimale. Ce mode d'opérations (OB) est transféré à la mémoire 6, qui restitue son contenu à l'adresse (OB). Comme représenté à la Fig. 8, le contenu à l'adresse (OB) de la mémoire 6 est: A B C D E F G H I J K L M N 09 0 0 0 0 0 0 0 1 1 00 01 02 010000 Ces contenus de la mémoire 6 sont conservés dans le circuit de maintien 7. Le processeu 8-1 transfère le contenu (09) du champ A au champ O dans le circuit de maintien 9, et ce contenu du champ O est à son tour conservé dans la mémoire d'état 10. Ainsi, le nouveau code d'état est (09). Les processeurs 8-2 à 8-6 ne fonctionnent pas, puisque les contenus des champs B à F sont zéro. Les processeurs 8-7 et 8-8 ne fonctionnent pas, puisque les contenus des champs G et H sont zéro. Par conséquent, le nombre des temps de répétition n'est pas compté. Le processeur 8-9 lit le contenu du champ Y qui définit la première limite supérieure du temps, puisque le contenu du champ J est 1. Ensuite, le processeur 8-9 transfère le 2475329' - 44 - contenu lu du champ Y au champ d, puisque le contenu du champ I est 1. Ainsi, la limite supérieure du temps est définie par le contenu du champ Y, et le contenu du champ d est diminué durant chaque intervalle prédéterminé par le circuit de minu- terie 11. Le processeur 8-10 ne fonctionne pas, puisque le contenu du champ K est 00. Le processeur 8-11 transfère le contenu du champ L à l'interface de ligne, puisque le contenu du champ L est zéro. Ce code (01) dans le champ L signifie que le code ACK (carac- tères DLE; ACK) doit être envoyé au terminal. Dans ce cas, le- dit code à transmettre au terminal est conservé dans la mémoire de travail, qui est contrôlée par le processeur 8-12. Le processeur 8-12 envoie le contenu (02) du champ M, et le contenu (10000) du champ N à l'interface de ligne. C'est-à- dire que le processeur 8-12 donne l'instruction de transmission de deux mots en partant de l'adresse (10000) de la mémoire de travail. On suppose que la mémoire de travail possède le code ACK dans l'adresse (10000) et (10001). Ainsi, le code ACK est envoyé en émettant le contenu des adresses (10000) et (10001). Certaines modifications du schéma de blocs de la Fig. 4 sont, bien entendu, possibles. Par exemple, la logique de transfert d'état 5 et la mémoire 6 peuvent etre réunies en un unique circuit logique-ou en une unique mémoire de table, qui effectue l'opération logique représentée sur les Figs. 7 et 8. Le circuit de maintien à la sortie de la mémoire 6 peut égale- ment être omis, et les sorties du circuit logique sont direc- tement appliquées aux processeurs de base. On remarquera bien entendu que le fonctionnement de la logique de transfert d'état représentée sur la Fig. 7, et le fonctionnement de la mémoire 6 représentée sur la Fig. 8 dépendent de la procédure de commande de communication donné. Le mode de réalisation représenté sur les Figs. 7 et 8 est l'exemple pour le système de communication à procédure de - 45 - commande en mode fondamental en semi-duplex. D'autres procé- dures de commande de communication sont applicables à la pré- sente invention en modifiant les contenus des Figs. 7 et 8. Comme expliqué ci-dessus en détail, la présente invention constitue un équipement de commande de communication de struc- ture très simple, en supprimant un programme qui est nécessaire dans un équipement de commande de communication du type à pro- gramme mis en mémoire classique, et un microprogramme utilisé dans un équipement de commande de communication du type à microprogramme de l'art antérieur. En outre, selon la présente invention, un ensemble de processeurs de base opèrent simulta- nément et ainsi l'aptitude au traitement du présent ECC est considérablement améliorée, c'est-à-dire que le ECC peut trai- ter un plus grand nombre de lignes ou de terminaux, et/ou des lignes ou des terminaux à vitesse plus élevée. En outre, la mémoire d'état 10 peut avoir une zone pour un ensemble de lignes, et ainsi un ensemble de lignes peut être contrôlé très simple- ment par le présent équipement. En outre, selon la présente invention, la modification de la procédure de commande de communication est possible simple- ment en modifiant les contenus de la mémoire d'état 10, de la logique de transfert d'état 5 et de la mémoire 6. En outre, le présent équipement peut traiter un ensemble de procédures de commande de communication simultanément en modifiant les conte- nus de la mémoire d'état 6, de la logique de transfert d'état et de la mémoire 6. La caractéristique de la présente invention est applica- ble non seulement à un équipement de commande de communica- tion, mais également à d'autres dispositifs qui fonctionnent selon un code d'état et un code de déclenchement, et le coût et les opérations de conception, de fabrication, de contrôle d'un équipement peuvent 8tre considérablement réduits, et ainsi, la performance en cot de cet équipement peut être considérablement améliorée. - 46 - De ce qui précède, il apparattra à présent qu'un équipe- ment de commande de communication nouveau et perfectionné a été découvert. Il faut comprendre, bien entendu, que les modes de réalisation décrits sont purement illustratifs et non limi- tatifs de la portée de l'invention. Il faut par conséquent se référer aux revendications annexées, plutdt qu'à la descrip- tion pour obtenir une indication de la portée de l'invention. - 47 - R E V E N D I C A T I O N S - 1 - Equipement de commande de communication connecté à un calculateur hôte par une interface de calculateur hôte et à un ensemble de terminaux par l'intermédiaire de lignes de communication et d'une interface de ligne comprenant: a) une mémoire d'état (10) possédant un ensemble de champs de données pour chaque ligne, lesdits champs comprenant au moins un état instantané de la ligne, une information concer- nant l'établissement d'une liaison de données d'émission ou d'une liaison de données de réception entre le calculateur hôte et un terminal, un compteur pour compter les temps de répétition de chaque phase de traitement, et un compteur de temps pour contrôler une situation de dépassement de temps, b) un circuit de minuterie (11) pour mettre à jour le contenu desdits compteurs de temps dans chaque période de temps pré- déterminée dans ladite mémoire d'état (10), et délivrant une donnée de déclenchement lorsque ledit contenu atteint une valeur prédéterminée, c) un circuit (2) d'enregistrement de données de déclenche- ment pour conserver un jeu de codes de déclenchement et d'un numéro de ligne qui délivre lesdites données de déclen- chement, ces dernières étant délivrées par ledit calculateur hôte, lesdites lignes et ledit circuit de minuterie (11), caractérisé en ce qu'il comprend en outre: d) une logique de transfert d'état (5) pour délivrer un code d'opération prédéterminé répondant à la combinaison du pré- sent état délivré par ladite mémoire d'état (10) et du code de déclenchement délivré par ledit circuit d'enregistrement (2) de données de déclenchement, e) une mémoire (6) possédant une table fixe pour décoder la sortie de ladite logique de transfert d'état (5) et délivrant un code d'opération pour chaque champ ayant trait à ladite mémoire d'état (10), - 48 - f) un ensemble de processeurs de base pour des fonctions fondamentales d'une procédure de commande de communication opérant chacun selon le champ lié de ladite sortie de la mé- moire (6) et de la sortie de ladite mémoire d'état (10) pour délivrer l'information révisée dans chaque champ, les sorties des processeurs de base étant appliquées à la mémoire d'état, au calculateur hôte, et à l'interface de ligne associéç,et lesdits processeurs de base fonctionnant simultanément les uns avec les autres. 2 - Equipement de commande de communication selon la revendication 1, caractérisé en ce qu'il comporte en outre un circuit (3) de contrôle de traitement pour actionner lesdits processeurs uniquement lorsque ledit circuit de minuterie ne fonctionne pas. 3 - Equipement de commande de communication selon la revendication 1, caractérisé en ce que ledit circuit d'enre- gistrement (2) de données de déclenchement est réalisé sous la. forme d'une mémoire premier entré-premier sorti. 4 - Equipement de commande de communication selon la revendication 1, caractérisé en ce que ladite logique de transfert d'état (5) est réalisée par un réseau logique program- mable ou une mémoire de table. - Equipement de commande de communication selon la revendication 1, caractérisé en ce que ladite mémoire d'état (10) possède des champs pour conserver la limite supérieure prédéterminée des temps de durée de chaque phase de traitement et la limite supérieure prédéterminée du temps pour le contrôle de dépassement de temps.