Brevet FR2475762A1 — publié le 19810814

i La présente invention est relative à un dispositif apte à relever le défaut de fonctionnement d'un couple d'ordinateurs préposés à la gestion de systèmes pour lesquels est requis un degré de fiabilité particulièrement élevé, tel que, par exemple, celui qui est requis pour le centraux téléphoniques de commuta-- tion dans lesquels on ne peut pas tolérer un mauvais fonctionne- ment d'une durée supérieure à quelques heures dans une période de quelques dizaines d'années (par exemple 2 heures tous les 40 ans). Dans le but de garantir le degré de fiabilité dont il a été question ci-dessus, les centraux électroniques de commuta- tion téléphoniques modernes sont gérés par un couple d'ordina- teurs. Dans quelques cas, dans le but de minimiser la perte de trafic téléphonique lorsque se manifeste un mauvais fonctionnement dans l'un des deux ordinateurs, on fait fonctionner ces derniers, suivant le principe "maître-esclave" ou "principal-secondaire", l'un comme réserve chaude de l'autre. Suivant cette modalité de fonctionnement les données concernant le trafic téléphonique sont transmises aux deux ordi- nateurs, mais les commandes de gestion du central ne sont émis que par l'ordinateur "principal", De cette façon, lorsque se manifeste un mauvais fonctionnement dans l'ordinateur "principal", c'est l'ordinateur "secondaire" ou tauxiliairett qui émet des ordres, ce dernier étant mis constamment à jour sur les données concernant le trafic téléphonique et étant donc à même de prendre immédiatement la suite et de gérer d'une manière correcte le central téléphonique de commutation, On connaît des dispositifs aptes à relever les-mauva;fs fonctionnements d'un couple d'ordinateurs opérant suivant les modalités décrites, qui constituent une partie intégrante des ordinateurs mêmes. En effet quelques constructeurs de centraux téléphoniques équipent les ordinateurs qu'ils produisent avec des dispositifs de contrôle, projetés en fonction du type d'or- dinateur- à contrôler, et ils adaptent en outre les circuits de l'ordinateur aux exigences du dispositif de contrôle, Le but de la présente invention est la réalisation d'un dispositif apte à contrôler un couple d'ordinateurs de type commercial, dépourvus desdits moyens de contrôle, sans apporter aucune modification aux circuits des ordinateurs, Dans ce but l'invention prévoit d'introduire des messa- ges dans le programme des ordinateurs, et elle prévoit la pré- sence d'un dispositif de contrôle apte à relever les mauvais fonctionnements des deux ordinateurs en examinant les messages qu'ils émettent en sortie à travers un canal d'entrée-sortie, En particulier la non émission de ces messages, une séquence non correcte de ces messages ou l'envoi de-messages non prévus de la part de l'ordinateur "principal" provoque son exclusion du con- trôle du processus qui est confié à l'ordinateur Ilsecondaîreg. L'inventibn prévoit donc, en combinaison, les éléments caractéristiques suivants - des premiers et deuxièmes moyens aptes à relever la présence d'erreurs danséles messages émis respectivement par le premier ordinateur et par le deuxième ordinateur, aptes en outre à envoyer respectivement au premier ordinateur et au deuxième ordinateur, une première impulsion ainsi qu'un code exprimant le type d'erreur lorsque ledit relèvement donne un résultat positif, et aptes enfin à envoyer à des troisièmes moyens ladi- te première impulsion ainsi qu'une demande d'échange de la fonction "principal-secondaire" émise respectivement par le premier ordinateur et par le deuxième ordinateur; - les troisièmes moyens susmentionnés, aptes à caractériser comme "principal" et comme "secondaire- lesdits ordinateurs en exci- tant, ou en désexcitant, leur propre sortie en se basant sur l'état des sorties desdits premiers et desdits deuxièmes moyens, ainsi que sur la précédente caractérisation "principal- secondaire"; et - un dispositif d'échange apte à transmettre aux unités péri- phériques les ordres émis par le premier ordinateur, ou bien les ordres émis par le deuxième ordinateur, en réponse à l'activation, ou bien en réponse à la non activation, de la sortie desdits troisièmes moyens. D'autres caractéristiques de l'invention deviendront plus claires à la lecture de la description suivante relative à un exemple non limitatif de réalisation, et accompagnée des dessins cijoints dans lesquels: La figure 1 monte le schéma par blocs du dispositif de contrôle suivant l'invention. La figure 2 montre dans le détail une des unités de contrôle UC1 et UC2 de la figure 1, réalisée suivant l'invention. La figure 3 montre le schéma par blocs de l'unité MS de la figure 1, réalisée suivant l'invention. La figure 4 montre un tableau relatif au réseau logique RL1 de la figure 3. La figure 5 montre dans le détail une des unités MS1 et MS2 de la figure 3, réalisée suivant l'invention. Dans la figure 1, on a indiqué par DC le dispositif de contrôle d'un couple d'ordinateurs EL1 et EL2 préposés à la. gestion d'unités périphériques (non illustrées) reliées au bus bidirectionnel a. Un premier groupe de fils b qui peuvent être connectés au bus a au moyen d'un dispositif d'échange DS, abou- tissent aux sections respectives d'entrée-sortie I/0 de ces ordinateurs; un deuxième et un troisième groupe de fils c et d, relient lesdites sections d'entrée/sortie à une unité de contrôle respective UC1 ou UC2 Une unité MS apte à caractériser comme "principal" ou comme "secondaire" les ordinateurs EL1 et EL2 après avoir examiné l'état des sorties des unités de contrôle UC1 et UC2 ainsi que la précédente caractérisation "principal-secondaire", est connectée aux unités de contrile UC1 et UC2, L'état de la sortie de l'unité MS détermine le positionnement du dispositif d'échange DS qui cnnnecte au bus bidirectionnel a soit les fils-b aboutissant à l'ordinateur ELJ, soit les fils b aboutissant à] "ordinateur EL2' Les ordinateurs EL1 et EL2 émettent, à travers les fils c, une séquence de messages codés qui sont contrôlés par les unités UC1 et UC2 respectives. Lorsque ces dernières mettent en évidence la présence dilune erreur, elles informent l'ordina- teur correspondant EL1 ou EL2, à travers les fils- d, ainsi que l'unité MS, à travers les fils w, laquelle reçoit aussi les demandes d'échange rs de la fonction "principal-secondaire" - émises par les ordinateurs EL et El Sur la base de la précédente caractérisation "principal- secondaire" des ordinateurs EL1 et EL2, en présence ou en l'ab- sence d'erreurs signalées par les unités UC1 et UC23 et en pré- sence ou en l'absence de demandes d'échange, l'unité MS décide la future caractérisation "principal-secondaire" des ordinateurs EL1 et EL à la suite de quoi elle positionne en conséquence le dispositif d'échange DS. L'unité de contrôle UC de la figure 2, qui correspond à l'une des unités UC1 et UC2 de la figure 1, comprend une section d'entrée UCa comportant un premier registre RG1 auquel aboutis- sent les fils c au moyen desquels l'ordinateur EL1 ou EL2 émet en sortie les messages de contrôle qui sont mémorisés dans ce registre. Une unité de décodage DC1, qui active la sortie à la- quelle se rapporte le code reçu, est connectée à la sortie du registre RG1, On considère comme premier message 1 la demande d'é- change rs qui ne subit aucune élaboration de la part de l'unité UC et qui est directement envoyé à l'unité MS. Le deuxième message 2 est de type rythmique et il est émis par les ordinateurs EL1 et EL2 quand ils se trouvent dans une phase d'élaboration. Ce message parvient à une première section de contrôle UCb qui comporte un premier compteur CN1 qui reçoit sur son entrée de comptage k une séquence d'impulsions de sy chronisation CK., à travers un premier circuit porte Pl. e. qui reçoit sur son entrée dè remise à zéro r le décodage de ce deuxième message disponible à la sortie de l'unité DC1, Si ce deuxième message n'est pas émis par les ordina- teurs EL1 et EL2 suivant la cadence préétablie, le compteur CN1 n'est pas mis à zéro et par conséquent il achève son propre cy- cle de comptage en émettant en sortie le signal d'alarme enVl Puisque, lorsque l'ordinateur se trouve dans une phase d'inter- ruption, le message d'élaboration ne doit pas être émis, on a prévu la désactivation du circuit porte P1 et par conséquent l'émission des impulsions CK1 est interdite. Le troisième et le quatrième messages3 et 4 sont émis par l'ordinateur respectivement lorsqu'il passe à un état d'in- terruption, et lorsqu'il sort de cet état. Ces messages sont traités par une deuxième section de contrôle UC qui comporte un compteur CN2 du type bidirectionnel. Le compteur CN2 reçoit sur son entrée u de comptage ascendant le décodage du message 3 et reçoit sur son entrée de comptage descendant d le décodage du message 4,; La section UCc émet un signal d'alarme dans les cas suivants: - lorsque, le nombre d'entrées à l'état d'interruption est plus grand que le nombre de sor.ties. Dans ce cas, on enre- gistre la réception d'un nombre de messages 3 supérieur au nombre des messages 4 et, lorsque cette différence dépasse une quantité préétablie, définie par la capacité de comptage du compteur CN2, on enregistre l'émission d'un signal d'alarme cnt, qui parvient a une entrée d'une unité de somme logique Si; - lorsque le nombre de sorties à l'état d'interruption dépasse le nombre d'entrées, Dans ce cas, on enregistre la ré- ception d'un nombre de messages 4 supérieur au nombre de messages 3 et, par conséquent, lorsque le contenu du compteur CN2 présente des valeurs négatives on enregistre l'émission d'une impulsion sur la sortie cn2"1 qui parvient sur une deuxième entrée de ladite unité de somme logique S1; - lorsque le temps de permanence à un état d'interrup- tion dépasse une quantité préétablie, Dans ce cas, on obtient un signal cn2"t, actif lorsque le compteur CN2 est dans un état différent de l'état 0 (état de non interruption), lequel, tant qu'il reste actif, rend apte un troissième compteur CN3 qui redoit sur son entrée de comptage une séquence d'impulsions de synchro- nisation CK2, Lorsque le compteur CN3 achève son propre cycle de comptage il émet une impulsion qui parvient sur une troisième entrée de ladite unité de somme logique S1 qui par conséquent concentre les trois alarmes décrites. Le cinquième message 5 est émis par l'ordinateur en réponse à la réception de la marque du temps que lui a fourni une unité périphérique prévue dans ce but. La section UC a d comme fonction de vérifier si ce cinquième message est reçu à la hauteur de fenêtres temporelles qui y sont produites, et elle a aussi comme fonction d'émettre un signal d'alarme lorsqu'elle relève l'absence de cette coïncidence un nombre consécutif pré- établi de fois. Cette section UCd comporte un compteur CN4, qui reçoit sur son entrée de comptage une séquence d'impulsions de synchro- nisation CK3, et auquel est associée une unité de décodage DC2 apte à émettre une impulsion dc2, constituant la fenêtre tempo- relle indiquée ci-dessus, en concomitance avec un état préétabli du compteur. L'impulsion dc2 rend apte une première et une deuxième unité de produit logique P2et P3 qui reçoivent sur leur deuxième entrée respectivement le décodage du cinquième message 5 inversé et ce décodage lui-même, à travers une troisiè- me unité de produit logique P4 qui reçoit sur sa deuxième entrée les impulsions de synchronisation CK3- L'unité P3 émet par conséquent des impulsions sur sa sortie lorsque le décodage de ce cinquième message coincide avec la fenêtre temporelle définie par de2; ces impulsions parvien- nent sur l'entrée de remise à zéro r d'un cinquième compteur CN5. L'unité P2 émet par contre des impulsions sur sa sortie lors- qutelle relève l'absence de cette coincidence;ces impulsions par- viennent sur l'entrée de comptage k du compteur CN5 qui. lorsqu'il achève son cycle de comptage, émet en sortie une impulsion cn5 exprimant une condition d'alarme. La section UCe traite par contre les messages non prévus comme messages de contrôle. 7, En effet, les ordinateurs EL1 et EL2 peuvent émettre les codes présentant la signification spécifiée ci-dessus ou bien, en présence d'un mauvais fonctionnement, ils peuvent émettre de façon erronée d'autres codes possibles non prévus comme messages de contrôle. Les sorties de l'unité DC1 relatives aux codes non prévus parviennent à une unité de somme logique S2 qui reçoit sur une deuxième entrée la sortie d'une unité de produit logique P5# L'unité P5 reçoit sur une première entrée le signal cn2"' et sur une deuxième entrée la sortie d'une unité de somme logique S3 qui reçoit sur ses entrées les sorties de l'unité DC correspondant aux messages 1, 2 et 5, A la sortie de l'unité S2 apparait. par conséquent un signal d'alarme soit quand l'ordinateur EL1 ou EL2 émet un code non prévu, soit quand l'ordinateur se trouve dans un état d'in- terruption et qu'il émet un message différent du message 3 ou 4 On a enfin prévu une section de sortie UCf apte à concentrer les alarmes émises par les sections précédentes, et qui comporte un codeur à priorité PE à la sortie pe1 duquel appa- raît un signal actif lorsqu'au moins un signal d'alarme est pré- sent et à la sortie pe2 duquel apparaît un code exprimant le type d'alarme reçu et destiné à être mémorisé dans un registre RG2, L'activation de la sortie pe, provoque la commutation à l'état "1i" d'un premier et d'un deuxième circuit bistable FF et FF2, Le circuit bistable FF et le registre RG2 signalent (fils d) à l'ordinateur auquel l'unité UC est connectée, qu!il a commis une erreur ainsi que le genre d'erreur qu'il a commise; le circuit bistable FF2 immobilise l'unité PE et transmet à l'u- nité MS le signal w exprimant le relèvement d'un mauvais fonc- tionnement de l'ordinateur auquel cette unité UC est connectée, La figure 3 montre le schéma par blocs de l'unité MS de la figure 1, qui comporte une première et une deuxième unité MS1 et MS2, lesquelles reçoivent en entrée aussi bien les signaux rs1 et w1 disponibles à la sortie de l'unité UCJ, connectée à l'ordinateur EL1, que les signaux rs2 et w2 disponibles à la sor- tie de l'unité UC2 connectée à l'ordinateur EL2. A la sortie des unités MS et MS2 sont disponibles respectivement les signaux ms1, m%, et les signaux ms23 ms2 qui permettent d'attribuer d'une manière correcte la fonction "principal-secondaire" aux deux ordinateurs, même lorsqu'il se produit une panne dans l'une des deux unités MS, et MS2. car cette attribution peut être faite en observant les signaux Ms1, Ms1 ou ms2, M2 qui apparaissent à la sortie de l'autre des deux unités MS1 et MS2 Les signaux ms1, ms1 et ms2, "r2 parviennent en effet à un réseau logique RL1, réalisable éventuellement avec une mémoire limitée à la lecture (mémoire morte), qui active, res- pectivement n'active pas, sa propre sortie, caractérisant comme "principal" respectivement l'ordinateur ELf ou l'ordinateur EL2, sur la base du tableau de la figure 4, Selon ce tableau les configurations indiquées par 7. et par 10 constituent les configurations correctes que l'on obtient lorsqu'aucune panne ne s'est manifestée dans les unités MS1 et MS et par conséquent l'unité RL1 caractérisera comme "principal" respectivement "l'ordinateur EL2" et l'ordinateur EL1. Les configurations 2, 3, 5, 8, 9, 12, 14 et 15 s'obtien- nent lorsqu'une panne s'est manifestée dans l'une des deux uni- tés MS1 et MS2; l'unité RL1 est en mesure de reconnaître l'unité MSI ou MS2 qui a commis l'erreur, à la suite de quoi elle carac- térise comme "principal" l'ordinateur EL1 ou EL2 indiqué dans le tableau (si l'on observe, par exemples la configuration 2, il est évident que l'unité MS1 a commis une erreur, à la suite de quoi le réseau-logique RL1 caractérise de nouveau comme "principal" l'ordinateur EL1). Les configurations 6 et 11 ne peuvent pas correspondre aux sorties des unités MS1 et MS2-comme cela sera dit par la suite en rapport avec la figure 5, tandis que les configurations 1, 4, 13 et 16 ne permettent au réseau logique RL1 de prendre aucune décision car deux erreurs consécutives se sont manifestées, L'obtention de ces dernières configurations provoque un mauvait fonctionnement total du central de commutation, ce qui fait que la probabilité de les obtenir doit être comprise dans les marges indiquées au début de la description (par exemple une fois tous les 40 ans). En parallèle avec le réseau logique EL1 est connecté un circuit de contrôle CC1 apte à émettre un signal d'alarme cc1 toutes les fois que la configuration binaire disponible sur lesdites sorties ms13 ms1 et ms2P ms2 diffère de celle indiquée par 7 et par 10 dans le tableau dont il a été question ci-dessus, Dans la figure 3 on a en outre illustré une unité VM apte à maintenir l'ordinateur "principal" dans cet état même si les sections de contrôle de l'unité correspondante UC1 ou UC2 signalent la présence de mauvais fonctionnements. En effet, dans le cas o l'on procéderait à la réparation de l'ordinateur "secondaire", dans le but d'éviter le blocage du central de commutation, l'ordinateur "!principal"r doit émettre les signaux de commande même en présence de fonctionnements défectueux, En effet, dans ces conditions, on ferme une touche T qui rend aptes les circuits porte P6 et P7 à la deuxième entrée desquels par- viennent respectivement les signaux ms1 et ms2 et dont les sor- ties sont reliées à l'entrée pe de l'unité PE de la figure 2, Dans l'hypothèse o l'on procéderait à la réparation d.e l'ordinateur EL2, à la sortie de la porte P6 correspondrait un signal qui rendrait inapte l'unité PE de la figure 2, relative à l'unité UC1, à émettreun signal d'alarme même si l'une de ses entrées est active. D'une manière analogue, l'absence d'une impulsion à la sortie de la porte P7 contraint ladite unité PE, relative à l'u- nité UC 2 à émettre le signal pe1 qui provoque la commutation du circuit.bistable FF2 et l'on enregistre par conséquent l'émis- sion du signal w2, Dans la figure 5, qui montre plus en détail l'unité MSi, c'est-à-dire l'une ou l'autre des unités MS1 et MS2, on a indiqué par RL2 et par RL3 des réseaux 'logiques, réalisés éventuellement avec des mémoires limitées à la lecture (mémoires mortes), les- quels reçoivent en entrée les signaux w1 et rsi, les signaux w2 et rs2., ainsi.que les sorties ms et m- à travers, un circuit de retard CR. Les réseaux logiques RL2 et RL3 sur la base de la confi- gurations des bits ms, _s (exprimant la caractérisation précé- dente "principal-secondaire" de l'ordinateur auquel ils sont connectés), sur la base de la configuration des bits rs1, rs2 (exprimant la présence ou l'absence d'une demande d'échange de la fonction "principalsecondaire" des deux ordinateurs), et sur la base de la configuration des bits w1 et w2 (exprimant la présence ou l'absence de fonctionnements défectueux des deux ordinateurs), émettent en sortie respectivement les signaux r12, '2 et les signaux rl3, r-T3. Les sorties r12 et rl3 sont connectées en câblage logique "OU" au moyen de circuits de désaccouplementD1 et CD2 rendant disponible le signal ms; d'une manière analogue la connexion en câblage logique "OU" des sorties-r2 et rT3 au moyen des circuits CD3 et CD4 rend disponible le signal ms. La concentration des sorties des deux réseaux logiques RL2 et RL3 suivant les modalités décrites a comme fonction d'é- viter qu'à cause d'une seule erreur commise par l'un des deux réseaux logiques RL2 et RL3, les bits ms présentent la configu- ration indiquée par 6 et par 11 dans le tableau de la figure 4. En effet, ces configurations s'obtiennent lorsqu'en présence d'une seule erreur, l'une des deux unités MS1 et MS2 donne en sortie des signaux présentant une valeur logique oppo- sée par rapport à ceux qui sont émis par l'autre des deux unités MS1 et MS2 et que, par conséquent, l'unité RL1 ne peut prendre aucune décision à propos de l'ordinateur qu'il faut caractériser comme "principal". Si à la sortie des réseaux RL2 et RL3 apparaissent des bits présentant une valeur logique opposée, les sorties ms en vertu du câblage logique "OU" présentent la valeur 0, 0. D'une manière analogue si à la sortie de ces réseaux logiques apparais- sent deux bits présentant la même valeur, les sorties ms présen- tent la valeurC,,0 ou bien 1, 1, L'obtention desdites configura- tions 6 et Il s'avère ainsi impossible. Les sorties r12, r'2, r13 et r3 parviennent aussi à un circuit de comparaison CC2 apte à émettre un signal d'alarme cc2 lorsque les égalités suivantes se produisent; R12 = rl3, et r-T2 = r3 et lorsque rl2 n'est pas effectivement l'inverse de -I2. il REVENDICATIONS 1. Dispositif de contrôle du fonctionnement correct d'un couple d'ordinateurs, fonctionnant suivant le principe "principal-secondaire", l'un comme réserve chaude de l'autre, dans le programme opératif duquel on a introduit une pluralité de messages de contrôle destinés à être émis en sortie suivant des modalités préétablies, caractérisé en ce qu'il comprend: des premiers et des deuxièmes moyens (UC1 et UC2) aptes à relever la présence d'erreurs dans les messages émis respective- ment par le premier ordinateur (EL1) et par le deuxième ordina- teur (EL2), aptes en outre à envoyer respectivement au premier ordinateur (EL1), et au deuxième ordinateur (EL2), un premier signal ainsi qu'un code exprimant le type d'erreur iorsque ledit relèvement donne un résultat positif, et aptes enfin à envoyer à des troisièmes moyens (MS) ledit premier signal (w) ainsi qu'une demande d'échange (rs) de la fonction "principal-secondai- re" émise respectivement par le premier ordinateur (ELi), et par le deuxième ordinateur (EL2); les troisièmes moyens (MS) susmentionnés aptes à caractériser comme "principal" ou comme "secondaire" lesdits ordinateurs en excitant, ou en désexcitant, leur propre sortie en se basant sur la présence ou sur l'absence dudit premier signal (w) et de ladite demande d'échange (rs) émise par lesdits premiers et par lesdits deuxièmes moyens (UC1 et UC2), ainsi que sur la base de la caractérisation pré- cédente "principal secondaire"; et un dispositif d'échange (DS) apte à transmettre aux unités périphériques les ordres émis par le premier ordinateur (EL1), ou bien les ordres émis par le deuxiè- me ordinateur (EL2), ern réponse > l'activation, ou bien à la non activation, de la sortie desdits troisièmes moyens (MS), 2. Dispositif suivant la revendication 1, caractérisé en ce que lesdits premiers et lesdits deuxièmes moyens (UC1 et UC2) comprennent: une section d'entrée (UCa) comprenant un pre- mier registre (RG1) apte à mémoriser lesdits messages de contrO- le et à la sortie duquel est connectée une première unité de décodage (DC1) apte à exciter la sortie à laquelle le message reçu se rapporte; une première section de contrôle (UCb) apte à 1o émettre un signal d'alarme (cn1) lorsque le message d'élabora- tion (2) n'est pas reçu suivant une cadence préétablie; une deuxième section de contrôle (UCc) apte à émettre un signal d'alarme lorsque le nombre des messages de-début d'interruption (3) reçus diffère d'une quantité préétablie du nombre de messa- ges de fin d'interruption (4), et apte en outre à émettre un signal d'alarme (cn3) lorsque la durée d'un état d'interruption dépasse une quantité préétablie; une troisième section de contrôle (UCd) apte à émettre un signal d'alarme (cn5) lorsque le message (5) relatif à la marque du temps ne présente pas la cadence préétablie; une quatrième section de contrôle (UCe) apte à émettre un signal d'alarme (s2) lorsqu'elle reçoit un message non prévu comme message de contr8le; une section de sortie (UCf) comprenant un codeur à priorité (PE), alimenté par les signaux d'alarme émis les sections de contrôle, à la. première sortie (pe1) duquel apparaît un signal lorsqu'au moins une de ses entrées est active et à la deuxième sortie (pe2) du- quel apparaît un code exprimant le type d'alarme présent à sa propre entrée, et comprenant en outre un premier et un deuxième circuit bistable (FF1 et FF2), qui sont commutés à l'état "1" par le signal disponible à la première sortie (pe1) du codeur à priorité (PE), et comprenant en outre un deuxième registre (RG2) apte à mémoriser les codes disponibles à la deuxième sortie (pe2) du codeur à priorité (PE). 3. Dispositif suivant la revendication 1, caractérisé en ce que lesdits troisièmes moyens (MS) comprennent en combi- naison les éléments caractéristiques suivants: une première et une deuxième unité (MS1 et MS2), alimentées par ledit premier signal (w) ainsi que par les signaux de demande d'échange (rs) émis par lesdits premiers et par lesdits deuxièmes moyens, et aptes à émettre sur une première et sur une deuxième sortie autant de signaux dont le niveau logique est fonction de l'état des signaux d'entrée; un premier réseau logique (RL1), alimenté par les sorties de ladite première et de ladite deuxième unité (MS1 et MS2), et apte à activer, ou bien à désactiver, sa propre sortie (ms) sur la base de l'état des signaux d'entrée; un premier circuit de comparaison (CC1) apte à émettre un signal d'alarme (cc1) lorsque les sorties de ladite première et de ladite deuxième unité (MS1 et MS2 présentent des configuration préétablies, 4, Dispositif suivant la revendication 3, caractérisé en ce que la première et la deuxième unité (MS1 et MS2) desdits troisièmes moyens (MS) comprennent un deuxième et un troisième réseau logique (RL2 et RL3), alimentés par les signaux de deman- de d'échange (rs) et par ledit premier signal (w) émis par les- dits premiers et par lesdits deuxièmes moyens (UC1 et UC2) ainsi que par un couple de signaux exprimant la caractérisation "prin- cipal-secondairelt précédente, et aptes à rendr.e disponible sur une première et sur une deuxième sortie (rl2, r-2 respectivement rln3 r-3), autant de signaux dont le niveau logique est fonction du niveau logique des signaux présents à leurs propres entrnées; un deuxième circuit de comparaison (cc2) apte à émettre un signal d'alarme (CC2) lorsque les signaux disponibles aux sor- ties dudit deuxième et dudit troisième réseau logique (RL2 et RL3) présentent des configurations préétablies; des premiers et des deuxièmes moyens de désaccouplement (CD1 et CD2) connectés à la première sortie (r12, rl 3) dudit deuxième et dudit troisiè- me réseau logique (RL2 et RL3)' et présentant des sorties connec- tées entre elles; des troisièmes et des quatrièmes moyens de désaccouplement (CD3 et CD4) connectés à la deuxième sortie r-2, r 3) dudit deuxième et dudit troisièm réseau logique (RL2 et RL3) et présentant des sorties connectées entre elles; un circuit de retard (CR), alimenté par les signaux qui apparaissent à la sortie desdits premiers et desdits troisièmes moyens de désaccouplement (CD1 et CD3), et apte à rendre disponibles en sortie lesdits signaux exprimant la caractérisation précédente "principal-secondaire', , Dispositif suivant la revendication 2, caractérisé en ce que ladite première section de contrôle (UCb) comprend un premier compteur (CN1) recevant sur son entrée de comptage (k) une séquence d'impulsions de temporisation (CK1) à travers un premier circuit porte (P1) qui reçoit sur sa deuxième entrée un deuxième signal (cn2"'), le compteur (CN1) recevant sur son entrée de remise à zéro (r) des impulsions qui apparaissent à la sortie de la première unité de décodage (DC1) relative au messa- ge d'élaboration, et étant apte à émettre ledit signal d'alarme (cn1) lorsque s'achève le cycle de comptage, 6. Dispositif suivant larevendication 2. caractérisé en ce que ladite deuxième section de contrôle (UCc) comprend un deuxième compteur (CN2), du type bidirectionnel, recevant respec- tivement sur son entrée de comptage ascendant et sur son entrée de comptage descendant les signaux qui apparaissent respective- ment à la sortie de la première unité de décodage (DC1) relative au message de début d'interruption et à la sortie de ladite première unité de décodage relative au message de fin d'interrup- tion, et apte à émettre à travers une première unité de somme logique (S1) un signal d'alarme (cn2') lorsqu'il achève son pro- pre cycle de comptage ascendant ainsi qu'un signal -d'alarme (cn2") lorsqu'il achève son propre cycle de comptage descendant, et en ce que ladite deuxième section de contrôle (UCc comprend c en outre un troisième compteur (CN3), recevant sur son entrée de comptage (k) une séquence d'impulsions de synchronisation (CK2) et sur son entrée de remise à zéro un deuxième signal (cn2"') actif lorsque le deuxième compteur (CN2) n'est pas l'état zéro, et apte à émettre un signal d'alarme (cn3) lorsqu'il achève son propre cycle de comptage, la sortie dudit troisième compteur (CN3) étant connectée à une autre entrée de ladite première unité de somme logique (S1). 7. Dispositif suivant la revendication 2, caractérisé en ce que ladite troisième section de contrôle-(UCd) comprend un quatrième compteur (CN4), recevant sur son entrée de comptage une séquence d'impulsions de synchronisation (CK3) et à la sortie duquel est connectée une deuxième unité de décodage (DC2) apte à émettre en sortie une impulsion lorsque le quatrième compteur atteint un état préétabli, cette impulsion rendant apte un deuxième et un troisème circuit porte (P2 et P3) qui reçoivent sur ler deuxième entrée, à travers un quatrième circuit porte (P4) rendu apte par ladite séquence de synchroni- sation (CK3), respectivement les impulsions inversées qui appa- raissent à la sortie de ladite première unité de décodage (DC1) relative au message de marque temps (5), et ces mêmes impulsions (5) non inversées, et en ce que ladite troisième section de con- trCle (UCd) comprend en outre un cinquième compteur (CN5), rece- vant sur son entrée de remise à zéro (r) les impulsions qui apparaissent à la sortie du deuxième circuit porte (P2), et sur son entrée de comptage (k) les impulsions qui apparaissent à la sortie du troisième circuit porte (P3), le cinquième compteur (CN5) étant apte à émettre un signal d'alarme (cn5) lorsqu'il achève son propre cycle de comptage. 8. Dispositif suivant la revendication 2, caractérisé en ce que ladite quatrième section de contrôle (UCe) comprend une deuxième unité de somme logique (S2) qui reçoit en entrée les sorties de la première unité de décodage (DC1) relatives aux messages non prévus comme messages de contrôle, ainsi que la sortie d'une cinquième unité de produit logique (P5); cette dernière reçoit en entrée ledit deuxième signal (cn2"') ainsi que la sortie d'une troisième unité de somme logique (S3), la- quelle reçoit les sorties de la première unité de décodage (DC1) relatives au message de demande d'échange (1), au message d'éla- boration (2) et au message d'une marque temps (5). 9. Dispositif suivant l'ensemble des revendications 2 et 3, caractérisé en ce que la première sortie (mst, ms2) de la première et de la deuxième unité (MS1, MS2) desdits troisièmes moyens (MS) est connectée à une entrée respective d'une sixième et d'une septième unité de produit logique (P6, P7), qui sont rendues aptes en réponse à la fermeture d'une touche (T) et dont les sorties sont connectées à l'entrée d'activation (pe) dudit codeur à priorité (PE) relatif respectivement auxdits premiers et auxdits deuxièmes moyens (UC1, UC2), 1> 2