Brevet FR2483666A1 — publié le 19811204

PROCEDE D'ECRITURE D'INFORMATIONS ET REGULATEUR D'ECRITURE CORRESPONDANT POUR BANC DE MEMOIRES A CIRCUITS MOS La présente invention concerne un procédé d'écriture d'informations et un régulateur d'écriture correspon dant pour banc de mémoire utilisé dans les systèmes de traitement de l'information. Elle s'applique aux organes de commande des dispositifs d'emmagasinage de l'information (ou systèmes de mémoires) mettant en oeuvre des circuits de mémorisation à cellules capacitives, ou circuits "MOS" dynamiques. Le vocable "MOS" étant l'abréviation du terme anglo-saxon "Metal Oxyde Semiconductor. En raison de leur conception même, les circuits de memorisation dits MOS dynamiques exigent une mise en oeuvre très contraignante. Les différents signaux de commande qui leur sont appliqués doivent l'être en effet suivant une séquence et une synchronisation rigoureuse. En particulier, lorsque les signaux de validation de boitiers renfermant les circuits MOS ont été lancés, l'application de la commande d'écriture ne doit pas trop tarder. Elle doit s'effectuer à l'intérieur d'un cycle technologique dont la limite. chronologique imposée est de l'ordre de une à trois microsecondes suivant les technologies entre le début du signal de validation et le début du signal de commande d'écriture. On sait en effet que les signaux de validation de boitier se composent, suivant les types de technologies, du signal de validation de circuit proprement dit (souvent désigné par le vocable anglo-saxon "Chip Entable") ou encore par le couple des signaux de sélection de ligne et de sélection de colonne désignés par les vocables anglo-saxons "Row Address Selection" et "Column Address Selection"). Cette limitation chronologique prive le dispositif d'emmagasinage z as inage de l'information de la souplesse d'utilisation désirée. Ainsi, il n'est pas possible d'effectuer l'opération d'écriture ou de réécriture après une lecture à l'instant choisi par le processeur - utilisateur du banc de memoire. Cela s'oppose ainsi aux principes et a la pratique d'un interface entre processeur et banc de mémoire qui soit totalement asynchrone, en particulier, entre la demande de cycle et la demande d'écriture ou entre la phase de lecture et la phase d'écriture. Or, cet asynchronisme est requis pour permettre d'adapter automatiquement et instantanément la cadence de la mémoire au rythme propre du processeur.Au contraire, dans l'état actuel de la technique avant la présente invention, les circuits de mémorisation dits "MOS" dynamiques impliquent une réalisation de la logique des processeurs qui soit a la fois rigide dans son fonctionnement et liée à la technologie en cours. En effet, dans la technique connue, dès qu'un cycle de mémoire est commencé, -il faut fournir l'information à écrire et la commande d'écriture dans un délai limite et dépendant de la technologie. Cela peut être gênant pour la liberté de conception du processeur, et ce cas se rencontre souvent.C'est ainsi que par exemple, des opérations consistant à extraire de l'information du banc de mémoire, effectuer des calculs ou/et éventuellement des contrôles sur cette information, puis à restituer un résultat en mémoire, c'est-à-dire effectuer une écriture, doivent s'effectuer dans un même cycle logique et à la cadence propre du processeur. Le cycle logique étant défini ici par l'intervalle de temps qui sépare la demande de cycle des demandes d'ecriture ou de lecture executees par le processeur-utilisateur. Le banc de me moire de marre un cycle logique lorsqu'il reçoit du processeur utilisateur un signal de demande de cycle. Ce cycle s'achève à la réception de signaux de demande d'écriture ou de lecture emis par ces mêmes processeurs utilisateurs.La duree du cycle logique est donc extrêmement variable et dépend en fait de la "volonté" du processeur utilisateur La présence de dispositifs å codes correcteurs d'erreurs dans ies processeurs modernes augmentent encore le temps de retour de l'information et donc la durée du temps separant une lecture de l'écriture qui la suit. Ces contraintes technologiques se traduisent par des pertes de temps pour les utilisateurs des bancs de memoires à circuits MOS. La présente invention a pour but de rendre invisible aux utilisateurs des systemes de mémoire cette contrainte technologique des circuits de memorisation dits "MOS" dynamiques qui impose d'effectuer écriture ou la réécriture dans un délai limite apres le début du cycle. Elle consiste à réaliser un système de régulation des bancs de mémoire qui offre aux processeurs - utilisateur la liberte absolue du choix de l'instant d'écriture ou de réécriture. Elle assure en effet automatiquement la gestion de cette contrainte chronologique d'origine technologique. Grâce a l'invention les processeurs-utilisateurs des systèmes de mémoire pourront exécutez la phase d'écriture ou de réécriture à tout instant d'un cycle logique. Ils pourront ainsi commander cette phase d'écriture des le début du cycle si les informations à écrire sont prêtes dès cet instant et si leur decision d'ecriture est irrévocable. Ils pourront par ailleurs engager la phase d'ecriture ou de réécriture à tout autre instant du cycle, soit pendant la durée autorisée par la contrainte technologique, soit au delà. Ils pourront enfin éventuellement renoncer à toute écriture ou réécriture s'ils le désirent et disposer ainsi d'une commande conditionnelle d'ecriture. Ceci est également une possibilité nouvelle apportée par l'invention. Enfin, dans tous les cas d'ordre différé d'ecriture par rapport au debut de cycle, les processeurs utilisateurs auront ainsi la possibilite d'exploiter une phase de lecture, soit preliminaire à une action d'écriture, soit executee pour elle-même si l'ecriture est abandonnee. Pour atteindre ces objectifs, le procede d'ecriture d'informations dans un banc de memoire selon l'invention est caractérise par le fait qu'il consiste lorsque les signaux de demande d'ecriture et de demande de cycle sont delivres simultanément par les moyens de traitement, a lancer la phase d'écriture des informations dans le banc de méoire dès que le signal de demande d'ecriture a été enregistre a l'interieur du banc de memoire. Selon une autre caracteristique de l'invention le procede consiste aussi lorsqu'aucune demande d'ecriture ou de lecture n'a été présentee à l'apparition du signal de demande de cycle, à émettre durant un intervalle de temps déterminé un signal d'autorisation d'écriture et à declencher simultanément une phase de lecture pour executer une phase de lecture du banc de memoire et à faire émettre par les moyens de traitement un signal de demande de lecture lorsque ceux-ci ayant ou non exploites les informations lues decident de terminer le cycle declenche par la demande de cycle. Selon une autre caractéristique de l'invention, le procédé consiste lorsqu'aucune demande d'ecriture ou de lecture n'a été présentée à l'apparition du signal de demande de cycle, à émettre durant un intervalle de temps déterminé un signal d'autorisation d'écriture et a# exécuter une phase d'écriture normale du banc de memoire si durant le dit intervalle de temps prédéterminé ou le signal d'autorisation d'ecriture est présent un signal de demande d'écriture est émis par les moyens de traitement de l'information. Enfin, selon une dernière caractéristique de l'invention le procédé consiste lorsqu'un signal de demande d'écriture est émis par les moyens de traitement après l'expiration du signal d'autorisation d'ecriture mais à l'intérieur du cycle logique déclenché par la demande de cycle, à lancer un nouveau cycle technologique et à exécuter à l'intérieur de ce nouveau cycle une phase d'écriture d'informations dans le banc de mémoire. La figure 1 montre l'organisation d'un banc memoire. La figure 2 est une représentation du régulateur de commande de la figure 1. La figure 3 est une représentation du registre d'assignation de la figure 1. La figure 4 est une représentation du regulateur de rafratchissement de la figure 1. La figure 5 est une représentation du sous-ensemble de mémorisation de la figure 1. La figure 6 montre un mode de réalisation du sélecteur lanceur de la figure 2. La figure 7 montre de façon détaillée la constitution du générateur de rafraîchissement apparent de la figure 2. La figure 8 est une representation detaillee de l'excitateur de memoire de la figure 2. l La figure 9 est une representation du scripteur (ou excitateur d'ecriture) de la figure 2. La figure 10 montre le generateur de regulation d'écriture de la figure 2. La figure 11 est une representation du lecteur (ou excitateur de lecture) de la figure 2. La figure 12 est une representation du terminateur de cycle. La figure 13 montre le generateur de commande d'assignation. La figure 14 donne une representation du registre d'adresse de la figure 3. La figure 15 donne une representation du registre de fonction de la figure 3. La figure 16 represente l'excitateur de rafraîchissement de la figure 4. La figure 17 represente le generateur de rafraîchissement masque de la figure 4. La figure 18 représente l'enregistreur de rafraîchissement masque de la figure 4. La figure 19 représente le compteur d'adresse de rafraîchissement de la figure 4. La figure 20 représente le distributeur de commandes des zones de mémoire. La figure 21 représente le sous-ensemble des zones de memoire La figure 22 est un diagramme de répartition dans le temps deun cycle de pure ecriture. La figure 23 est un diagramme de repartition dans le temps d'un cycle indéfini avec abandon d'écriture. La figure 24 est un diagramme de répartition dans le temps d'un cycle indefini d'ecriture enchaînée. La figure 25 est un diagramme dans le temps dsun cycle indéfini d'écriture séparée. La figure 26 est un schéma fonctionnel du regulateur d'ecriture. La figure 1 montre l'organisation d'un banc de memoire Le banc de memoire se compose d'un regulateur de commande 1, d'un registre d'assignation 2, d'un regulateur de rafraîchissement 3 et d'un sous-ensemble de mémorisation 4. Le régulateur de commande 1 est en communication avec le reste du système de traitement de l'information non représente ainsi qu'avec le sousensemble de mémorisation 4 en direction duquel il emet des signaux de commande C. Le registre d'assignation 2 communique l'adresse A d'un emplacement de memoire à l'interieur du sous-ensemble de memorisation ainsi que la fonction F au regulateur de commande 1. Le regulateur de rafraîchissement dialogue avec le regulateur de commande par echange de signaux CR et fournit les adresses AR des informations a rafraîchir au registre d'assignation. Le regulateur de commande est represente d la figure 2. Il comporte un selecteur-lanceur 1.1, un generateur de rafratchissement apparent 1.2, un excitateur de memoire 1.3, un scripteur 1.4, un generateur de regulation d'ecriture 1.5, un lecteur 1.6, un terminateur de cycle 1.7 et un generateur de commande d'assignation 1.8. Le selecteur-lanceur 1.1 reçoit des demandes de cycles de memoire provenant de l'exterieur du regulateur de commande et des demandes de rafraîchissement internes au banc de memoire issues du regulateur de rafraîchissement. Il decide de l'execution de ces demandes pour declencher le fonctionnement soit du generateur de rafraîchissement apparent 1.2, soit du scripteur 1.4 ou du lecteur 1.6. Dans tous les cas, il intervient dans le fonctionnement du generateur de commande d'assignation 1.8 et de l'excitateur de memoire 1.3.Le générateur de rafraîchissement apparent 1.2 a pour fonction de declencher un cycle de rafraîchissement apparent, il communique avec l'excitateur de memoire. Lorsqu'un cycle de rafraîchissement est termine, le generateur de rafraîchissement apparent 1.2 commande le terminateur de fin de cycle 1.7. L'excitateur de memoire 1.3 engendre des signaux de commande de declenchement des cycles de me moire dans le sous-ensemble de memorisation 4 de la figure 1. Le scripteur 1.4 commande les actions d'écriture dans le sous-ensemble de mémorisation 4 en fonction d'ordre émis par le générateur de régulation d'écriture le5 Lorsque l'opération d'écriture est terminée, le scripteur 1.4 commande le terminateur de cycle 1.7. Le générateur de régulation d'écriture 1.5 dialogue avec le terminateur de cycle 1.7, supervise le scripteur 1.4 et commande le sélecteur-lanceur 1.1 pour la relance d'une phase de cycle de mémoire. Le lecteur 1.6 déclenche les opérations de lecture dans le sous-ensemble de mémorisation 4 avant de commander à la fin du cycle de lecture le terminateur de cycle 1.7. Le terminateur de cycle 1.7 collecte les fins des diverses opérations s'exécutant dans le banc de mémoire, et autorise les nouvelles actions du selecteur lanceur, c' est-a-dire de nouveaux cycles mémoire. Le générateur de commande d'assignation 1.8 commande sous le contrôle du sélecteur lanceur 1.1 et du terminateur de cycle 1.7 le registre d'assignation 2 de la figure 1. Le registre d'assignation représenté à la figure 3 se décompose en un registre d'adresse 2.1 et un registre de fonction 2.2. Le registre d'adresse 2.1 reçoit l'adresse AD de l'emplacement de mémoire recherchée et d'autre part l'adresse de rafraîchissement AR engendree par le régulateur de rafraîchissement. Ces adresses sont enregistrées à l'intérieur du registre 2.1 pour être présentées au sous-ensemble de mémorisation sous le contrôle des signaux de commande AX, AV émis par le générateur de commande d'assignation 1.8. Le registre de fonction 2.2 enregistre la fonction F qui doit être exécutée par l'organe régulateur de commande, sous le contrôle des signaux de commande FX, FV engendrés par le générateur de commande d'assignation. Comme indique à la figure 4, le régulateur de rafraîchissement se de compose en un excitateur de rafraîchissement 3.1, un generateur de rafraîchissement masque 3.2, un enregistreur de rafraîchissement masque 3.3, et un compteur d'adresse de rafraîchissement 3.4. L'excitateur de rafraîchissement décide du lancement des appels de rafraîchissement masque vers le générateur de rafraîchissement masque 3.2 et de la demande de rafraîchissement apparent DRA émise vers le selecteur lanceur 1.1, lorsque les resultats RMEZO et RMEZl fournis par l'enregistreur de rafraîchissement masque ne sont pas satisfaisants, ces opérations ayant lieu cycliquement. Le générateur de rafraîchissement masque 3.2 commande l'execution des cycles de rafraîchissement masque dans le sous-ensemble de memorisation 4. L'enregistreur de rafraîchissement masque 3.3 reçoit du systeme de regulation du banc de mémoire les indications d'execution des cycles de rafraîchissement masque. Il les memorise pour les communiquer a l'excitateur de rafraîchissement 3.1 sous les appellations RMEZO et RMEZl.Le compteur d'adresse de rafraîchissement 3.4 fournit l'adresse de rafraîchissement AR au registre d'adresse du sousensemble de memorisation 4, sous le contrôle du signal de progression ARX issu de l'excitateur de rafraîchissement 3.1. Le sous-ensemble de memorisation represente a la figure 5 comprend un distributeur de commandes pour les zones de memoire 4.1 et un sous- ensemble des zones de memoire 4.2. Le distributeur de commandes dirige les signaux de commande de memoire issus du systeme de regulation dans deux partitions de memoire qui constituent le sous-ensemble des zones de memoire. Le sous-ensemble des zones de memoire contient les cellules de mémorisation ou points de memoire dont la realisation est effectuée a l'aide de condensateurs intégrés en technologie "MOS". La figure 6 montre un mode de réalisation détaillée du Sélecteur-Lanceur de la figure 2. Le dispositif représenté à la figure 6 s'applique a un banc de mémoire sollicité par seulement deux demandes d'utilisation : l'une materialisee par les signaux DC ou DES postule à l'execution dans le banc de memoire d'un cycle utile (lecture ou ecriture dvune information); l'autre concretisee- par le signal DRA demande l'execution dans ce même banc de memoire d'un cycle de rafraîchissement apparent. Les signaux DC, DES et DRA sont appliques respectivement sur l'entrée l des circuits ET notes 10102g 1.103 et 1.104 de la figure 2. L'entrée 2 de chacun de ces circuits ET reçoit un signal de validation provenant de la sortie 6 du basculeur 1.101 lorsqu'une transition positive est appliquee sur l'entrée 4 de ce basculeur. Cette transition positive est le front avant d'une impulsion désignee sous le nom VAXl. Les circuits ET 1.102 et 1.103 attaquent a partir de leur sortie 3 les entrées 1 et 2 du circuit logique OU 1.105. Celui-ci est relie par sa sortie 3 a l'entree 3 du basculeur 1 108 Ce dernier est monte en cascade avec un second basculeur 1.110, c'est-à-dire en reliant sa sortie 5 sur l'entree 3 de ce second basculeur. En parallele, la sortie 3 du circuit ET 1.104 attaque l'entree 3 du basculeur 1.109, lui-même monte également en cascade avec le circuit llll. En outre, les circuits ET de validation des demandes 1.102, 1.103 et 1.104 sont reliés par leur sortie 3 aux entrées respectives 1, 2 et 3 du circuit logique OU 1.106. Ce dernier delivre sur sa sortie 4 le signal SO. Il attaque aussi une ligne à retard 1.107. Cette derniere synchronise les basculeurs 1.108 et 1.109 sur leur entree d'horloge 4 a partir de sa sortie calibree 2; elle synchronise egalement les basculeurs 1.110 et 1.111 a partir de sa sortie calibree 4. Elle remet a zéro la sortie 6 du basculeur 1.101 en appliquant l'impulsion issue de sa sortie 3 sur l'entrez 1 de ce basculeur. Elle fournit en outre, divers signaux retardés de maniere--calibree S1, S2, 53, S4 et S5 sur ses sorties respectives 5, 6, 7, 8 et.9. Si l'on désigne par C et C respectivement les sorties 5 et 6 du basculeur 1.110 et R la sortie 5 du basculeur 1.111, il apparaît sur la figure 6 que les circuits logiques ET 1.112, 1.113 et 1.114 réalisent dans le même ordre les fonctions logiques ET suivantes de ces differents signaux : CR (S3) sur la sortie 4 du circuit ET 1.112 recevant C en entree 1, R en entree 2 et S3 en entree 3, C(S3) sur la sortie 3 du circuit ET 1.113 recevant C en entree 1 et S3 en entrée 2 et enfin CR(S3) sur la sortie 4 du circuit ET 1.114 recevant R en entree 1, C en entree 2 et S3 en entree 3. Le circuit logique ET 1.115 délivre la fonction C(S5) sur sa sortie 3 à partir des signaux C sur son entree 1 et S5 sur son entree 2. La figure 7 est une representation détaillée du generateur de rafraîchissement apparent de la figure 2. Le Generateur de Rafraîchissement Apparent est excite par le signal Cl(53) issu du Selecteur-Lanceur ou par le signal LRA issu du Terminateur de Cycle. Il declenche le lancement d'un cycle de rafraîchissement apparent dont la commande dans le Sous Ensemble de Mémorisation est assurée par la transmission, avec la synchronisation convenable, des signaux RALZO et Rx1Z1. Le signal CR(S3) provenant du Sélecteur-Lanceur attaque l'entrée d'horloge 2 du monostable côte 1.201 sur la figure 7. L'entree de donnée 1 de ce monostable est validée au travail par un signal au zero logique. Sur l'entrée 5 de ce même monostable est câble le réseau résistance-capacité R1 Cl qui détermine la constante de temps fixant la durée du signal de sortie. La résistance R1 étant ajustable, il sera possible de règler cette constante de temps a la valeur convenable. La sortie 4 délivre la valeur complementee du signal de sortie qui se presente donc sous forme d'une impulsion négative a durée reglable. Cette derniere est transmise sous le nom SALXO a l'Excitateur de Mémoire. Elle est aussi dirigée sur l'entrée d'horloge 4 du basculeur 1.202 qui reçoit par ailleurs la valeur logique zero sur son entrée de donnée 3. Le front arrière de l'impulsion négative est une transition montante qui, par conséquent, active le basculeur 1.202. Celuisci délivrera alors un signal négatif sur sa sortie 5. Ce signal négatif est transmis a l'entrée 1 de la ligne à retard 1.203 qui, au bout d'un retard calibre, réinjecte ce signal négatif a partir de sa sortie 3 sur l'entrée continue 1 du basculeur 1.202. Ce dernier porte alors sa sortie 5 a la valeur logique un, ce qui interrompt le signal négatif émis sur sa sortie 5. La sortie 2 de la ligne à retard 1.203 délivre une impulsion au retard calibre qui, reçue sur l'entrez 1 de l'inverseur 1.213 est complementee à la sortie 2 de cet inverseur pour être dirigée sur l'Excitateur de Memoire sous le nom SACXO.L'impulsion négative constituant le signal de la sortie 5 du basculeur 1.202 est transmise sous le nom BRlXl au Générateur de Commande d'assignation (1.8). La sortie 4 de la ligne a retard 1.203 est connectée a l'entrée 1 de l'inverseur 1.204; ceci a pour effet de faire apparaître sur la sortie 2 de cet inverseur une impulsion positive convenablement retardée qui est dirigée sur l'entrée 1 de la porte logique OU 1.205. Ce circuit OU reçoit aussi sur son entree 2 le signal LRA issu du Terminateur de Cycle. Il delivre sur sa sortie 3 une impulsion appelée DRATZ qui est transmise à 11 Excitateur de rafraîchissement. Cette même impulsion, dirigee sur l'entrée d'horloge 2 du monostable 1.206, lui-même commandé au travail sur son entrée de donnée 1, provoque l'apparition d'une impulsion negative en sortie 4 de ce monostable. La durée de cette impulsion est calibrée par le réseau resistance-capacite R2 C2, réglable par sa résistance R21 câblé sur l'entre 5 du monostable 1.206. La sortie 4 du monostable 1.206 est reliée a l'entrée d'horloge 4 du basculeur 1.207 qui reçoit par ailleurs la valeur logique zéro sur son entrée de donnée 3. Le front arrière de l'impulsion négative issue de la sortie 4 du monostable 1.206 va donc provoquer l'apparition d'un signal négatif en sortie 5 du basculeur 1.207.Le signal est transmis à l'entree 1 de la ligne à retard 1.208. Il se retrouvera un peu plus tard à la sortie 2 de cette ligne, puis à l'entree continue 1 du basculeur 1.207. La sortie 5 est alors mise à un, ce qui termine l'impulsion negative emise. Cette impulsion est aussi transmise à l'entrez 1 de l'inverseur 1.209 qui l'inverse et l'envoie ainsi, à partir de sa sortie 2, sous le nom FRA au Terminateur de Cycle, au Générateur de Commande d'Assignation et a l'excitateur de Rafraîchissement. Le basculeur 1.210 reçoit sur son entree d'horloge 4 l'impulsion DRATZ issue de la sortie 3 du circuit OU 1.205; son entrée de donnee 3 est mise à la valeur logique zero et il est initialise à la valeur logique zero sur sa sortie 6 au moyen du signal SALZ accèdant a son entree continue 1. Ce signal SALZ provient de l'Excitateur de Mémoire. L'impulsion DRATZ transfere donc la valeur logique zero sur la sortie 5 du basculeur 1.210, c'est-à-dire la valeur logique un sur la sortie 6, jusqu'au moment de la remise a zéro par le signal SALZ.Pendant sa mise a un, la sortie 6 valide les entrées 1 des circuits logiques ET 1.211 et 1.212 qui émettent alors une valeur logique vraie sur leur sortie 3 sous les noms de signaux RALZO et RALZ1 si les conditions respectives d'entrée RMEZ0 et ZMEZ1 reçues sur leur entrée 2 sont elles-mêmes au travail. Les conditions RMEZ0 et RMEZ1 proviennent de 19Enregistreur de Rafraîchissement Masqué et les signaux de sortie RALZO et RALZ1 sont destinées au Distributeur de Commandes pour les Zones de Memoire. L'Excitateur de Mémoire est détaillé sur la figure 8. Il H est excite au moyen des signaux de synchronisation Si et S4 issus du Selecteur-Lanceur. Il actionne le Sous-Ensemble de Mémorisation au moyen des signaux de commande de Selection d'Adresse Ligne, SAL, et de Sélection d'Adresse Colonne, SAC. Le signal Si issu du Sélecteur-Lanceur est une impulsion positive. Il est dirigé sur l'entrée 1 de l'inverseur 1.301 qui délivre donc une impulsion négative sur sa sortie 2. Cette impulsion negative attaque l'entree continue 1 du basculeur 1.302 qui prend par suite la valeur logique vraie sur sa sortie 5, déclenchant ainsi l'envoi du signal SAL vers le Distributeur de Commandes pour les Zones de Mémoire. L'entrée de donnée 3 du basculeur 1.302 est portée de manière permanente a la valeur logique "0"; le front arriere du signal négatif SALX0 issu du Générateur de Rafraîchissement Apparent provoque donc une remise zéro du signal SAL sur la sortie 5 de ce basculeur. Une autre remise a zero est obtenue par la mise au travail sur l'entrez continue 2 du signal SALZ. Ce signal provient de la sortie 2 de l'inverseur 1.304 dont l'entrez 1 est reliee a la sortie 3 du circuit logique OU 1303. Ce dernier reçoit le signal général d'initialisation Z sur son entrée 2, et, sur son entree 1, le signal SALTZ provenant du Terminateur de Cycle. Le signal SALZ issu de la sortie 2 de l'inverseur 1.304 est egalement dirigé sur le Générateur de Rafraîchissement Apparent et sur le Générateur de Commande d'Assignation. De la même manière, le signal S4 issu avec un retard calibre du Selecteur- Lanceur attaque l'entrée 1 de l'inverseur 1.305. Il réapparaît ainsi sous forme complementee a la sortie 2 de cet inverseur pour commander l'entree 1 du basculeur 1.306. Ce dernier porte alors à la valeur logique 'fun" sa sortie 5 qui délivre le signal SAC à destination du Distributeur de Commandes pour les Zones de Memoire. L'entrée de donnee 3 du basculeur 1.306 etant portee en permanence au zéro logique, le signal SACXO émis par le Générateur de Rafraîchissement Apparent provoque la remise à zero du signal SAC de la sortie 5. Une autre remise à zéro est obtenue par l'action de la sortie 2 de l'inverseur 1.308 sur l'entree continue 2 du basculeur 1.306. L'entrée 1 ue l'inverseur 1.308 est connectee à la sortie 3 du circuit logique OU 1.307 qui reçoit respectivement sur ses entrees 2 et 1, le signal d'initialisation Z et le signal de synchronisation T1 issu de Terminateur de Cycle. Le Scripteur est détaillé sur la figure 9. Il declenche l'action d'écriture au moyen du signal DEC dans le Sous-Ensemble de Mémorisation lorsque cette action est demandée sur l'interface par le signal DE et que les conditions technologiques d'ecriture sont réunies. Ce dernier contrôle s'effectue a l'aide du Generateur de Régulation d'Ecriture qui communique avec le Scripteur par l'ensemble des signaux DES, DESY et DESXO. Le circuit logique OU 1.411 est connecte sur son entree 1 à la sortie 3 de la porte logique ET lu439 et, sur son entrée 2, à la sortie 3 de la porte logique ET 1.410. Ces deux voies correspondent à deux modes differents de declenchement d'ecriture. La premier voie de déclenchement s'effectue à travers la porte logique ET 1.409 qui reçoit sur son entrée 2 le signal DE issu de l'interface a travers le Générateur de Régulation d'Ecriture et sur son entrée 1 le signal affiché par la sortie 5 du basculeur 1.406.Ce basculeur est mis au travail, c'est-à-dire a la valeur logique un sur sa sortie 5, si son entrée de donnee 3 etait à "un" au moment de la transition montante du signal C (S5) sur son entree d'horloge 4. Ce signal provient du Selecteur-Lanceur. L'entrée de donnée 3 du basculeur 1.406 est connectee à la sortie 3 du circuit logique OU 1.401 qui transmet ainsi les conditions de mise au travail du basculeur 1.406 reçues sur ses entrees 1 et 2, à savoir, respectivement, l'etat de travail du signal CYE provenant du Registre de Fonction ou l'état de travail du signal DES emis par le Générateur dt Regulation d'Ecriture.La sortie 3 du circuit logique OU 1.401 est egalement connectee a l'entrée 1 de l'inverseur 1.408 qui par sa sortie 2 communique le signal NES au Lecteur. Le basculeur 1.406 est remis au repos par l'intermédiaire de outil logique OU inverseur 1.403 dont la sortie 3 est câblée sur l'entree continue 2 de ce basculeur. Les entrees 1 et 2 de cet outil logique OU inverseur 1.403 reçoivent respectivement, le signal general d'initialisation Z et l'impulsion issue de la sortie 2 de la ligne a retard 1.413 du Scripteur. La seconde voie de déclenchement s'effectue a travers le circuit logique ET 1.410 qui reçoit, sur son entree 2, le signal de commande DESY engendré par le Générateur de Régulation d'Ecriture et, sur son entree 1, le signal issu de la sortie 5 du basculeur 1.407. Ce basculeur produit un signal a la valeur logique "un" sur sa sortie 5 lorsque son entree #de donnée 3 etait a ~un" pendant la mise a un de son entrée d'horloge 4. Cette derniere est, comme pour le basculeur 1.406 commandée par le signal C(S5) issu du Sélecteur Lanceur. L'entree de donnee 3 du basculeur 1.4ru7 est alimentee par la sortie 3 du circuit logique ET 1.404. Ce circuit ET reçoit la valeur complementee du signal DES sur son entree 1 et le signal CYI issu du Registre de Fonction (2.2.) sur son entree 2. La sortie 2 de l'inverseur 1.402 qui admet le signal DES sur son entrée 1 est en effet connectee a ltentree 1 du circuit ET 1.404. Le basculeur 1.407 est remis a zero sur sa sortie 5 par l'action sur son entree 2 du signal engendre par la sortie 4 du circuit OU-inverseur 1.405. Le circuit OU-inverseur 1.405 est lui-même alimente par le signal general d'initialisation Z sur son entree 1, par le signal de synchronisation T2 issu du Terminateur de Cycle sur son entrée 2, et enfin, par l'impulsion issue de la sortie 2 de la ligne à retard 1.413 du Scripteur sur son entree 3. Le circuit logique OU 1.411 délivre dans les deux cas de déclenchement une impulsion sur sa sortie 3 destination, d'une part, de l'entree 1 de la ligne à retard 1.413 et, d'autre part, de l'entree 1 de l'inverseur 1.412. La sortie 2 de l'inverseur 10412 émet alors une impulsion négative vers ltentree continue 1 du basculeur 1.414 dont la sortie 5 est, par suite, mise à la valeur logique vraie.Le signal de Déclenchement d'Ecriture DEC ainsi engendre est lance vers le Distributeur de Commande pour les Zones de mémoire Le basculeur 1.414 est remis a zéro par l'action sur son entree d'horloge 4 de l'impulsion issue de la sortie 3 de la ligne à retard 1.493, son entrée de donnée 3 étant en permanence cabrée a la valeur logique "zéro". La valeur complémentée du signal général d'initialisation Z met aussi à zéro la sortie 5 du basculeur 1.414 par action sur lgentree continue 2 de ce basculeur. La ligne a retard 1.413 délivre en outre les signaux de synchronisation DESX0 et FEC a destination, respectivement, du Regulateur d'Ecriture et du Terminateur de Cycle. Le Générateur de Regulation d'Ecriture, ou plus simplement le Régulateur d'Ecriture, est presente de manière detaillee sur la figure 10. Il gere les Demandes d'Ecriture presentees sous forme du signal d'interface DE par les organes utilisateurs du banc de memoire. Cette gestion des Demandes d'Ecriture est assuree en fonction de la disponibilite technologique du sous-ensemble de Memorisation qui n'admet de declenchement d'écriture que sous certaines conditions chronologiques très précises. En gerant ainsi les Demandes d#Ecriture, le Régulateur d'Ecriture contrôle le fonctionnement du Scripteur avec lequel il communique au moyen des signaux DE, DES et DESY. L'animation du Regulateur d'Ecriture dépend de tous les autres sous-organes qui 1' environnent C'est ainsi que le Sélecteur-Lanceur fournit le signal C(S3) sur l'entrée 2 du circuit logique ET 1.501. Ce signal C(S3) est ainsi conditionne au moyen de cette porte logique ET 1.501 par le signal CYI emis par le Registre de Fonction sur l'entrez 1 et par le signal DES provenant sur l'entree 3 de la sortie 6 du basculeur 1.520. La sortie 4 du circuit logique ET 1.501 est reliee d'une part à l'entree 1 du monostable 1.502 et d'autre part a l'entree 1 de l'inverseur 1.507.Après filtrage, le signal C (S3) déclenche ainsi le monostable 1.502 et initialise a zéro la sortie 6 du basculeur 1.512 qui reçoit en effet, sur son entree continue 1 le signal émis par la sortie 2 de l'inverseur 1.507. La duree du signal positif apparaissant sur la sortie 2 du monostable 1.502 est calibrée à l'aide du reseau Resistance-Capacite R C connecte sur ltentree 5 de ce monostable. La Résistance R réalisée au moyen d'un potentiometre est ajustable et permet donc de règler avec precision la duree en question. Ainsi calibre, le signal de sortie du monostable est aiguille, d'une part, sur l'entrez 1 de l'inverseur 1.506 et d'autre part, sur l'entrée 3 du basculeur 1.508. La sortie 2 de l'inverseur 1.506 alimente ainsi l'entree 1 de la ligne à retard 1.511 avec le signal complemente du signal de sortie du monostable 1.502. Ce signal complemente se retrouve au bout d'un temps de retard calibre sur la sortie 2 de la ligne à retard 1.511 pour aller exciter l'entrez d'horloge 4 du basculeur 1.512. L'entree de donnée 3 de ce basculeur 1.512 etant cablee en permanence au "zéro" logique, cette valeur est alors transférée à l'apparition du front arrière du signal complemente d'excitation de l'entree d'horloge 4 et la sortie 6 prend par suite la valeur logique "un". Le basculeur 1.512 et le monostable 1.502 sont remis a zéro par la mise au travail du circuit logique OU inverseur 1.503 dont la sortie 4 est connectée d'une part, à l'entrée continue 2 du basculeur 1.512 et d'autre part, à l'entrée de remise à zéro 4 du monostable 1.502.Le circuit logique OU-inverseur 1.503 est lui-même actionné sur son entree 1, par le signal DL issu du Terminateur de Cycle (1.7), sur son entree 2, par le signal général d'initialisation Z et sur son entrée 3, par la sortie 3 du circuit logique ET 1.504 qui lui-même conditionne le signal AEETZ présenté à son entrée 1 et issu du Terminateur de Cycle par le signal injecté sur son entrée 2 par la sortie 5 du basculeur 1.509. Le basculeur 1.508 reçoit, on l'a vu, sur son entrée de donnée 3 le signal direct engendré par le monostable 1.502. Il est par suite déclenché par le signal d'interface DE cablé sur son entrée d'horloge 4 si la transition montante de ce signal DE a lieu pendant la durée du signal provenant du monostable 1.502. Dans ce cas, la sortie 5 du basculeur 1.508 est mise a la valeur "un" logique et communique ce niveau logique a l'entrée de donnée 3 du basculeur 1.509. Ce niveau vrai sera lui-même retransféré sur la sortie 5 du basculeur 1.509 par action du signal issu de la sortie 2 de la ligne à retard 1.510 sur l'entrée d'horloge 4 de ce basculeur.La ligne à retard 1.510 reçoit quant à elle sur son entrée 1, le signal d'interface DE qui assure ainsi lui-même, au moyen de ce mécanisme, son autosynchronisation par rapport au signal de sortie du monostable 1.502. La sortie 6 du basculeur 1.509 prend par définition la valeur complementee de celle de la sortie 5 de ce basculeur qui émet le signal DESY vers le Scripteur. Les basculeurs 1.508 et 1.509 sont réinitialisés a la valeur logique "zéro" sur leur sortie 5 par action sur leur entrée continue 2 du signal issu de la sortie 3 du circuit OU-inverseur 1.505. Ce dernier reçoit le signal DESYTZ issu du Terminateur de Cycle sur son entrée 1 et le signal général d'initialisation Z sur son entree 2.Par ailleurs, la sortie 6 du basculeur 1.509 conditionne l'entrée de donnée 3 du basculeur 1.515 et la sortie 6 du basculeur 1.512 est connectee à ltentree d'horloge 4 du basculeur 1.515. Par consequent, si le signal issu de la sortie 6 du basculeur 1.509 est a la valeur logique vraie au moment de l'arrivee du signal delivre par la sortie 6 du basculeur 1.512 sur l'entrée d'horloge 4 du basculeur 1.515, ce basculeur 1.515 produit le signal positif appelé TX sur sa sortie 5. Ce signal TX est destine au Terminateur de Cycle (1.7). Il est emis jusqu'à remise a zero de la sortie 5 du basculeur 1.515 par action de la sortie 3 de l'outil logique OU-inverseur 1.516 sur l'entrée continue 2 du basculeur 1.515. L'outil logique 1.516 est lui-même commandé par le signal général d'initialisation Z sur son entrée 1 et par le signal TXTZ provenant du Terminateur de Cycle sur son entrée 2. La sortie 6 du basculeur 1.509 conditionne aussi l'entree de donnee 3 du basculeur 1.513. Ce dernier est déclenché si le signal arrivant sur son entree de donnée 3 est a la valeur logique "un" lorsque la sortie 6 du basculeur 1.512 délivre un signal positif sur l'entrée d'horloge 4 de ce basculeur 1.513 a laquelle elle est connectée. La sortie 5 du basculeur 1.513 prend alors la valeur logique "un" et la communique a l'entrée 1 du circuit logique ET 1.517. Lorsque le signal d'interface DE apparaîtra sur l'entree 2 de ce circuit logique ET 1.517, la sortie 3 prendra aussi la valeur logique "un".Un signal de travail a un" logique sera alors transmis d'une part a l'entrez 1 de la ligne a retard 1.519 et d'autre part, a l#e#tree 1 de l'inverseur 1.518. Au niveau de la ligne à retard 1.519, ce signal de travail a pour effet de remettre au repos le basculeur 1.513, c'est-à-dire a zero", la sortie 5 de ce basculeur, en se propageant dans la polarité convenable de la sortie 2 de la ligne a retard 1.519 sur l'entrée 1 de l'outil OU-inverseur l.514 puis, de la sortie 4 de cet outil sur l'entrée continue 2 du basculeur 1.513.La reinitialisation de ce basculeur 1.513 est également obtenue par application de signaux sur les entrées 2 ou 3 du circuit OU inverseur 1.514. Ces signaux sont soit le signal général d'initialisation Z sur l'entree 2 du circuit 1#5l4, soit le signal DL provenant de l'interface a travers le Terminateur de Cycle 1.7 et cabre sur l'entree 3 du circuit 1.514. La sortie 2 de l'inverseur 1.518 est quant à elle connectee à l'entree continue 1 du basculeur 1.520. Le signal de travail precedent provoque donc aussi la mise à la valeur logique "un" du signal DES sur la sortie S du basculeur 1.520. Ce signal DES est utilise dans le Selecteur-Lanceur (1.1) et le Scripteur (1.4). Le signal DES est remis à zéro par action du signal DESXO issu du scripteur (1.4) sur l'entrée d'horloge 4 du basculeur 1.520, un "zéro" logique permanent etant cabré sur l'entree de donnee 3 de ce basculeur. Le signal général d'initialisation complemente Z procure aussi une remise à zéro initiale du signal DES par action sur l'entrée continue 2 du basculeur 1.520 Le Lecteur ou Excitateur de Lecture est représenté en détail sur la figure 11.Il est mis en oeuvre sur incitation du Sélecteur-Lanceur au moyen du signal C(S3). Il declenche l'action de lecture dans le sousensemble de Memorisation a l'aide du signal DLE. Le signal C(S3) provenant du Selecteur-Lanceur active l'entrée 2 du circuit logique ET 1.601 conditionne par ailleurs sur son entree 1 par le signal NES élaboré dans le Scripteur. La sortie 3 de la porte logique ET 1.601 est connectee aux entrees 2 des monostables 1.602 et 1.603. Les entrees 1 de ces monostables sont validees en permanence au moyen d'un niveau constant au "zéro~ logique (inverse de manière interne). Le signal de la sortie 3 de la porte ET 1.601 provoque donc le déclenchement de ces monostables qui délivrent alors une impulsion negative sur leur sortie 4. Les durees de ces impulsions issues des monostables 1.602 et 1.603 sont calibrees respectivement par les reseaux de resistances-capacites (R1, C1) et (R2, C2) cablés sur les entrees 5 de ces monostables. Les resistances RI et R2 sont ajustables, ce qui permet de régler les durees des impulsions avec precision. Les sorties 4 des monostables 1.602 et 1.603 sont respectivement connectees aux entrees d'horloge 4 des basculeurs 1.604 et 1.605. L'entree de donnee 3 de ces basculeurs etant fixee au "zero" logique, le front arrière des impulsions issues des monostables entraîne donc la mise à "zéro~ de la sortie 5 et la mise à "un" de la sortie 6 de ces basculeurs. L'initialisation des basculeurs 1.604 et 1.605 au ~zéro" logique sur leur sortie 6, est assuree par le signal engendre par la sortie 3 de l'outil OU-inverseur 1.608 branchee sur l'entree continue 1 de ces basculeurs. Il est par ailleurs possible de forcer la sortie 6 des basculeurs 1.604 et 1.605 en agissant sur l'entree continue 2 de ces basculeurs. A titre indicatif, ceci est realise dans la technologie TTL en portant au potentiel zero les equipotentielles notees respectivement FR1 et FR2 accessibles de l'exterieur. Les reseaux de resistances (R3, R4) d'une part sur l'entrez continue 2 du basculeur 1.604 et (R5, R6) d'autre part sur l'entree continue 2 du basculeur 1.605 garantissent le niveau de repos ("un" logique) pendant le fonctionnement. Les sorties 6 des basculeurs 1.604 et 1.605 valident respectivement les entrees 1 et 2 du circuit logique ET 1.606. La sortie 3 de cet outil logique ET est alors mise au "un" logique lorsque les deux entrees 1 et 2 sont au travail. L'entree 1 de la ligne a retard 1.607 reliée à la sortie 3 du circuit 1.606 est alors excitee et le signal DLE est alors delivre a destination du sous-ensemble des Zones de Mémoire. La sortie 2 de la ligne a retard 1.607 retransmet ensuite avec un retard calibré, à 1'entrez 1 de l'outil 1.608 le signal injecte sur l'entree 1 de cette ligne. Cela a pour effet de remettre à zero le signal de la sortie 6 des basculeurs 1.604 et 1.605 et donc de calibrer la durée de ce signal.Le signal general d'initialisation Z sur l'entrée 2 de l'outil OU-inverseur 1.608 assure la mise à zero initiale de la sortie 6 des basculeurs 1.604 et 1.605. La ligne à retard 1.607 engendre en outre sur sa sortie 3 le signal FLE à l'usage du Terminateur de Cycle. Le Terminateur de Cycle (ou Operateur de Rearmement) fait l'objet de taille de la figure 12. La fonction essentielle du Terminateur de Cycle est de preparer la relance d'un nouveau cycle de memoire en reinitialisant le Selecteur-Lanceur au moyen du signal VAX1. Le Terminateur de Cycle est mis en oeuvre à l'aide des signaux d'indication de fins d'operations elementaires provenant de differents sous-organes, comme les signaux, FEC issu du Scripteur, FLE du Lecteur ou FRA du Générateur de Rafraîchissement Apparent. C1 est ainsi que les entrées 1, 2, 3 et 4 de l'outil OU logique 1.702 reçoivent respectivement le signal de fin d'ecriture FEC issu du Scripteur, le signal de la sortie 3 du circuit ET logique 1.701 actionne en fin de lecture, le signal TX provenant du Regulateur d'Ecriture et le signal de Fin de Rafraîchissement Apparent FRA delivre par le Generateur de Rafraîchissement. Le circuit ET logique 1.701 est commande par le signal de Fin de Lecture FLE issu du Lecteur alimentant son entree 2; il est conditionne sur son entree 1 par le signal d'indication de Cycle de Lecture CYL. Ce signal CYL provient du Registre de Fonction.La sortie 5 de l'outil OU logique 1.702 excite l'entrez 1 de la ligne a retard 1.705, commande l'entree 2 de l'outil ET logique 1.704 et fournit le signal SALTZ aux sous-organes (1.3) et (3.1) c'est-àdire respectivement à l'Excitateur de Memoire et à l'Excitateur de Rafraîchissement. La ligne a retard 1.705 delivre directement à partir de ses sorties 2 et 4 les impulsions de synchronisation T1 et T2 convenablement retardees à destination respectivement d'une part de l'Excitateur de Memoire et de l'Enregistreur de Rafraîchissement Masque et d'autre part du Scripteur.La sortie 3 de la ligne à retard 1.705 commande l'entrez 2 de l'outil ET 1.706, la sortie 5, l'entree 2 de l'outil ET 1.707, la sortie 6, l'entrez d'horloge 4 du basculeur 1.712, la sortie 7, l'entrée 1 de l'outil ET 1.709 et enfin la sortie 8, l'entree 2 des circuits logiques ET 1.710 et 1.711. En outre, le signal engendre par la sortie 8 de la ligne à retard 1.705 prend le nom DESYTZ pour alimenter le Regulateur d'Ecriture.Les circuits logiques ET 1.704, 1.706 et 1.707 sont tous conditionnes sur leur entree 1 par le signal C issu du Selecteur-Lanceur. Ils produisent respectivement-sur leur sortie 3 les signaux AEETZ au profit du Régulateur d'Ecriture, ATCA l'usage du Générateur de Commande d'Assignation et TXTZ a destination également du Régulateur d'Ecriture. Le signal de Fin de Rafraîchissement Apparent FRA attaque par ailleurs l'entrée 1 de l'outil OU logique 1.703 dont la sortie 3 est reliée a l'entrée continue 1 du basculeur 1.708. Le signal général d'initialisation Z alimente l'entrée 2 de l'outil OU 1.703. Ces deux signaux Z ou FRA ont donc pour effet d'initialiser ou de reinitialiser le basculeur 1.708 à la valeur logique "un" sur sa sortie 5 et 1,zero" sur sa sortie 60 Le basculeur 1.708 est mis au travail a la valeur logique un" sur sa sortie 6 et "zéro" sur sa sortie 5 par action sur son entrée d'horloge 4 du signal CR(S3) issu du Selecteur-Lanceur, son entrée de donnée étant par ailleurs fixee à la valeur logique "zéro".La sortie 5 du basculeur 1.708 conditionne l'entrée 1 du circuit logique ET 1.710 qui délivrera sur sa sortie 3 le signal VAX1 au profit du Selecteur-Lanceur. La sortie 6 du basculeur 1.708 conditionne quant â elle llentree 1 du circuit ET 1.711 et l'entrée 2 du circuit ET 1.709. Le circuit logique ET 1.711 produira sur sa sortie 3 le signal LRA a destination 'du Generateur de Rafraîchissement Apparent. Le circuit logique ET 1.709 engendrera pour sa part sur sa sortie 3 le signal BR2X1 fourni au Générateur de Commande d'Assignation. A la réception sur son entrée d'horloge 4 du signal de synchronisation issu de la sortie 6 de la ligne a retard 1.705, le basculeur 1.712 présente un signal de sortie à la valeur logique "un" sur sa sortie complementee 6, étant donné que son entrée de données est fixée à la valeur logique "zéro". La sortie 6 du basculeur 1.712 est reliée a l'entrée 1 ainsi validée du circuit logique ET 1.714.Par ailleurs, le signal d'interface DL qui-est reaiguille vers le Regulateur d'Ecriture met au travail à la valeur logique "un" sur sa sortie complémentée 6 le basculeur 1.713 en actionnant l'entrée d'horloge 4 de ce basculeur, l'entrée de donnée de ce même dispositif étant portée par câblage a la valeur logique constante "zéro". La sortie 6 de ce basculeur 1.713 est connectée a 1'entree 2 du circuit logique ET 1.714 qui se trouve ainsi completement validé et délivre alors sur sa sortie 3 le signal ALCA a destination du Générateur de Commande d'Assignation.La sortie 3 du circuit logique ET 1.714 débite aussi sur l'entrée 1 de la ligne à retard 1.715, laquelle engendre au bout d'une retard calibré un signal positif sur sa sortie 2. Cette sortie 2 attaque ltentrée 1 de l'outil logique OU-inverseur 1.716 qui, par action de sa sortie 3 sur leur en,ree continue 1, réinitialise les basculeurs 1.712 et 1.713. Le signal général d'initialisation Z sur l'entrée 2 de l'outil OU-inverseur 1.716 procure de même la mise à "zéro' initiale des sorties 6 de ces mêmes basculeurs 1.712 et 1.713. La figure 13 donne une représentation détaillée du Générateur de Commande d'Assignation. Ce sous-organe a pour fonction d'élaborer les commandes des registres d'assignation, c'est-à-dire les commandes d'une part, du Registre d'Adresse, et d'autre part, du Registre de Fonction. Ces commandes d'assignation doivent s'effectuer sous le contrôle général du Régulateur de Commande. C'est pourquoi le Générateur de Commande d'Assignation est l'un des sous-organes de cet ensemble auquel il est interconnecte de manière interne ! plus particulièrement au Sélecteur-Lanceurf et au Terminateur. Ainsi le Selecteur-Lanceur présente le signal C(S3) sur l'entrée 1 de l'inverseur 1.801. La sortie 2 de cet outil 1.801 injecte une impulsion négative sur l'entrée 1 des basculeurs 1.802, 1.806 et 1.807 pour leur communiquer ainsi l'état logique vrai sur leur sortie 5 et donc l'état logique faux sur leur sortie 6. Le Sélecteur-Lanceur (1.1) fournit également le signal SO sur l'entrée d'horloge 4 du basculeur 1.808 et sur l'entrée 2 de l'outil logique OU 1.812, ce qui a pour effet de mettre le basculeur 1.808 dans l'état logique "zéro" sur sa sortie 5 et donc dans l'état logique "un" sur sa sortie complémentée 6.En effet, comme pour tous les basculeurs du Générateur de Commande d'Assignation, l'entrée de donnée 3 du basculeur 1.808 est mise à "zéro" de manière permanente par cablage d'une masse, ce qui provoque le transfert de la valeur logique Ozéro en sortie directe 5 sur toute transition positive d'horloge. Par ailleurs, l'application du signal SO sur l'entrée 2 de l'outil OU 1.812 fait passer la sortie 4 de cet outil au niveau logique un engendrant ainsi le signal AV au profit du Registre d'Adresse. Pour sa part, le Terminateur de Cycle -délivre les signaux ATCA, ALCA et T1. Le premier signal ATCA dirigé sur l'entrée d'horloge 4 du basculeur 1.802 aura pour effet de mettre ce dernier dans l'état logique "un" sur sa sortie complementée 6, par transfert de zéro sur sa sortie directe 5 comme on l'a vu précédemment. La sortie 6 du basculeur 1.802 est cablée sur l'entrée 1 du circuit logique ET 1.805 qui reçoit le signal ALCA sur son entree 2. La sortie 3 de cet outil ET actionne l'entrée d'horloge 4 des basculeurs 1.806 et 1.807. Le signal T1 quant a lui alimente l'entrée 1 de la porte logique OU inverseur 1.803 dont l'autre entree 2 reçoit l'initialisation generale Z.La sortie 3 de ce circuit OU inverseur 1.803 attaque l'entrez continue 1 du basculeur 1.808, ce qui a pour but de mettre ce dernier dans l'etat logique "un n sur sa sortie directe 5. La sortie 5 du basculeur 1.808 est reliéé à l'entrée 2 du circuit ET 1.811 qui reçoit d'autre part sur son entrée 1 la sortie 6 du basculeur 1.806. Cette même sortie 6 du basculeur 1.806 est dirigée sous le nom FX vers le registre de Fonction. La sortie 3 de la porte logique ET 1.811 prend le nom AX a destination du Registre d'Adresse.Le circuit logique OU 1.812 reçoit sur son entree 1 la sortie 5 du basculeur 1.807 connectee egalement sous le nom FV au Registre de Fonction; il reçoit sur son entree 3 la sortie 6 du basculeur 1.808 et comme on l'a déjà vu sur son entree 2, le signal SO. La sortie 4 du circuit OU logique 1.812 est dirigee sous le nom AV vers le Registre d'Adresse. Le Generateur de Commande d'Assignation comporte par ailleurs les deux basculeurs 1.809 et 1.810. Le premier de ces basculeurs cote 1.809 est initialise ou reinitialise à "zéro" sur sa sortie complementee 6 a l'aide de l'outil logique OU inverseur 1.804 dont la sortie 3 actionne l'entrée continue 1 de ce basculeur. La porte logique OU inverseur 1.804 reçoit elle-même sur son entrée 1 le signal FRA provenant du Générateur de Rafraîchissement Apparent et le signal général d'initialisation Z sur son entrée 2. Le même basculeur 1.809 est mis au travail, a la valeur logique "un" sur sa sortie complementee 6 par application sur son entree d'horloge 4 du signal BR2Xl provenant du Terminateur de Cycle ou par application sur son entrée continue 2 du signal BRlXl issu du Générateur de Rafraîchissement Apparent. La sortie 6 du basculeur 1.809 communique son niveau logique "un" aux deux outils logiques OU 1.813 et 1.814 par câblage sur leur entrée 1. Les sorties 3 respectivement BRZ0 et BRZ1 sont destinées au Registre d'Adresse.L'outil 1.813 reçoit en outre le signal Az sur son entree 2 et l'outil l.814, le signal Az sur l'entrée 2 homologue. Ces deux derniers signaux sont fournis par le Registre d'Adresse. Le basculeur 10810 est initialisé ou reinitialise par application sur son entrée continue 1 du signal SALZ provenant de l'Excitateur de Memoire; il prend alors la valeur logique "zéro" sur- sa sortie complementee 6 dirigée sous le nom BAC sur le Registre d'Adresses Il est mis au travail avec BAC à la valeur logique un par application sur son entree d'horloge 4 du signal S2 en provenance du Sélecteur-Lanceur. Selecteur-Lanceur. La figure 14 donne une représentation du Registre d'Adresse. Le registre d'adresse transforme les signaux d'adresses ADz, ADr ou ADr + p apparaissant sur l'interface en signaux de selection pour les zonesde memoire. Il assure pour ce faire deux fonctions principales : une fonction de mémorisation executee dans un systeme original de verrous et une fonction de multiplexage entre les adresses effectives et les adresses de rafraîchissement notées ARr issues du Compteur d'Adresse de Rafraîchissement (3.4) . Le Registre Adresse opère sous contrôle du Generateur de Commande dU Assignation (1.8) dont il reçoit les signaux de commande AX, AV, BRZO, BRZ1 et BAC Les signaux de sélection destines aux zones de memoire (42) sont notes ArZ0 ou Arzl suivant leurs zones d t affectation, zone 0 ou zone 1. Le signal Az et sa valeur complementee Az alimente pour leur part, le Distributeur de Commande pour les Zones de Memoire (4.1), le Générateur de Rafraîchissement Masque (3.2) et l'Enregistreur de Rafraîchissement Masque (3.3) L'indice z d'adresse est une valeur particuliere du rang des chiffres binaires d'adresse dont le choix sera précisé plus loin.Les adresses d'indice r ou r + p correspondent aux chiffres binaires d'adresse a multiplexer entre eux pour entrer successivement au cours d'un même cycle dans les cellules de memoire "MOS". Ces mêmes chiffres binaires sont egalement a multiplexer avec les adresses de rafraîchissement Le nombre de chiffres binaires représenté par l'indice r r ou l'indice r + p depend du type de cellules "MOS" et en fait de sa capacite. A titre indicatif, une cellule "MOS" de 16K chiffres binaires fera appel a 7 adresses d'indices r et 7 adresses r + p, soit 14 chiffres binaires au total.Il y aura autant de cellules de mémorisation dont deux seulement sont representces sur la figure 14, une pour l'indice r et une pour l'indice r + p. Ces cellules de memorisation du registre d'adresses ainsi que celle qui enregistre l'adresse d'indice z se presentent toutes te la même manière Un circuit ET, cote suivant le cas 2.101, 2.102, ou 2.103 conditionne l'adresse entrant en 1 en provenance de 1' interface par le signal cable en 2 assurant la commande de transfert AX. Un circuit OU 2.104, 2.105 ou 2.106 reçoit sur son entree 2 la sortie 3 du precedent circuit ET. Il alimente par sa sortie 3 lientree 1 d'un autre circuit ET 2.107, 2.108 ou 2.109 conditionné sur son entree 2 par le signal de commande de verrouillage AV.La sortie 3 de ces derniers circuits ali:##nte l'entrée 1 du circuit OU précédent. Un second circuit OU coté 2.110, 2.111 ou 2.112 est monte en para1#ele sur le premier; leurs entrées homologues 1 ou 2 sont reliées entre elles. Ainsi ltentree 1 du circuit 2.110 est connectée a l'entree 1 du circuit# 2.104 et ainsi de suite. On assure ainsi au circuit de verrouillage constitue par des outils tels que le circuit OU 2.104 et le circuit ET 2.107 la rapidite maximale, les charges étant reportées sur l'outil OU en parallèle tel que 2.110. La sortie 3 de l'outil OU logique 2.110 délivre directement le signal Az et alimente sur l'entrée 1 l'inverseur 2.113 qui produit sur sa sortie 2 le signal complémenté Az. La sortie 3 des circuits OU 2.111 et 2.112 attaque respectivement d'une part l'entrée 1 des multiplexeurs quatre voies 2.114 et 2.115 et d'autre part, l'entrée 2 de ces mêmes multiplexeurs. Les entrées 3 et 4 de ces multiplexeurs reçoivent les signaux ARr d'Adresse de Rafraîchissement. Les entrées 1, 2, 3 et 4 des multiplexeurs sont des entrées de données. L'entree de commande 5 (cotée CO) reçoit respectivement les signaux BRZO et BRZ1, BRZO sur l'outil 2.114 affecte de la zone O et BRZ1 sur outil 2.115 propre à la zone 1. La commande (cotée CO) BRZ0 ou BRZ1 fait commuter l'ensemble des entrées de données (1 et 2) sur l'ensemble des entrées de données (3 et 4) recevant toutes les deux l'adresse de r#fraîchissement ARr. La sortie 7 des multiplexeurs 2.114 et 2.115 délivre respectivement les signaux ArZ0 et Arzl correspondant aux zones ZO et Z1 dans lesquelles ils opèrent. L'entrée de commande 6 (cotée C1) des deux multiplexeurs 2.114 et 2.115 est affectee au signal commun BAC qui fait commuter les entrées de données 1 sur les entrées de données 2 de ces multiplexeurs. La figure 15 donne une representation du Registre de Fonction. Le registre de fonction emmagasine les signaux d'ordre d'ecriture (DE) et de lecture (DL) présentés par l'interface. Pour cela, il met en oeuvre des verrous de même type que ceux du registre d'adresses. Les verrous du registre de fonction opèrent sous le contrôle des signaux de commande FX et FV issus du générateur de commande d'assignation (1.8). A partir des valeurs emmagasinées le registre de fonction engendre en outre les signaux de condition CYE, Cyl, CYL qui sont utilisés dans divers sous-organes du Régulateur de Commmande du banc de mémoire. Les signaux d'ori#eà"écriture (DE) et de lecture (DL) issus de l'interface accedent respectivement sur l'entrée 1 des circuits logiques ET 2.201 et 2.202. Ces deux circuits sont conditionnés sur leur entrée 2 par le signal de commande de transfert FX. La sortie 3 de ces mêmes circuits alimente respectivement l'entrée 2 des portes logiques OU 2.203 et 2.204. Ces dernières retransmettent, depuis leur sortie 3, la valeur reçue, sur l'entrée 1 des portes logiques ET respectives 2.205 et 2.206. Ces portes logiques ET sont elles-mêmes conditionnées sur leur entrée 2 par le signal de commande de verrouillage FV. Leur sortie 3 est raccordée en bouclage #e retour sur l'entrée 1 des portes logiques OU précédentes respectivement, 2.203 et -2.204.Simultanement, les circuits logiques OU 2.207 et 2.208 ainsi que les outils logiques OU inverseur 2.209 et 2.210 sont montés en parallèle respectivement sur les portes logiques OU 2.203 et 2.204. Ainsi, les entrées 1 des trois circuits 2.203, 2.207 et 2.209 sont raccordées entre elles et il en est de même des entrées 2. La même disposition existe pour les trois circuits 2.204, 2.208 et 2.210. Cela permet de ne pas charger les dispositifs de verrouillage constitués des outils 2.203 et 2.205 ou des outils 2.204 et 2.206, leur assurant ainsi une vitesse maximale de commutation. Les circuits logiques ET 2.211, 2.212 et 2.213 engendrant les signaux de condition sont alors câblés sur ces outils en parallèle. La porte logique ET 2.211 reçoit sur son entrée 1 l'ordre enregistre d'ecriture issu de la sortie 3 du- circuit OU 2.207 et sur son entrée 2 la valeur complementee de 1 D ordre enregistre de lecture provenant de la sortie 3 du circuit OU inverseur 2.210. Elle produit sur sa sortie 3 le signal de condition de Cycle d'Ecriture CYE a destination du scripteur (1.4).La porte logique ET 2.212 recueille, sur son entrée 1, la valeur complementee de l'ordre enregistre d'écriture fournie par la sortie 3 du circuit OU inverseur 2.209 ainsi que, sur son entrée 2, la valeur complementee de l'ordre enregistre de lecture produit par la sortie 3 du circuit OU inverseur 2.210. Elle engendre-sur sa sortie 3 le signal de condition de Cycle Indefini CYI envoyé au scripteur (1~4) et au Régulateur d'Ecriture (1.5). Enfin, la porte logique ET 2.213 realise l'intersection des signaux enregistres de lecture et de non-ecriture (valeur complementee de celle d'écriture) issus de la sortie 3 respectivement du circuit OU logique 2.208 et du circuit OU logique inverseur 2.209. Elle reçoit ces signaux respectivement sur ses entrées 1 et 2. Elle delivre ainsi le signal de condition de Cycle de Lecture CYL a l'usage de Terminateur de Cycle (1.7). La figure 16 represente l9Excitateur de Rafraîchissement de la figure 4. Il comprend un générateur d'horloge compose des monostables 3ol01 et 3.102 montes en multivibrateur et dont les durees de basculement sont reglables en fonction des deux constantes de temps R1 C1 et R2 C2 inserees dans chacun des circuits des deux monostables.Le monostable 3Q101 delivre le signal Dl a l'entrée 3 du basculeur 30106a Ce signal D1 est memorise par le basculeur 3.106 l'arrivee sur son entree 4 du signal delivre par la sortie 4 de la porte ET 3.103 qui reçoit, sur son entree 1 le signal SALTZ emis par la sortie 5 de la porte OU 1.702 du terminateur de cycle, sur son entree 2, le signal RME emis par la sortie 2 de 1'inverseur 3.104 dont l'entree 1 reçoit le signal RME émis par la sortie 3 de la porte ET 3.312 de la figure 18 signifiant qu'un rafraîchissement masque a ete execute, sur son entree 3 le signal emis par la sortie 6 du basculeur 3.107.Le basculeur 3.107 est relie par son entree 3 à la sortie 5 du basculeur 3.106, il recopie sur sa sortie 5 l'état du basculeur 3.106 lorsque le signal emis par la sortie de la porte ET 3.103 est transmis sur son entree 4 au travers de la ligne à retard reglable 3.108. La sortie 5 du basculeur 3.107 delivre le signal ARM d'autorisation de rafraîchissement masque vers l'entree 1 de la porte ET 3.201 -du generateur de rafraîchissement masque et vers l'entree 2 de la porte ET 3.301.Les entrees 2 des basculeurs 3.106 et 3.107 sont remises à zero par la sortie 4 de la porte OU 3.109 qui reçoit, sur son entree 1 le signal FRM de fin de rafraîchissement masque emis par la sortie 4 de la porte ET 3.309 de l'enregistreur de rafraîchissement masque, sur son entree 2 le signal FRA de fin de rafraîchissement apparent emis par la sortie 2 de l'inverseur 1.209 du generateur de rafraîchissement apparent et sur son entree 3 le signal Z d'initialisation generale. Le signal D1 est emis par la sortie 4 du monostable 3.101 vers l'entrez d'horloge 4 du basculeur 3.112 dont l'entrez 3 est placee au potentiel de la masse. La sortie 6 du basculeur 3.112 est reliée d'une part à l'entree 1 de la ligne à retard réglable 3.113 et à l'entrée d'horloge 4 du basculeur 3.110. La ligne a retard 3.113 retransmet un instant plus tard, sur sa sortie 2 le signal qu'elle a reçue sur son entree 1, vers l'entrez 1 de l'inverseur 3.114 dont la sortie 2 est reliée à l'entree inverseuse 1 du basculeur 3.112. Ainsi le basculeur 3.112 est remis à zero à l'arrivée du signal D1 et repasse dans l'état 1 logique lorsque l'état pris par la sortie 6 du basculeur 3.112 a été recupéré sur la sortie 2 de la ligne a retard 3.113. Cet etat est aussi transmis un instant plus tard par la sortie 3 de la ligne à retard vers l'entree d'horloge 4 du basculeur 3.111 et un autre instant plus tard par la sortie 4 de la ligne à retard 3.113 vers l'entree 2 de la porte ET 3.116. Le signal RME de rafraîchissement masque execute applique à l'entree 3 du basculeur 3.110 est ainsi successivement transmis sur les sorties 5 des basculeurs 3.110 et 3.111 montes en cascade. La sortie 5 du basculeur 3.111 est reliee a l'entree 1 de la porte ET 3.116 qui emet ainsi sur sa sortie 3 le signal RMEZ de remise à zero du signal de rafraîchissement masque vers l'entrée 1 de la porte OU 3.307 de l'enregistreur de rafraîchissement masque.Le signal RMEZ est aussi transmis à l'entrée 2 de la porte OU 3.115 dont l'autre entree 1 reçoit le signal FRA de fin de rafraîchissement apparent emis par la sortie 2 de l'inverseur 1.209 du generateur de rafraîchissement apparent. La porte OU 3.115 engendre ainsi par sa sortie 3 le signal ARX d'ordre de commutation sur l'adresse de rafraîchissement lorsque le signal RMEZ est present ou lorsque le signal FRA est émis par le générateur de rafraîchissement apparent. Le circuit "OU-NON" 3.105 reçoit sur son entree 1 le signal DRATZ de temps de remise a zéro de rafraîchissement apparent emis par la sortie 3 du circuit OU 1.205 du générateur de rafraîchissement apparent et sur son entree 2 le signal Z d'initialisation générale, sa sortie 3 est reliée a l'entrée 1 du basculeur 3.117. La sortie 6 du basculeur 3.111 est reliee a l'entrez d'horloge 4 du basculeur 3.117. Le basculeur 3.117 est relie au potentiel de masse par son entree 3 et émet sur sa sortie 6 le signal DRA vers l'entrez 1 de la porte ET 1.104 lorsque le basculeur 3.111 prend l'état O sur la sortie directe 5. La figure 17 représente le Generateur de Rafraîchissement Masque. Il comprend un monostable 3.202 declenche sur son entree 2 par le signal apparaissant sur la sortie 3 de la porte ET 3.201 qui reçoit sur son entree 1 le signal ARM d'autorisation de rafraîchissement masque provenant de la sortie 5 du basculeur 3.107 de l'excitateur de rafraîchissement et sur son entree 2 le signal S1 de synchronisation. La sortie 4 du monostable 3.202 est appliquee a l'entree d'horloge 4 du basculeur -3.203 dont l'entree 3 est reliee au potentiel de masse et dont la sortie 5 se trouve reliee a l'entrez 1 de la ligne a retard 3.204. La ligne a retard 3.204 est reliee sur sa sortie intermediaire 2 a l'entree 1 du basculeur 3.203. Au repos, le basculeur 3.203 est dans l'etat 1 logique, il ne prend 1'état 0 logique que durant le temps de transmission du front descendant du signal present sur sa sortie 5 au travers de la ligne a retard 3.204. La sortie 6 du basculeur 3.203 est reliée a l'entree 2 du circuit logique "OU NON" 3.205 qui reçoit sur sa deuxieme entree 1 le signal Z general d'initialisation. La sortie 3 du circuit "OU NON" 3.205 est reliee l'entree 1 du basculeur 3.206 qui reçoit sur son entree d'horloge 4 le signal emis par la sortie 3 de la porte "ET" 3.201. La sortie 6 du basculeur 3.206 est reliee, d'une part a l'entree 1 de la porte ET 3.207 et d'autre part a ltentree 1 de la porte ET 3.208, elle prend l'état 1 logique lorsqu'un signal est transmis par la sortie 3 de la porte ET 3.201.La porte ET 3.207 reçoit sur son entree 2 le signal Az permettant de designer une zone ZO particulière du dispositif de memorisation et sur son entrée 2 le signal RMEZO signalant qu'un rafratchissement masque n'est pas exécute dans la zone 20, elle émet sur sa sortie 4 le signal RMLZO a destination de la porte OU 44108 du distributeur de commande pour les zones de mémoire pour lancer un rafraîchissement masque en zone O e De même, la porte ET 3.208 reçoit sur son entree 2 le signal Az pour designer une zone Zl du dispositif de mémorisation et sur son entree 3 le signal RMEZ1 signalant qu'un rafraîchissement masque n'est pas execute en zone 1, elle emet sur sa sortie 4 le signal RMLZ1 à destination de l'entree 2 du circuit OU 4.109 du distributeur de commande pour les zones de memoire pour lancer un rafraîchissement masque dans la zone 1. La figure 18 represente 15 Enregistreur de Rafraîchissement Masque qui a pour but de contrôler l'execution des cycles de rafraîchissement masque dans le sous-ensemble de mémorisation. Il se compose principalement des basculeurs 3.305 -3o306 et de la ligne à retard 3.308. Les entrées d'horloge 4 des basculeurs 3Q305 et 3.306 reçoivent le signal Tl emis par la ligne a retard l o 705 du terminateur de cycle. Ce signal Tî est egalement transmis à l'entree 1 de la ligne à retard 3 e 308 dont la sortie 2 est reliée à l'entree 1 de la porte ET 3.309.L'entrée 3 du basculeur 3.305 est reliee a la sortie 3 du circuit OU 3.303 dont l'entrée 1 est reliee à la sortie 3 de la porte ET 3.301 et l'entrée 2 a la sortie 5 du basculeur 3.305. La porte ET 3.301 reçoit, sur son entrée 2 le signal ARM d'autorisation de rafraîchissement masque émis par la sortie S du basculeur 3.1907 de l'excitateur de rafraîchissement et sur son entree 1 le signal Az permettant l'adressage de la zone 1 de l'ensemble de memorisation. De même l'entrée 3 du basculeur 3.306 est reliee a la sortie 3 du circuit OU 3.304 qui reçoit sur son entree 1 le signal emis par la sortie 3 de la porte ET 3.302 et sur son entrée 2 le signal émis par la sortie 5 du basculeur 3.306.La porte ET 3.302 reçoit sur son entree 1 le signal Az permettant l'adressage de la zone o de l'ensemble de memorisation et sur son entrée 2 le signal ARM d'autorisation de rafraîchissement masque. Les entrees 2 des basculeurs 3.305 et 3.306 sont commandees par la sortie 4 de la porte OU inverseur 3.307 qui reçoit, sur son entree 1 le signal RMEZ de remise a zero du signal de rafraîchissement masque exécuté émis par la sortie 3 de la porte ET 3.116 de llexcitateur de rafraîchissement , sur son entrée 2 le signal FRA de fin de rafraîchissement apparent emis par la sortie 2 de l'inverseur 1.209 du generateur de rafraîchissement apparent et sur son entree 3 le signal Z d'initialisation general.La porte ET 3.309 est reliee par son entree 3 la sortie 5 du basculeur 3.305 et par son entree 2 a la sortie 5 du basculeur 3.306, elle delivre sur sa sortie 4 le signal FRM de fin de rafraîchissement masque a destination de llentree 1 de la porte "OU-NON" 3.109 de l'excitateur de rafraîchissement. La porte ET 3.312 est reliée par son entree 1 a la sortie 5 du basculeur 3.306 et par son entree 2 a la sortie 5 du basculeur 3.305, elle transmet sur sa sortie 3 le signal RME de rafraîchissement masque execute à l'entree de l'excitateur de rafraîchissement.Les etats des sorties 5 des basculeurs 3.305 et 3.306 sont inversés au travers des inverseurs 3.310 et 3.311 qui transmettent respectivement le signal RMEZO vers 1'entrée 2 de la porte ET 1.211 et le signal RMEZ1 vers l'entrée 2 de la porte ET 1.212 du generateur de rafraîchissement apparent. La figure 19 représente le Compteur d'Adresse de Rafraîchissement qui fournit l'adresse de rafraîchissement AR au registre d'adresse sous contrôle du signal de progression ARX issu de l'excitateur de rafraîchissement. Il se compose de deux compteurs 3.401 et 3.402 reliés en serie, la sortie 6 du compteur 3.401 étant reliée à l'entrée 1 du compteur 3.402. Les bits de l'adresse de rafraîchissement ARo a ARZ apparaissent respectivement sur les sorties 3, 4, 5 du compteur 3.402 (poids forts) alors que les bits de rafraîchissement AR3 a AR6 apparaissent respectivement sur les sorties 2, 3, 4, 5 du compteur 3.401. La figure 20 représente le Distributeur de Commandes pour les Zones de Mémoire. Il est constitue principalement des circuits OU 4.108 et 4.109 ainsi que des circuits ET 4.106, 4.107, 4.103 et 4.104. L'entrée 1 du circuit OU 4.108 est reliée a la sortie 3 de la porte ET 4.105 qui reçoit sur son entrée 1 le signal SAL de sélection d'adresse ligne en provenance de la sortie 5 du basculeur 1.302 de l'excitateur de mémoire et sur son entree 2 le signal provenant de l'inverseur 4.101 dont l'entrée est excitée par le signal Az de sélection de la zone 1 de la mémoire. L'entrée 2 du circuit OU 4.108 reçoit le signal RMLZ0 émis par la sortie 4 de la porte ET 3.207 du générateur de rafraîchissement masque. L'entrée 3 de la porte OU 4.108 reçoit le signal RALZO provenant du générateur de rafraîchissement apparent et signifiant qu'un rafraîchissement apparent a été lance en zone 0. La sortie 4 de la porte OU 4.108 délivre le signal CALZO à destination du sous-ensemble des zones de mémoire pour commander l'adresse ligne en zone O. Le circuit OU 4.109 est relié par son entrée 1 à la sortie 3 de la porte ET 4.102. Celle-ci reçoit le. signal SAL sur son entrée 1 et le signal Az sur son entrée 2. L'entree 2 du circuit 4.109 reçoit le signal RMLZl de rafraîchissement masqué lance en zone 1 de la memoire provenant du générateur de rafraîchissement.L'entrée 3 du circuit 4.109 reçoit le signal RALZ1 de rafraîchissement apparent lance en zone 1 de la mémoire et provenant du générateur de rafraîchissement apparent. Le circuit OU 4.109 delivre sur sa sortie 4 le signal CALZ1 de commande de sélection de l'adresse ligne de la zone 1 de la mémoire, ce signal est transmis au sous-ensemble de mémorisation. La porte ET 4.106 reçoit sur son entrée l le signal SAC de sélection d'adresse colonne emis par la sortie 5 du basculeur 1.306 de l'excitateur de mémoire et sur son entrée 2 le signal émis par l'inverseur 4.101 transmettant le signal Az. La sortie 3 de la porte ET 4.106 transmet alors le signal CACZO de commande de sélection d'adresse colonne de zone O au sous-ensemble des zones de mémoire. La porte ET 4.107 reçoit, sur son entree 1 le signal de commande d'écriture transmis par la sortie 5 du basculeur 1.414 et sur son entrée 2 le signal Az. La sortie 3 de la porte ET 4.107 transmet la commande d'ecriture en zone O CECZO au sous-ensemble des zones de memoire. La porte ET 4.103 est alimentée par le signal# SAC sur son entree 1 et par l'adresse Az sur son entree 2.La sortie 3 de la porte ET 4.103 transmet le signal CACZ1 de commande de la selection d'adresse colonne en zone 1 au sous-ensemble des zones de memoire. La porte ET 4.104 reçoit sur son entree 1 le signal DEC et sur son entree 2 le signal Az, elle transmet sur sa sortie 3 le signal CECZ1 de commande d'ecriture en zone 1 au sous-ensemble de memoire. La figure 21 représente le Sous-Ensemble des Zones de Mémoire. Il est composé des blocs de mémorisation 4.210 et 4.211 représentant respectivement les zones Zo et Zl Le bloc 4e 210 reçoit sur son entrée 1 un bit de donnée Dq transmis par la sortie 2 de l'inverseur 4.201 et sur ses entrées 2 a 8 les bits d'adresse de la zone 0, ArlZO à Ar7ZO transmis par le registre d'adresse. Les entrées 9, 10, 11 sont connectées aux sorties respectives des inverseurs 4.203 à 4.205 transmettant les signaux CALZ0 de commande d'adresse ligne, CACZ0 de commande d'adresse colonne et CECZ0 de commande d'écriture transmis par le distributeur de commande des zones de memoire. Le bloc 4.211 reçoit également sur son entrée 1 le bit de donnee Dq transmis par la sortie 2 de l'inverseur 4.201 et sur ses entrées 2 a 8 les bits d'adresse de la zone 1, Arl Zg, à Ar7 Zl transmis par le registre d'adresse.Les entrées 9, 102 11 sont connectees aux sorties respectives des inverseurs 4207 à 4.209 transmettant les signaux CALZl de commande d'adresse ligne CACZ1 de commande d'adresse colonne, CECZ1 de commande d'ecriture provenant du distributeur de commande des zones de memoire. Le fonctionnement du régulateur d'ecriture dans l'ensemble du banc de memoire qui vient d'être decrit s'analyse de quatre façons différentes correspondant chacune à un cycle d'ecriture particulier. Ces cycles sont les suivants 1. Le cycle de pure ecriture 2. Le cycle indefini avec abandon d'ecriture 3. Le cycle indéfini d'écriture enchaînée 4. Le cycle indéfini d'ecriture séparée. Comme le montre la figure 22 presentant le Cycle de Pure Ecriture, la Demande d'Ecriture DE accompagne des l'origine le Demande de Cycle DC. Le cycle logique 0 et le Cycle Technologique 9 sont lances simultanement. A l'instant , la nature précise du cycle est connue car le signal DE present en début de cycle a éte enregistre dans le Registre de Fonction. Cela se traduit par l'apparition au niveau de ce Registre de Fonction du signal d'ordre de Pure Ecriture : CYE = DE.DL. La Phase d'Ecriture # peut donc être lancee dès cet instant. La fin d'execution de cette phase d'ecriture qui se produit a l'instant Gb marque (flèche 2) la fin du Cycle Logique GC. Elle provoque également les opérations de fin de Cycle Technologique (flèche 1). Le Cycle Indefini avec Abandon d'Ecriture est schématisé sur la figure 23. Là encore, la Demande de Cycle DC lance les Cycles Logique et Technologique # et GC. Mais, à l'instant #, le Registre Fonction affiche un ordre de Cycle Indefini CYI = DE.DL puisqu'aucun ordre de Demande d'Ecriture DE ou de Demande de Lecture DL n'a ete presente en debut de cycle. Une phase de Lecture 6 est donc systèmatiquement enclenchee et executee (flèche 1). Simultanement, un etat d'Autorisation d'Ecriture GA est materialise par la mise au travail d'un signal correspondant à cette situation (flèche 2). A la réception, à l'instant Qb du signal d'interface indiquant une Demande de Lecture DL, le signal d'Autorisation d'Ecriture est remis au repos (action 1), le Cycle Technologique GC est mis en phase de fin d'exécution (action 2) et le Cycle Logique GL s'achève (action 3). Le deroulement d'ensemble du Cycle Indéfini d'Ecriture - Enchaînée est représenté sur la figure 24. La première partie de ce de roulement est identique à celle du Cycle Indéfini avec Abandon d'Ecriture, puisqu'en début de cycle, le Registre de Fonction a egalement détecté et enregistré un Cycle de type indéfini Par contre, à l'instant marque Gb apparaît sur l'interface le signal de Demande d'Ecriture DE. Le mécanisme de l'invention mis en jeu vérifie automatiquement que ce signal de Demande d'Ecriture DE s'inscrit bien dans le délai d'Autorisation d'Ecriture matérialisé par l'état de travail du signal 8 correspndant.Le signal ~A se met de lui-même au repos à la fin du temps d'Autorisation d'Ecriture imparti par la technologie MOS mis en oeuvre. Dans le cas examiné ici, le signal DE parvient avant la fin normale d'Autorisation d'Ecriture OA : la Phase d'Ecriture est alors enclenchée. A la fin de cette d'Ecriture, à l'instant @, le cycle logique QL est terminé (action 2) et le Cycle Technologique eT est mis en voie d'achèvement. Le Cycle Indefini d'Ecriture - Séparée, symbolise à le figure 25, commence également de la même manière que le Cycle Indéfini d'Ecriture - Enchaînée. Par contre ici, la Demande d'Ecriture DE ne se présente qu'au delà de la période d'Autorisation d'Ecriture AE. A la fin de cette période d'Autorisation d'Ecriture, à l'instant le premier Cycle Technologique @ est automatiquement mis en phase d'achèvement, ce qui est impératif du point de vue technologique, alors que le Cycle Logique QC se poursuit. A l'apparition de la Demande d'Ecriture DE, à l'instant Oc, un nouveau Cycle Technologique est déclenché. A l'instant marque , dans ce second cycle, les conditions sont réunies pour l'exécution de la Phase d'Ecriture 8 dont la fin marquera à l'instant la cessation du Cycle Logique ~ (action 2) et la mise en achèvement du deuxième Cycle Technologique (action 1). La mise en oeuvre de ces quatre différents types de cycles est orchestrée essentiellement par le Régulateur d'Ecriture de la figure 10 relié aux autres organes de commande du banc de mémoire et dont une représentation fonctionnelle est schématisée à la figure 26. Le régulateur d'écriture de la figure 26 comprend un calibreur chronométrique A, associé au testeur synchroniseur de demande d'écriture B et à un redéclencheur de cycle technologique D. Le testeur B est lui-même associé au redéclencheur de cycle technologique D et à l'excitateur de fin de cycle C lequel reçoit des informations du calibreur chronométrique A. Sur la figure 10, le calibreur chronométrique A est constitue des éléments 1501, 1502, 1506, 1507, 1511 et 1512. Le testeur synchroniseur B de demande d'écriture est represente par les elements 1508, 1509 et 1510. L'excitateur de fin de cycle C est représenté par les éléments 1515 et 1516 et le redéclencheur de cycle technologique est représenté par les éléments 1513, 1514, 1517, 1518, 1519 et 1520. Le regulateur d'écriture a une première interface Il avec le sélecteur lanceur, une deuxième interface avec le registre de fonction, une troisième interface avec le scripteur et une quatrième interface avec le terminateur de cycle. En cycle indefini, l'indication de cycle indefini résulte de l'état de repos des signaux d'interface de Demande d'Ecriture DE et de Demande de Lecture DL lors de leur enregistrement dans le Registre de Fonction a l'apparition de la Demande de Cycle DC. Dans le cas différent d'un échantillonnage par la Demande de Cycle d'une Demande d'Ecriture DE au travail accompagnée d'une Demande de Lecture DL au repos, le banc de mémoire doit exécuter un Cycle de Pure Ecriture. Dans ce cas, le Calibreur Chronométrique n'est pas lance et le Regulateur d'Ecriture dans son ensemble n'est pas mis en oeuvre. Le contrôle de l'opération d'ecriture est directement assure par le seul Scripteur (sousorgane 1.4). En cycle indefini avec abandon d'Ecriture, le Calibreur Chronométrique est directement remis au repos par le signal d'interface de Demande de Lecture DE. Ce signal DL indique en effet ici que le cycle logique ne doit pas comporter de phase d'ecriture après la phase de lecture exécutee automatiquement au début de tout cycle indéfini. En cycle indefini d'écriture enchaînez1 le Selecteur- Lanceur déclenche à travers l'interface il le Calibreur Chronometrique lorsque le Registre de fonction lui communique un état de cycle indéfini à travers l'interface I2. Le Calibreur Chronométrique délivre alors au Testeur - synchroniseur de Demande d'ecriture un signal de durée limitée indiquant une autorisation d'ecriture. Le Testeur -Synchroniseur de Demande d'Ecriture situe dans ces conditions l'instant d'arrivée de la Demande d'Ecriture DE par rapport a l'autorisation d'écriture. Suivant le resultat, des actions différentes sont entreprises.Si la Demande d'Ecriture DE parvient dans le délai d'autorisation d'écriture, le Scripteur est lance à travers l'interface I3 et le Calibreur Chronometrique est remis au repos par le Terminateur . de Cycle à travers l'interface 14. Sinon, un cycle d'Ecriture separee est exécutée, une situation de non satisfaction de la contrainte technologique est communiquée à 11 Excitateur de fin de cycle et au Redeclencheur de cycle technologique. Le Calibreur Chronometrique déclenche alors ces deux organes à un instant convenable après la fin du signal d'autorisation d'ecriture. L'excitateur de fin de cycle provoque alors l'achèvement du premier cycle technologique en excitant le Terminateur de cycle a travers l'interface I4.Dans le même temps, le Redeclencheur de cycle technologique se met en attente de la Demande d'Ecriture DE. Lorsque cette dernière arrive, le Redeclencheur de cycle technologique relance un second cycle technologique en sollicitant le Selecteur-Lanceur à travers l'interface Il. Ce second cycle technologique consiste en un cycle technologique de pure ecriture qui permet d'achever le cycle logique. Ces differents cycles sont realises a l'aide des organes du banc de memoire de la façon suivante 1. En cycle de Pure Ecriture. La Demande de Cycle DC ebranle le Selecteur-Lanceur (figure 6) qui produira par suite, a l'aide de l'outil ET 1113, le signal C(S3) a destination du Générateur de Commande d'Assignation (figure 13). Dans ce dernier sous-organe, le signal C(S3) actionne en mode de verrouillage les commandes FX et FV du Registre de Fonction par action, à travers l'inverseur 1801, sur les basculeurs 1806 et 1807. Le Registre de Fonction (figure 15) enregistre par consequent l'etat de debut de cycle des signaux d'interface de Demande d'Ecriture DE et de Demande de Lecture DL.Comme nous 11 avons vu au paragraphe précédent, dans le cas d'un Cycle de Pure Ecriture, cet etat initial est caractérisé par la presence au travail du signal DE et au repos du signal DL. Le codage de sortie (EM = 1, LM = 0) du Registre de Fonction est donc tel que l'outil ET 2211 detecte un etat de travail pour le signal CYE indiquant justement le type de Pure Ecriture. Notons que cet état de travail du signal CYE apparaît en début de cycle dès que les signaux d'interface DE et DL prennent le code correspondant puisque le Registre de Fonction fonctionnant en verrou est alors transparent sur injonction de ses commandes FX et FV reinitialisees pour ce faire en fin de cycle precedent.Les autres signaux de condition issus du Registre de Fonction CYI et CYL restent évidemment au repos puisque les outils qui le produisent sont sensibles à un autre codage. Les conséquences sont les suivantes. A travers le circuit OU 1401 du Scripteur (figure 9), la mise au travail du signal CYE porte à la valeur logique "un" l'entrée de donnée 3 du basculeur 1406. Celuisci se déclenche donc au travail sur sa sortie 5 à l'apparition sur son entree d'horloge 4 du signal C(S5) emis par le Selecteur-Lanceur. Le signal DE étant par ailleurs present, l'outil ET 1409 transmet un etat de travail à l'outil OU 1411 qui à son tour excite le basculeur 1414, à travers l'inverseur 1412, et, la ligne à retard 1413.En positionnant la commande DEC à destination des Zones de Mémoire, le Scripteur execute donc la phase d'ecriture qui achève ainsi le cycle logique. Par ailleurs; il lance à l'aide du signal FEC de Fin d'Ecriture le Terminateur de Cycle qui opère l'achèvement du cycle technologique. Notons que l'etat de repos du signal CYI applique sur l'entree 1 de l'outil ET 1501 du Regulateur d'Ecriture (Figure 10) inhibe tout lancement de ce Regulateur d'Ecriture. 2. En cycle Indéfini avec Abandon d'Ecriture. Les signaux d'interface DE et DL presentent tous les deux en debut de cycle l'état de repos. Par le même mecanisme que precedemment, à savoir, le declenchement du Selecteur-Lanceur par le signal d'interface DC puis la mise en oeuvre des commandes du Registre de Fonction à travers le Générateur de Commandes d'Assignation, l'etat des signaux d'interface DE et DL en debut de cycle est transféré puis enregistre dans le Registre de Fonction. Mais, cette fois, c'est le signal CYI qui est mis au travail sur détection par l'outil ET 2212 du Registre de Fonction (figure 15) des- niveaux "un" des sorties EM et LM des cellules de mémorisation de ce Registre de Fonction. Répondant à une autre codage, les autres signaux de condition CYE et CYL restent quant à eux au repos.La mise au travail du signal CYI indiquant une condition de Cycle Indéfini accompagnée du maintien au repos des autres signaux de condition CYE et CYL a les conséquences suivantes. Au niveau du Lecteur (figure 11), le signal NES qui conditionne sur son entrée 1 l'outil ET 1601 se trouve à la valeur logique vraie. En effet, ce signal provient du Scripteur (figure 9) qui le produit sur la sortie 2 de l'inverseur 1408. Or, cet inverseur 1408 reçoit un signal à la valeur logique "zéro" sur son entrée 1 donnant ainsi la valeur logique vraie en sortie. Le signal reçu sur l'inverseur 1408 provient du circuit OU 1401 dont les entrees sont elles mêmes au repos : DES issu du basculeur 1520 du Regulateur d'Ecriture (figure 10) etant initialise dans cet etat et CYE delivre par le Registre de Fonction etant, comme nous venons de le voir, maintenu au repos. Le resultat est que le signal de synchronisation C(S3) emis par le Selecteur-Lanceur met en branle le Lecteur (figure 11) par action sur le circuit ET 1601 ainsi conditionne au travail.Les deux monostables 1602 et 1603 s'animent, declenchent l'action des basculeurs 1604 et 1605 qui, à leur tour, provoquent, a travers le circuit ET 1606 la creation du signal DLE a destination des Zones de Memoire. Les informations sont alors extraites de ces Zones de Memoires et presentees sur l'interface à destination des processeurs-utilisateurs. Une phase de lecture est ainsi systematiquement mise en oeuvre lorsque le Registre de Fonction délivre la condition CYI de Cycle Indefini. Simultanément, au niveau de Régulateur d'Ecriture (figure 10), l'etat de travail du signal CYI caractérisant un Cycle Indefini valide lgentree 1 du circuit ET 1501 et provoque par suite l'animation du Régulateur d'Ecriture.Remarquons que le signal DES attaquant lsentree 3 du circuit ET 1501 est egalement au niveau logique vrai par suite de 16initialisation par Z ou la reinitialisation par DESXss du basculeur 1520 porte par ces derniers signaux a la valeur un t: sur sa sortie 6. Ainsi, sur sollicitation du signal C(S3) à travers l'outil ET 1501, le monostable 1502 est declenche et délivre sur sa sortie 2 le signal a t:un': logique au travail qui matérialise l'eut d'Autorisation d'Ecriture AE permis par les contraintes technologiques. Ce signal se maintiendra pendant la duree calibrée par le réseau Resistance-Capacite RC branche sur l'entree 5 du monostable 1502.Cette duree est réglez conformement a la valeur propre autorisee par la technologie mise en oeuvre dans le banc de memoire. Cependant, comme nous le verrons plus loin, il est possible de couper avant la fin de cette duree autorisée le signal d'Autorisation diEcriture en actionnant l'outil OU inverseur 1503 monte sur lgentree 4 de remise à zéro du monostable 1502. La phase de lecture systematiquement déclenche lors d'un Cycle Indefini peut être ou non exploitee par le processeur-utilisateur. Dans les deux cas, le mecanisme de l'invention offre la possibilité d'une ecriture conditionnelle. Le Cycle Indefini avec Abandon d'Ecriture que nous analysons ici correspond au cas ou l'écriture conditionnelle doit être refusée. Lorsque la decision de ce refus est connue, le processeurutilisateur met au travail le signal d'interface de Demande de Lecture DL, ce qui acheve le cycle logique. Ce signal DL est transmis sur l'entrée 1 du circuit OU inverseur 1503 du Regulateur d'Ecriture (figure 10). Le signal complemente resultant produit par l'outil 1503 sur sa sortie 4 actionne alors la remise à zero du monostable 1502. Ceci a pour effet d'interrompre le signal d'Autorisation d'Ecriture délivré par le monostable 1502 qui, ainsi rendu à son etat initial, est prêt pour un nouveau cycle. Simultaneent, le signal cbmplemente issu de la sortie 4 de l'outil OU inverseur 1503 agit sur l'entree continue 2 du basculeur 1512. Ce dernier basculeur a ete initialise en debut de cycle a la valeur logique "zéro" sur sa sortie 6 par action a travers l'inverseur 1507 de l'impulsion issue du circuit ET 1501.L'action du signal d'interface DL a travers outil 1503 sera donc de mettre a "un" la sortie 6 du basculeur 1512 et de provoquer ainsi une transition montante appliquée sur les entrees d'horloge 4 des basculeurs 1513 et 1515. Le basculeur 1509 a ete initialise ou reinitialise en fin de cycle a la valeur logique "un" sur sa sortie 6 par l'outil 1505 qui reçoit le signal cené..al d'initialisation Z ou l'impulsion de Terminateur de Cycle DESYTZ.La valeur logique n un" issue de la sortie 6 du basculeur 1509 et appliquee aux entrees de donnees 3 des basculeurs 1513 et 1515 devrait donc être transferee en sortie 5 de ces basculeurs par action uj la transition montante issue du basculeur 1512. Ce transfert est inhibe pour le basculeur 1513 qui reste donc au repos sur sa sortie 5 par action du signal DL sur son entree continue 2 à travers l'outil OU inverseur 1514. Par contre, le-transfert a bien lieu sur la sortie 5 du basculeur 1515 provoquant l'apparition du signal TX qui decl.enche le Terminateur de Cycle. Ce dernier met en oeuvre les actions qui provoquent l'achèvement du cycle technologique. Incidemment,. il délivre le signal TXTZ qui, à travers l'outil OU - inverseur 1516, remet à "zéro" la sortie 5 du basculeur 1515 achevant ainsi le signal TX. Nous venons de montrer comment les mécanismes de l'invention permettent d'achever correctement un cycle envisagé au départ comme une Ecriture ou une Lecture Ecriture au cours duquel la phase d'Ecriture est volontairement rejetées realisant ainsi une fonction d'écriture conditionnelle qui peut être fort utile. 3. En cycle Indefini d'Ecriture - Enchaînee. Comme précedemment, le signal de condition CYI est au travail et les signaux CYE et CYL au repos. De même, sur apparition du signal C(S3) issu du Sélecteur-Lanceurg ces conditions entraînent la mise en fonctionnement du Lecteur qui délivre la phase de lecture et du Régulateur d'Ecriture qui produit le signal d'Autorisation d'Ecriture en sortie 2 du monostable 1502 (figure 10). Au niveau du Scripteur (figure 9) la valeur logique nunn du signal CYI est transferee, à travers le circuit ET 1404, sur l'entrée de donnée 3 du basculeur 1407. En effet, l'autre entree (1) du circuit logique ET 1404 est également portée à la valeur logique "un" par l'inverseur 1402 qui reçoit le signal DES sur son entrée. Ce signal DES est lui-même initiale ou reinitialise à la valeur logique "zéro" au niveau du basculeur 1520 du Régulateur d'Ecriture (figure 10). Le signal C(S5) issu du Selecteur-Lanceur provoque donc cette fois la mise à "un" de la sortie 5 du basculeur 1407 alors que le basculeur 1406 qui reçoit le niveau "zéro" sur son entrée de donnée 3 reste au repos. Les signaux CYE et DES sont en effet tous les deux à "zéro" sur le circuit OU 1401 alimentant cette entree de donnee 3 du basculeur 1406. Le Cycle Indefini d'Ecriture - Enchaînée se caractérise par le fait que le signal d'interface d'ordre d'ecriture DE emis durant le cycle en cours à discretion du processeur - utilisateur se présente ici avant la fin de l'Autorisation d'Ecriture. Au niveau du Régulateur d'Ecriture (Figure 10), la transition montante du signal DE cablé sur l'entrée d'horloge 4 du basculeur 1508 va donc provoquer l'enregistrement dans ce basculeur du niveau tun du signal d'Autorisation d'Ecriture encore présent en sortie 2 du monostable 1502 et par suite, sur ltentree de donnee 3 du basculeur 1508. Ce même niveau logique nunn est recopie dans le basculeur 1509 lorsque le signal DE, après propagation dans la ligne à regard 1510, actionne l'entrez d'horloge 4 de ce basculeur.Le signal DESY est donc mis au travail. Le montage en cascade des basculeurs 1508 et 1509 est destine a epurer tout aléa de fonctionnement lorsque le signal d'horloge DE apparaît juste à la limite de presence du signal de donnée fourni par 11 Autorisation d'Ecriture sur l'entree 3 du basculeur 1508. L'hesitation de ce basculeur 1508 dont le temps de préparation n'aurait pas été garanti dans cette situation transitoire n'est pas repercutee sur le second basculeur 1509 déclenché en temps utile. Dans le Scripteur (Figure 9), la mise au travail du signal DESY entraîne le passage è la valeur logique "un" de la sortie 3 du circuit ET 1410. En effet, l'entrée 1 de ce circuit ET reçoit aussi un signal a n un n puisque, come nous l'avons vu ci-dessus, la sortie 5 du basculeur 1407 a ete portée à la valeur logique Wunw sur apparition du signal C(S5). Le circuit OU 1411 transfère donc le signal de travail issu du circuit ET 1410 sur la ligne a retard 1413 et a travers l'inverseur 1412 sur le basculeur 1414, lequel délivre alors le signal DEC. Ainsi s'exécute la phase d'écriture à l'issue de laquelle est terminé le cycle logique.De même que dans le Cycle de Pure Ecriture le signal FEC indiquant la fin d'Ecriture déclenche le Terminateur de Cycle qui veille a l'achèvement du cycle technologique. Dans le Régulateur d'Ecriture3 la mise a nunfl du signal DESY entraîne la délivrance d'un signal en sortie 3 du circuit ET 1504 dès qu'apparaît sur l'entrez 1 de ce circuit ET l'impulsion AEETZ issue du Terminateur de Cycle. Ce signal issu de l'outil ET 1504 provoque a travers l'outil OU inverseur 1503 la remise à zero du monostable 1502 pour le préparer pour un nouveau cycle Comme dans le Cycle Indéfini avec Abandon d1Ecriture, sur sollicitation du circuit OU - inverseur 1503 excite cette fois par l'outil ET 1504, le basculeur 1512 délivre aussi une transition montante sur sa sortie 6. Mais cette fois cette transition n'a pas effet sur les basculeurs 1513 et 1515. En effet, les entrees de données de ces basculeurs sont portées à la valeur logique "zéro" par suite de la mise au travail du basculeur 1509 dont elles voient la sortie compîementee. Par ailleurs, les basculeurs 1508 et 1509 sont réinitialisés, à travers le circuit OU inverseur 1505, par l'impulsion DESYTZ issue du Terminateur de Cycle. Ils reprennent donc la valeur logique @zéro" sur leur sortie 5 et sont prêts pour un nouveau cycle. En Cycle Indefini d'Ecriture - Séparée. La encore, comme dans les deux types de cycles precedents, la mise à "un" dans le Registre de Fonction du seul signal de condition CYI entraîne la mise en oeuvre par le Lecteur d'une phase de lecture et la presentation par le Régulateur d'Ecriture du signal d'Autorisation d'Ecriture. Par contre, ici, le signal d'interface de Demande d'Ecriture DE émis par le processeur utilisateur ne parvient pas avant la fin de ce signal d'Autorisation d'Ecriture. On sait qu'au niveau du Régulateur d'Ecriture (Figure 10) le signal produit par la sortie 2 du monostable 1502 retombe de lui-même au bout du temps déterminé par le réseau Resistance Capacite RC branche sur L'entrez 5 de ce monostable.A cet instant, le signal issu de la sortie 2 du monostable 1502 presente donc une transition descendante. L'inverseur 1506 transforme cette transition descendante en une transition montante qui propagée par la ligne a retard 1511, apparaît sur la sortie 2 de cette ligne à retard et donc sur llentree d'horloge 4 du basculeur 1512. Ce basculeur 1512 a ete initialise a "zéro" sur sa sortie 6 en début de cycle par l'impulsion issue, a travers l'inverseur 1507, de l'outil ET 1501 repondant lui-même au signal Ces3) du Se lecteur - Lanceur.La transition montante attaquant ltentree d'horloge 4 du basculeur 1512 transfère sur la sortie 5 de ce basculeur le niveau "zéro" cablé sur l'entree de donnee 3 de ce basculeur et fait donc apparaître sur la sortie complementee 6 une mise a un et donc aussi une transition montante. Cette derniere est transmise sur les entrees d'horloge 4 des basculeurs 1513 et 1515. Le basculeur 1509 est au repos, c'est a dire à n un n sur sa sortie 6. Il a en effet ete initialise ou reinitialise ainsi par l'outil OU - inverseur 1505 de la manière décrite plus haut. Par ailleurs, le retard entre l'entrée 1 et la sortie 2 dans la ligne 1511 a été calibre pour permettre la propagation du niveau "zéro" du basculeur 1508 au basculeur 1509 dans le cas où le signal d'interface DE arriverait juste à la limite de la disparition de l'Autorisation d'Ecriture. La transition montante appliquée a l'entrée d'horloge 4 du basculer 1515 aura donc pour effet de transferer la valeur logique "unt de la sortie 6 du basculeur 1509 sur la sortie 5 du basculeur 1515 validant ainsi le signal TX. Comme nous l'avons vu précédemment dans le Cycle Indéfini avec Abandon d'Ecriture, le signal TX provoque le déclenchement, à travers le Terminateur de Cycle, de la fin du cycle technologique.Le cycle logique n'est pas terminé pour autant puisque la phase d'écriture, ici désirée, n'a pas encore eu lieu. Parallèlement, la même transition montante issue du basculeur 1512 et appliquée à l'entrée d'horloge 4 du basculeur 1513 transfère aussi la valeur logique "un" de la sortie 6 du basculeur 1509 sur cette fois la sortie 5 du basculeur 1513. L'entree 1 du circuit ET 1517 est ainsi portée à la valeur log#ique "un". Le Régulateur d'Ecriture est alors prêt pour le déclenchement de la phase d'écriture. Lorsque le signal d'interface de Demande d'Ecriture DE parvient sur l'entrée 2 de l'outil ET 1517, la sortie 3 de cet outil est mise au travail.Ceci provoque deux actions: à travers l'inverseur 1518, le basculeur 1520 est porté a la valeur logique "un" sur sa sortie 5, déclenchant ainsi le signal DES; par ailleurs, à travers la ligne à retard 1519 et l'outil OU - inverseur 1514, la sortie 5 du basculeur 1513 est remise à "zéro", achevant ainsi l'impulsion qui en est issue. Le signal DES a deux rôles: d'une part, il ébranle le Sélecteur-Lanceur et redéclenche ainsi le second cycle technologique du Cycle Indéfini d'Ecriture - Séparée; d'autre part, à travers l'outil OU 1401, il valide l'entrée de donnée 3 du basculeur 1406 dans le Scripteur (Figure 9). A l'apparition de l'impulsion C(S5) issue du Sélecteur Lanceur, ce basculeur 1406 met donc au travail sa sortie 5.Ceci valide l'outil ET 1409 et, comme dans le Cycle de Pure Ecriture, permet au signal de Demande d'Ecriture DE de déclencher la phase d'ecriture demandée par animation du basculeur-1414 et de la ligne à retard 1413, à travers l'outil OU 1411. Le cycle logique est ainsi complété et le Terminateur de Cycle, déclenché par le signal FEC du Scripteur, organise la fin du second cycle technologique. Remarquons que, dans le Regulateur d'Ecriture (Figure 10), la mise a "un" du signal DES émis par le basculeur 1520 s'était accompagnée d'une mise à "zéro" du signal DES issu de la sortie complémentée de ce basculeur. Cette disposition permet d'inhiber le signal C(S3) au niveau de l'outil ET 1501 et ainsi de ne pas redéclencher à tort le monostable 1502 d'Autorisation d'Ecriture au cours du second cycle technologique du Cycle Indéfini d'Ecriture - Séparée. Il résulte de la description qui vient d'être faite d'un mode préféré de réalisation de l'invention que le procédé et les dispositifs décrits apportent un avantage certain aux processeurs - utilisateurs des bancs de mémoire commandes selon 11 invention au plan de la souplesse d'utilisation. Alors que la technologie "MOS" ne le permet pas naturellement, grâce à l'invention, le choix de l'instant d'écriture est complètement laissé a la discrétion du processeur -utilisateur et il est possible en outre d'effectuer une écriture conditionnelle. L'exemple qui vient d'être donné ,d' une realisation preferee de l'invention n'est nullement limitatif, il va de soi que tout homme du métier pourra concevoir d'autres modes de realisation sans pour autant sortir de son cadre. REVENDICATIONS 1. Procédé d'écriture d'informations dans des memoires â cellules capacitives d'un systeme de traitement de l'information, accessible a la fois en écriture et en lecture, comprenant (fig. 1) le banc de memoire proprement dit associe a des moyens de traitement de l'information, les circuits d'interface-entre le banc de memoire et les moyens de traitement fonctionnant de façon totalement asynchrone, dans lequel écriture des informations dans le banc de mémoires ou leur lecture est commandée par les moyens de traitement a partir de signaux de demande de cycle (DC), de demande d'ecriture (DE) et de lecture (DL) et effectués à 19 intérieur de cycles technologiques et logiques independants, caracterise en ce qu'il consiste lorsque les signaux de demande d'écriture (DE) et de demande de cycle (DC) sont délivres simultanement par les moyens de traitement, a lancer la phase d'écriture (#E) des informations dans le banc de memoire des que le signal de demande d'écriture a été enregistré à l'intérieur du banc de mémoire. 2. Procédé d'écriture d'informations dans des mémoires a cellules capacitives d'un système de traitement de l'information selon la revendication 1 caractérisé en ce qu'il consiste lorsqu'aucune demande d'écriture ou de lecture n'a été présentée à l'apparition du signal de demande de cycle (DC), à émettre, durant un intervalle de temps déterminé, un signal d'autorisation d'écriture (AE) et à déclencher simultanément une phase de lecture (#L) pour exécuter une phase de lecture du banc de mémoire et a faire émettre par les moyens de traitement un signal de demande de lecture (DL) lorsque ceux-ci ayant exploités ou non les informations lues décident d'achever le cycle déclenché par le signal de demande de cycle (DC). 3. Procédé d'écriture d'informations dans de mémoires a cellules capacitives d'un système de traitement se l'information selon les revendications 1 et 2 caractérisé en ce qu'il consiste, lorsqu'aucune demande d'écriture ou de lecture n'a eré présentez l'apparition du signal de demande de cycle1 à e.#ettre-, durant un intervalle de temps déterminé, un signa d'autorisation d'écriture (At-) et a exécuter une phase d'écriture normale du banc de mémoire si, durant ledit intervalle de temps déterminé pendant lequel 1 signal d'autorisation d'écriture est présent, un signai de demande d'écriture (DE) est émis par les moyeu 3e traitement de l'information. 4. Procédé d'écriture d'informations dans des émois a cellules capacitives d'un système de traitement de l'information selon les revendications 1, 2 et a caractérisé en ce qu'il consiste lorsqu'un signal de demande d'écriture (DE) est émis par les moyens de traitement après l'expiration du signal d'autorisation d'écriture (AE) mais â l'intérieur du cycle logique déclenché par la demande de eycle(DC), à déclenche un nouveau cycle technologique et a exécuter a l'intérieur de ce nouveau cycle une phase d'écriture d'informations dans le banc de mé##ïre 5.Régulateur d'ecriture pour banc de mémoires a cellules capacitives d'un système de traitement 'e l'information, accessible a la fois. en écriture et en lecture, les circuits d'interface entre le banc de mémoire et les moyens de traitement fonctionnent c- façon totalement asynchrone, l'écriture ou la lecture des informations dans le banc de mémoire étant commandées par les moyens de traitement a partir de signaux de demande de cycle (DC), de demande d'écriture (DE) et de lecture (DL) et étant effectuées l'intérieur de cycles technologiques et logiques indépendants caractérisé en ce qu'il comprend des premiers moyens (ET2211) (ou ;;1411) (1413) (2201) pour lancer une phase d'écriture des informations dans le banc de mémoires dès que le signal de demande d'écriture a été enregistré a l'intérieur du banc de mémoire (1508) (1509) et lorsque les signaux de demande d'écriture et de demande de cycle sont délivrés simultanément par les moyens de traitement. 6. Régulateur d'écriture pour banc de mémoires à cellules capacitives d'un système de traitement de l'information selon la revendication 5 caractérisé en ce qu'il comprend des deuxièmes moyens (ET2212) (1502) (1601) (1606) pour émettre un signal d'autorisation d'écriture et déclencher une phase -de lecture du banc de mémoires lorsqu'aucune demande d'écriture ou de lecture n'a été présentée à l'apparition du signal de demande de cycle ainsi que des troisièmes moyens (OU 1503) sensibles à un signal de demande de lecture émis par les moyens de traitement pour achever le cycle déclenché par le signal de demande de cycle. 7. Régulateur d'écriture pour banc de mémoires à cellules capacitives d'un système de traitement de l'information selon les revendications 5 et 6 caractérisé en ce qu'il comprend des quatrièmes moyens (2211, 2212, 2213, 1502, 1407, 1509, 1411, 1414) pour émettre durant un intervalle de temps déterminé, un signal d'autorisation d'écriture et pour exécuter une phase d'écriture normale du banc de mémoire lorsqu'aucune demande d'écriture ou de lecture n'a été présentées à l'apparition du signal de demande de cycle et si, durant ledit intervalle de temps prédéterminé pendant lequel le signal d'autorisation d'écriture est présent, un signal de demande d'écriture est émis par les moyens de traitement de l'information. 8. Régulateur d'écriture pour banc de mémoires à cellules capacitives d'un système de traitement de l'information selon les revendications 5, 6 et 7 caractérisé en ce qu'il comprend des cinquièmes moyens (1520 - 1409) pour déclencher un nouveau cycle technologique et pour exécuter à l'intérieur de ce nouveau cycle une phase d'écriture d'informations dans le banc de mémoire lorsqu'un signal de demande d'écriture est émis par les moyens de traitement après l'expiration du signal d'autorisation d'écriture mais à l'intérieur du cycle logique déclenché par la demande de cycle.