Brevet FR2475269A1 — publié le 19810807

La présente invention se rapporte aux circuits de mémoire dynamique à semi-conducteur, et concerne plus parti- culièrement la synchronisation d'une opération d'élévation de tension active dans un circuit de ce genre. Dans un circuit de mémoire dynamique à semi-conducteur, chaque cellule de mémoire comporte un condensateur d'emma- gasinage qui est chargé dans un de deux états de tension correspondant à l'information binaire. La durée de la charge du condensateur d'emmagasinage est courte en raison des fuites dans la cellule. Cette charge doit être régéné- rée périodiquement pour maintenir le profil de données mé- morisées dans la mémoire. La lecture d'une cellule de mé- moire consiste à connecter le condensateur d'emmagasinage à une ligne binaire afin que la charge emmagasinée dans le condensateur soit transférée à cette ligne. Le transfert de la charge provoque une variation de la tension sur la ligne binaire de quelques dixièmes de volts et ce change- ment de tension est détecté par un amplificateur de détec- tion qui effectue une comparaison avec la tension d'une moitié complémentaire de la ligne binaire. La faculté de lire correctement la charge emmagasinée dans le condensa- teur d'emmagasinage dépend de la tension aux bornes de ce condensateur au moment de la lecture. Pour assurer une plus grande exactitude d'emmagasinage de données, il importe de charger initialement le condensateur à la tension la plus élevée possible. Dans une mémoire MOSFET (transistor à effet de champ à métal-oxyde-semi-conducteur) il est souhaitable d'utiliser une seule source de tension de +5volt Pour lutilisation de cette source, il importe donc qu'à la mémorisation d'une information représentée par la tension haute, la tension totale de 5 volts soit appliquée à la cellule de mémoire. Jusqu'à présent, les mémoires dynamiques à accès direct utilisaient des lignes binaires qui étaient chargées par un circuit d'attaque jusqu'à la tension d'alimentation pour placer un niveau haut dans une cellule de mémoire. Mais, en raison de la résistance et de la capacité de la ligne binaire et de la ligne d'entrée/sortie correspondante, un temps substantiel est nécessaire pour charger la ligne binaire jusqu'aux environs de la tension d'alimentation. Il y a une demande croissante pour des circuits de mémoire dont les cycles de fonctionnement sont courts et le pro- cessus ci-dessus de charge des lignes binaires est lent de par sa nature de sorte qu'il est impossible de répondre à la demande de vitesse plus élevée. Compte-tenu de ceci, le besoin existe d'un procédé de fonctionnement d'une mémoire à semi-conducteur en cir- cuit intégré de manière que toute la tension d'alimentation puisse être appliquée aux cnndensateurs d'emmagasinage dans les cellules de mémoire sans qu'il soit nécessaire d'attaquer les lignes binaires à la tension d'alimentation. L'invention concerne donc un procédé d'écriture de données dans une cellule de mémoire dynamique à semi-conduc- teur, consistant à attaquer d'abord une demi-ligne binaire correspondant à la cellule de mémoire au moins à une pre- mière tension en réponse à une commande extérieure pour écrire une donnée dans la cellule. La première tension est inférieure à la tension d'alimentation du circuit de mé- moire. L'opération suivante consiste à activer un circuit d'élévation de tension après que la demi-ligne binaire a été amenée au moins à la première tension pour élever la tension sur cette demi-ligne jusqu'à environ la tension d'alimentation. D'autres caractéristiques et avantages de l'invention apparaîtront au cours de la description qui va suivre. Au dessin annexé donné uniquement à titre d'exemple nullement limitatif: la figure 1 est un schéma illustrant les différents circuits d'une mémoire dynamique à semi-conducteur, fonc- tionnant d'après le procédé de l'invention, et les figures 2A, 2B et 2C montrent différents signaux de synchronisation et de commande utilisés dans le circuit de la figure 1. L'invention concerne donc le fonctionnement d'une mé- moire dynamique à semi-conducteur en circuit intégré, fa- briquée selon la technologie MOSFET. La figure 1 montre les exemples de circuits qui sont utilisés dans une mémoire de ce genre et qui fonctionnent selon le procédé de l'in- vention. La mémoire 10 comporte des cellules de mé moire destinées à mémoriser des données. Les cellules 12 et 14 sont des exemples des cellules de mémoire que comprend l'ensemble du circuit. La cellule de mémoire 12 comporte un transistor d'accès 12a et un condensateur d'emmagasinage 12b. La grille du transistor 12a est connectée à une ligne de mot 16 et le drain du transistor 12a est connecté à une demi-ligne binaire 18. La source du transistor 12a est connectée à une première borne du condensateur 12b dont la seconde borne est connectée à la masse. La cellule de mémoire 14 comporte de même un transistor d'accès 14a et un condensateur d'emmagasinage 14b. La grille du transistor 14a est connectée à une ligne de mot 20 et son drain est connecté à une demi- ligne binaire 22. Une ligne binaire complète du circuit 10 est constituée par une paire complé- mentaire de demi-lignes binaires, par exemple 18 et 22. Chaque ligne binaire du circuit 10 est séparée en deux demi-lignes, chaque demi-ligne étant connectée à une entrée de l'amplificateur de détection tel que l'amplificateur 24. La demi-ligne binaire 18 est connectée à l'amplifica- teur 24 par un transistor 26 et la demi-ligne 22 est connec- tée à l'amplificateur 24 par un transistor 28. Le drain et la source des transistors 26 et 28 interconnectent les demi-lignes 18 et 22 à l'amplificateur de détection 24. Les grilles des transistors 26 et 28 sont connectées à la ten- sion d'alimentation de 5 volts. L'amplificateur de détection 24 comporte deux transis- tors 30 et 32 dont les sources sont connectées ensemble ainsi qu'à un point de verrouillage 34. Le drain du tran- sistor 30 est connecté à un point 36 également connecté au transistor 26 ainsi qu'à la grille du transistor 32. Le drain du transistor 32 est connecté à un point 38 connecté au transistor 28 et à la grille du transistor 30. Chacune des demi-lignes binaires est connectée à un transistor de sélection de colonne qui est commandé pour connecter sélectivement la demi-ligne à sa ligne d'entrée/ sortie respective. Dans le circuit 10, la demi-ligne 18 peut être connectée par le transistor 40 de sélection de colonne à une ligne d'entrée/sortie 42. La demi-ligne- 22 peut être connectée par un transistor 44 de sélection de colonne à une ligne d'entrée/sortie 46. Les transistors de sélection de colonne sont commandés par un signal de sélection de colonne produit par des circuits décodeurs non représentés, en réponse à un signal d'adresse. Chacune des demi-lignes binaires du circuit 10 com- porte un circuit d'élévation de tension qui correspond au circuit 48. Ce circuit 48 comporte un transistor 50 dont la source est connectée à la demi-ligne 18 et dont le drain est connecté à un point 52. La grille du transistor 50 est connectée pour recevoir un signal P0 représenté sur la figure 2. La source du transistor 54 est connectée au point 52 et son drain est connecté à la tension d'alimentation de +5 volts. La grille du transistor 54 est connectée pour recevoir le signal P représenté sur la figure 2. La grille d'un transistor 56 est connectée au point 52 et son drain est connecté pour recevoir le signal P1 qui est représenté sur la figure 2. La source du transistor 56 est connectée à la grille d'un transistor 58 dont le drainest connecté à la tension d'alimentation de +5 volts.. La source du tran- sist'r 58 est connectée à la demi-ligne binaire 18. Chaque circuit d'élévation de tension contrôle la tension sur la demi-ligne correspondante et élève cette tension au-dessus d'un seuil prédéterminé. D Le circuit 10 comporte une matrice de ligne binaire et de ligne de mot et un second groupe de demir-lignes bi- naires est représenté pour indiquer la disposition répéti- tive du circuit. Les demi-lignes binaires 60 et 62 sont connectées aux entrées d'un amplificateur de détection 64 dont la structure est la même que celle de l'amplificateur 24 décrit ci-dessus. L'amplificateur 64 comporte une borne de verrouillage connectée au point 34. La demi-ligne bi- naire 60 est connectée par un transistor 64 de sélection de colonne à la ligne d'entrée/sortie 42 et la demi-ligne binaire 62 est connectée par un transistor 66 de sélection de colonne à la ligne d'entrée/sortie 46. Comme cela a été indiqué ci-dessus, chacune des demi-lignes, y compris 60 et 62 sont connectées à un circuit d'élévation de tension tel que le circuit 48 décrit ci-dessus. Les figures 2A, 2B et 2C montrent différents signaux de commande et de synchronisation qui sont utilisés dans le circuit de la figure 1. Les signaux des figures 2A, 2B et 2C sont produits par des circuits non représentés, mais largement réalisés dans l'industrie pour produire ces si- gnaux. Le circuit de la figure 1 reçoit un signal 70 d'échan- tillonnage d'adresse de rangée, un signal 72 de ligne de mot, un signal de verrouillage 74 et un signal 76 d'écri- ture extérieure. La figure 2B montre un groupe de signaux de synchronisation de circuit d'élévation de tension, tel qu'utilisé jusqu'à présent dans des circuits de mémoire à semi-conducteurs. Ces signaux comprennent un signal P 78, un signal P0 80 et un signal P1 82. La figure 2C montre un groupe de signaux de synchronisa-- tion de circuit d'élévation de tension tel qu'utilisé dans le procédé de l'invention. Ils comprennent un signal P 84, un signal P0 86 et un signal P1 88. Le fonctionnement du circuit de mémoire à semi-conduc- teur sera maintenant décrit en regard des figures 1, 2A, 2B et 2C. Une opération.de lecture du circuit 10 est effectuée de la manière suivante. Le signal 70 d'échantillonnage d'adres- se de rangée est fourni extérieurement au circuit 10 par une adresse de rangée. Ce signal 70 provoque le décodage de l'adresse de rangée et produit le signal 72 de ligne de mot qui est appliqué à l'une des lignes de mot du circuit de mémoire 10. Le signal 72 de ligne de mot peut être appliqué par exemple à la ligne de mot 16. Quand le signal de ligne de mot passe de 0 à 5 volts, le transistor d'accès 12a est débloqué, connectant le condensateur d'emmagasinage 12b à la demi-ligne binaire 18. Dans une séquence précédente d'opérations, les demi-lignes binaires 18 et 22 ont été équilibrées de manière à recevoir très exactement la me-me tension. Cette dernière est généralement de l'ordre de 2 volts. Si le condensateur d'emmagasinage 12b est initia- lement chargé à 5 volts, sa connexion à la ligne 18 élève la tension de cette dernière de quelques dixièmes de volt car la capacité de la ligne 18 est 10 à 20 fois celle du condensateur 12b. La ligne 18 passe donc à environ 2,2 volts pour une charge initiale de 5 volts sur le condensa- teur 12b. Si la charge initiale du condensateur 12b est 0 volt, la ligne 18 passe à une tension d'environ 1,8 volts. Le circuit 10 est réalisé pour fonctionner de manière qu'une seule cellule de mémoire soit lue sur une ligne bi- naire à un instant donné. Ainsi, lorsqu'une cellule de mémoire est lue sur la demi-ligne binaire 18, aucune cellu- le de mémoire n'est lue sur la demi-ligne 22. Lorsqu'une cellule de mémoire a été connectée à une demi-ligne bi- naire, le signal 74 de ligne de verrouillage est appliqué au point de verrouillage 34 pour commander les amplifica- teurs de détection de chaque ligne binaire. En ce qui concerne l'amplificateur 24, la tension aux sources des transistors 30 et 32 est abaissée à la transition négati- ve du signal 74. Etant donné que l'une des demi-lignes bi- naires se trouve à une tension plus élevée que l'autre, si le signal 74 effectue sa transition négative suffisam- ment lentement, un seul des transistors 30 et 32 est dé- bloqué pour décharger la demi-ligne binaire correspondante. La polarisation grille-source de l'autre transistor reste basse, évitant ainsi que ce transistor soit débloqué. Il en résulte que la demi-ligne binaire avec la plus basse tension initiale est déchargée par l'un des transistors et 32 vers le point de verrouillage jusqu'à ce que cette demiligne soit amenée à la masse. Le fonctionnement a lieu dans chaque amplificateur de détection pour chacune des demi-lignes du circuit 10. Après la transition négative du signal de verrouillage 74, l'une des demilignes binaires est à environ 2 volts et l'autre à la masse. Dans les circuits de mémoire utili- sés jusqu'à présent, l'opération qui suit immédiatement est la commande du circuit d'élévation de tension 48 par les signaux de la figure 213. Le circuit 48 fonctionne de la ma- nière suivante en réponse aux signaux de la figure 213. A la réception du signal P 78, le transistor 54 est débloqué pour précharger le point 52 à 5 volts. Le point 52 est chargé à toute la tension d'alimentation car le signal d'attaque 78 sur la grille du transistor 54 est à 7 volts, au moins une tension seuil au-dessus de l'alimentation à volts. A la transition négative du signal P 78, le tran- sistor 54 est bloqué et isole le point 52 de la charge à 5 volts. Après cette opération, le signal P0 80 est appliqué à la grille du transistor 50. Si la demi-ligne binaire 18 se trouve à une tension supérieure à 1 volt environ, le transistor 50 n'est pas débloqué en raison d'une tension grille-source insuffisante. Quand cela se produit, la charge au point 52 n'est pas modifiée par le signal 80. Quand le signal P1 82 passe du niveau bas au niveau haut, le tran- sistor 56 est débloqué en raison de la charge résiduelle au point 52 et du couplage capacitif du signal 82 avec le point 52. Le point 52 est élevé à environ 5 volts en raison du couplage capacitif entre le canal du transistor 56 et sa grille, au point 52. En raison de la tension élevée à la grille du transistor 56, toute la tension de 7 volts du signal 82 est appliquée à la grille du transistor 58. Ce dernier est débloqué et connecte la demi-ligne binaire 18 à la tension d'alimentation totale de 5 volts. De cette ma- nière, la ligne 18 est chargée à toute la tension d'alimen- tation du circuit 10. La tension préférée sur une demi-li- gne pour qu'elle soit élevée à toute la tension d'alimen- tation est de l'ordre de 1 à 4 volts. Si par contre la demi-ligne binaire 18 se.trouve au po- tentiel de la masse quand le point 52 a été préchargé à volts, le transistor 50 est débloqué par l'application du signal P0 80. Quand le transistor 50 est débloqué, le point 52 est déchargé par le transistor 50 sur la ligne 18. Le point 52 est ainsi amené au potentiel de la masse. Quand le signal P1 82 est ensuite appliqué au transistor 56, le potentiel à sa grille ne peut pas être élevé en raison du couplage capacitif, car le pçint 52 est maintenu à la masse. En raison de la décharge du point 52 et de l'absence de couplage capacitif, le transistor 56 n'est pas débloqué par l'application du signal 82. Etant donné qu'aucune ten- sion n'est transmise à la grille du transistor 58, il ne peut être débloqué et la tension d'alimentation n'est pas connectée à la demi-ligne binaire 18. Comme cela apparaît dans l'explication ci-dessus, le circuit d'élévation de tension 48 élève la tension de chaque demi-ligne binaire si la tension sur cette ligne est supérieure à un seuil prédéterminé, par exemple la tension seuil de 1 volt men- tionnée ci-dessus, sans modifier la demi-ligne binaire qui avait été préalablement amenée à la masse par le fonction- nement des amplificateurs de détection. Dans la séquence habituelle, la synchronisation de l'élévation de tension est celle représentée sur la figure 2B, dans laquelle la demi-ligne binaire est élevée à la tension d'alimentation ou n'est pas modifiée à un instant qui suit immédiatement le fonctionnement de l'amplificateur de détection. Si le signal 76 d'écriture extérieure n'est pas appli-qué au circuit 10, l'opération d'élévation de ten- sion termine le cycle de mémoire et régénère la charge - initiale des condensateurs d'emmagasinage des cellules de mémoire, sous l'effet de la ligne de mot 72 qui est élevée à 7 volts afin d'appliquer complètement la tension d'alimen- tation ou la tension de la masse suivant le cas aux conden- sateurs d'emmagasinage. Mais dans de nombreux cas, le cycle de mémoire comporte une opération d'écriture d'un nouvel état dans la cellule de mémoire sélectionnée, après la fin de l'opération de lecture. Avec la synchronisation de la figure 2B, l'opéra- tion de lecture comprend la séquence d'-élévation de tension. Si l'opération d'écriture nécessite un état de tension plus élevé sur une demi-ligne binaire qui recevait précédemment une tension basse, des dispositions doivent être prises pour faire passer la demi-ligne binaire à la tension totale de 5 volts afin de disposer de toute la tension d'alimen- tation pour le condensateur d'emmagasinage sélectionné. A cet effet, un procédé consiste à appliquer un signal d'entrée à la tension d'alimentation complète, par exemple volts, aux lignes d'entrée/sortie 42 ou 46 tout en appliquant en même temps un signal de tension élevée, par exemple 7 volts, à la grille du transistor de sélection de colonne connecté à la demi-ligne binaire voulue. Ces deux opérations fournissent a tension totale de 5 volts à la demi-ligne binaire mais elle est coûteuse en consomma- tion d'énergie et en complexité des circuits qui doivent produire cette tension élevée. En outre, un temps relative- ment long est nécessaire pour amener la demi-ligne binaire à toute la tension d'alimentation. Cette solution au pro- blème n'est donc pas la meilleure. Une autre solution consisterait,à déclencher des opé- rations supplémentaires d'élévation de tension après l'opé- ration habituelle pour élever les tensions sur les demi- lignes binaires qui ont reçu de nouvelles données. Mais cette procédure impose d'autres circuits de séquence et ralentirait chaque cycle de mémoire en raison des nombreu- ses opérations supplémentaires qui seraient nécessaires. L'invention propose donc un procédé pour résoudre cette difficulté sans qu'il soit nécessaire d'employer des cir- cuits supplémentaires ou d'augmenter la durée du cycle de mémoire. Cerésultat est obtenu en remplaçant la séquence de synchronisation de la figure 2B par celle de la figure 2C pour l'opération d'élévation de tension. Pour l'essen- tiel, l'opération d'élévation de tension est retardée jus- qu'à la fin d'une séquence d'écriture extérieure. Dans le procédé selon l'invention, les demi-lignes binaires sont traitées par les amplificateurs de détection pendant l'opération de détection et peuvent être ensuite chargées à des niveaux nominaux par le circuit d'entrée/sortie pen-- dant une opération d'écriture. Ces opérations ont lieu avant que l'opération d'élévation de tension ne soit déclen- chée. Cette dernière charge les demi-lignes binaires à 2 volts ou au-dessus, jusqu'à la tension d'alimentation totale. L'opération d'élévation de tension élève simultanément les tensions dies aux opérations de lecture et celles dises à des nouvelles opérations d'écriture. Le procédé selon l'invention est décrit ci-après en re- gard des figures 1,2A et 2C. La partie de l'opération de lecture impliquant le fonctionnement de l'amplificateur de détection est la m4me que celle décrite ci-dessus. Mais, après que les amplificateurs de détection ont amené à la masse l'une des demi-lignes binaires, l'opération d'écri- ture peut avoir lieu auquel cas un signal d'entrée de l'or- dre de 2 volts ou davantage est appliqué par les lignes d'entrée/sortie 42 ou 46. Ce signal est transféré par les transistors de sélection de colonne en appliquant à leurs grilles un signal de 5 volts. Ainsi, selon l'invention, une tension de grille élevée sur les transistors de sélection de colonne n'est pas nécessaire. La demi-ligne binaire qui lui est connectée est chargée à au moins 2 volts s'il y a lieu de mémoriser un signal de niveau haut dans la cellule de mémoire correspondante. Quand l'opération d'écriture sur les demi-lignes binaires a été déterminée, l'opération d'élévation de tension illustrée par les signaux de la fi- gure 2C est déclenchée pour élever les tensions des demi- lignes binaires dont la tension initiale est supérieure à 2 volts environ. La tension de ces demi-lignes binaires est élevée jusqu'à la tension d'alimentation totale par le fonctionnement du circuit d'élévation de tension et de la manière décrite ci-dessus. Le circuit 10 peut également fonctionner en mode de page dans lequel plusieurs cellules de mémoire le long d'une ligne de mot sont lues et/ou écrites pendant une seule pé- riode prolongée du signal 70 d'échantillonnage d'adresse de rangée. Lorsqu'une ligne de mot a été marquée, toutes les cellules de mémoire le long de cette ligne sont connectées aux demi-lignes binaires respectives.. Pour lire ou écrire un signal dans une cellule de mémoire, il suffit qu'un si- gnal d'entrée d'adresse de colonne soit fourni et que le transistor correspondant de sélection de colonne soit dé- bloqué. L'opération de déblocage d'un transistor de sélec- tion decolonne est beaucoup plus rapide que toute la sé- quence de connexion d'une cellule de mémoire à une demi- ligne binaire suivie par une opération de l'amplificateur de détection et du circuit d'élévation de tension. Etant donné que les demi-lignes binaires peuvent être accédées séparément par les transistors de sélection de colonne, plusieurs bits peuvent être lus ou écrits pendant une seu- le période du signal d'échantillonnage d'adresse de ran- gée. Selon l'invention, une seule opération d'élévation de tension a lieu après toutes les opérations d'écriture. Par conséquent, chaque opération d'écriture peut être terminée très rapidement car il suffit d'attaquer la demi- ligne binaire à environ 2 volts en utilisant une tension d'alimentation de 5 volts. Dans d'autres techniques, un fonctionnement en mode de page impose qu'une ligne de mot, par exemple la ligne 16, soit maintenue à une tension élevée pendant chacune des opérations de sélection de colonne pour écrire des données dans une cellule. L'attaque de la ligne de mot à une ten- sion élevée au-dessus de celle de la tension d'alimenta- tion peut se faire pendant une courte période, mais elle peut être extrêmement difficile s'il est nécessaire de maintenir la ligne de mot à la tension élevée pendant une période prolongée. Si -l'opération d'écriture est exécutée dans le mode de page selon la technique antérieure, il est nécessaire de maintenir la ligne de mot à la tension élevée pendant une période prolongée. Mais, selon l'inven- tion, il suffit d'élever la ligne de mot à 7 volts pen- dant une courte période seulement après la fin de la der- nière opération d'écriture, indiquée par le déclenchement de la partie inactive du cycle de mémoire représentée par la transition positive du signal d'entrée 70 d'échan- tillonnage d'adresse de rangée. Pendant cette période très courte, tous les-transistors d'accès sont débloqués le long d'une ligne de mot et les tensions sur les demi-lignes binaires sont transférées aux condensateurs d'emmagasinage. Un avantage particulier du fonctionnement selon l'in- vention est la vitesse à laquelle les données entrantes peuvent être transférées sur les demi-lignes binaires. Si les demi-lignes binaires doivent être amenées à la tension de 5 volts par les lignes d'entrée, ces dernières doivent être connectées aux demi-lignes pendant une période prolon- gée. Cette période est égale à plusieurs constantes de temps de la combinaison résistive et capacitive de la résistance du transistor de sélection de colonne et de la capacité correspondante de la demi-ligne binaire. Mais s'il suffit de charger cette dernière à environ 2 volts tout en utilisant une source de 5 volts, le transfert des données des lignes d'entrée vers les demi-lignes binaires- peut se faire en une période inférieure à une constante de temps. Les avantages du fonctionnement d'un circuit de mémoire dynamique à semi-conducteur selon le procédé décrit ci-des- sus sont les suivants: 1. Aucune tension critique ou élevée n'est nécessaire sur les lignes d'entrée. 2. Aucune tension élevée n'est nécessaire pour attaquer les grilles des transistors de sélection de colonne. 3. L'opération d'écriture est extrêmement rapide car la charge des demilignes binaires à 2 volts est beaucoup plus rapide que leur charge à 5 volts. 4. L'opération d'écriture en mode de page est accélérée car seule l'opération de base de commande du transistor de sélection de colonne est nécessaire pour chaque cellule de mémoire et une seule opération d'élévation de tension a lieu pour toute la mémoire après une série complète d'opé- rations d'écriture en mode de page. 5. Il n'est pas nécessaire de maintenir une ligne de mot à une tension élevée pendant une période prolongée, lors d'une opération en mode de page. Une plage préférée de fonctionnement pour les signaux entrants sur les lignes d'entrée/sortie est de l'ordre de 2 à 4 volts, et cette tension est transférée aux demi-lignes binaires. Un seul mode de réalisation a été décrit et illustré, mais il est bien évident que de nombreuses modifications peuvent y être apportées sans sortir du cadre ni de l'es- prit de l'invention. 2475269. REVENDICATIONS 1 - Procédé d'écriture de données dans une cellule de mémoire d'un circuit de mémoire dynamique à semi-conducteur, procédé caractérisé en ce qu'il consiste essentiellement à attaquer une ligne binaire (18,22) associée avec la cel- lule de mémoire (12) à au moins une première tension en réponse à une commande extérieure pour écrire une donnée dans la cellule de mémoire, ladite première tension étant intérieure à la tension d'alimentation du circuit de mé- moire, à commander un circuit (48) d'élévation de tension après que ladite ligne binaire a été attaquée à ladite première tension, pour élever la tension sur ladite ligne binaire jusqu'à environ ladite tension d'alimentation, et à coupler (12a) ladite ligne binaire à la cellule de mé- moire pour charger cette dernière à environ ladite ten- sion d'alimentation. 2 - Procédé selon la revendication 1, caractérisé en ce que l'attaque d'une ligne binaire à au moins une première tension consiste à attaquer une ligne d'entrée/ sortie (42,46) à au moins ladite première tension et à connecter (40,44) ladite ligne d'entrée/sortie à ladite ligne binaire. 3 - Procédé selon la revendication 1, caractérisé en ce que la commande dudit circuit d'élévation de tension (48) consiste à charger un premier point (52) à une ten- sion prédéterminée en réponse à un premier signal (p) à décharger ledit premier point à une tension basse en répon- se à un second signal (P.) suivant ledit premier signal quand ladite ligne binaire se trouve au-dessous d'une ten- sion prédéterminée et à charger ladite ligne binaire à environ ladite tension d'alimentation par un transistor (58) en réponse à un troisième signal (P1) qui suit ledit second signal quand la tension dudit premier point est à peu près ladite tension prédéterminée. 4 - Procédé de charge à la tension d'alimentation to- tale d'un condensateur d'emmagasinage (12b) d'une cellule de mémoire d'un circuit de mémoire dynamique à semi- conducteur fonctionnant avec une tension nominale d'alimen- tation de 5 volts, ledit condensateur d'emmagasinage pou- vant être connecté par un transistor d'accès (12a) hune ligne binaire et une ligne d'entrée/sortie (42) pouvant être connectée à la ligne binaire par un transistor (40) de sélection de colonne, procédé caractérisé en ce qu'il consiste essentiellement à attaquer la ligne d'entrée/ sortie (42) à au moins deux volts en réponse à une commande d'écriture fournie par l'extérieur, à connecter la ligne d'entrée/sortie à la ligne binaire pour la charger à peu près à la tension sur la ligne d'entrée/sortie correspon- dante, à commander un circuit (48) d'élévation de tension connecté à la ligne binaire pour charger cette dernière à environ 5 volts lorsqu'elle a été chargée à une tension de l'ordre de 1 à 4 volts et à commander le transistor d'accès (12a) pendant le fonctionnement dudit circuit d'élévation de tension pour connecter le condensateur d'emmagasinage à la ligne binaire et charger ainsi ce condensateur à en- viron 5 volts. - Procédé d'écriture de données en mode de page dans des cellules de mémoire (12) d'un circuit de mémoire dyna- mique à semi-conducteur dans lequel l'accès est donné à des cellules de mémoire par une ligne de mot commune (16) et chaque cellule de mémoire transfère des données par une ligne binaire (18) correspondante, procédé caractérisé en ce qu'il consiste essentiellement à attaquer successive- ment plusieurs lignes binaires (18,22) à l'un de deux états prédéterminés de tension, l'état de tension corres- pondant à l'état de données à introduire dans la cellule de mémoire connectée à la ligne binaire correspondante,. après l'attaque des lignes binaires à l'un des deux états prédéterminés de tension, à commander des circuits (48) d'élévation de tension connectés aux lignes binaires pour élever simultanément à la tension d'alimentation du circuit les lignes binaires qui ont été chargées à plus d'une ten- sion prédéterminée et à coupler (12a) les lignes binaires aux cellules de mémoire correspondantes pour les charger aux états de tension des lignes binaires.