Brevet FR2473751A1 — publié le 19810717

La présente invention concerne un système centralisé de télétransmission d'informations à partir d'un ordinateur vers des postes périphériques. Les systèmes connus de ce genre comprennent généralement un fil sur lequel transite l'information en direction de tous les périphériques et cette information est précédée d'un code d'adresse qui sera décodé et lu par le seul périphérique auquel cette information est destinée. Une telle solution est relativement coûteuse, car elle nécessite, au niveau de chaque périphérique, un étage d'interface complexe pour décoder l'adresse. Il est également connu, notamment par l'enseignement de la demande de brevet français 80 00 143 au nom du Demandeur, de réaliser l'adressage au moyen d'un multiplexeur unique situé près de l'ordinateur, et d'où partent autant de lignes de sélection d'adresse qu'il y a de postes périphériques. Mais un système de ce genre, bien adapté à la lecture, ne saurait être adapté tel quel à l'écriture. En effet, pour qu'une information d'écriture ne soit effectivement reçue que par le périphérique auquel elle est destinée, il faudrait qu'il y ait autant de liaisons physiques sélectives de bus d'écriture que de périphériques, ce qui, ajouté aux lignes de sélection d'adresse, multiplierait abusivement la filerie. En revanche, si l'on voulait utiliser une ligne d'écriture banalisée, formée d'un câble à quelques conducteurs reliés en parallèle à tous les périphériques, ceux-ci, démunis d'interface de décodage, ne pourraient pas reconnaître l'information qui leur est destinée. La présente invention vise à réaliser un système de télétransmission d'informations utilisant des moyens centralisés de décodage d'adresse et un bus d'écriture banalisé relié en parallèle à tous les périphériques, ce système permettant d'informer sélectivement chaque périphérique. Suivant l'invention, le système centralisé de télétransmission d'informations à partir d'un ordinateur vers des postes périphériques comprend des moyens centralisés de décodage et de transmission d'adresse et un bus d'écriture reliant l'ordinateur en parallèle à tous les périphériques, et il est caractérisé en ce qu'il comprend, au niveau de chaque périphérique, un étage de verrouillage sensible au signal de sélection d'adresse pour verrouiller sur le#périphérique sélectionné des informations transmises par la liaison d'écriture. Bien qu'envoyée en parallèle sur tous les postes périphériques, l'information reste sans effet sur eux sauf sur celui relié à l'étage de verrouillage attaqué par le signal de sélection d'adresse. Cette disposition permet donc lter.ploi d' un bus d'écriture banalisée avec un système centralisé de décodage d'adresse. Suivant une réalisation avantageuse de l'invention, le bus d'écriture comprend un câble formé d'un certain nombre de lignes correspondant à des informations respectives de natures diverses. On réalise ainsi un compromis, par un bus d'écriture à la fois multiple et banalisé . Chaque étage de verrouillage est lui-même à plusieurs voies et verrouille simultanément les diverses informations sur divers organes. Dans ce qui suit, on appellera "péri- phérique" l'ensemble des organes commandés reliés à un même étage de verrouillage. Suivant une réalisation préférée de l'invention, des étages de filtrage et de remise en forme des signaux sont disposés sur les entrées de l'étage de verrouillage, sur les lignes d'écriture et sur la ligne de sélection d'adresse. En raison notamment du système de décodage centralisé, la longueur de ligne peut être considérable et un traitement des signaux est pratiquement indispensable au-delà d'une certaine distance pour éliminer les parasites et déformations d'origines diverses. Suivant une réalisation perfectionnée de l'invention, les étages de filtrage précités comprennent une résistance en série et une capacité en dérivation, l'étage de filtrage du signal de sélection d'adresse comprenant en outre une diode montée en parallèle sur la résistance. Grâce à la diode, le flanc arrière de l'impulsion de sélection intervient plus rapidement, de sorte que cette impulsion est plus courte que l'impulsion d'écriture. On est donc sûr que le verrouillage se produit à un moment où l'information d'écriture destinée au périphérique en question est présente, et qu'ainsi les erreurs d'adressage sont évitées Suivant une réalisation pratique de l'invention, le système comprend un certain nombre de cartes modulaires comprenant chacune - un certain nombre d'étages de verrouillage, - une prise multiple dont chaque broche est reliée à l'un des étages de verrouillage par l'intermédiaire d'un étage de filtrage et de remise en forme, cette prise étant connectable à un nombre correspondant de lignes de sélection d'adresse, - une prise multiple dont chaque broche est reliée en parallèle à tous les étages de verrouillage par l'intermédiaire d'un étage de filtrage et de remise en forme, cette prise étant connectable sur les lignes du bus d'écriture, - une prise multiple dont chaque broche est reliée à une sortie d'un étage de verrouillage, cette prise étant connectable à des lignes de liaison avec le périphériyuc correspondant à l'étage de verrouillage. Un fractionnement de ce genre, particulièrement pratique d'emploi et économique en raison de sa structure modulaire, est spécialement bien adapté pour commander des périphériques répartis par groupes, par exemple situés dans les divers étages d'un immeuble. D'autres particularités et avantages de l'invention ressortiront encore de la description détaillée qui va suivre. Aux dessins annexés, donnés à titre d'exemples non limitatifs la figure 1 est un schéma électrique d'ensemble d'un système conforme à l'invention, la figure 2 est un schéma détaillé d'une voie d'un étage de filtrage et de remise en forme du signal d'écriture, la figure 3 est un schéma détaillé d'un étage de filtrage et de remise en forme du signal de sélection d'adresse, la figure 4 est un diagramme temporel des impulsions d'écriture et de sélection d'adresse, la figure 4 est une représentation schématique d'une réalisation particulière de l'invention. En référence à la figure i, le système comprend un multiplexeur M de décodage d'adresse du genre de celui décrit dans la demande de brevet français 80 QO 143 et relié par un bus 1 à un ordinateur (non représenté) pour recevoir une information codée d'adressage. Du multiplexeur M partent 128 lignes de sélection d'adresse CO à C127 se dirigeant chacune vers l'un des 128 périphériques-PO à P127, dont se,ul le périphérique PO est représenté à titre d'exemple. D'autre part, un étage d'amplification A à huit voies est relié à ltordinateu.r par un bus 2 à huit fils pour recevoir huit informations d'écriture et les transwettre par un bus B en parallèle sur tous les périphériques. Au niveau de chaque périphérique, un étage de verrouillage VO à V127 est interposé sur le bus B, étant précédé d'un étage de filtrage et de remise en forme FEO à Fie127. Ces étages comportent chacun huit voies en parallèle. L'étage de verrouillage est d'un type connu, comprenant des bascules dont l'entrée de commande 3 reçoit la ligne de sélection d'adresse CO à C127 par l'intermédiaire d'un étage de filtrage et de remise en forme FAO à FA127. De préférence, l'ensemble formé par l'étage FEO et l'étage VO est connecté au bus B par une prise multiple Ki à huit broches, et au périphérique PO par une prise analogue K2, qui peut avantageusement comporter deux broches supplémentaires K3 pour l'alimentation du périphérique. Dans l'exemple décrit, le périphérique PO comprend un voyant 4, un avertisseur sonore 5 et un relais de puissance 6, étant bien entendu que les huit voies d'écriture peuvent ne pas être toutes utilisées. On va maintenant décrire en détail, en référence à la figure 2, une des huit voies de l'étage FEO de filtrage et de remise en forme du signal d'écriture. Cet étage comprend une bascule de Schmidt 7 à sortie inverseuse attaquée par le signal d'écriture 8 par l'intermédiaire d'une résistance 9, une capacité 11 étant dérivée sur la masse. En l'absence du signal 8, une tension positive de 12 V est appliquée en permanence sur la résistance 9 par l'intermédiaire d'une résistance 12, ce qui maintient chargée la capacité 11. Le signal d'écriture 8 se traduisant, dans la réalisation décrite, par une mise à la masse, la tension appliquée à la bascule 7 décroît suivant 13a (figure 4), puis croît suivant 13b à l'apparition du flanc arrière, de sorte que la bascule fournit le signal 14, décalé dans le temps, mais sensiblement de même largeur. L'étage FAO de filtrage et -de remise en forme du signal de sélection d'adresse 18 (figure 3) est analogue à l'étage celui vient d'être décrit, en ce sens qu'il comprend une bascule 17 attaquée à travers un filtre composé d'une résistance 19 en série et d'une capacité 21 en dérivation sur la masse. De la même façon, une tension positive de 12 V est appliquée à l'entrée de la résistance 19 à travers une résistance 22. Toutefois une diode D est montée en parallèle sur la résistance 19. Dans ces conditions, sur l'apparition du signal 18 de sélection d'adresse, qui est encore une mise à la masse, la capacité 21 se décharge à travers la résistance 19 suivant 23a (figure 4). Puis, sur le flanc arrière de l'impulsion 18, cette capacité se rechargebeaucoup plus rapidement, suivant 23b, à travers la diode D. L'impulsion de verrouillage 24 délivrée en sortie de la bascule 17 sur l'entrée 3 de l'étage VO est donc plus courte que l'impulsion d'écriture 14, et l'on est certain qu'elle est recouverte par cette impulsion. L'information d'écriture qui est verrouillée et transmise au périphérique PO est donc bien celle qui lui est destinée, sans erreur d'adressage possible. En fonctionnement, l'ordinateur émet par la ligne 2 une information d'écriture 8, qui peut comprend dre jusqu'à huit informations élémentaires, sur l'étage d'amplificateur A qui la transmet en parallèle par le bus B vers tous les périphériques PO à P127. En même temps, il émet par la ligne 1 une information d'adresse 18 sur le multiplexeur M qui la décode et émet un signal sur l'une des lignes CO à C127. L'information d'écriture est alors verrouillée sur le seul périphérique d'adresse correspondante, les autres périphériques n'ayant pas connaissance de cette information. Dans une étape suivante, l'ordinateur émet une autre information d'écriture accompagnée d'un autre signal d'adresse, et ainsi de suite. On va maintenant décrire, en référence à la figure 5, un exemple pratique de réalisation de l'invention. Sur une carte modulaire 30 sont montées un certain nombre (huit dans l'exemple) de cellules composées chacune d'un étage de verrouillage V et d'un étage FA de filtrage et de remise en forme du signal d'adresse. Ces cellules sont reliées chacune à une broche d'une prise multiple 31 connectable à un nombre équivalent de fils d'un câble contenant toutes les lignes CO à C127. La carte porte également un étage FE de filtrage et de remise en forme du signal d'écriture. En sortie, cet étage est relié en parallèle à toutes les cellules précitées. Son entrée à huit voies est reliée à une prise multiple 32 connectée en dérivation sur les huit lignes du bus B. Enfin, les huit cellules sont reliées, par une prise multiple 33 , à huit périphériques. Bien entendu, le fait que le nombre de cellules montées sur la carte soit égal au nombre de lignes du bus d'écriture ne constitue qu'une coîncidence, ce nombre ayant été retenu pour des raisons purement pratiques. L'invention permet de concilier économiquement un système de décodage d'adresse centralisé et peu coûteux avec une ligne de transmission d'informations banalisée et également peu coûteuse. L'invention n'est pas limitée à l'exemple décrit mais couvre toute variante à la portée de l'homme de l'art, obtenue par exemple par modification du nombre des voies ou par l'emploi de circuits équivalents. REVENDICATIONS 1. Système centralisé de télétransmission d'informations à partir d'un ordinateur vers des postes périphériques, comprenant des moyens centralisés de décodage et de transmission d'adresse et un bus d'écriture reliant l'ordinateur en parallèle à tous les périphériques, caractérisé en ce qu'il comprend, au niveau de chaque périphérique, un étage de verrouillage sensible au signal de sélection d'adresse pour verrouiller sur le périphérique sélectionné les informations transmises par la liaison d'écriture. 2. Système conforme à la revendication 1, caractérisé en ce que le bus d'écriture comprend un câble formé d'un certain nombre de lignes correspondant à des informations respectives de natures diverses. 3. Système conforme à l'une des revendications 1 ou 2, caractérisé en ce que des étages de filtrage et de remise en forme des signaux sont disposés sur les entrées de l'étage de verrouillage, sur les lignes d'écriture et sur la ligne de sélection d'adresse. 4. Système conforme à la revendication 3, caractérisé en ce que les étages de filtrage précités comprennent une résistance en série et une capacité en dérivation, l'étage de filtrage du signal de sélection d'adresse comprenant en outre une diode montée en parallèle sur la résistance. 5. Système conforme à l'une des revendications 3 ou 4, caractérisé en ce qu'il comprend un certain nombre de cartes modulaires comprenant chacune - un certain nombre d'étages de verrouillage, - une prise multiple dont chaque broche est reliée à l'un des étages de verrouillage par l'intermédiaire d'un étage de filtrage et de remise en forme, cette prise étant connectable à un nombre correspondant de lignes de sélection d'adresse, - une prise multiple dont chaque broche est reliée en parallèle à tous les étages de verrouillage par l'in termédiaire d'un étage de filtrage et de remise en forme, cette prise étant connectab#le sur les lignes de 1 liaison écriture, une prise multiple dont chaque broche est reliée à une sortie d'un étage de verrouillage, cette prise étant connectable à des lignes de liaison avec le périphéri que correspondant à l'étage de verrouillage.