Brevet FR2466837A1 — publié le 19810410

Dans les systèmes conventionnels à accès multiples par répartition de temps et désignés ci-après TDMA les opérations d'expansion et de confinement par mémoire tampon sont accom- plies en utilisant deux mémoires séparées dans un arrangement à commandes alternées. Avec un tel arrangement une mémoire est continuellement lue tandis que l'autre est continuellement commandée pour l'écriture, les deux mémoires étant commutées alternativement dans les états de lecture et d'écriture à la limite d'un cadre TDMA, évitant ainsi les problèmes de lectu- re et d'écriture asynchrone d'une'meme mémoire. Cependant un inconvénient inhérent à l'usage de mémoires à commandes al- ternées est qu'il exige deux mémoires tampon chacune d'elles étant au moins suffisamment grande pour utiliser un cadre TDMA. Ceci peut rendre particulièrement couteux les systèmes TDMA à cadre de grande longueur nécessitant des mémoires tampon de grandes capacités. Un second inconvénient d'une configuration de mémoires à commandes alternées (arrangement connu aussi sous le nom de configuration "pingpong") est qu'en raison des exigences d'une synchronisation rigide de la commutation alternative d'une mémoire à l'autre, les mémoires tampon à capacité variable, destinées à compenser le mouvement des satellites et la dérive de l'oscillateur ne peuvent être incorporés comme partie des mémoires tampons TDMA du type à expansion et confinement des données. Il est ainsi nécessaire de cons- truire séparément des mémoires tampon à capacités variables ou des unités auxiliaires de réception d'impulsions à comman- des alternées lorsque l'on utilise la méthode des commandes alternées. Un objet de l'invention est d'éliminer la nécessité d'utiliser des configurations de mémoires tampon commandées alternativement pour effectuer des opérations de mises en mémoires tampon TDMA avec compression ou expansion. Un autre objet de l'invention est de fournir une confi- guration de mémoire capable à la fois d'effectuer l'expansion et le confinement des données et d'être une mémoire tampon à capacité variable. Brièvement, ces objets ainsi que d'autres caractéristi- ques sont obtenus selon la présente invention à l'aide d'une seule mémoire à accès aléatoire désignée ci-après RAM en vue 2 2466837 d'effectuer des opérations de lecture et d'écriture entrela- cées. L'horloge terrestre est utilisée pour basculer le cycle lectureécriture afin de transférer l'information dans ou de la RAM, mais le contrele en temps réel du transfert dans ou de la RAM est synchronisé avec la base de temps. Un triple enregistrement des données de cadre est prévu pour permettre le chargement synchronisé et une technique de restauration du compteur d'adresses de la mémoire tampon est utilisée pour introduire automatiquement un glissement des temps de lecture ou d'écriture en réponse à un décalage de phase excessif entre les temps de lecture et d'écriture. Ces objets ainsi que d'autres caractéristiques seront compris plus clairement en se référant à la description suivante faite en référence aux dessins annexés dans lesquels la figure 1 est un schéma sous forme de blocs de l'en- semble du module interface terrestre désigné ci-après TIM de la mémoire tampon réceptrice, La figure 2 est un-schéma sous forme de blocs du cir- cuit d'entrelacement représenté à la figure 1, La figure 3 est une illustration des temps d'entrée et de sortie des données pour la RAM de la figure 1, La figure 4 est une illustration du temps d'opération du verrou logique et du registre à décalage représentés à la figure 1, Les figures 5 et 6 sont des diagrammes de temps agrandis de l'opération du circuit d'entrelacement au cours d'une sélec- tion du module TIM et d'un retour à l'état non sélectionné respectivement, La figure 7 est un schéma sous forme de blocs des cir- cuits de sélection du module TIM de la figure 1, La figure 8 est un schéma sous forme de blocs d'une con- figuration possible de la RAM de la figure 1, La figure 9 est un diagramme explicatif de l'opération de contr8le du glissement de la mémoire tampon d'entrelacement selon la présente invention, La figure 10 est un schéma sous forme de blocs d'un con- tr8leur de glissement de la figure 1 et La figure 11 est une illustration du temps d'opération du circuit de commande du glissement de la figure 10. Une compréhension plus complète du fonctionnement de - 3 24.5 6837 l'ensemble du système TDMA dont la présente invention fait partie peut être donnée en se référant aux demandes de brevets en cours intitulées "Contr8leur terminal TDMA Microprogram- mable, Structure de lignes de modules TIM et Appareils de Réorganisation de Données TDM, respectivement et- déposées conjointement aux Etats-Unis sous les références A 3859, A 3861 et A 3861A respectivement. Si l'on se réfère à la figure 1, on voit que l'on a représenté un schéma sous forme de blocs illustrant le fonc- tionnement de la mémoire tampon de réception combinée au module TIM. En vue de cette description, la mémoire tampon d'entrelacement selon la présente invention est supposée être interconnectée à l'équipement commun TDMA désigné ci- après CTE par une ligne d'inte-rface terrestre désignée ci- après TIB o le TIB incorpore 16 lignes de données et 8 li- gnes de sélection qui sont utilisées pour le multiplexage séparé des mémoires tampon d'entrelacement. Les circuits de mémoire tampon d'entrelacement comprennent une mémoire RAM à accès aléatoires 10 ayant un terminal d'entrée de données qui reçoit 16 bits de données en parallèle de l'interface TIB. La mémoire inclut en outre un terminal d'adresses pour spécifier les adresses de lecture ou d'écriture, un terminal lecture-écriture RW pour contrôler les opérations de lecture et d'écriture et un terminal de sortie des données pour four- nir 16 bits de données parallèles d'une adresse spécifiée en réponse à un signal de lecture. Le circuit de mémoire tampon de réception comprend en outre un circuit 12 de sélection du module TIM qui fournit un signal de sortie de sélection (SEL) en réponse à la détection de l'adresse du module TIM particulier. Ce signal SEL est reçu par le circuit d'entrela- cement 14 qui reçoit encore un signal de la ligne de temps BCL. Le circuit d'entrelacement 14 combine de façon logique les signaux BCL et SEL pour fournir un signal de temps (BRCL) de groupe de signaux qui sert d'entrée de commande de synchro- nisation pour l'accroissement du compteur d'adresses d'entrée écriture 20. Un signal de temps terrestre CT est reçu de l'amplifi- cateur 22 comme entrée de signal temps dans le compteur 24 à 4 bits et par l'inverseur 26 comme entrée de temps dans le registre à décalage 28. Le décodeur 30 de temps de sortie reçoit la sortie du compteur 24 à 4 bits et fournit un signal CR/W de commande lecture écriture toutes les 16 périodes de temps terrestre CT. La sortie du décodeur de temps 30 fournit aussi un signal d'enregistrement dans le registre à décalage L à un certain instant compris entre chacun des signaux CR/W. Le circuit d'entrelacement 14, avec l'aide du signal CR/W fournit un signal de lecture/écriture R/W qui intervient une fois toutes les 16 périodes du signal d'horloge terrestre CT mais qui est aussi synchronisé avec la ligne de temps BCL. Le signal R/W est utilisé comme entrée de temps dans le comp- teur d'adresses de sorties 16, comme signal de lecture/écritu- re de la mémoire 10 et comme signal de commande de sortie du compteur 16. Il est également fournit par l'inverseur 32 à l'entrée de temps du verrou logique 34 et par l'inverseur 18 à l'une des entrées de la porte de coïncidence ET 19, dont la sortie commande le compteur 20. L'autre entrée à la porte 20 est fournie par la sortie du circuit de sélection 12. Avec cet arrangement, le sortie au compteur 20 est commandée cons- tamment au cours de la période de sélection lorsque le signal écriture est présent ou lorsque le signal R/W est faible, le compteur 20 étant augmenté continuellement par le signal BRCL pour enregistrer les blocs de données successives aux adres- ses successives, la donnée à l'adresse de sortie spécifiée étant fournie aux terminaux de sortie des données de la mémoi- re 10 en réponse à un signal de niveau élevé du signal R/W. Le signal de faible niveau suivant de R/W entraîne l'enregis- trement de la donnée de sortie dans le verrou logique 34. A un certain moment avant le nouveau signal de lecture, un signal d'enregistrement CL est fourni au registre à décalage 28 pour entraîner l'enregistrement dans le registre à décalage 28 de 16 bits en parallèle à partir du verrou logique 34. Le signal de temps terrestre CT entraîne alors la lecture séquentielle de ces 16 bits sous la forme d'une chaîne de données en série DS vers l'amplificateur 36. Le circuit de la mémoire tampon réceptrice inclut éga- lement une porte OU 38 qui entraîne la remise à zéro du comp- teur d'adresses d'entrée 20 et prépositionne le compteur d'adresses de sortie 16 en réponse soit à un signal dit "ini- tial" reçu de l'interface TIB soit à un signal de sortie pro- venant du circuit de contr.le du glissement 40 indiquant l'existence d'un décalage de phase excessif entre les signaux de lecture et d'écriture. En raison de structure parallèle et du fonctionnement des mémoires tampon de transmission et de réception, seule la mémoire tampon de réception est ici représentée et décrite. A l'exception du signal d'enregistrement du registre de déca- lage seuls les éléments des passages des données sont affec- tés par la spécialisation de la mémoire tampon pour les inter- faces de transmission ou de réception et ceux-ci fonctionnent sensiblement en sens inverses. La figure 2 est un schéma sous forme logique du cir- cuit d'entrelacement 14 représenté à la figure 1. Une porte ET 42 reçoit à la fois les signaux BCL et SEL et fournit à ses sorties le signal de temps BRCL des groupes de signaux. Ce signal est utilisé comme signal d'horloge appliqué à l'en- trée de commande JK du basculeur 44 et par l'inverseur 46 comme signal de temps pour le basculeur 46 de type D. Les sorties Q et Q des basculeurs 44 et 46 respectivement sont combinées dans la porte ET 48, dont la sortie est reçue comme entrée par la porte ET 50. Le signal SEL est appliqué comme autre entrée à la porte ET 50 et par l'inverseur 52 comme une entrée de la porte ET 54. La seconde entrée à la porte 54 ainsi que l'entrée J du basculeur 44 et l'entrée de remise à l'état initial des deux basculeurs est fournie par le signal de contrôle lecture/écriture CR/W. Finalement les sorties des portes 50 et 54 sont combinées dans la porte OU 56 dont la sortie est le signal R/W. La figure 3 est un schéma de temps facilitant la compré- hension du fonctionnement du circuit représenté aux figures 1 et 2. Une caractéristique importante qui doit être notée dans le fonctionnement de la mémoire tampon d'entrelacement est que les cycles lecture/écriture de la RAM sont en fait synchronisés avec la base de temps et en conséquence avec la ligne de transmission des données. Ainsi, bien qu'une impul- sion provenant de l'horloge terrestre soit utilisée pour com- mander un cycle de lecture RAM et que les données dans le registre à décalage 28 soient lues en série par l'horloge ter- restre, le transfert effectif de la RAM au verrou logique est accompli en réponse au signal R/W qui est synchronisé avec la 6 2466837 base de temps. Dans la figure 3, une ligne de temps continue a été re- présentée. Le circuit d'entrelacement 14 reçoit le signal de la base de temps et en réponse à la détection de la propre adresse, reçoit aussi le signal SEL du circuit de sélection 12 du module TIM. Ceci entraîne un signal de synchronisation BRCL des groupes de signaux identique à celui de la base de temps BRCL représenté à la figure 3, ce signal synchronisant le compteur d'adresses écriture 20. Chaque cycle de synchro- nisation de groupe de signaux entraîne l'accroissement du compteur 20 dont la sortie est continuellement rendue active au cours du signal R/W au niveau bas. Le signal de niveau éle- vé R/W accroit le compteur 16 et permet par la sortie de com- mander une adresse de lecture de la RAM 10. Ces compteurs ont été remis à zéro et prépositionnés respectivement par un si- gnal de préréglage passant pas la porte OU 38. Cette impul- sion de préréglage est reçue seulement par le module TIM qui a été sélectionné. Ainsi pendant la durée de la période sélec- tionnée, la mémoire enregistre la donnée d'entrée aux adres- ses d'entrées successives spécifiées lorsque la sortie de compteur 20 est commandée par le niveau bas du signal R/W. La mémoire continue à enregistrer les données aux adresses d'entrées fournies successivement, le premier bloc de données DB1 étant enregistré à la première adresse d'entrée, le se- cond bloc de données DB2 étant enregistré à la seconde adres- se etc... A un certain moment qui intervient une fois toutes les 16 périodes de l'horloge terrestre un signal CR/W est four- ni par le décodeur 30 de temps de sortie au circuit 14 d'en- trelacement. En raison de l'inverseur 32, la porte 54 est mise hors service au cours de la période de sélection et le signal CR/W restaure les basculeurs 44 et 46. Puisque le bas- culeur 44 est commandé directement par le signal d'horloge BRCL des groupes de signaux et que le basculeur 46 est com- mandé par les signaux de synchronisation BRCL par un inver- seur 46, il intervient en conséquence à la sortie de la porte 48 une impulsion étroite de niveau élevé (période moitié de la ligne de temps) qui est synchronisée avec la demi période de la ligne de temps (BCL élevé) . A cette époque la sortie du compteur d'adresses 16 est excitée et la mémoire fournit à sa sortie les données à l'adresse spécifiée par le compteur 16. Au niveau bas suivant du signal R/W les données sont en- registrées dans le dispositif de verrou logique 34, puis en- registrées dans le registre à décalage et enfin lues en série par la ligne de temps terrestre CT. Les effets des décalages de phases entre les signaux CR/W et BCL sont illustrés par les références de temps indiquées en ponctué à la figure.3 et l'on notera qu'en dépit d'un certain décalage relatif de phase, l'impulsion de lecture est toujours synchronisée avec la demi période BCL de niveau élevé. Les temps d'opération du dispositif logique de verrouil- lage et du registre à décalage sont représentés figure 4 à une échelle agrandie. On notera que les signaux CR/W inter- viennent une fois toutes les 16 périodes de temps terrestre, les données étant lues du verrou logique 34 dans le registre à décalage 28 par le signal CL à un certain point entre les impulsions CR/W. Cette disposition évite les problèmes asso- ciés à la lecture simultanée de la RAM et au chargement du registre à décalage. Si l'on se réfère à nouveau à la figure 3, on notera que bien que l'entrée d'adresses de la RAM soit continuelle- ment commutée entre les cycles d'entrée et de sortie, liad- resse d'entrée AI n'est pas avancée et les données ne sont pas en fait enregistrées à cette position dans la RAM jusqu'à ce qu'une impulsion de sélection intervienne. Au cours de la période sélectionnée, des opérations lecture/écriture de la RAM ont lieu par entrelacement au module TIM,-les deux comp- teurs d'adresse d'entrée et de sortie 20 et 16 étant respec- tivement commandés pour avancer. La dernière adresse de la période de sélection n'est pas enregistrée avant la première adresse de la période suivante. D'autres détails du diagramme des temps concernant le contr8le d'entrelacement de la mémoire tampon sont représen- tés aux figures 5 et 6. La figure 5 représente la mémoire tampon d'entrelacement en cours de sélection et la base de temps BRCL des groupes de signaux commandée au début d'un sous-groupe de données. Les formes d'ondes A, B et C repré- sentent respectivement la sortie du multiplexeur de temps terrestre, le circuit de recadrage des temps de groupes de signaux pour la lecture/écriture entrelacées au cours de la réception du sous-groupe de données et la sortie de multiple- 8 2466837 xeur de temps des groupes de signaux et proviennent de points désignés dans le circuit d'entrelacement 14 de la figure 2. Une caractéristique importante représentée à la figure 5 est la transition progressive de R/W provenant directement des signaux de temps terrestre par la porte 54 au temps terrestre recadré par les impulsions BRCL au début du signal SEL. On notera que les impulsions d'horloge brèves qui causeraient un défaut d'écriture ou de lecture de la RAM ne peuvent inter- venir. On notera qu'il existe encore une possibilité d'arri- vée d'une impulsion anormale au cours de la transition entre les formes d'ondes B et C. Cette possibilité peut aisément être complètement évitée en utilisant des techniques de con- ception de logique appropriée bien connue dans cet art. La figure 6 illustre l'état des circuits en fin de trans- mission d'un sous-groupe de données -lorsque la mémoire tampon n'est plus sélectionnée. Dans ce cas le signal R/W subit une transition pour passer d'impulsions étroites (demi pério- de d'impulsion de temps de groupe de signaux) aux impulsions terrestres. Comme représentée dans la figure 6, cette transi- tion s'accomplit sans perte et sans impulsions de temps erro- nées. La figure 7 est un schéma résumé sous forme de blocs des circuits de sélection de module TIM 12 de la figure 1. L'utilisateur établit les adresses désirées pour le module TIM particulier en utilisant un jeu de commutateurs situés sur la carte de module TIM. Ce circuit de sélection du module TIM pourrait être remplacé par n'importe quel type de circuit de détection d'adresses bien connu. Un certain nombre de configurations de mémoire diffé- rente pourrait être utilisé ne dépendant que de la fréquence des données, de la longueur du cadre, du coût assigné et de divers autres facteurs. Des configurations possibles de RAM pour un cadre TDMA de 24 ms sont listées dans le tableau 1 pour diverses fréquences de données et basées sur la nécessi- té -d'un triple enregistrement complet des données de cadre pour l'enregistrement en temps et d'une mémorisation addi- tionnelle (4ms) pour tenir compte du glissement c'est-à-dire de la répétition ou de la suppression de canaux de données dans les limites de 2ms. Afin de rendre possible l'enregistre- ment dans le temps d'appels effectifs de reconfiguration sur 9 2466837 de nouvelles positions de cadre incluant des sauts début à fin et fin à début de cadre il est nécessaire que la mémoire tampon soit capable de contrôler trois cadres complets de données. TABLEAU I Caractéristiques des mémoires tampon combinées Dimension de la Nombre de RAM selon mémoire (bits) les types fréquence des 1 cadre 3 cadres 64kbit* 16kbit 8kbit 4kbit bits (kb/s) (+24ms) (+4ms) (8kx8b) (9kx8b) (lkx8b) (1I4b) 2048 49152 155648 4 10 20 40 1024 24576 77824 2 6 10 20 512 12288 38912 2 4 6 12 256 6144 19456 2 2 4 8 128 3072 9738 2 2 2 4 72 1728 5472 2 2 2 4 64 1536 4864 2 2 2 4 56 1344 4224 2 2 2 4 48 1152 3648 2 2 2 4 32 768 2432 2 2 2 4 2 48 152 2 2 2 4 Les unités multiplex entrée sortie ICs ne sont pas comptées *RAM statique non couramment disponible (en raison de consi- dération d'aménagement) ** RAM statique de disponibilité limitée. Le nombre minimum d'ICs RAM requis dans tous les cas est - de 2 avec une utilisation de RAMs à 8 bits parallèles pour s'adapter à la ligne 16 bits. Un nombre minimum de 4 RAMs à 4 bits parallèles est requis pour s'adapter à la ligne 16 bits; cependant les RAMs à lkx4bits sont disponibles avec des entrées- sorties séparées ce qui élimine le multiplexage entrée-sortie requis dans les autres cas. Toutes les RAMs à 8 bits parallèles listées ont des lignes d'entrée-sortie de données bidirectionnelles qui com- pliquent dans une certaine mesure le modèle de circuit du mo- dule TIM. On a représenté à la figure 8 une configuration pour l'utilisation d'une RAM à 2kx16bits utilisant deux RAMs à 2kx8bits et deux mémoires tampon à trois états pour un to- tal de 4 ICs. L'approche la plus séduisante pour s'adapter au domaine de fréquence des bits de données de 2-2048kbits/s basée sur 2466837 le coût des unités IC disponibles et sur le nombre d'ICs est de construire deux types de modules TIM un module TIM à faible fréquence de bits qui s'adapte jusqu'à des canaux à 128-kbit/s utilisant 4 RAMs à 4kbit et un module TIM à fréquence de bits élevée adapté pour recevoir des canaux jusqu'à 2048-kbit/s en utilisant 20 RAMS à 8 kbits. Une autre variante consiste en une mémoire à fréquence élevée de bits avec enregistrement non synchronisé, et-qui peut être construite en utilisant'huit RAMs à 4kbits entraînant une réduction de moitié. Des RAMs à 64 kbits et à 16 kbits deviennent des alternatives interres- santes pour des applications à fréquences de bits élevées. D'autres dispositifs, comprenant des dispositifs de mémoire du type à registre à décalage par bulle magnétique ou du type à transfert de charges (CCD) pourraient être utilisés mais ces dispositifs sont généralement trop lents-et trop peu aptes aux connexions interface dans un dispositif de mémoire tampon à entrelacement. Au cours de la mise en état initiale, les adresses lecture-écriture entrelacées de la mémoire tampon sont enre- gistrées à une distance maximum l'une de l'autre, cette dis- tance étant définie comme la différence entre les nombres modulo M des adresses RAM. Ce-concept est illustré à la figure 9 qui indique les positions initiales des vecteurs adresses RAM lecture-écriture. Lorsque les.opérations lectures-écriture de la RAM entrent en fonction ces vecteurs tournent autour de la roue d'enregistrement aux fréquences d'entrée et de sor- tie des données. Etant donné qu'une mémoire tampon réceptrice est illus- trée et décrite ci-dessus, les mises en conditions initiales qui interviennent juste avant les groupes de signaux position- nent les vecteurs à des distances angulaires d'un tiers de la distance angulaire totale. Suivant le groupe de signaux les vecteurs sont encore séparés d'une distance d'un tiers de la distance totale mais l'adresse écriture avance à la position représentée par la ligne ponctuée 60 de la figure 9 et les * vecteurs se rapprochent à partir de directions opposées. Entre les groupes de signaux de réception, le vecteur d'adresse lecture se déplace de façon continue dans la direction des aiguilles d'une montre jusqu'à ce que de nouveau un instant avant la réception d'un groupe de signaux, les vecteurs soient il 2466837 à une distance angulaire d'un tiers dela distance totale. Ce type d'opération résout le problème de la continui- té de l'émission du flux des données au cours des intervalles TDMA de stockage synchronisé. Avec cet arrangement des sauts de temps complets égaux au cadre entier n'affectent pas la transmission des données terrestres. Par exemple à l'instant précédent la transmission, un message de signalisation d'ar- rangement de cadre peut repositionner -un groupe de données du début du cadre à la fin, le saut complet du cadre excluant des groupes de demandes et de références. Pour accomplir ceci sans perte de données la mémoire tampon doit-avoir une capa- cité suffisante pour accepter un cadre additionnel de données (un total de deux cadres) avant la distribution des données à la fin du cadre. Alternativement, le repositionnement d'un. groupe de données de.larfin au début d'un cadre suivant immé- diatement un groupe de signaux exige que le second cadre de données soit disponible. Ainsi la capacité totale requise de la mémoire tampon pour s'adapter au stockage de cadres est de trois cadres complets. Des limites de glissement sont aussi représentées par les lignes de traits interrompus 62 et 64 à la figure 9. Ces limites, ou marges équivalents, sont utilisées pour permettre l'introduction de décalages de phases entre les temps de lecture et écriture et les vecteurs adresses équivalents. Lors- que ce décalage de phases excède une valeur prédéterminée, le * circuit de contrôle de glissement 40- rétablit la marge de pha- se du vecteur, répète ou élimine des données et le processus continue. Une technique préférable pour le contrôle des glisse- ments de phases pour un système TDIMA est d'exécuter le glis- sement sur des limites correspondant à 2ms. En utilisant une telle limite, le décalage de phase maximum introduit par le mouvement d'un satellite sur une période de 24 heures (typi- quement lms)peut intervenir sans glissement. En outre le cadre supplémentaire du double groupe 32 CEPT est 2ms de sorte que le glissement sur des limites de cadre correspondant à 2ms est rendu évident. En outre, étant donné que la stabilité moyenne d'horloge par 24 heures est de 2x 10-11 (10 11 à cha- que extrémité), un glissement de 2 ms, avec une temps de lms pour le mouvement du satellite, peut intervenir approximative- la, 2466837 ment tous les 1,7 ans. Ceciest basé sur l'hypothèse que le repositionnement d'un groupe entier de cadre (d'une extrémité à l'autre) intervient aussi au cours d'une durée de fonction- nement de 1,7 années. Cette.dernière constatation suggère que le contrôle du glissement de la mémoire tampon pourrait être éliminé sauf pour des-applications particulières dans lesquel- les la stabilité des synchronisations est sensiblement dégra- dée à partir de 10 Le circuit de contrôle du glissement sera maintenant décrit en se rapportant aux figures 10 et 11. Le circuit qui permet le contrôle du glissement pour la mémoire à capacité variable réceptrice et une partie de la commande de mise en condition initiale de la RAM sont représentés à la figure 10. Le côté transmission du contrôleur de glissement est le même que le côté réception et le compteur d'adresses côté terres- tre est, dans les deux cas, le compteur de prépositionnement sur une limite de glissement. Comme:il a été décrit ci-dessus en se rapportant à la figure 1 le compteur d'entrée 20 et le compteur de sortie 16 sont remis-à zéro et prépositionnés respectivement en réponse à un signal de mise en condition initiale reçu à partir du TIB. Comme représenté à lafigure 10, le prépositionnement du compteur d'adresses de sortie 16 s'ef- fectue en prévoyant un signal de mise en conditions initiales appliqué à la porte OU 70 et au terminal de sortie de commande OE de la mémoire. tampon à trois états 72. En réponse à ce si- gnal de mise en conditions initiales le compteur d'adresses 16 est préréglé pour positionner l'adresse de lecture comme re- présentée par exemple par la ligne pleine 74 de la figure 9. Comme représenté à la figure 11, une comparaison est effectuée chaque fois que l'adresse d'entrée du compteur 20 passe à zéro. Lorsque le compteur d'entrée 20 se trouve à zéro, le compteur de sortie 16 devrait être à la position de ligne pleine repré- sentée en 74 à la figure 9. Les comparateurs 76 et 78 compa- rent la valeur de sortie du compteur d'adresses à des niveaux fixes pour déterminer s'il est plus voisin de zéro. S'il est trop rapproché, le comparaieur approprié commande l'une des mémoires tampon 80 ou 82 et le compteur d'adresses de lecture 16 est ramené à l'une des limites de glissement 62 ou 64. Par exemple si l'adresse de lecture est très voisine de l'adresse d'écriture et s'approche dans la direction des aiguilles d'une 13 2466837 montre, le compteur 16 est préréglé pour positionner l'adres- se de lecture en arrière sur la position limite 62. S'il est voisin et s'approche dans la direction en sens contraire des aiguilles d'une montre, le compteur 16 est préréglé en arrière sur la position limite 64. La valeur des niveaux préréglés fixes dans les mémoires tampon à trois états 80 et 82 est sélectionnée de telle sorte que le courant des données terrestres est avancé ou retardé d'un nombre fixe de symboles correspondant à une période de 2 ms dérivée de l'horloge terrestre. Le résultat de ce glis- sement à l'interface terrestre est qu'un segment de 2ms de données est soit répété soit supprimé selon que le glissement est négatif ou positif. 14 2466837 REVENDICATIONS ) Mémoire tampon comprenant une mémoire d'accès aléatoire (RAM) ayant un terminal d'entrée de données pour la réception de données d'entrées sur ladite mémoire, un terminal de sortie de données pour fournir des données de sortie à partir de ladite mémoire, un terminal d'entrée d'adresses pour la réception des signaux indicatifs des positions d'adresses dans ladite mémoire et un terminal d'entrée lecture-écriture pour recevoir les signaux lecture- écriture, ladite mémqire enregistrant lesdites données d'entrée en une position d'adresse d'entrée en réponse à-un signal écri- ture et un signal d'adresse d'entrée et fournissant des infor- mations de sortie à partir de la position d'adresse de sortie en réponse à un signal d'adresse de sortie et à un signal de lecture, un dispositif d'entrée d'adresses pour fournir une adres- se d'entrée audit terminal d'entrée d'adresses en réponse à un signal de commande, un dispositif de sortie d'adresses pour fournir une adres- se de sortie audit terminal d'entrée d'adresses en réponse à un signal de commande, un dispositif d'entrelacement pour fournir des signaux de commande-sans recouvrement audit dispositif de lecture-écri- ture pour multiplexer de la sorte lesdits signaux d'adresses de lecture et écriture sur ledit terminal d'entrée d'adresses et un dispositif de lecture-écriture synchronisé avec le- dit dispositif de commande pour fournir les signaux de lecture et d'écriture ne se recouvrant pas audit terminal lecture-écri- ture. ) Mémoire tampon telle que définie à la revendication 1 dans laquelle ledit signal de lecture est prévu une fois seulement tous les n signaux d'écriture o n est un nombre po- sitif entier. 30) Mémoire tampon telle que définie en 2 dans laquelle ledit signal d'écriture est fourni au cours de chaque commande dudit dispositif d'entrée d'adresses.