Brevet FR2469836A1 — publié le 19810522

SYSTEME D- CODAGE ET DECODAGE A MULTINIVEAU EX COURANT La présente invention concerne un système de codage et décodage de mots binaires à N bits en digits ayant chacun un niveau parmi M = 2N niveaux en courant. I1 est connu que, pour échanger des mots informatifs à PXN bits dans un appareil électronique complexe entre deux blocs fonctionnels, P bus à N fils chacun reMentles les sorties del'undes blocs aux entrées del'autre bloc. Notamment, lorsque les deux blocs sont relativement éloignés l'un de 1' autre, les bus occupent une place importante et leur passage entre les différents blocs de circuits intégrés ou à l'intérieur d'un circuit intégré pose des problèmes importants quant à leur implantation. En outre, l'insertion d'un circuit intégré exige, par le nombre important PxN de ses broches d'entrée et de sortie, un encombrement global conséquent. I1 s'avère donc intéressant de réduire le nombre des entrées et/ou des sorties d'un bottier de circuit intégré ou d'un circuit électronique interne à un circuit intégré. Le but de la présente invention est de résoudre le prob;i1'e énoncé ci-dessus en interconnectant un ou plusieurs système de codage et décodage à multiniveau en courant àl'entrée ouà lasortie d'un bottier de circuit intégré ou en implantant de tels systèmes à l'entrée d'un bloc fonctionnel et à la sortie d'un autre bloc fonctionnel relié au précédent dans un circuit intégré. Le fait que la sortie des codeurs et l'entrée des décodeurs du système ne sont plus réduites qu'à P fils constituant la voie de transmission entre deux blocs fonctionnels permet de diviser le nombre d'entrées ou de sorties selon l'art antérieur par N. En outre, le système de codage et décodage conforme à l'invention est avantageusement réalisé selon la technologie des circuits intégrés du type à structure MOS monocanale. Cette structure confère une implantation du codeur et du de'codeur, respectivement en sortie et en entrée, relativement faible et ne contribue que très sensiblement à une augmentation de l'encombrement des blocs fonctionnels à relier. A cette fin, un système de codage et décodage de mots binaires à N bits en digits à M = 2N niveaux en courant est caractérisé en ce Que le codeur du système comprend N transistors MOS dont les grilles sont commandées respectivement par les N bits d'un mot binaire et dont les sources sont reliées à la N sortie unique du codeur restituant un digit à M = 2 niveaux en courant et en ce que le décodeur comprend des moyens recevant un digit à M = 2 niveaux en courant pour équidistribuer le courant du niveau dudit digit sur M sorties et N moyens de décodage reliés chacun à une sortie des moyens d'équidistribution pour restituer sur une sortie du décodeur un bit de rang prédéterminé n (1 La présente invention sera mieux comprise à la lecture de la description qui suit de plusieurs exemples de réalisation et à l'examen des dessins annexés correspondants, dans lesquels - la Fig. i représente un codeur à trois niveaux en courant conforme à l'invention - la Fig. 2 est un diagramme montrant la répartition des huit niveaux du courant sortant du codeur selon la Fig. 1 - la Fig. 3 est le bloc diagramme d'un décodeur à trois niveaux en courant conforme à l'invention - la Fig. 4 représente en détail l'équidistributeur de courant du décodeur de la Fig. 3 - la Fig. 5 représente une porte à seuil à transistors MOS connue incluse dans chacun des circuits de décodage du décodeur de la Fig. 3 - la Fig. 6 montre la caractéristique de transfert (tension de sortie en fonction de la tension d'entrée) de la porte à seuil de la Fig. 5 - la Fig. 7 représente en détail le circuit de décodage des bits de poids fort (ou de rang 3) du décodeur de la Fig. 3 - la Fig. 8 est un diagramme courant-tension servant à la détermination des facteurs de gain du transistor injecteur de courant dru circuit de décodage de la Fig. 7 - Fig. 9 représente en détail le circuit de décodage des bits de poids intermédiaire (ou de rang 2) du décodeur de la Fig. 3 - la Fig. 10 représente en détail-une première variante du circuit de décodage des bits de poids faible (ou de rang 1) du décodeur de la Fig. 3 ; et - la Fig. 11 représente en détail une seconde variante du circuit de décodage des bits de poids faible (ou de rang 7) du décodeur de la Fig. 3. Afin de mieux expliciter linvention, on se réfère dans la suite, à titre d'exemple, à un système de codage et décodageàtrqts niveaux en courant. La technologie des transistors MOS du système est supposée, pour cet exemple, à canal N sauf indication contraire. La Fig. 1 représente le codeur à trois niveaux 1. Il comprend trois entrées 101 à 103 qui reçoivent en synchronisme un mot de trois bits d'un signal numérique à coder. A cet égard, on notera que le signal numérique est un signal informatif classique qui est délivré aux entrées du décodeur à travers un convertisseur série-parallèle, si nécessaire. Le codage et le décodage sont indépendants du contenu informatif du signal numérique. En d'autres termes, le format des mots informatifs du signal importe peu vis-à-vis du nombre de niveaux. Par conséquent, le mot à trois bits présenté aux entrées du codeur et correspondant, après codage, à un niveau parmi 23 = 8 ne doit pas être compris, en général, comme un mot informatif du signa2, tel qu'un octet par exemple. On désigne par les indices 1, 2 et 3 les éléments du codeur 1 . .1) et du décodeur 2 (Fig. 3) relatifs respectivement au codage et décodage du bit de poids faible, du bit de poids interwédiaire * du bit de poids fort constituant un mot à trois bits à coder. Comme montré à la Fig. 1, le codeur 1 comprend, associés à chacun de ces bits, trois étages incluant chacun un transistor MOS à déplétion du type à canal N, 111 à 113. Les trois transistors ?il à 113 sont en parallèle entre le borned'aHmentation de leurs drains portés au potentiel VD = 5 Volts et leurs sources qui sont reliées à travers la sortie 12 du codeur 1, à la voie de transmission unifilaire. Chaque transistor 111 à 113 joue ainsi le rôle d'un générateur de courant dans lequel le niveau logique en tension déterminé par l'état du bit reçu sur sa grille, reliée à entrée respective 101 à 103, commande le blocage ou le déblocage du transistor lii à 113. Un bit au niveau logique haut "1" porte la tension grille VG à 5 Volts. Un bit au niveau logique bas "O"- porte la tension grille à O Volt, Il est connu que le courant drain-source 1DS d'un transistor MOS est directement proportionnel à son facteur de gain p, selon la relation IDS = s f(VG VD, VTH) (1) où VD et VTH désignent la tension drain-source et la tension de seuil du transistor et f une fonction qui, pour les transistors il, à 113, est identique lorsqu'ils reçoivent un bit à un môme niveau logique.Puisque le courant I à la sortie 12 du codeur est égal à la somme des courants de source des transistors 111à113, on en déduit que, pour obtenir un digit en sortie à 8niveauxen courant, correspondant aux poids ou rangs des trois bit du mot reçu aux entrées 101 à 103, il est nécessaire de choisir lue facteur de gain ss de chacun des transistors en fonction du poids ou rang du bit associé. En d'autre termes, lorsque la tension grille est à VG = 5 V pour le transistor 111, celui-ci doit émettre un courant de source égal au premier niveau de courant, pour le transistor 112, égal au second niveau de courant et, pour le transistor 113, égal au quatrième niveau de courant.Pour une technologie donnée, le facteur de gain P est directement propoitLOn nel à la largeur du canal W du transistor. Par suite, pour obtenir les huit niveaux différents, les largeurs W1 à W3 des transistors à à 113 sont dans les rapports suivants : W1 = W2/2 = W3/4 Cependant, on peut également envisager de modifier les longueurs des canaux des transistor 111 à 113 dans des rapports inverses aux précédents, puisque ss est inversement proportionnel à L, bien cue, généralement, la longueur L soit constante et imposée par la technologie.Dans tous les cas, les facteurs de gain ss1, ss2 et p3, des transistors 111 à 113 sont régis par les relations ss1 = ss 2/2 = p3/4 (2) Si on désigne par i1 le courant source du transistor 111, correspondant au bit de poids faible, lorsque sa grille 101 est à VG= 5 Volts ou au niveau "haut", et par i0 le courant source du transistor 111 lorsque sa grille 101 est à VG = 0 volt ou au niveau "bas", le niveau da courant I à la sortie 12 du codeur 1 est donné par le tableau suivant A, en considérant les relations suivantes déduites des relations précédentes (1) et (2):: IDS2 = 2 IDS1 et IDS3 = 4 IDS1 où IDS1, IDS2 et IDS3 sont les courant de sources transistors 101, 102 et 103 poXr la même tension grille VG TABL;EATJ A Entrées Numéro du 103 102 101 niveau en courant de courant = bit sortie mot entrant de poids ) rte poids I en code décimal fort iiible . . .. 0 7 i0 O 0 0 1 6 iO + i1 1 0 1 0 1 5 iO + 2 i1 2 1 O O 1 O 1 1 1 0 io + 6 i1 6 i 1 1 La Fig. 2 représente le diagramme donnant le courant de sortie en fonction du mot entrant en code décimal. Deux niveaux adjacents sont séparés par un écart constant égal à il- io.En réalité, la tension de sortie égale à celle des sources des transistors 101 à 103 varie sensiblement à cause principaiment del'adaptation de la sortie du codeur par rapport à la voie de transmission et, corollairement, par rapport à l'entrée du décodeuràlaréception. Dans ce cas, l'écart entre niveau adjacents diminue lentement lorsque le niveau en courant augmente. Pour remédieràcetinconvénient, lorsqu'on désire obtenir des niveaux équirépartis dans un intervalle en courant prédéterminé, on diminue progressivement les valeurs de ss2 et t3 par rapport à t1 Typiquement, ces valeurs sont t1 = 0,15, ss2 = 0,27 et p3 = 0,5.N La généralisation d'un codeur à M = 2 niveaux en courant à partir du tablesuAet de la Fig. 1 est immédiate Il comprend N transistors MOS 101 à 10N en parallèle ayant des facteurs de gain p1 à #N, tels que, pour celui correspondant au bit de rang n n (1nN), compté à partir du bit de poids faible de rang 1, on ait = 2n-1 . Le mième niveau est défini par le courant de sortie (M - m - 1 ) i0 + m il pour 1 m mqM = 2N En se reportant à la Fig. 3, le décodeur à trois niveaux en courant 2 reçoit, à travers la voie de transmission, par son entrée 20, le signal informatif codé à trois niveaux en courant et restitue par ses trois sorties 211, 212 et 213, les bits de poids faible, intermé- diaire et fort de chaque mot à trois bits décodé. Le décodeur comprend un équidistributeur de courant 22 et trois circuits de décodage 231, 232 et 233 qui fournissent sur leurs sorties 211, 212 et 213 les bits précités L'équidistributeur de courant 22 est montré àlaFg.4. Il a pour but de distribuer le même courant I reçu à son entrée 20 aux entrées 2307, 2302 et 2303 des trois circuits de décodage 231, 232 et 233.Pour ce faire, l'équidistributeur de courant 22 est constitué par un transistor MOS multidrain à enrichissement 220, conforme à celui décrit dans la demande de brevet français NO PV 77 36720 déposée le 6 décembre 1977. On rappelle qu'un tel transistor à N drains est équivalent à N transistors dits élémentaires MOS dont les grilles sont reliées à I' entrée et dont les sources sont confondues. Les drains de deux transistors élémentaires adjacents sont reliés par le drain et la source d'un transistor MOS dit de liaison dont la grille est également reliée à l'entrée. Chaque transistor de liaison assure le rééquilibrage des potentiels de drains ou des sorties des deux transistors élémentaires adjacents. Dans le cas de la présente invention,relative au décodeur à trois niveaux en courant, le transistor mlltidrain 220 comporte quatre drains Do à D3. Sa source est au potentiel de référence. L'un des drains, Do, est relié à la grille du transistor 220 ou entrée 20 du décodeur. Dans ces conditions, la tension grille du transistor 220 se stabilise à unevaleur qui correspond pratiquement au régime de saturation de tous les transistors élémentaires du transistor multidrain et pour laquelle le courant de saturation IDsat sur les trois autres drains D1 à D3 est égalau courant entrant I. Chacun de ces transistors élémentaires doit donc fonctionner suivant la caractéristique IDsat = I = fV1?i où VDi est la tension drain-source du transistor élémentation à drain Dans Ainsi, chaque tension de drains D1 à D3 permet de faire varier le courant de saturation d'un certain nombre de transistors MOS inclus dans le circuit de décodage associé 211 à 213, en fonction du niveau parmi huit du courant entrant I Chaque cirait de décodage 211 à 213 est basé sur uneportedite à seuils Comme montré à la Fig. 5, cette porte comprend classiquement un transistor MOS dit inverseur 231 dont la charge saturée est constituée par un transistor MOS 232.Selon ltexemple illustré,, le transistor MOS inverseur 231 est du type à enrichissement à canal PS respectivement à canal N, et le transistor de charge saturé 232 est du type à déplétion à canal P, respectivement à canal No Le drain du transistor de charge 232 est porté à 5 Volts, tandis que sa source et sa grille sont reniées au drain du transLstor inverseur 231. La source du transistor 231 est au potentiel de référence Une telle porte à seuil permet de reconstituer les bits de même poids des mots codés reçus par commande de la tension grille du transistor inverseur 231. Afin de reconstituer convenablement ces bits, c' est-à-dire de différencier les transitions entre niveauxbas et haut, les temps de montée et de descente de la porte doivent être très courts.En d'autres termes, la fonction de transfert de la porte à seuil montrée àlaF'ig, 6 (tension de sortie du drain VD231 du transistor 231 par rapport à la tension d'entrée de la grille VG231 du transistor 231) est très raide au niveau de la tension de commutation Vc entre niveau haut et bas, typiquement égale à VC = 95 Volt. Pour obtenir une pente pratiquementverticale de la fonction de transfert, on choisit des transistors inverseurs 231 et de charge 232 tels que le rapport 14231tE232 de leurs facteurs de gain soit très élevé, Pour une technologie donnée, la largeur du canal du transistor de charge 232 est très grande devant celle du canal du transistor inverseur 231 Comme on le voit sur les Figs. 7, 9, 10 et il, chaque circuit de décodage 231 à 233 comprend une porte à seuil selon la Fig. 5 constituée par un transistor inverseur 231, à 2313 et un transistor de charge saturé 232r à 2323. La Fig. 7 représente en détail le circuit de décodage 233, relatif aux bits de poids fort ou de rang 3 des mots à trois Bts à décoder. Il comprend, outre sa porte à seuil 2313-2323; un injecteur de courant0 Cet injecteur est constitué par un transistor MOS saturé 2333, du type à déplétion et à canal N0 Le drain et la grille du transistor 2333 sont au potentiel de polarisation à 5 V, tandis que sa source est reliée à l'entrée 2303 du circuit de décodage, commune au drain D3 du transistor multidrain 220 et à la grille du transistor inverseur 2313 de la porte seuil. Le drain du transistor 2313 est relié à la Sortie 213 du décodeur. E:- fait, le transistor 2333 corstitue la charge saturée du transistor élémentaire & drain D3 du transistor multidrain 220, pour former un étage inverseur commandé par le courant entrant I. En se reportant air tableau A, on remarque que la porte a seuil 2313-2323 doit commuter pour un courant entrant I compris entre 4io+ 3i1 (niveau en courant 3) et 3i0 + 4i1 (niveau en courant 4) pour sélectionner un bit de poids fort (première colonne du tableau A). Les caractéristiques du courant 1D3 du drain D3 en fonction de la tension drain-source VD3, égale à la tension appliquée à la grille du transistor inverseur 2313 de la porte à seuil,- pour des tensions grille du transistor-multidrain 220 correspondant aux courants entrants 4i0 + 3ir et 3i0 + 4i1, sont montrées à la Fig. 8. D'après ces caractéristiques et, conjointement, d'après la carac- téristique de la porte à seuil selon la Fig. 6, on voit que le facteur de gain p (2333) du transistor injecteur de courant 2333 doit être choisi de telle sorte que sa caractéristique courart drain-source à tension-source, pour des tensions drain et grille égales à 5 Volts, passe par les points ID3(VD3=VG2313 pour le niveau n0n) et ID3(VD3=VG2313 pour le niveau "1"). Ainsi, pour I;(4io+ 3i1, le transistor injecteur de courant 2333 imposera une tension drain V au niveau "O" et pour In Bio+ 4i1, D2313 ce dernier imposera une tension drain VD231 au niveau "1". La Fig. 9 représente le circuit de décodage 232, relatif aux bits de poids intermédiaire ou de rang 2 des mots à décoder. Onyretrouve encore une porte à seuil 2312-2322 conforme à celle représentée à la Fig. 5. Le transistor inverseur 2312 de cette porte à seuil a sa grille reliée au drain D2 du transistor mu3tidrain 220 eonstituant lsentrée 2302 du circuit de décodage 232. Le drain du transistor 2312 est de préférence relié àla sortie 212 du décodeur à travers deux étages inverseurs classiques en série qui comprennent chacun un transistor inverseur 2341. 2342 et un tran- sistor dé charge saturé 2357, 2352, selon le configuration de la Fig. 5.La présence de cette double inversion en sortie du circuit de décodage 232 est nécessaire en pratique pour commander un injecteur de courant inclus dans le circuit de décodage 231, corse on le verra dans la suite. En effet, la variation du courant drain-source d'un injecteur de Pour nit est conséquente pour une faible variation de la tension de col:lm nde appliquée à sa grilles Enl'absence de cette double inversion, les tensions à la sortie 212 sont satisfaisantes seulement pour commander une porte logique, c'est-à-dire la tension grille de son transistor inverseur. Diaprés le tableau A, deux cas se présentent pour détecter un bit de poids intermédi aire. A cet égard, le circuit de décodage 232 comprend un circuit d'injection de coirant ayant deux transistors MOS à déplétion et à canal N 2332,23323. Les drains des transistors 2333 et 23323 sont à la tension de polarisation à 5 Volts et leurs sources sont reliées au point commun à l'entrée 2302 du circuit de décodage 232, au drain D2 du transistor multidrain 220 et à la gre du transistor 2312 de la porte à seuil. Chacun des transistors 2332 et 23323 est affecté aux deux cas suivants. Un premier cas concerne la transition des niveaux encourant 1 et 2 qui ecrrespondent aux courants entraits I égaux respectivement à 6i0+ i1 et 5i0+2i7 lorsque lebit depoido fort est absent (0 dans la colonne de gauche du tableau A). Pour ce faire, le transistor injecteur de courant 2332 a sa grille au potentiel 5 Volts et joue un rôle analogue à celui 2333 du circuit de décodage 233.Un raisonnement identique au précédent, relativement à la Fig. 8, permet de déterminer le facteur de gain r12 du circuit d'injection de courant 2332-23323 en fonction des deux caractéristiques courant drain-tension drain du transistor élémentaire à drain D2 du transistor multidrain 220, pour des courants de sat ration tels que IDsat = 6i0+ i1 (niveau 1) et 1Dsat = 5i0+ 2i1 (niveau 2). Le second cas concerne la transition des niveaux encourant 5 et 6, qui correspondent à des courants entrants I égaux respectivement à 2i0+5i1 et i0+6i1, lorsque le bit de poids fort est présent (1 dans la colonne de gauche du tableau A). A cet égard, le transistor injecteur Ce courant 23323 a sa grille reliée à la sortie 213 du circuit de décodage 233 afin que sa tension grille soit commandée par le bit de poids fort au niveau '1".Comme précédemment, on peut déterminer le facteur de gain .p56 du circuit d'injection de courant 2332-23323 en fonction des deux caractéristiques courant drain-tension drain du transistor élémentaire à drain D2 pour des courants de saturation tels que Ide t = 2i0+ Sit (niveau 5) et IDsat = io + 6i1 (niveau 6). Pour calculer les facteur de gair ss (2332) et ss (23323) des transistors 2332 et 23323, on notera que le transistor 2332 est toujours saturé quel que soit le niveau entrant (courant source = cour rut de saturation pour VG= 5 Volts) et que le transistor 23323 est saturé lorsquebitdepoidsfort est bit de poids fort est présent, c'est-à-dire lorsque le courant entrant a un niveau supérieur ou égal à 4. Soit j1 et j0 les courants drain-source d'un transistor injecteur de courant dit fondamental, respectivement pour VG= 5Volts (niveau haut) et pour VG=O Volt (niveau bas).Ce transistor fondamental a un facteur de gain égal à l'unité et une tension de source portée à Vc= 0,95 Volt qui correspond à la tension de commutation de la porte à seuil 2312-2322. Les facteurs de gain des transistors et 23323 doivent alors vérifier les relaticns suivantes où I12 et I56 sont les courants drain-source du circuit dinjec- tion de courant 2332-23323 prise sur deux caractéristiques cou- rant drain-source tension source à tension source égale à , comme indiqué par Ic sur les Figs.6 et 8.La résolution des deux équations précé- dentes donne En se reportant maintenant au circuit de décalage 231 relatif au bit de poids faible ou de rang 1, on remarque, d'après la troisième colonne de gauche du tableau A, que quatre cas sont possibles pour la détection d'un bit de poids faible. Le premier cas correspond à la transition des niveaux en courant O et 1, lorsque les bits de poids fort et intermédiaire sont au niveau "bas". Le second cas ccrrespond àla transition des niveaux en courant 2 et 3, lorsque les bits de poids fort et intermédiaire sont respective- ment aux niveaux "bas" et "haut". Le troisième cas correspond à la transition des niveaux en courant 4 et 5, lorsque les bits de poids fort et intermédiaire sont respectivement aux niveaux "haut" et "bas". Enfin, le quatrième cas correspond à la transition des niveaux en courant 6 et 7, lorsque les bits de poids fort et intermédiaire sont au niveau "haut". Selon une prenière variante du circuit de décodage 231, celui-ci comprend quatre transistors MOS injecteurs de courant à déplétion et à canal N 2331, 23312, 23313 et 233123, comme montré à la Fig. 10. Ces transistors sont destinés àladétectjion d'un bit de poids faible selon les permier, second, troisième et quatrième cas précédents, respectivement.Le trarlsistor 2331 joue un rôle analogue à celui 2333 ou 2332 du circuit de décodage 233 ou 232 Les transistors 23312 et 23313 jouent un rôlerela- tivement aux bits de poids intermédiaire et fort, analogue à celui 23323 du circuit de décodage 232 A cet égard, la grille du transistor 2331 est portée au potentiel +5 Volts, etlesgiules des transistors 23312 et 23313 sont reliées aux sorties 212 et 213 des circuits de décodage de bits de poids intermédiaire et fort, 232 et 233.La grille du dernier transistor injecteur de courant 23123 est commandée~par les bits de poids fort et intermédiaire et est reliée aux circuits de décodage 232 et 233 par l'intermédiaire d'une porte ET MOS 236. Par analogie avec les circuits de décodage précédemment décrits, les transistors injecteurs de courant 23319 23312, 23313 et 233123 ont leurs drains portés à 5 Volts et leurs sources reliées au point commun de connexion du drain D1 du transistor multidmin 220 del'entrée 2301 du circuit de décodage231 et de la grille du transistor inverseur 2311 de la porte à seuil 2361-2321 du circuit de décodage 231.Cette dernière porte à seuil est analogue à celle montrée à la Fig. 5, et la grille et la source du trsis- tor de charge saturé 2321 et le drain du transistor inverseur 2311 constituent la sortie 211 du circuit de décodage 231O Un raisonnement analogue aux deux précédents relativement aux facteurs de gain des transistors 2333 (Fig. 7) ou aux transistors 2332 et 23323 (Elig. 9) conduit à la détermination des quatre valeurs des facteurs de gain des transistors 2331, 233129 23313 et 23323 afin que la porte à seuil 2311-2321 commute lorsque le courant entrant dans le décodeur atteint les niveaux en courant 1, 3, 5 et 7. Selon une seconde variante montrée à la Fig. 11,le circuit de décodage du bit de poids faible ne comporte que trois transistors MOS injecteurs de courant 2371, 2372 et 2373. Cette seconde variante permet de réduire l'implantation du circuit de décodage.231. En effet, au lieu de déterminer les quatre facteurs de gain 501 23 ss45 et ss67 du circuit d'injection de courant do circuit de décodage 231 par des é.uations, d'une marnière analogue à la déterriliatioli de B12 et P36 relative au circuit de décodage 232, on peut se contenter, po r la détermination de chacun des quatres facteurs de gain, d'une plage predéterminée qui assure en sortie de la porte à seuil 2311-2321 des niveaux logiques "haut" et "bas" suffisants. Les plages sont les suivantes où sss et ssI sont les bornes supérieure et inférieure de la plage du facteur de gain correspondant. Selon cette seconde variante, les transistors 2371, 2372 et 2373 ont également leurs drains portés à 5 Volts et leurs sources reliées au drain D1 du transistor multidrain 220 et à la grille du transistor inverseur 2311 de la porte à seuil 2311-2321. La grille du transistor 2371 est portée à 5 Volts. Les grilles des transistors 2372 et 2373 sont reliées respectivement aux sorties 212 et 213 des circuits de décodage des bits de poids intermédiaire et fort, 232 et 233. Si ss (2371), Jb (2372) et ss p(2373) désignent les facteurs de gain des tran- sistors 237r, 2372 et 2373, , le système à quatre inégalités précédent s'écrit où jx et j0 sont les courants drain-source du transistor fondamental défini précédemment. La résolution de ce système au moyen d'un calculateur donne des valeurs uniques de ss(2371), fi (2372) et B (2373) pour quatre plages prédéterminées. En se référant à nouveau auxFigsO 7,9et11, lagénéralisation à un décodeur à M=2N niveaux en courant peut être déduite. Il comprend N circuits -de décodage dont les sorties restituent un mot binaire à N bits sur ses N sorties.L'équidistributeur de cour & t comporte un transistor à N+1 drains, qui a N drains reliés respecti'en:ent aux entrées des circuits de décodage et un drain relié à sa grille recevant le coursent à M niveaux Chaque circuit de décodage relatif au bit de rang n (ou de poids n-1), avec 1 s n ÉN, comprend, outre une porte à seuil selon la Fig. 5 du coté de sa sortie, N-n+1 transistors MOS injecteurs de courant aui ont leurs drairs portés à latension de polarisation à 5 Volts et qiiont leurs sources reliées à un drain du transistor à N+1 drains et à la grille du transistor inverseur de la porte à seuil.L'un de ces N-n+1 transistors injecteurs de courant a sa grille portée à la tension de polarisation et les N-n autres transistor injecteurs de courant ont leurs grilles respectivement reliées aux sorties des autres circuits de décodage des bits de rangs n+1 à N. Le facteur de gain de chacun de ces transistors injecteurs de courEnt est déterminé par la résolution d'un système à N-n+1 inégalités en fonction des N-n+i fadeurs de gain du circuit d'injection de courant du circuit de décodage permettant la conmutation de la porte à seuil à chaque transition de niveau logicue "bas" au niveau logique "haut" en sortie pari les 2N-n transitions possibles. La généralisation relative à la variante desFigs. 7, 9 et10 concerne un décodeur dans lequel un circuit de décodage restituant les bits de rang n comprend, outre une porte logique à seuil selon la Fig. 5, 2N-n transis:tors MOS injecteurs de courant ayant leurs sources reliées à la grille du transistor inverseur de la porte à seuil et à un drain du transistor multidrain à N+1 drains. L'un des transistors injecteurs de courant a sa grille reliée à son drain tandis que les autres ont leurs grilles respectivement reliées à des sorties des autres circuits de décodage des bits directement etde rangsn+i à N/à travers des circuits logiques effectuant les différents produits des bits de rangs n+1 à N. Bien que l'invention ait été décrite en référence à un type particulier de structure de transistors MOS, on notera que les autres types de structure connus entrent également dans le cadre des revendications annexées. Si on choisit des transistors à déplétion et à canal P, il suffit alors d'inverser les tensions de grille et de source (caractéristique courant drain-tension grille symétrique de celle des transistors à déplétion et canal N). Si on choisit des transistor à enrichissement et # canal N ou P, il suffit de dirinuer les tensions du double des tensions de seuil VTH par rapport aux deux cas précédent et de considérer un courant résiduel (io,jo) nul à VG = fVTH. Revendications 1 - Système de ccdage et décodage de mots binaires à Nbits en digits à M = 2N niveaux en courant, caractérisé en ce que le codeur du système (1 ) comprend N transistors MOS (11) dont les grilles (io) sontcommandées respectivement par les N bits d'un mot binaire et dont les sources sont reliées à la sortie unique (12) du codeur restituant un digit à M=2N niveaux en mourant, et en ce que le décodeur (2) comprend des moyens (220) recevant un digit à M = 2N niveaux en courant pour équidistribuer le courant du niveau dudit digit sur M sorties (230) et M moyens de décodage (23) reliés chacun à une sortie des moyens d'équidistribution (220) pour restituer sur une sortie (21) du décodeur un bit de rang prédéterminé n (1 fn(N) ou de poids prédéterminé n-1 au niveau logique "haut" lorsque l-e niveau en courant dudit digit transite du niveau (2n+1-1)+2nk au niveau 2n-1+2nk, où k est un entier positif ou nul. 2 - Système de codage et décodage conforme à la revendication 1, caractérisé en ce qu-e le facteur de gain du transistor MOS (11n) commandé par les bits de rang n des mots à N bits dans le codeur (1) est pratiCuement égal à 2n-1 fois le facteur de gain du transistor MOS (11i) commandé par les bits de rang égal à l'unité. 3- - Système de codage et décodage conforme à la revendication 2, caractérisé en ce que le mXeniveau en courant est défini par (M-m-i) i0 - m i1 pour 1 sm cosP;andé par le bit de rang égal à l'unité lorsque sa grille reçoit un bit au niveau logique "bas" ou "haut". 4 - Système de codage et décodage conforme à l'une des revendications 1 à 3, caractérisé en ce que les moyens d'équidistribution du courant comprennent un transistor multidrain (220) ayant M+1 drains dont un est relié à sa grille (20) recevant les digits à M niveaux en courant et dont M sont reliés respectivement aux entrées (230) des M moyens de décodage (23). 5 - Système de codage et décodage conforme à l'une des revendications 1 à 4, caractérisé en ce que chaque moyen de décodage (23) restituant le bit de rang n comprend une porte logique à seuil MOS (231-232) dont le drain de son transistor inverseur (231) est pratiquement relié à la sortie (21) du décodeur restituant le bit de rang n, et N-n+1 transistors MOS injecteurs de ccurant (233,237) ayant leurs sources reliées à la grIlle du transistor inverseur (231) de la porte à seuil et à une sortie (230) des moyens d'équidistribution du courant (220), l'un des transistors injecteurs de courant ayant sa grille reliée à son drain tandis que les autres ont leurs grilles respectivement reliées aux sorties (21) des circuits de décodage (23) des bits de rangs n+l à N. 6 - Système de codage et décodage conforme à la revendication 5, caractérisé en ce cue le facteur de gain de chaque transistor injecteur de courant est déterminé afin que ladite porte à seuil (231-232) puisse commuter en sortie à chaque transition du niveau N-n logique bas au niveau logique haut parmi les 2 transitions possibles lorsque sa tension de grille est comprise dans des plages prédéterminées correspondant à des courants de grille compris entre les deux niveaux de chacune desdits 2 transitions. 7 - Système de codage et décodage conforme à l'une des revendications 1 à 4, caractérisé en ce chaque moyen de décodage (23) restituant les bits de rang n comprend une porte logique à seuil MOS (231-232) dont le drain de son transistor inverseur (231) est pratiquement relié à la sortie (21) du déccdeur restituant les bits de N-n rang n, et 2 n transistors MOS injecteurs de courant (233) ayant leurs sources reliées à la grille du transistor inverseur (231) de la porte à seuil et à une sortie (230) des moyens d'équidistribution du ccurrt t (220), l'un des transistors injecteurs de cou-ant ayant sa grille reliée à son drain tandis que les autres ont leurs grilles respectivement reliées à des sorties (21) des autres circuits de décodage (23) des bits de directement et rangs n+l à N/ à travers des moyens (236) effectuant les différents produits logiques des bits de rangs n+l à N. 8 - Système de codage et décodage conforme à la revendication 7, caractérisé en ce que le facteur ee gain de chaque transistor injecteur de courant est déterminé afin que ladite porte à seuil (231-232) puisse commuter en sortie à chaque transition du niveau logique bas au niveau logique haut parmi les 2N-n transitions possibles lorsque sa tension grille est pratiquement la moyenne des deux tensions basse et haute correspondant aux courants de grille compris entre les detx niveaux de chacune desdites 2 transitions en courante