Brevet FR2473815A1 — publié le 19810717

"Perfectionnement à un circuit logique MOS dynamique réali- sé en technique d'entrelacement." La présente invention concerne un circuit numérique intégré comportant des transistors à effet de champ réali- sés en technologie MOS, dans lesquels est monté un circuit combinatoire comportant diverses lignes d'interconnexions construites selon la technique dite "d'entrelacement", pour l'exécution d'une opération logique sur un certain nombre de signaux d'entrée, des moyens étant présents pour l'ame- née de ces signaux d'entrée et une sortie étant présente et couplée à un premier point de jonction du circuit dont le potentiel à un certain moment est représentatif du résul- tat de l'opération logique, ce potentiel étant déterminé par le fait que la capacité présente sur le premier point de jonction est chargée ou non. Un tel circuit est connu par les composants intégrés SAB 3022B, SAB 3032D de Philips. Dans cette réalisation, on utilise un circuit N-MOS réalisé dans une technique biphasée dynamique, qui fonctionne de la manière suivante Un circuit tampon, qui est rythmé par des signaux d'horloge ne se chevauchant pas, transfère l'information logique d'un point de jonction d'un circuit combinatoire' avec un retard d'une période d'horloge vers une sortie. Il est alors important pour la fiabilité du transfert de l'in- formation que ce point de jonction ait déjà acquis un poten- tiel déterminé lors de la réception de cette information. En d'autres termes, le point de jonction doit être chargé au moment o l'information arrive:Lorsqu'un "1" logique doit être transmis par l'intermédiaire du point de jonction, celui-ci est isolé après la charge jusqu'à ce que le po- tentiel (qui dans ce cas reste haut) en soit échantilloné en vue de la poursuite du transfert de l'information. Lors- qu'un "O" logique doit être transmis, le point de jonction est déchargé jusqu'à un bas potentiel par l'intermédiaire d'une ou de plusieurs lignes d'interconnexion du circuit combinatoire, après quoi ce potentiel est échantillonné. 247381S On constate que lorsqu'on utilise un tel circuit, des limitations apparaissent en ce qui concerne la fréquen- ce des signaux d'horloge utilisés par le fait que la charge et avant tout la décharge du point de jonction prennent trop de temps. Ceci est provoqué par le fait que de nom- breuses lignes d'interconnexion du circuit combinatoire sont connectées au point de jonction, ce qui entraîne que la capacité de ce point de jonction est notable, tandis que, par exemple, la décharge doit dans certaines circonstances pouvoir se dérouler par l'intermédiaire d'une telle ligne d'interconnexion. U convient b noter a ce sujet cqne teILe JMed' dercon- nexid qui est condictriie firme encore une ifsistance à ne pas neg1ger qÉ iinuf- ee dévoxablement l temps ie décharge. Onne peut diinuoer k&1te résistance que par utilisation de transistors plus grands, ce qui est défavorable en ce qui concerne la surface de substrat uti- lisée. L'invention a pour but de procurer un circuit du type mentionné dans le préambule qui permette une vitesse de traitement accrue de l'information, ce qui signifie que l'on peut travailler avec des signaux d'horloge plus rapi- des. A cet effet, conformément à l'invention, dans un cir- cuit du type précité, chaque ligne d'interconnexion est pourvue d'un transistor de charge, tandis que pour séparer les lignes d'interconnexion distinctes les unes des autres, un transistor connecté comme une porte de passage est prévu pour chacune d'elles, la connexion d'électrode de commande- de ce transistor étant chaque fois connectée à la ligne d'interconnexion correspondante, et des connexions de sour- ce et de drain de ces transistors étant connectées en série entre un point de référence commun et le premier point de jonction. L'avantage du circuit conforme à l'invention est que, alors que les fréquences d'horloge habituelles sont voisines de 50 kHz, on peut travailler maintenant avec des fréquen- ces d'horloge d'environ 500 kHz, ce qui signifie que le circuit fonctionne dix fois plus vite. L'invention sera décrite ci-après plus en détail avec référence au dessin annexé dans lequel: - la figure 1 est une vue d'une forme d'exécution de l'invention, et - la figure 2 illustre l'allure des signaux d'horloge nécessaires pour un bon fonctionnement du circuit de la figure 1. Le circuit représenté sur la figure 1 comporte des 1O transistors à effet de champ à électrode de commande isolée du type à enrichissement, tels que les transistors T13, T14 et T15 et du type à appauvrissement, tels que les transis- tors T1, T3 et T8* La borne d'alimentation porte la référence UB et sa tension est par exemple de +5 V. Un potentiel de référence commun est prévu et est indiqué sur le dessin par le symbo- le de masse connu. Deux signaux d'horloge, qui sont représentés sur la figure 2, commandent le circuit. Ces deux signaux d'horloge sont indiqués par les références 01 et 02. Les signaux d'horloge sont commutés entre le niveau logique "0" et le niveau logique "1", le niveau logique "1" correspondant par exemple à une tension de +4 V et le niveau logique "0" par exemple à une tension cie O V. Le circuit est formé principalement de trois parties une partie est le circuit tampon habituel formé des tran- sistors T2 à T9 inclus. Au premier point de jonction D du circuit, des difficultés se présentaient dans la réalisa- tion jusqu'à présent courante, parce que ce point de jonc- tion devait, pour la reprise de l'information du circuit combinatoire, être rapidement chargé et éventuellement être à nouveau rapidement déchargé, étant entendu que, comme dans la réalisation conforme à l'invention, le signal d'hor- loge 02 était le signal d'horloge de charge et le signal d'horloge 01 était le signal d'horloge d'échantillonnage. La deuxième partie est le circuit combinatoire qui 2 4 738 1 5 dans ce cas est formé de 3 bâtons. Dans les bâtons sont placés les transistors TA, TB, TC commandés par le signal d'horloge $1. Les bâtons comportent d'autres transistors dont les électrodes de commande sont connectées aux bornes d'entrée Ai, Ai, A3, BI, B2,-B3, Cl, C2 et C3 par l'intermé- diaire desquelles l'information d'entrée est présentée. Le résultat de l'opération logique réalisée par le circuit com- binatoire devient disponible respectivement aux sorties Q et QN du circuit tampon. Pour pouvoir charger et décharger rapidement le point D du circuit et ainsi pouvoir utiliser une fréquence d'hor- loge plus élevée, dans la forme d'exécution de l'invention représentée à la figure 1, sept transistors supplémentaires sont prévus dans le circuit combinatoire et forment la troi- sième partie du circuit. Il s'agit des transistors de charge.T10, Tii et T12 dont les électrodes de commande sont connectées au conducteur d'horloge 02, de sorte que lorsque 02 se trouve au niveau logique "1" les points DA, DB, DC du circuit sont chargés, ainsi que des transistors de portes de passage T13, T14 et T15 qui rendent possible une séparation entre les lignes d'in- terconnexion distinctes. Lorsque, par exemple, un "O" logi- que de la ligne A doit être transféré, le point DA du circuit doit être rapidement déchargé. Si les lignes A, B et C étaient toutes connectées directement au point D du circuit, non seulement le point A, mais aussi les points DB et DC qui y sont connectés devraient être conjointement déchargés, ce qui prend naturellement du temps. La présence des transistors Tl, T13, T14 et T15 rend possible de ne décharger que le point DA, DB ou DC. Ceci est beaucoup plus rapide, car la capacité d'un seul point doit maintenant être déchargée par l'intermédiaire de la ligne associée. Un tel circuit N-MOS, réalisé par la technique dite biphasée dynamique, fonctionne de la manière suivante:- Un circuit tampon, qui est rythmé par les signaux d'horloge 01 et 02 qui ne se chevauchent pas dans le temps, transfère le potentiel du point de jonction D (niveau logique 24738 t5 ljil ou "0") par l'intermédiaire des transistors T2 et T7 avec un retard d'une période d'horloge T vers la sortie Q ou vers la sortie inversée QN. Le potentiel du point de jonction D est déterminé dans le circuit conforme à l'inven- tion par les potentiels des points de jonction DA, DB et DC des lignes distinctes. Etant donné que les lignes sont sé- parées les unes des autres, les points DA, DB et DC sont chacun chargés séparément par l'intermédiaire du transistor de charge associé pendant le temps o 02 est "haut". En fonction de l'information présentée sur les bornes d'entrée A1, A2, A3, B1, B2, B3, C1, C2 et C3, une ou plu- sieurs des lignes A, B et C peuvent devenir conductrices, grâce à quoi pendant le temps o 02 est haut et o les tran- sistors TA, TB et TC sont donc ouverts, la charge du ou des points associé(s) à la (aux) ligne(s) conductrice(s) est évacuée. La réalisation représentée par le dessin pour les lignes A, B et C du circuit combinatoire ne constitue qu'un exemple. Elle peut être adaptée à volonté à la fonction à réaliser. Du fait de la décharge d'un ou de plusieurs des points DA, DB ou DC par l'intermédiaire de la ou des lignes asso- ciées l'électrode de commande connectée du ou des transis- tors correspondants, à savoir T13, T14 ou T15 passe au ni- veau logique "0" de sorte que le ou les transistors corres- pondants T13, T14 et T15 sont bloqués et que par conséquent le transistor Tl peut rapidement charger le point de jonc- tion D jusqu'au potentiel d'un "1" logique. Etant donné que pendant la phase d'échantillonnage, donc lorsque le signal d'horloge 01 se trouve au niveau logique "1", le transistor T2 est conducteur, le niveau présent au point de jonction D du circuit est également appliqué à l'électrode de com- mande du transistor T4 et y est maintenu lorsque le tran- sistor T2 est à nouveau bloqué à la fin de la phase d'é- chantillonnage. Les autres transistors T3, T5, T6, T8, T9 et T7 cons- tituent un circuit qui est déjà utilisé et qui est égale- ment connu comme circuit tampon. Il convient de noter encore 24738 '15 ici que par l'utilisation conformément à l'invention des transistors T13, T14, T15 et du transistor de charge Tl, le signal présent sir le point de jonction D est inversé par rapport à celui observé dans-le circuit connu jusqu'à pré- sent des hommes de métier, de telle sorte que l'on réalise de cette façon une inversion du signal. 24738 13 REVENDICATION Circuit numérique intégré comportant des transistors à effet de champ réalisés en technologie MOS, dans lequel est monté un circuit combinatoire comportant diverses lignes d'interconnexion (A, B, C) construites suivant la technique dite"d'entrelacement", pour l'exécution d'une opération logique sur un certain nombre de signaux d'entrée (A1, A2 B1... C3), des moyens étant présents pour l'amenée de ces signaux d'entrée et une sortie (Q) étant présente et couplée à un premier point de jonction (D) du circuit dont le poten- tiel à un certain moment est représentatif du résultat de l'opération logique, ce potentiel étant déterminé par le fait que la capacité présente sur le premier point de jonc- tion (D) est chargée ou non, caractérisé en ce que chaque ligne d'interconnexion (A,B,C) est pourvue d'un transistor de charge (Tlo, Til, T12), tandis que pour séparer les unes des autres des lignes d'interconnexion distinctes, un tran- sistor connecté comme une porte de passage (T13, T4,T5) est prévu pour chacune d'elles, la connexion d'électrode de commande de ce transistor (T13, T14, T15) étant connectée à la ligne d'interconnexion correspondante et des connexions de source et de drain de ces transistors étant connectées en série entre un point de référence commun et le premier point de jonction (D).