Brevet FR2463997A1 — publié le 19810227

NOJ. 1980 L'invention concerne un circuit permettant de dériver, à partir d'un signal numérique présentant un "jitr" (variation de phase), un signal sous forme d'une suite de bits, en vue d'évaluer ledit "jitter". De.tels circuits sont par exemple nécessaires pour pou- voir mesurer les variations du temps de phase d'un signal numé- rique, à l'aide d'un strument de mesure du "Jitter", du genre de ceux connus par ailleurs pour la suppression du "jitter" dans un régénérateur de rythme. Le but de l'invention est de proposer un circuit per- mettant de transposer si possible sans faute l'effet du "jitter" d'un signal numérique sur un signal sous forme d'une suite de bits dont la cadence est dérivée du numérique. Ce but est réalisé par un oscillateur du système marche-arrêt (5, 7; 14, 16) qui reste bloqué par le début de chaque bit "un" du signal numérique DS, et qui est libéré après une période de retardiq, inférieure à la période des bits TB, et ceci sous une phase définie. Il est vrai que l'on connaîit déjà des régénérateurs dans la technique des transmissions selon le principe PCM (pulse- code-modulation) pour y supprimer le "jitter", mais par suite du principe des circuits employés - boucle de réglage de phase (PLL = phase locked loop) - ils n'y arrivent que d'une façon imparfaite: Pour leurs besoins, la suppression de phase doit être réalisée jusqu'à une fréquence limite aussi basse que pos- sible. Il serait par contre difficile et très coûteux de réali- ser de tels circuits qui auraient une fréquence limite suffi- samment élevée pour satisfaire aux exigences de la présente inventinn. La figure 1 présente le schéma de principe du circuit PLL d'un régénérateur. Il comprend un oscillateur VC0 commandé par une tension, un comparateur de phase P et un filtre passe- bas F. Sa fonction de transfert de phase a = f(w) - (o. a 9e est la phase de la tension de sortiee celle de la tension d'entrée et Wla fréquence (circonférencielle) -, ne garde sa valeur f (b) = I que Jusqu'à la fréquence limite W1 relative- ment basse. Au-dessus de cette limite, cette fonction de trans- fert diminue rapidement (fig. 2). A grands frais, il serait certes possible de réaliser 2 2t4O N .-1980 pour Ies besoins de l'invention un circuit PLL dont la fré- quence limite soit plus élevée et permettrait la transmission du "Jittering". Il en résulterait toutefois une série de difficultés et d'inconvénients. Une fréquence limite élevée exigerait une forte amplification dans le circuit de réglage. L'amplification du circuit serait de plus déterminée par le coefficient de transmission Kp du comparateur de phase P, qui n'est pas constant, mais dépend de la valeur du signal numérique. Si l'on définit y par Nombre des "un" du signal numérique dans l'intervalle Tm Nombre maximal possible des "un" du signal numérique dans l'intervalle Tm on peut admettre que Kp. Ceci aurait l'inconvénient que la fonction de transfert du PLL serait variable en fonction du modèle employé. Ceci ne saurait être évité qu'en variant l'am- plification du circuit du PLL en fonction de, au moyen d'un deuxième régulateur, non prévu dans la fig. 1, afin de mainte- nir cette amplification à une valeur constante. Un autre inconvénient consisterait dans le fait que le comparateur des phases lui-même exigerait un circuit relative- ment complexe, étant donné qu'il serait appelé de traiter un signal PCM, c'est-à-dire qu'il ne saurait commencer une com- paraison de phases avant le premier "un" du signal numérique. Une forme particulièrement avantageuse de l'invention est réalisée en prévoyant un oscillateur constitué par trois cir- cuits monostables (3,5,7) produisant respectivement des signaux dec sortie positifs d'une durée detr1,Y'2 et'3, dont le deuxième (5) et le troisième (7) sont opérés par la fin d'une impulsion, et dont le deuxième monostable (5) produit une impulsion de du- rée plus longue (rC'2) que celle ('t3) du troisième monostable (7). Il agit par sa sortie (Q2) sur l'entrée de commande (8) du troisième monostable (7). Le deuxième monostable (5) possède deux entrées de commande (4,9), dont l'une (4) est raccordée à la sortie (Q1) du premier monostable (3) qui est actionné par les débuts des impulsions numériques (DS) et dont la durée d'impulsion (Y 1) correspond i peu près à la durée (t 2) des impulsions du deuxième monostable (5). L'autre entrée de com- mande (9) du monostable (5) étant raccordée à la sortie (Q3) du troisième monostable (7), dont l'entrée de blocage (6) est 3 2 O4 NV. 1980 reliée à la sortie inversée (Q1) du premier monostable (3). Une variante du circuit décrit ci-dessus prévoit que les durées des impulsions (q1l et re52) du premier et du deuxième monostable (3,5) sont à peu près les mêmes et corres- pondent à environ 2 de la durée nominale de la période de bits TB, alors que la durée des impulsions (13) du troisième monostable (7) est d'environ 1 TB. 3,B L'invention est décrite à l'aide de figures se référant schématiquement à deux exemples d'exécutions, à savoir: Fig. 3 est un schéma de principe logique d'un premier exem- ple d'exécution Fig. 4 est un diagramme d'impulsions fournies par un disposi- tif selon Fig. 3 Fig. 5 est un schéma de principe logique d'un deuxième exem- ple d'exécution Fig. 6 est un diagramme d'impulsions fournies par un disposi- tif selon Fig. 5 Dans le premier exemple d'exécution selon figure 3, une borne d'entrée 1 est connectée à l'entrée de commande (trigger) 2 du premier monostable 3 réagissant aux flancs mon- tants des impulsions d'un signal numérique DS pour produire dans le monostable 3 une impulsion de duréet"1. La première sortie Q1 de ce premier monostable est reliée à une première entrée 4 d'un deuxième monostable 5 pour déclencher à chaque fin d'impulsions ("flanc tombant") reçue de Q1 une impulsion de duréet2 à la sortie Q2 du deuxième monostable 5. Une deuxième sortie, invertie QI du monostable 3 agit sur une entrée de blocage 6 d'un troisième monostable 7. La sortie Q2 du deuxième monostable 5, qui fournit également le signal T indiquant la cadence des bits transmis, actionne l'entrée 8 du troisième monosta>e 7, sensible aux "flancs tombants" d'impulsions reçues. La sortie Q3 du troisième monostable 7 fournit des impulsions de durée '3 et les applique à une deuxième entrée 9 du deuxième monstable 5, également sensible aux "flancs tombants" de ces impulsions (43). Le signal numérique DS actionne le premier monostable 3 qui reste activé pendant sa duréeet1. Lorsqu'il retombe dans sa position de repos, il actionne le deuxième monostable 5 qui, à son tour, reste enclenché pendant sa duréee'2, puis actionne 4 24NO 1980 en retombant au repos, le trdsième monostable 7, à condition que ce dernier n'ait pas été bloqué à son entrée 6 par une nouvelle impulsion provenant de la sortie Q1 dupremier monostable 3 qui aurait entre temps de nouveau répondu à une impulsion numérique DS. Si l'on se réfère à la figure 4, et en admettant un si- gnal numérique 110100 le pamier monostable 3 est enclenché une seconde fois au moment t1 par le signal numérique DS, de sorte qu'il se trouve encore dans sa position activée au moment o le deuxième monostable 5 retombe au repos. 4e moment le troisième monostable 7 est bloqué par (Qi + 6). De cette façon, un zéro du signal numérique DS a pour conséquence qu'au moment de la retombée du deuxième monostable 5, le troisième monosta- ble 7 peut ôte activé par son entrée 8, n'étant pas bloqué à son entrée 6. Lorsque le troisième monostable 7 retombe au repos après sa durée d'impulsion deuxième monostable 5 par sa deuxième entrée 9. Les deux mono- stables 5 et 7 constituent donc une sorte d'oscillateur du système marchearrét, qui rempe les zéros du signal numérique DS par des bits. Il est recommandable de choisir les durées de maintien des trois monostables comme suit: 2 1 3 3 Dans le deuxième exemple d'exécution illustré dans la figure 5, une borne d'entrée 10 est reliée à l'entrée d'un générateur d'impulsions 11 qui produit, à chaque bit "un" du signal numérique DS, à sa sortie 12 une impulsion négative de durée Tw. Sa sortie 12 est connectée d'une part à l'entrée 13 d'un oscillateur 14, et d'autre part à l'entrée de position- nement 15 d'un diviseur de fréquence 16 ayant un rapport de division n: 1. Une entrée 17 du diviseur de fréquence 16 est reliée à la sortie 18 de l'oscillateur 14, de sorte qu'à la sortie 19 du diviseur de fréquence 16 apparatt le signal de cadence de bits T. L'oscillateur 14 est constitué de telle sorte, qu'il est d'abord bloqué par un signal appoprié atteignant son entrée 13, puis transféré sur une position de départ définie, o il est de nouveau mis en route. Sa fréquence correspond à n fois la valeur nominale de la fréquence des bits 1. TB La première impulsion produite par l'oscillateur 14 après une telle opération d'ajustage positionne le diviseur de fréquence 16 également dans sa première position QI des n positions possibles, et que le diviseur de fréquence occupe jusqu'à l'arrivée de la prochaine impulsion de l'oscillateur 14, Si aucun autre bit "un" n'arrive, la sortie 12 du généra- teur 11 ne produit pas d'autre impulsion. L'oscillateur 14 continue alors d'osciller avec la fréquence nominale des bits, multipliée par n, et le diviseur de fréquence 16 reprend après n impulsions de nouveau sa position Q1, Les nouveaux bits "un" ont alors tout de suite l'effet de repositionner le di- vis/eur de fréquence 16 sur QI et initier un nouveau départ de l'oscillateur 14, alors que la position de la phase par rapport à l'axe des durées absolues de l'oscillateur 14 est adaptée en fonction de l'arrivée du nouveau bit "un" DS en fonction du temps. Le diviseur de fréquence 16 reprend sans égards à la densité des signaux numériques DS sa position Ql à une fréquence qui correspond à la fréquence momentanée effective de la suite des bits, soit 1. TB L'invention présente l'avantage que l'oscillateur du système marche-arrêt fonctionne à une fréquence libre qui cor- respond à la valeur théorique de la cadence des bits, et qu'elle ne comprend pratiquement aucune suppression du jitter qui serait variable en fonction de la fréquence du jitter. L'invention est donc à même de dériver d'un signal numé- rique DS affecté d'une variation de phase (=jitter) une cadence de bits uniforme correspondante, et offre de ce fait une in- formation pratiquement sans fautes concernant le temps de phase de chaque bit numérique particulier. Elle convient donc parti- culièrement bien lorsqu'il s'agit d'évaluer le jitter d'un signal numérique à l'aide d'un appareil de mesure d'un jitter périodique. Des signaux comprenant une suite ininterrompue de "uns" sont transmis absolument sans faute en ce qui coroerne le jitter. Selon une autre application, l'invention se prOte d'une façon générale à 'extraire" une cadence d'un signal numérique, à condition que ce dernier se présente sans distorsions notables. 4 àt It U i. 1980 6 2' 1ú MI Ig8o Une autre application peut être trouvée dans la trans- mission de données pour ordinateurs, po ex. pour l'échange d'in- formations entre un système central et des stations terminales, puisque le synchronisme est déjà établi au reçu du premier bit "un" de la donnée transmise. 7 E PF dt2 REVENDICATIONS 1. Circuit permettant de dériver un signal sous forme d'une suite de bits à partir d'un signal numérique présentant un "Jitter" (variation de phase), caractérisé par un oscilla- teur du système marche-arrêt (5,7; 14,16), qui reste bloqué par le début de chaque bit "un" du signal numérique DS, et qui est libéré après une période de retardt'1, inférieure à la période des bits TB, et ceci sous une Amse définie. 2. Circuit selon la revendication 1, caractérisé par le fait que l'oscillateur est constitué par trois circuits monosta- bles (3,5,7) produisant respectivement des signaux de sorties posi- tifs d'une durée dee1,t'2 ety 3, dont le deuxième (5) et le troisième (7) sont opérés par la fin d'une impulsion, et dont le deuxième monostable (5) produit une impulsion de durée plus longue (T2) que celle ( agit par sa sortie (Q2) sur l'entrée de commande (8) du troi- sième monostable (7), que le deuxième monostable (5) possède deux entrées de commande (4,9), dont l'une (4) est raccordée à la sortie (Q1) du premier monostable (3) qui est actionné par les débuts des impulsions numériques (DS) et dont la durée des impulsions (t'1) correspond à peu près à la durée (t2) des impulsions du deuxième monostable (5), l'autre entrée de comman- de (9) du deuxième monostable (5) étant raccordée à la sortie (Q3) du troisième monostable (7), dont l'entrée de blocage (6) est reliée à la sortie inversée (Q) du premier monostable (3). 3. Circuit selon la revendication 2, caractérisé par le fait que les durées des impulsions (Y1 et r2) du premier et du deuxième monostable (3, 5) sont à peu près les mêmes et correspondent à environ 2 de la durée nominale de la période de bits TB, alors que la Purée des impulsions ('3) du troi- sième monstable (7) est d'environ 1 TB. 4. Circuit selon revendication 1, caractérisé par le fait que sa borne d'entrée (10) est reliée à l'entrée d'un générateur d'impulsions (11) qui prodit à sa sortie (12), en réponse à chaque bit "un" du signal numérique (DS), une impul- sion négative de durée Tw, que cette sortie (12) est connectée d'une part à l'entrée (13) d'un oscillateur (14) et d'autre part à une entrée dite de positionnement (15) d'un diviseur de fréquence (16) ayant un rapport de division n: 1, que 8 2 4 NOV. 1980 l'oscillateur (14) alimente par sa sortie (18) l'entrée (17) du diviseur de fréquence (16) et qu'il est constitué de telle sorte qu'il est d'abord bloqué par l'impulsion Tw du généra- teur (11), puis transféré sur une position de départ définie, et de nouveau mis en route à sa fréquence1qui correspond à n fois la valeur nominale de la fréquence -T des bits T four- nis par le circuit, à la sortie (19) du diviseur de fré- quence (16). 5. Circuit selon revendication 4, caractérisé par le fait que la durée Tw de l'impulsion de commande apparaissant à la sortie (12) du générateur dtimpulsions (11) correspond à peu près à la moitié de la valeur nominale de la période TB de la suite des bits T produits par le circuit.