Brevet FR2467412A1 — publié le 19810417

La présente invention se rapporte aux dispositifs de détection de cibles, par un radar à impulsions comportant un contrôle automatique du gain du récepteur et des circuits permettant une intégration des signaux, provenant d'une même cible sur plusieurs récurrences. I1 est connu de réguler le taux des fausses alarmes et d'améliorer ainsi la détection d'une cible, compte tenu de divers signaux parasites superposés au signal utile, les signaux parasites provenant notamment du bruit de surface, connu sous le,nomanglo-saxon de "clutter". La régulation a pour effet de maintenir pour un certain nombre de tranches de distance de la récurrence. Suivant l'art antérieur, cette régulation peut être obtenue par des méthodes numériques et notamment par un filtre numérique récursif décrit dans un article de G.M. DILLARD dans la revue "IEEE TRANSACTIONS ON AEROSPACE AND ELECTRONIC SYSTEM, VOL AES-12, nO 6 (novembre 1976) page 793. Le dispositif a le désavantage de ne pas présenter une grande dynamique et d'être d'une mise en oeuvre complexe. Pour remédier à ces inconvénients, le dispositif suivant l'invention comporte un traitement numérique réalisé à partir d'un codage élémentaire du signal vidéofréquence. Ce dispositif possède une grande dynamique et il est de réalisation simple. Brièvement,l'invention concerne un dispositif de détection de cibles par signaux radar en présence de bruit, dans lequel un amplificateur estrégulé par un dispositif de contrôle automatique de gain (CAG)fournissant des signaux vidéofréquences ainsi appliqués à un circuit de post-intégration pour ces signaux sur plusieurs récurrences du radar, ce circuit de post-intégration fournissant des signaux d'alarme, ce dispositif étant caractérisé en premier lieu en ce qu'il comprend : un premier circuit à seuil recevant les signaux vidéofréquence d'amplitude u, qui sont comparés au seuil uG ; un circuit d'horloge fournissant les signaux d'horloge H appliqués au circuit à seuil, ces signaux étant transmis, si u UG, à un compteur comptant pendant des temps pt, où t est le temps de résolution du radar, et p un nombre entier, le nombre d'impulsions comptées N étant appliqué à un circuit d'addition et de soustraction qui fournit des signaux correspondant au nombre AN=N-No, NOétant un nombre constant ; une première mémoire à écriture et lecture (RAM) stockant les nombres Nl aux adresses correspondant aux tranches de temps de durée pt, divisant le temps d'une récurrence de durée Qt, Q étant un nombre entier, les nombres Nlreprésentant en numérique la valeur à appliquer sur le CAG ; un circuit de contrôle commandant la lectureetl'écriture de cette première mémoire (RAM) , le contenu de cette mémoire (RAM) étant transféré successivement au CAG et à un second circuit d'addition et de soustraction, qui reçoit les valeurs AN du premier circuit d'addition et soustraction, le second circuit d'addition et de soustraction fournissant la valeur N1 +hN, qui. est inscrite dans cette première mémoire (RAM) ; et que le circuit de post-intégration comprend : un second circuit à seuil recevant le signal vidéofréquence u et ayant un seuil ui , et en ce que l'intégration est obtenue dans une seconde mémoire (RAM) qui stocke des valeurs successives N2 d'alarmes pendant des temps de durée t de sorte qu'un signal d'alarme est généré en présence d'une cible après un certain nombre de récurrences. D'autres avantages ressortiront de la description illustrée par les figures qui représentent fig.l - le schéma de principe du contrôle automatique de gain (CAG) et de la post-intégration suivant l'invention ; fig.2 - un schéma plus détaillé de ces circuits de CAG ; fig.3 - un schéma d'un circuit de butée faisant partie des circuits de CAG fig.4 - un schéma plus détaillé des circuits de post-inté gration ; fig.5 - un schéma d'un circuit de butée faisant partie des circuits de post-intégration fig.6 - des chronogrammes des signaux des circuits de CAG ; fig.7 - des chronogrammes des signaux de la post-intégration ; La figure 1 montre le schéma d'un exemple de réalisation du dispositif 1suivant l'invention. Le signal reçu par le radar, après sa transposition à la fréquence intermédiaire, est appliqué en S à un amplificateur à gain variable 1.Le signal amplifié est détecté par le détecteur 15 fournissant le signal vidéofréquence u. Le signal u est appliqué d'une part au circuit de contrôle automatique de gain appelé CAG, et d'autre part à un circuit de détection de cible par intégration sur plusieurs récurrences du radar,ce circuit étant appelé circuit de post-intégration. A l'entrée du circuit CAG est placé un circuit à seuil 2, ce seuil ayant une valeur prédéterminée uG. Le circuit à seuil 2 reçoit le signal vidéofréquence u ainsi que des impulsions d'horloge H, fournies par un circuit d'horloge 8. Si le signal u dépasse le seuil uG les impulsions d'horloge sont transmises à un compteur 3. Le comptage est arrêté par le signal de remise à zéro R. Les signaux R sont fournis par le circuit de contrôle 7 piloté par le circuit d'horloge 8. On définit un temps de résolution temporelle t des signaux radar, auquel correspond la distance L, telle que L=ct/2, où c -est la vitesse des ondes électro-magnétiques, on prend un temps pt, p étant un nombre entier, comme temps d'intégration pour le CAGr La période du signal R est donc pt. La durée totale d'une récurrence est Qt, Q étant un nombre entier et dans une réalisation préférentielle on prend t = 0,220 ps , p = 16 et Q = 2056 Le nombre d'impulsions comptées par le compteur 3 pendant un temps pt est N. Ce nombre est appliqué à un circuit sous tractéur 4 qui réalise l'opération N-No. No est un nombre prédéterminé qui fixe le niveau moyen du bruit à l'entrée du circuit à seuil 2. Le nombre N-No est appliqué à un circuit d'intégration 5 contenant notamment une mémoire à écriture et lecture connue sous le nom de RAM.Cette RAM contient aux adresses des tranches successives de durée pt, des nombres N1 correspondant aux valeurs du gain à appliquer au récepteur 1 par l'intermédiaire d'un circuit de conversion numériaue-analogique, contenu dans les circuits d'interface CAG 6. Le circuit de contre 7 fournit les adresses de la RAM ainsi que les signaux d'écriture et de lecture E1 et G1 de cette RAM et de ses mémoires tampons. Finalement, le circuit d'intégration 5 à partir de la valeur de N-N0 et de la valeur N1 fournie par la RAM permet de calculer une nouvelle valeur de N1 et de l'écrire dans la RAM pour la séquence suivante. Le circuit de post-intégration 11 reçoit les signaux d'un second circuit à seuil 9, de seuil u. recevant également le signal vidéofréquence u. Si u est supérieur au seuil ui, un signal d'alarme binaire P est ransmis au circuit d'intégration 11. Cette intégration se fait sur r récurrences, le temps d'observation pour chaque détection d'alarme étant t. Un nombre N2 correspondant aux alarmes détectées successivement pour le meme temps de durée t dans les r récurrences est stocké dans une seconde RAM aux adresses correspondant aux temps d'observation. (Le circuit 11 sera détaillé plus loin). A la fin des r récurrences, dans une réalisation préféren tielle, pour laquelle r = 32, si N2 M où M est un nombre prédéterminé, un signal Ss sera transmis,comme cible détectée, aux circuits de visualisation. La figure 2 montre un schéma plus détaillé du dispositif de CAG suivant une réalisation de l'invention. Le compteur 3, arrêté par le signal R transmet sous forme numérique le nombre d'impulsions comptées N. Sur la figure, on a représenté une transmission de N avec 4 bits. Le circuit soustracteur 4 reçoit les nombres N et N0 et fournit à sa sortie le nombre AN = N-N0. La RAM 52 mémorise aux adresses A1 les nombres N1 correspondant à la valeur numérique du CAG pour les tranches de durés pt, N1 étant transféré par les signaux E1 et G1 vers les mémoire tampon lecture 53 et écriture 55 sous le contrôle des circuits e de la figure 1. Le circuit.8 fournit également les signaux G1 de lecture de la mémoire tampon 53 et les signaux d'écriture E1 de-la mémoire tampon 55. Le contenu de la mémoire tampon 55,par le signal E1 est transféré au circuit d'addition ou de soustraction 51, ainsi qu a un circuit de butée 56. Le circuit 51 reçoit d'autre part le nombre AN. Sur la figure 2 on a représenté un traitement sur le nombre N1 avec 8 bits, ce nombre représente la valeur du gain à appliquer au CAG. Si le nombre N1 fourni par la RAM 52 est tel que NB M1 et M2 sont des nombres prédéterminés évitant le passage à o de N1 ou le dépassement de capacité des mémoires et des circuits. Le contenu de la mémoire tampon 53 est transféré par le signal G1 vers l'interface numérique CAG 61. Le signal numérique est transformé en signal analogique par le circuit 62. Ce signal analogique 56 commande le récepteur 1 en La figure 3 montre le schéma d'une réalisation préférentielle de la butée 56. Des 8 bits du nombre N1: b71 b61 b5, b4 b31 b2, bl et b fournis par la mémoire tampon écriture 55, les 4 bits de rang le plus élevés : b7, b6, b5, b4 sont appliqués dans le circuit de butée 56 à un premier circuit "ET", 41.Des inverseurs tel que I permettent l'obtention des valeurs complé- mentaires de ces 4 bits : b7, b61 b5, b4. Ces 4 bits complémentaires sont appliqués à un second circuit 11ET",42. Les signaux binaires SB et 8H fournis par les circuits "ET" 41 et 42 sont appliqués au circuit d'addition ou de soustraction 51 (fig.2). Si SH = 1 que l'on appelle état de butée haute, N1# > 240, on prend M1 = 16. Si SB = 1, que l'on appelle état de butée basse, N1 # 16, on prend M2 = 8. Le circuit de post-intégration 11 suivant une réalisation préférentielle, est montré figure 4 ; cette intégration se fai sant sur r récurrences, on prend r = 32. A chaque tranche de temps correspond l'adresse A2 à 10 bits dans la mémoire RAM, 113. C'est cette RAM qui mémorise les nombres N2 correspondant à l'intégration. Ces nombres sont transférés dans une autre mémoire tampon 114, la lecture étant commandée par un signal G2. Les nombres correspondant aux alarmes N2 sont envoyés vers un circuit d'addition ou de soustraction 112, ainsi que sur un second circuit de butée 111. Ce circuit 111 reçoit par ailleurs les signaux binaires P de dépassement de u du seuil ui par le circuit 9,u étant régulé par les circuits CAG déjà décrits. Si le circuit 111 n'est pas en butée, il émettra des signaux B et D qui commandent dans le circuit 112 l'opération N2 + 2 si P = 1 et N2 - 1 si P = O. Par contre, s'il y a butée (B = 1, D = 1) 112 ne changera pas le nombre N2 transmis pour écriture dans la RAM 113. La figure 5 montre un exemple de réalisation de la butée 111. Le nombre N2 à 5 bits, a4, a3, a2, al et aO est appliqué au circuit 112. Un circuit "ET" 31 reçoit les bits a4, a3, a2 et a11 et un autre circuit 32 les bits complémentaires a4, a3, a2 et a1 par les inverseurs tels que I1. Le circuit "ET" 31 fournit un signal binaire BH et le circuit "ET" 32 un signal binaire B B Le signal d'alarme P et son complément P obtenu par l'inverseur 12 sont appliqués respectivement aux circuits "OU" 34 et 33. Ces circuits 34 et 33 reçoivent d'autre part respectivement les signaux B B et B H et fournissent les signaux logiques B et D. Si B = 1 et D = O, le circuit 112 fournira le nombre N(1) tel que N(1)= N2. 2 (1) Si B = 1 et D = O, il fournira N 2 = N2-1 et finalement si B = O et D = O, il fournira N(2)= N2 + 2. Le signal d'existence de cible SS correspond au bit de plus haut rang de N2. L'invention sera mieux comprise par les chronogrammes des figures 6 et 7. La figure 6 correspond aux signaux de CAG.La figure 6a montre les signaux du temps d'intégration pt. Le circuit de contrôle 7 de la figure 1 fournit un double adressage de la RAM 52 , pendant la moitié de la période pt. Ce circuit fournit l'adresse A1(n1 + 1) et pendant la seconde moitié l'adresse Al(nl) (fig.6c); n correspond au nombre de la tranche de durée pt présente. L'adresse A1(nl + 1) fournie à la RAM 52 permet la lecture du nombre Nl(n + 1) stocké et transféré dans la mémoire tampon de lecture 53 par le signal G1 fourni par le circuit de contrôle 7 (fig.6d). C'est le signal d'écriture E1 qui permet de lire à l'adresse Al(nl) le nombre N1(n1) qui est transféré dans la mémoire tampon écriture 55 (fig.6e). La figure 6f montre le signal d'écriture du nouveau nombre .(1)(nul) dans la RAM compte tenu du résultat fourni par le circuit 51. Finalement, la figure 6g montre le signal de remise à zéro, R du compteur 3. La figure 7 montre les chronogrammes des circuits de postintégration. La figure 7a montre les signaux du durée T pendant laquelle est fourniel'adresse A2(n2) et ensuite l'adresse A2(n2 + 1). n2 correspond au nombre de la tranche de durée t considérée La figure 7b montre les signaux de lecture G2 de la mémoire tampon 114 (fig.4) et la figure 7c montre les signaux d'écriture E2 dans la RAM 113 du nouveau résultat fourni par le circuit 112. On a décrit ainsi un dispositif de détection de cibles en présence de bruit, par une régulation du niveau du bruit par traitement numérique et d'une intégration numérique sur plusieurs récurrences des signaux radar. I1 est évident que la régulation ainsi que le post-intégration peuvent être obtenus soit l'une soit l'autre par d'autres moyens sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif de détection de cibles par signaux radar en présence de bruit, dans lequel un amplificateur est régulé par un dispositif de contrôle automatique de gain (CAG) fournissant des signaux vidéofréquences appliqués à un circuit de post-intégration pour ces signaux sur plusieurs récurrences du radar, ce circuit de post-intégration fournissant des signaux d'alarme,ce dispositif étant caractérisé en premier lieu en ce qu'il comprend : un premier circuit à seuil (2) recevant les signaux vidéofréquence d'amplitude u, qui sont comparés au seuil uG'; un circuit d'horloge (8) fournissant les signaux d'horloge H appliqués au circuit à seuil (2), ces signaux étant transmis1 si u > uG, à un compteur (3) comptant pendant des temps pt, où t est le temps de résolution du radar1 et p un nombre entier, le nombre d'impulsions comptées N étant appliqué à un circuit d'addition et de soustraction (y} qui fournit des signaux correspondant au nombre AN = N - No, No étant un nombre constant ; une première mémoire à écriture et lecture (RAM) (52) stockant les nombres N1 aux adresses correspondant aux tranches de temps de durée pt, divisant le temps d'une récurrence de durée Qt, Q étant un nombre entier, les nombres N1 représentant en numérique la valeur à appliquer sur le CAG ; un circuit de contrôle (7) commandant la lecture et l'écriture de cette première mémoire (RAM)(52), le contenu de cette mémoire (RAM)(52) étant transféré successivement au CAG et à un second circuit d'addition et de soustraction (51), qui reçoit les valeurs du premier circuit d'addition et soustraction (4), le second circuit d'addition et de soustraction fournissant la valeur N1 + AN, qui est inscrite dans cette première mémoire (RAM)(52) ;;en deuxième lieu en ce que le circuit de post-intégration comprend : un second circuit à seuil (9) recevant le signal vidéofréquence u et ayant un seuil Ui t et en ce que l'intégration est obtenue dans une seconde mémoire (RAM) (113) qui stocke des valeurs successives N2 d'alarmes pendant des temps de durée t de sorte qu'un signal d'alarme est généré en présence d'une cible1 après un certain nombre de récurrences. 2. Dispositif de détection de cibles suivant la revendication 1, caractérisé en ce que la première mémoire (RAM) (52) est reliée à des mémoires tampon écriture (53) et lecture (55), ces mémoires tampon étant commandées par le circuit de contrôle (7) et que la mémoire tampon écriture (55) est reliée au deuxième circuit d'addition et soustrac- tion (51), fournissant les valeurs numériques N1 et que la mémoire tampon de lecture fournit les valeurs N1 à un circuit d'interface (6).. 3. Dispositif de détection de cibles suivant la revendication 2, caractérisé en ce que les signaux fournis par la mémoire tampon (55)sont appliqués aussï à un circuit de butée (56) agissant sur le circuit d'addition et de soustraction (51) réalisant l'opération N1 +N +M1 si NlNB et N1 +N - M1 Ni N1N11 où M1 et M2, NB et N H sont des valeurs prédéterminées compte tenu des capacités des mémoires et des circuits logiques. 4. Dispositif de détection de cibles suivant la revendication 2, caractérisé en ce que la mémoire (RAM) (52) charge une seconde mémoire tampon (53) fournissant la valeur numérique N1 au circuit d'interface (6). 5. Dispositif de détection de cibles suivant la revendication 1, caractérisé en ce que le deuxième circuit à seuil (9) de seuil ui fournit un signal binaire d'alarme P; en ce que la seconde mémoire (RAÇI) (113) mémorise des nombres d'alarmes intégrées N2 aux Q adresses correspondant à la durée t de la séquence de durée Qt, les valeurs de N2 stockées dans cette mémoire (RAM) (113) provenant d'un circuit d'addition et de soustraction (112),qui sous la commande d'un second circuit de butée (111) réalise l'opération N(l)=N2-l si P = O et N(12)= N2 + 2 si P = 1, où 2 N(1) est la nouvelle valeur de N2 ; en ce que si le deuxième 2 circuit de butée indique une valeur N2 trop haute ou trop basse la valeur de N2 n'est pas changée et en ce que le signal d'existence de cible est émis au bout d'un certain nombre de récurrence si N; dépasse une valeur prédéterminée.