Brevet FR2466838A1 — publié le 19810410

-1 - La présente invention concerne des amplifi- cateurs opérationnels et, plus particulièrement, un circuit d'échantillonnage et de gel (ou échantillon- neur-bloqueur) à amplificateur opérationnel perfec- tionné excité par une tension, qui peut 9tre réalisé sous la forme d'un circuit intégré monolithique sans composants extérieurs. Les circuits d'amplificateurs opérationnels du type échantillonnage et gel sont utilisés dans les systèmes d'acquisition de données et de conversion de données (conversion numérique-analogique ou analogique- numérique), dans lesquels il est nécessaire d'échan- tillonner une tension de signal et de "geler" cette tension pendant une certaine période de temps. Un pro- blême qui s'est posé avec de tels circuits concernait la tension offset inhérente au circuit d'échantillon- nage et de gel classique et la variation de cette tension offset avec la température. La "tension offset" peut 8tre définie comme étant la valeur de la tension de sortie lors de l'échantillonnage d'une tension d'en- trée zéro à une température déterminée. Dans les circuits d'échantillonnage et de gel à amplificateur opérationnel, il est désirable d'éliminer la tension offset, car elle introduit des erreurs dans le signal échantillonné. En outre, la va- riation de la tension offset avec la température rend cette erreur fonction de la température et, par consé- quent, impossible à déterminer de manière absolue au moment de la fabrication. Dans les circuits d'échantillonnage et de gel antérieurement proposés, l'élimination de la ten- -2- Sion offset s'effectuait par un ajustement extérieur à l'aide de résistances extérieures. Toutefois, de tels dispositifs d'ajustement de tension offset n'é- taient efficaces que pour la température à laquelle l'ajustement était effectué et, par conséquent, les variations de la tension offset en fonction de la tem- pérature n'étaient pas corrigibles. L'invention a essentiellement pour but de créer un circuit d'échantillonnage et de gel à ampli- ficateur opérationnel perfectionné. Plus précisément, l'invention a pour objet de créer un circuit d'échantillonnage et de gel à am- plificateur opérationnel: - (1) éliminant la tension offset normalement associée à de tels circuits, sans que cette élimination exige un montage extérieur; (2) éliminant les effets des variations de température sur la tension offset; et (3) éliminant les effets de la dérive de tension offset à long terme; - agencé de manière à fonctionner avec une tension d'entrée de mode commun zéro, ce qui simplifie les conditions exigées pour son montage; - particulièrement facile à réaliser sous la forme d'un semi-conducteur de circuit intégré du type MOS sans composants extérieurs. Dans ses grandes lignes, l'invention vise essentiellement un circuit d'échantillonnage et de gel à amplificateur opérationnel, constitué par un ampli- ficateur comportant une section polarisation, par une source de courant constant pour une section amplifica- teur différentiel et par un étage de sortie, tous con- nectés entre des conducteurs d'alimentation communs fournissant des niveaux de tension respectifs VDD et Vss* Tout d'abord, le conducteur d'entrée aboutis- 2466 838 -5 - sant à la borne négative de l'amplificateur opération- nel est connecté par l'intermédiaire d'un premier tran- sistor, dont la grille est reliée à une source de si- gnaux d'horloge "d'échantillonnage". Entre ce transis- tor de commutation et la borne d'entrée négative est branché un condensateur. Un conducteur de réaction par- tant de la sortie de l'amplificateur opérationnel est connecté en parallèle à des second et troisième tran- sistors LDe second transistor est relié au conducteur d'entrée entre le condensateur et la borne d'entrée négative de l'amplificateur opérationnel et la grille de ce transistor est également connectée à la source de signaux d'horloge "d'échantillonnage". Le troisième transistor est connecté au conducteur d'entrée entre le premier transistor et le condensateur et la grille de ce transistor est reliée à la source de signaux d'horloge "de gel". Lorsque le signal d'horloge "d'é- chantillonnage" est appliqu4tour rendre conducteurs les premier et second transistors, la tension d'offset est stockée, par l'intermédiaire du conducteur de sor- tie de réaction de l'amplificateur opérationnel, sur le noeud situé entre le condensateur et la borne d'en- trée négative dudit amplificateur. En même temps, le signal d'entrée VIN est présent sur le noeud extérieur entre le condensateur et le premier transistor. Ulté- rieurement, lorsque le signal d'échantillonnage se termine et que les premier et second transistors se bloquent, le signal de gel est appliqué à la grille du troisième transistor et, sur le noeud extérieur, la tension de sortie est "forcée" à la valeur de VIN Ainsi, VIN se trouve échantillonnée et gelée et la tension d'offset de l'amplificateur opérationnel a été éliminée. Si le second transistor est réalisé avec une géométrie relativement petite et si le condensateur a une capacité relativement grande, la tension d'offset 2'466b.38 produite par la "fuite" de commutation (c'est-à-dire au moment o le second transistor se bloque) peut être maintenue relativement faible. Un tel amplifica- teur, contraint de fonctionner avec une tension de mode commun zéro, offre d'importants avantages lors- qu'il est réalisé sous la forme d'un amplificateur opérationnel intégré à MOS, en rendant moins impéra- tives les exigences de conception imposées à l'ampli- ficateur opérationnel. Les premier, second et troi- sième transistors peuvent 6tre remplacés par des dis- positifs complémentaires, c'est-à-dire que chacun d'eux peut être remplacé par un transistor à canal p et par un transistor à canal n montés en parallèle. Cela confère au dispositif une grande capacité de traitement de signaux, car les dispositifs complémen- taires sont capables de traiter des signaux bipolaires. L'invention sera mieux comprise à la lecture de la description détaillée qui suit et à l'examen des dessins joints qui en représentent, à titre d'exemple non limitatif, un mode de réalisation préféré. Sur ces dessins: La Fig. 1 est un schéma symbolique simplifié d'un circuit d'échantillonnage et de gel à amplifica- teur opérationnel suivant l'invention; la Fig. 2 est un diagramme tensio-temporisa- tion représentant des formes d'onde pour les trois transistors de commande du circuit de la Fig. 1, et la Fig. 3 est un schéma de câblage détaillé du circuit de la Fig. 1. En se référant aux dessins, on peut voir que la Fig. I représente un circuit d'échantillonnage et de gel à amplificateur opérationnel 10, auquel sont appliqués les principes de l'invention. Le circuit 10 comprend essentiellement un amplificateur opérationnel 11 comportant une borne d'entrée positive reliée par -5- un conducteur 12 au potentiel de la masse, une borne d'entrée négative connectée à un conducteur 14, et un conducteur d'entrée 16. Un conducteur d'entrée 15 transmettant une tension de signal à partir d'une sour- ce de signaux VIN excitée par une tension, est relié à la source d'un premier transistor 18, dont le drain est connecté à l'un des côtés d'un condensateur 20. L'autre côté de ce condensateur est relié à la borne d'entrée négative de l'amplificateur opérationnel. Un conducteur de réaction 22 part du conduc- teur de sortie 16 et est connecté à la borne de drain d'un second transistor 24, ainsi qu'à la borne de drain d'un troisième transistor 26 en parallèle. La borne de source du second transistor 24 est connectée à un noeud 28 situé sur le conducteur 14 entre le condensa- teur et la borne d'entrée négative, et la borne de source du troisième transistor 26 est reliée à un noeud 50 situé entre le premier transistor et le con- densateur. On peut expliquer le fonctionnement général du circuit 10 en se référant aux diagrammes d'onde de la Fig. 2. Comme représenté, pendant la phase "échantillonnage", les tensions V) et VI sont tout d'a- bord appliquées aux grilles respectives des transis- tors 24 et 18 pour les rendre conducteurs. A noter que la tension V5 est légèrement en avance par rapport à la tension V1. Cela est dé au fait que le transistor 26 doit être bloqué avant que le transistor 24 devienne conducteur, de sorte que la tension d'offset est stoc- kée et "gelée" sur le noeud 28 avant que le transistor 24 ne se bloque. Une fois que le transistor 24 est de- venu conducteur, la tension d'offset de l'amplifica- teur opérationnel 11 est stockée sur le noeud 28 entre le condensateur 20 et le conducteur d'entrée négatif. Le signal VIN est stocké sur le noeud 30 entre le con- -6- densateur et le premier transistor 18. La tension V3 disparaît alors, suivie de la tension V1. Une tension V2, appliquée au troisième transistor 26, apparalt lorsque V1 disparaît et cela connecte la sortie au noeud 30, en "forçant" ainsi la tension de sortie à la valeur de VIN au noeud 30 (avant la disparition de Vy). Ainsi, Vj' est échantillonnée et gelée et la tension d'offset de l'amplificateur opérationnel a été éliminée. Une certaine tension d'offset résiduelle subsiste néanmoins, en raison de la "fuite" capacitive à partir de V3 par l'intermédiaire de la capacité de chevauchement de grille parasite du transistor 24. Toutefois, on peut réduire cette valeur au minimum en utilisant un transistor à canal p et un transistor à canal n à signaux d'horloge d'excitation complémen- taires et en utilisant un condensateur 20 de capacité relativement grande. Sur la Fig. 3 est représenté de façon plus détaillée un schéma de cAblage complet du circuit 10 du type "échantillonnage et gel", comprenant tous les éléments d'un amplificateur opérationnel Il particu- lier constitué par des éléments MOS complémentaires. Dans ses grandes lignes, l'amplificateur opérationnel Il comprend un amplificateur différentiel 32, connecté à-un réseau de polarisation 34, et un étage de décalage de niveau intermédiaire 36, connec- té à un étage de sortie 38. L'amplificateur différen- tiel comprend généralement un étage d'entrée 40 et une source de courant constant 42. Tous les transistors élémentaires sauf un, des divers composants de l'amplificateur opérationnel 11, sont des dispositifs MOSFET (transistors à effet de champ MOS) et la plupart d'entre eux fonctionnent sur le mode saturation et non sur le mode linéaire. Le réseau de polarisation 34, qui assure que les dis- 2466e38 positifs MOJSFET appropriés du circuit fonctionnent bien dans la région de saturation convenable, comprend deux dispositifs MOSFET 44 et 46, ayant chacun une source, un drain et une grille. La source du transis- tor 44 est reliée à une alimentation en tension posi- tive VDD par l'intermédiaire d'un conducteur d'alimen- tation 48, et la source du transistor 46 est reliée par un conducteur 50 à une alimentation en énergie négative Vss. Le drain et la grille du transistor 44 sont connectés à un noeud 52, tandis que le drain et la grille du transistor 46 sont connectés à un noeud 54. Ces noeuds 52 et 54 sont interconnectés par un conducteur 56, tandis qu'un conducteur 58, partant du noeud 54, fournit la tension de polarisation du cir- cuit. La source de courant constant 42 comprend un dispositif MOSFET 60, dont la grille est connectée au conducteur de tension de polarisation 58. La source du transistor 60 est reliée au conducteur d'alimenta- tion négatif 50, et le drain de ce transistor est re- lié à l'étage d'entrée 40 de l'amplificateur différen- tiel. Cet étage d'entrée comprend une paire de dispositifs MOSFET 63 et 64, dont les sources respec- tives sont connectées à un conducteur commun 66, qui est également relié au drain du transistor 60. Le drain du dispositif 62 est connecté à un noeud 68 de l'amplificateur différentiel et le drain du dispositif 64 est relié à un noeud 70 de l'amplificateur diffé- rentiel. La grille du dispositif d'entrée 62 est con- nectée à une borne d'entrée négative de l'amplifica- teur opérationnel et la grille du dispositif 64 est mise à la masse. La section charge de l'amplificateur diffé- rentiel 32 comprend une paire de dispositifs MOSFET -8- 72 et 74, dont les bornes de -source respectives sont toutes deux connectées au conducteur d'alimentation positif 48. Les grilles respectives de ces dispositifs sont interconnectées par un conducteur 76, qui est également relié par un conducteur 78 au noeud 68. L'étage de décalage de niveau intermédiaire 36 de l'amplificateur opérationnel Il comprend une -paire de dispositifs MOSFET 80 et 82, montés en série entre les conducteurs d'alimentation positif et néga- tif. Le drain du dispositif 80 est connecté au conduc- teur d'alimentation positif 48 et la source du dispo- sitif 82 est reliée au conducteur d'alimentation néga- tif 50. La source du dispositif 80 est connectée par un conducteur 84 au drain du dispositif 82. La grille du dispositif 80 est reliée par un conducteur 88 au noeud 70. Un premier noeud 88 situé sur le conducteur 86 est connecté par un conducteur 90 à la grille d'un dispositif MOSFET 92 de l'étage de sortie 38 de l'am- plificateur opérationnel 11. Un second noeud 94 situé sur le conducteur 86 est relié par un conducteur 96 à l'un des c8tés d'un condensateur-98, dont l'autre côté est connecté au conducteur 84. L'étage de sortie 38 comprend le dispositif MOSFET 92, dont la source est reliée au conducteur d'alimentation négatif 48, et un second dispositif MIOSFET 100, dont la source est connectée au conducteur d'alimentation négatif 50. Les drains respectifs de ces deux transistors sont interconnectés par un conduc- teur commun 102. La grille du Lir.OSFET 100 est reliée par un conducteur 104 à un noeud 106 situé sur le conduc- teur 84 entre les dispositifs 80 et 82. Une seconde partie de l'étage de sortie est de préférence prévue sous la forme d'un transistor NPN, 108, dont la borne d'émetteur est connectée par un conducteur 110 à un -9- transistor MOS & canal n., 112. Le collecteur du dis- positif 108 est relié au conducteur 48 (VDD) et la source du transistor112 est reliée au conducteur 50 (Vss). La base du transistor 108 est reliée par un conducteur 114 au conducteur d'interconnexion 102 et la grille du dispositif 112 est connectée au conduc- teur 104 partant de la section décalage de niveau. Un moyen de compensation de fréquence est de préférence prévu pour l'amplificateur opérationnel entre la section amplificateur différentiel 32 et l'é- tage de sortie 38. Ce moyen comprend un condensateur 116 (2), dont l'un des c8tés est relié à un noeud 118 situé côté sortie de l'amplificateur différentiel 32. L'autre côté de ce condensateur est relié par un conducteur 120 à un conducteur 122 interconnectant les drains respectifs de deux dispositifs MOSFET 124 et 126, dont les sources respectives sont toutes deux re- liées à l'une des extrémités d'un conducteur 128, dont l'autre extrémité se termine à un noeud de sortie 130 de l'amplificateur opérationnel 11, sur le conduc- teur 110. La grille du MOSFET 124 est reliée au con- ducteur d'alimentation 48 et la grille du MOSFET 126 est reliée au conducteur d'alimentation 50. Sur un conducteur 127 branché entre les conducteurs 102 et 104 est monté un condensateur 124, qui est utilisé pour assure"ine compensation de fréquence de l'étage de sortie. L'amplificateur opérationnel 11 fonctionne de la manière classique mais est excité en classe A-B, ce qui assure une consommation d'énergie exception- nellement faible. On trouvera une description plus dé- taillée de cet amplificateur opérationnel 11 dans la demande de brevet no au nom de la demande- resse. Toutefois, d'autres circuits d'amplificateur opérationnel peuvent également être utilisés avec le -10- circuit d'échantillonnage et de gel suivant l'inven- tion. L'exemple représenté sur la Fig. 3 met en évi- dence la manière dont l'ensemble du circuit 10 peut être réalisé commodément et efficacement avec des transistors CMOS (et des transistors du type NPN com- patibles) pour assurer la fonction nécessaire d'élimi- nation de la tension d'offset. De cette manière, le circuit 10 peut être aisément inclus, sous la forme d'un de plusieurs éléments modulaires de circuits inté- grés beaucoup plus grands exigeant des fonctions d'é- chantillonnage et de gel avec excitation par une ten- sion. Bien que le mode de réalisation représenté utilise des transistors MOS, 18, 24, et 26 à grille unique, il va de soi que l'invention prévoit également l'utilisation de dispositifs à double-grille complé- mentaires pour permettre des entrées de signaux bipo- laires. Bien entendu, l'invention n'est nullement limitée au mode de réalisation particulier représenté et décrit; elle est susceptible de nombreuses variantes sans qu'on s'écarte pour cela de l'esprit ni du do- maine de l'invention. -11- REVENDICATIONS 1 - Circuit échantillonneur-bloqueur compor- tant un amplificateur opérationnel (11) comportant une borne d'entrée positive mise à la masse (12), une borne d'entrée négative connectée à un conducteur d'entrée (14-28), ainsi qu'à sa sortie (1.6) par l'intermédiaire d'un conducteur de réaction (22), un condensateur (20); un premier transistor (18) comportant une première borne (14) destinée à être connectée à une source de données, une seconde borne connectée à l'un des côtés (30) dudit condensateur, et une grille (V1) connectée à une première source de signaux d'horloge; et un moyen (28) pour connecter l'autre côté dudit condensateur (20) à ladite borne d'entrée négative dudit amplificateur opérationnel, caractérisé par le fait qu'il comprend en outre des second et troisième transistors (24 et 26), ayant chacun l'une de ses bornes connectée audit conducteur (22) de réaction, l'autre borne dudit second transistor (26) étant connectée à un premier noeud (28) sur ledit con- ducteur d'entrée entre ladite borne d'entrée (-)-néga- tive et ledit condensateur (20), l'autre borne dudit troisième transistor (26) étant connectée à un second noeud (30) dudit conducteur d'entrée entre ledit premier transistor (18) et ledit condensateur (20), lesdits second (24) et troisième (26) transistors comportant en outre des grilles respectives respectivement connectées à des seconde (V2) et troisième (V3) sources de signaux d'horloge. 2 - Circuit échantillonneur-bloqueur selon la revendication 1, caractérisé en ce que le signal d'horloge (V3) appliqué autroisièmetransistor est tem- porisé de manière à être légèrement en avance sur les -12- signaux d'horloge (V1) appliqués à la grille du premier transistor. - 3 - Circuit échantillonneur-bloqueur selon la revendication 1, caractérisé en ce que chacun des- dits transistors est un transistor MOS à grille unique et à canal n. 4 - Circuit échantillonneur-bloqueur selon la revendication 1, caractérisé en ce que chacun des trois transistors mentionnés est réalisé par deux transistors MOS complémentaires pouvant être commandés par des signaux d'horloge bipolaires.