Brevet FR2462077A1 — publié le 19810206

- l - 2462077 La nrésente invention concerne un svstème de télé- communication à mémoire temporaire nour le traitement distribué des messaqes d'information, olus particulièrement un système de télcommunication m mémoire à accès aléatoire (RAM). Avec le développement des microprocesseurs, la ten- dance principale dans le domaine des svstèmes de communica- tion à commande nar calculateur s'est orientae vers les systèmes distribuas équinés d'un contrôleur central, d'un ou plusieurs processeurs et de contrôleurs individuels de qroupe ou module constitués chacun bar un microprocesseur. On verra car exemple le brevet des Etats-rTnis d'Amériaue N 4 127 742, délivré le 28 novembre 1978. Dans les systèmes de ce type, il neut se produire que Plusieurs contrôleurs tentent simultanément d'avoir accès à un bus particulier. Dans la nlunart des cas, on utilise un distributeur de bus afin de contrôler l'accès de ces derniers sur la base de nriorités nréderterminées et les Processeurs aui se voient refuser l'accès d'un bus sont mis en position d'attente. Voir, par exemnle, le brevet des Etats- Unis D'Amérique N 3 959 775, délivré le ?5 mai lq76. Selon une autre nossibilit6, comme mentionné dans le brevet précédent, on utilise un distributeur de bus nour explorer séquentiellement les microprocesseurs et leur affecter un emplacement dans une file d'attente en fonction de l'ordre dans leauel les demandes sont reçues. Dans d'autres systèmes, on donne la priorité d'accès au contrôleur du système dans le cas de nlusieurs demandes simultanées, tandis que les orocesseurs de grouoe sont mis en position d'attente. L'objet de l'invention est de prévoir un svstème de télécommunication permettant le traitement distribué des messaqes d'information. Dans les sTstèmes de ce type, des échanqes d'informations ou de données doivent s'effectuer dans les deux sens entre les processeurs de qrouse ou module et le contrôleur ou processeur central nar le canal de bus resoectifs, soient des bus de croupes et un bus svstème. Si l'on dispose de bus distincts dans le système, il est possible d'effectuer simultanément Plusieurs tâches, le transfert d'informations nécessaire Dour une tâche - 2 - 2462077 s'effectuant par différents bus. La structure du système neut être choisie de telle sorte eue l'un des processeurs rouisse inscrire des informations dans la mémoire associée à un bus tandis qu'en même temps un autre processeur puisse lire des informations dans ce même bus. Les oroblèmes d'accès ne se posent que si nlusieurs processeurs tentent d'avoir accès à une mémoire donnée pour effectuer la même on ration, soit nour lire ou pour écrire. Dans cette éventualité, le nremier à demander l'accès reçoit une autorisation d'accès dans une mémoire temporaire, que l'on désigne sous le nom de "mémoire boîte à. lettre". Dans cette mémoire, il est nrévu des zones distinctes de mémori- sation cour chaque sens de transmission. Les Processeurs qui se voient refuser l'accès au bus demandé sont mis en position d'attente pendant un court délai. La mémoire temporaire boîte à lettre est périodiquement interroqée dans les deux sens- afin de déterminer si elle contient des informations pour le Processeur en appel. Dans l'affirmative, ces informations peuvent alors être lues. Il est prévu un circuit qui, au cas o plusieurs processeurs se portent simultanément en appel, désigne arbit- rairement l'un d'eux pour lui donner l'autorisation d'accès, et olace les autres momentanément en position d'attente. L'objet principal de la présente invention est donc de prévoir un dispositif de communication perfectionné entre les bus d'un système distribué de traitement de messages d'information. Un autre objet de la présente invention est de nrévoir un système de télécommunication à architecture modulaire ou par groupes distribués dans lequel sont appliqués les princi- pas de la commutation temporelle et dans lequel les données sont transmises par un certain nombre de bus entre des proces- seurs ayant accès à ces bus, toutes les données étant entre ces bus enregistrées dans une mémoire temooraire prévue nour chaque grouDe ou module et lues en réponse à une exploration de cette mémoire temporaire. Un autre objet de la présente invention est encore de prévoir un svstème de télécommunication du type à Processeurs distribués dont chacun dispose d'un bus pour le transfert des données, le système comportant en outre un orocesseur système - 3 - 2462077 qui dispose d'un bus svstmie nour ses nronres transferts de données, lesdits transferts de données entre bus s'effec- tuant par l'intermédiaire d'une mémoire temporaire sur la base du orincioe "premier arrive, premier servi". Un autre objet de l'invention est enfin de rrévoir un système de télécommunication à traitement distribué dans lequel le contrôleur du système neut nrendre le contrôle de toute mémoire de contrôleur de qroune et modifier les données qu'elle contient de manière très ranide. L'invention sera mieux comprise à la lecture de la description détaillée qui va suivre, faite à titre d'exemple non limitatif, en se reportant aux figures annexées qui représentent: - la figure 1, le diagramme qénéral du circuit de commande d'un système de télécommunication conforme à l'in- vention; - la figure 2, le diagramme qgénéral de l'un des contrôleurs de groupe de nostes utilisés dans le diagramme de la figure 1; - la figure 3, le schéma de raccordement des figures 3 A et3B - les figures 3 A et 3 B, le schéma détaillé de la partie mémoire RAM temporaire du diagramme général de la figure 2; - la fiqure 4, le diaqramme de la structure qgénérale de la mémoire temporaire RAM des figures 3 A et 3 B. On se reportera tout d'abord m la figure 1 qui renré- sente le circuit de commande d'un système distribué de télé- communication tel au'un central téléphonique privé ou public. Ce système est conçu nour la mise en application du princiDe de la commutation oar répartition dans le temns ainsi que pour la commande du transfert des messages de données entre les postes du système ou bien entre un poste du système et un ooste d'un autre central par l'intermédiaire d'unejonction. Les postes sont raccordés sur des équinements de poste dont quatre vingt seize sont représentés directement ou indirecte- ment et numérotés de 1 à 96. Les équipements de jonction occupent le même niveau que les postes du système et la figure 1 en représente 24. Les postes et les joncteurs sont répartis en groupes de vingt quatre, les postes et les jonctions de chaque groupe s4- 2462077 étant multiples sur un bus de groupe. Chaque bus de groupe dispose de son propre contrôleur de qroupe, à travers lequel les oostes du groupe ont accès au bus système. Au bus système sont associés le contrôleur système et sa mémoire svstème satellite; une unité de services communs assurant des facultés particulières au moyen par exemnle de circuits de tonalité, de registres et de circuits de conférence; un contrôleur opéra- teur et des circuits facultatifs tels que des circuits de fa- cultés spéciales, ainsi qu'une unité d'essais. Comme l'indique également la f ilure 1, le contrôleur du système peut comporter un panneau de contrôle visuel associé à une console. -De manière classique, les signaux analogiques de parole et de commande en provenance d'un poste ou d'une jonction sont numérisés dans un équipement de poste et les données numériques de commande et de message sont envoyées au contrôleur de groupe. Au fur et à mesure des besoins, les messages de données contenus dans le contrôleur de groupe sont transmis au contrôleur système par le canal du bus système. La figure 2 donne sous forme schématique les éléments d'un contrôleur de groupe du type utilisé par la figure 1, le contrôleur de la figure 2 étant un contrôleur de poste plutôt qu'un contrôleur de jonction. Le contrôleur représenté est situé entre le bus système, qui dessert tous les qrouDes, et son Droore bus interne de groupe destiné à assurer le trans- fert des données vers les postes et les jonctions. Le bus interne du contrôleur de groupe a accès aux postes du groupe par le canal d'équipements tels qu'un registre d'adresses de postes, un circuit de commande de postes, un dispositif de commande du codeur-décodeur, un circuit d'état de poste et un circuit de commande de rythme ayant euxmêmes accès au bus du groupe de postes. Lorsqu'il s'agit d'un groupe de postes et non pas d'un groupe de jonctions, et si ce groupe de postes doit être doté d'une faculté d'intercommunication, il est prévu des registres pour les postes et les lignes et pour leur commande. Chaque contrôleur de groupe comprend un processeur ou unité centrale de traitement UJCT qui peut être de tout type Connu, par exemple un micropocesseur Intel 8085. Le processeur possède une mémoire de programme accessible par le - 5 - 2462077 bus interne du contrôleur, nar exeminle une mémoire de 2K mots de 8 bits telle que la nimmoire Intel 2716. Il est prévu dans chaque contrôleur de groupe un circuit de trans- position d'intervalles de temps 1IIC destine à enregistrer temporairement les données d'adresses et de messages afin de permettre la commande de transmission de données mendant les voies (ou intervalles de temns) qui communiquent entre elles. De tels circuits de transposition d'intervalles de temps sont naturellement bien connus dans la technique. En outre, le contrôleur de qrouoe comporte un multiplexeur qui communique avec le bus interne de groupe et avec le bus système par l'intermédiaire d'un isolateur de bus. Ce multiplexeur transmet les données d'adresses et de messa- ges à une mémoire temporaire à accès aléatoire RAI, dite mémoire "boîte à lettre", à un arbitre d'accès à la mémoire RAM, à un isolateur de bus et à divers circuits auxiliaires tels qu'un décodeur d'adresses, un circuit de synchronisation de bus et des circuits de verrouillage de commande de sortie. Les figures 3 A et 3 B montrent en plus grand détail certaines parties du contrôleur de groupe d'intérêt pour la description. Ainsi on a représenté sous forme de blocs le nro- cesseur 20 du contrôleur de groupe, la mémoire de groupe 22, le circuit de transposition d'intervalles de temps 24 du contrôleur de groupe, ainsi que le décodeur d'adresses 26 du circuit de transposition 2a. Le circuit de la mémoire R^M tem- poraire, ou circuit boite R lettre, constitue un moyen d'accès entre le bus de groupe, auquel sont connectés le circuit de transposition d'intervalles de temps 24, le processeur de contrôleur de groupe 20, et la mémoire de groupe 22, et le bus svstème représenté par les terminaux d'adresses et les terminaux de données des figures 3 A et 3 B. Ces terminaux d'adresses et de données sont connectés au processeur système et à la mémoire (lui lui est associée. - L'élément principal du circuit boite à lettre est constitué par la mémoire à accès aléatoire RAM représentée a l'aide de deux blocs 30 et 32. Ces deux blocs peuvent consti- tuer une mémoire de 1 K mots de 8 bits, formée de deux mémoires Intel 2114 interconnectées comme représenté. L'organisation générale de cette mémoire RAMI est cellereprésentée par la figure 4, qui comnorte des adresses Dour chaque sens - 6 - 2462077 de transmission, soit dans le sens système-groune et le sens qroupesvstème, ainsi qu'une zone bloc-notes pour les données indiquées nar les adresses de la zone d'adresses. La figure 3 B reDrésente un multinlexeur 41-43 constitué par trois blocs Permettant de transmettre les adresses contenues dans les terminaux d'adresses du bus système dans la mémoire, par le canal des conducteurs AOO à AO9. Une paire supplémentaire de conducteurs MIEM-W et MEM-R partant du bus système fournissent les signaux de commande pour la lecture ou l'entrée des informations en mémoire. D'autres conducteurs RD et WR nartent du Drocesseur de groupe vers le multiplexeur pour commander la lecture ou l'entrée des données dans la mémoire. Un deuxième jeu de multiplexeur 52, 51 jouent le rôle d'isolateurs bidirection- nels de bus, l'un dans le sens système-qroupe et l'autre dans le sens groupe-système. Les multiplexeurs ou isolateurs 52, 51 sont contrôlés par le basculeur bistable de verrouillage, ou arbitre, 60 dont les sorties 61 et 62 autorisent res- pectivement l'un ou l'autre des multiolexeurs 52, 51. Le bistable de verrouillage 60 bascule dans l'une ou l'autre de ses positions en fonction du décodeur d'adresses Tarticulier dont il reçoit l'information. Un premier décodeur d'adresses 72 reçoit des adresses en provenance du contrôleur système sur les conducteurs A10-A15 et, par une borne de sortie se trouve relié à l'entrée droite 82 du bistable de verrouillage , tandis que le décodeur d'adresses de qroune 26 commande le bistable 60 par son entrée gauche 81. Le bistable de verrouillage 60 est basculé dans l'une de ses positions de sortie par le contrôleur système, et dans l'autre de ses positions de sortie par le contrôleur de groupe. Un conducteur de sortie 62 côté grouDe de l'arbitre de verrouillaqe 60 transmet un signal d'attente au contrôleur système sur le conducteur 83, signalant que le contrôleur de groupe est en train de transmettre des infor- mations, et les informations en Drovenance du système sont mises en attente Dendant une durée déterminée. Le conducteur- 62 a aussi la fonction de bloquer le multiplexeur MUX51. L'autre conducteur de sortie 61 est débloqué afin de délivrer un signal de mise en garde au contrôleur de groupe 20 et au multiplexeur 52 afin d'interdire l'émission de signaux par ce contrôleur pendant un intervalle de temps déterminé. Pendant -7 - 2462077 ce temos, d'autres fonctions neuvent être exécutées, la tem- porisation étant pr6vuepour utilisation de la mémoire uni- quement à des fins d'enregistrement. La mémoire boite à lettres est toujours explorée par le conducteur MEM-R 94 partant du bus système et traver- sant le multiplexeur 41 pour le sens système-qroupe, ainsi que Dar le conducteur Rd 95 partant du nrocesseur de qroupe , afin de constater si cette mémoire contient un bit ou drapeau signalant l'existence d'informations mémorisées devant être lues dans le sens concerné. Dès qu'il v a indica- tion qu'un message doit être lu, le contrôleur provoque la production d'une instruction de lecture destructive du messa- ge mémorisé. Comme indiqué par la figure 4, la mémoire temporaire boite à lettre 30, 32 de la figure 3 est organisée en quatre zones, notamment une première zone destinée aux messages émis par le contrôleur de groupe vers le contrôleur système. Les messages sont inscrits en mémoire à la commande du contrôleur de groupe afin d'être lus et transmis au contrôleur système. Il est prévu un bit pour chaque mot à envoyer et à chaque mot est associé un drapeau pouvant être lu par le contrôleur système afin de lui indiquer qu'un message est en attente de transmission au bus système. La zone suivante de la mémoire 30, 32 de la figure 3 est réservée aux messages en orovenance du système et destinés au contrôleur de groupe. La dimension des zones est fonction du trafic considéré, toutefois, une zone de mémoire d'environ cinquante mots est considérée comme suffisante, toutes les zones étant approximativement d'éqale importance. On oeut si on le désire utiliser le reste de la mémoire comme mémoire bloc-notes. La mémoire RAM de la fiqure 4 a une largeur de huit bits. Les échanges d'informations entre processeur système et processeur de groupe nécessitent sept bits tandis que le huitième, qui est le plus significatif, est un bit drapeau pour la signalisation des données en mémoire qui attendent d'être transférées. La zone bloc-notes de la mémoire de la figure 4 est utilisée par le contrôleur de groupe pour la mé- morisation de données temporaires. Toutes les données de com- mande d'appel entre le contrôleur de groupe et le contrôleur système sont temporairement enregistrées dans la mémoire - 8 - ?462077 boîte à lettre. Les contrôleurs de groupe et de système recherchent tous deux les informations contenues dans la mémoire boîte à lettre RAM. Le contrôleur de qroupe procède à une exploration par ses conducteurs ADO à AD7 et le multiplexeur 51 sur le bus interne de groupe. En ce qui concerne le contrôleur de système, la mémoire RAM est explorée par le moyen des conduc- teurs DO à D7 et du multiplexeur 52. Ces deux bus de données sont multiplexés dans le temps et sont tous deux utilisés par leur processeur respectif pour la lecture et l'entrée des données. Lorsqu'un processeur désire lire la mémoire boîte à lettre RAM, ou bien y inscrire des données, il applique une adresse sur son bus d'adresses correspondant (AOO à A15 ou ADO à A15). Les deux décodeurs d'adresses 26 et 72 décodent ces adresses et émettent une demande d'accès à la mémoire RAM. La demande du contrôleur système est signalée sur le conducteur 82 tandis que la demande du contrôleur de groupe est signalée sur le conducteur 81. Le bistable d'arbitrage confirme la réception de la demande de l'un des processeurs en ne lui délivrant pas de signalisation d'attente. Le pro- cesseur à qui l'accès a été refusé reçoit une signalisation d'attente. Dans l'éventualité d'un défaut dans l'un des contrô- leursde groupe, entraînant une interruption du trajet de communication dans la mémoire RAM, le circuit de verrouillage 102 constitue un trajet parallèle vers le contrôleur de groupe etsert pour la remise à zéro ou l'isolement de ce contrôleur de groupe. Le circuit 102 est un circuit de ver- rouillage parallèle à 8 bits et procure donc jusqu'à huit dispositifs de commande individuels que le contrôleur système peut faire passer en position de travail ou de repos afin de commander divers circuits situés dans le contrôleur de groupe et son alvéole. Le commutateur manuel de priorité 104 (Fig. 3 B) est un commutateur mécanique basculeur situé sur le bord avant de la carte du contrôleur de groupe. Il a la même fonction que le bit d'isolement du circuit de verrouillage 102. Grâce à ces deux dispositifs de commande, le contrôleur de groupe peut être isolé automatiquement au moyen du contrôleur système - 9- 9462077 (circuit 102), ou bien manuellement Dar un opérateur (commutateur 104). Il reste bien évident que la description qui précède n'a été faite qu'à titre d'exemple non limitatif et que d'autres variantes peuvent être envisagées sans sortir pour autant du cadre de l'invention. - 10 - 2462077 REVENDICATIONS 1. Système distribué de communication caractérisé par le fait qu'il comprend un contrôleur système central constitué par un processeur associé à une mémoire de commande; plusieurs groupes de postes dont chacun comporte un contrôleur de groupe constitué par un processeur de groupe associé à une mémoire pour le traitement et la mémorisation des données relatives aux postes du groupe, chaque groupe comprenant un bus de groupe intercalé entre les postes de ce groupe et le contrôleur de groupe; un bus système entre ledit contrôleur système et lesdits groupes afin de permettre un transfert bidirectionnel des informations entre les groupes et le contrôleur système; une mémoire temporaire dans chaque groupe destinée à mémoriser temporairement les informations en cours de transfert entre ledit bus système et le contrôleur du groupe; un dispositif de commande dans chaque groupe destiné à commander le transfert des données dans ou hors de la mémoire temporaire; un moyen de commutation dans chaque groupe.- pour reconnaître la présence d'informations à transfé- rer afin de faire passer le dispositif de commande en position de transfert d'informations dans la mémoire; ainsi qu'une donnée drapeau dans ladite mémoire temporaire destinée à commander le transfert ultérieur desdites informations de la mémoire dans un processeur de destination. 2. Système distribué de communication conforme à la revendication 1, caractérisé par le fait que ledit moyen de commutation est constitué par un élément bistable, que chaque bus de groupe comporte un décodeur d'adresses pour les infor- mations en provenance du groupe, que le bus système comporte pour chaque groupe un décodeur d'adresses pour les informa- tions en provenance du système en direction de chaque groupe respectif, et que ledit moyen de commutation est commandé en réponse aux signaux émis par le décodeur d'adresses ayant accès à l'élément bistable afin de passer en position de transfert des données dans cette direction. 3. Système distribué de communication conforme à la revendication 2, caractérisé par le fait que la donnée drapeau est constituée par le bit le plus significatif d'un mot enregistré dans ladite mémoire. - il - 2462077 4. Système numérique de télécommunication, caractéri- sé par le fait qu'il comporte plusieurs postes terminaux constitués en groupe; un processeur système pour la commande du traitement des appels entre les postes; ainsi qu'un proces- seur de groupe qui est subordonné au processeur système pour l'exécution desfonctions de commande du groupe; un bus système pour assurer la communication entre le processeur système et le processeur de groupe; et un bus de groupe pour assurer la communication entre le processeur de groupe et les postes dudit groupe, chacun desdits bus étant constitué par une liaison numérique à voies multiples; une mémoire tempo- raire intercalée entre lesdites liaisons et comportant plusieurs emplacements de mémoire pour des mots à bits mul- tiples; des moyens individuels de traitement des mots numé- riques à bits multiples pour leur transmission à la mémoire depuis lesdits deux bus à des instants non simultanés; un moyen destiné à autoriser le fonctionnement du moyen de trai- tement correspondant au mot reçu le premier sur l'échelle des temps depuis un bus orienté sur un autre bus, ledit moyen d'autorisation étant mis en action par le premier mot reçu afin d'autoriser la transmission à partir d'un bus et d'inter- dire la transmission à partir de l'autre bus pendant un inter- valle de temps fini suffisamment long pour permettre la trans- mission d'un mot en vue de sa mémorisation. 5. Système numérique de télécommunication conforme à la revendication 4, caractérisé par le fait qu'il comporte un premier décodeur d'adresses pour la commande du moyen d'auto- risation de transmission dans le sens bus système vers bus de groupe, ainsi qu'un deuxième décodeur d'adresses pour la com- mande du moyen d'autorisation de transmission dans le sens bus de groupe vers bus système. 6. Système distribué de communication, caractérisé par le fait qu'il comprend plusieurs postes constitués en groupes, chacun de ces groupes de-postes comportant des dis- positifs de commande de groupe constitués par un processeur et sa mémoire associée; une mémoire pour chaque groupe, destinée à mémoriser temporairement les messages entre le processeur du groupe et le processeur commun, ladite mémoire recevant les messages dans l'une ou l'autre direction sur la base du principe "premier arrivé, premier servi"; ainsi - 12 - 2462077 qu'un moyen, dans chaque groupe, destiné à déterminer le message qui doit être servi et à imposer une mise en garde de tout message éventuellement en provenance de l'autre proces- seur jusqu'à ce que le message desservi ait été lu ou mis en mémoire, ainsi qu'un moyen de shuntage de ladite mémoire,- actionné dans l'éventualité d'un défaut au niveau du contrô- leur de groupe afin de transmettre les données au processeur de groupe. 7. Système distribué de communication conforme à la revendication 6, caractérisé par le fait qu'il comporte un circuit susceptible d'être établi manuellement pour le transfert des données par un trajet parallèle à ladite mémoire.