Brevet FR2464535A1 — publié le 19810306

La présente invention concerne d'une manière générale le domaine des systèmes de mémoires à accès direct, du type métal-oxyde-semiconducteur (mémoires RAM type MOS) et plus particulièrement des systèmes de mémoires RAM statiques rémanentes comportant un élément de circuit intégré à grille flottante. De nombreuses mémoires statiques RAM utilisent des circuits à semiconducteurs bistables tels que des circuits à bascules bistables servant de cellules de mémoire pour la mémorisation de données binaires (des uns et des zéros). Pour de telles cellules de mémoire statiques en vue de la mémorisation de l'information, un courant électrique prove- nant d'une source d'alimentation en énergie électrique doit circuler en permanence dans l'une des deux branches du circuit à couplage croisé et être relativement absent de l'autre branche. Deux états de mémoire (binaires), pouvant être différenciés, pour la mémorisation de l'information sont de ce fait fournis, en fonction de la branche qui est conductrice et de la branche qui, de façon correspondante, est non conductrice. Par conséquent de telles cellules de mémoire à semiconducteurs sont considérées comme étant "non rémanentes" étant donné que, si l'alimentation en énergie électrique est supprimée, le courant distinguant l'état de mémoire cesse de circuler dans la branche véhiculant le cou- rant et l'information présente dans la cellule est perdue de façon correspondante. Une telle absence de rémanence est un inconvénient important des systèmes classiques de mémoire à semiconducteurs et un effort important dans cette technique a été effectué en vue de développer des 6éléments de circuit et des structures pour rendre rémanents des circuits à sermi- conducteurs lorsque l'alimentation en énergie est supprimée (E. Harari, et consorts, "A 256-Bit Nonvolatile Static RAM", 1978 IEEE International Solid State Circuits Conference Digest, pages 108-109; F. Berenga, et consorts, "E2PROM TV Synthesizer," 1978 IEEE International Solid State Circuits Conféerence Digest, pages 196-197; M. Horne, et consorts, "A Military Grade 1024-Bit Nonvolatile Semiconductor RAE," TEEE Trans. Electron Devices, Vol. SD-25, N 8, (1978), pages 1061-1065; Y. Uchida, et consorts, "1K Nonvolatile Semiconductor Read/Write RAM4," IEEE Trans. Electron Devices, Vol. ED-25, N 8, (1978), pages 1065-1070; D. Frohmann, "A Fully-Decoded 2048-Bit Electrically Programmable MOS-ROM," 1971 IEEE International Solid State Circuits Conference Digest, pages 80-81, Brevet U.S. N 3.660.819; Brevet U.S. N 4.099.196; Brevet U.S. N 3.500.142; Dimaria, et consorts, "Interface Effects and High Conductivity in Oxides Grown from Polycrystalline Silicon," Applied Phys. Letters (1975), pages 505-507; R.M. Anderson, et consorts, "Evidence for Surface Asperity Mechanism of Conductivity in Oxide Grown on Polycrystalline Silicon," J. of Appl. Phys., Vol. 48, N ll (1977), pages 4834-4836). Les dispositifs basés sur les structures MOS à grille flottante sont habituellement utilisés pour des systèmes concernant les données de façon prolongée. Une grille flot- tante est un ilôt de matériau conducteur, électriquement isolé du substrat, mais accouplé de façon capacitive à ce dernier et constituant la grille d'un transistor MOS. En fonction de la présence bu de l'absence d'une charge sur cette grille flottante, le transistor MOS sera placé à l'état conducteur ("branché") ou à l'état non conducteur ("bloqué"), ce qui forme ainsi la base pour la mémorisation, dans les dispositifs de mémoire, de données 11111 ou "0" cor- respondant à la présence ou à l'absence d'une charge sur la grille flottante. On connait différents moyens permettant d'introduire et de supprimer la charge d'un signal sur la grille flottante. Une fois que la charge est sur la grille, elle y reste piégée de façon permanente, étant donné que la grille flottante est complètement entourée par un matériau isolant qui agit à la façon d'une barrière empêchant la dé- charge de la grillé flottante. Une charge peut être introduite sur la grille flottante en utilisant des mécanismes d'injec- tion d'électrons à chaud et/ou d'effet tunnel. La charge peut être enlevée de la grille flottante au moyen d'une expo- sition à un rayonnement (rayonnement ultraviolet, rayons X),- par injection par avalanche ou bien par ce qu'on appelle des effets tunnel. Le terme d'effet tunnel ost utilisé ici dans un sens large de manière à inclure 'émission d'un électron à partir de la surface d'un conducteur (y compris des semiconducteurs) dans un isolant adjacent à travers la barrière énergétique. On connaît des mémoires iAUM statiques rémanentes, qui incluent un élément rémanent à grille flottante, utilisant un très mince oxyde de grille, mais de tels dispositifs possèdent un certain nombre d'inconvénients. La charge est envoyée par effet tunnel à l'élément à grille flottante et en est renvoyée, selon une transmission bidirectionnelle, à travers une pellicule d'oxyde relativement mince (50 Angs- trUms - 200 Angstrbms), qu'il peut être difficle de fabri- quer de façon fiable d'une manière intègre appropriée. Par suite du caractère bidirectionnel du transit dans l'oxy- de très mince à effet tunnel, la cellule de mémoire RAM ré- manente peut être la source de problèmes de perturbations éventuelles pouvant provoquer la perte du contenu de la mé- moire. En particulier de tels problèmes peuvent impliquer des limitations du nombre de cycles de lecture et des per- turbations dans le contenu d'une cellule de mémoire, provo- quées par le fonctionnement de cellules voisines. D'autres dispositifs RAM rémanents n'utilisent pas des grilles flot- tantes, mais plutôt une structure métal-nitrure-oxyde-semi- conducteur, dans laquelle la charge est retenue au niveau d'une interface nitrure de silicium-bioxyde de silicium. Ce- pendant, de tels dispositifs MPOS peuvent présenter des problèmes de perturbations limitant non seulement les cycles d'enregistrement, mais également les cycles de lecture, en créant des limitations pour une utilisation étendue des dis- positifs 1-iNOS. Il est souhaitable de relier par interface un élément rémanent à un circuit de mémoire RAIH1 afin d'attribuer le ca- ractère de rémanence à un réseau de mémoire - semiconducteurs. Cependant des dispositifs connus reliés par interface pré- sentent différents inconvénients importants. Par exemple, une telle liaison par interface peut être effectuée moyen- nant l'introduction d'un déséquilibre de conductance, pro- voqué par l'élément rémanent placé directement entre les deux branches d'une cellule de mémoire RA@I statique à cou- plage croisé. Cependant un tel déséquilibre de conductance à pour effet que la cellule de mémoire RAM statique à-couplage croisé véhicule un courant continu de décalage, qui doit être supprimé lorsque la cellule est dans son mode de fonc- tionnement RAM normal, et de tels déséquilibres peuvent conduire à des effets marginaux perturbateurs de lecture et d'enregistrement pour un circuit de mémoire complet. En outre de tels effets marginaux entraînent des limitations dans le domaine de la fabrication et des problèmes d'essai. Un autre facteur important en ce qui concerne la liai- son par interface des éléments rémanents à des cellules de mémoire RAM statiques est celui de fournir les propriétés de compacité et de simplicité à la conception du dispositif, étant donné que ces facteurs ont des répercussions sur la taille et le coût des circuits. Malheureusement les systèmes classiques de liaison par interface ont tendance à requérir une interface complexe du point de vue des signaux de comman- de et de transistors supplémentaires, ce qui aboutit à une taille importante des circuits de mémoire RAM statiques ré- manentes et a un coût élevé correspondant. Différents dispositifs classiques de mémoire RAM stati- ques rémanents tendent également à présenter l'inconvénient de nécessiterdes courants intenses et des tensions élevées pour leur fonctionnement. Ces exigences imposent des limites pratiques en ce qui concerne l'alimentation en énergie et la vitesse de fonctionnement des dispositifs et compliquent la conception du circuit. Dans différents dispositifs connus de mémoire RAM statiques rémanents,-la tendance est également à utiliser le substrat semiconducteur comme élément princi- pal pour la programmation des composants de mémoire rémanents , ce qui peut impliquer l'envoi de tensions élevées et de courants intenses à la ligne d'alimentation en énergie de la mémoire RAM pour réaliser la mémorisation rémanente des don- nées, de sorte qu'il est difficile, de façon indépendante, d'optimiser et de séparer la conception et le processus de fabrication du système de mémoire RAM de la conception et du processus de fabrication du système de mémoire rémanente. L'exigence d'une source extérieure d'alimentation en énergie à tension élevée et de courants intenses influe de façon nuisible sur le coût, la facilité d'utilisation et les pos- sibilités générales d'application de tels systèmes classi- ques de mémoire RAM rémanente. En outre, lorsque des données placées dans l'élément de mémoire rémanent sont appelées dans la cellule de mémoire RAM, lesdites données peuvent être appliquées à cette der- nière dans un état complémentaire ou opposé de celui dans lequel elles étaient inscrites à l'origine dans l'élément rémanent. Un tel appel à l'état complémentaire, plutôt qu'un appel direct, à l'état vrai ou réel, est un inconvénient important qui doit être traité par un circuit supplémentaire ou un autre dispositif analogue, pris en compte par l'utili- sateur du système de mémoire. La combinaison d'un coût élevé et d'une difficulté dans l'utilisation de tels systè- mes classiques de mémoire RAM rémanents a restreint l'uti- lisation de systèmes de mémoire statiques rémanents à accès direct. Par conséquent un objet de la présente invention est de fournir des circuits intégrés de mémoire RAM statiques réma- nents modifiables électriquement, qui ne nécessitent pas une source extérieure d'alimentation en énergie à tension élee vée, ni une source extérieure d'alimentation en énergie à courant intense. Un autre objetde la présente invention est de fournir de tels circuits intégrés de mémoire rémanents à accès direct, qui peuvent être adaptés pour n'utiliser que des signaux classiques extérieurs de commande à niveaux logi- ques de la logique transistor-transistor (TTL). Un autre objet de la présente invention est de fournir une mémoire RAM statique rémanente pouvant être apte à ne tirer essentiellement aucun courant continu, au cours de la ' ' Drogrammation, d'une source de tension élevée produite de façon interne. Un autre objet de l'invention est de fournir des circuits RAM statiques rémanents comportant des moyens permettant d'empêcher un fonctionnement par inadvertence de la mémoire rémanente au cours de la mise sous tension et de la suppression de l'alimentation en tension de la pastille ou micro-plaquette. Un autre objet de l'invention est de fournir des systèmes RAM statiques rémanents comportant des moyens peirmettant de transférer de façon sélective des don- nées d'un réseau complet de mémoire rémanent du système à circuits intégrés, dans un réseau correspondant de mémoire RAM statique non rémanent ou bien pour transférer un bit unique de donnée d'un emplacement prédéterminé d'une mémoire rémanente en un emplacement correspondant prédéterminé de la mémoire RAM, et ce sur.une simple commande par niveau logi- que. A titre d'exemple on a décrit ci-dessous et illustré schématiquement aux dessins annexés plusieurs formes de réa- lisation de l'objet de l'invention. La FIGURE 1 représente un schéma-bloc d'une forme de réalisation d'un dispositif de mémoire statique rémanent, modifiable électriquement, à accès aléatoire et à 1024 bits, conforme à la présente invention; La FIGURE 2 représente la table de vérité logique pour l'élément logique de commande de la forme de réalisation de la FIGURE 1; La FIGURE 3 est un schéma illustrant l'organisation du circuit de mémoire du dispositif de mémoire à accès direct de la FIGURE 1; La FIGURE 4 est un schéma représentant l'une des cellu- les de mémoire statique rémanentes à accès direct du réseau de mémoire à accès direct de la FIGURE 1; La FIGURE 5 est un schéma du circuit produisant une tension élevée pour les éléments de mémoire rémanents du dispositif de mémoire de la FIGURE 1; La FIGURE 6 est un schéma d'un circuit de commande de mémorisation pour la commande du montage de production d'une tension élevée de la FIGURE 5, dans le cas de l'utilisation des éléments de mémoire rémanents du réseau de mémoire de la FIGURE 1; La FIGURE 7 est un schéma représentant le circuit de détection de l'alimentation en énergie du dispositif de mé- moire de la FIGURE 1; La FIGURE 8 est un schéma du circuit interne de l'in- terrupteur d'alimentation en énergie du dispositif de mé- moire de la FIGURE 1; La FIGURE 9 est un schéma du circuit, intégré à la pas- tille, de production de la polarisation de tension du dis- positif de mémoire de la FIGURE 1; La FIGURE 10 est un schéma d'un circuit, intégré à la pastille, de production de signaux multiphase du dispositif de mémoire de la FIGURE 1, ainsi qu'une représentation des formes d'ondes des signaux d'entrée et de sortie du circuit; La FIGURE 11 est un schéma montrant le circuit de sortie du dispositif de mémoire de la FIGURE 1; La FIGURE 12 est un schéma du circuit du tampon de sé- lection de pastille du dispositif de mémoire de la FIGURE 1, qui est commandé par le circuit de détection d'alimentation enénergie de la FIGURE 7; La FIGURE 13 est un schéma du circuit du tampon d'appel du dispositif de mémoire de la FIGURE 1; La FIGURE 14 est un schéma d'une autre forme de réalisa- tion d'une partie du circuit générateur de tension élevée de la FIGURE 5; La FIGURE 15 est un schéma d'une autre forme de réalisa- tion du circuit de production d'une tension élevée pour les éléments de mémoire rémanents du dispositif de mémoire de la FIGURE 1; La FIGURE 16 est un schéma du générateur de suppression de sélection X du circuit deuémoire représenté sur la FIGURE 3; La FIGURE 17 est un schéma du tampon de données-déco- deur d'enregistrement du dispositif de mémoire de la FIGURE 1; La FIGURE 18 est un schéma du tampon de validation d'en- registrement du dispositif de mémoire de la FIGURE 1; La FIGURE 19 est un schéma du générateur d'invalidation de sortie pour le circuit de sortie de la FIGURE 11; La FIGURE 20 est un schéma du décodeur des Y-circuit de transfert de colonnes pour le circuit de mémoire de la FIGURE 3; La FIGURE 21 est un schéma d'un circuit de tampon d'en- trée x pour le circuit deu moire de la FIGURE 3; et La FIGURE 22 est un schéma d'un circuit de tampon d'en- trée Y pour le circuit de mémoire de la FIGURE 3. D'une manière générale, la présente invention fournit des dispositifs de mémoire à circuits intégrés, rémanents et modifiables électriquement et qui comprennent une partie de mémoire non rémanente adressable et une partie de mémoire rémanente associée à la partie de mémoire non rémanente. La partie de mémoire non rémanente peut comporter plusieurs cellules de mémoire non rémanentesadressablesà accès direct pour la mémorisation de données binaires. La partie de mémoi- re rémanente peut comporter plusieurs cellules de mémoire rémanentes associées aux cellules de mémoire non rémanentes pour la mémorisation, essentiellement de façon permanente, de données provenant des cellules de mémoire rémanentes sous la forme d'un état de charge mémorisé, lors de l'application d'un signal approprié de mémorisation. Les cellules de mémoi- re rémanentes et les cellules de mémoire adressables à accès direct sont interconnectées de façon à pouvoir être utilisées conjointement, de telle manière que lors de l'application de l'alimentation en énergie auxcellules de mémoire à accès direct, les états de mémoire représentés par les états de charge mémorisés des cellules de mémoire rémanentes respec- tives sont transférés aux cellules de mémoire non rémanentes correspondantes. Les cellules de mémoire à accès direct et les éléments de mémoire rémanents correspondants sont en outre interconnectés de façon à coopérer de telle manière que lors de la mémorisation de données d'états initiaux de mémoire depuis les cellules de mémoire non rémanentes dans les cellules de mémoire rémanentes correspondantes et lors du transfert ultérieur des états de mémoire des cellules de mémoire rémanentes dans les cellules correspondantes de mé- moire non rémanentes, les cellules non rémanentes sont rame- nées dans leurs états initiaux respectifs de mémoire. Les cellules de mémoire non rémanentes adressables àaccès direct peuvent avantageusement être des éléments-de ciircui-t à bascule bistable statiques MIOS couplés selon un couplage croisé de quatre ou six transistors et qui utilisent-une tension d'alimentation en énergie à un niveau relativement bas pour maintenir un état désiré de mémoire. Le transfert des états de mémoire des cellules de mémoire à accès direct dans les cellules de mémoire rémanentes correspondantes est en général effectué par application d'un signal de commande à tension relativement élevée aux composants des cellules de mémoire rémanentes désirées. Cette tension de signal de commande sera en général supérieure et habituellement nettement supé- rieure à la tension de fonctionnement appliquée aux cellules de mémoire à accès direct pour maintenir la mémorisation des données dans ces dernières. Conformément à la présente inven- tion il est prévu un dispositif interne, installé sur la pastille et prévu pour produire le signal de commande de mé- morisation à tension relativement élevée pour le transfert d'une mémoire à accès direct à une mémoire rémanente et qui est adapté pour utiliser des signaux de tension d'entrée à un niveau relativement bas tels que des signaux de niveaux logi- ques TT2L, dans la production des signaux de cormmande à ten- sion plus élevée utilisés dans le système de mémoire rémanen- te. Les dispositifs de mémoire incluent en outre un circuit permettant de déterminer si les alimentations en énergie, produites extérieurement ou intérieurement, des dispositifs de mémoire se trouvent dans une giamme de fonctionnement pré- déterminé, et pour empêcher l'application d'une tension de signal de commande de mémorisation aux éléments de mémoire rémanents, si les tensions des alimentations en énergie ex- térieure et intérieure ne se trouvent pas dans de telles gammes. Un tel circuit fonctionne de manière à empêcher la perte des données rémanentes par suite d'une commande cycli- que involontaire de mémorisation rémanente. De cette manière une perte des données rémanentes mémorisées par suite de l'application par inadvertance d'un signal de mémorisation aux cellules de mémoire rémanentes est empêchée avant que des niveaux appropriés de fonctionnement des alimentations en énergie n'aient été.atteints, ou bien ladite perte peut ne pas se produire comme par exemple lors de la mise sous tension de la pastille ou de la suppression de l'application de la tension. Un tel circuit est un élément important dans le maintien de la précision et de l'intégrité de la mémorisa- tion de données rémanentes et du point de vue de la fiabili- té et de la simplicité de fonctionnement, concomitantes vis-à-vis des dispositifs extérieurs. Les dispositifs de mémoire peuvent en outre comprendre un dispositif pouvant être actionné au choix pour le trans- fert automatique,de façon prédéterminée, de données rémanen- tes depuis le circuit rémanent dans la mémoire statique à accès direct. Un tel transfert pouvant être commandé de façon sélective peut être effectué en plusieurs emplacements de mémoire ou bien peut être adapté pour le transfert du contenu d'une cellule unique de mémoire rémanente sélectionnée dans la cellule correspondante de mémoire adressable à accès di- rect. L'utilisation d'un tel dispositif dans le dispositif de mémoire peut être apte à réaliser le transfert du contenu d'un réseau d'un bloc complet d'adresses de mémoire de don- nées depuis la mémoire rémanente dans la mémoire à accès di- rect, moyennant une commande extérieure de fonctionnement ou de programme. De façon similaire, un tel dispositif pouvant il être actionné au choix-peut être apte à permettre le trans- fert d'un bit unique de données rémanentes depuis une cellu- le de mémoire rémanente sélectionnée dans la cellule de mé- moire correspondante à accès direct. Des dispositifs multi- ples peuvent être prévus pour le transfert sélectif du contenu de blocs de données ou de bits individuels de don- nées, sous commande extérieure. Les dispositifs à circuit intégré comprennent d'une manière générale des dispositifs à bornesd'entrée/sortie permettant l'entrée et la sortie de données respectivement vers et à partir desdispositifs. Avantageusement de tels dispositifs d'entrée/sortie comportent des bornes séparées de raccordement d'entrée pour le raccordement électrique ex- térieur au circuit intégré, qui peut être présent sous la forme d'un dispositif individuel "pastille ou microplaquette" bien que l'on puisse utiliser des dispositifs d'entrée/sor- tie utilisés en commun (c'est-à-dire multiplexés). En outre, plutôt que de comporter une ou plusieurs connexions extérieu- res à broches, de tels dispositifs d'entrée/sortie peuvent posséder des dispositifs permettant de communiquer intérieu- rement avec d'autres éléments du circuit intégré, lorsque des dispositifs selon la présente invention sont fabriqués en association avec de tels autres éléments à circuitsinté- grés tels que des microprocesseurs, etc. Les dispositifs selon la présente invention comportent en outre des systèmes à bornes d'alimentation en énergie permettant d'appliquer une alimentation en énergie à niveau bas de potentiel au dispositif. Sous le terme- d'alimentation en énergie "à niveau bas", on désigne une alimentation en énergie à niveau MOS, ECL ou ''TTL, qui d'une façon générale présente un potentiel ne dépassant pas environ 12 volts et de préférence ne dépas- sant pas environ 5 volts. Les systèmes à bornes d'alimenta- tion en énergie peuvent comporter avantageusement une borne de masse extérieure pour le raccordement aux conducteurs du potentiel de masse interne du dispositif, et une borne exté- rieure d'application de tension à courant continu pour l'ap- plication d'une tension à courant continu à niveau bas de fonctionr-iement appropriée pour le fonctionnement du disposi- tif. rar exemple, pour des dispositifs fabriqués suivant les conceptions IYOS à canal n utilisant un substrat en silicum monocristallin, on peut utiliser avantageusement une broche de raccordement à la masse et une broche de raccordement à la source d'alimentation en énergie en courant continu à + 5 volts. Les dispositifs de mémoire intégrés peuvent en outre comporter une borne d'alimentation en énergie de polarisa- tion en sens inverse ou un circuit intérieur de production de polarisation en sens inverse destiné à produire une ten- sion de polarisation et à faire fonctionner le circuit du dispositif de mémoire et qui peut réduirel'alimentation re- quise en tension de la broche à celle du dispositif de mé- moire à circuit intégié. Comme cela a été indiqué, le transfert del'état d'une cellule de mémoire non rémanente dans une cellule de mémoire rémanente associée correspondante sous la forme d'un état de mémorisation de charge de la cellule rémanente implique l'u- tilisation d'un signai impulsionnel possédant un potentiel pouvant être nettement supérieur au potentiel de l'alimenta- tion en énergie à niveau bas fournie au dispositif à circuit intégré. A ce* sujet le dispositif comporte en outre un géné- rateur de tension élevée destiné à utiliser l'alimentation en énergie à niveau bas pour produire un signal impulsionnel à tension élevée en vue de réaliser le transfert des données depuis les cellules rémanentes de la mémoire dans les cellu- les non rémanentes de la mémoire. Les cellules de mémoire rémanentes mémorisent l'informa- tion sous la forme d'un état de charge (ou de potentiel) sur une structure de grille flottante isolée par un diélectrique, et la tension élevée fournie par le générateur de tension élevée est utilisée pour transférer-la charge vers ou à par- tir de la grille flottante à travers la barrière diélectrique. Les dispositifs selon la présente invention sont également munis de systèmes à bornes pour fournir un signal extérieur de commande permettant de déclencher le transfert des don- nées depuis les cellules non rémanentes vers les cellules rémanentes, et le générateur de tension élevée peut être rendu apte à répondre à un signal adéquat appliqué à une telle borne pour produire une impulsion de transfert de don- nées à tension élevée, lorsqu'un signal approprié de comman- de lui est appliqué. Cependant le générateur de tension éle- vée répond en outre avantageusement au dispositif de détec- tion d'alimentation en énergie, de telle sorte qu'il ne dé- livrera pas une impulsion de tension élevée aux cellules de mémoire rémanentes dans le cas o l'alimentation extérieure en énergie ne se situe pas dans une gamme de fonctionnement prédéterminée. On notera que la présente invention fournit un dispositif de mémoire rémanent, fiable, essentiellement indépendant et dans lequel tous les signaux extérieurs de commande peuvent être des signaux d'alimentation en énergie et des signaux lo- giques à niveau relativement bas, tels que des signaux logi- ques classiques de logique transistor-transistor (TTL) et des signaux classiques d'alimentation en énergie. Conformément à la présente invention on peut prévoir un réseau d'éléments rémanents modifiables électriquement dans un circuit intégré unique qui peut être entièrement commandé par des signaux à niveau logique et qui ne nécessite pas de signaux extérieurs d'alimentation en énergie à tension éle- vée,ni de signaux extérieurs de commande à tension élevée. A ce sujet on peut prévoir des dispositifs complets de mémoi- re rémanents modifiables électriquement conformes à la pré- sente invention et qui fonctionnement uniquement avec des signaux extérieurs de commande à niveau TTL (par exemple 0,8 à 2,2 volts), à niveau ECL (par exemple 2,1 + 0,7 volt) ou à niveau haut MOS (par exemple 0-5 volts ou 0-12 volts). Le circuit intégré de mémoire à accès direct (RAM) peut être adapté de manière à appeler de façon spécifique tout bit uni- que sélectionné dans la mémoire rémanente intégrée (E2PROM), ou bien l'ensemble du contenu de la mémoire rémanente E2 -ROM peut être transféré dans la mémoire RAM au moyen d'une simple commande TTL ou d'uoe autre commande à niveau bas. En outre, comme cela a été indiqué, la mémoire RAM du circuit de mé- moire indépendant est apte à effectuer toujours une mise sous tension avec le contenu de la mémoire rémanente E PROM lors de l'application de l'alimentation en énergie à la pastille. En outre, conformément à la présente invention, le circuit de mémoire intégré est protégé de toute modification, effec- tuée par inadvertance, des données rémanentes, par un cir- cuit qui empêche le fonctionnement de la mémoire sauf si des alimentations en énergie appliquées extérieurement et des alimentations en énergie produites intérieurement ont atteint des niveaux prédéterminés appropriés pour garantir un fonc- tionnement correct contrôlé. Ceci empêche toute perte de mémoire rémanente lorsque, par exemple, il se produit une mise sous tension ou suppression (intentionnelle ou non in- tentionnelle) de l'alimentation en énergie. Le générateur de tension élevée, les circuits de commande et les circuits in- térieurs de protection peuvent être utilisés dans d'autres applications que des mémoires RAM, comme par exemple dans des dispositifs ROM rémanents modifiables électriquement, des dispositifs de mémoire et des microcalculateurs, comme cela ressortira de la présente description. * En liaison avec les dessins on va décrire maintenant de façon plus détaillée la présente invention en se référant à la forme de réalisation 10 représentée sur les figures 1 à 22. A ce sujet, la FIGURE 1 représente un schéma-bloc d'une forme de réalisation à circuit intégré 10 d'une mémoire sta- tique rémanente, modifiable électriquement, à accès direct à 1024 bits (RAM ) conforme à la présente invention. Le dispo- sitif 10 est un circuit intégré possédant plusieurs emplace- ments de mémoire et des dispositifs d'entrée/sortie pour l'adressage des emplacements de mémoire pour l'introduction ou la sortie de données. A ce sujet la forme de réalisation comporte un réseau de mémoire 12 comportant 32 lignes et 32 colonnes de cellules de mémoire statiques non rémanentes, adressables, à accès aléatoire, et de cellules de mémoire ré- manentes associées. Le dispositif 10 comporte en outre un circuit 14 de sélection de lignes pour déclencher une com- munication conductrice, une ligne sélectionnée du réseau de mémoire 12 étant déterminée par le nombre binaire à cinq chiffres formé par les entrées A0,), A2, A3, A4, et un circuit 16 de sélection de colonnes permettant de déclen- cher une communication conductrice, une colonne sélectionnée du réseau de mémoire 12 étant déterminée par le nombre bi- naire à cinq chiffres formé par les entrées de sélection de colonne A5, A6, A7, A8 et A9. De façon correspondante les entrées A.-A9 sont des conducteurs de transmission d'adres- ses de mémoire qui sont formés par des connexions d'entrée au circuit intégré 10. Le circuit de sélection de lignes et le circuit de sélection de colonnes peuvent avoir une concep- tion d'une manière générale classique et n'ont pas besoin d'être décrits de façon plus détaillée. Cependant, il fau- drait noter que, bien que la forme de réalisation représen- tée 10 possède cinq conducteurs de transmission d'adresses de sélection de lignes et cinq conducteurs de transmission d'adresses de sélection de colonnes formant un réseau de 32 x 32 bits, on peut prévoir aisément d'autres tailles pour la mémoire. Ainsi, par exemple, un réseau de mémoire de 128 x 128 bits (16.384 bits) peut être réalisé en utilisant une architecture des circuits de sélection de lignes à sept bits et une architecture des circuits de sélection de colon- nes à sept bits, avec 14 conducteurs de transmission d'adres- ses A -A13. Le circuit intégré 10 est en outre muni de dispositifs permettant l'entrée et la sortie des données respectivement vers et à partir de cellules de mémoire du réseau de mémoi- re 12, choisies au moyen des circuits 14, 16 de sélection des lignes et des colonnes. Dans la forme de réalisation re- présentée 10, de tels dispositifs d'entrée/sortie ont la forme d'un dispositif 20 d'entrée/sortie de colonnes, qui fonctionne avec le circuit 16 de sélection de colonnes et, de façon analogue, peut être de conception classique. La borne ou broche d'entrée des données Din envoie les données d'entrée binaires au dispositif 20 d'entrée/sortie des co- lonnes, et la borne des données de sortie Dout assure la sortie des données à partir du réseau de mémoire 12, qui est adressé par les circuits de sélection des lignes et des co- lonnes. Le dispositif 10 comporte en outre un système logique de commande 22. qui est muni de signaux de sélection de pas- tille, de validation d'enregistrement, d'appel et d'entrée de mémorisation. Les signaux entrée des données (Din), sor- tie des données (D out), sélection de pastille (CS) et valida- tion d'enregistrement (WE) sont des signaux classiques de commande extérieure d'entrée/sortie pour des circuits de mé- moire RAM et sont associés aux broches extérieures d'entrée/ sortie du dispositif 10. Les signaux appel (WCL) et entrée de MEMORISATION (03T) commandent l'interaction entre la mé- moire statique à accès direct et la partie rémanente modifi électriquement du dispositif 10, comme cela sera décrit ci- après de-façon plus détaillée. Le signal appel (RUL) est un signal qui peut être utilisé soit pour déclencher le passage d'un bit sélectionné unique de la mémoire rémanente à la partie RAM de la mémoire 12, soit à déclencher l'apparition de l'ensemble du contenu des données de la partie de mémoi- re rémanente de la mémoire 12 dans la partie RAM de la mé- moire. De plus le signal appel à la fois de bit complet et de bit sélectionné peut être rendu disponible sur le même cir- cuit intégré par simple adjonction d'une ligne supplémentaire de commande. Les deux autres broches d'entrée du dispositif sont la broche masse GND (qui fournit la tension de masse intérieure Vss) et la broche Vcc de tension d'entrée d'alimen- tation en énergie de la pastille TTL standard. Il est impor- tant de noter que tous les signaux précédemment décrits sont des signaux logiques à niveau TTL. Ce sont les seuls signaux d'entrée au dispositif 10, qui ne nécessite aucune tension élevée conformée déns le temps,ni aucun courant intense sur l'une quelconque des broches de commande du dispositif 10. De façon spécifique à ce sujet, le signal d'entrée de mémorisa- tion (ZTÈ) aboutissant au circuit logique de commande 22 est un signal de commande qui déclenche la mémorisation du contenu actuel de la partie RAM non rémanente du réseau de mémoire 12 dans la partie rémanente du dispositif de mémoire 10. Le signal d'entrée IEMORISATION peut être un signal d'entrée TTL à niveau bas pour le déclenchement de la modification du contenu de la mémoire rémanente. La table de vérité logique du fonctionnement du circuit logique de commande lors du fonctionnement du dispositif 10 est représentée de façon dé- taillée sur la figure 2 en liaison avec les signaux d'entrée des broches à niveau haut (H) ou à niveau bas (L) et du mode de fonctionnement du dispositif. En plus du dispositif RAM classique permettant d'effectuer les fonctions classiques de validation d'enregistrement et de sélection de pastille des systèmes RAM, le circuit logique de commande 22 comporte des moyens permettant de produire une impulsion de tension éle- vée adaptée de façon particulière pour transférer le contenu de la mémoire RAM statique dans la mémoire rémanente, et des moyens pour tester les sources d'alimentation en énergie in- térieure et extérieure, comme cela sera décrit ci-après de façon plus détaillée. L'organisation détaillée du réseau de mémoire du dispo- sitif 10, montrant la configuration des cellules, la strudu- re de décodage, l'emplacement des signaux intérieurs impor- tants et des circuits d'entrée/sortie, est représentée sur la FIGURE 3. Le décodeur des Y, à savoir le circuit de trans- fert de colonnes du réseau de mémoire de la FIGURE 3, est représenté en outre sur la FIGURE 20, taindis que le circuit tampon d'entrée des X et le circuit tampon d'entrée des Y, aboutissant au réseau 12, des circuits 14, 20 d'entrée/sortie de lignes et de colonnes, sont représentés respectivement sur les FIGU1ES 21 et 22. Le circuit de sortiecds données du ré- seau de mémoire est représenté sur la FIGURE 11 et le circuit d'entrée des données du réseau de mémoire est représenté sur la FIGURE 17. De façon similaire le circuit de commande et d'entrée du circuit logique de cornmande 22 est représenté sur plusieurs de ces figures. A ce sujet, le tampon de sélection de pastille pour le signal d'entrée OS est représenté sur la FIGURE 12, tandis que le tampon d'appel pour le signal d'en- trée RCL est représenté sur la FIGURE 13, que le tampon d'entrée de mémorisation pour le signal d'entrée ST0 est re- rrésenté sur la FIGURE 6, que le générateur de suppression de sélection des X est représenté sur la FIGUR'E 16, que le tampon de validation d'enregistrement est représenté sur la JIGURE 18 et que le générateur d'invalidation de sortie est représenté sur la FIGURE 19. Le circuit d'alimentation en énergie 24, qui est associé de façon intime au circuit logi- que de commande 22, est également représenté en détail sur plusieurs de ces figures. Une forme de réalisation du géné- rateur de tension élevée du circuit d'alimentation en éner- gie 24 est représentée sur la FIGURE 5 des dessins, tandis que des formes de réalisations préférées du circuit de pro- duction de tension élevée pour le dispositif 10 sont re- présentées sur les FIGURES 14 et 15. Le circuit du générateur de polarisation en sens inverse et le circuit de commande du générateur de tension élevée sont représentés respectivement sur les FIGURES 9 et 10, tandis que le circuit de détection de l'alimentation en énergie et le circuit intérieur de com- mutation de l'alimentation enÉnergie sont représentés de fa- çon similaire sur les FIGURES 7 et 8. Sur les dessins, le raccordement au potentiel de masse Vss de la broche extérieure GND est représenté selon une re- présentation triangulaire, et l'alimentation en énergie d'en- trée de fonctionnement à niveau bas TTL, envoyée directement ou indirectement par l'intermédiaire de la borne d'entrée Vcc, est représentée suivant une représentation en T, le po- tentiel d'entrée positif étant appliqué comme le T. Les dispositifs NiOS à enrichissement et à appauvrissement sont distingués les uns des autres par le fait que les dispositifs à appauvrissement ont une représentation rectangulaire à l'opposé de la grille du dispositif. - Comme cela est représenté sur la FIGURE 3, le réseau de mémoire du dispositif 10 est subdivisé en un plan de droite 32 et en un plan de gauche 34, qui sont disposés essentielle- ment de façon symétrique, le plan de gauche étant représenté de façon plus détaillée sur la figure. Le plan de gauche et le plan de droite comprennent chacun seize "colonnes" de trente-deux cellules de mémoire composites. Le circuit 14 de sélection de lignes prend la forme du circuit classique 36 de transmission des adresses X, pour chacune des lignes de transmission des adresses X pouvant être rendues opérantes par application des signaux d'entrée d'adresses A 0A4aux entrées respectives XO-X4, Xds étant un signal d'adresse permettant de supprimer la sélection de chacune des lignes des X de l'ensemble du réseau. Le circuit tampon d'entrée des X 2100, qui permet réviser et de mémoriser temporairement l'une des entrées d'adresses extérieures Aa-.A4 et de délivrer les signaux d'entrée internes correspondant X0-X4, X.-X4 au circuit 36 de transmission des adresses X, est représenté sur la FIGU- RE 21. Chacune des entrées d'adresses extérieurs A O-A4 com- porte un circuit 2100 pour le raccordement approprié aux lignes 370 de transmission d'adresses X, comme cela est re- présenté sur la FIGURE 3. De façon similaire, les entrées des adresses Y extérieu- res A5-A9 sont chacune reliées directement à un circuit tam- pon respectif d'entrée des Y 2200 comme cela est représenté sur la FIGURE 22, qui, de façon similaire, mémorise temporai- rement et conditionne le signal de commande extérieure et délivre les signaux d'entrée d'adresses intérieures corres- pondantes Y0-Y4, Y -Y4 pour les décodeurs des Y. Le circuit d'entrée/sortie des colonnes est constitué par des bus d'entrée/sortie de gauche et de droite 58, 39, qui adressent respectivement les cellules de mémoire des plans de mémoire de droite et de gauche 32, 34. Le circuit 16 de sélection des colonnes est constitué par plusieurs décodeurs des Y, un pour chaque colonne, pouvant être rendus opérants pour l'applica- tion des signaux d'adresses Y0-Y4 à partir des entrées exter- nes respectives Ao-A4. Le décodeur des Y 2G00 (à l'extrémité du réseau) est représenté sur la FIGURE 20 et comporte les dispositifs commandés d'excitation de colonnes 910, le dispo- sitif 960 de transfert des colonnes, un inverseur 2002 pour les excitations commandées de colonnes,et des étages d'atta- que du décodeur N4ON-OU à 5 entrées, d'un type classique, qui pilotent environ 0,36 pF à 5 volts pndant un intervalle de temps d'environ 40 ns et tirent environ 55 microsmpères (1,8 mA au total). Au cours d'une inscription ou d'un enre- gistrement effectué dans la cellule de mémoire non rémanente adressable ou bien d'un envoi de "appel de bit" (comme cela sera décrit de façon. plus détaillée ci-après) d'un bit de données rémanentes sélectionné à la cellule de mémoire non rémanente adressée, les dispositifs de transfert de colonnes 960 possèdent une résistance série d'environ 350 ohms entre la colonne 330 et le bus d'entrée/sortie 38. L'inverseur 2000 débranche le dispositif 910 lorsque les colonnes sont sélec- tionnées, afin d'envoyer un niveau faible de courant et de tension (de façon typique moins de 0,25 volt dans les deux colonnes et courant de moins de 400 microampères à partir des circuits d'excitation de colonnes au cours de la fonction d'appel de bit). Le réseau de mémoire est subdivisé par le décodeur cen- tral 36 des X en deux plans contenant chacun 16 x 32 cellu- les. Le décodeur des X 36 sélectionne une ligne de 32 cellu- les parmi 32 lignes en augmentant à 5 volts le potentiel des grilles de transfert de cellules 950, ce qui accouple les cellules 40 à leurs colonnes respectives. Le réseau de mé- moire est, de façon similaire, équipé de plusieurs décodeurs des Y 2000 qui sélectionnent un couple de colonnes parmi 52 couples en augmentant à 5 volts les grilles de transfert des colonnes 960, ce qui accouple les colonnes à leurs lignes respectives d'entrée/sortie. Comme cela a été indiqué précé- demment, le décodeur des Y 2000 débranche également les transistors d'excitation de colonnes 910 dans les colonnes sélectionnées, hormis pour de petits circuits d'excitation 905 situés à la partie supérieure du réseau afin de réduire le courant. Les circuits d'excitation 915 du bus d'entrée/ sortie remplacent, du point de vue fonctionnel, les circuits d'excitation de colonnes 910 étant donné que les colonnes sont accouplées électriquement au bus d'entrée/sortie par l'intermédiaire des îrilles de transfert de colonnes 960. Les grilles 912 de transfert du bus d'entrée/sortie sont sé- lectionnées respectivement par des grilles de commande in- ternes Y4 et Y7 de manière à accoupler le bus d'entrée/sor- tie de droite ou de gauche 38, 39 au tampon de sortie 1100 (FIGURE 11). La tension d'alimentation en énergie dans le réseau, qui est représentée par Vcca 310 est branchée par l'intermédiaire d'un dispositif d'excitation de taille impor- tante situé dans le circuit 800 de commutation de Vcca (FIGURE 8) au cours du transfert des données de mémoire de- puis la mémoire rémanente aux cellules RAM, comme cela sera décrit de façon plus détaillée. Des ensembles doubles de dispositifs d'enregistrement 902, 904 reçoivent les signaux de commande d'enregistrement W, W et sont utilisés respecti- vement pour les bus d'entrée/sortie de gauche et de droite 38, 39 afin de réduire la résistance série, en particulier au cours de la fonction de transfert des données d'appel de bit. Les inverseurs des dispositi 902, 904 débranchent les circuits d'excitation des bus d'entrée/sortie dans les bus qui doivent être placés au niveau bas, et ces circuits d'ex- citation servent de circuits d'excitation de colonnes pour les colonnes sélectionnées (dont les dispositifs d'excita- tion ont été débranchés par le circuit décodeur des Y 2000) ainsi que de dispositifs de récupération d'enregistrement. Au cours d'une opération de transfert de données d'appel de bit sélectionné, les dispositifs 903 placent les bus d'en- trée/sortie à une tension inférieure à 0,06 volt, tension qui augmente à environ 0,25 volt pendant 1' intervalle de temps qu'elle met à être appliquée aux colonnes, étant don- né la résistance d'interconnexion (100 ohms) et la résis- tance (350 ohms) rapportée antérieurement au dispositif, la dite tension étant encore inférieure au potentiel de masse de 0,3 volt du réseau de mémoire 12. Comme cela a été indiqué et a été représenté dans la partie supérieure gauche de la F1'IGURE 3, le réseau de mémoire 12 du dispositif 10 comporte plusieurs cellules de memoire com- posite 40 dont chacune inclut une cellule de mémoire RAH sta- tique non rémanente adressable et une cellule de mémoire rémanente associée à cette dernière lors du fonctionnement avec transfert des données. Des cellules composites RAM stati- ques rémanentes, modifiées électriquement, appropriées sont décrites de façon détaillée dans la demande de brevet français déposée sous le N0 80. 01399 en date du 23 janvier 1980 au nom de la demanderesse et ayant pour titre "Dispositif de mémoire statique rémanente à accès direct". Une cellule de mémoire RAM rémanente appropriée 40 est représentée schématiquement sur la FIGURE 4 et comporte deux parties: une partie 42 (E2PROM) ré- manente et modifiable électriquement et une partie RAM stati- que 44. La partie RAM représentée 44 comporte une cellule clas- sique de mémoire statique à six transistors réalisée sous la forme d'une bascule bistable comportant un couplage croisé et possédant deux grilles de transfert, pour des cycles de lectu- re/enregistrement, directement adressables et en nombre sensi- blement illimité. Les données E 2PROM sont transmises à la cel- lule RAM 44 au moyen d'un déséquilibre capacitif commandé sur les noeuds Ni et N2 internes de la bascule bistable, ce qui établit une différence dans les temps de montée sur Ni et N2 au cours d'un cycle d'appel ou de mise sous tension. La différence des temps de montée a pour effet de régler la bascule bistable dans unZétat préféré. Le déséquilibre capacitif est commandé par le transis- tor à grille flottante Tl, qui commande le raccordement du condensateur Cl à Ni ou le débranchement de ce condensateur de Ni. Pour réaliser l"'appel" des données E PROM, les noeuds Ni et N2 de la cellule RAM sont placés à la masse, équilibrés puis montent librement à une vitesse déterminée par le cou- rant du dispositif d'appauvrissement et la capacité des noeuds Ni et N2, De façon typique, dans-la forme de réalisa- tion 10 représentée, le courant d'appauvrissement peut être d'environ 7 pA. De façon similaire, dans l'exemple de réali- sation représentée, la capacité approchée sur le noeud N2 est d'environ 0, 1 pF, tandis que la capacité sur le noeud NI est d'environ 0,05 pF sans le condensateur Cl, et d'environ 0,15 pF si le condensateur Ci est raccordé au noeud Ni. Etant donné que la tension soit au noeud Ni, soit au noeud N2 augmentera plus rapidement selon celui des noeuds qui a la charge la plus faible, la cellule RAM statique 44 placera les noeuds N2 et Ni dans des états complémentaires (tension élevée et tension faible) déterminés par la différence rela- tive des tensions sur Nl et N2. La cellule de mémoire E 2PROM rémanente représentée est accouplée de façon capacitive à la cellule RAM 44 et est apte à mémoriser des données sous la forme d'un état de char- ge sur une électrode 46 à grille flottante isolée par un diélectrique. La cellule rémanente représentée 42 est consti- tuée par une triple couche de polysilicium recouvrant le substrat en silicium monocristallin de la pastille, et com- porte une grille de programmation 48, la grille flottante 46, une grille 50 de mémorisation/effacement et une plaque de diffusion 52 isolée par une jonction pn et située dans le silicium de la pastille au-dessous de la grille flottante 46, qui est commandée par un dispositif MOS, à savoir le transis- tor T2. L'effacement et la programmation des cellules E 2PROM 42 du dispositif 10 sont réalisées en augmentant suivant une forme de rampe la tension dans les lignes 520 de "mémorisa- tion", en appliquant à ces dernières une tension produite intérieurement d'environ 20 à 40 volts en environ une milli- seconde. On notera que le signal interne MEMORISATION appliqué aux lignes de mémorisation 320 du réseau de mémoire est pro- duit dans la pastille lors de l'application du signal à ni- veau logique TTL STO au circuit intégré 10. L'impulsion MEMO- RISATION est conformée et adaptée spécialement par un généra- teur de tension élevée, intégré à la pastille, du circuit d'alimentation en énergie et de commande 24, dont un schéma est représenté sur la FIGURE 5. Le transistor T2, dont la grille est raccordée directe- ment au noeud N2 de la cellule RAM statique 44, détermine si la cellule E PROM 42 est effacée ou programmée au cours d'un cycle MEMORISATION. A ce sujet, lors de la programmation de la cellule E PROM 42, si le noeud N2 est au niveau bas (par exemple un zéro binaire), alors la plaque de diffusion 52, qui est accouplée capacitivement à la ligne de mémorisa- tion 320, peut avoir un flottement ascendant et entraîner avec elle la grille flottante 46 étant donné que l'impulsion MEM4ORISATION provenant du circuit d'alimentation en énergie 24 accroît la tension avec une forme de rampe sur-la grille M4MORISATION/EFFACEETIZT 50. Le champ en provenance de la grille de programmation 48 s'établit jusqu'au moment o les électrons sont transmis par effet tunnel de la grille de pro- grammation 48 à la grille flottante 46, ce qui accro1t le seuil du transistor Tl. Etant donné que la cellule 42 est ac- couplée capacitivement à la cellule RAM 44, la grille flot- tante chargée négativement peut être "lue" ou son contenu peut être transféré dans la cellule RAM 44 sous la forme d'un zéro binaire. Au cours d'un tel transfert, le condensateur Cl est découplé du noeud Nl,ce qui permet au potentiel de NI d'augmenter plus rapidement que le potentiel du noeud N2, de telle manière qu'un zéro binaire est lu à partir de la cel- lule E2PROM 42 par la cellule RAM 44. Comme cela a été indi- qué, un zéro binaire est une tension faible (par exemple environ zéro volt) sur le noeud N2. De façon similaire, la cellule de mémoire rémanente 42 peut être "effacée" pour représenter un "un" binaire. A ce sujet, lorsque le noeud N2 de la cellule RAM est à une ten- sion TTL élevée (par exemple à environ + 5 volts), ce qui représente un "un" binaire, la plaque de diffusion 52-de taille importante est maintenue à la masse étant donné que l'impulsion MEMORISATION varie selon un signal en forme de rampe, ce qui provoque également l'accouplement capacitif de la grille flottante 46 à la masse proche par suite du fort couplage capacitif. Lorsque le champ entre la grille d'effa- cement 50 et la grille flottante 46 s'établit de façon suffi-- sante, les électrons passent par effet tunnel de la grille flottante à la grille effacement/mémorisation 50 et le seuil du transistor Tl passe à un niveau négatif, ce qui a pour effet que le transistor devient fortement conducteur, ou bien est branché fortement à l'état passant, par rapport à la tension de masse fournie au dispositif 10 par l'intermé- diaire de la broche d'entrée GND. De façon similaire, lors de l'interaction par association capacitive entre la cellule rémanente 42 et la cellule item statique adressable 44, au cours du transfert en retour de l'état de mémoire "effacé" de la cellule 42 à la cellule 44, le condensateur C1 est ac- couplé au noeud Nl, ce qui permet au potentiel du noeud D2 de croître plus rapidement que celui du noeud Nl, es place la cellule de mémoire RAM 44 de la bascule bistable dans l'état opposé de l'état décrit précédemment en rapport avec le transfert réitéré de l'état chargé négativement de la grille flottante. Par conséquent, un "un" binaire est lu hors de la cellule E PROM et envoie sur le noeud N2 une ten- sion relativement élevée par rapport à la valeur correspon- dante représentant un zéro binaire. De façon correspondante, on notera que les données bi- naires représentées dans la configuration conductrice de la cellule de mémoire RAM peuvent être transférées à la cellule rémanente 44, en étant représentées par un état de charge de la cellule 42, et peuvent être ultérieurement transférées à nouveau directement à la cellule 44 à partir de la cellule 42 de manière à placer cette dernière dans son état initial au moment o les données binaires étaient initialement trans- férées de la cellule 44 à la cellule 42. On notera en outre que l'état de mémoire de la cellule 42 ou 44, à partir des- quelles les données sont transférées ou transférées à nouveau, n'est pas affecté par la procédure de transfert ou de trans- fert réitéré. Le contenu de la mémoire statique RAM apparaîtra dans les conducteurs de colonnes du réseau de mémoire, comme re- présenté sur les FIGURES 1 et 3, après qu'une sélection des X soit intervenue, comme cela est habituellement réalisé dans la structure de cellule RAM statique a six transistors. Bien que le transfert des données entre la cellule réma- nente 42 et la cellule RAM non rémanente 44 ait été décrit en référence à une cellule de mémoire unique 40 du réseau de mémoire 12, on comprendra que de tels transferts de don- nées peuvent être effectués en liaison avec chacune des cellules 40 du réseau. Par conséquent les données peuvent être introduites dans la partie RAM de la mémoire 12, être transférées à la partie rémanente de la mémoire en vue d'une mémorisation rémanente essentiellement permanente, et être transférées en retour à la partie RAM en vue de leur lecture et de leur utilisation comme cela est désiré. 3ntretemps la mémoire RAM peut être utilisée à la façon d'une mémoire RAM adressable classique. Cependant, lors- qu'on le désire, le dispositif 10 peut être adapté à appe- ler des données soit par transfert du contenu de l'ensemble du réseau E2PROM dans la mémoire RAM statique, soit par transfert d'un bit sélectionné unique depuis le réseau * E2PROM dans la cellule de mémoire RAM statique correspon- dante. Ces différents modes de fonctionnement peuvent être déterminés par les dispositifs par lesquels les noeuds Ni et IT2 des cellules de mémoire composites 40 sont placées à la masse dans chaque cellule. A ce sujet, les noeuds Ni et N2 peuvent être placés à l'a masse de deux manières. Selon un premier mode de fonctionnement, l'alimentation en énergie Vcca envoyée au réseau de mémoire 12 (FIGURE 3) est amenée au potentiel de la masse, puis à nouveau branchée rapidement (par rapport aux temps de montée des potentiels aux noeuds Ni et N2 des cellules de mémoire 40 du réseau 12) pour appe- ler les données E2PROM dans toutes les cellules composites du réseau 12. Le déséquilibre capacitif entre les noeuds Ni et N2 déterminera alors l'état de la cellule RAM stati- que. Si le circuit intégré 10 est mis sous tension, il exécu- te toujours un tel appel complet de données et donc il comportera dans la partie RAM statique de la mémoire 12, des "données connues" qui correspondent aux dernières données enregistrées dans la partie E2PROM. Selon un second mode de fonctionnement, les décodeurs des X et Y peuvent sélectionner une cellule et les jeux co- lonnes 330 voisines de part et d'autre de la cellule sêlec- tionnée (FIGURES 3, 4) peuvent être placées au potentiel de la masse. Le décodeur des X 370 peut alors être commandé de manière à suppritier la sélection de cette cellule à partir de ses colonnes voisines 330 par blocage des dispositifs à transistor MOS 950, de telle manière aue les pQtentiels sur les noeuds Nl et Li2 augmentent alors à leurs cadences pro- pres pour appeler les données E2PROM dans cette cellule. Par conséquent, dans un tel mode de fonctionnement, seule une cellule sélectionnée comporte des données transférées de la partie rémanente à la partie non rémanente de la cel- lule. La borne 310 d'alimentation en énergie Vcca et les dé- codeurs des circuits de décodage X-Y sont commandés par des circuits supplémentaires intégrés à la-pastille et qui sont des circuits logiques simples bien connus d'une manière géné- rale et qui par conséquent ne nécessitent pas de description plus détaillée. Cependant, certaines nouvelles caractéristi- ques associées àu circuit d'alimentation en énergie Vcca et au circuit de commande seront décrites en rapport avec le cycle de fonctionnement du dispositif 10. Comme cela a été indiqué, le dispositif 10 comporte des circuits permettant de produire et de commander différentes alimentations en énergie, incluant une impulsion commandée de tension relativement élevée pour le fonctionnement des cellules de mémoire rémanentes du réseau 12. A ce sujet les circuits 500, 100 représentés sur les FIGURES 5 et 10 consti- tuent un système pour la production et la commande des ten- sions élevées utilisées lors du fonctionnement des cellules de mémoire rémanente 42 électriquement modifiables. De tels circuits intégrés sont décrits dans une demande de brevet déposée conjointement et ayant pour titre "Système intégré de production de tension élevée à régulation du temraps de mon- tée et procédé d'exploitation d'un tel système". Le circuit générateur de tension élevée, constitué par les circuits 500, 100 des FIGURES 5, 10 fournit des moyens pour produire une impulsion de tension élevée à temps de montée réglé et à niveau commandé, ledit circuit pouvant 246 4535 être aisément réalisé sous la forme d'une partie du circuit intégré 10. Comme cela est représenté sur la FIGUiE 5, l'im- pulsion de tension élevée produite par un ensemble 520 d'étages raccordés par les diodes et pilotés par des si- gnaux d'horloge 01, 02 à basse tension accouplAs de façon capacitive. La tension de sortie maximum est réglée au mo- yen d'un dispositif 990 de référence à diode commandée, qui fournit une tension de référence indépendante de l'alimen- tation en énergie, interne à la pastille, fourni BUD, Vcc. I1 est prévu un circuit de réaction 54 qui commande le temps de montée de la tension élevée au moyen d'une modula- tion de l'amplitude effective du signal d'horloge à basse tension, qui pilote le générateur de tension élevée. Un cir- cuit 56 de liaison par interface à niveauxlogiques est éga- lement prévu de manière à détecter le fait que le niveau final de tension élevée a été atteint. Dans la forme de réalisation représentée 10, le généra- teur de tension élevée Soo est commandé par des signaux d'horloge biphase 01, 02, non en recouvrement, qui sont dé- livrés par un générateur de signaux d'horloge biphase représenté sur la FIGURE 10. Le générateur 100 de signaux d'horloge biphase est à son tour commandéêpar les signaux d'horloge en recouvrement s, ? délivrés par le générateur de polarisation en sens inverse de la FIGURE 9. Les for- mes d'ondes des signaux d'entrée en recouvrement ", P en- voyés au générateur 100 et les signaux de sortie non en re- couvrement 01, 02 sont également représentés d'une façon générale sur la FIGURE 10. Gomme cela a été indiqué, les signaux d'horloge 01, 02 sont utilisés pour piloter un dispositif de pompage de char- ges 520du générateur 500 comportant plusieurs dispositifs à diodes branchés en série et qui sont accouplés capacitivement aux signaux 01, 02 de manière à fournir un signal if!0RiSA- TION 320 de sortie à tension relativement élevée. Dans le générateur 500, une diode commandée est utilisée en tant que source de référence pour la tension, et un circuit de réac- tion est utilisé pour commander les temps de montée des impulsions, tandis qu'il est prévu un dispositif à impédan- ce élevée ae détection d'une tension élevée de référence, en vue de détecter la fin désirée des conditions de l'impul- sion de tension élevée. Une caractéristique particulière de l'ensemble du circuit générateur d'impulsionsà tension éle- vée, intégré à la pastille, est que l'on peut s'accommoder de constantes de temps relativement élevées (environ 1 ms). L'importance du circuit générateur de tension élevée 500 r0side dans Jle fait qu'il rend possible la réalisation du circuit intégré complet qui ne nécessite aucune source d'ali- mentation extérieure de tension élevée. En outre, lorsqu'il est utilisé en tant que source d'alimentation dans le dispo- sitif E2PROMi/RAMI rémanent 10, il fournit un niveau de signal ENEORISATION 520 mis en forme et commandé. De plus il four- nit un simple signal logique compatible en logique TIL et synchronisé de façon non critique. Comme cela a été indiqué, le circuit générateur de ten- sion élevée 500 représenté comporte un dispositif de pompage de charges 520 à 16 étages, commandé par deux signaux d'horlo- ge non en recouvrement 01, 02. La chaîne de pompage de charges à branchement en série, représentée de la FIGURE 5 est in- terrompue ou subdivisée à trois étages de la fin, et trois petits étages sont utilisés pour produire un signal de com- mande de tension élevée HVC, qui, pour une impédance de sor- tie donnée, augmente en avance par rapport au signal de sor- tie de tension élevée HV sur l'extrémité de sortie de la chaîne 52q en raison de sa faible charge, jusqu' ce qu'il soit verrouillé par une diode commandée 990. La cadence de chargement du dispositif de pompage de charges 500est proportionnelle à la fréquence (f), au produit du rapport effectif: d ' amorçage (par exemple 0,85) par l'os- cillation des tensions 01, 02 ( V), et au rapport de la ca- pacité de charge sur le signal de tension élevée de sortie à la valeur de la capacité du condensateur de pompage. On notera que dans la pratique des tensions relativement élevées (25-50 V) peuvent être produites à partir de signaux d'horloge 01, 02 à tension relativement basse (par exemple V ou moins). In outre, l'utilisation de simples signaux d'horloge non en recouvrement 0i et 02 fournit un disoosiif simple à basse tension pour la commande du pompi;ge de char-es et du temps de montée du gé -raeur de tension levée 500. A ce sujet le temps de montée du potentiel de sortie HV est détecté et produit une tension de commande VFB envoyee au générateur de signaux d'horlo-e 100, qui module i'3mrplitude du dispositif de pompage de chargeSpendant le signal 01, 02. Le dispositif de pompage de charges a chaîne subdiviséeet bifurguéeepermet de produire deuxc signaux de tension élevée, HlV et HVC, qui répondent à des conditions différentes de charges en vue de déterminer les conditions désirées de ten- sion de sortie, et l'on peut prévoir un autre circuit de dé- tection de la tension de sortie. A ce sujet, on a représenté sur la FIGU:'_ 14 une autre structure de circuit 51, qui uti- lise une charge capacitive prédéterminée à la place du dispo- sitif de pompage de charsesà chaîne subdivisée, dans la dé- termination de la tension de sortie désirée. Bien que le générateur500 puisse être utilisé pour tilo- ter à la fois des charge's à impédance élevée et à impédance faible, la taille du énéraeur est articulièreent ette pour des charges du type capacitif à impédance élevée et est particulièrement appropriée en tant qua partie du circuit intégré 10. Comme cela a été prêcédemr-nent indiqué, le dis.o- sitif 10 comporte différents circuits de détection d'alimen- tation en énergie pour la commande du fonctionnemrient de la mémoire. Les données seront mémorisées dans la mémoire i-PO rémanente toutes les ú'ois que le si-nal 520 L-fMORISATION de tension élevée est produit intérieurement. A.u cours de la mise sous tension ou de la surpression de l'énergie d'a!limen- tation apoliquée au dispositif 10 ou bien lors de la présence de teosions variables d'alimentation en énergie, il peut exister une condition dans laquelle les signaux dle com.mande d'entrée et les tensions i'alimentation n'ont pas une valeur su-ffisante -our être interorétés sans anbicuité par le cir- cuit intégré 10. -2464535 Il peut se produire des conditions électriques ambi- gues lorsqu'un dispositif se trouve en dehors de ses ten- sions normales de fonctionnement, comme par exemple lors- qu'un dispositif est d'abord branché ou mis sous tension ou que son énergie d'alimentation est supprimée. Dans un dispositif classique de mémoire non rémanente, de telles conditions se présentent lorsque le contenu de la mémoire est dans un état indéterminé et doit être initialisé au cours normal du fonctionnement du dispositif. Cependant, dans le dispositif 10 qui comporte une possibilité d'inter- action directe entre la partie de mémoire rémanente et sa partie non rémanente du réseau de mémoire à accès direct, il est souhaitable d'empêcher une telle interaction au cours de la mise sous tension du dispositif ou de la suppression de son alimentation en énergie afin d'empêcher la mémorisation de données éventuellement non valables. A ce sujet le dispo- sitif 10 comporte des circuits permettant d'empêcher un dé- clenchement accidentel du signal M1EMORISATION, afin d'éviter une mémorisation accidentelle de données non valables dans la partie dce mémoire E2PROM, avec perte concomitante' de' la' méé-' moire rémanente au cours de variations de l'alimentation en énergie ou de conditions de mise en tension ou de suppression de l'alimentation en énergie. De tels circuits comportent un circuit 24 de détection de l'alimentation en énergie comportant un circuit logique fonctionnant de manière à empêcher la mémorisation de don- nées dans la partie E PROM rémanente du dispositif sauf si les alimentations en énergie produites extérieurement et in- térieurement se situent dans des plages définies acceptables. Le circuit logique délivre également des signaux qui, lors- qu'ils sont combinés à d'autres signaux du circuit décrits ultérieurement, agissent de manière à transférer automatique- ment les données situées dans le réseau de mémoire E2PROM ré- manent dans la partie RAM statique non rémanente lors de la mise sous tension ou dans le cas d'une chute des alimenta- tions en énergie en dehors de la plage définie acceptable. Le circuit 24 de détection de l'alimentation en énergie permet par conséquent au circuit intégré 10 d'être mis sous tension ou d'être déconnecté de son alimentation d'une ma- nière arbitraire et de conserver les données de la mémoire E2PROM rémanente et en outre de réinitialiser la mémoire statique RAM lors de chaque cycle de cette sorte au moyen d'un transfert automatique des données E 2PROM dans le réseau de mémoire RAM non rémanent du dispositif. Un schéma d'une partie 70 du circuit 24 de détection de l'alimentation enénergie muni du circuit logique associé est représenté sur la FIGURE 7. Le circuit 70 comporte un dispo- sitif 72 permettant de détecter le potentiel interne de pola- risation en sens inverse Vbb du circuit 10, un dispositif 74 permettant de détecter l'alimentation en énergie extérieure Vcc envoyée au circuit 10, et un dispositif 78 pour produire des signaux logiques de commande (PUL, PULl et PUIS) pour la commande du transfert des données de la mémoire rémanente à la mémoire non rémanente. Le dispositif 78 reçoit également un signal d'appel de réseau (AR), mémorisé temporairement, pour le déclenchement du transfert des données de la mémoire E2PROM à la mémoire RAM. Au cours du fonctionnement du circuit 70, lorsque les niveaux corrects de tension pour le fonctionnement du cir- cuit sont satisfaits, le noeud 71 est au niveau élevé et a pour effet que les signaux logiques PUL, PUL2 et PUL1 attei- gnent des niveaux qui obligent le circuit intégré 10 à ache- ver un appel automatique, lors de la mise sous tension, de l'ensemble des données de la mémoire rémanente à la partie RAM statique non rémanente du circuit. Cependant, si l'ali- mentation en énergie interne Vbb ou-l'alimentation en éner- gie externe Vcc se situent hors d'une plage prédéterminée de valeurs, qui est appropriée pour le fonctionnement fiable du dispositif, le circuit intégré ignore toutes les commandes pour exécuter un cycle de mémorisation de données rémanentes, qui modifierait les données dans la partie de mémoire E2 PROM rémanente. Après avoir décrit d'une manière générale le circuit 70, on va décrire maintenant de façon plus détaillée son forc- uionnement. Comme cela a été indiqué, l'alimentation en éner- gie extérieure Vcc est détectée Dar le réseau 74 à cinq transistors, qui possède un noeud de sortie 73. Comme cela est représenté, le circuit 74 comporte quatre transistors à appauvrissement IIOS possédant, dans la forme de réalisation représentée, des rapports nominaux largeur/longueur ayant pour valeur 6/13, 6/24, 10/6 et 6/20, et un transistor à en- richissement ayant un rapport largeur/longueur 30/50, et dont le noeud de sortie 73 commande le transistor à enri- chissement possédant un rapport 35/5, et commande le noeud 75. Les paramètres indiqués du dispositif peuvent être choi- sis de manière à fournir une détection appropriée du poten- tiel d'entrée Vcc appliqué aux bornes du dispositif et le potentiel de masse comme indiqué. Le noeud 75 est séparé par deux étages inverseurs, du noeud 71 qui est l'entrée du cir- cuit de commande 78. Le noeud 75 est également commandé par le réseau 72 de détection de l'alimentation en énergie Vbb, qui est constitué par deux transistors à appauvrissement pos- sédant des rapports longueur/largeur égaux à respectivement à 7/5, 75/5. Bien que le potentiel d'alimentation en énergie Vbb puisse être fourni par une source d'alimentation en éner- gie extérieure, il peut être fourni par une source d'alimen- tation en énergie intérieure comme dans la forme de réalisa- tion représentée 10. Dans ce cas il s'agit spécifiquement d'une alimentation de polarité opposée deVcc produite sur la pastille par le circuit 90 de la FIGURE 9 et qui est désignée habituellement sous le nom d'alimentation de polarisation en sens inverse. La production, intégrée à la pastille, de l'a- limentation de polarisation en sens inverse supprime la né- cessité d'une source d'alimentation extérieure. Qu'il soit produit sur la pastille ou par une source d'alimentation ex- térieure, le potentiel Vbb est appliqué au circuit 72 pour la détection du potentiel.. Par conséquent le noeud 75 est de ce fait commandé par les deux alimentations en énergie Vbb et Vcc dans la configuration de porte NON-OU représentée. Les composants du circuit peuvent être choisis de manière à fournir les plages de détection de potentiel désirées. A titre d'exemple les tailles des transistors représentés sont données de telle manière que l'entrée 71 de commande logique est réglée lorsque les conditions suivantes: Vcc est supérieure à environ 3,5 volts et Vbb est inférieure à environ - 1,5 volt, sont satisfaites. Comme cela a été indiqué, l'entrée de commande logique 71 est réglée lorsque à la fois les conditions: Vcc supé- rieuaeà 5,5 volts et Vbb inférieure à - 1,5 volt, sont sa- tisfaites. Lorsque Vbb tombe au-dessous de - 1,5 volt, le transistor d'abaissement à appauvrissement 72a (75/5) du circuit 72 de détection de Vbb et le transistor à appauvris- sement voisin 72b (7/5) agissent en passant au point de commutation de 1, 5 volt en passant à l'étage suivant (les rapports entre parenthèses représentent des exemples des rapports largeur/longueur des dispositifs, en microns). Ce- pendant, il faut noter que bien que des paramètres spécifi- ques des dispositifs puissent être donnés, d'autres plages de dimensions et d'autres plages de commande de tension peuvent être utilisées, comme par exermple les procédures ty- piques de fabrication deé dispositifs NOS à 5 volts utilisant une épaisseur d'oxyde située dans la plage allant de 400 à 1000 Angstrbms. De façon similaire, les dispositifs à appau- vrissement série 74a (6/15) et 74b (6/24) du circuit 74 de détection de Vcc requièrent une valeur de Vcc supérieure à ,5 volts pour dépasser le point de commutation de 1,6 volt de l'inverseur du circuit 74 de détection de Vcc constitué par les transistors 74c (10/6) et 74d (30/5). Lorsque Vbb est inférieure à - 1,5 volt et que Vcc est supérieure à 3,5 volts, le noeud 75 est au niveau haut, ce qui a pour ef- fet que le noeud 71 est au niveau haut par l'intermédiaire de deux étages inverseurs constitués par les dispositifs 71a (10/6); 71b (30/5), 71c (10/6) et 71id (30/5), et règle par conséquent le circuit de commande logique 78 qui déclen- che un transfert automatique "appel de réseau" de l'ensemble du contenu de la mémoire rémanente aux parties RAM statiques correspondantes du dispositif 10, ledit transfert étant suivi d'un fonctionnement normal du dispositif de mémoire tant gue la valeur correcte de la tension Vbb, Vcc est maintenue. Afin de garantir un fonctionnement parfait même avec des temps de montée relativement lents des potentiels appli- qués Vbb et Vcc et pour garantir une importante immunité aux bruits, une hystérésis est prévue à la fois pour les circuits 72 et 74 de détection des tensions Vbb et Vcc. A ce sujet, lorsque le noeud 71 du circuit de détection 70 passe au niveau haut, le transistor 72c (6/10) du circuit 72 de détection de Vbb représenté décale le point de commuta- tion de - 1,5 volt à - 1,2 volt. De façon similaire le tran- sistor 74c (6/20) du circuit 74 de détection de Vcc, qui coagit avec les dispositifs 74c (30/5), 74d (10/6) et 74f (35/5), et qui est commandé par le noeud 76, décale le point supérieur de commutation de 1,4 à 2,2 volts. Cette hystéré- sis empêche un fonctionnement cyclique marche/arrêt.multiple du circuit de détection étant donné que les potentiels des systèmes Vcc et Vbb augmentent lentement en passant par les points de détection du circuit 70. Le circuit de commande logique 78 représenté fonctionne également réciproquement de telle manière que si le poten- tiel de Vcc passe au niveau bas d'environ 2,8 volts, l'en- trée de commande logique 71 est ramenée à l'état initial, ce qui déclenche un transfert automatique "appel de réseau" du contenu de la mémoire rémanente à la mémoire RAM non rémanen- te lorsque le potentiel Vcc augmente à nouveau, et empêche un transfert accidentel ou tenté par inadvertance de données depuis la partie RAM statique non rémanente à la partie de mémoire rémanente du dispositif de mémoire 12. A ce sujet, les signaux de sortie logiques PUL, PUll, PUL2 du circuit 70 de détection d'alimentation en énergie sont délivrés diffé- remment sous la forme de signaux de commande d'entrée directs ou indirects au circuit logique de commande (FIGURE 1) com- portant un tampon de sélection de pastille (FIGURE 12), un tampon d'appel 1500 (FIGURE 13), un circuit 60 de commande de mémorisation de mise sous tension (FIGURE 6) et un commu- tateur d'alimentation en énergie intérieur 80 (FIGURE 8). A ce sujet, avant que l'entrée de commande logique 71 soit positionnée, le signal de commande de sortie à niveau logique PU-L2 du circuit de commande logique 78 représenté est à l'état logique haut. L'état logique haut du signal lo- gique PUL-- est appliqué en tant que signal d'entrée au cir- cuit tampon de sélection de pastille 1200 (FIGURE 12), qui constitue une partie du circuit logique de commande 22 (FIGURE 1) du dispositif de mémoire 10. Un autre signal d'en- trée au tampon de sélection de pastille 1200 est le signal extérieur de sélection de pastille S, qui est appliqué à partir d'une borne extérieure du dispositif 10. L'application du signal logique PU--- de niveau haut provenant du circuit partiel de commande logique 78 du circuit de détection d' alimentation en énergie au tampon logique de sélection de pastille - 1200 invalide la commande du signal d'entrée OS. Dans le cas o le potentiel Vcc est trop faible ou bien o le potentiel Vbb est trop élevé, un signal extérieur RCOL appliqué au dispositif 10 n'aura de façon correspondante au- cun effet, étant donné que le signal d'entrée interne C- appliqué au tampon d'appel 1300 sera au niveau haut, ce qui invalide le tampon d'appel 1300. Pourvu que les alimentations en énergie intérieure et extérieure Vbb et Vcc se trouvent dans des plages de fonction- nement possible, le fonctionnement du dispositif 10 est com- mandé par un signal extérieur appliqué au circuit logique de commande (FIGURE 1), et le fonctionnement du dispositif re- présenté 10 s'effectue conformément à la table de vérité re- présentée à la FIGURE 2.Les signaux d'entrée comprennent le signal classique de données d'entrée Din, le signal de sélec- tion de pastille E et le signal de validation enregistrement WE d'une mémoire RAM, ainsi que le signal d'appel RCL et le signal de mémorisation STO, qui déclenchent le transfert des données.d'appel et de mémorisation entre les parties non réma- nentes et rémanentes du réseau de mémoire 12. Le signal d'entrée des données Din est envoyé au disposi- tif 10 par l'intermédiaire du tampon de données, décodeur d'enregistrement 1700, qui utilise un étage typique d'entrée TMIL. Le tampon des données 1700 est également alimenté par des signaux intérieurs de commande WE provenant du tampon de WE 1800, et par RCL provenant du -ampon d'appel 1300. Les signaux D, D des données d'entrée mémorisés tempo- rairement vont ensuite directement à un décodeur d'enregis- trement de manière à fournir les signaux W, W, qui sont éga- lement commandés par un signal interne de validation d'enre- gistrement WE. Ce signal ig doit être au niveau bas, ce qui se produit au cours de la commande d'enregistrement ou de la commande d'appel de bit, afin de valider les signaux W ou W du décodeur d'enregistrement, pour passer au niveau haut. Au cours d'un cycle d'appel de bit du transfert de données de * la partie de mémoire rémanente à la partie de mémoire non ré- manente (RCL au niveau haut), à la fois D et D sont ramenées à un niveau plus bas et à la fois W et W sont amenées au ni- veau haut de manière à enregistrer des zéros dans les deux colonnes adressées. Le signal extérieur WE de validation d'enregistrement est appliqué de façon similaire à un tampon de WE 1800 (FIGU- RE 18), qui utilise un étage standard d'entrée compatible en logique TTL et un cycle d'enregistrement de la partie de mé- moire non rémanente. De façon analogue, le signal extérieur US de sélection de pastille est appliqué au tampon de sélec- tion de pastille 1200 de manière à produire des signaux inté- rieurs de commande CS, OS. Si la "pastille" 10 est sélection- née (CS au niveau bas) et si l'entrée UE est au niveau bas, le signal de sortie WE mémorisé temporairement du circuit 1800 valide le décodeur d'enregistrement et un signal de sor- tie WE mémorisé temporairement pour l'activation du généra- teur d'invalidation de sortie 1900 (FIGU.IE 19) de manière à commander la sortie selon trois états. Le signal ROL prove- nant du tampon d'appel 1300 est normalement au niveau bas. Cependant au cours d'un cycle d'appel, WE est amené au ni- veau bas et WE passe au niveau haut de manière à enregistrer des zéros dans les deux colonnes adressées et à commander selon trois états la sortie du dispositif. En plus des fonc- tions typiques de sélection de pastille RAM et de validation d'enregistrement, le circuit logique de commande du disposi- tif 1O agit de manière à commander le transfert des s.onnées depuis la mémoire rémanente à la mémoire non rémanente par l'application d'une commande extérieure RCL. Le signal exté- rieur RCL est appliqué au tampon d'apDel 130U, oui Droduit soit un signal de sortie logique AR, soit un signal ae sor- tie logique RCL, en fonction de l'option de masque utilisée dans la fabrication du tampon 1300. Les signaux de sortie logiques AR et RCL sont des signaux logiques internes qui respectivement provoquent le transfert de toutes les données depuis la mémoire rémanente à la mémoire RAi statique (fonc- tionnement d'appel du réseau), ou le transfert d'un bit sé- lectionné (adressé par les entrées A0-A9)de données à une cellule de mémoire RAIM adressée sélectionnée, à partir de la cellule de mémoire rémanente qui lui est associée (fonction- nement avec appel de bit). En outre, à ce sujet, avant que l'entrée de commande logique 71 soit positionnée, le signal de sortie logique PULl est au niveau haut et, lorsqu'il est appliqué au circuit de commande logique 60 de mise sous ten- sion, ramène à l'état initial la bascule bistable de mémori- sation 62 du circuit 60 (de manière à garantir que la pastil- le 10 ne vient pas dans le mode MEMORISATION), supprime la sélection des conducteurs de sélection X du réseau de mémoi- re 12 par l'intermédiaire du générateur 1600 de suppression de sélection des X (FIGURE 16) et débranche le comimutateur d'alimentation en énergie intérieure Vcca (FIGURE 8). Lorsque, lors de l'obtention de niveauXd'alimentation en énergie Vcc et Vbb appropriés, le circuit de commande lo- gique 71 du circuit 70 de détection d'alimentation en énergie (FIGURE 7) est positionné, les signaux de sortie PUL2 et PULl passent au niveau bas, ce qui active le dispositif 10. De façon similaire le signal de sortie PUL passe au niveau haut, ce qui active le commutateur d'alimentation en énergie Vcca (FIGURE 8). Les signaux PUL, PULl, PUL2 peuvent être alors utilisés avec d'autres signaux logiques pour coimmander ou bloquer différents signaux jusqu'à ce que des tensicus cor- _ectes soient présentes, coiime cela ressortira des dessins. A ce sujet, le tampon de sélection de pastille 1200 représenté sur la FIGURE 12 reçoit le signal d'entrée PUL2 et son fonctionnement montre certaines du caractéristiques du circuit intégré 10 et la manière dont la sortie du cir- cuit 70 de sélection d'alimentation en énergie peut être utilis-ée. Comme il a été indiqué, au cours de la mise sous ten- sion, le signal logique de sortie PUL2 du circuit 70 est au niveau haut jusqu'à ce que soient atteints un potentiel su- périeur à 3,5 volts pour l'alimentation en énergie Vcc et un potentiel de polarisation en sens inverse Vbb de moins de - 1,5 volt. En outre à ce sujet, le tampon de sélection de pastille 1200 reçoit en tant que signaux d'entrée logiques le signal extérieur US-, le signal de mémorisation STOC en pro- venance du circuit logique de mémorisation 60 (FIGURE 6) et le signal PUL2 produit par le circuit 70 de détection d'ali- mentation en énergie (FIGURE 7). Le tampon de sélection de pastille 1200 délivre des signaux internes de sélection de pastille OS et OS, qui commandent la sélection effective de la pastille. De façon correspondante une suppression automa- tique de sélection de la pastille par le tampon de sélection de pastille 1200 se.produit lors de la mise sous tension ou de la suppression de l'alimentation en énergie, sous l'effet du signal PUL2 au niveau haut, comme cela ressort de l'examen du circuit de -tampon de sélection de pastille 1200. De façon similaire, au cours d'un cycle de MENORISATION, le signal de commande STC provenant du circuit 60 (fIGURE 6) est également au niveau haut, ce qui également supprime complètement la sé- lection de la pastille ou du dispositif 10. Comme cela a été indiqué la "suppression de sélection" du dispositif 10 est effectuée sous la commande des signaux de commande intérieurs CS et WS produits par le tampon de sé- lection de pastille 1200. A ce sujet, le signal interne de commande de sélection de pastille CS, produit par le tampon de sélection de pastille 1200, forme à son tour un signal d'entrée pour le tampon d'appel 1300, de même que le'signal d'appel externe d'entrée RCL. Lorsque la suppression de sé- lection de la pastille est effectuée, le signal (à niveau haut) WS bloque le tampon WE 1800 (FIGURE 18) et le tamnon d'appel 1300 (FIGURE 13) et active le générateur d'invalida- tion de sortie 1900 (FIGURE 19) pour qu'il commande selon trois états (c'est-a-dire place à un mode d'impédance élevée) le circuit de sortie 1100 (FIGURE -11). L'autre signal de commande interne de sélection de pastille CS -produit par le tampon de sélection de pastille 1200 est utilisé de façon similaire pour commander la sélection de pastille. A ce su- jet, le signal interne CS (niveau bas) empêche, grâce à la connexion à différents tampons intérieurs, le déclenchement d'un cycle MEMORISATION, tandis que le signal CS (niveau haut), permet le déclenchement d'un cycle MEMORISATION. Sur la FIGURE 13 on a représenté le tampon d'appel 1300 et on a indiqué la manière dont agit une fonction d'appel de réseau ou une fonction d'appel de bit. Comme cela a été précédemment indiqué, le signal externe ROC (FIGURE 1) peut être utilisé pour déclencher soit un transfert d'appel de réseau de toutes les données rémanentes vers la mémoire RAM statique, soit un transfert d'appel de bit d'un bit de données rémanentes vers une cellule RAM sé- lectionnée. Lorsque seul un signal d'entrée externe RCL est utilisé, le dispositif 10 peut être fabriqué aisément de ma- nière à réaliser un type choisi de transfert. En fonction d'une simple option de masque métallique, comme désigné par les chiffres de référence 1302, 1304, avec l'option non choi- sie court-circuitée au potentiel de la masse comme représen- ué. Le tampon d'appel 1300 peut de façon correspondante ser- vir à produire soit un signal interne de commande d'entrée d'appel de bit (RCL), soit un signal interne de commande d'entrée d'appel de réseau (AR). Cependant il est également possible de prévoir les deux caractérittiques par simple ad- aonction de deux signaux externes de commande séparé (par exemple une broche extérieure de commande pour un signal d'apnel de bit BRCL et une broche extérieure de commande pour un signal d'appel de réseau ARCL) et en prévoyant des circuits logiques internes doubles appropriés analogues à ceux de la FIGU.W2 13 pour chacune des broches extérieures resreccives de commande. Si la pastille 10 est sélectionnée (c'est-à-dire par un signal d'entrée extérieure S à niveau bas et RCL au ni- veau bas) le signal de sortie du circuit 1500 est soit RCL à un niveau haut pour le déclenchement d'un transfert de données d'appel de bit, soit AR à niveau haut pour le déclen- chement d'un transfert de données d'appel de réseau. Un ca- valier métaLlique de liaison à la masse bloque la fonction non utilisée de l'option de masque 1302 ou 1304. Comme cela a été indiqué, les signaux AR et RCL sont les signaux internes de commande produits par le tampon d'appel 1300. Lorsqu'on dédre réaliser une fonction de transfert de données d'appel de bit utilisant un dispositif 10 possédant un tampon d'appel 1500 incluant un élément de circuit RCL interne pouvant être commandé, sélectionné par une option de masque, le signal RCL interne d'appel de bit du circuit 1500 est utilisé en tant que signal d'entrée au tampon de données 1700 (FIGURE 17) pour rendre les signaux internes de don- nées D = D = zéro et pour obliger le tampon des WE 1800 (FIGURE 18) à "inscrire" un (W = W = 1) dans les deux colon- nes (par exemple les colonnes 330 de la cellule 40 de la FIGURE 4) des deux c8tés d'une cellule de mémoire sélection- née, lorsque le signal interne de commande RCL appliqué est au niveau haut. Le générateur de suppression de sélection des X 1600 (FIGURE 16) est alors déclenché de manière à fournir le signal de commande interne approprié de suppression de sé- lection des X, Xds de manière à supprimer la sélection des conducteurs de mots du réseau de mémoire RAM (FIGURL 3) au bout d'environ 70 ns, ledit signal débranchant toutes les cel- lules 40 des conducteurs de colonnes 330. De cette manière, les données sont transférées (appelées) vers une cellule de mémoire RAH choisie, à partir de la cellule de mémoire réma- nente qui lui est associée. Lorsque l'on désire effectuer une fonction de transfert de données d'appel de réseau utilisant un dispositif 10 pos- sédant un tampon d'apte 1500 incluant un circuit de produc- tion de signal logique AR interne pouvant être commandé (au moyen d'une option de masque appropriée) com.i..e cela a été précédemment décrit, un signal externe RCL (niveau bas) est appliqué au tampon d'appel 1300. Le signal logique interne AR produit de ce fait est appliqué en tant que signal de commande logique d'entrée au circuit 70 de détection de l'a- limentation en énergie tel que représenté sur la FIGURE 7, pour couper l'alimentation en énergie interne du réseau Vcca (FIGURE 8), afin de bloquer le déclenchement d'une ME1MO-- RISATION, pour commander selon trois états la sortie du cir- cuit de sortie 1100 (FIGURE 11) par l'intermédiaire du géné- rateur d'invalidation de sortie 1900 (FIGUrE 19) et pour dé- clencher le générateur de suppression de sélection des X 1600 (FIGURE 16). Après un intervalle de temps d'environ ns, l'ensemble du réseau de mémoire 12 sous la forme de réalisation représentée 10 est au potentiel de la masse et le signal de commande externe RCL peut passer au niveau haut, ce qui a pour effet que le potentiel Vcca augmente et qu'un transfert de données d'appel de réseau de toutes les données de la partie de mémoire rémanente dans les cellules de mémoi- re RAM correspondantes est effectué. En outre à ce sujet, le circuit 70 de détection d'alimentation en énergie (FIGURE 7) produit des signaux logiques internes PUL et PULl qui répon- dent au signal de commande interne d'appel de réseau AR et qui, à leur tour, commandent le circuit 80 de commutation d'a- limentation en énergie Vcca du réseau (FIGURE 8). La comman- de de l'alimentation en énergie Vcca au réseau de mémoire 12 est la méthode garantissant que les données de mémoire E2PROM rémanentes sont transférées correctement dans la partie de memoire RAM statique non rémanente du disposi-tif 10 lors du cycle de mise sous tension et lors de cycles de transfert de données d'appel de.réseau. Le circuit 80 illustré de commutation de Vcca est conçu de manière à amener l'ensemble du réseau de mémoire 12 au- dessus d'environ 2 volts en moins d'environ 50 ns, avec un potentiel d'alimentation en énergie extérieu:e Vcc égal à 3,5 volts et un poten:tiel de polarisation en sens inverse Vbb égal à - 1,5 volt. Le potentiel Vcca fourni par le cir- cuit de commutation 80 devrait croître plus rapidement que le potentiel présent à la fois sur les noeuds Ni et N2 dans les cellules 40 du réseau (FIGURE 4) afin de garantir de fa- çon plus fiable l'appel correct des données à partir de la partie de la mémoire E2PROM rémanente en direction de la partie RAM volatile du réseau de mémoire 12 du dispositif 10. Ce temps de montée est obtenu, dans la forme de réalisa- tion représentée 80, par un amorçage de la grille du disposi- tif 700 par l'intermédiaire d'un condensateur d'amorçage 710. Une autre caractéristique de ce commutateur 80 est le circuit partiel 82 qui est un petit circuit de pompage de chargespi- loté par une forme d'onde de signal périodique tel qu'un si- gnal A produit par le générateur 100 (FIGURE 10), afin de maintenir une tension relativement élevée sur la grille 700, même après que l'action d'amorçage dynamique diminue, comme par exemple lorsque la fuite typique de jonction intervient. Le résultat net est que le circuit 80 apparaît comme étant d'un fonctionnement sensiblement purement statique plutôt que dynamique, ce qui est important pour la production du temps de montée relativement rapide désiré en ce qui concerne les noeuds Nl et N2 des cellules de mémoire 40 (FIGURE 4). Comme cela a été précédemment indiqué, une source d'ali- mentation en énergie interne destinée à produire un potentiel de polarisation négatif Vbb est prévue dans le dispositif 10, bien que ladite alimentation en énergie pourrait être égale- ment fournie par une source d'alimentation en énergie exté- rieure. Le potentiel Vbb est appliqué au substrat semiconduc- teur (silicium) sous la forme d'un potentiel de polarisation en sens inverse conformément à--la pratique usuelle. Le géné- rateur 90 du potentiel Vbb du dispositif 10 est représenté sur la FIGURE 9 et comporte un oscillateur en anneau 92 à trois étages, un condensateur de taille importante 605 de pom- page de charges et deux étages d'attaque raccordés par des diodes de manière à établir un transfert de chargeSunivoque d'électrons vers le substrat du dispositif à circuit intégré 10. Deux lignes à retard 660, 650 fournissant chacune un retard d'environ lO0 ns sont utilisées pour ré4er a envi- ron 5 MHz la fréquence d'oscillation de l'oscillJteur en anneau 92 du dispositif représenté 90. Un étage d' excita- tion piloté 600 charge la'plaque supérieure dlu condensateur 605 à un potentiel d'environ 5 volts tandis que le disposi- tif 610 raccordé par "diode" verrouille les diffusions source/drain du circuit à environ 1 volt. Lorsque le dispo- sitif de sortie 620 -am'ne la plaque supérieure du condensa- teur 605 au potentiel de la masse, les diffusions source/ drain sont commandées en étant amenées vers - 4 volts. Si le potentiel de sortie Vbb est supérieur à - 5 volts, le dis- nositif supérieur 615 à diode représentée, situé entre le substrat du circuit intégré et le générateur 90 de polarisa- tion en sens inverse devient passant et permet aux électrons de p'énétrer dans le substrat de manière a maintenir de ce fait Vbb à une valeur de tension négative. Le générateur représenté de polarisation en sens inver- se réalise, de façon typique, le pompage du substrat en si- licium à un potentiel d'environ - 3 volts et tire un courant d'environ 0, 5 mA. La caractéristique d'oscillation (5 iHz) de l'oscillateur en anneau 92 à trois étages du générateur 90 de polarisation en sens inverse-est également utilisée dans le circuit 10 pour une autre fonction que la commande de la production de la tension Vbb de polarisation en sens inverse. Le circuit 92 représenté de l'oscillateur en anneau est muni de conducteurs de sortie partant de points situés respective- ment entre les trois étages de l'oscillateur et qui fournis- sent de facon correspondante les signaux d'horloge biphase en recouvrement et à la fréquence de l'oscillateur 92. Les signaux d'horloge biphase en recouvrement Q et A sont appli- qués en tant que signaux d'horloge d'entrée au circuit géné- rateur de signaux d'horloge non en recouvrement 100, repré- senté sur la F'IGUE lO10 et qui fournit les signaux d'horloge 0l et 02 non en recouvrement, utilisés par le circuit500 de production d'impulsions de tension élevée (FIGURES 5, 14 et ) pour la production d'une impulsion de iEMORISATIOi à tension élevée utilisée -our le transfert des connées depuis la partie de mémoire -AIî non rémanence dans la partie de mé- moire E PROM rémanentz, qui lui est associée. Le géni;rateur 100 des signaux d'horloge 01, 02 utilise les signaux c et P provenant du g.-en6-rateur 90 du potentiel Vbb pour produire des signaux d'horloge 01, 02 non en recou- vrement pour le générateur de tension élevée 500avec une re- lation de phase F,&énérclerment telle que représentée par le graphique e3 la FIGUW' 10. L'étage d'attaque 100 comporte deux circuits partiels essentiellement identiques 1002, 1004 destinés à produire respectivement les signaux d'horloge Sl et 02 non en recou- vrement, et deux inverseurs 1006, 1008 pour produire respec- tivement les signaux C et P inversés, A et B. Comme indiqué précéder.mment, le signal A est utilisé pour commander le cir- cuit partiel de pompage de charges82 du commrutateur 80 du potentiel Vcca (MiGURE 8). Le signal B, représenté sur la figure, n'est pas utilisé dans le dispositif particulier 10 de la L'IGU.î'ú 1, mais peut être utilisé à la place du signal A ou bien dans un circuit supplémentaire, là o cela est approprié. Au cours d'un cycle de mémorisation pour l'enre- istrement des données RAM dans la mémoire E PROMI rémanente, les circuits 1002, 1004 de production dés signaux 01 et 02 pilotecnt chacun une charge d'impédance d'environ 3,5 pF. L'oscillation totale de tension des signaux Xl, ó2 est com- mandée par le sienal Vfb du potentiel de réaction provenant du circuit partiel de ré,action -V du générateur de haube ten- sion 500 corllre:eorésenté sur la LIGULE. 5. Le fonctionnemant du génSrateur 500,est décrit de façon plus spé-cifique dans la demande de brevet d-nposée conjointement sous le titre "Systè- me intégré de production de tension à régulation de la base de temps". Le:;néraueur de tension élevée500 répond au signal d'entrée ST0 extérieur et c'est ce signal extérieur qui est utilisé pour déclencher le cycle iJi-O.d0S:lIOIN du discositif U10. Le signal d'entrée S20 ex-:térieur est appliqué au circuit tam.on GO de.E.iWRZ:lAiK, qui reçoit éra e,;ent le signal 4o -ULl, et les sirn3u: d'entrée de détec ion Eii.u-:iï=Ti0U HV pour la production des siGnau-x internes de co.;.an4e S'IL, STC, i'C pour la com,.'-de du circuit 500 de -:rcducvion -de tension élevée (ou 1-00 ou 1500). Une for-me de r-',lisouion _a:rècul_èr.n'-rre du circuit de domnage de chargesform-ant le gênAsateur de ten- sion élevée est représentée sur la FIGURE 15, ce circuit etant similaire au circuit 500de la _"iui - 5, nais incluant trente-deux étages de pompage de charges-502C, un agencerient du circuit capacitif de détection de tension analoL'ue à ce- lui de la FIGUfE 14, un circuit 1504 pour la conmma-de de la tension du noeud Na du dispositif 990 de verrouillage à dio- de commandée. Ce circuit 1504 est un circuit inverseur à rapport commandé, aqui assure le "réglage à. l'accord" de i3l tension du noeud Na du dispositif 990 de verrouillage à dio- de co'.msndée, et qui commande de façon corres-onrdante la tension pour laquelle la diode 90 se verrouille, et par conséquent la tension de sortie de l'impulsion 520 de iE-i0- ioi SA2IC à tension élevée. Une extrSmité du circuit inverseur 1504 comporte des options de masque 1506, 1508, qui décalent la tension de verrouilla'ge. La tension de verrouillage de l'option de masque 1506 est d'environ 51 volts, tandis que la tension de verrouillage de l'option 1508 est d'environ 58 volts. Lors de la fabrication, l'une des options 1506, 1508 sera sélectionnée pour fournir la tension de sortie oui est la nlus souh-aitable pour le dispositif -paticulier en cours de fabrication. Comme cela a été précédemment indiqué, le circuit de sortie du dispositif incluant le circuit d'entrée/soruie de colonnes inclut des moyens fournissant trcis,tats de sortvie pour le dispositif 10. Ceci est réalisé dans la forme de rda- lisation représentée au moyen d'un circuit tarmpon de sortie llUG tel que représenté sur la FlGURE 11. Le tampon de sortie 1100 représenté permet de Placer la sortie du disrositif soit au potentiel de la masse, soit ou potentiel de l'lir.e:.tation en energie extérieure Vcc, soit a un étav d'impédance élevée. Le tamoon de sortie fournit de façon corresol-da3te trois états. Le tampon de sortie 1100 représenté passe à l'état d'impédance élevée lorsque le signal OD (invalidation de sortie) provenant du générateur d'invalidation de sortie 1900 (FIGUÀE 19) passe au niveau haut. Les signaux J, J provenant au circuit 20 d'entrée/sortie de colonnes (FIGU- RES 1, 3) sont appliqués en tant que signaux d'entrée au tampon de sortie 1100. Le tampon de sortie llOC représenté est un circuit tampon de sortie,à cinq étages, comme repré- senté sur la figure, et les signaux d'entrée de données J, J sont appliqués à l'étage I du tampon 1100. Le point de croi- sement J/J intervient de façon typique à 3,5 volts au bout d'un intervalle de temps d'environ 100 ns après qu'une tran- sition d'adresse X lors du fonctionnement du dispositif 10 (FIGURE 3). L'étage I et l'étage II du dispositif 10 sont des éta- ges différentiels qui fournissent un faible gain typique de signal d'environ 6 pour chaque étage, et un abaissement du niveau d'environ 0,25 volt pour chaque étage. L'étage III du tampon de sortie 1100 décale principale- ment le niveau du côté bas de 2 volts à 0,25 volt de façon typique et augmente le côté haut de 3,5 volts à 4,9 volts. Les étages IV et V du tampon de sortie sont des étages à appauvrissement "pilotés", avec une montée en rampe de l'ali- mentation pour fournir une bonne commande des dispositifs de sortie de grande taille. Le signal de sortie des données Dout est fourni à la sortie de l'étage V du circuit de sortie 1100 et peut être envoyé-à une broche de sortie des données ou à une borne du circuit intégré 10. Par conséquent on notera que l'invention fournit un sys- tème de mémoire RAM adressable intégré qui, sous l'effet d'une commande appropriée, peut mémoriser de façon fiable et permanente des données de mémoire non rémanentes à accès di- rect dans un réseau de mémoire rémanent sans source d'alimen- tation en énergie extérieure à tension élevée. Le contenu de mémoire rémanent mémorisé du système est transféré de façon automatioue et fiable dans la mémoire non rémanente à accès direct lors de la mise sous tension du dispositif ou lors d'une commande extérieure appropriée. Le système rémanent électriquement effaçable/programma- ble a été représenté en référence à une forme de réalisation particulière d'un dispositif 10 de mémoire RAM statique 32PROM à 1024 bits et à titre d'exemple différentes modifi- cations, adaptations et variantes du système peuvent être prévues sans sortir du cadre de la présente invention. Par exemple, des dispositifs possédant une capacité importante en ce qui concerne le nombre de bits peuvent être aisément prévus au moyen d'une extension de la taille du réseau de mémoire. En outre, alors que le dispositif représenté est particulièrement adapté pour être fabriqué-selon des confi- * gurations de conception MOS à canal n en utilisant un subs- trat en silicium et des paramètres de conception minimum nominaux à 5 microns, il est possible d'utiliser d'autres configurations de structures pour réaliser des dispositifs pouvant être commandés et comportant différentes caractéris- tiques de la présente invention. Par exemple il est égale- ment possible de réaliser des dispositifs utilisant bon not.i- bre des processus bien connus pour les semiconducteurs, tels que lEsparamètresde fabrication et de conception SOS (sili- cium sur saphir ou spinelle) à canal p. En outre, bien que la forme de réalisation représentée possède une organisation d'adresses à bit unique, il est également évident que les signaux d'entrée/sortie du dispositif peuvent être aisément organisés selon une organisation par mots (par exemple une largeur de 4 ou 8 bits) à l'opposé de la structure d'entrée! sortie unique. On peut aisément prévoir une fonction unique de transfert de données d'appel de mots adressables pour- transférer des données rémanentes à partir des cellules de mémoire rémanentes correspondantes à un mot adressé, à la place ou en supplément de la fonction de transfert de don- nées d'appel de bit. En outre, alors que le dispositif 10 représenté est une pastille de mémoire à circuit intégré, on peut également utiliser d'autres circuits intégrés conformé- ment à l'invention, en tant que partie dL.'autres circuits in- tégrés. Une utilisation particulière pourrait consister en une partie de circuit de microcalculateur et en un disposi- tif pour mettre en oeuvre des dispositifs de mémoire innsen- sibles aux défaillances. Utilisée en tant que partie d'un circuit de microprocesseur intégré, la mémoire RAM rémanente constitue un nouveau composant qui pourrait Atre utilisé se- lon de nouvelles méthodes ou bien étendre les dispositifs existants. Une utilisation intéressante avec un circuit de microcalculateur intégré inclut la mémorisation de l'état du système au cours de la suppression d'alimentation en énergie afin de permettre une reprise du travail lors de la mise sous tension, et la mémorisation de programmes d'amorçage de démarrage du système, modifiables électriquement. Le circuit E2PROM/RAM peut avoir une autre utilisation dans des concep- tions de systèmes ou de circuits insensibles aux défaillances, pour permettre l'adjonction ou la suppression de composants ou bien pour fournir un tableau. d'adresses rémanentes" pour des bons et des mauvais dispositifs. Bien que l'invention ait été décrite de façon spécifi- que en référence à une forme de réalisation de circuit parti- culière, qui utilise lui-même des paramètres typiques d'un dispositif MOS à canal n à 5 volts et qui est apte à fournir une impulsion de tension spécifiée de 25 volts avec une régu- lation du temps de montée d'environ 1 milliseconde, de nom- breuses variantes, adaptationset modifications ressortent de la présente description, sans sortir du cadre de la présen- te invention. REVENDICATIONS 1. Dispositif de mémoire à circuit intégré rémanent modi- fiable électriquement (10), caractérisé par le fait qu'il com- porte un système (24) permettant de recevoir une alimentation en énergie à niveau bas pour ledit dispositif, un système ter- minal de commande d'appel (22) pour la réception d'un signal extérieur de commande d'appel, un système terminal de comman- de de mémorisation (22) pour la réception d'un signal exté- rieur de commande de mémorisation, un réseau de mémoire (12) pour la mémorisation de données, comportant plusieurs cellules de mémoire non rémanentes adressables (40,44) pour la mémori- sation de données binaires et plusieurs cellules de mémoire rémanentes (40,42) associées auxdites cellules de mémoire à accès direct (40,44) et qui sont adaptées pour transférer des données à partir des cellules non rémanentes (40,44), qui leur sont associées, lorsqu'un signal de mémorisation à tension élevée leur est appliqué, tandis que lesdites cellules de mé- moire non rémanentes (40,44) sont adaptées pour le transfert de données à partir des cellules de mémoire rémanentes, qui leur sont respectivement associées, lors de l'application d' un potentiel d'alimentation en énergie à niveau bas auxdites cellules de mémoire non rémanentes (40,44), un générateur de tension élevée (50,100) répondant à un signal appliqué audit système terminal de commande de mémorisation pour l'utilisa- tion de l'alimentation en énergie à bas niveau en vue de la production d'un signal impulsionnel de tension élevée pour la réalisation du transfert des données depuis lesdites cellules de mémoire non rémanentes (40,44) dans lesdites cellules de mémoire rémanentes (40,42), un dispositif d'appel (1300,1700, 1800,1600) répondant à un signal appliqué audit système ter- minal de commande d'appel (22) pour effectuer le transfert des données par ledit réseau de mémoire depuis au moins l'une desdites cellules rémanentes (40,42) dans au moins l'une des dites cellules non rémanentes (40,44), et un dispositif de commutation d'alimentation en énergie (24,70,80) pour détec- ter le potentiel d'alimentation en énergie à niveau bas et pour empêcher le fonctionnement dudit système d'appel (1300, 1700,1800,1600), pour empêcher l'application d'une impulsion de tension élevée à partir dudit générateur (50,100) audit réseau de mémoire (12) et pour empêcher l'application dudit potentiel à niveau bas audit réseau de mémoire (12) à moins que ledit potentiel soit dans une plage utilisable prédéter- minée de valeurs. 2. Dispositif selon la revendication 1, caractérisé par le fait que ledit système d'alimentation en énergie fournit audit dispositif (10) un potentiel d'environ 5 volts ou moins et que ledit générateur de tension élevée (50,100) fournit une impulsion de tension élevée d'au moins environ 20 volts. 3. Dispositif selon la revendication 1, caractérisé par le fait qu'il comporte des moyens (1300,1700,1800,1600,14,16, ) permettant d'appeler un bit adressé unique de mémoire ré- manente (40,42) dans la cellule de mémoire associée à accès direct (40,44). 4. Dispositif selon la revendication 1, caractérisé par le fait qu'il comporte également un système terminal d'entrée/ sortie (14,16,20) pour l'entrée des données et pour la sortie des données à partir dudit dispositif. 5. Dispositif selon la revendication 1, caractérisé par le fait que ledit système extérieur d'alimentation en énergie (Vcc,GND) comporte une borne de masse pour la réception d'un potentiel de masse et une borne à potentiel positif pour la réception d'un potentiel de tension à niveau bas par rapport audit potentiel de masse. 6. Dispositif (10) selon la revendication 1, caractérisé par le fait que ledit circuit intégré est fabriqué sur un substrat en silicium de typé p, selon une configuration MOS à canal n. 7. Dispositif selon la revendication 1, caractérisé par le fait qu'il comporte des moyens (90) permettant de produire un potentiel de polarisation en sens inverse pour l'applica- tion d'une polarisation négative au substrat dudit dispositif (10). 8. Dispositif selon la revendication 7, caractérisé par le fait que ledit générateur de polarisation (90) en sens in- verse produit une sortie multiphase oscillante permettant de produire des signaux d'horloge pour commander ledit généra- teur.de tension élevée (150,100). 9. Dispositif selon la revendication 1, caractérisé par le fait qu'il est adapté pour recevoir des signaux extérieurs de commande MOS à niveau de logique TTL, ECL ou à niveau élevé. 10. Dispositif selon la revendication 1, caractérisé par le fait que ledit réseau de mémoire (12) possède une organi- sation ayant une zone de bits adressables de 1, 4, 8, 16 ou 32 bits. 11. Circuit selon la revendication 1, caractérisé par le fait que ledit système terminal d'alimentation en énergie extérieure comporte une borne de polarisation en sens inverse, destinée à fournir un potentiel, produit de l'extérieur, de polarisation en sens inverse pour ledit substrat.