Brevet FR2472884A1 — publié le 19810703

La présente invention concerne un procédé et une installation de conversion, c'est-à-dire de codage et de décodage d'informations numériques et en particulier pour la conversion de code binaire, lorsqu'un signal en code binaire passe dans un appareil d'enregistrement et de reproduction magnétique, un disque rotatif ou autre. A titre d'exemple, il existe un procédé de conversion selon lequel un mot de données de m bits est converti en un mot de code de n bits. Comme exemple , on connaît le procédé dit 3 PM (à modulation suivant trois positions) avec m=3 et n=6. Dans ce système, on effectue une conversion de façon qu'il existe au moins deux états "O" entre deux états 1 IFadjacents, pour que la distance minimale ou l'intervalle minimum entre deux transitions soit égal à 3. Si la période de la cellule de bits du mot de données est égale à T, l'intervalle minimum de transition T min et l'intervalle de transition maximum Tmax dans le cas du système 3 PM sont égaux à Tmin = l,5T et Tmax = 6T. En fait, il est souhaitable d'avoir un intervalle de transition minimum Tmin qui soit plus long puisque la densité des données est élevée ; il est de même intéressant d'avoir un intervalle de transition maximum Tmax plus court pour faciliter la reproduction avec une cadence au niveau de la réception. Le système 3PM a l'avantage d'un temps Tmin important par comparaison avec celui d'autres systèmes mais il a toujours l'inconvénient d'avoir un temps Tmax important, si bien que ce système ne convient pas pour une horloge autonome. La présente invention a pour but de créer un procédé et une installation de conversion de code binaire permettant de remédier aux inconvénients des solutions connues, en réalisant une densité de données analogue à celle du système 3PM tout en réduisant l'intervalle de transition maximum par comparaison avec le système 3PM, de façon que l'intervalle de transition minimum soit égale à 1,5T et que l'intervalle de transition maximum soit par exemple égal à 4T ou 4,5T, et pour que la conversion puisse se faire à l'aide d'un circuit simple réalisé sous forme de codeur et de décodeur, et ayant une horloge autonome, facile à mettre en oeuvre. L'invention concerne également une installation pour la mise en oeuvre d'un tel procédé. A cet effet, l'invention concerne un procédé de con version d'informations numériques ou de codage d'informations numériques, ce procédé étant caractérisé en ce que lorsqu'un bit d'une donnée d'entrée d'un code binaire passe d'une seconde valeur à une première valeur, la transition se fait en un premier point de référence d'une cellule de bits des données d'entrée ; si la donnée d'entrée comporte un schéma dans lequel il succède un bit de la première valeur, les bits suivants sont chaque fois divisés pour chaque 2 ou 3 bits en un second point de référence de la cellule de bits et on fait une transition en un second point de référence d'une cellule de bits après celle qui a été divisée, et lorsque la donnée d'entrée présente un schéma dans lequel il succède un bit correspondant à la seconde valeur, on crée une transition en un second point de référence qui satisfait la condition que le second point de référence est séparé du précédent par une transition supérieure à 3,5T (T étant la période de la cellule de bits de la donnée d'entrée) et que cette transition soit également séparée du premier point de référence de la première valeur apparaîssant d'abord en étant séparée de la précédente de plus de 1,5T. La présente invention sera décrite plus en détail à l'aide des dessins annexés, dans lesquels - les figures lA-lK et 2A-2H et 3A-3I sont des chronogrammes montrant la loi de conversion d'un premier exemple de conversion de code binaire selon l'invention. - la figure 4 est un schéma-bloc d'un codeur effectuant la conversion de code selon les figures 1 a' 3. - la figure 5 est un tableau montrant le contenu d'une mémoire morte ROM du codeur de la figure 4. - les figures 6A-6C sont des chronogrammes montrant les instants des cadences respectives et de l'impulsion du codeur de la figure 4. - les figures 7A, 7B sont des schémas montrant le signal de synchronisation d'image selon le premier exemple de l'invention. - la figure 8 est un schéma-bloc d'un exemple de décodeur qui convertit les données codées par le décodeur de la figure 4 pour les mettre sous leur forme d'origine. - la figure 9 est un schéma montrant la loi de conversion selon un second exemple de procédé de conversion de code binaire de l'invention. - les figures 1OA-1OK, lIA, lIA', llB, llB' et lIC- 11K donnant la loi de conversion d'un autre exemple de l'invention qui est perfectionné par rapport à celui représenté aux figures 1 à 3 et 9. - la figure 12 est un schéma bloc d'un exemple de codeur effectuant la conversion de code schématisée aux figures 10 et 11. - la figure 13 est un schéma d'un signal de synchronisation d'image de l'exemple des figures 10 et 11. - la figure 14 est un schéma-bloc d'un exemple de décodeur convertissant la donnée codée par le codeur de la figure 12 pour lui redonner sa forme d'origine. DESCRIPTION DE DIFFERENTS MODES DE REALISATION PREFERENTIELS Selon l'invention, lorsque le bit d'une donnée d'entrée, en code binaire est transmis ou est changé d'une seconde valeur à une première valeur, il y a une transition en un premier point de référence de la cellule de bits de la donnée d'entrée. Dans la description suivante, la première valeur est au niveau haut "1" et la seconde valeur est au niveau bas "O" ; le premier point de référence de la cellule de bits est le milieu de ces deux valeurs ; le second point de référence de la cellule de bits est la frontière entre les cellules de bits adjacentes. Toutefois même si les relations ci-dessus sont remplacées par une autre relation, il y a équivalence totale. La loi de conversion ci-dessus est analogue à NRZI. Il est ainsi clair que lorsqu'on examine le cas dans lequel les états "1" se succèdent, il suffit d'examiner la règle de conversion ci-dessus pour obtenir Tmin=T ; si des états O se succèdent, Tmax n'est pas limité. Ainsi selon l'invention, lorsque les états "1" se succèdent, la règle de conversion ci-dessus est modifiée pour donner Tmin=1,5T et lorsque des états "O" se succèdent, la règle de conversion est modifiée pour limiter la valeur de Tmax à savoir Tmax = 5,5T ou 4T. Un mode de réalisation préférentiel de l'invention sera décrit ci-après. Les figures 1 à 3 montrent respectivement une loi de conversion de l'invention. Les chronogrammes des diverses figures 1 à 3 montrent des données d'entrée, des courbes de transmission converties et des données converties (figures LA, 2A, 3A). La donnée convertie est telle que l'inversion de la transition se produit au niveau du flanc avant de la cellule de bits pour 0,5T dans le cas "1". Selon la figure lA, pour une donnée d'entrée égale à 010, la transition apparaît au milieu de "1" Flcomme cela vient d'être indiqué. Lorsque deux états "1" se succèdent c'est-à-dire pour une donnée d'entrée égale à 0110 (figure 1B), la transition se produit au centre du premier état "1" ainsi qu'à la limite arrière de l'état 1 suivant. A ce moment, l'intervalle entre deux transitions adjacentes est égal 1,5T (=Tmin). Lorsque trois états "1" se succèdent comme dans le mot de code 01110, la transition se produit au milieu du premier état "1", puis à la limite arrière du dernier état "1" (figure 1C). A ce moment, l'intervalle de transition est égal à 2,5T.L'opération pour un schéma dans lequel deux ou trois états 1 se suivent est un élément fondamental. Lorsque plus de deux ou trois états 1 se suivent, les données sont divisées au niveau de chaque second ou troisième bit et on effectue un procédé de conversion analogue au procédé ci-dessus pour chaque unité ainsi obtenue par division. Dans cet exemple, les données sont fondamentalement divisées par 2 bits. Selon les figures 1D, 1F, 1H, 1J, lorsque des états "1" se suivent par 4 ou même à plus de 4, et qu'une telle donnée peut se diviser chaque second bit sans laisser de reste, l'intervalle de transition pour l'unité formée des deux premiers bits est égal à 1,5T et l'intervalle de transition pour les autres unités de 2 bits est égal à 2T. Selon la figure 1E, lorsque 5 états 1 se suivent, on divise la donnée en une unité à 2 bits et une unité à 3 bits. L'intervalle de transition de l'unité à 2 bits est ainsi égal à 1,5T et celui à 3 bits est égal à 3T. Selon les figures 1G, 1I, 1K, lorsque des états "1" se suivent en un nombre impair supérieur à 7-, on divise les données en une ou plusieurs unités à 2 bits et une unité à 3 bits. L'exemple montre clairement que si les données sont divisées de façon que les états "1" -successifs soient répartis en des unités de 2 bits à partir du premier état "1" et que la dernière unité est égale à 2 bits ou à 3 bits, on a une loi de conversion selon laquelle tout schéma successif peut entrer dans cet exemple de l'invention et que la transition se fait à la limite arrière du dernier état 1 FFde chaque unité. Dans ces conditions, l'intervalle de transition de la première unité à 2 bits du schéma d'état "1" successif est égal à 1,5T (figure 1B) l'unité du milieu et la dernière unité à 2 bits ont un intervalle de 2T et l'unité à 3 bits a un intervalle de 3T. Contrairement à l'exemple de la figure 1, il est possible en principe de diviser des données ayant des états '~l" successifs en coupant après chaque troisième bit. Dans ce cas, si des états 11111 se succèdent dans des données suivant un multiple de 3, on peut diviser les données après chaque troisième bit sans laisser de reste et dans d'autres cas, les données sont divisées pour ne pas laisser un résidu égal à 1 bit. Par exemple si 8 états 'lut' se suivent, la dernière unité est à 2 bits. De plus si 4, 7 etc états 1 se suivent, on les répartit ou divise pour que la dernière unité et l'avant-dernière unité soient chaque fois de 2 bits ; on peut alors faire une conversion analogue à celle ci-dessus pour chaque unité de 2 ou 3 bits ainsi obtenue par division. De plus, lorsque des états ~ se succèdent suivant un schéma de données, on peut utiliser un procédé consistant à diviser ce schéma pour obtenir alternativement des unités à 2 bits et des unités à 3 bits. En d'autres termes, il suffit de diviser des données ayant des états 1 successifs pour former des unités à 2 ou à 3 bits En procédant comme indiqué ci-dessus, on peut fixer un intervalle de transition minimum Tmin à l,5T. Selon les différentes figures 2 et 3, on décrira une règle appliquée à un schéma de données dans lequel des états "1" se suivent, c'est-à-dire permettant de limiter 1'intervalle de transition maximum Tmax à 4,5T. Dans le cas d'un schéma de données dans lequel les deux bits qui précèdent les états "O" successifs sont 01 ; on convertit ce schéma comme indiqué à la figure 2 alors que dans le cas d'un schéma de données dans lequel les deux bits qui précèdent les états "O" successifs sont égaux 11, on convertit le schéma comme indiqué à la figure 3. La description précédente montre que dans le cas de 01, on a une transition au milieu de "1" alors que dans le cas 11, on a une transition à la limite arrière du dernier état 1. De la sorte, s'il y a uniquement un état 11011 comme dans les mots 0101 et 1101, la transition se fait au milieu de "1" après "O" comme représenté aux figures 2A et 3A. Lorsque plus de 2 états "O" FIse suivent, on forme la transition suivante de façon qu'elle soit séparée de la transi tion précédente d'un intervalle supérieur à 3,5T, par exemple à la limite des cellules de bits éloignées par exemple de 3,5T et à plus de 1,5T du milieu du premier état "1" apparalssant après l'état 1 précédent. Par exemple dans le cas 01001 et 010001 (figures 2B, 2C) comme la condition ci-dessus n'est pas satisfaite, la transition suivante est formée au centre de l'état 1 après le dernier des états "O" successifs.Dans le cas lorsque Q1 est suivi par 4, 5, 6 états F1011 (figures 2D, 2E, 2F) comme la condition ci-dessus est satisfaite, la transition suivante est générée dans une position éloignée de la transition précédente de 3,5T. Dans ce cas où 01 est suivi de plus de 7 états "O" (figure 2G)o la transition suivante (seconde transition) est éloignée de la précédente de 3,5T. Dans ce cas si la transition suivante (troisième transition) est éloignée de 3,5T de la seconde transition, la distance qui sépare la troisième et la quatrième transitions est seulement égale à T. C'est pourquoi la troisième transition est éloignée de la seconde transistion de 4,5T. Dans le cas où 8 états 11011 suivent les chiffres 01 (figure 2H) on a deux transitions dans les états 11011 successifs. C'est pourquoi dans le cas précédent, l'intervalle de transition maximum Tmax est égal à 4,5T. Lorsque des états 110 Il suivent les chiffres 11, la même règle s'applique pour traiter la donnée d'entrée. Dans le cas de 2 ou 3 états "O" suivant le chiffre 11 (figures 3B et 3C), l'intervalle de transition devient respectivement égal à 2,5T et 3,5T. Dans le cas de 4 états O à la suite de 11 (figure 3D) si une transition suivante (seconde transition) est générée à une distance de 3,5T de la première transition, il subsiste seulement un intervalle T entre la seconde transition et le milieu du premier état "1" après le dernier état "O". C'est pourquoi dans ce cas, la seconde transition n'est pas générée avec un intervalle égal à 3,5T. L'intervalle de transition dans ce cas devient l'intervalle de transition Tmax(=4,5T). Lorsque le chiffre 11 est suivi de 5, 6, 7 états "O" successifs (figures 3E, 3F, 3G) on forme des transitions à une distance de 4T de la transition précédente et la transition suivante (troisième transition) est formée au milieu de l'état "1" après le dernier état IF OFF avec des intervalles respectivement égaux à 1,5T, 2,5T et 3,5T. Dans le cas de la figure 3H, lorsque 8 états "O" suivent le chiffre 11, l'intervalle entre la seconde et la troisième transition est supérieur à 3,5T, Toutefois dans ce cas, comme l'intervalle entre la troisième transition et le milieu de l'état "1" après le dernier état "O" est seulement égal à T, on ne forme pas la troisième transition à l'intervalle de 3,5T si bien que l'intervalle de transition de ce cas devient Tmax(=4,5T).De plus dans le cas de 9 états 11011 suivant le chiffre 11 (figure 31), la seconde transition est formée à une distance de 4T de la première transition et la troisième transition est à une distance également de 4T de la seconde transition. Comme décrit ci-dessus, quel que soit le nombre d'états "O" qui se suivent, l'intervalle de transition maximum Tmax est limité à 4,5T dans l'exemple de l'invention. Dans les cas représentés aux figures 2G, 3D, 3H, on obtient Tmax. Dans ce cas, il est à remarquer que Tmax n'apparat pas dans des suites de plus de 2. Dans l'exemple ci-dessus de l'invention, la norme de jugement selon laquelle la transition est générée dans le cas d'une succession d'états ':0" par rapport à une succession d'états "1", on fixe cette norme à 3,5T. Toutefois il est possible de choisir une norme de jugement d'une longueur supérieure à 3,5T. Dans ce cas, on change la valeur Tmax. Si la norme de jugement est fixée à 4T ou 4,5T, Tmax passe à 5,5T alors que si la norme de jugement est fixée à 5T ou 5,5T, on obtient Tmax= 6T. Il est également possible de ne pas limiter la norme de jugement à une valeur quelconque et de la changer en fonction du cas suivant que par exemple la valeur maximale d'états "O" successifs peut être pré-évaluée, pour éviter que l'intervalle de transition ne dépasse 4,5T. La figure 4 montre un exemple de codeur 1 effectuant la conversion de code représentée aux figures 1 à 3. Selon cet exemple, le codeur 1 comprend un registre à décalage 2 formé de trois bits al, a2, a3. Ce registre à décalage 2 à 3 bits reçoit sur sa borne d'entrée de données 3 des données à convertir en série suivant une cadence CP1 appliquée à la borne 4. En détail, un bit des données d'entrée de la borne 3 est mis dans le registre à décalage 2 au niveau du flanc montant de la cadence de décalage CP1 (figure 6A). Le contenu du registre à décalage 2 n'est pas modifié jusqu'au flanc montant de la cadence de décalage suivante CP1 appliquée au registre à décalage 2. Cette période correspond à un cycle de travail ECC du codeur 1. Dans la donnée enregistrée dans le registre à décalage 2, à chaque fois al est une donnée déjà transformée, a2 est une donnée à transformer maintenant et a3 est la donnée à transformer la fois suivante Les données al, a2, a3 ayant chacune 3 bits et une sortie x du circuit logique 11, seront décrites ultérieurement ; toutes ces données sont appliquées comme signal d'adresse à une mémoire morte ROM, 5. Dans la mémoire ROM, 5, on enregistre la donnée de conversion de 2 bits en fonction du signal d'adresse de 4 bits ; la mémoire ROM, 5 convertit les données de 2 bits b1, b2 correspondant à la donnée d'entrée a2 en fonction du signal d'adresse.La donnée de sortie de conversion de la mémoire ROM, 5 est appliquée à un registre à décalage 6 à deux bits en parallèle suivant le flanc montant d'une impulsion de charge LD par la borne 7 suivant la chronologie représentée à la figure 6C. Le contenu du registre à décalage 6 est appliqué à l'étage suivant du registre à décalage 8 qui est à 8 bits par une cadence CP2 appliquée par la borne 9 et dont la fréquence est double de celle de la cadence CP (figure 6B) puis elle est fournie à la borne de sortie de données en série 10.Comme représenté à la figure 6, lorsque le contenu du registre à décalage 6 est transféré au registre à décalage 8 par la cadence CP2 et que le registre à décalage 6 ne contient rien, on charge les données de conversion bl, b2 à 2 bits dans le registre à décalage 6 par l'impulsion de charge LD. La donnée à 8 bits A, B, C, D, E, F, G, H enregistrée dans le registre à décalage 8 et le premier bit al du registre à décalage 2 sont fournis en parallèle au circuit logique 11 en déterminant un bit x du signal d'adresse ou en donnant le bit de sortie x suivant l'équation logique ci-après x=(A+B)- (C+D) ~ (E+F) ~ (G+H) ~ al + (G+H) . al L'équation ci-dessus est répétée séquentiellement et sur la borne de sortie 10, on obtient des données de sortie correspondant à la règle ci-dessus. Le codeur 1 représenté à la figure 4 ne constitue qu'un exemple ; diverses variantes peuvent s'envisager. Ainsi à la place de la mémoire morte ROM, 5, on peut utiliser un circuit logique. On réalise ce circuit logique pour qu'il donne des signaux de sortie blr b2 respectivement définis par les équations logiques suivantes bl = xa1 (a2 + a3) + X al a2 b2 = al # a2 Si la sortie du codeur 1 décrit ci-dessus est transmise pour être enregistrée par exemple sur un disque tel qu'un disque vidéo, on ajoute à ce signal un signal de synchronisation d'image FS. Comme ne ne peut ajouter un signal de synchronisation ayant une troisième valeur différente de la valeur binaire de la donnée au disque vidéo comme dans un appareil d'enregistrement ou de reproduction magnétique, il faut insérer le signal de synchronisation d'image FS au flux de données. Si l'intervalle de transition maximum Tmax (dans cet exemple 4,5T) est détecté, l'extraction du bit de synchronisation du côté de la reproduction est possible car Tmax égal à 4,5T dans cet exemple a une transition précédente qui colncide avec la limite entre les cellules de bits de la donnée et la transition suivante coTncide avec le milieu de la cellule de bits de la donnée. Il faut que le signal de synchronisation d'image FS présente un schéma de bits pouvant être détecté même s'il est introduit dans le flux de données ou encore un schéma de bits qui, en l'absence d'erreur de transition, n'apparatt jamais dans les données. Dans la règle de conversion de code définie ci-dessus, il existe un schéma de bits dans lequel l'intervalle de transition maximum se suit de 2 ou de plus de 2 pour satisfaire à la condition ci-dessus. Toutefois dans ce cas comme le flux de données est continu, il faut que les données qui se trouvent avant et après ce schéma de bits successifs puissent être converties en fonction de la régle ci-dessus sans entraîner de contradiction. Pour le signal de synchronisation d'image FS, on attribue une période ou un intervalle égal à 12T (ou lîT) comme indiqué à la figure 7A ; dans cet intervalle, on forme un signal de synchronisation d'image FS ayant deux intervalles de transition successifs chacun de 4,5T (figure 7B). Comme dans ce cas, la position de la transition dans le signal de synchronisation d'image FS présente une relation prédéterminée par rapport à la cellule de bits de la donnée, on a montré non seulement la synchronisation d'image mais également la synchronisation de bits. La figure 8 montre un exemple d'un codeur 12 selon l'invention. Le codeur 12 se compose d'un registre à décalage 14 à 11 bits qui reçoit la donnée reproduite appliquée à la borne d'entrée 13, un circuit logique 15 et un verrou 16 ayant une borne de sortie 17 qui fournit la donnée de sortie, décodée. Le registre à décalage 14 prend la donnée reproduite appliquée à la borne d'entrée 13 en procédant bit par bit à la cadence de décalage CP3 (une période de O,5T) par la borne 17. Le circuit logique 15 reçoit 10 bits parmi les 11 bits C1 ... C11 du registre à décalage 14 à l'exception du bit C10 et donne un signal de sortie correspondant à l'équation logique suivante y=C6+C5 8 (C9+C117C8) + (C4 3) (C7 + Cg) + (C2 + C1) ~ CC7 Le verrou 16 verrouille la sortie y du circuit logique 15 par l'impulsion de verrouillage CP4 qui lui est appliquée par la borne 17 dont la période est double de celle de la cadence de décalage CP3 c'est-à-dire que cette période est égale à T.L'impulsion de verrouillage CP4 est générée en synchronisme avec la colncidence entre la limite des cellules de bits de la donnée reproduite et les parties entre C2 et C3, C4 et C5, C6 et C7, C8 et Cg, C10 et C11 Dans le codeur 1 de la figure 4, la mémoire morte ROM 5 donne des sorties à 2 bits, bl, b2 en fonction du bit a2 de la donnée d'entrée. Si le décodeur 12 correspond au codeur 1, les deux bits C5 et C6 du registre à décalage 14 deviennent les bits bl, b, et le bit fourni à la borne de sortie 17 est le bit a2. On peut effectuer diverses modifications au décodeur 12 représenté à la figure 8. Par exemple à la place du circuit logique 15 et du verrou 16 utilisés dans le décodeur 12, on peut prévoir une mémoire morte ROM. La présente invention peut s'appliquer au cas d'un nombre d'états "1" successifs dans un schéma de données d'entrée que l'on peut détecter au préalable comme étant un nombre d'ordre pair ou d'ordre impair. En d'autres termes, selon la figure 1, dans l'exemple de l'invention, le schéma de données est divisé sans reste de façon que les états Ir successifs supérieurs à 4 soient divisés d'abord en unités à 2 bits pour former les unités à 2 bits pour ne laisser comme dernière unité qu'une unité à 2 ou à 3 bits. Ainsi dans le cas d'une dernière unité égale à 3 bits, l'intervalle de transition devient égal à 3T. Pour s'en distinguer, la norme de jugement servant à convertir le schéma d'une succession de :0 est fixée à 3,5T. Si l'on peut détecter par avance que le nombre d'états 1 successifs est un nombre impair, on peut rendre l'intervalle de transition égal à 205T en prenant d'abord une unité à 3 bits et en évitant la formation d'un intervalle de transition de 3T. La figure 9 montre le cas d'application du principe ci-dessus pour 11 états 1 successifs (figure 1K). Dans le cas de la figure 9, la première unité de division est fixée à 3 bits ; les unités de division restantes sont toutes égales à 2 bits, si bien que le premier intervalle de transition est égal à 2,5T. Si un nombre impair d'états 1 se suivent, on transforme cet état de façon analogue au cas de la figure I. La norme de jugement ou de décision pour la transition dans le cas d'une succession d'états #o" peut eAtre raccourcie de 3,5T à 3T. De cette façon, on réduit l'intervalle de transition maximum pour passer de 4,5T à 4T. A cet effet, le codeur nécessite une mémoire-tampon qui détecte si le nombre suivant d'états 1 FFest un nombre pair ou impair. En effet, il n'existe pas de cas dans lesquels les états "1" se succèdent indéfiniment ; la succession des états 1111F est toujours un certain nombre fini. Il faut dans ces conditions que la mémoire-tampon qui est utilisée présente une capacité correspondant au nombre défini ci-dessus. Toutefois lorsqu'il est impossible d'évaluer au préalable, il faut une mémoiretampon ayant une capacité suffisante. Pour résoudre ce problème, on réalise un second exemple de l'invention de façon que l'intervalle de transition maximum mentionné ci-dessus soit appliqué quelles que soient les données et que la capacité de la mémoire-tampon soit suf fi- samment faible. Lorsqu'une suite d'états 1 ou d'états "O", successifs apparatt, le dernier groupe de plusieurs bits par exemple les 5 derniers bits sont vérifiés pour savoir si la suite est paire ou impaire pour régler la position de transition. Les figures lQA-lOC montrent un cas particulier dans lequel on génère une transition analogue à celle du premier exemple. Lorsque plus de 4 états "1" se suivent, on divise ce schéma de données après chaque second bit à la limite entre les cellules de bits. S'il y a un reste de la division de ce schéma de données, on prend 5 bits avant le premier bit "0" et après le dernier bit ss 3; dans la succession des bits d'états "1", pour diviser à la limite entre les 3 bits et les 2 bits suivants et obtenir une transition à la frontière entre les cellules de bits après division. Dans le cas d'un nombre pair d'états 1 successifs, on a une transition analogue à celle du premier exemple. Dans le cas d'une succession de 5 états "1" (figure 10E), on divise le schéma de données pour obtenir une première unité de 3 bits et une seconde unité de 2 bits, en procédant selon la régIe ci-dessus, si bien que l'intervalle de transition de la première unité à 3 bits est égal à 2,5T et que celui de l'unité à 2 bits suivants soit égal à 2T. De plus dans le cas d'une succession de 7, 9, ou 11 états "1" (figures lOG, lOI, 10K) si l'on divise le schéma de données en unités à 2 bits, on obtient un reste C'est pourquoi 5 bits avant le premier bit "O" après le dernier état 11111, on divise à la limite entre 3 bits et les 2 bits suivants en formant la transition à cette dernière limite. Comme décrit ci-dessus, l'intervalle de transition minimum Tmin peut se présenter à l,5T. L'intervalle de transition maximum qui apparat pour l'état Illlt est égal à 3T. Dans ce cas, il est à remarquer que comme l'intervalle de transition de 3T (ou 2,5T) est généré dans les 3 premiers bits parmi les 5 derniers bits du schéma de bits lorsque l'état 1 se répète, l'intervalle de transition après 3T (ou 2,5T) devient nécessairement 2T. On peut ainsi utiliser l'intervalle de transition de 3,5T comme norme d'appréciation, du schéma pour une succession d'états "O" et l'intervalle de transition maximum Tmax peut être limité à 4T. Dans le cas lorsque les états "O" se succèdent une ou deux fois comme représenté aux figures lIA, lIA' et llB, llB', on a une transition analogue à celle du premier exemple de l'invention. Lorsque plus de 3 états 11011 se suivent, on a une transition à la limite des cellules de bits qui satisfait non seulement le fait d'être éloignée de la transition précédente de plus de 3T, par exemple 3T, et d'être éloignée de plus de 1,5T de l'état "1" qui apparatt le premier après le dernier état 11041. A la figure llC et aux figures suivantes on a représenté des schémas de transmission dans lesquels les deux bits qui précédent les états t09 successifs sont 01 et les schémas dans lesquels les deux bits sont egaux à 11, sont représentés en pointillé dans ces mêmes figures Selon la figure 11c, lorsque 3 états "O" se suivent, la condition ci-dessus n'est pas satisfaite. On a ainsi une transition au milieu de l'état ' suivant. Lorsqu'il y a seulement un état avant l'état 0, , l'intervalle de transition est de 3,5T mais si des états "1" successifs existent, l'intervalle de transition devient 4T, ce qui correspondant à l'intervalle de transition maximum Tmax.Cet intervalle Tmax apparaît seulement dans ce cas Comme cela est représenté aux figures llD, 11E, 11F, lorsqu'il y a plus de 4 états ':0 ' successifs, la condition ci-dessus est satisfaite et une transition est formée dans une position éloignée de la présente transition de 3,5T (ou 3T dans le cas qui suit les états "1" successifs). Lorsque des états "O" se suivent plus de 7 fois (figures llG, llH, 111) on a une transition pour l'intervalle 3,5T (ou 3T) comptée à la première transition ; la transition suivante est séparée de la précédente d'un intervalle de 3T. De même comme représenté aux figures llJ et 11K, on a une transition pour chaque période 3T et le réglage se fait dans les derniers bits. Comme décrit ci-dessus, même pour une succession de plusieurs états n0nF, l'intervalle de transition maximum Tmax est limité à 4T. Comme cela découle de la figure 11, l'intervalle de transition de 3T apparat dans le cas d'une succession de plusieurs états "O" comme pour le cas de la succession de plusieurs états "1". De même lors du décodage, la succession des états 'O" peut ne pas se distinguer de celle des états 1. Toutefois dans le cas de la succession des états "O", l'intervalle de transition de 2T n'apparat jamais après l'intervalle de transition de 3T mais les autres intervalles de transition tels que 1,5T, 2,5T, 3T et 3,5T apparatssent. Au contraire, dans le cas d'une succession d'états "1", l'intervalle de transition 2T apparat après l'intervalle de transition de 3T sans défaut comme cela a été expliqué ci-dessus. C'est pourquoi en utilisant la différence mentionnée, on peut effectuer le décodage. La figure 12 montre un autre exemple de codeur 21 qui effectue la conversion de code décrite ci-dessus. Le codeur 21 de la figure 12 se compose de façon générale d'un registre à décalage 22 à 5 bits à la place du registre à décalage 2 à 3 bits du décodeur 1 de la figure 4. Ce registre à décalage 22 reçoit la donnée d'entrée appliquée à la borne d'entrée 23 suivant la cadence CP1 qui lui est appliquée par la borne 24. Le registre à décalage 22 fournit 5 bits al, a2r a3, a41 a5 en même temps que le circuit logique 31 fournit un signal x, en parallèle au circuit logique 25 qui remplace la mémoire morte ROM, 5 du codeur 1 de la figure 4. Le circuit logique 25 donne un signal de sortie à 2 bits bl, b2 choisis dans les 6 bits ci-dessus, selon les équations logiques suivantes. Ce circuit logique convertit le bit a2 de la donnée à 5 bits reçu par le registre à décalage 22 en deux bits bl, b2 bl = x ~ al ~ a2 + x ~ al (a2 a3 4 a4 a5) 2 b2 al ~ a2 Le signal de sortie à 2 bits bl, b2 est appliqué au registre à décalage 26 à 2 bits en fonction d'une impulsion de charge LD appliquée à la borne 27.Le contenu du registre à décalage 26 est appliqué à un registre à décalage 28 à 8 bits, séquentiellement suivant la cadence CP2 par la borne 29 ; le registre à décalage 28 fournit sur sa sortie 30 une donnée convertie. Les contenus A, B, D, E, F, G (à l'exception du contenu C) du registre à décalage 28 en même temps que le premier bit al du registre à décalage 22 sont tous appliqués au circuit logique 31 qui fournit le bit de sortie x suivant l'équation logique suivante x = (A+B) ~ (W+E) (F+G) ç al + (F+G) ~ al Les données d'entrée sont codées successivement selon l'équation ci-dessus.Dans ce cas, les cadences CP1, CP2 et l'impulsion de charge LD sont les mêmes dans le temps que celles représentées à la figure 6. Diverses variantes peuvent s'envisager pour le codeur 21 de la figure 12. C'est ainsi que comme pour le codeur 1 de la figure 4, on peut remplacer le circuit logique 25 par une mémoire morte ROM. Comme dans le premier exemple, dans le second exemple de l'invention lorsqu'il n'y a pas de transmission d'erreur, on peut choisir comme signal de synchronisation un schéma de bits qui n'apparat jamais dans les données. Comme exemple satisfaisant à la condition ci-dessus, on a le schéma représenté à la figure 13 dans lequel l'intervalle de transition de 3,5T suit celui de 4T et l'intervalle de transition de 2T suit celui de 3,5T. Comme cela a été indiqué, l'intervalle de transition maximum Tmax égal à 4T apparat seulement dans le cas de la figure 11C ; cet intervalle commence et se termine au milieu des cellules de bits. Ainsi la transition à la fin de 3,5T se termine à la limite des cellules de bits et jamais plus après il n'apparat une transition de 2T. La figure 14 donne un second exemple d'un décodeur 32. Le décodeur 32 est formé d'un registre à décalage 34 à 15 bits qui reçoit les données reproduites, appliquées à la borne d'entrée 33, d'un circuit logique 35 et d'un verrou 36. A la sortie 37 du verrou 36, on obtient la donnée de sortie, décodée. Le registre à décalage 34 reçoit la donnée reproduite bit par bit suivant la cadence de décalage CP3 (avec une période égale à 0,5T) qui lui est appliquée par la borne 38 et le circuit logique 35 reçoit 12 bits C1 ... C15 à l'exception des bits C1O, C12, C14 du registre à décalage 34 pour donner un signal de sortie y correspondant à l'équation suivante Y = C6+C5#C8.C11.C15+C9. (C3. C13+C4+C5) + C7.(C1#C11 +C 5 8 1 C Le verrou 36 verrouille la sortie y du circuit logique 35 avec l'impulsion de verrouillage CF4 qui lui est appliquée par la borne 39. La période de l'impulsion de verrouillage CP4 est choisie double de celle de l'impulsion de décalage CP3 et ainsi T ; elle est générée en synchronisme avec la coincidence entre l'instant de la limite entre les cellules de bits des données reproduites et la partie comprise entre les bits C2 et C3 ; C4 et C5 ; C6 et C7 ; C8 et et ;C10 et C11 C12 et C13 ; C14 et C15. Dans le codeur 21 de la figure 12, le circuit logique 25 génère le signal de sortie à 2 bits bl, b2 en réponse à la donnée a2 appliquée à l'entrée. Ainsi lorsque le décodeur 32 correspond au codeur 21, deux bits C5, C6 du registre à décalage 34 deviennent les bits de sortie bl, b2 et le bit fourni à ce moment à la borne de sortie 3 devient a2. Il est possible de faire diverses modifications au décodeur 32 et d'utiliser par exemple une mémoire morte ROM à la place du circuit logique 35 et du verrou 36. La description ci-dessus des exemples de l'invention montre que l'on peut convertir le code binaire de façon, àavoir un intervalle de transition minimum égal à 1,5T et un intervalle de transition maximum égal à 4,5T ou 4T. La densité des données est ainsi pratiquement égale à celle du système 3PM et l'intervalle de transition maximum est plus court que 6T selon la présente invention. Si une grandeur qui peut se distinguer d'une donnée n'est pas utilisée comme signal de synchronisation comme dans un disque audio PCM sous forme de disque vidéo, il est nécessaire de synchroniser la reproduction du flux de données. Selon l'invention, comme on peut raccourcir l'intervalle de transition maximum, l'invention convient pour ce cas. Toutefois en fait il peut arriver que l'intervalle de transition maximum de 6T ou plus et qui peut découler d'une fluctuation de la base de temps ou autre contenue dans les données reproduites, ne pose pas de problème. REVENDICATIONS 10) Procédé de conversion d'une information numérique, procédé caractérisé en ce que lorsqu'un bit d'une donnée d'entrée en code binaire est changé d'une seconde valeur à une première valeur, on obtient une transition en un premier point de référence d'une cellule de bits de la donnée d'entrée, lorsque la donnée d'entrée comporte un schéma dans lequel plusieurs bits de la première valeur se suivent, ces bits successifs sont répartis en des groupes de 2 ou 3 bits en un second point de référence de la cellule de bits et on génère une transition en un second point de référence d'une cellule de bits après celle qui vient d'être séparée, et si les données d'entrée présentent un schéma ayant une succession de bits correspondant à la seconde valeur, on a une transition en un second point de référence qui satisfait à la condition que le second point de référence, est éloigné de la précédente transition de plus de 3,5T (T est la durée de la cellule de bits des données d'entrée) en étant également éloigné du premier point de référence de la première valeur apparatssant d'abord avec un intervalle qui ne dépasse pas 1,5T. 20) Procédé selon la revendication 1, caractérisé en ce que le premier et le second points de référence sont respectivement les limites des cellules de bits et le centre de la cellule de bits. 30) Procédé de conversion d'une information numérique caractérisé en ce que si un bit d'une donnée d'entrée en code binaire change d'une seconde valeur à une première valeur, on génère une transition en un premier point de référence d'une cellule de bits de la donnée d'entrée lorsque la donnée d'entrée présente un schéma dans lequel plusieurs bits de la première valeur se suivent, on détecte si le nombre des bits successifs est pair ou impair et si ce nombre détecté est pair, on répartit les bits successifs en des groupes de chaque fois 2 bits en un second point de référence de la cellule de bits, et si l'on détecte que le nombre est impair, on répartit en groupe de 3 bits à partir des bits suivants au niveau du second point de référence et on répartit le reste en chaque fois 2 bits au second point de référence en formant une transition au second point de référence après la division, et si lesdonnées d'entrée présentent un schéma avec une succession de bits correspondant à la seconde valeur, on génère une transition en un second point de référence qui satisfait à la condition que le second point de référence est éloigné de la précédente transition de plus de 3T (T étant la période de la cellule de bits de la donnée d'entrée) en étant également éloigné du premier point de référence de la première valeur apparaîssant d'abord avec un intervalle qui ne dépasse pas 1,5T. 40) Procédé selon la revendication 3, caractérisé en ce que le premier et le second point de référence sont respectivement les limites des cellules de bits et le milieu des cellules de bits. 50) Procédé de conversion d'une information numérique caractérisé en ce que lorsqu'un code binaire change d'une seconde valeur à une première valeur, on engendre une transition en un premier point de référence d'une cellule de bits de la première valeur de la donnée d'entrée, lorsque la donnée d'entrée présente un schéma ayant une succession de bits de la première valeur, si le nombre des bits successifs est égal à 3, on génère une transition au second point de référence du dernier bit du groupe de 3 bits si le nombre de bits successifs est supérieur à 4 bits, on divise les bits successifs en chaque fois 2 bits au second point de référence de la cellule de bits et dans ce cas, s'il y a un reste à cette division, 5 bits avant le premier bit de la seconde valeur qui suit le dernier bit de la succession de bits de la première valeur, on coupe en 3 bits et en 2 bits suivants au niveau du second point de référence et on fait une transition au second point de référence après cette division, et si la donnée d'entrée a un schéma ayant une succession de bits de la seconde valeur, on forme une transition au second point de référence qui satisfait à la condition que le second point de référence est éloigné de la précédente transition de plus de 3T (T étant la période de la cellule de bits de la donnée d'entrée) et du premier point de référence de la première valeur apparaIssant d'abord de plus de 1,5T. 60) Procédé selon la revendication 5, caractérisé en ce que le premier et le second points de référence sont respectivement les limites de cellules de bits et les milieux de cellules de bits. 70) Installation pour la mise en oeuvre du procédé selon l'une quelconque des revendications 1 à 6, caractérisée en ce qu'elle comporte un codeur (1) formé d'un registre à décalage (2) à 3 bits ayant une borne d'entrée de données (3), une entrée de cadence (4) recevant une cadence (CP1), un circuit logique (11) et une mémoire morte ROM (5) ainsi qu'un registre à décalage (6) suivi par un registre à décalage (8) ayant une borne de sortie de données (10)