Brevet FR2461421A1 — publié le 19810130

La présente invention concerne un réseau de commutation multiplex à division du temps et, plus particulièrement, un réseau de commutation de ce type ayant une mémoire tampon adressable par son contenu. On connatt déjà par les demandes de brevet n0 PV 78-36373 du 26 Décembre 1978 et n0 PV 79-12080 du 11 Mai 1979 au nom de l'actuel demandeur, des réseaux de commutation du type concerné dans lesquels les mots d'information entrant dans une mémoire tampon à circulation sont accompagnés -de mots de commande, ces derniers subissant un traitement au cours de leur progression dans la mémoire tampon. Dans la première demande de brevet précitée, le mot de commande reste invariant et il est comparé à chaque étage de la mémoire à circulation à un mot fixe mais différent selon l'étage.Quand il y aidentité entre le mot de commande circulant et le mot fixe d'un étage donné, le mot d'information est extrait de la mémoire à cet étage, Dans la deuxième demande de brevet précitée, le mot de commande est incrémenté ou décrémenté à chaque étage de la mémoire à circulation et#quand il atteint O ou une valeur de débordement prédéterminée, le mot d'information qui l'accompagne est extrait de la mémoire tampon. Dans la présente invention, le mot de commande sert à aiguiller le mot d'information vers une série de circuitsMde retard qui le retardeitnumériquement. Ces circuits de retard sont bypassés par les liaisons directes et le mot d'information passe dans le circuit de retard ou dans le bypass selon que le bit du mot de commande associé à l'étage de retard considéré est un 1 ou un O. Le commutateur comporte donc des lignes à retard sous forme de dispositifs à charges couplées. Ces lignes à retard sont disposées en série. Elles introduisent des retards dont les valeurs sont respectivement en progression selon les puissances de deux. Entre chaque ligne à retard un démultiplexeur permet le passage dans la ligne suivante de rang m, ou le passage immédiat au démultiplexeur de rang mflt 1. Chaque démultiplexeur est commandé par un bit du mot de commande dont le poids correspond à la valeur du retard. Les bits de commande non utilisés encore, accompagnent l'octet de parole en subissant les mêmes retards de façon à ce qu'ils soient disponibles au moment de leur utilisation. De plus, le couplage d'un commutateur spatial multiplex permet de réduire très sensiblement la quantité de matériel nécessaire. Ce couplage conserve les propriétés de non blocage du commutateur. L'invention va être maintenant décrite en détail en relation avec les dessins annexés dans lesquels La figure 1 représente sous la forme d'un diagramme de blocs le réseau de commutation multiplex à division du temps de l'invention ; La figure 2 schématise la structure en arbre utilisée pour le cheminement de l'information Le figure 3 représente un commutateur spatial numérique 32 x 32 d'un type bien connu La figure 4 représente le schéma global du commutateur à retard de valeurs binaires, associé à un commutateur spatial multiplex La figure 5 représente la réalisation à dispositifs à charges couplées d'un démultiplexeur 1 vers 2 La figure 6 représente la réalisation à dispositifs à charges couplées d'un commutateur spatial multiplex 4 vers 4. En se référant d'abord à la figure 1, chaque élément référencé 600 est une cellule d'un registre à décalage représentant un bit de l'octet d'information, A chaque coup d'horloge correspondant à un intervalle de temps,,cet élé de ment retarde le bit/l'octet d'un temps élémentaire. L'élément 600 comporte quatre indices : k; k ; m ; n. L'indice "k" correspond au rang d'un bit dans l'octet d'information, l'indice 2 " correspond au numéro de la cellule de retard pour un bit donné. L'indice "m" correspond aux blocs de retard de valeurs 512, 256,..., 1. L'indice "n" correspond aux différents blocs de retard de même valeur. L'élément 601 est une cellule d'un registre à décalage correspondant à la partie mémoire de commande. Il est analogue à l'élément 600 et comporte aussi quatre indices m, n qui ont la même signification que les indices des éléments 600. Le démultiplexeur 605 comporte deux indices m et n dont la signification# est la même que celle définie ci-dessus. Les numéros de référence 602, 603 et 604 représentent des portes OU. Le commutateur représenté sur la figure 1 permet la commu tation de 1024 voies entrantes V comprises dans une voie e supermultiplex entrante à 1024 voies sortantes V comprises s dans une voie supermultiplex sortante. Les octets entrants se présentent en parallèle sur 8 bits. Ils sont accompagnes par des mots de commande de 10 bits, issus d'une mémoire de commande. Cette mémoire de commande peut être externe, en forme de dispositif à charges couplées ou de mémoire RAM, ou interne en forme dedispositif à charges couplées comportant loregistres à 1024 positions et une logique d'écriture tout à fait classique. Cette mémoire n'est pas représentée sur la figure 1. Les 8 bits de l'octet d'information et les 10 bits du mot de commande entrent sur la gauche dans le réseau représenté sur la figure 1. Cela fait donc 18 accès. L'octet d'information ressort sur la droite de la figure 1 par l'intermédiaire de 8 sorties. Le principe de la commutation consiste à totaliser des retards de telle façon que ce total corresponde à la valeur Vs -- ve, modulo 1024.' Dans ces conditions l'information entrante au temps t et concernant la voie v sortira bien e e au temps ts concernant la voie vs. En se référant de nouveau à la figure 1, la valeur des 10 bits du mot de commande entrant au temps te en même temps que l'octet d'information est le codage binaire du retard à fournir à v e pour sortir en vs. Selon que le retard a une valeur supérieure ou inférieure à 512, le bit de poids 9 du mot de commande est un 1 ou un O. Si le bit de poids 9 du mot de commande est un 1, l'octet et les 9 bits du mot de commande (jusqu'au poids 8) sont aiguillés par le démultiplexeur 6059,0 vers les blocs de retard 600k,l,m,n et 601k,l,9,0. Si le bit de poids 9 du mot de commande est un 0, l'octet et les 9 bits du mot de commande (jusqu'au poids 8) sont aiguillés directement versledémultiplexeur 6058,1. Le bloc de retard 600k,l,9,0 comporte 512 cellules de registre à décalage par bit. Il retarde donc de 512 temps élémentaires l'octet et les 9 bits du mot de commande. Sur la figure 1, il y a deux blocs de retard correspondant à la valeur 256. Cela permet de traiter d'une façon indépendante l'information issue du premier bloc de retard (celui de 512) et celle issue directement du démultiplexeur 6059,0. Les démultiplexeurs 605 8,0 et 6058, 1 offrent chacun deux chemins possibles selon que le bit de poids 8 du mot de commande est un 1 ou un 0. L'un des chemins va vers le bloc de retard correspondant si le bit de poids fort parmi les 9 bits du mot de commande restant est égal à 1 et l'autre chemin est un chemin direct dans le cas contraire. On obtient donc 4 chemins d'accès à 4 démultiplexeurs 6057,0 à 6057 3 pour le troisième étage de retard. Grace à la structure en arbre telle qu'elle est symbolisée sur la figure 2, on voit que deux voies ne peuvent jamais emprunter un tronçon identique au même instant. Le diagram me représenté montre qu'une voie entrant au temps t suit e un trajet qui, au pire, est emprunté par des voies précédentes ou des voies suivantes. Mais dans ce cas les retards sont les mêmes et la chronologie des échantillons est respectée. Si les voies n'empruntent pas le même trajet, le problème ne se pose même pas. La structure est donc sans blocage. Pour le dernier étage d'ordre m = O, une simplification se présente. Cet étage ne comporte qu'un seul bit de commande, et il ne peut jamais se produire de collisions à ce niveau, même si ce bloc m = 0 est unique. Si l'on suppose en effet que deux voies empruntent le bloc de retard d'ordre m = O au même instant, elles aboutiraient au même instant en sortie, cela n'est pas possible, car cela reviendrait à connecter deux voies entrantes différentes sur la même voie de sortie. Par conséquent le dernier bloc de retard peut être unique. Les portes "OU" 6020 à 6027 permettent de regrouper tous les octets devant subir un dernier retard d'une unité pour les faire passer par le bloc de retard d'ordre m = O en n = O. Les portes "OU" 6030 à 6037 permettent de regrouper tous les octets issus des blocs de retard d'ordre m = 1 et qui ne doivent pas subir de retard complémentaire d'une unité. Les portes "OU" 6040 à 6047 permettent de rassembler toutes les voies sortantes. Le commutateur décrit ci-dessus peut être simplifié en en remplaçant une partie par un commutateur spatial multiplex particulier (Figure 3) ; c'est cette partie qui va être décrite di-dessous. La figure 4 représente le commutateur à retard6 binaires associé à un commutateur spatial multiplex. Sur cette figure on voit que la partie gauche jusqu'au cinquième étage de blocs de retard est identique à la partie gauche correspondantede la figure 1, jusqu'aux blocs d'ordre m = 5 compris. Par contre la partie droite est maintenant constituée par un commutateur spatial multiplex commutant 32 entrées sur 32 sorties, ce commutateur est suivi de cellules de retard dont le rôle est de recadrer les octets d'information issues du commutateur spatial multiplex. Le commutateur spatial multiplex est formé à l'aide de démultiplexeurs 705k,n' k représente le bit de l'octet, et varie de O à 7; n représente le numéro de l'entrée du commutateur spatial multiplex et varie de O à 31. Chaque démultiplexeur aiguille l'entrée correspondante vers une des 32 sorties possibles : ceci est réalisé sous l'action des 5 bits du mot de commande qui subsistent à cet endroit de la chatne et qui accompagnent l'octet d'information. Les huit démultiplexeurs ayant le même rang n commutent l'octet et sont donc adressés par les mêmes 5 bits de commande. Les portes "OU" 702k,n regroupent les sorties des démultiplexeurs précédents. L'indice k correspond au numéro du bit dans l'octet et l'indice n correspond à la sortie du commutateur spatial multiplex. Le principe de ce commutateur spatial multiplex est bien connu de l'homme de l'art. Il permet de commuter 32 empla #cements d'octet entrant à 32 emplacements d'octet sortant sans blocage, à chacun des intervalles de temps. A A la sortie de ce commutateur on trouve des blocs de retard formés des circuits élémentaires de retard 700k 1 n où k représente le numéro du bit de l'octet d'information, représente le rang-de l'élément dans le bloc et varie de O à 31 pour le premier bloc d'ordre n = O, de O à 30 pour le bloc d'ordre n = 1, de O à 29 pour le bloc d'ordre n = 2,... , etc. Des portes "OU" 7040 à 7047 regroupent les octets en sortie. On démontre facilement que cet ensemble permet de commuter sans blocage. Le raisonnement correspondant à la première partie est identique à celui fait à propos de la figure 1. A l'entrée du commutateur spatial multiplex on dispose de 32 accès à 8 bits sur lesquels il n'y a pas de croisements d'informations : les octets se présentent donc séquentiellement en même temps que les 5 bits de poids O à 4 d'adresse correspondant au complément de retard qui reste à effectuer pour que les octets se retrouvent en sortie aux moments prévus. Le commutateur spatial étant sans blocage, toutes les informations entrant à un intervalle de temps donné pourront être commutées à condition, bien str, que deux entrées ne soient pas aiguillées au même instant vers 1w même sortie; mais cela n'est pas possible comme on va le voir. Si l'on considère une sortie quelconque d'ordre n du commutateur spatial, l'octet venant de cette sortie passe par un bloc de retard (retard -31-n). Si deux octets se présentaient au même instant à l'entrée du bloc de retard d'ordre n, ils se retrouveraient (31-n) temps plus tard-en même temps à la sortie du commutateur, ce qui n'est pas possible puisqu'on ne désire pas commuter deux voies entrantes différentes sur la meme voie sortante. Par conséquent deux octets n'emprunteront pas simultanément les mêmes éléments d'un bloc de retard et deux octets ne se recouperont jamais en sortie du commutateur spatial multiplex. Ce système est sans blocage. Il est intéressant, car pour une complexité en démultiplexeurs équivalente, il permet un gain de 40 % sur les éléments de retard. On va maintenant décrire la réalisation des éléments constitutifs du commutateur à base de dispositifs à charges couplées (D C C). La réalisation des éléments de retard à base de D C C est suffisamment connue pour ne pas s'y attarder. La réalisation des démultiplexeurs et des portes est très simple aussi, comme on va le voir. La figure 5 représente un démultiplexeur à une direction d'entrée et deux directions de sortie. Cette figure compor te En 800 la sortie d'un bloc de retard En 801 la sortie du démultiplexeur vers un autre bloc de retard En 816 la sortie du démultiplexeur par une liaison équipotentielle pour entrer directement sur le démulti plexeur suivant (par l'intermédiaire d'un inverseur régénérateur) En 820 la sortie du bit de commande de poids fort, d'un bloc de retard En 809 des électrodes d'horloge pour la progression des charges En 8020 et 8021 des électrodes de commande permettant d'aiguiller les charges vers le haut ou le bas En 808 des diffusions isolantes permettant de localiser les charges à l'intérieur des registres En 807, 818, 819 des jonctions PN non polarisées pour absorber les charges éventuelles En 804, 810, 811, 812 aes électrodes permettant de générer un potentiel fonction des charges passant des sous En 813 une liaison équipotentielle reliant le senseur de charges 811 à l'électrode de commande 802 O En 814 une liaison équipotentielle reliant le senseur de charges 812 à l'électrode de commande 8021 En 815 une liaison équipotentielle reliant le senseur de charges 810 à l'électrode de commande 821 En 816 une liaison équipotentielle reliant le senseur de charges 804 à une électrode de commande d'un régéné rateur permettant de fournir des charges au démultiple xeuc suivant En 817 une jonction PN polarisée dont le rôle est d'injecter des charges sous commande de l'électrode 821 Le fonctionnement est le suivant. Tout d'abord l'ensemble 817, 821, 812, 819 constitue un inverseur régénérateur bien connu. Le bit-de commande de poids le plus fort arrivant par le registre 820, transmet un potentiel à l'électrode 821 par l'intermédiaire du senseur 810. Ensuite ce même bit passe sous le senseur 811 et transmet un potentiel de commande à l'électrode 8020. Par la suite, les charges correspondant au bit en question sont absorbées par la jonction 818. Parallèlement, le potentiel transmis à l'électrode 821 autorise l'injection de charges de la jonction 817 dans l'inverseur, avec changement de signe. Ces charges passent sous le senseur 812, et un potentiel est transmis à l'électrode 8021. Le décalage prévu entre 810 et 811 permet de retrouver les potentiels de signes opposés en même temps sur les électrodes 8020 et 8021 respectivement. En conséquence, le paquet de charges représentatif du bit de l'octet d'information est aiguillé en haut ou en bas en fonction de la valeur du bit de commande. Le dispositif situé dans la partie inférieure de la figure 5 permet de commander l'aiguillage de plusieurs bits simul t anément. La figure 6 représente une matrice de commutation spatiale 4 x 4. Les accès se font en 8500 à 8503. Les électrodes 852 représentent un premier aiguillage. Les électrodes 852X O sont reliées directement au bit de commande de poids fort correspondant à l'entrée 850x respective ment. Les électrodes 852 1 sont reliées au complément de x,l ce bit. Les électrodes 853X O et 853X 2 sont reliées ensemble d'une part, et d'autre part au bit de commande de poids faible correspondant à l'entrée 850x respectivement. Les électrodes 853X 1 et 853X 3 sont reliées ensemble d'une part, et d'autre part au complément du bit précédent. Les dispositifs 854 constituent des "senseurs de charges" dont le rôle est de détecter la présence éventuelle de charges. Les dispositifs 855 représentent des jonctions polarisées dont le rôle est d'émettre des charges. En 856 se trouvent des électrodes de commande reliées aux senseurs 854 -: ces électrodes forment des portes OU à 4 entrées qui réalisent le multiplexage des sorties précédentes. En 851 à 8513 se trouve la sortie des charges commutées. O En 857 se trouve une jonction pour absorber les charges issues de 850. Le fonctionnement de ce dispositif est le suivant Les charges circulant par exemple dans 850o vont être aiguillées par les électrodes 852 0 et 852 en fonction 0,0 du bit de commande correspondant, vers le haut ou le bas (le haut si le bit est un 1) ; ensuite le deuxième bit de commande intervient, s'il vaut 0, l'aiguillage se fera cette fois vers le bas. Le senseur de charges 8540 1 va détecter le passage des charges et commander l'électrode 8561,0 ; le signal (inversé) se retrouvera en sortie sur le registre 8511. La voie entrante O a été commutée spatialement sur la voie entrante 1. Simultanément la même opération se passe pour les autres voies entrantes. Il faut bien noter qu'il y a deux bits de commande par entrée et que chaque bit de commande est utilisée sous forme directe et inverse : il faut donc un inverseur tel que celui décrit plus haut par bit de commande Il faut noter aussi que le système décrit ne concerne qu'un seul bit d'information par voie, il est à répéter 8 fois pour commuter des octets en parallèle ; mais s'il n'y a pas de problème de vitesse, les octets peuvent être commutés en série sur un système unique. Il faut encore noter que ce commutateur spatial multiplex introduit un retard t qui doit être compensé par ailleurs, par exemple en modifiant le retard nécessaire à la commutation de la valeur t. Sur la figure 6 on peut encore préciser que les traits croisés au centre représentent des liaisons équipotentielles Les autres traits, généralement horizontaux représentent des diffusions isolantes de localisation et de séparation des registres à D C C. L'extension à une matrice de 32 sur 32 se fait d'une façon tout à fait semblable à la réalisation de la matrice 4 x 4, mais on dispose de 5 groupes d'électrodes de commande correspondant aux 5 bits d'adresse et la sélection de 1 vers 32 s'effectue en 5 étages au lieu de 2 pour la matrice 4 x 4. On va maintenant décrire un exemple numérique en se référant à la figure 4.Soit à commuter la voie entrante v3 au temps t3, à la voie sortante v960 au temps tu60' L'octet d'information et la valeur de commande (VS - v ) = e 960 - 3 = 957 codée en binaire entrent par les 18 fils d'accès situés en haut et à gauche de la figure 4. Cette valeur codée en binaire vaut 1110111101. Le bit de poids 9 qui est un 1 va aiguiller l'octet d'information vers le bloc de retard 512, en même temps que les 9 autres bits du mot de commande. Après 512 temps de retard cet ensemble se présente à l'entrée du démultiplexeur 6058,0 Le bit de poids 8 qui est un 1 va aiguiller les 8 autres bits du mot de commande et l'octet d'information vers le bloc de retard d'indice m = 8 et n = O. Après 256 temps de retard cet ensemble se présente à l'entrée du démultiplexeur 6057 O. Le bit de poids 7 qui est un 1 va aiguiller 7,0 les 7 autres bits du mot de commande et l'octet vers le bloc de retard d'indice m = 7 et n = O. Après 128 temps de retard cet ensemble se présente à l'entrée du démulti plexeur 605 O.Le bit de poids 6 qui est un O va aiguil 6,0 ler les 6 autres bit du mot de commande et l'octet vers le démultiplexeur suivant directement : il s'agit alors du démultiplexeur 6055 1' Sous l'action du bit de poids 5 qui est un 1, le démultiplexeur 6055 1 va aiguiller les 5 bits de commande restants et l'octet d'information vers le bloc de retard d'indice m = 5 et n = 1. L'ensemble subit ainsi un retard de 32 temps. Alors les 5 bits de commande agissent sur les 8 démultiplexeurs "1 x 32" référencés 7050 2 à 7057,2 L'octet d'information est aiguillé vers les huit portes "OU" référencées 702 à 702 0,29 7,29 L'octet subit alors un retard de 29 temps correspondant aux 29 éléments de retard associés à la porte 702x,29 et sort par l'intermédiaire des portes "OU" 7040 à 7047. Il a subi un retard de 957 temps. Revendications dtr brevet 1. Réseau de commutation multiplex à division du temps comprenant dans un étage d'entrée une pluralité de voies multiplex entrantes et un supermultiplex convertissant lesdites voies multiplex entrantes en une voie supermultiplex entrante dans un étage de sortie une voie supermultiplex sortante et un superv ultiplexeur convertissant ladite voie supermultiplex sortante en une pluralité de voies multiplex sortantes ; et des moyens de connecter une fente temporelle entrante d'une voie supermultiplex entrante à une fente temporelle sortante d'une voie supermultiplex sortante caractérisé en ce que lesdits moyens comprennent un arrangement de circuits de retard ayant des temps de retard respectivement égaux à la durée d'une fente temporelle muw tipllée par des puissances de deux successives, et des démultiplexeurs à deux voies sortantes, cet arrangement étant tel que l'une des voies sortantes d'un démultiplexeur dezrang-donné est reliée par une voie sortante, à un circuit de retard ayant un temps de retard de valeur donnée associé au rang du démultiplexeur et, par l'autre voie sortante, à une connexion directe sans retard, ledit circuit de retard ayant un temps de retard de valeur donnée et ladite connexion directe étant reliée au démultiplexeur de rang inférieur d'une unité au rang donné des moyens d'associer au mot d'information contenu dans la fente temporelle entrante, un mot de commande égal à la valeur de l'intervalle de temps séparant la fente temporelle entrante de la fente temporelle sortante à connecter l'une à l'autre; ledit mot d'information et ledit mot de commande formant un mot composite qui traverse la suite des démulti plexeurs ; et des moyens de commander la sélection de la voie de sortie des démultiplexeurs, de rangs successifs par les bits de poids successifs du mot de commande. 2. Réseau de commutation multiplex à division du temps conforme à la revendication 1, dans lequel les mots d'information sont des octets et les mots de commande sont des mots à 10 bits du poids O au poids 9, caractérisé en ce que les démultiplexeurs à deux voies sortantes comprennent un démultiplexeur de rang 10 commandé par le bit de poids 9 du mot de commande, deux démultiplexeurs de rang 9 commandés par le bit de poids 8 du mot de commande, quatre démultiplexeurs de rang 8 commandés par le bit de poids 7 du mot de commande, ... , 512 démultiplexeurs de rang 1 commandés par le bit de poids O du mot de commande, les sorties des 512 démultiplexeurs de rang 0 étant reliées à la voie supermultiplex sortante. 3. Réseau de commutation multiplex à division du temps conforme à l'une quelconque des revendication 1 ou 2, ca 9-m ractérisé en ce que les démultiplexeurs de rang m ont 2 sorties connectées à un circuit de retard ayant un temps de retard égal à la durée d'une fente temporelle multipliée par 2m et 29-m sorties connectées à des connexions directes, que le réseau de commutation multiplex comprend un démultiplexeur à 29-m entrées connectées aux sorties desdits 9-(m+l) circuits de retard et des 29-(m+l) connexions 2 directes, et à 2 sorties, ledit démultiplexeur étant commandé par les (m+1) bits de poids faible du mot de commande et les 2m+1 sorties dudit démultiplexeur recevant des circuits de retard dont les temps de retard sont respectivement égaux à la durée d'une fente temporelle multipliée par 0, 1, 2, 3, . (2m+l -1) 4. Réseau de commutation multiplex à division du temps conforme à la revendication 3, caractérisé en ce que m = 4 et que le démultiplexeur est du type commutateur spatial à 32 entrées et 32 sorties, 5. Réseau de commutation multiplex à division du temps conforme à la revendication 1, caractérisé en ce que les circuits de retard sont des registres en dispositifs à charges couplées commandés à la fréquence des fentes temporelles.