Brevet FR2467516A1 — publié le 19810417

La présente invention est relative à une disposition de circuit apte à reconnaitre la parole d'alignement s'appliquant particulièrement à la section réceptrice (démultiplexeur) d'un système de transmission de signaux numériques lequel, dans la sec- tion émettrice, prévoit la présence d'une unité de multiplexage qui reçoit sur n entrées autant de flux de signaux numériques sortant d'autant de sources de données, que l'on appellera par la suite groupes tributaires. La sortie de la section émettrice correspond avec un flux de données multiplexé "bit et bit" contenant les bits des groupes tributaires, un nombre pré-établi de bits constituant la parole d'alignement et d'autres bits tels que contr8le justifi- cation, justification et service. La station réceptrice prévoit la présence d'une unité de démultiplexage à laquelle est associée une unité apte à recon- naître la parole d'alignement et une unité de synchronisation; cés unités se chargent d'envoyer correctement les bits reçus aux n groupes tributaires auxquels ils sont destinés. On connaît des dispositions de circuit aptes à recon- naitre la parole d'alignement et à synchroniser le démultiple- xeur, lesquelles prévoient généralement la préBence d'un registre, présentant autant de cellules qu'il y a de bits exprimant ladite parole d'alignement, auquel est connectée une unité de décodage apte à reconnaître cette parole et à mettre à zéro le démulti- plexeur, lesquelles prévoient généralement la présence d'un regis- tre, présentant autant de cellules qu'il y a de bits exprimant ladite parole d'alignement, auquel est connectée une unité de dé- 24675.16 codage apte à reconnaître cette parole et à mettre à zéro une chaine de compteurs qui synchronisent les opérations de démul- tiplexage. Une disposition de circuit du type que l'on vient de décrire a comme inconvénient le fait que les circuits qui y sont prévus doivent opérer à la fréquence de chiffre du système d'émis- sion auquel elles appartiennent. Par exemple dans le cas o le système d'émission en question est un système à 140 M bits/s, cette disposition de cir- cuit doit être réalisée avec des composants aptes à opérer à cette vitesse. Dans le cas de systèmes transmissifs de hiérarchie su- périeure (par exemple 560 M bits/s) on doit faire face à des pro- blèmes technologiques de difficulté croissante qui sont en rapport avec la vitesse particulièrement élevée. En outre, en général, les composants aptes à opérer à une vitesse élevée dissipent une puissance sensiblement plus grande que celle que dissipent les composants aptes à opérer à une faible vitesse. L'emploi de composants rapides, par rapport à l'emploi de composants moins rapides, impose par conséquent l'adoption d'alimentations aptes à fournir la majoration de puissance requi- se et a aussi comme conséquence l'apparition de problèmes relatifs à l'évacuation de la chaleur qui se développe dans les appareilla- ges. Le but de la présente invention est la réalisation d'une disposition de circuit apte à reconnaître la parole d'alignement et à effectuer ladite synchronisation à la vitesse de chiffre des groupes tributaires. Dans ce but l'invention prévoit la présence d'un compteur avec capacité de comptage n, apte à distribuer à-n registres le flux de bits qui parvient au démultiplexeur; ce compteur, con- trairement à ce qui se passe dans les systèmes connus, n'est ja- mais mis à zéro, à la suite de quoi il commence son comptage à partir d'un numéro casuel et, par conséquent, il distribue les bits aux n registres suivant n configurations possibles. On a prévu en outre la présence de moyens aptes à recon- naitre la configuration suivant laquelle ont été distribués les bits exprimant ladite parole d'alignement et cette reconnaissance permet d'envoyer correctement les bits mémorisés dans lesdits re- gistres aux n groupes tributaires auxquels ils sont destinés. La disposition de circuit en question est destinée à être utilisée en combinaison avec une unité de démultiplexage compre- nant - un premier registre, constitué par _ cellules de mé- lo moire, apte à recevoir en série le flux de données multiplexé; - une unité d'extraction des impulsions de synchronisa- tion du flux de données multiplexé; - un compteur, présentant la capacité de-comptage a, alimenté par les impulsions qui co=Tespouient à la sortie de ladi- te unité d'extraction; - un deuxième registre2equel, en présence d'une impul- sion qui correspond à la sortie du compteur, reçoit en parallèle, suivant l'une des n configurations possiïles, les bits mémorisés. dans le premier registre. La disposition de circuit sui-ant l'invention comprend - des moyens de mémoire cnnstïûués par _ registres à dé- calage, dont chacun présente n + m cellules de mémoire o m ex- prime le nombre de bits de la parole d'alignement connectés à une cellule respective du deuxième registre; - des moyens de décodage aptes à exciter l'une des n sorties en réponse à la reconnaissance dela configuration suivant laquelle ont été subdivisés les bits exprimant la parole d'aligne- ment dans lesdits moyens de mémoire; - des moyens de codage et de mémorisation aptes à tra- 3o duire en q bits, o q est lié à n par la relation n 42q, le code qui correspond à la sortie desdits moyens de décodage; - une matrice d'échange apte à émettre sur n sorties les bits, mémorisés dans lesdits moyens de mémoire, repérés par les codes qui correspondent à la sortie desdits moyens de codage et de mémorisation. 24675 Â6 D'autres caractéristiques de l'invention apparaîtront plus clairement à la lecture de la description suivante relative à un exemple non limitatif de réalisation et en référence au-x fi- gures du dessin ci-joint dans lesquelles: - la figure 1 montre le schéma à blocs de la disposition de circuit réalisée suivant l'invention; - la figure 2 montre dans le détail les moyens de mémoi- re MM de la figure 1; - la figure 3 montre dans le détail les moyens de décoda- ge DC de la figure 1; - la figure 4 montre dans le détail les moyens de codage et de mémorisation CM de la figure 1; - la figure 5 montre dans le détail la matrice d'échange MS de la figure 1. - Dans la figure 1 on a indiqué par DM le démultiplexeur comprenant une unité UE d'extraction des impulsions de synchroni- sation CK du flux de bits multiplexé qui parvient àun.registre RS présentant n cellules de mémoire. Etant donné que dans la majorité des systèmes de trans- mission le nombre n est égal à quatre, l'exemple de réalisation dé- crit se réfère à une unité apte à démultiplexer un flux de données relatif à quatre groupes tributaires. les impulsions CX provoquent le chargement de ces bits dans le registre RS et elles parviennent en outre à un compteur CON, présentant la capacité de comptage quatre, lequel est dépourvu d'une entrée de remise à zéro à la suite de quoi, au moment de l'allumage de l'appareillage, le comptage commence à partir d'un numéro casuel. A la sortie de l'unité CN est disponible une séquence d'impulsions de fréquence CI/4, lesquelles sont utilisées pour commander le transfert des l ts contenus dans le registre RS au registre RP. Les impulsions CK/4 ont donc pour but de subdiviser le flux de données reçu en blocs de quatre bits, mais puisque le comp- teur CN n'est pas mis à zéro la subdivision en blocs est effectuée à partir d'une position casuelle et par conséquent ledit transfert est effectué suivant n configurations possibles. A la sortie du registre RP est connectée la disposition de circuit suivant l'invention, laquelle comprend des-moyens de mémoire NM constitués par trois registres à décalage. On a connecté aux moyens MM des moyens de décodage DO qui examinent les configurations que peut assumer la parole d'aligne- ment une fois que cette parole a été transférée dans les registres desdits moyens MM et qui excitent la sortie à laquelle la configu- ration assumée par ces bits se rapporte. La disposition de circuit prévoit aussi la présence d'une matrice d'échange MS laquelle est adressée par les codes qui cor- respondent à la sortie desdits moyens CM de façon à provoquer l'émission sur une première sortie des bits destinés au premier groupe tributaire, sur une deuxième sortie l'émission des bits des- tinés au deuxième groupe tributaire et ainsi de suite. La figure 2 montre dans le détail les moyens de mémoire MM qui comprennent les registres à décalage R1, R2, R3 et R4, ap- tes à mémoriser quatre bits chacun, lesquels, en présence d'une impulsion de la séquence CK/4, mémorisent le bit présent dans la cellule du registre RP, auquel ils sont connectés. Suivant la phase avec laquelle les bits parviennent au démultiplexeur et suivant le numéro à partir duquel l'unité CN commence le comptage, les bits sont distribués dans les registres R suivant quatre configurations possibles. Une des configurations que peut assumer la parole d'ali- gnement qui dans les systèmes à 140 M bits/s a la configuration 11111010000, est illustrée dans la figure 2. A égalité de phase des bits au moment o ils arrivent au démultiplexeur, si l'unité CN commence le comptage à partir du numéro successif par rapport au numéro par lequel avait commencé le comptage dans le cas illustré dans la figure 2, le premier bit de cette parole est placé dans la dernière cellule du registre R2 tandis que le dernier bit est placé dans la première cellule du registre R1 et ainsi de suite. La figure 3 montre l'unité de décodage DC qui prévoit la présence des unités D1, D2, D3 et D4. L'unité D1 est apte à exciter la sortie d1 lorsque la parole d'alignement est distribuée dans les registres R comme cela est indiqué dans la figure 2; par contre l'unité D2 est apte à exciter la sortie d2 lorsque le premier bit de la parole d'ali- gnement est placé dans la dernière cellule du registre R2, tandis que le dernier bit est placé dans la première cellule du registre R1 et ainsi de suite. Lorsque dans le flux de bits qui parvient au démulti- plexeur est présente la parole d'alignement, c'est donc l'une des sorties dl,....,d4 de ces moyens DC qui devient excitée. Ces sorties d1,.,d4 parviennent aux moyens de coda- ge et de mémorisation CM illustrés dans le détail dans la figure 4 qui prévoient la présence d'un codeur CD apte à traduire l'exci- tation d'une des quatre sorties d desdits moyens DC en un code binaire exprimé au moyen de deux bits, lesquels parviennent sur l'entrée des données d'un premier et d'un deuxième circuit bista- ble FF1 et FF2 de type D. - Ces unités FF reçoivent sur l'autre entrée un signal k disponible à la sortie d'une unité de produit logique P à la pre- mière entrée de laquelle est connectée une unité de somme logique alimentée par lesdits signaux d et à la deuxième entrée de la- quelle parvient un signal p actif en présence d'intervalles de temps repérés en mesurant un temps de trame à partir de l'activa- tion précédente. Lorsque le signal k est actif le code disponible aux sor ties de l'unité CD correspond avec les sorties f1 et f2 des sorties FF; ces codes parviennent sur l'entrée de contrôle des multiple- xeurs MT1, MT2, MT3 et MT4 faisant partie de la matrice d'échange MS illustrée dans le détail dans la figure 5. A l'entrée 1 de chaque multiplexeur MT sont connectées les cellules des registres R dans lesquels sont transférés quatre bits génériques lorsque l'unité ON commence le comptage à partir d'un nombre tel que la parole d'alignement est distribuée comme cela est indiqué dans la figure 2. A l'entrée 2 de chaque multiplexeur MT sont connectées les cellules des registres R, o sont transférés quatre bits géné- riqâes lorsque CN commence le comptage à partir du nombre succes- sif par rapport au nombre dont on était parti dans le cas précé- dent et ainsi de suite. Il est évident que, dans le cas o le système de trans- mission en question est un système à 140 M bit/s, les composants au moyen desquels est réalisée l'unité-de démultiplexage doivent être aptes à opérer à 140 M bit/s tandis que les composants au moyen desquels est réalisée la disposition de circuit suivant l'in- vention doivent être aptes à opérer à 34 M bit/s conformément au but énoncé. - REVENDICATIONS - 1.- Disposition de circuit apte à reconnaître la pa- role d'alignement, s'appliquant particulièrement à la section ré- ceptrice d'un multiplexeur de signaux numériques, lequel prévoit la présence dans la section émettrice d'une unité de multiplexage qui reçoit sur n entrées autant de flux de signaux numériques et qui prévoit en outre dans la section réceptrice la présence d'une unité de démultiplexage comprenant: un premier registre constitué par n cellules de mémoire, apte à recevoir en série le flux de don- nées multiplexé; une unité d'extraction des impulsions de synchroni- sation-du flux de données multiplexé; un compteur, présentant la capacité de comptage n, alimenté par les impulsions. qui corres- pondent à la sortie de ladite unité d'extraction; un deuxième re- gistre lequel, en présence d'une impulsion qui correspond à la sortie du compteur, reçoit en parallèle, suivant l'une des n con- figurations possibles les bits mémorisés dans le premier registre; ladite disposition de circuit étant caractérisée par le fait qu' elle comprend: des moyens de mémoire (MM) constitués par n re- gistres à décalage, dont chacun présente n + L.. cellules de mémoire o m exprime le nombre de bits de la parolend'alignement, connectés à une cellule respective du deuxième registre; des moyens de déco- dage (DO) aptes à exciter l'une des n sorties en réponse à la re- connaissance de la configuration suivant laquelle ont été distri- bués les bits exprimant la parole d'alignement dans lesdits moyens de mémoire (MM); des moyens de codage et de mémorisation (CM) aptes à traduire en q bits, o q est lié à n par la relation n. 2q le code qui correspond à la sortie desdits moyens de décodage (DO); une matrice d'échange (MS) apte à émettre sur n sorties les bits, mémorisés dans lesdits moyens de mémoire (MM), repérés par les codes binaires qui correspondent à la sortie desdits moyens de codage et de mémorisation (CM) . 2.- Disposition de circuit suivant la revendication 1, caractérisée par le fait que lesdits moyens de codage et de mémoire (CM) comprennent un codeur (CD) dont les q sorties par- viennent sur l'entrée des données d'autant de circuits bistables (OF) de type D, lesquels reçoivent sur leur autre entrée un signal (k) disponible. à la sortie d'une unité de produit logique (P) à la première entrée de laquelle est connectée une unité de somme logique qui reçoit les sorties (d) desdits moyens de décodage (DC) et à la deuxième entrée de laquelle parvient-un signal (p) actif à des intervalles de temps qui peuvent être localisés en mesurant un temps de trame à partir de l'activation précédente. 3.- Disposition de circuit suivant la revendication 1, caractérisée par le fait que ladite matrice d'échange (MS) prévoit la présence de n multiplexeurs (MT) dont chacun présente n entrées des données et q entrées de contrôle auxquelles parvien- nent les codes disponibles à la sortie desdits moyens de codage et de mémorisation (CM), ainsi que par le fait qu'à la ième entrée des données de chaque multiplexeur (MT) sont connectées les cellules respectives des registres à décalage (R) o est transféré un groupe de n bits, destinés à être émis par la matrice d'échange au même instant, lorsque la subdivision des bits reçus s'est produite sui- vant la éème configuration.