Brevet FR2449375A1 — publié le 19800912

La présente invention concerne un système de cryptage et de décryptage d'un signal analogique dans lequel le crypteur comprend des moyens pour mémoriser une séquence de code de cryptage récurrente et des moyens ayant une entrée recevant le signal analogique initial pour crypter celui-ci en un signal crypte obtenu par échantillonnage en séquences élémentaires et par arrangement de celles-ci selon la séquence de cryptage, et dans lequel un décrypteur comprend des moyens pour mémoriser la séquence de code de décryptage récurrente associée à la séquence de cryptage et des moyens ayant une entre recevant le signal analogique crypté pour décrypter celui-ci en un signal décrypté analogique analogue au signal analogique initial par dechantillon- nage en séquences élémentaires et par arrangement de celles-ci selon la sé- quance de décryptage. Elle s'applique notamment au cryptage et au décryptage d'un signal à audiofréquence d'une émission radiophonique ou, plus généralement, au codage et décodage ou au brouillage et au débrouillage d'un signal analogique Actuellement, lorsqu'une chatte de radiodiffusion ou de télévision désire transmettre une émission relative à un sujet bien spécifique adressée à une catégorie d'auditeurs particuliers, la transmission de cette émission doit être réalisée généralement la nuit, c'est-à-dire en dehors des heures à grande écoute du public.Comme peu d'auditeurs acceptent de rester à l'écoute la nuit, même si ltémission présente un intérêt certain, il est nécessaire de préir. des récepteurs à enregistrement automatique des émissions, au moyen d'un magnétophone ou d'un magnétoscope, qui rendent les heures de réception des émissions pratiquement indépendantes des heures d'écoute des émissions par les auditeurs. Cependant lorqutune émission spécialisée ne peut être écoutée que par des auditeurs spécialisés, tels que des médecins pour une émission médicale, ils'avère dangereux que d'autres auditeurs puissent l'écouter. Pour ce faire, il est ncessaire de sEélectionner les auditeurs en cryptant le signal audiofréquence émis par l'émetteur de radiodiffusion ou de télévision selon une "clé" ou séquence de code de cryptage et en décryptant le signal à audiofréquence reçu par le récepteur de l'auditeur selon la "clé" ou séquence de code de décryptage correspondant à I'opération inverse de la séquence de cryptage. cryptage et décryptage doivent pouvoir être appliqués à des signaux analogiques tels que des signaux de parole et des signaux musicaux. Les systèmes de cryptage et de décryptage tels que définis dans entrée en matière, c'est-à-dire faisa nt appel à un échantillonnage du signal analogique en séquences de durée déterminée puis à un arrangement ou à un brouillage de ces séquences sont dà connus dans l'art antérieur. Généralement ces systèmes cryptent et décryptent le signal analogique après que celui-ci ait été transformé numériquement en un signal module en impulsions codées (M.I.C.). Un tel système est par exemple décrit dans la demande de brevet franchais PV. 76-21 623 déposée le 15 juillet 1976 et publie sous le n 2.358.784. Dans le crypteur, le signal analogique initial subit une transformation analogique-numérique, puis est crypté selon un codage arithmétique de cryptage, et enfin le signal crypte numérique subit une transformation numérique-analogique.Dans le décrypteur, le signal analogique crypté subit une transformation analogique-numérique, puis est décrypté selon un décodage arithmétique réalisant l'opération inverse du codage précédent, et enfin le signal décrypté numérique subit une transformation numrique-analo- gique. Tous les procédés de codage;arithmétiques peuvent s'appliquer, les plus simples consistant à un codage selon une séquence pseudo-aléatoire ou selon des séquences de permutation d'un ou plusieurs bits de chaque mot codé d'échantillon ou bien encore, selon des décalages temporels de bits ayant des poids prédéterminés dans les mots codés d'échantillon. Cependant, la structure notamment du décrypteur de tels systèmes est relativement complexe du fait que le signal à crypter n'est pas crypté directement sous forme analogique mais sous forme numérique, Or le décrypteur se trouvant chez l'auditeur doit être d'un prix de revient relativement faible, car il est utilisable non pas par des professionnels avertis mais par n'importe quel auditeur non spécialisé, ce qui exclut tout décrypteur nécessitant des réglages délicats et fastidieux. La présente invention a pour but de fournir un système de cryptage et de décryptage d'un signal analogique fondu sur des séquences de code effectuant directement un simple décalage temporel des séquences élémentaires analogiques du signal analogique initial ou crypté. A cette fin, un système de cryptage et de décryptage tel que défini dans entrée en matière est caractérisé, conformément à l'invention, en ce que les moyens de cryptage et les moyens de décryptage comportent des lignes à retard analogiques, chacune desquelles étant constituée par au moins un registre à décalage analogique et étant propre à mémoriser une séquence élémentaire, et des moyens de commutation analogiques, dont les entrées sont connectés respectivement aux sorties des lignes à retardé pour mélanger sélectivement selon la séquence de cryptage ou de décryptage les séquences élémentaires analogiques du signal initial ou crypté contenues dans les lignes à retard en ledit signal crypte ou décrypté analogique. La fonction de retard ou de décalage temporel du signal initial ou crypté est réalisée au moyen de lignes à retard comportant des registres à décalages analogiques tels que des circuits à transfert de charge, connus sous le sigle américain C.T.D. ("charge transfer device"). Selon une première variante avantageuse par sa simplicité, car les lignes à retard fonctionnent normalement sous la commande continue d'une horloge, les lignes à retard analogiques dans le crypteur et le décrypteur sont connectées en série, Entrée de la première d'entr'elles étant reliée à l'entrée de réception du signal analogique initial ou crypté.Selon une seconde variante, les lignes à retard analogiques dans le crypteur et le décrypteur sont connectées en parallèle et ont leurs entres reliées à entrée de réception du signal analogique initial ou crypté. Cette organisation en parallèle confère avantageusement un rapport signal/bruit relativement élevé à la sortie du décrypteur du fait que chaque séquence élé- mentaire ne traverse que deux lignes à retard après cryptage et décryptage. Les lignes à retard en parallèle jouent chacune le rôle de véritable mémoire de séquence élémentaire et cette configuration parallèle permet d'obtenir des retards élevés avec un nombre de ligne à retard relativement faiblie. Enfin selon une troisième variante issue de la combinaison des deux précéden- tes, les lignes à retard analogiques dans le crypteur et le décrypteur sont ré- parties en une pluralité de groupes parallèles de lignes à retard connectes en série, L'entrée de la première ligne à retard de chaque groupe Qtant reliée à l'entrée de réception du signal analogique initial ou crypté. Quelle que soit la variante d'organisation des lignes à retard, le principe d'écriture et de lecture d'une séquence élémentaire est le même. Le crypteur et le décrypteur comportent, en outre, des moyens d'adressage cyclique des lignes à retard selon la séquence de cryptage ou de cryptage récurrente qui commandent simultanément la lecture d'une séquence élémentaire analogue que et le transfert de celle-ci vers les moyens de commutation et l'6criture d'une autre séquence élémentaire analogique dans la même ligne à retard. Lorsque la ligne à retard est précédée en série par une autre ligne à retard, la séquence écrite est celle lue dans cette dernière ligne à retard, et lorsque la ligne à retard a son ente reliée à l'entrée de rÉception du signal analogique initial ou crypté, la séquence écrite est celle actuellement transmise à L'entre de réception. En général, le crypteur et le decrypteur comportent chacune une mémoire morte programmable qui a mémorisé une pluralité de séquences de code de cryptage ou de cryptage. Chaque séquence, associée à un type d'mission, est enregistrée sous la forme d'une suite d'adresses des lignes à retard et sélectionnée au moyen par exemple d'un clavier. Chaque séquence enregistrée parmi la pluralité de séquences possibles pour un nombre déterminé de lignes à retard d'un type d'organisation choisi, doit permettre en premier lieu d'obtenir un signal crypté incompréhensible dans une large mesure.Par ailleurs, le signal crypté est propre à être convoyé par la voie de transmission entre le crypteur et le décrypteur qui peut être du type par câbles, par voie hertzienne, par fibres optiques, par diffusion directe, telle que par l'intermédiaire d'un satellite, ou par tout autre type de diffusion, et le signal décrypté présente toujours des caractéristiques de qualité d'écoute correctes. D'autres avantages de la présente invention apparaftront plus clairement à la lecture de la description qui suit, de plusieurs exemples de réalisation, et des dessins annexés correspondants, dans lesquels la Fig. 1 est un bloc-diagramme d'un système de cryptage et de décryptage conforme à l'invention -- la Fig. 2 représente schématiquement les circuits à retard et de commutation analogiques et le circuit d'adressage des lignes à retard du crypteur ou du décrypteur lorsque celui-ci comporte des lignes à retard connectées en série selon la première variante ; la Fig. 3 est un diagramme temporel montrant l'échantillonnage en séquences élémentaires du signal analogique initial;; - les Figs. 4A, 48 et 4C sont des tableaux relatifs à un exemple de cryptage, selon la première variante; - la Fig 5 est un bloc-diagramme de l'unité de commande du crypteur ou du décrypteur ; - les Figs. 64 et 6B sont des blocs-diagrammes des circuits de synchronisation du crypteur et du d4crypteur pouvant être reliés à l'unit de commande de la Fig. 5;; - la Fig. 7 représente schématiquement les circuits à retard et de commutation analogiques et le circuit d'adressage des lignes à retard du crypteur ou du décrypteur lorsque celui-ci comporte des lignes à retard connectées en parallèle selon la seconde variante - les Figs. 8A et 8B sont des tableaux relatifs à un exemple de cryptage et de décryptage selon la seconde variante ; et - la Fig. 9 représente schématiquement les circuits à retard et de commutation analogiques et le circuit d'adressage des lignes à retard du crypteur ou du décrypteur lorsque celui-ci comporte des groupes parallèles de lignes à retard connectées en série selon la troisième variante. Le système de cryptage et de décryptage conforme à l'invention est représenté à la Fig. 1 sous la forme d'un diagramme de blocs commun à toutes les variantes de réalisation. Le crypteur 1 reçoit à son entrée le signal analogique initial à crypter. Ce signal est un signal de parole et/ou un signal musical, et est transmis par un magnétophone ou la bande audio d'un magnétoscope de la chaîne d'enregistrement d'un studio d'une station radiophonique ou de télévision par exemple. Un filtre passe-bas 10, ayant une bande de fréquence basse s'éten- dant jusqu'à 8 kHz, filtre le signal analogique initial pour le transmettre éventuellement à un circuit de préaccentuation et/ou de compression Il dont la sortie est reliée à l'entrée So d'un circuit à retard analogique 12 et éventuel- lement à l'entrée E0 d'un circuit de commutation analogique 13.Le circuit 11 contribue à améliorer les performances du crypteur en masquant les défauts éventuels dus aux commutations inhérentes au cryptage et à augmenter le rapport signal/bruit. Le circuit à retard 12 est constitue par un ensemble de lignes à retard analogiques connectées en série, en parallèle ou en parallèle et série, comme on le verra dans la suite. Les sorties S1 à SN du circuit à retard 12 sont communes respectivement aux sorties des N lignes à retard qu'il contient. Chaque sortie S, n variant de O à N, y compris éventuellement l'entrée S0, sont respectivement reliées aux entrées E@ à EN du circuit de commutation 13. Chaque sortie S0 à SN restitue après un certain retard égal à un nombre entier de retards élémentaires T de lignes à retard détermine en dépendance de la séquence de code de cryptage, une séquence élémentaire ou échantillon du signal initial ayant une durée T, chaque fois que la sortie d'une ligne à retard est sélectionnée ou, plus précisément, que l'adresse de cette ligne à retard est transmise sur le bus 140 par une unité de commande de cryptage 14. Cette adresse est transmise à un circuit d'adressage 15 qui commande, via le bus 150, la lecture de la séquence élémentaire présente dans la ligne à retard sélectionnée pour la transférer vers la sortie 130 du circuit de commutation 13. Cette lecture est effectuée sous la commande d'une fréquence d'horloge 16 transmise sur le fil 160 qui permet la progression de la séquence élémentai- re au moins dans la ligne à retard adressée et l'écriture simultanée d'une autre séquence élémentaire analogique dans la ligne à retard adressée. L'unité de commande 14 reçoit de lthorloge 16, via le fil 161, des impulsions à la période T afin d'émettre pendant chaque période T une adresse de ligne à retard sur le bus 140 vers le circuit d'adressage 15 et vers un circuit de synchronisation 17. Afin de pouvoir reconstituer convenablement le signal initial à partir du signal crypté dans le décrypteur 2, chaque fin de séquence de code récurrente correspond à l'émission d'une adresse prédéterminée dit rente des adresses des lignes à retard qui est détectée et mise sous la forme d'une impulsion de synchronisation par le circuit 17.Cette impulsion de synchronisation est transmise sur le fil 170 vers l'unité 14 et modulée convenablement, à une fréquence levée transmise à travers le fil de sortie 162 de l'horloge 16, en un signal de synchronisation sur la sortie 171 du circuit 17. Le signal crypté et le signal de synchronisation sont mélangés dans un mélangeur 18 après passage respectif à travers un filtre par - bas 181 analogue à 10 et un filtre passe-bande 182. Le signal composite issu de la sortie du mélangeur 18 est éventuellement transmis et mis en forme convenablement dans un modulateur 19 dépendant du mode de transmission de la liaison 3 entre le crypteur et le décrypteur. A la réception dans le décrypteur 2, le signal composite après passage éventuel dans un démodulateur convenable 29 est filtre. Un filtre passe-bas 281, analogue au filtre 10, et un filtre passe-bande 282, analogue au filtre 182, restituent le signal crypté et le signal de synchronisation. Le décrypteur réalise la fonction inverse de celle du crypteur et comporte à l'identique des blocs 12 à 16, un circuit à retard analogique 22 recevant par son entrée S@ le signal crypté transmis par le filtre 281, un circuit de commutation analogique 23 dont les entrées E1 à EN sont reliées aux sorties S1 à SN de N lignes à retard du circuit 22 dont les interconnexions sont identiques à celles du circuit 12, une unité de commande 24 ayant enregistré la séquence de code de décryptage et transmettant cycliquement les adresses des lignes à retard du circuit 22 sur le bus 240, un circuit d'adressage 25 commandant l'écriture et la lecture des séquences élémentaires de durée t du signal analo gique crypté dans les circuits 22 et 23, via le bus 250, et une horloge 26 transmettant la fréquence d'horloge 1/T sur le fil 261 vers l'unité 24 et la fréquence de progression des séquences élémentaires dans le circuit 22 via le fil 260 et le circuit d'adressage 25. L'impulsion de synchronisation est détectée dans un circuit de synchronisation 27 à partir du signal de synchronisation transmis par le filtre 282 et transmise sur le fil 270 vers l'unité 24. Le signal décrypté analogique, analogue au signal analogique initial reçu par l'entre S@ du circuit à retard 12 dans le crypteur, est transmis par la sortie 230 du circuit de commutation analogique 23 vers un filtre passebas 20, analogue au filtre 10, et puis éventuellement vers un circuit de désac- centuation et/ou d'extension 21 complémentaire du circuit 11 . La sortie du circuit 21 commune à celle du décrypteur restitue un signai analogique décrypté analogue au signal analogique initial transmis à l'entrés du crypteur. Avant de décrire en détail les trois variantes de structure des circuits à retard I 1 2, 22, on notera que, quelle que soit la variante choisie, les circuits 10, Il, 14, 16 à 19 dans le crypteur et les circuits 20, 21, 24, 26 à 29 demeurent inchangés, que les circuits d'adressage, 15 et 25, et les horloges, 16 et 26, sont respectivement identiques tandis que les unités de commande 14 et 24 sont analogues à l'exception de la structure et du contenu de la mémoire qu'elles contiennent. Par ailleurs, quelle que soit la variante de structure des circuits à retard, chaque ligne à retard analogique incluse dans ces circuits appartient à la classe des circuits intégrés à transfert de charges, connue sous le sigle CTD ("charge transfer device") tels que par exemple ceux du type à éléments à chapelet ou à chaises à sauts, connus sous le sigle BBD, de l'américain "bucket brigade device". A titre d'exemple, on se réfèrera dars la suite à des lignes à retard comportant chacune 8 registres à décalage analogiques. Chaque registre est constitué de 512 étages série du type BBD. Le fonctionnement d'un registre est tel que, à chaque période de 0,05ms du signal d'horloge à la fréquence de 20 kHz transmis par l'horloge 16, 26 sur I fil 160,260,l'échantillon prélevé à entrée est décale de deux etages vers la sortie. Par suite, le retard apporté par un registre à 512 etayes est égal à 512 x 0,05 / 2 ms et, chaque ligne à retard permet de retarder un signal analogique de T = 8 x 512 x 0,025 = 102,4 ms correspondant sensiblement à une fréquence de 10 Hz déterminant la fréquence d'échantillonnage en séquences élémentaires des signaux analogiques initial et crypte.Cette fréquence 1/T est transmise sur les fils 161, 261 par les horloges 16, 26 Selon une première variante monte à la Fig. 2, chacun des circuits à retard 12 et 22 comporte N lignes à retard analogiques L1 à LN connectées en série. Chaque ligne à retard Ln est interconnectée entre la sortie Sn-1 de la ligne à retard précédente Ln-1 et l'entrée Sn de la ligne à retard suivante L@@@ et produit un retard T. Dans un tel circuit à retard 12, 22, le signal analogique initial ou crypté reçu à l'entrée a subi un retard 0, t, 2T, 3T .... NT au niveau des sorties S@ à SN respectivement Le signal analogique entrant à l'entrée â est ainsi considéré comme fractionne en séquences élémentaires ou d'échantillonnage successives SE1, SE2, SE3,.... de durée T, comme montré à la Fig. 3. Une séquence élémentaire SEi est présente à l'entrée S@ du circuit à retard 12, 22 depuis l'instant (i-1) T jusqu'à l'instant iT. Lors de l'opération de cryptage effectuée par la sélection des sorties SO à SN du circuit à retard 12 dans le circuit de commutation 13 sous la commande du circuit d'adressage 15, la séquence SE i est sélectionnée à une sortie â après avoir subi un retard prédéterminé par la séquence de codage de cryptage choisie telle que ce retard est kgal à n(i)T. Par suite la séquence élémen- taire SEi est transmise à la sontie Sn entre l'instant (i-1) T @ @ (@) T et l'instant iT + n (i) T.Afin que le cryptage s'effectue correctement, c'est-à-dire quelle signal crypté à la sortie 130 du circuit de commutation 13 contienne toutes les séquence: élémentaires du signal initial à l'entrée S@ du circuit 12, il est nécessaire que deux séquences successives élémentaires, telles que SEi et SEi+1, ne puissent être retardées d'une différence de retard égal à T, car elles se trouveraient simultanément présentes à la sortie 130 du circuit de commutation 13. Par suite, la séquence SEi+1 ne peut pas être retardée de n(i) T - T. En procédant de proche en proche, cette dernière condition peut autre généralisée de sorte que deux séquences SE@ et SE i+j doivent subir des retards n(i) T et n (i+j) T tels que : n(i+j) Z n (i) - j. Le diagramme de la Fig. 4A illustre un exemple de choix pratique d'une séquence de cryptage. Les abscisses et les ordonnées des pointsSEi indiquent respectivement le retard n(i) subi par les séquences élémentaires SEi, ou le numéro n de la sortie S transmettant la séquence SEi, et le numéro de la n i séquence. Par exemple, si on choisi pour la première séquence élémentaire SE1 un retard égal à 4T, les séquences suivantes SE2 à SE5 ne devront pas subir de retard égal à 3T, 2T, T, 0 respectivement, comme indiqué par la demi-droite dite d'interdiction D1 perpendiculaire à la première bissectrice du repère des coordonnées et issue du point SE1.L'utilisation d'un tel diagramme permet de trouver les diverses séquences de cryptage compatible avec un décryptage correct pour un nombre prédéterminé N de lignes à retard. Selon l'exemple montré aux Figs. 2 et 4, N est égal à 5 et les sept premières séquences élémentaires SE1 à SE7 subissent respectivement un retard égal à 4T, 1T, 5T, 3T, 4T, OT, 4T. Le tableau de la Fig. 4B indique les numéros des séquences élémentaires qui peuvent être lues pendant les intervalles temporels [o, T] à [14T, 15T] aux sorties S0 à S5 du circuit à retard 12 du crypteur. Les numéros de séquence entourés dans le tableau de la Fig. 4B ou inscrits dans la colonne de gauche du tableau de la Fig. 4C indiquent les séquences élémentaires sélectionnées pendant ces intervalles respectifs, c'està-dire suivant le code de cryptage obtenu par le diagramme de la Fig. 4A. La suite des séquences élémentaires lues peut être également déduite par la suite des numéros de séquences lues aux intersections des demi-droites Di avec la droite d'abscisse n(i)=0 sur le diagramme de la Fig. 4A. Cette suite de séquences élémentaires est : *, *, SE2, *, SE1, SE6, SE4, SE3, SE5, SE9, SE7,.... et correspond à la suite des sorties S0 à S5 sélectionnées indique dans la colonne de droite du tableau de la Fig. 4C: S5, S4, S1, S4, S4, S0, S3, S5, S4, S1, S4,.... En pratique, il est nécessaire que le code de cryptage présente une séquence récurrente relativement courte afin de ne pas enregistrer un code très aléatoire mais cependant occupant de nombreuses cellules mémoires dans l'unité de commande. Par exemple, selon l'exemple montré aux Figs. 4, la séquence de code de cryptage a un cycle d'une durée égale à 7T et corresponc à l'adressage cyclique des sorties S0 à S5 du circuit 12 tel que : S5, S 51 S4, S4, S0, S3. Cet adressage cyclique est effectué sous la commande de l'unité 14 par le circuit d'adressage 15. Comme montré à la Fig. 2, le circuit 15 selon cette première variante, qui reçoit cycliquement les adresses des lignes à retard sur le bus 140, comme on le verra dans la suite, comporte un décodeur d'adresses de ligne 151 qui commande pendant une durée T l'ouverture d'un circuit analogique "ET" t310 à 1315 du circuit de commutation 13, à travers le fil 1500 à 1505, chaque fois qu'il revoit l'adresse respective de la sortie S0 ou de la ligne à retard L1 à L5. L'autre entrée E0 à E5 des circuits "ET" 1310 à 1315, est reliée respectivement à la sortie S0 à S5 du circuit à retard 12.Les sorties de tous les circuits "ET" 1310 à 1315 sont reliées respectivement aux entrées d'un circuit analogique "OU" 132 dont la sortie est commune à la sortie 130 du circuit de commutation 13. Comme déjà dit, le circuit à retard 22, le circuit de commutation 23 et le circuit d'adressage 25 du décrypteur, selon cette variante, sont identiques aux circuits 12, 13 et 15 du crypteur. En se référant maintenant à la Fig. 5, on a représenté une structure préférée de l'unité de commande 14 du crypteur qui peut être identique à celle, 24, du décrypteur. On la décrira en référence à la première variante ci-dessus, car les unités de commande associées aux deux autres variantes, à savoir les configurations parallèle et mixte, ont une structure semblable à l'exception des paramètres numériques relatifs à chaque circuit composant l'unité de commande. L'unité de commande telle que représentée à la Fig. 5 comporte une mémoire de séquences récurrentes 141, du type mémoire morte programmable ou reprogrammable . Dans des cellules mémoires 1410 de la mémoire 141 sont mémorisées toutes les séquences de code de cryptage, sous la forme d'une suite d'adresses des sorties S0 à SN pour un nombre N de lignes à retard contenues dans le circuit 12, ou au moins certaines de ces séquences de code produisant un cryptage convenable de sorte que le signal crypté correspondant soit inintelligible.Si on suppose que chaque séquence récurrente mémorisée est composée d'au plus M adresses, M pouvant être inférieure ou supérieure aux nombres N de lignes à retard, chaque suite de mots mémorisée dans une cellule 1410 contient M mots d'adresses dont les m premiers ( m 4 M) sont les mots d'adresses d'une séquence récurrente et dont le (m+1) ième mot suivant est un mot indiquant la fin de la séquence. Ce mot de fin de séquence peut être parsexemple le nombre N+1 codé binaire et chaque mot d'adresse d'une ligne à retard L est le nombre n codé binaire. Dans l'exemple considéré, N étant n égal à 5, chaque mot d'adresse comporte 3 bits.La sélection d'une séquence de code s'effectue au moyen d'un clavier alphanumérique 142 et au moyen d'un registre d'adresses de séquence 145 qui fait correspondre à chaque nombre identifiant une séquence de code et transmis par le clavier 142 l'adresse de la cellule mémoire 1410 ayant mémorisé la séquence de code sélectionnée. Lorsqu'une séquence de code est sélectionnée, celle-ci est transférée, via le bus 1411 à 3 fils, sous la forme d'une suite de mots d'adresse à 3 bits parallèles vers un registre de séquence 144. Ce registre de séquence comporte par exemple trois registres à décalage parallèles, chacun bouclé sur lui-même et comprenant M étages. Ainsi, lorsque la séquence récurrente d'adresses de la colonne de droite de la Fig. 4C est sélectionnée sur ordre du clavier 142, la suite des bits de plus faiblie poids, 1, 0, 1, 0, 0, 0, 0, 0, 0, des adresses codées binaires 101, 100, 001, 100, 100, 000, 110, 110, 110,... est enregistrée dans le premier registre à décalage parmi trois. L'avance synchrone d'un pas des trois registres à décalage et la transmission d'une adresse pendant la durée T par le registre de séquence t44 sur le bus à trois fils 140 sont commandées par un compteur 145 de compte maximal M et recevant la fréquence 1/T de l'horloge 16 sur le fil 161. Comme dejà dit, dans le crypteur, le bus 140 est relié au circuit de synchronisation 17 qui comprend un détecteur 172 transmettant sur le fil 170 une impulsion de synchronisation chaque fois qu'il détecte sur le bus 140 le mot de fin de séquence 110 correspondant à N+1 = 6, comme montré sur la Fig.6A. Cette impulsion de synchronisation remet à zéro (RAZ) le compteur 145 qui réinitialise les registres à décalage 144 afin que ceux-ci transmettent le premier mot d'adresse 101 immédiatement après le dernier mot d'adresse 011 et l'émission très brève du mot de fin de séquence 110. L'impulsion de synchrc nisation sur le fil 170 est également modulée, par exemple en phase, dans un modulateur 173 par une séquence sous-porteuse de 15 kHz transmise par le fil de sortie 162 de l'horloge 16. Cette impulsion de synchronisation modulée est melangEe signal crypté dans le crypteur et est détectée par le circuit de synchronisation 27 du décrypteur.Comme on le voit sur les Figs. 5 et 6B, le circuit de synchronisation 27 transmet l'impulsion de synchronisation, via le fil 270, au nompteur de l'unité de commande 24 du décrypteur qui a une struc ture identique à celle de l'unité 14, seul le oontenu de la mémoire morte étant différent. Lorsque l'auditeur désire enregistré l'émission correspondant à la séquence de cryptage, il frappe le même numéro d'identification sur le clavier du décrypteur, ce qui commande le transfert de la séquence de décryptage récurrente .F rrespondante de la mémoire morte 141 vers le registre de séquence 144 dans l'unité de commande de décryptage 24. Du fait que ce cycle d'émission de la séquence de décryptage est commandé en synchronisme avec le cryptage, le circuit d'adressage 25 du décrypteur controle convenablement le découpage du signal crypté pour restituer le signal crypté d'une manière analogue au contrôle du circuit d'adressage 15.La séquence de décryptage récurrente selon la première variante est telle que chaque séquence Utémen- taire SE. du signal analogique initial doit traverser, après cryptage et décryptage, un nombre identique de lignes à retard. Par conséquent, ce nombre est égal au nombre N de lignes à retard que contient chaque circuit à retard 12, 22. Ainsi, pour la séquence de cryptage de la Fig. 4C, les séquences SE3, SE5, SE9, SE7, SE8, SE13, SE11 ayant subi après cryptage des retards respectifs égaux à ST, 4T, T,4T, 4T, OT, 3T doivent être retardées dans le circuit à retard 22 du décrypteur des durées suivantes : OT, T, 4T, T, T, 5T, 2T.On en déduit ia séquence d'adresses récurrentes des lignes à retard du décryptage, pour commuter sélectivement les sorties S0 à S5 du circuit 22: S0, S1, S4, S1, S1, S5, S2 En se référent maintenant à la Fig. 7, on a représenté l'organisation en parallèle des lignes à retards du circuit à retard 12, 22 du crypteur ou du décrypteur selon la seconde variante. Il comporte P lignes à retard l1 à lp, au nombre de quatre par exemple comme illustré, l'entrée de chaque ligne à retard étant reliée à l'entrée â du circuit à retard 12, 22 et la sortie de chaque ligne à retard S1 à Sp étant reliée respectivement aux entrées E1 à EP du circuit de commutation analogique 13, 23. L'entrée S0 peut être également reliée directement à une entrée E0 du circuit 13, 23.Contrairement à la première vairante dite série, chacune des lignes à retard l1 à lP a son écriture commandée indépendamment au moyen d'une porte ET 1521 à 132P du circuit d'adressage 15, 25. L'une des entrées d'une porte 1521 à 152P reçoit sur le fil 160 la fréquence de progression des étages des registres à décalage analogiques tandis que l'autre entrée reçoit un signal d'ouverture de durée T d'un décordur d'adresses de ligne 153 chaque fois que celui-ci a détecté sur le bus 140 (ou 240) l'adresse codée binaire de la ligne à retard l1 à lP associée à la porte. Ainsi chaque ligne à retard l1 à lP joue le rôle d'une véritable mémoire d'une séquence élémentaire du signal initial ou crypté. Selon cette seconde variante, le circuit de commutation 13, 23 comprend un circuit analogique "OU" 133 dont les N entrées sont reliées aux sorties des lignes à retard et dont une entrée est reliée à un circuit analogique "ET" 134. L'une des entrées du circuit 134 est reliée à l'entrée S0 tandis que l'autre reçoit un signal d'ouverture de durée T transmis par le décodeur 153 chaque fois que celui-ci a détecté l'adresse000. Les tableaux des Figs. 8A et 8B représentent un exemple de cryptage et de décryptage selon cette seconde variante pour une séquence de code récurrente à huit séquences élémentaires et pour des circuits à retard 12, 22 à P = 4 lignes à retard analogiques l1 à l4. De manière générale, pour décrypter convenablement le signal crypté relativement à une séquence récur- rente prédéterminée, le nombre de séquences élémentaires transmises directement par la sortie S0 doit être égal au nombre de séquences élémentaires retardées de la durée de la séquence de code récurrente, et au plus deux séquences élémentaires sélectionnées par une séquence de code récurrente commune peuvent être retardées par une même ligne à retard.Selon l'exem- ple montré à la Fig. 8A relatif au circuit à retard 12 du crypteur, les séquences SE1 et SE6 sont écrites dans la ligne l et retardées de 5T et 3T, les séquence SE2etSE5 sont transmises sans retard, les séquences SE3, SE8 sont retardée: de ST dans les lignes l2, t4 et les séquences SE4, SE7 sont écrites dans la ligne l3 et retardées de 3T et 5T. Au cours de la première séquence récurrente de cryptage, les séquences élémentaires SE1 et SE4 sont lues simultanement à l'écriture des séquences SE6etSE7, respectivement.Du point de vue de la commutation des sorties du circuit à retard 12 du crypteur, la séquence récurrente de cryptage est : S1, S0, S2, S3, S0, S1, S3, S4 Ainsi au cours du second cycle de séquence de cryptage, les séquences élémentaires SE3 > SE5, SE7, SE8 sont lues simultanément à l'écriture des séquences SE11, SE9, SE12, SE16, respectivement. Le code de décryptage est déduit du code de cryptage précédent, en remarquant que des séquences élémentaires, telles que SE2, SE5, qui n'ont pas été retardées dans le crypteur, doivent être retardées de 8T dans le décryp teur et que des séquences, telles que SE3, SE8, qui ont été retardées de 8T dans le crypteur, doivent être transmises directement par la sortie S0 du circuit à retard 22 du décrypteur. En généralisant, chaque séquence élémen- taire subit un retard égal à la durée 8T de la séquence récurrente après cryptage et décryptage. La Fig. SB donne un exemple de décryptage correspondant au code de cryptage de la Fig. 8A. La sélection récurrente des Scrties S0 à S du décrypteur est : S1, S2, S0, S3, S4, S1, S3, S0. Selon une troisième variante, l'organisation les lignes à retard analogiques dans les circuits à retard 12, 22 du crypteur et du décrypteur est dite mixte et issue de la combinaison des deux variantes précédentes. Selon l'exemple illustré à la Fig. 9 correspondant à la combinaison des structures de la Fig. 2 à N=5 lignes à retard en série et de la Fig. 7 à P=4 lignes à retard en parallèle, chaque circuit à retard 12, 22 comporte N x P = 20 lignes à retard analogiques L11 à L45. Le premier indice p d'une ligne à retard Lpn désigne un groupe de cinq lignes à retard Lp1 à Lp5 connectées en série dont l'entrée de la première L 1 est reliée à l'entrée S du circuit à retard pi O 12, 22 et dont les sorties Sp1 à Sp5 sont reliées respectivement aux entrées Ep1 à Ep5 d'un circuit de commutation analogique 13p.Le second indice n d'une ligne à retard L désigne quatre lignes à retard Ltn å L4n en parallèle, pn disposées suivant une colonne de la Fig. 9 et appartenant chacune à un groupe série respectif p. Le circuit de commutation analogique 13, 23 du crypteur ou du décrypteur comporte, selon cette troisième variante, quatre circuits de commutation analogiques 131 à 134, chacun étant identique au circuit de commutation montré à la Fig. 2 selon la première variante à l'exception qu'il ne comporte plus de circuit analogique "ET" 1310, et un circuit de commutation analogique 13' identique au circuit de commutation montré à la Fig. 7 selon la seconde variante. Quatre entrées du circuit 13' sont reliées respectivement aux sorties des circuits analogiques "OU" 132 des circuits 131 à 134 et une entrée E0 du circuit 13', correspondant à l'entréed'information du circuit "ET" 134 de la Fig. 7, est reliée directement à l'entrée S du circuit à retard. Le circuit d'adressage t5, 25 selon cette troisième variante est également issu de la combinaison des circuits d'adressage tels que montrés aux Figs. 2 et 7. Il comporte un décodeur d'adresses de ligne 154 recevant la séquence d'adresses récurrente de cryptage et de décryptage par le bus 140 ou 240, un jeu de P=4portes OU t551 à 1554 et un jeu de P = 4 portes ET 1561 à 1564. Chacune des N = 5 entrées d'une porte OU 1551 à 1554 associée à un groupe série reçoit du décodeur t54 pendant une durée T un signal d'ouverture de la porte ET associée 1561 à 1564 et du circuit analogique "ET" 1311 à 1315 associé dans le circuit de commutation associé 131 à 134 chaque fois que- le décodeur 154 a détecté l'adresse correspondante de la ligne à retard associée, en vue d'écrire et de lire deux séquences élémentaires.Pour ce faire, l'une des entrées d'une porte 156p est reliée à la sortie de la porte OU 155p associée tandis que son autre entrée reçoit le signal d'horloge par le fil 140, 240 afin que la sortie de la porte 158p commande la progression synchrone de séquences élémentaires dans les lignes à retard Lp1 à Lp5 d'un même groupe. Cette progression correspondant à l'écriture de- la séquence élémentaire du signal initial ou crypté présente à l'entrée S0 est simultanée à la lecture d'une séquence élémentaire mémorisée dans l'une des lignes à retard Lp1 à Lp5 de ce même groupe p. A cette fin, les N entrées d'une porte OU 155p sont différentes de reliées respectivement aux N autres entrées/Ep1 à Ep5,du circuit de commutation analogique associé 13p à travers un bus de N fils 150p.Comme selon les variantes précédentes, un fil de sortie du circuit d'adressage 154 commande l'ouverture du circuit analogique "ET" 134 du circuit 13' qui permet la transmission directe de séquences élémentaires sans retard. En ce qui concerne une séquence de code de cryptage récurrente issue de la combinaison par exemple de deux séquences de cryptage conformes aux configurations série et parallèle, telles que celles indiquées dans les Figs. 4 et 8, on notera que la sélection d'une sortie selon la configuration parallèle correspond à ltécriture dtune séquence élémentaire dans la première ligne à retard du groupe série associé et à un transfert pendant une durée T de chaque séquence élémentaire d'une ligne à retard dans la ligne à retard suivante du groupe série associé , et que la sélection d'une sortie selon la configuration série correspond aux lectures successives, selon la séquence récurrente de la configuration parallèle, des lignes à retard sur une même colonne de la Fig. 9.Par suite, la sélection de la sortie O dans le tableau de la Fig. SA doit être supprimée puisqu'une transmission directe d'une séquence élémentaire ne peut pas autre simultanée à la lecture d'une autre séquence élémentaire mémorisée dans une ligne à retard. Ainsi, selon la combinaison de la séquence de cryptage récurrente rela- tive aux sorties du circuit à retard 12 selon la Fig. 4C et de celle issue de la séquence de cryptage relative aux sorties du circuit a retard 12 selon la Fig . à savoir: 1, 2, 3, 1, 3, 4, chaque séquence élémentaire du signal analogique initial subit, après cryptage et décryptage, un retard égal au produit du nombre N de lignes à retard en série et du nombre d'adresses de ligne à retard composant la séquence récurrente correspondant à la configuration parallèle, c'est- à-dire égal au produit 5 x 6 = 30 T. Par exemple dans le crypteur, les séséquences élémentaires SE1 à SE6 sont écrites successivement dans les lignes à retard L11, L21, L31, L11, L31, L41 tandis que les sorties des lignes à retard L15, L25, L35, L14, L34, L45 sont successivement sélectionnées. Puis les séquences élémentaires SE7 à SE12 sont écrites successivement dans les lignes à retard L11, L21, L31, L11, L31, L41 tandis que les sorties des lignes à retard L11, L24, L31, L14, L34, L44 sont successivement sélectionnées, etc .... La séquence de code de décryptage, selon cette troisième variante, se déduit par correspondance avec les critères définissant les séquences de code de décryptage selon les deux premières variantes précédentes. On notera que, en pratique, et quelle que soit l'une des variantes de configuration des circuits à retard, les séquences de code récurrentes sont choisies d'une part, pour obtenir un signa crypté complètement indéchiffrable et, d'autre part, pour reconstituer le signal analogique initial à partir du signal crypté avec un rapport signal/bruit élevé afin que la qualité d'écoute du signal décrypté soit voisine de celle du signal initial. Par ailiers, le choix de la variants des circuits à retard 12, 22 dépend d'un compromis entre le coût de fabrication notamment du décrypteur, qui contrairement au crypteur, est réalisé en un grand nombre d'exemplaires, et le nombre de lignes à retard des circuits à retard 12, 22. Ce compromis doit tenir compte également de la qualité du signal crypté et du nombre de séquences de code ou clés de code possible pour un nombre déterminé de lignes à retard. La troisième variante présente, dans une large mesure, ces conditions. En efSt, elle allie la simplicité d'organisation et des retards relativement grands des lignes à retard en série, qui fonctionnent normalement, et un bon rapport signal/bruit des lignes à retard en parallèle, du fait que chaque séquence élémentaire traverse un nombre constant faible de lignes à retard. Bien que l'invention ait été décrite selon un exemple préféré de réalisation illustré de manière générale à la Fig. 1, d'autres réalisations, notamment en ce qui concerne la structure des unités de commande, l'organisation des lignes à retard et la transmission du signal de synchronisation, peuvent être facilement imaginables par l'homme de l'art sans sortir du cadre de l'invention défini par les revendications annexées. Au moins l'une des unités de commande 14, 24, de préférence celle 24 du décrypteur, ne peut comporter qu'une simple mémoire morte ayant mémorisé une unique séquence de code de décryptage, équivalente à une cellule de mémoire 1410 montrée à la Fig. 5. Cette mémoire à séquence de code de cryptage unique peut être enfichable dans le bati du décrypteur et le transfert de son contenu vers le registre de séquence 144 de l'unité de commande 24 du décrypteur est commande par un simple bouton-poussoir d'initialisation remplaçant le clavier. Ceci permet avantageusement de contrler efficacement les écoutes d'une émission prédéterminée, puisque l'auditeur désirant écouter ou enregistrer cette émission devra se procurer une telle mémoire.Complémentairement, cette sélection des auditeurs peut être réalisée par des décrypteurs ayant un nombre prédéterminé de lignes à retard inférieur à celui du circuit à retard du crypteur ce qui permet pour une émission prédéterminée d'être reçue par des décrypteurs ayant au moins un nombre de lignes à retard égal à celui du crypteur et une organisation de lignes à retard identiques à celle du crypteur. La transmission du signal composite issu du mélange du signal crypté et du signal de synchronisation dans le crypteur peut être réalisée, comme déjà dit, par câble, par voie hertzienne ou par fibre optique ou analogue. Le signal analogique initial peut appartenir au domaine de la radiodiffusion, de la télévision, du téléphone, etc .... Lorsque le signal crypté est véhiculé dans un canal de fréquence de la liaison de transmission 3, le signal de synchronisation peut être mélangé au signal crypté dans ce canal, ou moduler une onde sous-porteuse à fréquence audible, qui est mélangée au signal crypté, la sous-porteuse étant modulée par exemple en phase par le signal de synchronisation. Dans le cas d'un signal analogique initial à crypter transmis par un système de transmission d'images de télévision, le signal composite peut être transmis dans un canal classique de télévision, ou être multiplex6. temporellement avec le signal vidéo par exemple en l'insérant convenablement dans les signaux de synchronisation et de suppression de ligne et/ou dans les signaux de synchronisation et de suppression de trame. REVENDICATIONS 1. , Système de cryptage et de décryptage d'un signal analogique dans lequel le crypteur comprend des moyens pour mémoriser une séquence de code de cryptage récurrente et des moyens ayant une entrée recevant le signal analogique initial pour crypter celui-ci en un signal crypté obtenu par échantillonnage en séquences élémentaires et par arrangement de celles-ci selon la séquence de décryptage, et dans lequel un décrypteur comprend des moyens pour mémoriser la séquence de code de décryptage récurrente associée à la séquence de cryptage et des moyens ayant une entrée recevant le signal analogique crypté pour décrypter celui-ci en un signal décrypté analogique analogue au signal analogique initial par échantillonnage en séquences élémentaires et par arrangement de celles-ci selon la séquence de décryptage, caractérisé en ce que les moyens de cryptage et les moyens de décryptage comportent des lignes à retard analogiques, chacune desquelles étant constituée par au moins un registre à décalage analogique et étant propre à mémoriser une séquence eldmentaire, et des moyens de commutation analogiques, dont les entrées sont connectées respectivement aux sorties des lignes à retard, pour mélanger sélectivement selon la séquence de cryptage ou de décryptage les séquences élémentaires analogiques du signal initial ou crypté contenues dans les lignes à retard en ledit signal crypté ou décrypté analogique. 2. Système conforme à la revendication 1 > caractérisé en ce que les registres à décalage sont des circuits à transfert de charge. 3. Système conforme à la revendication 1 ou 2, caractérisé en ce que les lignes à retard analogiques dans le crypteur et le décrypteur sont connectées en série, l'entrée de la première d'entrtelles étant reliée à entrée de réception du signal analogique initial ou crypté. 4. Système conforme à la revendication 1 ou 2, caractérisé en ce que les lignes à retard analogiques dans le crypteur et le décrypteur sont connectées en parallèle et ont leurs entrées reliées à l'entrée de réception du signal analogique initial ou crypté. 5. Système conforme à la revendication t ou 2, caractérisé en ce que les lignes à retard analogiques dans le crypteur et le décrypteur sont réparties en une pluralité de groupes parallèles de lignes à retard connectées en série, l'entrée de la première ligne à retard de chaque groupe étant reliée à l'entrée de réception du signal analogique initial ou crypté. 6. Système conforme à la revendication 3, caractérisé en ce que le crypteur et le décrypteur comprennent chacun des moyens pour transférer en synchronisme les séquences élémentaires successives du signal initial ou crypté dans les lignes à retard et des moyens d'adressage des lignes à retard pour relier sélectivement à travers lesdits moyens de commutation la sortie de chaque ligne à retard à la sortie des moyens de commutation pendant la durée d'une séquence élémentaire en dépendance de la séquence de cryptage ou de décryptage récurrente mémorisée sous la forme d'une suite récurrente d'adresses des lignes à retard. 7. Système conforme à la revendication 4, caractérisé en ce que le chacun crypteur et le décrypteur comprennenÇdes moyens d'adressage des lignes à retard pour lire sélectivement une séquence élémentaire du signal initial ou crypté mémorisée dans une ligne à retard adressée en dépendance de la séquence de cryptage ou de décryptage récurrente mémorisée sous la forme d'une suite récurrente d'adresses des lignes à retard et pour écrire simultanément dans la ligne à retard adressée, une autre séquence élémentaire reçue à entrée du crypteur ou du décrypteur afin de transmette à travers les moyens de commutation, qui sont analogues à un circuit OU analogique, ladite séquence mémorisée. 8. Système conforme à la revendication 5, caractérisé en ce que le crypteur et le décrypteur comprene-nt chacun, associé à chaque groupe de lignes à retard connectées en série, des moyens pour transférer en synchronisme les séquences élémentaires du signal initial ou crypté,mémorisées dans les lignes à retard de ce groupe, des moyens d'adressage des lignes à retord dudit groupe pour relier sélectivement, à travers lesdits moyens de commutation, la sortie de chaque ligne dudit groupe à la sortie des moyens de commuta- tion pendant la durée d'une séquence élémentaire en dépendance de la séquence de cryptage ou de décryptage récurrente mémorisée ssus la forme d'une suite récurrente d'adresses des lignes à retard, et des moyens d'adressage des groupes parallèles de lignes à retard pour commander lesdits moyens de transfert d'un groupe chaque fois qu'une ligne à retard dudit groupe est adressée. 9. Système conforme à la revendication e ou 8, caractérisé en ce que le nombre de lignes à retard que traverse chaque séquence élémentaire dans ledit système est au plus égal au nombre de lignes à retard contenu ns un groupe de lignes à retard en série du crypteur. 10. Système conforme à la la revendication 7 ou 8, caractérisé en ce que chaque séquence élémentaire a subi, après cryptage et décryptage, un retard égal à la durée commune aux séquences de cryptage et décryptage Il , Système conforme à l'une des revendications 6 à 10, caractérisé en ce que l'entrée recevant le signal analogique initial ou crypté est reliée à une entrée des moyens de commutation du crypteur ou décrypteur et en ce que les séquences de cryptage et/ou de décryptage récurrentes comprennent au moins une fois l'adresse du couple d'entrées précédentes correspondant à la transmission directe sans retard du signal analogique. 12. Système conforme à l'une des revendications 6 à 11, caractérisé en ce que le crypteur et le décrypteur comprennent chacun une mémoire d'au moins me séquence de cryptage ou de décryptage dont les premiers mots de chacune sont c moins le adresses de lignes à retard et dont premier mot suivant est égal à une adresse prédéterminée de fin de séquence récurrente, différente des adresses des lignes à retard , un registre de séquence récurrente bouclé sur lui-m8me qui transfert cycliquement aux moyens d'adressage les adresses des lignes à retard, des moyens de détection pour produire une impulsion de synchronisation de fin de séquence récurrente en rponse à la détection de ladite adresse prédéterminée à la sortie dudit registre et un compteur recevant un signal à la fréquence des séquences élémentaires qui commande la progression du registre de séquence et qui est remis à zéro par lesdits moyens de détection chaque fois que celui-ci transmet une impulsion de synchronisation afin de réinitialiser ledit registre de séquence. 13 Système conforme à la revendication 12, caractérisé en ce que le crypteur comprend des moyens pour moduler ladite impulsion de synchronisa tion, des moyens pour filtrer le signal crypté, des moyens pour filtrer le signal de synchronisation modulé, des moyens pour mélanger les signaux crypté et de synchronisation filtrés en un signal composite transmis vers le décrypteur, et en ce que le décrypteur comprend des moyens pour filtrer le signal composite afin de transmette ledit signal analogique crypté l'entrée commune de chaque groupe de lignes à retard en série et ledit signal de synchro nisation modulé aux moyens de détection de synchronisation du décrypteur. 14. Système conforme à l'une des revendications 1 à 13, caractérisé en ce que les moyens de mémorisation du crypteur ou du décrypteur sont une mémoire morte programmable ayant enregistré une pluralité de séquences récurrentes de cryptage ou de décryptage qui sont sélectionnées par des moyens d'adressage comportant un clavier. 15. Système conforme à l'une des revendications 1 à 13, caractérisé en ce que les moyens de mémorisation au moins du décrypteur sont une mémoire morte ayant enregistré une unique séquence de décryptage et qui est enfichable dans le bâti du décrypteur. 16. Système conforme à l'une des revendications t à t5, caractérisé en ce que le nombre de lignes à retard de certains décrypteurs est inférieur à celui du crypteur 17. Système conforme à l'une des revendications t à 16, caractérisé en ce que le crypteur et le décrypteur comprennent respectivement à l'entrée de réception du signal analogique un circuit de préaccentuation et/ou de compression et un circuit de désaccentuation et/ou d'extension qui sont complémentaires.