Brevet FR2449973A1 — publié le 19800919

La présente invention se rapporte à une structure de semi-conducteur à oxyde métallique complémentaire (CMOS), que lton peut utiliser pour former des dispositifs CMOS dans la technologie silicium-sur-saphir (SOS). Les circuits intégrés CMOS nécessitent une faible puissance et ont une forte immunité contre le bruit. Pour des circuits compliqués,ilestt#s' souhaitable de fabriquer les circuits intégrés sur la surface la plus petite possible de pastille. Le présent inventeur a trouvé qu'en utilisant des interconnexions ea enKnitM polycristallin dopé, il était possible de fabriquer des circuits intégrés CMOS, ayant une bien plus forte densité que celle des circuits intégrés CMOS précédemment connus. Bien que des diodes se forment automatiquement, là où se rencontrent des interconnexions polycristallines dopées N+ out+, ou autres matériaux dopés de façon apposée, ces diodes n'affectent pas de façon importante le fonctionnement du circuit. L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci apparateront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant - un -mode de réalisation de l'invention et dans lesquels - la figure 1 A est un schéma de circuit du mode de réalisation préféré d'une cellule de mémoire où est incorporée la présente invention - la figure 1 B est une disposition révisée du circuit de la figure 1 A, où les éléments du circuit sont placés dans une position correspondant à celle où ils sont placés dans la réalisation du mode de réalisation préféré de 11 invention que lton peut voir sur la figure 2 - la figure 2 est une vue en plan et modifiée d'une réalisation CMOS/SOS du circuit de la figure 1 B, où les éléments du circuit de la figure 1 B correspondent généralement à la disposition représentée sur le schéma de la figure 1 B; - la figure 3 est une coupe transversale de la cellule de mémoire faite suivant la ligne 3-3 de la figure 2 ; et - la figure 4 est une coupe transversale de la cellule de mémoire faite suivant la ligne 4-4 de la figure 2. En se référant aux figures 1 A et I B, elles mon s nt un schéma d'une cellule de mémoire 10 où est incorporée la présente invention. Dans ce mode de réalisation préféré, la cellule de mémoire 10 comprend deux transistors à oxyde de champ à porte isolée à canal du type P 12, 14, trois transistors à oxyde de champ à canal du type N 16, 18 et 20, et deux diodes 22, 24. Les diodes 22, 24 sont construites et utilisées d'une nouvelle façon , qui sera expliquée ci-après, offrant des avantages dans la construction de la cellule 10, sans affecter de façon importante sa performance. Essentiellement, la cellule 10 comprend deux inverseurs CMOS en couplage croisé, le premier comprenant le transistor 12 à canal du type P, le transistor 16 à canal du type N et la diode 22, le second inverseur comprenant le transistor 14 à canal du type P, le transistor 18 à canal du type N et la diode 24. Le transistor à oxyde de champ 20 est relié entre une borne d'entrée sortie 28 et la cathode de la diode 22. Le transistor #est utilisé comme porte de transmission pour les signaux introduits dans le cellule de mémoire 10 et pour lire la tension à la sortie de la cellule 10, qui correspond à la tension à la sortie du premier inverseur. La porte de transmission 20 du mode de réalisation préféré de la cellule 10 est un dispositif à canal du type N.Cependant, il peut être remplacé par un transistor à oxyde de champ à canal du type P, auquel cas il sera connecté à l'anode de la diode 22 plutôt qu'à sa cathode. Les diodes 22 et 24, tandis qu'elles ne sont normalement pas présentes dans un circuit inverseur CMOS standard, n'affectent pas de façon importante le fonction nement de la cellule 10. La présence de diodes22, 24 résulte de la façon dont le cellule 10 est mise en oeuvre, comme on 11 expliquera ci-après. Cependant, il suffit de dire pour l'instant que la diode 24 est formée par la Jonction d'une interconnexion ensilicium polycristallin du type P+ avec une interconnexion silicium polycristallin du type N+. La diode 24en silicium polycristallin a tendance à fuir légèrement.En conséquence, la chute de tension supposée après une courte période de temps dans la diode 24 est minimale, et l'attaque de courant de sortie est essentiellement la même que si les diodes 22, 24 n'étaient pas présentes, ctest-à-dire si elles étaient en court-circuit. Etant donné la façon dont la cellule 10 est mise en oeuvre ou réalisée ,comme on le décrira ci-après, il n'y a pas de chute de tension dans une diode interférant avec le passage complet à l'ouverture de chacun des transistors à oxyde 4champ 12,14 à canal du type P ou du transistor à oxyde de champ 18 à canal du type N, qui sont tous des dispositifsdu type à enrichissement. En se référant aux figures 2 à 4, on peut y voir une vue en plan modifiée et des vues en coupe transversale de la cellule 10, fabriquée en utilisant la technologie SOS. La cellule 10 comprend un substrat en saphir 11, où est formée une couche épitaxieeen silicium. Les transistors 12, 14, 16, 18 et 20 sont formés dans la couche épitaxiée en silicium. Des régions épitaxiées P+ ("épi") sur la figure 2 sont représentées en utilisant des marques tachetées (A), tandis que les régions épi N+ sont représentées sans marque tachetée (B). Toutes les couches d'oxyde sont omises de la figure 2, mais sont présentes sur les figures 3 et 4 pour aider à clarifier la structure du dispositif 10. En particulier, la tension d'alimentation positive (VDD), est illustrée comme étant reliée à la source 30 du transistor 12 à canal du type P et à la source 31 du transistor 14 à canal du type P par des contacts métalliques 27, 29, respectivement.Le drain 32 du type P+ du transistor 14 et le drain 34 du type P+ du transistor 12 sont séparés des sources respectives 31, 30 par des régions 36, 38 de canal du type N- respectivement. De même, les transistors 16, 18, sont illustréswec des sources épi 40, 41, dopées N+, respectivement. Les sources 40, 41 sont séparées des drains respectifs 42, 44, par les régions respectives de canal du type P-, 46, 48. L'alimentation en tension négative,Vss,(qui peut être la masse comme cela est représenté sur les figures 1A et 1B) est reliée aux sources 40, 41, des transistors 16, 18 par des contacts métalliques 47, 49. La diode 24 est formée par la Jonction d'une interconnexion 50 silicium poly- cristallin dopé N+ avec une interconnexion 53 ai silicium polycristallin dopé P+. L'interconnexion 50 sert également de porte du transistor 16 à canal du type N (recouvrant 1 'oxyde de canal 57 de la figure 4), et de connexion de contact enfoui 33 vers le drain 44 du transistor 18.De même, l'interconnexion 53 en silicium polycristallin dopé P+ sert simultanément de porte du transistor 12 (recouvrant l'oxyde de canal 59 sur la figure 4), et de connexion de contact enfoui 35 vers le drain 32 du transistor 14. La diode 22 est formée par la jonction du drain 34 du type P+ du transistor 12 avec le drain 42 du type N+ du transistor 16. Dans le mode de réalisation préféré de l'invention, la diode 22 ex formée totalement dans la couche épi. Cependant, la diode 22 peut être formée dans le silicium polycristallin en étendant les lignes 51, 52 de silicium polycristallin ci-dessous décrites pour qu'elles se contactent. Dans ce cas, une diode en silicium polycristallin sera formée en parallèle à la diode épi 22, et les caractéristiques de fuite de la diode en silicium polycristallin prédomineront. Une interconnexion en silicium polycristallin dopé N+ 51 sert de porte du transistor 18 à canal du type N (recouvrant l'oxyde de canal 61 sur la figure 3), et forme une connexion de contact enfoui 70 vers la région épi 42 du type N+. De même, une interconnexion 52 en silicium polycristallin dopé du type P+ sert simultanément de porte du transistor 14 à canal du type P (recouvrant l'oxyde de canal 63 sur la figure 3), et de connexion de contact enfoui 74 vers le drain 34 du transistor 12. D'autres régions d'oxyde désignées dans l'ensemble par le repère 65, sont utilisé dans des buts d'isolement et sont représentées sur les figures 3 et 4. La cellule de mémoire 10 comprend de plus un transistor 20 à canal du type N formant porte de transmission utilisé pour établir et déterminer 11 état de la cellule 10. Dans le mode de réalisation préféré de l'invention, le transistor à oxyde de champ 20 se compose de deux régions épi du type N+, la région 42 et la région 54, chacune étant appelée ci-après "drain-source" du dutransistor 20. La raison de la désignation "drain-source" est en rapport avec le fait que la porte de transmission 20 fonctionne selon deux modes différents. Dans un mode, la région 42 est son drain et la région 54 est sa source, tandis que, dans l'autre mode, la;région 54 est son drain et la région 42 est sa source. il faut cependant se souvenir que la région 42 sert touJours de drain du transistor 16 à canal du type N et de cathode de la diode 22. Une région 56 de canal du type Pse trouve entre les deux "drains-sources" 42 et 54 du transistor 20.Une ligne 58 en silicium polycristallin dopé N+ recouvre un oxyde de canal non représerrté qui, à son tour, recouvre la région de canal 56. La ligne 58 sert de porte du transistor 20. Une ouverture de contact 66 est formée dans le drain-source 54 qui est du côté de la région de canal 56 éloigné des deux inverseurs. Une connexion 28 d'entrée sortie du transistor 20 est formée à l'ouverture de contact 66 comme on peut le voir sur la figure 2. Afin de fabriquer la cellule de mémoire 10, on débute avec un substs#t lisalant 11, ttl qu'ulsubstrat en saphir, sur lequel peut être tirée une couche semi-conductrice épitaxiée. Tandis que l'on utilise du saphir dans le mode de réalisation préféré de l'invention, le substrat isolant peut se composer de saphir, spinelle, ou oxyde de béryllium Un semi-conducteur, tel que du silicium, y est tiré par épitaxie en utilisant les méthodes traditionnelles connues dans la technologie SOS. A la suite de la production de la couche semi-conductrice épitaxiée, une couche d'oxyde est formée à la surface de la couche semi-conductrice par toute méthode bien connue, par exemple par oxydation thermique dans le cas du silicium.Une couche de "photoresist est appliquée sur la surface de la couche d'oxyde, et la couche de "photoresist " est définie en utilisant des techniques photolithographiques standards La couche de "photoresist " est alors développée pour former un masque qui couvre des zones de la couche épitaxiée en silicium qui doivmtfaire partie des transistors à oxyde de champ 12, 14, 16, 18, 20. Les parties exposées des couches d'oxyde et de silicium épitaxiées sont retirées par attaque. A la suite de l'enlèvement des parties noil souhaitées de la couche épitaxiée en silicium, on retire Ze reste du '#iesist:# et des couches d'oxyde. Alors, le substrat est soumis à une implantation d'un ion donneur, comme du phosphore, afin de rendre la couche épitaxiée N- conductrice afin d'ajuster les tensions de seuil des transistors à oxyde de champ à canal du type P, c 'est-à-dire afin de former les régions de canal des transistors 12 et 14. Le substrat est alors couvert d'une couche de "photorésist définie et développée en utilisant un photomasque pour exposer les régions de canal de transistor 16, 18, 20. Le substrat couvert de "photoresist " est soumis à une implantation d'ions d'un accepteur, comme du bore, afin d'ajuster les tensions de seuil du transistor à canal du type N.Le "photoresist " restant est alors enlevé et le substrat est placé dans un four chauffé à environ 10000C dans lequel s'écoule une faible quantité de vapeur et de HCl afin de former une couche d'oxyde 65 sur les parties rçstantes de la couche épitaxiée. Le substrat est ensuite couvert d'une couche de "photoresist " qui est définie en utilisant un photomasque et développée pour exposer les zones où des contacts enfouis doivent être formés. La forme des contacts enfouis 33, 35, 70, 74, est choisie pour assurer un bon contact entre le silicium polycristallin dopé et les régions épitaxiées sous-Jacentes. L'oxyde 65 exposé à travers le "photoresist " développé, est retiré par attaque dans une solution, comme de l'acide flu#rique tamponné. Le "photoresist " restant est retiré et une couche de silicium polycristallin est déposée sur le substrat par tout procédé approprié, par exemple par décomposition pyrolitique du silane. Une couche 2 "photorésist " est appliquée sur la surface de la couche en silicium polycristallin dopé et un photomasque est utilisé pour définir les interconnexions en silicium polycristallin, qui comprennent les contacts enfouis et les portes des transistors à effet de champ. Le "photoresist" défini est développé et les portions exposées dela couche en silicium polycristallin dopée sont retirées par attaque dans une solution de potasse (KOH), d'méthanol et d'eau. La couche de "photoresist" est enlevée et une nouvelle couche de "photoresist" at appliquée. La nouvelle couche de "photoresist" est définie en utilisant un photomasque afin que les régions dans les couches en silicium polycristallin et en silicium épitaxié qui doivent avoir une conductivité du type P+ soient exposées pour une implantation d'ions. Le substrat est soumis à une implantation d'ions d'un acceptfieur, comme du bore, et une dose de l'ordre de 1015 atomes de bore/cm2 est implantée dans- les couches epitaxiées et de silicium polycristallin qui sont exposées. Ensuite, la couche de"photoresist"est enlevée et une nouvelle couche de photoresist est appliquée sur la surface du substrat. Alors, la nouvelle couche de Zphotoresist" est définie pour exposer les régions qui doivent être dopées à une conductivité du type N+. Le substrat est placé dans un moyen d'implantation d'ions et les parties exposées des couches épitaxiées et des couches en silicium polycristallin sont soumises à une implantation d'ions d'un donneur comme du phosphore, qui est implanté à une dose de 11 ordre de 2 x 1015 atomes/cm. Ensuite, les parties restantes de la couche deRphotoresistl sont retirées et la couche épitaxiée est placée dans un four chauffé à environ 9000C,dans lequel s'écoule une faible quantité de vapeur et de HCl afin de former un oxyde sur une épaisseur de o 1000 A. Le substrat est alors retiré du four et une couche épaisse en bioxyde de silicium (non représentée) est déposée sur la couche en bioxyde de silicium formée thermiquement, par tout procédé approprié comme la décomposition thermique du silane afin de former une o couche composée d'une épaisseur de 6000 A. Ensuite, les ouvertures des contacts métalliques sont formées dans la couche épaisse d'oxyde. Cela est accompli par des techniques photolithographiques standards qui comprennent le dépôt d'une couche de Zphotoresistb et sa définition par unphotomasque, et l'attaque subséquente dans de l'acide fluorhydrique tamponné comme on l'a décrit précédemment. A la suite de la formation des ouvertures des contacts métalliques, une couche de métal, comme de l'aluminium (non représentée) est déposée sur la surface de la couche d'oxyde. Ensuite, en utilisant des techniques photolithographiques standards, la couche de métal est définie. Enfin, un oxyde protecteur (non représenté) est appliqué sur la surface des interconnexions en métal par tout procédé approprié, comme la décomposi tion thermique du silane afin de former un oxyde d'une o épaisseur de l'ordre de 10 000 A sur les interconnexions en métal. Enfin, des ouvertures pour les plots de liaison sont formées dans l'oxyde protecteur par une étape photolithographique du type précédemment décrit, en utilisant de l'acide fluorhydrique tamponné pour retirer l'oxyde protecteur se trouvant au-dessus des plots de liaison afin de complèter ainsi la formation de la cellule. Sur la figure 2, C indique un contact en métal ou du silicium polycristallin N+, D indique la porte de transistor PMOS et du silicium polycristallin P+, E indique la porte de transistor NMOS, F indique un contact enfoui silicium polycristallin N+ à épi N+, G indique un contact enfoui silicium polycristallin P+ à épi Ps et H indique le substrat en saphir. Par suite de l'utilisation de la présente invention, on peut fabriquer des cellules de mémoire extrêmement denses, lesquelles utilisent des contacts enfouis et des interconnexions conductrices en silicium polycristallin. Les diodes qui se forment dans les interconnexions en silicium polycristallin et dans la couche épi se sont révélées ne pas être néfastes au fonctionnement de la cellule. Comme ceux qui sont compétents en la matière l'auront compris, le transistor 20 formant porte de transmission à canal du type N peut être remplacé par un transistor formant porte de transmission à canal du type P si la région épi P+ 34, plutôt que la région épi N+ 42 est étendue vers le haut comme cela est représenté sur la figure 2. En incorporant les diodes formées entre le silicium polycristallin dopé et le silicium épitaxié dans la cellule 10, la dimension de la cellule peut être rendue très petite, tandis que l'élimination des diodes nécessiterait une cellule d'une surface considérablement plus importante, parce que les interconnexions en silicium polycristallin utilisant des contacts enfouis peuvent être définies avec de plus petites géométries que ne peuvent litre des interconnexions en métal. Bien entendu, l'invention n'est nullement limitée au mode de réalisation décrit et représenté qui n'a été donné qu'à titre d'exemple. En particulier, elle comprend tous les moyens constituant des équivalents techniques des moyens décrits, ainsi que leurs combinaisons si celles-ci sont exécutées suivant son esprit et mises en oeuvre dans le cadre de la protection comme revendiquée. REVEND I CATI ON Structure de circuit intégré du type comprenant un substrat formé en un matériau isolant sur lequel un semi-conducteur peut être tiré par épitaxie ; et une couche d'un matériau semi-conducteur tiré par épitaxie sur ledit substrat isolant, ladite couche de matériau semi-conducteur étant formée en une cellule de mémoire comprenant un premier inverseur et un second inverseur, chacun desdits inverseurs comprenant un transistor à effet de champ à canal du type P et un transistor à effet de champ à canal du type N, la source de chacun desdits transistors à canal du type P ayant un moyen pour une connexion à une borne d'alimentation en tension positive, la source de chacun desdits transistors à canal du type N ayant un moyen pour une connexion à une alimentation en tension négative, caractérisée en ce qu'une première interconnexion en silicium polycristallin du type P (52) forme un contact enfoui avec l'anode de la diode (22) dudit premier inverseur, ladite première interconnexion (52) formant également la porte du transistor à effet de champ à canal du type P (14) dudit second inverseur ; en ce qu'une première interconnexion en silicium polycristallin du type N (51) forme un contact enfoui avec la cathode de ladite diode dudit premier inverseur, ladite première interconnexion (51) formant également la porte du transistor à effet de champ à canal du type N (18) dudit second inverseur en ce qu'une seconde interconnexion en silicium polycristallin du type P (53) forme un contact enfoui avec le drain dudit transistor à canal du type P (14) dudit second inverseur, ladite seconde interconnexion (53) formant également la porte dudit transistor (12) dudit premier inverseur ; en ce qu'une seconde interconnexion en silicium polycristallin du type N (50) forme un contact enfoui avec le drain dudit transistor (18) dudit second inverseur, ladite seconde interconnexion (50) formant également la porte dudit transistor (16) dudit premier inverseur ; ladite seconde interconnexion en silicium polycristallin du type P (53) formant une diode (24) avec ladite seconde interconnexion en silicium polycristallin du type N (50)