Brevet FR2446562A1 — publié le 19800808

Laprésente invention se rapporte a un dispositif de décodage d'informations codées RZ, en particulier d'informations codées RZ circulant sur un bus de type série. Pour assurer la transmission des éléments binaires d'informations circulant sur un bus, entre une unité centrale de traitement et des organes périphériques, il est préférable d'utiliser des bus de type série qui permettent de réaliser d'importantes économies en matériel de transmission par rapport aux bus de type parallèle, tout en se servant de composants classiques. Par ailleurs, on sait que les signaux numériques transitant sur un bus peuvent subir d'importantes déformations qui risquent d'affecter fortement la qualité de la transmission. Afin d'éviter dans la mesure du possible de telles déformations, la présente invention propose de coder en code RZ (remise a zéro) classique les informations à transmettre, chaque mot série d' informations étant précédé d'un élément binaire d'en-tête permettant une synchronisation facile des différents organes récepteurs. La présente invention a plus particulièrement pour objet un dispositif permettant le décodage d'informations codées RZ, chaque mot série d'informations étant précédé d'un élément binaire d'en-tête, ces informations circulant sur un bus de type série, le décodage étant assuré même lorsque la distorsion provoquée au cours du transit desdites informations codées fait passer le niveau du signal correspondant à certains éléments binaires de ces informations au-delà du seuil de déclenchement du circuit récepteur recueillant lesdites informations en entraînant ainsi la perte desdits éléments binaires. Le dispositif de décodage conforme à la présente invention, raccordé à la sortie d'un circuit récepteur classique, comporte une bascule de décodage reliée à un dispositif de synchronisation et à un registre à décalage présentant en parallèle et en code NRZ (non remise à zéro) lesdites informations codées. Selon un mode de réalisation préféré de l'invention ladite bascule de décodage est une bascule de type RS tandis que ledit dispositif de synchronisation comporte trois bascules de type JK. Selon une autre caractéristique du mode de réalisation préféré, la sortie dudit circuit récepteur est reliée à l'entrée R de ladite bascule RS, dont la sortie Q est reliée d'une part à l'entrée dudit registre à décalage, et d'autre part à l'entrée J d'une premiere desdites trois bascules JK, l'entrée S de ladite bascule RS étant reliée à la sortie de la troisième desdites trois bascules JK.De façon particulièrement avantageuse, dans ledit dispositif de synchronisation, la sortie de la première bascule JK est reliée aux entrées dteffacement ou remise à zéro de la seconde et de la troisième bascules JK à la fois, les entrées J et K de ladite seconde bascule JK étant toutes deux reliées au niveau logique "1" tandis que les entrées J et K de ladite troi sième bascule JK sont toutes deux reliées à la sortie Q de ladite deuxième bascule JK, la sortie Q de ladite troisième bascule JK est reliée directement à l'entrée de signal d'horloge dudit registre à décalage, et par l'intermédiaire d'un inverseur logique à l'entrée S de ladite bascule RS, les entrées de signal d'horloge de ces trois bascules JK étant reliées simultanément à un générateur de signaux d'horloge. La présente invention sera mieux comprise à l'aide de la description détaillée d'un mode de réalisation pris comme exemple non limitatif et illustré par le dessin annexé, sur lequel La figure 1 est le schéma d'un mode de réalisation préféré d'un dispositif décodeur conforme à la présente invention. La figure 2 est un chronogråmme de signaux apparaissant en divers points du dispositif de la figure 1 lorsque le récepteur à la sortie duquel est branché le dispositif de l'invention reçoit des signaux peu ou non déformés, et, la figure 3 est un chronogramme de signaux apparaissant en divers points du dispositif de la figure 1 lorsque ledit récepteur reçoit des signaux déformés, et ce pour deux cas possibles de déclenchement sur des fronts de transition du signal local d'horloge. Le dispositif représenté sur la figure 1 fait partie d'un organe périphérique relié à un bus série, par exemple de type AC, et commandé par une unité centrale, aucun de ces trois organes n'étant représenté sur le dessin pour ne pas le surcharger inutilement. Le dispositif de la figure 1 comprend essentiellement un dispositif de synchronisation comportant trois bascules de type JK respectivement référencées B1, B2 et B3, une bascule de décodage B4 de type RS, et un registre à décalage classique REG. L'entrée R (remise à zéro) de la bascule de décodage B4 est reliée à la sortie d'un récepteur RR qui est relié lui ; e de façon appropriée et non représentée à un bus de type série. L'entrée d'horloge CK de la bascule B4 est reliée à la masse, tandis que son entrée de positionnement S est reliée à la sortie Q3 de la bascule B3 par l'intermédiaire d'un inverseur logique I. La sortie Q4 de la bascule B4 est reliée d'une part à l'entrée SI (Serial input ou Entrée Série) du registre à décalage REG, et d'autre part à l'entrée J de la bascule B1. L'entrée d'effacement CLR de la bascule B1 est reliée à une borne RAZ1 recevant un signal d'effacement, produit de façon connue en soi par des moyens non représentés, dès la fin de la réception d'un mot d'information. L'entrée K de la bascule B; est reliée à la masse. La sortie Q1 de la bascule B1 est reliée aux entrées d'effacement CLR des bascules B2 et B3 à la fois. Les entrées J et K de la bascule B2 sont toutes deux reliées au niveau logique "1". La sortie Q2 de la bascule B2 est reliée aux entrées J et K de la bascule B3. Les entrées CK de signal d'horloge des bascules B1 à B3 sont toutes trois reliées à une borne OSC qui est elle-même reliée à un générateur de signaux d'horloge (non représenté). La sortie Q3 de la bascule B3 est reliée d'une part à l'entrée CK de signaux d'horloge du registre REG, et d'autre part à l'entrée S de la bascule B4 par l'intermédiaire d'un inverseur logique I. L'entrée d'effacement CLR du registre REG est reliée à une borne RAZ2 qui est elle-même reliée à un dispositif connu en soi (non représenté) produisant un signal d'effacement à-la fin de l'exploitation du mot reçu par l'organe périphérique relié au dispositif de l'invention. Sur les sorties S1 à Sn du registre REG on recueille l'information décodée se présentant sous forme NRZ (non remise à zéro). On va maintenant expliquer à l'aide du chronogramme de la figure 2, le fonctionnement du dispositif de l'invention lorsque le récepteur RR reçoit des signaux peu ou non déformés, c'est-à-dire lorsqu'il n'y a pas de perte d'éléments binaires d'information. Sur le chronogramme de la figure 2, établi en fonction du temps t, on désigne par CK, REC , Q4, Q1, Q2, Q3, NRZ+, RAZ1 et RAZ2 les signaux apparaissant respectivement sur la borne OSC, à la sortie du récepteur R, à la sortie des bascules B4 (sortie Q), B1, 82, B3, à la sortie SI de la première cellule du registre REG et sur les bornes RAZ1 et RAZ2. Pour simplifier le dessin, seul le signal NRZ se présentant à la sortie S1 a été représenté pour le registre REG, les autres signaux S2 à Sn s'en déduisant de façon évidente. Au repos, en l'absence d'informations, on suppose que la sortie du récepteur RR est au niveau logique "1". Le signal Q4 est alors à "O". On suppose également que des signaux de remise à zéro ont été appliqués sur RAZ1 et RAZ2. A un moment donne, l'unité centrale envoie à l'organe périphérique considér trois impulsions successives par exemple. Au bébut de la première de ces trois impulsions, le signal de sortie REC du récepteur RR passe au niveau logique "0" à l'instant tO, et le signal Q4 passe à "1". Au premier front descendant du signal d'horloge CK suivant le passage à "1" du signal Q4 (instant tel), la sortie QI, qui était au niveau "0" (J et K n "O"), passe à "1" et y reste jusqu'à l'arrivée d'un signal d'effacement sur l'entrée CtR de la bascule B1 du fait que l'entrez K de cette bascule est forcée à "O". Les entrées J et K de la bascule B2 étant forcées à "1", son signal de sortie Q2 change d'état à chaque front descendant du signal CK après le passage à "1" de Q1, qui a lieu à l'instant tl, c'est-à-dire après la disparition du "O" d'effacement appliqué sur l'entrée CLR de la bascule B2. Le premier changement d'état de Q2 a lieu à l'instant t2, à 11 arrivée du premier front descendant de CK après le passage à "1" de Q1. Les entrées J et K de la bascule B3 étant toutes deux reliées à la sortie Q2 de la bascule B2, le signal de sortie Q3 ne peut changer d'état à l'arrivée du front descendant de CK que lorsque Q2 est au niveau "1". Etant donné que Q2 passe à "O" également à l'arrivée d'un front descendant de CK, et que le passage à "O" de Q2 ne se fait pas instantanément, Q3 change d'état à chaque front descendant de Q2 (instants t3, t4, t5, t6, t7 et t8). Le signal Q3, inversé par l'inverseur I, étant appliqué sur l'entrée S de la bascule B4, le signal Q4 passe à "O" à chaque front montant de Q3. D'autre part, du fait que le signal Q3 est appliqué en tant que signal d'horloge au registre à décalage REG, et que le signal Q4 est appliqué à l'entrée S de ce registre REG, le signal de sortie S1 de la première cellule du registre à décalage REG, qui était à "O" à l'état initial, passe à "1" au premier front montant de Q3 (instant t3) et y reste jusqu'à l'arrivée de RAZ2 parce qu a chaque autre front montant de Q3 (instants t5 et t7) le signal Q4 est encore à "1". En réalité, gracie au fait que l'entrée S de la bascule B4 reçoit Q3 inversé par l'inverseur I, et non pas Q3 directement, le passage à "O" de Q4 a lieu très peu de temps après le front montant de Q3 et non simultanément, et il est alors certain que S1 ne peut passer à "O" aux instants t3, t5 et t7. A l'instant t8, après l'enregistrement par la bascule B3 de la troisième impulsion reçue par le récepteur RR, une impulsion de remise à zéro est envoyée sur la borne RAZ1, à l'instant t8 - Q1 passe alors à "O" et efface donc les bascules B2 et B3, c'est-à-dire que Q2 et Q3 passent à "O" et y restent. A un instant t9, dès que les impulsions reçues par le récepteur RR ont été exploitées par l'organe périphérique, une impulsion de remise à zéro est appliquée sur la borne RAZ2, et le circuit de la figure 1 revient au repos. On recueille donc sur les sorties S1 à Sn du registre REG le résultat sous forme parallèle NRZ du décodage des signaux série codés RZ arrivant au récepteur RR. On renarquera que l'on a représenté en trait interrompu sur la figure 2 l'autre position extrême des fronts du signal REC par rapport au signal CK provoquant des basculements correspondants de Q4 et le basculement de Q1 à l'instant t1. On va maintenant expliquer à l'aide du chronogramme de la figure 3 comment fonctionne le dispositif de l'invention en présence de signaux très fortement déformés lors du transit sur le bus auquel est relie-ltorgane périphérique en question. Sur la figure 3, on a représenté respectivement : un exemple de signal NRZE au niveau "0" au repos et comportant trois niveaux "1" successifs suivis d'un niveau "0" et d'un autre niveau "1" et revenant au repos apres ce dernier le signal SE en résultant après codage RZ classique et émis sur un bus par un dispositif émetteur d'une unité centrale de traitement ; le signal SR tel que reçu par le récepteur RR ; le signal REC à la sortie du recepteur RR ; + le signal CK ; les signaux Q1, Q3, Q4 et NRZ respectivement pour un déclen- chement de Q1 sur le premier front descendant de CK se présentant lors du basculement de REC (A), et pour un déclenchement de Q1 pour le front descendant suivant de CK(B) ; et le signal REC idéal correspondant à SE pour des déformations négligeables lors du transit du signal d'émission sur le bus entre l'unité centrale et l'organe périphérique considéré, le premier front montant de REC idéal étant déterminé par l'intersection du seuil S avec la première montée de SR, le reste de REC ideal s'en déduisant par translation de SE. Le signal SR représenté sur la figure 3 est un exemple de signal que l'on peut observer à l'entrée du récepteur R pour un signal émis tal que le signal SE. On suppose que le seuil de déclenchement du récepteur RR est réglé à un niveau S tel que représenté sur la figure 3, c'est-à-dire à un niveau ne permettant de recueillir à la sortie du récepteur RR qu'une impulsion de durée réduite en correspondance approximative avec le niveau "0" séparant les deux premières impulsions de SE et une impulsion de durée légèrement plus courte que celle du niveau "O" du signal NRZE compris entre la suite de trois niveaux "1" successifs et le niveau "1" subséquent. Bien entendu, le signal REC est au niveau "1" au repos aussi bien avant l'arrivée des impulsions du signal NRZE qu'après le quatrième niveau "1" du signal NRZE. Les signaux Q1, Q3, Q4 et NRZ+ représentés sur la figure 3 sont obtenus de façon similaire à ceux représentes sur la figure 2 et ne seront donc pas expliqués en détail. On remarquera cependant que pour obtenir le signal NRZ correct il n'est pas nécessaire que le seuil S soit réglé de façon à obtenir une impulsion de REC entre les deux premiers niveaux "1" de NRZE. La condition nécessaire et suffisante pour avoir un signal NRZ+ correct est d!obtenir, en plus du basculement à "O" du signal REC en correspondance avec le premier niveau "1" de NRZE, un basculement à "1" du signal REC pour tout "O" de NRZE, et un basculement correspondant de Q4 comme expliqué ci-dessous. En effet, pour que le signal NRZ à la sortie du registre REG soit conforme au signal émis NRZE, il faut qu'on y retrouve le niveau "O" séparant le troisième niveau "1" du quatrième. Comne on le voit d'après la figure 3, dans le cas du déclenchement sur le premier front descendant de CK, il n'y a basculement de Q4 que si REC passe à I entre les instants repérés RO et RM, l'instant RO étant celui auquel REC peut passer à "1" théoriquement le plus tôt, c'est-à-dire à la fin de la deuxième impulsion de niveau "1" de Q3, et l'instant RM étant celui après lequel il ne peut plus y avoir de basculement de Q4 (après RM, Q3 est à "O", un niveau "1" est donc appliqué sur l'entrée S de la bascule B4, et Q4 ne peut donc plus passer à "0"). Le basculement à "1" de REC doit donc se produire entre les instants RO et RH, dans la plage repérée "RET" sur la figure 3, plage dont la longueur est égale à trois quarts de la période de SE dans le cas présent. L'instant de basculement de REC est fonction du seuil S et de la déformation du signal SR. De même, le basculement à "O" de REC pour prendre en compte ledit quatrième niveau "1" de NRZE se produit au plus tard à un instant AO correspondant au cinquième front montant de Q3 (A), et doit se produire au plus tôt à un instant AM correspondant au quatrième front montant de Q3 (cas des signaux produits pour ledit déclenchement sur le deuxième front montant de CK, car AM correspond au front montant de Q3 et Q4 doit encore être à "0"). Ce basculement à "O" de REC doit donc se produire entre les instants AM et AO, dans la plage repérée "AV" sur la figure 3, plage dont la longueur est égale au trois quarts de la période de SE dans le cas présent. Lorsque les conditions énoncées ci-dessus sont remplies, on retrouve le signal NRZE à la sortie du registre REG sous forme correcte. Bien que les principes de la présente invention aient été décrits ci-dessus en relation avec un exemple particulier de réalisation, on comprendra clairement que ladite description est faite seulement à titre d'exemple et ne limite pas la portée de l'invention. REVENDICATIONS i. Dispositif de décodage d'informations codées RZ et circulant sur un bus de type série, raccordé à la sortie d'un circuit récepteur classique, caractérisé par le fait qu'il comporte une bascule de décodage de type RS reliée à un dispositif de synchronisation comportant trois bascules de type JK et à un registre à décalage présentant en parallèle et en code NRZ lesdites informations codées. 2. Dispositif de décodage selon la revendication 1, caractérisé par le fait que la sortie dudit circuit récepteur est reliée à l'entrée R de ladite bascule RS dont la sortie Q est reliée d'une part à l'entrée dudit registre à décalage, et d'autre part à l'entrée J d'une première desdites trois bascules JK. 3. Dispositif de décodage selon l'une quelconque des revendications 1 ou 2, caractérisé par le fait que dans ledit dispositif de synchronistation, la sortie de la première bascule JK est reliée aux entrées de remise à zéro de la seconde et de la troisième bascules JK, les entrées J et K de la seconde bascule JK étant toutes deux reliées au niveau logique "1", tandis que les entrées de la troisième bascule JK sont toutes deux reliées à la sortie Q de ladite deuxième bascule JK, la sortie Q de ladite troisième bascule JK étant reliée directement à l'entrée de signal d'horloge dudit registre à décalage, et par l'inter médiaire d'un inverseur logique à l'entrée S de ladite bascule RS, les entrées de signal d'horloge desdites trois bascules JK étant reliées simultanément à un générateur de signaux d'horloge.