Brevet FR2460524A1 — publié le 19810123

La présente invention concerne une sous-unité de mémoire et, en particulier, un dispositif et un procédé pour simplifier la construction et réduire le coût des mémoires. La technique de construction de mémoires utilisant un certain nombre de petits modules de mémoire est bien connue. Normalement, on choisit un module de faible capacité par rapport à la capacité totale de la mémoire, car on a ainsi l'avantage de perdre moins d'espace mémoire en cas de panne. Les mémoires construites avec de tels modules sont décrites plus en détail dans le brevet des Etats-Unis d'Amérique n0 3 803 560, déposé par la demanderesse. En outre, les unités de mémoire modulaires permet- tent une extension facile de la capacité ou de l'espace de mémoire réservée aux utilisateurs, quand on le souhaite. Pour obtenir cette extension, les fabricants de mémoire ont été obligés de réaliser un certain nombre d'unités de mémoire différentes, ayant des capacités de mémoire différentes ou des extensions de capacité de mémoire différentes. Il a donc fallu construire un certain nombre de types différents d'unités de mémoire. Dans un système connu, décrit dans le brevet des Etats-Unis d'Amérique n0 4 001 790, déposé par la demande- resse, on a utilisé une disposition mettant en oeuvre le même procédé de construction de plaquette de mémoire pour chacun des modules de mémoire connectés à une unité de commande de mémoire. Dans la disposition considérée, un type de plaquette de mémoire (plaquette mère) comprend les circuits logiques de commande et un autre type.de plaquette de mémoire (plaquette fille) contient le module de mémoire. Il faut que la plaquette de module de mémoire puisse être enfichée dans une position quelconque d'un certain nombre de positions différentes. Dans ce type de disposition, il est possible d'aug- menter la capacité et d'étendre la mémoire en utilisant les deux types de plaquettes de mémoire mentionnés plus haut. Dans ce cas, l'extension de mémoire ou la capacité de mémoire correspond à la capacité de la plaquette fille. L'invention a pour but de simplifier la construction du type de sousunités de mémoire décrit ci-dessus,par l'utilisation d'un dispositif de sélection de pastilles par rotation. Tandis que ce type de sous-unité de mémoire peut être construit avec d'autres types de pastilles de mémoire ayant des capacités supérieures, il faut apporter d'autres modifications à la sous-unité; il en résulte des extensions correspondantes de capacité de sous-unité de mémoire. Un objet principal de la présente invention est un procédé et un dispositif pour construire une sous-unité de mémoire d'un faible coût. Un autre objet de l'invention est une sous-unité de mémoire de faible coût de construction et qui peut utiliser des pastilles de mémoire à faible coût, Selon la présente invention, une sous-unité de mémoire comprend une plaquette de mémoire constituée par un certain nombre de rangées de pastilles de mémoire pOsition- nées à un nombre correspondant d'emplacements de rangées physiques. Selon l'invention, les pastilles de mémoire sont d'un de deux types qui sont choisis tous les deux pour fournir la même capacité de mémoire prédéterminée. La pla- quette comprend en outre des circuits décodeurs, connectés pour recevoir des signaux d'adresse codés et pour spécifier la rangée physique de pastilles adressées. Ces circuits décodeurs peuvent être aussi connectés pour recevoir des signaux d'adresse engendrés par le dispositif de sélection de pastilles par rotation, décrit dans la demande de brevet citée plus haut, quand on veut obtenir des segments de mémoire couvrant différentes portées d'adresses de mémoire. Les circuits décodeurs engendrent, en réponse à ces signaux d'adresse, des groupes correspondants de signaux de sélection de pastilles. Les signaux de sélection de pastilles sont envoyés dans des groupes correspondantsde circuits logiques de sélection de rangée, qui engendrent des signaux transmis pour valider les pastilles de mémoire positionnés aux emplacements de rangées physiques différents. La plaquette de mémoire comprend en outre des circuits logiques à portes. supplémentaires et un nombre correspondant de commutateurs. Les circuits logiques supplé- mentaires sont reliés aux circuits décodeurs pour transmettre et combiner logiquement des signaux prédéterminés parmi les signaux de sélection de pastilles, pour engendrer des signaux de sélection de pastilles spéciaux supplémentaires. Les sorties des circuits logiques à portes supplémentaires sont connectées à des commutateurs différents parmi les commuta- teurs dont les sorties sont connectées à des circuits correspondants dans les groupes de circuits logiques de sélection de rangée. Quand les commutateurs sont positionnés d'une manière prédéterminée, les signaux de sélection de pastilles spéciaux supplémentaires sont envoyés uniquement aux circuits logiques de sélection de rangée d'emplacements dans les ran- gées physiques prédéterminés. Quand les commutateurs sont ainsi positionnés, seuls les emplacements de rangées prédéter- minés sont garnis avec un des deux types de pastilles de mémoire, ayant une capacité de mémoire supérieure. Quand les commutateurs ne sont pas positionnés de cette manière, tous les emplacements de rangées physiques sont garnis avec des pastilles de mémoire ayant une capacité de mémoire inférieure. En changeant des positions de commutateurs, il est possible de construire une sous-unité de mémoire présentant les mêmes capacités de mémoire à partir de deux types différents de pastilles de mémoire dont les capacités différent de façon significative. Dans l'exemple de réalisation préféré de la présente invention, la pastille de mémoire de capacité inférieure est une pastille de 4 K tandis que la pastille de mémoire de capacité supérieure est une pastille de 16K. En conséquence, quand le coût des pastilles de mémoire de capacité supérieure devient plus faible, une sous-unité de mémoire construite selon la présente invention, peut être immédiatement modifiée pour utiliser des pastilles de mémoire d'un coût plus faible, sans que des changements de conception soient nécessaires. - Dans l'exemple de réalisation préféré, huit rangées de huit pastilles de 4K, sont remplacées par trois rangées de huit pastilles de 16K. L'exemple de réalisation préféré comprend en outre des commutateurs supplémentaires qui sont connectés entre les circuits décodeurs et les circuits logiques supplémentaires. Ces commutateurs peuvent être positionnés pour permettre d'obtenir la capacité de mémoire de la sous- unité de mémoire, à partir de pastilles de 16K. Ces commuta- teurs fournissent des segments de différentes capacités utiles dans: certaines applications. D'autres caractéristiques et avantages de la présente invention seront mis en évidence dans la description suivante, donnée à titre d'exemple non limitatif, en référence aux dessins annexes dans lesquels. - les figures la, lb et lc représentent sous forme de schéma fonctionnel, l'organisation d'une plaquette de mémoire construite selon la présente invention; - les figures la, lb et lc représentent en détail une partie d'une plaquette de mémoire obtenue selon la présente invention. Quand une section de mémoire 20-2 est construite en utilisant des pastilles de mémoire à accès sélectif RAM de 4K (1K = 1024 bits), la section est garnie avec huit rangées de ces pastilles organisées en trois segments de mé- moire, comme représenté sur la figure lc- En particulier, les segments comprennent des rangées 0-2, 3-5 et 6-7 contenant chacune huit pastilles de mémoire 4Kxl bit. Ces pastilles sont de conception classique et peuvent prendre la forme des mémoires à accès sélectif dynamiques de 4096 mots par un bit, fabriquées par la Société Mostek de n0 de série MK4027. Quand la section 20-2 est construite en utilisant des pastilles RAM de 16K, la plaquette est garnie avec trois rangées de ces pastilles, c'est-à-dire, une pour chaque seg- ment, comme il est indiqué par les blocs hachurés de la figure lc. En particulier, les segments de mémoire comprennent les rangées 0, 3 et 6 contenant chacune huit pastilles de mémoire de 16K xlbit. Ces pastilles sont également de concep- tion classique et peuvent prendre la forme des. mémoires à accès sélectif dynamiques de 16384 mots, par 1 bit, fabriquées par la Société Mostek de no de série MK4116. On peut voir sur la figure la que les trois bits de poids fort des signaux d'adresse provenant d'un registre d'adresse, non représenté, sont envoyés vers les bornes d'entrée de trois circuits décodeurs 20-120, 20- 140 et 20-160 appartenant respectivement aux blocs 20-12, 20-14 et 20-16. Dans l'exemple de réalisation préféré de l'invention, les trois bits de poids fort correspondant à une adresse de ligne logique, sont engendrés et envoyés aux circuits déco- deurs par les circuits de sélection de pastilles par rotation d'un bloc 20-10. Ces circuits sont décrits en détail dans la demande de brevet des Etats-Unis d'Amérique mentionnée plus haut. Trois groupes de ces circuits sont utilisés pour établir les adresses de début souhaitées pour chacun des trois segments de mémoire de la section de mémoire 20-2 de la figure lc. Puisque ces circuits ne font pas partie de la sous-unité de mémoire selon l'invention, ils ne seront pas décrits dans la suite, la demande de brevet mentionnée plus haut en donnant une description. Sur la figure la, les circuits décodeurs 20-120, -140 et 20-160 sont validés par une tension de + 5V, appliquée aux résistances correspondantes 20-122, 20-142 et 20-162, quand les commutateurs d'un bloc 20-24 sont en posi- tion ouverte. Quand les commutateurs du bloc 20-.24 sont en position fermée, les circuits décodeurs 20-120, 20-140 et -160 sont validés conformément aux signaux logiques BUS0011 à BUS0211, transmis par un bus d'entrée. Dans le cadre de la présente invention, on peut considérer que les circuits décodeurs sont validés à tous moments (c'est-à-dire, les signaux BUSDO012 à BUSDO212 sont à UN logique). Comme on le voit sur la figure la, les groupes de signaux d'adresse de poids fort MCSDO011-211, MCSDO012-212 et MCSDO013-213 sont envoyés aux bornes d'entrée des circuits décodeurs 20-120, 20-140 et 20-160, respectivement. Chacun des huit circuits décodeurs convertit les signaux en l'un des quatre signaux de sélection de rangée MRCSOO-03. Des signaux différents des signaux de sélection de rangée de chaque groupe, sont envoyés à une entrée d'un groupe différent des trois groupes de portes NON-ET. C'est ainsi que les signaux de sélection de rangée MRCSOOOO, MRCSO100 et MRCS0200 sont envoyés respectivement aux portes NON-ET 20-200, 20-202 et -204 du premier groupe de portes NON-ET, sur la figure lb. Les signaux de sélection de rangée MRCS0300, MRCS0400 et MRCS0500 sont envoyés aux portes NON-ET 20-206, 20-208 et -210, respectivement. Les portes NON-ET 20-212 et 20-214 du troisième groupe reçoivent respectivement les signaux de sélection de rangée MRCS0600 et MRCS0700. Chacune des portes NON-ET 20-200 à- 20-214 reçoit un signal de commande de rafraichissement MREFCM10, par l'intermédiaire d'un circuit inverseur 20-216 de la figure lb. Conformément à la présente invention, des signaux différents des signaux de sélection de rangée, provenant de chacun des circuits décodeurs 20-120, 20-140 et 20-160, sont envoyés aux entrées d'une des portes ET 20-124, 20-144 et -164, sur la figure la. La borne de sortie de chacune des portes ET, est connectée par l'intermédiaire d'un des commu- tateurs du bloc 20-18 de la figure la, à une entrée supplé- mentaire d'une première des portes NON-ET de chacun-des trois groupes de portes NON-ET. En particulier, les groupes de signaux de sélection de rangée MRCSOlOO1-MRCSO30A, MRCSO400-MRCSO60A et MRCSO700- MRCSO9OA, sont envoyés respectivement aux portes ET 20-124, -144 et 20164.Les bornes de sortie des portes ET 20-124, -144 et 20-164, sont connectées par l'intermédiaire de commutateurs S2, S1 et S8 respectivement à des portes NON-ET -200, 20-206 et 20-212 de la figure lb. Quand ces commuta- teurs sont en position ouverte, les signaux MCSCOOOO, MCSO100 et MCS0200 sont ainsi forcés à UN logique (c'est-à-dire à + 5V) par les résistances correspondantes de terminaison 20-180, 20-182 et 20-184 de la figure la. Les autres commutateurs S3 à S7 de la section 20-18 de la figure la, sont utilisés pour réduire la capacité de chacun des trois segments de mémoire de la section 20-2 de la figure lc, quand ils sont garnies ayec des pastilles de mémoire RAM de 16K. Par exemple, le signal de sélection de rangée MRCSO30A est envoyé à la porte 20-124, par l'intermé- diaire du commutateur S3. Quand ce commutateur est en position ouverte, la dernière pastille de mémoire RAM de 4K est i.nutili- sée. Pareillement, les signaux de sélection de rangée MRCS0500 et MRCSO60A, sont envoyés à la porte ET 20".144, par l'intermé- diaire des commutateurs S5 et S4, respectivement, Quand ces commutateurs sont en position ouverte, les pastilles de mémoire RAM de 8K sont inutilisées. Enfin, les signaux de sélection de rangée MRCSO80A et MRCSO9OA sont envoyés aà la porte ET 20-164, par l'intermédiaire des commutateurs S7 et S6, respectivement. Ces commutateurs sont utilisés pour dériver jusqu'à une capacité de mémoire RAM de 8K. Quand ces commutateurs sont en position ouverte, des signaux à UN logique (+ 5V) sont trans- mis par l'intermédiaire des résistances correspondantes de terminaison 20-186 à 20-192. Les signaux de sortie MROWSO10 à MRO'IS710 sont, à leur tour, envoyés à un groupe différent destrois groupes de portes NON-ET de la section 20-20. C'est ainsi que les signaux MROWeSO10, MROWS110 et MROWS210 sont envoyés aux portes NON-ET -220, 20-222 et 20-224, respectivement du premier groupe. Les portes NON-ET 20-226, 20-228 et 20-230 du second groupe reçoivent les signaux MROWS310, MROWS410 et MROWS510, respec- tivement. Enfin, les signaux MROWS610 et MROWS710 sont envoyés aux portes NON-ET 20-232 et 20-234 du troisième groupe de la figure lb. Chacune des portes NON-ET 20-220 à 20-234 reçoit un signal de synchronisation de mémoire MTRASM10. Ce signal est normalement mis à l'état logique UN, pendant un cycle d'opérations de lecture ou d'écriture. Comme l'indique la figure lb, les signaux de sortie MTRASOOO à MTRAS700 sont envoyés, par l'intermédiaire de résis- tances 20-240 à 20-254, aux entrées des pastilles de mémoire de la section 20-2 de la figure lc. Comme on l'a mentionné, la section 20-2 est garnie avec huit rangées de pastilles de mémoire RAM de 4K ou avec trois rangées de pastilles de mémoire RAM de 16K. Quand elle est garnie avec des pastilles de mémoire RAM de 16K, montées de façon permanente, aux emplacements de rangées physiques 0, 3 et 6, les signaux de sortie MTRASOOO, MTRAS300 et MTRAS60Q sont seulement utilisés, Quand l'un de ces signaux est forcé à ZERO logique, celui-ci valide les signaux d'adresse envoyés aux bornes de chaque pastille de mémoire RAM à transférer ou à charger dans les circuits de registre d'adresse de rangée ou ligne logique, contenus dans les pastilles de la façon expliquée. Différentes combinaisons de signaux d'adresse MAIRA010 à MAIRA510 sont envoyés par l'intermédiaire d'un nombre correspondant de circuits inverseurs 20-264 aux bornes d'entrée d'adresse de chacune des pastilles de mémoire RAM de 4K/16K. On notera que le signal d'adresse MAIRA610 est transmis, par l'intermédiaire d'un fil volant du bloc 20-260 et d'un circuit inverseur 20-262, de la figure lb, quand les pastilles de mémoire RAM de 16K garnissent la section 20-2. Quand des pastilles de mémoire RAM de 4K garnissent la section 20-2, un fil volant du bloc 20-266 de la figure lb, est connecté pour transmettre le signal de commande de rafraîchissement MREFCM20, à une entrée du circuit inverseur -262. Dans le cas de pastilles de mémoire RAM de 4K, le fil de connection d'adresse supplémentaire correspond à une borne de sélection de pastille (CS).Les signaux envoyés à ces bornes sont forcés à ZERO logique pendant les opérations de rafraîchissement de mémoire. Bien que n'étant pas représenté, un autre groupe de fils volants sont utilisés pendant les opérations de rafrai- chissement. Un fil volant fournit un signal RAS de rafraichisse- ment seul quand la section 20-2 est garnie avec des pastilles de mémoire RAM de 16K. C'est ainsi que le signal d'horloge CAS est invalidé pendant les opérations de rafraîchissement. -Cependant, quand la section 20-2 est garnie avec des pastilles de mémoire RAM de 4K, les deux signaux d'horloge RAS et CAS sont utilisés pendant les opérations de rafraîchissement. Puisque la manière selon laquelle les opérations de rafraichis- sement sont exécutées, ne sert pas. à comprendre la présente invention, les explications précédentes ne seront pas davantage développées. On notera d'après la figure lc que chaque pastille reçoit un signal différent des signaux d'entrée de données BUSDO010 à BUSDO710, du bus d'entrée. Des groupes différents des groupes de signaux de sortie DATAOO1C-DATA071C à DATAOO1K- DATA071K sont combinés selon la fonction OU,dans des portes appropriées, et ils sont ensuite envoyés à un registre de données de sortie, non représenté. On va maintenant décrire le p-rocédé et le fonction- nement du dispositif selon l'invention, en référence aux figures la à lc. On voit sur la figure lc, qu'une sous-unité de mémoire peut être construite en garnissant la plaquette de mémoire 20-1, avec des pastilles de mémoire RAM de 4K. Quand elle est ainsi garnie, chaque pastille fournit un résaau de 64 X 64 dans lequel les six bits de poids faible de l'adresse de mémoire RAM, sélectionnent la ligne, tandis que les six bits de poids fort sélectionnent la colonne. Le fil volant du bloc 20-260 de la figure lb est absent, tandis que le fil volant du bloc 20-264 est présent. Les bornes d'entrée d'adresse reçoivent deux groupes de signaux d'adresse. Le premier groupe représente l'adresse de rangée ou ligne de pastilles de mémoire RAM, et le second groupe représente l'adresse de colonne de pastilles de mémoire RAM. Les trois bits d'adresse de poids fort sont décodés par chacun des circuits décodeurs 20-120, 20-140 et 20-160 et l'un des signaux de sélection de ligne ou rangée MRCSOOOO à MRCS09OA, est ainsi forcé à ZERO logique.Celui-ci permet de déterminer la rangée de pastilles de mémoire RAM de 4K qui est sélectionnée. Ensuite, un multiplet de huit bits est écrit dans ou lu à partir de l'emplacement désigné du segment de 4K x 8, validé dans la section 20-2. On notera que lorsque les pastilles de mémoire RA;M de 4K sont utilisées, tous les commutateurs Si, S2 et S3 sont en position ouverte. Les signaux de sélection de rangée sont donc uniquement envoyés aux portes correspondantes des portes NON-ET 20-200 à 20-214, ce qui fait passer l'un des signaux MROWS010 à MROWS710 à UN logique. Il en résulte que l'un des signaux MTRASOOO à MTRAS700, est forcé à ZERO logique par l'une des portes NON--ET 20-220 à 20-234. La rangée de pastil- les de mémoire RAM de 4K ainsi désignée, est validée par ce signal. La même plaquette de mémoire peut aussi être construite en utilisant des pastilles de mémoire RAM de 16K pour obtenir la même capacité de mémoire. Dans ce cas, les rangées 0 et 3 sont seulement garnies avec des pastilles de mémoire RAM de 16K. De plus, les commutateurs Si et S2 sont mis en position fermée. Le fil volant du bloc 20-260 est présent, tandis que le fil volant du bloc 20-264 est absent. Pour profiter de la capacité supérieure propre aux pastilles de mémoire RAM de 16K, la rangée 6 peut également être garnie avec des pastilles, le commutateur S8 étant en position fermée. Quand les pastilles de mémoire RAM de 16K sont utilisées, chaque pastille constitue un réseau de 128 x 128. Les sept bits de poids faible de l'adresse de mémoire RAM sélectionnent la rangée ou ligne, tandis que les sept bits de poids fort sélectionnent la colonne. Deux groupes de signaux d'adresse sont encore envoyés aux bornes d'adresse de mémoire RAM. Le premier groupe spécifie l'adresse de rangée, tandis que le second groupe spécifie l'adresse de colonne. En cours de fonctionnement, la transmission du premier groupe de signaux d'adresse de mémoire RAM, aux cir- cuits décodeurs 20-120, 20-140 et 20-160 force l'un de ses signaux de sélection de rangée à ZERO logique, tel que par exemple le signal MRCSO200. La porte ET 20-124 force ainsi le signal MCS0001 à ZERO logique. Le commutateur S2 en posi- tion fermée permet d'envoyer ce signal à ZERO logique à la porte NON-ET 20-200. Cette porte force le signal MROA4S10 à UN logique, ce qui force le signal MTRASOOO à ZERO logique. Toutes les pastilles de mémoire RAM de 16K de la rangée O sont ainsi validées. On voit donc, d'apr.es ce qui: précède, que la dispo- sition des commutateurs S1, S2 et S8, et des portes ET 20-124, -144 et 20160, permet la transmission de tous les signaux de sélection de pastilles à la première rangée de'.rangées de pastilles de mémoire RAM de 16K des trois segments de mémoire de la section 20-2. On obtient ainsi une s-ous-unité de mémoi- re qui a la même capacité de mémoire que celle construite avec des pastilles de mémoire RAM de 4K. Avec une seule sous- unité de mémoire qui peut être construite avec des pastilles de différentes capacités, des modifications de conception ne sont pas nécessaires pour passer à des pasti lles de capacité supérieure et pour rédui:re les coûts de fabrication. On on l'a indiqué précédemment, des extensions différentes de 4K de chacun des segments de mémoire RAM de 16K, peuvent être dérivées en utilisant des commutateurs différents des commutateurs S3-S7. Quand ils sont en position ouverte, ils empêchent essentiellement le signal de sortie de sélection de rangée correspondant, en provenance de l'un des circuits décodeurs 20-120, 20-140 et 20-160, de valider une rangée de pastilles demémoire RAM de 16K. C'est ainsi que le commuta- teur S3 en position ouverte, fait apparaître le premier segment de mémoire RAM de 16K x 8, comme un segment de mémoire RAM de 12K x 8. Pareillement, les commutateurs 54 et S5 en position ouverte, font apparaître le second segment de mémoire RAM de 16K x 8, comme un segment de memoire RAM de I2K x 8 ou un segment de mémoire RAM de 8K x 8. De la même manière, en utilisant les commutateurs S6 et S7, le troisième segment de mémoire RAM 16K x 8 peut apparaître comme un segment de mémoire RAM de 12K ou de 8K x 8. On notera que le dispositif et le procéde, selon la présente invention, permettent de construire une sous-unité de mémoire à partir d'un type de plaquette de mémoire, en utilisant des pastilles de mémoire de différentes capacités. Cela permet à un fabricant de sous-unités de mémoire, de réduire les coûts de fabrication en choisissant d'autres pastilles de capacité supérieure et de faible coût, pour les utiliser dans de tellessous-unités de mémoire. Cette disposi- tion réduit en outre les coûts de maintenance en ne nécessi- tant qu'un type de plaquette de mémoire. Il est bien évident que dans la description qui vient d'être faite, les moyens utilisés auraient pu être remplacés par des moyens équivalents, sans sortir du cadre de l'invention, À, 2460524 REVENDICATIONS 1. Sous-unité de mémoire constituée par une pla- (20-14, 20-16 20-18,2u-20,20-ú.) quette de mémoire cc p Pjenant une section de commandce/et une section de mémoire/qui comporte au moins un segment, ce segment comprenant un ertain nombre d'emplacements de (îing Rang 7) rangées de pastilles/de mémol.re pour produire une extension prédéterminée d'espace mémoire adressable, caractérisee en ce que ladite section de mémoire comprend: - - un nombre prédéterminé de pastilles de mémoire adressables,/ayat une capacité résultant de deux capacités de mémoire différentes, chaque pastille de mémoire adressa-- ble appartenant au nombre prédéterminé de pastilles présen- tant une première capacité de mémoire et étant positionnée sur chaque rangée dudit nombre d'mplacements de rangées - et, ( -14, 2u-16 20-18, 2020, 23-26) en ce que la se qdcma.nd/ dprend - un circuit décodeur/connecté pour recevoir une partie d'un ensemble de signaux d'adresse de rangée et pour engendrer un ensemble de signaux de sélection, en réponse aux signaux d'adresse de rangée; (20-20,20-214) - un ensemble de circuits logiques/correspondant en nombre au nombre d'emplacements de rangées, chacun des cir- cuits logiques étant connecté audit circuit décodeur pour valider les pastilles. de mémoire adressables, à différents emplacements parmi les emplacements de rangées, en conformité avec les signaux de sélection; (20124, 20-144 o 20-_ 64 - un circuit logique/onnecte au cicui 64écodeur pour combiner logiquement des signaux prédéterminés parmi les-signaux de sélection, pour engendrer au moins un signal de sélection alterné; et, (s3) /(20-4fremier commutateur/connecté audit circuit (i0-124) remier (20200) logique/et à un premier ensembleddudit ensemble de circuits logiques, ledit commutateur étant agencé pour transmettre, en position prédéterminée, ledit signal de sélection alterné au premier des circuits logiques, pour valider les pastilles de mémoire ayant une seconde capacité de mémoi.re qui sont positionnees seulement au moins à un premier emplacement des B. 6.996 US/DC emplacements de rangées physiques, pour produire la même extension prédéterminée d'espace mémoire adressable précédem- ment fourni par les pastilles de mémoire ayant la première capacité. 2. Sous-unité de mnoire selon la revendication 1, caractérisée en ce que ladite seconde capacité de mémoire est très supérieure à la première capacité de mémoire; - 3. Sous-unité de mémoire selon la revendication 2, caractérisée en ce que chaque pastille dudit nombre de pastilles de mémoire de la première capacité de mémoire présente une capacité égale à un quart de la capacité dudit nombre de pastilles de mémoire ayant la seconde capacité de mémoire. 4. Sous-unité de mémoire selon la revendication 1, caractérisée en ce que le p[ ier et le second commutateurs comprennent un commutateur/à élection manuelle ayant une première et une seconde positions, ledit commutateur étant mis dans la première position seulement quand ledit segment de mémoire est garni avec des pastilles de mémoire ayant la première capacité et ledit commutateur étant mis dans la seconde position seulement quand ledit segment de mémoire est garni avec des pastilles de mémoire ayant la seconde capacité de mémoire. 5. Sous-unité de mémoire selon la revendication 4, caractérisée en ce que les première et seconde positions du commutateur correspondent respectivement aux positions ouverte et fermée de ce commutateur. 6.-Sous-unité de mémoire selon la revend4cation 4, caractérisée en ce que ledit circuit logique/comprend une porte ET ayant un certain nombre de bornes d'entrée et une borne de sortie, ledit nombre de bornes d'entrée étant prévu pour combiner logiquement les signaux prédéterminés parmi les signaux de sélection engendrés par le c rcuit déco- deur spécifiant la sélection des pastilles de mémoire positionnées dans un emplacement de rangée autre que le premier emplacement desdits emplacements de rangées, et B. 6.996 US/DC ladite borne de sortie étant connectée en série avec ledit commutateur & sélection manuelle et avec le premier circuit logique de l'ensemble de circuits logiques, ladite porte ET engendrant ledit signal de sélection alterné pour valider l'accès aux pastilles de mênoire du premier emplacement des emplacements de rangées physiques, en réponse & l'ensemble des signaux de sélection. 7. Sous-unité de mémoire selon la revendication.4, caractérisée en ce qu'elle comprend en outre: (SlS2 Ou S8 - un second commutateur/c.sn necté er seérie avec le circuit décodeur et avec le circuit logique, ledit second commutateur interdisant, quand il est mis sélectivement dans une position prédéterminée, la transmission d'au moins un signal prédéterminé de l'ensemble des signaux de sélection, au circuit logique, en modifiant la capacité de mémoire dudit segment. 8. Sous-unité de mémoire selon la revendication 7, caractérisée en ce queledit second commutateur comprend: À* - un certain nombre de commutateurs/à s1él'ct on manuelle ayant une première et une seconde position, chaque commutateur étant connecté pour envoyer un signal différent de l'ensemble de signaux de sélection au circuit logique, lesdits commutateurs étant mis dans ladite première position seulement quand ladite section de mémoire est garnie avec les pastilles de mémoire ayant la première capacité de mémoire et lesdits commutateurs.étant mis dans la seconde position seulement quand ladite section de mémoire est garnie avec les pastilles de mémoire ayant la seconde capacité de mémoire, pour modifier la capacité de mémoire dudit segment. 9. Sous-unité de mémoire selon la revendication 8, caractérisée en ce que lesdites première et seconde positions correspondent respectivement aux positions fermée et ouverte- dudit nombre de commutateurs. 10. Sous-unité de mémoire selon la revendication 8, caractérisée en ce que ledit nombre de commutateurs est égal à un et que ladite capacité de mémoire du segment est B. 6.996 US/DC modifiée pour produire un segment ayant les trois-.quarts de la capacité. 11. Sous-unité de mémoire selon la revendication 8, caractérisée en ce que ledit nombre de commutateurs est égal à deux et que ladite capacité de ménoire dudit segment est modifiée pour produire un segment ayant la moitié de la capacité. 12. Sous-unité de mémotrocuénstiu6e par une plaquette À u14, 20.1 ZU;18, 20-20,.20-26) de mémoire comprenant une section de commande et une section de mémoire/qui. comporte un nombre prédéterminé d'emplacements de rangées de pastilles de mémoire pour produire une extension prédéterminée d'espace mémoire adressable, caractérisée en ce que ladite section de mémoire comprend (RAM) (RAM) - un certain nombre de pastilles de mémoire/adressa- bles ayant une de deux capacités de mémoire différentes, - chacune dudit nombre de pastilles de mémoire adressables ayant une première capacité de mémoire et étant positionnée a chacun - desdits emplacements de rangées (Rang 1lrang 7); et, en ce que ladite section de commoCOpc dd2O160) - un certain nombre de circuits décodeurs connectes pour recevoir une partie d'un ensemble de signaux d'adresse de rangée, chacun des circuits décodeurs étant agencé pour engendrer un ensemble de signaux de sélection, en réponse aux signaux d'adresse de rangée; (20-200 a 20-214) - un premier ensemble de circuits logiques/correspon- dant en nombre audit nombre prédéterminé d'emplacements de rangées, chacun des circuits logiques étant connecté à un cir- cuit prédéterminé parmi les circuits dudit nombre de circuits décodeurs, pour valider les pastilles de mémoire adressables à un emplacement correspondant des emplacements de rangées, en réponse aux signaux de sélection provenant d'un circuit prédé- terminé dudit nombre de circuits décodeurs: (2b-124, 20-144, 20-164) - un second ensemble de circuits logiques/correspon- dant en nombre au nombre de circuits décodeurs, chaquecircuit logique étant connecté à un circuit différent parmi les cir- cuits dudit nombre de circuits décodeurs, pour combiner B. 6.996 US/DC logiquement des signaux prédéterminés parmi les signaux de sélection, pour engendrer au moins un signal de sélection alterné; et, (S3 - S7) - un ensemble de premiers commutateurs/correspondant en nombre au nombre de circuits décodeurs, chaque commutateur étant connecté à un circuit correspondant du second ensemble de circuits logiques et à un circuit correspondant du premier ensemble de circuits logiques, ledit ensemble de commutateurs étant agencé pour envoyer dans une position prédéterminée, les signaux de sélection alternés aux circuits correspondants du premier ensemble de circuits logiques, pour valider des pastilles de mémoire ayant une seconde capacité de mémoire, positionnees seulement en des emplace- ments prédéterminés desdits emplacements de rangees physiques, pour produire au moins la même extension prédéterminée- d'espace mémoire adressable que les pastilles de mémoire ayant ladite première capacité de mémoire. 13. Sous-unité de mémoire selon la revendication 12, caractérisee en ce que ladite seconde capacité de mémoire est très supérieure à ladite première capacité de mémoire. 14. Sous-unité de mémoire selon la revendication 12, caractérisee en ce que chaque pastille dudit nombre de pas- tilles de mémoire de la première capacité de mémoire présente une capacité égale à un quart de la capacité dudit nombre de pastilles de mémoire ayant ladite seconde capacité de mémoire. 15. Sous-unité de mémoire selon la revendication 12, caractérisee en ce que chacun des commutateurs dudit ensemble de premiers commutateurs comprend un commutateur à sélection manuelle ayant une première et une seconde positions, ledit commutateur étant mis dans la première position seulement quand ladite section de mémoire est garnie avec les pastilles de mémoire ayant la première capacité de mémoire et ledit commutateur étant mis dans la seconde position seulement quand la section de mémoire est garnie avec les pastilles de mémoire ayant la seconde capacité de mémoire. 16. Sous-unité de mémoire selon la revendication 15, caractérisee en ce que lesdites première et seconde positions B. 6.996 US/DC des commutateurs correspondent respectiyement aux positions ouverte et fermée desdtts commutateurs. 17, Sous-unité dé mémoire selon la revendication 15, caractérisée en ce que cha crcut logique du second CT22-4 '20-:.164) ensemble de circuits logiques/comprend une porte ET ayant un certain nombre de bornes d'entrée et une borne de sortie, ledit nombre de bornes d'entrée étant prévu pour combiner logiquement lesdits signaux prédéterminés des signaux de sélection engendrés par l'un des circuits décodeurs, qui spécifient la sélection des pastilles de mémoire positionnées dans un emplacement de rangée autre qu'un premier emplacement d'un groupe des emplacements de rangées, ladite borne de sortie étant connectée en série avec un commutateur correspon- dant des commutateurs à sélection manuelle et avec-un premier circuit d'un groupe correspondant du premier-ensemble de circuits logiques connecté à l'un des circuits décodeurs, ladite porte ET étant agencée pour engendrer ledit signal de sélection alterné pour valider les pastilles de mémoire d'un emplacement parmi les emplacements prédéterminés de rangées physiques, en réponse à l'ensemble de signaux de sélection provenant dudit circuit décodeur. 18. Sous-unité de mémoire selon la revendication 15, caractérisée en ce qu'elle comprend en outre - un ensemble de seconds commutateurs connectés en série à des circuits différents dudit nombre de circuits décodeurs et du second ensemble de circuits logiques, l'en- semble de seconds commutateurs interdisant, quand ils sont mis sélectivement dans une position prédéterminée, la trans- mission d'un signal prédéterminé de l'ensemble de signaux de sélection aux circuits correspondants du second ensemble de circuits logiques, pour modifier la capacité de mémoire de segments correspondants de la section de mémoire. 19. Sous-unité de mémoire selon la revendication 18, caractérisée en ce que chacun des seconds commutateurs dudit (S1 S2, 58) ensemble comprend un certain nombre de commutateursàa sélection manuelle ayant une première et une seconde position, chaque commutateur étant connecté pour transmettre un signal B. 6.996 US/DC différent de l'ensemble de signaux de sélection, à un circuit correspondant du second ensemble de circuits logiques, lesdits commutateurs étant mis dans la première position seulement quand la section de mémoire est garnie avec les pastilles de mémoire ayant la première capacité de mémoire et les commutateurs étant mis dans la seconde position seulement quandla section de mémoire est garnie avec les pastilles de mémoire ayant la seconde capacité de mémoire, pour modifier ladite capacité d'un segment correspondant parmi lesdits segments. 20. Procédé pour augmenter la capacité d'une sous-unité de mémoire par utilisation d'un seul.type (20-2) plaquette, ladite plaquee t comprenant une section de mémoire/ (20- i4, 70-16, 20-18, 20,26} et une section de commande, ladite section de mémoire comportant un certain nombre d'emplacements de rangées pour disposer un certain nombre de pastilles de mémoire adressa- bles d'une première capacité de mémoire et pour produire une extension prédéterminée d'espace mémoire adressable, ladite section de commande comprenant un certain nombre de circuits décodeurs, agencés chacun pour engendrer un ensem- ble de signaux de sélection, en réponse à une adresse de rangée et un premier ensemble de circuits logiques corres- pondant en nombre, au nombre d'emplacements de rangées, les circuits logiques étant connectés à des circuits correspon- dants des circuits décodeurs, pour valider les pastilles de mémoire adressables à des rangées différentes des rangées, ledit procédé étant caractérisé en ce qu'il consiste à _ connecter chaque cir oqique d'un second ON 4 2Z) i-I4,4f nt de ensemble de circuits logiques,/à un circuit erent des circuits décodeurs, pour combiner logiquement des signaux prédétermines parmi les signaux de sélection et pour engen- drer au moins un signal de sélection alterné; - conne çer chaque commutateur d'un premier ensemble S S2s8) de commutateurs/entre2un8 circuit correspondant du second ensemble de circuits logiques et un circuit prédéterminé du premier ensemble de circuits logiques; positionner le premier ensemble de commutateurs B. 6,996 US/DC dans une position prédéterminée, pour transmettre les si9naux de sélection alternés au premier ensemble de circuits logiques; et, - modifier ladite section de mémoire pour qu'elle ne comprenne que des pastilles de mémoire de fatible coût et ayant une capacité de mémoire très supérieure. audit nombre de pastilles de mémoire de la première capacité de mémoire, à des emplacements prédéeterminés parmi les emplacements de rangées, pour produire au moins la même extension prédéterminée. 21. Procéde selon la revendication 20, caractérisé en ce qu'il consiste en outre à; (53 - S7) - connecter un second ensemble de commutateurs en série avec lesdits circuits décodeurs et le second ensemble de circuits logiques; et, - positionner ce second ensemble de commutateurs dans une position prédéterminée, pour interdire la transmis- sion de signaux prédéterminés parmi les signaux de sélection au second ensemble de circuits logiques, pour modifier la capacité de mémoire de segments différents de la section de mémoire. B. 6.996 US/DC