Brevet FR2453575A1 — publié le 19801031

La présente invention concerne un équipement de signalisation multifréquence à commande centralisée piloté par un microprocesseur. L'équipement de signalisation selon l'invention est destiné diminuer le nombre et le coût des organes de signalisation multifréquence équipant les centraux de télécommunications de type spatial tout en améliorant le temps de traitement relatif à la détection des signaux. Actuellement ces centraux sont équipés d' émetteurs-récepteurs de signaux multifréquence appelés encore auxiliaires ou signaleurs multifréquences tels que par exemple ceux décrits dans le brevet français 2. 191.827. Les enregistreurs ont recours aux auxiliaires multifréquence par l'intermédiaire de chercheur d'auxiliaires pour contrôler les échanges de signaux multifréquence ; on compte pour un central par exemple 80 auxiliaires multifréquences et décimaux pouvant être accessibles à 60 enregistreurs par le chercheur d'auxiliaires. Un central de ce type est décrit dans un article de la revue COMMUTATION ET ELECTRONIQUE NO 29, Avril 1970 (pages 67 à 81, voir les figures 1 et 6 pages 68 et 72).Jusqu'à présent les appels en provenance des jonctions utilisant la signalisation multifréquence entrainaient pour l'enregistreur l'obligation, d'une part, de rechercher, via un chercheur, un auxiliaire multifréquence disponible et, d'autre part, de contrôler les signaux transmis par ledit auxiliaire (transcodage et enregistrement en code m parmi n des signaux multifréquence). Ces opérations ajoutées au temps de réponse des relais d'enregistrement, contribuaient à ralentir la cadence des échanges de signaux entre le signaleur multifréquence du central de départ et celui d'arrivée. Le but de ltéquipement de signalisation multifréquence selon l'invention est de diminuer le nombre des organes d'émission et de réception multifréquence du central et de supprimer les chercheurs d'auxiliaires multifréquence. L'invention a pour objet un équipement de signalisation multifréquence à commande centralisée pour centraux de télécommunications, comportant un ensemble émetteur de fréquences et un ensemble récepteur de fréquences, ce dernier comprenant deux récepteurs, l'un spécialisé à la réception des signaux de fréquence de contrôle, l'autre étant spécialisé à la réception des signaux de fréquence de coude, caractérisé par le fait que l'ensemble émetteur de fréquences et l'ensemble récepteur de fréquences sont reliés à n interfaces de lignes par 1 'intermédiaire respectivement de n commutateurs d'émission et d'un commutateur de réception, les sorties dudit ensemble récepteur accèdant à un microprocesseur qui est en relation avec lesdits commutateurs d'émission et de réception, de manière à piloter les échanges de signaux multifréquences sur les lignes entrantes et sortantes du central via lesdits interfaces de ligne par prélèvement par le commutateur de réception d'un échantillon de chaque signal analogique et traitement desdits échantillons par un nombre minimum de récepteurs de fréquences. L'équipement selon l'invention peut comporter en outre au moins l'une des caractéristiques suivantes Le commutateur de réception est constitué de quatre multiplexeurs à 2n entrées, les termineurs de lignes amont et aval d'un interface de ligne quelconque ayant leurs sorties respectives multiplées sur les entrées de chaque multiplexeur dont la sortie respective attaque un récepteur. Chaque second récepteur des signaux de fréquences de code FO, F1,... Fj comporte un circuit de filtrage par fréquence de code, les entrées desdits circuits étant reliées en point commun à la sortie d'un multiplexeur de réception, via un filtre coupe-bande, chaque premier récepteur des signaux de fréquence de contrôle ayant leur entrée reliées à la sortie dlun multiplexeur de réception via un filtre passe-bande et l'ensemble desdits -récepteurs transférant en sorties des signaux logiques à un microprocesseur sur demande de celui-ci par adressage sélectif des entrées desdits multiplexeurs. Un circuit de décharge de condensateurs a son entrée reliée au bus du microprocesseur et sa sortie reliée en parallèle au condensateur de chaque circuit de filtrage des récepteurs de manière à écourter le temps de réemploi desdits circuits. Chaque commutateur d'émission comporte une paire de circuits multiplexeurs dont chaque entrée est reliée à un générateur de fréquence de l'ensem- ble émetteur, la sortie du premier circuit multiplexeur étant reliée à une entrée d'émission du termineur de ligne amont et la sortie du second circuit multiplexeur étant relié à une entrée d'émission du termineur aval de l'interface de ligne de rang correspondant audit commutateur d'émission. Les entrées des commutateurs d'émission et de réception sont adressées par le microprocesseur via un bus et des registres de sélection en émission et en réception, et les sorties des récepteurs sont reliées audit bus via des circuits à-portes. Les caractéristiques et avantages de l'invention apparattront bien de la description ci-après d'un exemple de réalisation donné en liaison avec les figures du dessin annexé dans lequel - la figure 1 représente schématiquement un équipement de signalisation multifréquence selon l'invention - la figure 2 donne le détail du raccordement des entrées-sorties des termi- - neurs d'un interface de ligne avec les commutateurs d'émission et de réception - la figure 3 donne le détail de la constitution dtun circuit multiplexeur (MEA ou MEB) d'un commutateur d'émission (CE) - la figure 4 est un chronogramme illustrant l'émission d'un signal de code par 11 équipement selon l'invention et la réception de la fréquence de contrôle transmise en retour par le centre distant récepteur dudit signal de code - la figure 5 est un chronogramme illustrant la réception d'un signal de code transmis par un centre distant et l'émission en retour de la fréquence de contrôle vers ledit centre - la figure 6 est un chronogramme illustrant le traitement par un même récepteur de plusieurs signaux de codes reçus sur plusieurs interfaces de lignes L'équipement de signalisation multifréquence selon l'invention représenté sur la figure 1 comporte n interfaces de lignes IL1 à ILn, chacun desdits interfaces pouvant être commuté sélectivement d'une part, à l'un des récepteurs de deux ensembles de réception ER1, ER2 par l'intermédiaire d'un commutateur de réception CR et, d'autre part, à un ensemble émetteur multifréquence EME par l'intermédiaire de n commutateurs d'émission CE1 à CEn. Les ensembles de réception ER1, ER2 comportent chacun deux récepteurs spécialisés, l'un (R1, R3) destiné à la réception de la fréquence de contrôle, l'autre (R2, R4) destiné à la réception des fréquences du code de signalisation. Le code dont il est fait ici référence à titre d'exemple est le code multifréquence SOCOTEL caractérisé par la transmission de signaux de deux fréquences parmi j et dont chaque signal reçu fait 11 objet d'un accusé de réception renvoyé à la source distante émettrice sous forme d'une fréquence dite de contrôle. Ce code est décrit dans la revue COMMUTATION ET ELECTRONIQUE N04 d'avril 1963. Le commutateur de réception CR comporte quatre multiplexeurs MR1 à MR4 à 2n entrées chacun. Les sorties R1.1 et R2,1 des termineurs de ligne amont T1 et aval T2 de l'interface de ligne IL1 sont multiplées respectivement sur les premières et seconde entrées des multiplexeurs MR1 à MR4, les sorties R1.2 et R2.2. de l'interface de ligne IL2 (non représenté) étant multiplées respectivement sur les entrées 3 et 4 desdits multiplexeurs, etc., les aorties R1.n et R2.n de l'interface de ligne ILn étant respectivement reliées aux entrées 2n-1 et 2n desdits multiplexeurs. Les sorties S1 et S3 des multiplexeurs MR1 et MR3 sont respectivement reliées aux entrées des récepteurs de fréquence de contrôle R1, R3 par l'intermédiaire d'un filtre passe-bande FPB dont le rôle est de laisser passer la fréquence de contrôle au détriment des fréquences de code. Les sorties S2 et 54 des multiplexeurs NR2 et MRII sont respectivement reliées aux entrées des récepteurs R2, R4 de fréquences de code par l'intermédiaire d'un filtre coupe-bande FCB dont le rôle est de laisser passer les fréquences de code et de s'opposer au passage de la fréquence de contrôle. Les récepteurs R1 et R3 comportent chacun un circuit de filtrage CFc de la fréquence de contrôle. Les récepteurs de code R2 et R4 comportent chacun des circuits de filtrage CFO, CF1,... CFj des fréquences FO, F1... Fj des signaux de code, un signal de code étant caractérisé par la transmission de 2 fréquences parmi j. Les entrées des circuits de filtrages CF0 à CFj sont reliées en point commun à la sortie du filtre coupe-bande et les sorties des récepteurs R1 à R4 sont reliées, via des circuits à portes CP, au bus MP d'un microprocesseur MP. Le microprocesseur utilisé ici est, à titre d'exemple, le 8080 de la société Intel. Comme représenté sur la figure 2, chaque interface de ligne IL1 comporte une paire de termineurs amont et aval T1, T2, chaque termineur ayant d'une part une sortie R1i, B2i multiplée respectivement sur les entrées i et i+1 d'unités de commutation MUR 1 à MR4 du commutateur de réception CR et une entrée Eli, E2i reliée à un commutateur d'émission CEi, et d'autre part une paire de bornes al b1, a2 b2 de raccordement aux circuits entrants et sortants du central. Chaque commutateur d'émission tel que CEi comporte une paire de circuits multiplexeurs MEAi, MEBi dont les sorties respectives attaquent les entrées d'émission El.i et E2.i des termineurs T1 et T2 d'un interface de ligne ILi. Un circuit multiplexeur tel que MEAi ou MEBi (figure 3) comporte 3 multiplexeurs BM1, BM2 BM3 dont les sorties SM1, SM2, SM3 sont reliées en point commun SAi ou SBi via leur amplificateur respectif AMPLI, AMP2, AMP3. Les sorties SA1 et SB1 des circuits multiplexeurs MEA1 et MEB1 du commutateur d'émission CE1 sont reliées aux entrées d'émission E1.1 et E2.1 des termineurs T7 et T2 de l'interface de ligne IL1. De même les sorties SAn et SBn du commu- tateur d'émission CEn sont reliées aux entrées Eln et E2n de l'interface de ligne ILn.Les entrées des multiplexeurs BM1 et BM2 regoivent en permanence les fréquences de code FO, F1, F2, F4, F7, F11 provenant de générateurs de fréquences de l'ensemble émetteur EME. Les entrées du multiplexeur BM3 reçoivent également dudit ensemble la fréquence de contrôle FC et diverses tonalités TNl, TN2..2N eC telles que par exemple, les tonalités régionale et nationale d'invitation à numéroter, d'acheminement. Les entrées 1 à 2n de données des multiplexeurs MR1 à MR4 du commutateur de réception CR sont sélectionnées par des adresses transmises par le microprocesseur MP via le bus BMP et des registres 5R1 (non représenté) à SR4 sur les entrées de sélection SL desdits multiplexeurs.De même les entrées des circuits multiplexeurs MEA, MEB des commutateurs d'émission CE sont sélectionnées via ledit bus BMP et des registres SEA, SEB. Le microprocesseur HP est en liaison via le bus BMP avec un circuit CDC de décharge de condensateurs dont la sortie est reliée en parallèle à des entrées auxiliaires EA des circuits de filtrage CF0 à CFj des récepteurs Rz et R4. Le circuit CDC est constitué par un amplificateur à transistor commandé par le microprocesseur dès la présentation des circuits de filtrage et de détection.Cette commande est amplifiée par le circuit CDC et prolongée ttAnt1 nn via les entrées EA des circuits de filtrage et deZiifoune arcature du condensateur de chacun desdits circuits : elle provoque la décharge des condensateurs ayant opéré, ceci afin d'écourter le temps de réemploi desdits circuits rendus ainsi disponibles pour le traitement des prochains signaux reçus sur les interfaces de lignes. En plus de ses fonctions de traitement des informations décodées et de distribution de la signalisation par la commande des multiplexeurs d'émission et de réception de l'équipement de signalisation selon l'invention, le microprocesseur assure également une partie de l'exploitation du central par l'intermédiaire d'interfaces connectés au bus BMP mais n'entrant pas dans le cadre de la présente invention : ce sont par exemple, les interfaces des voies de marquages IVM et les interfaces d'enregistreurs IE1 à IEn (représentés en pointillés figure 1) dont le rôle est d'assumer les échanges d'informations entre le microprocesseur et la chaîne des organes de marquage et de commutation du central. L'équipement de signalisation multifréquence selon l'invention fonctionne comme expliqué ci-après. Emission d'un signal de code et réception de la fréquence de contrôle (Fig 4) Les générateurs des fréquences FO à F11 débitent en permanence sur les entrées EO à E5 des bottiers multiplexeurs BM1 et BM2 (fig.3). Supposons qu'un signal de code constitué des fréquences FO et F1 soit à émettre vers un centre distant en empruntant un interface de ligne de rang i (ILi). Le microprocesseur MP a connaissance, par des moyens d'identification situés dans le central et n'entrant pas dans le cadre de l'invention, de l'identité i de l'interface de ligne que doit emprunter le signal à émettre. Afin d'émettre les fréquences FO, F1, le microprocesseur adresse l'entrée EO du multiplexeur BM1 et l'entrée El du multiplexeur BM2, lesdites fréquences étant mixées en sorties SAi du circuit multiplexeur MEAi pour une émission en amont (ou en sortie SBi de NEBi pour une émission en aval). Le centre amont ayant reçu le signal de code, envoie en retour la fréquence de contrôle FC qui est délivrée en sortie Rl.i de l'interface ILi. Un échantillon eFC de cette fréquence de controle est prélevé en sortie S3 du multiplexeur MR3 par l'adressage ad.i de entrée i dudit multiplexeur effectué par le microprocesseur MP via le bus BMP, le registre SR3, et les entrées SL du multiplexeur MR3. En effet, dès 1a fin d'émission du signal de code, le microprocesseur déclenche un cycle de scrutation de la sortie Rl.i, ledit cycle étant constitué de deux signaux successifs adl.i, ad2.i de période T, adl contrôlant la présence de la fréquence de contrôle et ad2 contrôlant la coupure de ladite fréquence.Le signal -dFC délivré en sortie du récepteur R3 avertissant le microprocesseur de la détection de l'échantillon de fréquence de contrôle prélevé, ce dernier supprime l'adressage-afO, afl qui coupe l'émission du signal de code SC. Le centre distant ne recevant plus SC supprime FC. A l'ouverture du multiplexeur MR3, une impulsion sur le circuit de décharge CDC permet la décharge de l'ensemble filtre-détecteur du récepteur R3 Réception d'un signal de code et émission de la fréquence de contrale (Fig. 5) Soit la réception d'un signal de code SC constitué par exemple des fréquences F1 et F2 délivrées en sortie R1.k de l'interface de ligneIL.k. Le microprocesseur MP ayant connaissance de l'arrivée imminente dudit signal en sortie R1.k déclenche, comme dans le cas précédent son cycle de scrutation : adressage de l'entrée k du multiplexeur MR2 par des signaux de durée t de période T. Durant le premier adressage adl.k s'effectue l'échan- tillonnage eSC du signal de code SC délivré en sortie S2 du multiplexeur MR2, le second adressage ad2.k contrôlant la disparition du signal de code en sortie Rl.k. A chaque adressage du multiplexeur MR2, une impulsion sur le circuit de décharge permet la décharge de l'ensemble filtre-détecteur du récepteur R2. Les fréquences F1 et F2 présentes dans l'échantillon eSC sont respectivement détectées par un signal logique d.F1, d.F2 délivré en sortie de deux circuits de filtrage CF1, CF2. En fin de détection, le microprocesseur adresse l'entrée EO du multiplexeur BM3 (figure 3) sur laquelle est présentée la fréquence de contrôle de manière à commuter en émission ladite fréquence eFC sur l'entrée El.k de l'interface de ligne IL.k. Le centre distant recevant la fréquence de contrôle, supprime l'émission du signal de code SC. Le microprocesseur, constatant la disparition dudit signal lors du second signal de scrutation ad2.k, supprime l'adressage de l'entrée (EO.BM3) d'émission de la fréquence de contrôle. La figure 6 donne un exemple de traitement de signaux de code délivrés en parallèle à des instants rapprochés, par plusieurs interfaces de ligne, de telle sorte que, au moins une portion de chaque signal est reçue simultanément. Ainsi, le signal SC1 composé des fréquences FO et F1, délivré en premier en sortie R1.e de l'interface de ligne ILe est échantillonné eSC1 en premier adressage adl de l'entrée e du multiplexeur MR2, puis détecté en sortie SCFO et SCF1 des circuits de filtrage CFO et CE1 (signaux d.FO, d.F1). Le signal SC3 (fréquences F1 ét F2) délivré en seconde position en sortie R2.i de l'interface ILi est échantillonné eSC3 en premier adressage adl de l'entrée i+l du multiplexeur MR2, puis détecté en sortie SCF1 et SCF2 (signaux dF1, dF2). Le signal SC6 (fréquences F2, F4) délivré en troisième n'est pas échantillonné par le premier signal d'adressage adk qui ne peut adresser qu'une fraction de l'échantillon. Le microprocesseur constatant l'absence de signal lors du premier signal d'adressage adk, recommence son cycle d'adressage de l'entrée k de l'interface ILk.Le signal de code SC6 est échantillonné e.SC6 lors du premier signal d'adressage adlk suivant, puis détecté en sortie SCF2 et SCF4 (signaux dF2, dF4). Les fonctions de l'équipement de signalisation multifréquence sont résumées dans les tableaux 1A, 1B et 2A, 2B donnés ci-après - les tableaux 1A et 1B donnent l'algorithme des commandes entrées-sorties du microprocesseur relatives à l'équipement de signalisation pour traiter une communication d'arrivée - les tableaux 2A et 2B donnent l'algorithme des commandes entrées-sorties du microprocesseur relatives à 1 'équipement de signalisation pour traiter une communication de départ. TABLEAU 1A Indication prise Enregistreur i en MF I I Ouverture ND3;Si pour émission invitation à transmettre + armement temporisation I Présentation ILi sur R1 ou R3 (ouverture MR1 ou MR3) 1 I I/ Réception fréquel de contrôle v " emporisati, Fermeture 7| \ / L t I tn de la fréquenoe WON PLUTE ~I de contrôle L-, OUI > f Présentation ILi sur R 2 ou 14 (ouverture MR2 ou MR4) ( Béception du .BON code d'accès 1 OUI m 1B TABLEAU: 1B lA L I I I Ouverture MEB1 émission fréquence de controle + armement temporisation i 1I I Oue.tlure MR2 ou UT OUI / Débordemen OUI l s F 1 \ / Fin fréquence de &verbar; \ / contrôle (FC) l y i . s OuvertureMR2ouMR4 P1LuB Réception chirPre ) NON I OUI E LEoission FC + armemeI I temporisation Débordement N teporlsation/ bPbL a/ ifc 1 FIN TABLEAU 2A Réception Invitation à transmettre . i~ s t I I Ouverture MEBn Emission Emission code d'accès (CA) + + armement temporisation 1 Présentation ILi sur R1 ou R3 (ouverture MR1 ou MR3) I I) NorY / Réception fréqueace J \decoo41oe 1S I I1 NoJ 1013 Fermeture MEBn (arrêt émissiqn CA) FAUTE S FAUTE &verbar; ; reception FC I OUI I Ouverture MEBn L Emission chiffre + armement temporisation I (1 7 I R1 Présentation ILI sur L (ouverture MRI ou MR3) NON jl " -Cepti'io FC OUI (3) (2) TABLEAU 2B (3) (2) Fin émission chiffre (fermeture NHBn) 1 ,(sao ( CFin réception FC NOIJ Fermeture MB1 ou MR3 PL(PILC~ OUI 7 Fin émission Numérotation REVENDICATIONS 1/ Equipement de signalisation multifréquence à commande centralisée pour centraux de télécommunications, comportant un ensemble émetteur de fréquences et un ensemble récepteur de fréquences, ce dernier comprenant deux récepteurs, l'un spécialisé à la réception des signaux de fréquence de contrôle, l'autre étant spécialisé à la réception des signaux de fréquences de code, caractérisé par le fait que l'ensemble émetteur de fréquences (EME) et l'ensemble récepteur de fréquences (ER1) sont reliés à n interfaces de lignes (IL1 à ILn) par l'intermédiaire respectivement de n commutateurs d'émission (CE1 à CEn) et d'un commutateur de réception (CR), les sorties dudit ensemble récepteur accèdant à un microprocesseur (MP) qui est en relation avec lesdits commutateurs d'émission et de réception, de manière à piloter les échanges des signaux multifréquences sur les lignes entrantes et sortantes du central via lesdits interfaces de ligne par prélèvement par le commutateur de réception d'un échantillon de chaque signal analogique et traitement desdits échantillons par un nombre minimum de récepteurs de fréquences. 2/ Equipement selon la revendication 1, caractérisé par le fait qu'il comporte deux ensembles récepteurs de fréquences (ER1, ER2) comportant chacun un récepteur (R1, R3) à circuit de filtrage (CFC) spécialisé à la détection de la fréquence de contrôle et un récepteur (R2, R4) à circuits de filtrage (CF0, CF1,...CFJ) spécialisé à la détection des fréquences (F0, F1...FJ) du code multifréquence. 3/ Equipement selon revendication 1, caractérisé par le fait que chaque interface de ligne (IL1) comporte une paire de termineurs amont et aval de ligne (T1, T2), chaque termineur ayant d'une part une sortie (Ri) multiplée respectivement sur les entrées i et i+1 d'unités de commutation du commutateur de réception (CR) et une entrée (Ei) reliée à un commutateur d'amission (CEi), et d'autre part une paire de bornes (al-bl, a2-b2) de raccordement aux circuits entrants et sortants du central. 4/ Equipement selon les revendications 1, 2 et 3, caractérisé par le fait que les commutateurs d'émission et de réception sont réalisés au moyen de circuits multiplexeurs (MEA, MR) dont les entrées de données sont adressées en parallèle par ledit microprocesseur- via un bus (BMP) et des registres. 5/ Equipement selon les revendications 1 et 4, caractérisé par le fait de chaque multiplexeur d'une paire de circuits multiplexeurs (MEA, MEB) d'un commutateur d'émission comporte trois multiplexeurs dont les trois sorties sont reliées en point commun (SA ou SB) à une entrée (El ou E2) d'un termineur de ligne (T1 ou T2) correspondant, et dont les entrées sont reliées en permanence aux générateurs de fréquences de l'ensemble émetteur (EME) à raison d'une entrée par générateur, les entrées de deux multiplexeurs étant reliées en parallèle à des générateurs de fréquences de code et le troisième multiplexeur ayant une entrée reliée à un générateur de la fréquence de contrôle et ses autres entrées reliées à des générateurs de tonalités. 6/ Equipement selon la revendication 1, caractérisé par le fait que le commutateur de réception (CR) est constitué de quatre multiplexeurs (Mlii à MR4) à 2n entrées chacun, les entrées impaires (ou paires) de même rang desdits multiplexeurs étant reliées en point commun aux sorties (R1) des termineurs de lignes amont (T1) des interfaces de ligne de rang correspondant et les entrées paires (ou impaires) de même rang desdits multiplexeurs étant reliées en point commun aux sorties (R2) des termineurs de ligne aval (T2) desdits interfaces de ligne. 7/ Equipement selon la revendication 6; caractérisé par le fait que lesdits récepteurs (R1, R3) de fréquence de contrôle sont reliés respectivement à un multiplexeur (nu1, MR3) via un filtre passe-bande (FPB) et que lesdits récepteurs (R2, R4) des fréquences de code sont reliés respectivement à un multiplexeur (MR2, MR4) via un filtre coupe-bande (FCB), de manière à traiter spécifiquement par lesdits récepteurs les échantillons de signaux analogiques par lesdits multiplexeurs. 8/ Equipement selon les revendications f et 7, caractérisé par le fait que les entrées des circuits de filtrage (CFO à CFJ) de chaque récepteur (R2 et R4) des fréquences de code sont reliées en point commun à la sortie du filtre coupe-bande associé audit récepteur, les sorties de tous les récepteurs accédant au bus du microprocesseur de manière à transiérer vers celui-ci sous forme de signaux logiques dtidentité des signaux de fréquences échantillonnés. 9/ Equipement selon les revendications 1, 7 et 8, caractérisé par le fait que les circuits de filtrage et de détections des récepteurs comportent chacun une entrée auxiliaire (EA) reliée au condensateur desdits circuits et à la sortie d'un circuit de décharge (CDC) commandé via le bus (BMP) par le microprocesseur, afin de décharger les condensateurs des circuits de filtrage et de détection des récepteurs à chaque présentation desdits récepteurs de manière à écourter leur temps de réemploi.