Brevet FR2445554A1 — publié le 19800725

La présente invention concerne une machine informatique permettant d'effectuer des traitements internes et externes de données d'après les instructions d'un programme enregistré. Cette machine délivre des instructions interprêtées par un microprogramme implanté de façon permanente dans la machine. Cette machine informatique à programme interne est destinée à gérer des ensembles complets dont elle constitue le centre de décision et de traitement, lesdits ensembles pouvant assumer divers rôles tels que par exemple - le couplage d'une ou plusieurs unités physiques de petite ou moyenne dimension. - le prétraitement d'informations pour calculateurs principaux, - le rôle de calculateur principal dans des ensembles de moyenne ou grande dimension - le cumul de plusieurs des fonctions précédentes par hiérarchisation des niveaux de traitement. L'invention a pour but la réalisation d'une machine informatique susceptible d'agir sous le contrôle de micro-instructions selon trois modes de fonctionnement imbriqués - enchainement de différentes tâches microprogrammées ou programmées - traitement et manipulation des données échangées avec l'extérieur ou élaborées à l'intérieur de la machine elle-même - échanges avec l'extérieur de données, ordres, états et signaux de service. On connait des machines informatiques microprogrammées appelées encore calculateurs microprogrammés ou à code instruction variable. Ces machines font appel à une technique de réalisation du séquenceur central dtun ordinateur dans laquelle chaque instruction dite micro-instruction est interprêtée et exécutée sous le contrôle d'un programme appelé microprogramme, l'exécution d'une micro-instruction générant une ou plusieurs microcommandes. Ces machines se différencient selon deux techniques de microprogrammation l'une appelée microprogrammation horizontale et l'autre microprogrammation verticale. Dans la technique de microprogrammation horizontale, les microcommandes issues des différents champs d'une micro-instruction peuvent être générées à des phases différentes du déroulement de la micro-instruction mais la cadence de l'appel de chaque micro-instruction est fixe. Dans la technique de microprogrammation verticale les microcommandes d'une micro-instruction sont générées simultanément tandis que la cadence de l'appel de chaque micro-instruction est variable. Ces machines sont décrites dans le livre intitulé "Structure et fonctionnement des ordinateurs" de Jean-Pierre MEINADIER, libraire LAROUSSE voir le paragraphe 4 du chapitre VII ; notamment en 4-2-5 et les figures 25 et 26, page 203. Des structures de machines microprogrammées sont données en figure 27 page 206 et en figure 28 page 208. La machine informatique selon l'invention utilise de façon originale les techniques de programmation et de microprogrammation. L'invention a pour objet une machine informatique pour le traitement d'informations par des moyens logiques d'adressage, de mémorisation et de calcul comportant une structure de base organisée en deux niveaux de sousensembles et un milieu de communication entre ceux-ci, caractérisée par le fait que le premier niveau constituant une première unité à mémoire dite "machine horizontale" est interconnecté par l'intermédiaire d'un bus "fermé" c'est-à-dire ne véhiculant que des informations internes à la machine et détermine l'adresse de la prochaine micro-instruction en fonction de la présente et que le deuxième niveau constituant une deuxième unité à mémoire dite "machine verticale" est interconnecté par l'intermédiaire d'un bus ouvert sur le milieu extérieur et assure les microtraitements en fonction des micro-instructions élaborées par la machine horizontale, le milieu de communication entre les deux niveaux étant constitué principalement par un réseau d'échange comportant des organes communs avec les machines verticale et horizontale et des organes propres d'un réseau de transfert. Selon une caractéristique de l'invention, la machine horizontale délivre des micro-instructions à la machine verticale qui opère les microtraitements correspondants, lesdites machines horizontale et verticale constituant sans le concours du réseau d'échange un automate microprogramme. Selon une autre caractéristique de l'invention, le dépôt d'un programme dans la mémoire de la machine verticale, d'un microprogramme interprête des instructions dans la mémoire de la machine horizontale et l'intervention du réseau d'échange d'informations entre les machines horizontale et verticale permettent audit ensemble de constituer un processeur microprogramme. Selon encore une autre caractéristique de l'invention, le traitement d'une instruction de la mémoire de la machine verticale peut comporter trois phases de plusieurs micro-instructions appliquées aux différents niveaux - une phase de reconnaissance de l'instruction qui met en oeuvre d'une part la machine horizontale et le réseau d'échange, - éventuellement une phase d'adressage de la donnée à lire ou ranger en mémoire de la machine verticale qui met en oeuvre la machine verticale et le réseau d'échange - une phase d'exécution du traitement de l'information spécifiée par l'instruction qui met en oeuvre la machine verticale. D'autres caractéristiques et avantages de l'invention apparaîtront au cours de la description d'une forme de réalisation de l'invention donnée ci-après à l'aide des figures annexées suivantes - la figure 1 donne schématiquement la structure générale d'une forme de réalisation de machine informatique selon l'invention, - la figure 2 donne le format des micro-instructions applicables à la machine horizontale et à la machine verticale, - la figure 3 représente le dispositif de décodage du champ partiel générant les micro-commandes nécessaires aux entrées des données dans le bus de la machine horizontale en fonction ou non de conditions de test présentées par des indicateurs, - la figure 4 représente le réseau de transfert d'informations de la machine horizontale - la figure 5 représente les circuits de commande de positionnement des indicateurs, - la figure 6 représente le réseau pile et les circuits de commande du registre pile - la figure 7 représente le module de traitement des bits du registre permettant la détection du premier bit à 1 des données du registre, - la figure 8 donne les circuits d'adressage et de lecture d'une mémoire morte utilisable pour l'identification de caractères, - la figure 9 représente l'ensemble pile constitué par le réseau pile, la mémoire pile et le compteur pile, - la figure 10 représente les circuits de validation, et de traitement des demandes de suspension, - la figure 11 donne la composition des circuits internes du module de traitement des demandes de suspensions, - la figure 12 est un organigramme donnant les opérations successives nécessitées par la mise en oeuvre d'une suspension de microprogramme et la restauration du microprogramme suspendu, - la figure 13 est un diagramme qui donne un exemple de réalisation d'enchatnements de suspensions hiérarchisées, - la figure 14 représente les circuits d'aiguillage sur des liaisons communes d'un champ codé issu de la machine horizontale ou de la machine verticale et les circuits de distribution dudit champ sur des décodeurs de l'origine et de la destination de données à transférer en mode interne à la machine verticale ou en mode externe via un interface reliant la machine verticale à des périphériques, - la figure 15 donne le détail de l'interface entrées-sorties de la machine verticale, - la figure 16 donne l'articulation des circuits associés à la mémoire de la machine verticale pour la lecture et l'écriture de ladite mémoire, - la figure 17 représente l'ensemble des registres de travail et le bus vertical auquel ils sont rattachés, - la figure 18 représente l'unité arithmétique et logique et l'accumulateur responsables d'une grande partie des microtraitements, - la figure 19 représente les circuits de décalage à droite de l'accumulateur, - la figure 20 représente le module d'interruptions, - la figure 21 représente le module de déroutement pour les alarmes A. La figure 1 représente une machine informatique à programme interne MIP compren#ant, dans des encadrés en traits tiretés légers, une machine horizontale MNH et une machine verticale MNV.L'encadré en traits tiretés forts représente un réseau d'échange RSE qui est commun auxdites machines. La machine horizontale MNH comporte - une mémoire morte MC de 4 Kmots de 48 bite, modulable par blocs de 2K mots ; chaque mot stocké est repéssentatif d'une micro-instruction, l'ensemble des micro-instructions constituant le microprogramme, - un registre RMC relié aux sorties de données de la mémoire MC et constitué en deux parties principales - un sous-registre MCV contenant les champs codés utilisés pour commander la machine verticale, c'est-à-dire pour commander un traitement, ou un dialogue entrées-sorties avec un périphérique, - un sous-registre MCH contenant les champs codés pour commander la machine horizontale, c'est-à-dire pour réaliser ltenchalnement du microprogramme par adressage d'une nouvelle micro-instruction dans la mémoire MC, - un module de suspension MDS permettant le traitement de demandes de suspensions hiérarchisées, ledit module ayant accès par ses sorties aux entrées d'adresses de la mémoire MC, - un réseau RSH de transfert de combinaisons d'informations en provenance du registre RMC de la machine horizontale d'une part et d'un registre S de la machine verticale d'autre part, lesdites combinaisons permettant d'effectuer des éclatements fonction du registre S au cours d'un branchement d'adresse en mémoire MC, - un registre d'adresse mémoire séquentielle AMS associé à un additionneur +1 (ADH) permettant de délivrer à la mémoire MC l'adresse qui suit dans l'ordre séquentiel, - un bus horizontal BH de 12 bits sur lequel les organes précédents sont reliés en parallèle. La machine verticale MNV comporte - une mémoire vive ultra-rapide MUR d'une capacité de 16 kmots de 16 bits modulable par blocs de 2 Kmots ; chaque mot stocké est représentatif d'une instruction de programme ou d'une donnée ; la mémoire MUR contient un programme d'instructions, des données traitées et 16 registres programmables, - deux registres RM et S de 16 bits en relation avec la mémoire MUR, le registre RM étant un registre tampon pour le stockage temporaire de données avant leur inscription en mémoire ou leur extraction de la mémoire et le registre S recueillant les instructions de programme de la mémoire MUR, - un registre P de 16 bits, associé à un additionneur +1 (ADV) réalisant la fonction compteur ordinal, - un registre A, pouvant éventuellement se substituer partiellement au registre RMC pour la commande des entrées-sorties - un registre X à usage général - un registre accumulateur ACC associé à une unité arithmétique et logique UAL. Les registres spécialisés RM, P, A et ACC peuvent également servir à un usage général. - un bus vertical BV de 16 bits sur lequel les organes précédents sont reliés en parallèle, - des liaisons extérieurs LBV raccordées au bus BV d'une part, et à au moins une unité externe (non représentée) de couplage à des périphériques, d'autre part, - un réseau dit vertical RSV de transfert des informations du registre S vers le bus BV, ledit réseau assurant l'extraction, le masquage et le cadrage du champ desdites informations. Ce réseau permet de déposer dans le bus BV l'adresse des registres programmable de la mémoire MUR d'après l'interprétation de l'instruction contenue dans le registre. Le réseau d'échange d'informations RSE est associé à la fois à la machine horizontale et à la machine verticale. Il comporte, outre les réseaux R: et RSV indiqués précédemment, un réseau de transfert d'informations dit "réseau Pile" RSP car donnant accès à un registre Pile RGP. Le réseau pile assure le brassage, le masquage et le cadrage de champs de bits issus du registre S et du bus BV de la machine verticale ainsi que de registres MCA, AMS de la machine horizontale. Le registre pile a ses sorties reliées aux bus BH et BV et à une mémoire pile MP adressée par un compteur pile CP. La mémoire pile a pour rôle de sauvegarder des informations en provenance d'organes de la machine horizontale (AMS) ou de la machine verticale (registres de travail). Ladite mémoire comporte en sortie des liaisons renvoyant à l'entrée du réseau pile pour la restitution, via le registre pile et les bus BH et BV, des informations sauvegardées. La machine informatique MIP comporte également une horloge (non représentée) qui délivre une impulsion de 40 nanosecondes à chaque période de 240 nanosecondes, chaque période étant encore appelée temps machine ou cycle d'une micro-instruction. Au cours de chaque cycle a lieu un ou plusieurs microtraitements simultanés et un calcul de l'adresse de la prochaine microinstruction avec extraction de son contenu. Les machines horizontale et verticale (moins les mémoires MUR et MC) et le réseau d'échange constituent l'unité centrale de la machine MIP qui comporte en outre - un périphérique local - trois interfaces entrées-sorties IES entre le bus BV et liaisons LBV d'échanges d'informations avec l'extérieur - un interface avec un panneau de maintenance. Par ailleurs un ensemble complexe de circuits de commandes assure à la machine et aux unités externes les microcommandes relatives aux traitement demandés par les micro-instructions. Le périphérique local se compose - d'un module d'interruptions à 12 niveaux MDI - d'une horloge temps réel - d'un module de déroutement à 8 niveaux MDD - d'un chien de garde opérationnel Le module d'interruptions MDI traite 12 niveaux d'interruptions qu'il regroupe en un niveau de suspension : la suspension 6. Il fonctionne de telle sorte que si un ou plusieurs niveaux devient demandeur d'une interruption, celà suffise à produire la suspension 6. La machine peut savoir quel niveau est appelant par lecture d'un mot d'état regroupant les 12 niveaux. Chaque niveau est positionnable soit par un périphérique, soit par microprogramme. Chaque niveau est effaçable, masquable ou démasquable par microprogramme. De plus l'ensemble du module d'interruptions est masquable. L'horloge temps réel distincte de l'horloge de la machine MIP produit une suspension de niveau 2 toutes les 100 microsecondes. L'acquittement est réalisé par une microcommande - le module de déroutement MDD traite 8 causes d'alarmes devant dérouter le microprogramme, c'est-à-dire forcer l'adresse hexadécimale 008 à l'entrée de la mémoire MC. Hiérarchiquement, un déroutement a priorité sur une suspension et une suspension sur un enchainement standard par le bus BH. La machine déroutée a le moyen de connaitre la cause du déroutement par lecture d'un mot d'état regroupant les 8 causes. La remise à zéro de la machine est une des 8 causes. - le périphérique virtuel est décrit plus loin - le chien de garde opérationnel est une temporisation qutil faut réinitialiser de temps en temps par une microcommande, sinon l'arrivée en butée de la temporisation provoque une alarme provoquant un déroutement. Ce chien de garde permet de surveiller qutun programme ne boucle pas indéfiniment. - des circuits d'aiguillage CAV du champ de données élaborées par les machines horizontale ou verticale, sur un bus commun de commandes utilisables par lesdites machines en mode interne ou externe L'interface IES véhicule vers l'extérieur les microcommandes nécessaires au fonctionnement des unités externes. La machine comporte un panneau de maintenance (non représenté) permettant - de choisir le rythme de l'horloge de la machine en . continu : une impulsion de 40 nanosecondes toutes les 240 nanosecondes pas-à-pas : une impulsion de 40 nanosecondes à chaque pression de ltopérateur sur un poussoir "PAS". Ce deuxième mode permet aussi de charger une constante dans le bus BV à introduire dans un des registres de travail, ou dans le bus BH pour charger une micro-instruction dans le registre RMC. - de visualiser le contenu du bus BV et des entrées "adresse" de la mémoire MC. - d'inscrire une constante dans le bus BV ou le bus BH au moyen de clés de chargement en vue des applications citées ci-dessus. Le registre RMC a une capacité de 48 bits. Ses entrées reçoivent les sorties de la mémoire MC et ses sorties sont distribuées sur des décodeurs DH, DV. Le registre RMC contient la micro-instruction en cours de traitement tandis que, durant le même cycle, la micro-instruction suivante est présentée sur les entrées dudit registre pour un chargement immédiat en début du cycle suivant. Le registre RMC comprend deux sous-registres MCV et MCH : - un sous-registre MCV dont le champ après décodage, est appliqué à la machine verticale pour commander des traitements internes tels que adressage mémoire MUR, opérations de transferts entre registres de travail, opérations de calcul et de logique dans l'unité arithmétique et logique UAL et l'accumulateur ACC, ou des traitements externes tels que dialogues entréessorties avec des périphériques - un sous-registre MCH dont le champ après décodage est appliqué à la machine horizontale pour commander l'adressage de la mémoire MC et charger dans le registre RMC une nouvelle micro-instruction afin de réaliser l'enchat- nement du microprogramme. Ledit sous-registre MCH comporte deux zones de manoeuvre - une zone MCB dont le champ CH active les décodeurs de la machine horizontale en vue d'opérer des actions répondant à la définition générale du sous-registre MCH - une zone MCA contenant une constante K microprogrammée utilisée surtout pour réaliser des branchements en mémoire MC. Le format d'une micro-instruction est représenté figure 2. On distingue respectivement - le champ interne CVi ou externe CVe issu des registres MCV ou A (figures 2A, 2B) pour les bits 4 à 15, et du registre MCV seulement pour les autres. - le champ CH issu de la zone MCB (figure 2C) - le champ de la constante K issue de la zone MCA (figure 2D) Le niveau 1 (nl) de chaque sous-figure indique le rang de chaque bit constitutif du champ et le niveau 2 (n2) les différentes fonctions réalisables par microprogramme. Ainsi le champ interne CVi (figure 2A) comprend les portions de champs codés origine (ori), destinataire (des), unité arithmétique et logique (ual), décalage à droite et retenue (ddr), accumulateur (acc). Le champ interne est signifié par l'état 0 du bit 8. Le champ externe CVe (figure 2B) est signifié par un état 1 sur le bit 8. Un état O sur le bit 9 attribue les bits O à 3 au champ origine tandis qu'un 1 attribue ces mêmes bits au champ destinataire, adp désigne l'adresse périphérique et adc l'adresse complémentaire permettant de choisir plusieurs fonctions par périphérique. Le champ CH (figure 2C) comporte les portions de champ suivantes sui (suspension interne) ou cdt (conditions de test) selon l'état O ou 1 appliqué sur le bit 21 ; ebh (entrées bus BH) ; poi (positionnement des indicateurs) ; crp (commande réseau pile) ; emca extension de MCA ; sus (suspension). Un état 1 sur le bit 25 commande un transfert des données du registre pile en mémoire pile. Selon l'état O ou 1 du bit 46 les bits 4 à 15 sont tirés du registre MCV ou du registre A. STRUCTURE ET FONCTIONNEMENT DE LA MACHINE HORIZONTALE La figure 3 représente le dispositif de décodage du champ partiel générant les microcommandes nécessaires aux entrées des données dans le bus BH. Les demandes de transfert, à destination du bus (BH) de la machine horizontale des données issues des registres (MCA, RGP, AMS) et du réseau (RSH) sont identifiées et validées par un dispositif à deux étages, un premier étage (DEBH) décodeur d'un champ partiel (ebh) stocké dans la seconde partie (MCB) du registre (MCH) commandant l'accès au bus horizontal (BH), ledit champ validant les demandes inconditionnelles de transfert, et un second étage (VEBH) validant les demandes conditionnelles sous le contrôle d'un dispositif de décodage et de test d'indicateurs à deux étages, un premier étage (NIT) décodeur d'un champ partiel (cdt) désignant le numéro d'un indicateur à tester et un second étage (MTI) recevant, outre ledit numéro, les états logiques O ou 1 d'indicateurs idO à id3. Adressage de la mémoire MC : enchainement séquentiel, branchement (ebh) Au moment où débute le traitement d'une micro-instruction Im, la portion de champ ebh (entrées bus BH) de CH élabore l'adresse de la micro-instruction suivante In. Pour cela le champ ebh est appliqué aux entrées du décodeur DEBH (figure 3) dont les sorties délivrent des demandes de transfert inconditionnelles dti ou conditionnelles dtc sur les entrées d'un groupe de circuits OU VEBH de validation des entrées du bus BH. Les sorties mca, rgp, ams ou rsh desdits circuits commandent respectivement le transfert des données des registres correspondants MCA, RGP, AMS ou du réseau RSH dans le bus BH (figure 1). Les rectangles P01, P02, P03 de la figure 1 sur lesquels s'appliquent lesdites sorties représentent des circuits logiques à portes.Si par exemple la portion de champ ebh d'une micro-instruction Im commande un transfert "AMS vers bus BH", un signal est délivré en sortie ams de l'étage VEBH sur le registre AMS qui transfère son contenu dans le bus BH. Par ailleurs au cours de chaque micro-instruction, le contenu du bus BH est transféré via l'additionneur +1 ADH sur les entrées de AMS de façon indépendante du microprogramme. Ainsi, si au cours de la micro-instruction Il précédant Im le contenu du bus BH était m (adresse de Im), l'impulsion d'horloge marquant le passage de Il à I a fait passer le contenu de AMS à m+1. m En choisissant le transfert AMS ibus BH au cours de Im, on fait apparattre m+1 sur le bus BH. Ainsi adresse de In = adresse de I +1 m La mémoire MC est adressée selon cette valeur et la micro-instruction In est transférée dans le registre RMC, etc... Ainsi lorsque la micro-instruction extraite de la mémoire MC engendre une micro-commande ams, on obtient un enchatnement séquentiel du microprogramme. Si la micro-instruction extraite de la mémoire MC engendre une microcommande autre que ams, c'est-à-dire - mca "transfert des données du registre MCA dans le bus BH - rgp "transfert des données du registre pile RGP dans le bus BH - rsh "transfert des données du réseau RSH dans le bus BH on a adresse de In g adresse de Im+1 et le transfert de cette adresse permet de réaliser une rupture de séquence ou branchement. Le branchement signifié par les entrées du bus BH (portion du champ CH comprenant les bits 21 à 24) peut être soit inconditionnel (bit 21 à ~) et dans ce cas la demande de transfert inconditionnel dti est décodée sur l'une des sorties 1 à 7 du décodeur DEBH, soit conditionnnel bit 21 à 1 et la demande de transfert conditionnel dtc est décodée sur l'une des sorties 9 à 15 dudit décodeur. Les microcommandes rsh appliquées sur les sorties du réseau RSH sont au nombre de 4, respectivement cha à chd et commandent le transfert des données combinées des registres MCA et S vers le bus BH. Le réseau RSH est constitué de 4 combinaisons des données issues du registre MCA de la machine horizontale et du registre S de la machine verticale lesdites combinaisons étant référencées HA, HB, HC , HD.(figure 4). Le tableau ci-après donne la composition desdites combinaisons et la correspondanc entre entrées-sorties du réseau RSH, c'est-à-dire entre d'une part les sorties du registre S dont le contenu mémorise une variable V et les sorties du registre MCA dont, le contenu mémorise une constante K, et d'autre part les entrées du bus BH (BHOO à BH11 ).Chaque combinaison représente la somme K+ car la variable V s'inscrit sur la partie des bits de poids faibles terminée par des zéros de la constante K. Micro- Nature du Entrées RSH commande transfert Cha HA--- > bus BH MCA 32 à 39 S 12 à 15 32 33 34 35 36 37 38 39 12 13 14 15 Chb HB--- > bus BH MCA 32 à 39 S 04 à 07 Chc HC--- > bus BH MCA 32 à 39 S 00 à 03 00 01 0203 Chd HD--- > bus BH MCA 32 à 37 S 00 à 05 00 01 02 03 04 05 Sorties RSH BH 00 à BH 11 00 01 02 03 04 05 06 07 08 09 10 11 Le réseau RSH est représenté figure 4. Les combinaisons de données HA, HB, HC, HD sont transférées sur les entrées du bus BH par des faisceaux 12 fils via des circuits à portes CPA, CPB, CPC, CPD validés respectivement par les microcommandes cha, chb, chic, chd. Chaque combinaison permet de faire la somme d'une constante K égale au contenu de MCA (donc imposée par le microprogramme) et d'une variable V représentant un champ particulier de la donnée contenue dans le registre d'instructions, donc de l'instruction à reconnai#tre. Les combinaisons HA, HB, HC permettent de reconnaître respectivement le code d'ordre complémentaire, le code d'ordre et le code adresse de l'instruction. De cette façon un branchement d'adresse MC peut éclater selon les valeurs de V. La combinaison HD sert à valider des fonctions de couplage avec les périphériques. Branchement conditionnel par conditions de test -(cdt) (figure 3) Si la portion de champ ebh commande un transfert différent de AMS#3H et si le bit 21 est à 1, le décodeur DEBH effectue une demande de transfert conditionnel sur l'une des entrées dtc de l'étage VEBH dont une microcommnade est ou non délivrée en sortie selon l'état du signal de réponse au test présenté sur l'entrée de validation ert. Ce signal provient d'une sortie de réponse au test d'un module de test des indicateurs MTI. Des indicateurs au nombre de quatre (dont le rôle est défini au paragraphe suivant) sont conswtitués par les quatre premières sorties relatives aux bits O à 3 du registre pile RGP.L'état de ces signaux est examiné en permanence dans le module MTI en fonction du numéro d'indicateur niti à nit3 décodé par un décodeur NIT qui décode le n0 d'indicateur à tester de la portion de champ cdt (bits 18 et 19). Selon l'état significatif du bit 20 reçu sur l'entrée es du module MTI, ledit module prend en compte l'état 1 ou O des indicateurs idO à id3 et la sortie dudit module vient à 1 si l'état de l'indicateur sélectionné correspond à celui du bit 20. Si la réponse au test est positive (état 1 en sortie srt) la microcommande activée en sortie de l'étage VEBH est celle qui correspond à la demande de transfert conditionnel dtc décodée. Il y a transfert vers le bus BH - soit par le registre MCA, si mca = 1 - soit par le registre pile RGP, si rgp = 1 - soit par le réseau RSH, si rsh = 1. La machine a alors réalisé un branchement d'adresse (ou saut) conditionnel en mémoire MC. Si la réponse au test est négative (état O en sortie srt), la microcommande activée en sortie de VEBH est ams. Il y a transfert de AMS vers le bus BH : soit adresse de In = adresse de Im + 1, continuation en séquence. Branchement inconditionnel Si le bit 21 du champ CH est à 0, une demande de transfert inconditionnelle dti apparat en sortie du décodeur DEBH. Dans ce cas la microcommande activée en sortie de l'étage VEBH correspond toujours à la demande de transfert inconditionnelle quelle que soit la polarité de ert. Si la microcommande activée est autre que ams, il y a branchement d'adresse (ou saut) inconditionnel en mémoire MC. Positionnement des indicateurs (poi) Les indicateurs constitués par les sorties idO à id3 du registre pile RGP relatives aux bits 0 à 3 dudit registre ont pour but de donner selon leur état logique O ou 1 des indications sur des résultats soit d'opérations de calcul sujettes à un comportement particulier tel que débordement, retenue, passage à l'état 1 de toutes les sorties de l'unité UAL, soit de test des périphériques, ou encore sur des données délivrées par le réseau pile. Le numéro de l'indicateur à positionner est reçu en binaire (bits 27 et 28) sur les entrées d'un décodeur NIP (figure 5) et décodé sur ses sorties nipO, nipi nip3. Les signaux permettant le positionnement des indicateurs proviennent des bits 29 à 31 du champ CH et donnent via un décodeur FPI, les microcommandes ci-après - f0 : commande de forçage à O - f1 : commande de forçage à 1 - ip : commande d'inversion de polarité - cvl : commande d'enregistrement des résultats d'opérations de calcul présentés sur les entrées voie 1 des indicateurs - cv2 : commande d'enregistrement des données présentes sur les entrées voie 2 des indicateurs - etl - oul - oux commande d'enregistrement du ET, OU, OU exclusif réalisé entre les entrées voie 2 et les sorties des indicateurs Ces microcommandes sont distribuées sur des circuits de positionnement des indicateurs PIO, PI1, ... PI3 de la façon indiquée figure 5.Chaque circuit tel que PIO comporte trois blocs d'enregistrement - un bloc d'enregistrement voie 1 EV1 permettant d'enregistrer des résultats de calcul issus de l'unité UAL et de test issus des périphériques, lesdits résultats étant présentés sur une voie 1 (vl) et enregistrés sur ordre de la microcommande cvl. - un bloc d'enregistrement voie 2 EV2 recevant les microcommandes CV2 etl, oul, oux pour effectuer l'enregistrement des résultats présentés sur une voie 2 (v2) en direct ; en ET, OU, OU exclusif avec la valeur de l'indicateur id. - un bloc de forçage FOR à l'état 0, ou à la valeur complémentaire de l'indicateur id. Chaque bloc EV1 des circuits de positonnement d'indicateur PIO à PI3 comporte un circuit d'analyse particulier tel qu'un opérateur de débordement situé dans EVI de PIO (entrées v1.0), un opérateur de lien situé dans EV1 de PI1 (entrées vs.1), un opérateur de "tout un" situé dans EV1 de PI2 non non représenté et un module de test des périphériques situé dans EV1 de PI3 (entrée v1.3). Les sorties idO à id3 des bits O à 3 du registre pile RGP sont distribuées sur les blocs EV2 et FOR des circuits de positionnement PIO à PI3 afin de réaliser les fonctions : complémentaires, ET, OU, OU exclusif. Les circuits de positionnement d'indicateurs, PIO à PI3, sont sélectionnés par les microcommandes nipO à nip3 et une liaison retour (non représentée) permet de réinscrire dans l'indicateur son propre contenu si cet indicateur n'a pas été sélectionne. Les sorties picO à pic3 des circuits de positionnement des indicateurs sont reliées aux indicateurs par l'intermédiaire d'un circuit d'aiguillage CAD et les données présentées sur lesdites sorties sont validées par b26. Ledit aiguilleur permet, d'autre part, l'enregistrement par les indicateurs des bits de poids forts délivrés par le réseau pile (entrées rsp O à rsp3 validées par un signal vpf correspondant au OU logique des microcommandes du réseau pile entratnant un transfert de 16 bits). Commande du réseau pile (crp) Le réseau pile RSP détaillé figure 6 permet d'aiguiller vers le registre pile RGP - les données de la zone d'enregistrement MCA du sous registre MCH - le bus BV - les (ou des) données du registre S - des données combinées de la zone MCA et du registre S - des données de la mémoire pile MP - des données du registre S via un module d'identification des caractères - des données du registre S via un module TBS de traitement desdites données (représenté figure 7). Les microcommandes du réseau pile sont issues d'un décodeur CRP dont les entrées sont commandées par les données des bits 28 à 31 (portion du champ crp) du champ CH qui déterminent la micro-instruction en cours. L'état O des bits 26 et 27 (TRP = 1) valide le décodeur CRP et tous les transferts vers le registre RGP. Les sorties tr12 du décodeur CRP délivrent des microcomma pour le transfert d'informations vers les bits O4 à 15 du registre pile RGP. Les sorties tr16 délivrent des microcommandes de transfert vers les bits 00 à 15 dudit registre. La liaison RG issue du bit 28 de CH assure selon l'état O ou 1 dudit bit la fermeture ou l'ouverture des circuits à portes CP1 contrôlant l'accès des données aux bits 00 à 03 du registre pile. Les circuits à portes CP2 contrôlant l'accès des données aux bits 04 à 15 du registre pile sont validés par une commande délivrée sur une liaison RD par une porte OU attaquée par les bits 31 à 28 du champ CH : l'état 1 d'au moins l'un desdits bits assure l'ouverture de ladite porte et des circuits de contrôle d'accès CP2. Donc, lorsque seule la liaison RD est excitée, la micro-instruction du champ CH détermine un transfert sur 12 bits en générant une microcommande sur l'une des sorties 1 à 6 du décodeur CRP, ledit transfert laissant inchangé l'état des bits O à 3 du registre pile, c'est-à-dire des indicateurs (indicateurs préservés). Lorsque les liaisons RG et RD sont excitées, les données ont accès aux 16 bits du registre pile, écrasant ainsi les indicateurs. Au coup d'horloge hl marquant la fin de la micro-instruction, le registre pile est chargé. Les microcommandes mpa à icb délivrées en sorties 1 à 15 du décodeur CRP autorisent le transfert dans le registre RGP de données issues d'organes d'enregistrements différents tels que les registres AMS, MCA, S, la mémoire pile MP, le bus BV, ou de combinaisons de données P1 à P4. Les microcommandes mpa et mpb opèrent respectivement un transfert 12 et 16 bits des données dmp de la mémoire pile dans le registre pile via une porte OU P04 et les circuits à portes CP10 et Cl20. La liaison lmp permet la lecture des données de la mémoire pile (voir "commande de l'ensemble pile" et la figure 9). La microcommande Ck opère un transfert 12 bits de la constante K du registre MCA (bits 32 à 43 du champ CH) via les circuits à portes CP5. Les microcommandes cp1 à cp3 permettent le transfert de combinaisons P1 à P3 dont la nature et le rôle seront précisés ultérieurement. La microcommande seq opère le transfert des données ams O à 11 du registre AMS afin de sauvegarder en mémoire pile lors d'un déroutement ou d'une suspension, l'adresse circulant sur le bus BH. La microcommande bvp permet de transférer les données BVOO à BV15 (bus BV) dans le registre pile afin de sauvegarder lesdites données en mémoire pile lors d'une suspension. Les microcommandes tsp, osp, isp opèrent respectivement le transfert des données du registre S, d'un octet dudit registre, ou desdites données avec bit d'imparité calculé sur un octet. Les combinaisons P1 et P2 comprennent une constante K en poids forts issue de l'unité MCA et une variable V en poids faible issue du registre S. Elles sont transférées dans le registre pile sous forme de mots représentant la somme K + V. Ces mots permettent ensuite, dans le cas d'un adressage de la mémoire MC par le registre pile RGP, de réaliser un branchement microprogrammé éclatant selon la valeur de V. Une telle procédure est utilisée pour reeonnattre chaque instruction de la mémoire MUR afin de pouvoir ensuite 1 'exécuter. La combinaison P3 comprend une constante K en poids fort issue de MCA et une variable V en poids faible issue des sorties de codage RS11 à RS15 du module TBS de traitement des bits du registre S. Le mot RS11 à RS15 code le rang du bit à 1 du registre S hiérarchiquement supérieur selon l'ordre de priorité S75 - -) SOO. Le transfert du mot RS dans le registre pile par la microcommande cp3 permet de préparer un branchement en mémoire MC à l'adresse de traitement correspondant au bit à 1 du registre S hiérarchiquement supérieur. Le module TBS est représenté figure 7.Il est constitué d'un encodeur prioritaire COD du rang du 1er bit à 1 rencontré sur les sorties SOO à S15 du registre S dans le sens S15- SOO et d'un décodeur DEC en cascade pour la mise à zéro du premier bit à 1 du registre S. La mise à zéro du premier bit à 1 du registre S est exprimée par l'état des sorties SPOO à SP15 identique à SOO à S15 sauf pour ledit bit, n par exemple, ou Sn = 1 et SPn = O.Les signaux délivrés en sorties SPOO à SP15 des circuits à portes CPT commandent la mise à zéro effective dudit bit dans le registre S en deux temps - transfert SPOO à SP15 dans le registre pile RGP par la microcommande spp du décodeur CRP du réseau pile (figure 6) - transfert du contenu du registre pile dans le registre S par l'intermédiaire du bus BV. Le tableau ci-après indique les relations entre le rang du premier bit à 1 du registre S et les sorties codées RS11 à RS15. S S S S S S S S RS RS RS RS RS 00 01 02 11 12 13 14 15 11 12 13 14 15 0 0 0 ------ 0 0 0 0 0 0 1 1 1 1 X X X ------ X X X X 1 1 0 0 0 0 X X X ------ X X X 1 0 1 0 0 0 1 X X X ------ X X 1 0 0 1 0 0 1 0 X X X ------ X 1 0 0 0 1 0 0 1 1 X X X ------1 0 0 0 0 1 0 1 0 0 X X 1 ------ 0 0 0 0 0 1 1 1 0 1 X 1 0 ------ 0 0 0 0 0 1 1 1 1 0 1 0 0 ------O O 0 O O 1 1 1 1 1 X état indifférent. Les signaux RS12 à RS15 expriment le résultat du codage tandis que RS11 indique si l'un au moins des 16 bits est à 1. Les signaux RS11 à RS15 permettent, comme toutes les combinaisons des réseaux RSH et RSP, un adressage de la mémoire MC avec éclatement selon une variable V. Ici la variable représente le rang du premier bit à 1. On peut ainsi, par exemple reconnaitre le périphérique appelant le plus prioritaire parmi un groupe de 16 dont l'état (appelant QU non appelant) aura été préalablement consigné dans les 16 bits du registre S. Puis, par mise à zéro du premier bit à 1, le système peut reconnaitre le périphérique appelant suivant, dans l'ordre de priorité, et ainsi de suite. La combinaison P4 est constituée par une constante K issue du registre MCA (bits 32 à 39 du champ CH) et d'une variable V issue des sorties MMO à MM3 d'une mémoire morte MM de 256 mots de 4 bits et dont les entrées d'adressage 20 à 27 sont reliées aux sorties S15 à S08 du registre S. Ladite combinaison P4 est utilisée pour analyser des caractères particuliers tels que, par exemple, des entêtes de messages reçus en ligne via les interfaces IES et chargés dans le registre S via le bus BY. Les caractères (8 bits) prélevés en ligne sont comparés, via S08 à S15 à un ensemble de 15 caractères enregistrés à l'avance en mémoire morte MM (figure 8). Lorsque S08 à S15 possède l'une des 15 valeurs préétablies, les quatre sorties MMO à MM3 sont dans un état différent de 0000. Cet état représente le numéro de 1 à 15 de la valeur pré-établie selon une classification. Lorsque S08 à S15 est différent des 15 valeurs préétablies, les quatre sorties MMO à MM3 sont à O. Les signaux de comparaison mmO à mm3 délivrés en sorties MMO à MM3 de la mémoire MM sont dirigés vers les bits 12 à 15 du registre pile dont les bits 04 à 11 reçoivent les signaux des bits 32 à 49 du registre MCA de façon à permettre un adressage de la mémoire MC avec éclatement selon les 16 possibilités de S08 à S15. La micro commande icb, figure 6 autorise un transfert 16 bits sur les bits 00 à 15 du registre pile RGP via les circuits à portes CPx, CPy et CPz, transfert dit "avec écrasement des indicateurs". Les circuits à portes CPz forcent à O les indicateurs. L'ensemble "combinaison P4 validé par icb" constitue le module B d'identification de caractères. Une combinaison P4 analogue validée par ica constitue le module A d'identification de caractères fonctionnant avec une seconde mémoire morte MM adressée par S08 à S15. La combinaison P4 du module#n'écrase pas les indicateurs Les combinaisons P4 du module A et du module B permettent donc d'identifier 30 caractères. COMMANDE de l'ENSEMBLE PILE (cep) L'ensemble pile représenté figure 9 comprend le réseau pile RSP et le registre pile RGP vus précédemment, la mémoire pile MP et le compteur pile CP. La mémoire pile MP est une mémoire vive de 256 mots de 16 bits dont les sorties de données (dmp 00... .15) attaquent les entrées du réseau pile RSP et dont les entrées de données sont reliées aux sorties du registre pile RGP. Les adresses de la mémoire pile MP proviennent d'un sous-ensemble d'adressage appelé compteur pile CP. Le compteur pile comporte - un registre d'adresse pile RAP de capacité 8 bits - une logique d'incrémentation/décrémentation LID de capacité 8 bits. Les liaisons emp1 à emp5 sont reliées en point commun à la liaison cep (bit 25 du champ CH figure 2). Les sorties SR (O à 7) du registre d'adresse pile RAP attaquent d'une part les entrées d'adresses EA (O à 7) de la mémoire pile via une porte PA commandée par la présence d'un signal sur la liaison emp1 (bit 25 à l'état 1), d'autre part les entrées EL de la logique LID. Les sorties SL de ladite logique sont reliées d'une part aux entrées d'adresses EA de la mémoire MP, via une porte PB commandée via un inverseur IV par l'absence de signal sur les liaisons emp (bit 25 à l'état 0), et d'autre part, aux entrées du registre RAP via une porte PC à fonction ET, ladite porte étant elle-même commandée par le signal de sortie d'une porte PD à fonction OU activée par un signal d'écriture sur son entrée emp2 ou par un signal de lecture présenté par le réseau pile RSP sur une liaison lmp à ladite porte. Le signal cep, valide également la logique LID par emp3 et pilote le signal d'horloge hl sur l'entrée d'écriture EC de la mémoire MP via une porte PE validée sur emp4, ledit signal hl attaquant directement les registres RGP et RAP. Chaque opération d'écriture ou de lecture est réalisée pendant la durée d'une micro-instruction, c'est-à-dire d'un cycle d'horloge. Ecriture Lorsque le signal cep vient à 1, la mémoire pile MP est adressée par le registre RAP via la porte PA. Au signal d'horloge hl, l'entrée d'écriture est validée et les données du registre pile RGP sont inscrites en mémoire pile MP. Le signal cep = 1 commande à la logique LID l'incrémentation de 1 de l'adresse de la mémoire pile. Cette adresse + 1 est réinjectée dans le registre RAP au même instant que l'écriture opère dans MP. Le registre RAP est prêt pour une prochaine opération d'écriture s'effec- tuant à l'adresse + 1 et ainsi de suite. Lecture Le signal cep est alors à O tandis que l'une des commandes mpa ou mpb (figure 6) est actionnée. La logique LID réalise alors la fonction SL = EL La porte PB est validée tandis que la porte PA est verrouillée. Le contenu du registre RAP - 1 est appliqué sur les entrées adresse de la mémoire Les données issues de la mémoire MP sont alors présentées aux entrées du registre RGP via le réseau pile RSP. Les sorties de la logique LID sont présentées aux entrées du registre RAP car lump : 1. Au signal d'horloge marquant la fin de la microinstruction, le registre R est chargé et le registre RAP décrémenté de 1. La prochaine lecture consécutive en mémoire pile se fera à l'adresse de la présente - 1 et ainsi de suite. Ainsi l'écriture consécutive des données en mémoire pile se fait mot après mot dans le sens des adresses croissantes et la lecture consécutive desdites données dans l'ordre décroissant de façon à réaliser le transfert des informations selon le mode "dernier entré, premier sorti" d'une structure de pile. Repos : Ni lecture, ni écriture Le registre RAP n'évolue pas car lmp = emp2 = O EXTENSION D'UNE CONSTANTE DU REGISTRE MCA VERS LE BUS BV (emca) Le registre MCA peut transférer une constante K microprogrammée au bus BV sous l'effet d'une microcommande sk issue d'un décodeur DCO du champ origine cri de la machine verticale que l'on verra plus loin (figure 12). Cette constante d'une capacité de 12 bits (bits 32 à 43) équivalente à celle du bus BH doit etre étendue à 16 bits, capacité du bus BV, pour être transférée dans ledit bus BV. Cette extension est réalisée par la portion emca du champ CH (bits 28 à 31) sélectionnée par les bits 26 à 27 respectivement de valeur O et 1. Pour toute autre combinaison d'état des bits 26 et 27, la portion de champ emca est remplacée par des valeurs forcées 0000. SUSPENSIONS (sui, sus) Les demandes de suspension sont constituées en 8 niveaux de priorité hiérarchisés nO à n7, allant du niveau O-le plus prioritaire au niveau 7 le moins prioritaire. Elles comprennent d'une part des demandes de suspension DES externes à l'unité centrale repérées dsO à ds4 et ds6 et affectées respectivement aux niveaux nO à n4 et n6, et, d'autre part, des demandes de suspension internes à l'unité centrale ds5, ds7 affectées respectivement aux niveaux 5 et 7. Les demandes de suspension sont reçues sur les entrées NO à N7 d'un module de suspension MDS (figures 10 et 11) avant d'être enregistrées dans la mémoire MC via un circuit d'aiguillage d'adresse AAD, ce dernier recevant également des données en provenance du bus BH et du module de déroutement MDD. Les demandes internes de suspension proviennent des bits 18 à 20 (sui, figure 2) et sont produites par les microcommandes issues d'un décodeur CSI : -la suspension interne A, SIA, accédant au niveau 7 le moins prioritaire des demandes de suspensions, via un bistable BDSA (demande de suspension niveau 7 ds7) - la suspension interne B SIB accédant au niveau 5 via un bistable BDSB. Les bis tables BDSA et BDSB reçoivent respectivement les micro-commandes de positionnement psa, psb ou d'effacement esa, esb relatives aux suspensions internes A et B. La sortie du bistable BDSA est associée à celle d'un bistable BK de validation (démasquage) par un circuit ET, les entrées dudit bistable recevant du décodeur CSI les microcommandes de validation vsa QU de masquage sa relatives à la suspension interne A. Le décodeur CSI est validé par le bit 21 à 0. Les bits 44 et 45 du champ CH contrôlent le fonctionnement du module MDS; ils sont décodés par un décodeur DTV - lorsque ces bits sont tous les deux à zéro, le module EDS se trouve masqué (non validé) sur tous ses niveaux : vso à vs7 = 0 - lorsque le bit 44 = 1 et le bit 45 = O, les niveaux 0, 1 et 2 sont démasqués, les autres masqués : vso à vs2 = 1 et vs3 à vs7 = O - lorsque le bit 44 = 1 et le bit 45 = 1, tous les niveaux sont démas- qués : vsO à vs7 = 1. Les niveaux 0, 1 et 2 privilégiés peuvent donc être traités indépendamment des autres. Ils peuvent par exemple être démasqués tout le temps que dure une instruction alors que les autres ne le seront que lors de la dernière micro-instruction de l'instruction. On dit que les niveaux 0, 1 et 2 interrompent le microprogramme (suspensions) alors que les autres interrompent le programme (interruptions). - lorsque le bit 44 = O et le bit 45 = 1 soit aqs = 1, la suspension la plus prioritaire enregistrée dans un registre NCE (figure 11) est acquittée Le module de suspensions MDS détaillé figure 11 traite les 8 demandes de suspension hiérarchisées du niveau O le plus prioritaire au niveau 7 le moins prioritaire, appliquées sur ses entrées NO à N7. Ces signaux sont enregistrés au signal d'horloge hl sur les bascules d'un registre NAE de mise en attente d'exécution. Les sorties du registre NAE sont validées dans un groupe PV de 8 portes de validation par les signaux de validation appliqués sur les entrées VSO à VS7 desdites portes. Les sorties des portes de validation sont reliées aux entrées impaires (El) d'un encodeur prioritaire à 16 entrées ISH de telle sorte que PVO soit appliqué en El, PV1 en E3 etc.. Les sorties d'un registre NCE indiquant les niveaux en cours d'exécution sont envoyées sur les entrées paires de l'encodeur ISH de telle sorte que noe soit appliqué en EO, nie en El etc. .# l'ordre de priorité de l'encodeur est EO5Ei5. Les suspensions en attente sont enregistrées dans le registre NAIS. Les suspensions en cours d'exécution sont enregistrées dans le registre NCE. - Pour qu'une suspension en attente de niveau n passe en exécution, il faut - qu'aucune autre suspension en attente ne soit plus prioritaire - qu'aucune suspension en cours d'exécution ne soit plus prioritaire ou que lesdites suspensions soient de priorité égale. Dans ce cas l'entrée à 1 la plus prioritaire de l'encodeur est celle correspondant à cette suspension. Son rang apparait codé sur les sorties SB, SC et SD de l'encodeur ISH. Le signal SA à 1 (entrée impaire) sert à valider l'aiguilleur AAD (vas). En sortie de l'aiguillage, on trouve la valeur hexadécimale oon, adresse de la prochaine micro-instruction. Les signaux SB, SC, SD sont décodés dans un décodeur DNE validé par SA. La sortie n à 1 du décodeur est appliquée à l'entrée "Inscription" de la bascule correspondante du registre NCE. L'additionneur AD de AMS est forcé à la transparence par vas = 1. Au coup d'horloge hl prochain, le contenu de l'adresse oon est chargé dans le registre RMC, le bit n du registre NCE passe à 1 et l'adresse suspendue du bus BH est chargée dans AMS en vue de sa sauvegarde en mémoire Pile. La suspension niveau n est passée en exécution. - le signal aqs, commandé en fin de traitement du microprogramme relatif à une suspension, active l'encodeur prioritaire-décodeur ENE. Ainsi si m est le rang de la suspension en cours d'exécution la plus prioritaire, c'est la sortie m de ENE qui sera à 1. Ce signal est appliqué à l'entrée "Effacement" de la bascule de rang m du registre NCE. Cette dernière retombe à O au prochain coup d'horloge hl. Le fonctionnement du module de suspension est le suivant I - Prise en compte d'une demande de suspension 1er cycle d'horloge : mise en attente d'exécution. Les demandes de suspension dsO à ds7 sont chargées en fin de cycle au top d'horloge hl sur les bascules du registre NAE. 2ème cycle d'horloge : mise en exécution. L'encodeur ISH transcode en hexadécimal le niveau prioritaire n sur les liaisons ash, adressant ainsi la demande de suspension prioritaire vers la mémoire MC via l'aiguilleur d'adresse AAD validé par un signal de commande présenté en sortie vas. Simultanément ce même signal inhibe l'additionneur +1 du registre AMS. Au top d'horloge marquant la fin du 2ème cycle la bascule de rang n du registre NCE passe à l'état 1. A ce même top d'horloge le contenu de l'adresse OOn de la mémoire MC est chargé dans le registre RMC (figure 1 et organigramme figure 12); et l'adresse suspendue du bus BH est chargée dans le compteur AMS. Il - Acquittement de la suspension La commande d'acquittement est signifiée par un état 1 sur le fil aqs. A la réception de cette commande, l'encodeur ENE établit la continuité entre la sortie (n) active du registre NCE et son entrée d'effacement EFn correspondante (remise à zéro de la bascule bn du registre NCE). A la suite de l'acquittement, l'encodeur prioritaire ISH réeffectue le choix entre - les niveaux en attente d'exécution stockés dans le registre NAE et présentés sur ses entrées EI - les niveaux en cours d'exécution stockés dans le registre NCE III - Restauration du microprogramme suspendu. Soit une demande de suspension de niveau 3 (003) mise en exécution à la fin d'une micro-instruction d'adresse 088 par exemple. La restauration du microprogramme suspendu s'obtient en faisant intervenir la mémoire pile selon le processus de transfert indiqué par l'organigramme représenté figure 12. La colonne I indique les entrées adresse de la mémoire MC, la colonne Il les ordres de transfert venant du microprogramme et la colonne III les transfert automatiques. En même temps que le signal vas (figure 10) force 003 sur les entrées adresse de MC (colonne I figure 12), il force le transfert automatique de l'adresse déposée dans le bus BH (089) vers le compteur d'adresse mémoire séquentiel sans faire intervenir l'additionneur +1 (inhibition de AD par vas). Ainsi l'adresse 089 de la micro-instruction suspendue est chargée dans le compteur AMS à l'instant où débute la première micro-instruction d'adresse 003 du microprogramme "suspendeur" SPR.Les 2 premières microinstructions dudit microprogramme sont conçues pour exécuter les transferts suivants AMS RGP via RSP RGP ~~i? MP Les deux dernières micro-instructions permettent de restaurer l'adresse 089 du microprogramme principal en exécutant les transferts suivants MP RGP via RSP RGP ~ BUS BH et acquittement niveau 3 Le diagramme de la figure 13 met en évidence le rôle du module de suspensions MDS associé à la mémoire pile MP pour réaliser des enchatnements de suspensions hiérarchisées instaurant la substituion au microprogramme principal P d'un microprogramme "suspendeur" suspendu lui-même par un autre microprogramme "suspendeur" plus prioritaire. Les phases PHO à PH9 données à titre d'exemple montrent le mécanisme de succession des suspensions hiérarchisées. Supposons en phase 0, PHO, 3 niveaux de suspensions en attente, de hiérarchie décroissante n2a, n3a, n4a : - phase 1, PH1 : le niveau de suspension en attente n2a est prioritaire sur les 2 autres et passe en exécution, devenant ainsi n2e. Le niveau 2 en exécution est mémorisé dans le registre d'état des niveaux en exécution NCE. n2e interrompt le traitement TP du microprogramme principal P et lui substitue le traitement Tn2 2 du microprogramme désigné par la suspension niveau 2. Les segments en traits interrompus référencés STP correspondent aux suspensions de traitement du microprogramme principal P. L'adresse suspendue de P est sauvegardée en mémoire pile MP. - PH2 : apparition d'un niveau 1 en attente (nia) donc de hiérarchie supérieure à la suspension de niveau 2 en cours d'exécution. nia étant prioritaire sur n2e par son niveau hiérarchique, passera en exécution (nie) dès le coup d'horloge suivant - PH3 : la suspension en exécution de niveau 1 nie d'une part interrompt le traitement Tn2 de la suspension n2e dont l'adresse de traitement suspendu est sauvegardée en mémoire pile et d'autre part, remplace le traitement suspendu de niveau 2 TSn2 au profit du traitement de niveau 1, Tn1 tandis que ledit niveau 1 en exécution nie est mémorisé dans le registre NCE qui garde également mémoire du niveau 2 dont 11 exécution du traitement est suspendue - PHII : la dernière micro-instruction du microprogramme de traitement Tn1 acquitte le niveau 1 en exécution (nie) et restaure via le registre pile et le bus BH, l'adresse du traitement suspendu de niveau 2 sauvegardée en mémoire pile (en effet l'adresse de n2e empilée après celle de P, est sortie la première). L'acquittement du niveau 1 efface ledit niveau dans le registre NCE qui garde mémoire du niveau 2 en exécution dont le traitement Tn2 reprend. - PH5 : acquittement n2e, effacement du niveau 2 mémorisé dans le registre NCE et restauration de l'adresse atsp de traitement suspendu du microprogramme principal P stockée en mémoire pile MP,. Reprise audit traitement (TP) - PH6 : après l'acquittement de n2e, n3a devient prioritaire et passe en exécution (n3e). Inscription du niveau 3 en registre NCE et adresse du traitement suspendu de P sauvegardée en mémoire pile MP. - PH7 : acquittement n3e, effacement du niveau 3 dans le registre NCE et restauration du traitement de P (TP) - PH8 : n4a devient prioritaire et passe en exécution (n4e). Inscription du niveau 4 en registre NCE et adresse du traitement suspendu de P sauvegardée en mémoire pile MP - PH9 : acquittement n4e, restauration du traitement de P, effacement du niveau 4. STRUCTURE ET FONCTIONNEMENT DE LA MACHINE VERTICALE Circuits de commande de la machine en mode interne ou externe CVi CVe Ces circuits proviennent de circuits d'aiguillage (CAV) permettant d'aiguiller vers un bus de commandes CW 4 à CV15 les données issues respecti vement du registre MCV de la machine horizontale et du registre A de la machine verticale. CV = MCV si le bit 46 de CH = O et CV = A si ce bit est à 1. Par ailleurs le bus CV04 à CV15 est décodé différemment en mode interne (CVo8=0) ou en mode externe (CV08=1) - en mode interne, c'est-à-dire pour commander les organes de traitement interne des données de la machine verticale, le champ est appelé champ interne CVI (voir figure 2A) - en mode externe, c'est-à-dire pour commander différents périphériques via la liaison LBV, le champ CV est appelé champ externe CVe. Lesdits circuits sont constitués comme suit (figure 14). Les registres RMC et A ont leurs sorties respectives des bits 4 à 15 reliées en point commun via des circuits à portes CP10, CPii. Les portes du circuit CP10 associé au registre A sont validées ou non selon l'état 1 ou O du bit de commande 46 dudit registre. Les portes du circuit CP11 dudit registre RMC sont commandées via un inverseur I11, par ledit bit de commande. Les sorties de rang 4 à 15 des portes des circuits CP10 et CP11 sont reliées en points communs CVO4 à CV15 réalisant un champ partiel, ledit champ éclatant vers des organes différents de la machine verticale.Ainsi le champ partiel CVO4 à CV07 est appliqué sur les entrées EO à E3 d'un décodeur DCD dudit champ dit "destinataire". Le champ partiel CVO9 à CV13 est dirigé sur les entrées de sélection de l'unité arithmétique et logique UAL. Le champ partiel CV14 et CVt5 est destiné à la commande des circuits de décalage à droite et de retenue (DDR) associés à l'unité UAL. Les champs CVO4 à CV15 sont dirigés sur l'interface d'entrées-sorties IES pour commander l'adressage des périphériques adp et, dans ceux-ci, un adressage complémentaire (adc). vos valide les périphériques. Les bits O à 3 du registre MCV peuvent être orientés selon le cas, soit sur les entrées EO à E3 d'un décodeur DCO du champ "origine" indiquant l'origine des données à transférer dans le bus BV, soit sur les entrées EO à E3 du décodeur DCD du champ "destinataire". Ces différents champs opèrent par l'intermédiaire de circuits à portes CP validés par des combinaisons de bits du champ partiel CV08, CVO9. Cette validation s'effectue soit par l'intermédiaire d'un inverseur I13 (CP13 à CP15), soit à partir de CV08 et CVO9 via une porte P012 (CP12), laquelle commande également la validation du décodeur DCO via un inverseur IA12, la validation d'entrée VE de l'interface entrées-sorties IES pour le transfert dans le bus BV des données du bus d'entrée d'informations BEI issues des périphériques. La validation de sortie VS dudit interface pour le transfert des données de sortie du bus BV sur le bus de sortie d'informations BSI accédant aux périphériques est réalisée par la porte P013. Les microcommandes mco délivrées en sorties du décodeur DCO du champ "origine" ont pour but de valider les échanges entre les registres de travail tels que A, RM, P, X pris comme origine et le bus BV destinataire. Les microcommandes délivrées en sorties du décodeur DCD du champ "destinataire" sont utilisées pour valider les échanges ayant comme destinataires les registres de travail et comme origine le bus BV. C'est la polarité O ou 1 en CV08 qui décide de l'utilisation du champ CVO4 à CV15 (champ CV) selon le mode interne CVi ou externe CVe ; par conséquent si le bit 8 du registre MCV de la machine horizontale ou du registre A de la machine verticale est à l'état 0, d'une part la porte P012 verrouille les circuits à portes CP12 et valide, via l'inverseur IA12, le décodage du champ "origine" (bits O à 3), et d'autre part l'inverseur 113 ouvre les circuits à portes CP13, CP14 et CP15 qui autorisent respectivement le transfert du champ "destinataire" (CVO5 à CV07) dans le décodeur DCD, le transfert du champ "ual" (CVO9 à CV13) sur les entrées de sélection de l'unité arithmétique et logique UAL, et le transfert du champ "ddr" (cri4, CV15) sur les entrées d'un décodeur DDR de décalage à droite et retenue (non représenté) associé à l'unité UAL, - si le bit 8 est à l'état 1 et le bit 9 à l'état 0, les circuits à portes CP12 à CP15 sont verrouillés tandis que le champ CV04 à CV15 sort sur l'interface entrées-sorties IES. Le champ CV04 à CV07 donne l'adresse d'un périphérique (adp). Le champ CV10 à CV15 donne une adresse complémentaire (adc) audit périphérique, ladite adresse désignant un dispositif à commander au sein du périphérique. Le bit CV08=1 envoyé aux périphériques les valide. La porte P013 commande, via l'inverseur IB12, l'entrée VS de l'interface IES, autorisant ainsi le transfert des données issues du bus BV sur le bus de sortie d'informations BSI. La porte P012 valide le décodeur DCO via l'inverseur IA12. Le décodeur DCO génère en sortie k, par exemple, une microcommande rbv autorisant le transfert des données originaires d'un registre de travail dans le bus BV - si les bits 8 et 9 sont tous les deux à l'état 1, la porte P012 bloque le décodeur "origine" DCO et débloque les circuits à portes CP12 qui aiguillent le champ de bits O à 3 du registre MCV sur les entrées EO à E3 du décodeur "destinataire" DCD. Ce dernier génère en sortie j, par exemple, une microcommande bvr autorisant le transfert des données originaires du bus BV dans un registre de travail. La porte P012 commande également I'entrée VE de l'interface d'entrées-sorties IES, autorisant ainsi le transfert dans le bus BV des informations issues des périphériques et présentées sur le bus d'entrée d'informations BEI. Les circuits de l'interface entrées-sorties IES sont détaillés figure 15. Les signaux appliqués sur les entrées VE ou VS commandent respectivement des circuits à portes CED, CSD autorisant l'entrée dans le bus BV des données d'un périphérique ou la sortie des données dudit bus vers les périphériques. Des informations diverses d'entrée dve telles que "test périphériques", sont issues des périphériques sur les liaisons DVE. Des informations diverses de sortie dvs telles que signaux d'horloge, de validation d'horloge, de remise à zéro sont émises vers les périphériques sur les liaisons DVS. Lesdites informations diverses d'entrée et de sortie ainsi que les adresses des périphériques sont transmises directement via l'interface IES au moyen d'amplificateurs inverseurs AIV. MEMOIRE MUR ET CIRCUITS ASSOCIES (figure 16) La mémoire contient - les instructions du programme - les données mémoires - 16 registres programmables. Le registre RM permet de lire ou écrire dans la mémoire MUR : Il est le registre de données de la mémoire MUR. Le registre S permettant de lire seulement recueille uniquement les instructions de la mémoire MUR. Ses sorties communiquent aux réseaux RSH, RSP et RSV chargés d'en interpreter le contenu. Le registre P permettant d'adresser la mémoire MUR tout en s'incrémentant de 1 est le compteur ordinal de la mémoire MUR. Le réseau RSV permet d'adresser la mémoire MUR en fonction des informations fournies par le registre S. Il détermine l'adresse de rangement ou de prélèvement des données des registres programmables qui occupent les adresses de début de la mémoire MUR.Les entrées adresses AD de la mémoire MUR sont reliées au bus BV par l'intermédiaire de circuits à portes CPA validés par une microcommande mca provenant du décodeur DCD du champ destinataire. L'entrée d'écriture EC de la mémoire MUR est reliée à l'horloge hl via une porte PEC validée par une microcommande mec issue du décodeur DCD. Les sorties des données SD de la mémoire MUR sont reliées aux entrées du registre RM via des circuits à portes CPb validés par une microcommande mcb issue des décodeurs DCD. Les entrées du registre RM sont également accessibles aux données du bus BV via des circuits à portes CPc, validés par une microcommande mcc issue de DCD. Les sorties du registre RM sont d'une part reliées directement aux entrées de données ED de la mémoire MUR et d'autre part au bus BV via des circuits à portes CPd validés par une microcommande mcd issue de décodeur DCO. Les sorties SD de la mémoire MUR sont également reliées aux entrées du registre S via des circuits à portes CPe validés par une microcommande mce issue du décodeur DCD. Le registre S reçoit également les données du bus BV via des circuits à portes CPf validés par une microcommande mcf issue du décodeur DCD. Les sorties du registre S sont reliées aux entrées du réseau RSV, lequel élabore en sorties 4 combinaisons du champ du registre S. Les bits de poids fort de chaque combinaison correspondent à des zéros et les bits de poids faible correspondent à un champ partiel du registre S.Une variable -désignée VA, VB, VC ou VD est transférée dans le bus BV par une microcommande mva, mvb, mvc ou mvd issue du décodeur du champ origine DCO, laquelle valide le circuit à porte CVa, CVb, CVc ou CVd correspondant. Le bus BV est relié aux entrées de l'additionneur +1 ADV via des circuits à portes CPx. Les sorties de ADV sont reliées aux entrées du registre P via des circuits à portes CPy. Les circuits à portes CPx et CPy sont validés par une microcommande map issue du décodeur DCD tandis qu'une microcommande mia issue dudit décodeur permet de forcer l'additionneur ADV à la transparence en inhibant la fonction addition. Les sorties du registre P sont reliées au bus BV via des circuits à portes CPz validés par une microcommande msp issue du décodeur DCO. De façon fonctionnelle, la mémoire MUR est par ses entrées adresse destinataire pour le bus BV. Les transferts l'intéressant sont 1 Bus BV--- > adresse MUR et RM--- > MUR 2 bus BV--- > adresse MUR et RM--- > MUR et bus BV + 1 --- > P 3 bus BV--- > adresse MUR et MUR--- > RM 5 bus BV--- > adresse MUR et MUR--- > BV--- > RM et MUR--- > RM S 6 bus BV--- > adresse MUR et MUR--- > RM et S et bus BV + 1--- > P mca est donc une microcommande représentant le OU de 6 sorties du décodeur DCD (microcommande composite) mec est composite de 1 et 2 mcb est composite de 3 à 6 mce est composite de 5 et 6 map est compositie de 2, 4, 6 et de mia (transfert simple bus bu -P) Lecture de la mémoire MUR (figure 16) Toute opération de lecture s'effectue durant un cycle d'horloge, durée d'une micro-instruction. Il y a 4 variantes possibles de lecture. Lecture seule. Le décodeur DCD et les circuits OU associés délivrent simultanément les microcommandes mca et mcb. Le contenu du bus BV adresse la mémoire MUR via des circuits CPa et après un temps d'accès mémoire (80 nano -secondes) la donnée ou l'instruction désignée par l'adresse, est présentée via des circuits à portes CPb à l'entrée du registre RM. Au signal d'horloge hl marquant la fin de la micro-instruction, ladite donnée ou instruction est stockée dans le registre RM. Lecture et incrémentation d'adresse. Les microcommandes mca, mcb et map sont délivrées simultanément. De ce fait, simultanément à l'opération de lecture, l'additionneur ADV incrémente d'une unité l'adresse de la mémoire MUR contenue dans le bus BV et la transfère dans le registre P. Si au cycle suivant les microcommandes msp et mca sont générées respectivement par les décodeurs DCO et DCD l'adresse incrémentée contenue dans le registre P est transférée dans la mémoire MUR via les circuits à portes CPz et CPa. Lecture et stockage d'une instruction. Génération des microcommandes simultanées mca, mcb et mce par le décodeur DCI Les données lues de la mémoire MUR sont stockées à la fois dans les registres RM et S. Les données introduites dans le registre RM peuvent être réintroduites en mémoire MUR lors d'une opération d'écriture et (ou) stockées dans un registre de travail quelconque (P, A, X) via le bus BV. Les données stockées dans le registre S peuvent être utilisées comme instruction pour un adressage de la mémoire MUR par une variable VA, VB, VC ou VD du réseau RSV, ces variables permettent d'adresser les registres programmables de la mémoire MUR. Lecture et stockage d'une instruction plus incrémentation d'adresse. Englobe les 2 cas précédents. Ecriture en mémoire MUR Il y a deux variantes possibles selon que s'opère une écriture seule ou une écriture avec incrémentation d'adresse. Ecriture seule Une microcommande mec issue du décodeur DCD valide les circuits à portes PEC tandis que mca valide le circuit CPa. Au signal d'horloge hl, les données du registre RM sont inscrites dans la mémoire MUR à l'adresse choisie. Ecriture avec incrémentation d'adresse. Les microcommandes mec et map sont générées. Outre l'écriture réalisée comme indiqué ci-dessus, le contenu du bus BV, augmenté de 1 par l'additionneur, est stocké dans le registre P à l'apparition du signal d'horloge hl. TRANSFERTS ENTRE REGISTRES DE TRAVAIL (Figure 17) Les registres A, X, P et RM peuvent dialoguer entre eux par l'intermédiaire du bus BV. Ce sont eux qui permettent d'effectuer les microtraitements demandés par l'instruction : ils portent le nom de registres de travail. Certains d'entre eux sont utilisés pour d'autres fonctions. Les microcommandes mcc,mea, mex, mia et mef proviennent du décodeur DCD (map = 1 quand mia = 1). Pour réaliser le transfert A i X, il suffit de sélectionner msa à 1 par le decodeur DCO et mex à 1 par le décodeur DCD. Les portes CPh et CPi sont alors validées. Le bus BV laisse passer la donnée du registre A et l'applique aux entrées du registre X.Au coup d'horloge hl marquant la fin de la microinstruction le contenu du registre A est transféré dans le registre X. REMARQUES Le registre pile RGP peut communiquer avec le bus BV - dans le sens RGP v bus BV grâce à une microcommande msml décodée du décodeur DCO appliquée sur une porte Cpl. - dans le sens bus bu ~ RGP grâce au réseau pile. Il constitue un registre de travail accessible dans le sens bus BV P RGP par un autre champ que le champ destinataire normal. Le registre S permet le transfert bus BV > S mais pas l'inverse. Par contre le transfert S - -RGP via le réseau pile est possible. Pour cette raison S peut être considéré comme un registre de travail. On verra plus loin que l'accumulateur constitue aussi un registre de travail. UNITE ARITHMETIQUE ET LOGIQUE ET ACCUMULATEUR (figure 18) L'unité arithmétique et logique UAL permet de réaliser 32 opérations R = FONCTION (a, b). Le choix de l'opération à réaliser est commandé par CV09 à CV13. Si CV09 = 0, les bits CV10 à CV13 donnent le choix entre 16 opérations arithmétiques. Si CV09 = 1, les bits CV10 à CV13 donnent le choix entre 16 opérations logiques. Les fonctions aritmétiques usuelles sont R = a plus b plus retenue R = a moins b moins 1 plus retenue R = a plus retenue R = a moins 1 plus retenue R = a plus a plus retenue Les fonctions logiques usuelles sont R = a ET b, a ou b, a NON-ET b, a NON-OU b, a OU exclusif b, a NON-OU exclusif b, a, b, TOUT- ZERO, TOUT-UN. Lorsque le résultat R dépend d'une retenue appliquée sur l'entrée retenue ER (opérations arithmétiques), le choix de la retenue est obtenu en sélectionnant à 1 l'une de 4 icro-ommandes ddro, ddrî,ddr2, ddr3 issues du décodeur DDR (décalage à droite et retenue) (figure 14) - si ddro = 1, la valeur O est appliquée en ER - si ddr1 = 1, la valeur 1 est appliquée en ER - si ddr1 = 1, la sortie retenue SR est rebouclée sur l'entrée retenue ER - si ddr3 = 1, le bit 1 du registre pile (indicateur de lien) est appliqué en ER. Les entrées A de l'unité UAL sont reliées aux sorties de l'accumulateur les entrées B au bus BV, les sorties R aux entrées de l'accumulateur ACC à travers une porte P6. Le résultat de l'opération effectuée sur le contenu de l'accumulateur et sur le contenu du bus BV (à travers une porte P7) est introduit dans l'accumulateur. Pour qu'il en soit ainsi, il faut que acg = 1 (bit 16 de MCV) et acd = 1 (bit 17 de MCV). En pratique, si l'on veut faire l'opération suivante contenu accumulateur ACC plus contenu registre X --t accumulateur, on sélectionne le transfert X--)bus BV grâce à la microcommande origine msx décodée de DCO (figure 17), on sélectionne la fonction a plus b plus retenue grâce à CV09 à CV13. On choisit d'appliquer la valeur O en entrée retenue ER à travers une porte P8 grâce à la microcommande ddro appliquée sur une porte P9. On valide les entrées de l'accumulateur ACC en faisant acg = acd = 1. Au coup d'horloge hl marquant la fin de la micro-instruction le résultat R du calcul est stocké dans l'accumulateur ACC. Les opérations de l'unité UAL peuvent aussi être réalisées sur l'octet gauche ou l'octet droit seulement. Dans le premier cas, il y a lieu de ne valider que les entrées "gauche" de l'accumulateur ACC (bits O à 7) par acg = 1 seulement. Dans le deuxième cas, il y a lieu de ne valider que les entrées droites de l'accumulateur (bits 8 à 15) par acd = 1 seulement. OPERATEURS LIES A L'UNITE UAL Trois opérateurs interprêtent les résultats de l'unité UAL Le débordement signifie que le résultat de l'opération d'addition (PLUS = 1) ou de soustraction (PLUS = 0) est exprimé par plus de 16 bits (pour des traitements sur 16 bits). Le débordement est signifié d'après la valeur du bit 0 de a (poids fort) du bit 0 de b , du bit 0 de R et de SR. La sortie de l'opérateur de débordement DEB est appliquée sur la voie 1 du circuit de positionnement de l'indicateur O : v1.0 (figure 5) - Le lien n'est autre que la sortie retenue SR de l'unité UAL appliquée en v1.1 - Le tout-un indique l'état "Tout-un" des sorties de l'unité UAL, état qui se manifeste par la mise à 1 de TU appliqué en v1.2 (figure 18). DECALAGES DU CONTENU DE L'ACCUMULATEUR Le décalage à gauche du contenu de l'accumulateur ACC est obtenu par la fonction a plus a de l'unité UAL Selon que ER = O ou ER = 1 ou ER = SR on obtient respectivement un décalage à gauche - avec insertion O - avec insertion 1 - avec rebouclage de la sortie retenue : décalage circulaire à gauche Le décalage à droite n'est pas possible par l'unité UAL. Il est obtenu par des circuits spéciaux représentés en figure 19. Ces circuits sont des portes de validation PDV permettant le transfert de chaque bit de l'accumulateur ACC vers le bit de droite du bus BV. Le transfert est commandé par la microcommande origine msd issue du décodeur DCD. Le choix de la valeur introduite sur le bit O du bus BV lors d'un décalage à droite dépend des commandes ddro, ddr1, ddr2, ddr3 issues du décodeur DDR (décalage à droite et retenue) et appliquées sur des portes P10, dont le résultat est appliqué sur une porte PlI, puis sur un aiguilleur 810. Avec ddro = 1 c'est un décalage à droite avec insertion O par la gauche Avec ddr1 = 1 c'est un décalage à droite avec insertion 1 par la gauche Avec ddr2 = 1 c'est un décalage circulaire à droite Avec ddr3 = 1 c'est un décalage à droite avec conservation du signe à gauche division par 2. Pour obtenir le décalage à droite dans l'accumulateur, il suffit de faire acg et acd = 1 et de sélectionner l'unité UAL à la transparence visà-vis du bus BV (entrée B et sortie R de l'UAL en liaison interne). PERIPHERIQUE LOCAL Module d'interruption (figure 20) Le module d'interruption MDI est composé de 12 bascule 314 à 3115 enregistrant les 12 niveaux d'interruption appliqués aux entrées EIO4 à EI15 desdites bascules. L'enregistrement d'une interruption entrant en EIn (EIn=o) se traduit par BIn = 1 Chaque bascule BIn peut aussi être positionnée par micro-programme grâce à une microcommande PSIT et à condition que le bit n du bus BV (BVn) soit à 1. En effet, les sorties P04 à P15 des circuits CPa dont les entrées sont les bits 4 à 15 du bus BV sont appliquées respectivement aux entrées J des bascules BI4 à Bu15. De la sorte Pn à 1 force J de Bin à 1, donc BIn à 1 au coup d'horloge hl suivant. Chaque bascule Bîn peut être effacée par microprogramme grâce à une microcommande EFIT et à condition que le bit n du bus BV soit à 1. En effet comme Pn est appliqué en J de la bascule BIn, la sortie En de CPb est appliquée en K de la bascule BIn. Des bascules BM4 à BM15 ont pour objet de masquer respectivement les interruptions enregistrées en 3104 à Bu15. La demande de niveau n est masquée si Mn = 1. Pour que Mn = 1, il faut envoyer une microcommande MIND et le bit n du bus BV à 1. En effet, de façon semblable aux circuits CPa et CPb, MSn à 1 du circuit CPc est appliqué sur l'entrée D de la bascule BMn. Une bascule BMG a pour objet de masquer toutes les interruptions. Le masque général à lieu si MG = 1. Pour que MG = 1, il faut envoyer une microcommande MGEN et le bit 03 du bus BV à 1 sur un circuit C19. Les 12 niveaux d'interruption DO4 à D15 sont regroupés au moyen de portes P12, P13, P14 en un niveau de suspension 6 : ds 6 (voir figure 10). Pour qu'une interruption Dn donne lieu à une suspension 6 (ds6 = 1), il faut - qu'elle ne soit pas masquée : Mn = O soit NMn = 1 - que l'ensemble des interruptions ne soit pas masqué : MG = O soit NMG = 1. Pour que le microprogramme connaisse le rang de l'interruption ayant produit une suspension 6, un prélèvement par le bus BV de NDO4 à ND15 peut être effectué par la micro-commande pd appliquée sur un circuit C20. De même M04 à M15 peut être prélevé par pm sur un circuit C21.MG peut être prélevé par tmg sur un circuit C22 pour être enregistré dans l'indicateur (Test périphérique entrant en v1.3 des circuits de positionnement de l'indicateur 3, figure 5). Toutes les microcommandes énumérées ci-avant proviennent du décodeur DCL du périphérique local codé par le champ CVe externe. L'adresse du périphérique local est CV04 = 0, CV05 = 0, CV06 = 0 et CV07 = O En temps qu'entrées-sorties (internes) CV08 = 1. Comme il s'agit d'un dialogue non asservi, CV10 = 1; CV09 et CV11 à CV15 représentent le champ complémentaire d'où sont triées en sorties du décodeur DCL les microcommandes tpl de traitement du périphérique local. HORLOGE TEMPS REEL Une base de temps distincte de l'horloge hl de la machine fournit un signal rectangulaire de période T = 100 microsecondes. Chaque transition positive de ce signal positionne une bascule dont la sortie est appliquée en ds2 du module de suspension MDS : suspension 2 (figure 10). Le bistable est acquitté par une microcommande tpl de traitement du périphérique local, décodée de DCL (figure 20). MODULE DE DEROUTEMENT (figure 21) Le module de déroutement MDD assure le déroutement de l'adresse MC en cours de préparation sur le bus BH (figure 1) par l'adresse hexadécimale 008 forcée à sa place comme conséquence de la survenance de certaines alarmes dans la machine ou dans les machines associées. Un déroutement a priorité sur une suspension et une suspension sur un enchainement par le bus BH. Une liste non exhaustive des alarmes pouvant provoquer un déroutement est donné ci-après à titre d'exemple - chien de garde de l'horloge de la machine MIP. - chien de garde opérationnel - parité MAM (mémoire externe à accès multiplexé) - parité RLM (raccordement à une liaison d'échanges multiplexés - retour secteur - téléchargement - regroupement de signaux externes divers - remise à zéro manuelle de la machine MIP - remise à zéro télécommandée de la machine MIP - remise à zéro microcommandée de la machine MIP (sabordage) Alarmes I Alarmes Il Alarmes I Les transitions état bon - état alarme sont détectées par des circuits DAA. Par regroupement à travers des portes "OU" R1 et R3, le signal de déroutement "DERO" monte à 1 aiguillant la constante 008 par l'aiguilleur AAD sur AMCOO à 11. Au prochain coup d'horloge hl, le contenu de la constante 008 est chargé dans le registre RMC, et une bascule MAA (masque des alarmes I) monte à 1. La bascule MAA à 1 interdit que toute autre alarme I survenant ensuite ne reforce DERO à 1, donc interdit tout autre déroutement. Par contre, les autres alarmes I, tout comme la première sont enregistrées dans un registre d'état des déroutements RED où chaque bit représente une alarme. Le microprogramme dérouté peut prendre connaissance du contenu du registre RED par un prélèvement par PRER dans le bus BV. Chaque alarme est reconnue par la lecture à 1 du bit correspondant. Le prélèvement efface RED. Puis le microprogramme élabore le traitement qui convient à chaque alarme. Au cours de la dernière micro-instruction du microprogramme de déroutement, la microcommande AQMA doit etre appliquée pour acquitter la bascule MAA. Les alarmes survenues après prélèvement du registre RED provoquent à travers les circuits de regroupement "OU" R2 et R3, DERO = 1 dès que la bascule MAA a été acquittée. Alarmes Il Ces alarmes concernent la remise à zéro de la machine. Du fait de la remise à zéro, le registre RED et les circuits DAA sont forcés à O (état bon) inhibant tout signal DERO à 1. Cette remise à zéro force l'application d'une constante hexadécimale 008 sur le bus BH. L'aiguillage AAD laisse passer le bus BH car le module de suspension est à O et vas = O. Pour le microprogramme dérouté le prélèvement à TOUT-ZERO de RED signifie qu'il s'agit d'une alarme Il. Comme une alarme Il force aussi le masque des alarmes I, la bascule MAA, il faut acquitter cette bascule en fin de traitement. En résumé les alarmes Il ont priorité sur les alarmes I lors du déroutement car - si une alarme I a forcé un déroutement, une seconde alarme I en est empêchée - si une alarme I a forcé un déroutement, une alarme Il ultérieure forcera quand même un déroutement en éliminant en plus toutes les alarmes I : remise à zéro avec réinitialisation. Les microcommandes PRER et AQMA sont issues du décodeur DCL. Chien de garde opérationnel Le chien de garde opérationnel est une temporisation - mise en route par la réception de la première microcommande "relance" envoyée par la machine MIP depuis la dernière remise à zéro de la machine MIP. - ne peut être arrêtée ensuite sauf par remise à zéro de la machine MIP chaque nouvelle microcommande "relance" ne fait que remettre la temporisation à son début. - qui produit un déroutement lorsqu'elle parvient en butée La temporisation est réglable par straps de 100 microsecondes à 10 second par pas de 100 microsecondes. La "relance" provient du décodeur DCL. REVENDICATIONS 1/ Machine informatique pour le traitement d'informations par des moyens logiques d'adressage, de mémorisation et de calcul comportant une structure de base organisée en deux niveaux de sous-ensembles et un milieu de communication entre ceux-ci, caractérisée par le fait que le premier niveau constituant une première unité à mémoire dite "machine horizontale" (MNA), est interconnecté par l'intermédiaire d'un bus "fermé" (BH) c'est-à-dire ne véhiculant que des informations internes à la machine et détermine l'adresse de la prochaine micro-instruction en fonction de la présente et que le deuxième niveau constituant une deuxième unité à mémoire dite "machine verticale" (MNV) est interconnecté par l'intermédiaire d'un bus ouvert (BV) sur le milieu extérieur et assure les microtraitements en fonction des micro-instructions élaborées par la machine horizontale, le milieu de communication entre les deux niveaux étant constitué principalement par un réseau d'échange (RSE) comportant des organes communs avec les machines verticale et horizontale et des organes propres d'un réseau de transfert. 2/ Machine informatique selon la revendication 1, caractérisée en ce que le réseau d'échange (RSE) comprend un réseau de transfert horizontal (RSH) faisant partie de la machine horizontale (MÈ) pour le transfert d'informations vers la machine horizontale, un réseau de transfert vertical (RSV) faisant partie de la machine verticale (MNV) pour le transfert d'informations dans la machine verticale et un ensemble de transfert pile pour le transfert dans la machine verticale d'informations issues de la machine horizontale et vice-versa ; ledit ensemble de transfert pile comportant en série un réseau (RSP), un registre (RGP) et une mémoire pile (MP) adressée par un compteur (CP), le réseau (RSP) de l'ensemble pile étant en liaison avec le bus vertical (BV), un registre d'instructions (S) de la machine verticale, un registre de commande (MCH) de la machine horizontale et un compteur d'adressage séquentiel (AMS) de la machine horizontale. 3/ Machine informatique selon la revendication 1 ou 2, caractérisée en ce que le réseau d'échange (RSE) est relié d'une part en entrée, à un registre de lecture (RMC, S) de la mémoire (MC, MUR) de chacune desdites machines horizontale et verticale et, d'autre part en sortie, au bus de la machine horizontale (BH) et au bus de la machine verticale (BV), le compteur d'adressage séquentiel (AMS) étant relié au bus "horizontal" et au réseau d'échange pour la sauvegarde de l'adressage en mémoire (MC), le bus "vertical" ayant des liaisons avec des registres de travail (A, P, S, RM), avec un dispositif de calcul (ACC, UAL) et avec des périphériques par des interfaces d'entréessorties (IE3), les échanges dtinformations en mode interne entre lesdits registres de travail et le dispositif de calcul d'une part, ou en mode externe entre lesdits registres de travail et les interfaces entrées-sorties d'autre part, s'effectuant au moyen d'un dispositif d'aiguillage (CAVE de commandes provenant d'un registre de lecture (MCV) de données de la mémoire de la machine horizontale ou d'un registre de travail (A) de la machine verticale détenteur de commandes à destination des périphériques, la mémoire de la machine horizontale étant également adressée soit par des suspensions dont les demandes en attente et les suspensions en cours d'exécution sont traitées hiérarchiquement (MDS), soit à la suite d'alarme provoquant un déroutement de manière à générer un traitement prioritaire. 4/ Machine informatique selon la revendication 3 caractérisée en ce que le registre de lecture (RMC) de la mémoire (MC) de la machine horizontale est constitué en deux sous-registres, d'une part un sous-registre (MCV) contenant un champ codé d'informations dit "champ vertical" destiné au pilotage de la machine verticale, ledit champ vertical (CV) accédant à un circuit d'aiguillage (CAV) dudit champ vers les organes internes ou vers les interfaces entrées-sorties (IES) de la machine verticale pour piloter les traitements internes ou externes de ladite machine, d'autre part, un sous-registre (MCH) contenant un champ codé d'informations dit "champ horizontal" destiné au pilotage de la machine horizontale, ledit sous-registre ayant des liaisons d'accès au réseau d'échange, au bus horizontal et au bus vertical pour transférer des données aux organes de la machine horizontale et de la machine verticale. 5/ Machine informatique selon l'une des revendication 1 à 4, caractérisée en ce que la machine verticale (MNV) comporte une mémoire (MUR) adressable par l'intermédiaire du bus vertical (BV) et de registres associés à la mémoire et audit bus, - un registre de données (RM) ayant des liaisons d'entrées-sorties avec la mémoire (MUR) programmable pour lire ladite mémoire ou écrire dans celleci et des entrées et sorties accédant audit bus pour dialoguer avec le reste de la machine verticale et les entrées-sorties - un registre de lecture (S) ayant d'une part, ses entrées accessibles à des informations de sortie de la mémoire (MUR) ou du bus vertical (BY) et d'autre part, ses sorties reliées au réseau d'échange (RSE), ledit registre recueillant les instructions de ladite mémoire pour adresser celle-ci ou la mémoire de la machine horizontale via le réseau d'échange et le bus vertical ou horizontal - un registre de travail (P) ayant ses entrées reliées au bus vertical (BV) via un additionneur (ADV) et ses sorties reliées audit bus pour effectuer l'adressage séquentiel de la mémoire (MUR). 6/ Machine informatique selon la revendication 2, caractérisée par le fait que dans le réseau d'échange (RSE)' - le réseau "horizontal" (RSH) est constitué de circuits à portes dont les entrées sont reliées d'une part à une première partie (MCA) du sous-registre ( MCH) de lecture de la mémoire de ladite machine horizontale délivrant une constante et, d'autre part, à la sortie du registre d'instructions (S) de la machine verticale délivrant une variable, les sorties desdits circuits à portes étant reliées au bus horizontal (BH) et lesdits circuits étant validés par des microcommandes provenant du champ codé (CH) de la seconde partie (MCB) dudit sous-registre (MCH), les combinaisons formées par la somme de la constante et de la variable permettant d'effectuer des éclatements au cours d'un branchement d'adresse en mémoire (MC) de la machine horizontale - le réseau "vertical" (RSV) est constitué de circuits à portes dont des entrées en nombre différent par circuit sont reliées à des sorties du registre d'instructions (S) et dont les sorties desdits circuits sont reliées au bus (BV) de la machine verticale, lesdits circuits étant validés par des microcommandes issues d'un segment du champ de commande d'un décodeur (DCO) de la machine verticale, ledit réseau permettant l'adressage de registres programmables occupant les adresses de début de la mémoire (MUR) - le réseau (RSP) de l'ensemble pile comportant des circuits à portes en liaison avec le bus vertical (BV), avec le registre d'instructions (S) de la machine verticale, avec le registre de commande (MCH) de la machine horizontale et avec le registre d'adressage séquentiel (AMS) de ladite machine horizontale, les sorties du registre pile (RGP) accédant aux entrées de la mémoire pile (MP) et aux bus horizontal (BH) et vertical (BV), des entrées du réseau pile (RSP) étant reliées à des sorties de lecture de la mémoire pile, ladite mémoire permettant la sauvegarde des informations issues du registre pile par réinscription desdites informations dans ledit registre pile via le réseau pile. 7/ Machine informatique selon l'une des revendications 1 à 6, caractérisée par le fait que les demandes de transfert, à destination du bus (BH) de la machine horizontale des données issues des registres (MCA, RGP, AMS) et du réseau (RSH) de la machine horizontale sont identifiées et validées par un dispositif à deux étages, un premier étage (DEBH) décodeur d'un champ partiel (ebh) stocké dans la seconde partie (MCB) du registre (MCH) commandant l'accès au bus horizontal (BH), ledit champ validant les demandes inconditionnelles de transfert, et un second étage (VEBH) validant le demandes conditionnelles sous le contrôle d'un dispositif de décodage et de test d'indicateurs à deux étages comprenant un premier étage (NIT) décodeur d'un champ partiel (cdt) désignant le numéro d'un indicateur à tester et un second étage (MIT) recevant outre ledit numéro, les états logiques 0 ou 1 d'indicateurs de sorte que si le résultat du test est positif, il y a branchement par un adressage de la mémoire (MC) de la machine horizontale selon des informations issues de l'origine spécifiée par la demande de transfert validée et que, si le résultat du test est négatif, il y a forçage des données du compteur d'adresse dans le bus horizontal pour une continuation d'adressage en séquence de ladite mémoire. 8/ Machine informatique selon la revendication 7, caractérisée par le fait qu'elle comporte des indicateurs utilisés pour valider les transferts de données dans le bus horizontal (BH), constitués par les bits de poids fort du registre pile (RGP), le nombre desdits bits correspondant à la différence de capacité du bus vertical (BV) et du bus horizontal (BH), un circuit d'aiguil lage présentant sur les entrées desdits bits, soit les sorties (pic0 à pic3) de circuits (PIO à PI3) effectuant le positionnement des indicateurs, soit les sorties (rspO à rsp3) de données partielles du réseau pile (RSP) en nombre identique au nombre d'indicateurs. 9/ Machine informatique selon la revendication 8, caractérisée par le fait que chaque indicateur est positionné par un circuit de positionnement (PI0, PI1, ... PI3) de même rang que celui (rO, ri, ... r3) du bit à positionner, chaque circuit de positionnement comportant - un bloc logique d'enregistrement voie 1 (EV1) constitué d'opérateurs à fonctions de calcul telles que débordement, lien, tout-un, et de réception de test des périphériques, les liaisons (v1.0 à v1.2) de la voie 1 attaquant les blocs (EV1) des circuits de positionnement étant issues de l'unité arithmétique et logique (UAL) et la liaison (v1.3) des interfaces entrée-sortie (IES) - un bloc logique d'enregistrement voie 2 (EV2) constitué d'opérateurs à fonctions ET, OU, OU exclusif, réalisant l'enregistrement du résultat positif ou négatif d'une fonction logique à partir de données reçues sur une voie 2 et la valeur de l'indicateur. - un bloc logique de forçage (FOR) d'un bit du registre pile de rang (rO, ri ... r3) correspondant à celui du circuit de positionnement (PIO, PI1 ... PI3) dudit bloc, les sorties des blocs (EV1, EV2, FOR) de chaque circuit de positionnement étant intégrées en OU logique sur la sortie (sp) dudit circuit et les signaux délivrés en sorties (spO à sp3) étant transmis sélectivement aux indicateurs, les sorties (idO à) id3) des indicateurs étant reliées aux entrées de validation des blocs d'enregistrement voie 2 (EV2) et de forçage (FOR) des circuits de positionnement de rang correspondant de sorte que le positionnement des indicateurs par lesdits blocs est fonction de leur état précédent ledit positionnement. 10/ Machine informatique selon l'une des revendications 1, 2, 3 et 6, caractérisée par le fait que les données des sorties de la machine horizontale et de la machine verticale sont transférées sur l'une et (ou) l'autre de deux parties du registre pile, l'une (RGP1) dont la capacité d'enregistrement égale la différence de capacité existant entre le bus de la machine verticale et celui de la machine horizontale, l'autre (RGP2) dont la capacité d'enregistrement est égale à celle du bus horizontal, les entrées de la première partie (RGP1) recevant via le circuit d'aiguillage (CAD) les données transférées en excédant de la capacité de la deuxième partie (RGP2) et lesdites données écrasant les indicateurs. 11/ Machine informatique selon l'une des revendications 1, 2, 3, 6 et 10, caractérisée par le fait que le réseau pile comprend d'une part un premier groupe de circuits à portes (CP10, CP11,....) à faible capacité de transfert de données égalant la différence de capacité d'écoulement existant entre le bus de la machine verticale et celui de la machine horizontale, les sorties desdits circuits étant reliées en point commun sur les entrées d'un circuit à portes (CP1) contrôlant l'accès à la première partie (RGP1) du registre pile et, d'autre part, un second groupe de circuits à portes (CP20, Cl21...) dont la capacité de transfert égale la capacité d'écoulement du bus horizontal, les sorties desdits circuits étant reliées en point commun sur les entrées d'un circuit à portes (CP2) contrôlant l'accès à la seconde partie (RGP2) du registre pile, les entrées des circuits desdits premier et second groupes recueillant, outre les données des sorties de la mémoire pile du bus vertical et du registre (AMS) d'adressage séquentiel de la mémoire (MC) de la machine horizontale, une information constante issue d'une zone (MCA) du sous-registre (MCH) de ladite mémoire et des combinaisons (P1 à P3) de ladite constante et d'une variable issue du registre d'instructions (S) de la machine verticale pour effectuer en mémoire (MC) de la machine horizontale un branchement avec éclatement selon la valeur de la variable. 12/ Machine informatique selon l'une des revendications 1, 2, 3, 4, 10 et 11, caractérisée par le fait que l'écriture ou la lecture de la mémoire pile est réalisée par l'intermédiaire d'un registre d'adresses pile (RAP) fonctionnant en compteur-décompteur par bouclage de ses sorties sur ses entrées via une logique d'incrémentation-décrémentation (LID), les sorties dudit registre et de ladite logique étant reliées en parallèle sur les entrées d'adressage (EA) de la mémoire pile via respectivement un circuit d'adressage en écriture (PA) ou en lecture (PB), lesdits circuits étant l'un validé, l'autre verrouillé (ou viee-versa) selon l'état logique d'un signal (cep) de commande de l'ensemble pile issu du champ horizontal (CH), ledit état activant un opérateur additionneur ou soustracteur dans ladite logique d'incrémentation-décrémentation (LID), la réintroduction dans le registre d'adresses (RAP) de l'adresse incrémentée ou décrémentée présentée en sortie de ladite logique s'effectuant via un circuit de contrôle de transfert (PC) validé soit en écriture par ledit signal (cep), soit en lecture par un signal (lmp) délivré par le réseau pile après décodage du champ de commande (crp) dudit réseau pile après décodage du champ de commande (crp) dudit réseau, de sorte que le compteur pile permette d'inscrire mot après mot les données du registre pile en mémoire pile dans un ordre d'adressage croissant et de relire lesdits mots dans l'ordre décroissant selon une structure de pile dernier entré premier sorti. 13/ Machine informatique selon l'une des revendications 1 à 12, caractérisée par le fait qu'elle comporte des moyens pour traiter hiérarchiquement les demandes de suspension en attente et les suspensions en cours et les adresser en mémoire (MC) de la machine horizontale, comprenant un module (MDS) de réception des demandes de suspension (ds0 à ds7) internes et externes à ladite machine et des commandes de validation globale ou partielle (vsO à vs7) et d'acquittement (aqs) desdites demandes, ledit module de réception étant associé à un circuit d'aiguillage d'adresse (AAD) relié en entrées d'une part au bus horizontal (BH) pour l'adressage de la mémoire (MC) de la machine horizontale en vue de générer les micro-instructions de ladite machine et, d'autre part aux sorties (ash) dudit module de réception (MDS) pour l'adressage en mémoire des demandes de suspension hiérarchisées, ledit module délivrant simultanément une commande (vas) sur l'aiguilleur d'adresse (AAD) et sur le circuit d'adressage séquentiel (ADH-AMS) pour respectivement forcer une adresse correspondant au niveau mis en exécution et sauvegarder l'adresse suspendue en rendant la liaison bus horizontal-registre d'adressage (BH F, AMS) transparente. 14/ Machine informatique selon la revendication 13, caractérisée par le fait qu'elle comporte un module de traitement hiérarchisé des demandes de suspension en attente et des suspensions en cours d'exécution comportant des premiers circuits d'enregistrement dans un premier cycle d'horloge des niveaux des demandes de suspension en attente d'exécution (NAE) et des seconds circuits d'enregistrement dans le cycle suivant du niveau de demande de suspension en voie d'exécution (NCE), les entrées des premiers circuits (NAE) recevant les demandes de suspension (dsO à ds7), les sorties desdits circuits attaquant les entrées impaires d'un encodeur prioritaire (ISH) via des circuits à portes (PV) dont les entrées sont validées partiellement ou globalement (vsO à vs7), les sorties dudit encodeur prioritaire étant reliées, d'une part, à l'aiguilleur d'adresses (AAD) et d'autre part, aux entrées d'un décodeur (DNE) dont les sorties sont reliées aux entrées des circuits d'enregistrements (NCE), les sorties de ces derniers étant reliées aux entrées paires de l'encodeur (ISH) et aux entrées de circuits (ENE) d'effacement des circuits (NCE) mémorisant le niveau en exécution, lesdites entrées étant validées par une commande d'acquittement (aqs) issue d'un circuit de décodage d'un champ partiel (sus) de la machine horizontale, de sorte qu'une demande de suspension en attente de niveau de priorité (nla) supérieur à celui (n2e) d'une suspension en cours d'exécution a priorité sur cette dernière dont l'adresse est sauvegardée en mémoire pile et ensuite restaurée après exécution du traitement de ladite demande en attente (nla) préalablement passée en exécution (nue). 15/ Machine informatique selon la revendication 3, caractérisée en ce que le dispositif d'aiguillage (CAV) de deux champs codés de commande des machines horizontale et verticale permettant le fonctionnement de la machine verticale en mode interne ou externe, l'un issu d'un registre de lecture (MCV) de la mémoire de la machine horizontale et l'autre d'un registre de travail (A) de la machine verticale, comporte un premier étage aiguilleur à deux circuits de transfert (CP10, CP11) de l'un ou l'autre desdits champs sur des sorties (CV04 à CV1S) communes audits circuits de transfert et un second étage de distribution du champ du registre de lecture soit, d'une part, sur une paire de décodeurs (DCO-DCD) de l'origine des données à transférer dans le bus vertical et de la destination des données chargées dans ledit bus, le décodeur órigine" validant le transfert des données de sorties d'un registre de travail dans le bus vertical (BV) et le décodeur "destination"validant le transfert des données du bus vertical (BV) sur les entrées d'un registre de travail, et d'autre part sur l'unité arithmétique et logique (UAL, DDR) au moyen de circuits de transfert (CP12 à CP15) de parties dudit champ sur lesdits organes, soit sur l'interface entrées-sorties (IES) au moyen d'un circuit de transfert (CP16) de la totalité dudit champ pour adresser les périphériques, lesdits circuits de transfert partiel étant validés sélectivement par un circuit d'analyse et de combinaisons (P012, I13) d'états logiques présents sur des sorties communes (CV0O, CV09) du premier étage aiguilleur, ledit circuit d'analyse validant l'interface entrées-sorties en émission ou en réception et validant en réception la partie de champ "origine" (bits O à 3) sur le décodeur de destination (DCD) pour indiquer le registre destinataire des données chargées dans le bus vertical (BV via l'interface (IES), de sorte que ledit dispositif d'aiguillage permet, dans chaque configuration d'aiguillage (MCV -- > CV) ou (A#CV), le fonctionnement de la machine verticale en mode interne ou externe. 16/ Machine informatique selon la revendication 3, caractérisée par le fait que les moyens de déroutement mis en oeuvre par alarme comprennent des circuits de détection (DAA) d'alarmes (I) de premier type en série avec des circuits d'enregistrement (RED), lesdits circuits étant reliés en sortie à des circuits de regroupement (R1-R3, R2-R3) générant un signal de déroutement (DERO) qui, d'une part, force une adresse de déroutement via le circuit d'aiguillage d'adresse (AAD) sur la mémoire (MC) de la machine horisontale et, d'autre part, active une bascule (MAA) mémorisant l'opération de déroutement en cours et interdisant tout autre déroutement tant que celui en cours n'est pas terminé, des alarmes de second type (II), prioritaires sur celles de premier type provoquant la remise à zéro desdits circuits de détection et d'enregistrement et forçant l'adresse de déroutement sur le bus horizontal (BH)