Brevet FR2458902A1 — publié le 19810102

La présente invention concerne un procédé pour fabriquer des circuits MOS intégrés avec et sans transistors de mémoire MNOS, suivant la technnologie à grilles de silicium, comportant des contacts en recouvrement, moyennant l'utilisation d'un masquage en nitrure de silicium. Dans la fabrication de circuits intégrés à haute densité d'intégration, l'un des problèmes les plus importants consiste à loger un nombre aussi important que possible de composants (par exemple des transistors) ou d'unités fonctionnelles par unité de surface, tout en prenant pour base une taille minimale de struc- ture, dont on peut être maître. Les éléments particulièrement gênants sont les zones inactives du circuit, c'est-à-dire les zones qui ne participent pas directement au fonctionnement du circuit. Ces zones incluent les zones non utilisables situées à -la périphérie des trous de contact. Ces zones inactives sont con- ditionnées par ce qu'on appelle des distances de sécurité. Pour fabriquer des composants MOS, on utilise aujourd'hui de préféren- ce la technologie au polysilicium. Dans le cadre de cette technologie, les électrodes de grille de transistors à effet de champ ainsi que les voies conductrices pour le raccordement de tel- les. électrodes sont constituées par du polysilicium. Les avantages essentiels de cette technologie résident, par rapport à une technique dans laquelle ces électrodes et ces voies conductrices sont constituées en aluminium, dans le *fait que les capacités nuisibles de recouvrement grille-source et grille-drain doivent être maintenues à une très faible valeur et que dans le cas du polysilicium, il existe un plan supplémentaire de "voies conduc- trices". Dans le cas de la technique à grille de silicium à canal-n et également dans le cas de la technique à grille de silicium à canal p ou à double grille de silicium, il faut réali- ser des trous de contact dans des couches de SiO2 aussi bien sur des zones ou régions de silicium monocristallines dopées du type n+ ou p ainsi que dans des régions de silicium polycristallines dopées du type n+ ou p. Il faut alors empêcher qu'un trou de contact fasse saillie par une partie de sa surface au-dessus de la zone devant être contactée, étant donné que, sinon, il existe- rait le danger que la voie conductrice métallique, devant être placée audessus du trou de contact, provoque un court-circuit avec une région voisine dopée du type p ou n du corps de base en 2 2458902 silicium monocristallin. Dans le cas o le trou de contact fait saillie au-dessus d'une structure de polysilicium il existe en outre le danger que, par suite d'une attaque chimique sous-jacente du SiO2 au-dessous de la structure de polysilicium on obtienne une partie en surplomb ou en porte-à-faux de la structure de polysilicium, pouvant conduire à une interruption de la voie con- ductrice située au-dessus. Afin d'empêcher la venue en saillie de trous de contact au-dessus des régions devant être contactées, il faut prévoir ce qu'on appelle des distances de sécurité entre les bords du trou de contact d'une part et les bords des régions de silicium dopées d'autre part. Ces distances ou intervalles de sécurité sont néces- saires étant donné que la distance entre deux bords de structure formés par deux plans différents de structure ne peut pas être respectée avec toute précision voulue, mais seulement avec une tolérance déterminée qui, dans le cadre de l'état actuel de la- technique, est égale à environ + 2 p. DauW la littérature on trouve différentes propositions visant à rendre superflues les distances desécur-ité décrites sur la périphérie de trous de contact. Dans la demande de brevet allemand publiée',sous le numéro 27 23 374 se trouve décrit un procédé selon lequel on aménage, au moyen de couches de nitrure et moyennant l'utilisation de leur action anti-oxydante ainsi que de leur action arrêtant l'attaque chimique, des trous de contact dont la surface de base fait saillie au-dessus des régions de polysilicium devant être contactées. Assurément ce procédé nécessite un masque supplémen- taire à trous de contact; de toutes façons les distances de sécurité doivent être prévues sur la périphérie des trous de con- tact entre les régions monocristallines dopées du type n+ ou p+ et les voies conductrices métalliques, et les petits talus des trous de contact sont très pentus ou même en porte-à-faux. Selon une autre proposition (V.L. R:rdeout, J.J. Walker, A. Cramer: "A one-device memory cell using a single layer of polysilicon and a selfregistering metal-to-polysilicon contact International Electron Devices Meeting, Technical Digest, Washington, USA, décembre 1977, page 258), la couche de p-oly--- silicium est recouverte, aux emplacements auxquels doivent se trouver les trous de contact, par une couche double de bioxyde de silicium et de nitrure de silicium, tandis que les autres -3 2458902 parties des structures désirées de polysilicium sont masquées par une couche de bioxyde de silicium. Les parties non recouvertes de la couche de polysilicium sont éliminées par attaque chimique. De même cette proposition comporte les inconvénients indiqués dans la demande de brevet allemand publiée sous le numéro 27 23 374, à cette différence près que les talus des structures de polysilicium (et non pas les trous de contact) peuvent être en porte-à-faux. Un autre procédé a été proposé dans un rapport de W.G. Oldham, M. Tormey: "Improved integrated circuit contact geometry using local oxidation", Elektrochemical Society Spring Meeting, Seattle, USA, mai 1978, page 690. Ici la couche de nitrure de silicium anti-oxydante est déposée après attaque chimique de la couche de polysilicium. Cette couche de nitrure est soumise à une attaque chimique de manière à ne subsister que là o des trous de contact doivent être réalisés. L'inconvénient dans ce procédé réside dans le fait que'les talus des structures en polysilicium - peuvent être en porte-à-faux ou en surplomb et que, dans le cas de trous de contact, qui sont disposés en totalité ou en partie dans des régions de grille, les distances de sécurité décrites plus haut par rapport aux bords du polysilicium sont nécessaires. Un procédé, qui permet de réduire les distances de sécu- rité sur le pourtour des trous de contact entre les régions monocristallines dopées du type n+ et les voies conductrices métalliques ou qui rend ces distances de sécurité inutiles, est connu d'après la demande de brevet allemand publiée sous le No. 25 09 315. Selon ce procédé, après réalisation des trous de contact par attaque chimique, on dépose une substance dopante (phosphore ou arsenic) dans les trous de contact. Dans le cas de trous de contact en saillie, ceci empêche un court-circuit entre les régions monocristallines du type n+ et les régions dopées du type p voisines. Les distances de sécurité au niveau de la périphérie des trous de contact par rapport aux structures de polysilicium sont de toutes façons nécessaires dans ce procédé. Le problème, qui est à la base de la présente invention, consiste à fabriquer un circuit MOS selon la technologie à grille de silicium, dans lequel: 1. les distances indiquées de sécurité sont inutiles et par conséquent une densité élevée d'intégration des circuits 4 2458902 intégrés par unité de surface est possible, 2. les courts-circuits entre lep voies conductrices métalliques, devant être déposées au-dessus du trou de contact, et les régions dopées voisines desdites voies métalliques et réalisées dans le substrat en silicium, sont évités, 3. la surface du circuit à semiconducteurs est aussi plane que possible et ne comporte aucune partie étagée à pente raide, et 4. on fabrique simultanément des transistors MOS ainsi que des transistors de mémoire MNOS. Ce problème est résolu conformément à l'invention à l'aide d'un procédé du type indiqué plus haut, grâce au fait qu'après la fabrication des couches structurées de SiO2 sur un substrat. semiconducteur dopé du type p ou n on dépose sur la surface de l'ensemble une couche de nitrure de silicium selon le procédé dit LOCOS (oxydation locale du silicium) ou Isoplanar, en vue de séparer les régions actives du transistor, et l'on struc- ture ensuite cette couche de nitrure de silicium de telle manière que les régions, dans lesquelles l'oxyde de grille est réalisé, sont mises à nu, et que l'on transforme cette couche de nitrure de silicium superficiellement, lors de l'oxydation de grille, en une couche d'oxynitrure. Selon une variante de l'objet de l'invention il est prévu de réaliser une implantation ionique du canal à travers la couche de nitrure de silicium déposée sur la surface de l'ensemble. D'autres variantes de mise en oeuvre du procédé conforme à l'invention ressortiront de la description donnée ci-après. Ainsi, conformément à un exemple de réalisation selon l'invention pour fabriquer des circuits MOS intégrés à canal n ou à canal p, comportant des transistors de mémoire MNOS, on met en oeuvre les phases opératoires suivantes: a) fabrication de couches structurées de SiO2 sur un substrat semiconducteur dopé du type p ou du type n pour séparer les régions actives des transistors, selon le procédé dit LOCOS ou Isoplanar, b) fabrication d'une couche de SiO2 (oxyde tunnel) sur la surface de l'ensemble, c) dépôt d'une couche de nitrure de silicium sur la surface de l'ensemble, d) réalisation de l'implantation ionique du canal, 2458902 e) attaque chimique de la couche de nitrure de silicium pour réaliser des régions de substrat recouvertes, f) exécution de l'oxydation de grille par oxydation des surfaces libres du substrat, de type p ou n, avec transformation simultanée par oxydation de la couche de nitrure de silicium en oxynitrure, g) réalisation d'une couche de polysilicium dopée du type n ou p sur la surface de l'ensemble du dispositif et structura- tion de la couche de polysilicium, h) réalisation de l'implantation d'ions pour réaliser des régions monocristallines de source et de drain dopées du type n ou p dans le substrat en silicium dopé du type p ou n, i) oxydation de la couche de polysilicium pour former une couche de SiO2, j) réalisation d'une couche de SiO2 sur l'ensemble de la surface du dispositif (oxyde intermédiaire), k) réalisation des trous de contact par attaque chimique pour établir des contacts entre des régions monocristallines dopées du type n ou p, des régions de polysilicium et des voies conductrices métalliques, et 1) réalisation du modèle métallique des voies conduc- trices. De la même façon que cela est décrit pour le processus à grille de Si, on peut également utiliser un processus à grille double de Si (processus dit "Si -Gate") selon le procédé conforme à l'invention. Dans ce cas lors de la phase opératoire e) du pro- cédé, on ouvre également les régions de grille des transistors au polysilicium 2, après la phase opératoire i) du procédé on réalise de façon connue en soi la couche de polysilicium 2. La phase opératoire h) serait alors exécutée après la structuration de la couche de polysilicium 2, immédiatement avant la réalisation de l'oxyde intermédiaire (phase opératoire j)). Par rapport au processus connu à grille de silicium, le procédé conforme à l'invention permet d'utiliser les contacts en recouvrement et à auto-alignement avec un trou de contact sur- dimensionné. La couche de nitrure de silicium agit, lors de l'attaque chimique de l'oxyde intermédiaire, sous la forme d'un dispositif de blocage ou d'arrêt de l'attaque chimique; ainsi se trouvent évitées des attaques chimiques sous-jacentes indési- rables du polysilicium, dans le cas des contacts en polysilicium 6 2458902 En outre, dans le cas des contacts de source et de drain, par suite de l'arrêt de l'attaque chimique, lors de l'ouverture des trous de contact, un fendillement ou une fissuration au niveau du bord de l'oxyde épais est rendu impossible et de ce fait un E court-circuit métal-substrat est évité. Il faut en particulier tenir compte du fait que le contact entre le polysilicium et la région dopée du type n+ ou p a une surface plus petite que le contact enseveli, qui ne peut être réalisé que difficilement du point de vue technologique et qui nécessite en outre un masque supplémentaire. Par suite du recouvrement des contacts, on obtient un accroissement important de la densité d'intégration. L'avantage important du procédé conforme à l'invention réside en outre dans le fait que l'on peut fabriquer simultanément des transistors MOS et des transistors de mémoire MNOS. A titre d'exemple on a décrit ci-dessous et illustré schématiquement aux dessins annexés plusieurs modes d'exécution du procédé conforme à l'invention. Les figures 1 à 6 illustrent un exemple de réalisation mettant en oeuvre l'invention dans le cas de la technique MOS à canal n. Les figures 7 à 12 sont des schémas représentés à l'échelle 2000:1, sur lesquels on peut se rendre compte de la réduction importante de place ou d'encombrement obtenue grâce aux contacts en recouvrement, par rapport aux dispositifs usuels. Parmi ces figures, les figures 7, 9 et 1i montrent les contacts connus d'après l'état de la technique, tandis que les figures, &, 10 et 12 montrent les contacts en recouvrement, réali- sés selon le procédé conforme à l'invention, pour différentes régions de contact. Le déroulement des phases opératoires pour un procédé à grille de silicium mis en oeuvre suivant la technique MOS à canal n. avec une couche d'isolant en nitrure de silicium et des con- tacts en recouvrement s'effectue par exemple comme suit: a) Réalisation de couches structurées 1 de SiO2 (ce qu'on appelle des zones ou régions d'oxyde de champ d'une épais- seur d'environ 0,7 p) sur un substrat semiconducteur 2 dopé du type p (2 à 20 2cm) et constitué par du silicium à orientation cristalline , après dépôt d'une couche de nitrure structurée et réalisation d'une implantation ionique de champ. Pour terminer ce processus dénommé processus LOCOS, on élimine la couche de 7 2458902 nitrure. (Les différentes phases opératoires du processus LOCOS ne sont pas représentées sur les figures). b) En se référant à la figure 1, on réalise alors sur toute la surface de l'ensemble, à savoir sur le substrat en sili- cium 2 muni des couches structurées 1 de SiO2, une couche de SiO2 agissant en tant qu'oxyde de tunnel 3 avec une épaisseur d'environ 3 nm. c) Ensuite, comme on peut le voir sur la figure 1, on dépose sur toute la surface de l'ensemble une couche de nitrure de silicium 4 avec une épaisseur de 25 à 40 nm, et d) on réalise une implantation ionique du canal avec des ions de bore (voir les flèches 5). e) Comme on peut le voir d'après la figure 2, on soumet la couche de nitrure de silicium 4 à un processus d'attaque chi- mique, en vue de réaliser des régions de substrat non couvertes de nitrure, ce qui ouvre les régions de grille des transistors en polysilicium. La ligne formée d'un trait mixte désigne le dopage du canal (implantation avec enrichissement). f) Dans le cas de l'oxydation de grille représentée sur la figure 3, on réalise l'oxyde de grille 6 avec une épaisseur de 50 nm par oxydation de la face supérieure libre 2 du substrat, dopé du type p; simultanément la couche de nitrure de silicium 4 est transformée en surface en une couche d'oxynitrure 7 (d'une épaisseur d'environ 10 nm). g) Conformément à la figure 4, on réalise le dépôt d'une couche de polysilicium 8 dopée du type n+ et possédant une épais- seur de 500 nm, selon le procédé de dépôt chimique en phase vapeur et on réalise la structuration de cette couche, et h) on réalise une implantation d'ions arsenic (flèches 9) pour réaliser des régions de source et de drain monocristallines dopées du type n+ 10 (voir figure 5) dans le substrat en silicium 2 dopé du type p. i,J) Alors, comme on peut le voir d'après-la figure 5, on réalise une oxydation de la couche de polysilicium 8 dans la région il et le dépôt, sur.l'ensemble de la surface du dispositif, de la couche d'oxyde de silicium 12 agissant en tant qu'oxyde intermédiaire possédant une épaisseur de 500 nm, selon le procédé de dépôt chimique en phase vapeur. k) Sur la figure 6 on a illustré la fabrication des trous de contact pour réaliser des contacts entre les régions 8 2458902 monocristallines 10 de type n ou les régions de polysilicium 8 et les voies conductrices métalliques(13) ainsi que la fabrica- tion du modèle métallique 13 des voies conductrices. Comme on peut le voir d'après la figure 6, lors de l'attaque chimique de l'oxyde intermédiaire 12, la couche de nitrure de silicium 4 a agi en tant que barrière ou dispositif d'arrêt contre l'attaque chimique, de sorte qu'il ne s'est pro- duit aucune attaque chimique sous-jacente. L'attaque chimique de l'oxyde (oxyde tunnel 3) lors de la réalisation des trous de con- tact n'est nécessaire que dans le cas de la mise en oeuvre du processus avec réalisation de transistors de mémoire MNOS. Pour terminer le dispositif est encore muni de façon connue d'une couche de protection. Cette phase opératoire n'est pas représentée sur les dessins. Sur les figures 7 et 8 on a représenté, de façon permet- tant la comparaison, selon une vue en plan et à l'échelle 2000:1, les contacts usuels et les contacts à recouvrement et à auto-alignement, dans la région de grille, du point de vue de la place qu'ils occupent. La ligne 14 indique la limite du masque de nitrure. Par ailleurs les mêmes chiffres de référence que sur les figures 1 à 6 sont valables. La zone hachurée 15 représente le trou de contact. Les figures 9 et 10 représentent, de façon à permettre une comparaison, suivant une vue en plan et également à l'échelle 2000:1, des contacts usuels et des contacts à recouvrement et à auto-alignement: des contacts de source, de drain et de grille. Ici également les mêmes chiffres de référence que sur les autres figures sont valables. Les figures 11 et 12 montrent, de façon à permettre leur comparaison, des contacts entre le polysilicium et la région diffusée de type n +, la figure il représentant un contact ense- veli, pour lequel une phase supplémentaire de masquage est néces- saire, tandis que la figure 12 représente un contact à recouvre- ment conforme à l'invention. Ici également les mêmes chiffres de référence. que sur les autres figures sont valables. 9 2458902 REVENDICATIONS 1. Procédé pour fabriquer des circuits MOS intégrés avec et sans transistors de mémoire MNOS, suivant la technologie à grilles de silicium, comportant des contacts en recouvrement, moyennant l'utilisation d'un masquage à l'aide de nitrure de silicium, caractérisé par le fait qu'après la réalisation des couches structurées de SiO2 (1) sur un substrat semiconducteur (2) dopé du type p ou du type n, on dépose sur toute la surface du dispositif une couche de nitrure de silicium (4) selon le pro- cédé d'oxydation locale (LOCOS ou Isoplanar), pour séparer les régions actives des transistors, et que l'on structure cette cou- che de nitrure de silicium de manière à dégager les régions dans lesquelles l'oxyde de grille (6) est réalisé, et que cette couche de nitrure de silicium (4) est transformée superficiellement en une couche d'oxynitrure (7) lors de l'oxydation de grille. 2. Procédé suivant la revendication 1, caractérisé par le fait qu'on réalise une implantation ionique (5) du canal à tra- vers la couche de nitrure de silicium (4) déposée sur la surface de l'ensemble du dispositif. 3. Procédé pour réaliser des circuits MOS intégrés à canal n ou à canal p et comportant des transistors de mémoire MNOS, suivant la revendication 1, caractérisé par le fait qu'il comporte les phases opératoires suivantes: a) réalisation de couches structurées de Sio2 (1) sur un substrat semiconducteur (2) dopé du type p ou du type n pour réaliser la séparation des régions actives des transistors selon le procédé d'oxydation locale (LOCOS ou Isoplanar), b) réalisation d'une couche (3) de Sio2 (oxyde tunnel) sur l'ensemble de la surface du dispositif, c) dépôt d'une couche de nitrure de silicium (4) sur l'ensemble de la surface du dispositif, d) réalisation de l'implantation ionique (5) du canal, e) attaque chimique de la couche de nitrure de silicium (4) pour réaliser des régions du substrat recouvertes par le nitrure, f) réalisation de l'oxydation de grille (6) par oxyda- tion des surfaces libres du substrat de type p ou de type n, avec transformation simultanée de la couche de nitrure de sili- cium (4) par oxydation en oxynitrure (7), 1O 2458902 g) dép5t d'une couche de polysilicium (8) dopée du type p ou du type n s'étendant sur toute la surface du dispositif et structuration de la couche de polysilicium, h) réalisation d'une implantation ionique (9) pour réaliser des régions monocristallines de source et de drain (10) + + dopées du type n ou p dans le substrat en silicium (2) dopé du type p ou du type n, i) transformation par oxydation de la couche de poly- silicium (8) en une couche (11) de SiO2, j) réalisation d'une couche de SiO2 (oxyde intermédiai- re 12) s'étendant sur toute la surface du dispositif, k) réalisation par attaque chimique des trous de con- tact pour établir des contacts entre des régions monocristallines + + (10) dopées du type n ou p et des régions de polysilicium (8) et des voies conductrices métalliques (13), et 1) réalisation du modèle métallique (13) des voies conductrices. 4. Procédé suivant la revendication 3, caractérisé par le fait que, dans le cas de sa mise en oeuvre pour réaliser des circuits MOS intégrés sans transistors de mémoire MNOS, la phase opératoire b) est supprimée. 5. Procédé suivant les revendications 3 et 4 prises dans leur ensemble, caractérisé par le fait que, dans le cas de l'exécution du procédé pour la mise en oeuvre d'un processus à grille de Si2 los de la phase opratoire e) on ouvre galement grille de Si,lors de la phase opératoire e), on ouvre également les régions de grille des transistors de polysilicium 2, qu'après la phase opératoire i) on réalise de façon connue en soi la couche de polysilicium 2 et que la phase opératoire h) est mise en oeuvre à la suite de la structuration du polysilicium 2 (avant la phase opératoire j).