Brevet FR2457564A1 — publié le 19801219

La présente invention concerne un transistor PNP pour circuit intégré bipolaire et son procédé de fabrication. Les circuits intégrés bipolaires à substrat de type P sur lequel est développée une épitaxie de type N sont particulièrement bien adaptés à la réalisation de transistors NPN. Par contre, la réalisation de transistors PNP s'avère peu satisfaisante dans de tels circuits utilisant des substrats de type P à épitaxie de type N. Notamment, la chute du gain en courant de tels transistors PNP est importante dès qu'on augmente le courant de polarisation au delà d'environ 500 microamperes par transistor élémentaire. Or, pour la plupart des applications de circuits intégrés linéaires tellesque les amplificateurs opérationnels basse fréquence et autres, les étages de sortie doivent pouvoir délivrer et absorber du courant.Si le transistor NPN assure de façon satisfaisante cette fonction, il n'en est pas de meme pour le transistor PNP qui est de façon générale limité à des amplitudes inférieures à 30 mA. On est alors obligé dans de nombreux cas de compliquer le schéma électrique, par exemple en utilisant le montage dit faux PNP", clest-à-dire un montage dans lequel un transistor PNP sert à commander un transistor NPN constituant l'étage de puissance. Ces complications de circuit présentent de nombreux inconvé- nients du point de vue de l:encombrem5ent de la stabilité, de la distorsion et autres. En outre, la protection contre les court-circuits est plus délicate. Ainsi, dans la pratique actuelle, les transistors PNP intégrés ne peuvent que jouer le rôle de circuits de commande de transistors NPN de puissance. Encore faut-il pour qu'ils réalisent cette fonction, mettre de nombreux transistors élémentaires en parallèle, ce qui occupe une grande surface de silicium. Les inconvénients des transistors PNP de puissance dans l'état actuel de la technique vont maintenant être exposés plus en détail en relation avec les figures 1A, 1B et 1C. On notera que ces figures sont fortement schématiques en ce qui concerne les contours des diverses couches et en outre qu'elles ne sont pas tracées à l'échelle pour faciliter leur lecture. La figure 1A représente un transistor NPN classique de l'art antérieur, propre à faire partie d'un circuit intégré bipolaire. Ce transistor est formé à partir d'une plaquette constituée d'un substrat 1 de type P sur lequel est formée par croissance épitaxiale une couche 2 de type N. Le niveau de dopage classique de la couche 2 de type N est de l'ordre de 1015 atomes par centimètre cube. Dans cette couche épitaxiée de type N est diffusée une couche 3 de type P destinée à servir de base au transistor NPN. On diffuse ensuite une première couche 4 à l'intérieur de la couche 3 et une seconde couche 5 à l'intérieur de la couche 2. Les couches 4 et 5 sont de type N+. La couche 4 sert d'émetteur au transistor NPN et la couche 5 de couche de contact avec la métallisation de collecteur de ce transistor.Le dopage superficiel de type P de la couche 3 est couramment de l'ordre de 1018 atomes par centimètre cube et le dopage de type N des couches 4 et 5 est typiquement de l'ordre 1021 atomes par centimètre cube en surface. Si besoin est, et c'est généralement le cas, le transistor de la figure 1A est isolé des autres éléments voisins par un caisson P+ non représenté partant de la surface supérieure pour rejoindre le substrat 1. On a également représenté en figure 1A une couche enterrée 6 de type N+ souvent prévue pour diminuer la résistance de saturation et pour limiter l'influence d'un transistor PNP parasite vertical.On obtient donc un transistor NPN dont la structure et les divers dopages ont été choisis pour optimiser ses caractéristiques. La difficulté qui se pose pour réaliser dans un même circuit intégré monolithique, en même temps qu'un transistor NPN du type de celui de la figure 1A, un transistor de type PNP est que l'on souhaite limiter le nombre d'étapes de fabrication et qu'on sera donc amené à utiliser autant que faire se peut les mêmes étapes de diffusion que pour la fabrication du transistor NPN, alors que les niveaux de dopage de ces diffusions sont choisis pour optimiser le transistor NPN En outre, la couche épitaxiée de type N sera la même alors qu'elle a également été choisie pour optimiser le# transistor NPN. La figure 1B illustre un transistor latéral de type PNP selon l'art antérieur. On y retrouve comme dans le cas de la figure 1A le substrat 1, la couche épitaxiée 2 et la couche enterrée 6. On procède à une diffusion d'une couche 10 de type P en forme de couronne destinée à servir de collecteur et simultanément à une diffusion de type P 11 destinée à servir d'émetteur. Un contact N+ de base, 12, est également prévu et est formé en même temps que les couches 4 et 5. Dans le transistor de la figure lB, un premier inconvénient réside dans le faible niveau de dopage de la base que constitue 15 la couche épitaxiée de type N (de l'ordre de 1015 atomes par centimètre cube).Cet inconvénient est encore plus net si les couches P 10 et 11 sont formées en même temps que la couche de base 3 du transistor NPN de la figure lA. On a alors un très faible niveau d'injection, le rapport des concentrations des atomes dopants entre la zone de base et la zone d'émetteur étant trop faible. D'autre part, quand on augmente l'injection, la chute de tension le long de la résistance émetteur tend à accroître l'injection des porteurs minoritaires sous l'émetteur, donc dans la base inactive. Il en résulte un accroissement de largeur équivalente de base et une chute rapide du gain en courant. Pour pallier cet inconvénient, on a tenté dans l'art antérieur d'augmenter la profondeur et le niveau de dopage des couches P 10 et 11. Ceci peut être effectué sans compliquer outre mesure le procédé de fabrication dans le cas où les caissons d'isolement entre transistors adjacents sont formés par une diffusion descendante à partir de la surface combinée avec une diffusion montante à partir d'une couche initialement enterrée avant l'épitaxie dans le substrat de type P 1. On peut alors obtenir des niveaux de dopage superficiels de l'ordre de 1020 pour les zones P 10 et 11 formées en même temps que les diffusions descendantes des caissons. La dimension de la partie active de base entre émetteur et collecteur est en fait plus élevée dans ce cas à cause des diffusions latérales plus grandes.Bien que les surfaces en regard, relatives à la zone active de base soient plus grandes, on retrouve à un niveau un peu plus élevé, la même limitation inhérente au transistor latéral. La protection de la zone inactive de base augmente, à forte injection, par rapport à la zone active. Une autre approche à la réalisation d'un transistor PNP selon l'art antérieur est illustrée en figure 1C. Il s'agit là d'un transistor PNP de type vertical. On retrouve dans la figure 1C le substrat 1 de type P et la couche épitaxiée 2 de type N. L'émetteur de ce transistor est constitué d'une couche P15 diffusée à partir de la surface supérieure. Une diffusion N+16 sert à permettre une prise de contact de base. Pour prendre le contact de collecteur de ce transistor vertical, on utilise une remontée de ce collecteur. L'un des modes de réalisation permettant d'obtenir ce résultat est illustré en figure 1C et consiste à enterrer une couche de type P+17 associée à une diffusion 18 de prise de contact de collecteur servant également de mur d'isolement. La couche 16 de la figure 1C est formée en même temps que la couche 5 de la figure 1A. La couche 15 de la figure 1C peut également être formée en même temps que la couche 3 de la figure lA. La couche enterrée P+17 peut être formée en implantant un dopant de type P+ dans le substrat 1 avant formation de la couche épitaxiale 2. Ensuite, le mur d'isolement 18 est obtenu en effectuant une diffusion descendante à partir de la surface supérieure de la tranche tandis que la couche initialement implantée de type P+ diffuse vers le haut pour rejoindre cette diffusion descendante. Dans ce cas, il est nécessaire que la couche 15 ne soit pas formée en même temps que la couche descendante destinée à assurer le contact collecteur étant donné qu'alors la couche 15 viendrait en contact avec la couche enterrée de collecteur 17. Ainsi de façon générale, dans l'état actuel de la technique, et quand on veut ne pas multiplier indûment le nombre d'étapes de fabrication, ou bien la couche d'émetteur ou bien la couche de collecteur du transistor vertical se trouve à un niveau de dopage relativement faible et, en conséquence, de tels transistors se prêtent mal au passage de courants relativement élevés. Un objet de la présente invention est de prévoir un nouveau type de transistor PNP adapté à un circuit intégré bipolaire à substrat de type P revêtu d'une couche épitaxiée de type N permettant une tenue en courant équivalente à celle des transistors NPN élaborés sur le même circuit intégré bipolaire Un autre objet de la présente invention est de prévoir un tel transistor de type PNP dans lequel à la fois l'émetteur et le collecteur aient des niveaux de dopage relativement élevés. Un autre objet de la présente invention est de prévoir un tel transistor de type PNP dans lequel la distance de base active entre émetteur et collecteur soit minimisée. Un autre objet de la présente invention est de prévoir un tel transistor de type PNP de faible encombrement. Un autre objet de la présente invention est de prévoir un tel transistor PNP fabriqué dans un circuit intégré bipolaire en même temps que des transistors NPN et leurs caissons d'isolement sans ajouter d'étape de fabrication supplémentaire. Pour atteindre ces objets ainsi que d'autres, la présente invention prévoit un transistor PNP dans un circuit intégré bipolaire à substrat P et couche épitaxiée de type N dans lequel l'émetteur et le collecteur occupent, en vue de dessus, des zones sensiblement complémentaires et sont situés de part et d'autre de la couche épitaxiée, la profondeur de chaque zone d'émetteur et de collecteur étant supérieure à la demi-épaisseur de cette couche épitaxiée. Etant donné cette structure décalée entre les zones d'émetteur et de collecteur du transistor PNP selon la présente invention, celui-ci pourra être appelé transistor PNP diagonal pour le distinguer des transistors PNP latéral ou vertical de l'art antérieur. La présente invention prévoit également un procédé de fabrication d'un transistor PNP de circuit intégré bipolaire à substrat P et couche épitaxiée de type N comprenant les étapes suivantes : avant l'épitaxie, implanter dans le substrat un dopant de type P+ dans des premières zones sélectionnées ; et, après l'épitaxie, procéder à une diffusion profonde descendante à partir de la surface de la plaquette d'un dopant de type P+ dans des deuxièmes zones sélectionnées, tandis qu'une diffusion montante se produit à partir des premières zones implantées de type P ; les profondeurs de diffusion étant supérieures à la demi-épaisseur de la couche épitaxiée ; les premières et deuxièmes zones étant décalées pour que les fronts de diffusion montant et descendant ne se recoupent pas, les premières zones formant le collecteur du transistor et les deuxièmes zones son émetteur Les diffusions et les contacts de base sont ensuite formés en regard des premières zones sélectionnées sur la surface de la plaquette On notera que ce procédé ne multiplie pas le nombre d'étapes par rapport à un procédé normal de fabrication de transistors NPN dans un circuit intégré monolithique étant donné que les diffusions P+ montantes et descendantes peuvent être respectivement formées en meme temps que des diffusions montantes et descendantes destinées à former les caissons d'isolement autour de chaque transistor élémentaire Les zones N+ de contact de base seront, elles, formées en même temps que les zones N d'émetteur et de collecteur des transistors NPN. Enfin, des couches enterrées d'isolement de type N+ pour les transistors PNP selon lsinvention pourront être réalisées en même temps que pour les transistors NPN. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention, seront exposés plus en détail dans la description ci-après de modes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles - les figures lA, 1B, 1C illustrent de façon schématique des modes de réalisation de transistors utilisés dans des circuits intégrés bipolaires de l'art antérieur - la figure 2 illustre de façon très schématique la structure générale d'un transistor PNP pour circuit intégré bipolaire selon la présente invention - les figures 3A, 3B et 3C représentent diverses vues d'un mode de réalisation particulier de transistor PNP selon la présente invention - les figures 4A, 4B, 4C illustrent diverses vues d'un autre mode de réalisation de transistor PNP selon la présente invention. On notera de façon générale que dans ces figures, les dimensions, les échelles, et les formes des profils de diffusion ne correspondent pas à des reproductions à l'échelle des diverses structures, mais ces figures sont seulement destinées à illustrer l'invention et en faciliter la compréhension. La figure 2 illustre de façon très schématique un transistor diagonal selon-la présente invention. Ce transistor est élaboré sur un substrat 1 de type P en même temps par exemple que des transistors de type NPN tels que représentés en figure 1A. Dans une première étape, des dopants de type P sont implantés dans le substrat en des emplacements désignés par les références 20, 21, 22 et 23. Ensuite, on forme la couche 2 de type N par croissance épitaxiale sur l'ensemble de la plaquette, cette couche 2 correspondant à celle précédemment décrite en relation avec les figures 1A, 1B et 1C. On notera que les régions implantées, par exemple avec du bore, 20, 21, 22 et 23 ont très peu tendance à diffuser vers le haut pendant cette étape de croissance épitaxiale étant donné que l'implantation présente sa concentration maximale en dessous de la surface supérieure du substrat 1.Après la croissance épitaxiale, on effectue une diffusion de type P à partir de la surface supérieure de la plaquette à l'aide d'un masque approprié en des emplacements désignés par les références 25, 26, 27, 28 et 29. Les emplacements 25 et 29 sont situés en regard des emplacements 20 et 23 alors que les emplacements 26, 27 et 28 sont décalés par rapport aux emplacements 21 et 22 de la façon schématisée dans la figure. Au cours de l'étape de diffusion des zones 25 à 29, en même temps que la diffusion descendante dans ces emplacements, il se produit une diffusion vers le haut des dopants implantés dans les zones 20, 21, 22 et 23. La diffusion est poursuivie jusqu'à ce que la profondeur de diffusion dépasse sensiblement la demi-épaisseur de la couche épitaxiée 2, de sorte que les diffusions montantes 20 et 23 rejoignent les diffusions descendantes 25 et 29.En fait, cette zone correspond sensiblement de façon générale à un anneau encerclant le transistor PNP ou un ensemble de tels transistors pour former un caisson d'isolement. Par contre, les diffusions descendantes 26, 27 et 28 et les diffusions montantes 21 et 22 ne se recoupent pas mais ont des portions extrêmes très voisines. L'étape suivante de traitement du circuit intégré bipolaire consiste à former les zones 3 de type P du transistor NPN représenté en figure 1A. Simultanément à cette diffusion, on pourra redoper superficiellement les zones 26, 27 et 28 pour améliorer encore les reprises de contact. Enfin, en même temps que l'on forme les zones N 4 et 5 représentées en figure 1A, on formera des zones de type N+ 30 et 31 en regard des diffusions montantes 21 et 22. On obtient un transistor PNP dans lequel les zones 26, 27 et 28 forment l'émetteur, les zones 21 et 22 le collecteur et les zones 30 et 31 les zones de prise de contact de base.La distance la plus courte entre les zones d'émetteur et de collecteur est nettement inférieure à ce qu'elle était dans le cas des transistors PNP illustrés schématiquement en figures 1B et 1C et la résistance de base est minimisée par la disposition des zones de contact de base en regard des zones de collecteur Il apparaît clairement que les diverses étapes du procédé selon l'invention n'ajoutent aucune étape supplémentaire par rapport aux procédés de l'art antérieur dans lesquels on formait les caissons d'isolement par diffusions montantes et descendantes simultanées, les avantages d'un tel procédé de formation de caisson étant bien connus dans la technique.Bien que cela n'ait pas été représenté dans la figure, on comprendra que, simultanément aux diffusions descendantes schématisées, d'autres diffusions descendantes seront prévues pour établir des contacts avec les couches de collecteur 21 et 22. On a également représenté en figure 2 et en pointilles des zones enterrées 32 de type N à la frontière entre le substrat 1 et la couche épitaxiée 2. Ces couches enterrées sont formées par implantation. ou diffusion avant formation de la couche épitaxiée. On a représenté des couches enterrées N disjointes mais, pour obtenir un transistor PNP à collecteur isolé on prévoira une couche enterrée N+ en dessous des diffusions montantes de type P+, c'est-à-dire que l'implantation N+ est faite uniformément et qu'ensuite les implan- + tations P sont réalisées dans diverses zones de cette im- plantation de type N Les figures 3A, 3B et 3C représentent à titre d'exemple un mode de réalisation particulier de la présente invention, la figure 3A étant une vue de dessus, la figure 3B une vue en coupe selon la ligne B-B de la figure 3A et la figure 3C une vue en coupe selon la ligne C-C de la figure 3A. La figure 3B c#orrespond sensiblement à la figure 2. On notera néanmoins que dans les figures 3A, 3B et 3C les caissons d'isolement ne sont pas représentés mais au lieu de cela, on a représenté de façon plus détaillée les prises de contact de collecteur qui apparaissent notamment en figures 3A et 3C. Dans les figures 3B et 3C, les zones de diffusion montante sont désignées par les références 40, 41, 42 et 43. Ces zones de diffusion montante sont réparties sous forme de bandes et se trouvent en figure 3A dans toutes les parties externes aux rectangles en pointillés désignés par la référence 44. Ces bandes de diffusion montante sont connectées à la droite et à la gauche des figures 3A et 3C par des zones de diffusion descendante 45 et 46. Chacune de ces diffusions descendantes est connectée par une métallisation (47 et 48). Les diffusions descendantes d'émetteur sont désignées en figure 3B par les références 50, 51 et 52. Ces zones de diffusion d'émetteur, en forme de bandes, peuvent se voir en figure 3A à l'intérieur des rectangles en traits pleins désignés par ces mêmes références 50, 51 et 52. Là métallisation d'émetteur comprend des doigts 53, 54 et 55 au dessus des bandes d'émetteur 50, 51 et 52, ces doigts étant rejoints par une bande conductrice 56 (les zones métallisées sont indiquées par des hachures dans la vue de dessus de la figure 3A). Les zones surdopées de type N de contact de base sont désignées par les références 60 et 61. De même, les métallisations de base désignées par les références 62 et 63 correspondent à des doigts reliés par une bande conductrice 64. Des rectangles AA'BB' et CC'DD' sont indiqués en figure 3B. Ces rectangles correspondent sensiblement aux zones actives de base entre l'émetteur et le collecteur. Le déplacement des porteurs s'effectuant sensiblement parallèlement à la diagonale de ces rectangles, on a choisi, comme on l'a indiqué précédemment pour le transistor PNP selon l'invention, l'appellation de transistor diagonal. Aucune couche enterrée de type N n'est représentée dans les figures 3A, 3B et 3C ; néanmoins, comme on l'a expose précédemment, la présence d'une couche enterrée à l'aplomb des bandes d'émetteur diminue fortement la portion de courant qui irait directement à forte injection à la verticale dans la souscouche de substrat.Cette couche enterrée oblige ainsi le transistor à n'agir que dans la zone diagonale et améliore ses performances à fort courant. Cette disposition liée à celle des bandes N de contact de base présente de nombreux avantages. D'une part, on constate un rapprochement par rapport aux dispositifs connus entre la zone active de base et la zone N+ de prise de contact, ce qui a pour effet de diminuer la partie de la résistance de base relative à ce trajet des lignes de courant.D'autre part, étant donné que les étendues des diffusions latérales des zones descendantes P+ et des zones montantes P sont beaucoup plus importantes que celles qu'aurait une diffusion P de même type que celle réalisée pour la couche de base du transistor NPN de la figure 1A, on pourrait craindre une augmentation sensible de la surface de transistor nécessaire pour un courant de collecteur donné. Le fait de diffuser la zone N+ de prise de contact de base à la verticale de la zone Ps montante de collecteur permet de compenser ce handicap. Les figures 4A, 4B et 4C illustrent de façon également relativement détaillée un autre mode de réalisation de la présente invention, la figure 4A étant une vue de dessus et les figures 4B et 4C des vues en coupe selon les lignes BB et CC de la figure 4A. Ces figures ne seront pas décrites en détail. On y a seulement indiqué pour faciliter la compréhension les éléments, zones et couches correspor-3-antes par de mêmes références numériques. Les bandes de métallisation se présentent sous forme de bandes parallèles, les bandes extrêmes 73 correspondant à des métallisations de base, les bandes 75 à des métallisations d'émetteur et les bandes 76 à des métallisations de collecteur.En figure 4A, les diffusions de collecteur se situent sensiblement selon un quadrillage à l'exterieur des zones définies par les rectangles en pointillés 77. Les diffusions d'émetteur 74 sont en forme de plots et non de bandes. Dans le premier mode de réalisation des figures 3A, 3B et 3C, la division des émetteurs permet une bonne homogénéisation du courant injecté entre les différents doigts. La prise de contact collecteur qui peut être aussi large que possible est favorable pour un dispositif à fort courant. Dans le deuxième mode de réalisation illustre en figures 4A, 4B et 4C, les distances entre les zones P montantes qui collectent les trous et les prises de contact collecteur sont réduites au minimum. De plus, les connexions émetteur et collecteur sont interdigitées, ce qui permet de diviser uniformément le fort courant entre les différents doigts. Il est possible de différencier les dimensions des contacts d'émetteur pour que l'injection de courant soit homogène sur les plots d'une même bande de métallisation. De même, sur la bande de métallisation de la connexion collecteur, on peut faire varier les dimensions de contact pour que les valeurs des résistances entre les zones P montantes de prise de contact et la borne de sortie soient équivalentes. Bien entendu, de nombreuses structures particulières autres que celles représentées en figures 3 et 4 pourraient être envisagées par des spécialistes des circuits intégrés et les modes de réalisation représentés et décrits ne le sont qu'd titre d'exemple L'invention englobe en effet toutes les variantes des modes de réalisation décrits entrant dans le domaine des revendications ci-après. REVENDICATIONS 1. Procédé de fabrication d'un transistor PNP dans un circuit intégré bipolaire à substrat P et couche épitaxiée de type N comprenant les étapes suivantes - avant l'épitaxie, implanter dans le substrat un dopant de type P dans des premières zones sélectionnées - après l'épitaxie, procéder à une diffusion profonde descendante d'un dopant de type P+ à partir de la surface dans des deuxièmes zones sélectionnées, tandis qu'une diffusion montante se produit à partir des premières zones implantées de type P , les profondeurs de diffusion étant supérieures à la demi-épaisseur de la couche épitaxiée ; caractérisé en ce que les premières et deuxièmes zones sont décalées pour que les fronts de diffusion montant et descendant ne se recoupent pas, les premières zones formant le collecteur du transistor et les deuxièmes zones son émetteur. 2.. Procédé selon la revendication 1, caractérisé en ce qu'il consiste à former en outre des diffusions descendantes dans des troisièmes zones en regard de portions choisies des premières zones pour permettre la prise de contacts de collecteur sur la surface supérieure du circuit intégré. 3. Procédé selon l'une des revendications 1 ou 2, caractérisé en ce que l'étape d'implantation est précédée d'une étape de formation d'une couche de type N destinée à former un isolement par rapport au substrat et en ce que l'implantation est formée dans cette couche N 4. Procédé selon l'une des revendications 1 ou 2, caractérisé en ce qu'il consiste à former dans le substrat des quatrièmes zones de type N+ entre les premières zones implantées et en regard des deuxièmes zones de diffusion descendantes. 5. Procédé selon l'une quelconque des revendications 1 à 4, caractérisé en ce qu'il comprend en outre l'étape consistant à former à la périphérie du transistor des diffusions montantes et descendantes destinées à former un caisson d'son lement. 6. Procédé selon l'une quelconque des revendications 1 à 5, caractérisé en ce qu'il comprend l'étape consistant à diffuser des régions de type N de contact de base entre les deuxièmes zones. 7. Transistor PNP diagonal dans un circuit intégré bipolaire à substrat P et couche épitaxiée de type N, caractérisé en ce que l'émetteur et le collecteur occupent une vue de dessus des zones sensiblement complémentaires et sont situés de part et d'autre de la couche épitaxiée, la profondeur de chaque zone d'émetteur et de collecteur étant supérieure à la demi-épaisseur de cette couche épitaxiée. 8. Transistor selon la revendication 7, caractérisé en ce qu'il est entouré dlun caisson d'isolement formé à partir de diffusions montante et descendante en regard. 9. Transistor selon la revendication 7, caractérisé en ce que les diffusions de collecteur et d'émetteur sont sous forme de bandes parallèles et décalées. 10. Transistor selon la revendication 9, caractérisé en ce que la diffusion de base est intercalée entre les zones d'émetteur, en regard des zones de collecteur.