Brevet FR2412122A1 — publié le 19790713

La présente invention concerne les agencements d'interconnexion pour microprocesseurs de commande d'un ensemble complexe tel qu'un central téléphonique. De manière clas#sique,dans les ensembles complexes dont les organes de commande comportent des calculateurs numériques, les informations a destination des calculateurs et les ordres émis par ces calculateurs s'échangent sous forme d'impulsions électriques, transmises à travers des agencements d'interconnexion spécialisés. L'une des formes classiques de ces agencements d'interconnexion met en oeuvre des liaisons de transmissions auxquelles viennent se relier les émetteurs et recepteurs de données numériques des organes de commande. Une procédure, mise en oeuvre par l'un des organes de commande, permet de contrôler les échanges de données entre organes en fonction des nécessités afin d'exploiter au mieux les possibilités respectives des organes et des liaisons de transmission. Dans les systèmes de commande du type défini ci-dessus, qui sont actuellement exploités, l'organisation est généralement centralisée, la quasi- totalité des tâches de décision est effectuee par une unité de commande souvent composée de deux calculateurs et les autres organes de commande ne servent qu' à l'exécution des ordres et à la collecte des informations dont a besoin l'unité de commande. ll s'ensuit un tres important trafic de données entre les calculateurs de l'unité de commande et les autres organes de commande et il est nécessaire d'avoir des liaisons de transmission tres performantes pour pouvoir écouler l'ensemble de ce trafic. Comme les organes de commande peuvent être dissémines dans l'ensemble complexe qu'ils desservent, les longueurs de liaison de transmission entre certains organes de commande et l'unité de commande compliquent encore le problème posé et augmentent le coût des réalisations. Ceci conduit à tenter de réduire les distances entre organes de décision et organes d'exécution et de limiter le volume de données transmises sur les liaisons en accordant une certaine autonomie de décision aux organes autres que l'unité de commande. Ceci ~se traduit en premier lieu par l'apparition de systemes de commande dans lesquels certaines fonctions sont confiées à des microprocesseurs travaillant en liaison avec-les calculateurs de l'unité de commande. Ceci se traduit aussi par l'apparition de systemes de commande décentralisés, dans lesquels les fonctions de décision sont attribuées à des microcalculateurs disséminés aupres des organes qu'ils commandent dans l'ensemble complexe, d'une maniere voisine de celle qui avait été choisie, par exemple pour les grands centraux télephoniques électrolaécaniques à enregistreurs. Cette dissémination des organes de décision autorise une simplification notable des liaisons de transmission et donc une réduction du coût, à partir du moment où il est possible d'interconnecter les microprocesseurs d'une manière simple et efficace. La présente invention a donc pour objet un agencement d'interconnexion des microprocesseurs de commande décentralisée d'un ensemble complexe qui soit simple dans sa structure et dans sa mise en oeuvre et qui permette une réalisation simple des extensions et des modifications qu'exigent ces ensembles complexes au cours du temps. Selon une caractéristique de l'invention, l'agencement d'interconnexion se compose d'une matrice d'organes d'interconnexion dotés chacun d'une mémoire inscriptible et effaçable de données qui est accessible par deux accès, l'un selon les lignes de la matrice et l'autre selon les colonnes. Un groupe de microprocesseurs, isolés entre eux sur le plan des échanges de donnéesaest connecté aux accès de ligne de la matrice de manière que chaque microprocesseur soit relie à un accès par ses liaisons de transmission de données. Un autre groupe de microprocesseurs, isoles entre eux sur le plan des échanges de données, est connecté aux accès de colonne de la matrice selon un arrangement identique. Un dispositif d'exclusion est relie aux deux groupes et aux organes d'interconnexion de la matrice pour interdire toute action simultanée de deux microprocesseurs sur un même organe d'interconnexion. Les objets et caractéristiques de la présente invention apparaîtront plus clairement à la lecture de la description suivante d'exemples de realisation, ladite description étant faite en relation avec les dessins ci-annexés dans lesquels La figure I présente un schéma de principe de l'agencement d'interconnexion selon l'invention. La figure 2 présente un schema partiel d'un agencement d'interconnexion selon l'invention. La figure 3 presente la structure d'un exemple d'organe d'interconnexion. Le schéma de la figure 1 présente un agencement d'interconnexion des microprocesseurs de commande d'un central, de type temporel, Cet agencement d'interconnexion comporte essentiellement une matrice 1 d'organes d'intercon nexion 2, un groupe de microprocesseurs 3X à 3X , un groupe de microprocesseurs o x 3y à 3Y et un dispositif d'exclusion 4 composé d'au moins une horloge et o y de ses connexions aux divers microprocesseurs 3 et aux organes 2 La matrice I comporte x lignes et y colonnes. Chaque ligne dessert un microprocesseur de ligne 3Y de type classique et est constituée par une liaison de transmission bus. Chaque colonne dessert un microprocesseur de colonne 3X de type classique et est constituée par une liaison de transmission bus. L'interconnexion entre un microprocesseur de ligne 3Y. et un microprocesseur j de colonne 3x. est réalisée par un organe d'interconnexion 2.. qui possède deux 13 accès : l'un sur la ligne j et l'autre sur la colonne i. Chaque organe d'interconnexion 2 est agencé, d'une maniere qui sera décrite en détail en relation avec les figures 2 et 3 de manière à stocker temporairement les données que lui transmet un microprocesseur à destination de l'autre jusqu'au moment où cet autre est prêt à accepter ces données. Un dispositif d'exclusion 4 relié aux microprocesseurs de ligne 3Y et de colonne 3X évite les mélanges de données au niveau des organes d'interconnexion 2 par elimination des possibilités d'accès simultané de deux microprocesseurs au même organe d'interconnexion pour deux opérations similaires. Ceci est obtenu par distribution d'un signal d'horloge au groupe de microprocesseurs 3X et validation par ce signal de l'entrez de colonne des organes d'interconnexion, ainsi que par la distribution d'un signal d'horloge complémentaire du premier pour le groupe de microprocesse#urs 3Y et validation par ce signal de l'entrez de ligne des organes d'interconnexion. De ce fait, la constitution des groupes de microprocesseurs est établie en tenant compte du fait qu'il est nécessaire de placer dans des groupes differents les microprocesseurs destinés à communiquer entre eux. Dans l'exemple schematique présenté figure I dans le cadre d'un central telephonique de type te#mporel, on voit ainsi qu'il a été nécessaire de placer dans des groupes différents, d'une part les microprocesseurs charges des fonctions logicielles de signalisation SIG à SIGn, de commutation COM à COMA, d'acheminement ACHI à ACH3 et, d'autre part, ceux qui sont chargés des fonctions logicielles de maintenance MNT, de marqu#age MARA et Mars, de recherche de voies VOIA et VOIB, de recherche de chemin RCXA et RCXB, de traitement d'appel TAP à TAP3.Ainsi, chaque groupe ne contient que des 1 microprocesseurs remplissant fonctions logicielles n'impliquant pas de communication entre eux, tels les microprocesseurs d'exploitation EXP et de maintenance MNT, ou volontairement indépendants les uns des autres pour des raisons de sécurité et de continuité du fonctionnement, tels les microprocesseurs BUS USIA et BUS USIB, destines à pouvoir se remplacer mutuellement en cas d'incident. Bien entendu, la matrice 1 d'organes d 'interconnexion se pressente généralement sous forme incomplète puisqu'un microprocesseur tel BUS MARA du groupe 3X n'est relié qu'aux seuls organes 2 aptes à le relier aux microprocesseurs du groupe 3Y avec lequel il- échange des données en cours d'exploitation, soit dans l'exemple choisi les microprocesseurs de marquage MARA et de maintenance MNT. Chaque microprocesseur est de constitution classique, ainsi que le montre la figure 2, et il comporte un microcalculateur classique 5, par exemple un MOTOROLA 6800. Ce microcalculateur 5 est associé à une mémoire centrale qui peut classiquement être composée d'une mémoire 6 inscriptible et effaçable à volonté de type RAM et d'une mémoire 7 uniquement lisible de type ROM ou PROM. Chaque microcalculateur 5 communique avec son environnement et en particulier avec ses mémoires 6 et 7, par l'intermédiaire d'un groupe de trois liaisons bus, un bus de données 8, un bus d'adresse 9 et un bus de commande 10. De manière classique, le bus de données 8 assure la transmission des informations à échanger, le bus d'adresse 9 assure l'adressage de l'emplacement de mémoire à lire ou à écrire dans l'organe-d1interconnexion et le bus de commande 10 indique à l'organe d'interconnexion la nature de l'instruction effectuée par le microprocesseur dans l'organe d'interconnexion. En conséquence, la connexion aux bus de meme type des microprocesseurs 3Y. et 3X. d'un organe d'interconnexion permet à ces deux microprocesseurs j i de communiquer entre eux. Chaque groupe de trois bus 8, 9, 10 issu d'un microprocesseur 3 est donc relié aux divers groupes de trois bus 8, 9, 10 des microprocesseurs communi- quant avec le microprocesseur 3 considéré-, tels les bus 8Xo, 9X et 10X du o o microprocesseur 3X aux bus correspondants 8Yo, 9Yo, 10Yo et 8Yn, 9Yn, 10Yn des microprocesseurs 3Y et 3Y . o Toutefois, il est nécessaire d'éviter les mélanges de données issues des microprocesseurs en insérant des organes d'interconnexion 2 entre les groupes de bus qui relient des microprocesseurs destinés à communiquer entre eux, tel l'organe 200 entre les groupes de bus 8Yo, 9YO, 10Y et 8X , 9X , lOX o o o o L'organe d'interconnexion qui permet l'interconnexion entre la ligne j des trois bus 8Yj, 9Yj, 10Yj et la colonne i des trois bus 8Xi, 9Xi, 10Xi est noté : organe 2. ij Quand le microcalculateur de ligne 3Yi veut communiquer avec le microcalculateur de colonne 3X. il active l'organe d'interconnexion 2.. par un i 'j signal de sélection sur la ligne 13Yij, et écrit dans la mémoire du dispo sitif 2 ij. Il y a une ligne individuelle 13Y.. par organe d'interconnexion 2... ij ij De même, quand le microcalculateur de colonne 3X. veut communiquer avec le microcalculateur de colonne 3Yj, il active l'organe d'interconnexion 2.. par un signal de sélection sur la ligne 13Xij et écrit dans la mémoire du dispositif 2... ij Il y a une ligne individuelle 13X par organe d'interconnexion 2 . ij ij Structure de l'organe d'interconnexion 2. Chaque organe d'interconnexion 2 est composé d'un dispositif multiplexeur 12 et d'une mémoire Il. Dans l'exemple présenté figure 3, cette mémoire Il est de type RAM de manière à permettre des écritures et lectures successives, elle est indifféremment accessible par l'un ou l'autre des deux groupes de bus 8, 9, 10 via le multiplexeur 12 qui lui est associé. Le multiplexeur 12 est constitué d'une logique 14, de multiplexeurs de données 15, 16 et 17, d'un multiplexeur d'adresse 18 et d'un multiplexeur de commande 19. La logique 14 reçoit le signal de sélection envoyé soit par le micro processeur 3Y sur la ligne 13Y.. soit par le microprocesseur 3X. sur la 13 ligne 13Xij. La logique 14 reçoit aussi le signal d'horloge H et son complément H en provenance du dispositif d'exclusion 4 commun à l'ensemble de tous les microprocesseurs 3X. et 3Y. et de tous les organes d'interconnexion 2ij. i j Enfin, la logique 14 reçoit l'ordre d'écritureilecture soit du bus 10Y soit j du bus 10Xi (par l'intermédiaire de la logique 14). Pendant le temps ou le signal H est à 1 la logique 14 génere le signal 41 qui, appliqué aux entrées S du multiplexeur de données 15 et G du multiplexeur de données 16, connecte le bus de données de la mémoire RAM il au bus de données 8Y.. j Le signal +1 appliqué à l'entrée S du multiplexeur 18 connecte le bus d'adresse de la mémoire RAM 11 au bus 9Yj. Le signal +1 appliqué à l'entrée S du multiplexeur 19 connecte la ligne d'écriture/lecture de la mémoire RAM 11 au bus de commande 10Yj, via l'organe 14. Pendant toute la durée du signal #1 la mémoire RAM 11 est donc connectée aux trois bus 8Yj, 9Yj, 10Yj. Pendant le temps ou le signal H est à I la logique 14 génère le signal 2 qui est appliqué à l'entrée G du multiplexeur 17, et le signal ~#i à l'entrée G du multiplexeur 15, ce qui connecte le bus de données de la mémoire 11 au bus 8X.. Le signal #1 appliqué à l'entrée S du multiplexeur 18 connecte le bus d'adresse de la mémoire RAM Il au bus 9X.. Le signal #1 appliqué à l'entrée S du multiplexeur 19 connecte la ligne d'écriture/lecture de la mémoire RAM 11 au bus de commande lOXi, par l'intermédiaire de la logique 14. Pendant toute la durée des signaux #2 et +1 la mémoire RAM Il est donc connectée aux trois bus-8Xi, 9Xi, 10Xi. Le OU logique des deux signaux 91 et 62 génère le signal OE d'activation de la mémoire RAM 11. A partir des ordres d'écriture/lecture reçus des bus de commande lOY. ou j 10Xi la logique 14 génere le signal d'écriture U, qui est appliqué à l'entrée G du multiplexeur 15 pour ne l'activer qu'en cas d'écriture. Fonctionnement d'ensemble. Ainsi qu il a été énoncé précédemment, les échanges de données entre microprocesseurs s'effectuent simultanément, d'une part entre microprocesseurs de ligne 3Y et mémoire 11 et, d'autre part, entre microprocesseurs de colonne 3X et mémoires 11, les microprocesseurs de lignes et les microprocesseurs de colonnes n'ayant jamais acces en même temps aux mémoires. Chaque microprocesseur d'un groupe, ayant à transmettre des données à un microprocesseur de l'autre groupe, adresse l'organe d'interconnexion susceptible de les relier pendant l'une des demi-périodes - par exemple les demi-périodes paires -, où il a acces à cet organe via les bus concernés, ainsi le micro processeur 3X (fiv. 2) sélectionne l'organe d'interconnexion 2 n via le bus o on de commande 10X pendant une demi-période D1, afin de transmettre des données o vers le microprocesseur 3Y . Le bus de commande lOX transmet aussi une n o indication sur le type d'opération à effectuer en mémoire et dans le cas présent un ordre d'écriture en mémoire. Le microprocesseur 3X fournit également via le bus 9X l'adresse de o o l'emplacement de mémoire Il ou devront etre inscrites les données qu'il envoie via le bus de données 8X , ceci au cours de la même demi-période DI. La logique 14 déclenche la mise en liaison de la mémoire RAM 11 avec les trois bus 8Xo, 9XO, 10X en commandant les multiplexeurs 15, 16, 17, 18, 19 o comme décrit précédemment. Suite à cette inscription, le microprocesseur 3Y vient lire la mémoire n Il pendant une des demi-périodes où il a acces à cette mémoire - par exemple les demipétiodes impaires -, et des que cela est possible et nécessaire, afin de recueillir les données qui y sont emmagasinées à son intention. En ce but le microprocesseur 3Y sélectionne l'organe d'interconnexion 2 n onvia le fil 13Y pendant une demi-période D2 où il a accès à cet organe. Le bus n de commande IOY transmet aussi une indication sur l'opération i effectuer, icl n une lecture, que lui fournit le microprocesseur 3Y n Ce microprocesseur 3Y fournit aussi l'adresse de l'emplacement de mémoire n il qui doit être lue, et cette adresse transite vers la mémoire RAM 11 via l'unité de multiplexage 18 dûment commandée par l'unité logique 14 et via le bus 9Y n L'adressage de la mémoire Il et son activation pour une opération de lecture entraîne alors la transmission des données contenues à l'adresse in diquée.Cette transmission s'effectue à travers l'unité 16 convenablement activée par la logique 14, et à travers le bus 10Y vers le microprocesseur 3Y n n -Bien entendu le microprocesseur 3Y utilise un processus identique et n les mêmes moyens pour transmettre des données au microprocesseur 3X o A chaque demi-période paire; il y a donc possibilité d'échanges de données entre les microprocesseurs 3Y et les mémoires 11, auxquels ils sont reliés dans l'un ou l'autre sens de transmission suivant le choix du microprocesseur 3Y concerné. A chaque demi-période impaire, il y a possibilité d'échanges entre microprocesseurs 3X et mémoires 11 dans les conditions énoncées ci-dessus. Bien que les principes de la présente invention aient été décrits ci dessus en relation avec des exemples particuliers de réalisation, on comprendra clairement que ladite description est fait seulement à titre d'exemple et ne limite pas la portée de l'invention. REVENDICATICINS 1. Agencement d'interconnexion pour microprocesseurs de commande d'un ensemble complexe dans lequel une pluraiité de microprocesseurs se partagent les fonctions logicielles et échangent en ce but des informations sous forme de données numériques par l'intermédiaire de liaisons de transmission, cet agencement étant caractérisé en ce qu#il comporte :: - une matrice d'organes d'interconnexion dotés chacun d'une mémoire inscriptible et effaçable de données qui est accessible par deux accès l'un selon les lignes de matrice et l'autre selon les colonnes, - un groupe de microprocesseurs isoles entre eux sur le plan des échanges de données et individuellement connectés, par leurs liaisons de transmission respectivess un accès selon les lignes de la matrice, - un groupe de microprocesseurs isolés entre eux sur le plan des échanges de données et individuellement connectés, par leurs liaisons de transmission respectives, à un accès selon les colonnes de la matrice, - un dispositif d'exclusion, relié aux deux groupes de microprocesseurs et aux organes d'interconnexion de la matrice, interdisant toute action simultanée de deux microprocesseurs sur un même organe d'interconnexion. 2. Agencement d'interconnexion selon la revendication 1, caractérisé en ce que chaque microprocesseur est relié par liaison bus à chacun des organes d'interconnexion auquel il a acces, chacun de ces organes dtinterconnexion étant commun à deux microprocesseurs de groupes différents afin d'assurer les échanges de données entre ces microprocesseurs. 3. Agencement d'interconnexion selon les revendications 1 et 2, carac térisé en ce que les signaux de sortie du dispositif d'exclusion appliqués aux microprocesseurs de l'un des groupes sont complémentaires de ceux qui sont appliqués aux microprocesseurs de l'autre groupe, un méme signal étant simultanément appliqué à tous les microprocesseurs d'un même groupe. 4. Agencement d'interconnexion selon la revendication 3, caractérisé en ce que le dispositif d'exclusion est constitué par une horloge reliée aux entrées d'horloge des microprocesseurs et des organes d'interconnexion.