Brevet FR2405537A1 — publié le 19790504

La présente invention concerne les mémoires d'informations binaires organisées en matrices de lignes et de colonnes interconnectées par des points de mémoire à deux états, affectés par convention aux représentations des valeurs de chiffre binaire "0" et "1", et qui sont usuellement dites "mortes" en ce qu' une fois assurée une programmation initiale par modification sélective de l'état de partie des points de mémoire, le contenu d'information ainsi défini ne peut plus etre modifié par un retour à leur état premier des points de mémoire programmés. De telles mémoires ne peuvent alors ttre exploitées qu'en lecture, non destructive car n'entra#ant aucun autre changement d'état de leurs points de mémoire. La programmation peut s'opérer par destruction sélective de trajets de courant entre lignes et colonnes, ou l'inverse, antérieurement existants en tous les points de mémoire. Une structure de point de mémoire estimée particulièrement avantageuse à cette fin consiste en un transistor dont le canal baseémetteur est connecté entre une colonne et une ligne, ou réciproquement, avec un fusible en série dans la liaison de l'émetteur. Ce fusible peut consister en une très mince couche d'un matériau tel que le chrome, l'aluminium, un alliage chrome-aluminium ou nickel-chrome, ou tout autre présentant sous la forme de "film" une résistance ne pouvant fondre au passage d'un courant de lecture nord. mal mais fondant au passage d'un courant de programmation, nettement plus él sous une tension elle-m#me aussi nattement plus haute, les valeurs de ce courant et de cette tension de programmation étant, par exemple, de l'ordre de 5 à 8 fois celles de l'exploitation en lecture de la mémoire. Les points de mémoire étant tous initialement équipés de tels fusibles, chaque point de mémoire dont le fusible doit "sauter" à la programmation est sélectionné à partir des moyens d'adressage normaux de la mémoire mais avec application des valeurs "hautes" appropriées du courant et de la tension susdite. Ce point de mémoire prend donc un état qui représente par convention la valeur de chiffre binaire contraire de celle que représente tout point de mémoire dont le fusible est laissé intact. En lecture normale ensuite, la sélection d' un point de mémoire à fusible coupé et celle d'un point de mémoire a fusible intact assureront la délivrance de signaux de niveaux logiques différents à la sortie :~ en fait, la lecture d'un de ces états ne modifiera pas la condition de repos de cette sortie, l'autre, oui. Il est usuel d'incorporer les moyens utiles à la programmation dans la structure meme de la mémoire et un but de l'invention est de prévoir ces moyens tels qu'ils soient particulièrement économiques en matériel et en consomme mation de puissance en programmation; - tels de plus qu'ils puissent éviter l'application de contraintes excessives à des éléments normaux du dispositif de mémoire. Le fait d'établir les points de mémoire avec les fusibles dans les liaisons d'émetteur aux lignes, ou aux colonnes, au lieu de les établir avec les fusibles dans leurs liaisons de collecteur à une "haute" tension, autre façon connue en soi de réaliser une mémoire du type défini, évite toute mise en saturation des transistors associés aux fusibles. Mais cet avantage, important, présente la contrepartie de nécessiter, en programmation et pour obtenir la fusion d'un fusible, l'application d'une grande excursion de tension entre le pied du fusible et la base du transistor. Cette excursion de grande amplitude est, dans les ré- alisations connues, obtenue en faisant supporter aux circuits de sélection, qui sont ceux utilisés pour la lecture, des surcharges élevées en courant et en puissance dissipée.Un but particulier de l'invention est de prévoir des moyens de programmation tels qu'ils évitent de telles surcharges. L'invention tire de plus parti du fait qu'aucun critère de rapidité n'est recherché en programmation. Elle prévoit alors, selon une de ses caractéristiques, un recours à l'exploitation de transistors saturables pour développer la dite excursion sans surcharge des circuits de sélection et sans recours à plus d'une source de courant spéciale à la programmation. De façon générale, l'organisation matricielle d'un dispositif de mémoire programmable selon l'invention est réalisée pour assurer la sélection d'un point de mémoire par des moyens assurant la circulation d'un courant sur une rangée d'une première pluralité auxquelles sont connectés les fusibles d'émetteur des points de mémoire et des moyens assurant l'application d'un niveau de tension haut sur une rangée d'une seconde pluralité de rangées auxquelles sont connectés les bases des transistors des points de mémoire, les dits moyens incorporant des commutateurs propres à varier l'intensité dudit courant d'une première valeur à une seconde et la tension susdite d'une première valeur à une seconde, tout point de mémoire soumis à l'application simultanée de ces premières valeurs de courant et de tension voyant la fusion de son fusible assurée, l'application simultanée de ces secondes valeurs de courant et de tension assurant la lecture normale de ce point de mémoire programmé. Pour exposer l'invention en son détail, on se réfère à la figure unique jointe qui en représente un exemple d'exécution duquel peuvent se déduire, sans plus, toutes variantes entrant dans le cadre de l'invention. L'organisation montrée comporte, à titre illustratif, n colonnes, de Ci à Cn, et m lignes, de Li à Lm, matriciellement interconnectées par des points de mémoire à transistors. Ne sont représentées que les colonnes Ci et Cn et les lignes L1, L2 et Lm. Ne sont donc représentés que les points de mémoire à transistor 11 et in pour la liaison de la ligne Li aux colonnes Ci et Cn, que les points de mémoire 21 et 2n pour la liaison de la seconde ligne L2 aux co- lonnes C1 et Cn et que les points de mémoire mi et mn pour la liaison de la dernière ligne Lm à ces mimes colonnes. A titre illustratif, la mémoire est représentée après programmation, les fusibles des points de mémoire mi et 2n étant coupés comme indiqué en F1.Les fusibles relient, dans l'exemple, les émetteurs des transistors de point de mémoire aux lignes. L'inversion des lignes et des colonnes est évidente en sot. A chaque colonne peut être appliquée, par la manoeuvre d'un inverseur Cl(p) soit une tension de lecture normale, ici la masse, soit une "haute" ten sion +Vcp pour la programmation#. L'une et l'autre de ces tensions est appliquée sur les colonnes par l'intermédiaire des résistances R1, d'égale valeur pour toutes. Chaque transistor de point de mémoire est relié à la colonne par sa ba se, son collecteur est directement relié à la borne d'application de l'une ou autre de ces tensions. Chaque colonne se termine sur le collecteur d'un transistor TI faisantpartie d'un montage différentiel D, de D1 à Dn, associé à un transistor T2 en ce que leurs émetteurs sont reliés en commun à l'un des piles d'une source de courant IC reliée à la tension névative VEE. La base de T1 reçoit, en DC, de DCI à DCn, un potentiel à deux niveaux qui provient d'un décodeur d'adresse de colonne, non figuré car extérieur du domaine de l'invention. Le transistor T2 re çoit sur sa base une tension de référence REF d'un niveau intermédiaire entre les deux niveaux,bas et haut, que peut prendre toute borne DC.Le collecteur de chaque transistor T2 est relié à la borne d'application des tensions hautes de lecture et de programmation par des résistances d'égales valeurs R2. Entre les collecteurs de T1 et T2 est connecté, en chaque montage D, un transistor TSP ayant son collecteur au collecteur de T1, sa base au collecteur de T2, et son émetteur à la masse, une diode de fixation de la différence de potentiel base-émetteur étant connectée entre cette base et la masse. Chaque ligne est connectée au collecteur d'un transistor T dont l'émetteur est relié à un pale d'une source de courant IL dont l'autre pt3le est à la tension négative VEE. Une source de courant de programmation In peut autre reliée aux émetteurs des transistors T, cette source ayant également son autre p8le à la tension VEE. Le contact C(p) qui permet cette connexion de Ip sera de préférance couplé au contact C1(p) susdit pour l'application simultanée, en programmation, d'un courant élevé sur les transistors T et d'une tension élevée sur les colonnes. Chaque transistor T est commandé par une tension à deux niveaux disponible aux bornes de DC1 à DCm, bornes de sortie d'un décodeur d'adresse de ligne, non figuré car extérieur au domaine de l'invention. Un transistor TL, de TL1 à TLm a son émetteur relié à l'une des lignes, de Li à Lm. Les collecteurs des transistors TL sont reliés à la masse à travers une résistance R shuntée par une diode do de fixation du niveau de potentiel aux bornes de R en condition basse de la sortie SL qui est prise entre ces bornes. Les transistors TL ont leurs bases reliées à une borne d'application d'une tension de référence REZ 1 tendant à les maintenir conducteurs. La sélection d'un point de mémoire s'effectue comme suit:- l'un des transistors interrupteurs T reçoit, sur sa borne DC, un niveau haut qui le rend conducteur. Les autres transistors T demeurent bloqués, état général des transistors T en périodes de repos du décodage de commande de la mémoire. L'un des transistors T1 est, au contraire, bloqué car il reçoit un niveau bas. Le transistor T2 de ce circuit est alors débloqué alors que la condition de repos général de ces montages est, ppour ce cas, caractérisée par l'application aux bornes DC d'un niveau haut qui débloque tous les transistors T1 de ces montages différentiels D. En une telle sélection, le transistor de point de mémoire qui se trouve à l'intersection de la ligne et de la colonne, est rendu conducteur et le courant provenant de l'alimentation "haute", la masse en lecture, passe à travers ce transistor par le circuit allant, à travers le transistor T conducteur, au pEle de la source de courant, 1L en lecture. En programmation, la tension "haute" est +Vcp et les deux sources de courant 1L et Ip sont reliées aux émetteurs des transistors T. Tant qu'une ligne n'est pas connectée,les émetteurs des transistors TL sont tous "en l'air1,0 Lorsqu'un des transistors T est débloqué pour une sélection, le transistor TL relié à la ligne attaquée par ce transistor T est déblo qué. En considérant qu'il s'agit d'une lecture normale, après programmation préalable de la mémoire, deux cas peuvent se produire:~ Le fusible du point de mémoire sélectionné n'est pas coupé, son transistor associé est rendu conducteur et dérive le courant de la source IL, ce qui vient bloquer le transistor de lecture TL relié à la ligne s'il se trouvait antérieurement débloqué. Aucune tension n'est développée aux bornes de la résistance R et le niveau logique lu en SL est haut; Le fusible du point de mémoire sélectionné est coupé. Son transistor asso cié est alors bloqué et laisse le transistor de lecture TL dériver le courant de la source IL. Une chute de tension se développe aux bornes de la résistance R et le niveau logique lu en SL est bas. En condition de lecture normale, seule la source de courant "de lecture" IL est connectée aux émetteurs des transistors T et la masse est reliée aux colonnes. Le courant 1C de sélection de colonne passe à travers les transistors T1 non bloqués et à travers le transistor T2 du montage D en lequel la sélection a bloqué T1. Les transistors TSP ne conduisent pas. En condition de programmation, au contraire, la tension +Vcp est appliquée sur les colonnes et la source de courant de programmation Ip est mise en cir cuit. Le courant traversant le transistor du point de mémoire sélectionné est, sous la dite tension, d'une intensité telle que le fusible fond, le circuit du point de mémoire est coupé. Mais le courant, soit Icp, passant dans les colonnes non sélectionnées il est indiqué pour l'une d'elles sur le schéma - voit son intensité accrue de telle sorte que la tension développée aux bornes des résistances R1 soit égale à celle développée aux bornes du fusible lorsque le courant de programmation Ip le traverse. De cette façon, la tension existant entre la base et l'émetteur du transistor de chacun des (ne1) points de mémoire non sélectionnés est pratiquement nulle et ces (n- i) transistors sont bloqués. Cette intensité accrue n'est pas obtenue, dans la mise en oeuvre préférée de l'invention, par un moyen classique en soi, à savoir la commutation sur ces colonnes d'une source de courant supplémentaire en parallèle sur la source de courant Ic. Elle y est assurée par la connexion susdécrite d'un transistor saturable TSP entre les collecteurs des transistors T1 et T2 de chaque montage différentiel D de commande de sélection de colonne, transistor saturable ayant son émetteur à la masse, donc à un potentiel moins "bas" que le potentiel négatif VEE. En effet, en chaque colonne non sélectionnée à la programmation, qui re çoit la tension +Vcp en substitution de la masse, ce transistor TSP entre en saturation et dérive à la masse le courant ainsi engendré, de cette intensité accrue et auquel il offre un circuit direct de +Vcp à cette masse. En fait le roule des transistors TSP est multiple. Non seulement, il évite l'emploi d'une source de courant Icp de valeur bien supérieure à IC s pour les opérations de programmation, mais il évite l'emploi pour les transistors T1 et T2 des montages différentiels D, d'éléments de dimensions importantes capables de supporter l'intensité du courant Icp - ce qui, en d'autres termes, signifie que les circuits de décodage d'adresse de colonne seront simplement conçus pour le seul mode de lecture de la mémoire, toute préoccupation mise à part pour le mode de programmation.De plus, l'existence des transistors saturables TSP permet de réduire la puissance dissipée en programmation pour la sélection des colonnes puisque les (n-l) courants Icp circuleront entre +Vcp et la masse au lieu de circuler entre +Vcp et VEE pour tout autre montage. En chaque colonne sélectionnée, au cours de la programmation, la valeur de la résistance R2 est telle que la chute de tension développée à ses bornes par le courant 1C (puisqu'en ce montage non sélectionné, T2 est conducteur) est légèrement supérieure à +Vcp, de + 1 volt par exemple, ce qui bloque le transistor TSP de ce montage. En lecture, la diode d maintient le potentiel du pied de R2 suffisamment bas pour que le transistor TSP ne puisse entrer en saturation. Un autre type d'élément saturable pourrait être substitué au transistor pour la dérivation à la masse des courants de programmation passant dans les colonnes non sélectionnées. Les fonctions sus-décrites des lignes et des colonnes peuvent betre inversées si désiré, en inversant alors les circuits de sélection et de lecture. La discrimination entre lignes et colonnes est purement sémantique, toute organisation matricielle se définissant de façon générale comme associant une première et une seconde pluralités de conducteurs, orthogonaux d'une pluralité à l'autre. R E V E N D I C A T I O N S . REVENDICATIONS. 1. - Dispositif de mémoire programmable à organisation matricielle de points de mémoire comportant chacun un transistor ayant son collecteur d un potentiel de référence, un fusible en série dans sa liaison d'émetteur à un conducteur d'une première pluralité de conducteurs et sa base reliée à un conducteur d'une seconde pluralité de conducteurs, caractérisé en ce qu'il incorpore, pour la sélection des points de mémoire tant en programmation qu'en lecture, des premiers moyens appliquant un courant sur un des conducteurs de la première pluralité, des second moyens remontant à un niveau haut le potentiel d'un conducteur de la seconde pluralité, des premiers moyens commutateurs pour varier l'intensité dudit courant d'une première valeur en mode de programmation à une seconde valeur, appréciablement plus basse, en mode de lecture, et des seconds moyens commutateurs pour varier le dit niveau haut de potentiel d'une première valeur en mode de programmation à une seconde valeur, apuré~ ciablement plus basse, en mode de lecture. 2. - Dispositif de mémoire programmable selon la revendication 1, caractérisé en ce que les dits premiers moyens de sélection consistent en des transistors interrupteurs connectés entre les conducteurs de la première pluralité et une paire de sources de courant et ces premiers moyens commutateurs connectent ces deux sources aux dits interrupteurs en mode de programmation et une seule de ces sources en mode de lecture et en ce que les dits seconds moyens de sélection consistent en des montages de transistors établissant des premiers circuits de courant à travers les conducteurs de la seconde pluralité entre ce potentiel de référence auxquels ils sont reliés par des résistances de m#- mes valeurs et une source de courant de sélection, sélection opérée par une commande de coupure d'un de ces premiers circuits, et ces seconds moyens commutateurs consistant en un commutateur de la valeur dudit potentiel de référence et des moyens répondant à la venue en valeur haute de ce potentiel de référence pour activer, pour chaque conducteur non coupé, un second circuit de courant dérivant les courants établis dans ces conducteurs de la source de courant des dits premiers circuits. 3. - Dispositif de mémoire selon la- revendication 2, caractérisé en ce que chacun de ces seconds circuits incorpore un élément saturable répondant à la venue en valeur haute dudit potentiel de référence pour court-circuiter le premier circuit qui lui est associé et établir le second à un potentiel de pfdd de conducteur prédéterminé. 4. - Dispositif de mémoire selon la revendication 3, caractérisé en ce que chacun des dits montages de transistors consiste en un montage différentiel à deux transistors, le collecteur de l'un étant relié au conducteur de la seconde pluralité, le collecteur de l'autre étant relié par une résistance audit potentiel de référence et ledit élément saturable consiste en un transistor ayant con collecteur au conducteur de la seconde pluralité, sa base au collecteur du second transistor du montage différentiel et son émetteur à la masse, la dite résistance de collecteur de cet autre transistor étant calibrée pour bloquer le transistor saturable lorsque cet autre transistor conduit et que le potentiel de référence est commuté à sa valeur haute. Dispositif de mémoire selon la revendication 4, caractérisé en ce qu' une diode est connectée en shunt entre le collecteur de cet autre transistor et la masee. 6. - Dispositif de mémoire selon la revendication 2, caractérisé en ce que les résistances reliant les conducteurs de la seconde pluralité au potentiel de référence sont calibrées sont calibrées pour bloquer les transistors des points de mémoire non sélectionnés lorsque le potentiel de référence est à sa valeur haute. 7. - Dispositif de mémoire selon la revendication 1, caractérisé en ce qu' il incorpore un montage de lecture comportant une pluralité de transistors ayant leurs collecteurs reliés à une sortie de lecture, leurs bases connectées à une tension tendant à les maintenir conducteurs et leurs émetteurs respectivement connectés aux conducteurs de la première pluralité.