Brevet FR2425113A1 — publié le 19791130

La présente invention concerne une interface pour plusieurs ordinateurs connectés entre eux de telle manière, par l'inter médiaire d'une interface réalisée de façon uniforme pour tous les ordinateurs, que l'un de ceux-ci fonctionne en tant qu'ordinateur "maître" et les autres fonctionnent en tant qu'ordinateurs "esclaves1,. Des sytèmes à plusieurs ordinateurs de ce genre servent à augmenter la capacité de traitement par rapport à un seul ordinateur, notamment en cas d'utilisation de microprocesseurs pour diverses tâches comme par exemple la commande de processus de traitement et d'usinage se déroulant en temps réel. Il est connu de connecter plusieurs ordinateurs entre eux sous forme d'un systeme. Suivant la demande de brevet allemand publiée NO 2 446 970 plusieurs ordinateurs fonctionnant indépendamment les uns des autres sont connectés par l'intermediai- re d'une interface à une mémoire commune, l'ordre de priorité des ordinateurs en cas d'accès à la mémoire étant déterminé par une unité de détermination de priorité Dans ce mode de jonction l'échange de données se réalise toujours par l'intermédiaire de la mémoire commune. On connaît en outre des jonctions du type périphérique qui s'établissent par-l'intermédiaire de commandes de connexion spéciales. Sous ce rapport, suivant la demande de brevet allemand publiée NO 2 645 341 une interface est associée à chaque zone de jonction entre deux ordinateurs. Cette interface peut être réalisée sous la forme d'une unité compacte et indépendante ou être associée à chaque ordinateur à connecter. Si le nombre d'ordinateurs est supérieur à deux on peut construire des systèmes d'ordinateurs présentant-des structures en anneau ou en étoile. De tels systèmes à plusieurs ordinateurs ont pour inconvénient de nécessiter une interface séparée pour chaque jonction de deux ordinateurs. Or la présente invention crée une interface destinée à un systeme à plusieurs ordinateurs et qui, pour une complexité très réduite en matière de circuits et de fabrication, permet d'obtenir un haut rendement et assure en même temps une construction économique et facile à entretenir, les sous-ensembles utilisés présentant un haut degré d'uniformisation. La présente invention propose une interface d'une conception aussi simple que possible destinée à plusieurs ordinateurs actifs chargés d'effectuer simultanément et de façon autonome une tâche commune, dont l'un fonctionne en tant qu'ordinateur "maître" et les autres en tant qu'ordinateur "esclaves", et à laquelle sont associés des circuits d'interface de façon à permettre une communication asynchrone des différents ordinateurs par l'intermediaire d'appels d'interruption. La solution apportée à ce problème suivant la présente invention consiste en ce qu'il est associé à chaque ordinateur un circuit porte d'entrée/sortie programmable pour un fonctionnement bidirectionnel et comportant une partie de données et une partie d'adresses et de commande, ces différents circuits porte étant reliés entre eux par l'intermédiaire de bus de fa çon qu'en cas d'échange de données l'ordinateur "maître', soit toujours relié à un ordinateur "esclave". A chaque circuit porte d'entrée/sortie est associé un circuit de commande spécial destiné à transmettre les signaux de commande par l'intermédiaire dlun bus spécial en vue de connecter directement et exclusivement entre eux les ordinateurs participant par l'intermédiaire de leur circuit porte d'entrée/ sortie à l'échange de données. Le circuit porte d'entrée/#ortie associé à l'ordinateur "maître'1 présente une sortie de signal de direction de données susceptible d'être actionnée par ce circuit et reliée aux autres circuits porte d'entree/sortie en vue de déterminer la direction de transmission.Le circuit de commande comporte un élément logique de conjonction pour le signal de direction de données délivré par l'ordinateur "maitre" et reçu par les ordinateurs "esclaves" et pour le signal de mise en état d' enregistrement/lecture, la sortie dudit élément logique de conjonction étant reliée à un second élément logique de conjonction présentant une caractéristique de temporisation. La deuxième entrée de l'élément logique de conjonction à carac téristique de temporisation est reliée à la connexion pour le signal de mise en état d'enregistrement/Iecture et la sortie de cet élément logique est reliée, d'une part, par l'intermédiaire d'un troisième élément logique conjointement avec la sortie pour le signal de direction de données pour l'ordinateur "maître" et sa négation pour les ordinateurs esclaves aux entrées de de mande d'enregistrement/lecture des autres ordinateurs et, d'autre part, par l'intermédiaire d'un quatrième élément logique, qui est relié par son autre entrée à la seconde entrée du deuxième élément logique de conjonction et à la connexion pour le signal de mise en état dlenregistrement/lecture, à l'entrée -de demande d'enregistrement/lecture du circuit porte d'entrée/sortie associé à l'ordinateur connecté. Le circuit de commande présente une entrée d'activation par l'intermédiaire de laquelle il est appelé par son ordinateur par l'intermédiaire du circuit porte d'entrée/sortie correspondant pour l'échange de données. La partie de données des circuits porte d'entrée/sortie est conçue pour des données dans un code quelconque avec une longueur de mot fixe et la partie d'adresses est conçue sur un mode de chiffres binaires individuels. Pour la durée de l'échange d'information il existe toujours la liaison entre l'ordinateur "maître" et l'ordinateur esclave" qui demande l'échange ou auquel la demande d'échange est adressée. Chaque ordinateur comporte un circuit masque pour identifier ses signaux d'interruption et d'adresse.L'ordinateur "maître" est équipé d'un dispositif pour déterminer la priorité lorsque plusieurs ordinateurs "esclaves" font simultanément une demande. A chacun des circuits porte d'entrée/sortie est associé un dispositif de détection a d'erreur. Les ordinateurs possèdent dans leur circuit d'entrée/sortie un compteur de mots qui est prévu pour être préréglé dans le sens de sortie par l'ordinateur et dans le sens d'entrée par le premier mot à transmettre. Au compteur de mots est associé un dispositif de contrôle du zéro qui en vue de l'appel du contrôle de la combinaison de chiffres binaires du dernier mot transmis est relié à un comparateur, lequel signale la fin ou l'interruption de la transmission des données suivant que cette transmission s'effectue correctement ou de manière défectueuse. En cas d'appel d'un ordinateur il est mis en route dans l'ordinateur d'ou l'appel provient un circuit de temporisation programmable qui réagit et déclenche la signalisation d'un défaut lorsque le signal d'accusé de réception de l'ordinateur appelé n'est pas envoyé avant l'expiration du temps d'attente programmé. Les ordinateurs "esclaves sont destinés à la commande de différentes phases de processus ou d'autres tâches identiques ou différentes les unes par rapport aux autres Leur fonctionnement est dirige et coordonné par l'ordinateur "maître11 Une demande de transfert de données peut être faite par l'un des ordinateurs "esclaves" ou par l'ordinateur "maître" par l'tinter médiaire des bus d'adresses et de commande qui par l'intermédiai- re des circuits porte d'entrée/sortie sont reliés aux lignes collectrices ou bus. L'invention est expliquée plus en détail ci-dessous à luai- de d'un exemple de réalisation illustré aux dessins annexés. La figure 1 représente sous forme de -schéma bloc quatre ordinateurs interconnectés La figure 2 représente sous forme de schéma bloc les circuits porte d'entrée/sortie reliés entre eux par l'intermédiaire de lignes collectrices ou bus. La figure 3 représente sous forme de schéma de montage logique le circuit de commande des signaux de commande. La figure 4 représente sous forme de diagramme les si gnaux nécessaires à un processus de transmission de données. A la figure I est représenté un système à plusieurs ordinateurs comprenant un ordinateur "maître" MR 1 et trois ordinateurs "esclaves" MR 2 à MR 4. Tous les ordinateurs MR 1 à MR 4 sont reliés entre eux par l'intermédiaire de lignes collectrices représentées par le bus d'interconnexion B 1. Chaque ordinateur MR 1 à MR 4 est constitué par une unité de traitement centrale ZVE 1 à ZVE 4, une unité de transmission de données DU 1 à DU 4 équipée chacune d'un circuit porte d'entree/sortie EA 1 à EA 4, et une mémoire Sp 1 à Sp 4, ces mémoires- étant munies respectivement d'accumulateurs d'entrée AE I à AE 4 et d'accumulateurs de sortie AA 1 à AA 4. Dans chaque ordinateur MR 1 à MR 4 ces sous-ensembles sont reliés entre eux par un bus de système B 21 à B 24. Les ordinateurs 11esclaves" MR 2 à MR 4 commandent l'exécution de proo grammes identiques ou différents à mettre en oeuvre simultané- ment De tels programmes servent par exemple à commander des opérations d'usinage sur des#machines-outiIs. Pour cela peuvent être confiés par exemple à un ordinateur "esclave" MR 2 la commande de l'introduction de données par un lecteur de bande perforée, un clavier ou un autre programmateur et la délivrance de données à un indicateur alphanumérique, un écran de visualisation, une imprimante, un perforateur de bande ou à un autre dispositif de sortie. Les autres ordinateurs "esclaves" MR 3 et MR 4 peuvent être utilises pour le traitement des données commandant le processus et des signaux de rétroaction. De plus, un ordinateur "esclave1, MR 3, par exemple, peut à son tour servir d'ordinateur "maître" à d'autres ordinateurs esclaves d'un niveau plus bas qui sont également interconnectés par l'intermédiaire d'un bus d'interconnexion B 1. Ces ordinateurs esclaves peuvent être utilisés par exemple pour commander différents axes d'une machine-outil. Les ordinateurs "esclaves" MR 2, MR 3 et MR 4 peuvent dans le cas d'une telle structure également être utilisés pour des tâches additionnelles comme par exemple des fonctions de contrôle et de surveillance, des tests routiniers et analogues. L'ordinateur "maître" MR 1 coordonne le fonctionnement des ordinateurs "esclaves" MR 2 à MR 4, alimente ceux-ci en information à partir de sa mémoire Sp 1 et peut également exécuter lui-même des fonctions de commande.Des transmissions de données s'effectuent dans ces conditions toujours entre l'ordinateur "maître11 MR 1 et l'un des ordinateurs "esclaves" ME 2 à MR 4. Si, par exemple, un transfert de données est désiré à partir de l'ordinateur "maître" MR 1 vers l'ordinateur "esclave" MR 3, l'ordinateur "maître" applique par l'intermédiaire du circuit porte d'entrée/sortie EA 1 de son dispositif de transmission de données DU 1 au bus d'interconnexion B 1 des signaux de commande et d'adresse qui sont identifiés par le circuit porte d'entrée/sortie EA 3 du dispositif de transmission de données DU 3 en tant que signaux destinés à l'ordinateur "esclave" MR 3.Dans la mesure ot l'or- dinateur "esclave" MR 3 est en mesure de recevoir des données, c' est-a-dire s'il n'est pas occupe par d'autres tâches plus prioritaires, il signale en retour, par l'intermédiaire du circuit porte d'entrée/sortie EA 3 de son dispositif de transmission de données DU 3, du bus d'interconnexion B 1 et du circuit porte d'entrée/sortie EA 1 du dispositif de transmission de données DU 1 de l'ordinateur "maître" MR 1, qu'il est en état de recevoir les données. Ainsi la connexion entre les deux ordinateurs MR 1 et MR 3 est établie et la transmission de données peut commencer. Les données à transmettre se trouvent d'a bord sous la forme d'un bloc de données composé de mots dans l'accumulateur de sortie de l'ordinateur "maître" MR 1.Le premier mot transmis représente dans un compteur de mots du dispositif de transmission de données DU 3 de l'ordinateur "esclave" récepteur MR 3 le nombre de mots à transmettre du bloc de données, ce compteur étant ensuite décompté mot à mot au cours de la transmission ultérieure. Le dernier mot transmis possède une combinaison de chiffres binaires particulier. Aussitôt que le compteur de mots est décompté, il appelle un comparateur qui vérifie que le dernier mot transmis est exempt d'erreur, permettant ainsi d'obtenir une attestation quant à la transmission correcte du bloc de données. Une transmission de données à partir d'un ordinateur "esclave" MR 2 à MR 4 se réalise de la même manière en sens inverse. Dans ce cas l'ordinateur "maître" MR 1 détermine avec lequel des ordinateurs "esclaves" MR2àMR 4 il entre d'abord en liaison en cas d'un appel adressé simultanément par ceux-ci à l'ordinateur 'Imaitre" MR 1. A la figure 2 sont représentés les circuits porte d'entrée/ sortie BA 1 à EA 4 reliés par des bus de données B 11, des bus d'adresses B 12 et des bus de commande à haute vitesse. Les circuits porte d'entrée/sortie EA 1 à EA 4 sont subdivisés en une partie de données ou port A et une partie d'adresses ou port B. Les circuits porte d'entree/sortie EA 1 à EA-4 sont conçus pour un fonctionnement bidirectionnel. Aux différents circuits porte d'entrée/sortie EA 1 à EA 4 sont associés respectivement des circuits de commande LS 1 à LS 4 qui sont reliés entre eux par l'intermédiaire des lignes collectrices ou bus à haute vitesse pour les signaux de commande. Un ordinateur MR 1 à MR 4 désirant un échange de données choisit par l'intermédiaire du port B de son circuit porte d'entreejsortie EA 1 à BA 4 le partenaire désiré. Si, par exemple, des données doivent être transmises par l'ordinateur "maître" MR 1 à l'ordinateur "esclave" MR 2, l'ordinateur "maître" MR 1 envoie par l'intermédiaire du port B de son circuit d'entrée/ sortie EA 1 les signaux d'adresses et d'interruption pour l'or- dinateur "esclave" MR 2 sur la ligne collectrice ou bus B 12. Dans ce cas la transmission de données est désirée par l'ordina o quant la transmission de données à partir de l'ordinateur "maître" MR 1.L'ordinateur "esclave" MR 2 appelé identifie l'appel, renvoie à l'ordinateur "maître" MR 1 un signal d'accusé de réception et commute son circuit de commande LS 2 de façon à le rendre actif et à l'amener à l'état prescrit par le signal de direction de données bo. Dans les circuits de commande LS 1 et LS 2 les signaux d'appel et le signal de direction de données sont combinés respectivement avec le signal de sortie de données et le signal d'entrée de données RDY. L'ordinateur martre émettant des données envoie sur le bus à haute vitesse pour les signaux de commande un signal de disponibilité correspondant. L'ordinateur "esclave" MR 2 recevant les données forme dans son circuit de commande LS 2 un signal de lecture/mise en mémoire de données qui est appliqué sur le bus à haute vitesse pour les signaux de commande. Puis les données sont transmises à partir du port A du circuit porte d'entrée/sortie EA 1 de 1'ordinateur "maître" MR 1 par l'intermédiaire du bus de données B 11 au port A du circuit porte d'entrée/sortie EA 2 de l'ordinateur "esclave" MR 2. De la même manière l'un des ordinateurs "esclaves" MR 2 ... MR 4 peut réclamer un échange de données avec l'ordinateur martre MR 1. L'ordinateur "maigre" MR 1 amène alors le signal de direction de données bo à l'état qui caractérise la direction de transmission à partir de l'ordinateur "esclave" MR 2 à l'ordinateur martre MR 1. A la figure 3 est représenté sous forme-de schema de montage logique le circuit de commande LS. Par EA est désigné le côté de connexion du circuit porte d'entrée/sortie et par HS-Bus le côté de connexion de la ligne collectrice formant bus à haute vitesse. La sortie bo, qui délivre le signal de direction de données, est relié à un négateur N 1 et à la ligne collectrice formant bus à haute vitesse. La sortie du négateur N 1 et la sortie bo du circuit porte d'entrée/sortie EA sont reliées par l'intermédiaire d'un commutateur S 1 à une entrée d'un élément ET U 1 et par l'intermédiaire d'un second négateur N 2 à une entrée d'un élément ET U 2.La seconde entrée de l'élément ET U 1 est reliée à la sortie RDY dun élément ET Ur dont la première entrée est reliée à la sortie ARDY du circuit porte d'entrée/sortie EA et dont la seconde entrée est reliée à la sortie bl du circuit porte d'entrée/sortie EA La sortie de l'élément ET Ur est en outre reliée à une entrée d'un élément ET U 3 et à une entrée d'un circuit logique de conjonction situé à l'entrée d'un circuit de temporisation bw. La seconde entrée de l'élément ET U 3 est reliée de manière disjonctive à la sortie de l'élément ET U 2 et à la connexion de la ligne collectrice ce de signaux de commande ou bus à haute vitesse pour les signaux de demande de mise en mémoire/lecture PSTB de façon à assurer un fonctionnement bidirectionnel* La sortie de l'élément ET U 3 est reliée à l'entrée de commande d'entree/sortie STB du circuit porte d'entrée/sortie EA. La seconde entrée de l'élément ET U 2 est reliée à la sortie du circuit de temporisation MV. La position du commutateur S 1 est pour l'ordinateur "maître" à l'entrée et pour les ordinateurs "esclaves" à la sortie du négateur N 1. Le signal de direction de données b est émis par l'ordinateur maître. Par l'intermédiaire de la connexion bl est appelé le circuit de commande LS. Aussitôt que l'ordinateur concerné délivre par l'intermé- diaire de la connexion ARDY du circuit porte dlentree/sortie un signal, celui-ci arrive àla sortie de l'élément ET Ur qui appelle l'élément ET U 1. A partir de ce signal l'élément ET U 1 forme avec le signal de direction de données b un signal de disponibilité pour la lecture de données PRDY qui est envoyé sur la ligne collectrice formant bus à haute vitesse.Le signal de direction de données b arrive dans le cas du circuit de commande LS I pour l'ordinateur "maître" MR 1 à partir de la sortie concernée du circuit porte d'entrée/sortie EA 1 par l'intermé- diaire du commutateur S 1 directement à l'élément ET U 1, alors que dans le cas des circuits de commande LS 2 à LS 4 il parvient à partir de la ligne collectrice formant bus à haute vitesse par l'intermédiaire du négateur et du commutateur S 1 à l'élément ET U 1. Le signal de disponibilité pour la lecture de données PRDY délivré à la ligne collectrice formant bus à haute vitesse desi- gne l'ordinateur concerné ME 1 à ME 4 en tant qu'émetteur de données. Pour former le signal de demande d'introduction/sortie STB le circuit de temporisation MV forme à partir du signal de disponibilité pour la lecture de données PRDY, qui est envoyé par l'ordinateur prêt émettre MR 1 à MR 4 par l'intermédiaire de la ligne collectrice formant bus à haute vitesse, et du signal de disponibilité pour la lecture envoyé par le circuit porte d'entrée/sortie EA par l'intermédiaire de l'élément ET Ur un signal de courte durée à l'intérieur de laquelle l'échange d'un mot de données doit avoir eu lieu.Ce signal est combiné par l'élément ET U 2 avec la négation du signal de direction de donnees bo et arrive, par l'intermédiaire de l'élément ET U 3 appelé, au circuit porte d'entrée/sortie EA de l'ordinateur re- cepteur MR 1 à MR 4 et à partir de la sortie de l'élément ET U 2 directement, par l'intermédiaire de la ligne collectrice formant bus à haute vitesse, en tant que signal PSTB à l'ordinateur émetteur de données MR 1 à MR 4. A la figure 4 est représenté le déroulement d'un échange de données. Par A est désigné le côté de l'ordinateur émetteur et par E le côté de l'ordinateur récepteur L'échange de données est amorcé par un signal d'appel R venant du côté émetteur A et qui apparaît du côté récepteur E en tant que signal R', lequel règle du côté récepteur l'état de réception EG. Avant l'expiration d'un temps d'attente prescrit tw un signal d'accusé de réception Q doit avoir été émis par le côté récepteur E et reçu par le côté émetteur A en tant que signal Q'. Sinon, aucune liaison de transmission de données n'est établie. Le signal d'accusé de réception Q' annule le signal d'appel R du côté émetteur A et établit l'état d'émission AG. Puis le premier mot à transmettre, qui contient le nombre de mots à transmettre faisant partie du bloc de données concerné, est délivré en tant que mot AS 1 et reçu à l'intérieur d'un temps d'attente prescrit tw par le côté récepteur E. Les mots suivants AS 2 à AS n-l sont émis et reçus de la même façon, les signaux émis subsistant toujours pendant un certain temps d'attente à l'intérieur duquel la réception doit avoir lieu. Pour terminer la transmission de données le mot AS n est délivré pour contrôler le déroulement correct de la transmission de données. Si la transmission de données s'est effectuée sans erreur, un mot AS nal peut en outre encore être transmis. Lors du contrôle l'état d'introduction ou de réception EG se trouve déjà annule. REVENDICATIONS 1 - Interface pour systèmes à plusieurs ordinateurs actifs dont un sert d'ordinateur martre et les autres d'ordinateurs "esclaves", ces différents ordinateurs étant reliés entre eux par l'intermédiaire d'interfaces et de bus d'adresses, de commande et de données en vue de l'échange asynchrone de données à l'aide d'appels d'interruption pour accomplir ensemble des tâches qui leur sont confiées, caractérisée en ce que pour chacun des ordinateurs autonomes MR 1 à MR 4 est prévu un circuit porte d'entrée/sortie EA 1 à EA 4 programmable pour un fonctionnement bidirectionnel et comportant une partie de données et une partie d'adresses et de commande, ces différents circuits porte d'entree/sortie étant reliés entre eux par l'intermediai- re de lignes collectrices ou bus B 11, B 12, et en ce qu'à chaque circuit porte d'entrée/sortie EA 1 à EA 4 est associé un circuit de commande spécial LS pour transmettre les signaux de commande RDY, STB par l'intermédiaire d'une ligne collectrice formant bus à haute vitesse afin d'interconnecter directement et exclusivement les ordinateurs MR 1 à MR 4 participant par l'intermédiaire de leur circuit porte d'entrée/sortie EA 1 à EA 4 à l'échange de données, lequel se réalise toujours entre l'ordinateur "maître" MR 1 et un ordinateur esclave MR 2 à MR 4. 2 - Interface pour systèmes- à plusieurs ordinateurs suivant la revendication 1, caractérisée en ce que le circuit porte d1entrée/sortie EA 1 associé à l'ordinateur mate MR 1 comporte une sortie de signal de direction de données bo susceptible d'être actionnée par ce circuit porte et reliée aux autres circuits porte d'entrée/sortie EA 2 à EA 4 en vue d'établir la direction de transmission. 3 - Interface pour systèmes à plusieurs ordinateurs suivant l'une des revendications 1 et 2, caractérisée en ce que le circuit de commande LS comporte un élément logique de conjonction U 1 pour le signal de direction de données b délivré par l'ordinateur "maître" MR 1 et reçu par les ordinateurs "escla ves MR 2 à MR 4 par l'intermédiaire d'un négateur N 1 et pour le signal de disponibilité pour la mise en mémoire/lecture RDY, la sortie de l'élément logique de conjonction U 1 étant reliée à un deuxième élément logique de conjonction MV à caractéristique de temporisation dont la seconde entrée est reliée à la connexion pour le signal de disponibilité pour la mise en mémoire/ lecture RDY et dont la sortie est reliée, par l'intermédiaire d'un troisième élément logique U 2, conjointement avec-la sortie pour le signal de direction de données bo pour lgordina- teur "maître" MR 1 et sa négation pour les ordinateurs "esclaves" MR 2 à MR 4, aux entrées de mise en mémoire/lecture PSTB des autres ordinateurs MR 1 à MR 4 etc par l'intermédiaire d'un quatrième élément logique U 3, lequel est relié par son autre entrée à la seconde entrée du deuxième élément logique de conjonction MV et à la connexion pour le signal de disponibilité pour la mise en mémoire/lecture RDY, à l'entrée de demande de mise en mémoire/lecture STB du circuit porte d'entrée/sortie EA 1 à EA 4 associé à l'ordinateur connecté MR 1 à MR 4. 4 - Interface pour systèmes à plusieurs ordinateurs suivant l'une quelconque des revendications 1 à 3, caractérisée en ce que le circuit de commande LS présente une entrée d'activation bl au moyen de laquelle il est connecté à son ordinateur MR 1 à MR 4 par l'intermédiaire du circuit porte d'entrée/sortie correspondant EA 1 à EA 4 en vue de l'appel pour l'échange de données. 5 - Interface pour systèmes à plusieurs ordinateurs suivant l'une quelconque des revendications 1 à 4, caractérisée en ce que la partie de données (port A) des circuits porte d'entrée/ sortie EA 1 à EA 4 est conçue pour des données présentées dans un code quelconque à longueur de mot fixe et à la partie d'adresse ses (port B) est conçue sur un mode de chiffres binaires indivi duels. 6 - Interface pour systèmes à plusieurs ordinateurs suivant l'une quelconque des revendications 1 à 5, caractérisée en ce que pour la durée de l'échange de données il existe toujours la liaison entre l'ordinateur "maître" MR 1 et un ordinateur "esclave" MR2 à MR 4 faisant la demande ou auquel la demande est adressée, la sortie de signal de direction de données 50 de l'ordinateur "maître" MR 1 étant prévue pour déterminer sa priorité par rapport aux ordinateurs "esclaves" MR 2 à# MR.4. 7 - Interface pour systèmes à plusieurs ordinateurs suivant l'une quelconque des revendications 1 à 6 caractérisée en ce que chaque ordinateur MR I à MR 4 comporte un circuit masque pour identifier ses signaux d'interruption et d'adresse et en ce que l'ordinateur maître MR 1 est équipé d'un dispositif pour déterminer la priorité lorsque des demandes émanent simultanément de plusieurs ordinateurs "esclaves" MR 2 à MR 4. 8 - Interface pour systèmes à plusieurs ordinateurs suivant l'une quelconque des revendications 1 à 7, caractérisée en ce qu'à chaque circuit porte d'entrée/sortie EA 1 à EA 4 est associé un dispositif de détection d'erreur. 9 - Interface pour systèmes à plusieurs ordinateurs suivant l'une quelconque des revendications 1 à 8, caractérisée en ce que chaque ordinateur MR 1 à MR 4 comporte dans son dispositif d'entrée/sortie un compteur de mots qui est prévu pour être preréglé dans le sens de sortie par l'ordinateur et dans le sens d'entrée par le premier mot à transmettre. 10 - Interface pour systèmes à plusieurs ordinateurs suivant l'une quelconque des revendications 1 à 9, caractérisée en ce qu'au compteur de mots est associé un dispositif de contrôle du zéro qui en vue de l'appel du contrôle de la combinaison de chiffres binaires du dernier mot transmis est relié à un comparateur, lequel signale la fin ou l'interruption de la transmission des données selon que celle-ci s'effectue correctement ou de façon erronée. 11 - Interface pour systèmes à plusieurs ordinateurs suivant l'une quelconque des revendications 1 à 10, caractérisée en ce que chaque ordinateur MR 1 à MR 4 comporte un circuit de temporisation pour déterminer le temps d'attente à l'intérieur duquel le mot de données envoyé/reçu par lui doit avoir été reçu/envoyé par l'autre ordinateur MR 1 à MR 4 participant à l'échange de données, lequel circuit de temporisation interrompt l'échange en cas de dépassement du temps d'attente, et en ce que chaque ordinateur MR 1 à MR 4 comporte un circuit de temporisation programmable mis en action par l'ordinateur MR 1 à MR 4 faisant la demande d'échange et destiné à signaler un défaut de fonctionnement si à l'intérieur du temps d'attente tw prévu aucun signal d'accusé de réception n'arrive de l'ordinateur MR 1 à ME 4 appelé.