Brevet FR2382801A1 — publié le 19780929

La présente invention concerne les systèmes de décodage à loi de compression par niveaux utilisés en particulier pour la transmission téléphonique par impulsions codées (MIC). La loi de codage pour la transmission par impulsions codées MIC se présente sous la forme d'une suite de segments de pente variant de façon discontinue dont les extrémités ont des abscisses dans un rapport 2 et des ordonnées croissant linéairement d'une quantité égale à 16. I1 est bien connu de réduire le nombre de niveaux à l'émission au moyen d'une compression, et à la réception de rétablir le nombre de niveaux original.La loi de compression est alors constituée par une gamme de + 1023 niveaux d'entrée codés selon + 127 valeurs de sortie, chaque niveau étant alors représenté par huit bits, l'un correspondant au signe (bit S), les trois bits A, B, C définissant le segment de la courbe sur lequel se trouve le niveau codé et les quatre bits (W, X, Y, Z) définissant la position du niveau sur le segment défini par A, B, C. Le décodeur a pour but de reconstituer, à la réception, le niveau quantifié original à partir des huit bits reçus. Les décodeurs habituels utilisent à cet effet des éléments câblés de façon appropriée en particulier des sources de courant associées à des réseaux de résistance. Un premier module délivre alors en fonction des bits de position W, X, Y, Z une valeur de courant représentant le niveau sur le segment. Cette valeur du courant est divisée par 2n dans un deuxième module, n étant fonction des bits A, B, C qui fixent le numéro d'ordre du segment De tels décodeurs prévoient enfin un deuxième équipement permettant de déterminer le niveau reçu en fonction du bit de signe.Ces décodeurs de l'art antérieur nécessitent une alimentation calibrée, quatre chaînes de résistances combinées à deux organes de commutation positionnés par les nombres binaires A, B, C et W, X, Y, Z pour chaque valeur de signe. L'objet de l'invention est de réaliser un décodeur plus simple et plus économique en nombre d'éléments, le décodage du bit de signe intervenant non plus indépendamment du décodage des bits de position et de segment, ceci afin d'apporter une rapidité de fonctionnement, et une économie en éléments. En outre,un tel procédé de décodage est compatible avec les techniques d'intégration. Le décodage, selon l'invention, prévu pour une transmission par impulsions codées à loi de compression formée de niveaux répartis sur des segments rectilignes ayant des pentes en série binaire, le code d'un niveau étant fourni par un bit S de signe, des bits A,B,C indiquant le numéro d'ordre d'un segment et des bits W, X, Y, Z indiquant la position sur le segment, comporte cinq groupes de commutateurs reliant les cinq bras série d'un réseau de résistances en échelle, connu en soi, d'une part; au potentiel + V et au potentiel - V sous la commande respectivement des ordres (S, Q) et (S, Q) issus des mémoires et transmis par des portes analogiques et,d'autre part, au potentiel 0 sous la commande de l'ordre Q, dans lequel Q désigne l'une des informations W, X, Y, Z issues desdites mémoires, ou A + B + C issue des moyens de décodage du numéro de segment, la borne de sortie dudit réseau en échelle délivrant à un amplificateur intermédiaire une tension représentative de (S, W, X, Y, Z) transférée en fonction du numéro de segment (A, B, C) audit amplificateur de sortie. Un tel dispositif présente une grande facilité technologique d'intégration des interrupteurs, évite l'adjonction d'amplificateurs de gain commutables. D'autres avantages et simplifications apparaîtront à la lecture de la description suivante et des figures qui l'illustrent. La figure 1 est une vue d'ensemble précisant l'organisation du décodeur de l'invention. La figure 2 est une vue détaillée de l'élément décodant les bits S, W, X, Y, Z. La figure 3 est un autre mode de réalisation du décodeur de la figure 1. La figure 4 est une vue détaillée du mode de réalisation de la figure 3. En se référant à la figure 1 le signal d'information Si est introduit toutes les 0,5 ps au rythme d'une horloge Ho dans un registre 1à décalage qui délivre les huits bits S, A, B, C, W, X, Y, Z en parallèle. Huit mémoires désignées par 2 à 9 reçoivent en parallèle les bits S, A, B, C, W, X, Y, Z. Les mémoires peuvent être des bascules du type D par exemple; elles comportent une entrée recevant le bit d'information à inscrire toutes les 4 ps en fonction du si gnal h1 d'inscription et délivrent cette information jusqu'à l'intervention du signal h" d'effacement. Deux sorties Q et Q, son signal inverse, délivrent l'information en vue du décodage.On introduit dans un module 10 les bits d'information S, W, X, Y, Z issus des mémoires 5, 6, 7, 8, 9 ainsi que leurs inverses. Le décodage resti tue sous forme de tension comprise entre 0 et + V max ou + max et -2 où 2 + V max une information du signe et de la position du segment confor mément aux bits S, W, X, Y, Z. Six organes de commutation désignés de 11 a 16 formés de dix sept interrupteurs sont reliés d'une part aux tensions + V, - V et O et d'autre part aux six bras série a, b, c, d, e, f d'un réseau 17 en échelle R-2R formé de résistances de valeur 2R dans le bras série et R dans le bras dérivation. L'extrémité f du réseau 17 est reliée a l'une des tensions + V, 0, - V au moyen du commutateur 11 en fonction du bit de signe S et de l'information A + B + C transmise au module 10. Si A, B, C égale 000, 1' extrémité f est reliée a' O et la tension O apparaît en f. Si A, B, C est différent de OOO (A + B + C = 1) l'extrémité f est reliée à + V ou - V et la tension + V/2 ou - V/2 apparaît en g qui est l'entrée d'un amplificateur à grande impédance d'entrée. Les extrémités e, d, c, b du réseau 17 sont reliées indépendamment chacune à l'une des tensions + V, O et - V en fonction du bit de signe S et des informations W, X, Y et Z et au moyen des commuta- V V teurs 12 à 15 la tension # (W V/4 + X V/8 + Y + Z) apparaît au 16 32 point g. L'extrémité a du réseau 17 est reliée à l'une des deux tensions + V et - V, en fonction du signe, au moyen du commutateur 16 et la tension + 64 apparaît en g. Cette tension restitue systématiquement un 1/2 échelon au décodage. Finalement apparaît au point g une tension égale à la source des trois tensions détaillées ci-dessus soit #([(A + B + C) V/2] + [W V/4 + X V/8 + Y V/16 + Z V/32] + V/64) L'intérêt d'un tel système est une grande rapidité même lorsque le réseau R-2R présente des valeurs élevées, ce qui permet de ne pas être exigeant sur la résistance passante des commutateurs 11 â 16. En effet si Ci représente la capacité parasite à chaque sommet du réseau 17, la constante de temps du réseau est de l'ordre de RC. La capacité C peut être rendue très faible grace à un montage approprié. Un décodeur 20 de la position de segment, reçoit les informations A, B, C issues des mémoires 2, 3, 4 par leurs sorties Q et Q. Ce décodeur 20 du type connu de l'art antérieur fournit les sept signaux de commande correspondant aux états binaires 000 + 001, 010, 011, 101, 110, 111. Ces signaux permettent de transmettre à l'entrée V V V de l'amplificateur 28 les tensions correspondantes + , , V/8, V V 4, 2, V, obtenues aux sommets d'une chaîne de résistances 19. En V effet les sept tensions V à sont transmises à l'amplificateur 28 64 par l'intermédiaire de sept interrupteurs désignés par 21 a 27. Un seul interrupteur a la fois est fermé et détermine le segment décodé par l'organe 20. La valeur ohmique de ce deuxième réseau de résistance peut etre moins élevée si l'impédance d'entrée de l'amplificateur 18 est élevée et si l'impédance de sortie de l'amplificateur 18 est faible. La figure 2 est une vue détaillée de l'élément 10 de décodage de la figure 1 et de son mode de fonctionnement. Le décodeur 10 est formé de 10 portes ET désignées de 30 à 39. Ces portes reçoivent les informations Q délivrées par les mémoires 6, 7, 8, 9 ainsi que celles délivrées par la empire 5. Ces portes ET délivrent des informations aux organes de commutation 12 à 15 de la figure 1. Ces organes 12 à 15 sont formés de groupes de trois interrupteurs chacun. L'organe 16 est formé de deux interrupteurs seulement. En effet l'organe 16 de commutation délivre alternativement des tensions V et - v a 1 'extré- mité (g) de la chaîne de résistance 17 en fonction du signal S ou S. Les portes 30 à 37 délivrent deux par deux des ordres aux organes de co""utation 12 a 15. Ainsi la porte 30 commute un des in terrupteurs de l'organe 15 en fonction des signaux S et Z appliqués en entrée et permet de relier l'extrémité b de la channe 17 de résistances au potentiel (-V). De la même façon la porte 31 reçoit les signaux 8 et Z et délivre un ordre de commande a l'interrupteur reliant le soumet b de l'échelle 17 de résistances au potentiel #V. Enfin le troisième interrupteur de l'organe 15 reçoit le signal Z reliant le sommet b au potentiel 0. Un traitement identique a lieu pour les bits Y, X et W. Les deux portes ET 38 et 39 permettent de décoder l'information A + B + C. Si la porte 38 reçoit les informations S et A + B + C égale 1, elle délivre un ordre de fermeture à un interrupteur d'un organe 11 de cosmutation permettant de relier l'extrémité f de l'échelle 17 de résistances au potentiel - V. Si la porte 39 reçoit les informations S et A + B + C égale 1, elle commande le commuta- teur 16 et relie l'extrémité f au potentiel + V. Enfin le signal A + B + C égale 1 relie l'extrémité f au potentiel 0. La table de vérité suivante précisera le fonctionnement du dispositif de décodage simultané du signe et de la position du segment. G+, G, G0 désignent la commande des interrupteurs des organes de coaptation 11 å 16 reliés respectivement aux potentiels V+, V eta L'interrupteur est fermé si G+, G ou G égale 1. L'interrupteur est ouvert si G+, G ou G égale 0. Qi S G+ Go G0 0 0 1 0 0 1 0 1 0 1 0 0 0 1 1 1 1 0 0 Qi représentant A + B + C, W, X, Y ou Z. Des mesures ont permis de mettre en évidence une séparation correcte entre les circuits logiques et les portes analogiques, une bonne réponse impulsionnelle pour l'amplificateur intermédiaire et une rapidité de fonctionnement. Un tel système présente un grand intérêt en vue de l'intégration monolithique des décodeurs. Une réalisation préférée de l'invention, représentée sur la figure 3 utilise un décodeur plus compact et un moins grand nombre d'éléments. Le registre 1 reçoit au rythme de l'horloge Ho les huit bits d'-information contenus dans le signal Si. Les informations S, A, B, C, W, X, Y, Z sont inscrites dans les memoires 5, 2, 3, 4, 6, 7, 8, 9 respectivement au rythme du signal h' d'inscription et extraites au rythme du signal h" d'effacement de la même façon que dans le dispositif de la figure 1. Chaque mémoire 2 à 9 délivre l'information Q ou son inverse Q, Q représentant l'un des huit bits d'informations. Un module 30 reçoit ces informations Q et Q et fournit onze groupes de signaux , Go, G suivant trois sorties pour chaque groupe, en sortie d'un extenseur logique, connu en soi, qui permet d'obtenir 11 bits à partir des sept bits A, B, C, W, X, Y, Z. Un exemple de réalisation du module 30 est donné sur la figure 4. Un tel module se compose de portes ET introduisant pour chacune d'elles d'une part les informations W, X, Y, Z, d'autre part les informations A, B, C, A, B ou C. En sortie, le module 30 fournit onze groupes de signaux G+, GO, G formés à partir des informations S, A, B, C, W, X, Y, Z. En se référant à la figure 4 un extenseur logique E effectue une transformation 7 bits - 11 bits à partir des bits A, B, C, W, X, Y, Z au moyen de portes logiques. Huit portes logiques ET désignées de 301 à 308 introduisent les informations A, B, C ou leur inverse A, B, C respectivement suivant six portes logiques ET. Ainsi la porte 302 introduit A, B, C vers les portes 314 à 319 qui reçoivent en outre respectivement les informations W, X, Y, Z et l'information 1 permettant de former le demi-échelon. chaque porte ET 314 à 319 introduit une information suivant les portes OU 361 à 366. De la même façon les portes ET 303 à 308 transmettent les informations à six portes OU qui combinent les informations de numéro de segment avec celles de position de segment.Onze portes logiques OU 356 à 366 reçoivent les signaux ainsi formés et représentés sur la figure 4. En sortie de llextenseur logique E onze signaux (Q'i)i = 1 à il leur inverse (Q'i)i = 1 à 11 sont formés et sont combinés avec le bit de signe S pour former onze groupes de trois signaux (Gi-, Gio, G@i). Un douzième groupe de deux signaux G12 et G'12 fournit le demiéchelon. La table de vérité suivante représente l'état des commandes logiques (Qi)i = 1 à 12 obtenues en sortie de l'extenseur E à partir des informations A, B, C, W, X, Y, Z. A B C Q'1 Q'2 Q'3 Q'4 Q'5 Q'6 Q'7 Q'8 Q'9 Q'10 Q'11 Q'12 0 0 0 0 0 0 0 0 0 0 W X Y Z 1 0 0 1 0 0 0 0 0 0 1 W X Y Z 1 0 1 0 0 0 0 0 0 1 W X Y Z 1 0 0 1 1 0 0 0 0 1 W Z Y Z 1 0 0 1 0 0 0 0 0 1 W X Y Z 1 0 0 0 1 0 1 0 0 1 W X Y Z 1 0 0 0 0 1 1 0 0 1 W X Y Z 1 0 0 0 0 0 1 1 1 1 W X Y Z 1 0 0 0 0 0 0 Puis le signal Q'1 est introduit avec l'information de signe S sur une porte logique ET 368 et avec son inverse S sur une porte logique ET 367 pour fournir les signaux Gl+ et G1. De la meme façon (Q'i, )i = 1 à 12 et (Q'i, S)i = 1 à 12 sont introduites sur deux des portes ET 367 à 390 pour donner en sortie les signaux Gi+ et Gi-. Les signaux (Q'i)i = 1 à 11 donnent les signaux Gio . Une seconde table détermine la valeur des signaux Gi+ , Gi- , Gio en fonction des bits de signe S et des Qi. Ces signaux Gi+, Gi-, Gio commandent la fermeture des portes et leur branchement aux tensions (+ V), (- V) et 0. Ces signaux G., Gio, G. rendent passant un interrupteur parmi chaque groupe de trois. Un interrupteur est fermé (resp ouvert) si G+, Go, G égale I (resp 0). Cette seconde table s'écrit Q'i S Gi+ Gio Gi O O O 1 O O 1 0 1 O 1 0 0 0 1 1 1 1 0 O Les douze groupes de signaux (Gi+, Gio, Gi-)i = 1 à 12 commandent la fermeture de douze groupes 31 à 42 de trois interrupteurs, conformément à la figure 3, et commandent leur branchement aux tensions + V, O et - V. Le point commun à chaque groupe de trois interrupteurs est connecté aux extrémités des résistances 2 R du réseau de résistances 43. Ce réseau 43 est un réseau à douze branches à la sortie g duquel est disposé un amplificateur de sortie 44 délivrant la tension décodée de la même façon que dans l'exemple de la figure 1. Un tel mode de branchement permet de réaliser des décodeurs ayant des vitesses de commutation adaptées aux techniques modernes. I1 facilite l'intégration monolithique de ces décodeurs qui pose généralement des problèmes difficiles. Un tel décodeur présente l'avantage d'être intégrable en technologie NOS, il peut se réduire alors à un circuit LSI NOS un réseau R-2R et un amplificateur. REVENDICATIONS 1. Procédé de décodage pour une transmission par impulsions codées à loi de compression formée de niveaux répartis sur des segments rectilignes ayant des pentes en série binaire, le code d1un niveau étant fourni par un bit S de signe, des bits A, B, C indiquant le numéro d'ordre d'un segment et des bits W, X, Y, Z indiquant la position sur le segment procédé comportant des moyens de décodage des bits A, B, C procédé caractérisé en ce qu'on relie les sommets d'un réseau de résistances en échelle, d'une part au potentiel + V et au potentiel - V sous la commande respectivement des ordres (S, Qi) et (S, Qui) et d'autre part au potentiel O sous la commande de l'ordre Qi où Qi désigne l'une des informations W, X, Y, Z et A + B + C et en ce qu'en transmet la tension représentative à la sortie dudit réseau en échelle au moyen d'un amplificateur de sortie. 2. Décodeur selon la revendication 1 pour une transmission par impulsions codées à loi de compression formée de niveaux répartis sur des segments rectiligne ayant des pentes en série binaire, le code d'un niveau étant fourni par un bit S de signe, des bits A, B,- C indiquant le numéro d'ordre d'un segment et des bits W, X, Y, Z indiquant la position sur le segment, décodeur comprenant un registre à décalage d'entrée, des mémoires dans lesquelles peuvent etre transférées en parallèle les bits contenus dans les cases dudit registre, des moyens de décodage des bits A, B, C un amplificateur de sortie, décodeur caractérisé en ce que cinq groupes commutateurs relient les cinq bras séried'un réseau de résistances en échelle connu en soi, d'une part au potentiel + V et au potentiel - V sous la commande respectivement des ordres (S, Qi) et (S, Qi) issus des mémoires et transmis par des portes analogiques et d'autre part au potentiel O sous la commande de l'ordre Qiw dans lequel Qi désigne l'une des informations W, X, Y, Z, issues desdites mémoires et A + B + C issue des moyens de décodage du numéro de segment, la borne de sortie dudit réseau en échelle délivrant à un amplificateur intermédiaire une tension représentative de (S, W, X, Y, Z) -transférée en fonction du numéro de segment (A, B, C) audit amplificateur de sortie. 3. Décodeur selon la revendication 2 caractérisé en ce que le réseau de résistances comprend une sixième extrémité reliée au moyen de deux interrupteurs aux sources de tension + V et - V permettant de délivrer la tension du demi-échelon systèmatique du décodage. 4. Décodeur selon la revendication 1 pour une transmission par impulsions codées à loi de compression formée de niveaux répartis sur des segments rectilignes ayant des pentes en série binaire, le code d'un niveau étant formé par un bit S de signe, des bits A, B, C indiquant le numéro d'ordre d'un segment et des bits W, X, Y, Z indi quant la position sur le segment décodeur comprenant un registre à décalage d'entrée, des mémoires dans lesquelles peuvent être transférées en parallèle les bits contenus dans les cases dudit registre un amplificateur de sortie, décodeur caractérisé en ce que onze groupes commutateurs relient les onze sommets d'un reseau de résistances connu en soi, d'une part4au potentiel + V et au potentiel -V sous la commande respectivement des ordres (S, Q'iXi = 1 11 et (S, Q'i)i = 1,11 et transmis par des portes analogiques et,d'autre part,au potentiel 0 sous la commande de l'ordre Q'i(i = 1,11) dans lequel Q'i(i = 1,11) désigne l'une des informations issues de l'extenseur logique (7 bits - 11 bits) des bits A, B, C, W, X, Y, Z, la borne de sortie dudit réseau en échelle délivrant au moyen dudit amplificateur de sortie la tension représentative de S (A, B, C, W, x, Y, 2;). 5. Décodeur selon la revendication 4 caractérisé en ce que le réseau de résistances comprend une douzième extrémité reliée au moyen de deux interrupteurs aux sources de tension + V et - V permettant de délivrer la tension d'un demi échelon systèmatique de décodage.