Brevet FR2375692A1 — publié le 19780721

La présente invention se rapporte aux mémoires à semi-conducteur et concerne, plus particulièrement, une mémoire permanente MOS (métal-oxyde-semi-conducteur) effaable et programmable électriquement. Les mémoires à semi-conducteur qui sont rémanentes sont d'une grande utilité en ce que les informations qui y #sont mémorisées ne sont pas perdues quand l'alimentation est interrompue. L'exempie le plus courant des- mémoires rémanen-tes est la mémoire permanente MOS dans laquelle les informations mémorisées sont fixées de façon permanente à la fabrication par le masque de niveau de grille ou le masque de rainure, comme le décrit le brevet des Etats-Unis d'Amérique n0 3 541 543. La plupart des calculateurs et des microprocesseurs utilisent une mémoire permenante de ce genre pour mémoriser un programme qui consiste en un grand nombre de mots d'instruction.Mais il serait préférable de programmer les mémoires permanentes après leur fabrication de manière qu'elles soient toutes identiques et qu'elles -n'imposent pas de masques uniques. Différentes mémoires permanentes, programmables é lectriquement, ont été développées, par exemple celles décrites dans le brevet des Etats-Unis d'Amérique n0 3 984 822 qui comporte une grille flottante dans une mémoire permanente MOS au po lysilicius à deux niveaux. La grille flottante est chargée par injection d'électrons à partir du canal et reste chargée pendant des années.D'autres dispositifs de ce type utilisent un emmagasinage de charge à une surface de contact nitrure-o#yd#e. Mais, même si ces mémoires sont programmables électriquement, certaines d'entre elles ne peuvent être modifiées ou déprogrammées électriquement. Pour changer le programme, il est nécessaire d'exposer la pastille semi-conductrice à la lumière ultraviolette, par exemple. Ceci impose que la mémoire soit équipée avec une fenêtre de quartz au-dessus dé la pastille, et que le boitier soit placé en un point accessible.Des mémoires permanentes modifiables électriquement ont été développées, comme cela est décrit dans lesbrevets des Etats-Unis d'Amérique n0 3 881 180,n03 882 642, ainsi que la demande de brevet des Etats-Unis dtAmérique n0 644 982 déposée le 29 décembre 1975, au nom de M.W. Gosney. Les mémoires selon cette demande de brevet comportent des cellules à grille flottante avec double injection (des trous et des électrons) pour charger ou décharger les grilles. Mais ces cellules antérieures possèdent des caractéristiques indésirables, telles qu'une grande dimension des cellules, des procédés incompatibles avec les techniques courantes, des tensions élevées pour la programmation, etc. L'invention a donc pour objet principal de réaliser une cellule de mémoire semi-conductrice, programmable électroniquement, et, plus particulièrement, une cellule modifiable électriquement. L'invention a aussi pour objet de réaliser une cellule modifiable électriquement dont les dimensions sont réduites lorsqu'elle est réalisée dans un circuit semi-conducteur intégré. L'invention a aussi pour objet de proposer un procédé de réalisation de cellules de mémoire altérables électriquement compatible avec la technologie dés grilles au silicium, à canal N. Selon un mode de réalisation, une cellule de mémoire permanente programmable, MOS à grille flottante, est réalisée selon un procédé de canal N, de grille au silicium, à auto-alignement, au polysilicium à deux niveaux, compatible avec les techniques actuelles de traitement. La grille flottante est formée par le polysilicium du premier niveau qui est isolé du polysilicium du second niveau par un isolant. Les cellules peuvent être modifiées ou déprogrammées électriquement, à travers cet isolant, en appliquant des tensions appropriées aux sources, aux drains, aux grilles et aux substrats. La disposition d'une cellule donne une quantité élevée tout en permettant, dans un mode de réalisation, l'effacement en bloc ; selon cette disposition, les bornes de source et de drain sont commutées pour la programmation afin d'éviter la déprogrammation des cellules voisines par émission de champ.Selon un autre mode de réalisation, la "fourchette" ou plage des tensions permises pour faire fonctionner les cellules peut être élargie, en prévoyant un transistor enrichi en série avec chaque cellule à grille flottante ; ces transistors n'imposent aucune connexion ou masque supplémentaire et n'augmentent que peu les dimensions et le prix. D'autres caractéristiques et avantages de l'invention appa raseront au cours de la description qui va suivre. Aux dessins annexés, donnés uniquement à titre d'exemples nullement limitatifs : La fig. 1 est un schéma électrique d'une matrice de cellules de mémoire selon l'invention, La fig 2 est une coupe à grandexéchelle de l'une des cellules de mémoire de la fig. 1, La fig. 3 est une représentation schématique illustrant le fonctionnement de la cellule de la fig. 2, La fig. ::4 est une vue en plan d'une partie d'une pastille de circuit intégré semi-conducteur comportant une matrice des cellules des fig. 1 et 2, La fig. 5 représente plusieurs coupes en élévation dé la matrice de la fig.- 4, respectivement s#uivant les lignes a-a, b-b, c-c et d-d, La fig. 6 est un schéma électrique d'une matrice effaçable en bloc de cellules de mémoire selon un autre mode de réalisation de l'invention, La fig. 7 est une vue en plan d'une partie d'une pastille de circuit intégré# semi-conducteur comportant une matrice des cellules de la fig. 6, Les fig. 8a et 8b sont des coupes en élévation de la matrice de la fig. 7, respectivement suivant les lignes a-a et b-b, La fig. 9 est un schéma électrique d'une matrice de cellules de mémoire avec des transistors enrichis en série, selon un autre mode encore de réalisation de l'invention, Les fig. 10a et lOb sont respectivement une coupe et une vue en plan à grande échelle de l'une des cellules #de mémoire de la matrice de la fig. 9, La fig. 11 est une vue en plan d'une #partie d'une pastille de circuit intégré semi-conducteur contenant une matrice des cellules des fig. 9 et 10a et lOb, La -fig. 12 représente plusieurs coupes de la matrice de la fig. 11, respectivement suivant-les lignes a-a, b-b, c-c e-t d-d, La fig. 13 est#une série de coupes correspondant à la fig. 2 et montrant une cellule selon l'invention à différentes phases de sa fabrication, et La fig. 14- est une série de coupes correspondant à la fig. 5 et montrant la matrice à des phases successives de sa fabrication. La fig. 1 représente donc une matrice de cellules de mémoire à laquelle l'invention peut s'appliquer. Chaque cellule comporte un transistor 10 à grille flottante avec une source 11, un drain 12-, une grille flottante 13 et une grille de commande 14. Toutes les grilles 14 d'une rangée de cellules sont connectées à une ligne 15 d'adresse de rangée et toutes les lignes 15 d'adresse de rangée sont connectées à un décodeur de rangée 16. Toutes les sources Il d'une colonne de cellules sont connectées en commun à une ligne de colonnes 17 et, de même, tous les drains 12 d'une colonne de cellules sont connectés en commun à une ligne de cclonne de drain 18. Les lignes 17 et 18 de colonne de source et de drain sont connectées à un décodeur de colonne 19.Dans le mode d'écriture ou de programmation, le décodeur de colonne applique une tension élevée (environ +25 volts) ou une tension basse (la maqse ou Vss) à chacune des lignes de colonne de source et de drain 17 et 18 de chaque colonne, en réponse à une adresse de colonne AC et une entrée de données "O" ou "1". Pour les opérations d'écriture ou de programmation; le décodeur de rangée 16 applique une tension élevée ou une tension basse à chacune des lignes de rangée 15 en réponse à une adresse de rangée AR. La fig. 2 est une coupe à grande échelle illustrant la structure de l'une des cellules. La cellule est formée dans un substrat semi-conducteur 20, en silicium du type P pour les transistors MOS à grille au silicium à canal N de l'exemple présent. Le transistor 10 de la cellule est formé par une région de canal 21 entre des régions implantées 22 du type N connectées à la source Il et au drain 12. La région du canal 21 se situe au-dessous de la grille flottante 13 faite en silicium polycristallin dopé au phosphore. La grille flottante 13 est isolée de la région de canal 21 sous-jacente par une couche d'oxyde de grille 23 formée par croissance thermique d'oxyde de silicium sous une épaisseur de l'ordre o de 700 à 1200A.La grille de commande 14 est également en silicium polycristallin dopé au phosphore et, dans ce cas, elle se prolonge au-delà des bords de la grille flottante 13. il n'est pas nécessaire que la grille de commande soit plus large que la grille flottante, sauf pour des raisons d'alignement en fabrication. La grille de commande 14 est isolée de la grille 'flot- tante par une couche 24 d'oxyde thermique d'une épaisseur déterminée. D'une façon générale, l'épaisseur de la couche d'oxyde 24 est environ la moitié de celle des dispositifs antérieurs qui ne sont pas réalisés selon l'invention.En fonction d'un certain nombre de facteurs tels que les variantes de processus, les tensions et conditions de fonctionnement voulues, etc., la couche 0 24 peut avoir par "exemple une épaisseur de 600 à 1 000 A ; la fonction consiste à éliminer la charge -de la grille flottante 13 quand le champ électrique de la# couche d'oxyde 24 est élevé alors que, en temps normal, cette fuite est une condition indésirable qui est évitée en réalisant la couche d'oxyde 24 plus épaisse que o l'oxyde de grille 23, par exemple de l'ordre de 2 QOO A. La mémoire décrite ci-dessus peut fonctionner-dans deux modes différents, l'un pour l'écriture ou la programmation dans lequel des tensions élevées, de 20 à 25 volts, sont utilisées et l'autre pour lire ou extraire des données, dans lequel des tensions normales de fonctionnement de canal N de l'ordre de 5 à 10 volts sont utilisées. Si l'on examine l'un des transistors de cellule 10, si la source Il est à la masse ou Vss, le drain 12 au niveau de tension élevée Vp (25 volts), la grille de commande 14 à tension élevée et le susbtrat 20 à la masse ou Vss, une charge négative s'accumule sur la grille flottante 13 en raison de l'effet tunnel des électrons à travers l'oxyde 23.Ceci programme la cellule pour mémoriser un "1" car la grille chargée 13 sépare la région de canal 21 de la grille 14 de sorte que le canal ne peut être inversé même si la tension à la grille 14 est positive. Pour déprogrammer la cellule, ou pour y écrire un "O", les condi #ians sarrt #es memes à l'exception que le drain 12 est également au niveau bas, Vss. Dans ces conditions, la charge s'échappe de la grille flottante et, en fait, la tension seuil du transistor MOS est abaissée. Un niveau logique de +5 volts sur la grille 14 inverse ensuite le canal 21 et débloque le transistor. Dans le mode de programmation, les rangées de cellules de la matrice qui ne sont pas adressées reçoivent une tension basse (Vss) sur les g#rilles 14 ; autrement dit, les lignes d'adresse de rangée 15 sont au potentiel Vss, sauf pour la rangée adressée pour la programmation qui se trouve à Vp ou +25 volts. Tous les transistors des rangées autres que celles adressées sont protégés contre tout changement car les tensions des grilles de commande sont au niveau bas.En ce qui concerne les colonnes non adressées, la ligne de source 17 et la ligne de drain 18 sont maintenues à tension haute, +25 volts ; autrement dit, les lignes 17 et 18 sont forcées au niveau haut par Le décodeur 19, à l'exception de la colonne adressée pour la programmation. En ce qui concerne la colonne adressée, la ligne de source 17 se trouve à Vss et la ligne de drain 18 à Vp pour écrire un "1" ou à Vss pour écrire un "O". L'opération de déprogrammation de la cellule selon l'invention peut s'expliquer en supposant que la structure polycristal line à deux niveaux de la fig. 2 forme deux condensateurs Cl et C2 en série, comme le montre la fig. 3. V1 est la tension à la grille flottante 13 et V2 est la tension à la grille de commande 14. Si une charge Q se trouve au point 25 entre les deux condensateurs CI et C2, et si V2 est appliqué à la grille de commande 14, la tension V1 est égale à (Q + V2C2)/(Cî + C2) tandis que le champ E2 dans la couche d'oxyde 24 de second niveau est (V2 - VI)/X2. Par conséquent, E2 est égal à (V2CI - Q)/X2(CI + C2). Si la source 11 et le drain 12 d'une cellule de ce genre sont maintenus à V2, le canal 21 s'inverse et passe aussi au potentiel V2. le champ dans C2 passe à E2', c'est-à-dire (-Q)/X2(C1 + C2). Etant donné que les fuites dépendent fortement du champ électrique, si la source et le drain sont au niveau bas et la grille au niveau haut (le champ électrique est E2), les électrons passent entre la grille flottante 13 et la grille de commande 14 et le dispositif est effacé. Mais si la source et le drain sont au niveau haut, le champ électrique E2' est suffisamment faible pour éviter les fuites. A titre d'exemple, il sera supposé qu'un "1" doit être écrit dans la cellule 10 supérieure gauche de la fig.1 (un "1" est l'état dans lequel une charge négative est emmagasinée sur la grille flottante 13). La ligne supérieure 15 est amenée au niveau haut tandis que les autres lignes d'adresse 15 sont maintenues au niveau bas ou à Vss. La ligne de source 17 de gauche est maintenue au niveau bas, à Vss, tandis que les autres lignes 17 sont au niveau haut, Vp. Toutes les lignes de drain 18 sont au niveau haut. Les conditions d'écriture d'un "O" sont exactement les mêmes, à l'exception près que la ligne 18 de gauche est également au niveau bas, Vss. La fig. 4 représente une partie d'une matrice de cellules selon l'invention. La fig. 5 montre des coupes de la matrice de la fig. 4, comme la fig. 2, avec des détails de construction. Les dimensions de la région représentée sur la fig. 4 sont de l'ordre de 0,05 à 0,075 mm. La matrice peut contenir par exemple 4 096 cellules, ou toute autre puissance de deux. Les quatre transistors 10 des cellules sont formés dans des rainures allongées 26 et 27 parallèles entourées par un oxyde de champ épais 28, sur la face supérieure de la pastille 20. Des régions 30 diffusées N+ dans les rainures 26 et 27 forment les interconnexions avec les sources et les drains des transistors.Des bandes~ parallèles et allongées de silicium polycristallin forment les lignes d'adresse 15 et les grilles de commande 14 des transistors Les grilles flottantes 13 sont noyées sous les bandes 15. Des ba#ndes métalliques verticales et parallèles forment les lignes de sources et de drains 17 et 18 et ces lignes sont en contact avec les sources dans les régions de contact 31 et avec les drains dans les régions de contact 32 dans lesquelles le métal, constituant la couche supérieure, descend pour entrer en contact avec les régions diffusées N+ des rainures 26 et 27. Chaque région de contact est partagée avec une cellule voisine, ce -qui ne nécessite en moyenne qu'une région de contact par cellule. Les lignes métalliques 17 et 18 sont isolées par une couche d'oxyde épais 33 des lignes 15 polycristallines du second niveau. Les tensions nécessaires pour programmer et déprogrammer peuvent varier, selon toute une variété de variables de processus, mais sont de l'ordre de 20 à 30 volts. Avec des commandes de processus appropriées, et au prix d'une réduction de rendement, la tension peut être abaissée aux env#irons de 15 volts. Une autre variable est le changement de tension seuil Vtx du transistor 10 lorsqu'il est programmé 1 et "O". Dans un exemple, un changement de seuil de 3 volts à 11 volts a été obtenu. La fig. 6 représente une matrice de cellules de mémoire ef façables en bloc, selon un autre mode de réalisation de linven- tion. Chaque cellule comporte un transistor 10 à grille flottante, avec une source 11, un drain 12, une grille flottante 13 et une grille de commande 14. Toutes les grilles 14 d'une rangée de cellules sont connectées à une ligne d'adresse de rangée 15 et toutes les lignes d'adresse de rangée 15 sont connectées à un décodeur de rangée 16.Toutes les électrodes de source Il d'un bloc As cellules sont connectées en commun à une ligne de colonne de source 17 par des lignes horizontales 17a interconnectées et toutes les électrodes de drain 12 d'une colonne de cellules sont connectées en commun à une ligne de colonne de drain 18, selon l'invention ; les bornes de source et de drain sont commutées pour lå programmation, c'est-à-dire que la source 11 devient le drain et le drain 12 devient la source. Les lignes 17 et 18 de colonne de sources et de drains sont connectées à un décodeur de colonne 19.Dans le mode d'écriture ou de programmation, le décodeur de colonne 19 applique une tension haute (environ +25 volts) ou une tension basse (la masse ou Vss) à cha- cune des lignes 17 et 18 de colonne de sources et-de drains de chaque colonne, en réponse à une adresse de colonne et une entrée de données "O" ou "1". Pour les opérations d'écriture ou de programmation, le décodeur de rangée 18 applique une tension haute ou une tension basse à chacune des lignes de rangée 15, en fonction d'une adresse de rangée. La structure d'une cellule de la fig. 6 est identique à celle représentée à très grande échelle sur la fig. 2. La mémoire décrite en regard de la fig. 6 peut fonctionner dans deux modes différents, l'un pour l'écriture ou la programmation dans laquel des tensions hautes sont utilisées (20 à 25volts et l'autre pour la lecture ou l'extraction de données dans lequel des tensions standard de canal N de l'ordre de 5 ou 10 volts sont utilisées. Si l'on examine l'un des transistors 10, si la source Il est à la masse ou Vss, le drain 12 au niveau de tension haute Vp (25 volts), la grille de commande 14 à tension haute et le substrat 20 à la masse ou Vss, une charge négative s'accumule sur la charge flottante 13 due à l'effet tunnel des électrons à travers l'oxyde 23.Ceci programme la cellule pour qu'elle mémorise un "1" car la grille 13 chargée sépare la région de canal 21 de la grille 14, de sorte que le canal ne peut pas être inversé même si la grille 14 reçoit une tension positive. Pour déprogrammer la cellule, ou y écrire un O, les conditions sont les mêmes sauf que le drain est également maintenu à tension basse, Vss. Dans ces conditions, la charge s'échappe de la grille flottante et la tension seuil du transistor MOS est abaissée. A +5 volts, le niveau logique de la grille 14 inverse ensuite le canal 21 et débloque le transistor.Dans le mode de programmation, les rangées de cellules de la matrice qui ne sont pas adressées reçoivent une tension basse (Vss) sur les grilles 14, c'est-à-dire que les lignes d'adresse de rangée 15 sont à Vss, sauf la rangée adressée pour la programmation qui se trouve à Vp ou +25 volts. Tous les transistors des rangées autres que celles adressées ne peuvent changer d'état car les tensions de grille de commande sont au niveau bas. En ce qui concerne les colonnes non adressées, la ligne de source 17 et la ligne de drain 18 sont maintenues à tension haute, +25 volts, c'est-à-dire que les lignes 17 et 18 sont toutes deux forcées au niveau haut par le décodeur 19, à l'exception de la colonne adressée pour la programmation. En ce qui concerne la colonne adressée, la ligne de source 17 est à Vp et la ligne de drain 18 à Vss pour écrire un "1", à l'opposé de la celiule de la fig. 1. En fonctionnement, à titre d'exemple, il sera supposé qu'un "1" doit être écrit dans la cellule supérieure gauche de la fig. 6 (un "1" est la condition dans laquelle une charge négative est emmagasinée sur la grille flottante 13). La ligne 15 supérieure est amenée au niveau haut tandis que les autres lignes d'adresse 15 sont maintenues au niveau bas ou Vss. La ligne de source 17 est maintenue au niveau haut, à Vp ; la ligne de drain 18 de gauche est au niveau bas tandis que les autres lignes 18 sont au niveau haut, Vp. Pour écrire un "O", les conditions sont exactement les mêmes à l'exception près que la ligne de drain 18 de gauche est au niveau haut (ce qui n'efface pas). La fig. 7 représente une partie d'une matrice de cellules selon l'invention. Les fig. 8a et 8b sont des coupes de la matrice de la fig. 7, comme la fig. 2, et montrent des détails de construction. Les dimensions de la région représentée sur la fig. 7 sont de l'ordre de 0,05 x 0,75 mm ; la-matrice de cellules peut contenir par exemple 4 096 cellules ou toute autre puissance de deux. Les transistors 10 des cellules représentées sont formés dans des rainures verticales 26 allongées et parallèles reliées par des rainures horizontales 27 et entourées par un oxyde de champ épais 28 sur la face supérieure de la pastille 20. Des régions 30 diffusées N+ dans les rainures 26 et 27 forment des i-n terconnexions avec les sources et les drains des transistors. Des bandes allongées et parallèles de silicium polycristallin forment les lignes d'adresse 15 et les grilles de commande 14 des transistors. Les grilles flottantes 13 sont noyées sous les bandes 15. Des bandes métalliques verticales et parallèles forment les lignes 17 et 18 de sources et de drains et ces lignes sont en contact avec les sources aux régions de contact 31 et avec les drains aux régions de contact 32, là où le métal qui constitue la couche supérieure descend pour entrer en contact avec les régions diffusées N+ des rainures 26 et 27. Chaque région de contact de drain est partagée par une cellule voisine de sorte qu'il suffit en moyenne d'une région de contact de drain par cellule. Les lignes métalliques 17 et 18 sont isolées des lignes polycristallines 15 du second niveau par une couche d'oxyde 33 épaisse. il suffit d'une seule ligne de source 17 et d'un seul contact de source 31 pour un bloc entier de cellules, tandis que la disposition antérieure imposait une ligne pour chaque colonne et un contact toutes les deux cellules. Il est apparu que, dans la mémoire permanente effaçable du mode de réalisation de la fig. 1, les sources doivent être découplées entre elles pour éviter toute déprogrammation par émission de champ lorsqu'un bit voisin a été programme. Dans la matrice effaçable en bloc des fig. 6 et 7, ce phénomène n'existe pas; toute déprogrammation par inadvertance est évitée sans découpler les sources. La matrice selon l'invention est utile non seulement dans des mémoires permanentes modifiables électriquement mais dans des mémoires programmables électriquement qui doivent utiliser une mince couche d'oxyde 24 pour un gain plus élevé. Des exemples possibles en sont les mémoires à 5 volts, les mémoires permanentes programmables combinées ou les combinaisons d'un microprocesseur et d'une mémoire programmable. Une caractéristique principale de la matrice des fig. 6 et 7 est que les transistors 10 sont inversés pour la programmation, en utilisant les drains comme des sources et les sources comme des drains. il sera supposé ci-après que le bit 10a de la fig. 4 doit être programmé : les sources communes sont amenées à Vp par les lignes 17 et 17a et le contact 31, toutes les sources du bloc étant au niveau haut. Les drains des transistors 10a et 10b (et tous ceux de cette colonne) sont amenés à Vss tandis que tous les autres drains, comme ceux des transistors 10c et 10d sont amenés à Vp.La ligne 15 sur les transistors 10a et 10c est amenée à Vp et toutes les autres lignes polycristallines 15 du second niveau, comme celles qui se trouvent sur les transistors lOb et 10d, sont amenées à Vss. Dans ces conditions, la grille flottante 13 da transistor 10a est chargée car sa source se trouve à Vp, son drain à Vss et sa grille à Vp ; aucun autre transistor n'est mo difié: la grille, la source et le drain du transistor 10c sont à Vp, la grille et le drain du transistor lOb sont à Vss et la source à Vp, la source et le drain du transistor 10d sont à Vp et la grille à Vss. Le substrat est toujours à Vss. Pour déprogrammer ou effacer la matrice, toutes les lignes de grille 15 sont amenées à Vp et toutes les lignes 17 et 18 à Vss. Là également, une ligne de rangée 15 peut être effacée à la fois. Pour la lecture, l'une des lignes de rangée est sélectionnée par le décodeur d'adresse de rangée 16 pour y placer un niveau logique "1" ou la tension Vdd, les autres étant à Vss. Toutes les sources sont connectées à Vss par les lignes 17, dans le décodeur de colonne 19 et l'une des lignes de colonne de drain 18 est sé lectionnée par le décodeur de colonne qui la connecte à Vdd par une impédance de charge, toutes les autres lignes 18 étant ignorées. Ainsi, un seul transistor 10 est lu. La fig. 9 représente une matrice de cellules de mémoire selon un autre mode de réalisation de l'invention. Chaque cellule comporte un transistor 10 à grille flottante avec une source 11, un drain 12, une grille flottante 13 et une grille de commande 14. Chaque cellule comporte également un transistor enrichi 10', connecté en série, avec une grille 14' commune avec la grille 14 de commande du transistor 10 de la cellule. Toutes les grilles 14 et 14' d'une rangée de cellules sont connectées à une ligne d'adresse de rangée 15 et toutes les lignes d'adresse de rangée 15 sont connectées à un décodeur de rangée 16. Toutes les sources Il d'une colonne de cellules sont connectées en commun à une ligne de colonne de source 17 et,de même, tous les drains 12 d'une colonne de cellules sont connectés par les circuits# source-drain des transistors 10', à une ligne de colonne de drain 18. Les lignes 17 et 18 de colonne de sources et de drains sont connectées à un décodeur de colonne 19.Dans le mode d'écriture ou de programmation, le décodeur applique une tension haute (de l'ordre de +25 volts) ou une tension basse (la masse ou Vss) à chacune des lignes 17 et 18 de colonne de sources et de drains de chaque colonne, en réponse à une adresse de colonne, et une entrée de données "O" ou "1". Pendant les opérations d'écriture ou de programmation, le décodeur de rangée 16 applique une tension haute ou une tension basse à chacune des lignes de rangée 15, en fonction d'une adresse de rangée. La fig. 9 montre la structure de l'une des cellules, d'une fa çon générale semblable à la coupe à grande échelle de la fig. 2, mais comprenant un transistor 10' en série, comme cela apparaît sur les fig. 10a et 10b. Le transistor 10 de la cellule est formé par une région de canal 21 voisine d'une région 22 implantée du type N connectée à la source 11. La région de canal 21 se situe au-dessous de la grille flottante 13, faite en silicium polycri- tallin dopé au phosphore. La grille flottante 13 est isolée de la région de canal sous-jacente 21 par une couche d'oxyde de grille 23 formée par croissance thermique d'oxyde de silicium sous une o épaisseur de l'ordre de 700 à 1 200 A.La grille de commande 14 est également faite de silicium polycristallin dopé au phosphore, se prolongeant dans le cas présent au-delà des bords de la grille flottante 13, d'un côté pour former la grille 14' et, de l'autre côté, simplement pour faciliter l'alignement. La grille de commande 14 est isolée de la grille flottante par une couche 24 d'oxyde thermique d'une épaisseur déterminée, comme dans les précédents modes de réalisation. D'une façon générale, l'épaisseur de la couche d'oxyde 24 est de l'ordre de la moitié de celle des mémoires permanentes antérieures, ne fonctionnant pas selon l'invention. En fonction d'un certain nombre de facteurs tels que des variations du processus, les tensions d'alimentation et les conditions voulues, etc., la couche 24 peut avoir par exemple une é o paisseur de 600 à 1 200 A.Le but est que la charge s'échappe de la grille flottante 13 lorsque le champ électrique dans la couche d'oxyde 24 est élevée, tandis que, en temps normal, cette fuite est une condition indésirable qui est évitée en réalisant la couche d'oxyde 24 plus épaisse que l'oxyde de grille 23, par exem o ple de l'ordre de 2 000 A. Le transistor 10' est formé entre la région qui constitue le drain 12 du transistor 10 et une région 12' diffusée N+. il s'agit d'un transistor en mode enrichi, tandis que le transistor 10 se comporte comme un composant appauvri si un "O" est mémorisé. En fonctionnement, il sera supposé, à titre d'exemple, qu'un i doit être écrit dans la cellule 10 supérieure gauche de la fig. 9 (un i est la condition dans laquelle une charge négative est emmagasinée sur la grille flottante 13). La ligne supérieure 15 est amenée au niveau haut tandis que les autres lignes d'adresse 115 sont maintenues au niveau bas ou à Vss. La ligne 17 de source de gauche est maintenue au niveau bas, Vss tandis que les autres lignes 17 sont amenées au niveau haut, Vp. Toutes les lignes de drain 18 sont au niveau haut. Les conditions décriture d'un "O" sont exactement les mêmes, à l'exception près que la ligne 18 de gauche est également au niveau bas, Vss. La fig. Il représente une partie d'une matrice de cellules selon le mode de réalisation des fig. 9 et 10. La fig. 12 montre également des coupes du dispositif 11, comme la fig. 2, pour en illustrer des détails de réalisation. Les quatre transistors 10 des cellules représentées sont formés dans deux rainures 26 et 27 allongées et parallèles entourées par de l'oxyde de champ épais 28 sur la face supérieure de la pastille 20. Des régions 30 diffusées N+ dans les rainures 26 et 27 forment des interconnexions avec les sources et les drains des transistors. Des bandes allongées et parallèles de silicium polycristallin forment les lignes d'adresse 15 et les grilles de commande 14 du: transistor.Les grilles flottantes 13 sont noyées sous les bandes 15. Des bandes métalliques verticales et parallèles forment les lignes de sources et de drains 17 et 18 et ces lignes sont en contact avec les sources dans des zones de contact 31 et avec les drains dans des zones de contact 32, là où le métal, formant la couche supérieure, descend pour entrer en contact avec les régions diffusées N+ des rainures 26 et 27. Chaque région de contact est partagée par une cellule voisine de sorte qu'il ne faut en moyenne qu'une région de contact par cellule. Les lignes métalliques 17 et 18 s-ont isolées des lignes polycristallines 15 du second niveau #par une couche épaisse d'oxyde 33. L'avantage de la structure des fig. 9 à 12 avec les transistors 10' en série avec les composants à grille flottante est que les transistors 10 peuvent être déprogrammés d'une façon excessive, même jusqu'à l'appauvrissement. En l'absence de cette possibilité, la fourchette de traitement est très étroite, c'est-à-dire que les caractéristiques du dispositif doivent être dans des limites étroites de manière que la tension seuil Vtx revienne à une valeur basse après déprogrammation pour pouvoir être détectée, mais Vtx ne peut passer dans le mode d'appauvrissement à la déprogrammation. Si les cellules 10 passaient dans le mode d'appauvrissement à la déprogrammation, les cellulesadress-ées ne pourraient être distinguées des cellules non adressées.Mais, avec les composants enrichis 10', les transistors 10 à grille flottante peuvent passer en appauvrissement, c'est-à-dire être débloqués avec zéro volt sur la grille de commande 14, car la circulation d'un courant dans les cellules non adressées est évitée par le transistor enrichi 10' connecté en série qui impose encore un seuil standard de l'or- dre d'un volt pour être débloqué. il serait également possible de prévoir des composants enrichis de chaque côté de la grille flottante en éliminant complètement la région implantée 22 ; mais l'injection des électrons est facilitée par la région N voisine, de sorte que cette disposition est préférée. La fabrication des mémoires décrites ci-dessus sera maintenant décrite en regard des fig. 13a à 13e et 14a à 14e. il faut noter que les fig. 13a à 13e correspondent à la coupe de la fig. 2, du dispositif terminé, c'est-à-dire suivant la ligne c-c de la fig. 4 tandis que les fig. 14a à 14e correspondent à la coupe de la fig. 5d, c'est-à-dire suivant la ligne d-d de la fig. 4. il s'agit essentiellement d'un procédé de fabrication de circuits intégrés MOS à canal N, grille au silicium, auto-aligné, à double niveau polycristallin. La matière de départ est une tranche de silicium monocristallin du type P, par exemple d'un diamètre de 75 mm et d'une épaisseur de 0,75 mm, coupée suivant le plan (100), dopée dans le type P avec du bore jusqu'à une résistivité d'environ 6 à 8 ohms-centimètre. Sur les fig. 4 à 7, la pastille ou le substrat 20 représente une très petite partie de la tranche, choisie comme des sections d'échantillon.Tout d'abord, après un nettoyage approprié, la tranche ext#oxydée en l'exposant à l'oxygène dans un four, sous une température élevée de l'ordre de 1 0000C, pour former une couche d'oxyde 41 d'une épaisseur de o l'ordre de 1 000 A. Ensuite, une couche 42 de nitrure de silicium Si3N4 est formée par exposition à une atmosphère de silane et d'ammoniac dans un réacteur à haute fréquence. Cette couche o de nitrure 42 est formée jusqu'à une épaisseur d'environ 1 000 A. Un revêtement photosensible 43 est appliqué sur toute la surface supérieure, puis exposé aux rayons ultraviolets à travers un masque qui définit la forme voulue, puis développé. Cette opération laisse des régions 44 dans lesquelles le nitrure peut être éliminé ; ce sont les régions dans lesquelles l'oxyde de champ 33 doit être formé. La tranche est soumis à une attaque au plasma qui élimine la partie de la couche de nitrure 42 non recouverte de la substance photosensible exposée 43, mais sans enlever la couche d'oxyde 41 et sans réagir avec la substance photosensible 43. La tranche est ensuite soumise à une opération d'implantation d'ions, en utilisant de préférence un masque à rainures surdimensionnées, de manière que des atomes de bore soient implantés dans les régions 44 de silicium non recouvertes par la substance photosensible 43 qui masque l'implantation. Le bore est une impureté qui produit une conductibilité du type P, de sorte qu'une région 45 plus fortement dopée P+ est produite à la surface. La couche d'oxyde 41 est laissée en place pendant l'implantation car elle empêche les atomes de bore implantés de diffuser hors de la sur- face pendant le traitement thermique ultérieur. l'implantation de bore se fait sous un dosage d'environ 4 x 1013/cm2 à 100 keV. Après l'implantation, la couche photosensible 43 est éliminée. Il apparaît que les régions 45 n1 existent pas sous la même forme dans le composant terminé car une partie de la tranche a été consommée au cours de l'opération d'oxydation. Les régions implantées 45 produisent finalement les régions 34 d'arrêt de canal P+. En raison du masque à rainures surdimensionnées, les régions d'arrêt de canal ne touchent pas les canaux ou les régions N+. Comme le décrit la demande de brevet des Etats-Unis d'Amérique n0 684 593 déposée le 12 janvier 1975 au nom de G.R. Mohan Rao, l'opération suivante consiste-à soumettre la tranche à un traitement thermique ou une opération de recuit pendant laquelle elle est maintenue à une température de l'ordre de 1 0000C pendant environ 2 heures, dans une atmosphère inerte, de préférence d'azote. Cette opération change fortement la concentration du bore, ce qui a un effet souhaitable en plus de la réduction des dommages que l'implantation a causé à la structure de cristal. Les régions 45 P+ pénètrent plus profondément dans la surface de silicium après l'opération de recuit. L'opération qui suit est la formation de l'oxyde de champ, ce qui se fait en soumettant les tranches à un courant d'atmosphère oxydante, à environ 9000C pendant 20 heures environ. Comme le montre la fig. 14b, cela produit une région ou une couche épaisse 28 d'oxyde de champ qui pénètre dans la surface du silicium car ce dernier est consommé par son oxydation. La couche de nitrure 42 masque 11 oxydation au-dessous# d'elle. L'épaisseur de cette o couche 28 est de l'ordre de 8 000 à 10 000 A dont1a-moitié#setoeu'Ve au dessus de la surface initiale, et l'autre moitié au-dessous.La région P+ 45 dopée de bore précédemment implantée et modifiée par le recuit est partiellement consommée mais elle est diffusée# également dans le silicium en avant -du front d'oxydation. Ainsi, les régions P+ 34 sont plus profondes et plus uniformes avec une CG1- centration plus acceptable à la surface comparativement à ce qui serait obtenu en l'absence du recuit. En outre, les régions 34 n'ont pas dans la même mesure les caractéristiques de dommage à la structure cristalline des dispositifs implantés. La couche de nitrure 42 et la couche d'oxyde sous-jacente 41 sont enlevées par attaque, à la phase suivant et une autre mince couche 23 d'oxyde de silicium d'environ 800 est formée sur les régions de silicium exposées. A ce moment, bien que cela n'apparaisse pas sur les figures, les opérations d'implantation d'ions peuvent être effectuées pour créer les paramètres voulus de seuil ou de fonctionnement dans les transistors du circuit intégré, soit dans la matrice des cellules, soit dans les circuits périphériques tels que les décodeurs, les tampons de sortie, les registres et les tampons d'entrée, les générateurs d'horloge, etc. Tout d'abord, du bore peut être implanté à 50 keV avec un dosage d'environ 2,5 x 1011 atomes/cm2 dans le but de régler la tension seuil des transistors en mode enrichi à oxyde mince, afin que la tension de polarisation du substrat ne soit pas nécessaire.Ensuite, une couche photosensible peut être appliquée et mise en forme pour exposer les régions des canaux des transistors de charge appauvris dans les circuits péri phériques. Ces régions sont ensuite soumises à une implantation de phosphore à 150 keV avec un dosage d'environ 1 x 1012/cm2. Cette implantation de phosphore est choisie pour obtenir un compromis de grande vitesse et faible puissance des composants des circuits périphériques. Des fenêtres du polysilicium du premier niveau pour des contacts de substrat, dont aucune n'apparat sur les figures, sont formées et gravées en utilisant un produit photosensible et en éliminant la couche d'oxyde de grille 23 dans les régions voulues. Ensuite, une couche de silicium polycristallin est déposée sur toute la tranche dans un réacteur selon des techniques standard, par exemple par des compositions de silane dans l'hydrogène à environ 9300C, jusqu'à une épaisseur d'environ 1/2 micron, pro duisant ainsi le polysilicium qui formera finalement les grilles flottantes 14. La couche de polysilicium est soumise à un dépôt et une diffusion de phosphore pour la rendre très conductrice. Cette diffusion ne pénètre pas dans le substrat 20, sauf aux régions de contact entre le silicium et le polysilicium, non représentées. La fig. 13c montre que le revêtement de polysilicium et la couche sous-jacente 36 d'oxyde de grille ou d'oxyde mince sont ensuite mis en forme. Cette opération se fait en appliquant une couche de substance photosensible, en ltexposant à la lumière ultraviolette à travers un masque préparé à cet effet, en la développant puis en attaquant le polysilicium dont certaines régions sont masquées par la substance photosensible qui reste. La fig. 13c montre la structure qui en résulte, dont une -parti-e de la couche de polysilicium qui subsiste formera la grille flottante 13 de l'un des transistors 10. La tranche est ensuite soumise à une implantation ou un dépôt de phosphore pour former les r#égions 22 du t#ype#N,légèrement dopées. Eventuellement, un masque photosensible couvre les régions dans lesquelles l'implantation n'est pas souhaitée. Cette implantation est alignée avec le- polysilicium du premier niveau et 110 xyde sous-jacent 23. Après la mise en forme du polysilieium pour obtenir les grilles flottantes 13 et l'implantatiofr ou le dépôt dans les régions 22, la couche 24 de bioxyde de silicium est formée sur le polysilicium, produisant ainsi un revêtement de toute sa surface exposée, comme le montre la fig#. 13#d, y compris les dessus et les côtés. La couche 24 est formée à 1100 C environ dans l'oxygène, pendant 30 minutes environ, produisant ainsi une épaisseur de 600 à 1 200 en consommant une partie du polysilicium. Si des contacts entre le silicium etc le polysilicium du second--niveau#sont nécessaires, des régions de contact peuvent -être- ouv-ertes à ce moment. Le polysilicium du second niveau est ensuite déposé sur toute la surface de la tranche, au-dessus de la couche d'oxyde 24, en utilisant une réaction comme --ci-dèssus, --pour- produire les grilles de commande 14 et les bandes 15. Le polysilicium du second niveau est mis en forme par phobogravare pour définir les bandes 15, et la couche d'oxyde 24 est éliminée dans toutes les régions, sauf les bandes 15. Une opération de dépôf et de diffusIon produit en suite les régions Il et 12 de source et de drain N+ fortement dopées ainsi que les régions 30 dans les rainures 26 et 27 et les régions N+ sous les zones de contact 31 et 32. En utilisant les bandes 15 de polysilicium qui restent et l'oxyde mince 24 comme masque de diffusion, la tranche est alors soumise à une diffusion N+ dans laquelle du phosphore est déposé puis diffusé dans la tranche de silicium 20 pour former les régions Il et 12 de source et de drain N+ ainsi que les régions 30 dans les rainures 26 et 27, et les régions N+ sous les surfaces de contact 31 et 32. La profondeur de diffusion est de l'ordre de 8 000 o à 10 000 A. Les régions diffusées N se comportent comme des conducteurs qui relient les différentes régions entre elles, et également comme des régions de source et de drain. Cette diffusion dope aussi fortement toutes les régions de polysilicium exposées, telles que les grilles de commande 14 et les lignes 15. Comme le montrent les fig. 13e et 14e, la fabrication du dispositif se poursuit en déposant une couche 33 d'oxyde dopé de phosphore. Plutôt que par oxydation, cette opération se fait par une réaction à basse température, selon les techniques classiques de dépôt de vapeur chimique. Une couche 33 d'environ 6 000 est produit4 couvrant toute la tranche. Le dépôt est suivi par une densification au cours de laquelle la tranche est chauffée à 9500C afin d'éliminer les petits trous ou les pores dans l'oxyde. Ensuite, une opération de photogravure ouvre des fenêtres dans la couche d'oxyde 33, dans les régions 31 et 32 où des contacts doivent être établis entre le métal et la rainure ou entre le métal et la couche de polysilicium (non représentée). Ensuite, une couche d'aluminium est déposée sur toute la tranche et elle est éliminée par photogravure pour obtenir la forme voulue des interconnexions métalliques 17 et 18. Dans le mode de réalisation des fig. 11 et 12, le procédé peut être légèrement modifié pour masquer un côté de chaque transistor 10 pendant l'implantation des régions 22, afin de créer le transistor 10'. Bien entendu, de nombreuses modifications peuvent être apportées au dispositif décrit et illustré sans sortir du cadre ni de l'esprit de l'invention. REVENDICATIONS 1 - Matrice de mémoire semi-conductrice à grilles flottantes, rémanente et programmable électriquement, caractérisée en ce qu'elle comporte plusieurs transistors à métal-oxyde-semi-conducteur comprenant chacun une source, un drain, une grille flottante et une grille de commande, lesdits transistors étant disposés dans une matrice de rangées et de colonnes, un dispositif destiné à connecter ensemble les grilles de commande de tous les transistors de chaque rangée pour former des lignes de rangée, un dispositif destiné à connecter ensemble les sources de tous les transistors de chaque colonne pour former des premières lignes de colonne, un dispositif destiné à connecter ensemble les drains de tous les transistors de chaque colonne pour former des secondes lignes de colonne, un dispositif qui sélectionne l'une des lignes de rangée et qui lui applique une tension élevée tout en appliquant une tension basse aux autres lignes de rangée, un dispositif qui sélectionne l'une des premières lignes de colonne et qui lui applique une tension basse tout en appliquant une tension élevée à toutes les autres premières lignes de colonne, un -dispositif qui applique une tension élevée à toutes les secondes lignes de colonne et un dispositif de déprogrammation- de la mémoire comprenant un dispositif qui applique une tension basse sur toutes les secondes lignes de colonne. 2 - Matrice de mémoire selon la revendication 1, caractérisée en ce que les transistors sont à canal N, la grille flottante et la grille de commande étant en silicium polycristallin. 3 - Matrice de mémoire selon la revendication 2, caractérisée en ce qu'elle comport-e un dispositif destiné à lire des données dans la matrice, en appliquant-une#tension inférieure à ladite tension élevée sur l'une sélectionnée des lignes de rangée et en reliant à la masse l'une sélectionnée des premières lignes de colonne. 4 - Matrice de mémoire selon la revendication 3, caractérisée en ce qu'elle comporte un isolant entre la grille flottante et la grille de commande dans chacun desdits transistors afin de permettre à la grille flottante de se décharger quand la source et le drain sont à la masse et la grille de commande à une tension élevée. 5 - Matrice de mémoire selon la revendication 4, caractérisée en ce que l'isolant entre la grille flottante et la grille de commande est en oxyde de silicium d'une épaisseur inférieure à envi o ron 1 200 A. 6 - Cellule de mémoire semi-conductrice, à grille flottante, rémanente et programmable électriquement, caractérisée en ce qu'elle comporte un transistor à métal-oxyde-semi-conducteur avec une source, un drain, une grille flottante et une grille de commande, une couche isolante qui sépare la grille flottante de la grille de commande, un isolant de grille séparant la grille flottante d'une région de canal entre la source et le drain, un dispositif qui applique sélectivement une tension élevée au drain et à la grille de commande tout en appliquant une tension de référence à la source pour programmer la cellule en chargeant la grille flottante avec des électrons qui traversent l'isolant de grille, et un dispositif qui applique une tension de référence à la source et au drain tout en appliquant une tension élevée à la grille de commande pour déprogrammer la cellule en déchargeant la grille flottante par le courant qui traverse la couche isolante. 7 - Cellule de mémoire selon la revendication 6, caractérisée en ce que la couche isolante est en oxyde de silicium, d'une épais o seur inférieure à environ 1 000 A. 8 - Cellule de mémoire selon la revendication 6, caractérisée en ce que ledit transistor à métal-oxyde-semi-conducteur est A- canal N, la grille flottante et la grille de commande étant en silicium polycristallin. 9 - Cellule de mémoire selon la revendication 8, caractérisée en ce que la couche isolante est une couche de bioxyde de silicium formée thermiquement. 10 - Cellule de mémoire selon la revendication 9, caractérisée en ce que l'épaisseur de la couche isolante ne dépasse pas 150 ffi de celle de l'isolant de grille. Il - Matrice de mémoire semi-oonductrice,à grilles flottantes, non volatile, programmable électriquement et effaçable par bloc, caractérisée en ce qu'elle comporte des transistors à métal-oxyde semi-conducteur,comprenant chacun une source, un drain, une grille flottante et une grille de commande,lesdits transistow étant disposésen une matrice de rangées et de colonnes, un dispositif destiné à connecter ensemble les grilles de commande de tous les transistors d'une rangée pour former des lignes de rangée, un dispositif destiné à connecter ensemble les lignes de tous les transistors d'un bloc pour former des premières lignes de colonne, un bloc comprenant plusieurs colonnes, un dispositif destiné à connecter ensemble les drains de tous les transistors de chaque colonne pour former des secondes lignes de colonne, plusieurs secondes lignes de colonne étant prévues pour chaque première ligne de colonne, un dispositif qui sélectionne l'une des lignes de rangée et lui applique une tension élevée tout en appliquant une tension basse aux autres lignes de rangée, un dispositif qui sélectionne l'une des secondes lignes de colonne et lui applique une tension basse tout en appliquant une tension élevée à toutes les autres secondes lignes de colonne, et un dispositif d'application d'une tension élevée à toutes les premièr#es lignes de colonne. 12 - Matrice de mémoire selon la revendication 11, caractérisée en ce que lesdits transistors sont à canal N, la grille flottante et la grille de commande étant en silicium polycristallin. 13 - Matrice de mémoire selon la revendication 12, caractérisée en ce qu'elle comporte un dispositif destiné à lire des données dans la matrice en appliquant une tension inférieure à ladite tension élevée à l'une sélectionnée des lignes de rangée, en reliant à la masse les premières lignes de colonne et en connec.tant l'une sélectionnée des secondes lignes de colonne à une tension d'alimentation par l'intermédiaire d'une impédance de charge. 14 - Matrice de cellules de mémoire semi-conductrice à grilles flottante programmable électriquement, rémanente et effaçable par bloc, caractérisée en ce qu'elle comporte des transistors à métaloxyde-semi-conducteur avec chacun une source, un drain, une grille flottante et une grille de commande, lesdits transistors étant disposés en rangées -et en colonnes, une couche isolante séparant la grille flottante de la grille de commande de chaque transistor, un isolant de grille séparant la grille flottante d'une région de canal entre la source et le drain de chaque transistor, un dispositif qui applique une tension élevée à la source de plusieurs transistors de la matrice tout en appliquant sélectivement une tension élevée à la grille de commande d'une rangée et en appliquant un potentiel de référence aux drAns Cune colonne pour programmer la cellule, en chargeant la grille flottante par des électrons qui traversent l'isolant de grille, et un dispositif qui ap plique un potentiel de référence à toutes les sources et tous les drains tout en appliquant une tension élevée aux grilles de commande d'au moins une rangée pour déprogrammer des cellules en déchargeant la grille flottante par un courant qui traverse la couche isolante. 15 - Matrice de mémoire selon la revendication 14, caractérisée en ce que les transistors à métal-oxyde-semi-conducteur sont à canal N, les grilles flottantes et les grilles de commande étant en silicium polycristallin. 16 - Matrice de mémoire semi-conductrice, à grilles flottantes, rémanente et programmable électriquement, caractérisée en ce qu'el- le comporte des cellules comprenant chacune un premier transistor à métal-oxyde - semi-conducteur avec une source, un drain, une grille flottante et une grille de commande, chaque cellule comportant également un second transistor à métal-oxyde-semi-conducteur avec une source solidaire du drain du premier transistor et une grille connectée à la grille de commande du premier transistor, chaque second transistor comportant un drain, les cellules étant disposées en une matrice de rangées et de colonnes, ladite matrice comportant également un dispositif destiné à connecter ensemble les grilles de commande de tous les premiers transistors de chaque rangée pour former des lignes de rangée, un dispositif destiné à connecter ensemble les sources de tous les premiers transistors de chaque colonne pour former des premières lignes de colonne, un dispositif destiné à connecter ensemble les drains de tous les seconds transistors de chaque colonne pour former des secondes lignes de colonne, un dispositif de programmation comprenant un dispositif qui sélectionne l'une des lignes de rangée et lui applique une tension élevée tout en appliquant une tension basse aux autres lignes de rangée, un dispositif qui sélectionne l'une des premières lignes de colonne et lui applique une tension basse tout en appliquant une tension élevée à toutes les autres premières lignes de colonne, un dispositif qui applique une tension élevée à toutes les secondes lignes de colonne et un dispositif destiné à déprogrammer la mémoire et comprenant un dispositif qui applique une tension basse à toutes les secondes lignes de colonne. 17 - Matrice de mémoire selon la revendication 16, caractérisée en ce que lesdits premier et second transistors sont à canal N, la grille flottante et la grille de commande étant en silicium polycristallin, un dispositif étant prévu pour lire des données dans la matrice en appliquant une tension inférieure à ladite tension élevée à l'une sélectionnée des lignes de rangée et en reliant à la masse l'une sélectionnée des premières lignes de colonne. 18 - Cellule de mémoire semi-conductrice à grille flottante, rémanente, programmable électriquement, caractérisée en ce qu'elle comporte un premier transistor à métal-oxyde-semi-conducteur avec une source, un drain, une grille flottante et une grille de commande, un second transistor à métal- oxyde-semi-conducteur avec une source solidaire du drain du premier transistor et une grille connectée à la grille de commande du premier transistor, et avec un drain, une couche isolante séparant la grille flottante et la grille de commande, un isolant de grille séparant la grille flottante d'une région de canal entre la source et le drain du premier transistor, un dispositif qui applique sélectivement une tension élevée à la grille de commande tout en appliquant une tension de référence à la source du premier transistor et une tension élevée au drain du second transistor pour programmer la cellule en chargeant la grille flottante avec des électrons qui traversent l'isolant de grille, et un dispositif qui applique un potentiel de référence à la source du premier transistor et au drain du second transistor tout en appliquant une tension élevée à la grille de commande pour déprogrammer la cellule en déchargeant la grille flottante par un courant qui traverse la couche isolante. 19 - Cellule de mémoire selon la revendication 18, caractérisée en ce que la grille de commande est solidaire de la grille du second transistor, ledit second transistor étant à canal N et la grille flottante et la grille de commande étant en silicium polycristallin, ladite couche isolante étant en bioxyde de silicium formé thermiquement, avec une épaisseur qui ne dépasse pas 150 % de l'épaisseur-de l'isolant de grille. 20 - Cellule de mémoire semi-conductrice à grille flottante, rémanente et programmable électriquement, caractérisée en ce qu'elle comporte un premier tranas:tor à métal-oxyde-semî-conducteur avec une source, un drain, une grille flottante et une grille de commande, un second transistor à métal-oxyde-semi-conducteur avec une source solidaire du drain du premier transistor, et avec un drain, une couche isolante séparant la grille flottante et la grille de commande, un isolant de grille séparant la grille flottante d'une région de canal entre la source et le drain du premier transistor, un dispositif qui applique sélectivement une tension élevée à la grille de commande tout en appliquant une tension de référence à la source du premier transistor et une tension élevée au drain du secondtransistor pour programmer la cellule en chargeant la grille flottante par des électrons qui traversent l'isolant de grille.