Brevet FR2363935A1 — publié le 19780331

La présente invention concerne un dispositif à retard logique à échantillonnage. La présente invention a notamment pour but de réaliser un dispositif à retard du type registre à décalage alliant la qualité de rapidité d'échantillonnage des registres à décalage rapides aux qualités de grande capacité (haute densité de mémoire) et de faible dissipation des registres à décalage lents. Ce but est atteint, conformément à l'invention, du fait que le dispositif comprend un ensemble de mémoires élémentaires cii susceptibles de recevoir chacune un élément ai d'un signal à retarder, ces mémoires étant réparties suivant un tableau 1 de n colonnes Ci et p lignes L. et étant associées à des moyens pour inscrire une i i séquence de p éléments ai de signal dans la première colonne Cl, à des moyens pour faire glisser successivement d'une colonne Ci à la suivante Ci Ci + 1 ces éléments de signal ai, le glissement de la première à la deuxième colonne ayant lieu dès que la première colonne Ci est remplie et avant que le (p + 1)ème élément ne soit inscrit ans cette première colonne, et à des moyens pour vider la dernière colonne.Cn des éléments de signaux qu'elle contient pendant chaque période s'écoulant entre deux glissements consécutifs des éléments contenus dans l'avant dernière colonne Cn 1 vers la dernière colonne C n Avantageusement, la première colonne C1 est un registre à décalage rapide, dit d'entrée, 4, à 2 étages, à une entrée série 4 a recevant--le signal à retarder et à P sorties parallèles 4b S les lignes intermédiaires s'étendant depuis la troisième colonne C3 jusqu'à l'avant-dernière colonne Cn 1 i sont chacune constituées par un registre à décalage lent, dit intermédiaire, 7, présentant une entrée série Ta reliée à une sortie parallèle 4b correspondante du registre d'entrée 4 et à une sortie série 7b reliée à une entrée parallèle 6b correspondante d'un registre à décalage rapide, dit de sortie, 6, constituant la dernière colonne C1 , un premier signal d'horloge H commandant la progression des registres d'entrée 4 et de sortie 6, un deuxième signal d'horloge Q de fréquence p fois inférieure à celle du premier signal d'horloge et d'impulsions plus larges commandant la. progression des registres intermédiaires 7, le glissement de la première à la deuxième colonne et de l'avantdernière à la dernière colonne étant commandé par un troisième signal de commande H/12 de fréquence e fois inférieure à celle du premier signal H -et d'impulsions de durée au plus égale à celle des impulsions dudit premier signal. Avantageusement, une mémoire tampon rapide Sa est interposée entre l'entrée Ta de chaque registre intermédiaire 7 et la sortie parallèle 4b correspondante du registre d'entrée 4, ces mémoirestampons constituant la deuxième colonne C2. Avantageusement, un filtre de fréquence 18 est placé à la sortie dudit dispositifoà retard. Avantageusement, des moyens 13 à 18 sont prévus pour interrompre les signaux de commande H, Q et H/12 du dispositif, dès que le signal d'entrée est interrompu et pour fournir à nouveau ces signaux de commande à un moment ultérieur quelconque. Ce dispositif se comporte de la même façon qu'un registre à décalage classique (entrée série, sortie série) qui comporte quelques dizaines de milliers de mémoires et qui peut travailler avec des fréquences d'horloge de quelques centaines de mégahertz. Un tel registre constitué uniquement d'une série de bascules rapides toutes montées en série, serait pratiquement irréalisable. Les avantages de ce dispositif sont les suivants : - registre dont la fréquence d'horloge est très élevée - nombre de mémoires non limité (100.000 et plus) - nombre de boîtiers très réduit grâce à l'utilisation de circuit MOS à haute densité. - consommation réduite (seuls les circuits rapides consomment beaucoup d'énergie). - fiabilité : elle est fonction du nombre de boîtiers - économie de réalisation compte tenu du prix des composants disponibles à l'époque considérée. - grande simplicité logique. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre d'un exemple de réalisation et en se référant aux dessins annexés dans lesquels - la figure l est un schéma montrant le principe de l'invention ~ - la figure 2 est un schéma d'un exemple de réalisation du dispositif conforme à l'invention - les figures 3a à 3c montrent les diagrammes de signaux de commande utilisés par le dispositif selon un mode de réalisation de 11 invention ; - la figure 4 est un schéma montrant une application particulière du dispositif selon un mode de réalisation de l'invention et - la figure 5 est un diagramme de signaux traités dans le circuit du schéma de la figure 4. Comme le montre la figure 1, le dispositif - ou la ligne à retard selon l'invention est constitué par un ensemble de cellulesmémoires élémentaires logiques Cii que l'on peut grouper schématiquement en un tableau 1 de n colonnes Ci et g lignes Li , P et n étant des nombres entiers et n étant supérieur à p. Chaque case C.. est susceptible de stocker une information binaire élémentaire a. Le signal à retarder se présente sous la forme d'une séquence de bits a1, a2, ..ai et il est introduit dans le dispositif par une entrée 2 située au coin haut et gauche du tableau 1. La colonne extrême gauche C1 du tableau 1 fonctionne comme un registre à décalage de sorte que les informations ai sont chacune d'abord introduites par l'entrée 2 dans la case supérieure C11 de cette colonne C1, puis sont successivement reportées dans les cases suivantes C12, C13 ...de ladite colonne C1. Lorsque toutes les cases Cli de la colonne C1 sont remplies, un ordre fait glisser le contenu de cette colonne C1 vers la colonne suivante C2, chaque case C2i de cette dernière colonne recevant l'information contenue dans la case voisine Cli de la colonne Ci. Le même processus de glissement est également réalisé pour toutes les colonnes C3,...Cn ~ 1 du tableau i. L'ensemble des p premiers bits a1, a2 .. ap du signal à retarder est ainsi transféré successivement d'une colonne Ci à la colonne suivante C. + 1 située à droite sur le tableau 1, de manière à libérer la colonne Ci et à la rendre ainsi apte à recevoir la séquence suivante ap + 1 .a2p du signal. Lorsque la première séquence a1, a2, ...ap est inscrite dans les cases de la dernière colonne bit de cette n séquence est successivement. retiré de cette colonne C par une n sortie 3 diagonalement opposée à l'entrée 2. A cet effet, la dernière colonne C n fonctionne, comme la première colonne C1, comme un registre à décalage. il importe que le glissement vers la droite des informations contenues dans la première colonne C1 et dans l'avant-dernière colonne C 1 soit réalisé en un temps inférieur à la période de progression des informations dans lesdites colonnes C1 et Cn. En revanche, cette condition n'est pas exigée pour les glissements vers la droite des informations contenues dans les autres colonnes C2 C3 , C4 S Cn - Cn 2 du tableau. il en résulte que les colonnes dites intermédiaires C3 , C4 , ... Cn 1 du tableau peuvent être constituées par des registres relativement lents, donc par des registres dissipant peu de chaleur et pouvant, par conséquent, être présentés en circuit intégré sous forme compacte avec une grande densité de bascules.Les colonnes d'entrée C1 et de sortie C doi n vent être constituées par des registres suffisamment rapides pour permettre la progression dans ces colonnes des informations a. à la vitesse désirée. La colonne C2 doit être constituée elle aussi par des registres suffisamment rapides pour présenter un temps d'accès inférieur au temps nécessaire au remplissage d'une case de la colonne C1. Le temps de transit de l'information dans le dispositif à retard selon la figure 1 est égal à p (n-1)t, t étant le temps nécessaire au remplissage d'une case de la première colonne C1. Ce temps de transit peut donc être accru en augmentant le nombre n de colonnes du tableau 1. il est facile de réaliser un dispositif à retard à long temps de transit car le nombre des colonnes intermédiaires Ci , 2 registres constituant les colonnes intermédiaires C3,...Cn 1 i pouvant être intégrées avec une forte densité, une augmentation du nombre de ces colonnes intermédiaires peut entre réalisée sans augmenter le nombre des circuits intégrés constituant les colonnes intermédiaires, de sorte que la fiabilité du dispositif n'est pas diminuée. La figure 2 montre un exemple de réalisation du dispositif à décalage conforme à la figure 1. Comme on peut le voir sur la figure 2, la première colonne C1 est constituée par un registre à décalage rapide 4 à l'entrée série et sortie parallèles comprenant p bascules. Ce registre rapide 4 doit etre capable de faire progres ser l'information d'entrée a1 S a2 "ai à la vitesse désirée. La deuxième colonne C2 est constituée par un ensemble 5 de p mémoires-tampon à entrée et sortie parallèles. Ces mémoires-tampon sont constituées par des éléments rapides à temps d'accès faible. ième La n - ou dernière - colonne C est constituée par un n registre à décalage 6 de p bascules à entrées parallèles 6a et sortie série 6b. Chaque segment de ligne allant de la colonne C3 incluse à la colonne Cn 1 incluse est constitué par un registre à décalage lent 7 à haute densité de mémoire. Ces registres 7, réalisés par exemple en technologie MOS, peuvent comporter chacun 256 ou 512 ou 1024 ou 2048 ou 4096 mémoires - ou bascules - Ces registres 7 fonctionnent par exemple avec un signal de progression inférieure à 5 MHz. Les registres rapides 4 et 6 peuvent fonctionner avec un signal de progression - ou signal d'horloge-H de fréquence comprise entre 30 et 70 MHz ou bien comprise entre TO et 350 MHz. Dans l'exemple représenté à la figure 2, le registre d'entrée 4 est à douze étages et fonctionne avec un signal d'horloge H de 60 MHz. Ce registre 4 est réalisé avec trois circuits intégrés connus sous la référence commerciale 745195, et présente une entrée série 4a recevant le signal à retarder et douze sorties parallèles 4b. L'ensemble 5 comprend douze mémoires vives Sa interposées chacune entre une sortie parallèle 4b correspondante du registre d'entrée 4 et 11 entrée 7a d'un registre lent intermédiaire 7 correspondant. L'ensemble 5 est réalisé au moyen de trois circuits intégrés du type 745195 câblés avec entrées et sorties parallèles. La prise en compte des douze informations at , a2 , ...a12 du registre d'entrée 4 doit être effectuée avant l'arrivée d'une treizième information a13 dans ledit registre d'entrée 4. Les mémoires de l'ensemble 5 doivent donc être à accès très rapide. La prise en compte des informations du registre d'entrée 4 dans les mémoires 5 est commandée par un signal H/12 présentant une impulsion toutes les douze impulsions du signal H (figure 3b). Le registre de sortie 6 est également réalisé âu moyen de trois circuits intégrés du type 745195. Ce registre 6 doit etre très rapide pour prendre en compte les douze informations délivrées par les registres intermédiaires 7 et pour sortir ces informations à la fréquence d'échantillonnage, c'est-à-dire à la fréquence du signal d'horloge H. Chaque entrée parallèle 6b du registre 6 est connectée à la sortie 7b d'un registre intermédiaire 7 correspondant. Dans l'exemple représenté, les registres intermédiaires 7 contiennent chacun 1024 mémoires lentes et ils fonctionnent avec un signal de progression Q de fréquence douze fois plus faible que celle du signal H (figure 3c). Le signal H/12 qui commande la prise en compte par les mémoires 5des informations du registre d'entrée 4 ainsi que la prise en compte par le registre de sortie 6 des informations délivrées par les registres intermédiaires 7, est élaboré à partir du signal H, par un compteur en anneau 8 réalisé au moyen d'un registre à décalage à douze étages dont la sortie série est bouclée sur L'entrée série et dont la progression est commandée par le signal H. Sur une borne de sortie parallèle 8a du deuxième étage du circuit 8 on recueille ainsi une impulsion toutes les douze impulsions du signal H. Le signal Q est également! élaboré à partir du signal H au moyen du circuit 8 et d'une bascule 9 : la sortie parallèle 8b (troisième étage) consécutive à la sortie 8e du circuit 8 est connectée à l'entrée d'enclenchement9a de la bascule 9, tandis que l'entrée de déclenchement 9b de cette bascule 9 est reliée à la sortie 8c du 8ème étage du circuit 8. il en résulte que l'on obtient sur la sortie 9c de la bascule 9 un signal Q dont chaque impulsion est déphasée de celle correspondante du signal H/12 d'un temps égal à une période "h" du signal H, et que la durée d'une impulsion dudit signal Q est égale à cinq périodes "hn (figures 3b et 3c). Le circuit B est réalisé lui aussi au moyen de trois circuits 745195 montés en registre à décalage à douze étages, dont la sortie est connectée à l'entrée. On a ainsi réalisé un dispositif à retard équivalent à un registre à décalage possédant tout à la fois la rapidité des registres d'entrée 4 et de sortie 6 et la haute densité de mémoire des registres à décalage lents en technologie MOS. Si T est le retard que l'on veut apporter au signal d'entrée, et t la période du signal d'horloge H, c'est-à-dire le temps nécessaire au remplissage d'une case du registre 4 - ou au vidage d'une case du registre 6 -, le nombre de lignes p du tableau 1 est choisi de telle sorte que l'on ait P 4 F (H)/fréquence maximale de fonctionnement des registres lents 7, F(H) étant la fréquence du signal H - ou fréquence d'échantillonnage - (F(H) = 1) et T étant t relié à p, n et t par la relation : T = p (n-1) t il est à noter que l'on peut faire varier à volonté le retard T en faisant varier la fréquence d'échantillonnage F(H). La figure 4 illustre une application particulière du dispositif à retard conforme à l'invention. Compte tenu des fréquences d'horloge F(H) élevées avec lesquelles le dispositif à retard de l'invention peut fonctionner, il devient possible de retarder, à l'aide de ce dispositif des signaux "moyenne fréquence" préalablement mis sous forme logique par un secrétage. A cet effet, on utilise une fréquence d'horloge F(H) supérieurs à 2,2 fois la fréquence du signal moyenne fréquence à retarder. Selon l'application illustrée par la figure 4, on utilise un dispositif à retard 10 conforme à l'invention pour garder en mémoire un signal moyenne fréquence R(figure 5) émis par une source 11. Ce signal moyenne fréquence est écrêté dans un comparateur de niveau 12 avant d'être introduit dans le dispositif à retard 10. Le signal d'horloge commandant ce dernier n'est appliqué audit dispositif 10 que pendant l'ouverture d'une porte ET 13 commandée par un signal S représenté en tirets sur la figure 5 et correspondant à l'enveloppe de la partie positive du signal R. Le signal S est obtenu à partir du signal R par une détection-intégration dudit signal R au moyen d'une diode de détection 14 et d'un condensateur parallèle d'intégration 15 ; le signal S est écrêté dans un comparateur de niveau 16 avant d'être introduit dans l'une des entrées 13a de la porte ET,13 dont l'autre entrée 13b reçoit un signal d'horloge H. Ainsi la porte ET,13 laisse passer le signal d'horloge H commandant la progression du dispositif à retard 10, ceci tant que l'autre entrée 13a de la porte 13 reçoit le signal écrêté R. A l'instant t1 ce signal disparaît de sorte que toute progression du dispositif 10 est arrêtée. Si la capacité de mémoire du dispositif à retard 10 est suffisante, au temps t1 où le signal d'horloge H n'est plus transmis audit dispositif 10, aucune impulsion du signal moyenne fréquence n'est ressorti de ce dispositif 10 de sorte que la totalité de ce signal est stockée dans les colonnes intermédiaires du dispositif 10 et peut être fournie par le dispositif 10 dès que ce dernier reçoit à nouveau le signal d'horloge. A cet effet, la porte ET,13 peut être à nouveau ouverte et de façon permanente cette fois par un signal positif continu fourni par une source 17 par l'intermédiaire d'un interrupteur 18 mis en position de fermeture. il est ainsi possible de retarder d'une quantité arbitrairement longue un signal moyenne fréquence au moyen d'un dispositif 10 commandé par un signal d'horloge pouvant être interrompu à l'instant t1 où finit le signal moyenne fréquence R. Le dispositif 10 introduit un bruit supplémentaire - dit bruit d'échantillonnage - dans le signal moyenne fréquence qu'il traite. Ce bruit peut être éliminé ou atténué au moyen d'un filtre MF convenable 19 placé en aval du dispositif. REVENDICATIONS 1. Dispositif à retard, caractérisé en ce qu'il comprend un ensemble de mémoires élémentaires (Cii) susceptibles de recevoir chacune un élément (ai) d'un signal à retarder, ces mémoires étant réparties suivant un tableau 1 de n colonnes (Ci) et p lignes (L.) et étant associées à des moyens pour inscrire une séquence de n éléments (ai) de signal dans la première colonne (C1), à des moyens pour faire glisser successivement d'une colonne (Ci) à la suivante (Ci+1) ces éléments de signal (ai), le glissement de la première à la deuxième colonne ayant lieu# dès que la première colonne (C1) est remplie et avant que le (p + )sème élément ne soit inscrit dans cette première colonne, et à des moyens pour vider la dernière colonne (Cn) des éléments de signaux qu'elle contient pendant chaque période s'écoulant entre deux glissements consécutifs des éléments contenus dans l'avant-dernière colonne (Cn 1) vers la dernière colonne (Cn). 2. Dispositif à retard selon la revendication 1, caractérisé en ce que la première colonne (C1) est un registre à décalage rapide, dit d'entrée (4 > à z étages, à une entrée série (4a) recevant le signal à retarder et à 2 sorties parallèles (4b), en ce que les lignes intermédiaires s'étendant depuis la troisième colonne (C3) jusqu'à l'avant-dernière colonne (Cn I) sont chacune constituées par un registre à décalage lent, dit intermédiaire, (7) présentant une entrée série (7a) reliée à une sortie parallèle (4b) correspondante du registre d'entrée (4) et à une sortie série (7b) reliée à une entrée parallèle (6b) correspondante d'un registre à décalage rapide, dit de sortie, (6) constituant la dernière colonne (C1), un premier signal d'horloge (H) commandant la progression des registres d'entrée (4) et de sortie (6), un deuxième signal d'horloge (Q) de fréquence p fois inférieure à celle du premier signal d'horloge et d'impulsions plus larges commandant la progression des registres intermédiaires (7), le glissement de la première à la deuxième colonne et de l'avant-dernière à la dernière colonne étant commandé par un troisième signal de commande (H/12) de fréquence p fois inférieure à celle du premier signal (H) et d'impulsions de durée au plus égale à celle des impulsions dudit premier signal. 3. Dispositif à retard selon la revendication 2, caractérisé en ce quine mémoire-tampon rapide (5a) est interposée entre L'entrée (7a) de chaque registre intermédiaire (7) et la sortie parallèle (4b) correspondante du registre d'entrée (4), ces mémoirestampons constituant la deuxième colonne (C2). 4. Dispositif à retard selon l'une quelconque des revendications 1 à 3, caractérisé en ce qu'un filtre de fréquence 19 est placé à la sortie dudit dispositif à retard. 5. Dispositif à retard selon l'une quelconque des revendications 2 à 4, caractérisé en ce que des moyens (13 à 18) sont prévus pour interrompre les signaux de commande (H, Q et H/12) du dispositif dès que le signal d'entrée est interrompu et pour fournir à nouveau ces signaux de commande à un moment ultérieur quelconque.