Brevet FR2377660A1 — publié le 19780811

La présente invention concerne de façon générale des procédés et des dispositifs de commande par calculateur de processus dans une machine hôte, telle qu'un copieur électrostatographique, et en particulier des dispositifs de commande permettant un accès direct en mémoire de la mémoire du calculateur par le dispositif d'entrée-sortie (I/O) dans le calculateur pour le rafraîchissement de sortie et la mise à jour des registres de commande de la machine hôte. Dans l'art antérieur, des contrôleurs ou dispositifs de commande munis de calculateur étaient capables d'avoir accès aux données dans la mémoire d'un calculateur seulement indirectement par l'intermédiaire du processeur central qui était relativement lent. La raison en était que le processeur central avait la commande du canal général (BUS) du dispositif, requérant ainsi le processeur central pour exécuter une instruction de mémoire pour chaque accès de données en provenance de la mémoire du calculateur d'où il résultait une vitesse d'accès relativement lente dés données à partir de la mémoire du calculateur vers les registres de commande dans la machine hôte. Tandis que les données auxquelles on a accès à partir de la mémoire du calculateur, utilisées pour rafraîchir et mettre à jour les registres de commande, sont constamment mises à jour par le processeur central pour refléter l'état changeant des processus de la machine, il est important que les données de commande mises à jour soient envoyées aux registres dès que possible pour refléter l'état de commande présent requis du processus de la machine tel qu'il est perçu par le processeur central et enregistré par la mémoire du calculateur.Quand le processus à commander, tel qu'un processus de machine, comprend de nombreux processus de machine corrélés survenant à des vitesses d'horloge relativement élevées, le problème du rafraîchissement et de la mise à jour des registres de commande dans la machine hôte, pour refléter dès que possible l'état de la mémoire du calculateur mise à jour et pour ger2ntir ainsiune commande précise du processus en cours dans la machine hôte, devient très aigu. Le mode de réalisation particulier décrit ci-après, en relation avec une machine de reproduction a grande vitesse incluant des paramètres critiques comme processus commandé, constitue un tel processus de machine à intercorréla tion nécessitant une mise a jour précise à grande vitesse des registres de commande de la machine hôte. Un objet de la présente invention est de prévoir un moyen d'accès à grande vitesse des données à partir d'un dispositif de commande vers une machine hôte pour commander le fonctionnement de celle-ci. Un autre objet de la présente invention est de prévoir des moyens pour accéder directement à la mémoire d'un dispositif de commande à calculateur pour une machine hôte de façon à assurer un rafraîchissement-mise à jour à haute vitesse des modules de commande dans la machine hôte, permettant ainsi une commande précise des opérations en cours dans la machine hôte. Un autre objet de la présente invention est de prévoir un moyen pour accéder directement à la mémoire d'un dispositif de commande comprenant un calculateur à microprocesseur pour assurer un rafraîchissement-mise à jour à haute vitesse des registres de commande dans une machine de reproduction électro- statographique ayant des processus de fonctionnement intercorrélés Un autre objet de la présente invention est de permettre de réserver une partie fixe de la mémoire du dispositif de commande pour qu'elle soit séquentiellement adressée pendant une opération d'accès direct en mémoire. Un autre objet de la présente invention est de permettre la prévision d'un accès direct en mémoire par programme ou bien de façon synchrone pour une mise à jour en mode normal ou bien de façon asynchrone pour des perturbations électriques en mode anormal. Un autre objet de la présente invention est de permettre la commande de transfert du-canal (bus) du dispositif depuis le module d'unité centraS vers le module de traitement d'entrée/ sortie pendant l'opération d'accès direct en mémoire pour une commande directe à haute vitesse de celui-ci. Pour la mise en oeuvre des objets de la présente invention, un dispositif à accès direct en mémoire est utilisé dans un dispositif de commande par calculateur pour une machine hôte, d'où il résulte qu'un processeur central dans un module d'unité centrale pourra fonctionner pour fournir par programme de façon synchrone ou de façon asynchrone un signal d'initialisation de rafraîchissement - mise à jour vers un dispositif d'accès direct en mémoire dans le module de traitement d'entréesortie. Ce signal d'initialisation est produit chaque fois que, ou bien la sortie d'une horloge pilote, ou bien une perturbation.êlectrique notable prédéterminable dans la machine hôte, est détectée.Le signal d'initialisation, quand il est reçu par le dispositif d'acces direct en mémoire, agit pour actionner le dispositif et mettre le processeur central dans un état de maintien indéfini avant et pendant l'opération d'accès direct en mémoire. Le dispositif d'accès direct en mémoire, recevant un signal d'accusé de réception à partir du processeur central prendra alors la commande du caral du dispositif et procédera séquentiellement. Le canal (bus) du dispositif continuera -alors à fonctionner sous la commande du dispositif d'accès direct en mémoire pendant la durée de l'accès direct en mémoire et c'est seulement ensuite que la commande du canal du dispositif reviendra au processeur central. Le canal du dispositif étant sous la commande du dispositif d'accès direct en mémoire, une séquence fixe prédéterminée d'adresses sera fournie par le dispositif à la mémoire réservée dans le module d'unité centrale.La mémoire réservée est une mémoire a accès aléatoire qui est périodiquement mise à jour par le processeur central pour refléter l'état de commande requis actuel de la machine hôte. Ainsi, des unités de données en provenance de la mémoire réservée à accès aléatoire sont séquentiellement adressées par le dispositif d'accès direct én mémoire par l'intermédiaire du canal du dispositif directement et nécessairement à haute vitesse, vers des registres de commande dans la machine hôte.Les registres de commande agissent pour affecter les processus de machine de la machine hôte, de façon à refléter l'étape actuelle du programme exécuté et à introduire également dans les processus en cours des paramètres prédéterminés mémorisés dans le programme utilisé par le processeur central, chaque fois que des données de retour détectées en provenance de la machine hôte indiquent. des modifications. Par suite de l'exécution de l'adresse finale d'une séquence, par l'accès direct en mémoire, et après la sortie de données respectives de la mémoire reservée vers les registres de commande de la machine hôte, la commande de canal du dispositif reviendra au processeur central, revalidant ainsi la mise à jour normale de la mémoire réservée par le processeur central jusqu'à ce que Accès direct en mémoire suivant soit initialisé. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposes en détail dans la description suivante de modes de réalisation particuliers, faite en relation avec les dessins joints dans lesquels - La figure 1 est un schéma sous forme de blocs du dispositif de commande programmable pour diriger une machine hôte ; - La figure 2 est un schéma sous forme de blocs du module d'unité centrale (CPUM) de la figure 1 - La figure 3 est un schéma-sous forme de blocs du module de processeur d'entrée/sortie (IOPM) de la figure 1 - La figure 4 est un schéma logique de l'interface du canal d'adresses du processeur de la figure 2 - La figure 5 est un schéma logique de l'interface du canal de données du processeur central de la figure 2 ; ; - Les figures 6A et 6B sont des schémas logiques du terminus du canal du dispositif - La figure 7 est un schéma logique du décodeur d'adresses de mémoire de la figure 2 - La figure 8 est un schéma logique du circuit de maintien de la figure 2 - Les figures 9A a 9D sont des schémas logiques de la mémoire de données de la figure 2 - Les figures 10A à 10C constituent un schéma logique de la mémoire de programme de la figure,2 - La figure 11 est un schéma logique de la commande de canal d'adresses de la figure 3 - Les figures 12A et 12B constituent un schéma logique de la commande de canal de données de la figure 3 - Les figures 13A et 13B constituent un schéma logique du décodeur de fonction de la figure 3 - La figure 14 constitue un schéma logique du sousmodule de "commande d'état prt" de la figure 13 ;; - La figure 15 est un schéma logique du sous-module de "retard d'état prêt" de la figure 13 ; - La figure 16 est un schéma logique de l'appareil d'accès direct en mémoire de la figure 3 - Les figures 17A à 17C constituent un schéma logique de la mémoire rémanente de la figure 3 - La figure 18 constitue un schéma logique du régulateur de tension de la figure 17 - La figure 19 représente schématiquement le générateur PN de la figure 17 ; - La figure 20 représente schématiquement le générateur BNP de la figure 17 - La figure 21 représente schématiquement le circuit VBATT de la figure 17 ; - La figure 22 représente schématiquement le module d'isolateur optique d'entrée (IOIM) de la figure 3 - Les figures 23A et 23B représentent schématiquement le module d'isolateur optique de sortie (OOIM) de la figure 3; et - La figure 24 représente schématiquement le synchronisateur ou temporisateur de surveillance de défauts de la figure 3. Les figures 1, 2 et 3 représentent schématiquement et sous forme de blocs un dispositif 5 commandé par programme muni d'un appareil de rafraîchissement à accès direct en mémoire 10 tel qu'il est utilisé dans un dispositif de commande 20 pour diriger une machine hôte telle qu'une machine de reproduction électrostatique 30. Sous la commande d'une unité centrale (UC) 40, l'appareil de rafraîchissement à accès direct en mémoire 10 prendra la commande du canal de transmission du dispositif 50 comprenant les lignes d'adresses, de données et de commande comme cela sera exposé ci-après. Ceci permet à l'appareil de rafraichissement a accès direct en mémoire 10 de transférer des données depuis la mémoire de données 60 directement vers une machine hôte 30 à une vitesse élevée sans manipulation directe par l'unité centrale 40.Les données auxquelles on doit accéder par l'appareil à accès direct en mémoire 10 sont positionnées selon un premier réseau séquentiel fixe d'adresses dans une partie réservée d'une mémoire de données 60 qui a été mise à jour périodiquement par l'unité centrale 40 dans le but de mettre à jour de façon commandable et de rafraîchir des registres de commande (non représentés) dans la machine hotte 30 qui, à leur tour, agiront pour diriger la machine hôte 30. Plus particulièrement, tandis que l'unité centrale 40 dans le module d'unité centrale de processeur 120 est soumise à des impulsions sous l'effet de son programme donné par une horloge 45, cette unité centrale lira périodiquement une instruction à partir de la mémoire de programme 175 pour activer la fonction d'accès direct en mémoire. Ceci est réalisé par le fait que l'unité centrale 40 envoie par l'intermédiaire de l'interface de canal d'adresses 42 une adresse prédéterminée sur un canal d'adresses (AB) 80 par l'intermédiaire du terminus de canal du dispositif 50 et, à nouveau, sur un canal d'adresses 85 vers le module de processeur d'entrée-sortie (IOPM) 90 dans lequel l'appareil de rafraîchissement direct de mémoire 10 est situé.L'adresse est alors reçue par une unité de décodage de fonction 100 dans le module 90 dans lequel l'adresse est décodée et envoyée comme un signal de commande d'initialisation sur une ligne 110 vers I1 appareil d'accès direct en mémoire 10. Par suite de la réception du signal d'initialisation, 11 appareil d'accès direct en mémoire 10 enverra alors un signal de "maintien" sur une ligne 450 vers l'unité centrale 40, ce qui agira pour placer l'unité centrale 40 dans un état de maintien ou d'interruption. Une fois placée dans un tel état, l'unité centrale 40 enverra à son tour un signal d'accusé de réception de maintien sur une ligne 475, en retour vers l'appareil de rafraîchissement à accès direct en mémoire 10, pour indiquer qu'elle a maintenant abandonné la commande du terminus de canal de dispositif 50 à 11 appareil d'accès direct en memoire 10. L'appareil d'accès direct en mémoire 10 (DMA) enverra en conse- quence, un ensemble séquentiel fixé de signaux d'adresses sur des lignes tampons d'adresses 145, par l'intermédiaire de sa commande de canal d'adresses 150, pour fusionner dans les lignes d'adresses 85 décrites ci-dessus. Les adresses d'accès direct en mémoire (DMA) sur les lignes d'adresses 85 sont alors séquentiellement acheminées dans le module d'unité centraS 120 pour être reçues par le terminus de canal du dispositif 50. Après réception des adresses prédéterminées sur les lignes 165, à partir du canal du dispositif 50, un décodeur d'adresse mémoire 57 fournira des signaux de commande sur des lignes collectives 55, 480 et 490 pour valider des circuits de commande de données dans'la mémoire de données 60 et la mémoire de programme 170 respectivement. Ceci permettra à la séquence fixe d'adresses d'accès direct en mémoire sur des lignes 165 à partir du canal du dispositif 50 de provoquer la sortie de données à partir de la mémoire de données 60 sur des lignes 655A-B vers la mémoire de programme 175.Les données extraites de la mémoire de programme 175 sur la ligne 170 sont alors reçues par le terminus de canal du dispositif 50 pour êtrtr envoyées sur la ligne de canal de données 180 vers la commande de canal de données 190 du module de processeur dlentrée/sortie 90. Les données, envoyées à partir de la commande 190 passent alors sur le canal, de données 195 et, par l'intermédiaire d'un module isolateur optique de sortie 200 vers le registre de commande (non représenté) dans la machine hôte 30 pour commander les processus de la machine comme cela a été mentionné ci-dessus. D'autres modules de circuit dans le contrôleur 20 non directement liés à la fonction d'accès direct en mémoire mais intercorrélés avec celle-ci seront décrits séparément ci-dessous. Pour faciliter la description détaillée des circuits du dispositif de commande 20 concerné par la fonction de rafralchissement à accès direct en mémoire, les circuits ont été séparément groupés dans le module d'unité centrale (CPUM) 120 et le modUle de processeur d'entrée/sortie (IOPM 90) mais on notera qu'une telle séparation est quelque peu arbitraire. Le module d'unité centrale 120 comprend les sous-modules de processeur central 40, d'interfaces de canal de données et d'adresses 41 et 42, de circuit de maintien 43, de terminus de canal du dispositif 50, de décodeur d'adresse mémoire 57, de mémoire de données 60 et de mémoire de programme 175, y compris les lignes de canal d'adresse de données et de commande associés. De même, comme on le verra ci-après, le module de processeur d'entrée/sortie IOPM 90 qui sera, comme cela a été indiqué ci dessus, décrit séparément, comprend l'unité de décodage de fonction 100, les modules d'isolateur optique d'entrée et de sortie 182 et 200, l'accès direct en mémoire 10, la mémoire rémanente 191, et des commandes de canal d'adresses et de données 150 et 190 y compris divers dispositifs tampons d'adresses et de données et lignes de commande associés. Comme cela a été indiqué ci-dessus, d'autres modules de circuit dans llIOPM 90, liés seulement indirectement à la fonction d'accès direct en mémoire, seront exposés séparément ci-après. Le module d'unité centrale 120, comprend un processeur central ou microprocesseur 40 utilisé comme élément de calcul ou de commande central comme cela est représenté dans l'interface de canal d'adresse de processeur central en figure 4. Bien que de nombreux microprocesseurs puissent--être utilisés pour réaliser la fonction souhaitée, dans le mode de réalisation particulier décrit, on utilise un microprocesseur Intel 8080 décrit par exemple dans "Intels 8080 Microcomputer Systems Users Manual" 1976, livre nO 98-153C.Comme cela est décrit dans ce manuel, le microprocesseur ou unité centrale 40 comprend des entrées d'horloge de phase I (PHI ou 01) et de phase II (PH2 ou PI 2) à des bornes 22 et 15, par lesquelles un signal de 2 mégacycles en provenance d'une horloge 45 est envoyé comme une fonction à deux phases sur des lignes 220 et 230 respectivement. Dans l'interface de canal d'adresse de processeur central 42 de la figure 4, un signal de remise à zéro d'entrée sur une ligne 240 en provenance d'un panneau de commande (non représentée est fourni à l'unité centrale 40 après inversion en 241 et polarisation par un circuit résistif 242 comprenant une résistance d'1 k polarisée à +5 volts. Quand le signal de remise à zéro sur la ligne 240 est activé, l'adresse de programme séquentiel dans l'unité centrale 40 sera mise à zéro, validant ainsi un redémarrage du programme au début relatif.Un signal de maintien retardé sur la ligne 250 en provenance du sous-circuit de maintien 43 représenté en figure 8 décrite ci-après, après polarisation par le réseau 242 peut être envoyé à l'unité centrale 40 pour assurer, pour un dispositif externe tel que l'accès direct en mémoire 10, un moyen pour commande le gain des canaux d'adresses et de données tandis que l'unité centrale reste dans un état non actif ou interrompu.Par suite de la réception d'un signal prêt sur la ligne 377 indiquant que des données sont disponibles pour être envoyées à partir d'un moyen de commande à trois états (TS) 383 dont la sortie est une ligne 384, comme cela est exposé ci-après, en relation avec la figure 5, une bascule de type D 251 modèle 74H74 sera mise en route pour fournir sur une ligne 255 un signal à l'entrée "READY" (PRET) de l'unité centrale 40. I1 faut noter que le module de processeur d'entrée/sortie (IOPM 90) répondra par un signal PRET seulement après avoir reçu une adresse en provenance de l'unité centrale 40 indiquant qu'une entrée de données est requise. Sur des lignes 265, 270, 275, 280 des entrées de signal de polarisation à -5, +12, +5, et O volt respectivement, sont fournis à partir d'une source non représentée comme polarisation pour l'unité centrale 40. Des signaux de commande sur un canal de commande 284 sont envoyés par l'unité centrale 40 incluant le signal "DBIN" sur une ligne 285, le signal DBIN indiquant aux circuits externes que le canal de données dans l'unité centrale 40 est dans le mode d'entrée en ce qui concerne les données. Un signal de synchronisation "SYNC" sur la ligne 290, tel qu'envoyé par l'unité centrale 40, est prévu pour indiquer le début de chaque cycle de machine, synchronisant ainsi tous les circuits périphériques par rapport à l'unité centrale 40, comme cela sera exposé ci-après. Un signal "WR" sur la ligne 295, envoyé par l'unité centrale 40,est fourni pour l'écriture en mémoire indiquant que l'unité centrale 40 est dans un mode d'écriture en ce qui concerne son canal de données.Un signal "RAIT" (attente) sur la ligne 305 est envoyé par l'unité centrale 40 pour accuser réception du fait que l'unité centrale est dans un état d'attente, ce qui survient chaque fois qu'une adresse a été envoyée par l'unité centrale 40, mais qu'un signal "Ready" (Prêt) n'a pas été reçu en réponse à ce signal. Un signal "HOLDA" est fourni sur une ligne 310, envoyé par l'unité centrale 40, pour indiquer que l'unité centrale 40 a accusé réception d'un signal "Hold" (Maintien) en réponse à une requête de maintien dans laquelle la commande de canal de données et d'adresses peut être prise par l'appareil d'accès direct en mémoire 10 du module de processeur d'entrée/sortie 90. Sur chacune des lignes d'adresse de sortie AOO à A15, du canal d'adresses 79 en provenance de l'unité centrale 40, il est prévu un circuit résistif 320 comprenant une résistance de 15 kQ connectée à l'une de ses extrémités à chacune des lignes d'adresses donnees et à l'autre extrémité à une alimentation de +5 volts, chacun des circuits résistifs 320 étant utilisé pour polariser les lignes d'adresses respectives. Après ce circuit résistif de polarisation 320, sur chaque ligne d'adresse, un moyen d'excitation de canal HEX à trois états (TS) 325 (ou porte commandée) tel que du type 74367 est utilisé pour exciter chacune des lignes d'adresses sortant sur canal d'adresse 80.Un signal "DHOLDA" commande chacun des moyens d'excitation 325 par une ligne 330, ce signal "DHOLDA" étant un signal correspondant, selon un retard fixe, au signal "HOLDA" sur la ligne 310 mentionné ci-dessus, comme cela sera exposé ci-après. Dans l'interface 41 de canal de données du processeur central de la figure 5, les lignes de sortie de données sur le canal de données 315, envoyées à partir de l'unité centrale 40 sont polarisées par un réseau résistif 335 comprenant des résistances de 15 ohms connectées à l'une de leurs extrémités à chacune des lignes de canal de données et à l'autre extrémité à une alimentation positive de 5 volts. Immédiatement après ce réseau résistif 335 sur chacune des lignes de données se trouve un moyen d'excitation de canal HEX à trois états 340, modèle 74367, pour les données envoyées de l'unité centrale 40. En parallèle, avec le moyen d'excitation à trois états 340 sur chaque ligne de canal de données, se trouve un moyen d'excitation identique à trois états 345 pour les données reçues par l'unité centrale 40. Chacun des ensembles de moyens d'excitation à trois états 340 et 345 étant commandé par un signal d'accusé de réception de maintien retardé sur une ligne 350 mentionnée cidessus et décrite en détail ci-dessous qui agit pour couper le canal de données 315 par rapport à l'unité centrale 40 pendant la fonction d'accès direct en mémoire. Egalement, dans l'interface 41 du canal de données du processeur central, il existe des circuits de retard pour des bits de canal de données sélectionnés utilisés comme information d'état sur diverses lignes de commande comprenant des registres à décalage à quatre bits qui fonctionnent comme des bascules de type D en mode parallèle, tels que 341, 342, 343, 344, 346 et 347. Chacun de ces circuits agit pour recevoir des signaux d'horloge de phase I, PH1, de 2 mégacycles sur une ligne 220 à la borne CLK, des signaux d'horloge de remise à zéro sur une ligne 240 à la borne CLR, et des signaux de synchronisation sur-la ligne 290 aux bornes SO et 81 pour une mise dans le mode parallèle.Les bascules de type D 341, 342, 343, 344, 346 et 347 fournissent chacune une sortie à partir de leur borne Q sur des lignes 348, 349, 351, 352, 353 et 354, respectivement. Une porte NON ET 356 ayant des entrées inversées reçoit des signaux sur les lignes 349 et 351 pour fournir, quand elle reçoit un signal sur ses deux entrées, une sortie vers une ligne 357. Des inverseurs 358, 359 et 361 agissent pour inverser la polarité des signaux sur les lignes 362, 363 et 364 respectivement, Une porte NON ET 366 à entrées inversées fournit un signal sur une ligne 367 quand elle reçoit concurremment des signaux sur des lignes 354 et 364. Des moyens d'excitation à trois états (TS) (ou portes commandées) 368, 369, 371 et 372, ayant des entrées inversées fournissent, par suite de la réception d'un signal "Hold" central sur la ligne 330, des signaux sur des lignes 373, 374, 376 et 377, respectivement. Le signal "Ready" qui est finalement utilisé pour valider la commande prêt 1090 du décodeur de fonction 100 du module de processeur d'entrée/sortie 90 est produit par des entrées vers une porte ET 378 incluant le signal de remise à zéro "Reset" en provenance du panneau de commande (non représenté) comme mentionné ci-dessus sur la ligne 240, le signal "DBIN" susmen tionné sur la ligne 285, le second signal "Ready" qui va être décrit ci-après sur une ligne 305, et le résultat alternatif d'une porte OU 379 par une ligne 381.La porte OU 379 agit pour recevoir des entrées à partir ou bien du signal "MEMWRITE" (écriture-mémoire) sur la ligne 373 ou du signal nMEMREAD" (lecture-mémoire) sur la ligne 377.Par suite d'une réception simultanée de ces signaux par la porte ET 378, celle-ci fournit une sortie sur une ligne 382 servant de ligne de commande à un moyen d'excitation à trois états 383 ayant son entrée à la masse et comme sortie le signal "READY" sur la ligne 384 vers l'unité centrale 40. Un second signal ttREADY" est obtenu à partir du signal d'attente sur la ligne 305 envoyé au moyen d'excitation TS 386 recevant un signal de commande "DHOLDA" sur la ligne 330 et agissant pour fournir en sortie sur la ligne 305 le signal dérivé "READY" du signal d'attente. Au niveau du canal du dispositif ou du terminus de canal de dispositif 5.0, tel que représenté en figure 6, les lignes de canal d'adresse (AB) 80 présentent une terminaison commune avec des lignes conduisant au point milieu d'un réseau résistif 355 comprenant une résistance mise à la masse de 492 ohms et une résistance de 2,5 kohms polarisée à +5 volts. Les lignes de canal d'adresse 80 sont également terminées par un ensemble de lignes d'adresse sur un canal d'adresses 165 allant aux mémoires de données et de programme 60 et 175 respectivement. Un ensemble final de lignes d'adresses 85 pour le terminus de canal du dispositif 50, reçu sur la ligne 80, est utilisé comme signaux d'adresses introduits et extraits du module de processeur d'entrée/sortie 90. Des lignes de canal de données 316, sortant de l'unité centrale 40, sont également polarisées par le réseau résistif 355 qui comprend une résistance de 492 ohms polarise à +5 volts et une résistance de 2,5 kohms à la masse. Chacune des lignes de canal de données 316 au point de terminus, du canal de dispositif 50 est connectée à une ligne de canal de données respective 170 allant à la mémoire de données 60. De même, des lignes de canal de données 316 présentent également un point de terminus connectable avec les lignes de canal de données 180 conduisant au module de processeur d'entrée/sortie 90. En ce qui concerne le décodeur d'adresse mémoire 57 représenté en figure 7, une partie des lignes de canal d'adresse 165 comprenant les lignes d'adressesA10 à A15 est envoyée à des moyens d'excitation à trois états 365 ayant chacun leur borne de commande à la masse par une ligne 372. Les sorties des moyens d'excitation à trois états 365 pour les lignes d'adresses A12 à A15 sur des lignes 389 à 386 respectivement, sont envoyées à l'entrée d'une porte NON ET 395. Les moyens d'exéita- tion à trois états respectifs 365 correspondant aux lignes d'adresses A10 et All fournissent sur des lignes 375 et 380 des signaux d'entrée à une porte OU 390 et vont de là à la porte NON ET 395.Les sorties des moyens d'excitation à trois états 365 pour les lignes d'adresse A10 et All sur les lignes 375 et 380 sont également connectées à l'entrée dlun décodeur double 385, type 74155 au niveau duquel les lignes d'adresses A10 et All sont connectées aux lignes d'entrée Sélect A (sélection A) et Select B (sélection B) du décodeur double 385. La borne d'échantillonnage 2G du décodeur double 385 est simplement connectée par une ligne 415 au point milieu d'un réseau résistif 410 comprenant une premiere résistance de 492 ohms polarisée par une tension de +5 volts et une seconde résistance de 2,2 kohms connectée à la masse étant donné que le second ensemble de sorties du décodeur 385 n'est jamais utilisé dans le cas présent. La sortie de la porte NON ET 395 est utilisée comme entrée pour la borne d'échantillonnage 1G du décodeur double 385. La borne d'entrée de données 1C du décodeur double 385 reçoit également une polarisation sur la ligne 415 à partir du réseau 410, la laissant ainsi continûment dans un état de marche. La porte NON ET 395, en recevant des entrées à partir des lignes d'adresse A10 et A12 sur les lignes 375, 380 et 396,389 fournit une condition d'adresse générale de validation de pastille (CE) pour la mémoire de données 60, tandis que le sous-ensemble d'adresses A10 et Ail sur les lignes 375 et 380 détermine une gamme locale d'adresses pour la validation de pastille (CE) de zones particulières d'activation de la mémoire de données 60. L'adresse de validation de pastille désignée sera fournie à partir des bornes lyl, 1Y2 et 1Y3 du décodeur 385 collectivement sous forme d'un canal 58 ou individuellement en temps que lignes 420, 430 et 440 respectivement. Quand l'entrée d'échantillonnage 1G du décodeur 695 reçoit un signa de validation sur la ligne 386 à partir des moyens d'excitation TS 365, ceci indique une condition d'adresse générale pour la selection de pastille (CS) pour la mémoire de programme 175. En conséquence, quand A14 ou A13 sur les lignes 387 et 388 est à haut niveau, ceci indique une gamme locale d'adresses pour la sélection de pastille (CS) validant ainsi une zone particulière de la mémoire de programme 175. L'adresse de sélection de pastille désignée (CS) sera fournie à partir des bornes 1YO, lYl, 1Y2 et 1Y3 du décodeur 695 collectivement sur un canal 55 ou individuellement sur des lignes 700, 705, 710-et 715 respectivement. Chacune des lignes de sortie ci-dessus est polarisée par un réseau résistif comprenant une résistance de 680 ohms polarisée à +5 volts. Une ligne d'adresse de validation de pastille 440 agit pour bifur quer d'abord sous forme d'une ligne 480 et ensuite par l'intermédiaire d'un inverseur 485 en tant que ligne 490 pour désigner ou bien une première partie respective ou bien une seconde partie globale de programme ou de mémoire de données 60, 175 comme cela sera indiqué en détail ci-après. Dans le circuit de maintien 43 de la figure 8, sur la ligne 450, un signal de maintien d'accès direct en mémoire (DMA) peut être reçu à partir de l'appareil de rafraîchissement DMA 10 comme cela sera exposé ci-après pour être renvoyé à un ensemble de registres à décalage bidirectionnels à 4 bits 455A, 455B, 455C, modèle 74194, qui, dans ce mode de réalisation, sont utilisés de façon partielle comme bascules de type D. Chacune des bascules 455A-C comprend une borne SO et une borne S1 liées ensemble pour fournir des entrées de sélection parallèle, une borne d'entrée d'horloge (CLK), une borne d'entrée d'effacement (CLR), une borne d'entrée de données (D) et une borne de sortie (Q).Le signal de maintien DMA sur la ligne 450 est adapté à attaquer l'entrée de la bascule 455A pour fournir à la sortie Q un signal de maintien ("hold") retardé sur la ligne 250, qui anticipe de façon synchrone les constantes de temps inhérentes au dispositif. La ligne 450 portant le signal de maintien DMA est également mariée dans une porte NON ET 465 à une ligne 310 recevant un signal d'accusé de réception de maintien en provenance de unité centrale 40.La réception des signaux vrais par la porte 465 permet à celle-ci de fournir sur une ligne 470 un signal à la borne d'entrée de la bascule de type D 455B et fournit en conséquence, un signal à la borne de sortie de cette bascule 455B sur une ligne 475 vers l'appareil de rafralchisse- ment DMA 10 en tant que signal d'accus de réception de maintien retardé de façon similaire au cas exposé précédemment. Le signal d'accusé de réception de maintien en provenance de l'unité centrale 40 sur la ligne 310 est également couplé au signal de maintien retardé sur la ligne 250 dans la porte NON ET 480 qui fournit, quand des signaux vrais simultanés sont reçus à ses entrées, un signal sur une ligne 485 vers la borned'entrée de la bascule de type D 455C qui fournit elle-meme un signal à sa borne de sortie 330 vers les moyens d'excitation à trois états (ou portes commandées) 325 de l'interface de canal d'adresses 42 mentionné ci-dessus.On notera que chaque registre à décalage 455A-C agissant comme bascule de type D est placé dans son mode parallèle en polarisant à la fois les bornes SO et S1, correspondant à "décalage vers la gauche" et "décalage vers la droite", par l'intermédiaire d'une ligne 480 connectée au point milieu d'un réseau résistif 485 comprenant une résistance de 492 ohms polarisée à +5 volts et une résistance de 2,5 kohms mise à la masse. Chaque registre à décalage 455A-C reçoit un signal d'horloge de la portion de phase I du signal à 2 mégacycles de l'horloge à 2 mégacycles 45 sur-la ligne 220. Dans la mémoire de données 60 de la figure 9, il existe 17 mémoires à accès aléatoires (RAM) subdivisées en une première portion et une seconde portion : les RAM 495A, 495B, 495C, 495D, 495E, 49su, 495G et 495H constituant la première portion de mé- moireou de données RAM 60 ; les RAM 500A, 500B, 500C, 500D, 500E, 500F, 500G, 500H et 500I constituant la seconde portion de mémoire RAM 60. Chacune des RAM est du type 2i02 ayant une configuration de 1024 x 1 bit et du type RAM statique. Chacune des RAM dans la première et la seconde portion a des entrées d'adresses ou bornes "A" pour les lignes d'adresses AO à A9.En outre, une entrée de validation est prévue à la borne "CE", une entrée de données à la borne "I", une entrée de Lecture/Ecriture à la borne tR/W" et une sortie de données à la borne "". Les lignes de canal d'adresse AO à A9 165 en provenance du canal du dispositif 5 sont connectées comme entrées chacune à son moyen d'excitation respectif 590 et de là à des lignes d'adresses 595 en parallèle sur toutes les RAM précédemment décrites de la mémoire de données 60. Chacun des moyens d'excitation à trois états 590 a sa ligne de commande 600 connectée à la masse pour transmettre de façon continue tout signal présent à son entrée. Les lignes de canal de données (DO à D7) 170 en provenance du canal du dispositif 50 sont transmises chacune à leur propre ensemble de moyens d'excitation à trois états 605 et de là à des lignes de canal de données 610. Les moyens d'excitation à trois états 605 pour le canal de données 170 sont mises à la masse par une ligne de commande 615 de façon similaire à celle décrite précédemment. Le signal de données zéro sur la ligne 617 du canal de données 610 est envoyé à la borne d'entrée de données "I" de la RAM 495A de la première portion etégalement à la borne d'entrée de données de la RAM 500A de la seconde portion de la mémoire de données 60.Le signal de données Un sur la ligne 620 du canal de données 610 est envoyé à la borne d'entrée de données de la RAM 495E de la première portion et à la RAM 500E de la seconde portion de la mémoire de données 60. Le signal de données Deux sur la ligne 625 du canal de données 610 est reçu au niveau de la borne d'entrée de données de la RAM 495B de la première portion et de la borne d'entrée de données de la RAM 500B de la seconde portion de la mémoire de données 60. Le signal de données Trois sur la ligne 630 du canal de données 610 est envoyé aux entrées de données de la RAM 495F de la première portion et de la RAM 500F de la seconde portion de la mémoire de données 60. Le signal de données Quatre sur la ligne 635 du canal de données 610 est envoyé aux bornes d'entrée de données de la RAM 495C de la première portion et de la RAM 500C de la seconde portion de la mémoire de données 60. Le signal de données Cinq sur la ligne 640 du canal 610 est envoyé à la borne d'entrée de données de la RAM 495G de la première portion de la mémoire de données 60 et également à la RAM 500G de la seconde portion de la mémoire de données 60. Le signal de données Six sur la ligne 645 du canal de données 610 est envoyé à la borne d'entrée de données de la RAM 495D de la première portion et à la RAM 500D de la seconde portion de la mémoire de données 60. Le signal de données Sept sur la ligne 650 du canal de données 610 est envoyé à la borne d'entrée de données de la RAM 495H de la première portion et de la RAM 500H de la seconde portion et de la RAM 500I de la seconde portion de la mémoire de données 60. Une entrée de validation de lecture/écriture au niveau de la borne R/W de toutes les RAM dans la mémoire de données 60 reçoit.un signal indicatif du besoin de lecture ou d'écriture selon sa présence ou son absence, respectivement, sur la ligne 295 à partir de la ligne de commande de sortie d'unité centrale 40 pour la lecture/écriture. Les bornes de validation de pastille (CE) de chacune des RAM de la mémoire de données 60 reçoivent leurs entrées respectives à partir du décodeur d'adresses mémoire 57 décrit ci-dessus. Les signaux sur la ligne 420 valident les RAM 495A-H situées dans la première portion de la mémoire de données 60. Un signal sur la ligne 430 valide les RAM 500A-500H situées dans la seconde portion de mémoire de données 60. Un signal sur la ligne 440 valide la RAM 500I de la seconde portion de mémoire de données 60.Les lignes de sortie de données pour les RAM situées dans les pre mière et seconde portions de mémoire de données 60 sont séparément envoyées à partir de la borne "O" de chacune des RAM de sorte que les lignes 655A sont des lignes de sortie de données pour la première portion et les lignes 655B des lignes de sortie de données pour la seconde portion 500 de la mémoire de données 60. I1 faut noter que la division entre la première portion comprenant les RAM 495A-H et la seconde portion comprenant les RAM 500A-I de la mémoire de données 60 est arbitraire en ce que les composants particuliers utilisés ayant des capacités d'entrée/sortie limitées peuvent permettre d'atteindre le but désiré, et ne doit être considérée comme une limitation de la presente invention. A partir de la mémoire de données 60, la première portion comprenant les RAM 495A-H sort sur les lignes de canal de données 655A représentant la première portion et les lignes de canal de données 655B représentant la seconde portion de la mémoire de données 60 vers les réseaux de polarisation 665 et 670 respectivement. Chacun des réseaux de polarisation 665 et 670 est terminé au niveau de chacune des lignes de canal de données par une résistance de 10 kohms qui est connectée à son extrémité opposée par une tension de +5 volts pour polariser sa ligne de canal de données respectives. Après les réseaux résistifs de polarisation 665 et 670, sont disposés des moyens d'excitation à trois états 675 et 680 pour les lignes de canal de données 655A et 655B respectivement. Des lignes de commande 480 et 490 en provenance du décodeur d'adresse mémoire 57 décrit précédemment agissent pour commander alternativement leur moyen d'excitation respectif à trois états 675 et 680 selon la ligne de commande qui est actionnée par le programme, validant ainsi la première ou la seconde portion de la mémoire de données 60 Les moyens d'excitation à trois états 6-75 et 680 sortent sur les ensembles de lignes de canal de données 685 et 690 respectivement. Chacune des lignes de canal de données de l'ensemble 685 est conventionnellement connectée en "OU" (non représenté) avec son équivalent dans l'ensemble 690 pour former un ensemble unique de lignes de canal de données 170 tel que reçu par le terminus du canal du dispositif 50.Ainsi, un signal en provenance de l'ensemble 685 ou 690 sera présent sur toute ligne de données du canal de données 170 représentant les lignes de canal de données fusionnées 685 et 690 à tout instant pendant lequel, comme cela a été indiqué ci-dessus, le canal de données du dispositif 170 est connecté au terminus du canal du dispositif 50. Dans la mémoire de programme 175 de la figure 10, les lignes d'adresse 165 en provenance du canal du dispositif 50 sont présentées aux moyens d'excitation à trois états 800 ayant leurs lignes de commande 805 à la masse pour un fonctionnement en continu. Après les moyens d'excitation à trois états (TS) 800, un circuit résistif de polarisation de 680 ohms est connecté à chacune de ces lignes, l'extrémité opposée de ce réseau résistif 810 étant polarisée par une alimentation de +5 volts. Les lignes d'adresses sur le canal d1adressesl66 agissent, quand elles sortent des moyens d'excitation TS 800 pour être envoyées en parallèle à leursbornesd'entrée d'adresses respectives "A" pour les ROM (mémoire morte) 175 décrites ci-après. Dans la mémoire de programme 175 de la figure 10, sont prévues plusieurs mémoires mortes (ROM) 720, 725, 730, 735, 740, 745, 750, 755, 760, 765, 770, 775, 780, 785, 790 et 795. Chacune des mémoires mortes mentionnées ci-dessus est du type 8316A ayant des bornes d'entrée d'adresse "A" pour des lignes d'adresses A0 à A9. La ligne de sélection-1 de pastille de chacune des ROM dans la mémoire 175, qui est la même que la ligne d'adresse 11 (All) est envoyée à la borne CS1. De meme, la borne de sélection-2 de pastille est connectée à l'adresse A12. Le signal de sélection-3 de pastille, tel qu'envoyé à la borne CS-3 est le même que lss ligne de commande 715 pour le décodeur d'adresse mémoire 57 pour la borne CS-3 des ROM 720, 725, 730 et 735 ; la ligne de commande 710 en provenance du décodeur d'adresse mémoire 57 pour les ROM 740, 745, 750 et 755 ; la ligne de commande 705 en provenance du décodeur d'adresse mémoire 57 pour les ROM 760, 765, 770 et 775 ; et la ligne de commande 700 en provenance du décodeur d'adresse mémoire 57 pour les ROM 780; 785, 790 et 795.Les lignes de sortie ll0" proviennent des ROM respectives de la mémoire 175 de façon à s'achever en parallèle et à fusionner dans les lignes de canal de données 600 pour les ROM 720, 725, 730, 735, 740, 745, 750 et 755,et également pour s'achever en parallèle sur les lignes de canal de données 655 pour les ROM 760, 765, 770, 775, 780, 785, 790 et 795. Les lignes de données de sortie en provenance des ROM de la mémoire 175, après s' être connectées avec les lignes de canal de données 655A et 655B sont couplées au réseau résistif 665 pour les terminer, comme cela a été mentionné ci-dessus pour une distribution éventuelle au terminus de canal de dispositif 50. Dans la commande de canal d'adresse 150 du module de traitement d'entrée/sortie (IOPM) 90, tel que représenté en figure 11 mentionnée ci-dessus, il est reçu des lignes d'adresse AO à A8 représentant l'adressage d'un sous-ensemble de lignes adresses 85 en provenance de l'unité centrale 40 du module d'unité centrale 120. Chacune des lignes d'adresses A0 à A8 est connectée à son inverseur respectif 815. Avant d'entrer dans l'inverseur 815, chacune des lignes d'adresses A0 à A5 est terminée par une ligne d'adresse correspondante 145 en provenance de l'appareil de rafraîchissement d'accès direct en mémoire (DMA) 10.Les signaux sur les lignes 160 en provenance des lignes d'adresses de rafraîchissement DMA 45 entreront seulement dans leurs lignes d'adresse respectives sur le canal d'adresses 85 par suite de la réception d'un signal de commande sur la ligne 820 vers des moyens d'excitation à trois états 825 agissant comme tampons. La fonction d'un tel signal de commande sur la ligne 820 sera exposée ci-après. Chacune des lignes d'adresses 86 à la suite de la sortie des inverseurs 815 est connectée par des lignes 816 à une porte NON ET 830 pour fournir un signal sur une ligne 835 à l'unité de décodage de fonction 100 comme cela sera exposé ci-après.Pour les signaux de canal d'adresses AO-A2, les lignes d'adresses 86 sont connectées par des lignes 831 à des inverseurs 832 pour fournir des sorties 833 vers un module isolateur optique d'entrée (IOIM) 182 qui sera décrit ci-après. Les lignes de canal d'adresses 86 en provenance de la commande de canal d'adresse 150 sont en outre dirigées vers un module isolateur optique de sortie (OOIM) 200 pour être envoyées sur des lignes 87 et accéder à une mémoire auxiliaire ROM ou RAM (non représentée). Dans la commande de canal de données 190 de 1'IOPM 90 tel que représenté en figure 12, le canal de données 180 en provenance du module d'unité centrale CPUM 120 est reçu sur les lignes de données zéro à sept (DO à D7). La ligne de canal de données 180 converge indirectement avec les lignes de données 185A-185H en provenance du module d'isolateur optique d'entrée 182 mentionné ci-dessus ; les lignes de données 192 A-H en provenance de la mémoire rémanente 191 mentionnée ci-dessus ; et les lignes de données 188A-I en provenance d'un module d'interruption (non représenté) Toutes les lignes de données ci-dessus 188A-I, 185A-H, 192A-H,sont envoyées à un ensemble de multiplexeurs 186A-D type nO 74 153, c'est-à-dire des multiplexeurs doubles à 4 entrées et 1 sortie agissant pour diriger une ligne d'un ensemble de données en parallèle sous forme d'un flux de données série. Chacun des multiplexeurs 186A-D comprend une première commande de sélection sur une borne "A" et une seconde commande de sélection sur une borne "B" recevant des signaux sur des lignes 850A et 850B respectivement en provenance du module de décodage de fonction 100 décrit ci-après.Chacun des multiplexeurs a une entrée d'échantillonnage 1 sur une borne S1 et une entrée d'échantillonnage 2 sur une bor ne S2, ces entrées étant à la masse pour un fonctionnement en continu. Chacun des multiplexeurs 186A-D comprend un premier ensemble de quatre entrées de données I1 et un second ensemble de quatre entrées de données I2. Sur le premier ensemble de quatre entrées de données I1 du multiplexeur 186A, sont reçues les lignes de données (D7) 188A en provenance du module d'interruption (non représenté) 185A en provenance du module d'isolateur optique d'entrée (IOIM) 182, 192A en provenance de la mémoire rémanente 191,et 860 en provenance du réseau résistif 865 comprenant une résistance de 492 ohms polarisée à +5 volts et une résistance de 2,2 kohms à la masse. Sur le second ensemble de quatre entrées de données I2 du multiplexeurs 186A, sont reçues des lignes de données (D6) 188B en provenance du moyen d'interruption 185B du module IOIM 182, 192B en provenance de la mémoire rémanente 191, et 860 à nouveau en provenance du réseau résistif 865.Sur le premier ensemble de quatre entrées de données du multiplexeur 186B,sont reçues des lignes de données (D5) 188C en provenance de l'interruption 185C du module IOIM 182, 192G en provenance de la mémoire rémanente 191, et 188D en provenance de la borne d'interruption. Sur le second ensemble de quatre entrées de données du multiplexeur 186B,sont reçues les lignes de données (D4) 188E en provenance de l'interruption 185D du module IOIM 182, 192D en provenance de la mémoire rémanente 191,et 188F également en provenance du module d'interruption. Sur le premier ensemble de quatre entrées de données du multiplexeur 186C,sont reçues les lignes de données (D3) 188G en provenance du module d'interruption 185E en provenance du module IOIM 182, 192E en provenance de la mémoire rémanente 191, et également 188H en provenance du'module d'interruption. Sur le second ensemble de quatre entrées de données du multiplexeur 186C,sont reçues les lignes de données (D2) 188I en provenance du module d'interruption, 185F en provenance du module IOIM 182, 192F en provenance de la mémoire rémanente 191,et une ligne de polarisation 870 en provenance d'un circuit résistif 875 comprenant une première résistance de 492 ohms polarisée positivement à +5 volts et un second élément résistif de 2,2 kohms à la masse.Au niveau du premier ensemble de quatre entrées de données du multiplexeur 186sont reçues les lignes de données (D1) 188J en provenance du circuit d'interruption, 185en provenance du IOIM 182, 192G en provenance de la mémoire rémanente 191, et une ligne de polarisation 880 en provenance du circuit résistif 885 comprenant deux résistances connectées en commun à la ligne de polarisation 880, la première résistance de 492 ohms étant polarisée positivement à +5 volts et la seconde résistance de 2,2 kohms étant à la masse. Au niveau du second ensemble de quatre entrées de données du multiplexeur 186D,sont reçues les lignes de données (DO) 188K en provenance du circuit d'interruption 187, 185H en provenance de la lecture de matrice 184, 192H en provenance de la mémoire rémanente 191, et une ligne de polarisation 880 en provenance du réseau résistif 885 décrit ci-dessus. Chacun des multiplexeurs 186A-D comprend une première borne de sortie (1) correspondant au premier ensemble de lignes d'entrée de données sur les bornes (I1) et une seconde borne de sortie (2) correspondant au second ensemble de lignes d'entrée de données sur les bornes 12. Pour le multiplexeur 186A, la borne (1) est connectée à une ligne correspondant à la ligne de canal de données 7 (D7) ; la borne 2 du multiplexeur 186A, fournit un signal correspondant à la ligne de canal de données (D6), la borne 1 du multiplexeur 186B fournit un signal correspondant à la ligne de canal de données 5 (D5), et la borne (2) du multiplexeur 186B fournit un signal correspondant à la ligne de canal de données 4 (D4), les lignes de canal de données D4-D7 étant collectivement groupées en lue canal 193A. La borne 1 du multiplexeur 186C fournit un signal correspondant à la ligne de canal de données 3 (D3) ; la borne (2) du multiplexeur 186C fournit un signal correspondant à la ligne de canal de données 2 (D2) ; la borne (1) du multiplexeur 186D fournit un signal correspondant à la ligne de canal de données 1 (D1) et la borne 2 du multiplexeur 186D fournit un signal correspondant au canal de données O (DO), les lignes de canal de données (DO à D3) étant collectivement groupées dans le canal 193B. Des circuits tampons 194 (a-B) dans la commande de canal de données 190 fournissent une fonction de mémorisation et de retard de synchronisation prédéterminée pour les lignes de canal de données 193A et 193B par l'intermédiaire d'un registre à décalage bidirectionnel à 4 bits du type 74194. Chacun des registres 194 A et B comprend une entrée de mode de décalage vers la gauche et de décalage vers la droite sur des bornes S1 et S0, respectivement, qui, quand un signal est appliqué sur des lignes 900 et 905, simultanément à ces deux bornes, fournit un décalage parallèle tel que requis dans le cas présent. En outre, chacun des registres à décalage 194A et 194B fonctionne pour être remis à zéro par une borne (MR), par réception de signaux sur une ligne 910, et ces registres reçoivent des signaux d'horloge sur une borne (CLK) par une ligne 915.Les registres à décalage 194A et B, après avoir été remis à zéro par un signal sur la ligne 910 et après avoir reçu simultanément des signaux sur les bornes de sélection de mode SO et S1-agiront, après avoir reçu un signal d'horloge sur la ligne 915, pour décaler en parallèle les données d'entrée sur des lignes 193A et B dans des bornes (I) vers des lignes de sortie 195A et 195B sur des bornes (), donnant par là un effet de signal mémorisé temporairement et synchronisé. Pour effectuer le décalage en parallèle par l'intermédiaire des entrées des circuits tampons 194A-194B et 197A-197B, il est prévu un multiplexeur à quatre entrées 2-1, par exemple du type 74157. L'entrée de validation du multiplexeur 920 se fait par une borne (E) qui est connectée à la masse pour être en permanence dans l'état de marche. L'entrée choisie commune à la borne (S) eSt connectée par une ligne 925 au décodeur fonctionnel 100 qui est utilisé pour sélectionner toujours une entrée "1" comme cela sera exposé ci-après. Les bornes d'entrée pour le multiplexeur 920 sont des entrées "zéro" (0) et des entrées "un" (1) (I1-I4), les seules entrées "un" étant utilisées dans le présent mode de réalisation. Les bornes 1 des entrées I1 et I2 sont connectées à la ligne 935 en provenance du décodeur fonctionnel 100. Les bornes 1 des entrées I3 et I4 sont connectées ensemble à une ligne 945 du décodeur de fonction 100. Un signal est fourni sur la borne 01 du multiplexeur 920 sur une ligne 950 chaque fois que la borne I de l'entrée I1 reçoit un signal-sur la ligne 935. Un signal sera fourni sur la sortie 02 du multiplexeur 920 sur une ligne 955 chaque fois que la borne 1 de l'entrée I2 reçoit un signal sur une ligne 935.Un signal est fourni sur la borne 3 du multiplexeur 920 sur une ligne 960 chaque fois que la borne 1 de l'entrée I3 reçoit un signal sur la ligne 945. Un signal est fourni sur la borne 04 du multiplexeur 920 sur la ligne 965 chaque fois que la borne 1 de l'entrée I4 reçoit un signal sur la ligne 945. Les lignes 950 et 955 sont connectées en parallèle vers les bornes So et Sl,respectivement, des circuits tampons 994A et B pour assurer le mode de décalage en parallèle susmentionne. Un réseau résistif 970 de la commande de canal de données 190 comprenant une résistance à la masse de 2,2 kohms et une résistance de 492 ohms à +5 volts est connecté en son point milieu par une ligne 975 pour fournir la remise à zéro susmensionnée à la borne (MR) des circuits tampons 194A et 194B. Une ligne 220 en provenance de l'horloge 45 fournit une impulsion d'horloge de 2 mégacycles de phase I à la borne (CLK) des deux circuits tampons 194A et B. Les lignes-de sortie 195A et 195B en provenance des bornes de sortie () des circuits tampons 194A et 194B sont connectées aux circuits à trois états décrits précédemment 196 munis d'une ligne de commande commune 980 à partir du circuit de décodeur fonctionnel 100. Un signal "faux" sur la ligne de commande 980 est fourni chaque fois que le module d'unité centrale 920 fournit des signaux sur le canal de données 180. Les sorties des circuits à trois états 196 sont terminées en commun vers les lignes respectives sur le canal de données 180 connecte aux circuitstampond aval197A et 197B.Les circuits tampons 197A et B sont identiques aux circuits tampons 194A et B dans leur configuration et utilisent également des registres à décalage de type 74194. Les deux circuits tampons 197A et 197B reçoivent des entrées d'horloge à la borne CLK à partir de la ligne 220. Comme cela a été indiqué ci-dessus, les circuits tampons 197A et 197B reçoivent des signaux de décalage vers la gauche et vers la droite par des bornes SO et S1 sur les lignes 960 et 965 à partir du multiplexeur 920.Le circuit tampon 197A est remis à zéro par sa borne (MR) par la ligne de remise à zéro du dispositif 985 en provenance du circuit de décodage fonctionnel 100 et le registre tampon 197B reçoit un signal de remise à zéro par la ligne 975 connectée au circuit résistif 970 décrit précédemment. Au niveau des bornes d'entrée'W"du circuit tampon 197A, sont reçues des lignes de données DO à D3 du canal de données 180 et, sur les bornes d'entrée "I" du circuit tampon 197B,sont reçues les lignes de données D4 à D7 du canal de données 180. Sur les bornes des deux circuits tampons 197A et 197B sont fournis avec une mémorisation, des signaux sur des lignes de canal de données DO à D7 sur les canaux de données 195A et 195B vers la mémoire rémanente 191 et un temporisateur de surveillancé de défaut 105 et également, par l'intermédiaire du module isolateur optique de sortie (OOIM)200, sur des lignes 193A vers la machine hôte 30. Dans le décodeur de fonction pour reconnaître et décoder les adresses d'activation fonctionnelle représenté en figure 13, des signaux de lignes d'adresses sont reçus à partir de la commande de canal d'adresses 150 à partir de l'inverseur 815 sur le canal d'adresses 85. Plus particulièrement, un sousensemble de lignes de canal d'adresses 85, à savoir AO9 à A15, est présenté sous forme de lignes 985, 995, 1005, 1010, 1040, 1045, 1095 et 1115 respectivement pour être décodé et utilisé comme signaux de commande, comme cela sera décrit cidessous. La ligne d'adresses A15 sur la ligne 995 est présentée à une porte ET 1000. La ligne 985 est également connectée à la porte ET 1000 comme signal de remise à zéro comme cela sera exposé ci-après. Les lignes d'adresses A14 et A13 (1005 et 1010 respectivement) en provenance du canal d'adresses 85 sont connectées à une porte ET 1015. Par suite de la réception simultanée des signaux vrai sur les portes 1000 et 1015, chacune de ces portes fournit un signal par des lignes 1020 et 1025 respectivement à une porte ET 1030, laquelle par suite de la réception de ces signaux fournit une sortie sur une ligne 1035. Les lignes d'adresses A12 et All (sur les lignes 1040 et 1045 du canal d'adresses 85) sont toutes deux inversées en polarité par des inverseurs 1050 et 1055 pour être envoyées par des lignes 1060 et 1065 respectivement aux entrées d'une porte ET 1070. La porte ET 1070, par suite dlune réception simultanée de signaux sur ses entrées fournit, sur une ligne 1075 un signal à une porte ET 1080 qui reçoit également comme entrée la ligne 1035 susmentionnée. Par suite d'une réception simultanée de signaux aux entrées de la porte ET 1080, un signal est fourni sur une ligne 1085 et est utilisé dans le module "prêt" 1090 décrit ci-dessous pour synchroniser le signal "prêt" (ready) reçu par l'unité centrale 40. La ligne d'adresses A10 sur la ligne 1095 du canal d'adresses 85 est envoyée à l'inverseur 1100 puis à une ligne 1105 polarisée par un circuit résistif 1110 comprenant une résistance de 492 ohms connectée à +5 volts et une résistance de 2,2 kohms à la masse. La ligne d'adresses A09 sur la ligne 1115 du canal d'adresses 85 est envoyée à une porte ET 1120 qui reçoit également une entrée sur une ligne 1130 à partir du point commun d'un circuit résistif 1125 comprenant une résistance de 492 ohms polarisée à +5 volts et une résistance de 2,2 kohms à la masse. Par suite de l'entrée simultanée de ces signaux sur la porte ET 1120, un signal de sortie est transmis sur une ligne 1132 qui est envoyé par une ligne 850 A à la borne de "sélection A" des multiplexeurs 186A et 186D validant leur premier ensenble de bornes de sortie.La ligne 1105 fournit un signal sur la ligne 850B vers la borne de "sélection B" des multiplexeurs 186A-D pour valider leur second ensemble de sorties Sur la ligne 1135, un signal de remise à zéro pour un panneau de commande (non représenté) peut être envoyé pour revalider le dispositif au début d'un cycle de programme du dispositif de commande ou une adresse "zéro" pour une séquence donnée d'instructions dans la mémoire de programme 175 du module d'unité centrale 120. Un condensateur à la masse 1140 permet d'éliminer les impulsions parasites qui pourraient survenir par réception du bruit ambiant parasite sur les lignes. Les signaux sur la ligne 1135 sont envoyés à un inverseur 1145, puis, par une ligne 1150,d'une part vers un inverseur 1155 et d'autre part vers une ligne 1160. L'inverseur 1155 est connecté à sa sortie à une ligne 1165 qui, par suite d'une double négation logique, fournit le même signal que la ligne 1135. La ligne 1160 fournit un signal de simple négation logique par rapport à la ligne 1135. Un signal de synchronisation sur la ligne 290 en provenance de l'unité centrale 40 est envoyé à un inverseur 1170 et par une ligne 1175 d'une part à une ligne 1180 et d'autre part à entrée dlun registre à décalage bidirectionnel à 4 bits 1185, de type 74194, utilisé ici comme bascule de type D. La bascule de type D 1185 utilise sa borne D comme entrée de données et sa borne CLE comme entrée de signaux d'horloge recevant un signal en provenance de la ligne 220 correspondant à l'horloge 45,signal à deux mégacycles de phase I. La borne CLR de la bascule de type D 1185 est une entrée d'effacement recevant un signal sur une ligne 1165 qui est le signal de remise à zéro pilote ou d'ensemble pour le dispositif de commande 20. La borne Q fournit un signal sur une ligne 1190 qui est une version retardée du signal de synchronisation (SYNC) en provenance de l'unité centrale 40. Ce signal SYNC retardé est envoyé sur une ligne 1190 à une porte NON ET 1195 qui reçoit également un signal d'entrée sur une ligne 1200 en provenance de l'appareil de commande d'état prêt 1090 décrit ci-dessous. La ligne 1190 est également connectee à une ligne 1205 qui va également-directement vers l'appareil de commande d'état prêt 1090. La porte NON ET 1195, par suite d'une réception simultanée de signaux vrais, fournit un signal sur une ligne 1210 vers les bornes d'échantillonnage S1G et S2G du démultiplexeur 1215. Le démultiplexeur 1215 est utilisé ici comme décodeur de traduction d'adresses en signaux de commande. La ligne 1210 est également connectée à une ligne 1220 connectée à l'appareil de commande d'état prêt 1090 pour la commande d'initialisation de décodage. Les bornes de données D1C et D2C d'entrée du décodeur 1215 sont reçues sur une ligne 1225 en provenance de l'appareil de commande d'état prêt 1090 qui indique que l'unité centrale 40 est dans l'état prêt pour la lecture de mémoire. Dans le décodeur de fonction 100, si la borne de sélection A du décodeur 1215 est choisie par un signal sur la ligne d'adresses 1132 correspondant à la ligne d'adresses 9 (Â9), alors l'ensemble de lignes de sortie 1Y est actionné à partir des bornes iYO, 1Y1, 1Y2 et 1Y3 correspondant aux lignes 1230, 1235, 1240 et 1245 respectivement. Les sorties 2Y sont sélectionnées par le signal en provenance de la ligne 1105 correspondant à la ligne d'adresses AO reçue à la borne B. Les sorties 2Y peuvent être obtenues à partir des bornes 2YO, 2Y1, 2Y2 et 2Y3 sur des lignes 1250, 1255, 1260 et 1265 respectivement. La ligne 1240 en provenance de la borne 1Y2 est connectée au circuit de retard prêt 1270 pour produire un signal de commande d'état prêt pour fournir une adresse dans le circuit OOIM 200 susmentionné. Les signaux en provenance des bornes 2Y1 et lYl sur les lignes 1255 et 1235 sont connectés à une porte NON ET 1275 pour fournir un signal sur une ligne 1280 vers le circuit de retard prêt 1270 par suite d'une réception simultanée de signaux d'entrée pour produire un signal de validation de lecture-prêt pour la mémoire rémanente 191. Les signaux des bornes 2Y3 et 1Y3 sur les lignes 1265 et 1245 sont connectés à une porte ET 1285 qui fournit, par suite de la réception simultanée de ces signaux, un signal sur une ligne 1290 qui est connecte à une première entrée d'une porte OU 1295.La porte OU 1295 fournit un signal sur une ligne 1300 par suite de la réception de l'un ou l'autre de ces signaux d'entrée à partir de la ligne 1290 ou d'une ligne 835 en provenance de la commande de canal d'adresses 150. Sur le démultiplexeur 1305 utilisé ici comme décodeur de façon identique au décodeur 1215, une ligne 1300 en provenance de la porte OU 1295 validera les bornes S1G et S2G correspondant aux entrées de l'échantillonnage 1 et de l'échantillonnage 2 respectivement de ce décodeur 1305, validant ainsi un fonctionnement parallèle de ce décodeur. La ligne 1265 envoie des entrées aux bornes d'entrée de données D1C et D2C. Les bornes D1C et D2C sont connectées en commun pour un fonctionnement immédiat sur l'un ou l'autre des deux ensembles de sorties sélectionnés du décodeur 1305. Les lignes A0 et A1 du canal d'adresses 86 en provenance du circuit de commande de canal d'adresses 150 sont utilisées pour sélectionner la borne A ou la borne B du décodeur 1305 pour fournir des sorties aux ensembles de sortie 1Y ou 2Y respectivement. Par suite de la sélection de la borne B pour les sorties 2Y, les bornes 2Y1 et 2Y2 fournissent des signaux sur des lignes respectives 1310 et 1315. Des signaux décodés sur la ligne 1310 agissent pour initialiser Accès direct en mémoire dans le module 10. Les signaux sur la ligne 1315 revalident un circuit temporisateur de contrôleur de séquence 105 (doit de chien-de-garde). Par suite de la réception simultanée du signal SYNC 1235 décrit précédemment et d'un signal de masse sur une ligne 1130, une porte ET 1335 fournit un signal sur une ligne 1340 à l'entrée D d'un registre à décalage bidirectionnel à 4 bits. Le registre à décalage 1345 est identique au registre à décalage 1185 et est utilisé comme bascule de type D. Un signal d'horloge de phase I à 2 mégacycles sur la ligne 220 est envoyé à la borne d'entrée d'horloge CLK du registre à décalage 1345. Un signal d'effacement sur la borne(CLR) est reçu sur la ligne 1165 décrite précédemment. La sortie de la bascule 1345 est obtenue à partir de la borne "Q" sur une ligne 1350 vers une porte ET 1355. La réception simultanée de signaux à partir de la ligne 1350 susdite et d'un signal de validation de lecture/ écriture en mémoire sur la ligne 1360 en provenance du module de carde d'état prêt 1090 fournit un signal sur une ligne 1365 en tant que signal dérivé de commande de canal de données pour la commande d'état prêt 1090. En relation avec les figures 13 et 14, il est représenté un circuit de commande d'état prêt 1090 qui fait partie du circuit de décodage de fonction 100 agissant pour produire des signaux de commande temporisés indiquant un état prêt de données au décodeur de fonction 100 lui-même et également au circuit de commande de canal de données 190 et à l'unité centrale 40.Des inverseurs 1430, 1435, 1440, 1445 et 1450 reçoivent des signaux d'entrée "DBIN" sur la ligne 285 indiquant que l'unité centrale 40 est prête à accepter des données,des signaux "MEMREAD" sur la ligne 377 indiquant un état de lecture de l'unité centrale 40, des signaux'9EMWRITE" sur une ligne 373 indiquant un état d'écriture de l'unité centrale 40, des signaux "READYENB" sur une ligne 387 indiquant que l'état prêt de l'unité centrale 40 a été validé, un signal "DELRDY" sur une ligne 1455 indiquant un état de retard d'état prêt temporisé à partir du module de retard d'état prêt 1270 respectivement.Les inverseurs 1430 et 1435 pour les signaux DBIN et MEMREAD agissent également pour recevoir des entrées de suppression d'accès direct en mémoire (DMA) sur des lignes 1460 et 1465 à partir des circuits à trois états 1470 et 1475 respectivement. Les circuits à trois états 1470 et 1475 ont chacun une entrée à la masse par une ligne 1480 et reçoivent un signal de commande par une ligne de commande 1485 à partir du module d'accès direct en mémoire (DMA) 10 pour indiquer que l'opération DMA a été excite. Les inverseurs 1430, 1435, 1440, 1445 et 1450, par suite de la réception de leurs signaux d'entrée respectifs fournissent un signal de polarité inversée sur des lignes 1490, 1495, 1500, 1505 et 1510 respectivement. Une porte ET 1515 reçoit des entrées à partir du signal de reconnaissance d'adresses d'entrée/sortie en provenance du circuit de décodage de fonction principal 100 sur une ligne 1085 et un signal de validation de mémoire prête sur une ligne 1495 à partir de la commande d'état prêt 1090. Par suite de la réception simultanee d'entrées sur la porte ET 1515, une sortie sur une ligne 1520 est fournie à une entrée d'une porte NON ET 1525. La porte NON ET 1525 reçoit également une entrée d'alimentation normale (PN) sur une ligne 1530, par l'intermé- diaire de l'appareil DMA 10 à partir d'un générateur PN 2105 décrit ci-après. Un inverseur 1535 reçoit le signal de retard SYNC sur une ligne 1205 en provenance du circuit de décodage de fonction 100 et en inverse la polarité pour fournir un signal de sortie 1540 vers une porte ET 1545.La porte ET 1545 reçoit également le signal "DBIN" susmentionné sur la ligne 1490 et, par suite de la réception simultanée de ces deux signaux, fournit sur une ligne 1550 des signaux à une entrée de la porte NON ET 1525. La porte NON ET 1525, par suite de la réception de signaux à toutes ses entrées ,fournira sur la ligne 980 un signal de commande pour les circuits à trois états 196 dans le circuit de commande de canal de données 150, agissant pour inhiber l'entrée de données des multiplexeurs 186A à 186D pendant une phase d'accès direct en mémoire (DMA). Les lignes de sortie 1495 et 1500 en provenance des inverseurs 1435 et 1440 sont connectés à des lignes 1555 et 1360 comme signaux de validation d'écriture et de lecture en mémoire, respectivement, vers le circuit de retard prêt 1270. Les lignes 1495 et 1500 sont également connectées à une porte OU 1560 qui, par suite de la réception de signaux sur ligne de ses entrées,fournit un signal sur une ligne 1565 vers une porte ET 1570. La ligne 1565 est également connectée à une ligne 1360 pour servir de signaux de validation de lecture ou d'écriture vers le circuit de décodage fonctionnel 100. La porte ET 1570, par suite de la réception simultanée de signaux sur la ligne 1565 et la ligne de reconnaissance d'adresses d > entrée/sortie 1085 en provenance du décodeur de fonction 100, fournit des signaux sur une ligne 1575. La ligne 1575 est connectée à une ligne 1200 pour commander la ligne de signal de synchronisation 1190 dans le décodeur de fonction 100.Une porte NON ET 1580 est connectée à ses entrées à la ligne 1575, à la ligne d'alimentation normale 1530 pour l'accès direct en mémoire 10 décrite ci-après,et à une ligne de validation d'état prêt 1505 en provenance de l'inverseur 1445. Par suite de la réception de signaux à toutes ses entrées, la porte NON ET 1580 fournit un signal sur une ligne 1585 comme un signal de commande d'état prêt pour un circuit à trois états 1655 décrit ci-après Une porte NON ET 1590 reçoit des signaux sur une ligne 1300 à partir du circuit de décodage de fonction indiquant la présence d'une adresse de commande décodée, sur la ligne 1510 en provenance de l'inverseur 1450, indiquant la présence d'un signal prêt retardé et sur une ligne 1205 en provenance du décodeur de fonction 100,indiquant un signal SYNC retardé.Par suite dela réception de signaux à toutes ses entrées, la porte NON ET 1590 fournit un signal par une ligne 1595 à une porte OU 1600. En conséquence, la porte OU 1600 fournit des signaux de sortie sur une ligne 1605 vers une porte ET 1610. En outre, un inverseur 1615 reçoit une entrée SYNC sur une ligne 1180 en provenance du décodeur de fonction 100 pour fournir un signal de polarité inversée sur une ligne 1620 vers une autre entrée de la porte ET 1610. Par suite de la réception simultanée de signaux sur ses entrées, la porte ET 1610 fournit des signaux sur une ligne 1625 à l'entrée D d'un registre à décalage 1630 utilisé comme bascule de type D, cette bascule 1630étant un registre à décalage bidirectionnel de type 74194. La bascule 1630 a une borne d'entrée d'horloge connectée à la ligne 220 qui estqle signal à 2 mégacycles de phase I et une borne CLR recevant un signal d'effacement à partir d'une ligne 1165 en provenance du décodeur de fonction 100.Par suite de la réception d'un signal de validation sur la ligne 1625 à son entrée "D", la bascule 1630 sera mise à l'état 1 de façon retardée d'une façon déterminée par l'horloge 220, pour fournir à sa borne 11Q" un signal prêt sur une ligne 1635 vers un inverseur 1640. La ligne 1635 est également connectée par une ligne 1645 à l'autre entrée de la porte OU 1600. Par suite de la réception d'un signal à partir de la bascule 1630, l'inverseur 1640 fournit par une ligne 1650 un signal vers lecircuit à trois états 1655 susmentionné. Le circuit à trois états 1655 reçoit un signal à partir de la ligne 1585 provenant de la porte NON ET 1580. Par suite de cette validation, le circuit à trois états 1655 fournit un signal sur une ligne 384 en tant que signal pret vers l'unité centrale 40.La ligne 1595 en provenance de la porte NON ET 1590 est connectée par une ligne 1660 à une entrée d'une porte OU 1665. Quand la porte OU 1665 reçoit ou bien un signal sur la ligne 1660 ou bien un signal SYNC retardé sur une ligne 1205, elle fournit un signal de sortie sur une ligne 935 vers la commande de canal de données 150 comme signal d'entrée pour un multiplexeur 920. Un inverseur 1670 agit pour recevoir un signal dérive du signal SYNC retardé à partir du décodeur de fonction 100 sur une ligne 1220 pour fournir une sortie de polarité inversée sur une ligne 1675 vers une porte ET 1680. La porte ET 1680, par suite de la réception de signaux sur la ligne 1675 et sur une ligne de signal d'écriture en mémoire 1555 fournira un signal logique vrai sur une ligne 1685 vers une porte OU 1690. La porte OU 1690 fournit un signal sur une ligne 1695 par suite de la- réception d'un signal sur la ligne 1685 ou d'un signal de compteur de bascule de stockage sur une ligne 1700 en provenance d'une bascule de type D 2595 décrite ci-après dans l'accès direct en mémoire 10 à une frequence d'un mégacycle. Une porte CU 1705 reçoit un signal sur la ligne 1695 ou un signal de lecture/ écriture en mémoire qui correspond au signal SYNC retardé sur la ligne 1365 en provenance du décodeur de fonction 100 pour fournir une sortie sur une ligne 1710 vers le multiplexeur 920 dans le circuit de commande de canal de données 150. Un sous-circuit supplémentaire du circuit de décodeur de fonction principal 100 est le module de retard prêt 1270 tel que représenté en figures 13 et 15 pour fournir des versions retardées du signal prêt et fournir un sous-ensemble retardé de plusieurs des signaux du circuit décodeur de fonction 100 et du circuit de commande d'état prêt 1090 vers la mémoire rémanente 191 et le circuit OOIM 200. Un inverseur 1715 reçoit un signal de départ de lecture matricielleenprovenance du décodeur de fonction 100 sur une ligne 1240 pour le module de lecture matriciel (non représenté) pour fournir une sortie inversée sur une ligne 1720 vers une porte OU 1725 et également sur une ligne 1730 vers une porte OU 1735. La porte OU 1735 reçoit un signal. d'initialisation de mémoire rémanente à partir des décodeurs de fonction 100 sur une ligne 1280.Par suite de la réception de signaux sur l'une ou l'autre de leurs entrées, les portes OU 1725 et 1735 fournissent des signaux sur leurs lignes de sortie respectives 1740 et 1745. Une porte OU 1750 reçoit un signal en provenance de la ligne 1745 et le renvoie sur une ligne 1755. Les portes OU 1725 et 1750 reçoivent également des signaux sur des lignes d'entre respectives 1760 et 1765. Les lignes 1740 et 1755, sont connectées aux bornes d'entrée "D" respectives d'une paire de registres à décalage bidirectionnels à 4 bits identiques 1770 et 1775, chacun étant du type 740194 et utilisés ici comme bascules de type D.Chacune des bascules 1770 et 1775 reçoit des signaux d'horloge à sa borne CLK sous forme d'un signal de phase I à 2 mégacycles sur la ligne 220 et des signaux d'effacement sur sa borne CLR respective par un signal de remise à zéro d'ensemble en provenance du circuit décodeur de fonction principal 100 sur la ligne 985. Les bascules 1770 et 1775 fournissent des données temporairement mémorisées à leur sortie "Q" sur des lignes respectives 1780 et 1785. Les lignes 1780 et 1785 sont respectivement connectées aux lignes 1760. et 1765 vers les secondes entrées des portes OU 1725 et 1750 respectivement. La ligne 1780 est également connectée à un inverseur 1790 qui fournit un signal de polarité inversée sur une ligne 1795 vers le circuit OOIM 200 et vers une entrée de porte ET 1800. La ligne 1785 est connectée à une porte ET 1805, à une porte ET 1810, et à la porte ET 1800 susmentionnée. La porte ET 1805 fournit une sortie sur une ligne 1806 par suite de la réception simultanée de signaux sur la ligne 1785 et sur une ligne de signal d'écriture en mémoire 1555 en provenance du sous-module de commande d'état prêt 1090. La ligne 1806 est connectée à une entrée de porte OU 1815 qui, elle-même, fournit un signal sur une ligne 1820 comme signal de validation de remise à zéro de la mémoire rémanente 191. La porte OU 1815 reçoit également une entrée de signal d'initialisation de la mémoire rémanente sur une ligne 1280 en provenance du décodeur de fonction 100.La porte ET 1800, par suite de la réception de signaux des lignes 1785 et 1795,fournit une sortie sur une ligne 1825 vers la porte OU 1830. La porte OU 1830 fournira alors une sortie sur une ligne 1455 en tant que signal de retard prêt vers le sous-module de commande d'état prêt 1090. La porte OU 1830 reçoit également un signal d'entrée de la ligne 1780 à partir de la sortie mémorisée de la bascule de type D 1770. La porte ET 1835 reçoit des signaux d'entrée sur la ligne 1840 de la porte ET 1810 et sur la ligne 1795 en provenance de l'inverseur 1790. Cette porte ET 1835, par suite de la réception simultanée de signaux à ses entrées, fournit à sa sortie des signaux sur la ligne 1845 vers la mémoire rémanente 191. Dans l'appareil d'accès direct en mémoire (DMA) 10 de la figure 16, un signal d'initialisation de rafraîchissement est fourni sur une ligne 1310 en provenance du décodeur de fonction 100 vers l'entrée d'un inverseur 2505. L'inverseur 2505 fournit un signal de polarité inversée sur une ligne 2510 vers une porte OU 2515. Les signaux de la ligne 2510 passent par la porte OU 2515 vers une ligne 2520 et l'entrée D d'un registre à décalage 2525 agissant comme bascule de type D. Le registre à décalage 2525 est un registre à décalage bidirectionnel à 4 bits de type 74194. Un circuit d'accusé de réception de maintien en provenance du module d'unité centrale 120 est envoyé par une ligne 475 à un inverseur 2530. L'inverseur 2530, fournit un signal de polarité inversée sur une ligne 2535 vers une entrée d'une porte ET 2540. La porte ET 2540, par suite de la réception de signaux sur la ligne 2535 et également sur une ligne 2545 décrite ci-dessnus fournit des signaux sur une ligne 2550 vers un registre à décalage 2555. Le registre à décalage 2555 est identique au registre à décalage 2525 et aqit éqalement comme bascule de tvPe D. Une porte OU 2560 aqit pour recevoir un siqnal d'initialisation de maintien sur une liqne 106 à partir du temporisateur de contrôleur de séquence 105, pour passer vers une ligne 2565. Un inverseur 2570, par suite de la réception des signaux en provenance de la ligne 2565 fournit un signal de sortie par une ligne 2575 vers une porte ET 2580.La porte ET 2580, par suite de la réception de signaux sur la ligne 2575 et sur une ligne 1310 en provenance du décodeur de fonction 100 fournit une sortie sur une ligne 2585 vers l'entrée D d'une bascule 2590, cette bascule étant une bascule de type D double, type 74H74. Un registre à décalage 2595 identique au registre à décalage 2525 ci-dessus est utilisé ici comme bascule de type D pour recevoir des signaux d'horloge à partir du signal de phase I à 2 mégacyclessur la borne CLR.Un signal d'effacement sur une borne CLR de cette bascule de type D est reçu sur une ligne 2605 en provenance du point milieu d'un circuit résistif 2600 comprenant une résistance de 492 ohms polarisée à +5 volts et une seconde résistance de 2,5 kohms à la masse La bascule de type D 2595 fournit à sa sortie Q sur la ligne 2610 un signal vers un inverseur 2615. Cet inverseur fournit un signal de polarité inversée sur une ligne 2620 qui le renvoie à l'entrée D de la bascule 2595 et sur une ligne 2625 connectée à l'entrée d'une porte OU 2630. La porte OU 2630 est connectée par sa sortie sur une ligne 2635 à l'entrée de la porte ET 2640.La porte ET 2640, par suite de la réception de signaux sur les lignes 2635 et 2645 fournit une sortie sur une ligne 2650 vers un registre à décalage 2655 agissant comme une bascule de type D identique au registre à décalage décrit précédemment 2525. Les signaux de sortie de la bascule 2655 sont connectés par une ligne 104 au temporisateur de contrôleur de séquence ce 50 et au circuit OOIM 200 à titre d'indication d'un fonctionnement DMA normal. La ligne 2660 est également connectée à une ligne 2665 constituant l'une des entrées de la porte OU 2630 mentionnée ci-dessus. Les bascules 2525, 2555 et 2655 reçoivent toutes des signaux d'effacement à leurs bornes CLR à partir de la ligne de remise à zéro générale 1165 en provenance du décodeur de fonction 100 décrit précédemment. Les bascules 2590, 2555 et 2655 reçoivent également des signaux d'horloge à leurs bornes CLK à. partir du signal de phase 2 à 2 mégacycles décrit précédemment sur une ligne 230. La bascule 2525 reçoit des signaux d'horloge à partir du signal de phase 1 exposé précédemment à 2 mégacycles sur la ligne 220. Cette bascule 2525 fournit à sa sortie Q sur une ligne 2545 un signal à 1'entrée de la porte ET 2540 mentionnée ci-dessus. La ligne 2545 est connectée à une ligne 2550 vers une porte ET 2670. La porte ET 2670 reçoit un signal de fin de rafraîchissement sur une ligne 2675 comme cela sera exposé ci-après. Par suite de l'arrivée simultanée des signaux d'entrée, la porte ET 2670 fournit des signaux sur une ligne 2680 à une porte OU 2515 comme cela a été mentionné. La ligne 2545 est également connectée à une ligne 2685 vers la porte OU 2560 susmentionnée. La bascule de type D 2595 décrite ci-dessus fournit des signaux sur une ligne 2610, mais également par la ligne 2690 connectée à la ligne 2610 des signaux vers une porte ET 2695,et par une ligne 2612 au circuit OOIM 200. La porte ET 2695 reçoit également un signal en provenance de la bascule de type D 2555 par une ligne 2645. Par suite de la réception simultanée de signaux sur les lignes 2690 et 2645, la porte ET 2695 fournit des signaux sur une ligne 1700 pour le sous-module de commande d'état prêt 1090 de façon à commander le circuit de commande de canal de données 150 pendant l'opération d'accès direct en mémoire. Une porte NON ET 2700 reçoit des signaux d'entrée à partir de la ligne 2645 en provenance de la bascule de type D 2555 et également à partir de la ligne 2610 en provenance du sous-circuit de générateur PN 2105 de la mémoire rémanente 191.Par suite de la réception simultanée de signaux sur les lignes 2160 et 2645, la porte NON ET 2700 agit pour fournir une sortie sur une ligne 1485 vers le circuit de commande d'état prêt 1090 en tant que pseudo-signal "DBIN* et signal de lecture en mémoire tel qu'exposé précédemment. La ligne 1485 est connectée à une ligne 820 qui est envoyée au sous-circuit de commande de canal dladressesl50. Le signal PN sur la ligne 2160, fourni par le générateur PN 2105 et reçu par l'appareil DMA 10, . est également envoyé par une ligne 1530 au sous-module de commande d'état prêt 1090 pour assurer la commande du circuit de commande de canal d'adresses 150 pendant le fonctionnement en accès direct en mémoire. Dans l'appareil accès direct en mémoire DMA 10 pour produire des adresses pour l'opération de rafraichissement DMA est prévue une paire de compteurs binaires identiques 2705 et 2710 qui sont connectés en série Chacun des compteurs binaires susmentionnés est un compteur binaire synchrone à haute vitesse à 4 bits du type 74161. En outre, chacun des compteurs 2705 et 2710 a son signal de remise à zéro d'ensemble reçu à sa borne MR par une ligne 2715 en provenance du point milieu d'un circuit résistif 2720. Ce circuit résistif 2720 comprend une première résistance de 492 ohms polarisée à +5 volts et une seconde résistance de 2,2 kohms à la masse. Les compteurs 2705 et 2710 reçoivent tous les deux à leurs bornes d'entrée d'horloge un signal d'horloge de phase 1 à 2 mégacycles à partir de la ligne 220.Les entrées ,PE de validation parallèle des deux compteurs 2705 et 2710 sont connectées à une ligne 2660 fournie par la bascule de type D 2655 susmentionnée. Les deux bornes d'entrée de validation de comptage (CET) des compteurs 2705 et 2710 sont reçues par des lignes 2725 et 2730 à partir des points milieu de circuits résistifs respectifs 2735 et 2740. Ces circuits résistifs 2735 et 2740 comprennent une première résistance de 492 ohms connectée à +5 volts et une seconde résistance de 2,2 kohms à la masse. Les registres à décalage identiques agissant en tant que bascules de type D 2525, 2555, 2655 et 2595 sont tous connectés au point milieu de réseaux résistifs identiques 2527, 2557, 2657 et 2597 apportant une,polarisation sur des lignes 2526, 2556, 2656 et 2596 par leurs bornes de décalage vers la droite et. vers la gauche So et S1, respectivement, pour un fonctionnement de décalage en parallèle. Chacun des réseaux résistifs 2527, 2557, 2657 et 2597 présente une première résistance de 492 ohms à +5 volts et une seconde résistance de 2,2 kohms à la masse. Les bornes de prépositionnement (Aà D) du compteur 2705 et la borne de prépositionnement (C-) du compteur 2710 sont toutes à la masse pour une initialisation à entrée basse ou "zéro". Les bornes de prépositionnement (A) et (D) du compteur 2710 reçoivent un signal de polarisation par une ligne 2730 en provenance du réseau résistif 2740 ci-dessus pour une initialisation d'entrée à haut niveau ou "un". En outre, la borne de prépositionnement B peut recevoir un signal sur une ligne 2745 qui est normalement polarisée par un contact au point milieu d'un circuit résistif 2750 comprenant une première résistance de 492 ohms à +5 volts et une seconde résistance de 2,2 kohms à la masse, pour une opération de lecture par accès direct en mémoire de 40 octets comme cela sera exposé ci-dessous.On notera que d'autre part, si la ligne 2745 était à la masse, alors une opération de lecture à accès direct en mémoire à 56 octets serait en conséquence sélectionnée. I1 faut également noter que la commutation à la masse pour le fonctionnement à 56 octets sur la ligne 2745 n'est pas représentée mais peut être réalisée sous forme d'une connexion à la machine hôte 30 ellememe. L'entrée parallèle de validation de comptage (CEP) du compteur 2705 reçoit un signal sur une ligne 2725 connectée au réseau 2735 ci-dessus, étant continûment mise en route. Une sortie de fin de comptage TC du compteur 2705, fournie sur une ligne 2755,envoie, quand elle est activée, un signal à la borne d'entrée parallèle de validation de comptage CEP du compteur 2710, d'où il résulte que le compteur 2705 valide le compteur 2710 après achèvement d'un comptage désiré prédéterminé. Au lieu d'une impulsion d'horloge de phase 1 de 2 mégacycles sur la ligne 220, une sortie de la borne QA du compteur 2705 peut être utilisée comme signal d'horloge pour le compteur 2710 pour le premier comptage d'une opération DMA, permettant ainsi une synchronisation simultanée des compteurs 2705 et 2710.Les bornes de sortie QB, QC et QD du compteur 2705 et les bornes de sortie QA, QB et QC du compteur 2710 correspondent à des adresses de rafraîchissement A0 à A5 désignées ici collectivement comme lignes 145 pour la sortie vers la commande de canal d'adresses 150. La sortie QD du compteur 2710 est utilisée comme une fin de signal de rafraîchissement DMA sur une ligne 2675 et est envoyée à la porte ET 2670 susmentionnée. Pour fournir une régulation en tension de la mémoire rémanente 191 est prévu un sous-circuit de celle-ci 1845 tel que représenté en figures 17 et 18, qui reçoit une tension continue à partir d'une source d'alimentation (non représentée) dans la machine hôte 30. Plus particulièrement, une alimentation continue à 17 volts en provenance de la source d'alimentation (non représentée) sur une ligne 1855 et fournit un module régulateur de tension 1860, type 723C, qui est un régulateur de tension de précision positif réglable. Ainsi, la ligne 1855 fournit une polarisation à.la borne de tension positive v et à la borne de tension de collecteur VC du module régulateur de tension 1860.Une ligne d'alimentation continue de +9 volts 1865 est prévue à partir de la source d'alimentation (également non représentée) par l'intermédiaire d'une porte à diode 1870 et sur une ligne 1875 connectée à la borne de détection de courant "CS" du régulateur de tension 1860. La ligne 1855 est également connectée à une résistance chutrice 1880 de 562 ohms et de là, par une ligne1885, à une diode de verrouillage à la masse 1890, type 1N5530C. La ligne 1885 est également connectée à une résistance chutrice 1895 de 953 ohms et de là, par une ligne 1900, à une résistance chutrice 1905 de 887 ohms. La résistancel905 fournit un signal sur une ligne 1910 connectée à une résistance chutrice à la-masse 1915 de 2,94 kohms et également à un condensateur de -dérivation mis à la masse 920 ayant une capacité de 0,0015 microfarads. La ligne 1910 est reliée à la borne de limitation de courant WCL" et à la borne de non-inversion "NINV" du régulateur de tension 1860. Entre le condensateur 1920 et la masse est connectée une ligne 1925 elle-même connectée à la borne d'entrée d'alimentation négative V- du régulateur de tension 1860.Entre les résistances 1895 et 1905 est prévue une ligne 1930 reliée à une diode de verrouillage à la masse 1935, de type 1N4577 et à- une résistance chutrice 1940 de 680 ohms. A la borpe opposée de la résistance 1940 est connecté un condensateur de couplage à la masse 1945 d'une capacité de 0,0015 microfarads. Une ligne 1950 est connectée d'une part entre la resis- tance 1940 et le condensateur 1945, d'autre part, vers la borne d'entrée de non-inversion NINV du régulateur de tension 1955. Entre le condensateur 1945 et la masse est prévue une ligne 1960 connectée à la borne de polarisation négative V- du régulateur de-tension 1955. La ligne 1855 est également connectée à une borne de polarisation positive V+ du régulateur 1955 par une ligne 1965. La ligne 1855 est encore connectée à une résistance chutrice 1970 de 100 ohms, elle-même connectée à une ligne 1975 vers I'entrée de polarisation de collecteur VC du régulateur de tension 1955. La ligne 1855 est encore connectée à un transistor de commutation PNP 1980, type 2N3467, vers son entrée d'émetteur. Le transistor 1980 est disposé pour recevoir à sa base la ligne 1975 qui est commune avec l'entrée VC du régulateur de tension 1955 et la résistance chutrice 1970.Le collecteur du transistor 1980 fournit sur une ligne 1985 des signaux d'alimentation régulés à partir de la borne de sortie de tension VOUT du régulateur de tension 1955. L'entrée d'inversion INV, du régulateur de tension 1955 est connectée à une borne de compensation de fréquence COMP par l'intermediaire d'une ligne 1990, d'un condensateur de couplage 1995 de 0,Oîiif et d'une ligne 2000. La ligne 1990 est connectée à l'interconnexion de résistances 2005 et 2010, la résistance 2005 ayant une valeur de 1740 ohms et étant à la masse et la résistance 2010 ayant ligne valéur de 1130 ohms. La résistance 2010 est connectée à son autre extrémité à la ligne 1985 susmentionnée. La ligne 1985 est en outre connectée par un condensateur de dérivation à la masse 2015 ayant une valeur de 2,2 microfarads. La ligne 1985 sert de source de tension de 10 volts continus pour un circuit VBATT 227 décrit ci-après. La ligne 1865 est connectée au collecteur d'un transistor de commutationNPN 2020 (type 2N3725) dans des buts de polarisation. Une ligne 2028 va de la borne de sortie de tension VOUT du régulateur de tension 1860 à une résistance chutrice 2030 de 100 ohms sur cette ligne 2028 et de là par une ligne 2035 à la base du transistor 2020. La ligne 1865 est également connectée à un condensateur de dérivation à la masse 2040 d'une valeur de 2,7jif et également au collecteur d'un transistor NPN de commutation 2045, type 2N3772. Après le condensateur a la masse 2040, la ligne 1865 sert de source-de tension de 9 volts continus pour le générateur d'alimentation normale (PN) 2105 décrit ciaprès. Le régulateur de tension 1860 agit également pourfournir à sa borne de compensation de fréquence COMP sur une ligne 2050 des signaux à un condensateur de couplage 2055 de 0,47 iif et de là sur une ligne 2060 à la borne d'entrée d'inversion INV du régulateur de tension 1860. Entre la borne INV et le condensateur 2055 est connectée une ligne 2065 vers une résistance chutrice 2070 de 680 ohms, qui fournit à son tour sur une ligne 2075 une tension continue de +5 volts à un générateur BPN 2165 décrit ci-après. Une résistance chutrice 2080 d'une valeur de 1 kohm est disposée entre les lignes 2035 et 2075. Une résistance chutrice 2085 d'une valeur de 75 ohms est disposée entre l'émetteur du transistor 2020 et la ligne 2075 également. L'émetteur du transistor 2020 est connecté à la base du transistor 2045 par une ligne 2090. L'émetteur du transistor 2045 est connecté par une ligne 2095 à la ligne 2075. Un condensateur de dérivation mis à la masse 2100 d'une capacité de 3,3 microfarads est connecté à son extrémité opposée toujours à la ligne 2075. Sur la ligne 1885, un condensateur de dérivation mis à la masse 2105 d'une valeur de 2,7 microfarads, destiné à la suppression du bruit est connecté à cette ligne. Un sous-circuit supplémentaire de mémoire rémanente 191 comprend le générateur d'alimentation normale 2105 des figures 17 et 19, qui est adapté à recevoir un signal d'alimentation continu à 9 volts à partir du régulateur de tension 1845 sur la ligne 1865 décrite ci-dessus. Cette ligne 1865 est connectée à une paire de résistances chutrices 2110 et 2115 de 10 kohms et de 3,3 kohms respectivement. Le sous-circuit de générateur PN 2105 reçoit également un signal normal d'alimentation inversé mémorisable et retardé à partir du circuit principal de mémoire rémanente 191 décrit précédemment sur une ligne 2120, reçue par une porte à diode 2125.La porte à diode 2125 est connectée par une ligne 2130 à la base d'un transistor de commutation NPN 2135, type 2N23r,9. Entre la porte à diode 2125 et la base du transistor de commutation 2135, sur la ligne 2130, est connectée la résistance chutrice 2110. Le transistor de commutation 2135 est connecté par son collecteur à la résistance chutrice 2115 et par son émetteur à une porte à diode 2140. La porte à diode 2140, sort sur une ligne 2145 vers une résistance chutrice à la masse 2150 d'une valeur de 1 kohm et également vers la base d'un transistor de commutation NPN 2155, type 2N236SA. Le transistor de commutation 2155 a son émetteur à la masse et son collecteur fournissant un signal d'alimentation normal (PN) sur une ligne 216C vers le circuit principal de mémoire rémanente 191. Un autre sous-circuit de la mémoire rémanente 191 est le sous-circuit récepteur d'alimentation normale de batterie (BPN) 2165 des figures 17 et 20. Le sous-circuit récepteur EPN 2165 reçoit sur une paire de lignes 2170 et 2175 le signal d'alimentation normale d'entrée en provenance d'une source d'alimentation de la machine hôte 30 (non représentée) indiquant que la condition d'alimentation se trouve dans les limites relatives d'une norme prédéterminée à tout instant donné. Ces lignes 2170 et 2175 sont connectées respectivement à des résistances chutrices 2180 et 2185 de 75 ohms chacune. Ces résistance chutrices 2180 et 2185 sont connectées par des lignes 2190 et 2195 aux entrées d'anode et de cathode respectivement Il et I2 d'un coupleur optique 2200, type HP 5082-4361.Ce coupleur 2200 est une porte à couplage optique à haute vitesse, sa fonction étant d'éliminer les bruits transitoires en provenance de la machine hôte 30. Les lignes 2190 et 2195 sont interconnectées par un condensateur tampon 2205 de 0,01 microfarad. Egalement, en parallèle avec le condensateur 2205 se trouve une diode de verrouillage 2210. Une polarisation de +5 volts continus pour le coupleur 2200 est fournie par une ligne 2075 en provenance du régulateur de tension 1845 décrit précédemment sur la borne d'alimentation de tension VC. Une référence de masse pour le coupleur optique est assurée au niveau d'une borne GND sur une ligne 2215. Un condensateur de dérivation à la masse 2220 de 0,1pf est prévu pour éliminer les transitoires sur la ligne 2075. Le coupleur optique sort sur une borne VO par une ligne 2225 connectée à l'émetteurd'-n transistor de commutation 2235 de type NPN, modèle 2N2219A. La ligne 2230, en provenance de la borne de tension d'entrée de validation VE du coupleur 2200 est connectée au point milieu d'une paire de résistances formant un réseau résistif 2240, la première résistance, de 492 ohms,étant polarisée à +5 volts et la seconde résistance de 2,2 kohms étant à la masse. La ligne 2075 est également connectée à une résistance chutrice 2245 de 3 kohms qui fournit un signal sur une ligne 2250'utilisée pour polariser la base du transistor de commutation 2235. Une ligne de commande d'alimentation normale inversée (PN) 2265, telle qu'obtenue à la sortie du circuit de mémoire rémanente 191 décrit ci-aprês, est reçue à partir d'une paire de lignes connectées en commun, la première étant reliée à une résistance chutrice de polarisation 2260 de 2 kohms et la seconde au collecteur du transistor de commutation 2235. Dans la mémoire rémanente 191, un autre circuit comprend le sous-circùit 2270 de tension de batterie (VBATT) des figures 17 et 21, agissant comme alimentation de maintien, alimenté par une batterie de 10 volts continus, rechargeable classique (non reprS- sentée) quand la tension de ligne normale est en défaut. Une tension continue normale de 10 volts est fournie à partir du régulateur de tension 1845 sur une ligne 1985 par l'intermédiaire d'une diode 2275, vers une ligne 2280 allant vers le circuit principal de mémoire rémanente 191.La ligne 2280 est connectée à un circuit accordé pour réduire les ondulations comprenant une résistance à la masse 2285 de 10 kohms et un condensateur à la masse 2290 de O,Olpf. La ligne 1985 est également connectée par une ligne 2295 à une diode 2300 qui, par une ligne 2304 et une ligne 2305, alimente le circuit principal de mémoire rémanente 191. Au-deld de la connexion d'une ligne 2325 et de la ligne 2304 est connecté un condensateur de dérivation à la masse 2330 de O,lf. La batterie rechargeable (mentionnée ci-dessus et non représentée) a sa borne de connexion négative V- reliée par une ligne 2235 à la masse et sa borne d'alimentation positive V+ connectée par une ligne 2240 à l'intersection entre des diodes 2315 et 2320. Comme cela sera exposé en détail ci-après, la batterie rechargeable (non représentée) agit pour remplacer la source de polarisation sur la ligne 1985 dans des cas de chute de tension. Ainsi, une alimentation de tension limitée de secours est disponible pour la mémoire rémanente 191 pendant une durée finie pour traiter les instructions d'accès correctes et préserver les contenus de la mémoire rémanente 191. Dans la mémoire rémanente 191 de la figure 17, constituant ici le circuit principal, le signal d'alimentation normale inversé sur la ligne 2265 en provenance du récepteur BPN 2165 est transmis à une entrée d'une porte NON ET 2345 qui est une porte NON ET CMOS à quatre bornes du type 4OllA. La porte NON ET 2345 est interconnectée avec une porte NON ET 2350 pour fournir la fonction d'une bascule de stockage quand cela est nécessaire en tant que partie du circuit de protection pour la mémoire rémanente 191, la porte NON ET 2350 étant identiqueà la porte 2345, les portes de bascule de stockage 2345 et 2350 étant prévues pour traiter 1' accès en cours dans un cas de chute d'alimentation de ligne. Des signaux d'alimentation normale inversés sur la ligne 2265 sont reçus à la borne d'entrée de la porte NON ET 2345. Un signal de validation de remise à zéro provenant du sous-circuit de retard prêt 1290 est reçu sur une ligne 1820 par l'inverseur 2355 qui fournit une sortie à l'inverseur 2360, ces inverseurs 2355 et 2360 servant ensemble de tampon pour les signaux en provenance de la ligne 1820. L'inverseur 2360 est connecté par une ligne 2365 à l'une des bornes entrée de la porte NON ET 2350. Un signal d'alimentation continue de 10 volts est reçu sur une ligne 2305 en provenance du souscircuit VBATT 2270 pour être envoyé comme signal de commande aux portes NON ET 2345 et 2350 ainsi qu'à une porte NON ET 2370. On notera que la porte NON ET 2370 est identique à la porte NON ET 2345.Un signal continu de validation de la mémoire rémanente en provenance d'un commutateur non représenté est reçu sur une ligne 2375 chaque fois que l'on souhaite que la mémoir? rémanente 191 soit mis en service. Le signal sur la ligne 2375 est envoyé à une porte NON ET 2380 qui est identique à la porte NON ET 2345. La porte NON ET 2380 reçoit également un signal d'alimentation de 10 volts en provenance de la ligne 2305 susmentionnée. Un signal de validation de pastille (CE) pour le sous-circuit de retard prêt 1270 est reçu sur une ligne 1840 et envoyé à un circuit tampon 2395, de type 7417, puis, par une ligne 2400 à une entrée de la porte NON ET 2380.La porte NON ET 2380, fournit à sa sortie, par suite de la réception simultanée de signaux à ses entrées, un signal vers un inverseur 2385 lui-même connecté par une ligne 239Q à l'une des entrées de la porte NON ET 2370. Les portes NON ET interconnectées 2345 et 2350 qui agissent comme une bascule de stockage en cas d'alimentation anormale sont connectées par une ligne 2405 à une entrée de la porte NCNET 2370. Ces portes NON ET 2345 et 2350 sont également connectées par une ligne 2410 à un circuit à trois états 2415 qui fournit à sa sortie un signal stocké inversé et retardé du signal d'alimentation normale ci-dessus sur une ligne 2120 vers le sous-circuit de générateur PN 2105. La porte NON ET 2370 fournit, par suite de la réception simultanée de signaux à ses entrées,des signaux sur une ligne 2420 vers un circuit à trois états 2425 lui-même connecté à un second circuit à trois états 2430. Le circuit 2430 fournit sur une ligne 2435 le signal de validation de pastille (CE) pour la mémoire rémanente comme on le verra ci-après.Un signal de validation de lecture en provenance du sous-circuit de retard prêt 1270 sur une ligne 1806 est envoye à un circuit tampon 2440 dont la sortie est connectée par une ligne 2445 à un circuit à trois états 2450. Le circuit à trois états 2450 agit pour fournir sur une ligne 2455 un signal de validation de lecture/écriture (R/W) pour la mémoire rémanente 191 comme on le verra ci-après. La porte NON ET 2380, les circuits à trois états 2385, 2450, 2425 et 2415 et la borne d'entrée d'alimentation VS des mémoires à accès aléatoire ou mémoiresvives2480A-H décrites ci-après reçoivent également des signaux de polarisation sur leurslignesde commande à partir d'une ligne 2305 portant un signal continu de 10 volts de façon semblable à ce qui a été mentionné pour les portes NON ET 2370, 2345 et 2350 ci-dessus. Une polarisation de batterie sur une ligne 2305 a pour but de recevoir suffisamment d'alimentation pour sauvegarder les données en cours dans la mémoire rémanente dans un cas de chute d'alimentation comme cela sera décrit ci-après. Un signal de polarisation séparé de 10 volts continu en provenance du souscircuit VBATT 2270 est fourni sur une ligne 2280 à chacune des lignes de canal de données 195A-B vers chacune des lignes de canal d'adresses 86 et vers les lignes de signal susmentionnées 1806 et 1845 par l'intermédiaire de résistanceschutrices 2460A-T de 2 kohms. En outre, pendant une absence d'alimentation, la ligne de polarisation 2280 passera à bas niveau tandis que la ligne de polarisation 2305 restera à haut niveAu pour alimenter les RAM décrites ci-après dans la mémoire remanente 191 comme cela sera exposé ci-après. Avant de recevoir les signaux de polarisation par I'intermédiaile des résistances de polarisation 2460A-Q, chacune des lignes de canal de données 195A-B et des lignes de canal d'adresses 86 est connectée par un inverseur 2465A-Q qui, lulmême fournit un signal de polarité inversée à chacune des lignes de sortie respectives, ces lignes de sortie étant désignées par 2470 pour les lignes de canal de données 195A et 195B et par 2475 pour les lignes de canal d'adresses 86.On notera que les lignes 2445, 2400, 2375 et 2365 sont de même polarisées par des résistances de 2 k ohms 2460R-V. La ligne DO du canal de données 2470 est reliée à la borne d'entrée D1 d'une mémoire à accès aléatoire (R 61) 2480A qui est du type RAM statique S2222.Les données D1 du canal de données 2470 sont connectées à la borne d'entrée D1 de la RAM 2480 B, les données D2 du canal 2470 à la borne d'entrée D1 de la RAM 2480C, D3 du canal 2470 à D1 de la RAM 2480D, D4 du canal 2470 à Dl de la RAM 2480E, D5 du canal 2470 à D1 de la RAM 2480F, D6 du canal 2470 à D1 de la RAM 2480G et D7 du canal 2470 à l'entrée D1 de la RAM 2480H. Les lignes d'adresses A0 à A8 du canal d'adresses 2475 sont connectées en parallèle à chacune des RAM 2480A à H comme entréesde lignes d'adresses vers les bornes A0 et A8.La ligne 2455 en provenance du circuit inverseur à trois états 2450 susmensionné est connectée à chacune des bornes d'entrée de lecture/écriture (R/W) de chacune des RAM 2480A-H. La ligne 2435 du circuit à trois états 2430 mentionné ci-dessus est connectée à chaque borne d'entrée de validation de pastille (CE) de chacune des RAM 2480A-H. Les sorties de canal de données sur les lignes 2485 en provenance de chacune des bornes de sortie DO des RAM 2480A-H sont respectivement connectées aux lignes de données DO à D7. La polarisation de chacune des lignes de canal de données 2485 se fait par une résistance de 10 k ohms polarisée à + 5 volts pour chacune de ces lignes, au moyen de réseaux résistifs respectifs 2490A-H. Les circuits à trois états servant de tampon 2495A-H reçoivent leur signal de polarisation continue sur une ligne de commande 2500 à partir d'une alimentation de +5 volts (non représentée) leur permettant de sortir sur des lignes de canal de données 192A-H correspondant aux lignes de donnees DO à D7 respectivement. Le module de circuit de surveillance de défauts, ou de chien-de-gàrde, ou ençore de contrôleur de séquence (WDT) 105 dans le circuit IOPM 90 de la figure 24 est un dispositif de diagnostic pour surveiller périodicuement le fonctionnement de l'appareil d'accès direct en mémoire 10 pour indiquer les pannes du contrôleur 20 ou des erreurs de programmation mises en évidence par la lecture fonctionnelle par l'unité centrale 40 de la mémoire de programme 175.Le temporisateur du module 105 comprend un compteur binaire 2900 recevant un signal d'horloge de 154 kilocycles sur une ligne 2905 à partir d'une source non représentée vers une borne 'wCLK". Le compteur binaire est du type 4020A ayant une sortie d'une période de 25ms sur une ligne 2910 à sa borne de sortie 212 Le compteur 2900 est remis à zéro par sa borne "CLR" par un signal sur une ligne 2915 comme cela sera expose ci-après.La ligne 2915 est polarisée par le point milieu d'un circuit résistif 2920 comprenant une première résistance de 2,2 kohms à +5 volts et une seconde résistance de 490 ohms à la masse Si le compteur binaire 2900, après avoir reçu les signaux d'horloge sur la ligne 2905 ne reçoit pas de signal de remise à zéro à partir de la ligne 2915 après 25 ms, alors il fournit un signal par une ligne 2910 vers un inverseur 295. L'inverseur 2925 est connecte par une ligne 2930 à un inverseur 2935 ayant pour sortie une ligne 2940. Un signal de polarité inversée fourni par l'inverseur 2935 sur la ligne 2940 est reçu par une porte OU 2945 pour être envoyé-sur une ligne 2950. Les signaux sur la ligne 2959 sont reçus par une porte OU 2955 sortant sur une ligne 2960. Un registre à décalage bidirectionnel à 4 bits, de type 74194, utilisé ici comme bascule de type D 2965 reçoit à sa borne D les signaux sur la ligne 2960 pour mettre-en route cette bascule 2965. La bascule 2965 agit comme bascule de défaut au dispositif de bascule de stockage chaque fois que le temporisateur ou compteur 2900 indique une condition de défaut du dispositif. La bascule de type D 2965 reçoit à son entrée 'lCLK" des impulsions d'horloge de phase à une vitesse de 2 mégacycles sur la ligne 220 décrite précédemment. La bascule 2965 est remise à zéro à sa borne "CLR" par le signal de remise à zéro du dispositif sur la ligne 1165 également décrite précédemment.Une fois mise en route, la bascule 2965 fournit un signal à sa borne Q sur une ligne 2970. La ligne 2970 est connectée d'une part à une ligne 106 pour l'appareil d'accès direct en mémoire 10 de façon à l'activer par suite de l'apparition dlun défaut comme cela a été décrit précédemment et d'autre part par une ligne 2975 à une porte OU 2980. Par suite de la réception d'un signal, la porte OU 2980 envoie des signaux sur une ligne 2985 vers une porte OU 2990 puis sur une ligne 107 vers le circuit OOIM 200 décrit précédemment dans le but d'arrêter le fonctionnement de la machine hôte 30 par suite de la détection d'un état de défaut. Pour une indication de défaut indépendante vers la machine hôte 30 par l'intermédiaire d'un commutateur d'un panneau de commande (non représente) un signal doit être reçu sur une liqne 2995 à partir du commutateur de panneau de commande et envoyé à une porte ET 3000. La ligne 2995 est polarisée par une connexion au point milieu d'un circuit résistif 3005 identique au circuit 2920 décrit ci-dessus. Par suite de la réception simultanée de signaux à ses entrées par la porte ET 3000,d'une part par la ligne de panneau de commande 2995 et d'autre part par la ligne de remise à zéro du dispositif 1165, toutes deux décrites précédemment, un signal est fourni sur une ligne 3010 vers un inverseur 3015.L'inverseur 3015 fournit en conséquence un signal d'inversion de polarité sur une ligne 3020 à la porte OU décrite précédemment 2980 d'où il résulte que ce signal est ensuite traité de la façon déjà décrite. Le compteur binaire 2900 sera normalement remis à zéro s'il n'existe pas de défaut dans le dispositif par réception d'un signal à partir de la porte OU 3025 sur la ligne. 104 décrite précédemment indiquant qu'un etat normal d'accès direct en mémoire est en train d'être réalisé dans l'appareil 10. La porte OU 3025 reçoit également sur une ligne de masse 3030 un signal faux continu de non fonctionnement et de non activation. La porte OU 3025, par suite de la réception d'une entrée vrai sur la ligne lu 4, envoie un signal sur une ligne 3030 vers une porte OU 3035 connectée à sa sortie à une ligne 3040. La ligne 3040 actionne une porte OU 3045 pour fournir un signal de remise à zéro sur la ligne 2915 précédemment décrite vers le compteur binaire 2900.D'autre part, une remise à zéro anormale pour le compteur 2900 peut être actionnée, quand on le souhaite-,par un commutateur de panneau de commande non représenté par l'in- termédiaire d'une ligne 3050. Cette ligne 3050 est polarisée par connexion au point milieu d'un circuit résistif 3055 identique au circuit 2920 précédemment décrit. Des signaux sur la ligne 3050 sont reçus à l'entrée d'un inverseur 3060 qui fournit un signal de polarité inversée par une ligne 3065 vers une porte OU 3070. Une remise à zéro anormale pour le compteur 2900 peut également être effectuée par réception d'un signal de commande de l'unité centrale 40 à partir du décodeur de fonction 100 sur la ligne 1160 précédemment décrite vers la porte OU 3070.Après réception de l'une ou l'autre de ces entrées par la porte OU 3070, celle-ci fournit un signal quand la ligne 3075 vers la porte OU 3035 décrite précédemment pour effectuer le traitement exposé précédemment. La bascule de détection de défaut 2965 peut également être mise en route par une commande de l'unité centrale 40 indiquant un défaut détecté par le programme de fonctionnement. Un signal d'état précédemment décrit en provenance du décodeur de fonction 100 sur une ligne 1315 indiquant un besoin de mise en route de la bascule de défaut 2965 est envoyé à l'entrée D d'une bascule de type D 3080 identique à la bascule 2965. Cette bascule 3080 reçoit les signaux d'horloge à sa borne CLK par un signal de phase 1 de 2 mégacycles sur la ligne susdite 220, et une remise à zéro sur la ligne susdite 1165. Après avoir été mise en route, la bascule 3080 fournit,à partir de sa borne Q, un signal sur une ligne 3085 vers un inverseur 3090 et une ligne 3095. L'inverseur 3090 agit pour fournir des signaux sur une ligne 3100 vers une entrée d'une porte ET 3105 et, par une ligne 3110,vers une entrée d'une porte ET 3115. Les signaux sur la ligne 3095 sont envoyés à une porte ET 3120 pour fournir sur une ligne 3122 des signaux à une porte OU 3130. Par suite de la réception simultanée de signaux du canal de données 195A sur la ligne D1, à partir du canal de commande de données 150 et d'un signal de commande d'unité centrale sur la ligne 3110, au niveau des entrées de la porte ET 3115, cette porte ET 3115 fournit des signaux par la ligne 3117 à la porte OU 2945 susdite, et de là à la bascule de défaut 2965. La réception simultanée d'un signal DO en provenance du canal de données 195A etd'un signal de commande d'unité centrale sur la ligne 3100 par la porte ET 3120 valide la sortie de celle-ci sur une ligne 3122,droit il résulte que le circuit 2900 est mis en remise à zéro indéfinie et que le circuit de détection de défaut est verrouillé jusqu'à ce que le signal de canal de données DO soit supprimé. La porte OU 3130 reçoit alternativement des signaux de la porte ET 3105 et de la porte ET 3120 sur des lignes 3125 et 3122 respectivement, pour fournir sur une ligne 3135 des signaux à une bascule de type D 3140 qui est identique à la bascule 3080. La bascule 3140 reçoit des signaux d'horloge à sa borne CLK par le signal de phase 1 à 2 mégacycles sur la ligne 220 et des signaux de remise à zéro sur sa borne CLR par la ligne 1165.Par suite d'une mise en route de la bascule 3140, celle-ci fournit à partir de sa borne "Q" des signaux à la porte OU 2990, à la porte OU 3045 et à la porte ET 3120 par des lignes 3145, 3155 et 3150 respectivement. Dans le module d'isolateur optique d'entrée (IOIM)182 du circuit IOPM 90, représenté en figure 22, le couplage optique est fourni pour assurer un isolement électrique entre le contrôleur muni d'un écran électromagnétique 20 en tant que récepteur et les registres de commande de la machine-hôte 30 (non représentés) en tant qu'émetteur, minimisant ainsi les bruits transitoires ou les empêchant d'entrer dans l'environne- ment protégé du dispositif de commande 20. On notera, que dans une variante de réalisation, un module de lecture en matrice peut être interposé entre le module IOIM 182 et les registres de commande (non représentés) de la machine hôte 30 pour servir d'interface.Les signaux de canal de données DO à D7 sont reçus sur un câble blindé 193B à partir des registres de commande spatialement éloignés de la machine hôte 30 vers le module IOIM 182 du dispositif de commande 20. On notera que les registres de commande de la machine hôte 30 peuvent avoir leurs lignes de sortie, leurs éléments de commande d'isolateur optique et d'émetteur (non représentés) similaires à ceux décrits ci-après pour le module OOIM 200 sous la forme de circuits 2860 et de réseaux résistifs 2870.Chacune des lignes de canal de données 193B pour les données DO à D7 comprend une boucle de deux lignes qui sont interconnectées par une dipode de charge polarisée en direct 2800A à 2800H qui marque le début spatial du blindage électromagnétique du dispositif de commande 20 en ce qui concerne les signaux envoyés ou reçus par la partie d'isolement du module IOIM 182. Les bornes des diodes 2800A à 2800H sont connectées à un isolateur optique respectif 2805A à 2805H. Chacun des isolateurs optiques est du type HP. 5082-4361, c'est-à-dire une porte couplée optiquement à haute vitesse. Les isolateurs optiques 2805A à 2805H agissent pour supprimer les bruits transitoires du module de lecture matriciel (non. représenté) servant d'interface avec les détecteurs de la machine hôte 30 (également non représentée) en les isolant électriquement dans une transmission optique ou similaire. Les signaux de sortie des isolateurs optiques 2805A à 2805H sont transmis par des lignes de canal de données 2810A à 2810H aux points milieux de réseaux résistifs respectifs 2815A à 2815H. Ces réseaux 2815A-H comprennent chacun une première résistance de 492 ohms polarisee à +5 volts et une seconde résistance de 2,2 kohms à la masse. Les signaux de canal de données DO à D6 sont ensuite envoyés aux lignes respectives 185H à 185B respectivement vers la commande de canal de données 150 décrite précédemment. Les lignes de données 2810A à 281 OH sont toutes connectées à des lignes 2820A à 2820H vers des bornes DO à D7. Les lignes 2820A à 282OH sont alors reçues comme entrées aux bornes D7 à DO respectivement d'un multiplexeur 2825. Le multiplexeur 2825 est un multiplexeur à 8 entrées et une sortie de type 74151. La borne d'entrée de validation 'XS" du multiplexeur 2825 est mise à la masse pour qu'il fonctionne en continu. Le multiplexeur 2825 agit également pour fournir sur une ligne 185A en tant que négation logique en provenance de la borne"Y",un signal de canal de données D7. Les bornes d'entrée de sélection A, B et C sont connectées à des lignes d'entrée 2830A à 283 OC d'un multiplexeur 2835 décrit ci-après. On notera que le multiplexeur 2835 est du type 74157.La borne d'entrée de sélection commune "S" du multiplexeur 2835 reçoit comme entrée un signal de présence ou d'absence d'adresse A8 sur une ligne 816 à partir du dispositif de commande de canal d'adresses 150.L'entrée. de validation active à bas niveau est reçue à la borne "E" du multiplexeur 2835 et mise à masse pour une validation en continu. Des signaux d'adresses logiquement inversés AO-A2 en provenance du circuit de commande de canal d'adresses 150 sont reçus sur les lignes 833 pour être envoyés à des inverseurs respectifs 2840 -C . Des sorties inversées en polarité des inverseurs 2840A-C sont envoyées sur des lignes 2845A-C vers les bornes d'entrée zéro ou "O" du multiplexeur 2835. Des signaux d'adresses logiques non inversés AO-A2 en provenance du canal de commande d'adresses 150 sont reçus sur des lignes 816 pour être envoyés aux bornes d'entrée "1" du multiplexeur 2835 Les multiplexeurs 2825 et 2835 agissent pour sélectionner des bits ou des octets logiques pour le canal de données vers l'unité centrale 40. En tant que tel, le multiplexeur 2835 reçoit des entrées toutes égales à 1 en provenance des lignes 816 correspondant aux adresses AO à A2, et ainsi le mode par octet est sélectionné, autrement le mode par bit est promptement sélectionné. Quand le mode par octet est sélectionné, la ligne 281 OH correspondant au signal de canal de données D7 sera transmise par l'intermédiaire du multiplexeur 2825 pour être envoyéeen sortie sur le canal de données D7, ligne 185A. Autrement, des signaux d'adresses AO à A2, tels qu'interprétés par le multiplexeur 2835 et tels qu'envoyés aux entrées de sélection A à C du multiplexeur 2825, déterminent quel signal de canal de données DO à D7 doit etre réinterprété par le multiplexeur 2825 sur la ligne 185A comme étant D7 pour le fonctionnement en mode par bit. Pour compléter le module IOIM 182 est prévu un module d'isolateur optique de sortie (OOIM) 200 tel que représenté en figures 23A et 23B, prévu dans le circuit IOPM 90. Le couplage optique est assuré par le module OOIM 200 pour une transmission par la partie d'émetteur de 1'00IM 200 décrit ci-après de signaux par l'intermédiaire d'un câble blindé au moyen du dispositif de commande électromagnétiquement blindé 20 et une réception isolée électriquement des signaux par la partie de récepteur ou d'isolateur optique du module OOIM 200 décrit ci-après pour un transfert vers des registres de commande adjacents (non représentés) mentionnés ci-dessus dans la machine hôte 30, éliminant ainsi les bruits transitoires produits dans la machine hôte 30 et ailleurs pour les empêcher d'affecter les registres de commande non protegés par ailleurs (non représentés). Les lignes de canal d'adresses 86 A3 à A7 sont reçus à partir de la - commande de canal d'adresses pour être envoyées à des portes OU respectives 2850A-E indiquant que des données adressées doivent être reçues à partir du module de lecture matriciel (non représenté) pendant une opération de lecture correspondante. Les portes OU 2850A à 2850E reçoivent également une autre entrée sur une ligne 1795 à partir du module de retard prêt 1270 en tant que signal prioritaire pour indiquer qu'une opération de lecture d'ensemble de toutes les adresses de données dans le module de lecture matriciel (non représenté) est requise pour une mémorisation dans la mémoire rémanente 191. Les portes OU 2850A à 2850E agissent pour fournir sur des lignes 2855A à E des signaux aux inverseurs 2860A à 2860E, ces inverseurs étant chacun des registres inverseurs de type 7416. Les inverseurs 2860A-2860E fournissent un signal de polarité inversée sur des lignes de sortie 2865A-E vers des circuits résistifs 2870A-E pour polariser ces lignes. Les circuits résistifs 2870A-E comprennent chacun une première branche de polarisation 2875A2875E et une seconde branche de polarisation 2880A-2880E.La première branche de polarisation 2875A-E comprend, en série une première résistance de 2 kohms, une connexion à une source de polarisation de +5 volts et une seconde résistance de 220 khoms. La seconde branche de polarisation 2880A-E comprend une résistance de 220 kohms. Les premières et secondes branches de polarisation 2875A-E, 2880A-E fournissent un trajet de signal en boucle pour les lignes d'adresses A3 à A7 en provenance du module IOPM 90 en lui-même par l'intermédiaire d'un câble blindé vers un isolateur optique disposé spatialement de façon relativement éloignée 2890A-H comprenant une diode de verrouillage 2885A-E entre ses bornes d'entrée. Chacun des isolateurs optiques 2890A-E est du type HP5082-4361.Les isolateurs optiques 2870A-E sont fonctionnellement adjacents aux registres de commande susmentionnés (non représentés) de la machine hôte 30 pour leur envoyer une ligne de canal d'adresses 87. Les lignes de canal de données 195A-B pour les données DO à D7, telles que reçues à partir de la commande de canal de données 190,sont envoyées à leurs circuits tampons respectifs 2860F-M. Chacun des circuits tampons 2860F-M est un tampon de type 7417. Les circuits tampons 2860F à M sont connectés par des lignes 2865F à M & des réseaux de polarisation résistifs 2870F à 2870M qui sont identiques aux réseaux 2870A à E. Des première et seconde branches de polarisation 2875F-M et 2880F-M transmettent de façon éloignée des signaux de façon analogue aux branches 2875A-E et 2880A-E vers des isolateurs optiques 2890F-M. Des isolateurs 2890F-M peuvent fonctionner comme les isolateurs 2890A-E.Les isolateurs 2890F-M sont également connectés par leurs entrées à des diodes 2885F à M semblables aux diodes 2885A-E. Les isolateurs 2890F-M sont connectés par des lignes de canal de données 193A à des registres de commande adjacents (non représentés) dans la machine hôte 30 d'une façon analogue au cas des isolateurs 2890A-E. Le circuit temporisateur contrôleur de séquence 105, décrit précédemment, fournit un signal de commande sur une ligne 107 au circuit tampon 2860N qui est semblable au circuit tampon 2860F-M. Le circuit tampon 2860N est connecté par une ligne 2865N à un circuit résistif 2870N identique aux circuits 2870F-M. Les première et seconde branches 2875N et 2880N du circuit résistif 2870N transmettent des signaux à l'isolateur optique 2890N de façon analogue au cas des isolateurs 2890A-M. L'isolateur 2890N a également une diode 2885N connectée entre ses bornes de même que les diodes 2885A à M. L'isolateur 2890N, par suite de la réception d'une entrée donnée, transmet sur une ligne 2891 un signal à un registre de commande adjacent (non représenté) dans une machine hôte 30 de façon analogue à celle décrite dans le cas des isolateurs 2890A-M. L'appareil d'accès direct en mémoire 10, tel que décrit ci-dessus, fournit également une paire de signaux de commande sur les lignes 2612 et 104 vers le module OOIM 200, le premier signal étant un signal d'horloge à 1 mégacycle et le second signal un indicateur de durée d'acces direct en mémoire. Les lignes 2612 et 104 sont reçues par un circuit tampon 2860 et par un inverseur 2860P et connectées de là à des lignes 2865 et 2865P respectivement. Les lignes 2865 et 2865P sont reçues par des réseaux résistifs 2870 0 et 2870P, respectivement, qui sont identiques aux réseaux 2870A-N ci-dessus.Les première et seconde branches 2875 et 2880 du réseau 2870 et les première et seconde branche 2875P et 2880P du réseau 2870P transportent des signaux vers leurs isolateurs optiques respectifs 2890 et 2890P. Les isolateurs 2890 et 2890P sont chacun identiques aux isolateurs 2890A-N. Chacun des isolateurs 2890 et 2890P a ses entrées connectées à une diode respective 2885 et 2885P. Les diodes 2885 0 et 2885P sont chacune identiques aux diodes 2885A-N.Chacun des isolateurs 2890 0 et 2890P, par suite de la réception d'une entrée donnée, transmettra sur dea lignes respectives 2892 et 2893 un signal d'un registre de commande adjacent (nonzreprésenté) dans la machine hôte 30, d'une façon similaire celle décrite pour les isolateurs ci- dessous 2890A-N. Fonctionnement : Le fonctionnement d'accès direct en mémoire en lecture dans le dispositif de commande 20 est actionné par une commande de référence mémoire en provenance de l'unité centrale 40 dans le module d'unité centrale 120 qùi initialise une série de transferts de données à grande vitesse pour rafraîchir en sortie la machine hôte 30 à partir de la mémoire de données 60 également dans l'unité centrale 120 sous la commande indépendante de l'appareil d'accès direct en mémoire 10 de la figure 16 dans le module IOPM 90. En particulier, durant un cycle donné de la machine dans lequel le dispositif de commande 20 dirige la machine hôte, comme cela est représenté en figures 1 à 3, l'unité centrale 40 dans le module de l'unité centrale 120 du dispositif de commande 20, tel que représenté en figure 4, agit pour accéder séquentiellement au programme de commande mémorisé dans la mémoire de programme ou mémoire ROM 175 de la figure 10 pour en diriger les activités. Les instructions de programme auxquelles on a accédé circulent par la ligne de canal de données 170 vers la borne de canal du dispositif 50 de la figure 6 pour-être redirigées par l'intermédiaire du canal de données 316 vers l'interface de canal de données 41 de la figure 5 qui est reliée à l'unité centrale 40 par des lignes de canal 315. -Le dispositif de commande est conçu' pour fournir des instructions périodiques, relatives à l'horloge d'unité centrale 45, pour l'unité centrale 40 de façon à initia liser l'opération d'accès direct en mémoire (DMA) pour la mise à jour et le rafraîchissement des registres de commande dans la machine hôte 30.Le dispositif de commande est également conçu pour fournir de façon apériodique des instructions à l'unité centrale 40 pour initialiser l'opération de DMA chaque fois que les données reçues sur le canal de données 315 à partir de la machine hôte indiquent une condition anormale ou d'environnement prédéterminé, et plus particulièrement une condition capable d'annuler ou de provoquer l'effacement des contenus des registres de commande dans la machine hôte 30 requérant ainsi leur rafraîchissement immédiat. L'initialisation de l'opération DMA par l'unité centrale 40 est réalisée en fournissant un signal de commande binaire "lllOOllOOOOOOOlO" sur les lignes d'adresses A15 à AO respectivement du canal d'adresses 79.La commande binaire DMA est acheminée à partir du canal d'adresses 79 du moduled'unité centrale 120 par l'interface de canal d'adresses 42 de la figure 4 vers les bornes de canal de dispositif 50 par l'intermédiaire du canal d'adresses 80. A partir des bornes de canal de dispositif 50, le signal d'initialisation est acheminé par des lignes de canal d'adresses de connexion 85 vers le décodeur de fonction 400 dans le module IOPM 900 de la figure 13 pour les adresses A9 à A15. Les lignes d'adresses AO et Al sont reçues par un décodeur de fonction 100 sur le canal d'adresses 86 qui provient du canal 85 par l'intermédiaire des circuits de commande de canal d'adresses 150. Le décodeur 1215 agit pour fournir, par suite de la réception d'un signal d'échantillonnage qui provient par porte d'un sous-ensemble d'adresses All à A15 et de la ligne de signal de synchronisation unité centrale290, de la ligne de signal d'unité centrale de lecture mémoire 1225, et de la sélection A ou B sur les lignes d'adresses A9 ou A1O respectivement, sur les entrées 1Y ou 2Y pour agir sur le décodeur 1305. La réception d'une combinaison prédéterminée des adresses AO ou Al agit pour déterminer les sorties 1Y ou 2Y du décodeur 1305.Ainsi, pour les adresses A15 à AO susmentionnées, vers le décodeur de fonction lOO, le décodeur 1305-fournit en sortie un signal d'initialisation de rafrachissement-mise a jour DMA sur la ligne 1310 vers l'appareild'accès direct en mémoire 10. La réception d'un signal de rafraichissement-mise à jour 2 indiquant qu'une opération DMA est requise, par l'inverseur 2505 sur la ligne 1310,produit un signal inversé en polarité vers une porte OU 2515 et une bascule 2525 pour la mettre en stockage. Une fois que la bascule 2525 a reçu un signal d'horloge pour se mettre en position de stockage, elle produit une représentation logique vraie vers une porte ET 2670. A l'instant de remise à zéro du dispositif, il est produit à la sortie QD 2675 du compteur binaire 2710 un signal fin de rafraîchissement DER inversé considéré ici comme un signal logique vrai.La réception simultanée d'entrées vraies au niveau de la porte 2670 en provenance du compteur 2710 et de la bascule 2525 permet en conséquence la sortie d'un signal logique vrai vers la porte OU 2515, achevant ainsi une boucle de réaction depuis la sortie vers l'entrée de la bascule 2525 pour son verrouillage. La bascule 2525, une fois verrouillée, fournit également un signal logique vrai par l'intermédiaire de la porte OU 2560 et de l'inverseur 2570 vers la porte ET 2580. I1 faut noter que l'opération DMA pourrait également avoir été initialisée par un signal sur la ligne 106 en provenance du temporisateur de contrôleur de défaut 105 vers cette porte OU 256 0. L'autre entrée de la porte ET 2580 sur la ligne d'initialisation de rafraîchissement 1310 requiert la réception d'une version inversée du signal d'initialisation de rafraîchissement pour fournir un signal vrai logique. Une initialisation de rafraichissement inversée surviendra toujours nour un maximum d'un cycle de 0,5 microseconde ou d'une horloge après la fin du signal d'initialisation de rafraîchissement à partir du décodeur de fonction 100.En tant que telle, la réception simultanée d'entrées vraies par la porte 2580 validera la bascule 2590, verrouillant ainsi cette bascule 2590 tant que la bascule associée 2525 reste également verrouillée. La sortie verrouillée de la bascule 2590 transmet un signal de "requête de maintien" (Hold) sur la liane 450 vers l'unité centrale 40 pour y suspendre le programme en cours d'exécution. L'appareil d'accès direct en mémoire 1Q reste dans l'état logique verrouillé décrit ci-dessus jusqu'à ce qu'un signal d'accusé de réception de maintien (hold acknowledge) sur la ligne 475 soit reçu à partir de l'unité centrale 40, indiquant que cette unité centrale 40 se trouve dans un état d'interruption et que l'appareil DMA 10 peut prendre la commande du canal du dispositif comprenant tous les canaux de données d'adresses dans le dispositif de commande 20. En conséquence, le signal d'accusé de réception de maintien sur la ligne 475 sera envoyé par l'inverseur 2530 vers la porte ET 2540. La porte ET 2540 maintiendra l'arrivée simultanée de ces entrées durant l'opération DMA pour autant que l'accusé de réception de maintien en provenance de l'unité centrale 40 et la sortie verrouillée de la bascule 2525 restent à haut niveau.Ainsi, la porte 2540 agira pour mettre la bascule 2555 dans un état de verrouillage pendant la durée DMA. La bascule 2595 agit en tant que commutateur à bascule en renvoyant une négation par l'intermédiaire d'un inverseur 2615 depuis sa sortie vers son entrée, ce qui permet à la fréquence de sortie de cette bascule 2595 de constituer une division tar deux de sa fréquence d'horloge. Ainsi, pour une entrée d'horloge de phase I à 2 mégacycles, la bascule 2595 fournira un signal d'horloge à 1 mégacycle, par l'intermédiaire de l'inverseur 2615 et de la porte OU 2630 vers l'entrée de la porte ET 2640. Par suite de la réception simultanée d'un signal de verrouillage en provenance de la bascule 2555 et d'un signal d'horloge d'initialisation à 1 mégacycle en provenance de la bascule 2595, la bascule 2655 sera mise à 1. Une boucle de réaction provenant de la sortie de la bascule 2655 par l'intermédiaire de la porte OU 2630 agira comme signal prioritaire par rapport au signal d'horloge à 1 mégacycle, verrouillant ainsi cette bascule 2655 pendant le fonctionnement DMA. L'horloge à 1 mégacycle en provenance de la bascule 2595 est également utilisée par l'intermédiaire du module OOIM 200 pour synchroniser les registres de commande (non représentés) dans la machine hôte 30 pendant l'opération DMA. Le signal de sortie verrouillé ou de charge en provenance de la bascule 2655, indiquant que l'opération DMA a été mise en oeuvre agit pour activer les compteurs binaires con nectés en série 2705 et 2710 par l'intermédiaire de leurs entrées de validation en parallèle. Ce signal est également utilisé par l'intermédiaire du circuit 001M 200 pour indiquer la durée de l'accès direct en mémoire vers les registres de commande (non représentés) vers la machine hôte 30. Le compteur binaire 2705 a ses quatre entrées à la masse pour un prépositionnement à zéro. Le compteur binaire 2710 a sa troisième entrée ou entrée C à la masse pour un prépositionnement à valeur nulle et es entrées restantes polarisées par des réseaux résistifs 2740 et 2750 pour un prépositionnement à un. Les entrées parallèles de validation de comptage et d'entretien de validation de comptage pour le compteur 2705 sont polarisées en continu par le circuit résistif 2735. Le compteur binaire 2710 agit pour recevoir sa validation de comptage en continu à partir du réseau 2740 et son entrée parallèle de validation de comptage à partir de la sortie de comptage final du compteur 2705. Des signaux de polarisation de remise à zéro principale continus pour les deux compteurs 2705 et 2710 sont reçus à partir du réseau résistif 2720, mais agissent pour que les signaux de prépositionnement soient prioritaires chaque fois qu'un signal de validation parallèle est reçu. Les compteurs 2705 et 2710 reçoivent des signaux d'horloge de phase 1 à une vitesse de 2 mégacycles mais sont de façon inhérente limités par leu conception pour fournir une sortie à une vitesse d'un mégacycle. Une fois que les compteurs 2705 et 2710 ont été validés comme cela a été décrit ci-dessus, ils compteront à partir de leur point de prépositionnement jusqu'au maximum de la gamme du compteur 2710 à la borne QD, comme cela est représenté par le signal de fin de rafraichissement ci-dessus sur la ligne 2675 vers la porte ET 2670, déverrouillant ainsi cette porte 2670 pour achever l'opération DMA par libération des verrouillages décrits précédemment. Les signaux de sortie sur les lignes 145 en provenance des compteurs binaires validés 2705 et 2710 servent d'adresses de rafraichissement-mise-à-jour DMA pour un accès direct de la mémoire de données aux mémoires RAM 60 dans le module d'unité centrale 120.Plus particulièrement, pour avoir accès aux mots de 40 octets alloués à l'accès direct en mémoire dans la mémoire RAM 60, les compteurs binaires .2705 et 2710 doivent fournir séquentiellement des adresses 65496 à 65535 dans ce mode de réalisation. D'autre part, quand la seconde entrée ou entrée'B du compteur 2710 est prépositionnée à un par mise à la masse du réseau 2750, un mot de 56 octets de fonctionnement DMA peut être obtenu en accédant de façon correspondante aux adresses 65430 à 65535 à partir de la même mémoire RAM 60. La bascule 2555, une fois verrouillée, fournira des signaux de commande aux portes ET 2695 et 2700 qui, par suite de la réception simultanée du signal de 1 mégacycle et d'un signal d'alimentation normale respectivement, fourniront des signaux de validation agissant pour la commande du canal du dispositif, incluant tous les canaux d'adresses de données du dispositif de commande 20, dans l'accès direct en mémoire du module IOPM 90 comme cela sera décrit ci-dessous. La porte ET 2695, par suite de la réception simultanée du signal de mise en route d'accès direct en mémoire en provenance de la bascule verrouillée 2555 et du signal d'horloge à 1 mégacycle en provenance de la bascule 2595 fournit un signal d'échantillonnage DMA à 1 mégacycle par l'intermédiaire des portes OU 1690 et 1705 du dispositif de commande d'état prêt 1090 vers le multiplexeur 920 de commande de canal de données 190. Le signal d'échantillonnage DMA passe par le multiplexeur 920 pour décaler en parallèle les données par l'intermédiaire des registres à décalage 197A-197B.Plus particulièrement, à un instant où toute adresse donnée fournie par les compteurs binaires 2705 et 2710est incrémentée pour l'accus direct en mémoire suivant de la mémoire de données 60,alors les registres à décalage 197A et 197B agissant comme basculestamponsd'entrée de données captureront les octets de données en provenance de l'accès actuel DMA sur le canal de données 180. La porte ET 2700, par suite de la réception simultanée du signal DMA en provenance de la bascule verrouillée 2555 et du signal d'alimentation normale en provenance du générateur 2105 dans la mémoire rémanente 191, fournira un signal de commande de canal continu pendant toute la durée d'opération DMA. Ceci validera les dispositifs à trois états 1470 et 1475 dans la commande d'état prêt 1090 pour supprimer les signaux DBIN et de lecture en mémoire sur les lignes 285 et 377 respectivement en provenance de l'unité centrale 40 dans un état logique faux ou à bas niveau, invalidant ainsi l'unité centrale 40 et l'empêchant de recevoir les données DMA accédées.Le signal de commande de canal en provenance de la porte ET 2700 agit également pour invalider les dispositifs à trois états 196 dans la commande de canal de données 190 qui reçoit des données à partir des multiplexeurs 186A-D, empêchant par là la transmission de données externes sur le canal de données 180 pendant l'opération DMA. En outre, la porte ET 2700 agit pour fournir un signal de commande de canal pour valider le dispositif à trois états 825 pour permettre la commande du dispositif de commande de canal d'adresses 150, permettant ainsi à l'adresse produite de rafraîchissement-mise à jour en provenance de l'appareil d'accès direct en mémoire 10 d'être fournie au canal d'adresses 85.Ainsi, une fois que le signal de commande de canal a agi sur les dispositifs de commande 196 et 825 dans les circuits de commande de canal d'adresses et de données 150 et 190 respectivement, et a supprimé les signaux de commande DBIN et de lecture de mémoire en provenance de l'unité centrale 40, on peut supposer que l'appareil d'accès direct en mémoire 10 dans le module IOPM a pris la commande e-ffective du canal du dispositif à l'unité centrale 40 pendant l'opération DMA. Une fois que l'opération DMA ci-dessus a été initialisée pour fournir des adresses de rafraîchissement-mise à jour à partir de l'appareil d'accès direct en mémoire 10, leur transmission peut être effectuée le long du canal d'adresses 145 vers la commande de canal d'adresses 150. Au niveau de la commande 150, des dispositifs à trois états validés 825 redirigeront les adresses DMA sur le canal d'adresses principal 85 pour une circulation depuis le module IOPM 90 vers le module de l'unité centrale 120. Les bornes de canal du dispositif 50 dirigent les adresses DMA vers le canal 165 pour une réception effective par la mémoire de données 60. Plus particulièrement, les adresses DMA sur le canal 165 sont excitées par des circuits à trois états pour être envoyées par les lignes 595 à chacune des entrées d'adresses respectives des mémoires RAM 495A-H et 500A-I. Toutes les RAM de la mémoire de données 60 reçoivent leur entrée de lecture/écriture à partir de la commande d'écriture de l'unité centrale 4Q sur la ligne 295 et leur entrée de valida tion de pastille à partir du décodeur d'adresses 57. Les portions décrites de l'adresse dlinAtialisation DMA à partir de l'unité centrale 40 sur le canal d'adresses 165, comprenant les lignes d'adresses A10 à A15, valident le décodeur 385 tandis qu'un sous-ensemble de ces lignes d'adresses comprenant les lignes A10 et Ali agit pour la validation de pastille des RAM 500A-I. Les données DMA auxquelles on a accédé fournissent en sortie par des lignes 655B des signaux vers les dispositifs de commande à trois états 680 dans la mémoire 175 qui a eu sa ligne de commande 490 excitée par la sortie à haut niveau du décodeur 385 précédemment décrit dans le décodeurd'adresses- mémoire 57. Les données DMA auxquelles on a accédé passent de la mémoire de programme 175 sur le canal de données 170 par l'intermédiaire de la borne de canal de dispositif 50 dans le module d'unité centrale 120 vers le module IOPM 90 sur le canal 180. La commande de canal de données 190, une fois qu'elle a empêché les autres données d'être reçues pendant l'accès direct en mémoire, agit pour faire accéder les données d'accès direct en mémoire sur le canal 180 par l'intermédiaire des bascules de stockage 197A-B vers les lignes de canal de données 195A-B.Le module d'isolateur optique de sortie 200 agit pour convertir optiquement les lignes de canal de données 195A-195B adjacentes aux registres de commande (non représentés) dans la machine hôte 30 en les lignes 193A entrant dans ces registres pour éliminer les bruits captés au cours des transmissions à longue distance de données par ces lignes de canal de données 195A-B. A la fin de la fonction DMA, les compteurs binaires 2705 et 2710 de l'appareil d'accès direct en mémoire (DMA) 10 entreronten comptage en dépassement en tant que fin de signal de rafraîchissement qui déverrouillera la bascule 2590. Ainsi, les lignes de requête de maintien passeront à bas niveau, permettant à l'unité centrale 40 de s'alimenter en dehors de son état d'interruption, comme cela est indiqué par un signal d'accusé réception de maintien bas (HOLDACK) vers l'appareil DMA 10. L'apparition du signal HOLDACK inverse agira pour déverrouiller les bascules 2525,2555 et 2655. Ceci revalide la circulation de données par les dispositifs à trois états 196 dans le canal de données 190 à partjr des multiplexeura 186A-D dans les lignes de canal de données prlncipales 180. De même, les dispositifs à trois états 825 dans la commande de canal d'adresses 150, à la fin de l'opération DMA, seront également invalidés, empêchant ainsi les adresses de rafraîchissement en provenance de l'appareil DMA 10 de circuler dans le canal d'adresses principal 85.Ainsi, les dispositifs à trois états 196 étant validés et les dispositifs à trois états 825 invalidés à la fin de la durée DMA, l'unité centrale 40 peut à nouveau comprendre la commande du canal du dispositif comme auparavant, y compris les canaux de données d'adresses pour un traitement de données normal, jusqu'à l'initialisation DMA suivante. La mémoire rémanente 191 des figures 17 à 21, comprenant des mémoires à accès aléatoire 2480A-H agit pour apparaître à l'unite centrale 40 comme une partie de son complément de mémoire de données de lecture/écriture sur les canaux de données 192A-H et 195A-B respectivement, de sorte qu'on peut y accéder sur le canal d'adresses 86 par l'ensemnle d'instructions de référence de mémoire d'unité centrale 40 standard mémorisé dans la mémoire de programme 175. L'alimentation de la mémoire rémanente 191 s'obtient normalement à partir du sous-module de régulateur de tension 1845, mais le contenu de la mémoire rémanente peut être maintenu quand l'alimentation est coupée en raison de la batterie rechargeable du circuit VBATT 2270.De même, une mise en route ou une coupure d'alimentation peut être détectée par le récepteur BPN 2165, le générateur PN 2105 et le circuit de protection CMO5 dans le circuit principal de la mémoire rémanen tS 191 elle-même,pour assurer l'intégrité du dispositif de commande 20 et des contenus de mémoire de la mémoire 191 pendant une séquence de mise en route ou de coupure. Dans le récepteur BPN 2165, des lignes de détection de l'alimentation normale 2170 et 2175 en provenance de la machine hôte 30 sont reçues par un coupleur optique 2200 pour assurer l'intégrité vis-à-vis des bruits, puis, sont transmises par l'intermédiaire d'un transistor de commutation 2235 tour fournir un circuit de protection CMOS ayant des sorties verrouillables et soumises à un effet de porte 2345 et 2350. Un signal d'alimentation anormale en provenance du récepteur BPN 2165 indiquant une condition d'alimentation basse agira pour placer les portes ET 2345 et 2350 dans un etat verrouillé pour prépositiqnner les instructions en cours en maintenant à haut niveau entrée de validation de pastille RAM jusqu'à la fin des instructions, assurant ainsi l'intégrité de ces instructions en ce qui concerne la mémoire 191. Les portes de circuit de protection CMOS 2345 et 2350 agissent également pour fournir un signal au générateur PN 2105, indiquant une condition d'alimentation normale ou anormale.Le générateur PN 2105 connecté à des transistors de commutation en séries 2135 et 2155 respectivement agit pour envoyer le signal d'alimentation normaleà l'appareil DMA 10 et au sous-module de commande d'état prêt 1090 qui, comme cela a été décrit ci-dessus, requiert l'arrivée d'une instruction. Le circuit VBATT 2270 agissant en tant que sous-module de la mémoire rémanente 191 agit normalement pour distribuer simplement un signal d'alimentation de +10 volts continus à partir. du régulateur de tension 1845 sur une ligne d'alimen-tation non critique 2280 qui polarise les lignes de canal d'adresses et de donnees 195A-B et 86 respectivement pour les RAM 2480A-H de la mémoire rémanente 191, et une ligne d'alimentation critique 2305 qui doit être maintenue pendant une durée finie,même pendant un intervalle de montée ou de descente de puissance. La ligne d'alimentation critique 2305 agit pour aider à maintenir toutes les portes de protection CMOS comprenant les portes 2380, 2385, 2370, 2345, 2350, 2450, 2425, 2415 et 2430 par l'intermédiaire de leurs bornes d'entrée de commande respectives. Ceci maintient alors les entrées R/W et CE des RAM 2480A-H en particulier pendant le traitement dune instruction en cours. La ligne d'alimentation critique 2305 est également adaptée à fournir de la puissance directement aux RAM 2480A-H dans le cas d'une situation de baisse de puissance préservant ainsi les contenus de données de ces mémoires. Une fonction auxiliaire de la ligne d'alimentation critique 2305 du circuit VBATT 2270 est de polariser le transistor de commutation 2235 pour détecter -ane normalisation du signal d'alimentation normale à partir de la machine hôte 30, indiquant un état de retour d'alimentation. Traiter un signal d'alimentation critique de 10 volts continus sur la ligne 2305 à partir du circuit VBATT 2270 implique la condition d'alimentation normale de charge de la batterie rechargeable (non représentée) par l'intermédiaire de la résistance chutrice 2310 et de la diode de porte polarisée en direct 2315 à partir de l'alimentation à 10 volts continus fournie par un régulateur de tension 1845 assurant ainsi la fourniture d'une batterie complètement chargée. Une fois que l'alimentation chute à partir du régulateur de tension 1845, la porte à diodes inversera sa polarité comme le fait la porte à diodes 2300, agissant ainsi en tant que barrière contre tout retour électrique par la batterie rechargeable. Sans la polarisation de la diode 2315, la diode 2320 se polarise en direct, agissant ainsi comme barrière contre tout retour par la batterie rechargeable. Sans la polarisation de la diode 2315, la diode 2320 se polarise en direct, permettant ainsi à la batterie rechargeable de servir de nouvelle source d'alimentation pour aligne d'alimentation critique 2305 pendant une panne d'alimentation ou une chute d'alimentation. Le temporisateur de contrôleur de défauts 105 de la figure 24 est prévu pour mesurer la durée d'accès direct en mémoire des données à partir de la mémoire de données 60 par l'appareil DMA 10 vers la machine hôte 30, établissant ainsi un drapeau de mauvais fonctionnement dans le cas d'une durée anormalement longue entre les accès directs en mémoire. Le temporisateur de surveillance de défauts 105 comprend un compteur à fonctionnement libre 2900 qui, dans des conditions normales, est remis à zéro périodiquement par un signal indiquant qu'une opération DMA est en cours de réalisation.Si cette remise à zéro ne s'établit pas 25 millisecondes après la précédente, la bascule de défaut 2965 est placée dans un état verrouillé indiquant un-defaut du dispositif de commande 20 ou une erreur de programmation, fournissant par suite un signal de défaut de machine et de défaut d'unité centrale 40 sur les lignes 107 et 106 respectivement. Le signal de défaut sur la ligne 107 est envoyé par l'intermédiaire du module OOIM 200 au registre central (non représenté) de la machine hôte 30 pour l'invalider. Le signal de défaut de l'unité centrale 40 sur la ligne 106 agit indirectement, par l'intermédiaire de l'appareil DMA 10 pour placer l'unité centrale dans un état d'interruption ou de maintien. D'autre part, les signaux de défaut de machine et d'unité centrale sur les lignes 107 et 106 peuvent être indirectement obtenus par réception d'un signal de commande décodé de l'unité centrale 40 sur une ligne 1315 à partir du décodeur de fonction 100 et d'un signal D1 de la ligne de données 195A à partir du dispositif de commande de canal de données 190 pour mettre en route la bascule 3080 et actionner la porte ET 3115 respectivement.La bascule de défaut 2965 peut être remise à zéro ou bien par un signal de remise à zéro du dispositif sur la ligne 1160 ou bien par l'intermédiaire d'un signal de panneau de commande actionné par commutateur (non représenté) sur la ligne 3050 par l'intermédiaire de la porte OU 3070. I1 faut noter que le signal de défaut de machine, seulement sur la ligne 107, peut être également obtenu par un signal de panneau de commande actionné par commutateur (non représenté) par l'intermédiaire de la porte ET 3000.Si l'on souhaite laisser le temporisateur de surveillance de défaut 105 dans son état de remise à zéro, un signal de lignes de données DO en provenance de la commande de canal de données 190 peut être reçu par une porte ET 3105 en l'absence d'un signal de commande de défaut à partir de l'unité centrale 40 au niveau de la bascule 3080, permettant ainsi à la bascule 3140 d'être mise en route dans un état verrouillé pour fournir en continu un signal de remise à zéro au compteur à fonctionnement libre 2900. Le module OO1M 200 reçoit le canal de données 195A-B comprenant des lignes DO à D7 en provenance du circuit de commande de canal de données 190 pour la réception des registres de commande de la machine hôte 30, le canal d'adresses 186 comprenant des lignes A3 à A7 en provenance du circuit de commande de canal adresses 150 pour la réception par le module de lecture matriciel (non représenté) quand le mode de réalisation à titre de variante utilisé et les lignes de défaut, d'horloge à 1 mégacycle, et de commande de fonctionnement DMA 107, 2612 et 104 en provenance du temporisateur de surveillance de défaut 105 et de l'appareil d'accès direct en mémoire 10 (deux fois) respectivement pour synchroniser et initialiser le temporisateur de contrôleur de séquence et les fonctions d'accès direct en mémoire dans les registres de commande de la machine hôte 30. I1 faut noter que, dans des buts de test, toutes les lignes de canal d'adresses 86 reçues par le module OOIM 200 peuvent être actionnées simultanément au niveau d'un ensemble de porte OU 2550A-E par un signal de commande sur une ligne 2795 en provenance du sous-module d'état prêt 1270 du décodeur de fonction 100 sous la commande de l'unité centrale 40. Toutes les lignes décrites -ci-dessus sont adaptées chacune à envoyer des signaux à leurs modules d'émission respectifs ou au moyen d'excitation d'isolateur optique général comprenant les dispositifs 2860A-P et les réseaux résistifs de polarisation 2870A-P.On notera que les dispositifs de amoende d'isolateur optique général ci-dessus ,2860A-P et 2870A-P en tant que partie du module IOPM sont contenus avec le module CPUM 120 dans un blindage électromagné tique (non représenté) dans des buts de protection contre les bruits. En provenance des isolateurs optiques généraux 'sont prévues des lignes 2875A-P et 2880A-P enfermées dans un câble blindé contre les hautes fréquences pour la distribution spatiale éloignée vers les modules récepteurs associés ou le récepteur d'isolateur optique comprenant des diodes de charge 2885A-P et l'isolateur optique en lui-même 2890A-P.Cet isolateur optique 2890A-P agit pour diminuer sensiblement tout bruit capté par les signaux d'excitation sur les lignes en boucle 2875A-P et 2880A-P en dépit du blindage HF du câble avant d'être envoyées aucregistres de commande adjacents de la machine hôte 30. Le module IOIM 182 fonctionne d'une façon sensiblement identique, mais de façon inverse à celle du module OOIM 200. Ainsi, les lignes de boucle DO à D7 du canal de données 193B sont reçues par l'intermédiaire d'un câble à blindage HF à partir d'un émetteur éloigné ou d'un dispositif de commande d'isolateur optique général comprenant un dispositif d'alimentation et un circuit résistif de polarisation (non représenté) qui tire sa source de signal des registres de commande adjacents dans la machine hôte 30. Ainsi, le canal de données 193B est adapté à envoyer des signaux à un module de réception ou récepteur d'isolateursoptiquescomprenant des diodes de charge 2800A-H et des isolateurs optiques 280SA-H pour éliminer sensiblement les interférences dues auxbruitsqui peuvent être captées par le câble à blindage HF.Les signaux en provenance des isolateurs 2805A-H sont enVoyés par les lignes 185B-H au circuit de commande de canal de données 150. X1 est clair que le module IOIM 182 faisant partie du module IOPM 90 ainsi que le module d'unité centrale 120, sont tous deux contenus dans une enceinte à blindage électromagnétique HF comme cela a été mentionné précédemment. Le module IOIM 182 agit en outre pour déterminer un fonctionnement par bit ou par octet selon la combinaison de signaux de canal d'adresses vrais ou faux sur les lignes 816 et 833 reçues par le multiplexeur d'adresses 2835. L'ensemble de signaux logiques positifs ou négatifs des adresses est envoyé par le multiplexeur d'adresses 2835 au multiplexeur de données 2825 pour déterminer laquelle des lignes DO à D7 du canal de données 2820A-H en provenance du canal de données principal 2810A-H doit être codée de façon représentative pour un fonctionnement par bit ou par octet sur la ligne 185A vers le circuit de commande de canal de données 190. Bien entendu, l'invention n'est nullement limitée aux exemples de réalisation qui viennent d'être décrits, elle est au contraire susceptible de variantes et de modifications qui apparaîtront à l'homme de l'art. R E V E. N D I C. A T I. O N S l. Isolateur disposé dans un dispositif de commande comprenant un processeur central pour commander des registres de contrôle d'une machine hôte externe par l'intermédiaire d'un câble blindé, cet isolateur étant interposé entre ces éléments pour éliminer sensiblement les bruits de signal induits et étant caractérisé en ce qu'il comprend a) un premier moyen d'émetteur dans la machine-hôte pour accepter des signaux en provenance du registre de commande adjacent et pour envoyer des signaux sur le câble vers le dispositif de commande spatialement éloigné;; b) un premier moyen récepteur dans un dispositif de commande pour la réception des signaux sur le câble à partir du premier moyen d'émetteur, dans la machine-hôte, et pour isoler les bruits avant de permettre la fourniture de signaux au dispositif de commande c) un second moyen d'émetteur dans le dispositif de commande pour accepter les signaux en provenance de celui-ci et pour fournir ces signaux sur le câble vers la machine-hôte spatialement éloignée ; et d) un second moyen récepteur dans la machine hôte pour recevoir les signaux sur le câble en provenance du second moyen d'émetteur dans le dispositif de commande et pour isoler les bruits avant de permettre la fourniture de signal aux registres de commande adjacents. 2. Organe de coupleur optique prévu dans un appareil à calculateur logé dans un blindage electrom gnetique comprenant un microprocesseur pour commander un registre de commande d'une machine hôte externe par l'intermédiaire d'un câble blindé, ce coupleur étant interposé entre le microprocesseur et les registres sur le câble blindé pour éliminer sensiblement les signaux parasites de bruits induits,caractérisé en ce qu'il comprend a) un moyen d'alimentation dans la machine hôte pour fournir des signaux à partir des registres centraux proches et pour transmettre des signaux sur les câbles blindés vers l'appareil à calculateur blindé electromagnétiguement qui en est relativement spatialement éloigné ; et b) un moyen d'Isolateur dans l'appareil à blindage élec- tromagnétique à calculateur pour la réception de signaux sur le câble blindé à partir des moyens d'alimentation dans le machine hôte externe, et pour isoler optiquement les bruits induits du signal avant de permettre la fourniture opérative de ces signaux à l'appareil à blindage électromagnétique à calculateur pour leur traitement. 3. Module de coupleur optique dans un dispositif à blindage électromagnétique comprenant une commande par microprocesseur pour commander les registres centraux d'une machine externe par l'intermédiaire d'un câble blindé, ce module de coupleur étant interposé sur le câble blindé pour éliminer sensiblement les bruits parasites induits, caractérisé en ce qu'il comprend a) des moyens d'alimentation dans le dispositif de commande blindé électromagnétiquement pour accepter de façon opérative les signaux en provenant et pour transmettre des signaux sur le câble blindé vers la machine hôte externe qui en est spatialement relativement éloignée ; et b) un moyen d'isolateur dans la machine hôte externe pour recevoir des signaux sur le câble blindé à partir du moyen d'alimentation dans le dispositif de commande à blindage électromagnétique, et pour isoler optiquement les bruits induits du signal avant de permettre la fourniture de ce signal aux registres de commande proches, 4. Module de coupleur optique selon la revendication 3, caractérisé en ce que le moyen d'alimentation comprend en outre des moyens de tampon de signaux par rapport au dispositif de commande à blindage électromagnétique. 5. Module de coupleur optique selon la revendication 4, caractérisé en ce que les moyens de tampon sont chacun des tampons logiques de non-négation pour traiter des signaux du type données. -6. Module de coupleur optique selon la revendication 5, caractérisé en ce le moyen d'alimentationcomprend en outre des moyens de polarisation de signaux en provenance des tampons de non-inversion avant le transfert des signaux sur le câble blindé. 7. Module de coupleur optique selon la revendication 6, caractérisé en ce que le moyen de polarisation est un réseau résistif auauel est appliqué un potentiel positif. 8. Module de coupleur optique selon la revendication 4 caractérisé en ce que les moyens tamponssont chacun des tampons log ques de négation pour traiter des signaux du type adresses. 9. Module de coupleur optique selon la revendication 8, caractérisé en ce que les moyens d'alimentation comprennent en outre des moyens pour polariser les signaux en provenance des tampons de négation avant leur transfert au câble blindé. 10. Module de coupleur optique selon la revendication 9, caractérisé en ce-que le moyen de polarisation est un réseau résistif auauel est appliqué un potentiel positif. 11. Module de coupleur optique selon la revendication 3, caractérisé en ce que le moyen d'isolateur comprend en outre un moyen d'isolateur optique agissant pour recevoir à ses bornes d'entrée des signaux par l'intermédiaire du câble blindé en provenance du moyen d'alimentation dans l'appareil de calculateur à blindage électromagnétique pour effectuer une conversion électrique/optique des signaux et ensuite une conversion de décryptage optique/électrique des signaux avant leur transfert aux registres de commande de la machine hôte externe. 12. Module de coupleur optique selon la revendication 11, caractérisé en ce que le moyen d'isolateur comprend en outre un moyen de diode qui est polarisé en direct pour interconnecter les bornes d'entrée de cet isolateur optique pour les charger de façon convenable. 13. Module de coupleur optique selon la revendication 12, caractérisé en ce le moyen de diode est une diode PN. 14. Module de coupleur optique selon la revendication 2, caractérisé en ce que le moyen d'alimentation comprend en outre des moyens de tampon pour les signaux en provenance des registres de commande de la machine hôte externe. 15. Module de coupleur optique selon la revendication 14, caractérisé en ce que les moyens tampons sont des tampons logiques de non-négation. 16. Module de coupleur optique selon la revendication 15, caractérisé en ce que le moyen d'alimentation comprend en outre des moyens de polarisation de signaux en provenance des tampons de non-inversion avant le transfert des signaux sur le câble blindé. 17. Module de coupleur optique selon la revendication 16,caractérisé en ce que le moyen de polarisation est un réseau résistif auquel est appliqué un potentiel positif. 18. Module de coupleur optique selon la revendication 2, caractérisé en ce que le moyen d'isolateur comprend en outre un moyen d'isolateur optique agissant pour recevoir à ses bornes entrée des signaux par l'intermédiaire du câble blindé en provenance du moyen d'alimentation dans la machine hôte externe pour effectuer une conversion de codage électrique/optique des signaux et ensuite une conversion de décryptage optique/électrique des signaux avant leur transfert à appareil à calculateur à blindage électromagnétique. 19. Module de coupleur optique selon la revendication 18, caractérisé en ce que le moyen d'isolateur comprend en outre un moyen de diode qui est polarisé en direct pour interconnecter les bornes d'entrée de cet isolateur optiquespour les charger de façon convenable. 20. Module de coupleur optique selon la revendication 19, caractérisé en ce que le moyen de diode est une diode PN.