Brevet FR2379945A1 — publié le 19780901

La présente invention concerne I'adaptation des informations à différents systèmes logiques et s'applique plus particulièrement à la commande de circuits TTL à partir de signaux définis selon la technologie MOS. La nécessité d'adapter des informations à différents systèmes logiques est à la base de la définition de circuits d'interface. Le développement actuel de la technologie MOS (abréviation pour "metal-oxide semiconductor") rend nécessaire l'usage de circuit permettant de commander des circuits TTL (abréviation pour "transistor-transistor logic") à partir de signaux issus de circuits MOS et réciproquement. Ces interfaces entre circuits MOS et TTL peuvent être réalisées par une grande variété de circuits intégrés ou discrets permettant d'effectuer le décalage des niveaux. Certains circuits MOS permettent d'assurer une compatibilité en sortie avec les circuits TTL lorqu'ils sont alimentés avec les mêmes tensions que les circuits TTL.Or généralement, les tensions d'alimentation des circuits MOS sont plus élevées que celles des circuits TTL et la nécessité d'utiliser une tension supplémentaire présente des inconvénients principalement lorsque le circuit MOS est un circuit intégré. Aussi, un objet de la présente invention est un circuit d'interface adapté à commander des circuits TTL à partir de signaux définis selon la technologie NOS et ne.présentant pas les inconvénients mentionnés ci-dessus. Le circuit d'interface selon l'invention permet l'adaptation, d'informations appliquées sur son entrée et provenant d'un premier système logique qui opère entre une première valeur de tension et une deuxième valeur de tension supérieure à la première, à un deuxième système logique connecté à sa sortie et qui opère entre ladite première valeur de tension et une troisième valeur de tension inférieure à ladite deuxième valeur de tension il se caractérise par le fait qu'il comporte au moins, en série entre ladite première et ladite deuxième valeurs de tension - un élément de commutation établissant un chemin de conduction à faible impédance entre ladite première valeur de tension et ladite sortie ou étant bloqué selon l'état de son électrode de commande reliée à ladite entrée - un élément à seuil dont l'électrode de commande est à une tension fixe entre lesdites première et deuxième valeurs de tension et qui est maintenu conducteur tant que la tension à ladite sortie est inférieure à ladite tension fixe diminuée de la valeur du seuil ; et - un élément de charge connecté entre ledit élément à seuil et ladite deuxième valeur de tension et étant conducteur au moins lorsque ledit élément de cl nutation est dans l'état bloqué. Selon une autre caractéristique de l'invention-, ladite tension fixe diminuée de la valeur du seuil est égale à ladite troisième valeur de tension. Selon une autre caractéristique de l'invention, ledit élément de commutation et ledit élément de charge sont des transistors MOS de types complémentaires dont les grilles sont connectées à ladite entrée du circuit d'interface ; et ledit élément à seuil est un transistor MOS à canal N. Selon une autre caractéristique de l'invention, ladite tension fixe est obtenue au point commun de deux résistances MOS connectées en série entre ladite première et ladite deuxième valeurs de tension. Selon encore une autre caractéristique de l'invention, ladite tension fixe est obtenue au point commun de deux transistors MOS de types complémentaires connectés en série dont l'un, connecté entre ledit point commun et ladite deuxième valeur de tension, est un transistor à canal P maintenu toujours conducteur et l'autre, connecté entre ledit point commun et ladite première valeur de tension, est un transistor à canal N dont la grille est reliée à ladite entrée du circuit d'interface par l'intermédiaire d'un inverseur. D'autres objets, caractéristiques et avantages de la présente invention apparaîtront plus clairement à la lecture de la description d'un exemple de réalisation préféré, ladite description étant faite à titre illustratif et en relation avec les dessins joints dans lesquels - la figure 1 montre le schéma classique d'un inverseur en technologie MOS complémentaire ; - la figure 2 montre un schéma fonctionnel du circuit d'interface selon l'invention ; et - la figure 3 montre une réalisation préférée du circuit d'interface selon l'invention. L'inverseur de la figure I constitue le circuit de base en technologie MOS complémentaire. I1 consiste en un transistor T1 à canal P et un transistor T2 à canal N, connectés en série entre la masse et la tension d'alimentation positive VDD et dont les grilles sont reliées à la borne d'entrée E. Si la tension à l'entrée E de l'inverseur est zéro, la tension grille-source du transistor à canal P T1 est égale à la tension d'alimentation VDD. Dans ces conditions, la tension à la sortie S de l'inverseur est voisine de VDD. Si la tension à l'entrée E est égale à VDD, le résultat inverse est obtenu ; c'est-à-dire le transistor à canal P T1 est bloqué tandis que le transistor à canal N T2 est rendu conducteur, amenant ainsi la tension de la sortie 5 à une valeur voisine de zéro.D'après ce qui précède, il est clair que la tension de la sortie S peut prendre deux valeurs, qui sont voisines respectivement de zéro et VDD, selon l'information logique appliquée sur l'entrée E. Dans la plupart des réalisations, la tension d'alimentation VDD est de l'ordre de 10 V, ce qui rend les niveaux de sortie incompatibles avec les niveaux d'entrée des circuits logiques TTL. Ceux-ci sont en effet approximativement de O et 5 V pour les états logiques o et 1 respectivement. Aussi, l'invention propose-t-elle un dispositif réalisé en technologie MOS complémentaire et qui, tout en étant alimenté à partir d'une tension supérieure à 5 V, permet de limiter l'excursion du niveau haut de sortie à une valeur compatible avec les niveaux d'entrée des circuits TTL. Le schéma de la figure 2 permet de mieux comprendre les principes utilisés dans la présente invention. On retrouve l'inverseur constitué par les transistors complémentaires T1 et T2, mais ces transistors sont maintenant connectés en série avec un transistor à canal N T3. La grille du transistor T3 est à un potentiel fixe (potentiel du point A) déterminé par le pont diviseur que constituent les résistances R4 et R5. Les résistances R4 et R5 sont déterminées de manière que le potentiel du point A soit supérieur au potentiel correspondant au niveau haut logique des circuits TTL d'une quantité égale au plus à la tension de seuil du transistor T3. Dans ces conditions, si l'entrée E est dans l'état o, le transistor T2 est bloqué et le transistor T1 est conducteur.Le transistor T3 sera conducteur si la différence de potentiel entre la grille et la source, clest-à-dire entre le point À et la sortie S, est supérieure à la tension de seuil VT du transistor T3. La sortie S peut dans ce cas être reliée à l'entrée d'une porte TTL comme, représenté sur le dessin. Le potentiel de la sortie S ne pourra en aucun cas dépasser la tension VS = VA - VT car, pour une tension VS supérieure à la différence VA - VT, le transistor T3 est bloqué. Si l'entrée E du dispositif de la figure 2 est dans l'état 1, le transistor T1 est bloqué et le transistor T2 est conducteur assurant ainsi un niveau logique bas 0 sur la sortie S. Le transistor T3 est également conducteur. On doit noter que la tension de seuil VT J'un transistor MOS dépend de la différence de potentiel existant entre la source et le substrat. Pour un transistor à canal P, cette tension de seuil peut s'écrire VT = VTO - RB[(VBS + I3 3f où KB est une fonction de la concentration de porteurs du substrat, VBS est la différence de potentiel existant entre la source et le substrat, ! représente le potentiel de surface et VTO est la tension du seuil pour VHS = 0. Il est alors clair que la tension de seuil sera mieux déterminée si l'on a VBS = 0, c'est-à-dire si la source est reliée au substrat. C'est pourquoi, le substrat du transistor à canal N T3 est porté au même potentiel que la source au lieu d'être porté au potentiel le plus négatif du circuit comme cela est généralement le cas. Dans le schéma de la figure 2, le potentiel du point A est maintenu à une valeur déterminée par un pont diviseur de tension constitué par les résistances R4 et R5. Ces résistances peuvent être des résistances MOS mais cette solution présente l'inconvénient d'imposer une consommation continue. Le schéma de la figure 3 permet d'éviter cet inconvénient. On remarquera tout d'abord que le transistor T3 n intervient que lorsque la sortie S est à l'état I, c'est-à-dire lorsque l'entrée E est à l'état 0. Ainsi, selon un mode de réalisation préféré du dispositif de l'invention, le potentiel A est déterminé par deux transistors MOS en série de type complémentaire ; un transistor T4 à canal P est connecté entre le point A et la tension d'alimentation VDD et il est maintenu toujours conducteur en reliant sa grille à la masse et un transistor T5 à canal N est connecté entre la masse et le point A et sa grille est reliée à l'entrée E par l'intermédiaire d'un inverseur I. Le transistor T5 est alors rendu conducteur lorsque l'entrée E est à l'état o. L'inverseur I peut être classiquement constitué par deux transistors MOS complémentaires tels que montrés à la figure 1. On démontre que la résistance d'un transistor MOS est fonction des caractéristiques géométriques du canal et de la tension entre la source et la grille. Cette résistance est -approximativement égale à B > K.-. (VSG - IVTI) où K est une constante fonction de la technologie, W est la largeur de canal et L la longueur de canal. Le potentiel du point A peut donc être défini par les dimensionnements respectifs des transistors T4 et T5. Bien que la présente invention ait été décrite dans le cadre d'un exemple d'application particulier, il est clair qu'elle n'est pas limitée audit exemple et qu'elle est susceptible de modifications ou variantes sans sortir de son domaine. En particulier les principes de l'invention peuvent également être appliqués dans le cas de circuits de commande de type MOS à canal N ou MOS à canal P. REVENDICATIONS 1. Circuit d'interface permettant l'adaptation, d'informations appliquées sur son entrée et provenant d'un premier système logique qui opère entre une première valeur de tension et une deuxième valeur de tension supérieure à la première, à un deuxième système logique connecté à sa sortie et qui opère entre ladite première valeur de tension et une troisième valeur de tension inférieure à ladite deuxième valeur de tension ; ledit circuit d'interface étant caractérisé en ce qu'il comporte au moins, en série entre ladite première et ladite deuxième valeurs de tension : - un élément de commutation établissant un chemin de conduction à faible impédance entre ladite première valeur de tension et ladite sortie ou étant bloqué selon l'état de son électrode de commande reliée à ladite entrée ; - un élément à seuil dont l'électrode de commande est à une tension fixe entre lesdites première et deuxième valeurs de tension et qui est maintenu conducteur tant que la tension à ladite sortie est inférieure à ladite tension fixe diminuée de la valeur du seuil ; et - un élément de charge connecté entre ledit élément à seuil et ladite deuxième valeur de tension et étant conducteur au moins lorsque ledit élément de commutation est dans l'état bloqué. 2. Circuit d'interface selon la revendication 1, caractérisé en ce que ladite tension fixe diminuée de la valeur du seuil est égale à ladite troisième valeur de tension. 3. Circuit d'interface selon la revendication 1 ou la revendication 2, caractérisé en ce que - ledit élément de commutation et ledit élément de charge sont des transistors MOS de types complémentaires dont les grilles sont connectées à ladite entrée du circuit d'interface ; et - ledit élément à seuil est un transistor MOS à canal N. 4. Circuit d'interface selon la revendication 3, caractérisé en ce que ladite tension fixe est obtenue au point commun de deux résistances MOS connectées en série entre ladite première et ladite deuxième valeurs de tension. 5. Circuitd'interface selon la revendication 3, caractérisé en ce que ladite tension fixe est obtenue au point commun de deux transistors MOS de types complémentaires connectés en série dont l'un, connecté entre ledit point commun et ladite deuxième valeur de tension, est un transistor à canal P maintenu toujours conducteur et l'autre, connecté entre ledit point commun et ladite première valeur de tension, est un transistor à canal N dont la grille est reliée à ladite entrée du circuit d'interface par l'intermédiaire d'un inverseur. 6. Circuit d'interface selon la revendication 5, caractérisé en ce que ledit inverseur est constitué par deux transistors MOS de types complémentaires.