Brevet FR2383566A1 — publié le 19781006

L'invention est relative aux installations de détermination de l'activité électrique de circuits par exemple pour surveiller le fonctionnement de centraux de commutation téléphonique automatiques. On sait que ces installations comportent des dispositifs explorateurs effectuant séquentiellement le test des points de commutation à examiner (les circuits à surveiller appartenant dans les centraux téléphoniques à des marqueurs, enregistreurs, envoyeurs, etc...) et au moins un calculateur numérique assurant la commande des explorateurs et l'exploitation des données qu'ils transmettent afin de mesurer et d'enregistrer les informations significatives du fonctionnement du ou des centraux surveillés, tels que le comptage de la durée des communications, le taux d'occupation (erlangmétrie), etc... Lorsque le nombre de points à examiner devient important ainsi que la distance entre lesdits points et le calculateur, il est connu de regrouper les liaisons entre points et calculateur en postes de collecte locaux comprenant chacun au moins un explorateur local et un calculateur numérique local dit processeur auxiliaire. L'utilisation de processeurs auxiliaires permet d'alléger la tâche du calculateur principal et de faire gérer par celui-ci un grand nombre de postes de collecte distants à la fois les uns des autres et du calculateur principal. On utilise en général comme presseurs auxiliaires des microcalculateurs, autrement dit des calculateurs organisés autour de processeurs du commerce à structure microprogrammée et qui se prêtent à des applications nombreuses et variées. Mais cette faculté d'adaptation est obtenue par un découpage des programmes en une multiplicité de micro-instructions et de tels microcalculateurs sont en fin de compte, en ce qui concerne les applications envisagées pour l'invention, peu performants. L'objet de l'invention est un processeur auxiliaire pour la détermination de l'activité électrique de circuits qui soit d' une constitution simple et soit par conséquent doté d'une excellente fiabilité; il permet cependant d'élaborer et de transmettre, aux cadences de scrutation rapides, requises pour certaines applications, les valeurs de plusieurs paramètres d'activité tels que le nombre d'événements observés et la durée globale de ces événements, sur chaque circuit. A partir de ces informations, le calculateur maltre pourra, par un programme de traitement approprié, calculer par exemple l'intensité de trafic (erlangmétrie), exécuter des comparaisons entre les activités des divers circuits, déterminer des circuits défectueux, etc..D'autres utilisations sont envisageables, par exemple pour la taxation téléphonique, en remplacement du moyen connu constitué par une batterie de compteurs électro-mécaniques. Le processeur auxiliaire de l'invention pour poste local de collecte de données d'activité de circuits comporte, comme il se doit, une base de temps cyclique, une unité arithmétique et logique et une unité de mémoire capable de délivrer à celle-ci des mots de donnée et des mots de commande. Mais il comporte en outre une unité de commande chargée d'élaborer à partir des instructions délivrées par le calculateur numérique martre des signaux de commande destinés à l'explorateur et des signaux d'adressage délivrés à la mémoi re; quant à l'unité arithmétique et logique, elle comporte des circuits cablés de traitement de données chargés d'élaborer des signaux de résultats d'activité à partir des signaux de données d'activité délivrés par l'explorateur et des signaux délivrés par la mémoire en réponse aux signaux d'adressage; enfin la mémoire comporte des moyens pour loger lesdits signaux de résultat d'activité à l'adresse désignée par lesdits signaux d'adressage en remplacement des signaux mémorisés qu'elle a délivrés à l'unité arithmétique et logique. Le processeur auxiliaire local de l'invention présente donc une structure itérative permettant de tenir à jour à la disposition du calculateur maire, à l'issue de chaque cycle de scrutation, au moins une catégorie de résultats d'activité. Avantageusement, chaque instruction du calculateur martre étant constituée de deux mots consécutifs dont le deuxième définit un ordre à exécuter par le processeur auxiliaire et dont le premier annonce, entre autres indications, si ledit ordre est à exécution répétitive ou non répétitive, l'unité de commande comporte des moyens : - pour reconnatre lesdites indications dans le premier mot, - pour commander, lorsque ledit premier mot annonce que l'exécu tion est répétitive, le fonctionnement répétitif de la base de temps cyclique, - pour assurer, lorsque ledit premier mot annonce que l'exécution est non répétitive, l'aiguillage du deuxième mot, qui consti tue alors un signal d'adressage, vers l'entrée d'adressage de la mémoire. Avantageusement, en outre - l'unité de commande comporte un compteur d'adresses dont le contenu est incrémenté à chaque cycle de fonctionnement répétitif de la base de temps pour élaborer le signal d'adressage cyclique de l'explorateur, un circuit de sélection d'adresses recevant en entrée un premier signal délivré par ledit compteur d'adresses et un deuxième signal d'adresse élaboré par l'unité de commande lors de la réception d'une instruction à exécution non répétitive provenant du calculateur matre, celui-ci appliquant alternativement ces premier et deuxième; signaux d'adresse à l'entrée d'adresse de 1' unité de mémoire, de telle sorte quun cycle "machine" d'élaboration de résultats d'activité alterne avec un cycle "machine" d'éxécution de l'instruction reçue en accès direct; - l'unité de mémoire comporte, outre une mémoire de données, une mémoire de contrôle connectée elle aussi à l'unité de commande pour en recevoir le meme signal d'adresse, ladite mémoire de con trôle contenant des bits indicateurs actionnant les circuits de 1' unité arithmétique et logique de façon à déterminer le traitement à effectuer sur les données de me me adresse délivrées par la mémoire de données;; - le calculateur martre envoyant au poste de collecte des instructions de blocage ou de déblocage et la-mémoire de contrôle étant une mémoire vive, l'unité arithmétique et logique comporte un opérateur de blocage positionnant des bits indicateurs de la mémoire de contrôle en fonction desdites instructions reconnues par l'unité de commande pour que le contenu de mots totalisateurs mémorisés devienne sélecKvement stationnaire lorsque l'instruc- tion reconnue est une instruction de blocage et non stationnaire lorsque l'instruction reconnue est une instruction de déblocage; ; - le calculateur maître délivrant au poste de collecte des instructions d'affectation et la mémoire de contrôle étant une mémoire vive, l'unité arithmétique et logique comporte un opérateur d'affectation positionnant des bits indicateurs de la mémoire de cnn trôle en fonction desdites instructions reconnues par l'unité de commande pour que les mots totalisateurs soiee sélectivement affectés à recueillir soit le nombre des évenements observés soit la durée desdits événements;; - enfin, le processeur auxiliaire comporte des moyens pour adresser au calculateur maître un signal d'alerte lorsque la valeur des données numériques cumulées dans une adresse de la mémoire atteint un seuil prédéterminé, ledit seuil étant fixé de telle sorte que le calculateur maître dispose du temps nécessaire pour commander le transfert dudit contenu de ladite adresse avant saturation. D'autres dispositions et avantages de l'invention apparaitront dans la description qui suit d'un exemple de réalisation du processeur auxiliaire de l'invention, description qui se réfère aux dessins annexés dans lesquels -- la figure 1 est un schéma général d'organisation d'une installation de détermination de l'activité de circuits comportant un calculateur maître et des postes locaux de collecte ayant chacun un processeur auxiliaire, - la figure 2 est un diagramme de blocs du processeur auxili-aire de l'invention, - la figure 3 est un diagramme de blocs de l'unité de commande du processeur auxiliaire de la figure 2, - la figure 4 est un diagramme de blocs de l'unité arithmétique et logique du processeur auxiliaire de la figure 2. Les circuits dont la mention ou la description n'est pas nécessaire à la compréhension de l'invention, tels que les circuits d'alimentation, de validation, etc... ne sont pas représentés. On considère la figure 1 Chaque poste de collecte 100 comprend d'une part un explorateur 10ruz du genre connu connecté aux points de collecte qu'il dessert par des liaisons parallèles 102 et d'autre part un processeur auxiliaire local 103 conforme à l'invention.Celui-ci - adresse par les liaisons 104 les ordres de commutation à 1' explorateur 101 et en reçoit les signaux de données par des liaisons 105 - reçoit par un bus 106, auquel il est connecté par des liaisons 107, des instructions du calculateur numérique maître - non représenté - de l'installation; - adresse audit calculateur maître, par l'intermédiaire d'un bus 108 auquel il est connecté par des liaisons 109, des signaux de résultats (en particulier valeurs de durée et nombre d'évene- ments) résultant du traitement des signaux de données reçus de l'explorateur 101. Lorsque l'installation doit desservir un grand nombre de points de collecte ou si ceux-ci sont répartis en groupes éloignés les uns des autres, elle peut comporter, à la manière connue, plusieurs groupes de postes de collecte 100 respectivement connectés à des groupes de points de collecte, chaque groupe de postes étant géré par un microcalculateur qui jouf le rôle de calculateur maître; ces calculateurs maîtres sont eux-memes gérés par un unique calculateur central par l'intermédiaire de liaisons à modems. On considère maintenant la figure 2 relative au schéma général d'un processeur auxiliaire 103 conforme à l'invention équipant l'un des postes 100 de la figure 1. L'objet principal de la figure 2 est de définir les liaisons des unités constituant ledit processeur auxiliaire ainsi que leurs fonctions essentielles et leurs connexions respectives. La constitution de certaines de ces unités sera explicitée par la suite en référence aux figures suivantes. On retrouve sur la figure 2 les bus 106 et 108 et les liaisons 104, 105, 107 et 109. Le processeur 103 comprend - une base de temps 21; - une unité de mémoire 23 dont le chargement est réalisé à l'aide de registres 23a et 23b - une unité de décodage 24 à registre et décodeur; - un bloc de calcul ou unité arithmétique et logique (ALU)25 - une unité de sélection 26; - enfin un circuit d'alerte 27. La liaison 107 acheminant les signaux du bus 106 vers l'unité de commande 22 comprend 14 fils. Douze d'entre eux transportent les douze bits dont diverses combinaisons constituent neuf mots d'instructions principaux MC. On détaillera par la suite la constitution de ces mots qui comportent en fait chacun deux mots successifs MC1 et MC2. L'unité de commande 22 est synchronisée par la base de temps 21 par l'intermédiaire de la liaison 211 qui comporte dix fils puisque le cycle de synchronisation qui est le cycle de scrutation comprend dix impulsions HO....H9. Le rôle de l'unité 22 est double; elle élabore en effet à partir des mots de commande MC - d'une part des signaux d'adressage acheminés à l'entrée d'adressage de l'unité de mémoire 23 par la liaison 221 à 12 fils; - d'autre part des signaux de commande de commutation acheminés vers l'explorateur 101 (fig.1) par la liaison 104 à 12 fils. L'unité de mémoire 23 comporte une mémoire vive de données 23c et une mémoire vive de contrôle 23d adressées en synchronisme par l'unité de commande 22. Les deux mots localisés à une meme adresse dans ces mémoires concernent le traitement d'un meme circuit, précisément celui qui est scruté par l'explorateur lorsque l'unité de commande 22 lui fournit cette adresse. L'unité 25 reçoit : - d'une part par une liaison à 14 fils 231 le mot délivré par la mémoire de données 23c et dont l'adresse est donnée par les bits de la liaison 22t, ledit mot constituant un premier opérande OP1; - d'autre part par l'unité de décodage 24 un bit, constituant un deuxième opérande OP2, que l'unité 24 élabore à partir du signal acheminé par la liaison 105 à 8 fils connectés à ltexplorateur. L'opération effectuée par le bloc de calcul 25 sur les deux opérandes est fonction d'un mot de contrôle à deux bits reçu de la mémoire de contrôle 23d par la liaison 232, mot de controle lui-meme traité par le bloc de calcul. Le résultat est transmis - d'une part, par l'intermédiaire d'une liaison 251 à 14 fils à entrée de chargement de l'unité de sélection 26 en ce qui concerne le résultat d'activité et par l'intermédiaire d'une liaison 253 à 2 fils en ce qui concerne le résultat de contrôle; - d'autre part, par l'intermédiaire d'une liaison 252 à 14 fils, au registre 23a de chargement de la mémoire de données 23c et par l'intermédiaire d'une liaison 254 à 2 fils, au registre 23b de chargement de la mémoire de contrôle 23d. L'unité de sélection 26 transmet au bus 108, par l'intermédiaire d'une liaison 109 à 12 fils, le résultat de l'opération lorsque l'autorisation lui en est donnée depuis l'unité de commande 22 par l'intermédiaire d'une liaison à 4 fils 222. Enfin, lorsque le résultat de l'opération atteint un seuil prédéterminé, le bloc de calcul 25 adresse un bit d'alerte au circuit d'alerte 27 qui adresse un signal d'alerte au calculateur maitre par une liaison 271. Les connexions- des 14 fils de la liaison 107 au bus 106 et des 12 fils de la liaison 109 au bus 108 sont assurées par autant de circuits adaptateurs du genre connu {récepteurs ou transmetteurs à 3 états, selon le cas) qui ne sont pas représentés sur la figure 2. Avant d'aborder, en référence aux figures suivantes, la description de certains des blocs ou unités du schéma de la figure 2, on donne ci-après des indications sur leurs fonctions et sur la constitution des signaux qu'ils traitent ou qu'ils élaborent. A la suite d'une instruction adressée par le calculateur maître par l'intermédiaire du bus 106, le dispositif de l'invention doit, on le rappelle, adresser audit calculateur maître par il'in- termédiaire du bus 108 un mot de réponse dit "mot totalisateur". On donne ci-après à titre d'exemple une liste d'instructions qui peuvent etre délivrées au moyen du bus 106. Cette liste comprend: a) des instructions de base qui configurent la mémoire de con truble, à savoir : - instruction AFC : affectation d'un mot totalisateur déterminé au comptage d'évenements, - instruction AFE : affectation dtun mot totalisateur déterminé au comptage de durée d'événements, - instruction BL : instruction de blocage d'un mot totalisateur déterminé, - instruction DBL : instruction de déblocage d'un mot totalisateur déterminé, b) des instructions de base relatives aux données, à savoir - instruction CS : définition des conditions de saisie du dispositif local, c'est-à-dire : durée du cycle de scrutation, mode de fonctionnement (comptage d'événements ou de durée), transmission de paramètres aux explorateurs, validation de fonction, désarmement de l'alerte le cas échéant; - instruction EME : demande de mot d'état, celui-ci comprenant les valeurs de paramètres définis par le mot CS (c'est-à-dire l'état du dispositif de collecte) et l'indication d'une pré-saturation éventuelle en comptage durée ou en erlangmétrie (des indica- tions seront données à ce propos plus loin), - instruction EXT : demande de valeur d'un mot totalisateur déterminé (comptage de durée ou d'événements), - instruction RZ : remise à zéro du contenu d'un mot totalisateur déterminé, - instruction ERP : demande d'information sur un mot totalisateur déterminé (blocage éventuel, affectation, état électrique du point de collecte associé, dépassement éventuel du contenu par rapport à un seuil, contenu nul); c) des instructions composites fréquemment envoyées par le calculateur maître pour gagner du temps, à savoir - instruction AFTC : (équivaut à AFC-DBL-RZ-ERP) qui initia lise globalement un mot totalisateur et rend compte au calculateur martre de l'action effectuée, - instruction AFTE : (équivaut à AFE-DBL-RZ-ERP) qui initia lise globalement un mot totalisateur et rend compte au calculateur maître de l'action effectuée, - instruction BLEMT : (équivaut à BL-EMT) qui communique au calculateur maître le contenu d'un totalisateur immédiatement rendu stationnaire, par exemple aux fins de relecture, ou encore parce que la tâche de ce totalisateur est terminée et qu'il doit alors demeurer stationnaire afin de ne pas provoquer indûment l'émission d'un signal de dépassement de seuil, - instruction RZT : (équivaut à RZ-ERP) qui remet à zéro un mot totalisateur déterminé et en rend compte au calculateur maître, - instructions BLT ou DBLT : (équivalent respectivement à BL-. ERP- et DBL-ERP) pour respectivement bloquer ou débloquer un mot totalisateur déterminé et en rendre compte au calculateur maître. Ainsi le calculateur envoie chaque fois que c'est possible (exceptions CS, EME, EMr) une instruction composite comprenant 1' instruction de base ERP afin d'obtenir un compte-rendu de l'effet obtenu par l'instruction. Ce compte-rendu, qui est plus puissant qu'un simple accusé de réception, est alors contrôlé par le calculateur maître qui obtient ainsi une bonne supervision du bon fonctionnement du processeur auxiliaire. L'analyse du programme nécessaire montre que 12 bits Lg, LI ..., L11, (autrement dit 12 fils) suffisent pour transmettre ces instructions par le bus "instructions"106 du moment que lesdites instructions sont décomposées en deux mots successifs que l'on dénommera MC1 et MC2. Cette décomposition demande d'adjonction de 2 fils dont l'un achemine un bit (que l'on dénommera EPL) indiquant que le mot MC1 ou MC2 transmis est complet, et l'autre un bit (que l'on dénommera USB)indiquant qu'il s'agit du mot MC1 ou MC2. On verra plus loin comment ces divers signaux sont pris en compte et exploités dans l'unité de commande 22. Quant aux signaux délivrés par l'unité arithmétique et lo gique 25 en réponse aux instructions du calculateur maître, ils sont constitués premièrement par un mot de résultat d'activité de 14 bits dont : - 12 bits Tg, T1 .. T11 expriment le total obtenu en comptage de durée ou d'événements pour le point de collecte considéré, - 1 bit BEX rappelant l'information (comptage de durée ou d'événements) déjà communiquée lors de l'interrogation précédente concernant le point de collecte considéré, - 1 bit BEP indiquant l'état d'activité électrique du point de collecte considéré, deuxièmement par un mot de résultat de contrôle de 2 bits dont - 1 bit BL indiquant si le mot totalisateur est bloqué ou non, - 1 bit BCE indiquant l'affectation du mot totalisateur (comptage de durée ou d'événements). Le dispositif de l'invention réalisé selon l'exemple décrit ici doit donc procéder - lors de chaque scrutation effectuée par l'explorateur - à la mise à jour des mots de données et de contrôle. On considère maintenant la figure 3 relative au schéma de l'unité de commande 22 de la figure 2. On retrouve dans la figure 3 le bus "instructions" 106 qui délivre les bits constituant le premier et le deuxième mot d'instructions MC1 et MC2, des liaisons 211 qui délivrent à l'unité 22 un ou davantage des signaux de synchronisation H élaborés par la base de temps 21 (figure 2) et les liaisons 221 qui acheminent les signaux d'adresse vers l'unité de mémoire 23 (figure 2). Le schéma de la figure 3 comporte deux saus-ensembles de circuits. Le premier reconstitue l'instruction externe, c'est-à- dire celle acheminée par le bus 106, à partir des deux mots MC1 et MC2 précédemment définis. il est synchrone avec le calculateur maitre. il comprend un décodeur 31, un registre 32, une porte NON ET 33, deux circuits d'aiguillage 34 et 35 à portes et bascules, deux registres 36 et 37 et une bascule 38 de type D. Le deuxième sous-ensemble, synchronisé par les impulsions H de la base de temps 21 (figure 2), dirige alternativement vers l'unité de mémoire 22, tantôt l'adresse contenue dans l'instruc- tion externe reconstituée par le premier sous-ensemble, tantôt une adresse incrémentée par la base de temps à chaque cycle de scrutation. il comprend ùn registre 41, une bascule 42 de type D, un compteur d'adresses 43 et un commutateur 44. Le décodeur 31 est chargé par les quatre bits Lo L3 acheminés par des liaisons parallèles 311 lorsque la valeur du bit USB adressé par une liaison 312 indique qu'il s'agit du mot de commande MC1 . Les quatre bits précités constituent alors l'adresse du poste de collecte considéré. La porte NON-ET 33 reçoit par l'une de ses entrées le signal du décodeur 31 acheminé par une liaison 313 et par l'autre entrée le bit EPL acheminé par une liaison 331. Lorsque la valeur du bit EPL indique que le mot MC1 délivré est stable, la porte 33 délivre par la liaison 332 un signal autorisant la transmission par le registre 32 des six bits L6... .Ls1 qui sont acheminés par des liaisons 321 et qui correspondent à la partie "fonction" du mot MC1. Lesdits bits sont alors acheminés par une liaison 322. Les circuits 34 et 35 sont chargés de l'aiguillage du mot MC2. La direction de transmission dudit mot dépend en effet de la nature de l'instruction qu'il définit et dont un bit particulier, par exemple le bit L5, indique qu'il s'agit d'une instruction à éxécution répétitive (ici l'instruction CS déjà définie relative aux conditions de saisie) ou d'une instruction à exécution immédiate. Dans le premier cas, le bit L5 est transmis par une liaison 351 au circuit d'aiguillage 35 - qui reçoit également le bit EPL par une liaison 352 et le signal de sortie du décodeur 31 par la liaison 313 - et déclenche l'envoi par une liaison 353 d'un signal d'autorisation de chargement au registre de conditions de saisie 37.Celui-ci, au moment de l'envoi de l'impulsion H9 par la base de temps 22, traduit les bits L0 L11 du mot MC2 - qui lui sont adressés par les liaisons 371 - sous forme de 12 bits RCSO,..RCS11. délivrés à la base de temps 22 par des liaisons 372. il délivre en outre des bits BF de code de fonction, au moyen de liaisons 373, à l'unité arithmétique et logique que l'on examinera plus loin. Dans le deuxième cas, le bit L5 adressé par une liaison 341 au circuit d'aiguillage 34 - qui reçoit également le bit EPL par une liaisnn 342 et le signale sortie du décodeur 31 par la liaison 313 déclenche par une liaison 343 l'envoi d'un signal d'autorisation de chargement au registre 36 de transmission d'adresse d'opérande. Celui-ci transmet alors par les liaisons 362 les douze bits Li... .Llî pris au bus 106 par les liaisons 362. Le signal de sortie du circuit d'aiguillage 34 arme la bascule 38 dont la sortie Q attaque l'entrée D de la bascule 42. Le signal qui apparait à la sortie de la bascule 38 - chargée de déclencher l'appel du programme interne du dispositif - est transmis à l'entrée D de la bascule 42. A l'apparition de l'impulsion H3 de la base de temps, la bascule 42 transfère ledit signal par une liaison 421 à l'entrée de commande de chargement du registre 41 synchronisé par l'impulsion H4 laquelle provoque également le désarmement de la bascule 38 par une liaison 422. Le registre 41 a pour rôle d'assurer la transmission simultanée, d'une part par les liaisons 411 des bits d'adresse qu'il reçoit du registre 36 par les liaisons 362 et d'autre part par des liaisons 412 et à l'intention du bloc de calcul 25 et du sélecteur 26 (fig.2) des bits de code defonction qu'il reçoit du registre 32 par les liaisons 322. Le circuit commutateur 44 est constitué par un groupe de portes "OU-EXCLUSIF" à deux groupes d'entrées. L'un des groupes d'entrées reçoit les bits de la partie adresse du registre d'instructions externes 41 transmis par les liaisons 411 de sortie. L'autre groupe d'entrées reçoit par des liaisons de sortie 431 les bits d'adresse délivrés par le compteur d'adresses à incrémentation 43. La direction d'entrée du commutateur 44 est commandée par un signal MJ (mise à jour de cycle de scrutation) délivré par la base de temps 21 (fig.2). Selon la valeur du signal MJ, le commutateur 44 transmet donc par les liaisons 221 à l'unité de mémoire 23 (fig.2) soit le signal d'instruction externe du registre 41, soit le signal d'instruction interne du compteur 43 qui progresse d'une unité à chaque cycle de scrutation (impulsion H9 de la base de temps). Ledit signal d'instruction interne est également acheminé par les liaisons 104 vers l'explorateur 102 du poste de collecte considéré (fig.1) pour commander la commutation des points de collecte. On ne donnera pas de description détaillée des mémoires 23c et 23d (fig.2). On se contente de signaler qu'elles sont constituées dans l'exemple ici considéré d'une unique mémoire vive 23 d'une capacité de quatre kilo-mots de 16 bits. Lorsqu'un mot d'adresse est délivré par le commutateur 44 (fig.3) par l'intermédiaire des liaisons 221, l'unité de mémoire 23 délivre à l'unité 25, par les liaisons 231 et 232, le mot de données et celui de con trôle logés à l'adresse correspondante et les remplace par les nouveaux mots délivrés par 1'unité 25 par l'intermédiaire des liaisons 252 et 254 et des registres d'entrées 23a et 23b. Dans une variante de réalisation de l'invention, moins performante, la mémoire 23 est seulement constituée par une mémoire de contrôle 23d permanente. Les bits indicateurs y sont positionnés initialement lors de l'écriture de la mémoire, en fonction du poste de collecte destinataire. Dans une autre variante plus simple, la mémoire 23 est seulement constituée par une mémoire de données. Les totalisateurs sont alors affectés par construction soit au comptage de durée, soit au comptage d'évenements et ne sont pas blocables. On considère maintenant la figure 4 qui donne le schéma de l'unité arithmétique et logique 25 (fig.2). On y retrouve, outre la liaison 241 connectée en sortie du décodeur 24 (fiv.2) les liaisons d'entrée 231 et 232 venant de l"iité de mémoire 23 et les liaisons de sortie 251 (ou 252) d'une part et 254 (ou 253) d'autre part. On rappelle que les liaisons 231 (soit 231a,d,e) et 232 (soit 232b,c) de la figure 4 acheminent les bits issus de l'unité de mémoire 23, à savoir : - le groupe de liaisons 231 a, les 12 bits To....T11 du mot totalisateur; - la liaison 231d, le bit EP d'indication d'état électrique du point de collecte considéré; - la liaison 231 e, le bit d'information EX délivré précédem ment par l'explorateur 101 via le décodeur 24 et déjà stocké en mémoire; - la liaison 232b, le bit BA d'indication d'affectation du mot (comptage de durée ou d'évènements); - enfin, la liaison 232c, le bit BL d'indication de blocage. Les mots formés par ces 1 6 bits constituent le mot de premier opérande et le mot de contrôle soumis à l'unité 25. Pour distinguer leurs constituants de ceux du mot mis à jour à la sortie de l'unité 25, on les affectera de l'indice 1 (mur1 signifiera ici la partie principale constituée par les bits d'entrée Tg, T1...Tîî) Quant à la liaison 241, elle achemine le nouveau bit EX (que l'on désignera par EX2) délivré par le décodeur 24 (fig.1) et qui constitue le deuxième opérande. Enfin les liaisons 251 et 253 acheminent vers le sélecteur 26 (fig.2) les signaux de sortie de l'unité 25 résultant de l'ope- ration effectuée sur les deux opérandes et sur le mot de contrôle et qui comportent : - les 12 bits de la partie principale du nouveau mot totalisa teur repérée NT2 (liaisons 251 a); - le nouveau bit EP2 d'état (liaison 251d); - le nouveau bit d'information EX2 (liaison 251 e); - le nouveau bit BA2 d'affectation (liaison 253b), - le nouveau bit BL2 d'indication de blocage (liaison 253c). Ces bits d'indice 2 sont en outre dirigés par les liaisons 252 et 254 vers les registres 23a et 23b de la mémoire de données 23c et de la mémoire de contrôle 23d où ils remplacent à la meme adresse les bits homologues d'indice 1 délivrés au bloc de calcul. Le traitement est ainsi répétitif tant que la scrutation se poursuit. Le schéma de l'unité arithmétique et logique 25 tel qu'il est indiqué figure 4 comprend des opérateurs 51, 52, 53, 58 et 59 constitués par des multiplexeurs du commerce, un additionneur 54, un comparateur 55, un circuit de référence 56 et un décodeur 57. Al'exception de la référence 56, tous ces circuits peuvent etre réalisés sur une munie carte au moyen de circuits intégrés ou de parties de circuits intégrés. L'unité arithmétique et logique est organisée pour être monophase afin d'accélérer le traitement; aussi ses différents opérateurs fonctionnent-ils en simultanéité et sontils disposés en cascade. L'opérateur 51 réalise un filtrage en double test pour comparaison des bits EP1, EX1 et EX2 qu'il reçoit respectivement par les liaisons 231d, 231e et par la liaison 24via connectée à la liaison 241. il délivre respectivement par les liaisons 511 et 51 2 les bits EP2 et F indiquant respectivement le nouvel état électrique du point de collecte concerné et le front avant d'un éventuel évènement. La liaison 511 est en outre connectée à la liaison 251d de sortie de l'unité arithmétique et logique. L'opérateur 52 reçoit le bit BA1 acheminé par la liaison 232b. il définit - en fonction de l'ordre de sortie RCS délivré par des liaisons 521 connectées aux liaisons de sortie 371 du registre de conditions de saisie 37 (fig.3) de l'unité de commande la valeur d'un bit ERL acheminé par une liaison 522 et qui traduit l'affectation du mot totalisateur soit au comptage de durée, soit au comptage d'évènements. L'opérateur 53 reçoit le bit EP2 par la liaison 511, le bit F par la liaison 51 2 et le bit BL1 par la liaison 531. il re çoit en outre - des bits RCS du registre 37 (fig.3) par des liaisons 532 connectées elles aussi aux liaisons de sortie 372, - le bit MJ (mise à jour du cycle de scrutation) de la base de temps 21 (fig.2) par une liaison 533, - un bit PE de la base de temps 21 par une liaison 534, ledit bit correspondant au retour périodique d'un intervalle de temps où le comptage de durée est pratiqué. L'opérateur 53 exploite ces différents signaux pour délai vrer un bit dtincrémentation par sa sortie 535. En comptage d'évènements, le bit d'incrémentation est actif en présence d'un bit de front F sur la liaison 512. En comptage de durée, le bit dtincrémen- tation est actif si le bit EP2 confirme l'état du point concerné et si le bit PE est présent. L'additionneur 54 ajoute s'il y a lieu ledit bit d'incrémentation acheminé par la liaison 535 aux bits du mot totalisateur Mri acheminés par les liaisons 541 connectées aux liaisons 231 a et délivre le mot MT2 résultant de l'incrémentation aux liaisons 251a de sortie du bloc de calcul. Le comparateur 55 reçoit d'une part le mot de 12 bits Mrj par des liaisons 551 connectées en dérivation aux liaisons 231a et d'autre part un mot de référence délivré par le circuit cablé 56 par l'intermédiaire des liaisons 561. Si le niveau du mot Mrî atteint le niveau du mot de référence, il délivre, lorsqueles bits MJ et'H1 déjà présents sur des liaisons 552 et 553 l'autorisent, un bit d'alerte par sa liaison de sortie554. Le décodeur 57 reçoit ce bit d'alerte. La valeur du bit ERL délivré par l'opérateur 52 et par la liaison 523 détermine l'aiguillage du signal d'alerte vers l'une ou l'autre des liaisons 271 (figure 2) connectées au calculateur maître, soit vers la liaison " alerte C" 27via (alerte comptage d'évènements), soit vers la liaison "alerte E" 271b (alerte comptage de durée). L'opérateur 58 est destiné à former le bit d'affectation BA2 à partir du bit d'affectation BA1 qu'il reçoit par la liaison 232b (affectation du mot totalisateur au comptage de durée ou au comptage d'évènements selon la valeur du bit)~. En l'absence d'un ordre transmis par les bits BT-acheminés par les liaisons 582 connectées aux liaisons de sortie 373 du registre de conditions de saisie 37 (fig.3) le bit BA1 est reconduit sans changement, autrement dit le bit BA2 de sortie transmis par la liaison 253b est identique au bit BA1 . De meme, l'opérateur 59 forme le bit BL2 à partir du bit BL1 (blocage) reçu par la liaison 232c. En l'absence d'ordre transmis par les bits BT du registre 37, le bit BL1 est reconduit sans changement, autrement dit le bit BL2 de la liaison 253c demeure identique au bit B REVENDICATIONS 1. Processeur auxiliaire de collecte de données pour la détermination de l'activité électrique de circuits électriques, du type s'insérant dans une installation à la façon d'un terminal numérique coopérant dans un ensemble de saisie d'informations et échangeant avec un calculateur mattre distant des instructions dans un sens et des informations dans l'autre sens, du type assurant les fonctions typiques des dispositifs d'observation de trafic téléphonique, comptage, erlangmétrie, reprenant les dispositions usuelles pour la saisie des informations, c'est-à-dire données prélevées par échantillonnage, exploration cyclique, test majoritaire, du type comprenant une structure à la manière des terminaux numériques, ctest-à-dire avec mémoire de données, mémoire de contrôle, unité de commande, unité arithmétique et logique, caractérisé en ce que la mémoire de données comporte des moyens pour loger les mots de résultats de collecte, dits mots totalisateurs, à l'adresse désignée par les signaux d'adresse délivrés par l'unité de commande en remplacement des signaux mémorisés que la mémoire de données a délivrés à l'unité arithmétique et logique, en ce que la mémoire de contrôle connectée à l'unité de commande en reçoit le meme signal d'adresse que la mémoire de données et contient des bits indicateurs actionnant les circuits de l'unité arithmétique et logique de façon à déterminer le traitement à effectuer sur les données de meme adresse délivrées par la mémoire de données. 2. Processeur auxiliaire selon la revendication 1 caractérisé en ce que les opérateurs de l'unité arithmétique et logique travaillent en simultanéité et sont organisés en cascade, le fonctionnement global de l'unité arithmétique et logique étant ainsi monophase. 3. Processeur auxiliaire selon la revendication l caractérisé en ce que l'unité arithmétique et logique comprend un opérateur de double test, un opérateur d'addition et un opérateur de décision d'incrémentation. 4. Processeur auxiliaire selon la revendication 1, caractérisé en ce que l'unité de commande comporte en outre un compteur d'adres se dont le contenu est incrémenté à chaque fonctionnement répétitif de la base de Lemps pour élaborer le signal d'adressage cyclique de l'explorateur, un circuit de sélection d'adresse recevant en entrée un premier signal délivré par ledit compteur d'adresse et un deuxième signal d'adresse élaboré par l'unité de commande lors de la réception d'une instruction à exécution non répétitive provenant du calculateur martre, celui-ci appliquant alternativement ces premier et deuxième signaux d'adresse à l'entrée d'adresse de l'unité de mémoire de telle sorte qu'un cycle "machine" d'élaboration de résultats d'activité alterne avec un cycle "machine" d'exécution de l'instruction du calculateur mattre reçue en accès direct. 5. Processeur auxiliaire selon la revendication 1, caractérisé en ce que, le calculateur mattre lui envoyant des instructions de blocage ou de déblocage pour que le contenu de mots totalisateurs mémorisés devienne sélectivement stationnaire ou non stationnaire, la mémoire de contrôle est une mémoire vive et en ce que l'unité arithmétique et logique comporte un opérateur de blocage qui positionne des bits indicateurs de la mémoire de contrôle en fonction des instructions de blocage ou de déblocage reconnues par l'unité de commande. 6. Processeur auxiliaire selon la revendication 1, caractérisé en ce que, le calculateur mattre lui envoyant des instructions pour que les mots totalisateurs soient sélectivement affectés à recueillir les informations d'activité traduisant soit le nombre d'évènements observés, soit la durée cumulée de ces évènements, la mémoire de contrôle est une mémoire vive, l'unité arithmétique et logique comporte un opérateur d'affectation positionnant des bits indicateurs de la mémoire de contrôle en fonction des instructions d'affectation reconnues par l'unité de commande. 7. Processeur auxiliaire selon la revendication 5 ou 6 ou les revendications 5 et 6, caractérisé en ce que l'unité de commande comporte des moyens pour positionner les bits de la mémoire de con trôle lors de l'exécution des instructions non répétitives, de telle sorte que le processeur auxiliaire local agisse lorsque le calculateur mattre délivre une instruction composite. 8. Processeur auxiliaire selon la revendication I, caractérisé en ce que, chaque instruction du calculateur mattre étant constituée de deux mots consécutifs dont le deuxième définit un ordre à éxécuter par le processeur auxiliaire et dont le premier annonce, entre autres indications, si ledit ordre est à exécution répétitive ou non répétitive, l'unité de commande comporte des moyens - pour reconnattre lesdites indications dans le premier mot, - pour commander, lorsque ledit premier mot annonce que l'exécution est répétitive, le fonctionnement répétitif de la base de temps cyclique, - pour assurer, lorsque ledit premier mot annonce que l'ins truction n'est pas répétitive, l'aiguillage du deuxième mot, qui constitue alors un signal d'adressage, vers l'entrée d'adressage de l'unité de mémoire. 9. Processeur auxiliaire selon l'une quelconque des revendications l à 8, caractérisé en ce que le processeur auxiliaire comporte des moyens pour adresser au calculateur numérique maître un signal d'alerte lorsque la valeur des données numériques accumulées dans une adresse de l'unité de mémoire atteint un seuil prédéterminé. 10. Processeur auxiliaire pour la surveillance de trafic d'au moins un autocommutateur téléphonique, caractérisé en ce qu'il est conforme à l'une quelconque des revendications 1 à 9.