Brevet FR2323273A1 — publié le 19770401

La présente invention concerne un dispositif d'adressage qui, dans un ensemble logique intégré, sélectionne au moins une branche de circuit parmi plusieurs par commutation de l'entrée de la branche adressée d'un premier niveau de tension à un second niveau de tension, et dont l'étage de sortie est constitué par des transistors à émetteur suiveur montés en collecteur commun, chaque émetteur étant connecté d'une part à l'entrée d'une desdites branches du circuit, d'autre part par l'intermédiaire d'un circuit de charge à une première borne de la source d'alimentation de l'ensemble. Dans de nombreux ensembles électroniques intégrés, notamment dans les ensembles mémoires où des cellules mémoires sont disposées en lignes et en colonnes suivant une matrice XY, des dispositifs d'adressage sont prévus pour transmettre, inscrire ou lire une information dans une direction choisie parmi plusieurs, dans un groupe de cellules sélectionné parmi plusieurs groupes identiques par exemple. Le plus souvent les dispositifs d'adressage sélectionnent une branche de circuit à partir d'une information codée et sont appelés décodeurs. Pour l'adressage, la tension d'entrée d'une branche de circuit déterminée est portée d'un niveau de tension à un autre niveau de tension distinct de celui des autres branches.Mais les éléments des branches de circuit adressées présentent une certaine capacité de charge et la commutation du niveau de tension entraine la nécessité de commuter la charge de cette capacité. Dans des montages connus, le courant de charge de la capacité équivalente d'une branche de circuit, ou d'un groupe d'éléments tels que des cellules mémoires, est fourni par l'étage de sortie d'un décodeur, étage constitué le plus souvent par un transistor à émetteur suiveur, les collecteurs des différents transistors de sortie étant reliés à un point commun. Après la charge, le courant fourni par le transistor de sortie s'écoule à travers une résistance de charge, ou par un générateur de courant, dont est muni chaque transistor de sortie. Pour le- changement inverse de niveau de tension, le courant de décharge doit s'écouler par ladite résistance de charge, ou ledit générateur de courant éventuellement, car le transistor concerné ne peut être parcouru par un courant de sens inverse. L'impédance du circuit d'écoulement/e cR e on de décharge conditionne ainsi, non seulement la consommation de l'étage de sortie du dispositif d'adressage, mais aussi la vitesse de charge et de décharge. Une vitesse élevée entraîne des courants importants et une consommation élevée, et une consommation faible entraîne -une faible vitesse de commutation. La présente invention a pour but de remédier à cet inconvénient des dispositifs connus et de fournir un dispositif d'adressage dont la consommation soit réduite par rapport à celle de dispositifs connus sans que cette réduction de consommation entraîne une diminution de la vitesse de commutation. Selon 11 invention, le dispositif d'adressage, conforme au préambule, est remarquable principalement en ce que, le premier niveau de tension étant compris entre le second niveau et le potentiel de la première borne d'alimentation, des résistances de charge identiques relient lesdits émetteurs des transistors de sortie à un point commun maintenu à un potentiel fixe compris entre celui de ladite borne et ledit premier niveau de tension et très proche de ce dernier. Le premier niveau de tension, qui est celui de l'entrée des branches de circuit non adressées, étant très proche du potentiel du point commun auquel sont connectées les résistances de charge des émetteurs, le courant qui parcourt chacune de ces résistances en dehors de la commutation, est très faible et notamment beaucoup plus faible que celui qui parcourt le circuit de charge de l'émet- teur correspondant à la branche de circuit adressée, dont le niveau de tension d'entrée doit être assez distant du premier pour assurer la commutation, la commande ou le changement d'état des éléments de circuit intéréssés. Le nombre de branches de circuit adressées simultanément étant le plus souvent un et le nombre de branches de circuit non adréssées étant généralement important, parfois de la forme n avec n entier supérieur à 2, la consommation totale du dispositif est beaucoup plus faible que pour un dispositif connu-, dont la vitesse de commutation serait du même ordre et dans lequel la consommation pour une branche de circuit non adressée est sensiblement la même que pour une branche de circuit adressée. Le potentiel fixe du point commun des résistances d'émetteurs peut être obtenu en disposant d'une résistance de valeur déterminée entre le point commun et la première borne de la source d'alimentation ; l'intensité totale du courant parcourant cette résistance est la même quelle que soit la branche de circuit adressée et le potentiel résultant au point commun se maintient constant. Selon un autre mode de mise en oeuvre, le potentiel du point commun est obtenu en reliant ce point à la première borne de la source d'alimentation par l'intermédiaire d'un générateur de courant sensiblement constant, constitué par exemple par un transistor et une résistance de charge d'émetteur. Le potentiel du point commun des résistances d'émetteur des transistors de sortie du dispositif d'adressage est choisi très voisin du premier niveau de tension, celui de l'entrée d'une branche de circuit non adressée. De préférence, l'écart entre le potentiel du point commun et ledit premier niveau de tension est inférieur au quart de la différence entre les deux niveaux de tension dite excursion de tension, servant à la commutation par exemple cet écart est de l'ordre du dixième de l'excursion de tension. Il va de soi que cet écart doit rester compatible avec les tolérances de précision sur les valeurs de tension que les moyens techniques connus dans le domaine des circuits intégrés permettent d'atteindre, compte tenu en outre du sens de l'écart qui est impératif, Avantageusement cet écart est compris entre 0,05 et 0,2 volt. Par exemple, pour un ensemble mémoire de type ECL (de l'an- glais emitter coupled logic) qui comporte un dispositif d'adressage où l'excursion de tension est de l'ordre de 0,8 volt et dont la tension basse à la borne d'alimentation est inférieur à - 5 volts, l'écart précité qui est la tension entre deux bornes des résistances d'émetteur, est de l'ordre de 0,1 volt. La valeur r d'une résistance d'émetteur reliée au point commun est déterminée en fonction de la vitesse de commutation exigée du dispositif. En effet, cette vitesse de commutation dépend directement de la vitesse de variation de la tension à l'entrée c d'une: branche du circuit dv dont on sait qu'elle est égale à CI dt C étant la capacité de charge de la branche de circuitoensîdérée et I étant le courant de charge (ou de décharge de cette capacité) On peut déduire r de l'intensité 1m du courant I considéré pendant la commutation au milieu de l'excursion de tension et-de la valeur moyenne Vm de la tension aux bornes d'une résistance, Vm étant ainsi l'écart entre le potentiel au point commun et la tension à l'entrée d'une branche de circuit à la moitié de l'excursion de tension. L'invention est applicable aux dispositifs d'adressage des ensembles logiques intégrés, tels que des mémoires, en particulier des ensembles logiques du type dit ECL. L'invention s'applique dans le cas où l'étage de sortie du dispositif d'adressage est constitué de transistors à émetteurs suiveurs provoquant une-commutation à l'entrée de la branche de circuit adressée, d'un niveau de tension à un autre, et en particulier dans le cas où l'excursion de tension est relativement petite. L'invention s'applique notamment à des mémoires en matrice XY comportant des décodeurs lignes et/ou colonnes, à des dispositifs multiplexeurs sélectionnant une porte parmi plusieurs à partir d'une instruction codée par exemple, et à des ensembles comportant une sélection d'un circuit ou d'un élément parmi plusieurs identiques. La description qui va suivre en regard des dessins annexés fera bien comprendre comment l'invention peut être réalisée. La figure 1 est un schéma d'une première forme de réalisation d'un étage de sortie de décodeur dans une matrice mémoire. La figure 2 est un schéma d'une autre forme de réalisation d'un étage de sortie de dispositif d'adressage dans un multiplexeur. Sur les deux figures on a considéré un adressage sélectionnant une direction parmi quatre, mais il va de soi que le nombre d'éléments ou de branches de circuit identiques commutables peut être quelconque ; pratiquement ce nombre est souvent de la forme 2n avec n = 3 ou 4 ou d'avantage, parfois augmenté d'un certain nombre destiné aux essais ou aux contrôles. Le dispositif de la figure 1 est destiné par exemple à sélectionner une ligne de cellules mémoires parmi des lignes identiques. Les lignes de cellules mémoires sont figurées par des capacités 1. Les transistors de sortie du dispositif d'adressage sont des transistors NPN recevant sur leur base 3 une tension de commande pouvant présenter deux valeurs correspondant aux deux niveaux d'adressage décalés de la chute de tension interne de leur jonction base émetteur. Les collecteurs des transistors 2 sont reliés à une borne 4 de la source d'alimentation du dispositif, qui peut être la borne de masse par exemple. Les émetteurs des transistors 1 sont munis de résistances de charge 5, qui sont toutes connec tées à une borne commune 6 maintenue à un potentiel fixe compris entre le potentiel de la borne 7 de la source d'alimentation-du dispositif, qui est dans ce cas le point le plus négatif des circuits, et celui des niveaux de tension au point 8 le plus proche du potentiel en 7.Le potentiel au point 6 peut être fixé par rapport à celui de la borne d'alimentation 7 au moyen d'un générateur de courant constitué d'un transistor 9 et d'une résistance d'émetteur 10, le transistor 9 recevant sur sa base en 11 une tension intermédiaire. Le potentiel au point 26 est fixé à une valeur très voisine dudit niveau de tension aux points 8 correspondant aux groupes non adressés. Le dispositif de la figure 2 est un décodeur destiné à commander la commutation d'un opérateur logique parmi plusieurs identiques, dans un multiplexeur, par exemple pour diriger sur un circuit une information sélectionnée parmi plusieurs disponibles sur un ensemble de voies. Les opérateurs sont figurés par des capacités 21. Les transistors 22 de sortie du décodeur sont des transistors NPN recevant sur leur base en 23 les tensions de commande nécessaires. Les collecteurs des transistors 22 sont reliés à une borne de la source d'alimentation 24.Les émetteurs des transistors 22 sont munis de résistances de charge 25 qui sont toutes reliées à une borne commune 26 maintenue à un potentiel fixe compris entre le potentiel de l'autre borne d'alimentation 27 et celui des deux niveaux de tension au point 28 le plus proche du potentiel en 27 ; le potentiel au point 26 est fixé à une valeur la plus voisine possible de ce dernier niveau qui correspond à l'état des opérateurs non adressés. Le potentiel au point 26 est fixé par rapport au potentiel de la borne 27 de la source d'alimentation au moyen d'une résistance 20, qui en dehors de la commutation est parcourue par un courant constant, les opé- rateurs étant identiques et le nombre d'opérateurs non adressés étant constant. A titre d'exemple, les valeurs des tensions, courants et résistances dans le dispositif d'adressage dont la figure 1 schématise l'étage de sortie, peuvent être les suivantes dans le cas d'une mémoire à seize lignes de cellules, adressées par décodage d'un groupe de quatre informations binaires : la borne 4 de la source d'alimentation est à la masse, la borne 7 est à -5,2 volts, les tensions de commande des transistors 2 appliquées en 3 sont - 1,6 volt lorsque la ligne de cellules mémoires n'est pas adressée et - 1 volt pour l'adressage. Les tensions correspondantes aux points 8 sont - 2,4 et 1,8 volts. Le potentiel fixe au point 6 est - 2,5 volts, la différence de tension aux bornes des résistances 5 étant de 0,1 volt pour les lignes non adressées et de 0,7 volt pour la ligne adressée. La valeur des résistances 5 est de 400 Q, ce qui correspond à un courant de 0,25 mA pour la consommation d'une ligne non adressée et de 1,75 mA pour la seule ligne adressée. Le dispositif étant un décodeur destiné à adresser une ligne parmi 16, il y a constamment 15 lignes non adressées. La c#san- mation totale est ainsi de 5,5 mA. Si les résistances de charge d'émetteur étaient reliées à la borne d'alimentation 7, comme c'est le cas dans les dispositifs connus, il y aurait lieu, pour obtenir une vitesse de commutation du même ordre, de prévoir des résistances de l'ordre de 3000 Q, admettant chacune un courant de 1 mA, correspondant au courant en milieu d'excursion de tension dans le cas du dispositif pris comme exemple, et la consommation totale serait alors d'environ 16 mA. - REVENDICATIONS 1.- Dispositif d'adressage sélectionnant au moins une branche de circuit parmi plusieurs dans un ensemble logique intégré, par commutation de l'entrée de la branche adressée d'un premier à un second niveau de tension, dont l'étage de sortie est constitué par des transistors à émetteur suiveur montés en collecteur commun, chaque émetteur étant connecté d'une part à l'entrée d'une desdites branches, d'autre part par l'intermédiaire d'un circuit de charge, à une première borne de la source d'alimentation de l'ensemble, caractérisé en ce que, ledit premier niveau de tension étant compris entre le second niveau et le potentiel de ladite première borne d'alimentation, des résistances de charge identiques relient lesdits émetteurs des transistors de sortie à un point commun maintenu à un potentiel fixe compris entre celui de ladite pre mière borne et ledit premier niveau de tension, et très proche de ce dernier. 2.- Dispositif d'adressage selon la revendication 1, caractérisé en ce qu'une résistance relie le point commun des résistances d'émetteur des transistors de sortie à la première borne de la source d'alimentation. 3.- Dispositif d'adressage selon la revendication 1, caractérisé en ce que le point commun des résistances d'émetteur des transistors de sortie est relié à la première borne de la source d'ali- mentation à travers un générateur de courant. 4.- Dispositif d'adressage selon l'une des revendications 1 à 3, caractérisé en ce que l'écart entre le potentiel au point commun des résistances d'émetteur des transistors de sortie et le premier niveau de tension est inférieur au quart de l'excursion de tension provoquant la commutation. 5.- Dispositif d'adressage selon l'une des revendications 1 à 4, caractérisé en ce que la valeur d'une résistance d'émetteur de transistor de sortie est égale à Vm Vm et 1m étant les valeurs Im de la tension à ses bornes en milieu d'excursion de tension et 1m l'intensité de courant la traversant en milieu d'excursion de tension, et 1m étant déterminée en fonction de la vitesse de commutation. 6.- Dispositif d'adressage selon la revendication 4, caractérisé en ce que l'écart entre le potentiel au point commun des résistances d'émetteur des transistors de sortie et le premier niveau de tension est compris entre 0,05 et 0,2 volt. 7.- Matrice mémoire comportant des lignes et colonnes de cellules mémoires disposées en XY, munie de décodeurs d'adressage, caractérisée en ce que l'étage de sortie d'un décodeur est constitué, selon l'une des revendications 1 à 6, par des transistors à émetteur suiveur montés en collecteur commun sélectionnant un groupe de cellules par commutation d'unpremies à un second niveau de tension, chaque émetteur desdits transistors étant connecté d'une part à l'entrée d'un desdits groupes, d'autre part par l'intermédiaire d'une résistance, à un point commun maintenu à un potentiel fixe compris entre celui d'une borne d'alimentation de la mémoire et le premier niveau de tension qui est lui-même compris entre le second niveau et le potentiel de ladite borne.