Brevet FR2342585A1 — publié le 19770923

La présente invention concerne un circuit MOS à multiphase destiné à modifier la durée d'impulsions périodiques suivant des incréments dont la largeur dépend de la fréquence des signaux d'horloge mwltiphase, la durée maximale d'impulsion étant déterminée par la fréquence de répétition des impulsions. Un tel circuit permet de modifier la durée des impulsions suivant des incréments en réponse à un signal de modification. On peut, par exemple, utiliser des impulsions périodiques avec une durée ainsi modifiable, pour produire une tension CC variable Si l'on applique le train d'impulsions à un élément de filtrage en vue d'obtenir sa moyenne dans le temps. Le terme circuit MOS à multiphase" désigne une classe de circuits intégrés construits avec des transistors à effet de champ à grille isolée, qui requièrent plusieurs signaux d'horloge pour leur fonctionnement. De tels cirZ cuits sont connus, se référer à un ouvrage de D. Becter, H. ader intitulé "Rochintegrierte MOS- Schaltungen", Stuggart 1972, en particulier aux pages 60 å 71. Les circuits à deux et å quatre phases sont particulièrement intéreasants. Comme déjà mentionné, la largeur incrémentale de laquelle peut être modifiée la durée des impulsions périodiques est déterminée par la fréquence des signaux d'horloge du circuit fiOS à multiphase, et la durée maximale des impulsions est déterminée par la fréquence de répétition des ixpulsions. Par suite, pour la conception d'un circuit pratique, on peut choisir arbitrairement ces deux valeurs. Si, néanmoins, le nombre d'incréments est prédéterminé par les faibles incréments requis dans une application particulière, et que la fréquence de répétition minimale possible des impulsions est fixée, alors la fréquence des signaux d'horloge multiphase en découle sans aucune anbiguIté. Pour 212 = 4096 incréments et une fréquence de répétition des impulsions de 500 Hz, la fréquence des signaux d'horloge est d'environ 2 MHz. Néanmoins, les circuits MOS à multiphase pour de telles fréquences d'horloge élevées sont à la limite de ce que l'on peut réaliser à un cotit raisonnable. En outre, au moins un compteur est nécessaire pour compter les incréments individuels, sa capacité de comptage doit correspondre au nombre dtincréments. Plus ce nombre est grand, plus élevé est le nombre d'étages et, donc, plus grande est la surface de cristal requis par un tel compteur. Il est donc souhaitable, et c'est un but de l'invention, de concevoir un circuit MOS à multiphase tel que les inconvénients précités soient éliminés, c'est-à-dire, tel que la fréquence des signaux d'horloge multiphase puisse autre faible, et que le nombre de circuits requis par les compteurs soit considéra blessent réduit. L'invention sera mieux comprise B la lecture de la description détaillée qui va suivre, donnée à titre d'exemple non limitatif, en se reportant aux figures annexées qui représentent - La Figure 1, un schéma synoptique d'une réalisation selon la présente invention. - La Figure 2, une amélioration du montage de la Figure 1; et - Les Figures 3a et 3b, des formes d'onde servant à expliquer le fonctionnement da circuit. Le schéma synoptique de la Figure 1 montre un premier compteur de cycles tt et un deuxième compteur de cycles 12 qui sont de conception identi que, et possèdent chacun une capacité de. comptage correspondant au quotient entier de la durée maximale d'ixpulsion et de la largeur d'incrément, c'est-b- dire aussi au produit de la largeur d'incrément et du nombre d'incréments. Les compteurs de cycles 11 et 12 sont pourvus de décodeurs 13 et 14, respectivement, qui chacun contrôlent le mêmecomptage dans les deux compteurs, et fournissent ainsi un signal quand les deux compteurs ont atteint le sae comptage, ce qui peut se produire 8 des instants différents.La sortie du décodeur 13 est couplée à l'entrée R (remise à zéro) d'un flipflop R-S 15. Pour les compteurs de cycles, on peut employer divers types de compteurs, par exemple des compteurs binaires, des compteurs annulaires, etc. Il est particulièrement intéressant d'utiliser des compteurs Johnson pour les compteurs de cycles 11 et 12, car cela permet d'avoir des circuits très simples pour les décodeurs 13 et 14. Conne on le sait, les compteurs Jobnson sont des registres à décalage employant une réaction par l'intermédiaire d'un étage inverseur, et ont une capacité de comptage égale au double du nombre d'étages du registre à décalage. L'information numérique qui les traverse, consiste en une série de niveau (niveaux de tension élevés) correspondant au nombre d'étages1 et en une série subséquente de niveaux L (niveaux de tension faibles) correspondant aussi au nombre d'étages.Par suite, si une transition L-H ou une transition H-L d'un compteur Johnson doit Outre décodée, les circuits pour les décodeurs 13- et 14 seront particulièrement simples. léannoins, l'utilisation de compteurs Johnson n'est recos sndée que ai une faible capacité de comptage (10 à 20, ce qui correspond à 5 à 10 étages) est requise. Pour de plus grandes capacités de comptages, des chats de comptage sont plus intéressantes. Elles se composent, aussi, d'un registre à décalage à réaction à plusieurs étages (nombre d'étages = p), qui est bien connu. Les sorties de deux quelconques des étages sont couplées à l'entrée par l'intermédiaire d'une porte OU-exclusif. La capacité de comptage mazimale est 2P - 1. Âvec les chatoies de comptage, les circuits pour les décodeurs 13 et 14 sont quelque peu plus complexes qu'avec les compteurs Johnson, mais l'économie en étages de compteur compense la dépense supplémentaire pour les décodeurs, en particulier pour des capacités de comptage supérieures à 40. Le schéma synoptique de la Figure 1 représente aussi un étage diviseur binaire t6 dont l'entrée 17 reçoit un signal numérique modifiant la durée des impulsions. Le signal avec la durée d'impulsion modifiée peut provenir de la sortie 18 du flipflop 15, laquelle sortie est associée à l'entrée R. Les deux sorties Q et Q de étage diviseur binaire 16, qui chacune délivre un signal complémentaire du signal fourni par l'autre sortie, sont chacune couplées A une entrée d'une première et d'une deuxième portes ET, 19, 20 (Q à 19 ; Q à 20).L'autre entrée respective de chacune de ces portes ET 19, 20 reçoit un des deux signaux d'horloge F1, F2, ctest-i-dire que le signal d'horloge F2 est appliqué à l'autre entrée de la porte ET 19, et que le signal d'horloge Fl est appliqué è l'autre entrée de la porte ET 20. Dans le circuit selon l'in- vention, les signaux d'horloge servent donc à la fois de tensions d'alimenta- tion pulsées et de signaux d'information ou de signaux contribuant à la circulation de l'information. Les sorties des deux portes ET 19, 20 sont interconnectées par l'intermédiaire d'une porte OU 25, dont la sortie est couplée à une entrée d'une troisième porte ET 22. L'autre entrée de la porte ET 22 est connectée å la sortie du décodeur 14, et la sortie de cette porte est couplée à l'entrée S (mise a' un) du flipflop R-S 15. Les entrées d'un premier et deuxième différentiateurs 23, 24 sont raccordées à une des sorties de l'étage diviseur binaire 16, sur la Figure 1 à la sortie Q, qui est couplée à une entrée de la première porte ET 19. Le premier différentiateur 23 fournit une impulsion d'onde de préférence carrée lors d'une transition LIE à son entrée, et le différentiateur 24 produit une inpul- sion lors d'une transition E-L à son entrée. La sortie du premier différentiateur 23 est couplée à une entrée d'une quatrième porte ET 25, et la sortie du deuxième différentiateur 24 est connectée à une entrée d'une cinquième porte ET 26. L'autre entrée de la quatrième porte ET 25 sert d'entrée 27 pour un signal, qui, lors de son application simultanée avec le signal apparaissant à l'entrée 17, accroft la durée d'impulsion, tandis que l'autre entrée 28 de la porte ET 26 reçoit un signal qui, lors de son application simultanée avec le signal apparaissant à l'entrée 17, réduit la durée de l'impulsion. La sortie de la porte ET 25 est couplée à une entrée arrêtant la circulation du premier compteur de cycles 11 ; la sortie de la porte ET 26 est connectée à une entrée correspondante du deuxième compteur de cycles 12. Lors de l'apparition d'un signal de sortie sur les deux portes ET 25, 26, les deux compteurs de cycles s'arrêtent ainsi au comptage instantané, pour ainsi dire. Cet arrêt des compteurs de cycles peut etre réalisé d'une manière simple en interrompant au moins un des signaux d'horloge pendant la durée de l'arrêt prévu, ctest-à-dire en ntappliquant pas au compteur au moins un des signaux d'horloge pendant cette durée. Ainsi, l'information circulant dans le compteur demeure inchangée dans les étages atteints par cette dernière jusqu'à ce que le signal d'horloge soit à nouveau en circuit. La Figure 2 représente une partie du montage de ia Figure t avec une simplification particulièrement intéressante. Cette simplification résulte du fait que l'on peut supprimer une partie des portes de la Figure 1, si le flipflop B-S t5 de la Figure 1 est modifié comme illustré sur la Figure 2. Le flipflop R-S de la Figure 2 se compose de deux portes NON-OU 29, 30. Dans un flipflop R-S utilisant des portes SON-OU, une entrée de chacune des deux portes est habituellement pourvue dtune connexion croisée avec la sortie de l'autre porte.Dans le flipflop R-S modifié de la Figure 2, ceci s'applique uniquement à la connexion entre une entrée de la porte NON-OU 30 et la sortie de la porte NON-OU 29. Insérés dans la connexion entre une entrée de la porte BO-OU 29 et la sortie de la porte NGh-OU 30, on a deux transistors à effet de champ à grille isolée 31, 32, dont les chemins de courant comaandés sont connectés en parallèle. La sortie de la deuxième porte ET 20 est couplée à la grille du premier transistor à effet de champ à grille isolée 31, tandis que la grille du deuxième transistor à effet de champ à grille isolée 32 reçoit le signal d'horloge F2. Les entrées de la porte ET 20 sont connectées de la me manière que sur la Figure 1. Cependant, les différentiateurs 23, 24 sont, dans ce cas, connectée à la sortie Q de l'étage diviseur binaire 16. L'autre entrée de la porte NON-OU 30, servant d'entrée S, est connectée directement à la sortie du deuxième décodeur 14. Après la porte NON-OU 29, on a un étage inverseur 33 dont la sortie est connectée à la sortie 18.Par suite, dans le pontage de la Figure 2, on peut supprimer les portes 19, 21, 22 de la Figure 1, sans que cela affecte le fonctionne nt du circuit Les Figures 3a et 3b illustrent quelques formes d'onde qui apparaissent dans le montage de la Figure 1, si ce dernier est réalisé en utilisant la technologie NOS à deux phases. La Figure 3a illustre le cas dans lequel la durée d'impulsion est augmentée, alors que la Figure 3b illustre la réduction de la durée d'impulsion. Les deux formes d'onde en haut de la Figure 3a sont celles des signaux d'horloge à deux phases Ft, F2. A droite, on a indiqué quel niveau de signal est le niveau H ou L dans la forme d'onde respective. Sur les Figures 3a et 3b, toutes les formes onde, sauf celles pour les entrées 17, 27, 28, sont des signaux de sortie des sous-circuits de la Figure 1. Par suite, à gauche des formes d'onde, on a indiqué les références associées correspondant à celles des Figures 1 et 2. On a supposé que les compteurs de cyles 11, 12 sont des compteurs Johnson à quatre étages. De ce fait, on obtient un train dtimpulsions avec un rapport impulsion-pause de 4:4 à la sortie du compteur de cycles 11, la période de ces impulsions correspondant à huit fois la période des signaux d'horloge. Lors de l'appsrition de chaque transition H-L- des signaux de sortie des compteurs de cycles 11, 12, les décodeurs 13, 14 délivrent une impulsion d'une période de signal d'horloge. La série de niveaux H et L circulant dans le compteur Johnson 12 est décalée dans le temps par rapport à celle circulant dans le compteur Johnson Il de deux périodes de signaux d'horloge, comte le montrent les formes d'onde 12, 14 de la Figure 3a. Etant donné qu'aucun signal modifiant la durée d'impulsion n'est appliqué à l'entrée 17 jusqu'à l'instant 1, la sortie 18 délivre un train d'impulsions dont la fréquence est égale à t/8 de la fréquence du signal d'ber- loge et dont le rapport impulsion-pause est 2:6, c'est-à-dire dont la durée d'impulsion est égale à la durée de deux périodes des signaux d'horloge. Convie la Figure 3a correspond à une modification progressive vers de plus grandes durées d'impulsions, l'entrée 28 est à un niveau logique élevé (H), et l'entrée 27 à un niveau logique bas (L). Â l'instant t, une impulsion conçue pour entratrier une modification apparatt à l'entrée 17 pendant la durée d'une période du signal d'horloge. Cette impulsion entrain un changent d'état de l'étage diviseur binaire 16, plus précisément la sortie Q devient "élevée" et la sortie 4 devient "faible". Par suite, chaque fois que le signal F2 passe à un niveau élevé, la porte ET 19 et la porte OU 21 transmettent une impulsion à la porte E? 22. A l'instant 2, le signal de sortie du décodeur 14 passe à l'état H durant une période d'horloge, de telle sorte que, lors du niveau H du signal d'horloge F2 suivant le front avant de cette impulsion, la porte ET 22 applique une impulsion à l'entrée S du flipflop R-S 15, ce qui amène la sortie 18 de ce dernier à un niveau faible, cf. la forme d'onde 18 sur la figure 3a. Par suite, le front arrière de cette impulsion est décalé d'une demi-période d'horloge par rapport à celui de l'impulsion apparaissant à la sortie du décodeur 14 à l'instant 2, comme cela est souligné par la partie hachurée. La fréquence que lton vient de décrire se reproduit, sur la Figure Da, à l'instant 3, c'est-à-dire, lors de l'apparition de l'impulsion de sortie suivante du décodeur 14. Ces deux impulsions ont un rapport impulsion-pause de 2,5/5,5. Les entrées des deux différentiateurs 23, 24 sont connectées à la sortie Q de l'étage diviseur binaire 16. Â l'instant 4, l'impulsion de modifi- cation suivante est appliquée à l'entrée 17, il se produit alors une transition H-L à la sortie Q de l'étage diviseur binaire 16, et le différentiateur 24 réagit en fournissant une impulsion dont la largeur est égale à une période d'horloge, cf. courbe 24.Etant donné que, comme mentionné ci-dessus, l'entrée 28 de la porte ET 26 est à un niveau élevé, la sortie de cette porte ET fournit un signal qui interrompt le cycle du compteur de cycles 12 pendant la durée d'une période d'horloge, ainsi le niveau L apparat à sa sortie non durant quatre, mais durant cinq périodes d'horloge, cf. l'instant 5 sur la forme d'onde 12. L'impulsion de la sortie 18 est donc prolongée d'une autre demi-période d'horloge, cf. la partie hachurée (rapport impulsion-pause 3:5, dans ce cas). La Figure 3b illustre le cas dans lequel la durée d'impulsion, par tant d'un rapport impulsion-pause 2:6, doit diminuer, c'est-à-dire qu'il doit se produire une modification régressive. L'entrée 27 est à un niveau élevé, et l'entrée 28 à un niveau faible. A l'instant 6, le signal de modification est appliqué à l'entrée 17. Ce qui amène à l'état élevé la sortie Q de l'étage diviseur binaire 16, et à l'état faible sa sortie Q. Simultanénent, une impul- sion apparait à la sortie du différentiateur 23 pendant la durée d'une période d'horloge, l'entrée 27 étant à un niveau élevé, le compteur de cycles 11 est arrêté, cf. instant 7.La sortie du décodeur 14 fournit une impulsion qui, par l'intermédiaire de la porte ET 22, est appliquée à l'entrée S du flipflop R-S 15 et, donc transmise à la sortie de ce flip-flop seulement durant le niveau H suivant du signal d'horloge F2. Par suite, le signal de sortie 18 est raccourci d'une demi-période d'horloge. Du fait de l'arrêt du compteur de cycles 11, l'affectation de temps pour le signal de sortie 18 n'est pas correcte durant une période d'impulsion, de telle sorte qu'une impulsion avec un rapport impulsion-pause de 1,5:7 (période de répétition d'impulsion = 8,5 périodes d'horloge) est produite entre les instants 8 et 9 ; Mis l'erreur est compensée durant la période de l'impul- sion suivante, après quoi on obtient le rapport impulsion-pause de 1,5:6,5 désiré. Cette erreur durant une période- d'impulsion ne se produit que dans le cas de passages de rapports impulsion-pause entiers à des rapports demi-entiers. Ceci ressort aussi de la Figure 3b, ai l'on considère l'impulsion de sortie du décodeur 13 produite à l'instant 10. A cet instant, le différentiateur 23 ne produit pas d'impulsion de sortie, ainsi le compteur de cycles Il n'est pas arrêté. On peut aussi éliminer l'erreur en faisant appel à un circuit logique supplémentaire grâce auquel le signal de modification appliqué à l'entrée 17 à l'instant 6 est synchronisé avec les impulsions apparaissant à la sortie du décodeur 14. L'impulsion de modification suivante à l'entrée 17 à l'instant 10' résulte en une transition R-L à la sortie Q de l'étage diviseur binaire 16, et en une transition t à sa sortie 4. Du fait de la transition H-L à la sortie Q, impulsion de sortie en 18 est raccourcie d'une autre demi-période horloge. d 1instant 10", par suite, une impulsion de sortie avec un rapport impulsionpause de 1 :7 est produite. Pour la t'ligure 2, on peut tracer des formes d'onde similaires qui sont en principe identiques, mais présentent une affectation différente des niveaux H et L du fait de l'utilisation de la sortie Q de l'étage diviseur bInaire 16. il est évident que le circuit selon l'invention peut doubler le nombre d'incréments, car il est possible de modifier la durée d'impulsion avec une largeur d'incrément correspondant à une demi-période d'horloge. Ainsi, si l'on désire 4096 incréments et une fréquence de sortie d'environ 500 Hz, il est nécessaire d'avoir une fréquence d'horloge de seulement 1 MHz. il est bien évident que la description qui précède n'a été donnée qu'à titre d'exemple non limitatif et que d'autres variantes peuvent outre envisagées sans sortir pour autant du cadre de l'invention. REVENDICATIONS 1. Circuit MOS à multiphase destiné à modifier la durée d'impulsions périodiques suivant des incréments dont la largeur dépend de la fréquence des signaux d'horloge multiphase, et la durée maximale d'impulsion étant déterminée par la fréquence de répétition des impulsions, caractérisé en ce qu'il comprend :: - un premier (11) et un deuxième (12) compteurs de cycles de musse conception et possédant une capacité de comptage correspondant au quotient entier de la durée maximale d'inpulaion et de la largeur des incrémenta; - un premier (13) et un deuxième (14) décodeurs associés au comptage des premier et deuxième compteurs de cycles; - un flipflop R-S (15) dont l'entrée R est connectée à la sortie du premier décodeur (13); - un étage diviseur binaire (16) dont l'entrée (17) reçoit un signal numérique modifiant la durée d1impulsion;; - une première (19) et une deuxième (20) portes ST dont les premières entrées sont connectées, respectivement, aux deux sorties de l'étage diviseur binaire (16), et dont les deuxièmes entrées reçoivent deux desdits signaux d'horloge multiphase qui sont décalés dans le temps l'un par rapport à l'autre d'une demi-période d'horloge (F1, F2); - une porte OU (21) interconnectant les sorties des première et deuxième portes M (19, 20);; - une troisième porte M (22) dont la première entrée est connectée à la sortie de la porte W -(21) et dont la deuxième entrée est connectée à la sortie du deuxième décodeur (14), tandis que sa sortie est couplée à l'entrée S du flipflop R-S (15); et - un premier (23) et un deuxième (24) différentiateurs dont les entrées sont connectées ensemble A une sortie de l'étage diviseur binaire (16), et dont les sorties sont connectées, respectiveaent, aux entrées "arrSt de circulation" des premier et deuxième compteurs de cycles par l'intermédiaire de quatrième (25) et cinquième (26) portes M dont les autres entrées (27, 28) reçoivent, respectivement, un signal augmentant la durée d'impulsion et un signal réduisant la durée d'impulsion. 2. Circuit OS à deux phases selon la revendication 1, caractérisé en ce que les fonctions des première et deuxième portes ET (19, 20) et de la porte OU (21) sont réalisées en insérant dans une des deux connexions croisées, entre l'entrée d'une des deux portes N-OU Q29, 30) formant le flipflop R-S et la sortie de l'autre porte N(M-OU, deux transistors à effet de champ à grille isolée (31, 32) dont les chemins de courant commandés sont connectés en parallèle, la grille du premier transistor à effet de champ à guille isolée (31) étant couplée à la sortie de la deuxième porte ET (20), la grille du deuxième transistor à effet de champ à grille isolée (32) recevant le deuxième signal d'horloge (F2) et chacune des deux autres entrées des portes NON-OU (29, 30) étant directement connectées à une des sorties des décodeurs (13, 14), et en ce que la sortie de la première porte NON-OU (29) est suivie par un étage inverseur (33).