Brevet FR2330113A1 — publié le 19770527

L'invention concerne de façon générale un circuit de mémoire et de façon particulière un circuit à cellules factices pour une mémoire aléatoire, avec un transistor par bit. On désigne une mémoire aléatoire également par l'expression "mémoire directe" ; il s'agit d'une mémoire dans-laquelle la prévision statistique pour la durée d'un temps d'accès, déterminée, est indépendante de l'accès prévu. On a déjà utilisé des cellules de mémoire à transistor distinct pour construire une mémoire aléatoire. De telles cellules de mémoire à transistor distinct ont généralement un transistor à effet de champ dont la cette est isolée, ce transistor étant appelé en abrégé ci-après "transistor IGRET". Généralement, la gtchette de ce transistor IGEET est reliée à un conducteur de sélection alors que son drain est relié à un conducteur dtinterrogation dtécriture, la source étant reliée å un noeud de mémoire.De telles cellules de mémoire présentent un condensateur de mémoire qui est prévu entre le noeud de mémoire et un conducteur dtalimentation de tension com mun. Pour loger un grand nombre de cellules de mémoire sur une petite surface d'un chip semi-conducteur, il est souhaitable que le condensateur de mémoire soit très petit. Un chip semi-conducteur est également désigné par plaquette semi-conductrice. De nombreuses telles cellules de mémoire sont avantageusement reliées à un seul conducteur d'interrogation d'écriture et forment de cette façon une ligne d'une structure constituée de plusieurs lignes, l'ensemble donnant une zone de cellules de mémoire de forme rectangulaire.Il en résulte que la capacité du conducteur d'interrogation d'écriture est très grande par rapport b la capacité du condensateur de mémoire de chaque cellule de mémoire. L'interrogation se fait par le choix de la cellule de mémoire en branchant son transistor IGREX correspondant 3 la charge enregistrée dans le condensateur de mémoire de la cellule de mémoire choisie est répartie avec la charge de la capacité du conducteur d'interrogation d'écriture, ce qui se traduit par un passage ou saut de tension relativement faible (du conducteur d'interrogation d'écriture), ce passage représentant l'état enregistré dans la cellule de mémoire choisie.Du fait de la faible grandeur du passage de tension du conducteur d'interrogation d'écriture en réponse à l'interrogation d'un état enregistré dans une cellule de mémoire à transistor distinct, on rencontre des difficultés considérables lorsque les amplificateurs d 'interrogation à transistor IGFET sont trop éloignée, sont trop peu sensibles et ne fonctionnent pas avec une vitesse suffisante pour déterminer de façon stre un état de mémoire, pour inscrire de nouveau l'état logique détruit dans la cellule de mémoire choisie et pour créer un signal de sortie d'ampliiicateur tout en ne demandant pas une dimension trop grande de la surface du chip.On connaît des cellules factices fournissant un signal d entrée de tension de référence pour un amplificateur d'interrogation dont l'autre entrée est un conducteur d'interrogation d'écriture relié à la cellule de mémoire, choisie. Toutefois, il s'est avéré qu'il était extrêmement difficile dréta- blir la tension correcte sur le condensateur de mémoire de la cellule de mémoire factice, pour arriver à la tension de fonctionnement voulue. Les cellules factices elles-mOmes présentent un encombrement important sur la surface du chip et le circuit nécessaire pour l'établissement d'une tension initiale dans le condensateur de cellules de mémoire factices prend une grande partie de la surface du chip. L'invention a pour but de créer un circuit à cellules factices pour une mémoire semi-conductrice à transistor IGFET, utilisant un transistor par bit dans une cellule de mémoire et dont la capa- cité d'enregistrement des cellules de mémoire, factioes, représente sensiblement la moitié de la capacité d'enregistrement des cellules de mémoire proprement dites. Suivant l'idée de base de l'invention, on crée ainsi un circuit de mémoire dans lequel un conducteur d'interrogation d'éeri- ture est relié à une cellule de mémoire, choisie, ce conducteur d'interrogation d'écriture ayant une entrée pour un amplificateur d'interrogation, régénérateur, alors qu'un autre conducteur dtinter- rogation d'écriture, qui est relié à une cellule de mémoire factice, correspond à une autre entrée de l'amplificateur d'interrogation, régénérateur, un potentiel de référence d'interrogation du second conducteur d'interrogation d'écriture étant établi et cela par une certaine valeur d'une capacité de mémoire pour la cellule de mémoire factice.Dans un mode de réalisation préférentiel, la capacité de mémoire d'une cellule de mémoire factice correspond sensiblement à la moitié de la valeur de la capacité de mémoire d'une cellule de mémoire proprement dite. La tension initiale du condensateur de mémoire factice correspond à une tension d'alimentation en énergie et elle est fournie à l'aide d'un transistor IGPET branché entre la tension d'alimentation et le noeud de mémoire factice. La présente invention sera décrite plus en détail à l'aide des dessins dans lesquels t - la figure 1 est un schéma d'un mode de réalisation pré férentiel de l'objet de l'invention. - la figure 2 est un schéma partiellement sous forme de schéma-bloc partiellement sous forme de schéma électronique d'une plaquette de mémoire à semi-conducteurs, comportant le circuit de la figure 1. La figure 2 représente un schéma sur un chip semi-conducteur 10 constituant un mode de réalisation préférentiel de l'objet de l'invention représenté à la figure 1. La figure 2 montre que le chip de mémoire, semi-conducteur 10 présente une zone gauche 12 formée de cellules de mémoire à transistor distinct, comportant les cellules de mémoire 19 et 24 reliées au conducteur d'interrogation d'écriture 28 ainsi que les cellules de mémoire 22 et 26 qui sont reliées au conducteur d'interrogation d'écriture 30.Le chip de mémoire 10 comporte en outre une partie droite 14 qui présente un grand nombre de cellules de mémoire identiques telles que la cellule 49. Ces cellules sont reliées au conducteur d'interrogation d' écriture 50 ainsi #qu'un grand nombre d'autres cellules de mémoire à transistor distinct, qui sont reliées au conducteur d'interrogation d'écriture 55. Les prolongements en tiretés correspondent à une extension des lignes et des colonnes des cellules de mémoire. On déorira la structure d'une cellule de mémoire à transistor distinct à l'aide de la cellule de mémoire 19 qui comprend le transistor à effet de champ à cette isolée et le condensateur de mémoire 32. Dans la présente description, les dénominations "#chette", "drain't, "source" ont la môme signification que les expressions très largement utilisées en errance, à savoir "gâte" (pôle-g) "drain" (pôle-d) et "source" (pdle-X). Comme indiqué, le transistor à effet de champ à cette isolée sera appelé ci-après en abrégé "transis tor IGFETn: Le drain du transistor IGEED 20 est relié au conducteur d'interrogation d'écriture 28 et sa source est reliée au noeud de mémoire 19', la cette étant reliée au conducteur de sélection de colonnes 65. Le condensateur de mémoire 32 présente une électrode qui est reliée à la source du transistor ISFED 20, son autre électrode étant reliée à la ligne de tension 34. I1 est clair que toutes les cellules de mémoire dans les zones 12 et 14 sont réparties en lignes et en colonnes et que dans chaque zone, toutes les cellules de mémoire d'une ligne prédéterminée sont reliées par le drain du transistor IGRET correspondant, au meme conducteur d'interrogation d'écriture. I1 apparat en outre que la cette de chaque transistor IGFEX d'une colonne prédéterminée est reliée au même conducteur de sélection de colonnes, par exemple au conducteur de sélection de colonnes 65, 66, 68 ou 69. Le chip de mémoire semi-conductrice 10 comporte également deux colonnes de cellules de mémoire factices. La colonne 16 se compose des cellules de mémoire factices 36 et 361 alors que la colonne 18 comporte les cellules de mémoire factices 48 et 48". Il est chaque fois prévu une cellule de mémoire factice pour chaque ligne de cellule de mémoire dans chacune des zones 12 et 14, sui vant les lignes tiretées. Chacune des cellules de mémoire factices y compris la cellule de mémoire factices 36 est analogue schématiquement aux cellules de mémoire des zones 12 et 14. A titre d'exemple, la cellule de mémoire factice 36 comprend le transistor IGPET 38 dont le drain est relié au conducteur de détection d'écriture 28 dont la porte est reliée au conducteur de sélection de cellules de mémoire factices 60 et dont la source est reliée au noeud de mémoire 401 ; une autre liaison relie le noeud 40' à une électrode du condensa- teur de mémoire 40 dont la seconde électrode est reliée au conducteur de tension commun 34. Comme cela est décrit de façon plus détaillée ci-après, la valeur de la capacité du condensateur de mémoire des cellules de mémoire factices est considérablement plus faible que la capacité de mémoire des cellules de mémoire principales et le circuit sert à charger initialement les capacités de mémoire factices au potentiel du conducteur 34 avant que ne se produise la phase d' interro- gation. Les cellules de mémoire factices de chaque ligne de chaque zone sont reliées au conducteur d'interrogation d'écriture correspondant, par exemple avec 28, 30, 50 ou 53, qui est associé à la cellule correspondante de la zone respective. Chacun des conducteurs de sélection de colonnes tels que 65 et 66 de la zone 12 est commandé par un circuit de décodage de colonnes 64. Le montage du circuit de l'étage de décodage de colonnes 64 peut se réaliser facilement à l'aide de moyens connus et on utilise avantageusement des portes de décodage et des inverseurs d'adresses tels que ceux décrits dans le brevet U.S. 3.760.380 (Horrma) de la demanderesse. Les entrées aux inverseurs d'adresses sont les entrées 91, 95 vers la plaquette de mémoire M0S 10. De façon analogue, les conducteurs de sélection de colonnes tels que 68 et 69 de la zone droite 14 sont reliés au circuit de décodage de colonnes 67 qui a une structure analogue à celle du circuit du décodeur de colonnes 64 à l'exception de ce que diverses entrées d'adresses sont reliées. Un amplificateur d'interrogation tel que l'amplificateur 45 est prévu pour chaque ligne dans la mémoire, entre les conducteurs d interrogation d'écriture de chaque zone. Par exemple, l'am- plificateur dtinterrogation 45 est monté entre le conducteur dtin- terrogation d'écriture 28 et le conducteur d'interrogation d'écriture 50. De façon analogue, l'amplificateur d'interrogation 52 est prévu entre les conducteurs d'interrogation d'écriture 30 et 53. Après la ligne de cellule de mémoire et 1'amplificateur d' interrogation correspondant, on a prévu un circuit de commande entrée-sortie tel que 441 ou 55t. Le circuit de commande entréesortie 44' présente un transistor IGEEg 44 dont l'électrode de cette est reliée au conducteur 43', le drain étant relié au conducteur 73 qui est lui-mEme relié au conducteur d'interrogation d'écriture 50. Le transistor IGREG 44 est relié au conducteur de données 51 par sa source.Le circuit de commande entrée-sortie 44t comporte également un transistor IGEEX 43 dont la gâchette est reliée au conducteur 431, le drain étant relié au conducteur 42 lui-m#e relié au conducteur d'interrogation d'écriture 28, la source étant reliée au conducteur de données 51. Les autres circuits de commande entrée-sortie dont chacune est respectivement reliée à chaque ligne de cellules de mémoire, présentent une structure très analogue. Les électrodes de source de chaque transistor IGEET telles que 43, 44, 55 et 56 sont reliées au conducteur de données 51, commun.Les électrodes de cette de ces transistors IGUE? sont respectivement reliées à un dispositif de décodage de lignes 46, 47 qui selon un mode de réalisation préférentiel est subdivisé de façon qu'une moitié du circuit de décodage de lignes se trouve sur le cOté droit de l'amplificateur d'interrogation 45 et que l'autre moitié se trouve sur le côtd gauche de celui-ci. Le circuit des étages de décodage de lignes 46 et 47 est facile à enlever pour un spécialiste et peut être réalisé de façon analogue aux circuits de décodage de colonnes 64 et 67. Le circuit de commande 57 est relié aux étages de décodage de lignes 46 et 47, aux étages de décodage de cellules de mémoire fictives 61, 62 ainsi qu'aux étages de décodage de colonnes 64 et 67. La borne d'entrée de données 58 et la borne de sortie de données 59 sont également reliées au circuit de commande 57 comme également le conducteur de données 51. Le circuit de commande 57 sert à représenter de façon générale, une commande de cadence ou analogue et dans tous les cas des étages entrée-sortie comme cela est connu du spécialiste. Les entrées d'adresses de colonnes 91 sont reliées à l'étage de décodage de colonnes 64 et les entrées d'adresses de colonnes 93 sont reliées à l'étage de décodage de colonnes 67. En tout, on dispose de M entrées d'adresses de colonnes, SIétant le nombre de colonnes du chip de mémoire 10. Les entrées d'adresses de lignes 95 sont reliées è l'étage de décodage de lignes 46, 47. On a N entrées d'adresses de lignes avec 2 lignes dans le chip de mémoire 10. il est à remarquer que la structure et le fonctionnement d'un transistor IGEEX sont fondamentalement connus du spécialiste. Pour une description détaillée d'un transistor IGEET encore désigné "transistor M0S#T", on se reportera à la publication "Physios and Technology of Semiconductor Devices" par A.S. Grove, John Wiley grand Sons, Inc,. 1967. il est à remarquer que les déonominations "source" et "drain", peuvent astre inversées sur les bornes d'un transistor IGEEX, puisque les électrodes d'un transistor MOSPET fonctionnent indifféremment comme source ou comme drain, le fonctionnement ne dépend que de la polarisation, puisqu'un transistor IGFET est considéré comme un composant bilatéral sur le plan de la commutation. Une combinaison déterminée d'une ligne et d'une colonne ou une combinaison correspondante des entrées d'adresses aboutit au choix d'une seule et meme cellule de mémoire, qui peut se trouver dans chacune des zones 12 et 14. En d'autres termes, on choisit une colonne et une ligne et cela se traduit par le choix d'une cellule de mémoire correspondant au point d'intersection. Pour la description, on suppose qurun état logique "1" est enregistré au noeud de mémoire 19' de la cellule de mémoire 19. La cellule de mémoire 19 est sélectionnée en appliquant un état logique "1" à un conducteur de sélection de colonnes 65 à l'aide du circuit de décodage de colonnes 64. Cela se traduit par le choix de la colonne correspondante. Toutefois avant le choix de la colonne, on a compensé le potentiel des conducteurs dtinterrogation d'écriture28 et 51 . Cela se fait à l'aide du circuit des charge préalable, qui peut titre associé à l'amplificateur d'interrogation 45 ou entre réalisé sous forme de composant distinct. Un tel circuit de charge préalable est connu en soi et ne nécessite pas de description détaillée.Lorsque le transistor IGFET 20 de la cellule de mémoire 19 est mis en oeuvre, la charge emmagasinée dans le condensateur de mémoire 32 est répartie de façon nouvelle par le conducteur d'in- terrogation d'écriture de capacité 28. Une certaine fraction de la charge est transmise au conducteur de sélection de colonnes 65 et au conducteur d'interrogation d'écriture 28 par le condensateur parasite 96 qui existe entre la gachette et le drain du transistor IGUE2 20. Le fonctionnement du circuit de mémoire est tel que chaque fois qu'une colonne quelconque de la zone 12 a été choisie, le circuit de décodage de cellules de mémoire factices 62 amène le conducteur de sélection de cellules de mémoire factices 63 à brancher toutes les cellules de mémoire factices qui y sont reliées pour que le condensateur parasite 98 qui est associé à la cellule de mémoire factice 48, transmette au conducteur d'interrogation d'écriture 50, une meme charge (au condensateur parasite 96). Lorsque de ce fait toute la charge qui était d'abord emmagasinée dans le condensateur de mémoire 32 et dans la capacité parasite du conducteur d t interrogation d'écriture 28 a été répartie de nouveau dans le condensateur de mémoire 32, la différence de tension entre les conducteurs d'interrogation d'écriture 28 et 50 ne correspond qu'à la charge qui représente l'état logique mis en mémoire, et qui était initialement enregistrée dans le condensateur de mémoire 32 de la cellule de mémoire 19, sélectionnée. L'amplificateur d' interrogation 45 est réalisé de façon quais soit suffisamment sensible pour rsconnattre une différence de tension comme indication d'un état logique "i", initialement mis en mémoire ou dtun état logique "0" initialement mis en mémoire dans la cellule de mémoire 19.De façon préférentielle, la différence de tension pour un état logique "1", mis en mémoire peut correspondre sensiblement à 200 millivolts dans l'état actuel de la technique, bien qu'initialement une différence de tension de l'ordre de 15 volts ou plus était appliquée au condensateur de mémoire, par rapport à la tension d 'équilibre du conducteur d t interrogation d'écriture, par exemple au condensateur 52, qui est notablement plus faible que la capacité parasite des conducteurs d'interrogation d'écriture. Pour augmenter la valeur du saut de tension d'un conducteur d'interrogation de lignes, en fonction de l'état logique enregistré dans la cellule de mémoire, choisie, il est très intéressant d'ajouter une capacité aussi faible que possible au circuit relié aux conducteurs d'interrogation d'écriture, lors de l'exécution d'une opération de lecture et d'écriture. Suivant les indications ci-dessus, la sélection de colonnes se fait à l'aide d'une tension appliquée au conducteur 45 par le circuit de décodage de lignes 46 de façon à commander le transistor M0SFED 44. Pendant une opération d'écriture, les données d'entrée qui sont appliquées à la borne de données d'entrée 58, sont passées à travers le circuit dans le segment 57 vers le conducteur de données 51 et ainsi vers les noeuds de mémoire de la cellule de mémoire factice de la ligne choisie ; les données arrivent à ce niveau à l'aide d'une cellule de mémoire factice M0#PET, vers le conducteur diinterrogation d'écriture 50 et de là elles passent dans l'amplificateur d'interrogation 45, ce qui modifie l'état de mémoire qui existait jusqu'alors ; à partir de là, les données sont envoyées dans le conducteur d'interrogation d'écriture, opposé et elles arrivent par le transistor MOSFET 20 vers le noeud de mémoire 32 de la cellule de mémoire 19 choisie. il ressort de la figure 1 que l'amplificateur d'interrogation 45 comporte dans les deux schémas des figures 1 et 2, les transistors IGPET 156, 158, 1692 159 et 157. Le transistor IGFET 156 est branché entre le conducteur 34 référencé VDD et le conducteur d'interrogation d'écriture 28 ; la cette du transistor IGFET est reliée au conducteur 155 qui reçoit un signal #. # est un signal de commande qui peut être créé à l'intérieur du chip semi- conducteur 10 pendant un cycle de lecture, pour couper les transis- tors IGFED, 156 et 158 lorsque les conducteurs d'interrogation d'écriture 28 et 50 reçoivent une charge préalable ou sont équilibrés en tension par le transistor IGFET 157.Le transistor IGFEv 158 est prévu entre VDD et le conducteur d'interrogation d'écriture 50 ; sa gtchette est reliée à ~. Le transistor IGFET 169 est monté entre le conducteur d'interrogation d'écriture 28 et wss sur le conducteur 161 et sa cette est reliée au conducteur d'interrogation d'écriture 50. Le transistor IGPET 159 est prévu entre le con ducteur d'interrogation d'écriture 50 et ws du conducteur 161 et s Sa gtchette est reliée au conducteur d'interrogation d'écriture 28. Le transistor IGFET d'équilibrage 157 est prévu entre les conducteurs d'interrogation d'écriture 28 et 50, sa cette étant reliée au conducteur 151 référencé #1. La capacité globale associée au conducteur d'interrogation d'écriture 50 est reçue par le condensateur 13. Selon un mode de réalisation préférentiel, la capacité du condensateur 13 est sensiblement égale à 1 OC5, Os étant la capacité du condensateur de mémoire de chacune des cellules de mémoire du chip semi-conducteur 10. Selon la figure 1, la cellule de mémoire 49 comporte un transistor IGREX 150 qui est monté entre le conducteur d'interroga- tion d'écriture 50 et le condensateur d'écriture 151, de capacité C: ; Le conducteur de lignes de mots 68 est relié à la g2chette du transistor PIGEZ 150. Le condensateur 1 1 dont la capacité est environ égale à 100s, est relié au conducteur d'interrogation d'écriture 28. La cellule de mémoire factice 141 est reliée au conducteur d'interro- gation d'écriture 28 et comporte le transistor IGFET 38 ainsi que le condensateur de mémoire 40.Le condensateur de mémoire 40 présente toutefois une capacité qui est sensiblement égale à 1/2C5. Le transistor IGFET 153 est branché entre le noeud de mémoire 160 de la cellule de mémoire factice 141 et le conducteur de masse 35, sa cette étant reliée au conducteur 154 fournissant le signal ~1 (la cellule de mémoire selon la figure 2, qui est reliée au conducteur d'interrogation d'écriture 28, n'est pas représentée à la figure 1 pour simplifier cette figure et de la m#e manière, la cellule de mémoire factice 18 selon la figure 2 ainsi que les cellules de mémoires supplémentaires qui sont reliées au conducteur dtinterw rogation d'écriture 50 ne sont pas non plus représentées dans un but de simplification de la figure 1). Pendant une impulsion #1, le condensateur de mémoire de cellules fictives 40 se décharge au potentiel de la masse et les conducteurs d'interrogation d'écriture 28 et 50 sont chargés de façon préalable sensiblement à VDDrVXH Volt, VTH étant la tension de seuil des transistors IGFET 156 et 158. Le potentiel des conducteurs d'interrogation d'écriture 28 et 50 est compensé exactement par le transistor IGFET 157 qui est mis en oeuvre pendant l'impul nion ~1. Pour décrire le fonctionnement du circuit de la figure 1 on suppose tout d'abord qu'une tension logique d'environ VDD~VTE volt est mise en mémoire dans le condensateur de mémoire 151. Pendant cette opération, le signal ~1 est amené à une tension faible (on suppose que tous les transistors MOSPET sont du type à canal N, cette hypothèse étant uniquement faite pour simplifier la descrip tion). On suppose en outre que les tensions de lignes fictives et de lignes de mots des conducteurs 68 et 60 sont respectivement smo- nées à une tension relativement élevée qui peut titre de l'ordre de VCC-VTH volt, de sorte que les cellules de mémoire 49 ainsi que les cellules fictives 141 sont déterminées ; ces cellules comportent des transistors IGFET 38 et des condensateurs 40.En négligeant le couplage capacitif entre le drain et la cette des transistors IGPET 38 et 150 des conducteurs d'interrogation d'écriture 28 et 50, il apparat que le conducteur d'interrogation d'écriture 50 reste essentiellement au mOrne potentiel auquel il a été chargé au préalable c 'est-à-dire à la tension Vcc-VTE . Le conducteur d'interrogation d'écriture 28 est légèrement déchargé puisque la tension initiale au noeud de mémoire 160 correspond sensiblement à 0 volt et cela du fait de l'action du transistor IGFET 153 pendant l'impulsion #1 ci-dessus.Le conducteur d'interrogation d'écriture 28 est ainsi soumis à un passage de tension relativement faible en direction de 0 volt, puisque la nouvelle répartition des chargea se produit entre le condensateur Il et le condensateur de mémoire factice 40. La différence de potentiel entre les conducteurs d'interrogation d' écriture 28 et 50 apparat alors dans l'amplificateur d'interrogation 45 et est représentative pour l'état logique "1" mis en mémoire dans la cellule de mémoire 49 . Le fonctionnement est analogue lorsqu'un état logique "0" (ctesst-b-dire O volt) est enregistré dans le condensateur de mémoire 151, à la différence toutefois que le conducteur d'interrogation d'écriture 50 est également déchargé. Comme la capacité du condensateur 151 est sensiblement le double de la capacité du condensateur de mémoire factice 40, le potentiel du condensateur d'interrogation d'écriture 50 est sensiblement plus faible que celui du condensateur d'interrogation d'écriture 28, après 1' interroga- tion.C'est pourquoi, l'amplificateur d'interrogation 45, régénéra- teur, passe à l'état opposé de celui auquel il se trouvait pendant l'interrogation d'un état logique nin, comme cela a été décrit cidessus. il apparat ainsi que le fonctionnement de la cellule de mémoire factice 141 et de son transistor IGPET 153 réside en l'état blissement d'un potentiel de référence dans le conducteur d'inter- rogation d'écriture 28, situé sensiblement au milieu entre les tensions qui existent dans le conducteur d'interrogation d'écriture 50 pendant l'interrogation d'un état "1" ou d'un état "O", respectivement enregistré. Il ressort également clairement que cela est possible de façon simple sans qu'il soit nécessaire de créer une tension intermédiaire que l'on pourrait enregistrer dans les noeuds de mémoire factices 160. il est clair pour le spécialiste, que la relation exacte entre la capacité du condensateur de mémoire factice 40 et la capacité du condensateur de la cellule de mémoire 151 peut entre calculée en utilisant les simples formules des diviseurs de tension, capacitifs, pour déterminer la valeur précise de la tension de référence créée dans le conducteur d'interrogation d'écriture 28. De préférence, la capacité du condensateur de mémoire, factice, 40 se situe entre 0,35 C8 b O,6C5, ce qui dépend des caractéristiques de commutation de l'amplificateur d'interrogation 45~; ; Bien entendu, l'invention n'est pas limitée aux exemples de réalisation ci-dessus décrits et représentés, å partir desquels on pourra prévoir d'autres modes et d'autres formes de réalisation, sans pour cela sortir du cadre de l'invention REVENDICATIONS 10) Circuit de mémoire avec un amplificateur d'interrogation ayant une première entrée reliée à un premier conducteur et une seconde entrée reliée à un second conducteur pour détecter une différence de tension entre le premier et le second conducteurs, avec en outre une première cellule de mémoire à transistor distinct, qui présente un condensateur de mémoire, la première cellule de mémoire étant reliée au premier conducteur et une cellule de mémoire factice reliée au second conducteur, circuit caractérisé rar un condensateur de cellules de mémoire factices (40) qui est relié à un noeud de mémoire (160) de la cellule de mémoire factice, pour créer un potentiel de référence dans le second conducteur (28) pour un potentiel prédéterminé entre le potentiel d'un état logique "1", interrogé et le potentiel d'un état logique "0", interrogé, qui se forme sur le premier conducteur et cela du fait de l'interrogation d'un état logique "1" mis en mémoire ou d'un état logique "0" mis en mémoire, qui sont respectivement enregistrés dans la première cellule de mémoire à transistor distinct. 20) Circuit de mémoire selon la revendication 1, caractéri- sé en ce que la première cellule de mémoire à transistor distinct comporte un premier transistor (IGEET 150) dont l'électrode de g!- chette est reliée à un conducteur de lignes de mots (68) dont le drain est relié au premier conducteur (50) et dont la source est reliée à un noeud de mémoire, et en ce qu'en outre il est prévu un condensateur de mémoire (151) qui est monté entre les noeuds de mémoire et un conducteur d'alimentation de tension. 30) Circuit de mémoire selon la revendication 2, caractérisé en ce que la cellule de mémoire factice comporte un second transistor (IGEED 38) dont l'électrode de #chette est reliée à un conducteur de sélection de cellules factices (60) dont le drain est relié au second conducteur (28) et dont la source est reliée au noeud de mémoire (150) de la cellule de mémoire factice. 40) Circuit de mémoire selon la revendication- 3, caractérisé en ce que le conducteur de cellules de mémoire factices (40) comporte un second condensateur de mémoire qui est monté entre le noeud de mémoire à cellules de mémoire factices (160) et le diviseur de tension d'alimentation (34), un troisième transistor (IGEEU 153) étant prévu, dont le drain est relié au noeud de mémoire à cellules factices (160), et avec un second moyen d'alimentation en tension (35) dont la cette est reliée à un conducteur de signaux (154) pour établir un potentiel du noeud de mémoire à cellules factices, avant que ne se déroule une opération d'interrogation des cellules de mémoire à transistor distinct. 50) Circuit de mémoire selon la revendication 1, caractérisé par une seconde cellule de mémoire à transistor unique (19) qui présente un condensateur de mémoire (32), la seconde cellule de mémoire à transistor unique étant reliée au second conducteur (28), une seconde cellule de mémoire factice (48 > étant reliée au premier conducteur (50), en ce qu'en outre il est prévu un second condensateur de cellules de mémoire factices, relié à un noeud de mémoire de la seconde cellule de mémoire factice, pour établir un potentiel de référence dans le premier conducteur et cela à un potentiel prédéterminé compris entre le potentiel d'un état logique nln, interrogé et le potentiel d'un état logique on, interrogé, existant dans un second conducteur du fait de l'opération d'interrogation dtun état logique "1" mis en mémoire ou d'un état logique "0" mis en mémoire dans la seconde cellule de mémoire à transistor distinct