Brevet FR2296310A1 — publié le 19760723

La présente invention se rapporte au domaine dès circuits électriques connus, dans le domaine de l'informatique, sous le nom -da mémoires. De tels circuits accueillent, retiennent et restituent des données sous forme de grandeurs électriques, ces données ayant préalablement, avant introduction dans les mémoires, subi un codage, habituellement numerique, de type binaire. Les mémoires utilisées en pratique sont constituées par la réunion d'un grand nombre d'él'éments'à mémoire unitaires, réunion permise par an mode de réalisation' de ces éléments mettant en oeuvre les techniques du'domaine des sémi-conducteurs, en particulier celles de l'intégration monolithique à large échelle de ces éléments. La structure connue sous le nom de Netal-Isolant-Semi-conducteur se prote particulièrement bien à la"réalisat'ion compacte des'mémoires, autorisant une utilisation généralisée dï'transistors à effet de champ à grille isolée comme éléments actifs ou passifs entrant dans la constitution de chaque mémoirè'unitair'e. C'est ainsi qu'ont dé > d été proposées des mémoires où la donnée nu information, mise sous une forme binaire élémentaire "0" ou "1", est conservée sous forme d'une charge électrique dans un condensateur, constitué par la charge de la grille isolée d'un transistor effet de champ.Chaque mémoire unitaire comporte, en plus de ce transistor, des éléments de circuit pour permettre l'entrée de'l'in- formation (écriture) la sortie (lecture) et la mise en service ou hors service (sélection), réalisés également par des transistors à effet de champ. Ce mémoires, qui nécessitent' un nombre réduit de transistors par mémoire élémentaire, et se Prêtent à une réalisation monolithique, présentent néanmoins un grave inconvénient, à savoir que leur fonction de, mémoîre, ou mémorisation, n'est pas stable ou constante dans le temps.Cette variation tient au fait que le condensateur 'de mémoire présente inévitablement des courants de fuite, qui, même faibles, détruisent progressivement l'informa- tion stockée, ce qui entraîne la sujétion de recharger périodique- ment ce condeneateur par un circuit de "rafraîchissement". On a également proposé d'autres t.rpes #-- mémoires de principe et de fonetionnement différents, mettant en oeuvre un élément unitaire con#;t sous le nom de circuit à bascule 11#istable". Cet élément possèdé deux régimes de fonctisnnement stables, et à cha cun d'entre eu on atsribue conventionnellement la signification "O" et "1". L'information en mémoire est représentée par une tension prélevée à un des noeuds du circuit bistable. Il est ainsi possible de conserver indéfiniment ane information tant que le bistable est alimenté en énergie électrique.Ce type de circuit a donc le caractère d'une mémoire à mémorisation stable ou constante. Il possède cependant par ailleurs de sérieux inconvénients. En premier lieu le nombre élevé de transistors nécessaires à la réalisation d'une mémoire unitaire ; en second lieu une consommation en énergie électrique permanente élevée. On a tenté de la réduire par des charges résistantes de valeurs élevées, réalisées par des transistors à effet de champ, ce qui augmente le nombre total de ces éléments par mémoire unitaire, donc l'encombrement d'ensemble de la mémoire totale3 et compromet ainsi les possibilités d'intégration monolithique à large échelle. Enfin, les deux types de circuits de mémoire unitaires décrits ci-dessus présentent l'inconvénient supplémentaire, lorsqu'ils sont réunis en une mémoire multiple, de ne permettre l'accès qu'à un seul élément à la fois, nécessitant, par exemple pour une remise à zéro, l'accès et l'introduction individuels de cette information dans chaque circuit. Le circuit de mémoire unitaire à mémorisation constante selon l'invention ne présente pas ces inconvénients. Il présente par contre à la fois les avantages de faible encombrement des mémoires à charge statique et dè' stabilité temporelle des mémoires à bascule, sans en avoir les inconvénients respectifs. Dans son principe, il met en oeuvre les deux régimes de fonctionnement, à savoir bloqué et non bloqué, d'un transistor à effet de champ. Ces deux régimes, correspondant aux valeurs logiques ton et "1", sont déterminés, de façon stable, par un deuxième transistor de commande dont l'espace source-drain est inséré entre la source et la grille du premier transistor. Ce premier transistor, pour raison de commodité, sera dans toute la suite désigné sous le nom de transistor principal. La détermination de l'état O ou "1" s'effectue aisément par la détermination du sens d'un courant envoyé sur l'électrode drain du transistor de commande. Le circuit selon l'invention présente l'avantage de garder cet état "O"-et "1" en permanence, tant que les tensions d'alimentation lui sont appliquées. Cependant, la consommation en reste faible, car il admet une charge résistive élevée, réalisée en pratique par un unique transistor à effet de champ, n'entratnant par conséquent aucun inconvénient d'encombrement excessif. Enfin, la remise à l'état "O" ou "1 trf suivant les cas,du transistor principal, peut s'effectuer très simplement par action sur la grille du transistor de commande. Plus précisément, l'invention se rapporte à un circuit logique à mémoire unitaire, à mzmorisation constante, connecté, par une première connexion, à une première ligne (li) de lecture-écriture, et par une deuxième connexion à une seconde ligne (L2) de référence, caractérisé en ce qu'il comporte d'une part un transistor de commande(T2)du type à effet de champ à enrichissement, dont la source et le drain sont reliés, à travers deux éléments résistifs respectifs de source et de drain, aux bornes d'une source d'énergie électrique continue, et d'autre part un transistor principal(Tt) du type à effet de champ à enrichissement, dont la source et le drain sont respectivement reliés aux bornes d'une source d'énergie électrique continue, la source l'étant à travers ledit élément résistif de source, et dont l'électrode de grille est reliée au drain du transistor de commande, ladite première connexion étant reliée à la grille du transistor principal et ladite seconde connexion étant reliée à la grille du transistor de commande. L'invention sera mieux comprise a l'aide de la description ci-aps, en s'appuyant s figures annexées, où - la figure 1 (a) (b) représente, sous une forme schématique, le circuit de mémoire unitaire selon l'invention - la figure 2 représente,sous une forme détaillée,un mode de réa lisation de ce circuit - la figure 3 représente, sous une forme détaillée, un autre mode de réalisation du circuit. La figure I représente, sous forme schématique, en deux parties (a) et (b), le circuit de mémoire unitaire selon l'invention, correspondant aux deux régimes de fonctionnement représentant respectivement les états no" et 1, Le circuit est connecté d'une part en t à une première ligne il commune à tous les circuits unitaires, par laquelle les informations sont introduites à 11 écriture et prélevées à la lecture, et, en 2, à une seconde ligne B2 commune à tous les circuits unitaires par laquelle le circuit sera placé dans l'état opposé à celui où il se trouve (remise à "O" ou à "1"), Le circuit comporte un transistor principal Ti du type à effet de champ à grille isolée, de canal de type de conduction N et à enrichissement. Sa source s est reliée, à travers un élément résistif Ri au pôle négatif ou "masse" d'une source d'énergie électrique, et son drain d au pale positif ou "plus" de cette source. Sa grille g a sa tension commandée par un transistor T2 de commande à effet de champ à grille isolée, à canal N et, du type à enrichissement, dont la source s est connectée à la source 8 de T1 et le drain d à la grille g de T1. l'alimentation du transistor T1 est par ailleurs assurée par une source d'énergie électrique, aux bornes "plus" et "terre" de laquelle il est respectivement connecté par ses électrodes "drain" et "source", à travers deux éléments résistifs de source et de drain Ri et R2. Enfin, les relations des deux transistors Tt et T2 avec les première et seconde lignes communes sont assurées respectivement par la liaison de la grille de T1 avec la première ligne commune Il dtécriture-lecture à travers un interrupteur-connecteur de sélection et etpar la liaison de la grille de T2 avec la seconde ligne commune B2 de remise à l'état "On ou "t". le fonctionnement d'un tel circuit à mémoire unitaire sera maintenant décrit ci-après, en trois parties correspondant chacune aux deux-états logiques "O" et 11111 , et relatives aux trois cas du régime permanent, de la lecture-écriture et des remises à "O" ou à Il Le fonctionnement repose sur l'état de conduction du transistor T1, dont le role est d'assurer les deux états logiques. On va d'abord montrer ci-après comment le circuit de l'invention, alimenté par les sources d'énergie électrique, se trouve dans un état stable permanent correspondant à l'état "0" @@ "1" , suivant que le transistor T1 est non-conducteur ou conducteur. l'élément résistif Ri étant dans les deux cas parcouru par un courant permanent, ce courant est aiguillé soit vers le transistor T1, soit vers le transistor T2. Le premier cas correspond à la situation où le transistor T2 est conducteur ; ses électrodes source et drain sont alors sensiblement au même potentiel, et le transistor T1, dont l'espace de commande source -grille est ainsi soumis à une différence de potentiel inférieure à son seuil de conduction, est non-conducteur ou "bloqué" . Le point B garde alors en permanence un potentiel fixe, défini par le choix du rapport des éléments résistifs R1 et R2 potentiel en pratique rendu proche, avec R2 de valeur élevée, de celui de la "masse# Ce potentiel représente l'état logique non. Le second cas correspond à la situation où le transistor T2 est non-conducteur ou "bloqué". Ses électrodes source et drain sont alors à des potentiels différents proches respectivement de ceux de la masse et du "plus", et le transistor TI est conducteur, son espace source-grille étant soumis à une dittSrence de potentiel très supérieure à son seuil de conduction, Le point B du circuit garde en permanence un potentiel fixe, proche de celui du "plus" de la source énergie électrique. Ce potentiel représente l'état "1 "logique. Le circuit de la figure 1 constitue donc une mémoire logique à deux états, stables à condition que le transistor T1 reste bloqué, ce qui peut tre réalisé par un choix convenable des caractéristiques de R1 ,.R et T 2 On peut remarquer par ailleurs que le circuit n'entrain l'utilisation que d'une seule charge élevée R2 Les opérations de lecture et d'écriture vont maintenant être décrites. Le circuit étant dans un des états stables décrits ci-dessus, on le met en communication avec la ligne commune L1, par application d'une tension de sélection sur l'organe de commande de 8 qui rend celui-ci conducteur. On applique ainsi directement au point B la tension qui existe sur la ligne commune, dont la valeur est comprise entre celle du "plus" et de la masse de la source d'énergie électrique. Un courant électrique s'établit alors entre la ligne Il et le circuit, dont le sens dépend de l'état logique où celui-ci se trouve. Si l'état logique est 1, le point B est , ainsi qu'il a été déjà indiqué plus haut, à un potentiel proche de celui du "plus", donc supérieur à celui de la ligne ; un courant circulera donc dans le sens circuit-ligne. C'est le cas représenté sur la figure 1 (a). Si l'état logique est 0, le point B est à un potentiel proche de celui de la "masse", donc inférieur à celui de la ligne un courant circulera donc dans le sens ligne-circuit. C'est le cas représenté sur la figure 1 (b). Ainsi, un dispositif sensible au sens du passage d'un courant dans la ligne commune Il permet d'effectuer la lecture des états logiques "O" et "1" du circuit de mémoire unitaire selon l'invention. L'écriture d'un état logique s'effectue, suivant un fonctionnement symétrique de celui de la lecture. À partir de la ligne commune LI, un courant sera créé dans le circuit, dans l'un des deux sens de circulation représentés sur la figure t (a) et (b), courant forcé pour amener le point B au potentiel correspondant à l'un des deux états logiques stables désirés, qui se maintiendra en permanence tant que les tensions électriques seront appliquées, réalisant ainsi une fonction de mémorisation constante. On va maintenant décrire le fonctionnement du circuit selon l'invention pour la réalisation d'une remise du circuit de mémoire dans l'un des états logiques #O# ou 1. C'est le rôle de la seconde ligne commune L2, qui par simplification sera désignée ligne commune de référence, d'assurer ce changement d'état. Cette ligne est reliée à l'électrode grille g du transistor de commande T2 , qu'elle peut porter à deux valeurs de potentiel particulières par rapport à celui de la masse, correspondant aux deux états logiques "0' et "In. Le fonctionnement de la remise à "O" et "1" du circuit de mémoire ainsi commandé est le suivant : Le circuit étant par exemple à l'état "1", ce qui correspond à l'état de blocage du transistor de commande T1 , on augmente le potentiel de la ligne commune de référence jusqu'à dépasser la tension de seuil de conduction de ce transistor, qui devient ainsi conducteur. Le potentiel du point B diminue et se rapproche de celui de la masse :l'état stable du circuit est rompu, et, comme il a été expliqué plus haut, il se place dans l'état "0". Si au contraire le circuit est à l'état "O", ce qui correspond à l'état conducteur du transistor de commande T1, le passage à l'état "1" peut être obtenu en diminuant le potentiel de la ligne commune de référence jusqu'à une valeur inférieure à celle qui correspond au seuil de conduction de T1 Le potentiel du point B, donc l'état "on, ne peut plus se maintenir, et le circuit à mémoire se place dans l'état "1". En dehors des opérations de remises à l'état "0" ou "ion, la ligne commune de référence est normalement portée à un potentiel de référence compris entre ces deux valeurs de remise à "O" et à "1". C'est une caractéristique avantageuse du circuit selon l'inven- tion, dans un groupement en grand nombre, de se prêter ainsi à un raccordement de tous les circuits à une ligne commune unique de remise à "O" et "1"pour toute une mémoire réalisée suivant les techniques des circuits intégrés monolithiques. La figure 2 représente un mode de réalisation détaillée du circuit à mémoire selon l1invention, conçu plus particulièrement en vue de sa fabrication sous la forme des circuits intégrés. Dans de tels circuits, il est connu que la réalisation pratique de résistances, en particulier de valeurs élevées, est difficile parce qu'elles exigent une surface notable, ce qui diminue ainsi le taux d'intégration possible sur une surface donnée de substrat semiconducteur. On fait alors quelquefois appel, pour réaliser les éléments résistifs nécessaires, à l'utilisation de transistors à effet de champ à grille isolée, placés dans un mode de fonctionnement fixe et défini. La figure 2 représente un circuit à mémoire selon l'invention ainsi équipé. La fonction des éléments résistifs R1 et R2 de la figure 1 est assurée par les transistors T3 et T4 à effet de chang e , dont les potentiels de grille, par rapport aux sources respectives, sont fixes, et sont ajustés pour réaliser les valeurs de résistances désirées. Ils sont représentés, sur la figure 2, comme des transistors du type dit "à appauvrissement", et leur grille g est alors au même potentiel que leur source s . il est également possible, pour le transistor T4, qui a le rôle d'une résistance équivalente élevée, d'utiliser un transistor du type "à enrichissement", cas pour lequel la grille g serait de préférence reliée au drain d. Le rôle de l'élément interrupteur-connecteur IS est assuré par le transistor à effet de champ Tss , dont le blocage et le déblocage sont déterminés par application d'une tension de sélection sur sa grille g Bien que les deux types de conduction soient exploitables pour le choix du transistor Ta , il est avantageux de choisir le type dit "à enrichissement", pour lequel une des deux tensions de sélection, à savoir la tension de blocage, est aisée à créer. La figure 3 représente un autre mode de réalisation du circuit à mémoire selon l'invention, suivant lequel un avantage particulier tst tiré de l'utilisation du transistor T3 , dejà utilisé à titre de élément résistif , lié à la possibilité de porter sa grille à un potentiel choisi, pour faire varier la valeur de la résistance qu'il présente. Cette caractéristique est particulièrement avantageuse dans les états du circuit où sont souhaités, soit un blocage total, soit une conduction totale, du circuit entre le point C et la "masse". Pour cela, le potentiel de référence de la seconde ligne commune est également appliqué à la grille du transistor T3 , par la connexion 10, et ce transistor est alors choisi du type de conduction dit "à enrichissement". Dans le cas du blocage de T2, le transistor T3 vient ajouter sa fonction de blocage à celle du transistor T2 ; dans le cas de la conduction de T2, il n'oppose plus qu'une résistance négligeable au passage du courant dans la connexion entre le point C et la masse. Il résulte ainsi notamment, de son utilisation, une réduction avantageuse dans les valeurs extrêmes des potentiels de référence nécessaires aux remises à l'état "O" ou B L'association d'un grand nombre de circuits à mémoire unitaires selon lEinvention permet ainsi de constituer, en assemblage avec les éléments de décodage, de sélection et d'amplification convenables, un ensemble "mémoire" à lecture-écriture statique particulièrement bien adapté à une réalisation à la technique circuits intégrés monolithiques. Les modes de réalisation décrits å titre d'exemple, l'ont été dans le cas de transistors à effet de champ dont le canal est de type de conductivité N. L'utilisation de transistors dont le canal est de type de cen- ductivité P fait également partie du domaine de l'invention, les polarités des sources d'énergie électrique associées ayant été inversées en conséquence. REVENDICÂT IONS 1. Circuit logique à mémoire unitaire, à mémorisation constante, connecté, par une première connexion, à une première ligne (Lt-) de lecture-écriture, et par une deuxième connexion à une seconde ligne (L2) de référence, caractérisé en ce qu'il comporte d'une part un transistor de commandetT2)du type à effet de champ à enrichissement, dont la source et le drain sont reliés, à travers deux éléments résistifs respectifs de source et de drain, aux. bornes d'une source d'énergie électrique continue, et d'autre part un transistor principal(T1) du type à effet de champ à enrichissement, dont la source et le drain sont respectivement reliés aux bornes d'une source d'énergie électrique continue, la source l'étant à travers ledit élément résistif de source, et dont l'-électrode de grille est reliée au drain du transistor# de commande, ladite première connexion étant reliée à la grille du transistor principal et ladite seconde connexion étant reliée à la grille du transistor de commande 2. Circuit logique à mémoir#####e selon la revendication 1, caractérisé en ce que ladite première connexion comprend un élément interrupteur oonnecté en série. 3. Circuit logique à mémoire selon la revendication 2, caractérisé en ce que ledit élément interrupteur est constitué par un transistor à effet de champ dont les deux électrodes de canal sont insérées dans ladite première connexion#et l'électrode de grille commande le fonctionnement. 4. Circuit logique à mémoire selon l'une quelconque des revendications précédentes, caractérisé en ce que ledit élément résistif de drain est constitué par un transistor à effet de champ dans un mode de fonctionnement fixe. 5. Circuit logique à mémoire selon l'une quelconque des revendications précédentes, caractérisé en ce que ledit élément résistif de source est constitué par un autre transistor à effet de champ 6. Circuit logique à mémoire selon la revendication 5, caractérisé en ce que ledit autre transistor est du type à appauvrissement, sa grille étant connectée à sa source. 7. Circuit logique à mémoire selon la revendication 5, caractérisé en ce que ledit autre transistor est du type à enrichissement, sa grille étant connectée à ladite seconde connexion. 8. Circuit logique à mémoire selon l'une quelconque des revendications précédentes, caractérisé en ce que lesdits transistors à effet de champ ont chacun un canal de type de conductivité N, la borne "terre" dudit circuit étant reliée à la borne négative desdites sources d'énergie électrique. 9. Circuit logique à mémoire selon l'une quelconque des revendications précédentes, caractérisé en ce que lesdits transistors à effet de champ ont chacun un canal de type de conductivité P, la borne "terre" dudit circuit étant reliée à la borne positive desdites sources d'énergie électrique. 10. Circuit logique à mémoire selon la revendication 1, caractérisé en ce que les deux dites sources d'énergie électrique continue sont réunies en une source unique.