Brevet FR2288425A1 — publié le 19760514

La présente invention se rapporte aux circuits logiques à semi-conducteurs, et concerne plus particulièrement les circuits logiques connus sous le nom de circuits logiques à injection intégrée. La logique à injection intégrée (I2L) est un développement de la logique à transistor -t ransist or et apporte une amélioration notable aux performances des circuits, sur la base du produit du retard par la puissance. Il permet à un circuit logique d'être ~réalisé selon les techniques des transistors bipolaires qui ne nécessitent que la puissance relative nnt faible associée normalement avec les circuits à transistors à métal-oxyde-semi-conducteurs. En raison du fait que le circuit comporte un transistor latéral formez sur un circuit intégré, la réalisation est telle qu'elle prolonge la durée de vie des porteurs de charge dans le circuit afin d'obtenir le gain voulu du transistor latéral.Il en résulte que les opérations de computation dans le circuit logique sont retar dite, car les porteurs de charge emmagasinés à la base d'un transistor du circuit doivent être dissipés avant que le transistor puisse entre bloqué. L'invention concerne donc un circuit de commutation com- prenant un premier transistor latéral et au moins un second transistor transversal à un ou plusieurs collecteurs, la région de base du Ou de chaque second transistor formant également une région de collecteur indépendante du premier transistor, la région de base du premier transistor formant la région d'émetteur du ou de chaque second transistor et le ou chaque second transistor comprenant une borne dtentrEe connectée à sa base, une borne de sortie connectée au ou à chaque collecteur, et une diode individuelle à barrière de Schottky tant forme entre la base et l'émetteur afin d'éviter tout prdlève- ment excessif de charges du premier transistor à la base du second transistor particulier.Ce circuit peut etre réalisé dans une couphe épitaxiale de silicium du type N, déposée sur un substrat du type N+, dans lequel l'metteur d'un transistor PNP latéral est constitué par une région P unique et le ou chaque collecteur de ce transistor est constitu# par une région du type P très voisine de la région unique. La ou chaque autre région du type P forme également la base d'un transistor NPN transversal dont le ou chaque collecteur est constitué par une région N+ formée sans l'autre région du type P. La couche épitaxiale du type N forme l'émetteur du ou de chaque transistor transversal ainsi que la base du transistor latéral. Dans la ou chaque autre région du type P formant un collecteur du transistor latéral et une base du transistor transversal peut être prévue une entaille ou an trou dans lequel la matière est du type de conductibilité N. Cette entaille ou ce trou peut se réaliser en formant la région du type P avec un trou de manière que la matière épitaxiale du type N ne soit pas modifiée dans le trou, ou en traitant une petite partie de la région du type P de manière à changer sa conductibilité du type P en type N. Au-dessus du trou ou del'en taille est formé un contact d'aluminium qui constitue la connexion de la base du transistor transversal et qui produit également une Jonction à barrière de Schottky avec la matière du type N dans l'entaille ou le trou. D'autres caractéristiques et avantages de Invention apparattront aucours de la description qui va suivre. Au dessin annexé donné uniquement à titre d'exemple nullement limitatif La Fig. 1 est un schéma d'un exemple d'un circuit selon l'invention, la Fig. 2 représente schématiquement une forme possible de réalisation du circuit de la fig. 1, et la Fig. 3 est unè coupe du mode de réalisation de la Fig. 2, suivant la ligne A-A et montre certains contacts formés et des connexions établies avec ces contacts. La Fig. 1 représente donc un circuit logique comprenant un conducteur 1 connecté au potentiel de la masse et un conducteur 2 connecté à une source de tension positive. L'émetteur d'un transistor PNP 3 à trois collecteurs est connecté au conducteur 2 par une résistance 4 et sa base est connectée au conducteur I par une résistance 5. Le circuit comprend également trois transistors NPN 10, 20 et 30 dont les émet teurs sont connectés au conducteur I et dont les bases sont connectées respectivement aux trois collecteurs du transistor 3. Des bornes d'entrée 11, 21 et 31 sont connectées respectivement aux bases des transistors 10, 20 et 30 et des bornes de sortie 12, 13 et 14 sont connectées respectivement aux trois collecteurs du transistor 10; des bornes 22, 23 et 24 sont connectées aux trois collecteurs du transistor 20 et des bornes 32, 33 et 34 sont connectées aux trois collecteurs du transistor 30. Les bases des transistors 10, 20 et 30 sont connectées à la base du transistor 3 par des combinaisons 15 et 16, 25 et 26, 35 et 36 d'une diode à barrière deSchottky et d'une résistance. En fonctionnement, les sorties de plusieurs circuits peuvent titre connectées à chacune des bornes denturée Il, 21 et 31 de minière à obtenir une concentration ou une convergence de courants de signaux binaires. Etant donné que chacun des transistors 10, 20 et 30 comporte trois connexions de sortie associées aux trois collecteurs, le circuit peut également assurer une divergence de courants de signaux binaires. Sn pratique, le collecteur de l'un des transistors 10, 20 et 30 serait connecté à la base d'un transistor correspondant d'un autre circuit, ou pourrait être connecté à un autre transistor du autre circuit. Si l'on considère le transistor 30, en supposant que la borne 12 et la borne 22 sont connectées à la borne 31, le transistor 30 est conducteur par suite du courant appliqué à sa base par le collecteur du transistor 3 auquel elle est connectée, à moins que l'un ou loutre des transistors 10 et 20 soit conducteur#, auquel cas la base du transistor 30 est maintenue au potentiel de la masse, de sorte que ce transistor est bloqué. Si le transistor 30 a reçu une charge excessive à sa base, cette charge doit être dissipée avant que le transistor ne passe de l'état conducteur à l'état non conducteur et le temps nécessaire pour cela, c'est-à-dire le temps d'emmagasinage du transistor, ralentit le fonctionnement du circuit en comme- tation. La diode 35 à barrière de Schottky par laquelle la base du transistor 30 est connectée à la basse par diaire des résistances 36 et 5, limite le potentiel que la base peut atteindre et réduit ainsi la charge qui peut être emmagasinée à la-base, ce qui diminue le temps d'emmagasinage du transistor 30. D'une manière similaire, les diodes 15 et 25 réduisent les temps d'emmagasinage des transistors 10 et 20. Fn l'absence des diodes à barrière de Schottky 15, 25 et 35, le retard à la commutation des transistors 10, 20 et 30 serait de l'ordre de 60 ns mais avec ces diodes connectées de la manière représentée, le retard peut etre ramené aux environs de 10 ns. Les diodes 15, 25 et 35 peuvent être réalisées en un circuit intégré comprenant les autres composants de la Fig. 1 sans aucune opération de traitement supplémentaire, et la manière selon laquelle ceci peut se faire sera maintenant décrite en regard de la fig. 2. La Fig. 2 est une représentation schématique idéalisée d'un mode de réalisation du circuit de la Fig. 1, produit selon les techniques des circuits intégrés. Le circuit est réalisé sur un substrat de silicium du type N+, dans une couche épitaxiale 51 de silicium du type N déposée sur le substrat. Au cours d'une première opération, plusieurs régions 52, 53, 72 et 82 du type P sont formées dans la couche 51, par exemple par diffusion d'une impureté appropriée. La région 53 est aI- longée et les régions 52, 72 et 82 sont écartées les unes des autres près d'un grand côté de la région 53. Trois régions du type N+ sont ensuite formées dans chacune des régions 52, 72 et 82 du type P, celles de la région 52 étant désignées par les références 54, 55 et 56. Les régions 52, 72 et 82 du type P incorporent chacune une région de conductibilité du type N de la couche épitaxiale 51; dans la région 52, cette région du type N est désignée par 59.Au-dessus de la région 59 est ensuite formée une métallisation 6t, d'aluminium par exemple, qui constitue un contact ohmique avec la région 52 du type P mais en produisant une jonction à barrière de Sehottky avec la région 59 du type N. La Fig. 3 est une coupe du mode de réalisation de la Fig. 2 suivant la ligne A-A de cette figure, mais n'est pas représen- tée à l'échelle. Les références portées sur la Fig. 3 sont les mêmes que celles de la Fig. 2 lorsqu'il y a lieu. il apparaît sur la Fig. 3 que pour améliorer la connexion ohmique du contact 61 sur la région 52 du type PI des régions 57 et 58 du type de conductibilité P+ sont formées dans la surface de la région 52, près de la région 59. La Fig. 3 montre également un contact 60 connecté à la région 53 et des contacts 62, 63 et 64 connectées respectivement aux régions 54, 55 et 56. Les contacts 60, 62, 63 et 64 peuvent entre en aluminium, de même que la métallisation 61. Pour faire apparattre plus facilement la correspondance entre les régions du mode de réalisation des fig. 2 et 3 avec les composants du circuit de la Fig. 1, certaines connexions sont représentées sur la Fig. 3 avec les références de la Fig. 1. Le transistor PNP 3 est réalisé sous forme d'un transistor latéral dont la région 53 constitue ltéretteur, dont la couche épitaxiale 51 constitue la base et dont les régions 52, 72 et 82 constituent les collecteurs. Le transistor 10 est un transistor NPN transversal dont la région 52 est la base, dont la couche épitaxiale 51 constitue l'émetteur et dont les régions 54, 55 et 56 sont les trois collecteurs.La région 53 se comporte donc coupe une région dtinjecteur pour les transistors transversaux en formant la configuration IL typique. La diode 15 à barrière de Schottky est formée entre la métallisation d'aluminium 61 et la région 59 du type N la résistivîté de cette région 59 forent la résistance 60; la résistance 5 est formée par la résistivité de la matière de la couche épitaxiale 51, entre la région 52 et le substrat 50. lutant donné que la conductibilité du substrat 50 est du type !11, il sera supposé que sa résistivité est riuffisa 'ent faible pour être négligée. il faut noter qu'en raison de la réalisation du transistor PNP sous forme d'un transistor laté- ral, l'écartement entre la région 53 et les régions 52, 72 et 82 doit être bye coup plus réduit que ne l'indiquent les Fig. 2 et 3 peur btenir un gain suffisant de ce transistor. En outre, la réalisation doit être telle que la durée de vie des porteurs du circuit soit augmentée au masimllm afin de maintenir les gains aussi élevés que possible. Par ailleurs, les surfaces des transistors NPN doivent être maintenue aussi exemptes que possible de centres de recombinaison pour obtenir un gain inverse élevé de ces transistors. Au lieu de former la diode à barrière de schottky par métallisation sur des régions du type N comme la région 59 formée dans les régions 52, 72 et 82 du type P, les régions du type N peuvent store localisées aux périphéries des régions du type P et être court-circuitées par métallisation, de e- nière que les diodes Schottky soient formées sur les bords des régions P.Au lieu de laisser des régions épitaxiales du type N dans les régions 52, 72 et 82 du type P pour former les diodes de Schottky, il serait possible de reconvertir localement le type de conductibilité des régions P de P en N dans toute leur épaisseur et de former ensuite la diode à barrière de Schottky par métallisation sur les régions du type N. Il est souhaitable que la diode à barrière de Schottky soit connectée en série avec une certaine résistance de manière à ne pas limiter indûment l'excursion de base du transistor NPN à collecteurs multiples. Si la diode est formée à la périphérie de la région du type P, il est probable que le plus grand volume de matière du type N dans lequel le courant doit circuler conduise à une résistance relativement plus faible en série avec la diode Schottky et qui pourrait absorber une partie du courant d'attaque de base du transistor NPN. Le circuit peut être réalisé avec des types de conductibilité opposés à ceux du circuit décrit, auquel cas la jonction à barrière de Schottky doit être réalisée entre la métallisation 61 et la région 52, la métallisation 61 formant alors un contact ohmique avec la région 59. Il serait nécessaire dans ce cas de prévoir une connexion ohmique séparée avec la région 52. REVENDICATIONS 1 - Circuit de commutation intégré, caractérisé en ce qu'il comporte un premier transistor latéral, au moins un second transistor transversal comprenant un ou plusieurs. collecteurs, la région de base du ou de chaque second transistor formant également une région de collecteur indépendant du premier transistor, la région de base du premier transistor formant la région d'émetteur du ou de chaque second transistor, le ou chaque second transistor comprenant une borne d'entrée connectée à sa base, une borne de sortie connectée au Ou à chaque collecteur et une diode à barrière de Schottky individuelle formée entre la base et ltémetteur afin d'éviter toute accuulation excessive de charge provenant du premier transistor à la base de ce second transistor. 2 - Circuit de commutation, caractérisé en ce qu'il com- porte dans un corps semi-conducteur coon, un premier transistor latéral, un second transistor transversal à collecteurs multiples, la région de base du second transistor fouinant également la région de collecteur du premier transistor, la région de base du premier transistor formant la région d'émet- teur du second transistor, la base du second transistor constituant les sorties respectives du circuit, une diode à bar- rière de Schottky étant formée entre la base et l'émetteur du second transistor afin d'éviter toute accumulation excessive de charge provenant du premier transistor à la base du second transistor. 3 - Circuit \#tégré, caractérisé en ce qu'il importe un substrat semi-conducteur de conductibilité du type N+ , une couche épitaxiale de conductibilité du type N formée sur le substrat, une première région du type P formée dans la couche épitaxiale, une seconde région du type P formée dans la couche épitaxiale, ladite seconde région du type P contenant au moins une région du type N+, ladite seconde région du type P entourant au moins partiellement une région du type N qui s'étend jusqu'à la matière du type N de ladite couche épita- xiale, ledit circuit comprenant également un contact m#talli- que formé sur ladite région du type N de manière à constituer un' contact à barrière de Schottky redresseuse et une connexion ohmique avec ladite seconde région du type P, et des contacts ohmiques correspondants avec la première région du type P et avec ladite au moins une région du type N+, ladite pre mièvre région du type P formant l'émetteur d'un transistor latéral et la seconde région du type P formant un collecteur dudit transistor latéral ainsi que la base d'un transistor transversal, ledit transistor transversal comprenant un émetteur formé par ladite couche épitaxiale et au moins un collecteur formé par ladite région N+, ladite couche épitaxiale formant en outre la base dudit transistor latéral. 4 - Circuit selon la revendication 3, caractérisé en ce que ladite région de conductibilité du type N fait partie intégrante de ladite couche épitaxiale, 5 - Circuit selon la revendication 3, caractérisé en ce que la résistivité de ladite région du type N est suffisante pour qu'une excursion de tension suffisante pour faire passer le transistor NPN entre les états logiques bloqué et débloqué puisse entre appliquée 5 ladite région du type P. 6 - Circuit intégré, caractérisé en ce qu'il comporte un substrat semi-conducteur de faible résistivité et d'un premier type de conductibilité, une couche épitaxiale de résis tivité plus élevée# dudit premier type de conductibilité, formée sur ledit substrat, une première région du type opposé de conductibilité formée dans ladite couche pitasiale, plusieurs régions espacées dudit type opposé de conductibilité, formées dans ladite couche épitaxiale près de ladite première région du type opposé de conductibilité, chacune desdites régions du type opposé de conductibilité contenant au moins une région de faible résistivité dudit premier type de conductibilité, chacune desdites secondes régions du type opposé de conductibilité entourant au moins partiellement une autre région dudit premier type de conductibilité qui s'étend jusqu'à ladite matière dudit premier type de conductibilité de ladite couche épitaxiale, un contact métallique étant formé sur ladite autre région du premier type de conductibilité et s'étendant sur une partie de ladite seconde région du type opposé de conductibilité, ledit contact métallique formant un contact à barrière de Schottky redresseuse avec lune desdites autres régions du premier type de conductibilité et la dite seconde région du type opposé de conductibilité, et formant un contact ohmique avec l'autre desdites deux régions, des contacts ohmiques respectifs étant prévu sur ladite première région du type opposé de conductibilité et sur ladite au moins une région de faible résistivité du premier type de conductibilité, ladite première région du type apposé de conductibilité formant l'émetteur d'un transistor latéral et chacune desdites secondes régions du type opposé de conductibilité formant un collecteur individuel dudit transistor latéral ainsi que la base d'un transistor transversal, ledit transistor transversal comprenant un émetteur foi par ladite couche épitaxiale et au moins un collecteur formé par ladite région de faible résistivité du premier type de conductibilité, ladite couche épitaxiale formant en outre la base dudit transistor latéral. 7 - Circuit selon la revendication 6, caractérisé en ce que ladite première région du type opposé de conductibilité a une forme allongée plusieurs secondes régions du type oppose de conductibilité étant formées à proximité d'un grand c8té de la première région du type opposé de conductibilité afin d'améliorer le gain du transistor latéral à collecteurs multiples.