Brevet FR2300391A1 — publié le 19760903

La présente invention concerne les mémoires à accès sélectif. Depuis un certain nombre d'années,la technique relative aux noyaux magnétiques a concerné de façon prédominante les mémoires rémanentes. Ces dernières années, la technique des mémoires à in tégration à grande échelle ou à super-circuit intégré (LSI) a conduit à des mémoires en semiconducteurs compétitives du point de vue du prix par rapport aux mémoires à noyaux, avec une amélioration importante du point de vue des dimensions, du poids, de la vitesse et de la puissance. Les mémoires en semiconducteurs, avec des circuits de décodage, de lecture et de commande situés sur la pastille ou plaquette en semiconducteur permettent de distribuer économiquement de petites mémoires dans un système.Le facteur principal faisant obstacle à l'utilisation généralisée des mémoires en semiconducteurs pour certaines applications a été la non réma nonce (les mémoires non rémanentes en semiconducteurs perdent les informations si le courant est interrompu). Cette limitation a conduit à des recherches considérables pendant un certain nombre d'années pour perfectionner une mémoire rémanente en semiconducteur,et jusqu'à présent un certain succès a été obtenu avec les mémoires du type semiconducteur-oxyde-nitrure-métal(MNOS). Bien que les mémoires MNOS permettent un fonctionnement rémanent, deux obstacles importants n'ont pas été surmontés. Ces obstacles sont les vitesses faibles d'effacement et d'inscription (typiquement en centaines de microsecondes),et un phénomène de fatigue qui provoque la défaillance du dispositif après 106 à 108 cycles d'effacement/écriture. Pour cette raison, les mémoires MNOS ont été limitées aux applications pour lesquelles la vitesse d'écriture n'est pas d'une importance prinordiale et pour lesquelles les données ne sont pas changées souvent.Ces caractéristiques ont conduit à considérer ces dispositifs comme des mémoires principalement à lecture ( RMM) ou des mémoires à lecture seulement pouvant être modifiées électriquement (EAROM).I1 existe un besoin pour une mémoire rémanente à lecture/écriture à grande vitesse dans laquelle les données peuvent être changées souvent et à grande vitesse. La présente invention a pour objet une mémoire à accès sélectif (RAM) pouvant fonctionner à grande vitesse,mais étant rémanente et sujette à substantiellement moins de fatigue que les mémoires rémanentes connues jusqu'ici. La présente invention concerne ainsi une mémoire à accès sélectif comprenant un groupe de cellules de mémoire disposées en rangées (lignes de mots) et en colonnes (lignes de bits),caractérisée en ce que chaque cellule comporte un circuit de mémoire non rémanente couplé aux lignes de rangées et de colonnes associées, et un transistor à mémoire rémanente à lecture seulement pouvant être modifié électriquement ( EAROM) couplé au circuit de mémoire non rémanent et en ce que la mémoire comporte un circuit de préservation ou conservation des données pour détecter la panne de courant et stocker dans ce cas les états des circuits de mémoire non rémanente dans les transistors EAROM et un circuit de remise à l'état initial pour le positionnement des circuits de mémoire non rémanente à partir des trensistors EAROM au rétablissement du courant. De cette façon, les avantages des mémoires non rémanentes RAM et des mémoires rémanentes ROM et RMM sont combinés. Les circuits de mémoire non rémanente donnent à la mémoire la grande vitesse habituelle des mémoires non rémanentes RAM, et comme les mémoires EAROM fonctionnent seulement en cas de panne de courant, le temps nécessaire avant que les effets de la fatigue se manifestent devient comparable ou même supérieur à la durée de vie des mémoires RMM ou EAROM. Comme il apparaîtra plus loin, les circuits de mémoire non rémanente peuvent être dynamiques (par exemple des transistors à couplage croisé) conservant de façon inhérente leurs états tant que l'alimentation en courant subsiste, ou bien statiques, avec mise en mémoire dans des condensateurs qui perdent progressivement leurs états et nécessitent une régénération périodique. Les caractéristiques de l'invention ressortiront plus particulièrement de la description suivante, donnée à titre d'exemple, et faite en se référant aux dessins annexés, sur lesquels: Fig.l est le schéma d'une cellule de mémoire selon un mode de mise en oeuvre de l'invention; Fig.2 représente quatre cellules d'une seconde mémoire selon un autre mode de mise en oeuvre de l'invention; Fig.3 représente le circuit de panne de courant d'alimentation et de remise à l'état initial pour n'importe laquelle des mémoires selon l'invention; Figs.4 à 6 représentent des cellules de trois autres mémoires selon l'invention, et Fig.7 .catre les détails de construction d'un transistor ulol "a type. La figure 1 représente une cellule de mémoire statique réma- nente comportant deux transistore rémanents El et E2 dont l'état peut autre modifié électriquement, en plus des six transistors habituels d'une cellule statique non rémanente. Les transistors Tl, T2 SI, 82, L1 et L2 forment une cellule de mémoire statique classique b lix transistors. Une source de courant continu est connectée à la cellule entre la lasse en VSS et une borne négative VDD.Les six transistors sont du type MOSFET à canal-P (transistor à effet de cas à s@ semiconducteur-oxyde-métal), l'élément de lise en mémoire comportant les transistors SI et 82 à couplage croisé, et les transistors fil et L2 agissant en résistance de charge pour les transistors de bascule biatable 81 et 82. L'excitation de la ligne de sélection de mot SELECTION MOT rend conducteurs les transistors de communde T1 et T2 et permet la connerion de la cellule de mémoi re an lignes lesture/éariture BITO et HITl.Sur la figure l,les transistors rémenents E1 et #2 sont des transistors en zemiconducteur-exyde-métal du type avalanche à électrode de commande flottante (FAMOS) tel que celui représenté sur la figure 7. D'une façon plus particulière E1 et E2 sont des transistor de sf oire rinen- te à lecture zeulement dont l'état peut être modifié électriquement (LANOM) et dont le transistor FAMOS est un type.Les transistors FAMOS ne fonctiounent pas cyoliquement avec la collule de mémoire mais fonctionnement seulement quand un signal de "conservation de la donnée" est appliqué. la tension du signal de conservation de la donnée (# - 40 v) est suffisante pour provoquer l'avalanche dans le transistor FAMOS quand le noeud de la baseule est bas (# o v) mais non quand le noeud est élevé (# - 10 v). Les transistors FAMOS détectent ainsi "l'état" de la Mémoire et stockent ou non la charge (avalanche) selon l'état de la cellule non rémanente. Dans le transistor FAMOS de la figure 7 la charge électrique dans la région d'électrode de commande 20 est stockée (écrite) quand le claquage avalanche est déclanché entre la Jonction source 21 et la Jonction drain 22. La lecture est effectuée en détectant les transistors qui se trouvent à l'état enrichi. Une porte ou électrode de commande métallique 23 couvrant la porte ou électrode de commande flottante 24, de la raçon représentée sur la figure 7, est utilisée pour l'effacement par enlèvement de la charge stockée dans la région d'électrode de commande. Le transistor FAOMS peut astre convenablement celui décrit en détail dans le brevet US 3.836.992. En revenant à la figure l,pendant le fonctionnement normal} seules les cellules de mémoire classiques seront actives, aucune charge n'étant stockée dans les dispositifs rémanents. Cela permet au groupe de fonctionner à la vitesse et aux niveaux de puissance des mémoires RAM classiques. En cas de panne de courant, il est désirable de stocker l'état de la cellule de mémoire dans les dispositifs El et E2. La source de courant est suffisa-ent capacitive pour que le courant ne soit jamais perdu instantanément. Les systèmes d'alimentation en courant typiques maintiennent la tension à leur sortie constante pendant 4 à 20 ms après 1 1inter- ruption du courant à l'entrée. Ainsi,quand une perte de courant est indiquée par une décroissance de la source de courant en dessous d'un seuil prédéterminé, QU par importe quel autre moyen, une impulsion d'écriture est envoyée à tous les disposltirs rén- nents à travers un conducteur omnibus de drainage (CONSERVATION DONNEES).Si 82 est conducteur,une impulsion de tension négative sur le conducteur omnibus de drainage établit une tension gurtl an- te entre la source et le drain de E2 pour provoquer l'avalanche et le stockage de la charge dans la région d'électrode de commande ou porte de E2. La charge stockée dans la région d'électrode de commande réduit apprécialblement l'iipédance de la source au drain. Par l'action de la bascule, Sl est rendu non conducteur,et la source de El sera à une tension négative voisine de VDD. L'impulsion négative sur la ligne des drains ne sera par suite pas suffisante pour stocker la charge dans El. Il apparaît ainsi qu'une iMpulsion surtisanment négative sur la ligne des drains se traduira par la mise en mémoire de l'état de la bascule dans la paire de transis- tors El, E2. Cet état sera retenu avec tout le courant prélevé de la cellule. Quand l'alimentation en courant est rétablie,une tension zéro appliquée à la ligne des drains sera envoyée à travers E2 au drain de 52 et à l'électrode de commande ou porte de 81 en ror- çant la bascule à l'état dans lequel était avant la disparition de l'alimentation en courant. Le fonctionnement normal commence dès que la charge stockée dans le dispositif rémanent E2 est enlevée. L'enlèvement de la charge stockée dans E2 est effectué par l'application d'une tension positive à la ligne omnibus EFFACEMENT (ligne commune aux électrodes de commande ou portes). Dans un groupe de ces dispositifs,les lignes omnibus des électrodes de commande et des drains sont distribuées vers chaque cellule. Aucun déclenchement ni décodage n'est nécessaire. Les lignes de sélection des mots et des bits sont distribuées de la façon habituelle. Une modification simple de la cellule de mémoire classique de la figure 1 est la suppression de l'un des transistors rémanents. Par exemple, si le transistor E2 est supprimé,le transistor El stocke la charge uniquement dans les bits de la mémoire pour lesquels le transistor El était conducteur.Si le transistor S2 était conducteur au moment d'une impulsion conservation des données", aucune charge ne serait stockée dans El. Au retour du courant d'alimentation, les étapes suivantes sont nécessaires pour le retour de la mémoire à son état initial; la ligne omnibus des drains étant au potentiel de la masse0 (1) l'application du potentiel de la masse aux lignes BIT1, (2) la sélection en même temps de tous les mots en mémoire et (3) la suppression de la masse sur les lignes BITl. Cela provoque le changement d'état de tous les bits de la mémoire venant avec S1 sauf si S1 était conducteur au moment de l'interruption de l'alimentation en courant (charge stockée dans le transistor El).Avec cette modification,la complexité de la cellule classique rémanente est réduite de 8 transistors à 7, ctest-à-dire à un de plus que le nombre nécessaire dans une mémoire statique non rémanente classique. Le décodeur d'adresse de la mémoire doit pouvoir sélectionner tous les mots en même temps pour augmenter la vitesse du fonctionnement de rétablissement. Avec cette modification,une cellule pourra avoir environ 0,4 mm2 si la charge du mode enrichissement (tri, L2) est utilisée , et environ 0,3 mm2 si la charge de mode appauvrissement est utilisée. Ainsi, 1.024 bits de mémoire peuvent être placés sur une pastille d'environ îomm2. La figure 2 montre quatre cellules d'une mémoire dynamique rémanente. Chaque cellule comprend une cellule de mémoire non-rémanente dynamique classique en semiconducteur,comprenant un condensateur de mise en mémoire C et un transistor de commande T, et un dispositif semiconducteur rémanent E supplémentaire. Ce dernier est un transistor MOS avalanche à électrode de commande flottante pouvant être effacé électriquement (FAMOS) ou un autre dispositif ayant des caractéristiques similaires. Le système nécessite aussi des circuits de commande et d'alimentation en courant et de régéné ration et de détection de manque de courant. La mémoire fonctionne dè la façon suivante. Pendant le fonctionnement normal,quand il n'y a pas d'interruption de l'au mentation en courant,la donnée est écrite dans une cellule de mémoire par application d'une tension à la ligne appropriée de données écriture/régénération (LIGNE DE BITS 1, LIGNE DE BITS 2,etc.) et en sélectionnant la ligne de mot appropriée (LIGNE DE MOT 1, LIGNE DE MOT 2, etc.). Cela se traduit par le stockage de la charge sur un ou plusieurs condensateurs de mise en mémoire Ci. La lectu- re est effectuée en sélectionnant la ligne de mot appropriée et en détectant les tensions sur les lignes de données écriture/régénération. La détection d'une panne de courant ou du dérangement du circuit de régénération provoque l'application d'une tension négati- ve aux drains de tous les transistors E par la ligne omnibus de conservation de données CONSERVATION DONNEE, toutes les lignes de mots étant mises hors service. Cela provoque la mise en mémoire de l'état de chaque bit de la mémoire dans le transistor rémanent pendant un cycle unique d'écriture. Dans chaque cellule de la mémoire, les dispositifs de mise en mémoire rémanente Ell, El2, E21 et E22 (c'est-à-dire des transistors FAMOS) ne stockeront de charge que si aucune charge n'est présente dans le condensateur correspondant.Ainsi,le dispositif rémanent subit l'avalanche et stocke la charge uniquement si ltélectrode de drainage du transistor de mise en mémoire correspondant T11, T12 T2l.*.. ou T22 est voisin de zéro volt. Cette charge restera stockée dans les transistors E respectifs pendant que la tension d'alimentation en courant a disparu. La figure 3 montre les circuits pour générer des impulsions conservation de donnée" si VDDJ VCONSERVATION ou des impulsions de régénération sont perdues. Ce circuit assure aussi la production de signaux pour rétablir le contenu de la mémoire. Avec une mémoire dynamique classique,chaque cellule de la mémoire doit être régénérée à une vitesse nominale donnée. L'absence d'impulsion de régénération est détectée par un circuit un-coup 32 dont la période est légèrement plus longue que l'intervalle entre des impulsions de régénération. Par suite, son signal sortant sera normalement maintenu élevé par le train d'impulsions de régénération, mais il passera au niveau bas s'il manque une impulsion de régénération,peu après l'instant où cette impulsion aurait dû apparaftre. Le circuit 30 dtecte la perte de la tension d'alimentation VDD ; n sortie est normalement au niveau élevé (O V) nis passe au niveau bas (négatif) si VDD manque. Le circuit 31 détecte de façon similaire l'absence du signal VCONSERVATION.Ces trois signaux sont coibinés par une porte OU 33 dont le signal sortant est nomalement bas et devient élevé en cas de perte de l'un quelconque de ces trois signaux. La porte OU 35 commands un générateur d ' impulsions de conservation des données 34 qui génère une ltpulssion de conservation envoyée à la ligne omnibus CONSERVATION DONNEE de la figure 2, à la disparition de l'alimentation en courant. Cela inscrit les contenus de toutes les cellules de la mémoire dans leurs dispositifs rémanents B1J Au rétablissement de l'alimentation en courant et/ou des impulsions de régénération, toutes les cellules de la mémoire sont passées siniltanément k 1 avec la ligne omnibus COMSERVATION DONNEE flottante, c'est-à-dire que le transistor 35 est rendu non conducteur.Ce transistor est ensuite rendu conducteur pour raire passer la ligne omnibus CONSERVATION DONNEE à O V à travers le transistor 36. Cette action rétablit les cellules de la mémoire à leurs états initiaux. Cela a lieu parce que chaque transistor e ayant stocké une charge mettra effectivement à la N le noeud du condensateur, en déchargeant ainsi le condensateur associé. si aucune charge n'était stockée dans le transistor K, état 1 de la cellule inscrit auparavant ne sera pas changé. Le signal sortant de la porte OU 33 est envoyé aussi à un circuit à retard 37 qui alimente un générateur d'impulsions d'effacement 38. Le signal retardé du circuit à retard 37 est différencié et 1' impulsion résultant de son front arrière est anvoyée à la ligne omnibus EFFACEMENT pour effacer les transistors E après que le rétablissement des contenus des cellules ait eu lieu. Cela prépare les transistors E pour la conservation des nouveaux contenus de la mémoire à l'occasion suivante, quant l'alimentation en courant est perdue ou quand un autre défaillance a lieu. La figure 4 montre une seule cellule d'une autre mémoire, un seul transistor de commande Ti et un condensateur de stockage Ci formant la cellule de mémoire non rémanente. Le transistor Qi est utilisé pour isoler du condensateur le transistor rémanent Ei et permettre le stockage de la charge dans la région de commande de Ei\ quand un l logique (approximativement -6 V) est sur le noeud du condensateur.Le terme "isoler" signifie qu'il nty a pas de trajet conducteur à partir du transistor El à travers Qi vers le condensateur Ci; le transistor Qi est utilisé pour permettre à la tension du condensateur Ci d'influer sur la tension vers le transistor Ei mais pour empêcher à la tension transmise à travers Ei d'influer sur la tension existant sur le condensateur Ci.Quand un 1 logique est présent sur le noeud du condensateur, le transistor Qi est polarisé à la conduction et la masse est ainsi connectée à travers Qi à El de sorte que le transistor El peut subir 1 tavalan che à la réception d'un signal par la ligne CONSERVATION DONNER. Par suite, quand une impulsion 1conservation donnée" apparat,une charge n'est chargée dans Ei que si le condensateur Ci est fermé. Cet isolement permet le stockage de la charge maximale dans le transistor rémanent Ei. Le transistor de remise à l'état initial ou rétablissement Ri est validé au retour du courant d'alimentation, une impulsion sur la ligne RETABLISSEMENT faisant passer le transistor Ri à @ conduction. Cela permet qu'un 1 logique sur la ligne "conservation donnée1 soit rétabli sur le condensateur uniquement si la charge a été stockée dans le transistor Ei. L'effacement de la charge du transistor El à travers la ligne omnibus EFFACEMENT prépare la cellule pour l'interruption de courant suivante. Cette mémoire peut aussi être utilisée pour la mise en mémoire des points de reprise du traitement,car après la mise en mémoire du contenu de la mémoire dans Ei la cellule RAM peut être commandée sur le mode normal.A n'importe quel moient,les impulsions de régénération peuvent être omises pour assurer la perte de la donnée dans la mémoire RAM. Ensuite, l'envoi d'une impulsion sur la ligne de réta- blissement,avec la ligne de conservation de donnée à 1 logique, ramènera la donnée de la mémoire à l'état précédemment stocké. Cet arrangement avec lequel l'état du transistor rémanent Ei n'influe pas sur l'information telle qu'elle est lue à partir de la cellule non rémanente,permet que le transistor rémanent El contienne la donnée indépendamment de la teneur en cours de la cellule non rémanente,et permet l'écriture du contenu du transistor rémanent El dans la cellule non rémanente, à n'importe quel moment désiré. Ainsl,en plus du fonctionnement rémanent,la cellule et la figure 4 peut être utilisée pour 1sélectionner1 le contenu de la mémoire RAM dans le dispositif Ei à n'importe quel moment pendant l'utilisation nor sole, et assurer ainsi le stockage d'un point de reprise de programme rémanent,si désiré. La figure 5 représente une autre mémoire dynamique comportant une cellule à 5 transistors. Le fonctionnement de cette cellule est identique à celui de la cellule de la figure 4,sauf que la lecture de la cellule a lieu par sélection du transistor li et qu'il existe deux lignes de sélection de mot, la LIGNE D'éCRITURE DE MOT et LA LIGNE DE LECTURE DE MOT, respectivement pour l'écriture et la lecture, à la place d'une ligne unique de sélection de mot pour les deux. Comme le noeud de lecture est lié au transistor Ei, la reprise de programme n'est pas possible avec cette cellule. Cette cellule est donnée en raison des aménagements géqmétriques pouvant être faits entre la dimension du condensateur et l'utilisation de transistors additionnels.Les trois modes de réalisation de la cellule dynamique permettent la préservation ou conservation de toutes les données d'un groupe de cellules,ainsi que leur rétablissement ou leur effacement dans un cycle unique de la mémoire, en raison du fonctionnement en parallèle de toutes les cellules. Sur les figures 4 et 5 le condensateur Ci et le transistor d'isolement Qi, pris ensemble,peuvent être considérés comme L'élément de mise en mémoire de la cellule. Le transistor de remise à l'état initial Ri de ces circuits établit un trajet de courant dérivé autour du transistor d'isolement à partir du noeud EAROM vers le condensateur uniquement quand le transistor de remise à l'état initial Ri est validé. La figure 6 représente une autre mémoire selon l'invention. Dans ce cas,une cellule de mémoire dynamique à trois transistors courante ayant des lignes séparées de LECTURE de BIT et d'ECRITURE de BIT pour la lecture et l'écriture, est couplée à un transistor FAMOS pour former une mémoire RAM rémanente. Quand une donnée doit être mise en mémoire dans le dispositif FAMOS Ei, une tension négative élevée est appliquée au bus "conservation de donnée. Si un 1 est stocké dans le condensateur Ci, le transistor Qi, est conducteur validant Ei pour l'écriture. Un O stocké dans Ci rend non conducteur Qi de sorte que le noeud A est flottant en empêchant ainsi l'écriture.Quand la donnée conservée dans Ei doit être rétablie, un O logique est d'abord écrit sur chaque condensateur de mise en mémoire Ci(éta:t normal à la mise sous tension),ce qui rend non conducteur Ti (1 logique). Le bus de conservation des données étant à la masse, le noeud A est tenu à la masse si Ei est conducteur. Ensuite,le passage à la conduction des dispositifs T3 et T2 par les lignes de sélection de lecture et d'écriture rétablit un 1 sur Ci en utilisant les circuits de détection de la mémoire et d'écriture exactement comme pour une opération de régénération. Si Ei est non conducteur, le O logique sur le condensateur Ci n'est pas modifié. Ainsi, le cycle de rétablissement est très semblable au cycle de régénération dans une mémoire dynamique. En plus du fonctionnement rémanent, la cellule de la figure 5 peut être utilisée pour faire passer le contenu de la mémoire RAM dans le dispositif FAMOS à n'importe quel moment pendant l'u- tilisation normale et cela assure la mise en mémoire rémanente d'un point de reprise de programme, si désiré. Les cellules suivant les différents modes de réalisation comportent un bus dleffacement connecté à toutes les cellules. Après le transfert des données des dispositifs rémanents aux condensateurs, à la suite d'une interruption de courant, les dispositifs rémanents doivent être effacés en préparation pour l'interruption suivante. A ce point, la cellule est prête pour se comporter comme un dispositif RAM standard. L'avantage d'une longue durée de vie des mémoires selon l'invention dérive du fait que le dispositif ou les dispositifs rémanents ne sont pas changés après écriture dans la mémoire, non plus qu'aux nombreux points de redémarrage, mais seulement dans le cas d'une interruption de courant ou d'un défaut de régénération. D'une façon générale, cela réduit la fréquence des cycles des dispositifs rémanents de plusieurs ordres de grandeur e-t augmente la durée de vie dans les systèmes à grande vitesse à partir de quelques minutes des mémoires rémanentes en semiconducteur à des dizaines d'années pour les mémoires selon l'invention. Comme l'écriture a lieu seulement dans les dispositifs rémanents dans le cas d'un manque de courant, l'écriture peut être relativement lente avec largement le temps pour le stockage d'une quantité importante de charge, et comme chaque dispositif rémanent est lu une seule fois avant la réécriture, la lecture peut aussi être relativement inefficace et relativement destructive. La tolérance pour le seuil d'avalanche peut être relativement large. Pour cette raison, les caractéristiques du dispositif rémanent peuvent être bien plus larges que suivant la technique antérieure avec laquelle ces dispositifs sont incorporés directement dans les mémoires RAM. Cela augmente considérablement le rendement du dispositif et réduit son prix. Les avantages dine vitesse élevée résultent du fait que les dispositifs rémanents ne sont modifiés que rarement. la mémoire fonctionne à des niveaux de vitesse et de puissance caractéristiques des cellules non réaanentes. Par suite,la partie non rémanente de la mémoire opère indépendamment de la partie rémanente jusqu la détection d'un manque de courant. Cela permet la lecture et l'écriture à grande vitesse sans que cela influe sur la fatigue de la mémoire. L'écriture et l'effacement pour la partie rémanente ont lieu seulement une fois à chaque interruption du courant. La possibilité de mise en mémoire de points de reprise de programme peut aussi être efficacement utilisée pour obtenir une tolérance pour les dérangeients en cas de défaillances transitoires. Les cellules de mémoire décrites ci-dessus ont été considérées conne étant des dispositifs MOS et FAMOS à canaux-P, mais cependant n'importe quelles mémoires rémanentes et non réma nentes en semi-conducteur pouvant être compatibles sur une meme pastille peuvent être utilisées. Bien entendu , la description qui précède n'est pas limitative, et l'invention peut être mise en oeuvre suivant d'autres variantes sans que l'on sorte de son cadre. -REVENDICATIONS - 1. Mémoire à accès sélectif comportant un groupe de cellules de mémoire disposées en rangées (lignes de mots) et en colonnes (lignes de bits),caractérisée en ce que chaque cellule comporte un circuit de stockage non-rémanent couplé aux lignes des rangées et des colonnes associées et un transistor mémoire rémanent à lecture seulement dont ltétat peut être modifié électriquement (EAROM) couplé au circuit de stockage non rémanent, et en ce que la mémoire comporte un circuit de "conservation des données pour détecter une panne de courant et pour stocker dans ces transistors (EAROM) les états des circuits de stockage non rémanents du fait de cette détection,et et un circuit de remise à l'état initial pour position- ner les circuits de stockage non rémanents à partir de ces transistors (EAROM) au rétablissement du courant. 2. Mémoire selon la revendication l,caractérisée en ce que chaque translstor (EAROM) est un transistor semiconducteur-oxydemétal du type avalanche à électrode de commande flottante (FAMOS). 3. Mémoire selon l'une des revendications 1 et 2, caractérisée en ce que chaque circuit de stockage non rémanent est un circuit de mémoire statique. 4. Mémoire selon la revendication 3, caractérisée en ce que chaque circuit de mémoire statique comporte une paire de transistors à couplage croisé et une paire de transistors mémoire rOm- nents à lecture seulement dont l'état peut être modifié électriquement (EARoM) ,chacun étant couplé à ltun des transistors à couplage croisé. 5. Mémoire selon lune des revendications 1 et 2caractérisé en ce que le circuit de stockage non rémanent est un circuit de mémoire dynamique comportant un condensateur de stockage. 6. Mémoire selon la revendication 5, caractérisée en ce que le circuit de W conservation des données W répond aussi à la défaillance du circuit de régénération. 7. Mémoire selon lune des revendications 5 et 6, caractérisée en ce que dans chaque cellule le condensateur de stockage est couplé au transistor mémoire rémanent EAROM par un premier tran sistor qui est validé par le circuit de "conservation des données" et le transistor mémoire rémanent EAROM est couplé au condensateur de stockage par un second transistor validé par le circuit de remise à l'état initial,et et en ce que le circuit de Wconservation des données" peut aussi être excité pendant le fonctionnement normal de la mémoire pour stocker les états des circuits de stockage non rémanents dans les transistors mémoire rémanents EAROM, et le circuit de remise à l'état initial peut être excité pendant le fonctionnement normal pour faire passer le contenu de la mémoire à l'état pour lequel le circuit de "conservation des données" a été excité.