Brevet FR2314618A1 — publié le 19770107

'ta présente invention concerne un procédé de codage différentiel par impulsions codées du type DPCM à inteTalles variables etun système de transmission de données utilisant un tel procédé. L'invention a pour but d'obtenir un taux élevé de compression permettant, à qualité égale, d'accrote la rapidité de la transmission de données ou, à rapidité similaire, d'accroître la qualité de la transmission. l'invention s'applique avantageusement à la transmission images demi-teintes telles notamment des images de télévision. la modulation différentiel-le par impulsions codées dite usuel lement DPCM ('tDifferentiaL Pulse Code Modulation" selon la termino- logie anglo-saxonne) a déjà été utilisée en ce sens. En modulation DPCM la différence d'amplitude entre l'échantillon actuel et celui qui le précède est codée. Afin de réduire le nombre de bits de la transmission, il peut être procédé de manière connue à une quantification d'amplitude non linéaire, fine pour les petites différences et plus grossière pour les différences plus élevées.Ceci correspond dans le cas de transmission d'images à une caractéristique de l'oeil lequel est très sensible à de petits changements de niveau et l'est beaucoup moins a' de grands changements, exigeant de ce fait une précision moindre pour des variations importantes de niveau que pour les petites variations qui sont à reproduire fidèlement.Par ce procédé 3 ou 4 bits s'avèrent suffisants pour coder chaque point d'une image et un taux de compression de 2 environ est obtenu par rapport au procédé classique utilisant une quantification uniforme et pour lequel, à qualité égale, 6 à 8 bits sont nécessaires pour effectuer le codage. le taux de compression est encore amélioré en utilisant un codage à longueur variable, court pour les petites différences qui sont les plus fréquentes et plus long pour les grandes différences qui apparaissent plus rarement. D'autres techniques connues sont basées sur la prédiction de la valeur du prochain échantillon à partir des valeurs présentées par un ou plusieurs échantillons précédents. Si la valeur prédite est égale à la valeur réelle de 11 échantillon considéré ou qu'elle ne s'en écarte que d'une valeur inférieure ou au plus égale à une valeur d'écart maximal prédéterminée en plus ou en moins, il n'y a pas de transmission pour cet échantillon et ce, aussi longtemps que les valeurs prédites successives vérifient respectiv-ement cette condition. Dès qu'une valeur prédite présente un écart supérieur à la valeur maximale d'écart, l'échantillon est dit non redondant, sa valeur est alors prise en considération et est transmise accompagnée de l'infor -mation d'intervalle de temps le séparant de l'échantillon non redondant précédent. L'étendue de cette plage temporelle est fonction du nombre d'échantillons redondants intermédiaires. Be prédicteur d'ordre zéro est en général utilisé, étant le plus facile à réaliser et présentant de bonnes performances. Suivant une caractéristique du procédé selon l'invention, les données numériques d'écart en amplitude entre échantillons successifs résultant d'un codage DPOM à intervalle régulier d'un signal analogique à transmettre, sont transcodées selon un codage à longueur variable, le code le plus court étant réservé pour l'écart de valeur minimale et les codes de plus en plus long pour ceux de valeur de plus en plus importante, ledit transcodeur étant réservé aux données correspondant à un état non redondant c'est-à-dire à un échantillon d'amplitude différente du précédent, les données correspondant à un état redondant n'étant prises en compte que Si cet état s'est trouvé répété un nombre m, prédéterminé au moins égal à deux, de fois de suite. Chaque donnée transcodée comportant d'une part, l'information d'écart vis-à-vis de la donnée transcodée précédente et d'autre part, l'infor- mation d'intervalle de temps la séparant de cette dernière, ladite information d'écart comportant un code de longueur variable pour des écarts de valeur 1 à N et un code de longueur fixe pour des écarts supérieurs à Nt ladite information d'intervalle comportant de même un code de longueur variable pour des intervalles de valeur 1 à M et un code de longueur fixe pour des intervalles supérieurs à M, lesdits codes et lesdites valeurs N et M étant prédéterminées. les particularités et avantages de l'invention apparaîtront dans la description qui suit donnée à titre d'exemple non limitatif à l'aide des figures annexées où les mêmes éléments sont référencés de même et qui représentent - la figure 1, une illustration relative à l'échantillonnage par découpe d'un signal en vue d'un codage DPCM - la figure 2, un bloc diagramme -général d'un système de transmission de données conforme à l'invention - la figure 3, un diagramme des circuits de transcodage utilisés dans la partie émission du système selon la figure 2 - les figures 4 à 12, des schémas relatifs à un exemple de réalisation du système et des formes d'ondes de fonctionnement s'y-rapportart. Sur la figure 1 est représenté un signal analogique S(t) dont l'amplitude V varie en fonction du temps t. En général le signal S -varie dans une plage d'étendue VM connue, un t-el signal peut être par exemple le signal vidéo image d'une caméra de télévision.Selon la technique de codage DPCM à intervalle régulier un échantillonnage est opéré à la cadence d'un signal d'horloge Ho de période 0 pour prélever des échantillons successifs Vi, Vi +1 ... aux instants de découpe ti, ti + 1, ... les amplitudes sont généralement quantifiées en divisant la plage d'étendue VM prévue en p niveaux distincts espacés de VM = dV de l'un au suivant pour produire une conversion numérique à t p r bits avec p = 2r des différentes amplitudes comprises entre O et V{ ; sur l'exemple figuré p est supposé égal à 64. le procédé utilise l'analyse de l'état présenté par un échantillon relativement à celui qui le précède ; il est entendu par état celui d'amplitude, les échantillons étant dits redondants lorsqu'ils présen tent la même amplitude et non redondants dans le cas contraire. l'échantillon analysé n'est pris en compte au cours d'une première comparaison entre deux échantillons successifs, que s'il s'agit d'un échantillon non redondant avec celui qui le précède et elle se poursuit dans le cas de redondance au stade d'une deuxième comparaison avec l'échantillon d'ordre suivant et ainsi de suite le cas échéant. On s'impose pour les besoins d'une mise en pratique du procédé de limiter le nombre des comparaisons successives éventuelles à une valeur m pré déterminée au moins égale à deux et choisie de préférence supérieure à cette valeur minimale. le procédé permet ainsi de ne pas prendre en compte les éclian- tillons redondants dans une plage temporelle d'étendue maximale limitée à celle de m échantillons successifs soit m périodes d'horloge To de synchronisation du découpage DOUM. Un échantillon Vi transmis impose donc que Vi était soit, non redondant c'est-à-dire d'amplitude différente de celle de l'échantillon Vi - 1 précédent soit, redondant c'est-à-dire de même amplitude que Vi - 1 si cette condition s'est trouvée répétée m fois de suite de Vi - m à Vi. La description qui suit se rapporte de manière non limitative à une application envisagée pour un signal image de télévision quantifié à 64 niveaux, étant entendu qu'il s'agit d'images demi-teinte c'est-àdire qui peuvent présenter entre le blanc et le noir les différentes nuances de gris intermédiaire afin de produire les différents niveaux d'amplitude de O à 64 ; des images constituées exclusivement de zones blanches et noires tel qu'un affichage de caractères ne produirait que des niveaux extrêmes et présenterait un intérêt limité pour l'application du procédé. A partir des données numériques DPCM correspondant aux écarts Di = Vi - Vi-i entre échantillons successifs il est produit un transcodage suivant lequel une donnée transcodée comporte séparément l'information d'écart par rapport à la donnée transcodée précédente prise en compte et celle d'intervalle de temps la séparant de cette dernière c'est-à-dire le nombre de périodes TO entre les deux échantillons correspondant pris en compte. Il est produit deux codages distincts, l'un pour l'écart ou différence d'amplitude Di et l'autre pour l'intervalle de séparation qui comme il a été dit est égal à une fois TO dans le cas d'un état non redondant et compris entre deux à m fois TO dans les cas d'un à m-l états redondants intermédiaires. Pour chacun de ces codages il est utilisé un code à longueur variable tant que le paramètre d'écart ou d'intervalle correspondant évolue dans une plage limitée prédéterminée correspondant à des valeurs faibles puis, pour les valeurs plus importantes hors de cette plage, le codage est effectué à longueur fixe. Le nombre de bits du code de longueur fixe est choisi de préférence égal à celui du code le plus long du codage à longueur variable du paramètre en question. En outre, le codage à longueur fixe est effectué de préférence selon un codage binaire conventionnel ce qui revient dans ce cas à reprendre telles les données numériques binaires produites par le codage DPC Dans ces conditions, la longueur maximale du codage d'écart est donnée par la valeur maximale possible du paramètre Di , pour l'exemple considéré à la figure I cette valeur étant 64, le nombre de bits nécessaires est égal à-six compte tenu que l'état "zéro" est considéré pour une variation Di inférieure à un niveau DV de quantification. il y a lieu en outre de compter en sus un bit de signe pour fournir l'information du signe de la différence.En ce qui concerne l'information d'intervalle, la valeur maximale est définie par le paramètre m choisi ; dans un exemple décrit ultérieurement le paramètre m a été considéré égal à 16 c'est-à-dire que le seizième état survenant après une série de quint états redondants successifs est pris en compte pour la transmission. Avec la convention que-l'inter- valle un correspond à une période To séparant deux données successives prises en compte, l'intervalle maximal exige un mot de quatre bits en écriture binaire. le codage a longueur variable est effectué de préférence selon des codes de longueur variant entre au moins un bit et un nombre maximal de bit correspondant à celui du codage à longueur lixe soit, dans les càs envisagés, de un à six blts pour l'information d'écart et de un à quatre bits pour l'information d'intervalle. Suivant ce codage à longueur variable, le nombre de bits des codes est représentatif de la valeur du paramètre, un code de trois bits par exemple correspondra a une valeur + 3 d'écart ou à un décompte de deux états redondants intermédiaires non pris en compte, soit trois périodes de séparation entre les données transmises. Pour chacune des informations d'écart et d'intervalle, un bit de mode est produit pour identifier le type de codage variable ou fixe. les tableaux ci-après sont donnés à titre d'exemple de codage Valeur Mot d'écart codé d'écart Mode Signe X Codage valeur absolue d'écart +1 1 0 1 -1 1 1 1 +2 1 O 0 i -2 1 1 O 1 +3 1 0 0 0 1 -3 1 1 0 0 1 +4 1 0 0 0 0 1 -4 1 1 0 0 0 1 +5 1 0 0 0 0 0 1 -5 1 1 0 0 0 0 1 +6 1 } O O O O O 0 i -6 1 1 0 0 0 0 0 1 +7 0 0 0 0 0 1 1 1 -7 0 O 1 O O 0 i 1 1 +8 0 0 0 0 1 0 0 0 -8 0 1 0 0 1 0 0 0 + 63 O 1 o 1 i 1 i 1 1 - 63 0 0 1 1 1 1 1 1 1 0 1 0 0 0 0 0 0 0 Valeur Etats d'intervalle redondants Mot d'intervalle codé inter (périodes TO) Mode Codage intervalle médiaires 1 0 1 1 2 1 1 0 1 3 2 t 0 0 1 4 3 1 0 0 0 1 5 4 O 0 1 0 0 ....................................................... 15 14 0 1 1 1 0 16 15 0 1 1 1 1 Pour la valeur "zéro" d'écart, le bit de mode choisi est "un" en accord avec l'exemple de réalisation décrit ultérieurement co-,-npte tenu que le transcodage à longueur variable ne modifie pas cette valeur ; il va de soit que le bit de mode zéro peut tout aussi bien être choisi en aménageant les circuits en conséquence. la figure 2 représente un schéma simplifié d'un système de transmission de données comportant des moyens de codage selon l'invention. Dans le cadre d'une application à la transmission d'images plus particulièrement envisagée, il est considéré comme moyens générateurs du signal S(t) à transmettre une caméra de télévision en i. le signal est appliqué à l'émetteur qui comporte en 2 des moyens de codage D;;Cm conventionnels c'est-à-dire à quantification uniforme et à intervalles réguliers. te signal y est découpé à la cadence d'une horloge de synchronisation Ho pour obtenir les échantillons successifs Vi, Vi + 1, ... puis une comparaison d'amplitude et une conversion analogiquenumérique permettent de produire les données successives des diffé- rences Di = Vi+1 - Vi sous forme numérique comportant la valeur absolue quantifiée DN et le signe DS. le signal codé DPC est transcodé dans l'ensemble 7 comportant une voie 4 de transcodage de la valeur d'écart et une voie 5 de transcodage de la valeur d'intervalle. Ces deux voies fournissent respectivement les bits des mots transcodés à une mémoire tampon 6, ces bits comprenant pour la valeur d'écart, un bit de mode DM, le bit de signe DS et les bits DC de la valeur d'écart codée dont le nombre varie de un à six bits dans l'exemple envisagé et pour la valeur d'intervalle, un bit de mode IM et les bits IC de la valeur d'intervalle transcodée dont le nombre varie de un à quatre bits. le passage parallèle-série des mots inscrits dans la mémoire 6 est produit par un circuit de sortie série 7 précédant des circuits d'émission 8 délivrant une onde haute fréquence modulée à un aérien 9 pour effectuer une transmission à distance. Le bloc 10 figure les moyens de synchronisation de l'émetteur E. le récepteur R comporte de manière inverse un aérien il, des circuits de réception 12 dans lesquels l'ondes reçue est démodulée et des moyens de décodage groupant des circuits d'entrée 13 effectuant le passage série-parallèle des données transmises, une mémoire tampon 1 4 et un circuit de décodage 15. 'te signal quantifié issu du circuit 15 est transmis à un circuit convertisseur numérique- analogique 16 qui restitue le signal analogique s(t) lequel peut alors être transmis à son tour à des circuits d'exploitation, tel un moniteur de télévision 17.Le bloc 18 figure les moyens de synchroni- sation du récepteur comportant notamment un circuit de restitution du signal de synchronisation de bits utilisé pour la transmission et produit de manière connue à partir du signal démodulé. Ce signal d'horloge de bits restitué est utilisé pour cadencer les circuits d'entrée 13. l'ensemble du transcodage 3 de l'émetteur produit le transcodage selon le procédé décrit précédemment, et les circuits de sortie effec- tuent le passage parallele-serie des données transcodées à la cadence régulière d'un signal horloge de bits HB. La figure 3 représente sous forme d'un diagramme fonctionnel l'ensemble de transcodage 3 de la figure 2. Les circuits de transcodage d'écart 4 comportent un circuit de codage à longueur variable 20 qui produit le codage désiré pour les faibles valeurs d'écart spécifiées précédemment. La-donnée codée DC est recueillie en sortie du circuit 20 pour ces valeurs d'écart et est constituée par la donnée DII dans les autres cas ; la sélection est produite par un circuit de multiplexage 21 commandé par le signal de mode DM. Ce dernier est produit au moyen d'un circuit comparateur 22 qui délivre une sortie "un" ou "zéro" selon que la valeur DN d'écart est inférieure ou supérieure à six soit 000110 en écriture binaire. les circuits de transcodage d'intervalle 5 comportent un circuit d'identification d'état redondant ou non constitué par un circuit comparateur 23 à zéro de la valeur DN ; la sortie S1 de ce circuit est "zéro" ou "un" selon que la valeur DN est supérieure ou égale à "zéro" Un circuit compteur 24 alimenté par cette sortie délivre une valeur numérique binaire IN correspondant au nombre d'états redondants décomptés. les moyens utilisés pour produire les données IC et IM comportent comme précédemment un circuit de codage à longueur variable 25, un circuit de multiplexage 26 et un circuit comparateur 27, ce dernier délivrant le bit de mode IM de valeur "un" lorsque lU est inférieur à quatre soit 0100 en écriture binaire. En présence d'un état non redondant la sortie du comparateur 23 commande via un circuit inverseur 28 la remise à zéro du compteur 24.Dans le cas d'une série de quinze états redondants successifs, un circuit décompteur à m 29 commande la remise à zéro du compteur 24 pour permettre la prise en charge du seizième état. les signaux de sortie des circuits compara- teur 23 et décompter 29 sont utilisés pour valider la transmission en élaborant par un circuit 70 un signal d'écriture SE qui commande l'entrée en mémoire 6 des données DM, DS, DC, lM et IC dans les cas de non redondance et dans le cas de redondance répétée m-1 fois de suite. les circuits de codage 20 et 25 peuvent consister en des mémoires mortes programmées pour effectuer les conversions désirées ou être réalisées avec des circuits logiques simples. les figures 4 et suivantes ont trait à un exemple de réalisation d'un système selon les figures 1 et 2 en considérant un transcodage de données DPCM codées à 6 bits-selon-le codage à longueur variable envisagé. il va de soi que la réalisation est intimement liée au tableau de codage prévu et qu'un tableau différent nécessiterait un agencement différent de circuits et qu'en conséquence la forme de réalisation présentée ne doit pas être considérée comme limitative pour l'invention. La figure 4 se rapporte principalement aux circuits 2 et 4 de la figure 1 et la figure 5 des formes d'ondes et relevés de leur fonctionnement. le signal S(t) à traiter est transmis à un circuit d'échan- tillonnage 2a cadencé par un signal d'horloge Ho de période To (figure 5a) provenant du générateur de synchronisation 10. les différents autres signaux de synchronisation issus du générateur et références H1 à H6 sont produits à partir du signal Ho retardé successivement de manière croissante, le retard le plus élevé étant celui affecté au signal H6 et étant considéré inférieur à une période To. les échantillons prélevés sont quantifiés selon un code à 6 bits identifia les niveaux d'amplitude O à 64 dans un circuit convertisseur analogique- numérique 2b à sorties parallèles. L'ensemble 2a-2b permet ainsi de produire un codage PCM du signal S(t) en délivrant les valeurs quanti- fies Vi, V+1, ... successives des échantillons (figure 5c). me circuit convertisseur 2a est synchronisé par le signal Hi (figure 5b). 'te signal différence DII = /Vi - Vi-i/ est élaboré à l'aide de deux circuits registres à 6 étages 31 et 32 dont le contenu est transmis à un circuit de soustraction 33 ; la sortie DN s'effectue en parallèle. Un premier circuit sélecteur 34 permet de transférer les valeurs quan-- tifiées Vi successives alternativement sur les registres 31 et 32. Il reçoit à cet effet un signal de commande H2 (figure 5d) produit à partir du signal d'horloge décalé avec un retard suffisant pour tenir compte du délai nécessaire à la conversion analogique numérique en 2b (figure 5c). Ainsi l'un des registres, 32 par exemple, reçoit les valeurs d'échantillons Vi, Vi+2, Vi+4 ... (figure 5e) et le second 31 les valeurs Vi+I, Vi+3, Vi+5... (figure 5f). Un deuxième circuit sélecteur 35 cadencé par le signal H2 permet de commander alternativement par le signal H3 (figure 5g) le transfert des registres vers le circuit de soustraction 33 ainsi que vers un circuit comparateur 36. Ce dernier est utilisé notamment pour produire l'information de signe DS de la différence ou ecart. Il comporte une première sortie S2 qui délivre l'information "un" lorsque le contenu du registre 31 est supé- rieur à celui du registre 32 et "zéro" dans le cas inverse. Une deuxième sortie délivre l'information d'état S1 égale à "un" dans le cas d'égalité des contenus clest-à-dire dans le cas de redondance et égale à "zéro" lorsque les contenus des registres sont inégaux c'està-dire les cas de non redondance.Compte tenu que la comparaison en 36 s'effectue avec une inversion de signe une fois sur deux (figure 5h), un circuit inverseur 37 et un circuit de multiplexage 38 sont utilisés pour produire le bit de signe DS à partir de la sortie S2 du comparateur. Be circuit 38 est cadencé par le signal H4 (figure 5i). le signal de mode DM est produit par le circuit comparateur 22 qui compare la valeur DN à la valeur numérique binaire 110 laquelle peut être fournie par un circuit chablé non figuré par souci de simplification. Un circuit de multiplexage 40 est interposé sur la sortie du comparateur et commandé à partir d'un circuit 41. le rôle de l'ensemble 40-41 sera décrit ultérieurement à a l'aide de la figure 4 qui repré- sente également en détail les circuits indiqués en 49 et 50 et qui correspondent avec le circuit 28 au circuit de transcodage d'inter- valle 5 de la figure 3. Le circuit 50 comporte le circuit compteur 24 à quatre sorties qui peut effectuer un comptage jusqu'à la valeur binaire liii prévue. le signal de synchronisation 115 (figure 5j) cadence le comptage et les remises à zéro au moyen des circuits ET 42 et 43. Un circuit QU 44 est utilisé pour transmettre la sortie du circuit décompteur 29 ou celle du circuit inverseur 28 à une deuxième entrée du circuit ET 44. le circuit comparateur 27 compare la valeur IN à la valeur 0100 produite par un circuit cablé non figuré. L'ensemble 49 est composé de circuits logiques simples groupant trois circuits ET 51, 52, 53 à deux entrées et un circuit OU 54 à trois entrées. le signal d'écriture SE est produit par une impulsion de synchronisation 116 (figure 5k) soit en présence du signal "un" en sortie du circuit 28 ctest-à-dire dans le cas d'un état non redondant, soit en présence du signal "un" en sortie du circuit 29 c'est-à-dire après décompte de m-1 états redondants, soit finalement en présence d'une impulsion "un" SC produite par le circuit 41. les circuits 41 et 40 sont prévus par mesure de sécurité pour se prémunir contre un risque éventuel d'un état vide de la mémoire tampon 6 et pour préserver la continuité à cadence régulière de la transmission. le circuit 41 comporte un circuit compteur-décompteur 55 qui reçoit le signal d'écriture SE d'une part et d'autre part,le signal SL de lecture de la mémoire élaboré par les circuits de sortie en aval ; ainsi le contenu du circuit 55 reflète le nombre de mots stockés en mémoire. Ce contenu est comparé à une valeur prédéterminée correspondant à une charge minimale envisagée dans la mémoire 6.La comparaison s'effectue dans un circuit comparateur 56, un circuit cabalé non figure" produisant la valeur de comparaison précitée. la sortie du comparateur 56 devient égale à "un" lorsque le contenu du compteur est inférieur ou égal à la valeur de comparaison et elle est appliquée à un circuit monostable 57 qui délivre le signal SC. Pendant la durée de l'impulsion le système produit un codage à longueur fixe sous forme de mots de treize bits englobant les informations écart DM, DS, DC et intervalle IM, IC pour chaque échantillon.Cette durée peut être prédéteminée en sorte d'assurer mie charge partielle déterminée de la mémoire 6 avant de revenir au fonctiomlement normal selon le procédé décrit. le codage à longueur fixe est produit par application du signal SC au circuit de multiplexage 40 qui délivre alors la valeur "zéro" pour le bit de mode DM ; la valeur zéro est symbolisée par le potentiel masse de référence. les figures 7 et 8 représentent respectivement un mode de réalisation envisageable pour les circuits de transcodage 20 et 25 au moyen de circuits logiques simples. En se rapportant par exemple à la figure 7, les bits successifs de l'information DII parvenant au circuit 20 sont indiqués BO à 35, ils correspondent respectivement aux valeurs 1, 2, 4, 8, 16 et 32 de mesure d'écart, ainsi pour un écart de valeur 6 soit 000110 les bits 32 et 31 ont la valeur "un" et les autres bits la valeur "zéro". les entrées 30 à 35 sont inversées dans les circuits inverseurs 61 à 66 puis connectées comme indiqué aux circuits ET 68 à 73 comportant plusieurs entrées ; les entrées BO à 32 et les sorties des circuits BT précités sont connectés comme figuré à des circuits CET à deux entrées 74 à 82. les sorties BC1 à 3C6 correspondent à la donnée DC étant entendu que le bit BC1 correspond au code de longueur mi bit, l'ensemble BC1 et BC2 à un codage de longueur deux bits et ainsi de suite. le fonctionnement de ces circuits simples est apparent sur le schéma. A titre d'exemple, pour un écart de valeur + 6 la donnée DN est 000110 et seul le groupement de circuits 73, 81 et 82 produit la valeur i pour le bit BC5 d'où la donnée DC 000010 correspondant au tableau de codage d'écart. le circuit de transcodage d'intervalle 25 à la figure 8 est conçu de façon similaire à l'aide des circuits 86 à 98 pour transcoder l'information numérique d'intervalle IN fournie par le circuit compteur 24 (figure 6) et produire l'information IC correspondant au tableau de codage d'intervalle. les circuits BT comportant trois entrées ou plus peuvent être réalisés dans la pratique sous forme de circuit NON-ET suivi d'inverseurs. les figures 9 et 10 se rapportent aux circuits de sortie série 7 de la figure 1. On considère que chaque mot de longueur treize bits extrait de la mémoire est traité pO-.17' produire les différentes données selon l'ordre DM, DS, DC, IM et IC. la transmiss- o-n est cadencée par un signal horloge de bit KB produit par le circuit de synchronisation et dont la période est plus faible que celle TO du découpage DpCM et prédéterminée en fonction du taux de compression résultant du procédé mis en oeuvre. les huit sorties de la mémoire 6 correspondant à l'information écart sont transférés alternativement d'un mot au suivant sur les registres à décalage 100 et 101 à huit étages. De noms, dans une seconde voie les cinq sorties de la mémoire correspondant à l'information d'intervalle sont transférés alternativement d'un mot au suivant sur les registres à décalage 102 et 103 à cinq étages.Un premier mot considéré est transféré par exemple via les sélecteurs 104 et 105 sur les registres 100 et 102 et le mot suivant sur les registres 101 et 103 après commande des sélecteurs etcommande lecture SL de la mémoire et ainsi de suite Un circuit de démultiplexage ou circuit sélecteur 106 permet de transmettre successivement le signal d'horloge HB au registre 100 puis au registre 102 pour la transmission du mot en cours puis dans l'ordre aux registres 101 et 103 pour la transmission du mot suivant et ainsi de suite.Un circuit de multiplexage 107 permet inversement la prise en considéra- tion successive des sorties respectives des registres dans le même ordre 100, 102, 101 et 103 et ainsi de suite. les circuits 106 et 107 sont commandés à partir du circuit 110 représenté en détail sur la figure 1O.la sortie du circuit de multiplexage 107 constitue le signal S3 destiné à la modulation. le signal SI est appliqué à un circuit de retard 108 pour commander via un circuit sélecteur 109 le transfert des données respectivement dans les registres correspondants 100 puis 102, 101 et 103 ; le circuit 109 est commandé simultanément avec les circuits sélecteurs 104 et 105 par un signal S4 provenant de l'ensemble 110 décrit maintenant à l'aide de la figure 10. les circuits 110 à 113 effectuent la mise en mémoire de la valeur du bit de mode DM puis IM. la sortie S5 d'un premier circuit 111 est normalement à la valeur "zéro" et passe à "un" après basculement par le signal S3. Celvi-ci est transmis à travers le circuit ET 114 qui reçoit également le signal S5. Ainsi une seule impulsion d'horloge est transmise par la sortie S6 du circuit 114 au circuit ET 113 qui reçoit par ailleurs le signal S3. Pour la valeur "un" du bit DM le deuxième circuit basculeur 112 est ainsi commandé par la sortie du circuit 113 et charge d'état.La sortie S7 correspondante reproduit la valeur du bit do mode DM et garde cet éta-t jusqu'à la remise a zéro des circuits 111 et 112. Cette remise à zéro s'effectue à la fin de la donnée DC du mot en cours et le cycle est répété pour la partie 1H, IC suivante du mot. les autres circuits représentés comportent vrl circuit compteur 115 cadencé par le signal d'horloge HB et permettant un comptage de huit périodes d'horloge.Au début d'un mot la sortie S8 du compteur est à la valeur "un" et le circuit ET 116 laisse passer le signal de synchronisation BE. Dans le cas d'un codage à longueur variable le compteur est mis à l'état final huit par un signal S9 produit dès apparition du bit de valeur "un" de la donnée DO du mot en cours. Ce bit "un" provient du circuit ET 117 qui reçoit les signaux S3 et S7 et est transmis par les circuits sélecteur 118 et ET 119. le circuit comparateur 120 et le circuit ET 119 permettent d'inhiber la commande S9 dans le cas où le bit de signe DS a pour valeur "un". Le contenu du compteur 115 est comparé en 120 à la valeur deux et sa sortie S10 devient égale à "un" au-delà du comptage deux par le comptour 115. Dans le cas d'un codage à longueur fixe, la sortie du circuit ET 117 est égale à zéro et le comptage s'effectue jusqu'à la fin de la donnée DC correspondante. Dans l'un ou 11 autre cas, en fin de comptage la sortie S8 passe de "un" à "zéro".Ce changement d'état produit, l'arrêt de commande du compteur 115 par le circuit ET 116, la commande par le signal HB d'un deuxième circuit compteur 121 au moyen d'un circuit inverseur 122 et d'un circuit ET 123. En outre, le signal S8 après dérivation dans un circuit 124 provoque à l'instant du changement d'état la remise à zéro du compteur 121 et via un circuit OU 125, la remise à zéro des bascules iii et 112, la commande d'un circuit compteur 126 et la commande du circuit sélecteur 118. le circuit compteur 121 joue le meme rôle que le compteur 115 pour la partie intervalle IM et IC et permet donc un comptage maximal de cinq périodes d'horloge HB Dans le cas d'un codage à longueur variable le signal S7 à la valeur "un" du bit de mode IC et la sortie du circuit 117 commande via le sélecteur 118 la mise à l'état final du compteur 121 dès apparition du bit de valeur "un" de la donnée IC. Dans le cas d'un codage long fixe, le comptage s'effectue jusqu'à cinq, le bit de mode IC ayant la valeur "zéro". Dans les deux cas, la sortie S11 du compteur 121 passe de "un" à "zéro', en fin de comptage correspondant. le signal Si i est dérivé dans un circuit derivateur 129 dont la sortie S12 produit, la remise à zéro du compteur 115, la conunande des circuits 126 et 118 et les remises à zéro des bascules 111 et 112 après passage dans le circuit OU 125. le signal S12 est d'autre part-appliqué à un circuit basculeur .127 pour produire le signal S4 de commande des circuits sélecteurs 104, 105 et 109 (figure 9) et à un circuit de retard 128 pour produire le signal de lecture 51 de la mémoire 6. On voit qu'en fin de mot, les circuits sont de nouveau à l'état présenté au début du mot traité et le mot suivant est pris en considération de la même manière. le circuit compteur 126 comporte deux sorties pour produire un signal S12 à quatre états permettant de commander le circuit sélecteur 116 et le circuit de multiplexage 107 (figure 9). les retards introduits par les circuits et notamment par les circuits 108 et 128 sont bien évidemment faibles vis-à-vis de la période d'horloge HB. La figure 11 se rapporte aux circuits de réception 13 à 16 de la figure 2 et la figure 12 à des formes d'ondes de fonctionnement. le signal numérique issu du démodulateur 12 en amont est appliqué à un circuit de démultiplexage ou circuit sélecteur 130 pour effectuer le passage série-parallèle des bits reçus. le circuit sélecteur 130 est commandé par les sorties au nombre de quatre d'un circuit compteur 131 synchronisé par le signal horloge de bit HB considéré restitué à la réception (figure i 2a). la longueur maximale d'un mot transmis étant de 13 bits, 8 pour l'écart et 5 pour l'intervalle, le circuit sélecteur comporte treize sorties adressées respectivement par des états successifs 0000 à 1101 pris par le compteur.Des moyens sont prévus pour effectuer les sauts d'adressage nécessaires lorsque le mot considéré comporte un nombre de bits inférieur à treize, 'est-- dire lorsqu'il a été transcodé avec un codage à longueur variable. les sorties du circuit sélecteur 130 sont connectées à une mémoire 132 pouvant emmagasiner treize mots de un bit. Cette mémoire est adressée à l'écriture également par les sorties du compteur 131.Sa lecture est opérée à la cadence du signal HB retardé (figure 12b) dan un circuit 133 pouvant consister en deux circuits basculeurs moeiostablcs connectés en série. les bits successifs reçus du mot en cours sont ainsi transférés au fur et à mesure dans la mémoire 132 puis de celleci à un circuit de transfert 134 précédant la mémoire tampon 14 et à un circuit de multiplexage 135 qui est commandé par les sorties clu compteur i 31. La sortie du circuit 135 est connectée à deux circuits ET 136 et 137 qui reçoivent par une deuxième entrée le signal HB retardé dans un circuit complémentaire 138 (figure 12c), Sur une troisième entrée du circuit ET 137 est appliqué la première sortie de la mémoire 132 correspondant au bit de mode DM après inversion dans un circuit inverseur 139. Sur une troisième entrée du circuit ET 136 est appliqué la neuvième sortie de la mémoire 132 correspondant au bit de mode IM après inversion dans un circuit inverseur 140. En outre le contenu du compteur 131 est appliqué à un circuit comparateur 141 analogue au circuit 120 de la figure 10 pour produire avec un circuit ET 142 en aval l'inhibition du bit de signe DS lorsque celuici est égal à un. La sortie du circuit 141 est transmis au circuit ET 142 recevant par sa deuxième entrée la sortie du circuit ET 137. li'ensemble 135, 139, 157, 141 et 142 permet de commander le saut d'adresse nécessaire lorsque la donnée DM est égale à un et que la donnée DC est- de longueur inférieure à six bits, la sortie S13 du circuit ET 142 commande une mise à l'état huit du compteur soit l'état binaire 1000 correspondant à l'adressage du-neuvième bit 1H. Ceci est produit par l'apparition du bit de valeur "un" de la donnée DC, la valeur "un" éventuelle du bit DS étant annihilée par les circuits 141 et 142.De même, l'ensemble 135-140 et 136 effectue la remise à zéro du compteur 171 lorsque la donnée IM M est égale à "un" et que la donnée IC est inférieure à quatre bits, dès apparition du bit "un" de la doublée IC. Dans le cas d'un codage de longueur fixe de la donnée IC, le compteur 131 doit après adressage du dernier bit etre remis à zéro, ceci peut Qtre obtenu au moyen d'un circuit décompteur 143 dont la sortie passe de "zéro" à "un" après décompte de la valeur treize.Un circuit OU 144 permet de regrouper les sorties des circuits 143 et 176 en une sortie unique appliquée au compteur 131. le signal de remise à zéro est utilisé pour commander le circuit de transfert 134 et constituer le signal SEl d'écriture dans la mémoire tampon 14, il permet le transfert en parallèle des bits du mot reçu du circuit 134 à la mémoire 14. les circuits de décodage en aval de la mémoire produisent le signal de lecture 511 de la mémoire 14. La commande de lecture par le signal SL1 s'effectue en synchronisme avec un signal d'ho-rloge de période TO correspondant à celle du signal HO de découpage utilisé à l'émission. le signal de synchronisation est soit produit localement par un circuit de synchronisation 150 soit obtenu par restitution. En outre, la commande Sl;l est produite en tenant compte de l'intervalle de séparation IC entre les données.Soit un mot extrait de la mémoire 14 sur application du signal SL1, la partie écart est transmise a un premier circuit de décodage 151 et la partie intervalle à un deuxième circuit de décodage 152. les circuits 151 et 152 effectuant respecti- vement les opérations inverses des circuits de codage 20 et 25 utilisés à l'émission lorsque le codage est à longueur variable clest-à-dlre pour un bit de mode de valeur 11un". Ils peuvent être aisément réalisés à l'aidre de circuits logiques simples du type décrit précédemment à l'aide des figures 7 et 8 ou au moyen de mémoires mortes.Le circuit de décodage 151 comporte sept sorties l'une correspondant au bit de signe DS et les six autres à l'information DC décodée le cas échéant c'est-à-dire à la valeur DII d'écart. Ces sorties sont appliquées à un circuit mémoire intermédiaire 153 constitué par sept registres à décalage à deux étages. le transfert des informations DS et DN est commandé par le signal SL1, le circuit de décodage 152 délivre de même la donnée numérique IN d'intervalle sur ses quatre sorties. l'information d'intervalle In est transférée par un circuit de transfert 154 à un circuit décompteur 155 dont l'état est comparé à la valeur "zéro" dans un circuit comp'r.- rateur 156. Après décompte de la valeur IN le comparateur 156 délivre un signal "un" en sortie.Ce signal S2 est appliqué à un circuit ET 161 conjolntement avec l'horloge Ho et dès apparition d'une impulsion de synchronisation Ho, , la sortie 511 du circuit 161 déclenche un décalage des registres 153 et commande par lecture de la mémoire 14 le déroulement d'un cycle correspondant pour la donnée suivante. les circuits en aval des registres 153 comportent en série mi circuit sommateur 157, un circuit registre à six étages 158 et le circuit de conversion numérique analogique 16. le circuit sommateur 157 reçoit les informations DE et DS du circuit 153 et les additionne en valeur et en signe à la valeur numérique prélevée en sortie du registre 158 et correspondant à l'amplitude quantifiée du signal S(t) après additions successives des données DIT, 1)5 précédentes. le circuit de conversion 16 reproduit à partir de la valeur numérique le signal analogique S(t) destiné à l'exploitation. Afin de tenir compte des retards dus aux circuits 151, 153 et 157, le circuit de transfert 154 et le circuit registre 158 sont déclenchés par le signal Ho retardé en 159 (figure 12e) et appliqué ensuite à un circuit ET 160 conjointement avec le signal issu du comparateur 156. 'te circuit 159 est analogue au circuit 133 précité. Dans la description faite à l'aide des figures 4 à 12 certains circuits n1 ont pas été détaillés car pouvant être produits selon des techniques connues et ne constituant pas l'objet de l'invention, il s'agit notamment des circuits d'émission 8, de transmission herzienne 9-11, de réception 12 et de synchronisation 10-18. Afin de ne pas surcharger inutilement la description il n'a pas été non plus détaillé la partie relative à la transmission des signaux de synchronisation ligne et trame de l'image qui sont généralement inclus dans le signal vidéo délivré par la caméra 1 (figure 2). Tous ces points sont accessoires et résolvables aisément selon des techniques connues.On remarquera notamment que chaque ligne de l'image comporte mi nombre prédéterminé N de points et , que si TL est la pué iode de ligne la cadence de découpage To est donnée par TL/N ; le nombre N étant collllu, le signal Ho peut donc être aisément restitué à la récep- tion, la restitution de l'horloge de transmission HB étant faite selon un procédé conventionnel. De la description faite, il apparait que le principe de base du procédé consistant à éliminer les états redondants sauf si répétés u fois de suite, peut être appliqué de manière générale à tout signal à transmettre sous réserve de fournir en sortie de transcodage l'infor- mation d'intervalle de séparation en sus de celle d'écart d'amplitude. l'utilisation d'un codage à longueur variable est déterminant en ce qui concerne l'obtention d'un taux intéressant de compression. Une valeur élevée du taux de compression est liée à une détermination précise préalable et à un choix judicieux des codes de différentes longueurs affectés aux paramètres DO et IC. R E V E N D I C A T I O N S 1. Procédé de codage différentiel par impulsions codées, du type à intervalles variables dans lequel les données numériques d'écart on amplitude entre échantillons successifs résultant d'un codage DPCM à intervalle régulier d'un signal analogique à transmettre, sont trans.- codées selon un codage à longueur variable, le code le plus court étant réservé pour l'écart de valeur minimale et les codes de plus en plus long pour ceux de valeur de plus en plus importante, caractérisé en ce que ledit transcodage est réservé aux données (DS, DN) correspondant à un état non redondant c'est-à--dire à un échantillon d'amplitude différente du précédent, les données correspondant à un état redondant n'étant prises en compte que si cet état s'est trouvé répété un nombre m, prédéterminé supérieur à deux, de fois de suite, chaque donnée transcodée comportant dune part l'information d'écart vis-- vis de la donnée transcodée précédente et d'autre part, l'information d'intervalle de temps la séparant de cette dernière, ladite informatian d'écart comportant un code de longueur variable pour des écarts de valeur 1 à N et un code de longueur fixe pour des écarts supérieurs à N, ladite information d'intervalle comportant de même un code de longueur variable pour des intervalles de valeur 1 à M et un code de longueur fixe pour des intervalles supérieurs à M, lesdits codes et valeurs N et M étant prédéterminés. 2. Procédé de codage selon la revendication 1, caractérisé en ce que lesdits codes de longueur variable comportent 1 à N bits respectivement pour des écarts de valeur 1 à N, 1 à M bits respectivement pour des intervalles de valeur 1 à M et que lesdits codes de longueur fixe comportent N bits pour l'information d'écart et M bits pour l'information d'intervalle. 3. Procédé de codage selon l'une quelconque des revendications 1, 2, caractérisé en ce que lesdites informations d'écart et d'intervalle transcodées comportent chacune un bit de mode pour différencier le codage variable et le codage fixe, ladite information d'écart comportant en sus de manière conventionnelle un bit de signe, lesdits codes de longueur fixe représentant la valeur nwnérique binaire des paramètres écart et intervalle correspondants. 4. procédé de codage selon les revendications 2 et 3, caractérisé en ce qu'il comporte les points suivants : - codage DPCM à intervalle régulier du signal S(t) pour produire lesdites données à transcoder comportant pour chactuie d'elles un bit de signe (!)S) et un mot de R bits correspondant à la valeur numérique binaire d'écart (DN) - élaboration du bit de mode d'écart (LÀ) ) par comparaison à g de ladite valeur d'écart (DN) - transcodage à longueur variable de ladite valeur d'écart (DN) - sélection par ledit bit de mode d'écart de la valeur d'écart trans- codée pour des écarts inférleuison égal à R et de ladite valeur d'écart (DN) pour des écarts supérieurs à N ; - élaboration d'un signal d'identification d'état (S1) par comparaison à zéro de ladite valeur d'écart (DN) - comptage limité à m des états redondants successifs à partir dudit signal dtidentification d'état pour produire la valeur numérique binaire d'intervalle (III) - élaboration du bit de mode d'intervalle (IM) par comparaison à M de ladite valeur d'intervalle (IN) - transcodage de longueur variable de ladite valeur d'intervalle (II.), - sélection par ledit bit de mode d'intervalle de la valeur d'inter- valle transcodée pour des intervalles inférieurs ou égal à M et de ladite valeur d'intervalle (IN) pour des intervalles supérieurs à M ;; - élaboration d'un signal de validation (SE) des données à prendre en compte pour la transmission à partir dudit signal d'identification d'état. 5. Système de transmission de données du type comportant à l'émission, des moyens de codage DPCM à intervalle régulier pour produire les données numériques d'écart en amplitude entre échantillons successifs d'un signal à transmettre et des moyens de transcodage d'écart selon un codage à longueur variable desdites données, ledit système procé- dant selon l'une quelconque des revendications 1 à 4 et étant caractérisé en ce que lesdits moyens de transcodage d'écart (4) comportenl- des moyens d 'identification de la valeur d'écart (41-4-4) pour produire un signal de sélection (DM) des modes de codage à longueur variable et fixe à appliquer aux données (DN) et en ce qu'il comporte, des moyens de transcodage d'intervalle (5) avec des moyens de comptage desdits intervalles de séparation (23, 24, 28, 29) pour produire la valeur numérique binaire d'intervalle (IN) et des moyens d'identification de la valeur d'intervalle (27) pour produire un signal de sélection (IN) des modes de codage à longueur variable et fixe à appliquer, des moyens (30) d'élaboration d'un signal de validation (SE) des données prises en compte pour la transmission et des moyens de transmission (6 à 9) bit à bit des données transcodées. 6. Système de transmission de doeiiiees selon la revendication 5 et destiné à la transmission d'images de télévision à partir du signal vidéo produit par mie caméra, caractérisé en ce qu'il comporte en combinaison,à l'émission, un circuit de codagc DPCM (2) à intervalle régulier alimenté par ledit signal vidéo (S(t)) et délivrant successivement lesdites données (DN, DS) à un ensemble de transcodage (DM, DS, DC, IM et IC), un circuit mémoire tampon (6) alimenté par ledit ensemble de transcodage et suivi d'un circuit de sortie série (1) des données transcodées vers un circuit de modulation et d'émission (8--9) et des moyens de synchronisation (1G) des circuits d'émission produisant notamment un signal d'horloge (Ho) pour le découpage DPCM et un signal d'horloge de bits (HB) pour la transmission, et à la réception, un circuit de réception et de démodulation (11-12) des données reçues en série avec un circuit d'entrée parallèle (13) dans une mémoire tampon (14) suivie d'un circuit de décodage (15) et d'un circuit de conversion numérique analogique (16) pour reproduire ledit signal analogique et des moyens de synchronisation (18) des circuits de récep- tien pour restituer lesdits signaux de synchronisation. 7. Système de transmission de données selon l'une quelconque des revendications 4 à 6, caractérisé en ce que les moyens de transcodage et de décodage comportent chacun deux mémoires mortes (20,25 - 151 ,152) programmées pour effectuer la conversion de code correspondante. 8. Système de transmission de données procédant selon l'une quelconque des revendications 1 à 4.