Brevet FR2320005A1 — publié le 19770225

La présente invention concerne le circuit d'une bascule de type D réalisée selon une technologie connue sous le nom de ##logique intégrée à injection11 t) depuis sa première divulgation dans la revue technique "Philips Technical Reviewl', 33, NO 3, pages 76 à 85 - plus particulièrement page 83. Un type conventionnel de bascule D est constitué par trois éléments de mémoire comportant chacun deux portes et deux connexions galvaniques croisées établies respectivement entre la première entrée de l'une des portes et la sortie de l'autre porte. En outre, les trois éléments de mémoire sont raccordés entre eux par une connexion galvanique. La bascule de type D conventionnelle ne convient pour etre utilisée avec une logique du type général que si ltétat de la bascule peut etre inversé indépendamment des impulsions d'horloge. Ceci ntest possible que lorsque le signal d'horloge est au niveau zéro. En plus d'une entrée d'horloge, la bascule de type D conventionnelle comporte encore une entrée de commande et une entrée de remise à ltétat initial qui permettent de faire passer ou repasser la bascule dans un certain état. De plus, lorsqu'elle sert de compteur, la bascule D comporte encore deux sorties et une entrée D, de sorte que, le cas échéant, on peut l'utiliser avec des compteurs en établissant une liaison externe entre une sortie et ltentrée D. L'invention concerne donc une bascule de type D réalisée en logique intégrée à injection conformément au préambule de la revendication principale annexée. Cette logique intégrée à injection (I L) a également été décrite sous le nom de If Merged Transistor Logic" par la Conférence Internationale de 1'IEEE sur les circuits à semi-conducteurs, en 1972 (cf. Digest of Technical Papers, pages 90 à 93) ; elle se caractérise en premier lieu par des zones de collecteur disposées a la surface du semi-conducteur et par des injecteurs prévus en commun pour plusieurs transistors, qui, chacun en tant que partie constituante de la structure latérale d'un transistor, contrôlent la circulation de courant dans les transistors à structure verticale, et servent de source de courant.Dans le schéma du circuit équivalent, 1f injecteur peut etre représenté sous la forme d'un transistor de circuit équivalent dont la base est connectée au potentiel d'émetteur du transistor vertical correspondant, et dont le collecteur est connecté à la base de ce transistor vertical. Dans ce cas, la zone de collecteur du transistor du circuit équivalent est identique à la zone de base du transistor vertical. Pour plus de simplicité, ces transistors de circuit équivalent, correspondant aux injecteurs, n font pas été représentés sur les figures annexées à îa présente spécification. Les avantages offerts par le principe de réalisation de la logique intégrée à injection résident dans le fait qu'il n exige qu une surface relativement faible de matériau semi-conducteur, et qu'il permet une réalisa~ tion facile des circuits numériques à transistors à collecteurs multiples, ainsi que lfemploi de la technique normale de diffusion planaire. Il ne faut ni résistances ni condensateurs, le cablage étant effectué galvaniquement au moyen de fils conducteurs sans résistances ni condensateurs. Dans la description qui va suivre, chaque fois que lton mentionnera une connexion électrique, il s'agira donc toujours d'une connexion galvanique. Un autre avantage de ce principe est encore que les transistors ne nécessitent pas de sources de courant spéciales, étant donné qu'ils sont alimentés par l'intermédiaire des injecteurs. Enfin, puisque les transistors indépendants peuvent eux aussi être réalisés de manière économique quant à la surface de matériau semi-conducteur utilisée, en prévoyant des zones isolantes assurant une séparation électrique, il est intéressant pour lthomme de l'art de pouvoir développer des circuits susceptibles d'être réalisés en logique intégrée à injection, plus particulièrementdes circuits dont les émetteurs sont reliés à un potentiel commun. L'objet de la présente invention est donc de rendre la bascule D de type connu topologiquement plus simple et susceptible dtetre réalisée en logique intégrée à injection pour obtenir une réduction de la surface de matériau semi-conducteur nécessaire. L'invention sera mieux comprise à la lecture de la description qui va suivre, donnée à titre d'exemple non limitatif, en se reportant aux figures annexées qui représentent - la figure 1, le plan logique d'une bascule D de type conventionnel - les figures 2a et 2b, respectivement, le symbole d'une porte NON-OU et le schéma du circuit permettant de réaliser une telle porte en logique intégrée à injection - la figure 3, le plan logique de la bascule D de la présente invention - la figure 4, le schéma du circuit d'une première réalisation de la bascule D de l'invention en logique intégrée à injection - la figure 5, une variante de réalisation du circuit de la figure 4. La bascule D de type conventionnel réalisée en logique intégrée à injection, selon le plan logique de la figure 1, comporte trois éléments de mémoire I, Il et III formés respectivement par deux portes NON-ET et comportant chacun deux connexions croisées établies respectivement entre la première entrée de l'une des deux portes et la sortie de 11 autre porte. En outre, ltentrée d1 horloge T est reliée à la deuxième entrée 2 de la deuxième porte G2 du deuxième élément de mémoire Il ainsi qu'à la deuxième entrée 2 de la première porte G3 du troisième élément de mémoire III.En dehors de cela, et comme on le verra facilement sur la figure I, il existe une connexion entre la sortie de la deuxième porte G2 du deuxième élément de mémoire Il et la deuxième entrée 2 de la première porte OS du premier élément de mémoire I, ainsi qu'entre la deuxième entrée 2 de la deuxième porte G6 du premier élément de mémoire I et la sortie de la première porte G3 du troisième élément de mémoire III. De plus, une connexion relie une troisième entrée 3 de la première porte G3 du troisième élément de mémoire III et la sortie de la deuxième porte G2 du deuxième élément de mémoire Il, ainsi que la deuxième entrée 2 de la première porte Cl du deuxième élément de mémoire Il et la première entrée 1 de la première porte G3 du troisième élément de mémoire III.L'entrée de commande de position se trouve directement connectée dans la troisième entrée 3 de la première porte Cl du deuxième élément de mémoire Il et dans la troisième entrée 3 de la première porte G5 du premier élément de mémoire I, tandis que le signal de remise à l'état initial est envoyé à chacune des entrées 3 des deuxièmes portes G2 G4 et G6 des éléments de mémoire. Trace la fusion des tables de vérité d'une porte NON-OU et d'une porte NON-ET par inversion, la bascule D de la figure I peut aussi etre réalisée à l'aide de portes NON-OU sans nécessiter aucune modification des connexions galvaniques. L'invention procède d'une telle représentation équivalente en portes NON-OU La figure 2a représente sous forme symbolique une porte NON-OU comportant des entrées 1, 2 et 3, et la figure 2b représente sa matérialisation par un circuit susceptible d'entre réalisé en logique intégrée à injection, du fait que les émetteurs des trois transistors, prévus en fonction des trois entrées, sont tous reliés au meme potentiel commun. Les références Il, I2 et I3 identifient les sources de courant dans -les zones de base qui, de manière connue, peuvent etre réalisées à l'aide dtun ou plusieurs injecteurs. Ce type de porte NON-OU est bien connu. En ce qui concerne le mode de fonctionnement de la bascule D de type conventionnel de la figure I, on notera qutune commande dtétat n'est possible que lorsqu'aucun signal n'est appliqué a 11 entre dthorloge T. L'élément de mémoire I peut alors recevoir l'information qui lui est transmise par les éléments de mémoire Il et III. Lorsque ltentrée d'horloge T se trouve dans son état 1, le zéro logique est appliqué à la deuxième entrée 2 de la première porte G5 du premier élément de mémoire I, ainsi qutà la deuxième entrée de la deuxième porte G6 du même élément de mémoire I. On notera dès maintenant que la bascule de type D de la présente invention ne présente pas quant à elle l'inconvénient d'une subordination de la commande d'état au signal d'horloge. ta figure 3 représente le circuit logique d'une bascule D utilisant des portes NON-OU G1 à G6 conformément à l'invention. Contrairement aux bascules D de type conventionnel, la bascule D de l'invention ne comporte pas de liaisons galvaniques entre ltentrée de commande d'état S ou l'entrée de commande de remise à ltétat initial R, d'une part, et l'une des entrées des portes G5, G6 du premier élément de mémoire I d'autre part.En fait, les entrées de commande d'état et de commande de remise à l'état initial sont connectées à l'entrée d'horloge T chacune par l'intermédiaire d'un circuit inverseur respectif V1 et V2 De plus, et contrairement à ce qui se passe dans la bascule D de type conventionnel, il existe chaque fois une liaison galvanique entre l'entre de commande d'état S et la troisième entrée 3 de la deuxième porte G2 du deuxième élément de mémoire Il, ainsi qu'entre l'entre de remise à l'état initial R et la troisième entrée 3 de la première porte G1 du deuxième élément de mémoire Il. Pour commander le fonctionnement de la bascule D conventionnelle de la figure 1 et de la bascule D de l'invention, il faut, au moyen d'une impulsion de commande d'état ou de commande de remise à ltétat initial, déterminer les portes G1, G2 ou G3, G4 à venir dans l'état pour lequel la sortie de la porte G5 ou de la porte G6 présente un 1.Dans la bascule D de l'invention, ceci n'est pas accompli au moyen de troisièmes entrées dans les portes G4, G5 et G6 mais galvaniquement par l'intermédiaire des troisièmes entrées 3 des portes G1 et G2 du deuxième élément de mémoire Il, ainsi que par l'intermédiaire des circuits inverseurs V1 et V2 reliés au circuit d'impulsions d'horloge. En conséquence, l'impulsion de commande d'état est uniquement appliquée directement à la deuxième porte G2 du deuxième élément de mémoire Il et, par l'intermédiaire du circuit inverseur V2, au circuit d'impulsions d'horloge, tandis que l'impulsion de remise à ltétat initial est uniquement appliquée directement à la troisième entrée de la première porte G1 du deuxième élément de mémoire Il et, par l'intermédiaire du circuit inverseur Vi, au circuit d'impulsions d'horloge. Par suite de cette disposition de circuit prévue par 11 invention, toutes les portes passent dans ltétat qui convient afin que, lorsqu'on commande le passage à zéro de 1' entre de commande d'état ou de l'entre de commande de remise à ltétat initial, l'information enregistrée soit conservée et le signal d'horloge entrant simultanément effacé. Réalisés conformément à la technologie I L, les circuits inverseurs supplémentaires V1 et V2 n'occupent que l'espace supplémentaire d'un seul transistor à collecteur unique, ou d'un seul collecteur, respectivement pour les entrées de commande d'état et de commande de remise à ltétat initial, ainsi qu'on pourra le constater sur la figure 4 ou 5. Le circuit de la figure 4, susceptible d'être réalisé conformément au principe de construction de la logique intégrée à injection, est obtenu en réalisant tout d'abord un circuit de portes G1 à G6 conformes à celle de la figure 2, des transistors T5 et T10 étant ensuite insérés dans le circuit et constituant les inverseurs V1 et V2 en dehors de leur deuxième collecteur. Le deuxième collecteur b représenté par la figure 4 correspond à l'introduction d'une troisième entrée 3 dans la porte G1 constituée par les transistors T6 et T7, et dans la porte G2 constituée par les transistors T8 et T9, car les émetteurs ainsi que les collecteurs de ces transistors sont tous connectés à un potentiel commun. De la mème manière, le transistor T11 correspond à la troisième entrée 3 de la première porte G3 du troisième élément de mémoire III. Dans le type de réalisation d'une bascule D conforme à l'invention, représentée par la figure 4, l'entre de commande d'état S est donc connectée à la zone de base d'un premier transistor à deux collecteurs T10 dont le premier collecteur est galvaniquement couplé à la sortie de la deuxième porte G2 du deuxième élément de mémoire II, ainsi qu'à la deuxième entrée 2 de la première porte G3 du troisième élément de mémoire III.L'entrée de remise à ltétat initial R, quant à elle, est connectée à la zone de base du deuxième transistor a' deux collecteurs T5 dont le premier collecteur a est couplé à la deuxième entrée 2 de la deuxième porte G2 du deuxième élément de mémoire Il, et dont le deuxième collecteur b est couplé à la première entrée l de la deuxième porte G2 du deuxième élément de mémoire Il. Le deuxième collecteur b du deuxième transistor à deux collecteurs T5 est en outre connecté à la première entrée 1 de la deuxième porte G2 du deuxième élément de mémoire Il. Alors que l'on doit encore dans la réalisation de la figure 4 considérer les différents éléments de mémoire I, il et III comme étant distincts les uns des autres, dans l'exemple de réalisation de la figure 5, qui utilise des transistors à deux collecteurs, ces éléments de mémoire sont fusionnés ensemble conformément aux possibilités offertes par le principe de la construction I L. Dans le type de réalisation de la figure 5, la zone de base des transistors galvaniquement couplés à la zone de base dlun autre transistor a été respectivement combinée avec la zone de base de cet autre transistor, de façon à former des transistors à collecteur multiple. En même temps, le collecteur supplémentaire grâce auquel il est devenu possible de réaliser un transistor en combinaison avec un autre est connecté dans le circuit au point où le transistor omis au départ était lu-i-même connecté. Par ce moyen, le transistor T1 et le transistor T12 ont donc été combinés avec le transistor T7 afin de constituer un transistor à trois collecteurs T7' (figure 5), l'un de ces collecteurs supplémentaires étant relié au collecteur du transistor restant T10', et l'autre collecteur supplémentaire étant relié au collecteur du transistor T13'.Suivant le même principe, on réalise le transistor T4 et le transistor T14 sous la forme d'un transistor à deux collecteurs T14', tandis que le transistor T11 et le transistor T9 sont réalisés sous la forme d'un transistor à deux collecteurs T9', et le transistor T13 et le transistor T6 sous la forme du transistor à deux collecteurs T13'. Le nombre des collecteurs des transistors à collecteur multiple T2', T7', T9', T13' et Tl4' ainsi obtenus correspond au nombre de transistors qu'ils combinent. Le transistor T3 peut être réalisé sous la forme d'un transistor multiple T3' dont les collecteurs supplémentaires délivrent chacun un signal de sortie Q. Comparée à la bascule D de type conventionnel comportant une entrée de commande d'état et une entrée de remise à ltétat initial, la bascule de type D de l'invention offre 1'davantage de pouvoir être commandée indépendamment du signal d'horloge, car ltentrée d'horloge est toujours mise à zéro lorsqu'unie commande a lieu. Si l'on utilise la bascule de l'invention comme compteur, on réalise la connexion de l'entre D comme indiqué en trait interrompu par les figures 1, 3, 4 et 5. La bascule D de l'invention utilisée comme compteur ou comme décompteur présente l'avantage de ne nécessiter qu'un seul transistor pour l'entre de remise à ltétat initial. Il est bien évident que la description qui précède n'a été donnée qu a titre d'exemple non limitatif et que de nombreuses variantes peuvent être envisagées sans sortir pour autant du cadre de l'invention. REVENDICATION5 1. Bascule de type D réalisée selon la technologie de la logique intégrée à injection et comprenant trois éléments de mémoire qui comportent chacun deux portes et deux connexions croisées établies respectivement entre la première entrée dtune porte et la sortie de l'autre porte, une connexion étant prévue entre l'entrée d1 horloge et la deuxième entrée de la deuxième porte du deuxième élément de mémoire ainsi qu'entre l'entre d'horloge et la deuxième entrée de la première porte du troisième élément de mémoire, et comprenant en outre une connexion entre la sortie de la deuxième porte du deuxième élément de mémoire et la deuxième entrée de la première porte du premier élément de mémoire, entre la deuxième entrée de la deuxième porte du premier élément de mémoire et la sortie de la première porte du troisième élément de mémoire, entre la troisième entrée de la première porte du troisième élément de mémoire et la sortie de la deuxième porte du deuxième élément de mémoire et, enfin, entre la deuxième entrée de la première porte du deuxième élément de mémoire et la première entrée de la première porte du troisième élément de mémoire, entre une entrée de commande d'état et la troisième entrée d'une porte du deuxième élément de mémoire, et entre une entrée de commande de remise à l'état initial et la troisième entrée de l'autre porte du deuxième élément de mémoire, ladite bascule D étant caractérisée par le fait que l'entre de commande d'état ainsi que l'entre de commande de remise à ltétat initial sont reliées chacune par une connexion galvanique à ltentrée d'impulsions d'horloge, à travers un circuit inverseur respectif, que des connexions galvaniques sont établies, l'une entre l'entre de commande d'état et la troisième entrée de la deuxième porte du deuxième élément de mémoire et l'autre, entre ltentrée de commande de remise à ltétat initial et la troisième entrée de la première porte du deuxième e-le-nient de mémoire, et qu'il n'existe pas de connexions galvaniques entre l1 entre de commande d'état ou ltentrée de commande de remise à l'état initial et l'une des entrées des portes du premier élément de mémoire. 2. Bascule D conforme à la revendication 1, caractérisée par le fait que les portes sont des portes NON-OU réalisées en logique intégrée à injection, que l'entre de commande d'état est connectée à la zone de base dtun premier transistor à deux collecteurs, dont le premier collecteur est relié par un couplage galvanique à la sortie de la deuxième porte du deuxième élément de mémoire, ainsi qu'à la deuxième entrée de la première porte du troisième élément de mémoire, et que ltentrée de commande de remise à l'état initial est connectée à la zone de base dtun deuxième transistor à deux collecteurs dont le premier collecteur est couplé à la deuxième entrée de la deuxième porte du deuxième élément de mémoire, et dont le deuxième collecteur est couple à la première entrée de la deuxième porte du deuxième élément de mémoire. 3. Bascule D conforme a la revendication 2, caractérisée par le fait que la zone de base des transistors qui sont reliés par une connexion galvanique à la zone de base d'un autre transistor est combinée avec la zone de base de ce dernier afin de former des transistors à collecteur multiple dont le nombre des collecteurs correspond au nombre de transistors qu'ils combinent.