Brevet FR2313826A1 — publié le 19761231

La présente invention concerne un système de transmission comprenant un émetteur comportant des premiers moyens de conversion destinés à convertir un train entrant d'impulsions ayant une première fréquence en un train inter radiaire d'impulsions ayant une seconde fréquence, un récepteur et des moyens de transmission reliant ledit émetteur et ledit récepteur, ledit récepteur comportant des seconds moyens de conversion qui peuvent, d'une part, restaurer ladite première fréquence à partir dudit train intermédiaire d'impulsions reçu dudit émetteur par lesdits moyens de transmission et, d'autre part, convertir ledit train intermédiaire dtimpulsions en un train sortant d'impulsions å ladite première fréquence restaurée, ledit train intermédiaire d'impulsions comprenant une composante de bruit causée par ladite conversion. Un tel système de transmission a déjà été décrit dans la demande de brevet hollandais NO 74 16233 déposée aux Pays-Bas le 13 Décembre 1974. En fait, ce système de transmission connu comprend une pluralité d'émetteurs et de récepteurs qui sont interconnectés par des moyens communs de transmission. Les trains entrants d'impulsions de ces émetteurs sont asynchrones et, plus précisément, constituent des signaux plesiochrones qui ont la même fréquence, mais ne sont pas pilotés par la meme horloge, aucune relation de phase n'existant entre les horloges des différents signaux. Ainsi pour multiplexer oes trains entrants d'impulsions afin d'obtenir un train commun d' impulsions à une fréquence multiple de la seconde fréquence, il faut prévoir une synchronisation entre eux. Cette synchronisation est obtenue en utilisant une technique de justification ou de remplissage qui implique l'addition, à des moments convenables, d'un nombre suffisant dtimpulsions à chacun des trains entrants d' impulsions asynchrones pour augmenter leur fréquence, par exemple de 60 kHz jusqu' une seconde fréquence commune plus élevée, par exemple 64 kHz. Ainsi les différents trains intermédiaires d'impulsions obtenus peuvent etre facilement multiplexés dans le temps pour obtenir le train commun d' impulsions mentionné ci-dessus.Dans le récepteur, ce train commun impulsions est d'abord demultiplexe, puis déjustifié en enlevant les impulsions ajoutées pour obtenir un train sortant d'impulsions qui a de nouveau la premiere fréquence. La demande de brevet mentionnée ci-dessus décrit plus particuliere- ment la manière d'utiliser une technique de justification dite positive pour convertir un train entrant d'impulsions ayant une première fréquence de 2,048 MHz en un train intermédiaire d' impulsions ayant une seconde fréquence égale à 2,112 MHz. Chaque trame de ce train intermédiaire d'impulsions contient 212 impulsions et comme la différence entre la première fréquence et la seconde est égale à 64 kHz, chaque série de 2 112 impulsions du train intermédiaire contient 64 impulsions ajoutées, c'est-à-dire que chaque trame de 212 impulsions 64 du train intermédiaire contient 2 112 (212) ou 6,4242... impulsions ajoutées. 14 Comme 6,4242... = 6 + 314, dans une série de 33 trames consécutives de 212 impulsions, 14 trames contiennent 7 impulsions ajoutées et 33-14 = 19 trames ne comprennent que 6 impulsions ajoutées. Les 6 impulsions qui dans tous les cas sont ajoutées dans chaque trame sont généralement appelées des impulsions de remplissage tandis que la 7ème impulsion ajoutée selon le cas est appelée impulsion de justification. Pour pouvoir ajouter ces 6 impulsions de remplissage et éventuellement une impulsion de justification dans chaque trame du train intermédiaire, ce dernier comprend 6 positions de temps prédéterminées de remplissage et une position de temps prédéterminée de justification qui est utilisée pour transmettre soit une impulsion d'information, soit une impulsion de justification. Il résulte de ce qui précède que, si l'on considère les 33 positions de temps de justification de 33 trames consécutives, 14 positions de temps de justification contiennent une impulsion de justification et 19 d'entre elles ne contiennent pas d'impulsions de justification. Cela veut dire que le rapport dit de justification est égal à p = 14 car ce rapport est défini comme celui q 33 du nombre des opérations de justification réellement effectues pendant une période au nombre q de justifications pouvant etre effectuées pendant cette même période. P 14 Le rapport q de justification ci-dessus n'est égal à 33 que quand q les fréquences mentionnées sont toutes deux égales à leurs valeurs nominales. Cependant, si l'une de ces fréquences au moins dévie légèrement de sa valeur nominale, il est clair qu'il faudra ajouter plus de 14 impulsions de justification ou moins par 33 possibilités de justification. Dans ce cas, le rapport de justification est proche d'un nombre rationnel simple mais n'est pas exactement égal à celui-ci. En conséquence, il apparaît dans le train d'impulsions à la sortie de ltémetteur une gigue dite de temps d'attente à fréquence basse. Ce phénomène est expliqué dans l'article "Waiting time jitter" (gigue de temps d'attente) par D.L.Dutweiler, publié dans la revue américaine BELL SYSTEM TECHNICAL JOURNAL, Volume 51, janvier 1972, N 1, pages 165 à 207. La gigue de temps d'attente à fréquence basse apparaît également dans le train sortant d'impulsions, car cette fréquence est si basse qu'elle ne peut pas etre éliminée par la boucle à verrouillage de phase que l'on trouve généralement dans les moyens de récupération déjà mentionnés, étant donné la caractéristique de passe-bas d'une telle boucle. De l'article "Jitter characteristics of pulse stuffing synchronisation" (caractéristiques de la gigue due à la synchronisation par remplissage d'impulsions) par Y.Matsuura, S.Kozuka et K.Yuki, publié dans la revue américaine IEEE International Conference of Communications (Juin 1968) pages 259 à 264, il résulte que si le rapport de justification est égal à q l'amplitude de la gigue de temps d'attente à fréquence basse est égale à a? radians. C'est la raison pour laquelle, dans le système connu mentionne ci-dessus, la valeur de g a été choisie relativement grande et égale à 33. Pour convertir un train entrant d'impulsions à une première fréquence en un train intermédiaire d'impulsions à une seconde fréquence plus élevée, au lieu d'utiliser la technique de justification positive, on pleut également utiliser d'autres formes de justification d'impulsions que l'on connaù sous les noms de justification positive-zéro-négative et justification positive-négative dans lesquelles on utilise deux positions de temps remplis sables par trame du train intermédiaire d'impulsions au lieu de n'utiliser qu'une seule position de temps comme dans le cas de la justification positive. Dans le cas d'une justification positive-zéro-négative, si la première fréquence et la seconde sont toutes deux égales à leurs valeurs nominales, une des deux positions de temps remplissables est prévue pour contenir une impulsion de données du train entrant d' impulsions et l'autre une impulsion de justification (justification zéro). Si il y a une déviation de fréquence, celle-ci peut être compensée en augmentant éventuellement le nombre des impulsions de justification dans ces positions de temps jusqu'à 2 (justification positive) ou en réduisant ce nombre jusqu' zéro (justification négative).Cela veut dire que, dans le cas d'une opération de justification positive, chaque paire de positions de temps remplissables contient 2 impul sions de justification, tandis que dans le cas d'une opération de justification négative, chaque paire de positions de temps remplissables contient 2 impul sions de données. Dans le cas de la justification positive-négative, ces opérations de justification positive et négative sont alternees d'une trame à l'autre, ce qui constitue une justification zéro. En fait, cette justification positivenégative peut etre considérée comme une justification positive dans laquelle deux positions de temps de justification au lieu d'une sont prévues dans chaque trame, avec un rapport de justification égal d 1/2 car une trame sur deux est justifiée ou remplie. Dans le cas d'utilisation de justification positive-zéro-négative et de justification positive-négative, il apparait une gigue de temps d'attente a' fréquence basse dans le train d'impulsions délivré par l'émetteur ainsi que dans le train d' impulsions à la sortie du récepteur ainsi qu' il résulte de l'explication suivante, également valable pour la justification positive. Si la première fréquence et la seconde sont exactement égales à leurs valeurs nominales, I'opération de justification mentionnée ci-dessus est effectuée suivant un schéma régulier. Cependant, si l'une de ces fréquences, au moins, diffère légèrement de sa valeur nominale bien qu'étant encore acceptable, il est clair que la régularité de ce schéma de justification devra être immé- diatement et dans la suite interrompue par une opération de justification supplémentaire.La fréquence de ces irrégularités décroît évidemment avec la déviation de fréquence qui les ont causé et, comme cette déviation de fréquence doit etre faible pour etre acceptable, il apparat une gigue de temps d'attente à fréquence basse dans le train d'impulsions à la sortie de l'émetteur ainsi que dans le train d'impulsions à la sortie du récepteur pour les raisons déjà mentionnées ci-dessus en ce qui concerne la technique de justification positive des impulsions. Contrairement au cas de la technique de justification positive où 2# l'amplitude de la gigue de temps d'attente à fréquence basse est égale q radians où q est le dénominateur du rapport de justification P, on peut q montrer que, dans les cas de justification positive-zéro-négative et positivenégative, cette amplitude est constante et égale à 2s radians. I1 en résulte, en ce qui concerne la gigue de temps d'attente à fréquence basse, que la technique de justification positive semble plus avantageuse que les autres à condition que la valeur q du rapport de justification P soit suffisamment q grande.Cependant, quand un système de transmission utilisant la technique de justification positive des impulsions doit etre incorporé dans un réseau synchrone et mis hors service, il faut prévoir des moyens relativement complexes pour tenir compte de la différence entre la première fréquence nominale et la seconde fréquence nominale des horloges d'écriture et de lecture. En fait, en reprenant l'exemple précédent où P = 14 on doit alors q 33 prévoir des moyens de comptage pour indiquer les 14 et 19 positions de temps de chaque série de 33 trames consécutives qui doivent être utilisées pour transmettre ou non de l'information. Cela est également vrai pour le récepteur. Au contraire, toujours dans un réseau synchrone, dans le cas d'utilisation d'une justification positive-zéro-négative, aucune de ces mesures n'est à considérer car cela n'implique qu'une justification zéro. Dans des circonstances analogues, avec une justification positivenégative, les moyens de comptage à prévoir sont très simples puisque la transmission d'information ou la non-transmission d'information dans les positions de temps particulières mentionnées ci-dessus sont toujours alternées (trames impaires et trames paires. Un objet de la présente invention consiste à prévoir un système de transmission du type mentionné ci-dessus mais qui permette en principe d'annuler la gigue de temps d'attente à fréquence basse dans le train sortant d'impulsions du récepteur quelle que soit la technique de justification utilisée . Suivant l'invention, cet objet est atteint en ce que ledit émetteur comprend de plus des moyens de mesure pour fournir un signal qui est une mesure de ladite composante de bruit et pour transmettre ledit signal auxdits seconds moyens de conversion pour éviter que ladite composante de bruit n'apparaisse dans ledit train sortant d1 impulsions. Suivant une autre caracteristique de la présente invention, il est prévu que lesdits moyens de conversion dudit émetteur et dudit récepteur effectuent ladite conversion par insertion ou retrait d'impulsions de remplissage et de justification par un procédé de justification et de dé- justification d'impulsions qui est appliqué audit train entrant d'impulsions et audit train intermédiaire dtimpulsions, l'insertion des impulsions de justification donnant naissance à ladite composante de bruit quand au moins une desdites première et seconde frequences dévire de sa valeur nominale. Suivant une autre caractéristique de l'invention, il est prévu que lesdits moyens de conversion dudit émetteur comprennent une première mémoire tampon dans laquelle ledit train entrant d'impulsions est inscrit à ladite première fréquence et d'où il est lu à ladite seconde fréquence, un premier registre et des premiers moyens de commande pour noter dans ledit premier registre le temps d'attente s'coulant entre les instants d'écriture et de lecture de chaque impulsion dans ladite première mémoire tampon et pour régler ledit temps d'attente de manière qu'il demeure dans des premières limites prédéterminées, ltévolution dudit temps d'attente dans ledit premier registre comprenant ladite composante de bruit qui est une composante de bruit de phase à fréquence basse ; que lesdits moyens de conversion dudit récepteur comprennent une seconde mémoire tampon dans laquelle ledit train intermédiaire d'impulsions est inscrit à la valeur instantanée de ladite seconde fréquence et d'où il est lu à ladite première fréquence récupérée, un second registre et des seconds moyens de commande pour noter dans ledit second registre le temps d'attente s'écoulant entre les instants d'écriture et de lecture de chaque impulsion dudit train intermédiaire d' impulsions dans ladite seconde mémoire tampon et pour ajuster ledit temps d'attente de manière qu il demeure dans des secondes limites prédéterminées, ledit ajustement dans ledit émetteur et récepteur impliquant l'exécution dudit procédé de justifica tion-déjustification, et que lesdits moyens de mesure dudit émetteur fournissent ledit signal en mesurant ladite composante de bruit de phase à fréquence basse dudit temps d'attente dans ledit premier registre, lesdits seconds moyens de commande étant commandés par ledit second registre ainsi que par un troisième registre enregistrant ledit signal reçu dudit émetteur de manière que la première fréquence récupérée soit égale à ladite première fréquence utilisée dans l'émetteur. L'invention est basée sur îa remarque que la gigue de temps d'attente a fréquence basse est contenue dans la variation du temps d'attente à laquellé le train entrant dtimpulsions est soumis dans la première mémoire tampon de ltémetteur, si bien quten dérivant cette composante de cette variation et en la transmettant au récepteur, la gigue qui normalement apparaît dans le train sortant d'impulsions du récepteur peut etre compensée. Dans un exemple préféré de réalisation de l'invention, le système de transmission suivant l'invention comprend une pluralité d'émetteurs et de récepteurs interconnectés par des moyens communs de transmission et fonctionnant en mode multiplex. Chaque émetteur est adapté pour convertir un train entrant d'impulsions à 60 kHz en un train intermédiaire d' impulsions à 64 kHz en utilisant une technique de justification positive-négative, et chaque récepteur peut convertir le train intermédiaire d'impulsions reçu en un train sortant d'impulsions à 60 kHz par un procédé de déjustification. Chaque émetteur comprend un premier registre pour noter ltévolution du temps d'attente s'écoulant entre des instants auxquels les impulsions du train entrant sont inscrites dans la première mémoire tampon par une horloge d'écriture à 60 kHz et les instants auxquels elles sont lues dans cette mémoire tampon par une horloge de lecture à 64 kHz. De meme, chaque récepteur comprend un second registre pour noter ltévolution du temps d'attente s'écoulant entre les instants auxquels les impulsions du train intermédiaire reçu sont écrites dans une seconde mémoire tampon par une horloge d'écriture à 64 kHz et les instants auxquels elles sont lues dans cette mémoire par une horloge de lecture à 64 kHz.L'évolution du temps d'attente dans la première mémoire tampon comprend une composante de gigue de temps dtattente à fréquence basse si au moins l'une des fréquences de 60 kHz et de 64 kHz dévie de sa valeur nominale. Une mesure de cette gigue est obtenue dans ltémetteur en faisant la moyenne du temps d'attente, cette mesure étant transmise au récepteur où elle est emmagasinée dans un troisième registre. Le récepteur comprend de plus unç boucle à verrouillage de phase qui est commandée par les second et troisième registres à la fois et qui fournit ledit signal d'horloge de lecture à la fréquence de 60 kHz, cette fréquence étant exactement égale à celle dudit signal d'horloge d'écriture de l'émetteur à 60 kHz.Il en résulte que le signal de sortie du récepteur ne comporte pas la composante de gigue de temps d'attente à fréquence basse. L'invention sera mieux comprise à la lecture de la description qui va suivre, donnée à titre d'exemple non limitatif, en se reportant aux figures annexées qui représentent - les figures 1 à 3, un schéma des circuits d'un émetteur faisant partie d'un système de transmission suivant la présente invention ; - les figures 4 et 5, un schéma des circuits d'un récepteur faisant partie du système de transmission suivant la présente invention ;; - les figures 6 à 9 et 15, ltévolution du temps d'attente dans une mémoire tampon de l'émetteur des figures 1 à 3 - les figures 10 à 14, les formes tondes d'impulsions apparaissant en divers points de l'metteur des figures i a 3 - les figures 16 et 17, les formes d'ondes d'impulsions apparaissant en divers points du récepteur des figures 4 et 5. Le système de transmission suivant l'invention comprend une pluralité d'émetteurs identiques et une pluralité de récepteurs identiques qui sont interconnectes par des moyens communs de transmission. Le système de tranmission fonctionne en mode multiplex, c'est-à-dire que dans chaque émetteur un train entrant d'impulsions ou train d'ebs de données à la fréquence nominale de 60 kHz ou 60 keb/s est converti en un train inter mediaire d'impulsions ou train d'ebs å 64 kHz ou 64 keb/s, ces trains inter mediaires étant multiplexes dans le temps pour obtenir un train commun de données å un débit binaire multiple de 64 keb/s.Du côté des récepteurs, ces trains intermédiaires multiplexés sont démultiplexés et chacun d'entre eux est applique à un récepteur correspondant qui le convertit à 60 keb/s. Dans les figures 1à 3 et 4 et 5, on n'a représenté qu'un seul émetteur et qu'un seul récepteur, les moyens communs de transmission ntétant pas montrés. L'émetteur montre dans les figures 1 à 3 comprend un circuit d'interface de ligne LIC, un registre à décalage SR, des circuits multi- plexeurs numériques DMCî à DMC4, des circuits registres RC1 et RC2, des circuits additionneurs ADC1 à ADC3, un générateur d'impulsions PG, des compteurs BC, GC, FC, des bascules D, DH et DF et des circuits logiques LC1 à LC5. Le circuit d' interface de ligne LIC, figure 1, est prévu pour décoder un train entrant d'éléments binaires 15 ayant un débit binaire de 60 keb/s pour le transformer en un train de données DA60 et en deux trains d'impulsions d'horloge complémentaires à 60 keb/s (signaux rectangulaires) c60 et c60 qui sont engendrés aux sorties portant les mêmes noms, ctest-à-dire DA60, c60 et c60 de LIC. Les sorties c60 et c60 sont toutes deux reliées au registre à décalage SR et au circuit logique LCl. Le registre à décalage SR, figure 1, qui est utilisé pour emmagasiner le train DA60,est constitué par huit bascules D montées en série dont seules les bascules DS1, DS2, DS7 et DS8 sont montrées, I'entrée de données D de DS1 étant reliée à la sortie de donnes DA60 de LIC. Les entrées d'horloge c des bascules paires et impaires DS1 à DS7 et DS2 à DS8 sont reliées aux sorties c60 et c60 de LIC, respectivement. Les huit sorties Q, S1 à S8 des bascules DS1 à DS8 sont reliées respectivement aux èntrées de même nom du circuit multiplexeur numérique DMC1. Les bascules DS1 à DS8 ainsi que les autres bascules D ont la table de vérité suivante, en supposant que l'entrée de remise à zéro (non montrée) est reliée à 1 : D c Q 0 transition de 0 à 1 o 1 transition de 0 a 1 1 Le circuit multiplexeur numérique DMC1, figure 1, a huit entrées S1 à S8, reliées aux sorties de même nom du registre à décalage SR, trois entrées de commande CN0, CN1, CN2 et une sortie L. Le circuit DHC1 est adapté pour relier sélectivement une de ses entrées S1 à S8 à la sortie L.Chacune de ces entrées est identifiée par l'un de huit codes numériques à 3 ebs qui peut etre forme au moyen des ebs CN0 à CN2 appliqués aux entres de commande de meme nom. Chacune de ces entrées peut donc être choisie par le circuit de registre RC1 en appliquant le code binaire correspondant CN2, CN1, CN0 à ces entrées de commande. Le circuit multiplexeur numérique DMC2, figure 2, comporte des entrées la 7 auxquelles est appliqué un code de trame 0011011, et une entrée 8 qui est reliée a la sortie RPo du circuit de registre RC2. Le circuit multiplexeur DMC3, figure 2, comporte des entrées 1 à 7 auxquelles est appliqué un code de trame auxiliaire 0000100, et une entrée 8 est également reliée à la sortie RPo du circuit de registre RC2. Enfin, le circuit multiplexeur numérique DMC4, figure 2, comporte des entrées 1 à 4 qui sont reliées aux sorties RP1 a RP4 du circuit de registre RC2, des entrées 5, 6 à 7 à la sortie RP5 de RC2, et une entrée 8 à laquelle l'eb 0 est appliqué. Les trois entrées de commande des circuits DMC2, DMC3 et DMC4 sont reliées en parallèle aux sorties BO à B3 du compteur d'éléments binaires BC, figure 3, tandis que les sorties 02, 03 et 04 de ces circuits sont reliées au circuit logique LC4. Le circuit de registre RC1, figure 1, comprend trois bascules D, DRCO à DRC2 dont les sorties Q, CN0 a CN2 sont reliées aux entrées de commande de meme nom de DNCl. Les entrées D des bascules DRCO à DRC2 sont reliées aux sorties Po à P2 du circuit additionneur ADC1, tandis que leurs entrées d'horloge c sont reliées a la sortie c64 du générateur d'impulsions PG, figure 3. La fonction de RC1 est de commander le circuit DMC1 par l'intermédiaire de ses sorties CN0 à CN2 de manière que DMC1 puisse connecter l'une de ses entrées S1-S8 à sa sortie. Le circuit de registre RC2, figure 2, comprend sept bascules D, DR-1 à DR5 dont les entrées D sont reliées aux sorties RP'-1à RP'5 du circuit additionneur ADC3, figure 2, tandis que leurs entrées d'horloge c sont reliées à la sortie T du circuit logique LC3, figure 3. Les sorties Q, RP-1 à RP5 des bascules DR-1 à DR5 sont reliées aux entrées de cumulande du circuit additionneur ADC3, tandis que la sortie Q, RP5, est reliée au circuit logique LC3. Les entrées de mise au travail S des bascules D, DR-1, DRO à DR4 et DR5 sont reliées respectivement aux sorties P, P + S et S du circuit logique LC3 tandis que les entrées de mise au repos des bascules sont respectivement reliées aux sorties R + S, R et P + R du circuit logique LC3. Chacun des circuits additionneurs ADC1, figure 1, et ADC2, figure 2, a quatre entrées de cumulande A0 à A3, quatre entrées de cumulateur BO à B3, une entrée de retenue Cin, quatre sorties de somme so à S3 et une sortie de retenue. Dans les figures 1 et 2, on nta montré que les entrées et les sorties utilisées. Le circuit additionneur ADC3 est constitué de deux circuits additionneurs du type ci-dessus, montés en série, les bornes relatives au second de ces circuits additionneurs étant indiquées par les memes références primes. Le circuit additionneur ADC1, figure 1, est prévu pour additionner le cumulande CN2, CN1 et CN0 fourni aux bornes du meme nom CN2, CN1 et CN0 de RC1, au cumulateur Z, Y, X apparaissant aux sorties du même nom Z, Y et X du circuit logique LC2. La somme du cumulande CN2, CNî, CNO et du cumulateur Z, Y, X est délivrée sur les sorties P2, P1 et PO reliées aux entes D des bascules DRC2, DRC1 et DRC0 de RC1, comme on l'a mentionné ci-dessus. Le circuit additionneur ADC2, figure 2, est prévu pour additionner le cumulande CN2, CN1, CN0, fourni aux entres correspondantes A3, A2, Al, AO avec le cumulateur 1001 dont les éléments binaires sont respectivement appliqués aux entrées B3, B2, B1 et B0. La somme K3, K2, K1, KO, K-1 apparaît sur les sorties de meme nom K3 à K-1. Il faut noter que les sorties des sommes sont indiquées par K3, K2, K1, KO, K-1 car on leur a alloué les puissances de deux 3, 2, 1, O et -I. Le circuit additionneur ADC3, figure 3, est prévu pour additionner le cumulande RP5, RP4, RP3, RP2, RP1, RP0, RP-1 délivré par RC2 avec le cumulateur K3, K3, K3, K2, K1, K0, K-1 dont les éléments binaires sont appliqués aux entrées B0 à B3 et B'0 à B'3. La somme RP'6, RP'5, RP'4, RP'3, RP'2, RP'1, RP'0, RP'-1 est délivrée sur les bornes de sortie du meme nom auxquelles on a alloué les puissances de deux 6 à -1. La sortie RP'6 est reliée au circuit logique LC3, figure 3. Le générateur d'impulsions PG, figure 3, est prévu pour engendrer deux signaux rectangulaires complémentaires c64 et c64 sur les sorties du meme nom, les deux signaux rectangulaires ayant une fréquence de 64 kHz. La sortie c64 de PG est reliée au compteur d'éléments binaires BC, au circuit de registre RC1 et au circuit logique LC1 tandis que la sortie c64 est reliée au circuit logique LC3 et à l'entrez d'horloge c des bascules D, DH et DF. Le compteur d'éléments binaires BC est prévu pour compter les 16 ebs de chaque groupe de trames (comme on le verra dans la suite) et comporte les sorties AO à A3 et AO à A3. Une autre sortie du compteur BC est reliée à l'entre du compteur de groupe GC prévu pour compter 16 groupes G1 à G16 et comportant des sorties BO à B3 et B0 à B3. Une autre sortie de GC est reliée à 1' entrez du compteur de trames FC qui est prévu pour compter jusqu'à deux et comporte les sorties Co et Co qui sont respectivement à 1 suivant que les trames comptées sont impaires ou paires. Les sorties AO à A3 de BC et BO à B3 et BO à B3 de GC sont reliées au circuit logique LC3 tandis que les sorties Co et Co de FC sont reliées au circuit logique LC4 auquel les sorties B3 et B3 de GC sont également reliées. La bascule D, DH, figure 1, a une entrée D reliée à une sortie U du circuit logique LC1, une entrée d'horloge c reliée à la sortie c64 du générateur d'impulsions PG, et des sorties H et H reliées au circuit logique LC2. La bascule D, DF, figure 1, a une entrée D reliée à une sortie 05 de LC5, une entrée d'horloge c reliée à la sortie c64 du générateur d'impulsions PG et une sortie Q qui constitue la sortie de ltémetteur. Le circuit logique LC1, figure 1, comporte les entrées c60, c60, c64, CNO et CNo et délivre des signaux de sortie U et V sur les sorties du meme nom. Ces signaux peuvent etre représentés par les fonctions Booléennes indiquées et sont utilisés pour commander la bascule D, DH. Le circuit logique LC2, figure 1, comporte les entrées H, H reliées aux sorties de DH, et l'entrée AD' du circuit logique LC4 et délivre les signaux de sortie X, Y et Z sur les sorties du meme nom. Ces signaux peuvent être représentés par les fonctions Booléennes indiquées et sont appliqués aux entrées de cumulateur BO à B3 de ADC1. Le circuit logique LC3, figure 3, a ses entrées reliées aux sorties c64 de PG, RP5 de RC2 et RP'6 de ADC3, et délivre les signaux de sortie AD', P, R, S, T, P + 1, P + S et R + S qui peuvent etre représentés par les fonctions Booléennes indiquées. Le signal de sortie AD' est appliqué au circuit logique LC5 tandis que les autres signaux de sortie sont appliqués au circuit de registre RC2. Le circuit logique LC4, figure 2, comporte des entrées reliées aux sorties Co, Co du compteur de trame FC, B3 et B3 du compteur de groupe GC, et 02, 03 et 04 des circuits multiplexeurs numériques DMC2, DMC3 et DMC4 respectivement. Le circuit LC4 délivre le signal AI qui peut etre représenté par la fonction Booléenne indiquée. Le circuit logique LC5, figure 1, a ses entrées reliées aux sorties AI de LC4 et AD' de LC3 et délivre le signal de sortie 05 qui peut etre représenté par la fonction Booléenne indiquée. Les bascules D, les multiplexeurs numériques et les circuits additionneurs mentionnés ci-dessus sont de préférence fabriqués suivant la technologie des séries CMOS 4000 commercialisées sous les Nos de code 4013 4512 et 4008, RCA. Le récepteur des figures 4 et 5 comprend un circuit d'interface de ligne LIC1, un registre à décalage SR1, un circuit multiplexeur numérique DMC5, un circuit de registre RC3, un compteur-décompteur UDC, un compteur d'éléments binaires BC1, un compteur de groupe GC1, un compteur de trame FC1, un réseau en échelle LN, un amplificateur différentiel DA, un réseau de filtrage FN, un oscillateur commande par tension VCO, des circuits logiques LC6 et LC7, un circuit à retard DC, des bascules D : DHO, DH1 et DF1 et des bascules JK : JK et JKCS. Le circuit d'interface de ligne LIC1, figure 4, est prévu pour décoder un train entrant d'éléments binaires IS1 appliqué à son entrée IS1 avec un débit de 64 keb/s et le transformer en un train DA64 et en deux trains d'impulsions d'horloge complémentaires (signaux rectangulaires) c64 et c64 qui sont délivrés aux sorties du même nom. La sortie DA64 est reliée à l'entrée du meme nom du registre à décalage SR1, au circuit logique LC6 et aux entrées de données D des bascules D, DZ0 à DZ4 du circuit de registre RC3. La sortie c64 est reliée aux circuits logiques LC6 et LC7,à la bascule D, DH1, et au circuit à retard DC, tandis que la sortie c64 est reliée au compteur d'éléments binaires BC1, à la bascule D, DHO, et à la bascule JK, JKCS. Le registre à décalage SR1, figure 4, qui est utilisé pour emmagasiner le train d'ebs DA64, est constitué de quatre bascules D, montées en série, DS'1 à DS'4, qui sont du même type que DS1 à DS8, l'entres de données D de DS'1 étant reliée à la sortie de données DA64 de LIC1. Les entrées d'horloge c de ces bascules sont reliées à la sortie J du circuit logique LC7. Les quatre sorties Q, s'î I S'4, des bascules DS'1 à DS'4 sont reliées aux entrées du meme nom du circuit multiplexeur numérique DMC5. Le circuit multiplexeur numérique DMC5, figure 4, est de même type que DMC1 à DMC4, mais n'a que quatre de ses entrées S'1 à S'4 utilisées et reliées aux sorties Q du même nom du registre à décalage SR1. Il comporte également trois entrées de commande CN'0, CN'1 et CN'2 reliées aux sorties du meme nom du compteur-decompteur UDC, et une sortie L'. Le compteur-décompteur UDC est constitué suivant la technologie CMOS 4000 (plus précisément sous le N de code 4516 fabriqué par la Société RCA). I1 comporte une entrée de comptage-décomptage UD, une entrée de retenue CI, une entrée d'horloge CL, des entrées de préréglage et de remise à zéro (non montrées) et trois bornes de sortie CN'0, CN'1 et CN'2. Ce compteur fonctionne suivant la table de vérité suivante (quand les entrées de préréglage et de remise à zéro sont à l'état zéro). CI UD Action Transition 0 à 1 1 Comptage Transition O à 1 O Décomptage Les entrées UD, CI et CL sont reliées aux sorties de meme nom du circuit logique LC7, tandis que les sorties CN'O à CN'2 sont reliées aux entrées de même nom du circuit DMCS et du réseau en échelle LN. Les compteurs BC1, GC1 et FC1, figure 5, BC1 étant commande par la sortie c64 de LIC1, sont identiques aux compteurs BC, GC et FC utilisés dans l'émetteur et ont les mêmes fonctions. Les sorties AO à A3 de BC1, BO à B3 et BO à B3 de CCî sont reliées au circuit logique LC6. La bascule JK, "JK", figure 4, fait partie de la série CMOS 4000 (correspondant au numéro de code 4027 fabriqué par la Société RCA). Elle comporte des entrées J et K auxquelles un eb 1 (5 volts) est appliqué d'une manière continue tandis que son entrée d'horloge c est reliée à la sortie O de l'oscillateur à commande par tension VCO, figure 14, délivrant un signal d'horloge à 120 kHz. Comme les deux entrées J et K sont à 1, la bascule JK se comporte commue un compteur diviseur de fréquence par deux,d6livrant à ses sorties les signaux rectangulaires complémentaires c60 et c60 tous deux de fréquence 60 kHz. La sortie c60 est reliée aux bascules D, DHO, DH1 et DF1. La bascule D, DHO, figure 4, a ses entrées D et c respectivement reliées aux sorties c64 et c60 de LIC1 et de la bascule JK, une entrée de remise au repos RS reliée à la sortie CS de la bascule JK, JKCS, et des sorties Q, HO et HO. La sortie HO est reliée à I'entrée J de la bascule JK, JKCS. La bascule D, DH1, figure 4, a ses entres D et c reliées respectivement aux sorties c64 et c60 de LIC1 et de la bascule JK, une entrée de remise au repos RS reliée à-la sortie CS de la bascule JKCS et des sorties Q, H1 et H1. La sortie H1 est reliée à l'entrez K de la bascule JKCS. La bascule DF1, figure 4, a ses entrées D et c respectivement reliées à la sortie L' de DMC5 et la sortie c60 de la bascule JK. La sortie Q de la bascule DF1 constitue la borne de sortie du récepteur. La bascule JKCS, figure 4, a ses entrées J et K respectivement reliées aux sorties HO et H1 de DHO et DH1, et une entrée d'horloge c reliée à la sortie c64 de LIC1. Les sorties CS et CS de JKCS sont reliées aux entrées de remise au repos RS de DH0 et DH1. De plus, la sortie CS est reliée à l'entrée de même nom du réseau en échelle LN. Le circuit à retard DC, figure 4, retarde d'un quart de période le train d'impulsions d'horloge de 64 kHz appliqué à son entrée. Sa sortie c64' est reliée au circuit logique LC7. Le circuit logique LC6, figure 5, a ses entrées respectivement reliées à la sortie DA64 de LIC1, à la sortie RP5 du circuit de registre RC3, à la sortie c64 de LIC1 et aux sorties A0 à A3, B0 à B3 et B0 à B3 de BC1, GC1. Il fournit des signaux de sortie Z0 à Z5, G2 et AD' qui peuvent être représentés par les fonctions Booléennes indiquées. Les sorties ZO à Z5 et G2 sont reliées au circuit de registre RC3 tandis que la sortie AD' est reliée au circuit logique LC7. Le circuit logique LC7, figure 4, a ses entrées respectivement reliées aux sorties CS et CS de la bascule JKCS, à la sortie c64 de LIC1, à la sortie c64' de DC, à la sortie AD' de LC6 et à la sortie H1 de DH1. Il délivre des signaux de sortie UD, CI, CL et J qui peuvent être représentés par les fonctions Booléennes indiquées. Les sorties UD, CI et CL sont reliées aux entrées de même nom du compteur-décompteur UDC tandis que la sortie J est reliée à ltentree d'horloge c du registre à décalage SR1. Le circuit de registre RC3, figure 5, comprend sept bascules D, DZ0 à DZ5 et DZ'5. Les entrées de données D de DZO à DZ4 sont reliées à la sortie de données DA64 de LIC1, tandis que leurs entrées d'horloge c sont reliées aux sorties Z0 à Z4 du circuit logique LC6. Les bascules DZ'5 et DZ5 sont interconnectées de manière à former un diviseur par quatre, l'entrée d'horloge c de DZ'5 est reliée à la sortie Z5 de LC6. Les entrées de remise à zéro RS de DZ'5 et DZ5 sont reliées à la sortie G2 de LC6. Les sorties RP0 à RP4 du circuit de registre RC3 sont reliées aux entrées de même nom du réseau en échelle LN, tandis que la sortie RP5 de DZ5 est reliée à l'entrée de meme nom de LC6. Le réseau en échelle LN, figure 5, comprend les résistances R1 à R25, les résistances R1 à R14 étant montées en série entre la masse de R1 et la masse de R14 Le point commun aux résistances R6 et R7 est mis à la masse à travers la résistance R15, tandis que le point commun aux résistances R7 et R8 est relié au potentiel de +5 V (eb = 1) à travers la résistance R16. Les points communs respectifs des résistances R2, R3 ; R3, R4 ; R4, R5 et R5, R6 sont reliés aux bornes de sortie CS de JKCS et CN'0 à CN'2 de UDC, à travers les résistances R17 à R20. Les points communs respectifs des résistances R8,R9 R9,R10 ; R10,R11 ; R11,R12 ; R12,R13 sont reliés aux bornes de sortie RP4 à RP0 du circuit de registre RC3.Le point commun des résistances R5 et R6 constitue la sortie du réseau LN et est relié à une première entrée d'un amplificateur différentiel DA à travers le circuit de filtre passe-bas FN. L'autre entrée de DA est reliée à un potentiel de référence REF tandis que sa sortie est reliée à l'amplificateur à commande par tension VCO fonctionnant à la fréquence nominale de 120 kHz. Il faut noter que le réseauen échelle LN constitue en fait deux convertisseurs numeriques/analogiques, le premier convertisseur comprenant les résistances R1 à R5 et R17 à R20 tandis que le second comprend les résistances R9 à R14 et R21 à R25. La sortie du premier convertisseur numérique/analogique est reliée à la première entrée de l'amplificateur différentiel DA à travers FN, tandis que la sortie du second convertisseur numérique/analogique est reliée à la meme entrée de DA par les résistances R8, R7 et R6 montées en série et FN. Les points communs de R8, R7 et R7, R6 sont reliés respectivement au potentiel de +5 V (eb = 1) et de masse (eb = O). La valeur des résistances R2 à R13 est de 33 kilo-ohms tandis que celle de Rl,R14 et R17 à R25 est de 68 kilo-ohms. Il faut noter que le récepteur comporte également un circuit de détection de trame (non montré) qui est relié à diverses sorties des circuits indiqués ci-dessus. Comme on l'a déaà mentionné, l'émetteur est prévu pour convertir un train d'ebs de fréquence 60 kHz en un train d'ebs intermédiaire de fréquence 64 kHz en insérant des ebs de justification, tandis que le récepteur est prévu pour restaurer le train d'ebs entrant à partir du train intermédiaire en supprimant ces ebs de justification. Dans l'exemple de réalisation décrit, on utilise un procédé de justification positif/négatif. Si l'on considère maintenant l'émetteur, le train entrant DA60 fourni par LIC est inscrit dans le registre 1 décalage SR au débit numérique 60 keb/s et est délivré à la sortie d'un étage de ce registre SR et donc également à la sortie L de DMC1 à travers lequel le circuit RC1 choisit ledit étage. Le train d'éléments binaires est appliqué à l'entrez de données D de la bascule DF à travers le circuit logique LC5 et est inscrit dans la bascule au débit numérique de 64 keb/s. On a ainsi le train intermédiaire délivré à la sortie de ltémetteur. Il est clair que pour avoir un fonctionnement correct les éléments binaires inscrits successivement dans le registre à décalage SR et donc dans la mémoire tampon comprenant SR, DMC1 et LC5 doivent être successivement inscrits dans la bascule DF ou, sous une autre forme, lus successivement à la sortie de cette mémoire tampon. Cependant, selon l'état du circuit de registre RC1, les temps d'attente s'écoulant entre les instants auxquels les ebs successifs sont inscrits dans la mémoire tampon et les instants correspondants auxquels ils sont lus décroissent régulièrement étant donné la différence de fréquence entre 60 kHz et 64 kHz. En conséquence, il existe un risque de double lecture d'un meme élément binaire.Pour éviter cette erreur, le temps d'attente entre les instants d'écriture et de lecture est vérifié d'une manière continue et, quand il atteint la valeur critique d'environ la moitié de la période d'un élément binaire, les instants d'écriture sont avancés d'un temps égal à cette demi-période en diminuant de 1 la valeur emmagasinée dans le circuit de registre RC1 qui enregistre ainsi ltévolution du temps d'attente.Donc ltétat de RC1 constitue une mesure de ce temps d'attente ou, autrement dit, RC1 prend note de ce temps d'attente. I1 est bien évident que l'on ne peut pas continuer à procéder de cette manière car la capacité du registre RC1 n'est pas infinie et il faut donc ajouter des ebs supplémentaires ou ebs de remplissage dans le train intermédiaire et, plus particulièrement, dans chaque seizième intervalle de temps du train pour compenser par un intervalle de temps la réduction d'un intervalle de temps du temps d'attente.En fait, quand les débits numériques des trains entrant et intermédiaire sont exactement égaux à leurs valeurs nominales, leur rapport est strictement égal à 1156 si bien que cette réduction d'un intervalle de temps du train intermédiaire est à faire chaque fois que 16 intervalles se sont écoulés. Cette compensation est obtenue en augmentant la valeur enregistrée dans RC1 de 2 car ceci a pour effet de retarder les instants d'écriture des éléments binaires d'un intervalle dans la mémoire tampon. L'insertion des éléments binaires de remplissage compenserait la variation de temps d'attente si les débits numériques des trains entrant et intermédiaire étaient égaux à leurs valeurs nominales. Malheureusement, au moins l'un d'entre eux dévie généralement de cette valeur nominale si bien que la variation du temps d'attente ne sera pas complètement compensée par l'insertion des éléments binaires de remplissage. Plus particulièrement, si le débit du train entrant à 60 keb/s est inférieur à 16 du débit du train 16 intermédiaire à 64 keb/s, il est clair que le temps d'attente qui s'écoule entre les moments d'écriture et de lecture d'un élément binaire dans la mémoire tampon SR, DMC1, LC5 décroitra plus rapidement que dans le cas où les deux débits sont égaux à leurs valeurs nominales.La transmission des 15 ebs d'information et d'un eb de remplissage devra donc de temps en temps etre interrompue par une série de 14 ebs d'information et de deux ebs supplé- mentaires, c'est-à-dire par deux ebs de justification positive pôur augmenter le temps d'attente de deux intervalles de temps. Au contraire, si le débit à 60 keb/s est plus rapide que -6 du débit à 64 keb/s, le temps d'attente 16 s'écoulant entre l'écriture et la lecture d'un élément binaire dans la mémoire tampon décroîtra plus lentement que dans le cas où les deux débits sont égaux à leurs valeurs nominales. Donc, la transmission de la série des 15 ebs d'information et d'un eb de remplissage devra etre interrompue de temps en temps par une série de 16 ebs d'information pour réduire le temps d'attente de deux intervalles de temps.Dans ce cas l'eb original d'information et l'eb de remplissage qui est maintenant utilisé comme eb d'information peuvent etre considérés comme des ebs de justification négative. Comme on l'a déjà vu, ce dernier procédé de justification introduit une gigue de temps d'attente à fréquence basse dans le train intermédiaire à la sortie de l'émetteur. En fait, ce procédé de justification ou de remplissage n'est réalisé qu'en fonction du fait qu'au moins un des débits numériques des signaux de lecture et d'écriture s'écarte de 60 keb/s ou de 64 keb/s et, comme cette déviation doit être faible pour etre acceptable, la fréquence du procédé de justification est en conséquence basse. Cela veut dire que, dans la majorité des cas, aucune justification n'a lieu, si bien que le seizième eb de chaque série de 16 ebs transmis est un eb de remplissage ordinaire. Ainsi, on a trois types de compensation de temps d'attente : justification négative, pas de justification du tout et justification positive.Cependant, on peut se dispenser du cas d'aucune justification si l'on observe que l'effet de deux procédés de justification opposés est le meme que celui qui résulte de pas de justification du tout, Ainsi, on est conduit à une compensation de temps d'attente utilisant un procédé de justification positive/négative dans lequel les fonctions de justification positive et négative sont normalement alternées et dans lequel cette alternance est de temps en temps interrompue par deux procédés consécutifs de justification positive ou négative, pour compenser le fait qu'au moins l'un des débits à dévié de sa valeur nominale. Comme on le verra dans la suite, cette alternance et cette interruption de l'alternance sont automatiquement obtenues quand on mesure régulièrement le temps d'attente auquel un train est soumis dans la mémoire tampon par rapport à une valeur prédéterminée du temps d'attente et quand le temps d'attente ainsi mesuré est trouvé soit trop grand (positif) ou trop petit (négatif), une opération de justification négative ou positive est réalisée. La mise en oeuvre pratique du procédé de justification positive/ négative, indiqué ci-dessus, nécessite d'avoir un format de trame dans lequel les positions des ebs de remplissage et de justification sont définis d'une manière non ambiguë. A cet effet, le format de trame du train de sortie à 64 keb/s comprend 16 groupes Gî I G16, dont chacun comprend M6 intervalles de temps D1 à D16. Les seizièmes intervalles de temps D16 des groupes G1 à G15 sont utilisés pour emmagasiner les bits de remplissage, tandis que le quinzième et le seizième intervalle de temps D15 et D16 du groupe G16 sont utilisés pour emmagasiner les deux ebs de justification nécessaires pour la justification positive et négative.Les huit ebs de remplissage emmagasinés dans les intervalles de temps D16 des groupes G1 à G7 et G8 des trames impaires sont les ebs formant un code de trame principal 1101100 et l'eb RPO du temps d'attente mesuré ou du décalage de phase RP5, RP4, RP3, RP2, RP1, RP0, RP-1, tandis que les huit ebs de remplissage emmagasinés dans les intervalles de temps des groupes G1 à G7 et G8 des trames paires sont les ebs formant un code de trame auxiliaire 0010000 et l'eb RP0. Finalement, les huit ebs de remplissage emmagasinés dans les intervalles de temps D16 des groupes G8 à G16 de toutes les trames sont RP5, RP5, RP5, RP4, RP3, RP2, RP1 et l'eb 0. Les figures 6 à 9 servent à illustrer quelques uns des aspects mentionnes ci-dessus. La figure 6 montre comment le temps d'attente stécoulant entre les instants auxquels 15 ebs successifs sont écrits dans la mémoire tampon SR, DMC1, LC5, DF à 60 keb/s, et les instants auxquels ils sont lus dans la mémoire à 64 keb/s décroSt pendant un temps égal à 16 intervalles de temps Dl à D16 de ce train de sortie. Dans l'exemple décrit on suppose que les fréquences de 60 kHz et 64 kHz sont toutes deux égales à leurs valeurs nominales, si bien que la décroissance du temps d'attente est exactement égale à un intervalle de temps, ce qui correspond à un déphasage de 2w. La figure 7 montre comment le temps d'attente varie pendant la transmission des ebs de chacun des groupes G1 à G16 d'une trame, les fréquences étant encore supposées à leurs valeurs nominales. Si l'on trace une courbe représentant l'évolution dans le temps du temps d'attente pendant les trames successives, c'est-à-dire sans montrer la structure détaillée en dent de scie comme à la figure 7, dans le cas où les débits binaires sont égaux a' leurs valeurs nominales, il apparat clair ment que les impulsions constituant cette courbe auront toutes la même hauteur c'est-à-dire représentent la meme valeur du temps d'attente. Il n'en est pas ainsi quand l'un de ces débits binaires dévie de sa valeur nominale comme le montrent les figures 8 et 9. Il apparat ainsi que la vitesse à laquelle le temps d'attente varie décroSt quand la déviation de fréquence décrolt, et comme cette déviation doit erre assez faible pour être acceptable, la variation du temps d'attente est évidemment assez lente. Les figures 8 et 9 représentent ltévolution dans le temps de la valeur moyenne du déphasage pendant les trames successives F1 à F18, c'est-à- dire sans montrer la structure détaillée en dents de scie dans les trames, quand le débit binaire à 60 keb/s est soit plus lent ou plus rapide que 16 de la 16 valeur du débit binaire à 64 keb/s. Par valeur moyenne, on entend la valeur mesurée par rapport à une valeur prédéterminée représentée par l'axe des abscisses x - x. Le critère de justification appliqué est le suivant.Le temps d'attente est mesuré périodiquement (point indiqué par des cercles et des croix) par rapport à la valeur prédéterminée du temps d'attente, et chaque fois que ce temps d'attente moyen mesuré est trouvé positif (c'est-à-dire trop grand) ou négatif (c'est-à-dire trop petit), une opération de compensation par justification négative ou positive est exécutée. Par exemple, au point G4 de la trame F1, la valeur moyenne mesurée du temps d'attente g4 est négative et il en résulte donc une opération de justification positive à la fin de cette trame. Au point G '4 de la trame F2, la valeur moyenne du temps mesuré du temps d'attente '4 est positive et il en résulte donc une opération de justification négative à la fin de cette trame.Comme la valeur moyenne du temps d'attente ainsi mesurée décroSt lentement (figure 8) ou augmente lentement (figure 9) au lieu de rester constante comme dans le cas où les deux débits binaires sont égaux à leurs valeurs nominales, les opérations alternatives de justification positive et négative doivent etre interrompues. Ainsi, pour les deux points de mesure successifs G'l4 de F5 et G"'4 de F6, figure 8, les valeurs moyennes mesurées des temps d'attente 9"4 et g' "4 sont toutes les deux négatives si bien qu'ils sont tous les deux suivis d'un procédé de justification positive à la fin des trames F5 et F6. Inversement, à la figure 9, deux opérations de justification négative sont exécutées à la fin des trames F15 et F16 car les valeurs moyennes mesurées des temps d'attente pendant ces trames se trouvent etre toutes les deux positives. Il est clair que la fréquence de telles doubles opérations successives de justification dans le même sens décroît quand la vitesse de variation du temps d'attente décroît. Comme cette vitesse est lente, la variation du temps d'attente comporte une gigue de temps d'attente à fréquence basse qui résulte de la déviation de fréquence mentionnée ci-dessus. Cette gigue apparaît dans le train intermédiaire d'ebs à la sortie de I'émetteur et, sans compensation,elleapparaitrait également dans le train de sortie du récepteur comme on va le voir. Donc pour permettre la compensation de cette gigue dans le récepteur, les valeurs moyennes mesurées du temps d'attente, qui comprennent cette gigue, sont transmises régulièrement sous la forme d'ebs de remplissage pendant 16 intervalles de temps D16 du train intermédiaire. Les ebs de code de trame mentionnés ci-dessus sont également transmis comme ebs de remplissage pendant les intervalles de temps D16. Pour cette raison, le circuit de registre RC2 fournit chaque valeur moyenne mesurée du temps d'attente sous la forme codée RP5, RP4, RP3, RP2, RPO, RP-1 alors que le circuit logique LC4 fournit un signal AI qui peut etre représenté par la fonction Booléenne AI # (Co.02 + Co.03) B3 + B3O4 dans laquelle Co # 0 pour les trames impaires F1, F3, ...; Co E 1 pour les trames paires F2, F4, ...; B3 2 O pour les groupes G1 à G8 B3 # 1 pour les groupes G9 à G16 ;; 02, 03, 04 indiquent les signaux apparaissant successivement sur les sorties de même nom des circuits multiplexeurs DMC2, DMC3, DMC4. Ces signaux 02, 03, 04 sont constitués chacun par huit impulsions ayant chacune une durée de 16 intervalles de temps et ayant les memes valeurs que les bes de code de trame principale 0011011 et l'eb RPO, que les ebs de code de trame auxiliaire 0000100 et lteb-RPO, et que les ebs RP1, RP2, RP3, RP4, RP5, RP5, RP5 et -O, respectivement. L'eb RP5 mentionné ci-dessus est un eb de signe qui indique si l'on doit exécuter une opération de justification positive (RP5 2 O) ou négative (RP5 2 1), cette opération nécessitant l'insertion des ebs de justification négative ou positive dans les intervalles de temps D15 et D16 du groupe G16. Donc, la valeur de RP5 est utilisée dans le circuit logique LC3 pour calculer la fonction Booléenne d'un signal AD' qui commande l'inser tion des ebs de remplissage et des ebs de justification. AD' peut etre représenté par la fonction Booléenne : AD' # D16.G16 + RP5 (D15 + D16) .G16 ou D16 # 1 pour l'intervalle de temps D16 dans chacun des groupes G1 à G16. D15 + D16 E 1 pour les intervalles de temps D15 et D16 de chacun des groupes G1 à G16 G16 E 1 pour les intervalles de temps D15 et D16 du groupe G16 ; RP5 E O pour une justification positive de manière que AD' soit représenté comme indique la figure 10 ; RP5 # 0 pour une justification négative de manière que AD' soit représenté comme l'indique la figure 11. Dans le circuit LC5, le train L est combiné avec l'information auxiliaire AI en fonction de la valeur binaire du signal de commande AD' pour obtenir le train 05 à la sortie de meme nom de LC5. Ce train 05 peut être représenté par la fonction Booléenne 05 # AD' . L + AD' . AI avec AD' # D16.G16 + RP5 (D15 + D16) G16 En conséquence, quand AD' # 0, c'est-à-dire pour les intervalles de temps D1 à D15 des groupes GI à G15 et pour les intervalles de temps D15 et D16 du groupe G16 dans le cas où RP5 2 O (justification négative), le train de sortie L apparat à la sortie 05 de LC5. En fait, dans ce cas, 05 E L.Au contraire, quand AD' E 1, c'est-à-dire pour les intervalles de temps D16 des groupes G1 à G15 et pour les intervalles D15 et D16 du groupe G16 dans le cas où RP5 E 1 (justification positive), le code de trame principal (pour les trames impaires pour lesquelles Co E O) ou le code de trame auxiliaire pour les trames paires (Co E 1), la valeur moyenne ci-dessus du temps d'attente et lteb O apparaissent successivement à la sortie 05 de LC5. En fait, dans ce cas, 05 E 02 + 04 pour les trames impaires et 05 E 03 + 04 pour les trames paires. On va maintenant décrire successivement comment le circuit RC1 prend note de la variation du temps d'attente et comment le contenu de RC1 est utilisé pour mesurer la valeur moyenne du temps d'attente. On se réfèrera particulièrement aux figures 1 et 12 à 14. On va d'abord décrire comment le temps d'attente variable est réglé d'une manière régulière pour obtenir un fonctionnement correct de ltémetteur et comment le circuit de registre RC1 prend note de ce temps d'attente auquel le train entrant est soumis dans la mémoire tampon SR, DMC1, LC5. En se référant aux figures 1 et 12, on suppose que le registre à décalage SC1 est initialement en position 3 (CN2 E O, CN1 E i, ONO E O) si bien que le circuit multiplexeur numérique DMC1 connecte la sortie Q de la bascule DS3 (non montrée) du registre à décalage SR à la sortie L.Pour détecter comment évolue le temps d'attente entre les instants d'écriture du train entrant dans la mémoire tampon SR, DMC1, LC5 et les instants de lecture de ce train dans cette mémoire, on compare les phases dtimpulsion d'horloge C64 et c60 (quand RC1 est dans une position pour laquelle ONo E O) ou de c64 et c60 (quand ONo E 1), cette comparaison étant effectuée d'une manière continue, car quand ONo E O et ONo E 1, le train L est appliqué à la bascule DS par les trains d'impulsions d'horloge c60 ou c60.Comme dans le cas étudié ONo E 0, quand les impulsions 1 de c60 et c64 coincident par exemple partiellement, cela indique une réduction du temps d'attente égale à la moitié d'une période d'élément binaire et cette réduction peut entraîner le risque de lire deux fois l'eb n. Cependant, à cause de cette colncidence, la bascule DH passe à son état 1 dans lequel sa sortie Q, H, est activée temporairement. Cette bascule est remise à zéro quand le signal de remise à zéro V E H.c64 est activé temporairement au bord avant de l'impulsion 2 de c64. Dès que H E 1 et quand on a, par exemple, AD' E O pendant l'intervalle de temps ou le temps d'attente critique est- détecté, le circuit logique L02 délivre les signaux de sortie Z E 1, Y E 1, X E O si bien que le nombre ZYX ayant pour valeur binaire 110 et pour valeur décimale~6 apparat à la sortie du circuit logique LC2 et est appliqué à l'additionneur ADC1. Dans ce circuit, on ajoute le nombre 110 au nombre binaire CN2, CN1, ONO en mémoire dans le circuit de registre RC1, en négligeant ici un élément binaire de report possible. Comme ZYX a la valeur décimale 6 et que le registre RC1 peut compter de O à 7, l'addition de la valeur 6 au contenu de ce registre en négligeant la retenue, revient à soustraire la valeur 1 de ce contenu.Les ebs constituant P2, Pl et PO de la somme obtenue sont délivrés sur les sorties de meme nom de l'additionneur ADC1 et sont appliqués aux entrées D des bascules DRC2, DRC1 et DRCO du circuit de registre RC1. Donc, la valeur enregistrée dans le registre RC1 a été réduite de 1, par exemple de la position 3 à la position 2, au moment du bord avant de l'impulsion 2 de c64. Il en résulte que DMC1 connecte la sortie S2 du registre à décalage SR à la sortie L si bien que la commande de la bascule DH passe de c60 à c60.Corme le montre la figure 12, il en résulte que lteb n+l apparat en avance d'une demi-période d'élément binaire par rapport à la normale å la sortie L de DMC1, si bien que le danger de double lecture de l'ab n n'existe plus. Les ebs n-l, n, ... sont entrés dans la bascule DF au moment du bord avant du train d'impulsions d'horloge c64 et sont délivrés à la sortie comme indiqué. Comme la réduction détectée d'une demi-période d'élément binaire du temps d'attente a été enregistrée dans RC1, on peut dire que RC1 a pris note de la variation du temps d'attente. Il faut noter que la détection d'un temps dtattente critique d'une demi-période d'élément binaire, comme on vient de le voir, survient chaque fois que huit intervalles de temps sont passés et quand les débits binaires à 60 keb/s et 64 keb/s sont tous les deux égaux à leurs valeurs nominales. Cependant, quand cela n'est pas le cas, il est clair que cette détection peut arriver plus rapidement ou plus lentement. Dans l'exemple ci-dessus, on a considéré le cas où un temps d'attente critique d'une demi-période d'élément est détecté (H E 1) pendant un intervalle de temps où AD' E O. I1 peut cependant arriver que l'on ait simultanément AD' E 1 et H E O ou AD' E 1 et H E 1. Comme on l'a décrit cidessus, quand H E 1 le temps d'attente enregistré dans RC1 doit etre réduit d'une unité.Quand ADT E 1, un eb de remplissage ou un eb de justification doit etre inséré dans le train de sortie et comme cette insertion a introduit une augmentation du temps d'attente d'une période d'élément binaire, il est clair que dans ce cas le contenu de RC1 doit etre accru de deux unités. Donc, quand on a simultanément AD' E 1 et H E O ou AD' E 1 et H E 1 le contenu de RC1 doit etre réduit de deux unités ou une unité. Ces cas seront décrits en détail dans la suite. Si l'on se réfère principalement à la figure 13, on considère le cas où un eb de remplissage ou de justification, par exemple l'eb de remplissage RP3, doit etre inséré dans l'intervalle de temps D16 du groupe Gll du train intermédiaire, en supposant qu'aucun déphasage critique n'est détecté pendant cet intervalle de temps, c 'est-à-dire H E 0. Pendant cet intervalle de temps, on a AI E 04 E RP3 car B3 E 1 et DMC4 est dans la position 2, tandis que AD' E 1 car D16 E 1 et G16 E O. Donc, cet intervalle D16 démarre au bord avant de l'impulsion 2 du train d'impulsions d'horloge c64 et se termine au bord avant de l'impulsion 3 de c64.Pendant cet intervalle de temps D16, le circuit logique LC2 délivre ainsi les signaux Z E 0, Y E 1, X r O si bien que le nombre ZYX de valeur binaire 010 et de valeur décimale 2 est appliqué à l'additionneur ADC1. Dans l'additionneur ADC1, ce nombre ZYX est ajouté au nombre binaire CN2, CN1, ONO en mémoire dans le circuit de registre RC1, encore en négligeant un report possible. Il en résulte que le nombre enregistré dans le circuit RC1 augmente de 2 au départ de l'impulsion 3 du train c64, ce qui est nécessaire. Cela veut dire que le circuit de registre RC1, par exemple initialement en position 2, est maintenant passé en position 4 si bien que DMC1 connecte ainsi l'impulsion S4 à la sortie L.En conséquence les ebs n-1, n, n+1 et encore n et n+1 apparaissent successivement dans le train L à la sortie L de DMC1. Ces ebs et lteb RP3 E O ou 1 sont appliqués à la bascule DF par le train d'horloge c64 si bien que dans le train intermédiaire à la sortie de l'émetteur l'eb RP3 apparat entre les ebs n-l et n. Cela veut dire que le temps d'attente de lteb n et donc des ebs suivants a été augmenté d'une période d'un élément binaire. Il faut noter que les opérations que l'on vient de décrire se retrouvent chaque fois aucun eb de remplissage ou qu'un eb de justification doit etre inséré dans le train intermédiaire et que l'on ne détecte pas simultanément un temps d'attente critique. Au contraire, quand on détecte un temps d'attente critique pendant un intervalle de temps où un eb de remplissage ou de justification doit être inséré dans le train intermédiaire, on exécute les opérations suivantes en se référant maintenant encore à la figure 12 et en supposant que AI E RP3 pendant l'intervalle de temps délimité par le bord avant des impulsions 1 et 2 de c64. Comme AD' E 1 et H E 1, le circuit logique LC2 délivre les signaux de sortie Z E O, Y E O et X E 1 si bien que le nombre correspondant ZYX de valeur binaire 001 est appliqué au circuit additionneur ADC1 où il est ajouté au nombre binaire CN2, CN1, ONO en mémoire dans le circuit de registre RC1 en négligeant encore un report éventuel. Comme ZYX a la valeur décimale 1, on ajoute un 1 au nombre enregistré dans le circuit RC1 et la somme résultante est inscrite dans ce registre par les sorties P2, P1 et PO. Donc le circuit de registre RC1 qui était initialement à ltétat 3, figure 12, passe en position 4 si bien que maintenant DMC1 connecte I'entrée S4 à sa sortie L. Bien que cela ne soit pas explicitement montré à la figure 12, il est clair que la transition de la position 3 à la position 4 arrive au même moment que la transition entre les positions 3 et 2 du registre, dans l'exemple de la figure 12, les ebs n-2 n-l, n-1 et n apparaissent successivement à la sortie L de DMC1. Ces ebs et l'ab RP3 E O sont appliqués à la bascule DF par le train d'impulsions d'horloge c64, si bien que dans le train intermédiaire à la sortie de ltémetteur, l'ab RP3 apparait entre les ebs n-2 (non montré) et n-l, les ebs n-1, n, etc. apparaissant dans le train L un demi intervalle- de temps avant le moment normal. On peut également considérer un autre exemple concernant une opération de justification positive. Dans ce cas, deux ebs de justification doivent être insérés dans les intervalles de temps D15 et D16 du groupe G16. Cela se passe comme suit en se référant à la figure 14. Pendant les intervalles de temps D15 et D16 du groupe G16 étant donné qu'il faut exécuter une justification positive, on a D15 + D16 E 1, G16 = 1 et RP5 E 1 si bien que AD' E 1 pendant D15 et D16. D'autre part, AI E 04 E O pendant G16 et donc également pendant les positions d'éléments binaires D15 et D16 de G16, si bien que les ebs de justification sont tous deux égaux à 0. Etant donné que ADt E 1 et H E 0, Z E O, Y E 1 et X E O si bien que l'additionneur ADC1 ajoute Z à la valeur mise en mémoire dans le circuit de registre RC1 à la fin de chaque intervalle de temps D15 et D16.Il en résulte que le registre RC1 passe de la position 2 à la position 4, puis à la position 6 si bien que le temps d'attente est augmenté de 2 intervalles de temps. En conséquence, les ebs n-1, n, n-1, n, n-l, n apparaissent successivement dans le train L. Ces ebs et les deux ebs de justification O sont appliqués à la bascule DF et apparaissent à la sortie de l'émetteur, comme le montre la figure 1. Dans le cas d'une justification négative, AD' E O pendant les intervalles de temps D15 et D16 du groupe G16 si bien que quand H = O, on a Z E 1, Y E 1, X E 1 et que la valeur en mémoire dans RC1 n'est pas modifiée. D'après les exemples décrits ci-dessus, il résulte que RC1 prend note de ltévolution du temps d'attente étant donne - qu'il compte en avant de deux unités quand on insère un eb de remplissage ou de justification dans le train intermédiaire, - qutil compte en arrière d'une unité quand un temps d'attente critique dtune demi-période d'eelement binaire est détectée, - qu'il compte en avant d'une unité quand on insère un eb de remplissage ou de justification dans le train intermédiaire et que simultanément on détecte un temps d'attente critique. En tenant compte de ce qui vient d'être indiqué, on va maintenant se référer à la figure 15 qui représente en détail ltévolution du temps d'attente ou du déphasage pendant un intervalle de temps représenté schématiquement par un petit rond ou une croix dans les figures 8 et 9. Autrement dit, la figure 15 montre ltévolution du temps d'attente pendant un intervalle de temps couvrant les intervalles de temps D1 à D16 du groupe G4.En abscisse et en ordonnée, chaque unité représente un temps d'attente d'une demi-periode d'éléments binaires ou un déphasage correspondant de ir radians bien que l'on utilise deux échelles différentes, Les courbes en dents de scie A' B' E' F' et A" B" E" F" représentent les exemples de variations réelles du temps d'attente tandis que les courbes rectangulaires ABCDEF et AGHIJKELMN montrent comment kcl prend note de ces variations. Comme chaque unité en ordonnée représente un temps d'attente d'une demi-période d'élément binaire, elle représente également une position de RC1.Ces positions sont indiquées par rapport à une référence O (axe des ordonnées de gauche) et à une référence égale à 3,5 (axe des ordonnées de droite) qui représente la position centrale (fictive) de RC1. Cette position centrale correspond à l'axe x-x des figures 8 et 9. Si l'on considère d'abord la courbe en dents de scie A'B'E'F' et la courbe rectangulaire A B C D E F, il faut noter que la variation totale du temps d'attente représentée par cette courbe en dents de scie est égale à un intervalle de temps quand les fréquences de 60 kHz et 64 kHz sont égales à leurs valeurs nominales, mais diffère légèrement d'un intervalle de temps quand au moins une des ces fréquences dévie par rapport à sa valeur nominale. Cependant, cette différence n'est pas visible sur le dessin. Comme on l'a décrit ci-dessus, RC1 prend note de ltévolution du temps d'attente et, quand on détecte un temps d'attente critique pendant des intervalles de temps successifs, D16, D1 et D16, la position de RC1 varie comme le montre la courbe rectangulaire A B C D E F.Dans cette courbe - AB indique que RC1 passe de la position 2 à la position 3 à la fin de l'intervalle D16 comme on vient de le montrer en relation avec la figure 12 dans le cas où AD ~ 1 et H = 1 , - BC indique que RC1 reste en position 3 car on ne détecte pas de temps d'attente critique - CD indique que RC1 passe de la position 3 à la position 2 à la fin de l'intervalle D8 car on a détecté un temps d'attente critique égal à la moitié d'une période d'élément binaire pendant cet intervalle de temps D8, comme on l'a vu en relation avec la figure 12. Ainsi, RC1 prend exactement note de cette variation du temps d'attente - DE indique que RC1 reste en position - EF indique que RC1 passe de la position 3 à la fin de l'intervalle D16 de la même manière qu'à la fin de l'intervalle D16 précédent (segment AB). Comme RC1 tient exactement compte de la variation du temps d'attente, comme on l'a montré, les deux courbes A' B' E' F' et A B C D E F ont les mêmes surfaces au-dessous d'elles et représentent donc la même valeur moyenne du temps d'attente. Cette valeur moyenne est indiquée par à qui correspond par exemple à a de la figure 8. Comme on l'a déjà expliqué en relation avec les figures 8 et 9, cette valeur moyenne varie quand au moins une des fréquences à 60 kHz et 64 kHz n'est pas égale à sa valeur nominale. Par exemple, la courbe en dents de scie A" B" E" F" représente une variation du temps d'attente ayant pour valeur moyenne a'. Ici on suppose que la différence entre a et a' est égale à 16 de période d'élément binaire.Ainsi la détection du temps d'attente critique survient à la fin des périodes d'élément binaire D1, D9 et Dl,et RC1 tient compte des variations du temps d'attente en faisant varier position représentée par la courbe rectangulaire AGHIJKELMN, dans laquelle - AG indique que RC1 passe de la position 2 à la position 4 à la fin de l'intervalle D16, comme on l'a décrit en référence avec la figure 13 dans le cas où AD' = 1 et H E O ;; - GH indique que RC1 reste en position 4 - HI indique que RC1 passe de la position 4 à la position 3 à la fin de l'intervalle D1 étant donné la détection d'un déphasage critique, comme on l'a décrit en référence avec la figure 12 - IJ indique que RC1 reste en position 3 - JK indique que RC1 passe de la position 3 à la position 2 à la fin de l'intervalle D9 en raison d'un déphasage critique, comme on l'a décrit en relation avec la figure 12 - KE indique que RC1 reste en position 2 - EL indique que RC1 passe de la position 2 à la position 4 à la fin de l'intervalle D10, de la même manière que pour la ligne AG - LH indique que RC1 reste en position 4 - MN indique que RC1 passe de la position 4 à la position 3, de manière identique à la ligne HI. Comme la surface de B'B" E"E' est égale à celle de la somme de BGHI et DCJK qui ont toutes deux une surface unité, les deux courbes A" B" E" F" et AGHIJKEL définissent les memes surfaces au-dessous d'elles et représentent donc la même valeur moyenne a' du temps d'attente. Il résulte de ce qui précède que l'on peut obtenir une mesure de la valeur moyenne du temps d'attente en mesurant la valeur de la surface qui se trouve sous la courbe représentant les positions du registre RC1. Il résulte de la figure 15 que, quand cette valeur moyenne varie de 1,5 à 5,5 par bonds de È d'intervalle de temps, la surface sous les courbes varie de 16 -32 à +32 unités par bonds de deux unités de surface. Par exemple on a RC1 (ROi) -3,5 Surfaces 1,5 -2 -32 2,5 -1 -16 3,5 0 0 4,5 +1 +16 5,5 +2 +32 D'après ce tableau on peut noter que la valeur moyenne du temps d'attente ne peut etre que temporairement inférieure àl,5 ou supérieure à 5,5. Autrement dit, la déviation de cette valeur moyenne par rapport à la valeur centrale de 3,5 mesurée, comme on l'a décrit en relation avec les figures 8 et 9, ne peut qu'etre temporairement inférieure à -2 ou plus grande que +2, si bien que RC1 ne peut passer que temporairement à ses positions extrêmes O et 7. En fait, quand la valeur moyenne mesurée est, par exemple, supérieure à +2, on exécute un processus de justification négative comme on l'a expliqué en relation avec les figures 8 et 9. Il en résulte qu'à la prochaine mesure de la valeur moyenne on la trouve un peu supérieure à O et qu'il faut exécuter une autre justification négative pour amener le temps d'attente mesuré à une valeur quelque peu supérieure à -2.A partir de ce moment on reprend alternativement les opérations de justification négative et positive et la valeur moyenne du temps d'attente varie entre -2 et 0, toutefois ces limites peuvent encore etre déphases en avant ou en arrière suivant la déviation de l'une des fréquences par rapport à sa valeur nominale. Si l'on se réfère à nouveau aux figures 1 à 3, on va maintenant décrire en détail comment on mesure et on calcule la valeur moyenne du temps d'attente pendant chaque intervalle de temps G4 pour obtenir une mesure de la gigue de temps d'attente à fréquence basse mentionnée ci-dessus. La valeur moyenne de temps d'attente est mesurée en particulier en calculant pour chacun des intervalles de temps du groupe G4, la variation de la position du registre RC1 par rapport à sa position centrale de 3,5 et en faisant à chaque fois la somme cumulée de la différence obtenue et du contenu du registre RC2 qui est préréglé à la valeur de 31,5 afin de ne pouvoir traiter que des valeurs positives et de n'avoir aucun élément binaire de valeur 64.En fait, comme on l'a~décrit en relation avec la figure 15 la somme cumulée des variations peut prendre l'une quelconque des valeurs allant de -32 à 32 en passant par 0, par bonds de 2 si bien que la somme cumulée totale de la dernière valeur est 31,5 et peut prendre l'une quelconque des valeurs de -0,5 à 63,5 ou en acceptant une petite erreur-de O à 63,5. Le critère de justification donné en relation avec les figures 8 et 9 peut donc etre formulé comme suit : quand une somme cumulée en mémoire dans le registre RC2 - est au moins égale à 32, cela indique que la valeur moyenne du temps d'attente est trop élevée puisqu'elle est supérieure à celle correspondant à la valeur centrale du circuit de registre RC1 (représenté par l'axe x-x des figures 8 et 9).En conséquence, il faudra réduire ce temps moyen d'attente par une opération de justification négative - est inférieur à 32, ce qui indique que la valeur moyenne du temps d'attente est trop faible et qu'une opération de justification positive peut être entreprise pour augmenter le temps moyen d'attente ; - descend exceptionnellement au-dessous de 0 ou augmente exceptionnellement au-dessus de 64, il faut inscrire un O et un 64 dans RC1. Quand le résultat cumulé est représenté par la valeur binaire RP5, RP4, RP3, RP2, RP1, RPO, RP-1, il est clair que le critère de justification ci-dessus peut etre traduit de la manière suivante : RP5 # 0 : justification négative. Dans ce cas, des ebs d'information sont transmis pendant les intervalles de temps D15 et D16 du groupe G16 par AD' = O i = 1 : justification positive, Dans ce cas deux des ebs de justification de valeur 0 sont transmis dans les intervalles Dl5 et D16 du groupe G16 car AD' # 1. Dans le détail, les mesures ci-dessus sont réalisées comme suit. Pendant les intervalles de temps Dl5 et D16 du groupe G1 de chaque trame, le circuit logique LC3 (figure 3) délivre un signal de sortie P qui peut etre représenté par la fonction Booléenne : P # (D15 + D16) . G1 # 1 ainsi que les signaux de sortie P + R # P + S # P puisque R # S # 0, car G4 # 0. En conséquence, les bascules DR4, DR3, DR2, DR1, DR0 et DR-1 du circuit de registre RC2 (figure 2), sont à ltétat 1 si bien que le code binaire de valeur décimale 31,5 est mis en mémoire dans ce circuit de registre si l'on attribue les puissances de 24, 2 , 2, 2, 20, 2-1 aux bascules DR5 à DR-1. Pendant les intervalles de temps D1 à D16 du groupe G4 de chaque trame, le circuit logique LC3 délivre un signal d'horloge T pour le circuit de registre RC2. Ce signal T peut etre représenté par la fonction Booléenne T E G4c64 E c64 si bien que 1' information appliquée au registre RC2 est entrée dans celui-ci au rythme du train d'impulsions d'horloge c64. En dehors du groupe G4, ceci n'est pas possible car T E 1. L'additionneur ADC2, figure 2, a pour but de calculer pour chacun des intervalles de temps D1 à D16 du groupe G4, la différence entre la valeur du temps d'attente en mémoire dans le registre RC1 et la valeur prédéterminée de 3,5, tandis que l'additionneur ADC3, figure 2, a pour but d'exécuter la somme itérative des valeurs de différence délivrées par ADC2 et de mémoriser le résultat cumulé, chaque fois qu'il est obtenu, dans le registre RC2 qui est préréglé à la valeur 31,5. L'additionneur ADC2 au lieu de calculer la différence entre la valeur en mémoire dans RC1 et 3,5 calcule la somme de cette valeur et de 4,5, cette somme ayant la valeur binaire K3, K2, K1, KO, K-1, ces ebs correspondant aux puissances 2 , 2, 2, 20 et 2-1. L'additionneur ADC3 calcule la somme de la valeur RP5, RP4, RP3, RP2, RP1, RP0, RP-1 en mémoire dans RC2 et la valeur binaire de K3, K3, K3, K2, K1, K0, K-1 et fournit la somme avec les valeurs binaires RP'6, RP'5, RP'4, RP'3, RP'2, RP'1, RP'0, RP'-1.Les ebs RP'5 à RP'-1 de cette somme sont inscrits dans le registre RC2 par le signal d'horloge T. En procédant de cette manière on obtient le résultat correct. En fait, comme ADC2 calcule la somme de la valeur en mémoire dans RC1 et de 4,5, au lieu de la différence entre cette valeur et 3,5, la somme obtenue est trop grande de la valeur 8. Donc, au lieu d'appliquer la valeur binaire K3, K2, K1, K0, K-l à ADC3, on lui applique la valeur binaire K3, K3, K3, K2, K1, KO, K-1. Cela est correct car dans le cas où la somme de valeur binaire K3, K2, K1, KO, K-1, - est supérieure à 8 avec K3 = 1, on soustrait 8 en appliquant K2, K1, KO, K-1 à ADC3 ce qui fournit le résultat correct RP'6, RP'5, RP'4, RP'3, RP'2, RP'1, RP'O, RP'-1. Dans le cas présent la valeur binaire de l'eb RP'6 est normalement égale à 0, donc on inscrit seulement dans RC2 les ebs RP'5 à RP'-1. Cependant, quand ce résultat dépasse exceptionnellement 64 (RP'6 = 1) parce que la valeur moyenne mesurée (figure 15) dépasse 2, le registre RC2 est placé dans une condition où tous ses étages sont à l'état 1 par le signal de commande S E K3.RP'6.G4 .c64 E 1. Cela se passe sur le bord arrière de l'impulsion du train d'impulsions d'horloge c64 qui a servi à emmagasiner dans RC2 la somme fournie par ADC3.A noter que DR-1, DR0 à DR4 et DR5 sont en fait remis au travail par les signaux de commande R + S # S, P + S E S et S; - est inférieure à 8, c'est-à-dire K3 E 0, on ajoute 56 en appliquant à ADC3 la valeur binaire 1, 1, 1, K2, Ki, KO, K-i. Visiblement, dans ce cas, le résultat RP'6, RP'5, RP'4, RP'3, RP'2, RP'1, RP'O, RP'-1 fourni par ADC3 est trop grand de 56 + 8 = 64. L'eb RP'6 a donc généralement la valeur binaire 1 si bien que le résultat correct est obtenu en ignorant simplement RP'6. C'est la raison pour laquelle seuls les ebs RP'5 à RP'-1 sont écrits dans RC2. Cependant, quand exceptionnellement RP'6 # 0 parce que la valeur moyenne mesurée (figure 15) devient inférieure à -2, tous les étages du registre RC2 sont remis à 0 par le signal de commande R # K3.RP'6.G4.c64 # 1.Ceci est effectué au moment du bord arrière de l'impulsion du train d'impulsions d'horloge c64 au moyen de laquelle la somme délivrée par ADC3 a été inscrite dans RC3. Il faut noter que DR-1, DRO à DR4 et DR5 sont en fait mises au travail par les signaux de commande RTS 5 R, P + S E P et S. On va dans la suite considérer le fonctionnement du récepteur décrit ci-dessus en se référant aux figures 4, -5, 16 et 17. Quand un train d'entre IS1, qui est en fait le train inter médiaire de ltémetteur, est appliqué à l'entrée du circuit d'interface de ligne LIC1, ce dernier délivre un train intermédiaire DA64 et les trains d'impulsions d'horloge c64 et c64. Le train DA64 est appliqué au circuit logique LC6, figure 5, au registre RC3 et au registre à décalage SR1 qui, avec DMC5, forme une mémoire tampon. Dans le registre à décalage SR1, chaque eb du train DA64 est écrit par le train d'impulsions d'horloge J délivré par le circuit logique LC7, figure 4, à la vitesse instantanée intermédiaire de 64 keb/s. Le train des ebs est délivré à la sortie L' de DMC5 qui est reliée à l'étage de SR1 choisi par UDC à travers DMC5.Finalement, le train L' est inscrit dans la bascule DFI ou lu de la mémoire tampon SR1, DMC5 au débit binaire de 60 keb/s par le train d'impulsions d'horloge c60 délivré par JK. Pour compter les ebs du train intermédiaire DA64 appliqués au circuit logique LC6, les compteurs BC1, GC1 et FC1 fournissent les impulsions de sortie indiquées. Ces impulsions sont appliquées au circuit logique LC6 qui, en conséquence, fournit les divers signaux de commande indiqués et, plus particulièrement, le signal de commande AD' qui est appliqué au circuit logique LC7 où on l'utilise pour calculer la fonction Booléenne du train J mentionné ci-dessus qui commande le passage du train DA64 dans le registre à décalage SRl.Comme J f AD' (c64.c64' . CS + c64'.CS) où AD' = D16.G16 + RP5.(D15 + D16).G16 les impulsions de remplissage et de justification reçues de l'émetteur pendant les intervalles de temps D16 des groupes G1 à G15 et éventuellement D15 et D16 du groupe G16 ne peuvent entrer dans le registre à décalage SR1 car dans ce cas AD' E O. Le but de l'ensemble des circuits comprenant les bascules DHO et DH1 ainsi que la bascule JKCS est de détecter une valeur critique du temps d'attente s'écoulant entre les moments où les ebs du train intermédiaire sont écrits dans la mémoire tampon SR1, DMC5 au débit binaire de 64 keb/s et les instants où les ebs sont appliqués à la bascule DF1 ou lus dans cette mémoire tampon au débit binaire de 60 keb/s. L'apparition d'un tel temps d'attente critique est alternativement vérifiée par les bascules DHO ou DHl selon l'étant 1 ou O de la bascule JKCS, et l'état de JKCS est inversé après chaque détection d'un temps d'attente ou d'un déphasage critique.En fait - quand CS E 1, la bascule DHO est mise en état de travail car son entrée de remise à zéro RS est alors désactivée. Le déphasage entre les trains d'impulsions d'horloge c64 et c60 est alors mesuré dans cette bascule DHO. Ceci est réalisé car le train intermédiaire DA64 est alors écrit dans le registre à décalage SR1 par le train d'impulsions d'horloge J E c64' qui, comme le montrent les figures 16 et 17, est retardé d'un quart d'intervalle de temps par rapport au train d'impulsions d'horloge c64, - quand CS E 1, la bascule DH1 est mise en état de travail car son entrée de remise à zéro RS est désactivée.Le déphasage entre les trains d'impulsions d'horloge c64 et c60 est alors mesuré dans cette bascule DHl. Ceci est réalisé car le train intermédiaire DA64 est alors écrit dans le registre à décalage SR1 par le train d'impulsions d'horloge de commande J E c64.c64' dont les bords avant sont retardés d'un quart d'intervalle de temps par rapport au train d'impulsions d'horloge c64, comme le montrent les figures 16 et 17. Chaque fois qu'une des bascules DHO et DH1 passe à son état 1 au bord avant d'une impulsion du train d'impulsions d'horloge c60 à la détection d'un temps d'attente critique, la bascule JKCS change d'état au bord arrière de l'impulsion suivante du train d'impulsions d'horloge c64 pour inverser l'étant des sorties CS et CS. Ceci est clairement représenté sur les figures 16 et 17 et décrit en détail ci-après en expliquant comment UDC tient compte du temps d'attente quand on a détecté un temps d'attente critique ou qu'un eb de remplissage ou de justification est appliqué à la mémoire tampon SR1, DUCS. La partie gauche de la figure 16 montre le cas pour lequel AD' E O (aucun eb de remplissage ou de justification n'est reçu). Initialement CS E 1 si bien que le passage du train DA64 dans le registre à décalage SR1 est commande par les bords avant du train d'impulsions d'horloge J E c64.c64'. Ainsi, le contenu des étages DSl, DS2 et DS3 de SR1 évolue de la façon représentée et, comme le compteur/décompteur UDC est supposé initialement en position 2, le train L' est celui représenté sur le dessin. Au moment où l'on a une coincidence entre les impulsions 2 des trains d'impulsions d'horloge c64 et c60, cela indique qu'un temps d'attente trop long ou un déphasage critique a été détecté et que ce temps d'attente doit donc être diminué pour ne pas perdre d'éléments binaires. Cela arrive comme suit étant donné la détection de la coincidence, la bascule DH1 passe à l'état 1 avec sa sortie H activée. Donc la bascule JKCS passe à l'étant 0 avec CS E O au bord avant de l'impulsion suivante du train d'impulsions dthorloge c64.A ce moment, la bascule DH1 passe à son état O car son entrée de remise à zéro RS est alors activée, tandis que la bascule DHO est mise à l'état de travail car son entrée de remise à zéro est désactivée. Comme CS E 1, le passage du train DA64 dans le registre à décalage SR1 est alors commandé par les bords avant des impulsions d'horloge du train J E c64'. Ceci indique que les instants d'écriture dans SR1 sont avancés d'une demi-période d'élément binaire si bien que le temps d'attente est augmente du meme temps.Cependant, pendant que H1 E 1, comme AD' # 0 et CS # 1, LC7 délivre les signaux suivants : UD # AD' # 1 CI # H1.AD' # 0 CL E (H1 + AD')(c64.c64'.CS + c64'.CS) E c64.c64' si bien que le compteur UDC passe de la position 2 à la position 3 au moment où le signal d'horloge CL passe de 0 à 1. Donc il résulte de la variation de commande du décalage dans SR1 et de l'avance de UDC que l'apparition de l'eb n+1 dans le train L' est retardée d'une demi-période d'élément binaire si bien que le temps d'attente est diminué comme il le faut.Ce train L' est échantillonné dans la bascule DF1 au rythme du train d'impulsions d'horloge c60 et est délivré comme train de sortie DA60 à la sortie du récepteur. La partie gauche de la figure 17 montre le cas pour lequel on a AD' E O et initialement CS E O si bien que l'avance du train DA64 dans le registre à décalage SR1 est commandée par les bords avant du train d'impulsions d'horloge J E c64'. Ainsi, le contenu des étages DS1, DS2 et DS3 de SR1 évolue comme l'indique le dessin et, copse le compteur/décompteur UDC est supposé initialement en position 2, le train L' est celui représenté sur le dessin. Au moment d'une coincidence entre les trains c64 et c60, cela indique qu'un temps d'attente trop long ou qu'un déphasage critique est détecté et que le temps d'attente doit donc etre réduit. Cela est réalisé comme suit étant donné la détection de la coincidence, la bascule DHO est mise à ltétat 1 avec sa sortie HO activée. Donc la bascule JKCS passe à son état 1, donc CS E 1, au bord avant de l'impulsion d'horloge suivante du train c64. A ce moment, la bascule DH1 est donc mise au travail car son entrée de remise à zéro RS est désactivée, tandis que la bascule DHO revient à O car son entrée de remise à zéro RS est activée. Comme CS E 1, on a J E c64.c64', si bien que le passage du train DA64 dans le registre à décalage SR1 est alors commandé par les bords avant des impulsions d'horloge du train J, comme indique'. Ainsi, les instants d'écriture dans SR1 sont retardés d'une demi-période d'élément binaire si bien que le temps d'attente est diminué du même temps. Au moment où H0 # 1 et comme H1 # 0, AD' # 0 et CS # 1, LC7 délivre les signaux suivants : UD E AD' E 1 CI E HI.AD' E 0 CL E (H1 + AD') (c64.c64'.CS + c641 . U34 E O si bien que le compteur UDC reste en position 2. Il résulte de ce qui précède que quand on a détecté un temps d'attente critique trop long, celui-ci est diminué d'une demi-période d'élément binaire, mais le compteur UDC ne change de position que si la détection survient quand CS E 1. Donc UDC enregistre une réduction du temps d'attente égale à une période d'élément binaire. Ainsi le compteur UDC tient compte du temps d'attente par bonds correspondant chacun à un intervalle de temps. Les parties droites des figures 16 et 17 montrent les cas où le train d'entrée contient 2 ebs de justification P et Q dans les intervalles de temps D15 et D16 du groupe G16, AD' # 1 pendant ces intervalles de temps. Comme ces ebs ne doivent pas être inscrits dans le registre à décalage SR1, il est clair que de cette manière le temps d'attente des ebs d'information qui suivent ces ebs est normalement réduit de deux intervalles dé temps, cette réduction devant etre enregistrée dansuUDC. Evidemment, si pendant l'un de ces intervalles de temps D15 et D16 on détecte un temps d'attente critique, le compte de UDC devra etre ajusté en conséquence. On va décrire les cas particuliers en relation avec les figures 16 et 17. Si l'on se réfère d'abord particulièrement à la partie droite de la figure 16, on y voit comment pendant l'intervalle D15 où AD' = 1, on détecte un temps d'attente critique trop long, CS étant initialement égal à 1, Après cette détection, la bascule DH passe à son état 1 si bien que LC7 fournit alors les signaux suivants : UD # AD' # 0 CI # H1.AD' # 1 CL E c64.c64' En conséquence, le compteur UDC reste dans la position 2. Cependant, au moment où la bascule DH1 est remise à zéro avec H1 = O et où la bascule JKCS passe à son état zéro avec CS E 0, LC7 délivre les- signaux suivants UD E AD' E O CI E H1.AD' E O CL E c64' si bien que le compteur UDC passe de la position 3à la position 2 au moment où le signal d'horloge CL passe de O à 1.Ainsi le temps d'attente est augmenté d'un intervalle de temps pour tenir compte de la réduction du temps d'attente U de 2 intervalles de temps entraînée par la présence des ebs P et Q et du fait qu'un temps d'attente critique est détecté avec initialement CS E 1 (dans ce cas on enregistre normalement une augmentation du temps d'attente d'un intervalle de temps). En se référant maintenant à la partie droite de la figure 17, on y voit comment pendant l'intervalle D15 avec AD' E 1, on détecte un temps d'attente critique quand CS est initialement à 0. Après cette détection, la bascule DHO passe à son état 1, si bien que LC7 délivre alors les signaux suivants UD E AD' = 0 CI Hi.AD' = 0 -CL E c64' En conséquence, le compteur UDC passe de la position 3 à la position 2. Ensuite, quand HO r 0 et CS = 1, il-passe à la position 1.Ainsi, le temps d'attente est augmenté de deux intervalles de temps pour tenir compte -de la réduction (2 intervalles de temps) du temps d'attente entraînée par les ebs P et Q et la détection d'un temps d'attente critique avec initialement OS - 0 (normalement il n'y a pas de réglage du temps d'attente à réaliser dans ce cas). La réception des ebs de remplissage et, plus particulièrement, des ebs de remplissage qui définissent une valeur représentant une mesure de la gigue de temps d'attente à fréquence basse va maintenant être examinée. A la réception des ebs du groupe G2 du train intermédiaire DA64, la sortie G2 du circuit logique LC6 est activée pour remettre à zéro les bascules DZ'5 et DZ5. La réception des ebs de remplissage définissant le code de trame ou le code de trame auxiliaire suivant que la trame est impaire ou paire ne sera pas décrite car elle n' a pas de relation importante avec l'invention. A la réception des ebs indiquant le temps moyen d'attente mesuré, c'est-à-dire les ebs RPO, RP1, RP2, RP3 et RP4 péndant les intervalles de temps D16 des groupes G8 à G12, les sorties ZO, ZI, Z2, Z3 et Z4 du circuit logique LC6 sont activées si bien que ces ebs sont enregistrés dans les bascules correspondantes DZO, DZ1, DZ2, DZ3 ét DZ4 de RC3. A la réception des trois ebs de temps d'attente mesuré ou de déphasage RP5, RP5, RP5 (ebs de signe) pendant les intervalles de temps D16 des groupes G13, G14 et GIS du train intermédiaire DA64, ces ebs de signe sont successivement inscrits dans le compteur forme par les bascules DZ'5 et DZ5 si bien que lteb RP5 qui apparaît à la sortie Q de DZ5 est celui qui est en majorité dans les intervalles D16 de G13, G14 et G15, c'est-à-dire 0 si les ebs de signe reçus sont 000, 001, 010 et 100, et 1 si les ebs de signe reçus sont 011, 101, 110 et 111. L'eb enregistré dans la bascule DZ5 est alors appliqué au circuit logique LC6 où il est utilisé pour calculer la fonction Booléenne AD' qui commande l'inscription des ebs dans SR1, comme prévu ci-dessus. Les sorties de UDC et de RC3 sont reliées à des convertisseurs numériques/analogiques R1 à R5, R17 à R20 et R8 à R14, R21 à R25 qui font partie du circuit en échelle LN. Pour augmenter la précision, la sortie CS de la bascule JKCS est également reliée au premier convertisseur nommé, étant donné que cette sortie CS, quand elle est activée, indique une variation du temps d'attente égale à la moitié d'un intervalle de'temps. Les sorties des convertisseurs sont toutes deux reliées à l'entrez du filtre FN qui forme avec les circuits DA, VCO, JK, DHO, DH1, JKCS, LC7, UDC et LN une boucle à verrouillage de phase.Cette dernière comprend le comparateur de phase DHO, DH1, JKCS qui compare en permanence la phase du train d'impulsions d'horloge d'écriture avec celle du train d'impulsions d'horloge de lecture, et UDC tient compte de la variation du déphasage à travers LC7. Le signal de sortie UDC est renvoyé au VCO avec le signal de sortie de RC3, par FN et DA, comme on l'a indiqué ci-dessus.L'oscillateur VCO engendre un signal d'horloge à 120 kHz dont la fréquence est divisée par deux dans JK qui délivre les trains d'horloge c60 et c60 dont la fréquence est égale à la valeur réelle de l'horloge d'écriture utilisée dans ltémetteur. En conséquence, le train de sortie lu dans la mémoire tampon SR1, DMC5 ne contient pas la composante à fréquence basse mentionnée ci-dessus car l'effet de la gigue contenue dans le signal en mémoire dans UDC est compensée par la valeur de la gigue en mémoire dans RC3. On peut expliquer cette compensation de la manière suivante. On suppose qu'aucune information concernant la composante de gigue de temps d'attente à fréquence basse (ebs RP5 à RPO) n'est transmise de l'émetteur au récepteur et que donc on supprime le convertisseur numérique/analogique R8 à R14, R21 à R25. Dans ce cas, il arrive ce qui suit si, par exemple, l'horloge d'écriture à 60 kHz de l'émetteur dévie de sa fréquence nominale et donne naissance dans le train intermédiaire transmis de ltémetteur au récepteur à une composante de gigue dont la période est de l'ordre de la plus grande constante de temps de la boucle à verrouillage de phase mentionnée ci-dessus. Pendant cette période de temps, cette boucle à verrouillage de phase n'est pour ainsi dire pas avertie de cette déviation de fréquence de l'horloge d'écriture qui a causé la gigue, c' est-à-dire non avertie des interruptions mentionnées ci-dessus dans la structure régulière de la justification.Donc, la boucle à verrouillage de phase fournit une horloge de lecture constante dont la première fréquence correspond à la structure régulière de la justification au lieu d'être égale à la valeur réelle de la première fréquence de l'hor- loge d'écriture de ltémetteur. Il en résulte que la phase de l'horloge de lecture du récepteur glisse petit à petit par rapport à celle de l'horloge d'écriture de ltémetteur. Cependant, après chaque période de temps contenant des ruptures de structure, le récepteur est remis à jour en prenant connaissance de la déviation de frequence existante à la réception d'une impulsion de justification.Donc la boucle à verrouillage de phase règle sa phase de manière que la valeur moyenne de la première fréquence de l'horloge de lecture soit égale à la valeur réelle de la première fréquence de l'horloge d'écriture. Il apparaît clairement que le temps d'attente du train intermédiaire dans la seconde mémoire tampon est donc aussi soumis à des variations à fréquence basse si bien que le train d'impulsions sortant du récepteur contient aussi une gigue de temps d'attente à fréquence basse. Il faut noter ici que cette gigue varie en sens contraire de celle du train intermediaire. Cela est du à l'inversion entre les horloges de lecture et d'écriture dans l'metteur et le récepteur. Si maintenant on fournit régulièrement au récepteur une information sur la composante de gigue et si on l'applique à la boucle à verrouillage de phase de manière qu'elle compense la composante à fréquence basse du train intermédiaire reçue de l'émetteur, la boucle fournit une horloge de lecture dont la première fréquence est égale à la valeur réelle de la première fréquence de l'horloge d'écriture de ltémetteur. Ainsi le temps d'attente auquel le train intermédiaire est soumis dans la seconde mémoire tampon ne comporte pas de composante à fréquence basse. Si l'on considère à nouveau les figures 4 et 5, il faut noter que, dans le réseau en échelle LN, les ebs RP4 et CS ont le meme poids car ils sont tous deux appliqués à l'entrez de FN à travers respectivement trois résistances égales R3 à R5 et R8-à R6.Cela est correct car, d'après la figure 15, chaque saut unité de RC1 correspond à une valeur de RP5, RP4, RP3, RP2, RPO égale à 32, ce qui veut dire que cN0 a le même poids que RP4. La valeur de référence REF à laquelle l'autre entrée de DA est reliée a été choisie de manière que l'oscillateur VCO fournisse un signal de sortie qui soit exactement égal à 120 kHz quand RC1 et UDC occupent leurs positions centrales. Dans ce cas, les ebs RF4, RP3, RP2, RPO représentent la valeur binaire 0111 tandis que CN'2, CN'1, CN'O, CS représentent la valeur 1111. Donc, en appliquant ces valeurs binaires à LN, on peut régler DA et VCO. Finalement, il faut noter que le fait de ne pas appliquer simultanément à LN les divers ebs faisant partie d'une meme mesure n'a pas d'effét sur la compensation, car les ebs sont appliqués à LN à une fréquence beaucoup plus grande que celle de la gigue de temps d'attente à fréquence basse Il est bien évident que la description qui précède n'a été donnée qu'à titre d'exemple non limitatif et que de nombreuses variantes peuvent etre envisagées sans sortir pour autant du cadre de l'invention. REVENDICATIONS 1. Système de transmission comportant un émetteur qui comprend des premiers moyens de conversion pour convertir un train d'impulsions entrant à une première fréquence en un train d'impulsions intermédiaire à une seconde fréquence, un récepteur et des moyens de transmission reliant ledit émetteur et ledit récepteur, ledit récepteur comprenant des seconds moyens de conversion pouvant, d'une part, restaurer ladite première fréquence à partir dudit train d'impulsions intermédiaire reçu dudit émetteur par lesdits moyens de transmission et, d'autre part, convertir ledit train d'impulsions intermédiaire en un train d'impulsions sortant à ladite première fréquence restaurée, ledit train d'impulsions intermédiaire comprenant une composante de bruit causée par ladite conversion, caractérisé en ce que ledit émetteur comprend de plus des moyens de mesure pour fourni un signal qui constitue une mesure de ladite composante de bruit et en ce que ledit émetteur est adapté pour transmettre ledit signal auxdits seconds moyens de conversion pour éviter que ladite composante de bruit ntapparaisse dans ledit train d'impulsions sortant. 2. Système de transmission suivant la revendication 1, caractérisé en ce que lesdits moyens de conversion desdits émetteur et récepteur réalisent ladite conversion par insertion et retrait d'impulsions de remplissage et de justification par un procédé de justification et de déjustification d'impulsions qui est appliqué audit train d'impulsions entrant et au train d'impulsions intermédiaire, l'insertion des impulsions de justification entralnant la naissance de ladite composante de bruit quand au moins l'une desdites première et seconde fréquences s'écarte de sa valeur nominale. 3. Système de transmission suivant la revendication 2, caractérisé en ce que lesdits moyens de conversion de l'émetteur comprennent une première mémoire tampon dans laquelle ledit train d'impulsions entrant est écrit à ladite première fréquence et d'où il est lu à ladite seconde fréquence, un premier registre et des premiers moyens de commande pour noter dans ledit premier registre le temps d'attente s'écoulant entre les instants d'ecriture et de lecture de chaque impulsion dans ladite première mémoire tampon et pour régler ledit temps d'attente de manière qu'il reste dans des premières limites prédéterminées, l'évolution dudit temps d'attente dans ledit premier registre comprenant ladite composante de bruit qui est une composante de bruit de déphasage à fréquence basse ; en ce que lesdits moyens de conversion dudit récepteur comprennent une seconde mémoire tampon dans laquelle ledit train d'impulsions intermédiaire est écrit à la valeur instantanée de ladite seconde fréquence et d'où il est lu à ladite première fréquence restaurée, un second registre et des seconds moyens de commande pour noter dans ledit second registre le temps d'attente qui s'écoule entre les instants d'écriture et de lecture de chaque impulsion dudit train d'impulsions intermédiaire dans ladite seconde mémoire tampon et pour régler ledit temps d'attente de manière qu' il reste entre des secondes limites prédéterminées, ledit réglage dans lesdits émetteur et récepteur comportant l'exécution dudit procédé de justification-dejustifica- tion, et en ce que lesdits moyens de mesure dudit émetteur fournissent ledit signal en mesurant ladite composante de bruit de déphasage à fréquence basse dudit temps d'attente dans ledit premier registre, lesdits seconds moyens de commande étant commandées par ledit second registre ainsi que par un troisième registre emmagasinant ledit signal reçu dudit émetteur de manière que ladite première fréquence restaurée soit égale à ladite première fréquence utilisée dans l'émetteur. 4. Système de transmission suivant la revendication 3, caractérisé en ce que lesdits moyens de mesure fournissent ladite composante de bruit à fréquence basse dudit temps d'attente en mesurant périodiquement ledit temps d'attente en mémoire dans ledit premier registre. 5. Système de transmission suivant la revendication 4, caractérisé ce que ladite mesure périodique est réalisée à une fréquence qui est plus grande que celle de ladite composante de bruit à fréquence basse, mais inférieure à ladite seconde fréquence. 6. Système de transmission suivant la revendication 5, caractérisé en ce que chaque mesure dudit temps d'attente consiste à prendre la moyenne du temps d'attente en mémoire dans ledit premier registre pendant un intervalle de temps de mesure comprenant plusieurs périodes consécutives d'impulsions dudit train d'impulsions intermédiaire à ladite seconde fréquence. 7. Système de transmission suivant la revendication 6, caractérisé en ce que, pourmesurer ledit temps moyen d'attente, lesdits moyens de mesure, pendant chacune desdites périodes consécutives d'impulsions, mesurent la déviation du temps d'attente en mémoire dans ledit premier registre par rapport à une valeur de temps d'attente prédéterminée et cumulent les valeurs ainsi obtenues. 8. Système de transmission suivant la revendication 7, caractérisé en ce que lesdits moyens de mesure délivrent ledit temps moyen d'attente sous la forme d'un code binaire comprenant une pluralité d'ebs tranmis audit récepteur sous la forme d'impulsions de remplissage qui sont insérées dans ledit train d'impulsions intermédiaire par ledit procédé de justification. 9. Système de transmission suivant la revendication 8, caractérisé en ce que ledit émetteur transmet ledit train d'impulsions intermédiaire sous la forme d'une trame comprenant des séries d' impulsions de données séparées par des impulsions de remplissage et de justification, chaque série d'impulsions couvrant un intervalle de temps de mesure. 10. Système de transmission suivant la revendication 8, caractérisé en ce que ledit code comprend un eb de signe dont la valeur binaire indique si ledit temps moyen d'attente est plus petit ou plus grand que ladite valeur prédéterminée de temps d'attente, ledit eb de signe étant transmis audit récepteur avec redondance. 11. Système de transmission suivant la revendication 9, caractérisé en ce que ledit procédé de justification est un procédé de justification positives négative dans lequel une paire d'impulsions de justification (justification positive) ou une paire d'impulsions de données (justification négative) sont alternativement insérées dans deux périodes d'impulsions prédéterminées successives d'une trame dudit train d'impulsions intermédiaire, l'alternance étant interrompue pour réaliser successivement deux opérations de justification de meme type quand au moins l'une desdites première et seconde fréquences s'écarte de sa valeur nominale. 12. Système de transmission suivant les revendications 10 et 11, caractérisé en ce que lesdites opérations de justification positive et négative sont realisées suivant la valeur binaire dudit eb de signe. 13. Système de transmission suivant la revendication 3, caractérisé en ce que ladite première mémoire tampon comprend un quatrième registre avec une entrée et une pluralité de sorties reliées à ladite entrée par des moyens à retards différents, et des moyens pour choisir et connecter l'une quelconque desdites sorties dudit quatrième registre à la sortie de ladite première mémoire tampon sous la commande dudit premier registre. 14. Système de transmission suivant la revendication 13, caractérisé ce que ledit quatrième registre est un premier registre à décalage comportant ladite pluralité de sorties et une entrée de décalage par où il est commandé par l'horloge d'écriture à ladite première fréquence, et en ce que lesdits premiers moyens de commande comprennent des moyens pour vérifier en permanence le temps d'attente ou déphasage entre lesdites première et seconde fréquences, des moyens pour commuter alternativement la commande d'écriture dudit premier registre à décalage à partir d'une première à une seconde horloge d'écriture et vice-versa quand lesdits moyens de vérification détectent un temps d'attente critique, et des moyens pour prendre note du temps d'attente ainsi détecté dans ledit premier registre. 15. Système de transmission suivant la revendication 14, caractérisé en ce que les entrées de décalage des étages impairs et pairs dudit registre à décalage sont respectivement commandées par lesdites première et seconde horloges. 16. Système de transmission suivant les revendications 12 et 14, caractérisé en ce que lesdits moyens prévus pour prendre note dudit temps d'attente dans ledit premier registre sont commandes par ledit eb de signe et fonctionnent à chaque fois qu'une dite paire d'impulsions de justification doit etre insérée dans ledit train d'impulsions intermédiaire. 17. Système de transmission suivant la revendication 3, caractérisé en ce que ladite seconde mémoire tampon comprend un cinquième registre comportant une entrée et une pluralité de sorties reliées à ladite entrée par des moyens à retards différents ; et des moyens pour choisir et relier l'une quelconque des dites sorties dudit cinquième registre à la sortie de ladite seconde mémoire tampon sous la commande dudit second registre. 18. Système de transmission suivant la revendication 17, caractérisé en ce que ledit cinquième registre est un second registre à décalage qui comporte ladite pluralité de sortie et dont l'entrée de décalage est commandée par une troisième ou une quatrième horloge d'écriture à ladite seconde fréquence, ces trains d'impulsions d'horloge étant déphasé l'un par rapport à l'autre, et en ce que lesdits seconds moyens de commande comprennent des moyens pour vérifier en permanence le temps d'attente ou déphasage entre ladite seconde fréquence et ladite première fréquence restaurée, des moyens pour commuter alternativement la commande d'écriture dudit second registre à décalage dudit troisième audit quatrième train d'impulsions d'horloge et vice-versa quand on détecte un temps d'attente critique par lesdits moyens de vérification, et des moyens pour tenir compte du temps d'attente ainsi détecté dans ledit second registre. 19. Système de transmission suivant les revendications 12 et 18, caractérisé en ce que lesdits moyens prévus pour tenir compte du temps d'attente dans ledit second registre sont commandés par ledit eb de signe reçu dudit émetteur et fonctionnent à chaque fois qu'une impulsion de justification apparat dans ledit train d'impulsions intermédiaire reçu dudit émetteur. 20. Système de transmission suivant la revendication 3, caractérisé en ce qu'il comprend une boucle à verrouillage de phase comprenant lesdits seconds moyens de commande, lesdits second et troisième registres et un montage en série d'un réseau de filtres, un amplificateur et un oscillateur à commande par tension accordé à la valeur nominale de ladite première frequence et délivrant ladite première fréquence restaurée qui est appliquée auxdits seconds moyens de commande, les sorties desdits second et troisième registres étant reliées à la meme entrée dudit réseau de filtres, de manière que ladite composante de bruit à fréquence basse du temps d'attente auquel ledit train d'impulsions interm'ediaire est soumis dans ladite seconde mémoire tampon et qui est en mémoire dans ledit second registre soit compensée par ladite composante de bruit à fréquence basse en mémoire dans ledit troisième registre, et de manière que ladite première fréquence restaurée soit verrouillée en phase à celle utilisée dans ledit émetteur. 21. Système de transmission suivant la revendication 20, caractérisé en ce que lesdits second et troisième registres sont reliés audit réseau de filtres à travers un premier et un second convertisseurs numériques/analogiques. 22. Système de-transmission suivant la revendication 20, caractérisé en ce que la sortie dudit réseau de filtres est reliée à une entrée dudit amplificateur, ce dernier étant un amplificateur différentiel dont l'autre entrée est reliée à une tension de référence qui est telle que ledit oscillateur à commande par tension fournit ladite première fréquence à laquelle il est accordé quand lesdits second et premier registres sont tous deux dans des positions correspondantes prédéterminées, éventuellement fictives.