Brevet FR2260231A1 — publié le 19750829

L' invention concerne un élément logique suivant la technique des circuits à émetteurs couplés pour réaliser la combinaison logique OU/ET et OU/NON-ET de signaux d'entrée,compoetanuna;iIi- ficateur différentiel constitué par des transistors à émetteurs couplés et en série et en aval duquel sont branchés des émetteurs cathodynes tandis qu'en parallèle avec le transistor, commandé par un premier signal d'entrée, de l'amplificateur différentiel est branché un transistor commandé par un second signal d'entrée. Sous l'appellation "combinaison logique OU/ET et OU/NON ET", il faut comprendre ce qui suit : les signaux d'entrée pour l'élément logique sont répartis en deux groupes et sont combinés par groupes en vue de former une fonction OU. Les signaux résul tan-bsdes deux combinaisons OU sont réunis au moyen d'une combinaison ET. L'inversion simultanée du signal de sortie peut entre obtenue en général sans dépense notable de circuit supplémentaire avec des éléments logiques suivant la technique des circuits logiques à émetteurs couplés. L'organe de base d'éléments logiques de la technique des circuits logiques à émetteurs couplés est, comme cela est connu, un amplificateur différentiel formé de deux transistors, dont les émetteurs sont interconnectés et sont reliés à une source commune de courant continu, éventuellement par l'intermédiaire d'autres transistors commutés entre l'état bloqué et l'état passant. Le signal de commande est envoyé à la base de l'un des transistors. La base de l'autre transistor se trouve à un potentiel fixe de référence, dont la valeur correspond en général à la moyenne arithmétique des deux niveaux du signal de commande. Gracie à une commande adéquate de l'amplificateur différentiel, l'un ou l'autre des transistors reçoit le courant continu inJecté qui provoque une chute de tension dans la résistance du collecteur du transistor conducteur. Habituellement, des émetteurs cathodynes sont raccordés aux sorties de l'amplificateur différentiel, en vue d'accroStre la capacité de charge et d'ajuster le niveau des signaux de sortie au niveau des signaux d'entrée. On peut obtenir une combinaison OU et NON-OU de plusieurs signaux de commande en branchant en parallèle avec l'émetteur ou le collecteur du transistor commandé directement de l'am- plificateur différentiel, les émetteurs ou les collecteurs d'un nombre correspondant d'autres transistors, qui sont commandés par les signaux supplémentaires. Un élément logique pour réaliser la combinaison OU/ET et OU/NON-ET est connu d'après la feuille de caractéristiques MECL 10 000 series, pages 3-23, MC 10117 de la Firme Motorola de novembre 1972. Le montage connu présente cependant quelques particularités qui compliquent le travail en association avec-d'autres éléments logiques. On obtient ainsi par exemple une plus grande excursion des signaux et une dépendance plus importante de la valeur plus élevée du signal, vis-à-vis de la température, que dans le cas d'un élément OU/NON-OU standard de la technique des circuits logiques à émetteurs couplés. Dans le cas d'une charge capacitive, il se produit fréquemment une superposition d'une oscillation à haute fréquence aux flancs tombants des signaux. L'invention a pour but de fournir un élément logique du type indiqué plus haut, qui évite les inconvénients du montage connu et edge en outre une dépense de montage plus faible et une consommation de courant réduite. Ce problème est résolu conformément à l'invention gracie au fait que les émetteurs des transistors du premier amplificateur différentiel sont raccordés au collecteur du transistor commandé directement d'un second amplificateur différentiel, constitué par deux transistors à émetteurs couplés, que le collecteur du transistor du premier amplificateur différentiel, dont la base se trouve à un premier potentiel de référence, est relié au collecteur du transistor du second amplificateur différentiel, dont la base se trouve à un second potentiel de référence, qu'il est prévu un second émetteur cathodyne comportant deux transistors branchés en parallèle et pouvant entre commandés par un troisième et un quatrième signal d'entrée, et que les émetteurs des transistors dudit second émetteur cathodgne sont reliés au moyen de dispositifs prévus pour réaliser le décalage du potentiel à la base du transistor commandé directement du second amplificateur différentiel. A titre d'exemple, on a décrit ci-dessous et illustré schématiquement au dessin annexé une forme de réalisation du dispositif suivant l'invention. La figure 1 représente un schéma équivalent muni de symboles logiques. La figure 2 représente le circuit de montage de l'élément logique. La figure 1 fournit une vue d'ensemble sur la fonction logique de l'élément logique conforme à l'invention. Si on dési gne les signaux par le même nom que les bornes, auxquelles ils apparaissent, on peut donc déduire de la figure 1 que les signaux d'entrée A et B sont envoyés à un premier organe OU ORI tandis que les signaux d'entrée C et D sont envoyés à un second organe OU OR2. Les sorties des organes OU OR1 et OR2 sont reliées aux entrées de l'organe ET suivant AN. L'organe ET AN forme, confor mément à la fonction ET, un signal de sortie E et un signal de sortie F inverse de ce dernier, F = (NON-RT). La figure 2 représente un circuit de montage pour réaliser la fonction logique décrite en référence à la figure 1. L'élément logique contient un premier amplificateur différentiel comportant les transistors TI, T2 et T3. Les transistors T1 et T2 sont branchés en parallèle pour réaliser la formation d'une combinaison logique OU et sont commandés par les signaux d'entrée A et B. La base du transistor T3 est reliée au potentiel de référence URI. La résistance RI constitue la résistance commune de collecteur pour les transistors TI et T2. La résistance R2 est associée au transistor T3, en tant que résistance de collecteur. Les transistors T4 et T5 fonctionnent en tant qu'émetteurs cathodynes pour les charges non représentées en figure 2, raccordées aux bornes E et F. L'amplificateur différentiel comportant les transistors TI i T3 est inséré dans le circuit du collecteur du transistor T6, qui constitue avec le transistor T7-un autre amplificateur diffé- rentiel. Les émetteurs de ces deux transistors T6 et T7 sont reliés entre eux comme cela est usuel et sont raccordés par l'intermédiaire d'une source 1K de courant continu au ptle négatif de la source de tension de fonctionnement UE. La base du transistor T7 du second amplificateur différentiel se trouve à un potentiel de référence UR2. Le collecteur du transistor T7 est relié au collecteur du transistor T3. Les signaux d'entrée C et D sont envoyés aux bases de deux autres transistors T8 et Tg pour la formation de la seconde combinaison logique OU. Ces transistors ont leurs voies collecteurémetteur branchées en parallèle et fonctionnent en tant qu'émet- teurs cathodynes. Du point de Jonction des deux émetteurs, une diode DD polarisée en sens direct conduit d'une part à la base du transistor T6 et d'autre part, par l'intermédiaire d'une résistance R3, au pôle négatif de la source de tension de fonctionnement UR. Les chutes de tension dans les voies base-émetteur des transistors T8 et T9 et dans la dipode conductrice DD sont utili des pour adapter les niveaux des signaux d'entré aux niveaux nécessaires pour la commande du transistor T6. D'après la figure 2, il est visible qu'on peut obtenir un accroissement du nombre des entrées pour la combinaison logique OU de signaux d'entrée grâce au montage en parallèle d'autres transistors sur les transistors T1 et T2 ou T8 et T9. On peut réaliser des combinaisons ET supplémentaires en accouplant en sê- rie plus de deux amplificateurs différentiels. Le courant traversant la résistance R3 peut étire réglo à une valeur sensiblement inférieure à celle du courant délivré par la source 1K de courant continu. Etant donné que par conséquent la consommation totale en courant de l'élément logique conforte à l'invention reste faible et qucen outre la dépense en composants est faible, on peut obtenir une densité OU compacité élevée des composants dans le cas d'une construction intégrée. REVENDICATIONS 1. Elément logique suivant la technique des circuits à émetteurs couplés pour réaliser' la combinaison logique OCTET ou OU/NON-iT de signaux d' entrée, oemport un ampbfioeardifférentiel constitué par des transistors à émetteurs couplés et en série et en aval duquel sont branchés des émetteurs cathodynes tandis qu'en parallèle avec le transistor, commandé par un premier signal d'entrée, de l'amplificateur différentiel est branché un transistor commandé par un second signal d'entrée, caractérisé par le fait que les émetteurs des transistors (Tî - T3) du premier amplificateur différentiel sont raccordés au collecteur du transistor (T6) commandé directement d'un second amplificateur différentiel, constitué par deux transistors (T6, T7) à émetteurs couplés, que le collecteur du transistor (T3) du premier amplificateur différentiel, dont 1a base se trouve à un premier potentiel de référence (UR1), est relié au collecteur du transistor (T7) du second amplificateur différentiel, dont la base se trouve à un second potentiel de référence (UR2), qu'il est prévu un second émetteur cathodyne comportant deux transistors (T8, T9) branchés en parallèle et pouvant être commandés par un troisième et un quatrième signal d'entrée (C, D), et que les émetteurs des transistors (T8, T9) dudit second émetteur cathodyne sont reliés au moyen de dispositifs prévus pour réaliser le décalage du potentiel à la base du transistor (T6) commandé directement du second amplificateur différentiel. 2. Elément logique suivant la revendication 1, caractérisé par le fait qu'une diode (DD) polarisée en sens direct est prévue pour réaliser le décalage du potentiel.