Brevet FR2284928A1 — publié le 19760409

L'invention concerne une interface de liaison d'une unité de traitement de données à un ensemble de m postes de travail constitués d'appareils émetteurs-récepteurs de données. L'échange de données entre une unité de traitement de données et des postes de travail se fait généralement par des liaisons par cabales. Dans un type de connexion connu, appelé connexion en étoile, chacun des appareils d'un poste de travail est relié par un câble qui lui est associé. Une telle connexion présente l'avantage d'éviter l'introduction d'un circuit d'adressage au niveau de chaque appareil et, par la banalisation des prises, permet à l'utilisateur de composer son poste de travail selon ses besoins.Cependant, une connexion en étoile impose de disposer d'autant de câbles, pour un poste de travail, qu'il y a d'appareils dans ce poste, et d'effectuer un câblage de circuits au moment de l'installation qui indique à l'unité de traitement de données la correspondance d'une prise à un appareil. D'autre part, les possibilités de gestion d'entrées-sorties de l'unité de traitement de données étant limitées, le nombre d'appareils à connecter doit rester limité si l'on ne veut pas accroître de façon excessive la complexité de conception de l'unité. Il faut noter aussi que l'échange de données entre une unité de traitement et un appareil est assuré par deux circuits transmetteurs et récepteurs de données situés respectivement aux extrémités du câble reliant l'appareil à l'unité.Si le nombre d'appareils est élevé, le nombre de circuits transmetteurs-récepteurs est d'autant plus élevé. Du fait de la banalisation des prises au niveau de l'unité, il est nécessaire au moment de l'initialisation diun poste de travail d'indiquer à l'unité le type d'appareil connecté sur la prise correspondante. Par type, il faut entendre, non seulement le genre de l'appareil (clavier, écran de visualisation, etc) mais aussi, la variante pour un genre donné par exemple, s'il stagit d'un clavier numérique ou alphanumérique. Chaque appas reil doit donc comprendre un circuit lui permettant c'une part de reconnaitre une demande de type et d'autre part de répondre en envoyant à l'unité l'indication de son type. Une connexion en étoile permet une totale simultanéité de l'unité avec les différents appareils qui lui sont connectés, mais cette possibilité ntest pas exploitée par le software que l'unité utilise pour dialoguer avec les appareils d'un même poste de travail. L'un des buts de la présente invention est de réaliser une interface de-liaison d'une unité de traitement de données à plusieurs postes de travail comprenant un nombre réduit de canaux de transmission de données et de circuits transmetteurs-récepteurs, diminuant son prix de revient par rapport aux interfaces connues. Un autre but de l'invention est d'ajouter ou d'enlever des appareils à un poste de travail sans avoir à introduire ou supprimer des circuits aux entrées-sorties de l'unité au moment de l#installation. Un autre but de l'invention est de disposer d'un grand nombre d'appareils à l'intérieur d'un meme poste de travail Un autre but de l'invention est de comprendre des -moyens de transmission plus faciles à réaliser que ceux utilisés dans une connexion connue telle que la connexion en étoile. Un autre but de l'invention est de réaliser un échange de données fiable entre une unité de traitement de données et les appareils des postes qui lui sont connectés. Selon l'invention, l'interface de liaison d'une unité de traitement de données à un ensemble de m postes de travail constitués d'appareils émetteurs-récepteurs de données, l'unité et chacun des appareils étant con çus pour émettre et recevoir des informations binaires en parallèle, caractère par caractère, par des signaux de commande engendrés dans l'unité, est caractérisée en ce qu'elle comprend m circuits récepteurs-transmetteurs associés aux m postes et un circuit récepteur -transmetteur associé à chaque appareil, chaque circuit récepteur-transmetteur étant conçu pour transformer un caractère dit parallèle, reçu par un nombre d'entrées########5 - correspondant au nombre de bits formant un caractère, en caractère dit série dont les bits qui le constituent sont successivement transmis par une sortie, et pour transformer les bits, formant un caractère série, reçus successivement par une entrée,en caractère parallèle transmis par un nombre de sorties correspondant au dit nombre de bits, Unité étant reliée aux entrées et aux sorties de caractère parallèle respectivement des circuits récepteurstransmetteurs associés aux m postes, chaque appareil étant relié aux entrées et aux sorties de caractère parallèle du circuit récepteur-transmetteur qui lui est associé, le circuit récepteur-transmetteur associé à chaque poste ayant son entrée et sa sortie de caractère série reliées respectivement à la sortie et à l'entrée de caractère série des circuits récepteurs-transmetteurs des appareils du poste considéré par deux lignes de transmission diun canal associé au dit poste. D'autres caractéristiques et avantages de l'invention apparaitront dans la description suivante donnée à titre d'exemple non limitatif et en se référant aux figures annexées. La Figure 1 est un schéma de principe d'une interface de liaison, selon I 'invention. La Figure 2 est un schéma de réalisation dtuneinterface de liaison représentée à la figure 1 La Figure 3 est un exemple de format des caractères transmis par l'interface selon l'invention et des informations contenues dans chacun d'eux. La Figure 4 est un exemple de réalisation d'un circuit transmetteur de poste de l'interface selon l'invention. La Figure 5 est un exemple de réalisation d'un circuit récepteur de poste et d'un circuit de contrôle de l'interface selon l'invention. La Figure 6 est un exemple de réalisation d'un circuit de commande de l'inter face selon l'invention. La Figure 7 est un exemple de réalisation diun circuit récepteur-transmetteur d'appareil. A la figure 1, un ensemble d'entrées et de sorties 10 d'une unité de traitement de données UT est reliée en parallèle à m circuits récepteurs transmetteurs (TRP1, TRP2... TRP ) de l'interface de liaison selon llinven m tion. Une sortie 11 et une entrée 12 du circuit TRP1 sont respectivement reliées en série par une ligne lT1 et par une ligne lR1 d'un canal C1 à k circuits récepteurs-transmetteurs (TRA11, TRA12 ... TRA1k) des k appareils (A11, A12... A1k) constituant un premier poste P1. Une sortie 13 et une entrée 14 du circuit TRP2 sont respectivement reliées en série par une ligne lT2 et par une ligne lR2 d'un canal C2 à l circuits récepteurstransmetteurs (TRA21, TRA22 ...TRA2l) des l appareils (A21, A22... constituant un second poste P2. Une sortie 15 et une entrée 16 du circuit TRPm sont respectivement reliées en série par une ligne lTm et par une ligne lRm d'un canal Cm à n circuits récepteurs-transmetteurs m m (TRAm1, TRAm2,...., TRAmn) des n appareils (A 1' Am2 , Amn) constituant un m poste Pm Chaque information reçue par les entrées du circuit TRP1 en provenance de l'unité UT, pour être communiquée à l'appareil A11, par exemple, est transmise à cet appareil par la sortie 11 du cir cuit TRP1 reliée au circuit TRA11 par la ligne lT1.Chaque information que communique l'appareil A11 à l'unité UT est transmise par le circuit TRA11 relié à l'entrée 12 du circuit TRP1 par la ligne tR1 Un dialogue étant établi entre l'unité UT et le poste P1, par exemple, par le circuit TRP1 et respec tivement les lignes lT1 et lR1, l'unité peut dialoguer successivement avec 1 les k appareils du poste P1. L'interface de liaison de l'unité UT à l'ensemble des m postes (P1, P2... P ) de la figure 1, comprend, à la figure 2, un circuit de comman m de COD relié aux sorties 20 de l'unité UT pour recevoir des signaux de commande permettant d'établir par I 'interface le dialogue de l'unité avec un appareil. Le chargement de ces signaux dans le circuit COD est réalisé par des signaux d'horloge (HaC) engendrés par l'unité.Par un signal (CTE) des informations sont chargées à partir de l'unité dans un circuit tampon d'entrée TE de l'interface et transférées dans l'un des circuits transmetteurs de poste par un signal engendré par le circuit COD, validant une porte ET, tel que le signal (VTî) validant la poste 21 pour transférer les informations contenues dans le circuit TE dans le circuit transmetteur TP1.Les circuits récepteurs et transmetteurs des m postes sont commandés par des signaux engendrés par le circuit COD et transférés dans chacun de ces circuits par des portes ET telles que la porte 22 validée par le signal (VTî). Les informations contenues dans les circuits récepteurs de poste (RP1, RP2.. RPm) sont transférées dans un circuit tampon de sortie TS de l'interface par des portes ET respectivement validées par des signaux engendrés par le circuit COD, ainsi la porte 23 est validée par le signal (VRî) pour effectuer le transfert dlinfor- mations provenant du circuit récepteur RP1. Des signaux d'horloge (HoT), engendrés par l'unité UT, sont envoyés aux circuits récepteurs et transmetteurs de poste ainsi qu'aux circuits récepteurs et transmetteurs d'appareil par les m canaux (C1, C2... Cd. Ces signaux définissent la fréquence de transmission des informations par les deux lignes constituant un canal et assurent et le synchronisme des circuits transmetteursfrécepteurs en liaison Les signaux de validation de transfert des informations, caractère par caractère, entre les circuits transmetteur et récepteur de poste et l'unité UT sont engendrés en fonction de l'état de ces circuits.Par un circuit IRT d'identification de réception et de transmission relié à chacun des circuits récepteurs et transmetteurs de poste et à l'unité UT, un nouveau transfert d'informations est réalisé par la commande de l'unité en fonction de l'état du circuit dans lequel des informations doivent être stockées ou lues. Le niveau haut d'un signal (ERTT1) est, par exemple, transmis à un circuit IT d'identification de transmission du circuit IRT, si le circuit TP1 est prêt à recevoir une nouvelle information de l'unité UT par le circuit TE. Le niveau haut diun signal (ERTR1) est, par exemple, transmis à un circuit IR d'identification de réception du circuit IRT, si le circuit RP1 est prêt à envoyer une information à l'unité UT par le circuit TS.L'unité consulte les circuits IT et IR pour connaître l'état des circuits avec lesquels elle veut échanger des informations, par des signaux de validation (VIT) et (VIR) et des signaux de commande envoyés par le circuit COD à ces circuits. Un circuit de contrôle de réception COR est relié aux m lignes de réception (tR1, QR2 Rm) des m canaux par m entrées, aux m 1' 2 circuits récepteurs de poste respectivement par m groupes dientrées, au circuit COD par m autres entrées, ainsi que par un autre groupe d'entrées par lesquelles le circuit COD envoie des signaux de commande (CCCR).Les informations transmises par l'un des circuits récepteurs de poste au circuit COR sont contrôlées par les signaux de commande émis par le circuit COD, à chaque réception d'un caractère série par l'une des lignes (lR1, lR2... lRm). 1 > m Les résultats du contrôle effectué par le circuit COR sont communiqués à l'unité UT par le circuit tampon de sortie TS. Un exemple de format des caractères transmis par les lignes de chaque canal est donné à la figure 3. Chaque caractère comprend un premier bit de départ jd, huit bits d'information (b11, b12,... bi8), un bit de parité deux bits d'arrêt b1a, b2a. Le bit de départ bd est à un niveau bas NE, précédé d'un niveau haut NH. Les bits diarrêt bilaet b# sont à un niveau haut N'H, suivi d'un niveau haut séparant le caractère considéré du caractère suivant transmis par la même ligne.Les signaux d'horloge (HoT), envoyés aux circuits récepteurs et transmetteurs de poste et aux circuits récepteurs et transmetteurs d'appareil, ont une fréquence d'émission et de réception des bits d'un caractère, par exemple, seize fois plus grande que celle de transmission des bits sur les lignes. La figure 3 donne également les informations contenues dans un caractère dans les cas a), b), c), d), e), f), g), selon les valeurs binaires 1, 0 et l'une de ces deux valeurs quelconque X des bits dlinformation (bi1, bi2, ... bi8) Les cas a) b) se rapportent à deux cas de caractère transmis par un circuit transmetteur deposte TPj. Les cas c), d), e), f), g), se rapportent à cinq autres cas de caractère reçu par un circuit récepteur de poste RPj.Dans le cas a) le bit bi8 = 1, bi7 = 1, et les bits bi6 à bi1 constituent un numéro d'appareil à sélectionner pour un dialogue avec l'unité UT. Dans le cas b), bis = O, et les bits suivants de b. à b. consti-- tuent les commandes ou les données à transmettre à l'appareil sélectionné par son numéro précédemment transmis par la même ligne.Dans le cas c), bj8 = et les bits suivants de bi7 à b il constituent les données reçues d'un appareil sélectionné par son numéro transmis auparavant par le circuit TP.. Le cas d) où bi8 = 1, b. = 0 et les bits b. à b. sont quelconques, correspond au cas où une erreur s'est produite, autre qu'une erreur de transfert par l'une des dites lignes. Le cas e) où bj8 = 1 bi7 = 0 ainsi que tous les autres bits suivants de bj6 à bi1, correspond au cas où l'un des appareils, par exemple un clavier, demande une interruption de programme par lequel l'unité UT dialogue avec un appareil.Le cas f) où bia = 1, bi7 = 1 avec les autres bits b. à bi1 il quelconques, correspond au cas où une erreur stest produite pendant le transfert des informations de l'unité dans un appareil. Le cas g) où bi0, bi7, ainsi que tous les autres bits suivants, sont quelconques, correspond au cas où une erreur s'est produite pendant le transfert des informations d'un appareil dans l'unité. Le circuit transmetteur TPj. de la figure 4 comprend un registre tampon RTT. à accès parallèle où est stockée l'information, constituée par les bits (bi1, bi2,... bi8) de la figure 3, en provenance de l'unité par le circuit tampon d'entrée TE constitué à la figure 4 par un registre à huit positions de stockage, et en attente de transmission par la ligne lTj.Le circuit TPj comprend en outre un registre de transmission à sortie série RTj et à accès parallèle par les sorties du registre RTTj. Chaque caractère à transmettre par la ligne lTj, ayant le format de la figure 3, est engendré par un générateur de bit de départ GbdTj, le registre Ri. contenant l'information transmise par le registre RTT un générateur de bit de parité GbpTj et un générateur de bits d'arrêt GbaTj, les trois générateurs étant contenus égale ment dans le circuit TP.. Le signal (VTP.) émis par le circuit de commande J J COD, de la figure 2, valide le transfert d'information sur 8 bits dans le circuit TPj.Par un niveau bas, par exemple, d'un signal (CRTT.) émis par J J le circuit COD, la dite information est chargée dans le registre tampon RTTj. Par le passage au niveau haut du signal (CRTTj), l'information sur 8 bits est chargée dans le registre RTj, la validation d'une porte ET 40 de transfert étant réalisée par un signal (RT.V) engendré par le registre RT. J J indiquant qu'il est vide de toute information, clest-à-dire en l'absence d'une transmission par la ligne gTj. A chaque transfert d'une information du registre RTT. dans le registre RTj, le registre RTT. engendre un signal dont J J le niveau haut (ERTT.) indique que ce registre est prêt à recevoir une nouvelle information sur 8 bits de l'unité. L'état de ce registre est transmis au circuit indicateur de transmission IT par le signal (VIE) émis par le circuit COD pour valider une porte de transfert 41.Deux signaux de commande (CGCT) sont engendrés par le circuit COD pour la génération des bits bd, bp, b1a, b2a respectivement par les trois générateurs du circuit TP. reliés en série au registre RTj d'une façon correspondant au format du caractère défini à la figure 3. Les signaux d'horloge (HoT), de la figure 2, sont envoyés au registre RTj ainsi qu'au poste Pj par le canal Cj.Par un premier signal d'horloge (HoT), le bit b. est transféré dans le générateur GbdTj tandis que celui-ci#émet le bit de départ bd de caractère sur la ligne eT Tous les autres bits constituant le caractère sont décalés vers la gauche dans le registre RTj et les générateurs GbpTj et GbaTj. Tous les bits d'un caractère sont ainsi successivement émis sur la ligne T. au cours d'une séquence de transmission, jusqu'à ce que le bit b2a soit transféré du registre RT. dans le générateur GbdTj par un dernier signal d'horloge (HoT), avant d'être émis à son tour sur la ligne 45Tj. A la figure 5, un circuit récepteur de poste RP. de l'interface selon l'invention comprend un registre RRj à accès série par une ligne tRj du canal Cj, et un registre tampon RTR. à accès parallèle par des sorties du registre RR. dans lequel sont stockées les informations sur 8 bits (b~1, b. b. ) en attente de lecture par l'unité UT, par l'intermédiaire du cir i8 cuit tampon de sortie TS, constitué, à la figure 5, par un registre à 8 positions de stockage.Quand le registre RRj est plein, c'est-à-dire lorsqu'il contient l'information sur 8 bits (bi1, bi2... bi8) d'un caractère série reçu par la ligne tR., il émet un signal (RR.P) permettant de valider le transfert J J de cette information dans le registre RTR. par une porte ET 50. La lecture du registre RTR; par le registre tampon TS est autorisée par un signal (LR l iij) émis par le circuit COD Lorsque le registre RTR. est vidé de son J J contenu, le niveau haut d'un signal (ERTR.) est transmis au circuit IR indicateur de réception de la figure 2 par une porte ET 51 validée par le signal (VIE), de la figure 4, émis par le circuit COD.Le circuit RPj comprend en outre un circuit de détection de caractère CDEj dont une entrée est connectée à la ligne lRj. de laquelle elle reçoit successivement les bits constituant le caractère transmis à une fréquence définie par les signaux d'horloge (.Y .#T) provenant de l'unité. Le format du caractère, tel que celui de la figure 3, étant défini dans le programme exécuté par l'unité UT, des signaux de commande (CCCR) sont engendrés par le circuit COD par le déroulement dudit programme.Ainsi le bit de départ bd d'un caractère reçu sur la ligne lRj estdétecté par le circuit CDEj et les bits suivants de bi1 à bi8 sont envoyés par ce circuit à l'entrée série du registre RRj pour y être stockés (avant leur transfert dans le registre RTRj) à une fréquence de chargement définie par les signaux d'horloge (HoT). Le circuit de contrôle COR de la figure 2 comprend, à la figure 5, un premier circuit de contrôle CPa de la parité(ou de l'imparité) de l'information sur 8 bits reçue par le circuit récepteur RP., par comparaison au bit de parité b détecté par le circuit J p CDEj à son arrivée par la ligne lRj. Le circuit CPa est constitué d'un générateur de parité dont les entrées sont reliées au registre RR pour calculer la parité de l'information constituée par les bits b il à bis reçus par la ligne R., et d'un comparateur permettant de détecter une erreur EPa à sa sortie lorsque le bit de parité calculé est différent du bit bp . Le circuit CPa est commandé par les signaux (CCCR) émis par le circuit COD. Le circuit COR comprend deux autres circuits CCa et DSu de contrôle de cadrage et de détection de surcharge, commandés également par les signaux CCCR.Dans le cas de la figure 3, le premier bit d'arrêt b la est obligatoirement à un niveau haut, sinon le caractère est mal cadré. Le circuit CCa est conçu pour contrôler si le bit b la est bien au niveau haut voulu, sinon il émet à sa sortie un signal d'erreur de cadrage ECa. Le circuit de détection de surcharge DSu est relié par une entrée au circuit de détection CDE. pour recevoir un signal Fc de fin de réception de caractère correspondant également à l'émission par le registre RR. du signal (RRjP) par lequel le contenu J J de ce registre est chargé dans le registre RTR.. Si le circuit DSu reçoit ce signal Fc avant que le circuit COD lui ait indiqué par les signaux (CCCR) que le précédent caractère a été lu dans le registre RTR un signal d'erreur j, de surcharge ESu est engendré à sa sortie. Le circuit COR comprend en outre une porte OU reliée par trois entrées respectivement aux circuits CPa, CCa et DSu par l'intermédiaire de trois portes ET 52, 53 et 54 de transfert validées par le signal (VIE) émis par le circuit COD. Si au moins l'un des trois signaux d'erreur E?a, ECa, ESu est présent à entrée de la porte OU, un signal dierreur ER est engendré à sa sortie.Selon la figure 3, la valeur binaire des bits d'information b. et b. est significative de l'état du caractère. Par une porte OU7 et une porte OU8 du circuit COR, ces bits sont forcés à la valeur 1 pour indiquer à l'unité que le caractère qui lui est transmis est erroné. Une information sur 6 bits de b. à b i6 est transférée des positions b1 à b; du registre RTR. respectivement dans les positions Sî à 6 du regis Ei J tre TS par un signal de validation (VRP.) émis par le circuit COD. L'informa- tion d'état sur 2 bits b~7 et b i8 est transférée des positions b7 et b8 du registre STAR; respectivement dans les positions a7 et 8 du registre TS par le même signal de validation de deux portes ET 55 et 56 placées respectivement à la sortie de la porte OU 7 et de la porte OU8. Les positions E1 à E8du registre TS étant ainsi chargées, la lecture d'une information sur 8 bits est réalisée par l'unité UT dans le registre TS par un signal de validation (LTS). Le circuit de commande COD des figures 2, 4 et 5, comprend, à la figure 6, un registre de commande RC dans lequel sont chargées successivement les commandes d'interface (Cl) émises par l'unité au cours du déroulement du programme par lequel il dialogue avec au moins l'un des m postes par l'interface, objet de la présente invention. Des signaux d'horloge (HoC) émis par l'unité commandent le chargement du registre RC ainsi que le chargement d'un registre de sélection RS connecté par ses entrées à l'unité UT, pour recevoir le numéro CS de chaque circuit à sélectionner par le circuit COD. Le numéro codé d'un circuit à sélectionner est transféré dans un décodeur DCD par un signal de validation de lecture (LRS) du registre RS.Un signal de commande (CDCD) émis à la sortie du registre RC permet la décodification du numéro de circuit reçu comme étant l'un des circuits récepteurs et transmetteurs de poste (TRP1, TRP2... TRP ) de la figure 1 ou le circuit m d'identification IFRT de-reception et de transmission de la figure 2. Le décodeur comprend au moins (m + 1) sorties pour la sélection desdits ( m + 1 circuits par un signal respectivement à l'une de ces sorties (VP1, VP2... VP, VlRT). Les m premières sorties du décodeur DCD sont reliées respectivement à un premier ensemble de portes ET validées par un signal (VT) de validation de transmission émis par le registre RC quand l'unité veut envoyer des informations, par le registre TE, de la figure 4, au circuit transmetteur de poste à sélectionner par le numéro chargé dans le registre RS. Ainsi, le numéro de poste 91 étant décodé par le décodeur DCD,un signal (VP1) est émis à la première sortie du décodeur pour engendrer le signal (VTP1) de la figure 2, à la sortie de la porte ET 60 correspondante, validée par le signal (VT).Le numéro du circuit IRT étant décodé par le décodeur DCD, un signal (VlRT) est émis à la (m + 1) e sortie du décodeur pour engendrer le signal (VIT), de la figure 2, à la sortie d'une fm + I)e porte ET 62 validée par le signal (VT). Les m premières sorties du décodeur DCD sont également reliées respectivement à un second ensemble de portes ET validées par un signal(VR) de validation de réception émis par le registre RC quand l'unité veut lire des informations, par le registre TS de la figure 5, dans le circuit récepteur de poste ou dans le circuit IRT à sélectionner par le numéro chargé dans le registre RS.Le numéro de poste P1 étant décodé par le décodeur DCD, le signal (VP1) est émis à la première sortie du décodeur, pour engendrer le signal (VRP1), de la figure 2, à la sortie de la porte ET 61 correspondante, validée par le signal (VR). La décodification du numéro du circuit IRT permet d'engendrer le signal (VIRT) à la (m + 1)e sortie du décodeur pour donner à la sortie d'une (m + 1)e porte ET 63, validée par le signal (VR), le signal (VIR) de la figure 2. Aux sorties du registre RC sont émis les signaux (CTE) et (LTS) des figures 2, 4 et 5 ainsi que les signaux (CCCR), (LRTR), (VIE), (CRTT), (CGCT). La figure 7 donne un exemple de réalisation du circuit IRA. récep jd teur et transmetteur d'un appareilAjd appartenant au poste Pj. Le circuit TRAjd comprend un circuit récepteur RAjd. transformant un caractère série reçu par une entrée reliée à la ligne tTj un caractère parallèle envoyé à l'appareil Ajd par un groupe de sortie. Le circuit TRA. comprend également un circuit transmetteur TAjd transformant un caractère parallèle reçu par un groupe d'entrée de l'appareil Ajd, en caractère série transmis sur la ligne lRj par une sortie. Les circuits RAjd. et TAjd sont conçus de façon semblable aux circuits récepteur et transmetteur de poste représentés aux figures 4 et 5.Les signaux d'horloge (HoT) sont envoyés par le canal C. aux circuits RA. et T5d pour synchroniser leur fonctionnement avec celui des circuits transmetteur et récepteur du poste P. avec lesquels ils échangent respectivement des informations. Le premier caractère émis sur la ligne BTj par le circuit transmetteur TP. contient le numéro d'appareil à sélectionner. Ce premier carac tère étant transformé par le circuit RA. en caractère parallèle est envoyé jd dans un circuit dlidentification diappareil opérant la comparaison du numéro d'appareil reçu au numéro de l'appareil Ajd engendré par un générateur GAjd. Les deux numéros étant identiques, le circuit lAid engendre un signal de validation d'un circuit de commande CODjd du circuit TRAjd. Le transfert des caractères reçus par le circuit RAjd dans l'appareil Ajd est réalisé par une porte ET 70 validée par un signal (VRAjd) engendré par le circuit CODjd Un circuit de contrôle CORjd associé au circuit RAjd permet de contrôler chaque caractère reçu et d'indiquer au circuit de commande CODjd par un signal à sa sortie qulun caractère erroné a été reçu.Par un signal envoyé au circuit CODjd, le circuit Tkjd indique à ce circuit qu'un caractère a été émis sur la tR., ligne lRj, permettant au circuit CODjd diengendrer un signal de validation (VTAjd) d'une porte ET 71 pour le transfert d'un nouveau caractère de l'appa- reil Ajd dans le circuit transmetteur TAjd .Dans le cas où une erreur est détectée par le circuit COR., à la réception diun caractère, le circuit CODjd interrompt le transfert diun caractère dans l'appareil Ajd. En forçant (par le circuit CORjd) les bits 7 et 8 d'un caractère à transmettre par la ligne selon un code d'état donné à la figure 3, un état anormal est indiqué à l'unité par la ligne lRj, en cas d'erreur détectée par le circuit CORjd. Pour initialiser un dialogue de l'unité par l'interface de liaison, objet de la présente invention, à la demande de l'opérateur, l'unité déclenche une suite d'appels d'appareils en envoyant sur le canal du poste sélectionné, des caractères ayant des codes, par exemple, binairement croissants. Si l'appareil demandé est absent, l'unité, au bout diun temps d~terminé (par une horloge programmée), demande l'appareil suivant dans l'ordre. Après un tour complet, l'unité de traitement de données connait la configuration du poste, clest-à-dire les numéros des appareils en place dans ce poste.En affectant, par exemple, des numéros différents aux appareils d'un même poste, de 0 à 63, représentés par les différentes combinaisons des 6 bits d'adresse bi1 à bit de la figure 3, un grand nombre d'appareils peut être ainsi mis en place à l'intérieur d'un poste sans avoir, pour leur adressage, à prendre en considération leur type, c'est-à-dire leur genre et leur variante, comme c'est le cas pour une connexion en étoile. Avec une interface telle qu'elle a été décrite, il est possible d'in- terrompre l'exécution d'un programme en cours par lequel l'unité dialogue avec l'un des appareils des postes connectés. Un appareil tel qu'un clavier peut émettre un caractère, comme dans le cas e) de la figure 3, qui, transmis à l'unité, provoque l'interruption du programme en cours. D'une façon générale, d'après cette même figure 3, le bit bj8 = 1, reçu par un circuit récepteur de poste en cas de malfonction détectée par un appareil, ou le bit B8 1, résultant de la détection d'une erreur à la réception d'un caractère provenant d'un appareil, crée une interruption de programme dans l'unité.Par cette interruption, une instruction de relancement (appelée RESTART) du programme interrompu permet à l'unité d'identifier le numéro du poste à l'origine de l'interruption, soit pour effectuer un diagnostic en cas de panne, soit pour initialiser un dialogue avec le clavier, par exemple, ayant des données à échanger avec l'unité. Une variante-de l'interface, selon l'invention, consiste à connecter I 'unité de traitement de données à au moins un appareil d'un poste de travail par un autre canal et un autre circuit transmetteur-récepteur d'appareil, de telle sorte que ledit appareil appartenant à deux postes par les deux canaux qui le relient à l'unité, peut dialoguer avec l'unité par ces deux canaux, qui le relient à l'unité, c'est-à-dire par la sélection des deux postes en parallèle. L'invention décrite est particulièrement intéressante dans le cas d'une application à des appareils dits lents, c'est-à-dire, à des appareils ne pouvant émettre ou recevoir des données qulà une vitesse inférieure à celle à laquelle l'unité peut ellemême émettre ou recevoir des données. En effet, dans ce cas, la transmission série de chaque caractère ne représente pas un inconvénient du point de vue rendement. Du fait, par ailleurs, que l'unité ne peut dialoguer qu'avec un seul appareil à la fois d'un même poste de travail, la connexion en série de l'unité aux appareils d'un poste ne constitue par un inconvénient. L'invention présente également l'avantage de pouvoir s'appliquer au cas où l'unité de traitement de données est un microprocesseur ayant, par exemple, un temps de cycle de deux micro-secondes, et pouvant gérer facilement huit postes de travail. Dans une réalisation préférée de l'invention la transmission sur chaque canal est effectuée à une vitesse de tordre de 10 000 bauds. REVENDICAT IONS 1 o/ Interface de liaison d'une unité de traitement de données à un ensemble de m postes de travail constitué d'appareils émetteurs-récepteurs de données, l'unité et chacun des appareils étant conçus pour émettre et recevoir des informations binaires en parallèle, caractère par caractère, par des signaux de commande engendrés dans I #unité, caractérisée en ce qu'elle comprend m circuits récepteurs-transmetteurs associés aux m postes et un circuit récepteur-transmetteur associé à chaque appareil, chaque circuit récepteurtransmetteur étant conçu pour transformer un caractère dit parallèle, reçu par un nombre d'entrées correspondant au nombre de bits formant un caractère, en caractère dit série dont les bits qui le constituent sont successivement transmis par une sortie, et pour transformer les bits, formant un caractère série, reçus successivement par une entrée en caractère parallèle transmis par un nombre de sorties correspondant au dit nombre de bits, l'uni- té étant reliée aux entrées et aux sorties de caractère parallèle respectivement des circuits récepteurs-transmetteurs associés aux m postes, chaque appareil étant relié aux entrées et aux sorties de caractère parallèle du circuit récepteur-transmetteur qui lui est associé, le circuit récepteur-transmetteur associé à chaque poste ayant son entrée et sa sortie de caractère série reliées respectivement à la sortie et à l'entrée de caractère série des circuits récepteurs-transmetteurs des appareils du poste considéré par deux lignes de transmission d'un canal associé audit poste. 20/ Interface de liaison selon la revendication 1 caractérisée en ce qu'elle comprend en outre un circuit de commande d'interface, relié par ses entrées à l'unité, contenant des moyens de sélection de postes constitués par un décodeur dont les entrées sont reliées à l'unité et dont au moins m sorties sont respectivement reliées aux m circuits récepteurs-transmetteurs associés aux m postes, le décodeur étant conçu pour fournir un signal à ses m sorties respectivement par la décodification de m caractères d'adresse des m postes reçus par ses entrées. 30/ Interface de liaison selon la revendication 2, caractérisée en ce qu'elle comprend en outre un premier et un deuxième ensemblesde m circuits de transfert respectivement reliés aux entrées et aux sorties de caractère parallèle des m circuits récepteurs-transmetteurs de poste, les deux circuits de transfert reis es à chaqtle circuit récepteur-transmetteur de poste étant validés par le signal de sélection du poste considéré, engendré par ledit décodeur. 40/ Interface de liaison selon la revendication# 3, caractérisé en ce qu'elle comprend en outre un circuit tampon d'entrée et un circuit tampon de sortie, le circuit tampon d'entrée étant relié par ses entrées à I 'unité et par ses sorties aux m circuits de transfert du premier ensemble, le circuit tampon de sortie étant relié par ses entrées aux m circuits de transfert du deuxième ensemble et par ses sorties à l'unité. 5 / Interface de liaison selon la revendication 3 caractérisée en ce que ledit circuit de commande comprend en outre des moyens de commande respectivement des m circuits récepteurs-transmetteurs de poste constitués par au moins un registre dont les entrées sont reliées à l'unité et les sorties sont reliées respectivement aux m circuits récepteurs-transmetteurs de poste. 60/ Interface de liaison selon la revendication 5, caractérisé en ce qu'elle comprend en outre un troisième et un quatrième ensembles de m circuits de transfert par lesquels les sorties dudit registre de commande sont reliées respectivement aux m circuits récepteurs-transmetteurs de poste, les deux circuits de transfert reliés à chaque circuit récepteur-transmetteur de poste étant validés par le signal de sélection du poste considéré, engendré par ledit décodeur. 70/ Interface de liaison selon l'une quelconque des revendications précédentes, caractérisée en ce que, les caractères successivement transmis par un circuit récepteur-transmetteur de poste comprenant un premier caractère d'adresse d'appareil, et des caractères différents étant associés aux différents appareils diun poste, elle comprend en outre des moyens de sélection d'appareils consfftués par des circuits d'identification de caractère d'adresse d'appareil dont les entrées sont reliées à la ligne de transmissi-on des caractères série au poste considéré et respectivement aux circuits récepteurs-transmetteurs associés aux différents appareils de ce poste, chaque circuit d'identification comprenant un comparateur conçu pour engendrer un signal de validation par l'identité d'un caractère d'adresse d'appareil reçu par ladite ligne au carac tère d'adresse de l'appareil considéré. 80/ Interface de liaison selon la revendication 7, caractérisé en ce qu'elle comprend en outre des circuits de commande d'appareil reliés respectivement aux circuits récepteurs-transmetteurs des appareils de chaque poste et validés respectivement par les signaux engendrés par lesdits comparateurs. 90/ Interface de liaison selon la revendication 8, caractérisé en ce qu'elle comprend en outre deux circuits de transfert reliant les sorties et les entrées de caractère parallèle du circuit récepteur-transmetteur associé à un appareil, respectivement à des entrées et des sorties dudit appareil, par des signaux de validation de transfert engendrés par ledit cir#cuit de commande d'appareil. 100/ Interface de liaison selon prune quelconque des revendications précéden- - tes, caractérisée en ce qu'elle comprend en outre un circuit de contrôle, commandé par ledit circuit de commande d'interface, relié par des entrées respectivement aux m circuits récepteurs-transmetteurs de poste et par ses sorties à l'unité, le circuit de contrôle étant par ailleurs relié aux lignes de réception des caractères série provenant des m postes de façon à contrôler chaque caractère reçu d'un poste par le circuit récepteur-transmetteur qui lui est associé. 11 / Interface de liaison selon Alune quelconque des revendications précédentes, caractérisée en ce qu'elle comprend en outre un circuit dlidentifica- tion de réception et de transmission par lesdites lignes reliées respectivement aux m postes, ledit circuit d'identification étant relié par ses entrées aux m circuits récepteurs-transmetteurs de poste et par ses sorties à l'unité pour lui indiquer chaque fin de transmission et chaque fin de réception d'un caractère série par chacun des m circuits récepteurs-transmetteurs de poste. 120/ Interface de liaison selon la revendication 10 caractérisée en ce que, chaque caractère transmis par les lignes de chaque canal ayant un format défini par un bit de départ, un nombre donné de bits d'information, un bit de clé de parité de ladite information, au moins un bit d'arrêt, les bits de départ et d'arrêt ayant dès valeurs binaires déterminées par rapport respectivement à celle du bit qui précède le bit de départ et à celle du bit qui suit le bit d'arrêt, ledit circuit de contrôle comprend un circuit de détection des bits de chaque caractère à contrôler reçus des m postes, relié par m entrées aux lignes de réception des caractères série reçus des m postes et par d'autres entrées audit circuit de commande d'interface pour détecter respectivement le bit de départ, les bits d'information, le bit de parité et le bit d'arrêt de chaque caractère reçu. 130/ Interface de liaison selon la revendication 12, caractérisée en ce que ledit circuit de contrôle comprend en outre un contrôleur de parité relié d'une part audit détecteur de bit de parité de caractère et d'autre part aux m circuits récepteurs-transmetteurs de poste, ledit contrôleur comprenant des moyens pour calculer un bit de clé de parité à partir de l'information reçue et pour engendrer un signal d'erreur de parité quand ledit bit de parité calcu- lé est différent du bit de clé de parité envoyé par ledit détecteur. 140/ Interface de liaison selon la revendication 12, caractérisé en ce que ledit circuit de contrôle comprend en outre un contrôleur de cadrage de caractère relié audit détecteur de bit d'arrêt, ledit contrôleur comprenant des moyens pour engendrer un signal d'erreur de cadrage quand la valeur binaire du bit d'arrêt envoyé par ledit détecteur est anormale. 150/ Interface de liaison selon la revendication 12, caractérisée en ce que ledit circuit de contrôle comprend en outre un détecteur de surcharge, diun caractère reçu de l'un des m postes avec le caractère, reçu du même poste, qui le précède, relié d'une part au dit détecteur de bit d'arrêt et d'autre part à une sortie des m circuits récepteurs-transmetteurs de poste, ledit détecteur de surcharge comprenant des moyens pour engendrer un signal d'erreur de surcharge quand le bit diarr8t envoyé par ledit détecteur de bits est reçu par l'un des m circuits récepteurs-transmetteurs avant qu'il ait fini de transmettre à l'unité le caractère précédent. 160/ Interface de liaison selon les revendications 13, 14 et 15 caractérisée en ce que ledit circuit de contrôle comprend en outre une porte OU dont les trois entrées sont respectivement reliées-aux contrôleurs de parité, de cadrage et au détecteur de surcharge pour émettre un signal d'erreur à sa sortie en présence d'au moins l'un des trois signaux d'erreur engendrés respectivement par les deux contrôleurs et le détecteur de surcharge. 170/ Interface de liaison selon la revendication 16, caractérisée en ce que, chaque information d'un caractère transmis par l'un des m circuits récepteurs-transmetteurs à l'unité comprenant au moins un bit d'état du caractère transmis ayant la valeur binaire 1 en cas d'erreur, ledit circuit de contrôle comprend en outre au moins une porte Ou reliée par une entrée à la sortie de ladite porte OU de détection d'erreur, par une seconde entrée aux m circuits récepteurs-transmetteurs et par sa sortie à l'unité pour lui transmettre un bit d'état ayant la valeur binaire 1 en cas d'erreur détectée par ledit circuit de contrôle à la réception d'un caractère par l'un des m circuits récepteurstransmetteurs et en cas d'erreur indiquée par la présence d'un bit d'arrêt ayant la valeur binaire 1 dans ledit caractère reçu. 180/ Interface de liaison selon l'une quelconque des revendications précédentes, caractéris en ce qu'au moins un appareil appartenant à un premier poste et étant relié au canal associé à ce poste par un premier circuit récepteurtransmetteur d'appareil, elle comprend en outre au moins un second circuit récepteur-transmetteur d'appareil relié d'une part audit appareil et d'autre part à un second canal associé à un second poste, de sorte que ledit appareil dialogue avec l'unité par le circuit récepteur-transmetteur du premier poste connecté au premier canal et par le circuit récepteur-transmetteur du second poste connecté au second canal.