Brevet FR2261594A1 — publié le 19750912

La présente invention concerne un ensemble mémoire du type mémoire morte programmable par fusibles comportant au moins une matrice XY de points mémoires répartis en lignes et en colonnes, chaque ligne de points mémoires et chaque colonne de points mémoires étant commandées par un transistor, ensemble dans lequel chaque point mémoire est constitué d'un transistor bipolaire muni d'un fusible placé en série avec une de ses électrodes Les ensembles mémoires permanents dits également mémoires mortes sont un élément important dans le domaine des circuits logiques.Ces mémoires comportent une matrice XY de conducteurs de lignes et de colonnes aux intersections desquels sont situés des points mémoires constitués chacun par un élément unidirectionnel dont l'impedanee peut prendre deux valeurs nettement différentes et qui peut être un transistor dont la base et l'émetteur sont respectivement reliés à un conducteur X et à un conducteur Y Certaines de ces mémoires sont programmables par l'utilisateur, un moyen étant prévu pour inscrire définitivement une information binaire déterminée en chaque point mémoire même après que la mémoire ait été entièrement réalisée et enfermée dans un boîtier.Le moyen pour inscrire peut être un fusible, dont la fusion, aux points voulus, est commandée depuis l'extérieur, opération dite programmation de la mémoire. doivent Ces mémoires/s'integrer dans un ensemble de circuits logiques et doivent être adaptées, d'une part aux dispositifs de décodage d'adresse, d'autre part aux dispositifs de lecture. Une technique connue permet la réalisation de circuits logiques à émetteurs couplés, couramment appelés ECL (Emitter Coupled Logis), présentant sur les circuits connus auparavant un gain important de rapidité. Mais les mémoires mortes programmables de grande capacité connues jusqu'ici ne sont pas compatibles avec des circuits logiques de type ECL, sauf s'il est prévu des circuits logiques adéquats en entrée et en sortie, mais la mémoire ralentit tout ltensemble, si elle ne présente pas elle-même les caractéristiques de vitesse de réponse des circuits ECL. Le besoin se fait donc sentir d'une mémoire morte programmable de grande capacité, adaptable aux circuits logiques de type ECL, mémoire dont la structure utilise les mêmes principes que ces circuits et conserve tolus les avantages de cette famille de circuits. La présente invention a notamment pour but d t apporter une solution à ce problème et de fournir une mémoire morte programmable compatible avec les circuits logiques à émetteurs couplés de la famille dite ECL. Un but de l'invention est de fournir une mémoire morte programmable ressortant de la technique ECL, dans laquelle, selon cette technique, un avantage de rapidité est obtenu du fait que les transistors ne sont pas utilisés en saturation, que les excursions de tension-des signaux logiques sont faibles et que les transistors sont utilisés le plus souvent en montages différentiels avec couplage des émetteurs. Il est à noter que les mémoires sont en forme de matrices XY, les points mémoires étant répartis en lignes et en colonnes (les termes de lignes et de colonnes pouvant s'appliquer à la direction X X ou à la direction Y), mais que le plus souvent il est convenu d'appeler ligne l'ensemble des points mémoires correspondant à un mot et colonne l'ensemble des points mémoires correspondant à une information binaire de même rang dans les différents mots. On sait de plus que les colonnes peuvent être distribuées en groupes identiques correspondant chacun à une information binaire de rang déterminé dans le mot, l'information étant extraite par un décoda- ge entre les différentes colonnes d'un même groupe et une même ligne correspondant à autant de mots qu'il y a de colonnes dans un groupe. Selon l'invention, 11 ensemble mémoire du type mémoire morte programmable par fusibles, comportant au moins une matrice de points mémoires répartis en lignes et en colonnes~constitués chacun par un transistor bipolaire muni d'un fusible en série avec une des électrodes,est remarquable principalement en ce que les émetteurs des transistors points mémoires d'une ligne sont connectés directement à un conducteur de ligne relié à un générateur de courant constant et à l'émetteur d'un transistor d'adressage dont la base est reliée à un moyen d'adressage ligne, les bases des transistors points mémoires d'une colonne sont connectées directement à un constant conducteur de colonne relié à un générateur de courant/et à l1émet- teur d'un transistor de lecture dont la base est reliée à un moyen d'adressage colonne, les -collecteurs des transistors points mémoires sont reliés à une source de tension constante, chacun par l'intermédiaire d'un fusible et les collecteurs des transistors de lecture sont reliés directement à des moyens de détection de dif férences d'intensité de courant. Les fusibles de l'ensemble mémoire ne sont pas placés dans la liaison entre les lignes et les colonnes comme dans la plupart des ensembles mémoires connus, mais leur fusion entraîne un changement de l'impédance de cette liaison. Un générateur de courant imposant un courant constant dans une ligne, le courant base d'un transistor point mémoire adressé est sensiblement égal au courant injecté dans l'émetteur si le fusible est coupé, et se trouve réduit dans le rapport ss + 1'6 étant le gain en courant du transistor point mémoire lorsque le fusible est intact. Il suffit que le transistor point mémoire ait un gain supérieur à 1 par exemple pour que l'état du fusible intact ou coupé provoque une différence d'impédance sensible.Le transistor point mémoire, lorsqu'il est adressé, fonctionne en dehors de la région de saturation si le fusible n'est pas coupé, et dans la région de saturation, à courant collecteur nul si le fusible est coupé Le courant collecteur d'un transistor de lecture est fourni par le générateur de courant de la colonne correspondante ce courant s'ajoute le courant de base d'un transistor point mémoire. Un moyen de détection de niveaux de courant reçoit ainsi une somme de deux courants dont l'un a deux valeurs différentes selon que le fusible de point mémoire concerné est coupé ou intact. Aucune résistance n'est ajoutée dans les connexions d'émetteur des différents transistors de 11 ensemble mémoire. Ainsi un transistor d'adressage et les transistors points mémoires de la ligne qu'il commande sont montés en différentiel avec leurs emetteurs couplés selon la technique ECL, et le courant du générateur de ligne est dirigé sur le transistor d'adressage lorsque la ligne n1 est pas adressée. L'ensemble mémoire selon l'invention est ainsi compatible avec les circuits logiques à émetteurs couplés de la famille dite ECL et constitue une application de cette technique. Le transistor d'adressage et les transistors points mémoires ayant leurs émetteurs couplés réalisent une commutation de courant bien définie qui peut être obtenue par des écarts de tension faibles. La lecture consiste en une détection de niveaux de courant, les transistors de lecture et d'adressage peuvent fonctionner dans une région non saturée de leur caractéristique, aucun élément résistant ne retarde la désaturation d'un transistor point mémoire dont le fusible est coupé, après qu'il ait été adressé.Un choix convenable de niveaux de tensions et de courants permet ainsi d'atteindre des temps d'accès et de lecture de l'ordre des durées de propagation de signaux dans les circuits logiques à émetteurs couplés Avantageusement, le courant fourni par les générateurs de courant des colonnes est relativement élevé de façon à réduire les temps d'élimination de charges dans le transistor point mémoire et les temps de décharge des capacités parasites, celles des conducteurs de colonnes notamment, mais ce courant est cependant déterminé pour que, ajouté au courant de base du transistor point mémoire adressé, le transistor de lecture ne soit pas saturé. On connaît des ensembles mémoires mortes programmables avec fusibles dans lesquels la lecture d'un point mémoire est# faite par mesure d'un courant prenant deux valeurs distinctes selon l'état du fusible. Ainsi l'ensemble décrit dans le périodique américain IEEE Journal of Solid State Circuits - Volume SC 5 - n0 5 d'Octobre 1970, pages 196 à 202. Mais dans ces mémoires, les fusibles sont placés sur les émetteurs et une telle résistance mise en série avec un émetteur de transistor point mémoire augmente les temps de réponse. La lecture est obtenue par détection d'un courant ou de l'absence de courant dans un transistor de lecture, l'-excursion de tension des signaux d'adressage et de lecture doit être importante, l'ensemble mémoire n1 est pas compatible avec des circuits logiques de la famille dite à émetteurs couplés. Lorsque les transistors sont réalisés en circuit integré de type plan au sein d'une plaquette servant de substrat, il faut tenir compte des transistors parasites formés par les bases, les collecteurs des transistors intégrés et le substrat. Dans l'ensemble mémoire selon l'invention, le gain du transistor parasite de chaque point mémoire n'est pas critique et intervient peu sur les signaux de lecture ; le courant collecteur de ce transistor parasite ntin- tervient en effet que lorsque le fusible est coupé et que la jonction base-émetteur de ce transistor parasite est alors en direct; ce courant collecteur ne fait qu'augmenter la différence entre le courant de lecture pour un fusible coupé et le courant de lecture pour un fusible non coupé. Il n'est pas nécessaire que le gain de ces transistors parasites soit élevé et il peut même être pratiquement nul. Dans une forme de réalisation préférentielle, un transistor de référence de tension est monté en différentiel avec chaque transistor de lecture. L'émetteur du transistor de référence est relié directement au conducteur de colonne, sa base est reliée à une source de tension constante. La tension constante appliquée à la base des transistors de référence est choisie intermédiaire entre les niveaux de tension appliqués à la base des transistors de leeture. Ce montage différentiel permet ainsi d'aiguiller le courant de lecture, soit sur le transistor de lecture, soit sur le transistor de référence selon le niveau de tension d'adressage de colonne. Les transistors de lecture et de référence peuvent être utilisés dans une région de fonctionnement non saturée, avec des temps de commutation réduits. Ces deux transistors imposent d'autre part une tension sur la base des transistors points mémoires de leur colonne. Les niveaux des tensions appliquées aux bases des transistors de lecture et des transistors de référence sont déterminés pour que la tension base obtenue sur les transistors points mémoires de la colonne concernée entraîne un état conducteur du transistor point mémoire de ladite colonne situé sur une ligne adressée et un état bloqué des transistors points mémoires de la même colonne situés sur les lignes non adressées, Dans une forme de réalisation perfectionnée, un transistor limiteur de tension est monté en différentiel avec chaque transistor d'adressage de ligne et les transistors points mémoires de la ligne.L'émetteur du transistor limiteur est relié directement au Conducteur de ligne, sa base est reliée à une source de tension constante. La tension constante appliquée à la base des transistors limiteurs est choisie intermédiaire entre les niveaux de tension appliqués à la base des transistors points mémoires et provenant du transistor de lecture ou du transistor de référence selon que la colonne est adressée ou non. Le montage différentiel permet ainsi de maintenir bloqués les transistors points mémoires d'une ligne adressée mais situés sur des colonnes non adressées. La tension constante appliquée à la base des transistors limiteurs est choisie d'autre part intermédiaire entre les niveaux de tension appliqués à la base des transistors d'adressage de façon à ne pas contrarier l'effet des signaux d'adressage. Lors de l'inscription en un point mémoire, de l'information correspondant à un circuit avec fusible de collecteur coupé, on fait passer dans le fusible de collecteur du transistor point mémoire un courant assez fort pour fondre localement le fusible. Ce courant est obtenu au moyen d'un générateur de courant de programmation qui débite dans la ligne du transistor adressé, parallèlement au générateur de courant de ligne. Il est possible également que le générateur de courant de ligne soit conçu pour débiter soit un courant fort pour la programmation, soit un courant faible pour la lecture. Simultanément à l'impulsion du courant de fusion,la latension délivrée par la source à laquelle sont reliés les collecteurs des transistors points mémoires, est portée à une valeur élevée, de facon a compenser l'augmentation de la chute de tension dans le fusible due à l'augmentation de courant et à éviter la saturation du transistor point mémoire. Dès que le fusible est coupé, la tension sur la ligne du transistor point mémoire concerné diminue et le courant délivré par le générateur de courant se trouve dévié dans le transistor limiteur au lieu de passer dans les autres transistors points mémoires de la même ligne. Il va de soi que dans ltensemble mémoire selon l'invention, il est possible de disposer les colonnes par groupes identiques. Les collecteurs des transistors de lecture commandant les colonnes d'un groupe sont reliés entre eux et à un dispositif de lecture propre au groupe. Un dispositif de décodage est prévu pour l'adressage d'une colonne à l'intérieur d'un groupe, ce dispositif de décodage étant relié aux bases des transistors de lecture. Les collecteurs des transistors points mémoires d'un même groupe sont reliés, chacun, par l'intermédiaire d'un fusible, à un point commun à tension fixe pouvant prendre deux valeurs différentes, l'ensemble mémoire comportant ainsi un point commun par groupe de colonnes. La lecture est effectuée par mesure de la valeur d'un courant. Avantageusement cette mesure est faite par passage du courant collecteur des transistors de lecture dans une résistance branchée entre ces collecteurs et la masse et aux bornes de laquelle est disposé un dispositif détecteur de tension. De préférence tous les transistors de l'ensemble mémoire sont des transistors de type NPN, les tensions d'alimentation à partir desquelles sont établis les niveaux de tension des signaux d'adres sage et des références de tension sont négatives. Lorsque les tran sisftors de l'ensemble sont réalisés dans une plaquette semiconductri ce monolithique > cette plaquette substrat est portée au potentiel le plus négatif, les connexions de masses étant alors au potentiel le moins négatif. L'ensemble mémoire selon l'invention peut être réalisé dans une plaquette de silicium selon les techniques habituelles de fabrication des circuits intégrés et de composants de microélectronique. Avantageusement on intègre, dans la même plaquette, outre la matrice de points XY, les dispositifs nécessaires au fonctionnement de la mémoire: les générateurs de courant de lignes et de colonnes, les générateurs de courant de programmation, les générateurs de tension alimentant les points communs où aboutissent les fusibles des collecteurs des transistors points mémoires, les dispositifs de lecture, les dispositifs de décodage d'adresse, les générateurs des tensions de référence, les dispositifs de commande de programmation et des dispositifs d'interface qui peuvent être nécessaires pour le raccordement de l'ensemble mémoire à des circuits extérieurs. Avantageusement, les fusibles sont réalisés en couche mince de nickel-cbrome.selon les techniques connues dans la fabrication des mémoires mortes à fusibles-. De préférence, les transistors de ltensemble, notamment les transistors points mémoires sont des transistors de type plan obtenus par dépits épitaxiques et diffusions, dont 11 isolement latéral entre les différentes régions est réalisé au moyen d'non oxyde, principalement ltoxyde-de silicium. D'autres techniques connues peuvent être également utilisées pour la réalisation des transistors de l'ensemble mémoire. De préférence, #le5 émetteurs des transistors de l'ensemble mémoire et, en particulier, les transistors points mémoires sont des émetteurs dits havés", ce terme désignant des émetteurs dont l'ouverture de contact est obtenue en éliminant une mince couche d'oxyde jusqu'à -retrouver les fenêtres de diffus#ion d'émetteurs sans recourir à une opération de photogravure, ce qui permet de prévoir des émetteurs plus étroits, et d'obtenir un gain de rapidité. Plusieurs ensembles mémoires selon l'invention peuvent être associés pour eonstituer-des mémoires de grande capacité. Un dispo sitif,de sélection d'un ensemble parmi plusieurs ensembles associés est ajouté au dispositif d'adressage La présente invention concerne également le procédé de mise en oeuvre d'une mémoire morte programmable du type décrit ici.La mise en oeuvre comprend une opération de programmation qui constitue l'écriture des informations dans la mémoire, et des opérations de lecture Selon l'invention le procédé de mise en oeuvre d'une mémoire morte programmable dont les points mémoires, disposés en matrice XY, sont constitués par des transistors munis d'un fusible sur la sortie de collecteur, et dont les lignes et les colonnes sont adressées au moyen de transistors dont les émetteurs sont couplés avec des émetteurs de transistors de référence de tension, est remarquable en ce que, l'adressage d'un point mémoire étant obtenu par passage de la tension sur la base d'un transistor d'adressage de ligne d'un niveau haut à un niveau bas, et par passage de la tension sur la base d'un transistor de lecture d'un niveau bas à un niveau haut, la tension de référence sur la base des transistors de référence de colonne est fixée entre les niveaux haut et bas des tensions sur les bases des transistors de lecture et la tension de référence sur la base des transistors limiteurs est fixée'entre les niveaux haut et bas des tensions sur les bases des transistors points mémoires.Le procédé est remarquable en outre en ce qu'on provoque la fusion des fusibles-des transistors points mémoires voulus, selon le programme à inscrire dans la mémoire, en adressant le transistor point mémoire et en faisant débiter, à un gé nérateur de courant branché sur chaque ligne,- une impulsion de courant d'intensité suffisante pour provoquer, par son passage dans le transistor concerné, la fusion du fusible placé en sortie de son collecteur, le point commun de sortie des fusibles du groupe concerné étant simultanément porté à une tension élevée, et les points communs de sortie des fusibles des groupes non concernés étant maintenus à une tension suffis-amment faible-pour que la résistance des fusibles limite l'intensité des courants éventuels dans ces fusibles à une valeur ne provoquant aucune dégradation de ces derniers. Selon ce procédé, la lecture est remarquable en ce qu'on lit une information inscrite dans la mémoire en adressant au moins un transistor point mémoire, maintenant ledit point commun à une tension faible, et en détectant le niveau du courant de collecteur du transistor de lecture de la colonne concernée, les niveaux de tension, les excursions de tension et les courants étant choisis de telle façon que les transistors de lecture et d'adressage, les transistors limiteurs et de référence et les transistors points mémoires dont le fusible est intact, ne soient saturés à aucun moment. Avantageusement les différents niveaux de tension sont sépares les uns des autres par un écart moyen de 0,2 volt, les excursions de tension d'adressage et les excursions de tension à lten- trée et à la sortie de l'ensemble mémoire étant de l'ordre de 0,8 volt, ce qui correspond aux excursions de tension utilisées couramment dans les circuits logiques de type ECL. La programmation de la mémoires ou inscription d'informations binaires par fusion de fusibles en des points sélectionnés, requiert un courant d'intensité élevée dans les collecteurs des transistors points mémoires concernes. Avantageusement le courant envoyé dans une ligne pour la fusion d'un fusible est supérieur à 20 fois le courant envoyé dans la ligne pour la lecture d'une information. Ce dernier étant du même ordre de grandeur que le courant débité par un générateur de courant de colonne pour la lecture d'une information ou la programmation. Ce courant d'intensité élevée n'est appliqué que pendant le temps d'inscription et uniquement sur les transistors points mémoires concernés. surtout L'invention est applicable dans tout ensemble logique,/lorsque les autres éléments de l'ensemble logique permettent de grandes vitesses de réponse, de l'ordre des nanosecondes. La description qui va suivre, en regard des dessins annexés, fera bien comprendre comment l'invention peut être réalisee. La figure 1 est un schéma de principe d'un ensemble mémoire selon l'invention faisant ressortir en particulier un point mémoire choisi au hasard. La figure 2 est un tableau synoptique d'un ensemble mémoire selon l'invention. La figure 3 est un schéma d'un ensemble mémoire selon l'invention. Sur le schéma de la figure 1, on voit un transistor point mémoire 1, d'un ensemble matriciel comprenant un nombre X x Y de transistors identiques. L'émetteur du transistor point mémoire 1 est raccorde à un conducteur de ligne 2 à laquelle sont raccordés les émetteurs d'autres transistors points mémoires et la base du transistor point mémoire 1 est raccordée à un conducteur de colon memoire ne 3. Le collecteur du transistor pointal est raccordé par l'intermédiaire d'un fusible Il à un dispositif 12 susceptible d'être porté à deux niveaux de tensions différents. Le conducteur de ligne 2 est alimenté par un générateur de courant 5 susceptible de délivrer deux valeurs d'intensité de courant. Un transistor d'adressage 6 reçoit sur sa base des tensions d'adressage d'un dispositif 7 et son émetteur est raccordé au conducteur de ligne 2. Le conducteur de colonne 3 est alimenté par un générateur de courant 4. Un transistor d'adressage 8 reçoit sur sa base des tensions d'adressage d'un dispositif 9, son émetteur est raccordé au conducteur de colonne 3 et son collecteur est raccordé à un dispositif de lecture 10. La programmation de la mémoire est effectuée en faisant passer le transistor point mémoire à l'état conducteur et en faisant débiter par le générateur 5 un courant suffisant pour provoquer la fusion du fusible, si le point mémoire doit correspondre à l'information fusible coupé. La lecture de la mémoire est effectuée en faisant passer le transistor point mémoire et le transistor 8 à l'état conducteur et le transistor 6 à l'état bloqué au moyen des tensions d'adressage appliquées aux bases des transistors 6 et 8. Si le fusible est coupé, le dispositif de lecture 10 reçoit un courant égal à la somme du courant fourni par le générateur 4 et du courant fourni par le générateur 5. Si le fusible est intact, le dispositif de lecture 10 reçoit un courant égal à la somme du courant fourni par le générateur 4 et du courant base du transistor 1 lui-même sensiblement égal au courant fourni par le générateur 5 divisé par le gain du transistor point mémoire (plus exactement divisé par ss + 1, mais le plus souvent le gain ss de ce transistor est très grand devant 1). Des moyens sont prévus pour que le transistor 1 soit à l'é- tat conducteur seulement si la ligne et la colonne sur lesquelles il est branché sont adressées, et à l'état bloqué si la ligne ou la colonne sur laquelle il est branché n'est pas adressée. Ces moyens apparaissent mieux sur le schéma de la figure 3 et dans la description qui va suivre. Ce schéma et cette descrip tion concernent un ensemble mémoire dont la figure 2 donne le sy nopgique. L'ensemble est réalisé dans une plaquette substrat semiconductrice et enfermé dans un boîtier et comprend: une matrice XY de points mémoires 13, un dispositif de décodage X 14, un dispositif de décodage Y15, un dispositif de programmation 16, un dispositif d'interface 17 délivrant les signaux de sortie. Sur le schéma de la figure 3 on a représenté la matrice XY qui comporte des trânsistors points mémoires 22, disposés en lignes et en colonnes pour former une mémoire de structure XY. Les colonnes sont assemblées par groupes. L'ensemble représenté est par exemple une mémoire ayant une capacité de N mots de K bits. Les N mots sont répartis sur n lignes, chaque bit étant extrait d'un groupe de N soit m colonnes. Les n émetteurs des transistors 22 d'une même ligne sont reliés directement à un conducteur de ligne X sur lequel sont branchés les émetteurs d'un transistor d'adressage 25 et d'un transistor limiteur de tension 26. Chaque ligne est alimentée par un générateur de courant constant 34 susceptible de fournir deux valeurs d'intensité de courant. Les collecteurs des transistors 25 et 26 sont reliés à la masse. La base de chaque transistor d'adressage 25 est reliée à une sortie 27 d'un dispositif de décodage d'adressage non représenté. Les bases des transistors limiteurs 26 sont reliées à un générateur de tension constante 28. Le circuit de ligne ainsi défini est répété n fois. Les bases des transistors 22 d'une même colonne sont reliées directement à un conducteur de colonne Y sur lequel sont branchés les émetteurs d'un transistor de lecture 29 et d'un transistor de #férence de tension 21. Chaque colonne est alimentée par un générateur de courant constant 35. Les collecteurs des transistors 21 sont reliés à la masse et les collecteurs des transistors de lectu- re 29 d'un même groupe de m colonnes sont reliés à un même dispositif de lecture 30. Les bases des transistors 21 sont reliées à un générateur de tension constante 32. La base de chaque transistor de lecture 29 est reliée à une sortie 33 d'un dispositif de décodage d'adresse non représenté. Le circuit de colonne ainsi défini est répété m fois par groupe de colonnes. En série avec chaque collecteur de transistor point mémoire 22 est placé un fusible 23. Les fusibles des collecteurs des transistors points mémoires d'un même groupe de colonnes sont reliés à un point 24 auquel peut être appliquce soit une tension élevée pour l'inscription d'une information, soit une tension basse, pour la lecture d'une information. La programmation de la mémoire s'effectue en adressant le transistor point mémoire dont le fusible d#oit être coupé, en faisant débiter par le générateur 34 un courant de forte intensité et en portant la tension appliquée au point 24 du groupe de colonnes concerné à un niveau élevé suffisant, compte tenu de la chute de tension dans la résistance que constitue le fusible. La lecture de la mémoire s'effectue en portant la tension appliquée aux points 24 à son niveau bas et en adressant les différents points mémoires, par mot de quatre bits s'il y a quatre groupes de colonnes 5 au moyen des dispositifs de décodage X et Y. Selon un mode préférentiel de mise en oeuvre d'un ensemble mémoire conforme au schéma de la figure 3, dont tous les transistors sont de type NPN et intégrés dans une plaquette substrat de silicium, on applique des tensions se rapprochant des valeurs suivantes, compatibles avec des entrées et des sorties de type logique ECL; les niveaux haut et bas des signaux d'adressage appliqués aux bases des transistors 25 sont à -1,4 V et -2,2 V, les niveaux haut et bas des signaux d'adressage appliqués aux bases des transistors 29 sont à -0,8 V et -1,6 V, la tension délivrée par le générateur 28 est -1,8 V et la tension délivrée par le générateur 32 est -1,2 V.La tension appliquée aux points 24 est -1,6 V et elle est portée à +5 V lors de la programmation, sur chacun des points 24 nécessaires, le substrat dans lequel sont inté grés les transistors est mis au potentiel le plus négatif soit -5,2 V, correspondant au potentiel de la borne positive des générateurs de courant. L'adressage d'un point mémoire est obtenu en portant le point 27 de la ligne correspondante au niveau bas et le point 33 de la colonne correspondante-au niveau haut. Dans ces conditions, les transistors 25 et 26 de la ligne concernée sont bloqués, le transistor point mémoire concerné est conducteur, le transistor 21 de la colonne concernée est bloqué et le transistor de lecture est conducteur et reçoit le courant du générateur 35 augmenté du courant de base du transistor point mémoire. Les autres transistors points mémoires de la même ligne ou de la même colonne sont à l'état non conducteur. En effet, pour un transistor point mémoire situé sur une ligne adressée et sur une colonne non adressée la tension base, due au transistor 21, est -2 V et, la tension base du transistor limiteur 26 de la ligne étant -1,8 V, le transistor non adressé, de cette même ligne, reste bloqué.D'autre part, pour un transistor point mémoire situé sur une colonne adressée et sur une ligne non adressée, la tension base, due au transistor 29, est -1,6 V, et la tension base du transistor d'adressage 25 de la ligne étant -1,4 V, le transistor non adressé de la colonne adressée, reste bloqué. Lorsque le fusible 23 d'un transistor point mémoire adressé est intact, le courant base de ce dernier est ssI1, I étant le courant débité par le générateur 34 dans ce transistor et ss étant le gain en courant de ce transistor. Lorsque le fusible 23 d'un transistor point mémoire est coupé, le courant base de ce dernier est sensiblement I. Le courant collecteur des transistors de lecture des colonnes adressées prend ainsi deux valeurs différant de I différence que le dispositif 30 permet de détecter Pour la programmation, le transistor, dont le fusible doit être coupé, est adressé. Le courant débité par le générateur de courant 34 de la ligne concernée, est porté à une valeur comprise entre 10 et 100 mA pendant un temps de l'ordre de la milliseconde, la résistance du fusible étant de l'ordre des centaines d'ohms. Simultané- ment, le point 23 du groupe intéressé est porté à une tension positive de l'ordre de 5 V. La commande de l'impulsion de courant est asservie à l'adressage ligne. La commande de l'élévation de niveau de tension d'un groupe de colonnes peut être asservie aux sorties par l'intermédiaire des dispositifs d'interface. - REVENDICATIONS 1.- Ensemble mémoire du type mémoire morte programmable par fusibles, comportant au moins une matrice de points mémoires répartis en lignes et en colonnes, constitués chacun par un transistor bipolaire muni d'un fusible en série avec une des électrodes, caractérisé en ce que les émetteurs des transistors points mémoires d'une ligne sont connectés directement à un conducteur de ligne relié à un générateur de courant constant et à l'émetteur d'un transistor d'adre#ssage dont la base est reliée à un moyen d'adressage ligne, les bases des transistors points mémoires d'une colonne sont connectées directement à un conducteur de colonne relié à un générateur de courant constant et à l'émetteur d'un transistor de lecture dont la base est reliée à un moyen d'adressage colonne, les collecteurs des transistors points mémoires sont reliés à une source de tension constante, chacun par l'intermédiaire d'un fusible, et les collecteurs des transistors de lecture sont reliés directement à des moyens de détection de différences d'intensité de courant. 2.- Ensemble mémoire selon la revendication 1, caractérisé en ce qu'un transistor de référence de tension est monté en différes tiel avec chaque transistor de lecture, l'émetteur du transistor de référence étant directement relié au conducteur de colonne et sa base reliée à une source de tension constante. 3.- Ensemble mémoire selon l'une des revendications 1 et 2, caractérisé en ce qu'un transistor limiteur de tension est monté en différentiel avec chaque transistor d'adressage de ligne et les transistors points mémoires d'une ligne, l'émetteur du transistor limiteur étant relié directement au conducteur de ligne, et sa base étant reliée à une source de tension constante. 4.- Ensemble mémoire selon l'une des revendications 1 à 3, caractérisé en ce qu il comporte des moyens pour envoyer dans chaque conducteur de ligne une impulsion de courant d'intensité ele- vée suffisante pour la fusion d'un fusible, et des moyens pour amener à un niveau élevé, au moins pendant ladite impulsion, la tension sur des fusibles de collecteurs de transistors points mémoires. 5.- Ensemble mémoire selon l'une des revendications 1 à 4, caractérisé en ce que les colonnes étant assemblées par groupes, les collecteurs des transistors de lecture des colonnes d'un même groupe sont reliés entre eux et à un meme moyen de détection de différence d'intensité de courant. 6.- Ensemble mémoire selon l'une des revendications 1 à 5, caractérisé en ce que lesdits moyens de détection de différence d'intensité de courant sont constitués par des dispositifs comman r#cu illie dés par la tension aux bornes de résistances branchées en série chacune avec au moins un collecteur de transistor de lecture. 7.- Ensemble mémoire selon l'une des revendications 3 à 6, caractérisé en ce que les transistors points mémoires, les transistors d'adressage, les transistors de lecture, les transistors de référence et les transistors limiteurs sont de type NPN. 8.- Ensemble mémoire selon la revendication 7, caractérisé en ce que, étant intégrés dans une plaquette substrat de silicium, les transistors points mémoires, les transistors d'adressage, les transistors de lecture, les transistors de référence et les transistors limiteurs ont un isolement latéral de leurs différentes régions obtenu au moyen d'une couche localisée profonde d'oxyde de silicium. 9.- Ensemble mémoire selon 1'une des revendications 7 et 8, caractérisé en ce que, les émetteurs des transistors étant diffusés, les ouvertures de contact des émetteurs de transistors points mémoires sont formées par les fenêtres de diffusion de ces émetteurs. 10.- Ensemble mémoire selon l'une des revendications 1 à 9, caractérisé en ce que les fusibles sont constitués par des dépots localisés de nickel-chrome. 11.- Procédé de mise en oeuvre d'une mémoire morte programmable conforme à l'une des revendications 3 à 10, caractérisé en ce que, l'adresse d'un point mémoire étant obtenu par passage de la tension sur la base d'un transistor d'adressage de ligne d'un niveau haut à un niveau bas, et par passage de la tension sur la base d'un tran sistor-de lecture d'un niveau bas a un niveau haut, la tension de N référence sur la base' des transistors de référence de colonne est fixée entre les niveaux haut et bas des tensions sur les bases des transistors de lecture et la tension de référence sur la base des transistors limiteurs est fixée entre les niveaux haut et bas des tensions sur les bases des transistors points mémoires et entre les niveaux haut et bas des tensions sur les bases des transistors d'adressage ligne. 12.- Procédé selon la revendication li, caractérisé en ce que la lecture d'information inscrite dans la mémoire est obtenue en adressant au moins un transistor point mémoire, en maintenant le point de sortie des fusibles à une tension basse, et en détectant le niveau du courant de collecteur du transistor de lecture de la colonne concernée, les niveaux de tension , les excursions de tension et les courants étant choisis de façon que les transistors de lecture et d'adressage, les transistors limiteurs et de référence et les transistors points mémoires dont le fusible est intact, ne soient saturés a aucun-moment. 13.- Procédé selon l'une des revendications 11 et 12, caractérisé en ce que, pour l'écriture dans la mémoire de l'information correspondant à un fusible coupé, on provoque la fusion du fusible du transistor point mémoire concerné, en adressant ledit transistor point mémoire et en faisant débiter à un générateur de courant branché sur sa ligne, une impulsion de courant d'intensité suffisante pour provoquer la fusion dudit fusible, le point de sortie de ce fusible étant simultanément porté à une tension élevée. 14.- Procédé selon la revendication 13, caractérisé en ce que les différents niveaux de tension appliqués en différents points de ensemble mémoire sont échelonnés, l'écart moyen étant de 0,2 V. 15.- Procédé selon l'une desrevendications 13 et 14, caractérisé en ce-que les excursions de tension d'adressage et les excursions de tension en entrée et en sortie de l'ensemble mémoire sont de l'ordre de 0 > 8 V. 16.- Procédé selon l'une des revendications 13 etl5, caractérisé en ce que le courant envoyé dans une ligne pour la fusion d'un fusible est supérieur à vingt fois le courant envoyé dans la même ligne pour la lecture d'une information, le courant de lecture envoyé dans une ligne et le courant de lecture envoyé dans une colonne étant du même ordre de grandeur