Brevet FR2266376A1 — publié le 19751024

La présente invention sersapporte à un circuit basculeur à déclenchement CMOS (mital-oxyde- silicium complémentaire) et concerne plus particulièrement un circuit basculeur à déclenche- ment CMOS constitué par deux inverseurs commandés par horloge et un inverseur classique, ce circuit convenant particulièrement à la division de fréquence- et au comptage, soit à haute fréquence, soit à basse tension d1alimentation, soit dans des conditions ou à la fois la fréquence est élevée et la tension d'alimentation basse. Les composants CMOS présentent certaines inconvénients, comparés aux transistors bipolaires, mais ils sont néanmoins largement utilisés dans les circuits intégrés en raison detplusieurs avantages qu'ils présentent sur les composants bipolaires. Tout d'abord, les composants MOS sont beaucoup plus petits que les composants bipolaires; il en résulte que beaucoup plus de composants peuvent être réalisés sur une plaquette donnée, en compa raison avec le nombre des composants bipolaires qui peuvent y être réalisés. Ensuite, un composant MOS est auto-isolant en ce qu'il n'a pas à être fabriqué dans un caisson d'isolement. Cela est duA au fait que son fonctionnement repose sur les conductibilités entre des diffusions et non dans la matière du substrat. En outre, une caractéristique importante d'un- composant MOS réside dans le fait qu'il présente des caractéristiques d'impédance d'entrée très élevées, et du fait~qu'il ne dépend pas d'une grande mobilité dans le substrat et qu'il ne subit pass certaines autres contraintes, le composant MOS s'est avéré bien convenir à de nombreuses applications. Ainsi, par exemple, des transistors à effet de champ réalisés en composants MOS conviennent particulièrement aux applications à la commutation numérique et au comptage. Un type particulier de composants MOS qui s'est avéré intéressant est le composant MOS complémentaire, ou CMOS (connu également sous la désignation COS/MOS) dans lequel en fonctionnement, le canal N est bloqué lorsque le canal P est débloqué, et réciproquement. Des composants CMOS ont été utilisés particuffiièrement dans des circuits de base, par exemple des circuits inverseurs, des putes de transmission, etc., en raison du fait que les circuits intégrés CMOS sont capables de commutation à grande vitesse comparés aux autres types de circuits MOS, et leur dissipation dténer-ie est réduite. La Fig. 4 représente un exemple typique d.un circuit com portant un inverseur CMOS et des p9tes de transmitsion CMOS, et qui constitue un registre à décalage dynamique à deux étages. Chaque étage est constitué par deux inverseurs CMOS et deux portes de transmission CMOS qui sont commandées chacune par deux signaux d'horloge déphasés, de manière que lorsque des porte8 de transmission alternées sont débloquées, les autres soient bloquées. Chaque porte de transmission est disposée en série à la sortie d'un inverseur. En fonctionnement, lorsque la première porte de transmission de chaque étage est débloquée, elle transmet le signal provenant de l'étage précédent à l'inverseur de manière que ce signal soit mémorisé dans la capacité ddentrée de cet inverseur. Le registre à décalage utilise l'entrée de l'inverseur pour une mémorisation temporaire. Quand la porte de transmission est bloquée à l'alternance suivante du signal d'horloge, le signal est mémorisé dans cette capacité d'entrée et il reste à la sortie de l'inverseur où il est disponible pour la porte de transmission suivante qui est maintenant débloquée.Ce registre à décalage dynamique CMOS présente les avantages dsùne faible dissipation d'énergie, d'une très grande insensibilité aux parasitez et d'une large plage de tensions de fonctionnement. I1 est supérieur à un registre à décalage dynamique MOS à un seul canal en ce qu'il produit facilement les signaux d'horloge à deux phases qui lui sont nécessaires avec une seule tension d'alimentation, et ces fonctions logiques sont remplies à l'entrée et à la sortie avec une seule tension d'alimentation. En perfectionnement à cette disposition d'inverseur et de portes de transmission commandées par horloge en composants CMOS est décrit dans un mémorandum de Tokyo Shibaura Electric Company, Ltd., par Yasoji Suzuki, Maaataka Hirasawa et Kaichiro Odagawasous le titre de Clocked CMOS Calculator Circuitry, NO IY. Selon ce mémorandum, au lieu d'une porte de transmission CMOS commandée par horloge en série avec l'ensemble de l'inverseur et le canal P en parallèle avec le canal N dans cette porte, la porte de transmission est agencée de manière que son canal P et son canal N soient en écrie avec le canal P et le canal N de l'inverseur CMOS. Ceci présente lamantage d'éliminer la redondance de caractéristiques de la porte de transmission CMOS commandée par horloge avec des canaux P et N en parallèle. Le mémorandum de Tokyo Shibaura Electric Company, Ltd., décrit l'application de cette disposition à un inverseur commandé par horloge. L'invention concerne un circuit perfectionné qui convient particulièrement à la division de fréquence et au domptage à des fréquences élevées ou a des tensions d'al:::entation basses ou les deux, et utilisant l'inverseur commandé par horloge décrit dans le mémorandum précité. Le circuit selon l'invention remplit les fonctions et présente les avantages décrits cidessus, en utilisant deux inverseurs CMOS commandés par horloge et un inverseur CMOS classique. L'invention concerne donc un circuit calculateur CMOS commandé par horloge, comportant un inverseur CMOS commandé par horloge; un circuit de ce genre qui, grace à ll-incorporation de deux inverseurs CMOS commandés par horloge et un inverseur CMOS classique, fonctionne d'une manière qui correspond à celle d'un circuit basculeur à déclenchement asservi, et un circuit de ce genre dont la surface de pastille nécessaire par cellule. est plus petite que celle des circuits basculeurs CMOS connus, et dont le facteur de fréquence par surface est le plus élevé parmi les circuits basculeurs CMOS connus. Ces caractéristiques :et avantages sont obtenus grâce à un circuit basculeur à déclenchement CMOS qui convient particulièrement à la division de fréquence et au comptage et qui comporte trois étages. Le premier et le second étage consistent en des inverseurs CMOS commandés par horloge et le troisième étage en un inverseur CMOS classique, dont la sortie est ramenée à l'entrée du premier étage. Dans chacun des inverseurs CMOS commandés par horloge du premier et du second étage, le canal P et le canal N d'une porte de transmission commandée par horloge sont disposés en série avec le canal P et le canal N d'un inverseur CMOS, et la porte de transmission est attaquée par deux signaux d'horloge déphasés. Le premier et le second étage sont agencés de manière telle que lorsqu4tune porte de transmission est ouverte, l'autre est bloquée. Le circuit dynamique selon ltinvention fonctionne de manière telle que lorsqu'un étage est bloqué sur une alternance de l'horloge, le signal ou l'état logique est mémorisé par le capacité d'entrée de l'étage suivant, par la capacité de sortie de cet étage et par la capacité répartie, le signal ou l'état logique restant à la sortie de ltinverseur ob il est disponible pour l'autre porte de transmission qui est maintenant ouverte. Ce signal est appliqué à l'entrée de l'inverseur suivant où il est mémorisé par la capacité d'entrée de l'inverseur, de sorte que le signal est disponible à la sortie de chaque étage. Grâce à ce type de fonctionnement, une impulsion de sortie apparait donc à la sortie du troisième étage du circuit basculeur à déclenchement CMOS toutes les deux impulsions d'horloge, de sorte que les fonctions de division et de comptage sont remplies. Autres caractéristiques et avantages de l'invention appa raieront au cours de la description qui va suivre. Aux dessins annexés, donnés uniquement à titre d'exemples nullement limitatifs: La Fig. 1 est un schéma détaillé d'un mode de réalisation du circuit selon l'invention, la Fig. 2 est un schéma d'un autre mode de réalisation de l'invention, différent de celui de la Fig. I par la présence d'un partage de charges, la Fig. 3 est un diagramme de temps d'impulsions d'horloge montrant des impulsions d'horloge directes et des impulsions inversées, selon l'invention et, la Fig. 4 est un schéma d'un circuit antérieur. Les Fig. 1 et 2 représentent particulièrement un circuit basculeur à déclenchement CMOS. La différence entre le circuit de la Fig. 1 et celui de la Fig. 2 réside dans le fait qu'un partage indésirable de charges existe par la capacité parasite dans le mode de réalisation de la Fig. 2 (voir la description dans le mémorandum précité). Puisque les éléments de circuits des Fig.l et 2 sont identiques, la description faite en regard de la Fig. 1 s'applique également à la Fig. 2 la seule différence résidant dans la présence du partage indésirable de charges. Le circuit basculeur à déclenchement CMOS de la Fig. 1, de A A meme que celui de la Fig. 2, peut être considéré comme constitué par trois étages, le premier étage étant un inverseur CMOS commandé par horloge, le second étage étant un inverseur CMOS commandé par horloge et le troisième étage étant un inverseur CMOS classique dont la sortie est ramené à l'entrée du premier étage. La Fig. t montre particulièrement qu'une tension d'entrée est appliquée par l'entrée 10 à un inverseur comprenant un transistor à effet de champ 20 CMOS à grille isolée à canal P et à un transistor à effet de champ 22 CMOS à canal N. Comme le montre la figure, le substrat du transistor CMOS à grille isolée à canal P est maintenu à la tension positive VDD tandis que le substrat du transistor à grille isolée à canal N est maintenu à la tension la plus négative, ou la masse Vss. Dans le présent inverseur, comme dans le cas des inverseurs CMOS classiques, le canal P est débloqué lorsque la tension entre la grille et la source est négative par rapport à la tension seuil et le canal N est débloqué lorsque la tension entre la grille et la source est positive par rapport à la tension seuil.L'inverseur 30 est constitué par un transistor 20 CMOS à grille isolée et à canal P, par un transistor 22 CMOS à grille isolée à canal N, et par un circuit d'hor- loge comprenant un transistor 32 CMOS à grille isolée à canal P commandé par horloge (CL) et un transistor 34 CMOS à grille isolée à canal N commandé par horloge inversée (CL). Les impulsions d'horloge directes et inversées qui font passer l'inverseur dthor- loge de la position débloquée à la position bloquée et réciproquement sont représentées sur la figure 3 qui montre les impulsions d'horloge et les impulsions dthorloge inverses fournies à l'inverseur. D'autres formes dtimpulsions peuvent bien entendu convenir, selon l'invention, dans la mesure ou des impulsions dthorloge et des impulsions horloge inversées sont fournies.En fonctionnement, un seul générateur d'horloge suffit pour fournir ces immul- sions. Le fonctionnement de l'inverseur 30 commandé par horloge est tel qu'à l'arrivée des impulsions d'horloge et d'horloge inversée, le transistor 32 CMOS à grille isolée à canal P et le transistor 34 CMOS à grille isolée à canal N sont débloqués, où les deux transistors 32 et 34 sont bloqués. Si l'on suppose qu'un niveau bas est présent au point de jonction 3 lorsque la tension de lim- pulsion d'horloge CL est au niveau bas, le transistor 32 à canal P et le transistor 34 à canal N de l'inverseur 30 sont débloqués et la capacité de sortie de l'inverseur 30 est chargée au niveau haut VDD qui indique ltétat-logique put". Lorsque la tension de l'impulsion d'horloge CL est au niveau haut, le transistor 32 à canal P et le transistor 34 à canal N sont tous deux bloqués, et la capacité Ct au point de jonction I conserve la charge jusqu'au niveau bassuivant de ltimpulsion d'horloge CL. L'information au point de jonction t est ramenée au niveau logique won quand un état logique "1" apparait au point de jonction 3 et que l'impulsion d'horloge CL est au niveau bas avec les transistors 32 et 34 débloqués. Le fonctionnement du second étage dépend de l'état logique de sortie du premier étage du circuit basculeur CMOS à déclenche- ment. Le second étage de ce circuit comprend un inverseur constitué par un transistor 40 CMOS à grille isolée à canal P et par un transistor 42 CMOS à grille isolée à canal N connectés-en série à la sortie, ou point de jonction 1, du premier étage. Le substrat du transistor 40 à canal P est également maintenu à la tension positive VDD, et le substrat du transistor 42 à canal N est maintenu à la tension négative, ou tension de la masse VSs. Comme dans le cas de étage 30, le transistor 40 à canal P et le transistor 42 à canal N sont en série avec un transistor 52 CMOS à grille isolée à canal P et un transistor 54 CMOS à grille isolée à canal N. Dans l'étage 50, le transistor 54 à canal N reçoit les impulsions d'horloge et le transistor 52 à canal P re çoit les impulsions d'horloge inversées, de sorte que si l'inver- seur commandé par horloge du premier étage est bloqué et qu'un niveau logique " est présent au point de jonction 1, l'inverseur commandé par horloge du second étage est débloqué et un niveau logique "O" est présent au point de jonction 2 ou à la sortie du second étage en raison de la relation inverse des impulsions d'horloge et des impulsions d'horloge inversées entre les étages 30 et 50.Comme dans le cas des impulsions d'horloge directes et inversées de l'étage 30, les impulsions d'horloge directes et inversées de l'étage 50 sont telles que le transistor 52 à canal P et le transistor 54 à canal N sont débloqués, ou sont tous deux bloqués. Une capacité C1 est aseociée à l'étage 50. Bien que cette capacité, qui comme cela apparaîtra par la suite se comporte comme une mémoire temporaire, puisse être représentée par un cbn- densateur extérieur, elle est généralement constituée par la capacitée interne du composant CMOS et par les capacités réparties des connexions intérieures. A cet égard, les transistors à grille isolée utilisés dans le circuit selon Invention présentent une capacité interne due à l'intervalle entre la plaque métallique et le substrat et entre les interfaces NP et PN. La sortie du second étage, constituée par le point de jonction 2, est connectée au troisième étage qui consiste en un inverseur CMOS classique contrairement aux inverseurs CMOS commandés par horloge des étages 30 et 50. Cet étage est constitué par-un tran - p pz'- un trar sistor 60 CMOS à grille isolée à canal P et par un transistor 62 CMOS à grille isolée à canal N. Le substrat du transistor 60 à canal P est également maintenu à la tension positive VDD tandis que le substrat du transistor 62 à canal N est maintenu à la tension négative, ou tension de la masse Vss. Une capacité C2 est associée à ce troisième étage d'inverseur CMOS, et elle est géné- ralement constituée par la capacitée interne du composant CMOS ainsi que par les capacités réparties des connexions intérieures. I1 apparaîtra au cours de la suite de la description, que cette capacité C2 se comporte également comme une mémoire temporaire dans le circuit basculeur C-MOS à déclenchement selon l'invention. Le premier et le second étage fonctionnent comme un circuit déclenché dont la sortie (au point de jonction 2) est inversée par le troisième étage et ramenéeà ltentrée 10. L'information mémorisée au point de jonction 3 peut bien entendu être prélevée par lecture de la tension ou du niveau logique, d'une manière bien connue. Du fait que le troisième étage consiste en un inverseur CMOS classique, l'information au point de jonction 3 est l'inverse de l'état logique du point de jonction 2, ou de la sortie du second étage du circuit basculeur CMOS à déclenchement. Il faut remarquer que les éléments du circuit de la Fig. 2 sont les mêmes que ceux de la Fig. 1, à la différence près de la disposition de l'inverseur et de la porte de transmission commandée par horloge dans le premier et le second étage. A cet égard, la figure 2 illustre un mode de réalisation de l'invention dans lequel il existe un partage indésirable de charges, constituant la seule différence entre les modes de réalisation des Fig. X et 2. Par conséquent, toute la description faite en regard de la Fig. 1 ainsi que la description ci-après du fonctionnement du circuit basculeur CMOS à déclenchement s'appliquent au mode de réalisation à partage de charges de la Fig. 2. Le fonctionnement du circuit- I1 sera supposé que l'état des impulsions d'horloge et d'horloge inversée représentées sur la Fig.3 est tel que CL est au niveau haut et CL au niveau bas, que le transistor 32 à canal P et le transistor 34 à canal N sont bloqués et si un niveau logique no" est présent au point 3, un niveau logique "1" est présent au point 1. Si un niveau logique "l'lest présent au point 1, et en raison de la relation inverse entre les impulsions d'horloge et d'horloge inversée entre les étages 30 et 50, le transistor 52 à canal P et le transistor 54 à canal N du second étage sont tous deux débloqués et un niveau logique "O" est présent au point 2.Puisque le niveau du point 3 est inverse du niveau au point 2, un état logique " 1 n ou niveau haut apparait au point de jonction 3. Quand le signal ou l'impulsion d'horloge passe à "O", la sitution est telle que le transistor 32 à canal P et le transistor 34 à canal N de l'étage 30 sont débloqués et le niveau logique du point de jonction 1 passe de "1" à "O". Du fait que l'horloge et l'horloge inversée de l'étage 50 sont inversées par rapport à l'étage 30, pendant cette période l'information ou le niveau logique du point de jonction 2 reste inchangé puisque si le transistor à canal P et le transistor à canal N sont bloqués, l'information présente précédemment au point 2 est mémorisée par le condensateur C2 qui se comporte comme une mémoire temporaire maintenant le point de jonction 2 à l'état logique "O". A ce moment, l'étage 50 se comporte essentiellement comme un circuit ouvert. Pour des raisons similaires, un état- logique "1" subsiste au point de jonction 3, inverse de l'état logique au point de jonction 2. Quand le signal ou l'impulsion d'horloge devient à nouveau positif l'état logique du point de jonction 1 reste inchangé. Dans ce cas également, pendant que le transistor 32 à canal P et le transistor 34 à canal N sont bloqués, un état logique "O" est maintenu au point de jonction 1 puisque l'information qui se trouvait précédemment en ce point est mémorisée par le condensateur C1. L'étage 30 se comporte donc essentiellement comme un circuit ouvert. Mais le transistor 52 à canal P et le transistor 54 à canal N du second étage sont débloqués quand le signal d'horloge devient positif, et par conséquent, l'état logique du point de joncion 2 passe de "O" à "1".Puisque l'état du point de jonction 3 est l'inverse de celui du point de jonction 2, le niveau logique du point 3 passe de "1" à "O". Ce fonctionnement correspond à celui d'un circuit basculeur asservi déclenché par un flanc positif. Si horloge CL est connectée aux grilles des transistors 34 et 52 et si l'horloge CL est connectée aux grilles des transistors 32 et 54, le fonctionnement correspond à celui d'un circuit basculeur asservi déclenché par un flanc négatif. Les trois points de jonction 1, 2 et 3 peuvent etre utilisés comme sorties. I1 apparait donc que les capacités C1 et C2 fonctionnent comme une mémoire temporaire qui, en combinaison avec les inverseurs com mandés par horloge et l'inverseur CMOS classique, permet au circuit basculeur à déclenchement selon ltinvention de remplir une fonction de division et de comptage. En raison de 11 intervention d'une mémoire temporaire et du fait que le fonctionnement du circuit dépend dune charge mémorisée qui s'écoule lentement, le circuit commence à fonctionner de façon satisfaisante à une fréquence minimale. En général, ce circuit peut remplir de façon sûre la fonction voulue de division et de comptage, à partir de fréquences de 1 'ordre de 5 kHz, en fonction du courant de fuite. Bien que dans les circuits des Fig. 1 et 2, la sortie du troisième étage soit ramenée à l'entrée 10 de l'étage 30, il est évident que les signaux de sortie des étages 30 et 50 qui apparaissent aux points de jonction 2 et 3 peuvent être utilisés comme impulsions d'horloge et d'horloge inversée pour d'autres étages inverseurs CMOS commandés par horloge. Dans ce cas, une autre fonction de division et de comptage peut être assurée Les circuits représentés par les Fig. 1 et 2 remplissent la fonction de division et de comptage en ce que l'information logique est chargée aux points de jonction 1, 2 et 3, une impulsion d'hor- loge sur deux.Si les signaux de sortie des étages 30 et 50 sont également utilisés comme impulsions d'horloge et d1horloge inversée pour deux autres étages inverseurs CMOS commandés par horloge, il est possible de réaliser un circuit dans lequel la sortie de l'inverseur final délivre une impulsion toutes les quatre impulsions d'horloge appliquées à l'entrée du premier étage. En ajoutant d'autres étages inverseurs GMOS commandés par horloge, il est donc possible de réaliser un circuit dans lequel le signal de sortie final représente une petite fraction du signal d'entrée, et qui remplit donc la fonction voulue de division et de comptage. Le circuit selon l'invention peut être utilisé dans n'importe quel dispositif qui doit comporter un élément de comptage et qui peut convenir comme un élément de mémoire ou de retard Une application particulière de ce circuit se trouve dans un calculateur. Le circuit selon l'invention présente des avantages sur les circuits classiques en ce que la surface de pastille ncessaire par cellule- est plus petite que celle nécessaire aux circuits basculeurs CMOS connus. En outre, le facteur de fréquences à la surface est le plus élevé parmi les circuits basculeurs CMOS connus. Par ailleurs, l'implantation du circuit selon l'invention est très simple en raison du nombre minimil des contacts. Le mode de réalisation de la Fig. I présente en outre l'avantage d'une vitesse de commutation très accrue et d'une très grande insensibilité auxcourants alternatifs parasites. L'invention apporte également une réduction notable de la dissipation d'énergie par cellule. Bien que deux modes particuliers de réalisation soient décrits et illustrés, il est évident que de nombreuses modifications peuvent y être apportées sans sortir du cadre de l'inventinn. PEVENDI CATIONS 1 - Circuit basculeur à métal-oxyde-semi-conducteur complémentaire, caractérisé en ce qu'il comporte un premier étage inverseur à métal-oxyde-semi-conducteur complémentaire commandé par horloge et comportant une entrée, un second étage inverseur à métal-oxyde-semi-conducteur complémentaire commandé par horloge disposé en série avec ledit premier étage inverseur et comportant une sortie, les impulsions dthorloge dudit second étage inverseur commandé par horloge étant inversées par rapport aux impulsions d'horloge dudit premier étage inverseur, ledit premier et ledit second étage constituant un circuit basculeur à métal-oxyde-semiconducteur complémentaire et un troisième étage inverseur à métal-oxyde-semi-conducteur étant connecté en série entre la sortie dudit second étage et l'entrée dudit premier étage. 2 - Circuit basculeur selon la revendication 1, caractérisé en ce que chacun dudit premier et dudit second étage inverseur commandé par horloge comporte un inverseur à métal-oxyde-semi conducteur complémentaire constitué par un transistor à effet de champ à grille isolée à canal P et un transistor à effet de champ à grille isolée à canal N, et une porte de transmission constituée par un transistor à effet de champ à grille isolée à canal P et un transistor à effet de champ à grille isolée à canal N qui reçoivent des impulsions d' horloge et des impulsions d1hor- loge inversées, les transistors à canal P et à canal N de ladite porte de transmission étant connectés en série avec les transistors à canal P et à canal N dudit inverseur à métal-oxyde-semi-conducteur complémentaire. 3 - Circuit basculeur selon la revendication 2, caractérisé en ce que lesdits transistors à canal P et à canal N de la porte de transmission dudit premier étage inverseur commandé par horloge reçoivent respectivement des impulsions d'horloge et des impulsions d'horloge inversées, et les transistors à canal P et à canal N de la porte de transmission dudit second étage d'inverseur commandé par horloge reçoivent respectivement des impulsions d'horloge inversées et des impulsions d'horloge. 4 - Circuit basculeur selon la revendication 1, caractérisé en ce qu'il comporte au moins un autre ensemble inverseur à métal-oxyde-semi-conducteur complémentaire , les sorties dudit second étage inverseur commandé par horloge et dudit troisième étage inverseur produisant lesdites impulsions d'horloge et d'horloge inversée pour ledit autre ensemble -inverseur à métal-oxyde-semi-conducteur complémentaire. 5 - Circuit basculeur caractérisé en ce qu'il comporte deux bornes d'alimentation entre lesquelles est appliquée une tension d'alimentation, un premier et un second circuit inverseur connectés en parallèle entre lesdites deux bornes d'alimentation, chaque circuit inverseur comprenant une sortie et un premier composant de commutation connecté en série avec un premier composant à conduction commandée entre l'une desdites bornes d'alimentation et ladite sortie, et un second composant de commutation connecté entre l'autre desdites bornes d'alimentation et ladite sortie, ledit circuit comportant également un inverseur comprenant une entrée et une sortie, l'entrée de ltinverseur étant connectée à la sortie dudit premier circuit inverseur et la sortie dudit inverseur étant connectée à l'entrée dudit second circuit inverseur, un circuit reliant la sortie dudit second circuitinverseur à l'entrée dudit premier circuit inverseur et un circuit appliquant des signaux auxdits composants de commutation de manière que,pendant une période, les deux composants de commutation dudit premier circuit inverseur soient fermés et que les deux composants de commutation dudit second circuit inverseur soient ouverts et que pendant une seconde période suivante, les deux composants de commutation dudit premier circuit inverseur soient ouverts et que les deux composants de commutation dudit second circuit inverseur soient fermés.