Brevet FR2256594A1 — publié le 19750725

La présente invention a pour objet un convertisseur parallèle-série. Elle peut être utilisée, notamment, dans les systèmes de commutation de données. Dans les systèmes de commutation de données on est souvent amené à fournir sons forme série des combinaisons codées de bits obtenus en parallèle. Ainsi, par exemple, pour les besoins du module de commutation décrit dans le brevet n e 7t 43195 déposé le 2 Décembre 1971 au nom de la première des Sociétés demanderesses pour un module de commutation électronique des bits d'adresse obtenus en parallèle - lus dans trois mémoires, par exemple - sont fournis sur des conducteurs adresse sous la forme de combinaisons codées de trois bits contigus. Chacun de ces trois bits d'adresse est transmis, par exemple, par une porte logique du type "ET" commandée par un signal de commande.On dispose ainsi de trois portes nET", débloquées successivement par des signaux de commande, qui fournissent chacune un des trois bits d'adresse à une entrée d'une porte logique du type "OU. Cette dernière fournit alors sur sa sortie les trois bits d'adresse en série. Ce système exige notamment une localisation précise des flancs avant et arrière des signaux de commande. En effet, on suppose -que les deux premiers bits de 1adresse, par exemple, sont 1 et que le deuxième signal de commande débloquant la deuxième porte logique "ET" est fourni à cette dernière avec un léger retard. La première porte "ET" fournit un signal de niveau logique 1 tant que le signal de commande qui la débloque, le premier, existe.Elle fournit ensuite un signal de niveau logique O ainsi que la deuxième porte "ET" qui ne reçoit encore pas de signal de commande. Le signal transmis par la porte logique OU est donc de niveau logique O alors qu'il devrait entre de niveau 1. Puis, le deuxième signal de commande débloque la deuxième porte "ET". Elle fournit un signal de niveau logique 1. Ainsi donc, le signal effectivement transmis peut entre assimilé à deux signaux contigus de niveau logique 7 sur lesquels stest superposé, pendant un court instant, un parasite. De plus, si la durée du deuxième signal de commande a la valeur nominale, ce qui est pratiquement toujours le cas, et si les caractéristiques du troisième signal de commande sont également les- caractéristiques nominales, ce troisième signal apparait alors que le deuxième signal est encore fourni. Il en résulte une perturbation dans la transmission des bits, cette perturbation- se manifestant notamment par un signal parasité ou une imprécision dans la localisation des fronts. Cette imprécision réduit alors notablement les marges disponibles pour la réception des signaux. La présente invention a pour objet un convertisseur parallèle-série qui permet de pallier ces inconvénients. Le convertisseur parallèle-série de la présente invention comprend n entrées et au moins une sortie sur laquelle il fournit, en série, les n signaux binaires reçus en parallèle sur ses n entrées. Il est composé notamment d'un amplificateur à mémoire à une entrée et une sortie et, associe à chaque entrée d'au moins un élément logique à trois états O, 1 et 2. Chaque élément logique comprend une entrée de signal connectée à une entrée du convertisseur et sur laquelle sont fournis des signaux de niveau logique 0 ou 1, une entrée de commande et une sortie connectée à entrée de ltamplificateur à mémoire. En présence d'un signal sur son entrée de commande, chaque élément logique fournit sur sa sortie un signal actif de niveau logique 0 ou 1 selon le niveau du signal qu'il reçoit sur son entrée.Ce signal est fourni à l'entrée de l'amplificateur qui, en réponse, délivre alors un signal de niveau logique 0 ou 1. En l'absence d'un signal sur son entrée de commande, chaque élément logique fournit sur l'entrée de l'amplificateur un signal de repos de niveau logique 2. Ce signal est sans effet sur le fonctionnement de 11 amplificateur qui, en conséquence de son effet de mémoire, maintient sur sa sortie un signal de niveau logique 0 ou t selon le niveau du dernier signal actif reçu. Les différents objets et caractéristiques seront maintenant détaillés dans la description qui va suivre, donnée à titre. d'exemple non limitatif, en se reportant aux figures annexées qui représentent - la figure 1, un exemple de réalisation du convertisseur parallèle-série faisant l'objet de l'invention - la figure 2, des courbes illustrant un exemple de signaux présents en différents points du convertisseur de la figure 1. On décrira maintenant, en se reportant à la figure 1, un exemple de réalisation dtun convertisseur parallèle-série conforme à la présente invention Le convertisseur parallèle-série CPS de la figure 1, selon 11 exemple choisi, reçoit une information codée à trois bits sous la forme parallèle et fournit en réponse la meme information codée à trois bits sous la forme série. Il comprend essentiellement trois entrées ENI, EN2 et EN3, un circuit logique CL, un amplificateur à mémoire AM et une sortie SA. Une source de signaux non représentée fournit sur chacune des entrées EN7, EN2 et EN3 un des bits d'une combinaison codée à trois bits. Le circuit logique CL comprend trois éléments logiques à trois étages TSi, TS2 et TS3. Chaque élément comprend une entrée de signal2 connectée à une entrée du convertisseur, et une entrée de commande, connectée à un circuit dthorloge extérieur HG, ainsi qu'une sortie. Les trois sorties stl, st2 et st3 de ces éléments sont connectées à la sortie SE du circuit logique CL. L'horloge HG fournit des impulsions i, 2, 3, au rythme de la transmission, au circuit logique CL. L'élément logique à trois états TSI en présence d'une impulsions d'horloge 1 sur son entrée de commande fournit un signal actif sti dont le niveau logique est identique au niveau logique du signal d'entrée eni. En l'absence dtimpulsion dthorloge t sur son-entree de commande, l'élément TSI se comporte comme une impédance de valeur très élevée, de l'ordre de plusieurs milliers de mégohms.Il est convenu de dire que le signal de sortie, ou signal de repos, alors indépendant du signal d'entrée en 1, est au niveau logique 2. Un tel élément logique peut entre réalisé, par exemple, à l'aide d'une paire de transistors complémentaires à effet de champ, du type MOS, tel l'élément commercialisé sous l'appellation 40t6 AD. De ml?me, les éléments logiques TS2 et TS3 en présence 4'une impulsion dthorloge 2 et 3 sur leur entrée de commande fournissent respectivement un signal actif de sortie st2 et st3 dont le niveau logiqùe est identique au niveau logique du signal d'entrée en2 et en3. En l'absence dtimpulsion d'horloge sur leur entrée de commande, les éléments TS2 et TS3 se comportent chacun comme une impédance de valeur très élevée ils fournissent alors un signal de repos de niveau logique 2. Ltamplificateur à mémoire AM dont l'entrée est connectée à la sortie SE du circuit logique CL est un amplificateur ayant un circuit d'entrée à faible consommation et un circuit de sortie à débit élevé. Un tel amplificateur est décrit dans la demande de certificat de première addition n9 73 36463 déposée le 12 Octobre t973 au nom des Sociétés demanderesses pour un "amplificateur de signaux logiques Cet amplificateur comprend notamment un étage d'entrée EEf un étage à mémoire EM et un étage de sortie ES. L'étage d'entrée EE a pour rôle de faire apparattre les variations du signal d'entrée se.Ainsi, lorsque ce signal passe du niveau logique 0 au niveau logique 1, 2 l'étage d'entrée EE transmet un signal de niveau logique 1, pendant un bref instant, à l'entrée de l'étage de sortie ES et de l'étage à mémoire EM. Lut étage de sortie ES reproduit ce signal. Puis l'étage d'entrée EE cesse de transmettre un signal. L'étage à mémoire EM, connecté en parallèle sur la liaison entre la sortie de l'étage dtentrée EE et l'entrée de l'étage de sortie ES maintient alors le signal de niveau logique 1 à l'entrée de l'étage ES. Il en est ainsi tant que le signal d'entrée se est au niveau logique 1. Le passage du signal d'entrée se du niveau logique 1 au niveau logique 2 est sans effet sur l'étage d'entrée EE de l'amplificateur AM. Le signal d'entrée de l'étage de sortie ES est maintenu au niveau logique 1 par étage à mémoire. Dès que le signal se passe au niveau logique 0, étage d'entrée EE transmet un signal de niveau logique 0, pendant un bref instant, à l'entrée de l'étage de sortie ES et de l'étage à mémoire EM. Lfétage de sortie ES reproduit ce signal L'étage à mémoire EM change d'état et maintient un signal de niveau logique O à l'entrée de l'étage ES. Il en est ainsi tant que le signal d'entrée se est au niveau logique 0. Le passage du signal d'entrez se du niveau logique 0 au niveau logique 2 est sans effet sur l'étage d'entrée EE et le signal d'entrée de ltétage de sortie ES est maintenu au niveau logique 0 par l'étage EM. Lors du passage du signal se du niveau logique 0 au niveau logique 1, le fonctionnement de l'amplificateur AM se poursuit de la façon précédemment décrite. On décrira maintenant, en se reportant également aux courbes de la figure 2, le fonctionnement du convertisseur CPS de la figure 1. On suppose tout dtabord, comme l'illustrent les courbes de la figure 2, que les signaux d'entrée en1 2 en2 et en3 sont nuls et que les impulsions d'horloge 1, 2 et 3 ne sont pas fournies. Les éléments TS1, TS2 et TS3 qui ne reçoivent pas d'impulsion sur leur entrée de commande e comportent chacun comme une impédance de valeur très élevée. Le circuit logique CL fournit donc un signal se de niveau logique 2, ce qui est illustré sur la courbe se de la figure 2 par un trait pointillé. L'amplificateurà mémoire AM qui ne reçoit aucun signal maintient un signal sa, supposé au niveau logique Q, sur sa sortie SA. A l'apparition d'une impulsion d'horloge t sur l'entrée de commande de l'élément TS1, celui-ci, qui reçoit un signal ent de niveau logique 0, fournit un signal de niveau logique 0 tant que l'impulsion 1 existe. Le signal de sortie se du circuit logique CL passe au niveau logique 0. Ce signal est fourni à l'amplificateur à mémoire AH. Il est sans effet sur le signal de sortie de cet amplificateur qui reste au niveau logique 0. A la suppression de l'impulsion d'horloge 1, le signal de sortie de l'élément TSt passe au niveau logique 2. Le signal de sortie de chacun des éIéments TS2 et TS3 est maintenu au niveau logique 2. Le signal de sortie se du circuit logique CL passe alors au niveau logique 2. Ce signal est sans effet sur l'amplificateur AM qui maintient, par l'intermédiaire de son étage à mémoire EM, le niveau du signal de sortie se du-eonvertisseur CPS au niveau logique 0. A I1 apparition d'une impulsion d'horloge 2 sur l'entrée de commande de ltélément TS2, celui-ci, qui reeaoit un signal en2 de niveau logique 0, fournit un signal de niveau logique 0. Le signal de sortie se du circuit logique CL passe du niveau logique 2 au niveau logique 0. Ce signal, fourni à l'amplificateur AH, est sans effet sur la sortie sa qui est maintenue au niveau logique O. A la suppression de l'impulsion d'horloge 02, le signal de sortie de l'élément TS2 passe du niveau logique 0 au niveau logique 2. Le signal desortie se du circuit CL passe du niveau logique O au niveau logique 2, cè qui est sans effet sur le signal de sortie sa du convertisseur CPS qui est maintenu au niveau logiques par l'étage à mémoire EM. De la meme façon, à l'apparition d'une impulsion d'horloge sur l'entrée de commande de l'élément TS3 dont l'entrée de signal est maintenue au niveau logique 0, le signal se passe du niveau logique 2 au niveau logique 0. Ce signal est sans effet sur le signal de sortie sa qui reste au niveau logique 0. La suppression de l2impulsion d'horloge 03 fait passer le signal de sortie de l'élément TS3 du niveau 0 au niveau 2. Le signal se passe également au niveau logique 2, ce qui est sans effet sur le signal de sortie sa du convertisseur CPS qui est maintenu au niveau logique 0. On suppose maintenant, comme le montrent les courbes de la figure 2, qutun signal enî de niveau logique 1 est fourni sur entrée de signal ENI de l'élément TSI. Cet élément ne recevant aucune impulsion d'horloge sur son entrée de commande se comporte comme une impédance très élevée et fournit un signal stî de niveau logique 2. Les éléments TS2 et TS3 ne recevant aucune impulsion d'horloge sur leur entrée de commande fournissent également un signal de sortie de niveau logique 2. En conséquence, le signal se est maintenu au niveau logique 2. Le signal de sortie sa du convertisseur CPS est donc maintenu au niveau logique 0. A l'apparítion d'une impulsion d'horloge pt fournie sur son entrée de commande, ltélément TSI, qui reçoit un signal eni de niveau logique t sur son entrée de signal, fournit un signal st de niveau logique 1. Les éléments TS2-et TS3 ne recevant aucune impulsion d'horloge sur leur entrée de commande fournissent un signal de sortie de niveau logique 2. En conséquence, le signal se passe au niveau logique 1. En réponse, l'amplificateur à mémoire AM fournit un signal sa de niveau logique t. A la disparition de l'impulsion d'horloge plut, le signal de sortie de l'élément TS1, donc aussi le signal se, passe au niveau logique 2. Le signal de sortie sa du convertisseur CPS est maintenu au niveau logique t par étage à mémoire EM de l'amplificateur AM. Le passage du signal eni du niveau logique 1 au niveau logique 0 est sans effet sur le signal de sortie de l'élément TS1 quine reçoit pas simultanément une impulsion d'horloge 1. Le signal de sortie sa du convertisseur CPS est donc maintenu au niveau logique 1 pendant la durée théorique d1un bit meme si la durée du signal entrée en1, comme le montre la courbe correspon- dante de la figure 2, est plus courte que cette durée théorique. Après.un intervalle de temps égal à cette durée, une impulsion dthorloge p2 est fournie sur l'entrée de commande de l'élément TS2 qui reçoit également un signal en2 de niveau logique O. En réponse, l'élément TS2 fournit un signal de niveau logique 0. Les éléments TSî et TS3 ne recevant pas de signal sur leur entrée 'de commande fournissent un signal de niveau logique 2. En conséquence, le signal de sortie se du circuit logique CL passe au niveau logique 0. Lt amplificateur à mémoire AM recevant ce signal le reproduit sur sa sortie. Le signal de sortie sa du convertisseur CPS passe au niveau logique 0. A la disparition de l'impulsion d'horloge 2, le signal de sortie de l'élément TS2 passe au niveau logique 2. il en est de meme du signal de sortie se du circuit logique CL. Le signal de sortie sa du convertisseur CPS est maintenu au niveau logique 0 par l'étage à mémoire EM de l'amplificateur AH. Le passage du signal- d'entrée en3 du niveau logique 0 au niveau logique t est sans effet sur le fonctionnement' de ltélément TS3 qui ne reçoit pas d'impulsion d'horloge 03 sur son entrée de commande. Le signal de sortie st3 de l'élément TS3 ainsi que le signal se sont maintenus au niveau logique 2. Le signal de sortie sa du convertisseur CPS est maintenu au niveau logique 0 par l'étage à-mémoire EM de' l'amplificateur AH. A lsapparition d'une impulsion d'horloge 3 fournie sur son entrée de commande, l'élément TS3, qui reçoit un signal en3 de niveau logique t, fournit un signal st3 de niveau logique 1. Le signal de sortie de 11 élément TSt ainsi que le signal de sortie de l'élément TS2 restant au niveau logique 2, le -signal de sortie se du circuit logique CL passe au niveau logique 1. De la façon décrite précédemment, le passage du signal se du niveau logique 2 au niveau logique t, alors que le signal de sortie sa est au niveau logique 0, provoque le passage de ce dernier au niveau logique 1. On a représenté sur la courbe en3 de la future 2 un signal en3 au niveau logique 1 dont la durée est supérieure à la durée nominale des signaux binaires à transmettre. Malgré ce défaut, dès ltapparition d'une impulsion dthorloge i 1 sur-ltentrée de commande de ltélément TS1, le signal de sortie de cet élément passe au niveau logique du signal eni, 0 selon exemple choisi. il en résulte, de la façon décrite précédemment, que le signal se passe du niveau 2 au niveau 0 et que le signal de sortie sa du convertisseur CPS passe du niveau logique t au niveau logique O. Le fonctionnement du convertisseur se poursuit de la façon précédemment décrite. Selon ltexemple choisi, illustré par les courbes de la figure 2 on a fourni successivement 3 signaux 0 en parallèle sur les entrées ENI > EN2 et EN3 du convertisseur CPS, puis un signal 1, un signal 0 et un signal t également en parallèle sur les mimes entrées. En réponse, le convertisseur CPS a fourni un signal sa constitué par la juxtaposition des 6 signaux précédents. De plus, ce signal sa n'est pas perturbé par les défauts apparaissant sur les signaux entrée puisqutil est obtenu indépendamment des fronts arrière des signaux d'entrée. La précision obtenue est d'autant plus grande que les impulsions d'horloge sont plus étroites. il est bien évident que la description qui précède nta été donnée qu'à titre d'exemple non limitatif et que de nombreuses variantes peuvent ttre envisagées sans sortir pour autant du cadre de l'invention. REVENDICATION Convertisseur parallèle-série à n entrées et une sortie au moins fournissant en série sur cette sortie les n signaux binaires reçus en parallèle sur ses n entrées , caractérisé en ce qutil comprend notamment un amplificateur à mémoire à une entrée et une sortie et, associé à chaque entrée, au moins un élément logique à trois états O, 1 et 2 comprenant une entrée de signal connectée à une entrée du convertisseur et sur laquelle sont fournis des signaux de niveau logique 0 ou 1, une entrée de commande et une sortie connectée à l'entrée de ltamplifîcateur à mémoire, cet élément, en présence d'un signal sur son entrée de commande fournissant sur sa sortie un signal actif de niveau 0 ou 1 selon le niveau du signal fourni sur son entrée, ce signal actif étant à son tour fourni à l'amplificateur qui délivre alors un signal de niveau logique 0 ou 1 selon le niveau du signal qupil reçoit, et ledit élément, en l'absence drun signal sur son entrée de commande fournissant un signal de repos de niveau 2 à l'amplificateur, ce signal étant sans influence sur cet amplificateur qui, en conséquence de son effet de mémoire, maintient sur sa sortie un signal de niveau logique 0 ou t selon le niveau du dernier signal actif reçu.