Brevet FR2222729A1 — publié le 19741018

La présente invention concerne des systèmes de mé- morisation à accès rapide et à forte densité qui sont utilises dans des calculateurs, ainsi que leurmade de commande. La présente invention concerne plus particulière-- ment un procédé et un dispositif de mémorisation pour calculateurs, nouveaux et perfectionnés, utilisant des condensateurs de mémorisation métal-isolant-semiconducteur-métal r#alis#s suivant la technique planar et enfermés dans un dispositif à faisceau électronique pour inscrire et lire des états de charge dans des emplacements de bit -de données de dimensions e#trêmement faibles se trouvant sur la surface des condensateurs de mémorisation, ce qui permet d'enregistrer puis extraire des donne emmagasinées dans la mémoire. L'article intitulé "Electron Beam Detection Of Charge Storage In MOS Capacitors" de M.S. Cohen, D.O. Smith et E.E. Huber, Jr. publié dans 'The Applied Physics Letters of the American Institute of Physicsti volume 16 > nn4-l;; février 1970 Pages 1-7-1 9s décrit les caractéristiques essentielles d'une mémoire MOS du type ci-dessus à laquelle on a accès à l'aide diun faisceau électronique de forte densité Lors de la réalisation et de la commande d'une mémoire réalisée de la façon décrite dans ledit article, on s'est aperçu que pour obtenir un fonctionnement stable et une lecture sans ambigutté des données binaires emmagasinées dans la mémoire, la distance entre les centres des bits de données doit être de l ordre de 200 microns ou plus. Lorsque la distance entre les centres des bits de données est de cet ordre de grandeur, les mémoires utilisant des condensateurs MOS deviennent peu attrayantes du point de vue économique par suite de l'augmentation de leurs dimensions et de leur complexité. Pour surmonter cette difficulté la présente invention se propose de fournir un moyen pour réduire la distance entre les bits de données à une valeur de l'ordre de 20 microns ou moins. La présente invention 5e propose de fournir un procédé et un dispositif de mémorisation nouveaux et perfectionnés utilisant des condensateurs de mémorisation métal-isolant-semicondeur-métal, réalisés suivant la technique planar, qui sont disposés dans un appareil à faisceau électronique pour inscrire et lire des états de charge dans des emplacements de bit de données se trouvant sur la surface du condensateur de mémorisation, ce qui permet d'enregistrer puis de lire de façon fiable des données emmagasinées dans le condensateur de mémorisation sous forum ode en binaire La présente invention se propose aussi ~e - aliser un dispositif capable d'emmagasiner des bits de données dans un condensateur de mémorisation de façon que la distance entre les centres des emplacements des bits de données soit égale ou inférieu- re à 20 microns,ce qui permet d'obtenir une mémoire à accès rapide et de capacité importante qui est fiable du point de vue économique. La présente invention décrit un dispositif et un procédé de mémorisation utilisant un condensateur de mémorisation multicouche métal-isolant-semiconducteur-métal, réalisé suivant la technique planar, pour emmagasiner sélectivement un ensemble de charges électriques dans isolant, au voisinage de l'interface isolant-semiconducteur, suivant des configurations qui représentent des données codées en binaire .Lorsque le condensateur de mémorisation est réalisé à l'aide de semiconducteurs de type p, ce procédé et ce dispositif utilisent des moyens pour charger initialement de façon uniforme la surface de l'isolant avec des charges électriques positives, en irradiant l'isolant avec un faisceau életroni- que tout en maintenant un gradient de champ électrique positif aux bornes du condensateur de mémorisation. Dans les emplacements de bit de données où l'on souhaite enregistrer des bits de données d un premier type (par exemple des bits'11' , les charges électriques positives sont conservées.Dans les emplacements de bit de données représentant d'autres types de bits (par exemple le bit "0") > les charges sont évacuées dans une zone de diamètre D entourant les emplacements de bit de données représentant la valeur binaire "0", D étant égal ou supérieur à plusieurs trajets de diffusion des électrons dans le semiconducteur. Pour former les emplacements de données correspondant au bit "0" ou non chargés les emplacements sont irradiés par un faisceau électronique de diamètre d en présence d'un gradient de champ électrique négatif aux bornes du condensateur de mémorisation, et le faisceau électronique est déconcentré ou bien on lui fait suivre un trajet circulaire de diamètre D > d. En espaçant les emplacements de bit de données d'une distance L > D de l'ordre de 20 microns, D étant de l'ordre de 10 microns et le diamètre d du faisceau électronique étant de l'ordre de 5 microns, un réseg,en forme de grille,de chargoeélectriquespositives est maintenu dans L isolant qui entoure tous les emplacements de bit au niveau de l#interface isolant-semiconducteur. Le réseau en forme de grille de charges électriques positives fait naître un réseau correspondant en forme de grille de régions semiconductrices fortement conductrices et de type opposé s au voisina- ge de l'interface isolant-semiconducteur.Le réseau semiconducteur en forme de grille, de type opposé et fortement conducteur, entoure et relie tous les emplacements de bit chargés positiverent bit '1TJ mais est séparé des emplacements de bits non chargés bit '0'-), par la distance D qui est égale ou supérieure à plusieurs trajets de diffusion des électrons dans le semiconducteur Pendant L'opération de lecture, un faisceau électronique de lecture possédant une énergie suffisante pour pénétrer dans la région de la couche semiconductrice et possédant un diamètre d(D(L explore sélectivement les emplacements de bit de données tout en maintenant une polarisation sensiblement nulle ou légèrement négative aux bornes du condensateur de mémorisation multicouche .Lors de l'exploration dtun emplacement de bit de données chargé (bit 'l'i), des porteurs de paires electron- trou sont formées et sont séparées par le champ électrique d'une région de charges d'espace induite dans la couche semiconductrice par suite des charges positives. Les électrons de ce courant électron-trou sont entratnés dans le réseau fortement conducteur du semiconducteur entourant tous les emplacements de bit et fournisrent au condensateur de mémorisation un courant de charge relativement important afin de faire apparattre un signal de sortie important représentant l'état chargé (bit "T") de llem- placement de bit.Lors de l'e#ploration diun emplacement de bit non chargé bit 0'), les porteurs de paires électron-trou produits dans le semiconducteur par le faisceau électronique se recombinent dans la région mn chargée de diamètre D avant d'atteindre le réseau semiconducteur en forme de grille forcement char g#,et par conséquent fournissent au plus un courant de charge minimale au condensateur de mémorisation, ce courant se distinguant facilement du courant de sortie produit par les emplacements de bit chargés bits '1' ,. utilisation de techniques appropriées pour la lecture et 1 écriture permet d'éviter la dégradation de la moire au bout d-un certain nombre de cycles de fonc- tionnement ainsi que I:îflter#action des électrons de diffusion sur les emplacements de bit adjacen .En faisant subir un tràite- ment approprié au semiconducteur, par dopage avec de l'or ou par recuit dans l'oxygène à forte température, on peut fortement favoriser la recombinaison des porteurs induits dans les emplacements de bit non chargés, sous l'effet du faisceau électronique de lecture, ce qui améliore encore le fonctionnement. La présente invention sera mieux comprise à l'aide de la description suivante d'une forme de réalisation particulière donnéc àtitre d'exemple et représentée au dessin annexé dans lequel: La figure 1 est un schéma de blocs dans lequel certains éléments sont représentés de façon détaillée et dont le condensateur de mémorisation multicouche métal-isolant-semiconducteur -métal est représenté en coupe et illustre Les caractéristiques de base de construction et de fonctionnement d'un système de mémorisation, dans lequel les opérations de lecture et d'écriture sont effectuées à l'aide d'un faisceau électronique, similaire à celui décrit dans l'article mentionné ci-dessus. La figure 2 est un shama d'une vue agrandie d'une partie de la surface du condensateur de mémorisation isolantsemiconducteur et représente certains paramètres critiques nécessaires pour la mise en oeuvre de l invention. La figure ~ est un schéma du circuit du condensateur de mémorisation métal-isolant-semiconducteur-métal, servant à illustrer le mode de commande du condensateur de mémorisation suivant ltinvention. Les figures 4a-4b, raccordées de la façon indiquée, représentent un schéma de blocs d'un système de mémorisation pour calculateurs suivant la présente invention. La figure 5 représente une série de courbes caractéristiques illustrant la forme d'onde de certaines tensions de polarisation, du courant du faisceau, du signal de sortie et de la caractéristique de commutation de certaines parties du dispositif représenté dans la figure La figure 6 est une représentation schématique de plusieurs condensateurs de mémorisation métal-isolant-semiconducteur-métal utilisés dans le dispositif de la figure L'article mentionné ci-dessus décrit les mécanismes fondamentaux de lecture et d'emmagasinage de chargesutilisés dans unsysteme de mémorisation à l'aide de condensateurs métalisolant-semiconducteur-métal faisant l'objet de la présente invention.Dans un tel système de mémorisation, un faisceau électronique incident est dirigé normalement sur la surface du condensateur de n#mor-isa m'#tal-isolant-semiconductewr#rnétal > et un potentiel de polarisation est appliqué aux bornes du condensateur pour maintenir 1 isolant soit positif soit négatif par rapport au semiconducteur , suivant que les informations doivent être enregistrées dans le condensateur de mémorisation et suivant la nature de ces informations, ou suivant que les informations doivent être extraites. Lors de l'opération d écriture, le faisceau électronique traverse le film métallique pour arriver dans l isolant, ce qui fait passer dans la bande de conduction des électrons provenant de la bande de valence etlou de pièges dans la bande interdite de l'isolant. Si le potentiel de polarisat-ion est positif, ces électrons sont évacués de l'isolant par le champ électrique de polarisation qui est appliqué en laissant demeurer les charges positives dans l'isolant au voisinage de l'interface entre l iso- lant et le semiconducteur.La position des charges emmagasinées et la valeur de ces charges sont déterminées par la valeur et la polarité de la tension de la polarisation appliquée durant le bombardement électronique ainsi que par le point d'impact du faisceau électronique. Lorsqutune tension de polarisation négative est appliquée aux bornes du condensateur de mémorisation dont la polarité est telle que l'isolant est maintenu négatif par rapport au semiconducteur, les charges positives sont évacuées de l'isolant au voisinage de l'interface isolant-semiconducteur.Une sélection appropriée de la couche isolante et de la couche semicûnductrice permet de maintenir pratiquement indéfiniment soit un état chargé soit un état non chargé, en supposant que la température ambiante reste voisine de 300 K et que la structure n'est pas soumise à des radiations ionisantes destructives, par exemple des rayons gamma des rayons X, des électrons, des protons, etc, qui auraient tendance à altérer les états de charges dans l'isolant. Le choix sélectif des emplacements de charge et des zones non chargées dans la couche isolante permet d'enregistrer des informations, sous forme codée en binaire, dans le condensateur de mémorisation.Etant donné que la surface des zones chargé# ou non chargispEut être choisie de façon à être grossièrement proportionnelle à la section du faisceau électronique d'exploration utilisé pour déterminer les emplacements de bit chargés ou non chargés dans les couches isolantes, une telle mémoire présente une capacité potentielle d'emmagasinage de donn-es qui est importante, avec un encombrement extrêmement faible. Durant l'opération de lecture du condensateur de mémorisation, on peut utiliser un faisceau électronique mobile pour interroger les différents emplacements de bit afin de détecter s'il existe ou non une charge dans ces différents emplacements distincts sur la surface du condensateur. Le faisceau électronique est dirigé vers le point où des charges ont été précédemment emmagasinées ou évacuées de la couche isolante, avec application simultanée d'un potentiel de polarisation négatif ou nul. Si un emplacement de bit est chargé le faisceau électronique pénètre dans une région de charges d'espace induite dans le semiconducteur par l'emplacement de bit chargé où il crée des porteurs de paires électron-trou qui sont évacués par le champ électrique. Ainsi, si la couche semiconductrice est de de type p, la présence d'une charge électrique emmagaslnée dans la couche isolante à l'emplacement de bit concerné, crée une région de déplétion importante dans la couche semiconductrice au niveau de l'interface isolant-semiconducteur . Des porteurs de paires trou-électron sont créés dans cette région par le faisceau électronique d'exploration et sont éloignés de la région de déplétion par le champ électrique associé à la région de déplétion, a#insi que par le potentiel de polarisation appliqué, lorsque l'on en utilise un, ce qui donne naissance à une impulsion de courant pouvant être mesurée à l'extérieur.Dans les emplacements de bit où aucune charge n'a été emmagasinée dans la couche isolante, le courant induit par le faisceau électronique est négligeable et, même s'il peut être mesuré, ce courant est très inférieur à celui qui apparait dans un emplacement de bit chargé. La figure 1 représente une vue en coupe partielle d'un condensateur de mémorisation 10 utilisé suivant la présente invention. On comprendra que le fragment représenté dans la figure 1 ne représente qu'une partie d'un condensateur de mémorisation complet. Un tel condensateur de mémorisation complet est constitué normalemegt par un ensemble multicouche métal-isolantsemiconducteur-métal, en forme de plaquette et réalisé suivant la technique planar, dont l'épaisseur est d'environ 0,25mm et dont les dimensions sont d'environ 0,5x 0,5cm. Les dimensions du fragment du condensateur de mémorisation 10 représenté dans la figure 1 ne sont que de quelques microns, c'est à dire sont de l'ordre de quelques diamètres du faisceau électronique finement concentré. Le condensateur de mémorisation multicouche représenté dans la figure 1 comporte une couche conductrice arrière 11, une couche semiconductric- 12, une couche isolante 13 et une couche conductrice avant 15 qui sont disposées dans tordre cité en forme de sandwich, la couche semiconductrice 12 et la couche isolante 13 formant une interface 16. On peut utiliser différents semiconducteurs et isolants pour réaliser le condensateur de mémorisation multicouche représenté dans la figure 1. Par exemple, la couche semiconductrice 12 peut être constituée par du Si, Ge,InSb, InAs et Gars, et la couche isolante 13 peut être constituée par du Sih, Si0, une couche ferro-électrique telle que du BaTiO,, ou un autre isolant approprié possédant des caractéristiques comparables à celles des matériaux indiqués. Dans la description suivante on supposera que le condensateur de mémorisation multicouche est constitué par du silicium (Si de type p et par une couche de dioxyde de silicium ( SiO2##. Les couches métalliques Il et 15 peuvent être constituées par de Ita luminium, mais on peut aussi utiliser de l'argents du nickel, de l'or ou tout autre matériau conducteur. Le condensateur de mémorisation multicouche 10 est raccordé à un circuit de polarisation approprié 21 destiné à y appliquer un potentiel de polarisation approprié durant les différentes opérations de lecture et d'écriture, comme on le verra plus en détails ci-après. Les bandes d'énergie de la couche semiconductrice 12 sont représentées par les lignes 32 et 33 > la ligne 32 représentant le bas de la bande de conduction et la ligne 33 représentant le haut de la bande de valence. De même, les lignes 34 et 35 représentent le bas de la bande de conduction et le haut de la bande de valence dans la couche isolante 13. En supposant que la couche semiconductrice 12 est constituée par un semiconducteur de type p, le niveau de fermi dans l'ensemble semiconducteur-isolant est représenté par la ligne en pointillés 36. Lorsqu aucune charge, telle que celle représentée par le signe 55,n est présente dans la couche isolante, les lignes 32-35 délimitant les bandes d'énergie sont sensiblement horizontales comme cela est le cas pour la ligne 36 représentant le niveau de fermi. Cependant, lorsque des charges ont été emmagasinées dans un emplacement de bit, comme représenté dans la figure 1, par un faisceau électronique d'écriture 51, provenant d'une source 52, en présence d un potentiel de polarisation positif appliqué par l'intermédiai- re d'un commutateur 25 fermé sur le contact 24, le circuit multicouche est soumis à des contraintes positives et le bord des bandes de conduction et de valence, représentées par les lignes 32-35 sont incurvées vers le bas, comme représenté dans la figure 1. Le condensateur de mémorisation étant soumis à des contraintes, de la façon décrite ci-dessus, dans un emplacement de bit particulier, le faisceau électronique d'écriture 51 est dirigé sur la couche isolante 13. Pour une description plus détaillée des ifférents états de charge et du mécanisme suivant lequel des charges positives sont induites dans l'emplacement de bit se trouvant sur le condensateur de mémorisation, on se référera à l'article mentionné ci-dessus et à la demande de brevet américain n01 755, déposée le 9 janvier 1970 au nom de la Demanderesse et ayant pour titre Slow Write-Fast Read Memory Method And System'. Pour extraite les informations du condensateur de mémorisation, on utilise un faisceau électronique de lecture 51 possédant un pouvoir de pénétration suffisant pour frapper la région de charges d'espace 17 de la couche semiconductrice 12. En supposant que le semiconducteur 12 est de type p, une région de charges d'espace ou de déplétion 17 est formée dans le semiconducteur sous les emplacements de bit chargés,au voisinage de ltin terface isolant-semiconducteur. Dans cette région de déplétion, des porteurs de paires trou-électron produits par le faisceau électronique de lecture sont transférés dans la bande de conduction 32 et lestrouecorrespondantssont transférés dans la direction opposée sous l'effet du champ électrique qui s'établit dans la région de déplétion 17. Ceci crée un courant de porteurs de valeur considérable qui charge la région du condensateur se trouvant sous l'emplacement de bit, et ce qui fait apparaître une tension de sortie aux bornes d'une résistance de charge 56, branchée aux bornes du condensateur de mémorisation.Cette tension de sortie peut alors tre appliquée à un amplificateur ou à tout autre dispositif d'utilisation approprié 57,par exemple un calculateur. Comme on le verra plus en détails ci-après, le courant de porteurs produit par l'incidence du faisceau électronique de lecture sur la région de déplétion 17 a un ordre de grandeur plusieurs fois supérieur à celui du courant qui serait induit stil n'existait pas de région de charges d'espace dans la couche isolante 13 au voisinage de L'interface 16. La lecture peut être effectuée avec une polarisation faible ou nulle aux bornes du condensateur de mémorisation, ou de préférence avec un faible potentiel de polarisation négatif en commutant de façon approprié le contact 2 du commutateur pour le fermer sur le contact fívXe 2 ou le contact central 27. A l opposé de l invention décrite brièvement cidessus, dans laquelle aucune charge positive 55 n a été emmagasine dans la couche isolante 13 dans un emplacement de bit particulier, les bandes d énergie à l'intérieur du condensateur de mémorisation 10 seront sensiblement rectilignes et aucune région de déplétion appréciable 17 n apparaîtra dans la couche semiconductrice au voisinage de l'interface isolant-semiconducteur.Par suite de l'absence du champ électrique qui apparaîtrait autrement dans la région de déplétion, l:eL'fieacité de la séparation des paires trou-électron et du rassemblement des porteurs est fortement réduite sous les emplacements de bit non chargés; Par conséquent, le courant de sortie résultant apparaissant aux bornes de la résistance de charge 56 sera considérablement plus faible que le courant de sortie dû à un emplacement de bit chargé. Pour une comparaison des niveaux des différents signaux de sortie ainsi que pour une description plus détaillée des mécanismes de lecture, on se référera de nouveau à l'article et à la demande de brevet précédemment mentionnés. La structure et le mécanisme de mémorisation à laide d un condensateur métal-isoîant-semiconducteur-métal, qui ont été décrits ci-dessus et qui sont décrits plus en détails dans 1 article et la demande de brevet cites ci-dessus, fonctionnent de façon satisfaisante lorsque la distance entre les centres des emplacements de bit de données est de l'ordre de 200 microns. Lorsque la distance entre les centres des bits de données est de cet ordre, la capacité de mémorisation du système de mémoire résultant utilisant un tel condensateur de mémorisation devient peu intéressante du point de vue économique par suite de I' a4gmenta- tion du coût d'emmagasinage pour chaque bit d informa Lion et d'une complexité plus importante. Pour supprimer cette limitation, la présente invention fournit un dispositif et un procédé d écriture nouveaux permettant d obtenir une densité d emmagasinage de bits de données plus importante , la distance entre les centres des emplacements de bit de données étant de l'ordre de 20 microns ou moins.Pour mieux comprendre la façon dont ceci est obtenu, il est encore nécessaire d ! analyser le déplacement des porteurs de charges produits dans la couche semiconductrice par le faisceau élec tioniue de lecture durant l'opération de lecture. Le fait que l;on ne puisse pas obtenir une lecture non ambigue avec des emplacements de bit de données très rapprochés en utilisant les procédés et dispositifs connus, provient de l'interprétation et dela théorie proposées pour expliquer la façon dont sont produites les différentes impulsions de courant de sortie. P ur mieux comprendre cette défaillance, on va considérer plus en détails les propriétés permanentes d un condensateur de mémorisation multicouche pour différentes polarisations et pour différents états de charge de 1 isolant.La structure multicouche particuliêre à laquelle on se réfère est constituée par une couche d'aluminium de 500 déposée par vaporisation sur un isolant constitué par une couche unitaire de 1700A de dioxyde de silicium soumises une croissance thermique, qui est disposée sur un substrat en silicium de type p possédant une résistivité comprise entre 0,2 et 20 ohm.#m, un contact ohmique formant la couche conductrice métallique inférieure.On remarquera que la mémoire n'est pas limitée à l'utilisation d'une structure réalisée de cette façon et possédant cescsractéristiques,#et ne dépend pas de façon critique de ltépaisseur des différentes couches qui nta été indiquée qu'a titre d'exemple. Dans la description qui suit, on supposera que les bits de données "1" sont représentés par un état de charge positif dans 1 emplacement du bit de données. En supposant que cette charge est saturée ou presque saturée (c'est à dire environ 10 charges positives par cm 3 et que les polarisations sont plus positives que -30 volts, les charges positives emmagasinées dans isolant inversent la conductibilité la surface du semiconducteur au niveau de 1 interface isolant-semiconducteur. C est à dire que la couche superficielle du semiconducteur en silicium de type p devient fortement conductrice et de type n au niveau de l'interface oxyde-silicium.Juste au dessous de cette couche fortement conductrice et de conductibilité inversée, se forme une région de déplétion qui ne contient pratiquement pas de porteurs de charges. Cette région de déplétion est soumise à un champ électrique important perpendiculaire à l'interface isolant-semiconducteur. Les dimensions de cette région perpendiculairement à liatrface sont déterminées uniquement par la résistivité du semiconducteurs et au dessous de la région de déplétion se trouve la masse de semiconducteur en silicium de type p dans laquelle ne règne aucun champ électrique. On va considérer maintenant l état de charge dans les emplacements de bit non chargés, correspondant aux bit Tlot$ dans lesquels toutes les charges positives emmagasinées au niveau de l'interface isolant-semiconducteur ne peuvent pas être evacuées en polarisant négativement le condensateur de mémorisation multicouche pendant 1 exploration à l;aide du faisceau électronique de lecture.Les charges non évacuées dans les emplacements de bit non chargés sont de 1 ordre de 1012 charges positives par 2 cm Pour des tensions de polarisation de lecture allant de O à - 1Cvolts,à la surface du semiconducteur en silicium au niveau de l'interface isolant-semiconducteur on peut obtenir une inversion de conductibilité} un appauvrissement ou une accumulation faible suivant la valeur de la tension de polarisation appliquée et la charge antérieurieure de l'isolant. Une inversion faible de la conductibilité signifie que la surface devient faiblement de type n et n'est pas très conductrice.L appauvrissement ou déplétion a été décrit ci-dessus et une accumulation faible signifie que la surface peut présenter une conductibilité de type p légèrement plus importante que celle du substrat en silicium et par conséquent légèrement plus conductrice. Le point important à considérer est que dans l'état non chargé, la surface du semiconducteur au niveau de 1 interface isolant-semiconducteur ne présente pas une inversion de conductibilité importante vou une accumulation importante) et par conséquent n'est pas fortement conductrice. On doit maintenant considérer le déplacement des porteurs de charges créés dans le semiconducteur par le faisceau électronique de lecture (et par conséquent le courant délivré par le condensateur de mémorisation à un circuit externe dans chacun des états charge et non chargé . Il est important de remarquer que bien au-un faisceau électron que possédant une énergie initiale de 5 b 10 1;V avec un courant électronique de 50 nanoampères perde une partie considérable de cette énergie lorsque il pénètre dans la couche métallique et la couche isolante d'oxyde, les électrons conservent suffisamment d'énergie pour créer plusieurs paires trou-électron dans le substrat semiconducteur en silicium.Si tous les porteurs de paires trou-électron qui sont créés contribuaient au courant délivré par le condensateur de mémorisation à un circuit extérieur, on obtiendrait un courant de sortie dont tordre de grandeur serait plusieurs fois supé rieur à celui du courant électronique induit. Si toute la couche isolante est chargée à l'empla- cement des bits (c est à dire si la charge est saturée ou presque saturée, ce qui correspond à environ 10@@ charges positives par cm2) 1 inversion de conductibilité du silicium de type p est importante au niveau de 1 interface oxyde-silicium. Les paires trou-électron créées dans la zone d'inversion et de déplétion du semiconducteur en silicium par le faisceau électronique de lectu re se parent dans le champ électrique, les trous se dirigeant vers la masse du silicium et les électrons étant attirés vers l'intèrface. Des porteurs quelconques créés dans la masse de sili cium et se trouvant dans une région pratiquement sans champ, ne contribuent pas au courant de sortie. Une fois que les électrons ont attein la couche d'inversion fortement conductrice au niveau de l'interface, ils se dispersent rapidement à partir de 1 empla cement de bit qui est exploré par le faisceau électro nique, par suite de la forte conductibilité de la couche d'inver sion, en forme de grille, entourant tous les emplacements de bit et par conséquent ne s accumulent pas juste dans la région de l'emplacement de bit de données qui est exploré par le faisceau électronique. Il en résulte que toute la surface du condensateur qui est en liaison avec la couche d inversion, en forme de grille, fortement conductrice et non seulement juste la zone située sous le faisceau électronique, peut être chargée.Le condensateur de mémorisation est chargé jusqu'à la fin des mécanismes de recombi naison des porteurs, ce qui empêche toute charge ultérieure. Par conséquent, le courant de sortie observé aux bornes du conden sateur présente une pointe de l ordre de 50 microampères pour un faisceau électronique de lecture de z0 nanoampères. C est cet effet faisant intervenir le courant de charge du condensateur apporaissant dans une partie importante de la surface du condensa teur, par l'intermédiaire de la couche d'inversion semiconduc trice en forme de réseau, qui est négligé dans 1 art antérieur. On va considérer maintenant la lecture d'un empla cement de bit non chargé représentant le bit "0', présentant les caractéristiques décrites ci-dessus, c est à dire qu'aucune couche d inversion ror#emen conductrice n est induite dans la surface du silicium immédiatement au dessous de 1 emplacemen;; de bit non chargé. Par suite de 1 absence de la couche d inversion fortement conductrice, des e z --ons créés dan le semiconducteur en sili zium par le faisceau lectronique de lecture ne peuvent pas disperser pour charger une zone de surface importante du ondensa teur de mcmor~saion, comme cela a été décrit ci-dessus en se réfé- rant aux emplacements de bit chargés positivement qui représentent des bits 1:1:: Par contre, les porteurs créés par le faisceau électronique sous les emplacements de bit non chargés sont confinés dans une région située à la surface du semiconducteur en silicium qui n'est que treks légèrement plus importante que la section transversale du faisceau électronique. Cette concentration d électrons détruit rapidement tout champ existant et les porteurs trou-électron ne peuvent plus être séparés de la façon décrite dans larti- cle cité ciodessus. Les signaux de sortie obtenus à partir d'emplacements de bits non chargés, représentant des bits '0", sont de l'ordre de O à 10 microampères pour un faisceau électronique de lecture de 50 nanoampères.La valeur exacte du signal de sortie dépend de la polarisation et de la charge rémanente dans 11 isolant par suite de son état antérieur. Le point important est que le courant de sortie obtenu à partir d'un emplacement de bit non chargé, représentant un bit '0', est au moins 5 fois inférieur au courant de sortie obtenu à partir du condensateur de mémorisation lors de 1 exploration d'un emplacement de bit chargé représentant un bit "1'. La figure 3 est un schéma représentant un circuit équivalent approximatif de la structure multicouche du condensateur de mémorisation métal-isolant-semiconducteur-métal, et son mode de fonc ionnement pour des faisceaux électroniques de très faible intensité, comme on 1 a vu ci-dessus, et permet de se rendre compte du comportement du dispositif dans les deux états de charge. Les différentes références de la figure 3 ont la signification suivante S : zone frappée par le faisceau électronique is :Courant provenant des pairs trou-électron produites par le faisceau électronique dans la couche de déplétion. CO : capacité de 1 oxyde sous la zone frappée par le faisceau électronique. C 17 : Capacité de la couche de déplétion sous la zone frappée par le faisceau électronique. G T : Conductance de recombinaison sous la zone frappée par le faisceau électronique. Gn : Conductance de la couche d inversion. CO : Capacitéde l'oxyde en dehors de la eone frappée par le faisceau électronique Qi : Capacité de la couche de déplétion en dehors de la zone frappée par le faisceau électroni que. s : Conductance de recombinaison en dehors de la zone frappée par le faisceau électronique. Dans la figure 3, le générateur de courant is n'est utile que s'il existe une couche de déplétion qui provoque la séparation des porteurs de paires trou-électron induits par l'impact du faisceau électronique dans la région semiconductrice. Comme on l a vu ci-dessus, dans l étau non chargé la couche de déplétion siil en existe une sous l emplacement de bit non chargé) est rapidement détruite par les porteurs créés ou s'il y a une accumulation ou une faible inversion durant la lecture, il n'ap- parait pas de couche de déplétion.Ceci est important lors de la distinction des bits "1" et; des bits "0', c est à dire de l état chargé et de l'état non chargé. Ce dernier état sera expliqué plus en détails en se référant à une structure multicouche réalisée à 1'aide d'un semiconducteur de type n. Cependant, pour le moment, il suffit de se souvenir que l'on considère un semiconducteur de type p dans lequel une région de déplétion apparait sous les emplacements de bit chargés représentant les bits "1". L'élément de circuit du schéma représenté dans la figure 3 qui varie pout les deux états de charge différents est le générateur de courant is. Pour les emplacements de bit chargés positivement, représentant les bits "1", is est important. Sous les emplacements de bit non chargés, représentant les bits '0';, is est faible. Si lìon essaie de faire fonctionner un condensateur de mémorisation tel que celui qui est décrit dans l'article et la demande de brevet mentionnés ci-dessus, avec des espacements entre emplacements de bit inférieurs à 200 microns, le courant de sortie peut ou non indiquer l état de charge de 1 isolant à 1 emplacement de bit.De façon plus précise, on supposera que pour le condensateur de mémorisation utilisant un semiconducteur de type p et un isolant constitué par du SiO2, des charges positives sont placées dans la couche de SiO2 en des endroits déterminés pour représenter les bis "1', et les charges sont évacuées de la couche d'oxyde au: autres endroits pour représenter les bits On Onsupposera en outre que ces emplacements de bit pou: oes informaLions binaires ne se recouvrent pas dans la couche oxyde, et que l'état de charge en un point quelconque de la couche d'onde reste indéterminé.Si les emplacements de bit ont des dimensions importantes toc est à dire un diamètre supérieure 200 microns les impulsions de courant de sortie apparaissant lorsque les zones représentant les bits '1 sont bombardées par un faisceau électronique de lecture poses dan un diamètre d de l'ordre de 200 microns, sont plus importantes que lorsque les emplacements de bits re-présen- tan. les bits t70t sont bombardés.Ceci est dû au mécanisme décrit ci-dessus et représenté dans le circuit de la figure @. Cependant, Si les dimensions des emplacements de bit sont plus faibles @par exemple un diamètre de 20 microns ou moins , l'amplitude des impulsions de courant de sortie produits durant la lecture à l'aide d'un faisceau électronique de lecture similaire n est pas étroitement liée aux états de charge de la couche isolante d oxyde dans les emplacements de bit@, ce qui donne une lecture ambiguë. Dans les conditions définies dans le paragraphe précédent, le courant de sortie provenant d'un emplacement de bit qu'il soit chargé positivement et représente un bit "1" ou qu il ne soit pas chargé et représente un bit '#0'- dans zone région de la couche isolante d'oxyde qui, pour la plus grande partie, contient des charges positives dans les zones entourant l'emplacement de bit, aura 1 amplitude d'un signal de sortie provenant d'un emplacement chargé positivement et représentant un bit '; ;11. Inversement le signal de sortie provenant d un emplacement de bit situé dans une région de la couche d oxyde dans laquelle peu ou aucune charge positive n est emmagasinée dans les zones entourant l'emplacement de bit, sera identicu- au signal de Dr ie provenant d un empla ement non charg repr sentant un bit ~tt. Ainsi, pour des empla -zements de bit pour lesquels la distance entre les centres est de l'ordre de 20 microns ot moins, le ourant de sortie fourni par un emplacement de bit, lors de son exploration, ne dépend pas de la charge de 1 isolant de 1 emplacement de bit se trouvant directement sous le faisceau électronique de lecture, mais dépend au contraire principalement de la charge de l'isolant de la région environnante.Ceci est dû au fait que si la charge de 1 isolant de la région environnante est principalement positive, le faisceau électronique de lecture produit c'es porteurs de paires trou-électrons datls des conditions pour lesquelles les électrons on. accès à une zone relativement importante de la couche forte men conductrice, dont la conductibilité est inversée, ce qui -fait apparaître un courant de sortie important.Au contraire, si la zone environnante n'est pratiquement pas chargée, les électrons induits par le faisceau électronique n ont pas accès à la couche d inversion fortement conductricey ce qui fait apparaître un courant de charge faible ou nul pour le condensateur. L'explication ci-dessus est applicable à un condensateur dc mémorisation réalisé à 11 aide d un semiconducteur de type p. Si ce condensateur de mémorisation est réalisé à l'aide d'un semiconducteur de type n, on obtient la situation inverse. C est à dire qu'avec un semiconducteur de type n, durant la lecture il est nécessaire d'utiliser une tension négative relativement importante xde l'ordre de -30 à-40 volts aux bornes du condensateur, dans un sens tel que la couche isolante est négative par rapport au semiconducteur.Dans ces conditions, il apparaît une couche où se forme une faible accumulation sous les emplacements de bit chargés positivement dans la couche isolante, et la couche où apparaît l'inversion de conductibilité ainsi que les régions de déplétion correspondantes se forment sous les zones non chargées de 11 isolant. Dans ces conditions, on remarquera qu'en disant des semiconducteurs de type n on obtient une situation inverse de celle qui a été décrite ci- dessus pendant l'opération de lecture; L'opération d écriture pour former les emplacements de bit chargés et non chargés dans la couche isolante est la même pour des semiconducteurs de type n et de type p. Un procédé de commande perfectionné des condensateurs de mémorisation métaî-isolant-semiconducteur-métal dans lequel les emplacements de bit possèdent de faibles dimensions et sont peu éloignés les uns des autres, suintant la présente invention, est illustré dans la figure 2, et un dispositif perfec tionné pour la mise en oeuvre de ce procédé est représenté et récrit en se référant aux fiSles4a-4b à 6.En utilisant le procédé et le dispositif perfectionnés suivant l'invention avec un condensateur de mémorisation réalisé à l'aide de semiconducteurs Ge type p, 62t charge électriques sont planes uniformément sur toute la surface de 1 isolant au niveau dc 1 l'interface isolant semiconducteur.C es L à dire que des bits '1 sont enregis #e sur toute la surface, en supposant qu'un bit @1@ es représen, par un éta, de charge positif dans la couche isolante.En des endroits sélectionnés, qui ne sont pas éloignés d une distance in inférieure à L par exemple 20 microns , la charge positive est supprimée dans une région de dimension D @par exemple 10 microns,, pour former des emplacements de bit non chargés représentant des bits 'Ot. La suppression de la charge dans les emplacements représentant les bits '0' est réalisée de la façon décrite brièvement ci-dessus et de façon plus détaillée dans l'article et la demande de brevet mentionnés ci-dessus.En outre, durant l'enregistrement du bit @0@ suppression de la charge positive@, le faisceau électronique d'écriture estmanipulé de façon appropriée, par I intermédiaire des moyens 2'? représentés dans la figure 1, pour former des zones de dimension D par exemple 10 microns, tout en maintenant une polarisation négative, la couche isolante métal- lisée étant négative per rapport à la couche semiconductrice.La manipulation du faisceau électronique peut consister a# déconcentrer le faisceau électronique d'écriture pour faire passer son diamètre de 5 microns à 10 microns, mais on préfère cependant maintenir le faisceau d'écriture à son diamètre normal de 5 microns puis lui faire effectuer un trajet circulaire autour de chaque emplacement de bit, ce trajet circulaire possédant un diamètre. de 1 ordre de 10 microns. D autres techniques de manipulation du faisceau électronique pour former les régions de diamètre D apparaitront à ceux qui sont familiers avec cette technique au cours de la description de la mise en oeuvre de l'invention. Par suite des procédés d'écriture décrits ci-dessus on voit qu'il existe une zone d isolant sdu fait que L est égal à 20 microns et est supérieur à D entourant tous les emplacements de bit de données qui est chargée positivement. Cette zone forme un réseau, en forme de grille, de chars positives sur tDute la surface de l isolant. Au endroits où des bits 1 sont enregistrés, le condensateur de mémorisation est polarisé positivement, l'isolant étant positif par rapport au semiconducteur, et le faisceau électronique d écriture est de nouveau manipulé de façon appropriée pour lui faire décrire le trajet circulaire possédant un diamètre de 10 microns, ce qui permet d'enregistrer des charges positives qui sont inter-connectées avec le réseau en forme de grille constitué par les charges se trouvant sur la surface du condensateur de mémorisation. Ces charges positives font apparaître à leur tour une couche fortement conductrice, dans laquelle la conductibilité est inversée, à chaque emplacement de bit qui est inter-connecté avec le réseau en forme de grille fortement conducteur qui existe déjà sur la surface du semiconducteur au niveau de 1 interface isolant-semiconducteur.A ltoppo- sé des emplacements de bit chargés positivement et représentant les bits '1", les emplacements de bit non chargés représentant des bits ot sont entourés par une zone de diamètre D, le diamètre D étant choisi de façon à être égal ou supérieur à plusieurs trajets de diffusion des électrons dans la couche semiconductrice et assurant que les électrons créés par le faisceau électronique de lecture se recombinent avant d'atteindre le réseau en forme de grille fortement conducteur. Il est souhaitable que les trajets de diffusion des électrons dans le semiconducteur soient minimisés au maximum de façon à augmenter la recombinaison des porteurs dans les zones non chargées de diamètre D. Dans ce but, on peut utiliser un dopage avec de l'or en soumettant le semiconducteur en silicium à un processus de diffusion d or à partir du dos de la plaquette de silicium, après que la couche de Si02 ait été formée par croissance mais avant que la couche conductrice d'aluminium ait été déposée par vaporisation sur la face avant de l'isolant. Un dopage spécialisé est une méthode classique pour réduire la durée de vie et le trajet de diffusion des électrons dans des semiconducteurs, cette méthode étant bien connue et utilisée dans l'industrie des semiconducteurs.Une autre méthode pour réduire le trajet de diffusion des électrons sur la surface du semiconducteur en silicium consiste à introduire des quantités importantes de centres de recombinaison des électrons (appelés quelquefois état d'interface dans la couche d'oxyde isolante au niveau de l'interface oxyde-silicium. Ceci peut être réalisé en soumettant la plaquette de silicium, sur laquelle a été formé l'oxyde, à un recuit pendant plusieurs heures dans une atmosphère d'oxygène, à des températures élevées de 1 ordre de 800 C. De tels processus pour introduire des états d'interface dans des plaquettes oxyde-silicium sont aussi bien connus dans l'industrie des semiconducteurs. La figure 2 est une vue et plan d'un fragment d'un coin d'une structure multicouche de mémorisation métal-isolant- semiconducteur-métal qui a été traitée de la façon décrite ci-dessus pour le processus d écriture. Comme représenté dans la figure 2, la surface de l isolant 13 au niveau de l'interface isolantsemiconducteur a été chargée uniformément par des charges positives de façon à obtenir une condition de saturation correspondant à environ 10 ~ charges positives par cm2. Ceci peut être réalisé en plaçant appareil d enregistrement à faisceau électronique dans un mode de projection ou, dans une variante, en faisant effectuer un balayage entrelacé au faisceau électronique sur toute la surface du condensateur de mémorisation, tout en maintenant une polarisation positive de quelques volts aux bornes du condensateur. Après quoi, le faisceau électronique de diamètre d (environ 5 microns est dirigé séquentiellement vers chaque emplacement de bit de façon que la distance entre les centres des emplacements de bits soit égale à L. Dans la figure 2, on suppose que les colonnes et les rangées des emplacements de bit qui sont représentées sont équidistantes et situées à une distance L. Au niveau de chaque emplacement de bit , le faisceau électronique d'écriture est manipulé de façon appropriée de la façon décrite ci-dessus, de façon à couvrir une région de diamètre D fd, avec D "1", le condensateur de mémorisation est polarisé positivement pour obtenir des zones positives interconnectées, et dans les emplacements de bit où l'on souhaite enregistrer un bit l ':oui;, le condensateur de mémorisation est polarisé négativement tout en déplaçant le faisceau électronique d'écriture sur la zone de diamètre D.Les informations binaires résultantes enregistrées dans la couche isolante sont représentées sur la droite de la figure 2, l'informe mation 1G1 étant enregistrée dans la ligne supérieure, l'informa- tion C10 étant enregistrée dans la rangée médiane, et l informe tion 110 étant enregistrée dans la rangée inforieure. Durant la lecture d'une mémoire traitée de la façon décrite ci-dessus, les informations emmagasinées dans chacun des emplacements de bit de données sont extraites de la façon suivante. La polarisation entre l'isolant métallisé et le substrat semiconducteur est réglée entre 0 et -10V de façon que la conductibi1i#é de la surface du silicium sous les zones d'isolant: chargées positivement soit fortement inversée, et que les autres emplacements de bit non chargés, représentant des bits "0', soient aussi sujets à une faible inversion mais ne soient pas fortement conducteurs.Le faisceau électronique de lecture de diamètre d est alors dirigé vers les emplacements de bit de donne. Si le faisceau électronique de lecture frappe un emplacement de bit chargé positivement, un courant de sortie important de 1 ordre de 50 microampèresy apparaît aux bornes du condensateur de mémorisation. Au contraire, si le faisceau électronique de lecture frappe le centre d'un emplacement de bit non chargé, à partir duquel la charge de l'isolant a été évacuée, le courant de sortie résultant est considérablement plus faible, habituellement inférieur à 10 microampères. Ainsi, on voit que lion obtient une détermination non ambiguë de 1 état de charge de 1 isolant aux emplacements de bit de données sélectionnés. La théorie du mode de fonctionnement qui vient d'e- tre décrit est la suivante. On ne peut obtenir un courant de charge de sortie important aux bornes du condensateur de-mémorisation que lorsque le faisceau frappe une région de l'isolant qui est entourée par une large zone d isolant chargée positivement.Ainsi, en plaçant uniformément des charges positives sur toute la surface de l'isolant et en supprimant les charges positives uniquement aux emplacements de bit où l'on souhaite enregistrer des bits l'o", on est assuré a'obtenir un courant de sortie important pour les emplacements de bits chargés positivement, ce qui permet d'obtenir une lecture non ambigue et distinctive des bits 'il'. Etant donné que le diamètre D des emplacements de bit représentant des bits '0", est inférieur à l'écartement minimal L de ces emplacements de bits, il existe toujours un réseau interconnecté d'isolant chargé positivement, quelque soit la façon dont les bits "0 ont été enregistrés.Ceci assure que lorsque le faisceau électronique de lecture frappe un emplacement de bit chargé positivement, représentant un bit "1', dans la couche d'isolant, le courant d électrons induit sous l'emplacement de bit est interconnecté avec et a. ac- cèsà une zone importante du semiconducteur en silicium inversé et fortement conducteur qui se trouve sous le réseau correspondant en forme de grille de l isolant chargé positivement. Par conséquent, les électrons ont accès à une zone importante du condensateur de mémorisation, ce qui fait apparattre un courant de charge de sortie important qui permet d identifier les emplacements de bit chargés positivement représentant des bits "1'. Si le faisceau électronique de lecture frappe le centre d un emplacement de bit non chargé, représentant un bit 'O', les éIec#rons crées dans le semiconducLeur en silicium sous le faisceau de lecture ne peuvent pas se disperser en dehors des bords de la zone non chargée, de diamètre D dans des rions où ils pourraient inter-agir avec le réseau fortement conducteur et fortement inversé du semiconducteur.Ceci est dû au faiL que le diamètre D de la zone non chargée représentant un bit 0 est choisi de façon à être de L'ordre de plusieurs trajets de diffusion des électrons, et est supérieur au diamètre d du faisceau électronique de lecture. Ainsi, les électrons produits dans le semiconducteur en silicium sous l'effet du faisceau électronique de lecture se recombinent avant de se diffuser vers la couche,d'inversion fortement conductrice. Lorsque les électrons se recombinent ils ne sont plus disponibles pour la conduction. Par conséquent, les électrons produits par le faisceau électronique de lecture peuvent uniquement charger la zone de l#interface isolant-semiconducteur située sous 13 faisceau.Il en résulte qu'au plus un courant de charge de sortie minimal est déLecté aux bornes du condensateur de mémorisation. On remarquera qu'en pratique certains des électrons produits au niveau dlun emplacement de bit non chargé peuvent passer dans la couche d'inversion où ils peuvent contribuer à charger des zones importantes du condensateur de mémorisation. Cependant, le rapport du diamètre d du faisceau électronique de lecture au diamètre D des emplacements de bit est choisi de façon qu'un nombre suffisant de ces électrons se recombinent avant d'atteindre la couche d'inversion fortement conductrice. Par conséquent, la différence d'amplitude nécessaire du courant de sortie correspondant respectivement aux bits "1" et aux bits "0' est maintenue.L'utilisation d'un dopage approprié avec de l'or et/ou d'un recuit dans une atmosphère d'oxygène à des températures élevés, comme décrit ci-dessus, permet d'entraver la diffusion des électrons créés par le faisceau électronique à partir des zones non chargées représentant les bits "0' vers la couche d'inversion forLement conductrice, ce qui améliore encore la discrimination des courants de sorLie correspondant respectivement au: bits ll! et 'O'. On remarquera que l'on obtiendrait la siLuation inverse de celle qui vient d être décrite et qui est représente dans la figure 2 si le substrat semiconducteur était constitué par un semiconducteur de type n. C'est à dire que si le semiconduc teur tait de type n la surface du condensateur de mémorisation représenté dans la figure 2 serait uniformément non chargée.De même, si l'on souhaite que les emplacements de bit représentant des bits '1', correspondent à un courant de sortie important alors que le emplacements de bit représentant des bits "0' correspondent à un courant de Sortie nul ou ngligrable, les zones représentant des bits tel ne seront -pas chargées et seront reliées avec le réseau en forme de grille qui n'est pas chargé et qui s'étend sur toute la surface de la couche isolante. Inversement, les zones représentant des bits "0", correspondront à des zones chargées positivement. Cependant, comme pour ce qui a été décrit ci-dessus, les emplacements de bit chargés positivement et représentant des bits "o' devront de nouveau posséder un diamètre D Durant la lecture d'une mémoire à semiconducteurs de type n, une tension de polarisation de lecture de tordre de -30 à -40 volts est nécessaire pour créer la région d inversion nécessaire dans la couche de semiconducteur sous les régions non chargées de 1 isolant. En ce qui concerne les emplacements de bit chargés positivement, il apparaît au maximu; -une région où se produit une faible accumulation. Lorsque le faisceau électronique de lecture balaie les emplacements de bit non chargés représentant des bits "1'!, le courant d'électrons résultant a accès et communique avec le réseau fortement conducteur et fortement inversé, en forme de grille, ce qui fait apparaître un courant de sortie important.Cependant, lorsque le faisceau électronique est dirigé sur un emplacement de bit chargé positivement, les électrons produits par le faisceau électronique de lecture ne peuvent pas atteindre le réseau inversé fortement conducteur en forme de grille, et par conséquent de recombine à l'intérieur de la zone de dimension D qui est égal ou supérieur à plusieurs trajets de diffusion des électrons dans le semiconducteur. Par conséquent, on obtient au plus un courant de sortie minimal qui peut facilement être distingué du courant produit au niveau des emplacments de bit non chargés dans un condensateur de mémorisation utilisant un semiconducteur de type n. Un point important apparaissant dans la description ci-dessus est que l'état de charge de l'isolant se trouvant directement au dessous du faisceau de lecture n a pas ou très peu d'importance dans le fonctionnement du condensateur de mémorisation où l'écartement des emplacements de bit est faible. Ce qui est important est l'état de charge de isolant dans la zone de diamètre D entourant immédiatement le point d impact du faisceau électronique de lecture. C est I état de charge de cette zone de dimension D qui entoure le point d'impact du faisceau électronique de lecture qui détermine l'amplitude du courant de ortie. Si liétat de charge de cette zone immédiatement environnçnte est telle qu'elle permet aux électrons induits dans le semiçondusteur par le faisceau électronique d avoir accès à une zone importante du réseau inversé fortement conducteur, en forme de grille, qui se trouve au dessous, on obtient un courant de charge du condensateur qui est important. Cependant, si la zone immédiatement environnante ne fournit aucun trajet conducteur approprié pour les électrons produits par le faisceau électronique de lecture, ces électrons ont tendance à se recombiner sur une distance correspondant. a plusieurs trajets de diffusion des électrons, dans la zone de dimension D, ce qui fait apparaître au plus un courant de sortie minimal .Ceci signifie que l'état de charge de Isolant sous le point d impact du faisceau électronique de lecture n a pas grande importance et par conséquent peut être choisi de façon arbitraire. Cette caractéristique a une implication importante lorsque l'on considère le mode de commande optimal de la mémoire pour réduire l inter-action entre les emplacements de bits de données, comme on le verra plus en détail ci-après. Dans des système s de mémorisation utilisant des structures multi.#ouh#s -formant des condensateurs de mémorisation métal-isolant-semiconducteur-métaly il n'y a pratiquement pas d interaction entre les emplacements de bit de données par l'intermédiaire de la structure du condensateur. Cependant, le faisceau électronique d'écriture et de lecture n'est pas parfaitement bien défini et, bien que la grande majorité des électrons du faisceau élecironique soit concentrée sur l'axe central du faisceau, il en existe toujours qui s'écartent. Par conséquent, il y aura toujours certains des électrons du faisceau électronique écriture et de lecture qui seront dispersés au hasard sur la surface du condensateur de mémorisation. Au bout d une certaine période de temps et d un certain nombre de cycles de fonctionnement, l'effet accumulé de ces électrons qui se dispersent peut charger ou décharger des régions importantes du condensateur de mémorisation. Pour minimiser les effets de dispersion de ces électrons aléatoires, on utilise les techniques décrites ci-dessous. Une méthode proposée pour-minimiser l'effet des électrons se dispersant de façon aléatoire consiste à repérer la valeur de la charge positive aléatoire placée dans 1 isolant durant 1 écriture, puis à éliminer une charge positive équiva lente. De même, durant la lecture où le condensateur de mémori sation est polarisé en inverse, une certaine charge positive est vacue de l'isolant par suite des électrons de dispersion aléatoires. Si l'on relève la valeur de la charge positive évacuée, puis que liron replace une charge positive équivalente, les effets de dégradation à long terme des électrons de dispersion aléatoires peuvent être compensés. Ceci est obtenu de la façon suivante. On supposera que le condensateur de mémorisation est réalisé en utilisant un semiconducteur de type p, puis que l'on place une charge positive initiale sur toute la surface de 1 iso lant au début du cycle d'écriture. Ensuite les emplacements de bit non chargés, représentant les bits "O", sont enregistrés en correspondance avec les données qui doivent être enregistrées. Durant l'écriture les bits "O", le potentiel du substrat est main tenu négatif, et par conséquent la couche souhaitée de l'isolant chargé positivement,formant la grille interconnectée de charges positives entourant tous les emplacements de bits,a tendance à se décharger par suite des électrons de diffusion aléatoires.Pour compenser ceci, si,pour chaque bit "O' enregistré en évacuant la charge positive d'une zone de diamètre D tout en polarisant le condensateur négativement durant le bombardement, on inverse la polarisation aux bornes du condensateur de façon qu'cule soit posi tive et on bombarde uniquement une zone de diamètre d dans la zone non chargée de dimension D pendant un temps équiva lent, cette région apparaîtra comme un bit 110?: lors de sa lecture ultérieure à l'aide du faisceau électronique de lecture de diamètre d,étant donné que l'état de charge de l'isolant se trouvant directement sous le point d'impact du faisceau électronique de lecture n'a aucune influence sur-le courant de sortie apparaissant aux bornes du condensateur de mémorisation, commme on l'a vu ci dessus.Cependant, le rapport de la période durant laquelle le dispositif est bombardé avec une polarisation négative à la pério de pendant laquelle il est bombardé avec une polarisation positive peut être réglé de façon que les électrons de dispersion aléatoires écartés du faisceau d'écriture centrale replacent une charge positive, durant le bombardement ultérieur de la zone centrale de diamètre d, gale à celle qui avoir 'vc-U'e lors de 1 enre- gistre.nent initial d un bit dans 12 zone t dimension D.Ce processus est r-p#L à chaque fois qu un bit 'O est enregistré, de sorte que les emplacements de bit adJacents ou d autres zones de 1 isolant qui doivent retenir des charges positives n ont pas tendance à se décharger. Le processus d équilibrage décrit ci-dessus est aussi utilisé durant I enregistrement de bits chargss positivement représentant des bits 'il'. Dans ce cas, le condensateur de mémorisation étant chargé positivement, le faisceau électronique est dirigé de façon à-tomber sur 1 emplacement de bit sélectionné, puis est manipulé pour placer une charge positive en faisant suivre au faisceau untrajet circulaire approprié, en le défocalisant ou en agissant d'une façon semblable à l'intérieur d'une zone de dimension D. Si l emplacement de bit est déjà chargé positivement, ceci assure simplement la saturation de la charge et llinterconnection avec le réseau, en forme de grille, des charges positives emmagasinées précédemment lors de la charge uniforme de la surface.Ensuite, le faisceau électronique de lecture est centré sur un emplccement de bit '-1' et la polarisation aux bornes du condensateur de mémorisation est inversée pour obtenir une polarisation négative, ce qui permet de compenser l effet des électrons de dispersion aléatoires s éloignant du faisceau central. Durant la lecture du condensateur de mémorisation, on peut de nouveau répéter le processus décrit ci-dessus. Le faisceau électronique de lecture de diamètre d est centré sur chacun des emplacements de bit de données qui doivent être lus séquentiellement alors que le condensateur de mémorisation est polarisé négativement. Durant cette phase de lecture, le signal de sortie du condensateur de mémorisation est transmis,par l'intermédiaire d un circuit approprié,à un dispositif de sortie approprié, par exemple une unité d emmagasinage d informations. Puis, au niveau de l'emplacement de bit de données qui est lu, la polarisation aux bornes du condensateur de mémorisation est inversée de façon qu il soit polarisé positivement, et le même emplacement de bit est de nouveau bombardé pendant une période équivalente à celle de la phase de lecture précédente.Par conséquent, durant le cycle d'équilibrage suivant avec une polarisation positive, il apparaîtra autant d électrons de dispersion aléatoiresqu il en est apparu durant le cycle de lecture de 1 emplacement de bit de données avec une polarisation négative aux bornes du condensateur de mémorisation, de façon à minimiser au maximum 1 interaction sur les emplacements de bit adjacents et les zones chargées du réseau en forme de grille entourant les emplacements de bits de données.En supposant que le taux de charge t i décharge de lliso- lant est une fonction linéaire de la densité de charge du faisceau électronique et de la tension de polarisation aux bornes du condensateur de mémorisation, l'ordre suivant lequel ces processus d'équilibrage sont effectués n'a pas une importance trôp grande. Un autre procédé pouvant être utilisé pour annuler l'effet des électrons dispersés de façon aléatoire en dehors du centre des faisceaux focalisés consiste à optimiser la densité par cm le I aluminium ou de tout autre couche métallique couvrant la surface de l isolant exposée à l'action du faisceau électronique. On a observé que si la couche métallique supérieure est en aluminium et est trôp mince, c'est à dire de l'ordre de 500 ou moins, il apparaît des effets perturbateurs par suite de la réflexion multiple et des électrons de dispersion en retour, ainsi qu'une réflexion d'une partie du faisceau principal entre le condensateur de mémorisation et d'autres surfaces dans le système d optique électronique.Pour supprimer les effets perturbateurs de cette nature, on augmente l'épaisseur de la couche métallique supérieure en aluminium jusqu'à plusieurs milliers d'angstroem Dans une variante, on peut utiliser un métal différent possédant une densité superficielle de l'ordre de 50 microgrammes par cm2. On peut aussi utiliser un matériau ayant un faible coefficient de dispersion en retour, par exemple du carbone, pour revêtir les surfaces réfléchissantes du système d'optique électronique. On remarquera qu'une augmentation de la densité par cm2 fait perdre aux électrons réfléchis une certaine énergie lors du passage à travers la couche métallique supérieure, de sorte qu'après des réflexions multiples ils ne possèdent plus une énergie suffisante pour traverser de nouveau la couche métallique jusqu'à la couche d'oxyde isolante située au dessous. Evidemment une densité plus importante de la couche métallique supérieur a aussi tendance à atténuer le faisceau électronique primaire de sorte que 1 on a trouvé une épaisseur optimale de l'ordre dr 2000 À i 500A pour la couche d'aluminium afin d obtenir un compromis ribonnable entre les exigences contraires pour 1 épaisseur de la couche métallique supérieure lorsque l'on utilise de l'aluminium. Les figures 4a-4b repruen#unschémade blocs d un système de mémorisation suivant la présente invention, ce système étant destiné à enregistrer zt à lire des informations binaires de la manière décrite ci-dessus en se rf-#ant aux figures 1 à C. Dans les fisses 4a-4b U2tube de mémoire comportant un dispositif do micro déflexion est désigné par la référence 20.Le tube de mémoire 20 peut avoir la même constitution que le tube de mémoire 20 décrit dans la demande de brevet aux U.S.A. n0 19 379, déposée le 13 mars 1970 au-nom de la Demanderesse et ayant pour titre '-High Speed-Large Stora,e Capability Electron Beam Aoesssed Isemory Method and Apparatus." Pour une description plus détaillée de ce tube de mémoire 20 on se référera à ladite demande de brevet. Cependant, on peut dire que le tube de mémoire 20 comporte plusieurs petites lentilles de micro--déf1e#ion. appelées quelquefois lentilles en oeil de mouche qui sont disposées dans un plan transversal par rapport au trajet du faisceau électronique. Un faisceau électronique produit par une source d'électrons est focalisé de façon à obtenir un faisceau finementcollimaté est dévié grossière ment par un systéme de déflexion grossière vers une des petites lentilles de micro-déflexion .Les petites lentilles de micro-dé flexion peuvent etre disposées sur certains condensateurs de mémorisation métal-isolant-semiconducteur-métal, identiques à celui représenté à la figure 1, choisis parmi plusieurs condensateurs de ce type qui sont disposés suivant une configuration octogonale comme représenté à la figure 6. Tout le réseau de condensa regurs ce mémoire est disposé suivant une configuration octogonale ayant une dimension maximale de 6,25cm sur 6,2,cm, et peut être constitué par des condensateurs de mémorisation réalises individuellement ou réalisés sur un substrat semiconducteur commun en utilisant la technique des micro-circuits bien connue.Naturellement, il est possible de disposer les condensateurs de mémorisation suivant une configuration carrée, en colonnes et en rangées, d'une façon identique à la disposition des emplacements de bit représ2ntCs dans la figure 2. Dans une variante, il peut être souhaitable de disposer les emplacements de bit de données suivant une configuration différente de selle représentée dans la figure 2, par exemple une configuration hexagonale ou tout autre configuration appropriée choisie de façon à optimiser la densité d'emmagasinage avec un écartement minimal entre les centres des bits d'information. Dans le tube de mémoire 20, le faisceau électronique finement focalisé produit par la source d'électrons est dévié grossièrement vers une des petites lentilles de micro-déflexion, dans le dispositif de déflexion grossière X-Y, qui peut comporter des armatures électro-magnétiques empilées destinées à assurer que le faisceau électronique pénètre dans une petite lentille de micro-déflexion sélectionnée suivant un trajet qui est sensiblement perpendiculaire au plan de la lentille. Si l'on utilise des plaques de déflexion grossière électro-statiques, on peut utiliser une lentille accélératrice dans le même but.La lentille de micro-déflexion sélectionnée fait dévier le faisceau électronique vers un emplacement de bit souhaité, par application de signaux de déflexion fine X-Y sur les électrodes de micro-déflexion de la lentille. Lorsque le faisceau électronique est déplacé sur la surface d'un condensateur de mémorisation sélectionné, A emplacement de bit en emplacement de bit, par le système de déflexion fine X-Y, le faisceau est éteint et allumé par un circuit de commande de faisceau 42 relié à la grille de commande du carton à électrons du tube 20. Des potentiels appropriés d'excitation et de cadrage sont appliqués au canai à électrons, à la lentille de focalisation, aux dispositifs de déflexion grossière et aux petites lentilles de micro-déflexion, à partir d'une lentille et d'une source d énergie haute tension 41.Des signaux de déflexion grossière X et Y sont appliqués aux dispositifs de déflexion grossière X et Y du tube 20, à partir du circuit de commande 43 de déflexion grossière X et du circuit de commande 44 de délexion grossière Y . De même, les signaux de commande de déflexion fine X et Y sont fournis par les circuits de commande 46 et 47 de déflexion fine X et Y. Chacun de ces circuits de commande de déflexion comporte des interfaces digitales-analogiques destinées à recevoir des signaux de commande de position sous forme digitale, provenant d'un calculateur avec lequel la mémoire est utilisée, et à les convertir en tension ou en courant de déflexion analogique destiné à la déflexion du faisceau électronique de lecture et d'écriture du tube 20, en direction d'un emplacement approprié adressé dans des condensateurs de mémoire. Pour fournir les signaux de commande de déflexion sous forme digitale aux circuits de commande 43-47 de déflexions grossière et fine X et Y, on prévoit un registre adresse de travail donL les insL-ructions proviennent du calculateur avec lequel la mémoire est utilisée. Le registre adresse de travail 62 fournit un signal de sortie à chacun des circuits de commande de déflexion 43-47, par l'intermédiaire de portes ET appropriées 64-67. En plus des signaux de contrôle d'adresse de déflexion, sous forme digitale, les portes ET 64-67 reçoivent des potentiels d'autorisation provenant d'un circuit logique de.contrôle et de cadence 61 et d'un registre adresse:Hgénérateur 63.La fonction du registre adresse régpnéra;tr 63 sera e pliquée plus en détail ci-après, mais pour le moment il suffit de savoir que durant les périodes où le calculateur utilise le tube de mémoire 20, le registre adresse régénérateur 63 sert uniquement à autoriser les portes ET 64-67 de façon à fournir les adresses codées sous forme digitale, provenant du registre de travail 62,auKcircuits de commande 43-47 de déflexion X et Y. Durant les périodes de non utilisation par le calculateur, le registre adresse régénerateur 63 prend le relais et contrôle le fonctionnement des circuits de commande 43-47 de déflexion X et Y, de façon à lire et à réenre gisrr les emplacements de bit de données dans un processus de régénération. Le circuit logique de commande et de cadence 61 est destiné à recevoir des instructions provenant du calculateur et à renvoyer des instructions vers le calculateur afin de communiquer à l'équipement d'entrée-sortie du calculateur que les informations souhaitées qui doivent etre emmagasinées en mémoire ont été enregistrées, lues, etc suivant les instructions de commande. En plus de contrôler le fonctionnement du registre adresse de travail 62 et du registre régénérateur 63 et de fournir des poten tiels d'autorisation aux portes 64-67, le circuit logique de contrôle et de cadence 61 contrôle aussi le fonctionnement d'un générateur de trajet circulaire 48 dont le signal de sortie peut en outre contrôler le fonctionnement des circuits de commande 46 et 47 de déflexion fine X et Y. Lorsque le générateur de trajet circulaire 48 est commandé, par l'intermédiaire des circuits de commande 46 et 47 de déflexion fine X et Y, le faisceau électronique d'écriture possèdant un diamètre d d'environ 5 microns est déplacé suivant un traJet circulaire au niveau d'un emplacenent de bit séleztionnl, sur la surface d'un des condensteurs de mêmo- risafiion de diamètre D de l'ordre de 10 microns. Ceux qui sont familiers avec cette technique omprendront que l'on peut utiliser d'autres appareils pour faire balayer par le faisceau une région de dimension D correspondant à une zone circulaire de diamètre D. De même, un Onra^ur de trame 49 contrôle le fonctionnement des circuits de commande de déflexion fine X et Y et est à son Lour contrôlé par le circuit de contrôle et de cadence 61.Lorsque le générateur de trame 49 est en fonctionnement, les circuits de commande de déflexion fine X et Y commandent le faisceau électronique d'écriture de façon à lui-faire balayer, suivant une trame, la surface entière de l'un des condensateurs de mémorisation situé sous la petite lentille de micro-déflexion activée par déflexion grossière du faisceau électronique vers cette petite lentille, par les circuits de commande 43 et 44 de déflexion grossière X et Y Le circuit logique de contre et de cadence 61 contrôle aussi l'application des potentiels de polarisation de polarité appropriée aux bornes des éléments capacitifs de mémorisation respectifs durant les opérations de lecture et d'écriture. Ceci est obtenu au moyen de plusieurs circuits de commande de polarisation 55A-55N, branchés de façon à appliquer un gradient de tension positif ou négatif d'amplitude connue aux bornes des condensateurs de mémorisation. Dans ce but, on prévoit un circuit de commande pour chacun des oendensateurs de mémodsation et le fonctionnement est synchronisé par le circuit logique de contrôle et de cadence 51.Les informations concernant la polarité correcte qui doit être appliquée aux bornes de chacun des condensateurs de mémorisation à un emplacement de bit de données souhaité sontfarnies aux circuits de commande de polarisation 51A-51N par les registres de données d'entrée-sortie 71A-71N, destinés à recevoir des informations d'entrée, provenant du calculateur, devant être enregistrées en mémoire, et à fournir des informations de sortie, au calculateur,qui sont lues à partir de la mémoire. Les registres de données 71A-71N peuvent être constitués par des registres d'emma- gasinage classiques du type utilisant des bascules interconnectées capables d'emmagasiner environ un mot de données binaires codées de façon appropriée, par exemple des données binaires codées en décimal .Pour contrôler le fonctionnement durant les opérations d'écriture et de lecture, le circuit logique de contrôle et de cadence 61 fournit séquentiellement des signaux de contrôle syn chronisos aux registres de données 71A-71N qui sont concernés. Le circuit logique de contrôle et de cadence 61 contrôle aussi le fonctionnement des amplificateurs détecteurs de sortie 21A-21N pour chacun des condensateurs de mémorisation de façon que l'am- plificateur détecteur sélectionné fournisse des signaux de sortie au registre de données correspondant 71A-71N, à des instants sé lectionnés du cycle de lecture, l'amplificateur détecteur étant bloqué durant certaines parties du cycle de lecture et durant le cycle d'écriture.Les circuits de commande de polarisation 51A51N etlesamplificat#'#rs decteurs 21A-21N peuvent avoir n'importe quelle constitution connue du moment qu'ils sont capables d'appliquer les tensions de polarisation souhaitées dans les périodes de commutation disponibles et qi'ils présentent des caractéristiques de réponse convenant au traitement des signaux qui sont lus. Durant une opération d'écriture, l'équipement d'entrée-sortie du calculateur fournit aux registres de données sélectionnés 71A-71N les informations qui doivent être enregistrées dans un condensateur de mémorisation sélectionné, un mot à la fois. Simultanément, le calculateur informe le circuit logique de contrôle et de cadence qu'il souhaite enregistrer des données dans le système de mémorisation, et qu'il fournit au registre adresse de travail l'adresse de l'emplacemet où les données doivent etre enregistrées.Cette adresse peut' se présenter sous la forme d'un signal d'adresse codé en binaire qui est transmis, par l'intermédiaire des portes ET 64-67, pour commander les circuits de commande 43,44 de déflexion grossière X et Y et les circuits de commande 46,47 de déflexion fine X et Y afin que le faisceau soit dévié vers l'emplacement adressé X-Y de la surface plane d'un condensateur de mémorisation sélectionné.Le circuit logique de contrôle et de cadence déplace alors le faisceau électronique suivant une ligne sélectionnée d'emplacement de bit de données, d'une façon qui sera décrite ci-après en se référant a la figure 5, et aux emplacements de bit appropriés commande le générateur de trajet circulaire 48 pour faire décrire au faisceau électronique d'écriture un trajet circulaire de diamètre D, tout en appliquant un potentiel de polarisation approprié aux condensateurs de mémorisation, par l'intermédiaire du circuit de commande de polarisation 51A-51N, comme déterminé par l'information emmagasinée dans le registre de données associé 71A-71N. Lorsqu'il est souhaitable de réenregistrer complètement les informations emmagasinées dans un condensateur de mémorisation, ou emmagasinées dans une zone définie par des condensateurs de mémorisation, le calculateur peut envoyer un signal au circuit logique de contrôle et de cadence pour commander le générateur de trame 49 de façon à faire balayer, suivant une trame, ladite zone par le faisceau électronique, tout en chargeant ou déchargeant uniformément la zone balayée, par l'application d'un potentiel de polarisation approprié au moyen du circuit de commande 51A-51N.Dans le cas où les condensateurs de mémorisation sont réalisés avec un semiconducteur de type p, le potentiel de polarisation fourni par les circuits de commande de polarisation durant ce balayage suivant une trame sera un potentiel positif de façon à charger uniformément la surface isolante avec des charges électriques. Si l'on utilise un condensateur de mémorisation comportant un semiconducteur de type n, les circuits de commande de polarisation appliquent un potentiel de poîqrisation négatif aux bornes des condensateurs durant le balayage suivant une trame. A la fin de l'écriture des données à enregistrer, le circuit logique de contrôle et de cadence 61 informe le calculateur que l'opération d'écriture est terminée et que les informations sont emmagasinées. Durant la lecture des informations précédemment emmagasinées, le calculateur informe le circuit logique de contrôle et de cadence 61 qu'il souhaite lire des informations et qu'il fournit l'adresse des informations souhaitées au registre adresse de travail. Le registre adresse de travail commande la déflexion du faisceau électronique de lecture vers la zone d'emmagasinage souhaitée alors que le circuit logique de cadence et de contrôle 61 commande les circuits de commande de polarisation appropriés 51A-51N pour appliquer un potentiel de lecture de polarité négative aux condensateurs de mémorisation et pour permettre aux amplificateurs détecteurs appropriés 21A-21N d'extraire les informations provenant des tubes de mémoire et de les transmettre aux registres de travail 71A-71N. Les circuits de commande 46-47 de déflexion fine X et Y et si nécessaire les circuits de commande 43 et 44 de déflexion grossière X et Y font parcourir les emplacements adressés, correspondant à l'information emmagasinée, par le faisceau électronique, ces informations étant lues séquentiellement et étant fournies au calculateur, un mot à la fois, par l'intermédiaire des registres de données 71A-71N. A la fin de l'opération de lecture; le circuit logique de contrôle et de cadence 61 signale de nouveau au calculateur que la lecture est terminée. Le système de mémorisation représenté dans lesilgu- res 4a-4best aussi conçu pour éviter la dégradation à long terme des informations emmagasinées dans le condensateur de mémorisa tion au bout d'un certain nombre de cycles de fonctionnement, par suite de l'effet accumulé des électrons de dispersion aléatoires, en réenregistrant continuellement chaque bit de données après qu'il ait #té lu.Ceci est obtenu en concevant de façon appro priée le circuit logique de contrôle et de cadence 61 de façon que, lorsque le faisceau électronique de lecture et d'écriture est déplacé vers chaque emplacement de bit de données par les circuits de commande de déflexionsfine et grossière, la séquence automatique des opérations consiste tout d'abord à extraire la donnéedzl'emplacement considéré, puis à réenregistrer la donnée emmagasinée dans cet emplacement avant de faire dévier le faisceau électronique vers l'emplacement de bit suivant dans la ligne de balayage.Ceci est obtenu en contrôlant de façon appropriée le signal de sortie de l'amplificateur détecteur fourni aux registres de données 71A-71N, et en ajustant les circuits de commande de polarisation 51A-51N pour l'opération séquentielle de lecture écriture dans chaque emplacement de bit, de façon à réenregistrer correctement soit un bit "1" soit un bit "O", comme déterminé par le signal de sortie de l'amplificateur détecteur#durant la phase de lecture. Le registre adresse régénérateur 63, lorsqu'il est contrôlé par le circuit logique de contrôle et de cadence 61, commande le faisceau électronique d'éeriture-lecture de façon que celui-ci lise, emmagasine et réenregistre automatiquement chaque emplacement de bit de données, de façon sélective durant les périodes de non utilisation de la mémoire par le calculateur. Ainsi, durant de telles périodes de non utilisation par le calcu lateur, le registre adresse régénérateur 63 lit et réenregistre de façon continue tous les emplacements de bit de données du sys tème de mémorisation. Si en un point quelconque de ce cycle de régénération le calculateur souhaite utiliser la mémoire soit pour enregistrer une nouvelle donnée soit pour lire une donnée précédemment enregistrée, le cycle régénérateur est interrompu et le point d'interrruption est emmagasiné dans le registre adresse régénérateur 63. Le système de mémorisation répond alors à la re quête du calculateur, et à la fin de l'opération demandée, le cycle régénérateur est repris et continue jusqu'à ce que la mémoire sots de nouveau utilisée par le calculateur.Par conséquent, les emplacements de bit de données dans la mémoire sont continuellement lus et réenregistrés de façon à éviter une perte à long terme des informations emmagasinées dans la mémoire, par suite de l'effet accumulé des électrons de dispersion, etc. De même, durant chaque cycle de lecture et de réenregistrement, après l'écriture ou la lecture d'un bit "1" ou d'un bit "O", avec un potentiel de polarisation approprié, le potentiel de polarisation est automatiquement inversé et le centre des emplacements de bit est bombardé pendant une période de temps correspondant à celle du cycle d'écriture-lecture de façon à minimiser encore l'effet des électrons de dispersion aléatoires sur les emplacements de bit adjacents et sur l'état de charge globale du condensateur de mémorisation. Une autre méthode valable consiste à lire et à mémoriser temporairement dans la mémoire de travail du cålcula- teur, ou une autre mémoire périphérique dy système, toutes les données mémorisées dans un condensateur de mémorisation. Le condensateur de mémorisation est alors complètement réenregistré en partant de la charge uniforme de la surface isolante. Ceci est fait automatiquement après un nombre prédéterminé de cycles de fonctionnement, sous le contrôle du calculateur, et par conséquent peut être programmé de façon à avoir lieu durant is périodes li bres,après la fin du nombre de cycles prédéterminé. La figure 5 représente une série de courbes caractéristiques donnant la forme d'onde des différentes tensions de polarisation VGS, du courant du faisceau If, du signal de sortie G du générateur de trajet circulaire, et des signaux de sortie Vs d'un système de mémorisation tel que celui représenté dans la figure 4. Les formes d'ondes représentées dans la figure 5 représentent un cycle de fonctionnement typique d'écriture "1"lecture "l"-écriture "l"-lecture"l"-écriture"O"-lecture"O", pour un condensateur de mémorisation utilisant du silicium de type ps Comme représenté dans la forme d'onde a de la figure 5, on voit que la tension de polarisation VGS aux bornes du condensateur de mémorisation durant l'écriture des bits "1" possède une valeur de + 5 volts.Durant la lecture des bits "1" la tension de polarisation est égale à -5 volts, puis augmente de nouveau jusqu'à 75volts pour la seconde opération d'écriture d'un bit "1", retombe de nouveau à -5 volts pour la lecture du bit "1", l'écriture du bit "O" puis la lecture da bit "0". La durée de chacun de ces intervalles est indiquée par les parenthèses désignées par tl et figurant en dessous de la forme d'onde a de la figure 5. Les intervalles de temps apparaissant dans la forme d'onde a de la figure 5 sont les suivants tl : Temps de mise en marche du générateur de tra jet circulaire et d'apparition du faisceau > #5O ns. t2 : Temps d'action du faisceau > , 1/2 ps (dépend du courant du faisceau) t3 : Temps d'arret du générateur de trajet circu laire et de disparition du faisceau }50ns t4 : Période transitoire de la tension de polari sation > lOOns t5 : Temps de lecture} 50ns t6 : Temps de disparition du faisceau > ,5Ona La forme d'onde b de la figure 5 représente le courant du faisceau, comme déterminé par les signaux de suppression du faisceau fournis par le circuit de commande du faisceau 42 pour contrôler la grille de contrôle du canon à électrons dans le tube de mémoire 20 ou tout autre moyen connu similaire pour la suppression du faisceau.En comparant la forme d'onde a et la forme d'onde b, on voit que le courant du faisceau apparaît à l'instant tl après le passage du potentiel à .5volts aux bornes du condensateur de mémorisation, au début de la première opération d'écriture d'un bit "1". Cette période tl est de l'ordre de Sons et représente à la fois le temps de mise en marche du générateur de trajet circulaire et le temps nécessaire pour que le courant du faisceauatteigne sa valeur maximale de 50 nano-ampères. Ensuite, le faisceau est maintenu durant l'écriture d'un bit "1", pendant la période t2 qui est de l'ordre de 1/2 ps suivant la valeur du courant du faisceau. Après la période L2, il apparaît une période t3 d'environ 50 ns correspondant à l'arrêt du générateur de trajet circulaire et à la disparition du faisceau. la forme d'onde c de la figure 5 représente le cycle de fonctionnement du générateur de trajet circulaire, les périodes tl et t3 au début et à la fin du fonctionnement du générateur de trajet circulaire permettant la mise en marche du générateur de trajet circulaire avant que le faisceau ait atteint son courant maximum et l'arrêt de ce générateur après que le courant du faisceau soit devenu nul. Après la période transitoire t3, le potentiel de polarisation aux bornes du condensateur de mémorisation passe à -5volts, et après la période transitoire t4 d'établissement du potentiel de polarisation, cette période étant de l'ordre de lOOns, le faisceau de lecture est généré. On remarquera que le faisceau d'écriture et que le faisceau de lecture ont sensible- ment le même courant et sensiblement le même niveau d'énergie de l'ordre de 5 à lOkVolts .-Bien que dans la description précédente on ait implicitement supposé que l'on utilisait un faisceau électronique possédant une énergie d'environ lOkV, cette énergie est choisie pour des raisons pratiques et économiques.Cependant, il n'existe aucune raison physique fondamentale empêchant d'utiliser un faisceau électronique dont l'énergie serait supérieure ou inférieure à cette valeur. Pour que le faisceau électronique qui irradie le condensateur de mémorisation fournisse un courant de sortie, il est nécessaire que les électrons pénètrent dans la couche conductrice supérieure et l'isolant puis dans la couche semiconductrice. En outre, il est souhaitable d'avoir un courant de sortie dont l'ordre de grandeur est plusieurs fois supérieur à celui du courant du faisceau. Ceci nécessite que le faisceau électrorique pénètre dans la couche semiconductrice du condensateur de mémorisation sur une distance de plusieurs milliers d'Ângstroem. Ceci revient à dire que le faisceau doit encore avoir une énergie de 2kV après avoir traversé la couche conductrice supérieure et la couche isolante.Par suite des difficultés apparaissant lors de la réalisation du dispositif de dimensions importantes avec des couches isolantes très minces, on a trouvé pratique d'utiliser des couches isolantes possédant une épaisseur minimale de 1700 A pour des condensateurs de mémorisation possé- dant une surface d'environ 0,4 cm2. Avec une telle structure, l'énergie du faisceau électronique au niveau de l'interface couche conductrice-isoint, doit être au minimum de 4kV. Par conséquent l'épaisseur et/ou la densité de la couche conductrice supérieure est choisie de façon que les électrons du faisceau aient encore une énergie d'au moins 4kV après avoir traversé la couche conductrice supérieure. Ce facteur détermine en pratique une limite inférieure pour l'énergie du faisceau électronique. Des électrons suffisamment énergétiques pour pénétrer de plus d'un micron dans la couche semiconductrice ne fournissent pas un signal de sortie plus important (ils fournissent même quelquefois un signal de sortie plus faible) que les électrons qui s' arrêtent sur une distance inférieure à un micron. Des couches isolantes épaisses (d'une épaisseur supérieure à 0,5micron) et des couches conductrices supérieures épaisses dispersent de façon non nécessaire des électrons du faisceau électronique et contribuent à diminuer la définition du faisceau électronique. Bien que l'on puisse utiliser des couches épaisses, elles n'améliorent pas les pe#an- ces du dispositif et elles nécessitent l'utilisation de faisceaux électroniques d'énergie plus importante.Par conséquent, on remarquera que, bien qu'il n'existe aucune raison physique, pour que, par exemple, on réalise une mémoire avec laquelle on utilise un faisceau électronique de 50kV, la justifiuation d'une telle réalisation est pratiquement inexistante. Cependant, si on le désire, le niveau d'énergie du faisceau électronique peut se situer ntim- porte où dans une gamme allant de 4kV à 100kV, tout en obtenant un dispositif utilisable. La différence existant entre le faisceau électronique de lecture et le faisceau électronique d'écriture réside principalement dans leur durée d'utilisation. Le faisceau électronique de lecture est maintenu pendant un intervalle de temps t5 de l'ordre de 500 ns. Durait cet intervalle de lecture, le générateur de trajet circulaire est maintenu bloqué, comme représenté dans la forme d'onde c dans la figure 5. Après l'intervalle de lecture t5, il apparaît une période t6 d'environ 50ns avant que le cycle de lecture du bit "1" suivant se répète de la façon décrite ci-dessus. A la fin de la lecture du second bit "1" (c'est à dire à la fin du second intervallle t6) > on remarquera que le potentiel de polarisation de polarité négative de -5V continue à être appliqué aux bornes du condensateur de mémorisation, après la troisième période tl. Le courant de faisceau apparaît de nouveau et est maintenu pendant une troisième période correspondante t2 pour effectuer unespération d'écriture dans l'emplacement de bit "O" alors que le potentiel de polarisation est maintenu à la valeur négative de -5V. Dans la forme d'onde c de la figure 5, on voit que durant l'écriture du bit "O", le générateur de trajet circulaire est maintenu en fonctionnement pendant une période de temps égale à celle utilisée pour l'écriture des bits "1".La lecture du bit "O" est effectuée de la même façon que celle des bits La forme d'onde d de la figure 5 représente la tension de sortie apparaissant aux bornes de la résistance de charge durant les périodes correspondant aux cycles d'opérations décrits ci-dessus, savoir écriture du bit "1", lecture du bit "1", écriture du bit "1", lecture du bit "1", écriture du bit "O", lecture du bit "0". D'après la forme d'onde'd ta figure 5, on voit qu'au début et à la fin des cycles d'écriture du bit > '1", il apparaît des pointes de tension dues à la charge et à la décharge du condensateur de mémorisation, par l'application des tensions de polarisation nécessaires durant l'écriture du bit "1".De même, durant l'intervalle t2 d'écriture du bit "1", il apparaît une tension de sortie élevée aux bornes du condensateur. En commandant de façon appropriée l'entrée de l'amplificateur détecteur, ces imp#lsions de tension sont éliminées du signal de sortie lues par le système de mémorisation. Les informations souhaitées apparaissent uniquement durant les intervalles de lecture t sous la forme d'impul- sions de tension relativement élevées apparaissant d la pri ode de lecture t5.En comparant les impulsions de sortie apparaissant durant la période t5 lors de la lecture d'un bit "1" et ltimpul- sion de sortie apparaissant durent la période t5 las de la lecture d'un emplacement de bit non chargé correspondant à un bit "O", on voit que l'impulsion de sortie correspondant aux emplacements de bit chargés positivement, représentant des bits "1", possède une amplitude au moins cinq fois supérieure à celle de l'impulsion de sortie provenant de l'emplacement de bit représentant un bit "O". Cette différence est suffisamment importante pour assurer une lecture non ambigu des informations emmagasinées dans la mémoire. On remarquera que les courbes représentées dans la figure 5 correspondent à des cohdensateurs de mémorisation réalisées à l'aide d'un semiconducteur de type p. Si les condensateurs de mémorisation étaient réalisés à l'aide d'un semiconducteur de type n, les courbes obtenues seraient sensiblement l'inverse de celles représeneées dans la figure 5, mis à part quelques différences. La différence la plus importante apparaît dans la valeur de la tension de polarisation appliquée durant la lecture. Pour des condensateurs de mémorisation utilisant un semiconducteur de type n, la tension de polarisation de lecture est de l'ordre de -5 à -40V.Bien que la commutation de tens ions de cette valeur soit faisable, elle n'est pas souhaitable et liron préfère utiliser des condensateurs de mémorisation utilisant un semiconducteur de type p. D'après la description précédente on voit que la présente invention fournit un dispositif et un procédé de mémorisation nouveaux et perfectionnés, utilisant des condensateurs de mémorisation métal-isolant-semiconducteur-métl, réalisés suivant la technique planar, disposés dans un appareil à faisceau électronique qui est utilisé pour l'écriture et la lecture des états de charge des emplacements de bit de données sur la surface du condensateur de mémorisation. Ce procédé et ce dispositif permettent d'emmagasiner des biFs de données dans un condensateur de mémorisation où la distance entre les centres des emplacements de bit est égale ou inférieure à 20 microns, ce qui permet du point de vue économique d'obtenir une mémoire à accès rapide, de capacité importante, dont le fonctionneent est fiable et d'obtenir une lecture non ambiguë des informations emmagasinées dans la mémoire Bien que la présente invention ait été décrite en se référant à une forme de réalisation particulière, on comprendra que l'on peut y apporter différentes modifications sans sortir du cadre de cette invention. REVENDICATIONS 1) Système de mémorisation utilisant une structure multicouche conducteur-isolant-semiconducteur, réalisé suivant la technique planar, formant condensateur de mémorisation , pour emmagasiner sélectivement un réseau de charges électriques dans la couche isolante au voisinage de l'interface isoant-semiconducteur, suivant des configurations qui représentent des données codées en binaire, caractérisé par le fait qu'il comporte des moyens pour communiquer une charge initiale uniforme à la surface de isolant, cette charge étant constituée par des charges électriques de polarité positive, des moyens pour maintenir les charges électriques positives dans certains emplacements de l'élément de mémorisation, et des moyens pour éliminer des charges positives, afin de former des régions non chargées de dimension D qui entourent d'ar-.-res emplacements, la valeur D étant de l'ordre drun trajet de diffusion des électrons dans le semiconducteur. 2) Système de mémorisation suivant la revendication 1, caractérisé par le fait que les charges électriques de polarité positive sont formées dans l'isolant à l'aide de moyens qui produisent et déplacent un fa sceau pénétrant d'électrons qui peut être commandé de façon à frapper sélectivement la couche d'isolant à des emplacements distincts ou à balayer uniformément sensiblement toute la surface du condensateur de m morisation, et de moyens pour maintenir un gradient de champ électrique positif aux bornes de l'élément de mémorisation,la couche conductrice et la couche isolante étant maintenues positives par rapport au substrat semiconducteur situé en dessous lors du bombardement du condensateur de mémorisation par le faisceau électronique, et que des charges positives sont éliminées sélectivement pour former des régions non hargées de dimension D, en dirigeant le faisceau ólectroni- que pénétrant de façon sélective vers d'autres emplacements où doivert étire enregistrées des données d'un autre type, des moyens étant prévus pour maintenir un gradient de champ électrique de polarité négative aux bornes de l'élément de mémorisation lorsque les emplacements sélectionnés sont frappés par le faisceau électroritque et des moyens étant prévus pour manipuler correctement le faisceau électronique à l'endroit-des emplacements sélectionnés, de façon à former les régions non chargées de dimension D, D étant de l'ordre d'un trajet de diffusion des électrons dans le semiconducteur. 3) Système de mémorisation suivant la revendication 2, caractérisé par le fait que le faisceau électronique pos sède un diamètre d et que les moyens pour manipuler ce faisceau électronique comportent des moyens pour faire déplacer le fais ceau électronique sur une zone plus important au au niveau des emplacements non chargés, afin de former les régions de dimension D > d, après la déflexion sélective du faisceau électronique vers les différents emplacements dont les centres sont espaces d'une distance LL X, ce qui permet de maintenir un réseau, en forme de grille, de charges électriques positives qui entoure lesdits emplacements au niveau de l'interface isolant -semiconducteur de façon à former dans le semiconducteur, au voisinage de l'interface isolant-semiconducteur, un réseau en forme de grille correspondant qui est fortement conducteur et qui entoure et relie un nombre important des emplacements chargés. 4) Système de mémorisation-suivant la revendication 3, caractérisé par le fait qu'il comporte en outre des moyens pour diriger un faisceau électronique de lecture d'énergie suffisante de façon qu'il pénètre dans la région de la couche semiconductrice au voisinage de l'interface isolant-semiconducteur, ce faisceau possédant un diamètre d D et balayant sélectivement les emplacements alors qu'un potentiel de polarisation de lecture est maintenu aux bornes du condensateur de mémorisation, des porteurs de paires trou-électron étant formé-s lors du balayage d'un emplacement chargé, et ces p es trou-électron étant séparées par le champ électrique d'une région de charges d'espace induite dans la couche semiconductrice par suite des charges positives, le courant dû aux paires trou-électron se propageant vers le réseau,en forme de grille, fortement conducteur dans le semiconducteur qui se trouve au dessous et étant constitué par le réseau de charges positives entourant tous les emplacements de façon à induire un courant de charge relativement important aux bornes du condensateur de mémorisation, ce courant de charge important résultant on un signal de sortie important, et dans le cas où le faisceau tombe sur un emplacement non chargé, les porteurs de paires trou -électron produits dans le semiconducteur par le faisceau électronique se recombinant à l'intérieur de la région non chargée de dimension D, avant d'atteindre le réseau, en forme de grille, fortement conducteur, ce qui fait apparaître au plus un ccurant de charge minimal pour le condensateur de mmorisation, ce courant de charge minimal se distinguant facilement du courant de sortie correspondant aux emplacements chargés. 5) Système de mffimorisation suivant la revendization 4, c0ractérisâ par le fait qu'il comporte en outre des moyens pour réenregistrer automatiquement l'6tat de charge à chaque emplacement de bit, immwdiatement après la lecture de ces emplacements, ce qui permet d'obtenir un processus de lecture non destructif. 6) Système de mémorisation suivant la revendication 4, caractérisé par le fait qu'il comporte en outre des moyens permettant une opération d'écriture sélective dans les remplace. ments chargés et non chargés en manipulant correctement le faisceau électronique en présence d'une tension de polarisation positive ou négative aux bornes du condensateur de mémorisation, ce qui permet de former sélectivement des zones chargées ou non chargées de dimension D > d. 7) Système de mémorisation suivant l'une des revendications 3 ou 6, caractérisé par le fait qu'il comporte des moyens pour centrer et diriger automatiquement le faisceau électronique d'écriture de diamètre dçD vers le centre des emplacements, immédiatement après 11 enregistrement dans les emplacements correspondant aux régions de dimension D, et pour bombarder, à l'aide du faisceau électronique, le centre des emplacements correspondant aux régions de diamètre D, tout en maintenant le potentiel de polarisation auY bornes du condensateur de mémorisation à une polarité opposée à celle qui est utilisée pour l'enregistrement et pendant une période comparable à la période d'en registrement, ce qui permet de minimiser l'interaction sur les emplacemenLs adjacents du condensateur de mémorisation, par suite des électrons de dispersion. 8) Système de mémorisation suivant l'une des revendications 4 ou 7, caractérisé par le fait qu'il comporte en outre des moyena pour inverser automatiquement la polarité de la polarisation appliquée au condensateur de mémorisation après la lecture de chaque emplacement, tout en maintenant le faisceau électronqque de lecture sur l'emplacement considéré pendant une période correspondant à celle de l'opération de lecture, ce qui permet de minimiser l'interaction sur l'état de charge des emplacements adjacents par suite des électrons de dispersion durant la lecture. 9) Systéme de mémorisation suivant la revendication 1, caractérisé par le fait que la partie de la structure multicouche formant le condensateur de mémorisation qui est cons tiquée par le semiconducteur et 11 isolant est recuite dans une atmosphère gazeuse à des températures levées de l'ordre de 800"C, pendant une période de temps suffisante pour introduire uic quantité imposante de centres de recombinaison des électrons et des trous dans le semiconducteur, au niveau de l'interface isolantsemiconducteur. lG) Système de mémorisation suivant la revendication 6, caractéris par le fait qu'il omporte en outre des moyens de contrôle du cycle de lecture-écriture pour r enregistrer automatiquement après la lecture les données emmagasinées dans chaque emplacement de bit. Il) Système de mémorisation suivant la revendication 10, caractérisé par le fait outil comporte en outre des moyens de contrôle d'un cycle régénérateur pour lire et réenregistrer complètement les données emmagasinées dans le système de mémorisation. 12) Système de mémorisation suivant la revendication 4, caractérisé par le fait que la structure multicouche du condensateur de mémorisation comporte un film d'aluminium recouvrant une couche de Si02, obtenu par croissance thermique sur un substrat en silicium de type p comportant un contact ohmique, l'épaisseur de la couche d'aluminium à travers laquelle le faisceau électronique d'écriture et de lecture doit passer durant les 6pé- rations d'écriture et de lecture de ltélément de mémorisation, o étztde l'ordre de 2000 A T 500A afin de minimiser le passage des électrons de dispersion dans la louche métallique, ce qui permet de minimiser les effets perturbateurs dûs à ces électrons de dispersion. 13) Système de mémorisation suivant la revendication 12, caractérisé par le fait que la couche semiconductrice est dope avec de l'or pour réduire les trajets de diffusion des électrons à une valeur minimale dans le semiconducteur, au niveau de l'interface isolant-semiconducteur. 14) Système de mémorisation utilisant une structure multicouche formant un condensateur de mémorisation couche conductrice-isdant-semiconducteur, du type utilisant la présence ou l'absence de charges électriques dans plusieurs emplacements de données, dans la couche isolante au voisinage de l'interface isolant-semiconducteur, afin d'établir sélectivement la présence ou l'absence de régions de charges d'espace dans la couche semiconductrice adjacente à l'interface isolant-semiconducteur située sous les emplacements de données, en fonction des données binaires devant entre emmagasinées puis lues, caractérisé par Le fait qu'il comporte des moyens pour former dans le semiconducteur un réseau, en forme de grille, qui est fortement conducteur et dont la conductibilité est fortement inversée, dans une partie importante de la couhe semiconductrice, au voisinage de l'interface isolant-semiconducteur, ce réseau entourant et interconnectant les emplacements où sont emmagasinées des charges électriques et des moyens pour maintenir la région de dimension D entourant immédiatement les autres emplacements dans une condition faiblement conductrice et faiblement inversée, D étant de l'ordre d'un trajet de diffusion des électrons dans le semiconducteur. 15) Système de mémorisation suivant l'une des revendications 8 ou 14, caractérisé par le fait que la couche conductrice recouvrant l'isolant de la structure multicouche du condensateur de mémorisation, et à travers laquelle passe le faisceau électronique d'écriture et de lecture durant les opérations d'écriture et de lecture de 1 lament de mémorisation, 2 possède une densité de l'ordre de 50 #jcm , afin de minimiser le passage des électrons de dispersion à travers la couche semiconductrice, ce qui minimise les effets perturbateurs dûs à ces électrons de dispersion 16) Système de mémorisation suivant l'une des revendications 1 ou 14, caractérisé par le fait que la couche semiconductrice est dopée pour réduite la longueur des trajets de diffusion des électrons à une valeur minimale à l'intérieur du semiconducteur, au niveau de l'interface isolant-semiconducteur. 17) Système de mémorisation suivant l'une des revendications 12 ou 14, caractérisé par le fait que la partie de la structure multicouche formant le condensateur de mémorisation qui est constituée par le semiconducteur et l'isolant, est recuite dans de l'oxygène à des températures élevées de l'ordre de 8O00C, pendant une période de temps suffisante pour introduire une quantité importante de centres de recombinaison des électrons et des trous dans le semiconducteur, au niveau de l'interF.ae isolant-semiconducteur. 18) Système de m#riorisation suivant 11 une des revendications 4 ou 14, caractérnsé par le fait que plusieurs structures muleieouches formant des condensateurs de m#morisation individuels sont disposées dans un plan commun de l'appareil à faisceau éledtronique, et que les moyens produisant et déviant le faisceau olectroniquz comportent un système de micrcldéflexioll comprenant un système de déflexion individuel onstitué par une microlentille pour chacune des structures multicouches > ce qui permet de contrôler individuellement l'enregistrement et la lecture de chacun ne des structures multicouches formant le condensateur de mémorisation. 19) Méthode de commande d'un système de mémorisation utilisant une structure multicouche , couche conductri#e-iso- lant-semiconducteur, réalisée suivant la technique planar, qui forme un condensateur de mémorisation destiné à emmagasiner sélectivement des charges électriques dans l'isolant au voisinage de l'interface isolant-semiconducteur, suivant des configurations qui sont représentatives de données à emmagasiner, caractérisne par le fait qu'elle consiste à charger initialement la surface de l'isolant de façon uniforme avec des charges électriques de polarité positive, à maintenir sélectivement des charges électriques de polarité positive dans certains emplacements et à décharger sélectivement les régions immédiatement voisines de dimension D entourant les autres emplacements, D étant de l'ordre de la longueur des trajets de diffusion des électrons dans le semiconducteur. 20) Méthode suivant la revendication 19, caractérisée par le fait que les charges électriques de polarité positive sont formées dans l'isolant en soumettant la structure multicouche à un faisceau d'énergie radiante dont l'énergie est suffisante pour arriver jusqu'à la couche d'isolant, tout en appliquant simultanément un gradient de champ électrique positif aux bornes de la structure multicauche , dans un sens tel que la couche conductrice et l'isolant soient positifs par rapport au substrat semiconducteur, et que les charges positives sont sélectivement éliminées dans des régions plus importantes de dimension D en soumettant la structure multicouche au faisceau d'énergie radiante tout en manipulant ce faisceau de façon appropriée et en appliquant un gradient de champ électrique de polarité négative aux bornes de la structure multicouche , dans un sens tel que la couche conductrice et l'isolant soient négatifs par rapport au substrat semiconducteur, les différents emplacements étant espaces d'une distance L > D ce qui établit un réseau, en forme de grille, de charge positivesdans une partie importante de la surface de l'isolant entourant les enplacemepts chargés, au niveau de l'inttrface iss lant-semizonducteul, de façon à former dans le seraiconduoteur un roseau correspondant, en forme de grille, qui est fortement conducteur et dont la conductibilité est fortement inversée, au voisinage de l'interface isolant-semiconducteur, ce réseau entourant et interconnectant les emplacements chargés mais n''étant pas raccordé aux emplacements non chargés de dimension D. 21) Méthode suivant la revendication 20, caractérisée par le fait que le faisceau d'énergie radiante est constitué par un faisceau électronique possédant un diamètre d D d, la distance entre les centres de ces régions étant égale à L > D, D étant de l'ordre de grandeur d'un trajet de diffusion des électrons dans le semiconducteur, ce qui établit un réseau, en forme de grille, de charges positives dans une partie importante de la surface de l'isolant entourant les emplacements chargés,au niveau de l'interface isolant-semiconducteur. 22) Méthode suivant la revendication 21, carac risée par le fait quble consiste en outre à lire les informations précédemment emmagasinées à l'aide d'un faisceau électronique de lecture possédant un diamètre duc D et possédant une énergie suffisante pour pénétrer dans la région de la couche semiconductrice située au voisinage de l'interface isolant-semi- conducteur, des paires trou-électron étant formées dans une région de charges d'espace existant dans le semiconducteur sous les emplacements chargés positivement, lorsque le faisceau électronique de lecture est dirigé vers des emplacements de bit chargés positivement, ces paires trou-électron faisant naître un courant qui est interconnecté avec le réseau fortement conducteur, en forme de grille, qui est formé dans le semiconducteur au voisinage de l'interface isolant-semiconducteur, de façon à produire un courant de charge important aux bornes de la structure multicouche du condensateur de mémorisation, ce courant étant représentatif des emplacements chargés positivement, et lorsque le faisceau électronique de lecture est dirigé vers les zones non chargées de l'isolant, les paires trou-électrons produites dans le semiconducteur étant fortement atténuées par suite dela recombinaison avant d'4tre diffusées vers le réseau fortement conducteur, par suite de l'existence des régions de dimension D de l'ordre de la longueur d'un trajet de diffusion des électrons, ce qui fait apparaître un courant de sorLie faible ou nul aux bornes de la structure multicouche , ce courant étant représentat#f des emplacements non chargés. 23) Méthode suivant la revendication 22, caractérisée par le fait que les données représentées par des charges positives dans certains emplacements sont enregistrées de la même façon que les données replésentées par les emplacements non chargés, en maintenant un gradient de tension de polarité positive aux bornes du condensateur de mémorisation tout en dirigeant simultanément le faisceau d'écriture sur l'emplacement et en manipulant ce faisceau suivant un trajet plus important de façon à assurer la formation d'emplacements chargés positivement, de dimension D, qui sont interconnectés avec le réseau en forme de grille de charges positives. 24) Méthode suivant la revendication 23, caractérisée par le fait qu'elle consiste à enregistrer automatiquement l'état de charge ou d'absence de charge dans chacun des emplacements immédiatement après la lecture de l'emplacement, ce qui permet d'obtenir un procédé de lecture non destructif. 25) Méthode suivant la revendication 23, caractérisée par le fait qu'elle consiste en outre à centrer et à diriger automatiquement le faisceau électronique d'écriture, de dia mètre d l'cnre#i#Lrement de la région de dimension D et à irradier ce centre par le faiszeau llectronicue, tout en maintenant aux bor n-s du condensateur de mémorisation un potentiel de polarisation poses dans une polarité oppose à celle qui est utilise pour l'ffi-criture, pendant une triode de temps comparable à la période dtwcrl,ure initiale, ce qui perme de minimiser l'inXeraction sur les emplaoements adjacents par suite des électrons de dispersion durant l'opération d'écriture. 26) Méthode suivant la revendication 25, caractérisée par le fait qu'elle consiste en outre à inverser automatiquement la polarité de la polarisation appliquée au condensa teur de mémorisation après la lecture de chacun des emplacements, tout en maintenant le faisceau électronique de lecture sur l'emplacement pendant une période de temps correspondant à celle nécessaire à la lecture de l'emplacement , ce qui permet de minimiser l'interaction sur l'état de charge des emplacements adjacents, par suite des électrons de dispersion durant l'opéra tion dn lecture. 27) Méthode suivant la revendication 22, caractérisée par le fait qu'elle consiste en outrez à régénérer automatiquement la mémoire en lisant et en réanregistrant chaque emplacement durant des périodes de non utilisation par le calculateur. 28) Méthode suivant la revendication 22, caracté- risée par le fait qu'elle consiste en outre à lire et à réenregis trer complètement la mémoire, de façon automatique, en repartant de la charge uniforme du condensateur de mémorisation, après un nombre prédéterminé de cycles de fonctionnement. 29) Méthode suivant la revendication 22, caractérisée par le fait qu'elle consiste en outre à prétraiter le semiconducteur pour augmenter la recombinaison des paires trou-électron à l'intérieur des emplacements non chargés formés dans la région de dimension D. 30) Méthode suivant la revendication 29, caractéris# par le fait qu'elle consiste en outre à réaliser la couche conductrice recouvrant la surface isolante exposée au faisceau électronique de façon que cette couche ait une densité de l'ordre de 50 p/cm2 > de façon à minimiser les effets perturbateurs des électrons dispersés. 31) Méthode suivant la revendication 30, caractérisée par le fait qu'elle consiste en outre à traiter les surfaces internes d'une colonne électro-optique fournissant le faisceau électronique d'écriture et de lecture, à l'aide de matériaux possédant un faible coefficient de dispersion en retour, afin de minimiser les réflexions multiples des électrons dispersés.