Brevet FR2222728A1 — publié le 19741018

La présente invention concerne les équipements pour mémoires à tores magnétiques et elle est plus particulièrement applicable à des équipements comprenant des mémoires à tores magnétiques qui sont des types dénommés "2D", 't22D" et "3D". Dans une mémoire à tores magnétiques, la puissance utilisée ou consommée dépend dans une large mesure du nombre des bits existant dans un mot d'information emmagasiné et présentant les valeurs "1" et "O". Par exemple, dans une mémoire à tores magné tiques du type dénommé "3D't, la puissance est maximale lorsque toutes les valeurs "O" tsont enregistrées dans la mémoire. L'invention a pour but d'apporter une solution à ce problème et de permettre la réalisation d'un équipement pour mémoire à tores magnétiques du type précité. Elle est matérialisée dans un équipement pour mémoire à tores magnétiques, caractérisé en ce que la donnée présentée à une mé moire à tores magnétiques est analysée, cette donnée présentée étant, soit maintenue, soit inversée ou complémentée, suivant la prédominance des bits de valeur tl01lou tel 1 existant dans cette donnée présentée. Lors de la mise en oeuvre de l'invention, la mémoire à tores magnétiques peut être conçue selon plusieurs mots organisés in térieurement, chaque mot comprenant un bit d'information supplé mentaire destiné à indiquer si la donnée présentée à la mémoire a été maintenue ou inversée, c'est-à-dire complémentée. Selon un mode de réalisation préféré de l'invention, l'équi- pement pour mémoire à tores magnétiques comprend un dispositif d'analyse destiné à analyser la donnée présentée à la mémoire à tores magnétiques, un dispositif d'inversion ou de complémenta tion connecté à l'entrée de la mémoire à tores magnétiques de manière à déterminer le maintien ou l'inversion, c'est-à-dire la complémentation, de la donnée présentée en fonction du signal de sortie du dispositif d'analyse, et un dispositif d'inversion ou de complémentation supplémentaire, connecté à la sortie de la mé moire à tores magnétiques de manière à provoquer le maintien ou l'inversion, c'est-à-dire la complémentation, de l'information emmagasinée, lorsqu'elle est lue ou extraite, en fonction du bit d'information supplémentaire qui est emmagasiné dans cette mé moire. Lors de la mise en oeuvre de l'invention selon son mode de réalisation préféré, le dispositif d'analyse peut se présenter sous la forme d'un circuit de majorité et il est souhaitable que le dispositif d'inversion ou de complémentation puisse se pré senter sous la forme de plusieurs circuits d'entrée du type OU exclusif et que le dispositif d'inversion ou de complémentation supplémentaire puisse se présenter sous la forme de plusieurs circuits de sortie du type OU exclusif, auquel cas chacun des circuits d'entrée du type OU exclusif peut recevoir un premier signal d'entrée correspondant à la donnée présentée et un second signal d'entrée provenant de la sortie du dispositif d'analyse et, d'une manière similaire, chacun des circuits de sortie du type OU exclusif peut recevoir un premier signal d'entrée pro venant d'une sortie de la mémoire à tores magnétiques et un se -cond signal d'entrée correspondant au bit supplémentaire emma gainé dans cette mémoire à tores magnétiques. Dans un mode de réalisation de l'invention qui est plus par ticulièrement préféré, le circuit de majorité faisant partie de l'équipement pour la mémoire à tores magnétiques comprend plu sieurs circuits du type OU à inversion ou complémentation à chacun desquels la donnée présentée est appliquée par paires, plusieurs circuits du type ET à chacun desquels la donnée pré sentée est appliquée par paires, les signaux de sortie des cir cuits du type OU à inversion ou complémentation étant combinés et les signaux de sortie des circuits du type ET étant également com binés, ces signaux de sortie combinés étant appliqués à un dis positif bistable, pouvant par exemple se présenter sous la forme d'un montage à deux éléments symétriques et à résistance de ca thode ou d'émetteur commune permettant d'obtenir une contre réaction importante, de manière à fournir un signal de sortie indiquant la prédominance des bits de valeur "0" ou "1" dans la donnée présentée. L'invention sera mieux comprise à l'aide de la description suivante d'un mode de réalisation donné à titre d'exemple unique ment et en se référant aux dessins annexés, donnés à titre non limitatif et dans lesquels: La fig. 1 est une représentation schématique sous forme de blocs d'un équipement pour mémoire à tores magnétiques selon l'invention. La fig. 2 est une représentation schématique, partiellement sous forme de blocs, d'un circuit de majorité convenant bien pour être utilisé dans l'équipement pour mémoire à tores magnétiques, qui est visible sur la fig. 1. L'invention est basée sur le fait que la puissance exigée dans une mémoire à tores magnétiques dépend dans une grande mesure du nombre des bits d'informations emmagasinés qui correspondent à la valeur "1" ou "O". Par exemple, dans une mémoire à tores magnétiques du type dénommé 't3D'r, les exigences en puissance présentent une valeur maximale lorsque toutes les valeurs 0 sont écrites ou enregistrées dans la mémoire.Par conséquent, en analysant l'information présentée à la mémoire et en starran# geant pour que cette information présentée puisse être, soit maintenue, soit inversée ou complémentée, selon la prédominance des bits n O ou OU g existant dans cette information présentée, il est possible de s'arranger pour réduire les exigences en puissance de la mémoire. Pour simplifier, l'équipement pour mémoire à tores magnétiques, qui est visible sur la fig. li est décrit comme s'il était appliqué à un mot à six bits, mais il est évident que le même principe est applicable à des mots présentant une longueur quelconque. Si l'on se réfère maintenant plus précisément à l'équipement pour mémoire à tores magnétiques qui est visible ur la fig. 1, il est visible que la donnée d'entrée devant être présentée à une mémoire 1 est appliquée à six bornes d'entrée 2, correspondant à des bits individuels de la donnée d'entrée, chaque bit de cette donnée d'entrée étant#appliqué à un circuit du type OU exclusif, qui est des igné par 3 et qui lui est individuellement associé, et étant également appliqué à un circuit de majorité 4 qui alimente un conducteur de sortie 5 en fonction de la prédominance des bits de valeur "0" ou "1" existant dans la donnée d'entrée présentée. Le signal associé au conducteur de sortie 5 et provenant du circuit de majorité 4 est appliqué sous la forme d'un second signal d'entrée à chacun des circuits 3 du type OU exclusif, ces circuits- étant conçus, par exemple, de manière à inverser ou complémenter la donnée d'entrée qui leur est ap pliquée lorsque cette donnée d'entrée présente une prédominance de bits de valeur 0". Les signaux de sortie inversés ou non provenant des circuits 3 du type OU exclusif sont ensuite ap- - pliques à la mémoire 1 à des fins de mémorisation, la mémoire 1 étant elle-même conçue de manière à présenter une longueur de mot qui est augmentée d'un bit supplémentaire, de telle sorte que le signal de sortie provenant du circuit de majorité 5 et indiquant si la donnée d'entrée a été complémentée ou non, peut également être mis en mémoire. Lorsqu'il est nécessaire de lire ou d'extraire une information de la mémoire 1, chaque bit de l'information emmagasinée est appliqué à un circuit 6 qui est du type OU exclusif, chacun de ces circuits 6 recevant un second signal d'entrée provenant de la sortie correspondant au bit supplémentaire, de telle sorte que l'information emmagasinée peut être à nouveau inversée ou non suivant la valeur de l'information correspondant au bit supplé- mentaire avant d'être présentée à des bornes de données de sortie 7. Si l'on se réfère maintenant à la fig. 2, celle-ci montre schématiquement et partiellement sous forme de blocs un circuit de majorité convenant bien pour être utilisé dans l'équipement pour mémoire à tores magnétiques qui est visible sur la fig. 1. Ce circuit de majorité comprend six bornes de données d'entrée 8 qui correspondent à chacun des bits de données d'entrée, ces bits de données étant appliqués par paires à chacun de trois circuits individuels 9 du type OU à inversion Ou complémentation et étant également appliqués à chacun de trois circuits individuels 10 du type ET. Le signal de sortie de chacun des circuits 9 du type OU à inversion ou complémentation est appliqué à une résistance série R1, les autres extrémités ou bornes de ces résistances étant reliées à un conducteur de sortie commun 11, qui est con necté à une résistance supplémentaire R2 dont l'autre extrémité ou borne est connectée à une source d'alimentation fournissant une tension positive +V.D'une manière similaire, le signal de sortie de chacun des circuits 10 du type ET est appliqué à une résistance série R3, les autres extrémités ou bornes de ces résistances étant reliées à un conducteur de sortie commun 12, qui est connecté à une résistance supplémentaire R4 dont l'autre extrémité ou borne est également connectée à la source d'alimen tation fournissant la tension positive +V.Les signaux apparaissant sur les conducteurs de sortie 11 et 12 qui sont obtenus respectivement à la sortie des circuits 9 du type OU à inversion ou complémentation et à la sortie des circuits 10 du type ET, sont respectivement appliqués sous la forme de signaux d'entrée à chacun de deux transistors respectifs T1 et T2, ces derniers étant connectés selon un montage à résistance d'émetteur commune de manière à obtenir une contre-réaction de valeur élevée, les émetteurs de ces transistors T1 et T2 étant connectés en commun à une résistance R5, qui est elle-même montée en série avec une résistance variable RV1 et avec la source d'alimentation fournissant la tension positive +V. Les collecteurs des transistors T1 et T2 sont associés à des résistances de charges individuelles R6 et R7, qui sont connectées à une source de tension nulle désignée par OV, une borne de sortie Vo étant directement alimentée par le collecteur du transistor En En choisissant des valeurs convenables pour les résistances T1' R1, R2, R3 et R4 et en ajustant la valeur de la résistance variable RV1, il est possible de s'arranger pour que le montage à résistance d'émetteur commune des transistors passe à un état pour lequel, par exemple, le transistor T1 est conducteur, tandis que le transistor T2 est non conducteur lorsqu'il existe une prédominance de valeurs llOI dans la donnée d'entrée appliquée aux bornes de données d'entrée 8 et de s'arranger pour que ce montage passe à un état pour lequel le transistor T1 est non conducteur et le transistor T2 est conducteur, lorsqu'il existe une prédominance de valeurs "1" dans la donnée d'entrée. Par conséquent, la valeur de sortie apparaissant au niveau de la borne VÖ et fournie par le montage des transistors à résistance d'émetteur commune indique la prédominance des valeurs "0" ou "1" dans la donnée d'entree. Bien que le montage décrit pour l'analyse de la donnée présentée ait été réalisé en utilisant le circuit de majorité 4, il apparaît à l'évidence que d'autres formes d'analyses peuvent également être utilisées, par exemple un simple dispositif analogique, des circuits logiques, des compteurs-décompteurs ou des dispositifs statistiques r stochastiques ou aléatoires. De la même manière, il est possible d'utiliser des circuits similaires autres que les circuits du type OU exclusif pour réaliser la conversion des données d'entrée et de sortie qui sont fournies à la mémoire 1 et extraites de cette dernière. D'autres modifications peuvent être apportées au mode de réalisation décrit, dans le domaine des équivalences techniques, sans s'écarter de l'invention. REVENDICATIONS 1.- Equipement pour mémoire à tores magnétiques, caractérisé en ce que la donnée présentée à une mémoire à tores magnétiques est analysée, cette donnée présentée étant, soit maintenue, soit inversée ou complémentée, suivant la prédominance des bits de valeur "0" ou "1" existant dans cette donnée présentée 2.- Equipement suivant la revendication 1, caractérisé en ce que la mémoire à tores magnétiques est conçue de manière à comprendre plusieurs mots organisés intérieurement, chaque mot comprenant un bit d'information supplémentaire destiné à indiquer si la donnée présentée à la mémoire a été maintenue ou inversée, c'est-à-dire complementee. 3.- Equipement suivant la revendication 2, caractérisé en ce qu'il comprend un dispositif d'analyse destiné à analyser la donnée présentée à la mémoire à tores magnétiques, un dispositif d'inversion ou de complémentation connecté à l'entree de la mémoire à tores magnétiques de manière à déterminer le maintien ou l'inversion, c'est-à-dire la complémentation, de la donnée pré sentée en fonction du signal de sortie du dispositif d'analyse, et un dispositif d'inversion ou de complémentation supplémentaire, connecté à la sortie de la mémoire à tores magnétiques, de ma nière à déterminer le maintien ou l'inversion, c'est-à-dire la complémentation, de l'information emmagasinée, lorsqu'elle est lue ou extraite, en fonction du bit d'information supplémentaire qui est emmagasiné dans cette mémoire. 4.- Equipement suivant la revendication 3, caractérisé en ce que le dispositif d'analyse se présente sous la forme d'un circuit de majorité. 5.- Equipement suivant la revendication 3 ou 4, caractérisé en ce que le dispositif d'inversion ou de complémentation se présente sous la forme de plusieurs circuits d'entrée du type OU exclusif. 6.- Equipement suivant la revendication 5, caractérisé en ce que chacun des circuits d'entrée du type OU exclusif reçoit un premier signal d'entrée correspondant à la donnée présentée et un second signal d'entrée provenant de la sortie du dispositif d'analyse. 7.- Equipement suivant la revendication 3, caractérisé en ce que le dispositif d'inversion ou de complémentation supplémentaire se présente sous la forme de plusieurs circuits de sortie du type OU exclusif. 8.- Equipement suivant la revendication 7, caractérisé en ce que chaque circuit de sortie du type OU exclusif reçoit un premier signal d'entrée provenant d'une sortie de la mémoire à tores ma gnétiques et un second signal d'entrée correspondant au bit supplémentaire emmagasiné dans cette mémoire à tores magnétiques. 9.- Equipement suivant l'une quelconque des revendications 4 à 8, caractérisé en ce que le circuit de majorité comprend plusieurs circuits du type OU à inversion on complémentation à chacun desquels la donnée présentée est appliquée par paires, plusieurs circuits du type ET à chacun desquels la donnée présentée est appliquée par paires, les signaux de sortie des circuits du type OU à inversion ou complémentation étant combinés et les signaux de sortie des circuits du type ET également combinés, ces signaux de sortie combinés étant appliqués un dispositif bistable de manière à fournir un signal de sortie indiquant la pré dominance des bits de valeur "0" ou H"1" dans la donnée présentée. 10.- Equipement suivant la revendication 9, caractérisé en ce que le dispositif bistable se présente sous la forme d'un montage à deux éléments symétriques et à résistance de cathode ou d'émetteur commune.