Brevet FR2239736A1 — publié le 19750228

La présente invention a pour objet les mémoires à accès direct ou ~aléatoire1 et plus particulièrement à celles qui comportent des unités ou cellules de stockage à transistor unique On connatt déjà des mémoires comportant une matrice de conducteurs disposés en rangées ou lignes et en colonnes, chacun des conducteurs de ligne étant relié à plusieurs cellules de mémoire à transistor unique, Dans chacune de ces cellules, un transistor MOS (d semi-conducteur à oxyde métallique) est monté en série avec un condensateur de stockage. La base du transistor MOS est reliée au conducteur correspondant à la colonne appropriée de la matrice d'adressage, tandis que les bornes de l'émetteur et du collecteur sont branchées entre une plaque du condensateur de stockage et le conducteur de ligne.Un détecteur à bascule (dit flip-flop") est monté entre les deux moitiés dudit conducteur de ligne. Une cellule de mémoire fictive ou factice. (dite "dummy") est reliée à chacune de ces moitiés du conducteur de ligne. Un tel circuit, correspondant à lIé- tat actuel de la technique, a été décrit dans un article intitulé wStorage array and sense/refresh circuit for Single-transistor Memory celle (Circuit de détection-rechargement de dispositifs de mémoire pour cellules à mémoire monotransistors), paru dans l'Abrégé des exposés techniques de la Conférence internationale sur les circuits statiques à semi-conducteurs de 1'I.E,E.E. du 16 février 1972, pages 56 et 57. Les condensateurs de stockage des cellules fictives ont une capacité égale à la moitié de celle des cellules de mémoire et sont initialement chargées à un potentiel moyen arithmétique entre les deux potentiels correspondant respectivement aux valeurs 1 et o dans les cellules de mémoire. Pour lire le contenu d'une cellule, on charge initialement les deux moitiés du conducteur de ligne à une tension prédéterminée. La cellule fictive située sur le c8té du conducteur opposé à celui où se trouve la cellule à lire est attaquée, de sorte que son condensateur partage sa charge avec la capacité générale de la moitié de ligne sur laquelle il se trouve, ce qui provoque une variation de son potentiel égale AV, cette valeur étant moitié du potentiel maximal AV produit par la lecture d'une cellule chargée à 1 ou 0 sur l'autre moitié du conducteur de ligne.Cette cellule est également atta quée, son condensateur partageant, lui aussi, sa charge avec lacapacité générale du conducteur de ligne du c8té où la cellule de mémoire se trouve, et modifiant son potentiel d'une valeur qui varie se lon que llinformation stockée dans la cellule attaquée était 1 ou O. Le détecteur à bascule est alimenté pour détecter et wlirew l'état de la cellule attaquée, en déterminant Si le côté de la ligne qui contient la cellule de mémoire est à un potentiel supérieur ou inférieur à celui qui contient la cellule fictive ou de référence ("dum my"). La difficulté, dans l'état de la technique ainsi décrit, réside dans la nécessité de créer un troisième potentiel, qui est le potentiel de référence, chargé dans la cellule fictive. or, la génération des tensions se fait généralement de préférence sur les microplaquettes des circuits intégrés dont la mémoire est formée. Dans ces conditions, la nécessité de disposer d'une troisième tension servant de référence, intermédiaire entre les tensions correspondant respectivement à 1 et 0, complique les mémoires actuelles. Par ailleurs, la troisième tension, intermédiaire entre 1 et O, sera variable selon les opérations, c'est-à-dire selon les caractéristiques des transistors formés sur les circuits intégrés. En outre, les circuits nécessaires pour créer ladite tension de référence consomment un supplément d'énergie. C'est pourquoi il est souhaitable d'obtenir une mémoire monotransistor ne nécessitant pas la génération d'une troisième tension servant de référence. Le but essentiel de l'invention est donc la création d'une mémoire perfectionnée à cellules mono-transistor. Selon un premier aspect de l'invention, le condensateur de stockage de la cellule de mémoire fictive a une capacité nettement inférieure à celle du condensateur de la cellule de mémoire. La cellule fictive est chargée au méme potentiel, correspondant à 1 ou O, que la cellule de mémoire, supprimant ainsi la nécessité d'une alimentation séparée pour charger la cellule fictive. Selon un second aspect de l'invention, la capacité du condensateur de stockage de la cellule fictive est sensiblement égale à la moitié de celle du condensateur de la cellule de mémoire, La cellule fictive est chargée par une tension correspondant à la valeur 1 ou 0 dans la mémoire, mais le potentiel de la cellule fictive attaquée, d'un cSté du fil de ligne, a néanmoins une valeur intermédiaire entre celles correspondant à 1 et à O sur l'autre c8té dudit fil de ligne, où se trouve la cellule de mémoire attaquée. D'autres objets, caractéristiques et avantages de l'invention, ressortent de la description ci-après qui se réfère aux dessins an nexés illustrant des modes d'exécution non limitatifs. Sur ces dessins : la fig. 1 est un schéma simplifié du circuit correspondant à une seu le cellule-de mémoire selon l'invention; la fig, 2 est un graphique représentant la tension en fonction du temps et illustrant la variation du potentiel du c8té de la cellule fictive et du c8té de la cellule à mémoire, sur le conducteur de ligne du circuit selon la fig. 1; la fig, 3 est un schéma de circuit analogue à celui de la fig 1, représentant une autre variante du circuit détection-rechargement selon la présente invention; la fig. 4 est un graphique chronologique de la tension du circuit selon fig, 3; la fig. 5 est un schéma de circuit analogue à celui de la fig. 3, représentant une autre variante du circuit de détection-rechargement selon l'invention; la fig. 6 est un graphique chronologique# pour le circuit de la fig. 5. La fig. 1 représente un circuit de mémoire à accès direct1 considérablement simplifié pour les besoins de l'explication, comportant certains éléments de l'invention. Il contient une cellule de mémoire 12 à transistor unique, rattachée à un conducteur de ligne 13, ainsi qu'une cellule fictive 14 rattachée à un conducteur de référence 15. Un amplificateur de détection 16, par exemple une bascule dite "flip-flop", est monté entre le conducteur de mémoire 13 et le conducteur 15 menant à la cellule fictive, afin de détecter le signe de la différence de tension entre lesdits conducteurs, Chacun de ces deux conducteurs 13 et 15 a une capacité également répartie CD représentée symboliquement par des condensateurs 17. La cellule de mémoire 12 contient un condensateur de stockage 18 ayant une capacité C5 qui-sera, par exemple, de 0,18 picofarads, ledit condensateur étant monté en série avec les bornes du collecteur et de l'émetteur d'un transistor MOS 19, commandé par une électrode de base au silicium 21 reliée à l'une des lignes d'adressage 22 d'une matrice d'adressage. L'une des plaques du condensateur de stockage 18 est reliée à une source de tension qui peut e- tre pulsée ou continue, ladite tension étant compatible avec la nature du condensateur, et sa valeur étant VDD ou bien le potentiel de la masse (fourni par le substrat de la plaquette). L'autre plaque est reliée au conducteur de mémoire 13 par l'intermédiaire du transistor MOS 19. La cellule fictive 14 comporte un condensateur de stockage 23 dont la capacité est nettement inférieure à celle du condensateur 18, soit Cs/2. Le condensateur 23 est monté en série avec un tran s sistor MOS 24 de méme type et de même configuration que le transistor 19. L'une des plaques du condensateur de la cellule fictive 23 est reliée à une source de tension qui peut être pulsée ou continue, la valeur de ladite tension étant compatible avec la nature du condensateur Elle sera VDD ou le potentiel de la masse, fourni par le substrat. L'autre plaque est reliée au conducteur de cellule fictive 15 par l'intermédiaire du transistor 24. L'électrode de base 25 au silicium appartenant au transistor 24 est reliée à une ligne d' adressage de cellule fictive 26.Un transistor 27 pour le chargement de la cellule fictive est monté entre l'une des plaques du condensateur de la cellule fictive, 23, et une source de tension de référence Vss. La-base 28 qui commande le transistor de chargement 27 est reliée à une ligne d'adressage de cellule fictive 29. Des transistors MOS 31 relient le conducteur de mémoire 13 et le conducteur de cellule fictive 15 respectivement à une source de potentiel de collecteur VDD Les électrodes de base 32 des transistors 31 sont respectivement reliées aux lignes d'adressage 33 et 34. Un autre transistor MOS 35 est monté entre la source de#poten- tiel de référencé V88 et le conducteur des cellules 13. L 'électro- de de commande 36 de ce transistor 35 est reliée à une ligne d'adressage 37. Une alimentation à accord stroboscopique 38 alimente l'amplificateur 16 et l'accorde. Cet amplificateur de détection 16 a une borne de sortie 39 qui traduit l'état de l'information stockée dans la cellule de mémoire 12 laquelle avait été attaquée par l'adressage. En cours de fonctionnement, un 1 ou un o est stocké électriquement sur le condensateur 18 de la cellule 12 en formant l'adresse de l'un des transistors 31 ou 35 dont l'un rattachera le conducteur de cellule 13 soit au potentiel VDD, soit au potentiel Vss. En m#me temps, l'adressage attaque le transistor 19 commandant la cellule de telle sorte que la tension correspondant à 1 ou à o soit retenue sur le condensateur 18, dans la cellule 12. Le potentiel VDD représente l'état "1 et le potentiel-V88 l'état "O". Le transistor de chargement de cellule fictive 27 est, lui aussi, attaqué par l'adressage pour charger le condensateur 23 au potentiel de collecteur Vss représentant électriquement l'état "0". Les deux conducteurs, 13 pour les cellules de mémoire et 15 pour la cellule fictive, sont préchargés également au potentiel 1 par le déblocage des deux transistors 31. Comme le montre la fig. 2, ils sont donc au méme potentiel qui sera par exemple VDD - VT. La cellule de mémoire 12 et la cellule fictive 14 sont àtta- quées toutes deux par l'alimentation des lignes d'adressage 22 et 26; alors, la charge électrique du condensateur de mémoire 18 et celle du condensateur de cellule fictive 23 seront, l'une et l'autre, réparties sur la capacité globale de chacun des conducteurs 13 et 15 respectivement. Si la cellule de mémoire 12 contenait un N11 électrique, le potentiel du conducteur correspondant 13 restera sensiblement au niveau VDD-VT que montre la courbe 41 fig. 2.Si, par contre, l'information stockée dans la cellule 12 était MoN le potentiel du conducteur 13 tombera à un niveau légèrement plus faible illustré par la courbe 42 fig. 2, du fait de ce partage de la charge entre la capacité diffuse répartie sur le conducteur 13 et la capacité CS de la cellule de mémoire. Sur le conducteur correspondant à la cellule fictive ou de référence 15, le condensateur 23 de cette cellule fictive avait été charge initialement d'un "0" électrique, et comme la capacité dudit condensateur 23 est égale à la moitié seulement de celle du condensateur de stockage 18, la tension du conducteur 15 tombera, au mo- ment où l'adresse de la cellule fictive est attaquée, à un niveau illustré par la courbe 43, fig. 2, c'est-à-dire un niveau intermédiaire entre "1" et "0" selon le conducteur 13. On se trouve donc dans des conditions optimales pour détecter îa valeur, 1 ou 0, stockée dans la cellule desservie par le conducteur commun 13. L'état électrique de la cellule de stockage est "lu" ensuite en accordant stroboscopiquement l'amplificateur de détection 16 par la ligne d'accord 38 qui sert à détecter si le potentiel du conducteur 13 allant à la cellule de mémoire est supérieur ou inférieur à celui du conducteur 15 desservant la cellule fictive. Si l'amplificateur détecte un potentiel au conducteur 13 plus élevé que celui du conducteur 15, le signal de sortie recueilli à la borne 39 de l'ampli 16 indique la valeur "1". L'avantage du circuit Il de la fig. 1, avec sa cellule de mémoire à transistor unique de chargement-d4tection, -sur les métho- des actuelles, réside en ce que c'est le potentiel du Wow électrique, c 'est-à-dire la tension Vss, qui sert de potentiel de référez ce pour charger le condensateur de stockage 23 de la cellule fic tive, supprimant ainsi la nécessité de disposer d'une source de potentiel de référence intermédiaire qu'il faudrait appliquer au condensateur 23 de la cellule fictive.Un avantage de cette absence de potentiel séparé de référence résulte du fait que de telles sources de potentiel sont relativement compliquées, qu'elles absorbent un supplément d'énergie et qu'elles sont difficiles à obtenir et à contrôler par les méthodes classiques de fabrication. Ainsi, le potentiel de référence variera selon le gain des transistors,etc. Le réglage de la capacité, tel que le condensateur de la cellule fictive ait une capacité moitié de celle de la cellule de mémoire, dépend de paramètres plus faciles à contrôler en cours de fabrication que le réglage de la génération d'un troisième potentiel servant de référence Si l'on se reporte à la fiv. 3, on voit un circuit équiva- lent à celui de la fig. 1, mais le schéma est plus détaillé et illustre une variante d'exécution de l'amplificateur de détection rechargement 16. En effet, l'amplificateur de détection a en meme temps une fonction de chargement.En outre, le circuit a été modifié de telle manière que le conducteur de ligne est un conducteur commun ayant, de chaque cté dudit ampli 16', une cellule fictive 14 ou 14 et plusieurs cellules de mémoire 12, 12', chacun des groupes ~communiquant avec le conducteur commun au-delà de la cellule fictive 14 ou 14'. Dans une mémoire caractéristique, on trouverait par exemple 32 cellules, dont la moitié de cellules 12 situées sur la partie gauche du conducteur commun 45 et l'autre moitié de cellules 12' sur la partie droite dudit conducteur 45. Dans l'amplificateur 16', servant à la fois à la détection et au rechargement, deux transistors 46 et 47 sont montés en bascule différentielle d'amplification, la base du transistor gauche 46 étant reliée à la moitié droite du conducteur commun 45, celle du transistor droit 47 étant reliée à la moitié gauche dudit conducteur commun 45. Un transistor MOS 48 est relié au centre du conducteur commun, sa base commandant la communication entre les côtés gauche et droit du conducteur 45. Chacun de ces deux cités du conducteur de ligne 45 peut titre relié à une source de potentiel collecteur VDD en passant par les transistors respectifs 49 et 51 dont les bases sont reliées entre elles sur une borne d'accord stroboscopique 52. En outre, une borne X, reliée aux émetteurs des transistors MOS 46 et 47, est reliée au potentiel d'émetteur V88 en passant par un transistor 53 dont la base 54 est connectée à la ligne d'accord stroboscopique. En outre, la ligne CPL/55 qui transmet les impulsions d'horloges est reliée à la base du transistor central 48. La fig. 4 montre 1'dvolution chronologique du circuit de la fig. 3. En cours de fonctionnement, lorsque les deux moitiés du conducteur commun 45 sont préchargées à la tension VDD-VT par les transistors stroboscopiques 49 et 51 qui sont commandés parla borne 52, le noeud X se chargera à VDD-2VT par l'intermédiaire des transistors 46 et 47. Lorsque l'adressage accède à une cellule de mémoire 12 à explorer et en méme temps à la cellule fictive 14' disposée sur l'autre moitié du conducteur, les deux moitiés de la rangée desservie par ledit conducteur se mettront à la tension indiquée fig. 2. Comme le noeud X reste à la tension VDD-2VT, les transistors 46 et 47 seront isolés. La ligne stroboscopique va alors monter lentement à VDD. Tant que le potentiel de cette ligne monte, les transistors 49 et 51 resteront bloqués, et seul le transistor 53 sera conducteur.Le noeud X se déchargera lentement jus qu'à ce que l'un des deux transistors 46 ou 47, - celui qui a la tension la plus élevée à la base, - soit débloqué. Ces tensions à la base proviennent des deux moitiés opposées du conducteur commun 45. Donc, le dispositif permettra d'amplifier la différence de potentiel entre les deux moitiés du conducteur 45, puisque celui des deux transistors qui a le potentiel #de base le plus petit ne se débloquera pas et qu'ainsi, le côté-du conducteur 45 qui avait initialement le -potentiel le plus faible achèvera de se décharger par le transistor débloqué. Lorsque la ligne stroboscopique aura atteint une tension suf gisante, l'amplificateur détecteur 16' sera accordé et amplifiera la différence entre les deux moitiés du conducteur commun 45. Si la ligne stroboscopique reste pendant un certain temps à VDD, la cellule de mémoire se recharge. En effet, l'amplificateur de détection est libéré et, par conséquent, le cté du conducteur qui est relié à la cellule attaquée va se charger ou se décharger pour reprendre 1 'étant logique initialement stocké en C5 Si la chute de-tension au noeud X est assez lente, l'amplif i- cateur de détection 16' va s'accorder sur l'état correct, quelles que soient les variations de taille et de conductance des transistors 46, 47, 49 et 51.En particulier, la chute de tension en X est assez lente pour que la différence de potentiel entre le conducteur commun 45 en cours de déchargement et le noeud X lui-méme soit toujours inférieure au seuil de tension de déclocage du transistor 46 ou 47 qui se trouve bloqué. Ainsi, le transistor bloqué ne sera pas débloqué par cette différence de potentiel Si le transistor bloqué devenait conducteur, le rechargement serait partiellement absorbé soit en niveau de potentiel, soit en temps du cycle opératoire.La seule condition nécessaire est que la différence de potentiel entre les deux moitiés opposées du conducteur commun 45 soit supérieure à la tension de déblocage des transistors 46 et 47 L'avantage de cet amplificateur de détection-rechargement 16' du circuit de la fig. 3, comparé à l'amplificateur de détection de la technique connue, tel qu'il figure dans l'article précité de la Conférence internationale I.E.E.E. sur les circuits statiques, résulte de ce qu'en provoquant une chute lente de tension au noeud X, on augmente les performances de détection et d'amplification de petites différences de potentiel par l'amplificateur visé, lequel devient pratiquement insensible à toutes les variations brutales en cours de traitement, à la seule exception d'une discordance des tensions de seuil, qui sont normalement très faibles. En se reportant à présent aux fig. 5 et 6, on voit une autre variante d'exécution de l'invention où l'amplificateur de chargement-détection 16" a été modifié de manière à lui donner des caractéristiques d'absorption d'énergie plus faibles que pour celui de la fig. 3, grâce à la suppression des transistors 49 et 51 et à 1' addition des transistors 61 et 62. En particulier, dans le circuit de la fig. 3, pendant la plus grande partie du temps de fonction nement de l'accord stroboscopique, il passe des courants entre Vss et VDD par les transistors 49, 46 et 53 ou 51, 47 et 53. Les transistors 61 et 62 ne participent pas à la fonction d'économie d'énergie, mais ont pour but d'accélérer la détection. Ils permettent, en particulier, de séparer la fonction de détection de celle du rechargement, réduisant ainsi la grandeur de la condition de durée de la chute de tension en X. REVEND IC AT ION S 1.- Circuit de mémoire à cellules monotransistors comportant un conducteur commun auquel sont rattachées, selon une disposition en ligne, lesdites cellules de mémoire, caractérisé en ce que chacune des cellules comporte un condensateur de stockage permettant de retenir un potentiel de référence représentant une information à stocker en mémoire, un transistor unique connecté avec ledit condensateur de stockage et avec le conducteur commun précité et ayant pour objet de commander le chargement et le déchargement dudit condensateur de ou vers ledit conducteur en réponse aux signaux d'accès reçus par ledit transistor, des moyens d'adressage pour gagner -accès à des transistors sélectionnés parmi ceux desdites rangées de cellules en vue d'explorer l'état électrique de charge des cellules destinataires de la mémoire, lesquelles sont raccordées audit conducteur commun;; et en ce que le circuit comprend également un conducteur desservant une cellule de référence ou cellule de mémoire fictive, laquelle comprend un condensateur de stockage# de mémoire fictive et un transistor d'exploration correspondant connecté avec ledit condensateur et le conducteur correspondant, ayant pour objet de de commander le chargement et le déchargement de la capacité de mémoire fictive de ou vers le conducteur correspondant en réponse-aux signaux d'accès adressés audit transistor d'exploration; et enfin en ce qu'il existe un dispositif de détection monté entre le conducteur desservant la cellule de mémoire fictive et celui desservant les cellules de mémoire afin de détecter l'état électrique des cellules de la mémoire sélectionnées par l'adressage, étant entendu que la capacité du condensateur de la cellule de mémoire fictive est nettement inférieure à c#elle du condensàteur de la cellule de mémoire correspondante. 2.- Appareil selon la revendication 1, caractérisé par la présence d'un dispositif de chargement du condensateur de mémoire fictive, permettant de porter celui-ci au potentiel de référence, et caractérisé également en ce que la valeur de la capacité dudit condensateur de la cellule de mémoire fictive est comprise entre 20% et 80% de celle de la capacité du condensateur correspondant de la cellule de mémoire. 3o Appareil selon la revendication 2, caractérisé en ce que le potentiel de référence de la cellule de mémoire fictive est le même que celui qui sert au stockage de l'information "1" ou o sur le condensateur idoine de la cellule de mémoire. 4.- Appareil selon la revendication 3, caractérisé en ce que la tension de référence de la cellule de mémoire fictive est celle qui inscrit le "0" dans le condensateur d'une cellule de mémoire. 5.- Appareil selon la revendication 1 caractérisé en ce que le dispositif de détection visé comprend un couple de transistors de détection connecté aux conducteurs des cellules de mémoire et des cellules fictives, le montage desdits transistors formant une bascule permettant d'amplifier la différence de potentiel entre les deux conducteurs visés. 6.- Appareil selon la revendication 2, caractérisé en ce que le dispositif de chargement de la capacité de la cellule fictive à tension de référence comprend un transistor de chargement connecté avec la plaque de ladite capacité de stockage de référence électriquement la plus proche du conducteur desservant la cellule fictive, et avec la source de la tension de référence, ainsi qu'un dispositif d'adressage donnant accès aux transistors des cellules fictives sélectionnées, l'accès ayant pour effet d'établir une connexion entre la plaque précitée du condensateur de référence et ladite source du potentiel de référence. 7.- Appareil selon la revendication 1, caractérisé en ce qu' il comporte des dispositifs de commutation entre le dispositif de détection précité et les deux conducteurs desservant respectivement les cellules de mémoire d'une part, les cellules fictives d' autre part, pour assurer, le cas échéant, une séparation entre les fonctions de détection et de rechargement du circuit de mémoire.