Brevet FR2223841A1 — publié le 19741025

La présente invention se rapporte à des dispositifs à circuitsintégrés , comprenant une série de transistors à effet de champ à grille isolée , utiles comme mémoires fixes, codeurs, commutateurs programmés, portes ajustables et analogues. Des dispositifs à circuits intégrés , tels que des mémoires fixes sont connus,qui comportent des séries de transistors à effet de champ à grille isolée operatifs et inopératifs, où les transistors opératifs représentent un état binaire et les transistors inopératifs représentent l'autre. Certaines des mémoires fixes connues sont programmées par masque; en effet le codage de l'information dans la mémoire est effectué durant la fabrication du dispositif, par l'étude appropriée ad'un ou plusieurs des photomasques utilisés dans le traitement photolithographique du dispositif. Une de ces mémoires fixesoennues comporte une série de transistoisMOS (métal-oxyde-semi-conducteur ) , où chaque transistor est entouré par une couche d'oxyde relativement épaisse, appelée un oxyde de champ , dont le but principal est d'empêcher l'é coulement de courants de fuite entre les tranistors.Dans ce dispositif, l'oxyde de champ est initialement formé sous forme d'une couche continue sur toute la série, puis il est enlevé, par photolithographique, à chaque fois que l'on souhaite avoir un transistor opératif et il est laissé en place lorsque l'on souhaite un transistor inopératif. Etant donné l'épaisseur de la couche, toute grille qui est formée sur cette couche plutôt que sur une coche isolante de grille plus mince, sera inefficace pour induire un canal porteur de charge dans le corps semi-conducteur, si bien que le dispositif correspondans n'est pas opératif. Néanmoins, les dispositifs qui sont destinés à être inopératifs peuvent être excités si une tension assez élevée est appliquée à leur grille. Ces tensions élevées sont souvent nécessaires dans des circuits à vitesses élevées.De plus, avec des tensions relativement élevées, des fuites entre transistors peuvent avoir lieu . Cette forme de mémoire fixe comporte des transistors avec un agencement relativement compact, mais il est souhaitable d'inclure plus de transistors dans chaque zone d'unités d'une série, #que cela a été possible avec ces dispositifs. L'invention sera mieux comprise et d'autres buts, caractéristiques, détails et avantages de eelle-ci apparaîtront mieux au cours de la description explicative qui va suivre en se reportant aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant un mode de réalisation de l'invention et dans lesquis - la figure 1 est une vue en plan d'une partie d'un exemple du circuit intégré semi-conducteur selon la présente invention - la figure 2 est une vue en section transversale faite suivant la ligne 2-2 de la figure 1 - la figure 3 est une vue en section transversale faite suivant la ligne 3-3 de la figure 1. Une partie d'un exemple du circuit intégré selon la présente invention,sous forme monolithique est illustrée en 10 sur les dessins. te dispositif 10 est formédansun corps 12 en matériau semi-conducteur , tel que du silicium qui, initialement, peut être une plaquette ou pastille ayant une surface supérieure 12 (Figure 2 et 3). Dans le présente exemple, le corps 12 est initialement une plaquette de silicium du type N. On peut également utiliser d'autres formes de-circuits intégrés, par exemple du silicium sur du saphir , ou il peut y avoir un certain nombre d'îlots de matériau semi-conducteur sur un substrat isolant, ou une forme composite ou diélectriquement isolée dans laquelle un certain nombre de corps en matériau semi-conducteur sont joints en une structure unitaire. Dans l'exemple monolithique illustrédans le corps 12 et près de la surface 14 se trouventuncertain nombre de régions du type P + diffusées,allongées , parallèles, désignées par 16 et 18, respectivement, chacune étant arrangée en groupe de trois, avec une région 18 disposée entre deux régions 16. Comme on le verra ci-après, les régions 18 peuvent être connectées à une source de potentiel et les régions 16 peuvent être des lignes de sortie du dispositif. Dans ce but, chacune des régions 16 est contactée par une électrode métallique déposée 17, vers laquelle le contact peut être effectué pour connecter les régions 16 à un circuit externe. De même une électrode(non représentée ) peut être prévue , en contact avec chacune des régions 18. Une couche 20 en un matériau isolant est disposée sur la surface 14, et elle stétend sur les régions diffusées 16 et 18. La couche isolante 20 doit avoir les propriétés propres d'un isolateur à grille MOS. En un certain emplacement pratique, la couche 20 comporte une ouverture 21 pour exposer une partie de la surface 14. Une couche 22 de matériau conducteur , par exemple du silicium polycristallin dopé du type N, est disposée sur la couche 20 de matériau isolant , et une partie s'étend dans l'ouverture 21 en contact ohmique avec le corps 12, si bien que la couche 22 peut être au même potentiel que le corps 12. Dans la couche conductrice 22 se trouvent des ouvertures 24, en des emplacements prédéterminés, et chaque ouverture 24 recouvre l'espace entre deux régions diffusées 16 et 18, respectivement. On peut utiliser, pour la couche 22, d'autres matières, par exemple de l'aluminium ou du tungstène déposés, bien que le silicium polycristallin soit préféré. Sur la couche 22 en matériau conducteur se trouve un revêtement 26 en matériau isolant, et sur ce revêtement 26 se trouvent plusieurs barres ou bandes allongées, parallèles 28 en matériau conducteur. La direction d'allongement des bandes 28 est transversale par rapport à celle des régions diffusées 16 et 18, c'est-à dire que les bandes 28 sont parallèles à la direction des rangées, tandis que les régions 16 et 18 sont parallèles à le direction des colonnes. A chaque endroit où se trouve une ouverture 24 , on forme un transistor 30 MOS (figure 2). te transistor 30 comporte une partie de chacune des régions diffusées 16 et 18, comme son drain et sa source, respectivement, et l'espace entre ces régions diffuséeseXtsouBjacentààl'ouverture 24, comme sa zone de canal . Un canal porteur de charge peut être induit dans la zone de candi, par une tension sur la bande 28, dont une partie 29 constitue la grille du transistor 30. Dans tous les autres emplacements du dispositif 10, c'est-à-dire où il n'y a pas d'ouvertures 24, on forme un transistor 32 inopératif. Le transistor 32 comporte de même une patie des régions diffusées 16 et 18, qui seraient son drain et sa source (si le transistor était opératif) , une partie de la couche 20 comme isolateur de grille, et une partie de la bande 28 comme grille. Dans le transistor 32 inopératif, cependant le moyen conducteur de la couche 22 se trouve entre la grille et la zone de canal du transistor 22, où il agit comme blindage électrostatique pour rendre la grille inefficace pour induire un canal porteur de charge dans cette zone de canal. Lors de l'utilisation du dispositif 10 comme mémoire, par exemple, les régions 18, le corps 12 et, étant donné la connexion à l'ouverture 21 , la couche 22 peuvent être connectés à une source (non représentée) de tension positive,et une bande 28 choisie, correspondant à une ligne de mots de la mémoire, peut être connectée à une source de tension relativement négative, qui est en excès par rapport à la tension de seuil des transistors opératifs 30 d'une rangée, si bien qu'un canal porteur de charge est induit dans ces transistors. Il en résulte que chacune des régions diffusées, près de laquelle se trouve une ouverture 24, sera connectée de façon ohmique à la région adjacente 18, tandis que les régions 16 qui ne sont pas proches d'oune ouverture 24, resteront non connectées. La teneur de la ligne de mots particulière représentée par la bande choisie 28 peut alors être lue autcontacts 17, en mesurant , par exemple, la tension sur les divers contacts 17. Dans l'utilisation du dispositif 10 comme codeur, à titre d'exemple, les bandes 28 peuvent représenter des connexions d'entrée pouvant être sélectionnées, et les bornes 17 peuvent représenter les connexions de sortie, sur lesquel on peut lire un signal codé représentatif de l'entrée sélectionnée. Le dispositif 10 peut être fabriqué par des procédés photolithographiques accomplis de façon classique, de la nouvelle façon suivante. Ceux qui sont compétents en la matière reconnaîtront que les étapes décrites seront interrompues par des étapes de nettoyage, de traitement thermique et autres, accomplies d'une façon classique. D'abord, la-surface 14 du corps 12 est masquée, et on accomplit une opération de diffusion pour introduire les régions 16 et 18 dans le corps 12. La couche de masquage pour diffusion (non représentée) est alors enlevée, et toute la surface 14 est enduite de la couche isolante 20. De préférence, cette couche est formée dans des conditions propres, comme cela est classique pour les transistors MOS7par exemple, par oxydation thermique du corps 12 dans une atmosphère comprenant un halogénure d'hydrogène , comme cela est décrit dans le brevet américain n0 3.556.879 au nom de Mayer.On accomplit ensuite une étape de formation de masque et d'attaque, pourformer l'ouverture 21, La couche conductrice 22 est ensuite déposée sous forme d'une couche cnntinue sur tous les emplacements où des transistors 30 cu 32 seront formés, et une partie de cette couche s'étend dans l'ouverture 21. La couche 22 peut avoir une limite 23, illustrée en traits interrompus sur la figure 1, et qui est espacée vers l'intérieur de la périphérie du corps 12.Lorsque, comme cela est préféré ici, la couche 22 est en silicium polycristallin, elle peut être osée sous forme d'une couche de silicium intrinsèque, non dopée par la pyrolyse d'un mélange de silane (SiH4), à une température située entre environ 6500 C et environ 8500 C, par exemple 7000 C. Ensuite, la couche 22 peut être rendue conductrice en y diffusant des modificateurs de conductibilité par tout procédé connu. t'éape suivante dans le nouveau procédé consiste à former l'agencement souhaité de transistors opératifs et inopératifs dans le dispositif 10. On prépare, pour chaque dispositif différent , un masque de codage unique. C'est un maque d'attaque (non représenté) , qui est appliqué sur la couche conductrice 22, et qui expose le matériau de la couche 22 à chaque fois qu'une ouverture 24 est souhaitée. La matière exposée de la couche 22 est alors mise en contact avec un solvant du silicium, tel que de l'hydrazine aqueuse, jusqu a ce que les ouvertures 24 soint formées. En d'autres termes , le procédé d'attaque enlève une partie d L8 he 22 située au-dessus des isolateurs de grils de transistors prédéterminés parmi les transistors 30 et 32. Le masque résistant à l'attaque, utilisé pour former les ouvertures 24 est ensuite enlevé, et le revêtement isolant 26 est formé. De préférence, le revêtement 26 est un revêtement déposé formé par la décompositon pyrolytique du silane ( SiH4), dans une atmosphère oxydante d'une façon connue. Ensuite, les bandes conductrices 28 et les bornes de contact 17 sont formées. Cela peut être effectué d'une façon classiez en évaporant d'abord sous vide un revêtement continu d'un matériau tel que de l'aluminium sur le dispositif 10-, puB en délimitant par photolithographie les bandes conductrices 28 et les bornes de contact 17. il est apparent de la description précédente, que l'on peut préparer un dispositif ayant un agencement unique de transistors, par l'étude d'un seul photomasque; c'es-à- dire le masque utilisé pour former les ouvertures 24 dans la couche 22. Tous les autres masques seront les mêmes. Le dispositif résultant est bien protégé contre une fuite entre des transistors, étant donné la présence de l'effet de blindage de la couche 22,, qui , par ce qu'elle est connectée au corps 12, suivra toute fluctuation de tension pouvant avoir lieu dans le corps 12. La couche 22 accomplit ainsi la double fonction d'offrir une prévention contre les fuites et d'inhiber les transistors que l'on souhaite être inopératifs. Comme dispositif à mémoire, et en comparaison des dispositifs à mémoire antéleurement connus et décrits ci-dessus, employant un isolant épais pour empêcher le fonctionnement de certains transistors, le présent dispositif peut être plus compact, c'est-à-dire qu'il peut contenir plus d'informations par unité de surface. Cela est ainsi parce que les diverses couches 20, 22 et autres du présent dispositif sont relativement minces, et peuvent ainsi être délimitées par une attaque avec moins de coupure latérale que cela se produit avec l'isolant plus épais du dispositif connu. Ainsi, moins d'espace est nécessaire entre des transistors individuels. Tandis que le dispositif 10 a été illustré comme comportant des transistors du type P, les types de conductibilité du corps 12 et des régions 16 et 18, peuvent être inversés si bien que l'on forme des transistors du type N. De plus, dans certaines applications, des transistors du type N, et du type P peuvènt être nécessaires sur un seul dispositif. On connaît des techniques pour produire des transistors complémentaires, comme la technique appelée COS/MOS, où une plaquette du type N, ayantule région diffusée du type #P,en creux forme les substrats des transistors du type P et du type N respectivement. lorsque le présent dispositif est construit de cette façon, il faut utiliser des couches de blindage séparées 22 sur les régions du type P en creux et sur le- matériau du type N hors des régions du type P en creux. le blindage sur les régions du type P doit être en même potentiel que la région du type P et le blindage hors de la région du type P doit être au même potentiel que le matériau du type N hors du type P en creux. Bien entendu, l'invention n'est nullement limitée au mode de réalisation décrit et représenté qui n'a été donné qu'à titre d'exemple. En particulier , elle comprend tous les moyens constituant des équivalents techniques des moyens décrits ainsi- que leurs combinaisons, si celles-ci sont exécutées suivant son esprit et mises en oeuvre dans le cadre des revendications qui suivent. R B VE N D I C A T I O N S. 1. Circuit intégré semi-conducteur (10) du type comprtant une série de transistors (30 et 32) à effet de champ à grille isolée, chacun desdits transistors (30 et 32) ayant une grille(29 et une partie de 28 respectivement) et une source(partie de 18) et un drain (partie de 16) délimitant les extrémités d'une zone dans laquelle un canal porteur de charge peut être induit par une tension sur ladite grille(29), et caractérisé par un moyen conducteur (22) entre ladite grille (partie de 28) et ladite zone de canal d'au moins un (32) desdits transistors, pour rendre sa grille (partie de 28) inopérative pour induire un canal porteur de charge dans ladite zone de canal. 2. Circuit intégré selon la revendication 1, caractérisé en ce que la série précitée est incorporée dans un seul corps en un matériau semi-conducteur. 3. Circuit intégré seLon la revendication 1 ou 2 caractérisé en ce pie les transistors précités à effet de champ à grille isolée (30 et 32) sont agencés en rangées et colonnes, ledit dispositif# comportant de plus : des moyens (autre partie de 18) interconnectant les sources précitées (partie de 18) desdits transistors dans chaque colonne, des moyens (autre partie de 16) interconnectant les drairsprécités (partie de 16) desdits transistors dans chaque colonne, et des moyens (28)# interconnectant les grilles précitées desdits transistors dans chaque rangée. 4. Circuit intégré selon la revendication 1 caractérisé en ce que le moyen conducteur (22) précité se compose d'une couche de silicium conducteur polycristallin disposée entre et isolée de la grille (partie de 28 ) précitée et de la zone de canal précité du premier transistor précité. 5. Circuit intégré selon la revendication 2 caractérisé en ce que chaque source de chacun des transistors précités dans une colonne donnée est une partie d'une région diffusée allongée dans le corps précité, s'étendant parallèlement à la direction des colonnes, chacun des drains précités de chacun desdits transistors dans une colonne donnée étant une partie d'une région diffusée allongée dans ledit corps, s'étendant parallèlement à la direction des colonnes, et chacune des grilles précitées de chacun desdits transistors dans une rangée donnée faisant partie d'un conducteur s'étendant parallèlement à la direction des rangées. 6. Circuit intégré selon la revendication 5 caractérisé en ce que le moyen conducteur précité est une couche continue de silicium polycristallin, une partie de ladite couche étant disposée entre la grille et la zone de canal du premier transistor précité , et isolée de chacun , ladite couche étant munie d'une ouverture au moins coextensive avec la zone de canal de chaque autre transistor précité, une partie de ladite couche étant en contact ohmique avecla matière du corps précité 7.Circuit intégré semi-conducteur caractérisé en ce qu'il comporte : un corps-(12) en un matériau semiconducteur ayant une surface (14) , un certain nombre de rangées diffusées , allongées, parallèles(16 et 18)dans ledit corps (12) près de ladite mrface (14), une couche (20)en matériau isolant sur ladite surface (14) par dessus lesdites régions diffusées (16 et 18) ,- une couche (22)en matériau conducteur sur ladite couche (20) en matériau iso lant,tayant des ouvertures (24) en des emplacements prédéterminés , chacune desdites ouvertures (24) recouvrant l'espace entre deux desdites régions diffusées (16 et 18), un revêtement (26) en matériau isolant sur ladite couche (22) en matériau conducteur, et un certain nombre de bandes parallèles allongées (28) en matériau conducteur sur ledit revêtement (26) s'étendant transversalement par rapport auxdites régions diffusées (16 et 18) des parties desdites bandes (28) en matériau conducteur s'étendant dans lesdites ouvertures (24) dans ladite couche (22) de matériau conducteur, et chaque partie y délimitant la grille (29 ) d'un transistor à effet de champ à grille isolée , qui comporte une partie de deux régions adjacentes parmi lesdites régions diffusées (18 et 16) , comme sa source et son drain. 9. Circuit intégré selon la revendication 8 caractérisé en ce que la couche précitée de matériau conducteur est du silicium polycristallin. 10.Procédé de fabrication d'un circuit intégré semiconducteur comprenant une série de transistors à effet de champ à grille isolée dans une structure unitaire, chacun desdits transistors ayant une électrode de grille, un isolateur de grille, et une source et un drain délimitant les extrémités d'une zone dans laquelle un canal porteudrycharge peut être induit par une tension sur ladite grille, caractérisé en ce qu'il comporte les étapes de : après avoir formé les isolateurs desdites grillesdesdits transistors, mais avant de former lesdites grilles, déposer sur ledit isolateur d'au moins l'un desdits transistors une couche en matériau con ducteur,for"er un revêtement en matériauisolant sur ladite couche de matériau conducteur, et former ladite grille. 11 . Procédé selon la revendication 10, caractérisé en ce que la couche précitée en matériau conducteur est initialement déposée sous forme d'une seule couche continue sur tous lesdits isolateurs de grille ledit procédé comportant de plus : l'enlèvement d'une partie de ladite couche de matériau conducteur se trouvant au-dessus desdits isolateurs de grille sur des transistors prédéterminEs parmi les transistors précités.