Brevet FR2217769A1 — publié le 19740906

La présente invention a pour objet un dispositif de contrôle du fonctionnement d'une mémoire, destiné en particulier, mais non exclusivement, à l'exploitation rationnelle d'une mémoire de grande- capacité, nonobstant la défaillance de l'un ou de plusieurs éléments constitutifs. La recherche diune fiabilité accrue dans les ensembles de traitement de l'information s'est manifestée par le doublement des organes essentiels de ltensemble, un dispositif de commutation permettant d'acheminer les informations à traiter sur une série d'organes en état de fonctionnement. Cette solution, outre la complexité des dispositifs de test commandant le circuit de commutation est manifestement non économique. La présente invention se rapporte plus particulièrement au fonctionnement de la mémoire de l'unité centrale. On sait que les capacités de mémoire ont été considérablement augmentées et afin d'en améliorer ltexploitation, ces mémoires ont été divisées en un certain nombre d'unités adressables. L'accès à une unité se fait par adressage, une adresse comprenant entre autres le numéro de l'unité à sélectionner. Lorsque une unité adressable tombe en panne pour une raison quelconque et ne peut plus etre utilisée, il est intéressant non seulement de pouvoir déceler son identité, mais également d'éviter sa sélection en cours diexploitation, de sorte que la mémoire fonctionne avec une ou plusieurs unités adressables en moins ce qui dans la plupart des cas n'est pas sensible étant donné les grandes capacités de mémoire. La présente invention a pour objet un dispositif permettant la reconfiguration de la mémoire lorsqutune unité adressable tombe en panne. Le dispositif de contrôle du fonctionnement d'une mémoire comprenant n unités adressables selon l'invention est caractérisé en ce qu'il comporte: - un circuit figuratif de la mémoire comprenant n positions a deux états dont chacune correspond à une unité de la mémoire - des moyens de reconfiguration en adressage continu des m unités opérationnelles, m étant inférieur ou égal à n, placés sous la dépendance du circuit figuratif; - un réseau comparateur couplé au dit circuit de reconfiguration et au circuit diadressage de la mémoire - un circuit de sélection couplé aux unités adressables placé sous la dépendance du réseau comparateur et du circuit figuratif - des moyens de test de la mémoire couplés au circuit figuratif, à la mémoire et au circuit de reconfiguration commandant le dit circuit de reconfiguration. Chaque unité adressable de la mémoire est associée à un registre qui mémorise son numéro diordre de 1 à n L'accès se fait par comparaison de l'adresse avec les contenus des n registres associés aux n unités. L'identité de ceux-ci valide la sélection. L1unité qui doit être éliminée pour défaut ne peut être sélectionnée, le registre correspondant contenant une information "invalide". Au début de chaque opération d'exploitation, les moyens de test initial de la mémoire (ITR) explorent chaque unité et donnent aux unités valides successives un numéro d'ordre croissant en négligeant les unités invalides. La mémoire est ainsi constamment en état de fonctionnement et le circuit élimine de lui-même les unités défectueuses.D'autres caractéristiques et avantages de l'invention apparaltront au cours de la description qui va suivre en regard des figures qui représentent - La figure 1 un schéma par blocs du dispositif selon llinvention - La figure 2 les éléments du circuit intervenant dans l'opération de test de la mémoire - La figure 3 les éléments du circuit intervenant dans l'opération de recon figuration - La figure 4 un schéma de la mémoire divisée en unités adressables - La figure 5 un exemple de reconfiguration - La figure 6 une variante de type microprogrammation permettant d'effectuer la reconfiguration de la mémoire sans appel à un circuit de reconfiguration particulier. A la figure 1, le circuit 1 est un circuit figuratif de- l'état de fonctionnement de la mémoire 6, il est composé de n bascules, n étant le nom; bre d'unités adressables de la mémoire et de portes de liaison qui le font correspondre en entrée avec le circuit de test 7 et en sortie respectivement avec le circuit de reconfiguration 2 et avec le circuit de validation signaux b). Le circuit de reconfiguration 2 est composé de n registres connectés à un registre d'ordre qui leur envoie des adresses Ak (k étant compris entre 1 et n), le dit registre étant lui-même placé sous la dépendance du circuit de test 7 (signaux r). En outre le circuit de reconfiguration 2 est relié à l'entrée de l'étage 3 constitué par n comparateurs qui reçoivent dtautre part les adresses émises par le circuit d'adressage 4 du système dlexploitation Le circuit 5 est un circuit de validation comp#osé de n portes ET sur les entrées desquelles sont appliqués respectivement les signaux de comparaison Ck délivrés par les comparateurs 3 et les signaux bk émis par les bascules de même rang du circuit 1. Le signal de sortie du circuit de validation 5 valide l'entrée des informations dans unité adressable correspondante (signaux s). La reconfiguration de la mémoire est effectuée en deux étapes a) test de la mémoire et mémorisation des résultats. obtenus, b) reconfiguration proprement dite permettant d'éliminer les unités défectueuses. La figure 2 représente schématiquement les éléments intervenant dans les opérations de test. Le circuit de test 7 comprend un générateur de signaux d'hors loge H, un registre de sélection S et un comparateur CU. Sous l'infiuence des signaux d'horloge H, le registreS délivre des signaux ui uk un, dont chacun valide l'entrée en mémoire successive dans une unité adressable uk de la mémoire 6 d'une information du test t. Le processus de test apparat plus clairement à la figure 4 qui représente les cinq premières unités adressables de la mémoire. Sous l'influence du signal d'horloge H1 légèrement en retard sur H, et qui peut provenir soit de l'horloge H, soit d'une seconde horloge, les informations "I" résultant de la lecture des différentes unités adressables sont acheminées sur le comparateur OU qui reçoit sur une seconde entrée le signal "I" introduit dans la mémoire.Cette comparaison permet de connaitre I 'état de fonctionnement des différentes unités adressables. Il s'agit d'une information binaire portée par le signal cu. Celui-ci est appliqué sur le circuit figuratif 1 conjointement au signal uk qui oriente l'information OU sur la bascule de rang k, l'étage A1 étant constitué de n portes ET. Les n bascules prennent alors soit l'état 0, soit l'état 1 selon que l'unité qu'elle représente est en état de fonctionnement ou non. Elles délivrent un signal bk qui sera égal à O ou à 1 d'une manière permanente jusqu'à la reconfiguration suivante. L'état de fonctionnement des n unités est ainsi figuré dans le circuit 1. La figure 3 représente les éléments de circuit intervenant dans la reconfiguration proprement dite, qui consiste en un adressage continu des unités valides. Dans ce but, les signaux bk vont permettre de valider ou d'invalider l'attribution d'un numéro d'ordre aux unités adressables selon qu'elles sont valides ou non. A la figure 3, seuls les registres S et le générateur H du circuit 7 ont été représentés. Sous l'influence de l'horloge H, le registre de sélection S délivre successivement des signaux rk de reconfiguration, dont le rang augmente d'une unité pour chaque impulsion dlhorloge H. Les signaux rk sont acheminés sur un ensemble A3 de n portes ET, en meme temps que le signal correspondant bk, la simultanéité désirée étant obtenue en appliquant sur l'ensemble A2 de n portes ET un signal d'horloge H. Le registre diordre OR ntavancera d'une position, c'est-à-dire que Iladresse Ak-1 deviendra l'adresse Ak, que Si le signal bk est présent. Dans ce cas, adresse contenue dans le registre OR est chargée dans le registre Rk. Le signal rk donne le rang du registre qui est connecté à OR. Le signal bk valide la transmission de l'adresse Ak au registre Rk. Si le signal bk est nul, aucun signal n'est délivré à la sortie des portes A3. Le registre OR conserve le meme contenu et ne progresse pas. Aucune information n'est transférée dans le registre Rk et l'adresse Ak est transférée dans le registre Rk+1, si le signal bk+1 existe ou dans le registre Rk+2. . . Rk+3 etc. Les adresses des unités valides sont ainsi chargées d'une manière continue dans les registres correspondants. Il est nécessaire maintenant d'invalider les unités adressables qui sont hors de fonctionnement. Les sorties des registres R sont connectées aux entrées diun ensemble 3 de n comparateurs. Sur les secondes entrées de ces comparateurs, sont introduites en parallèle les adresses sucdessives HA", émises par le circuit d'adressage 4 du système. A un moment donné une adresse Ak est donc acheminée sur tous les compara#urs.Seul le comparateur C connecté au registre R contenant l'adresse Ak et qui peut être par exemple, le registre Rk ou le registre Rk+2 si deux unités sont défaillantes, délivrera sur sa sortie un signal sk qui validera l'entrée des informations dans l'unité valide de rang k de la mémoire d. Les unités défaillantes sont mises hors d'état de fonction nement.Cependant, il se peut que l'un des registres R conserve une adresse Ak provenant de Alune des configurations précédentes. Afin dtéviter la présence des informations erronées, on procède dans l'étage 5, constitué de n portes ET, à une validation de signaux de sortie par les signaux b. On est ainsi assuré que, seules les informations provenant de la dernière opération du registre OR sont prises en compte. La figure 5 représente une opération de reconfiguration dans le cas où l'unité adressable U2 par exemple n'est plus en état de fonctionnement. Pour simplifier l'explication le signal h2 nia pas été représenté.Le nombre-n d'unités et de registres a été réduit à cinq pour des raisons pratiques mais il est évident que cela ne saurait constituer une limitation de l'invention. Le registre OR reçoit au début de la reconfiguration le signal r1, b1. Il est chargé avec l'adresse A1 (qui est par exemple 001) adresse qui est transmise et enregistrée dans le registre R1, le signal b1 validant le transfert de j'adresse A1 de OR dans R1. Puis r2 est appliqué simultanément à l'entrée du circuit 2 et sur le registre R2. Puisque b2 est absent, le registre OR n'avance pas et aucune adresse nouvelle niest transmise au registre R2. Le registre OR ne va progresser et charger l'adresse A2 (par exemple 011) dans le registre RS r3 et b3 sont appliqués simultanément à l'entrée du circuit 2. De même R4 enregistrera l'adresse A3 et R5 l'adresse A4. A la sortie du circuit 5 niapparaítront que les signaux s1, s2, s3 et 54 > les nouvelles adresses des unités UU1, U3,U4 > étant par exemple 001, 011, 100 et 101. Le circuit 1 comprend en putre-des moyens non représentés permettant de bloquer le fonctionnement de la mémoire lorsque l'ensemble des unités est hors d'état de fonctionnement. Ils peuvent consister en une porte OU dont les entrées sont connectées aux sorties des bascules et dont la sortie est reliée à une porte de validation du signal cu. La figure 6 illustre une variante du type microprogrammation permettant le remplacement du circuit de reconfiguration 2 mentionné cidessus. L'opération de départ est suivie diun contrôle des bascules B à Bn. Si elles sont toutes dans la position 0 par exemple, il y a un blocage de l'ensemble et émission corrélative d'un signal dialerte destiné à l'opérateur. Si les bascules ne sont pas toutes à zéro, le registre S avance d'une position, le registre OR reste dans son état initial. Si la bascule B1 est à l'état 0, le registre d'ordre OR n'avance pas. Le registre S avance d'une position. Si la bascule B 1 est à l'état 1, le registre R1 est connecté au registre OR qui avance d'une position. Puis le contenu du registre S augmente d'une unité et le processus décrit plus haut se poursuit, tant que le rang k des registres est inférieur à n,nombre d'unités adressables de la mémoire. Lorsque le rang k est égal à n+1, la reconfiguration est terminée. Il va de soi que les modes de réalisation qui ont été décrits ne constituent que des exemples et que d'autres modes de réalisation peuvent être développés sans sortir pour cela du cadre de l'invention. REVENDICATIONS 1.- Dispositif de contrôle du fonctionnement d'une mémoire comprenant n unités adressables caractérisé en ce qu'il comporte: un circuit figuratif de la mémoire comprenant n positions à deux états dont chacune correspond à une unité de mémoire. des moyens de reconfiguration en adressage continu des m unités opérationnelles, m étant inférieur ou égal a'- n, placés sous ta dépendance du circuit figuratif. un réseau comparateur couplé audit circuit de reconfiguration et au circuit d'adressage de la mémoire. un circuit de sélection couplé aux unités adressables placé sous la dépendance du réseau comparateur et du circuit figuratif. 2. - Dispositif selon la revendication 1, caractérisé en ce que le circuit figuratif est constitué de n bascules représentant les états de fonctionnement des n unités adressables. 3. - Dispositif selon les revendications 1 et 2, caractérisé en ce que les moyens de reconfiguration sont constitués de registres mémorisant en continu les adresses des unités opérationnelles de la mémoire. 4. - Dispositif selon la revendication 1, caractérisé en ce que les moyens de reconfiguration sont constitués par des micro-instructions emmagasinées dans une mémoire.