Brevet FR2204928A1 — publié le 19740524

La présente invention a pour objet un procédé et une installation de trans mission d'informations par plusieurs postes émetteurs de données. Des installations de transmission d'informations par plusieurs postes émet teurs de données sont en soi connus. Elles comprennent un nombre quelconque de postes émetteurs, par exemple des postes de mesure et de contrôle localisés dans les différentes sous-stations d'un réseau de distribution d'énergie électrique. Dans chacun des postes affluent des informations, différentes en nombre et en genre de poste en poste, soit sous forme de variables analogiques soit sous forme de variables numériques, relatives à des conditinns propres au lieu du poste. Les variables analogiques et numériques représentent par exemple: la tension se- condaire du transformateur, le courant au primaire, la température de l'huile, l'état enclenché ou déclenché de plusieurs disjoncteurs, contacteurs et sectionneurs etc. Toutes ces informations doivent etre envoyées à un poste central. Pour' ce faire, à l'endroit de chaque poste est installé un sélecteur qui scrute continuellement, dans un ordre cyclique les différentes variables à transmettre. Si une variable est fournie sous forme analogique, elle est transformée d'abord sous forme numérique et ensuite elle est encodée en même temps que les autres informations numériques pour être véhiculée sous forme de télégraine. Les télégrammes émanant de chacun des postes peuvent être transmis soit par cible, soit par des lignes de télécommunication par exemple à courant porteur ou à cible hertzien. L'utilisation de ces derniers moyens de transmission nécessite en outre le passage des télégrammes a travers des modulateurs.Au poste central chacune de ces lignes télégraphiquesse termine par un décodeur et l'ensemble de ces dé- codeurs alimente finalement un ensemble d'organes d'affichage qui peut être constitué par des tableaux lumineux et des groupes d'appareils de mesure, mais aussi, suivant une acception plus large de ce terme, par une installation de contrôle et de commande automatique, sema tres complexe. Une telle installation de transmission d'informations est d'autant plus coûteuse que le nombre du postes émetteurs de données est élevé. Le but de l'in- vention est de réduire le prix et 1' encombrement total de ces installations en supprimant les décodeurs individuels a chaque poste pour les remplacer par un décodeur unique, et de compteurs et mémoires capables d'emmagasiner de manière appropriée les informations propres a chaque poste. L'invention a pour objet un procédé de traitement d'information utilisable pour la transmission d'informations par plusieurs postes émetteurs de données, transmettant chacun de façon permanente ou aléatoire les informations sous forme de télégrammes séquentiels sur des lignes de transmission appropriées vers un ensemble d'organes d'affichage, et est caractérisée par les phases suivantes: a) sélection cyclique cadence sensiblement plus rapide que celle des bits de chaque télégramme des différentes lignes de transmission au moyen d'un premier sélecteur; b) prélèvement de la valeur instantanée nouvelle de chaque télégramme à cha que passage du sélecteur sur une ligne de transmission; c) emmagasinage dans une première mémoire de la valeurinstantanée nouvelle de chaque télégramme à chaque passage du sélecteur sur une ligne de transmission d) extraction de la dite première mémoire de la valeur instantanée antérieure emmagasinée-lors du passage précédent du sélecteur sur la mame ligne de trans mission;; e) comparaisnn te la valeur instantanée antérieure avec ia valeur instantanée nouvelle dans un détecteur de transition et émission d'un signal de transition; f) enregistrement dans une deuxieme memoire d'un nombre déterminé de bits dé rivés de valeurs instantanées de chacun des télégrammes, prélevées à un moment ou à des moments déterminés apres l'apparition d'un signal de transition pour le télégramme considéré; g) extraction d'une mémoire morte de paramètres de la liaison propres à chaque poste à l'aide d'un second sélecteur actionné en synchronisme avec le premier sélecteur et éventuellement confondu au moins en partie avec ce premier sélec teur;; h) reconnaissance et vérification des informations enregistrées dans la dite deuxième mémoire dans un circuit logique raccordé à la sortie de la dite deuxiè me mémoire d'une part, et-à la dite mémoire morte d'autre part. i) transfert des bits utiles des informations contenues dans la dite deuxie me mémoire via un distributeur, actionné en synchronisme avec les dits premier et second sélecteurs dans des organes de restitution. L'invention a pour objet aussi une installation permettant de réaliser le procédé ci-dessus. Un exemple d'une installation suivant l'invention est decrit ci-dessous par rapport aux dessins annexés. La figure 1 est un schéma de prin cipe d'une installation suivant l'invention. La figure 2 représente un ensemble de diagrammes de tension en fonction du temps. Les figures 3 à 6 représentent des détails de circuits mentionnés dans la figure 1. Dans l'exemple suivant la figure 1, 80 différents postes émetteurs de données sont prévus, chacun équipé de manière semblable à l'autre. A l'endroit de chacun des 80 postes se trouve un selecteur local 101 à180. Chacun de ces selec- teurs locaux est indépendant des autres et piloté par une horloge localeJnon représentée; il scrute continuellement, dans un ordre cyclique les différentes variables à transmettre pour les envoyer, éventuellement à travers un convertis seur analogiquenumérique 201 à 280avers un encodeur 301 à 380, propre à chaque poste. Dans les encodeurs 301 à 380, les informations à transmettre sont rédi gées en messages sous forme de télégrammes.Comme cela est bien connu dans ce domaine de la technique, chacun de ces télégrammes est composé d'un certain nombre n de bits significatifs, relatifs aux informations physiques d'entrée, propres au poste correspondant, de m bits de détromnage, tels que bits de synchronisation ou bits de séparation entre groupes de bits informatifs et de k bits de redondance obtenus, soit par codage suivant une clé déterminée (exemple: pa rite); soit par répétition d'une forme quelconque.Les télégrammes émis par les encodeurs 301 à 38n sont envoyés vers un poste central soit directement par câ- ble comme c'est le cas pour l'encodeur 301, soit au moyen de lignes de transmission à courants porteurs, ou à câble hertzien etc, nécessitant le passage des télégrammes par des modulateurs 402 à 480 et ensuite par des démodulateurs 502 à 580. La sortie de l'encodeur 301 et les sorties des démodulateurs 502 à 580 sont appliqués à un premier sélecteur, à sortie unique 1 qui scrute successivement, dans un ordre cyclique, les informations codées sous forme de télégrammes appli quées à ses bornes d'entrée. La cadence de scrutation du premier sélecteur 1 est sensiblement plus élevée que la cadence de bits dans chaque télégramme, multipliée par le nombre de postes, de sorte que chaque bit d'un télégramme subit un grand nombre de prélévements successifs. Si le nombre de ces prélèvements successifs par bit de télégramme est choisi égal à 30, et si les télégrammes sont émis à une vitesse de 1200 bauds, la vitesse de scrutation du sélecteur à sortie unique 1 est égale a 2 880 000 prélèvements par seconde. il va de soi que cette performance ne peut être atteinte autrement que par l'utilisation de circuits logiques électroniques. Dans le présent exemple, le sélecteur unique 1 comprend 80 portes dont les en trées sont reliées à l'encodeur 301 et aux démodulateurs 502 à 580 et dont les sorties sont communes. L'ouverture de ces portes et leur verrouillage mutuel se fait au moyen d'une logique d'adresse. Cette logique d'adresse comprend p entrés et est commandée par un compteur 2 à p étages. Dans le cas de 80 entrées du sélecteur, p est êgkî à 7; ctest-à-dire l'état du compteur 2 est communiqué à la logique d'adresse du sélecteur I via un ensemble de p = 7 conducteurs.Le compteur 2 est piloté par une horloge 3 qui émet deux trains de signaux horlogères décalés dans le temps l'un par rapport à 11 autre. Dans l'exemple envisagé, la période de base de l'horloge 3 mesure 1: 2880000 seconde = 0.347 microseconde. Le compteur 2 est mis à zéro chaque fois qu'il atteint le nombre de postes à scruter c'est-à-dire, en ltoccurrence 80. De tels compteurs sont en soi connus et ne doivent pas être décrits ici. Le signal de sortie du compteur 2, constitué par l'ensemble des signaux véhiculés par les p conducteurs est représentatif du numéro d'un poste et peut servir de commande d'adresse non seulement du sélecteur I mais aussi d'autres organes l'intérieur du décodeur unique qui doivent être commandes en synchro nia avec ce premier sélecteur 1. En réponse à l'adresse introduite dans le sélecteur unique 1 par le compteur 2, une liaison correspondant à cette adresse est établie entre l'encodeur 301 ou un des démodulateurs 502 à 580 et la sortie unique du sélecteur 1. Les fi gures 2a à 2h montrent des diagrammes de tension en fonction du temps pour un in tervalle de temps sensiblement plus court que la durée d'un bit d'un télégramme. Les figures 2a à 2g représentent des portions de télégramme apparaissant à la sortie de l'encodeur 301 et des démodulateurs 502,503,504,505,506 et 507. La figure 2h représente les prélèvements de la valeur instantanée des félégrammes sortant des démodulateurs ci-dessus et apparaissant à la sortie du sélecteur 1. Les pté- lèvements de ces 7 premiers des 80 télégrammes sont groupés toujours au début de chaque cycle de scrutation de 80 encodeurs 301 et démodulateurs 502 à 580. La valeur instantanée "zéro" est représentée à la figure 2h par une petite impulsion négative, et'la valeur instantanée "un" par une grande impulsion positive. Le signal de sortie du sélecteur 1 est appliqué à plusieurs dispositifs dont un registre à décalage à deux phases 4. De tels registres à décalage à deux phases sont des produits qui se trouvent dans le commerce et sont constitués par un circuit intégré composé par exemple par 80 cellules de deux éléments bistables, Pendant une première phase de chaque décalage, commandée par une impulsion d'un des trains d'impulsions de l'horloge 3, les deux éléments bistables de chaque cellule du registre 4 sont mis dans le même état binaire, tandis que pendant une deuxième phase, commandée par une impulsion de l'autre des trains d'impulsion de l'horloge, l'état binaire d'un des éléments bistables de chaque cellule est transmis à l'autre élément bistable de la cellule voisine.Lors de cette deuxième phase l'information dans la dernière cellule est envoyée sur un conducteur de sortie, tandis que le premier élément bistable de la première cellule est réceptif à l'état binaire du conducteur d'entrée. De ce fait, la première cellule du registre 4 devient réceptive pour la valeur instantanée nouvelle d'un télégramme tandis qu'à la sortie de la dernière cellule du registre 4 apparat la valeur ins tantanée antérieure du même télégramme. il s'agit bien des valeurs relatives au même télégramme puisque le cycle de scrutation du sélecteur 1 est égal à 80 et que le registre 4 est piloté par la même horloge que le sélecteur 1. Le registre 4 agit en fait comme une ligne à retard dont la période est égale à celle du cycle de 80 scrutations du sélecteur. La valeur instantanée nouvelle d'un télégramme déterminée à la sortie du sélecteur 1 et la valeur instantanée ant-érieure du même télégramme à la sortie du registre 4 sont appliquées simultanément à l'entrée d'un détecteur de transition 5 qui est un circuit de comparaison bien connu. Ce dernier délivre à sa sortie un signal de transition dès que les deux valeurs diffèrent l'une de l'autre. Ceci est le cas par exemple pour les valeurs A et B (figure 2) relatives au télégramme à la sortie de l'encodeur 301. Le signal de transition est appliqué à l'entrée d'une logique 6 de comptage de prélèvements. Cette logique 6 de comptage de nrélèvements à q étages est reliée à une mémoire 7 constituée par q registres à décalage a deux phases pi lotées par l'horloge 3. Comme expliqué au sujet du registre 4, les q registres de la mémoire 7 possedent aussi chacun 80 cellules à deux éléments bistables. De ce fait, la mémoire 7 emmagasine pendant la durée d'un cycle complet de 80 scrutations du sélecteur I le total des prélèvements pour chacun des 80 télégrammes. A chaque prélèvement ne donnant pas lieu à une transition, le comptage des prélèvements relatifs à un des 80 télégrammes a lieu suite à l'arrivée d' une impulsion d'horloge et de l'apparition, à la sortie des q registres, de 1' état de comptage enregistré lors du cycle de scrutation antérieur pour ce meme télégramme. L'état de comptage antérieur augmenté d'une unité est alors réintroduit à l'entrée des q registres de la mémoire 7. Par contre, lors d'un prélèvement donnant lieu à une transition, une impulsion de transition émis par le détecteur 5 est utilisé pour remettre à zéro l'état de comptage réintroduit dans les q registres de la mémoire 7.De ce fait, la logique 6 permet de commencer le comptage de prélèvements relatifs à un télégramme déterminé à partir de l'apparition d'un signal de tranaition. Après chaque prélèvement l'état du compteur est envoyé dans les q registres de la mémoire 7 via un ensemble de q conducteurs et à la fin du cycle de scrutation du sélecteur 1, c'est-à-dire au moment où arrive le prochain prélèvement relatif au même télégramme l'état antérieur du compteur correspondant à ce télégramme apparaît sur l'ensemble des q conducteurs à la sortie des registres de la mémoire 7, disponible pour la logique 6, pour, éventuellement, augmenter d'une unité le contenu ou pour le remettre à zéro. La logique 6 de comptage de prélèvements est montrée plus en détail à la figure 3 . Elle est oxo posée de la logique de comptage 61 proprement dite, alimentee d'une part par les impulsons provenant d'un des trains d'impulsions de 1' horloge 3 et d'autre part par les q conducteurs provenant de l'ensemble des q registres à décalage constituant la mémoire 7.,9 q conducteurs sont appliqués en outre à un détecteur 62 du nombre marimum de prélèvements correspondant à un bit d'un télégramme et a un détecteur 63 de la moitié environ de ce dit nombre maximum, ce qui correspond environ au milieu d'un bit d'un télégramme. Comme exepliqué ci-dessus, le nombre de prélèvements qu'effectue le sélecteur 1 pendant la durée d'un bit d'un télégramme est égal à 30. Par conséquent le nombre auquel est sensible le détecteur 62 est choisi égal à 30 et le nombre auquel est sensible le détecteur 63 est choisi égal à 15. Le détecteur 63 délivre un signal d'échantillonnage envoyé vers la logique 8, tandis que le détecteur 62 délivre un signal de mise à zéro du comptage qui est appliqué à l'entrée d'un circuit"0U"64. A l'autre entrée du circuit OU 64 est appliqué le signal de tran- sition fourni par le détecteur 5.De cette manière, après avoir compté 15 prélèvements à partir de l'arrivée d'un signal de transition, la logique 6 trans met un signal d'échantillonage à une logique d'empilage 8. 8fais, si j bits de même valeur binaire se suivent dans un télégramme, non seulement la logique 6 émet des signaux d'échantillonage après 15 prélèvements , mais aussi après 45 prélèvements, 75 prélèvements ...,(2j-1) nrélèvements Jusqu'à ce que la remise à zéro est à nouveau commandé par un signal de transition. Si les différents telégrammes émis par 11 encodeur 301 et les démodulateurs 502 à 580, possèdent des vitesses de transmission différentes par exemple, si certains émettent non pas à 1200 bauds, mais à 600 bauds, un autre jeu de détecteurs 65 et 66 doit être prévu et débloqué tandis qu'en même temps les détecteurs 62 et 63 sont bloqués au moyen d'un signal approprié tiré d'une mémoire morte,dont sera question ci-dessous,et véhiculé par un conducteur 67. La sortie du détecteur 65 est amenée comme celle du détecteur 62 à l'entrée du circuit "OU" 64. Les sorties des détecteurs 63 et 66 sont envoyées vers la logique 8 via un circuit "OU" 68 et déterminent le signal d'échantilIonage. La logique 8 est raccordée aux entrées et aux sorties de r registres à décalage constituant une mémoire 9 temporaire. Elle est actionnée par les signaux d'échantillonage provenant de la logiqu de comptage 6. Elle a pour tâche d'introduire dans la mémoire 9 les différents bits consécutifs relatifs à chacun des 80 télégrammes émis par l'encodeur 301 et les démodulateurs 502 à 580. Ces bits apparaissent à la sortie du sélecteur I qui est relié à la logique 8. Les r registres à décalage de la mémoire 9 comprennent, comme d'ailleurs tous les registres à décalage du présent exemple 80 cellules, chacune de 2 éléments bistables, parce que de tels registres se trouvent sur le marché. D'une manière générale, le nombre de cellules par registre doit être de préférence égal au nombre des entrées du premier sélecteur; il peut être supérieur, mais il ne peut pas être inférieur.Le nombre r des registres est choisi en fonction du nombre maximum de bits par mot à transmettre. Ce nombre de bits est égal à la somme des bits significatifs, des bits de détrompage et des bits de redondance pour le message Ie plus long. A chaque prélèvement du sélecteur 1, les informations contenues dans les r registres avancent d'une cellule et celles apparaissant a la sortie des r registres sont réinjeteées à l'entrée. Au moment ou arrive un signal d'échantillonage cependant, le raccordement en parallèle desregistres est interrompu et un raccordement en série est établi à l'intérieur de la logique d'empilage 8. L1 entrée de ce raccordement en série enregistre la valeur momentanée du bit issu du sélecteur 1. De cette manière, les r registres emmagasinent les r dernrers bits consécutifs de chacun des 80 télégrammes émis par le décodeur 301 et les démodulateurs 502à 580. La constitution de la logique d'empilage 8 et de la mémoire 9 est montrée en détail à la figure 4 Pendant la durée d'un signal d'échantillonage fourni par la logique 6, un ensemble de r inverseurs 81 est commandé simultanément par un dispositif de commande de commutation 82. L'ensemble 81 est représenté sous forme d'un inverseur multiphase électromécanique dans le but de faciliter l'explication. En fait, il s'agit d'un sensemble de circuits électroniques dont le fonctionnement est en principe identique à un tel inverseur, mais beaucoup plus sapide. La mémoire 9 est constituée comme déjà expliqué d'un ensemble de r registres à décalage à deux phases. L'information contenue dans la mémoire 9 doit être décodée. Pour ce faire il est nécessaire de connaître les paramètres de liaison propres à chaque poste. Les paramètres due liaison concernent des informations sur la vitesse de transition comme mentionné ci-dessus, sur le format des messages, les clefs de codage etc. Toutes ces informations sont emmagasinées dans une mémoire morte 10 accessible via un ensemble de t conducteurs dont fait partie le conducteur 67 mentionné ci-dessus. La mémoire morte 10 est constituée par exemple par un réseau d'un groupe de 80 fils parallèles reliés à un sélecteur 11 semblable au sélecteur I et adressé de la même manière et en synchronisme avec ce premier sélecteur t et d'un groupe de t fils parallèles, perpendiculaires aux 80 fils du 'I premier groupe. Les t conducteurs du deuxieme groupe véhiculent alors des instructions de déblocage de circuits matérialisées par exemple par la nrésence ou l'absence de diodes aux intersections des fils. Les instructions de déblocage concernent no tamment la vitesse d'émission des télégrammes par l'encodeur 301 et les démodulateurs 502 à 580, le format et le cadrage des messages. Le sélecteur Il comprend une sortie unique qui est reliée à un potentiel fixez approprié. Le décodage est effectué par une logique de reconnaissance et de vérification 12 qui reçoit les bits véhiculés sur la r conducteurs à la sortie de la mémoire 9. La logique de reconnaissance et de vérification 12 est d'autre part pilotée par l'horloge 3. Elle comprend notamment un ensemble de s conducteurs de sortie sur lesquels apparaissent l'un après l'autre les mots reconnus par la logique 12 sur les r conducteurs provenant de la mémoire 9. Ces mots peuvent être accompagnés en outre d'une information ou adresse ajoutées par la logique 12, tandis que les mots de synchronisation et les bits de détrompant peuvent être supprimés de l'information véhiculée par les s conducteurs. D'autre part les signaux de sortie sur les s conducteurs quittant la logique 12 sont dirigés via un distributeur 13 vers un ensemble d'organes d'affichage non représentés. Le distributeur 13 comprend s unités, chacune constitué de la même manière que le sélecteur à sortie unique 1, mais parcouru en sens inverse; il s'agit donc de s unités de distributeur à entrée unique. Le distributeur 13 comprend donc 80 sorties chacune à s conducteurs, correspondant au nombre des entrées du sélecteur 1. A ce stade, celà correspond à la technique connue s'il s'agissait des sorties de 80 décodeurs. La nouveauté de l'installation se situe donc dans la partie comprise entre l'intérieur des 80 entrées du sélecteur 1 et des 80 sorties à s conducteurs chacune du distributeur 13. Dans l'exemple représenté, les s conducteurs de sortie de la logique 12 ne sont pas reliés directement au distributeur 13, mais sont appliqués à une logique de rafraichissement 14 coopérant avec une mémoire 15. La mémoire 15 est constituée par.un ensemble de s registres à décalage à deux phases pilo tées par l'horloge 3. La logique de rafraichissement 14 est actionné par des signaux transmis de la logique 12. Chaque fois qu'un mot nouveau est reconnu. Ce mot est alors introduit dans la mémoire 15 par la logique de rafraichissement En l'absence de signaux sanctionnant la reconnaissance d'un mot, les s signaux de sortie de la mémoire 15 sont appliquées aux s entrées pour y être recyclés. Les s conducteurs de sortie de la mémoire 15 sont reliés au distributeur 13. Le fonctionnement et la constitution de la logique de reconnaissance et de vérification 12, et de la logique de rafraichissement 13 alimentant la mémoire 14 sont expliqués en se référant aux figures 5 et 6. La figure 5 se rapporte seulement à la logique 12 dont une partie 12' est montrée à la figure 6. Pour faciliter l'explication, un exemple d'une logique 12 est décrit prévu pour un format de messages plus petit que d'habitude. Le nombre r des r conduc -teurs sortant de la mémoire 9 peut, dans un exemple pratique, être de l'ordre de grandeur de 30 ou davantage mais dans le présent exemple il est choisi égal à 10. Sur ces 10 conducteurs apparaissent successivement 10 bits des télégramme mes transmis par les 80 encodeurs 301 et démodulateurs 502 à 580. Chaque télégramme est constitué par un nombre déterminé de mots. Chaque mot d'un même télégramme comprend un même nombre de bits qui est toujours égal ou inférieur à r, en l'occurrence 10. Mais chaque télégramme peut différer d'un autre telégram- me par le nombre de mots et par le nombre de bits par mot. Les bits sur les r cnnducteurs avancent d'un pas à chaque apparition d'une impulsion d'échantillonage à la sortie de la logique 6 (figure 1) de sorte qu'il arrive toujours un instant où une certaine configuration ou séquence de bits apparait sur une série déterminée de conducteurs de l'ensemble des conducteurs r. Cette propriété est utilisée lors de la reconnaissance et vérification des messages. Si par exemple plusieurs mots de synchronisation différents peuvent être distingués, autant de détecteurs de mots de synchronisation sont prévus. Dans le présent exemple, un détecteur 16 constitué par un circuit NAND suivi d'un inverseur permet de reconnaître un mot de synchronisation constitué par une série de 10 bits "1" sur tous les dix conducteurs I à X, un détecteur 17 constitué également par un circuit NAND et un inverseur permet de reconnaître un mot de synchronisation constitué par une série de 5 bits "1" apparaissant sur les conducteurs I à V, et un détecteur 18 constitué par un circuit NOR permet de reconnaître un mot de synchronisation constitué par une série de 10 bits "O" sur tous les dix conducteurs I à X. Les détecteurs 16, 17 et 18 sont tous tributaires d'un signal de déblocage véhiculé respectivement sur un conducteur 19, 20 , 21.Les conducteurs 19, 20, 21 font partie d'un ensemble de conducteurs t reliés a la mémoire morte 10 (Figure 1). Les signaux de déblocage sur ces conducteurs 19 à 21 permettent de choisir le détecteur de mot de synchronisation propre au télégramme auquel appartiennent les bits qui se trouvent à l'instant sur les 10 conducteurs La détection d'un mot de synchronisation par un des détecteurs 16, 17 et 18 est transmis via un circuitNOR 22 à une logique de cadrage. Cette logique de cadrage est composée d'une première logique de comptage 23 a laquelle est associée une mémoire 24 comprenant u registres a décalage à deux phases à 80 cellules pilotées par l'horloge 3.Cette logique de comptage 23 peut être mise a zéro et en ~ e temps débloquée par un signal de reconnaissance d'un mot de synchronisation apparaissant à la sortie du circuit NOR 22. La logique de comptage 23 reçoit des impulsions de comptage par un conducteur 25 relié à la sortie de la logique 6 (fig. 1); elle compte donc les signaux d'échantillonage ou ce qui revient au même , elle compte des bits.L'état de comptage est introduit dans les u registres de la mémoire 24 et y circule en rond jusqu'à ce qu'une nouvelle impulsion d'échantillonnage arrive par le conducteur 25. Corne les mots d'un certain télégramme comprennent toujours un meme nombre de bits, ce nombre est sélectionné au moyen de signaux prélevés dans la mémoire morte 10 à i'aide d'un ensemble de conducteurs 26 qui fait partie de l'ensemble t. Larsque le comptage effectué dans la logique 23 atteint ce nombre sélectionné, un signal de validation ou de'fin de mot apparaît sur un conducteur 27.Ce signal est introduit dans une deuxième logique de comptage 28, coopérant avec une mémoire 29 comprenant u registres à décalage à deux phases à 80 cellules pilotés également par l'horloge 3. Le compteur 28 compte les signaux de fin de mot sur le conducteur 27, il compte de ce fait le nombre de mots après l'apparition d'un mot de synchronisation. Comme le nombre de mots d'un certain télégramme est déterminé, ce nombre est sélectionné aussi au'moyen de signaux prélevés dans la méi > ire morte 10 à l'aide d'un ensemble de conducteurs 30 faisant partie de l'ensemble des conducteurs t.Lorsque le comptage dépasse ce nombre sélectionné > un signal de blocage apparaît sur un conducteur 31 à la sortie de la logique de comptage 28 qui bloque la logique de comptage 28 et qui permet de bloquer aussi d'autres circuits dont il sera question ci-dessous. La reconnaissance du mot de synchronisation fixe le moment à partir duquel les mots significatifs doivent être repérés. Ces mots significatifs sont reconnaissables grâce à des signaux détrompeurs et la fidélité de la transmission de leur contenu peut être contrôle à l'aide de répétitions et /ou au moyen d'une vérification de parité. Dans l'exemple de la figure 5 trois cas différents sont envisagés dans lequels les messages comprennent: a) un mot de synchronisation de la forme 1111111111, et des mots de forme OabcdefgpO, Les bits abcdefg sont des bits utiles,"0" des bits détrompeurs et p un bit de parité. te mot de synchronisation est détecté par le détecteur 16 la parité est vérifiée dans un circuit composé d'une cascade de circuits "ou exclusif" suivi d'un circuit NAND 32. b) un mot de synchronisation de la forme 11111 et des mots de forme Oxypo Les bits xy sont des bits utiles,"0" "0" des bits détrompeurs et p un bit de parité. Le mot de synchronisation est détecté par le détecteur 17; la parité est série fiée dans un circuit composé de deux circuits "OU exclusif" suivi d'un circuit NAND 33. c) un mot de synchronisation de la forme 0000000000 et des mots de forme Ixyzpxyzpt Les bits xyz sont des bits utiles qui sont répétés;"1" des bits détrompeurs et p des bits de parité. Le mot de -synchronisation est détecté par le détecteur 18, la parité est vérifiée par les circuits suivis de circuits NAND 34 et 35 et la répétition est vérifiée dans un comparateur 36. Le choix des circuits de contrôle de parité etiou des circuits de comparaison pour les répétitions est opéré à l'aide de signaux de déblocage amenés de la mémoire morte 10 à l'aide de conducteurs 37, 38, 39, 40, 41, faisant partie de l'ensemble des t conducteurs. Toutes les sotties des circuits de contrôle de parité sont combinées à l'entrée d'un circuit NAND 42 dont la sortie 43 indique si une vérification de la parité a été faite et s'est montrée correcte. Un cir cuit similaire peut être prévu,si si des configurations de répétition différentes doivent être vérifiées à l'aide de comparateurs semblables au comparateur 36. Dans le présent cas, un seul colparateur 36 est prévu dont le signal de sortie apparaît sur un conducteur 44. Les conducteurs 43, 44, 27 et 31, ainsi que d'autres conducteurs 45, 46, 47 provenant de la mémoire morte 10 (fiv.1) et faisant partie de l'ensemble des t conducteurs véhiculent des signaux de déblocage ou de validation qui permettent d'enregistrer dans la mécroire de rafraichissem^nt 15 les mets détectés a aide d'une logique de rafraichissement 14 (fiv.1). Cette logique de rafraichissement est constituée par des circuits de colncidenee 4ss, 49, SOdont les sorties dé- pendent des différentes combinaisons de signaux de validation apparaissant sur les conducteurs 43, 44, 27 et 31 a l'entrée et qui neuvent être débloqués à l'aide d'un signal provenant de la mémoire morte 10, (figure 1) amené par le conducteur 45 pour le circuit 48 par le conducteur 46 pour le circuit 49 et par le conducteur 47 pour le circuit 50. Les signaux de sortie des circuits 48, 49, 50 sont envoyés respectivement sur des conducteurs 51, 52 et 53. La logique de vérification et de reconnaissance 12 comprend en outre des portes multiples 54, 55, 56 (parties 12' figure 6) qui s ouvrent en fonction de signaux de validation véhiculés sur des conducteurs 51, 52, 53 (voir aussi figure 5). Les signaux de validation apparaissant sur les conducteurs 51, 52, 53 actionnent aussi, via un circuit'bU"57,un inverseur multiple 58 qui fait partie de la logique de rafraichissement 14. Les portes multiples 54, 55, 56 relient un ensemble de conducteurs (voir aussi figure 5) provenant de la logique 12 à un premier groupe s' de s conducteurs. Les s' conducteurs transmettent ainsi les signaux d'adresse accompagnant un message. Le message proprement dit est transmis des r conducteurs (voir aussi figure 5) provenant de la mémoire 9 vers un deuxième groupe s" des s conducteurs via les portes multiples 54 à 56.Les s conducteurs sortant de la logique 12 sont appliqués via l'inverseur multiple 58 à la mémoire 15. En l'absence d'un signal de validation à la sortie du circuit 57, les s sorties de la mémoire 15 sont raccordées par l'inverseur 58 aux s entrées de cette mémoire,de de sorte. que l'information dans la mémoire 15 y cir- cule en rond. Par contre, en présence d'un signal de validation à la sortie du circuit 57, l'inverseur 58 raccorde les s conducteurs à l'intérieur de la logique 14 aux s entrées de la mémoire 15, tandis que l'information apparaissant aux s sorties est effacée au profit de l'information nouvelle apparaissant à l'entrée de la mémoire 15. Les différents formats de messages envisagés ci-dessus sont transmis de ma nière suivante: Ixyzpxyzpl grâce à des signaux de déblocage sur les conducteurs 21, 41,39 40 et 45 par la porte multiple 54 OxypO grâce a des signaux de déblocage sur les conducteurs 20, 38 et 46 par la porte multiple 55. 0 a,b,c,d,e,f,g,h,p 0 Rrâce à des signaux de déblocage sur les conducteurs 19, 37 et 47 par la porte multiple 56. Comme on peut le voir en examinant les liaisons entre l'ensemble des r conducteurs et l'ensemble des sconducteurs, les bits de détrompage ne sont pas repris sur les s conducteurs, mais seulement les bits significatifs,sans répéti tion,et les bits de parité. Il est évidemment possible de ne plus reprendre les bits de parité ou au contraire de reprendre aussi les répétitions des bits significatifs. Tout cela dépend des circonstances d'application. REVENDICATIONS. 1. Procédé de transmission d'informations par plusieurs postes émetteurs de données transmettant chacun de façon permanente ou aléatoire les informations sous forme de téléRrammes séquentiels sur des lignes de transmission anpronriées vers un ensemble d'organes d'affichage, procédé caractérisé par les phases a) sélection cyclique,à cadence sensiblement plus rapide que celle des bits de chaque télégramme,des différentes lignes de transmission au moyen d'un premier sélecteur; b) prélèvement de la valeur inttantanee nouvelle de chaque télégramme à chaque passage du sélecteur sur une ligne de transmission; c) emmagasinage dans une première mémoire de la valeur instantanée nouvelle de chaque télégramme,à chaque passage du sélecteur sur une ligne de transmission;; d) extraction de la dite première mémoire de la valeur instantanée anté rieure,emmagasinee lors du passage précédent du sélecteur sur la même ligne de de transmission; e) comparaison de la valeur instantanee antérieure avec la valeur ins tantanée nouvelle dans un détecteur de transition et émission d'un signal de transition; f) enregistrement dans une deuxième mémoire d'un nombre déterminé de bits dérivés de valeurs instantées de chacun des télégrammes, prélevées à un moment ou à des moments détermines après l'apparition d'un signal de transition pour le télégramme considéré. g) extraction d'une mémoire morte de paramètres de la liaison propres a chaque poste,à l'aide d'un second sélecteur actionné en svnchronisme avec le premier sélecteur et éventuellement confondu au moins en partie avec le premier sélecteur; h) reconnaissance et vérification des informations enregistrées dans la dite deuxième mémoire dans un circuit logique raccordé à la sortie de la dite deuxième mémoire d'une part et, à la dite mémoire morte d'autre part. i) transfert des bits utiles des informations contenues dans la dite deuxième mémoire via un distributeur, actionné en synchronisme avec les dits premier et second sélecteurs. 2. Procédé de transmission d'informations suivant la revendication 1 caractérisé en ce qu'on enregistre dans une mémoire morte, pour lecture ultérieure, des instructions de déblocage de circuits relatifs à au moins une des données concernant la vitesse d'émission des télégrammes, le format et le cadrage des messages. 3. Procédé de transmission dtinformations8uivant une des revendications 1 ou 2, caractérisé en ce qu'on élabore des signaux d'échantillonage à l'aide d'un compteur de signaux d'horloge mis en route par les signaux de transition et en ce qu on se sert de ces signaux d'échantillonage pour commander l'enregistreur de valeurs instantanées des télégrammes dans la dite deuxième mémoire. 4. Procédé de transmission d'information auivant une des revendications 1 à 3 caractérisé en ce qu'on détermine le ou les dits moments déterminés après l'apparition d'un signal de transition au moyen de circuits débloqués par des instructions enregistrées dans la dite mémoire morte. 5. Procédé de transmission d'informations suivant une des revendications 1 a 4 caractérisé en ce que dans la phase de reconnaissance et de vérification, on repère des mots de synchronisation et en ce qu'on compte le nombre de bits pour déterminer le dernier bit de chaque mot au moment ou le nombre de bits atteint une valeur commiquée par la mémoire morte et en ce qu'on coopte le nombre de ces dits derniers bits pour identifier les mots d'un message par leur nombre. 6. Procédé de transmission d' informations suivant une des revendications I à 5 caractérisé en ce qu'on transfère au moins les bits significatifs des informations contenues temporairement dans la dite deuxième mémoire vers une troisième mémoire par groupes constituant un mot et accompagnés d'une adresse élaborée dans le circuit logique de reconnaissance et de vérification et que de cette troisième mémoire on les envoie vers le dit distributeur. 7. Procédé de transmission d'informations suivant la revendication 6, caractérisé En ce que la dite adresse est le nombre des mots tel que déterminé suivant la revendication 5. 8. Installation pour réaliser le procédé de transmission d'informations suivant une des revendications I à 7, caractérisée a) par un premier sélecteur à une multitude d'entrées et une seule sortie; b) par une logique d'adresse établissant la sélection cyclique à cadence rapide d'une des entrées à relier a la sortie; c) par une horloge émettant des impulsions d'horloge; d) par un compteur omptant des impulsions d'horloge et dont l'état de ptage apparaît sur plusieurs sorties reliées à la logique d'adresse;; e) par une première mémoire constituée parun registre à décalage a deux phases pilotées par l'horloge etidont l'entrée est reliée à la sortie du sélec- teur,le nombre de cellules du registre à décalage étant égal au moins au nombre des entrées du dit premier sélecteur; f) par un détecteur de transition dont une des entrées est reliée a l'en trée du registre à décalage à deux phases et dont l'autre entrée est reliée à la sortie de ce même registre à décalage;; g) par une première logique de comptage de prélèvements comptant des impulsions horloge à partir d'une impulsion fournie par la sortie du détecteur de transition et munie d'au moins un circuit de remise a zéro pour un nombre déterminé pour lequel un signal d'échantillonage est fourni à la sortie; h) par une quatrième mémoire comprenant plusieurs registres à décalage à deux phases pilotées par l'horloge dont l'entrée et la sortie sont reliées à la dite première logique de comptage; i) par une logique d'empilage commandée par le signal dféchantillonage à la sortie de la première logique de comptage et dont l'entrée est reliée à la sortie du premier sélecteur;; j) par une deuxième mémoire comprenant plusieurs registres à décalage pilotés par l'horloge dont ltentrée et la sortie sont reliées à la logique d'empilage; k) par une mémoire morte associée à un deuxième sélecteur adressé par le dit compteur en synchronisme avec le dit premier sélecteur, la mémoire morte comprenant t sorties;; l)par une logique de reconnaissance et de vérification à laquelle sont appliquées les r sorties de la dite deuxième mémoire et laquelle comprend un choix de circuits de reconnaissance et de vérification de séries de bits déblo ques en fonction de signaux apparaissant sur au moins une partie des sorties de la mémoire aorte, et ni) par un distributeur vers lequel sont envoyés sur s conducteurs les in for-tions reconnues et vérifiées par la dite logique de reconnaissance, le dit distributeur comprenant s unités reliées par leurs entrées aux dits s conducteurs chac"' 5ités étant constituée de maniera se semblable au dit premier sélec- teur et coisandée par le dit compteur en synchronisme avec ce premier sélecteur le nombre entre de sorties du dit distributeur étant égales au moins 8 s fois le noh bre des entrées du dit preaier sélecteur. 9. Installation suivant la revendication 8, caractérisée en ce que la logique d' empilage est constituée par un inverseur multiple raccordant an série les r registres a décalage de la dite deuxième mémoire pendant la durée d'une impul- sion d'échantillonage et l'entrée du prelier registre de la série la sortie du pressier sélecteur et raccordent, an l'absence d'une impulsion d'échantillonage lu sorties de chacun de r registres à décalage A son entrée. 10. Installation suivant une des revendications 8 ou 9, caractérisée en ce que la première logique de comptage comprend plusieurs circuits de coincidence reliées chacun à la dite quatrième mémoire d'une part et a une des t sorties de la mémoire morte d'autre part. 11. Installation suivant une des revendications 8 10 caractérisée en ce que la logique de reconnaissance comprend: a) au moins un circuit de reconnaissance de mot de synchronisation dont les entrées sont reliées aux r sorties de la dite deuxième mémoire; b) une deuxième logique de comptage débloquée par la sortie d'un circuit de reconnaissance de mot de synchronisation et remis à zéro par un signal apparaissant à sa sortie pour un nombre déterminé par des signaux apparaissant sur certaines sorties parmi les t sorties de la mémoire morte, les signaux comptés par cette deuxième logique de comptage étant les signaux d'échantillonane à la sortie de la dite première logique de comptage. c) une cinquième mémoire pilotée par l'horloge constituée par plusieurs registres à décalage et reliée par ses entrées et par ses sorties à la dite deuxième logique de comptage. d) une troisième logique de comptage comptant les signaux de sortie de la dite deuxième logique de comptage cette troisième logique de comptage délivrant un signal de sortie pour un nombre déterminé par des signaux apparaissant sur certaines sorties parmi les t sorties de la mémoire morte, ce dit signal de sortie servant au blocage des troisième et deuxième logiques de comptage. e) une sixième mémoire pilotée par l'horloge, constituée par plusieurs registres à décalage et reliées par ses entrées et ses sorties à la dite troisième logique de comptage f) au moins un circuit de co mcidence dont les entrées sont reliées à au moins la sortie de la dite deuxième logique de comptage et à la sortie de la dite troisième logique de comptage. g) au moins un circuit à portes multiples actionné par la sortie du dit circuit de coincidence relié d'une part à Plusieurs conducteurs reliés aux r sorties de la dite deuxième mémoire et relié d'autre part à plusieurs conducteurs des dits s conducteurs. 12. Installation suivant une des revendications 8 à 11 caractérisée a) par une troisième mémoire composé de s registres à décalage; b) par une logique de rafraichissement comprenant un inverseur multiple coma'nué par la sortie d'un circuit"0U dont les entrées sont constituees par les signaux d'actionnement des dites portes multiples, le dit inverseur multiple raccordant les entrées dus s registres à décalage aux dits s conducteurs sortant de la dite logique de reconnaissance et de verification si un signal apparaît à la sortie du dit circuit ou et raccordant les sorties des dits s registres à décalage à leurs entrées si le circuitss6U"ne délivre pas de signal de sortie, les sorties des s registres à décalage étant raccordées en outre à 11 entrée du dit distributeur.