Brevet FR2173640A1 — publié le 19731012

La présente invention a pour objet un perfectionnement aux dispositifs de décodage à seuil des informations binaires codées dans un code récurrent, systématique, et se prêtant à un décodage du type dit "décodage à-seuil". On rappelle qu'un code binaire est dit systématique lorsque les bits d'information sont effectivement transmis tels quels, et qu'il est dit récurrent lorsque les bits, dits de redondance, ou de parité, qui sont transmis en sus des bits d'information sont des sommes modulo 2 des bits d1information dont les rangs sont déterminés par le rang du bit de parité considéré dans sa série, On peut en effet utiliser plusieurs séries de bits de parité, où les bits de même rang dans les diverses séries de bits de parité sont -des sommes modulo 2 différentes. On rappelle qu'un codage se prête à un décodage à seuil s'il est possible d'associer à chaque chiffre binaire, ou "bit", reçu un ensemble de q sommes modulo 2 distinctes de bits reçus, chacune de ces sommes incluant ledit bit considéré, et aucun autre bit reçu ne figurant dans plus d'une des q sommes, dites "syndromes", associées à ce bit. lie chaix des bits de parité et d'information constituant chacune de ces sommes est tel que sa valeur est nulle si aucun desdits bits n'est affecté d'une erreur. La décision de corriger ou de laisser tel quel un bit reçu est irise en fonction des valeurs des q syndromes associés à ce oit, qui lors, d'une telle décision, est dit "bit en examen". Dans un décodage à seuil "majoritaire", q étant égal au moins à 2, on utilise un nombre pair 2s de syndromes et le bit en examen est corrigé si plus de s syndromes ont la valeur I. Dans un décodage à seuil pondéré, les valeurs des différents syndromes sont affeotées de poids et le bit est corrigé ou non suivant que la somme pondérée des syndromes se situe d'un côté ou de l'autre d'une valeur de seuil, lie dispositif de décodage suivant l'invention repose ersentiellement sur la substitation aux critères partiels oonstitués par les syndromes, de critères partiels, qui seront dits "répliques" complexes du bit émis correspondant au bit en examen, chacune de ces xé7iques complexes étant constituée par la somme modulo 2 du bit en examen et de ilun des syndromes asso ciés à ce bit, ce dernier pouvant titre considéré comme une réplique simple du bit émis correspondant. lies "répliques" peuvent être utilisées dans un décodage à seuil majoritaire ou dans un décodage à seuil pondéré. Dans le premier cas, la distribution des temps se trouve simplifiée à la réception. Dans le second cas, l'utilisation des répliques permet en outre d'effectuer numériquement les calculs nécessaires avec une approximation suffisante et de modifier la pondération des répliques au fur et à mesure que des décisions sont prises sur les bits d'information qui entrent dans sa composition. Le processus de decodage peut avec avantage être itéré, c'està-dire que les résultats d'un premier décodage peuvent être utilisés comme données d'entrée pour un autre décodage. Dans une variante de décodage pondéré itéré suivant l'invention la réévaluation des bits et de leur coefficient de pondération joue non seulement par 1es bits d'information , mais aussi pour les bits de parité, ce qui ameliore encore l décodage. lies avantages résultant de cette substitution et d'autres caractéristiques de l'invention apparaitront à l'aide de la des- cription ci-après et des dessins s'y rapportant sur lesquels - la figure 1 est le schéma d'un codeur de type connu permet- tant un codage se prêtant à un décodage à seuil, - la figure 2 est le schéma d'un décodeur de type connu pou- vant @ être associé au codeur de la figure 1 pour un déooEage à seuil de type majoritaire, - la figure 3 est le schéma d'un décodeur à seuil suivant l'invention pouvant être associé au codeur de la figure 1 pour un décodage à seuil de type majoritaire, - la figure 4 est le schéma d'un décodeur suivant l'invention pouvant être associé au codeur de la figure 1 pour un décodage itéré, - la figure 5 est le schéma d'un décodeur à seuil suivant l'invention pouvant autre associé au codeur de la figure 1 pour un décodage à seuil itéré de type pondéré. - la figure 6 est le schéma détaillé d'un élément du décodeur de la figure 5, - la figure 7 est le schéma d'une variante du décodeur de la. figure 5, dans laquelle les bits de parité et leurs coefficients de pondération sont également soumis à une re-évaluation. Afin de clarifier l'exposé,on considerera comme sizultanés, dans les descriptions qui suivent, des bits qui ne sont décalés les uns par rapport aux vitres que d'lune minime fraction de période d'horloge, correspondant à des temps nécessaires pour des opérations logiques telles qu'une addition modulo 2. De tels retards sont sans immortanee si le impulsions desortie des appareils décrits sont ensuite classiquement remises en forme dans un dispositif utilisant une partie centrale de la durée du bit pour la lecture de sa valeur. Dans le cas contraire des dispositifs de retard auxiliaires peuvent toujours être utilisés pour assurer une synchrouisation rigoureuse. Par contre, l'exposé tiendra compte de certains dispositifs de retard, indispensables pour le fonctionnement des appareils. La figure 1 représente, à titre d'exemple bien entendu non limitatif, un dispositif de codage de type connu. il comporte un registre à décalage, 15, à 10 étages, ces étages étant symbolisés par des cases séparées par des traits en pointillés et numérotées de O à 9 a partir du dernier étage du registre; l'entrée Il du registre alimente donc directement la case 9. On a représenté symboliquement par une entrée 12 l'entrée du registre recevant les impulsions d'avance I fournies par une horloge de période 2. Les étages 0, 4, 6 et 9 du registre sont munis de sorties respectivement reliées aux quatre entrées d'un additionneur modulo 2, 16, constitué par trois additionneurs de deux bits montés en série. Le dispositif de codage comporte deux sorties parallèles, la sortie 14 qui est reliée à la sortie de l'étage 9 du registre et la sortie 13 qui est reliée à la sortie de l'additionneur 16. Les bits d'information sont appliqués à l'entrée Il du registre à la cadence des impulsions d'horloge I. Pour simplifier les notations et pour abréger le langage, une somme modulo 2 sera décrite comme une somme classique mais suivie de la notation "(M)" ; de même une somme modulo 2 sera désignée par le terme "somme M". On désignera par bo le bit dtinformation occupant à un instant de référence t0 l'etage 0 du registre 15, les bits suivants et précédant bo étant désignés respectivement par bl, b2 etc, et b1, b 2 etc. On a alors en t0 le bit b9 sur la sortie 14 et cur la sortie 15 un bit de redondance, ou de parité, qui sera designé par p9, dont l'expression est P9 = b0 + b4 + b6 + b9 (M) Ces deux bits sont transmis, par exemple en parallèle , par deux voies distinctes, à l'autre extrémite de la liaison. D'une manière générale, on transmet à l'instant to + nT, où T est la période des impulsions d'horloge bn+9 et P n+9 = bn + bn+4 + bn+6 + bn+9 lie décodeur connu de la figure 2 comporte deux entrées 24 et 23 recevant respectivement les bits b et les bits p apparaissant sur les sorties 14 et 13 du codeur de la figure 1. Ce décodeur comporte un registre 25 identique au registre 15 de la figure 1, avec ses étages désignés de même de 9 à 0 à partir de son entrée, constituée par l'entrée 24 du décodeur. lie registre 25 comporte une entrée reliée à une entrée 20 recevant des impulsions I' destinees à l'avance du registre, ces impulsions I' étant synchronisees en phase sur les bits reçus par l'un ou l'autre des dispositifs classiques utilisés à cet effet dans tous les systèmes de transmission binaire. Les étages 9, 6, 4 et O du registre sont munis de sorties respectivement reliées à quatre des entrées d'un additionneur modulo 2, 26 , à cinq entrées, dont la cinquième est constituée par l'entree 23 du decodeur, La sortie de l'étage 0 du registre est reliée à la première entrée d'un additionneur modulo 2, 21, dont la sorite 27 constitue la sortie du decodeur. La sortie de l'additionneur 26 est reliée à l'entrée d'un registre, 35 , à dix étages, également numérotés de O à 9 à partir du dernier. La sortie de l'étage 9 est reliée à l'entrée de l'étage 8 par un additionneur modulo 2 symboliquement repré senté par une case marquée du signe +; les étages 5 et 4 d'une part, et 3 et 2 d'autre part, sont également couplés de la même façon. lie registre 35 reçoit sur son entrée d'avance les impulsions I' retardées d'une durée d très inférieure à T par un dispositif de retard 31. Les sorties de ses étages 0, 7, 5, 9 sont reliées aux quatre entrées d'un dispositif à seuil 33 fournissant sur sa sortie un bit 1 ou un bit O suivant que lo nombre des bits "1" des étages 0, 3, 5 et 9 du registre 35 dépasse ou non 2. La sortie du dispositif à seuil 33 est reliée à la seconde entrée de l'additionneur 21. La sortie du dispositif à seuil est reliée d'autre part aux secondes entrées des trois additonneurs insérés dans le registre 35. On désignera par c' un bit reçu correspondant à un bit émis c. On désignera par Cg la somme M C9 = B'9 + b'6 + b'4 + b'0 (M) et par Sg la somme modulo 2 fournie par ltadditionneur 26 à l'instant où b occupe l'étage O du registre 25. S9 = C9 + P'9 (M) = b'9 + b'6 + b'4 + b'0 + P'9 (M) On voit que S9 est nul si aucun des cinq bits entrant dans son expression n'est affecté d'une erreur. Dans le cas contraire S9 est égal à 1 ou à O suivant que le nombre d'erreur est impair ou pair. il apparaîtra immédiatement que le bit b' constitue également un terme de chacune des sommes M : S5 = b'5 + b'2 + b'0 + b'-4 + P'5 (M) S3 = b'3 + b'0 + b'-2 + b'-6 + P'3 (M) S0 = b'0 + b'-3 + b'-5 + b'-9 + P'0 (M) et qu'aucun autre bit n'apparaît plus d'une fois dans ces quatre expressions. il est aisé de vérifier que ceci est du au fait que les "étages de parité" (9, 6, 4, O) du registre 15 ont été chosis de telle sorte que les 6 nombres N. j d'impulsions d'avance nécessaires pour qu'un même bit passe d'un étage de parité numéroté i à un autre numéroté j, avec j On a en effet N9,6 = 3; N9,4 = 5; N9,0 = 9; N6,4 = 2; N6,0 = 6;N4,0 = 4. S9, S5, $3, $0, constituent donc une ensemble de quatre syndromes associés au bit b'o. D'une façon genérale Sn+9' $n+5' $n+3' $n constituent un ensemble de quatre syndromes associés au bit bn. On remarquera que chaque syndrome 5n = b' n + b'n-3 + b1 n-5 + bn~g + P'n fait partie de quatre ensembles respectivement associés aux -bits b'n' b'n-3' b'n-5' et b'n-9. Désignant par t'n-9T l'instant ou apparaît le premier syndrome associé au bit b'=, c'est à l'instant t, seulement n qu'apparaître le quatrième, Sn+9 des quatres syndromes associés à ce bit. Par suite du retard d apporté par l'élément de retard 31, c'est à l'instant t'n + d que les syndromes Sn, Sn+3' Sn+5'Sn+9 occuperont respectivement les étages 0, 3, 5 et 9 du registre 35, qui sont les étages alimentant le dispositif a seuil 33. Si au moins deux de ces syndromes sont nuls, il n'y a pas lieu de modifier le bit b' n qui occupe alors l'étage 0 du registre 25, et le dispositif à seuil fournit un signal 0. Dans le cas contraire le dispositif à seuil fournit un bit 1 qui à l'instant t'n+ d est appliqué à la seconde entrée de l'additionneur 21 pour modifier b' n' et aux additionneurs insérés dans le registre 35 pour modifier les syndromes associés à b'n à l'exception du premier qui ne sera plus utilisé pour d'autres examens. lies décodages à seuil donnant lieu à la correction des syndromes en fonction des corrections apportées aux bits d'informa- tion entrant dans leur composition seront dits décodages réfléchis (en allais "feedback decoding"). On démontre que les avantages du décodage réfléchi l'emportent grandement ur les inconvénients qu'il présente (du fait qu'il favorise la propagation des erreurs). La figure 3 illustre un dcodeur à seuil majoritaire du type réfléchi suivant l'invention, pour le decodage d'informations provenant du codeur de la figure 1. On utilisera les mêmes notations que précédemment. Dans ce décodeur, on associe à chaque bit b'n quatre sommes, constituant des évaluations, dites "répliques", du bit obtenues par soustraction modulo 2 (ou ce qui revient au même, par addition modulo 2) du bit b' n aux syndromes y associés. On aura donc pour le bit bn, les quatres répliques. R = S - b1 n = + b' Rn,n = Sn - b'n = Sn + b'n (M) Rn,n+3 = Sn+3- b'n = Sn+3 + b'n (M) Rn,n+5= Sn+5 - b'n = Sn+5 + b'n (M) Rn,n+9 = Sn+9 -b'n = Sn+9 + b'n (M) On remarquera que,dans ces notations, le premier indice de R correspond au bit auquel la réplique est associé, tandis que le second correspond au syndrome ayant servi à élaborer la réplique. lies expressions ci-dessus montrent qu'une réplique associée à un bit est égale à la valeur vraiede ce bit si aucun des quatre bits entrant dans sa composition n'est erroné. On notera que b'n a disparu de l'expression de toutes les répliques Rn de bn n elles en sont donc indépendantes et sont de plus indépendantes entre elles. On peut donc considérer que chacune des quatre répliques Rn associée à b'n constitue une estimation de la valeur vraie de bn, dont b' constitue une cinquième estimation, qui sera dite n "réplique simple", les autres étant désormais dites "répliques complexes", ce qui permet de parler des cinq répliques. Dès lors, la décision, dans un décodage à seuil majoritaire, consistera à considérer comme valeur vraie de bn celle qui figure dans trois au moins des cinq répliques Cela etant, on retrouve sur la figure 3 l'entrée d'informa- tion 24, l'entrée de parite 23, l'entrée d'horloge 20, et le registre 25 du schéma de la figure 2. lie décodage considéré ici s'opérant dans le mode réfléchi, on met en mémoire les neuf bits examinés et éventuellement corrigés pour l'élaboration de répliques ultérieures. Explicitant les expressions des répliques complexes associées au bit b'n on a, en désigant par b"i le bit, égal ou non à b'i' résultant d'une décision antérieure sur la valeur probable de b. Rn,n = b"n-3 + b"n-5 + b"n-9 + P'n (M) Rn,n+3 = b'n+3 + b"n-2 + b"n-6 + P'n+3 (M) Rn,n+5 = b'n+5 + b'n+2 + b"n-4 + P'n+5 (M) Rn,n+9 = b' +9 + b' n+6 + b'n+4 P p' n+9 (M) Un décision sur b' n ne peut être, comme précédemment, prise qu'à l'instant où apparaissent les bits b'n+9 et P'n+9. A cet instant b' n est dans la case O du registre 25 . D'autre part, il est maintenant nécessaire de mettre en memoire 9 bits de parité, ainsi que les 9 bits d'information eventuellement corrigés précédant b'n. Pour la mise en memoire des bits de parité, un registre 45 identique au registre 25 est alimentépar l'entrée de parité 23, et reçoit les impulsions d'horloge I' sur son entrée d'avance. Un dispositif à seuil 40 alimenté, lorsque le bit b'n occupe étage O du registre 25, par les cinq réliciues du bit ban fournit le bit de sortie correspondant en fonction de la répartition des valeurs des cinq répliques sur la sortie du de codeur. il alimente en outre un registre à décalage 55,à neuf étages -numérotés -1 à -9 à par-tir de son étage d'entrée, ce-registre recevant en outre les impulsions d'horloge sur son entrée d'avance. lie décodeur comporte quatre additionneurs modulo 2, 36 à 39, fournissant les quatre répliques complexes suivant les formules précédemment données et dont les connexions découlent de ces formules L'additionneur 36 a ses quatres entrées reliées aux sorties des étages -3, -5 et -9 du registre 55 et de l'étage O du registre. 45 et fournit Rn,n L'additionneur 37 a ses quatre entrées reliées aux sorties de l'étage 3 du registre 25 des étages -2 et -6 du registre 55, et 3 du registre 45, et fournit Rn,n+3 e L'additionneur 38 a ses entrées reliées aux sorties des étages -4 du registre 55, 2 et 5 du registre 29, et 5 du registre 45 et fournit L'additionneur 39 a ses quatre entrées reliées aux sorties des étages 9, 6 et 4 du registre 25 et 9 du registre 45, et fournit Rn,n+9. lies sorties des quatre additionneurs 36 à 39 et celle de l'étage O du registre 25 alimentent les cinq entrées du dispositif à seuil 40 qui reçoit simultanément les cinq répliques du bit b n et fournit la valeur majoritaire sur sa sortie 124. Pour un décodage itéré, cette sortie 124 et la sortie 123 de l'étage O du registre 45 sont en outre utilisées comme il sera expliqué plus loin. La figure 4 illustre schématiquement un décodeur pour un décodage itéré suivant le principe utilisé dans le décodeur de la figure 3. On rappelle qu'un décodage itéré consiste à repéter l'opération de décodage en tenant compte dans les signaux d'entrée des décisions prises dans le dacodage effectué par le dispositif précédent; Dans le dispositif de la ligure 4,ceci s'effectue en utilisant les bits d'information corrigés et les bits de parité initiaux. On a représenté sur la figure 4 par un bloc 29 l'ensemble du décodeur de la figure 3, avec ses entrées 23, 24, et 20 et par un bloc 28 , un décodeur identique dont les entrées 23 et 24 sont respectivement reliées aux sorties 123 et 124 des circuits 29, Il entrée 20 étant communo aux deux déódeurs. il va de soi qu'on peut mettre en série de la même manière autant de décodeurs que l'on veut. L'expérience montre que l'itération améliore les résultats des décodage à seuil majoritaire. On notera que dans le decodage itéré la sortie 124 d'un dispositif à seuil 40 alimente à la fois le registre 55 à 9 étages de l'étage auquel appartient ce dispositif à seuil et le registre 25 à 10 étages de l'étage suivant. il est bien évident que dans ce cas on peut confondre ces deux registres en un seul registre à 10 étages. Avant de décrire le dispositif de ddcodage pondéré à seuil et itéré de la figure 5, il est nécessaire d'exposer ce qui suit Considérant plus particulièrement des valeurs binaires résultant d'une trinsmission et donc susceptibles d'être érronées, on peut associer à chacune d'elles sa probabilité d'erreur P, et sa probabilité d'exactitude 1-P = Q. On peut également la caractériser par une fonction V, dite. vraisemblance, définie par le choix de la base m du logarithme étant arbitraire. V est une fonction croissante de la probabilité d'exactitude Q = 1 - P, variant de moins l'infini à plus l'i-nfini lorsque Q croît de O à 1, et passant par la valeur O pour P = Q = 1/2. L'intérêt de l'utilisation de la vraisemblance est le suivant Tout d'abord, si la valeur O d'une grandeur binaire x a une vraisemblance V(x = O), la vraisemblance de la valeur. 1 est V (x = 1) @ -V (x = O). D'autre part, si l'on considère n évaluations "a priori" indépendantes d'une grandeur binaire x dont h sont égales à O avec les vraisemblances a priori respectives V'1' V'2 ... V'h et k sont égales à 1 avec les vraisemblances a priori respectives V"1, V"2 ... V"k, la vraisemblance "a posteriori" (ctest-à-dire résultant de l'ensemble des données dont on dispose) de la valeur O est V (x=O) = (V?2+V12+. e+V'h) - (V"1+V"2+..+V"k) tandis que la vraisemblance "a posteriori" de la valeur 1 est V(x=1) = (V"1+V"2+..+V"k) - (V'1+V'2+..+V'h) En pratique on ne retient comme vraisemblance que celles qui sont positives (P# 1/2), puisqu'on peut toujours se ramener à ce cas en inversant a valeur de 11 évaluation considérée s'il s'avère que la transmission comporte une probabilité d'erreur supérieure à 1/2. Dans ces condi@ions, on peut décide@ @@@@@@@@@er à une variable binaire aléatoire une valeur algébrique dont le signal caractérise sa valeur binaire par exemple le signe + pour la valeur 0 et le signe - pour la valeur 1 , et dont la valeur absolue est égale à la vraisemblance. L'évaluation a posteriori résultant de n évaluations indépendantes d'un même bit, de valeurs algébriques a1, a2.. an, est alors donnée par le signe de la somme algébrique a1 # a2 + ... + an et la vraisemblance de cette évaluation par la valeur absolue de cette somme. Par ailleurs, le décodeur suivant l'invention nécessite de déterminer la vraisemblance de la somme modulo 2 de plusieurs bits aléatoires. On posera maintenant f(x) = mx-1 où m est la base des m +1 logarithmes utilisés dans l'expression de la vraisemblance, f(x) variant entre O et 1 lorsque V varie de O à plus l'infini, et par f-I la fonction inverse de f, c'est-à-dire la fonction telle que Le calcul montre alors que la vraisemblance V1,2 de la somme M de deux variables aléatoires indépendantes de vraisemblances respectives V1 et V2 est et que par conséquent f(V1,2) = f(V1).f(V2) ce qui permet de calculer la vraisemblance de la somme (M) d'un nombre quelconque de variables aléatoire indépendantes. Le principe du décodeur suivant l'invention consiste à calculer les vraisemblances de chacune des répliques d'un mEme bit d'înior- mation, et à choisir pour ce bit la valeur de vraisemblance a posteriori positive, suivant ce qui a été indiqué plus haut. On remarquera eue l'intérêt de ce decodage est qu'il peut être réalisé par des dispositifs numériques dits couramment digitaux, @éalisant avec une certaine approximation les diverses opérations nécessaires sans qu'une limitation, même considérable, de la précision de ces opéra-tions modifie sensiblement les résultats, c'est-à-dire les valeurs corrigées finalement attribuées aux divers bits. Le schéma correspondant est donné sur la figure 5 ou l'on a représenté un décodeur de type pondéré à deux étages, dont seul le premier est représenté en détail, le second, représenté par le bloc 100 , lui étant identique. tes éléments du premier étage comprennent deux circuits, l'un, qui sera dit circuit des valeurs, l'autre, qui sera dit circuit des vraisemblances, alimentant un additionneur algébrique 60 respectivement sur ses deux groupes d'entrées 61 et 62 te circuit des valeurs est identique au décodeur de type majoritaire de la figure 3 avec cette exception que le dispositif à seuil 40 est supprimé , le rôle de ses cinq entrées était maintenant joùé par le groupe d'entrées 61 de l'additionneur algébrique 60. Le circuit des valeurs, dont les éléments correspondant à ceux de la figure 3 sont repérés par les mimes nombres, n'a donc pas besoin d'être décrit. A chaque bit d'entrée du circuit des valeurs correspond une vraisemblance. Celle-ci oeut par exemple etre fixe, ne tenant compte que de la probabilité générale d'erreur dans la liaison, pour la période de fonctionnement considéré. Ce peut être également une vraisemblance évaluée en fonction d'une probabilité d'erreur tenant compte de la qualité du signal reçu representant le bit d'entrée. Dans l'un ou l'autre cas, cette vraisemblance peut être quantifiée et représentée par un nombre de r bits en parallèle; on supposera par exemple r=4 . Pour clarifier le langage on emploiera le terme de chiffre pour qualifier les bits servant à représenter une vraisemblance en numeration binalre. lie circuit des vraisemblances qui va être décrit fonctionne en parallèle pour les divers cniffres representatifs d'une vraisem blanche. Afin de ne pas surcharger la figure, les entrées, sorties et liaisons multiples comportant des léments en parallèle respectivement affectés aux chiffres d'un même nombre sont representés pnr une sortie, une entrée ou une liaison unique, tracée en trait plus épais que les entrées, sorties ou liaisons simples. Cela étant, le circuit des vraisemblances est constitué par des éléments homologues de ceux du circuit des valeurs, mais non pas identiques à leurs homologues, et un élément du circuit des vraisemblances est repérez par un nombre supérieur de 200 au nombre repérant son -homologue du circuit des valeurs. On trouve donc dans le circuit des traisemblances deux entrées multiples 224 et 223 respective.;,ent affectées aux vraisemblances associées aux bits d'information et de parité d'entrée. L'entrée multiple 224 alimente un ensemble 225 de r registres en parallèle, chacun d'eux étant identique au registre 25. lie bloc est divisé en 10 cases numérotées comme le registre 25. Mais chaque case du dessin symbolise r étages de même rang des r registres, ensemble qui sera dit '1étage multiple" et la sortie reliée à chaque case est une sortie multiple constituée par les sorties des étages de même rang dans l'ensel."ble 225. lie circuit des vraisemblances comporte deux autres ensembles de r registres en parallèles 245 et 255 correspondant de la même manière aux registres 45 et 55 du circuit des valeurs. Chacun de ces trois ensembles de registres comporte une entrée d'avance reliée à l'entree 20 recevant les impulsions d'horloge. Aux quatre additionneurs modulo 2, 36 à 39, du circuit des valeurs correspondent quatre calculateurs 236 et 239 qui sont alimentés par les ensembles de registres 225, 245 et 255 de la même manière que les additionneurs 36 à 39 le sont par les registres 25, 45 et 55, mais avec ette différence que l'homologue d'une liaison simple du circuit des valeurs est une liaison multiple reliant une sortie multiple d'un ensemble de registres à une entrée multiple du calculateur. Chacun de ces calculateurs calcule, avec une approximation qui sera précisée plus loin, la vraisemblance de la replique fournie au même instant par l'additionneur du circuit des valeurs dont il constitue l'lément homologue, et les nombres de r chiffres traduisant les vraisemblances des repliques sont fournies à l'additionneur algébrique 60 sur le second groupe 62, de 5 entrées, les 5 entrées étant ici des entrées multiples. L'additionneur algébrique 60 est un additionneur digital classique effectuant la somme algébrique des 5 nombres dont les valeurs absolues lui sont fournies respectivement par ses 5 entrées multiples 62 , et dont les signe s lui sont fournis par les 5 entrées simples 61 un bit O correspondant au signe +, et un bit 1 au signe - comme indiqué précedemment. L'additionneur 60 fournit sur Sa sortie simple 71 la valeur éventuellement corrigée, du bit en examen, cette valeur étant 1 si le résultat de l'addition algébrique est négatif, et O si ce résultat est positif. il fournit d'autre part, simultanément sur sa sortie 72, la vraisemblance du bit qu'il fournit sur sa sortie 71 , cette vraisemblanoe étant, d'après ce ciui a été dit plus haut, la valeur absolue du résultat de l'addition algébrique. Ce dispositif se prête aisément à l'itération comme on l'a indiqué sur la figure 5 par un second étage 100 identique au décodeur qui vient d'être décrit, muni de ses entrées 24, 23, 224 et 223 respectivement reliées aux sorties 71, 123, 72 et 323 du premier étage de décodage, ltentrde 20 étant commune au: deux étages. On a également représenté les quatre sorties 71, 72, 123 et 323 du second étage de décodage, les deux dernières n'étant utilisées que si l'on veut adjoindre au décodeur un troisième étage de décodage Dans le cas contraire, la sortie 71 fournit les bits de sortie du décodeur, et sa sortie multiple 72 indique leurs vraisemblances respectives. lie registre 55 d'un étage de décodage peut être confondu avec l'étage 25 .de ltétag-e suivant, comme indiqué dans le cas d'un décodage de type majoritaire. Et de même l'ensemble de registres 255 d'un étage peut autre confondu avec l'ensemble de registres 225 du suivant. On remarquera qu'à l'exception des calculateurs 236 à 239 , identiques entre eux, les éléments du décodeur de la figure 5 sont tous des eléments classiques. On va -naintenalt indiquer des moyens pratiques de realiser ces calculateurs. On rappele@@ @@@t d'@t@rd que l@ @@@i@@mbl@n@e@ V1,2..,n de la somme (M) de n bits de vraisemblances respectives V1, V2, Vn est avec On peut conserver une precision suffisante en se restreignant aux valeurs entières des vraisemblances V à condition de choisir suffisamment faible la base m du logarithme utilisée dans l'expres- sion de V Lorsque P tend vers 0 , v tend vers logm 1 = - logm P P et P tend vers m V , le rapport entre deux probabilité d'erreurs correspondant à deux valeurs entières successives de V tendant donc vers @ . m Une realisation concrète du calculateur implique également de limiter à un maximum A les vraisemblances qui seront pratiquemment utilisées. On définira ma@ntenant une fonction g(V) comme la partie entière par défaut de : -mA/2 loge [f(V)] Le coefficient du logarithme néperien a eté choisi de telle sorte que le minimum de g(V) , atteint pour V = A soit égal à 1. On a alors d'où il resulte que g(V1,2) = g(V1) + g(V2) et par consequent que la somme modulo 2 d'un nombre quelconque P de termes de vraisemblances Vi respectives Vi (i=1,2 ...p) a une vraisemblance V1,2...p telle que g(V1,2....p) =#g(Vi) A tltre d'exemple pour m = 2, A = 15 , le tableau suivant donne les valeurs de V et g(V) ainsi que les valeurs de 215-V . il en resulte que g(V) peut être rendu avec une très bonne approximation par 215-V si la vraisemblance n'est pas trop faible. tableau V g(V) 215-V O - l'infini 1 18 000 16 384 2 8 369 8 192 3 4 118 4 096 4 2 051 2 048 5 1 024 1 024 6 512 512 7 256 256 8 128 128 9 64 64 10 32 32 11 16 16 12 8 8 13 4 4 14 2 2 15 1 1 Cela étant, sur la figure 6 ,- le calculateur 239 , par exemple, comporte quatre entrées multiples 81, 82, 83, 84 à 4 fils chacun recevant respectivement les nombres binaires représentatifs des vriisemblances Vn+g, Vn+6' Vn+4' et V'n+9 respectivement fournies par les étages 9, 6 et 4 du registre multiple 225 et l'étage 9 du registre 245.Les quatre fils de l'entrée multiple 81 sont reliés aux quatre entrées d'un "décodeur binaire-position" 91 à 15 sorties correspondant respectivement aux 15 val@urs entières 1 à 15 pouvant être prises par Vn+g, et fournissant un signal sur sa je sortie lorsque le nombre appliqué sur ses entrées est j . Les 15 sorties du decodeur 91 sont reliées aux 15 entrées d'un "codeur position-binaire" 101 à 16 sorties fournissant en numération binaire le nombre g(j) de la deuxième colonne du tableau précédent. Les autres entrées multiples du calculateur alimentent des circuits identiques comportant les décodeurs 92, 93, 94 et les codeurs 102, 103 et 104 . lies sorties multiples des quatres codeurs sont respectivement reliées aux entrées d'un additionneur binaire de quatre nombres 105 , l'additionneur fournissant la somme, G , des fonctions g des quatres vraisemblances d'entrée. En se reportant aux tableaux des valeurs de g(V) et compte tenu de ce que V ne peut varier qu'entre 1 et 15 , on voit que G pourra prendre des valeurs comprises entre 4 et 72 000. On de signera par Uk la valeur de g(V) , rznenee à sa valeur entière la plus proche, pour V = k + 1/2. (k = 1,2 ...15) et on attribuera à la réplique considérée la valeur V = ko si G est compris entre Uk -1 et Uko (ko# 2) et la valeur V = 1 si G est superieur à U1 @o@@ @o @@ h cet effet, les sorties de l'additionneur sont reliées a' un circuit de comparaison 106 comparant G à ces 13 valeurs de Uk et fournissant la vraisemblance correspondante sous forme d'un nombre vinaire de quatre digits. On remarquera que le schéma de la figure 6 est grandement simplifié si l'on adopte l'approximation g(V) = 215 V. Dans ce cas, chaque codeur "position-binaire" n'aura plus que 15 sorties (la valeur maximum de g > V) étant 214 où V = 1,2 ... 15) et commandera simplement l'apparition du chiffre e 1 sur sa (16-j)e sortie lorsque sa je entrée sera alimentée (j étant la valeur de la vraisemblance d'entrée). La somme fournie par l'additionneur 105 est au minimum de 4 et au maximum de 216. On pourra de même adopter pour les valeurs de seuil l'approximation Uk=3. 13-k pour k = 1,2 ...13. On constate alors que la comparlison de G à U1, U. .. .U13 se ramène à la détermination du poids 2 du chiffre 1 de plus fort poids dans le nombre representatif de G et de la détermination de la valeur D du chiffre de poids immediatement inferieur. Pour W égal ou superieur à 14 li vraisemblance de In réplique sera prise égale à 1. Pour W inferieur à 14 , la vraisemblance de la réplique sera prise égale à 15 - W - D. il est à souligner que, comme on l'a montré, le décodage à seuil basé sur l'utilisation des repiques peut être realisé dans un décodage avec une décision majoritaire, mais que son avantage essentiel est que, joint à l'utilisation de la fonction de vraisemblance, il permet une réalisation pratique d'un décodeur à décodage pondéré itéré. On remarquera que le nombre de repliques complexes utilise dans le decodeur à seuil pondéré qui vient d'être décrit était un nombre pair 2s et le nombre total de répliques un nombre impair. Mais il apparaîtra immédiatement que s'il s'agit là d'une condition impérative dans le cas d'un décodage à seuil majoritaire, cette condition disparatt totalement dans le cas d'un decodage à seuil ponderé. il apparaitra d'autre part que les bits de parité et les vraisemblances qui leur sont associées restent inchangés à travers les étages successifs du decodeur. Corme un bit de parité figure dans l'expression de chacune des repliques, il en resuite qu'a chaque étage, la vraisemblance des répliques est limitée superieurement par la vraisemblance initiale des bits de parité. fie fait, les con fisurations d'erreurs, heureuseinent rares, portant sur la majorité au moins des bits de parité présents dans l'expression des répliques associées à un même bit d'information produisent une décision erronée que l'itération est impuissante à rectifier. Cet inconvénient est évité dans une variante qui va maintenant Btre décrite. On remarquera d'abord que s'il existe q + (q au moins égal à 3) répliques associées à chaque bit d'information, une décision sur ce bit peut n'en utiliser qu'un nombre plus faible. Le principe de cette variante consiste à n'utiliser pour la décision que q - 1 des répliques associées au bit d'information en examen, les bits des deux répliques restantes, combinés autrement, permettant une décision ponderéeanalogue sur le bit de parité associé au bit d'information en examen, en enformant deux répliques indépendantes. Les deux répliques inutilisées pour la décision sur le bit d'information sont le bit d'information reçu lui-meme, soit b'n, et la réplique Rn,n n dont l'expression a déjà été donnée, soit Rn,n = b"n-3 + b"n-5 + b"n-9 + P'n (M) On vérifie aisément que Dn,n = b"n-3 + b"n-5 + b"n-9 + b'n (M) est une réplique du bit de parité Pn; p' n en est évidemment une autre. Les bits employés pour les former sont les mêmes que ceux des 2 répliques du bit d'information en examen inutilisées. Une ré-évaluation du bit de parité P'n s'obtient donc par addition des valeurs algébriques de P'n et de Le schéma du dispositif correspondant, représenté sur la figure 7, c- coule directement de ce principe. lies organes portant le même numero que sur la figure 5 sont identiques. Comme pour la figure 5, on a représenté un décodeur pondéré à deux étages, dont seul le premier est représenté en détail; le second, représenté par le bloc 101 , lui est identique Comme sur la figure 5, on distingue deux circuits l'un des valeurs, l'autre des vraisemblances. Le schéma de la figure 7 comporte deux additionneurs algébriques 160 et 260 remplacent l'additionneur 60 de la figure 5, ayant chacun deux groupes d'entrées 161 et 261 d'une part, 261 et 262 d'autre part, connectés respectivement au circuit des valeurs et au circuit des vraisemblances. L'additionneur 160 reçoit sur ses@ groupes d'entrées 161 et 162 les signaux des additionneurs modulo 2, 37, 38 et 39 alune part, des calculateurs 237, 238, et 2159 d'autre part, respectivement. Ces organes sont identiques à leurs homologues de la figure 5 et connectés de même. L'additionneur 260 reçoit sur ses deux groupes de deux entrées , 261 et 262 , les signaux emis respectivement par l'additionneur modulo 2, 136, et l'étage de rang O du registre 45 , et par le calculateur 336 et l'étage multiple de rang O de l'ensem- ble de registres 245. L'additionneur modulo 2, 136, et le calculateur 336 sont identiques à leurs homologues 36 et 236 de la figure 5, mais connectés comme on va maintenant l'indiquer (conformément au principe dejà énoncé) : les entrées de l'additionneur 136 sont connectées à étage O du registre 25 et aux étages de rang -3, -5, et -9 du registre 55; celles du calculateur 336 , à l'etage multiple de rang O de l'ensemble de registres 225 et aux étages multiples de rang -3, -5 et -9 de l'ensemble de registre 255. lies orties 71 et 72 de l'additionneur 160 , ainsi que les sorties 123 et 323 de l'additionneur 260 jouent le même rôle que les sorties portant le même num-ro dans la figure 5, et sont reliées de la même manière à l'etage suivant. On remorquera que, dans les decodeurs des figures 5 et 7 si les vraisemblances d@entree correspondent à une m8me probabilité générale d'erreur, l'élaboration des signaux d'entrée correspon darus se ramène à l'elaboration d'un signal digital fixe.Dans le cas contraire, en supposant que P est la probabilité d'erreur connue sous forme digitale, il est aisé de déterminer une fois pour toutes les valeurs discrètes PO, P1 ... PA-1 telles que V = j pour P compris entre P 1 et P. et V = A pour P J inférieur à On remarquera quTil peut arriver que l@additionneur 160 du décodeur de la figure 5 , et les additionneurs 160 et 260 du décodeur de la figure 7 fournissent un résultat nul.Ces additionneurs peuvent, par exemple être aisément agencés de manière à fournir alors, arbitrairement, le signal 0 sur la sortie des valeurs, et la vraisemblance quantifiée la plus faible utilisée (ctest-à-dire 1 dans les exemples -de réalisation décrits) sur la sortie des vraisemblances. Pour la lecture des revend cations, on précisera bien ce qui suit : Par "syndrome" associé à un bit d'information reçu, on entend une somme modulo 2 de bits reçus et éventuellement corrigés, incluant au moins un bit de parité et le bit d' informa- tion considéré. Deux ou plusieurs syndromes associés à un même bit d'information sont dits indépendants si; à l'exception du bit d'information considéré, aucun autre bit ne figure dans plus d'un de ces syndromes. REVENDICATIONS 1. Dispositif de décodage à seuil pour le décodage d'informations binaires transmises dans un code récurrent systématique comportant des bits d'information et de parité et permettant à la réception la formation, pour chaque bit d'information reçu, d'un nombre maximum q (q entier positif) de syndromes indépendants, caractérisé en ce que, le bit reçu correspondant à un bit d'information énis étant dit réplique simple de ce bit émis, ledit dispositif de décodage comporte un dispositif d'élaboration, pour chaque bit d'information, de q' (q' entier étant inférieur ou égal à q) autres répliques, qui seront dites répliques complexes, respectivement obtenues par la suppression, dans l'expression de q' syndromes associés au bit d'information considéré, de la réplique simple de ce bit d'information, et un organe de décision alimenté, pour chaque bit d'information reçu, par q répliques du bit transmis correspondant, q" étant au moins égal à 2. 2. Dispositif de décodage à seuil suivant la revendication 7, caractérisé en ce que les bits, figurant dans une réplique complexe d'un bit d'information donné, sont prélevés à la sortie de l'organe de décision s'ils ont été reçus avant la réplique simple dudit bit donné. 3. Dispositif de décodage à seuil suivant la revendication 2, dans lequel q est au moins égal à 2, pour un décodage de type majoritaire, caractérisé en ce que ledit organe de décision est alimenté par ladite réplique simple et un nombre pair non nul de répliques complexes et fournit comme bit de sortie pour chaque bit reçu, le bit O ou 1 présent en majorité dans lesdites" répliques du bit émis correspondant. 4. Dispositif de décodage à seuil suivant la revendication 1, pour un décodage de type pondéré, dans lequel à chaque bit reçu est associée une grandeur, dite vraisemblance, fonction de la probabilité d'erreur a priori P de ce bit, et définie par V = logm i-P , m étant un nombre positif, caractérisé en ce P que chaque vraisemblance est appliquée audit décodeur sous forme de signaux digitaux représentatifs d'une valeur quantifiée de V limitée inférieurement par une valeur non négative a et supérieurement par une valeur positive A, en ce que ledit dispositif de décodage comporte des dispositifs de calcul approché de la vraisemblance de chacune desdites répliques complexes, et en ce que ledit organe de décision effectue la somme algébrique des vraisemblances des q" répliques utilisées pour la décision sur chaque bit dlinformation reçu, chacune de ces vraisemblances étant affectée, dans cet organe de décision, du signe + ou du signe suivant la valeur binaire de la réplique correspondante, ledit organe de décision fournissant pour chaque bit d'information reçu la valeur binaire correspondant au signe de ladite somme algébrique. 5. Dispositif de décodage suivant la revendication 4, caractérisé en ce que ledit organe de décision fournit également, sous forme digitale, la valeur absolue de ladite somme algébrique, constituant la vraisemblance de sa valeur binaire de sortie. 6. Dispositif de décodage suivant la revendication 4, caractérisé en ce que, q étant au moins égal à 3, et celui des q syndromes associés à un bit dtinformation donné qui contient le bit de parité du rang le plus faible n'en incluant pas d'autre et étant désormais dit "dernier syndrome", les q" répliques fournies audit organe de décision pour chaque bit sont constituéespar les (q-l) répliques complexes obtenues à partir des (q-l) syndromes associés au bit d'information considéré autres que le dernier syndrome, et le bit reçu correspondant à un bit de parité émis étant dit réplique simple de ce bit de parité, ledit dispositif de décodage comporte un diSpOSltil a elaDOratiOn d'uns réplique complexe de chaque bit de parité, ladite réplique complexe étant obtenue par suppression de la réplique simple du bit de parité considéré dans l'expression du "dernier syndrome"contenant cette réplique simple, un dispositif de calcul approché de la vraisemblance de la réplique complexe de chaque bit de parité, et un second organe de décision opérant sur les deux répliques de chaque bit de parité de la même manière que le premier organe de décision opère sur les q" répliques de chaque bit d'information. 7. Dispositif de décodage suivant la revendication 6, caractérisé en ce que chaque organe décision fournit également sous forme digitale la valeur absolue de ladite somme algébrique, constituant la vraisemblance de sa valeur binaire de sortie. 8. Dispositif de décodage itéré, caractérisé en ce qu'il comporte en série n(n > 1) dispositifs de décodage suivant la revendication 5 dits ci-après dispositifs de décodage simples, le (p + 1)e dispositif de décodage simple admettant, comme bits dtinformation d'entrée et comme vraisemblances y associées, les valeurs binaires et les vraisemblances y associées fournies par l'organe de décision du pe dispositif de décodage simple, et comme bitte de parité d'entrée et comme vraisemblances y associées les mêmes bits de vraisemblances, convenablement retardés, que le pe dispositif de décodage simple. 9. Dispositif de décodage itéré, caractérisé en ce qu'il comporte en série n(n > i) dispositifs de décodage suivant la revendication 7, dits ci-après dispositifs de décodage simplex le (p + 1)e dispositif de décodage simple admettant comme bits d'information d'entrée et comme vraisemblances y associées les valeurs binaires et les vraisemblances y associées fournies par le premier organe de décision du pe dispositif de décodage simple, et comme bits de parité d'entrée et comme vraisemblances y associées les valeurs binaires et les vraisemblances y associées fournies par le second organe de décision du pe dispositif de décodage. 10. Dispositif de décodage suivant l'une des revendications 4 à 9, caractérisé en ce que la vraisemblance dont lesdits dispositifs de calcul app@@ché donnent une valeur approchée est 1-P V = log2 et en ce que les valeurs quantifiées de V sont entières.