Brevet FR2195127A1 — publié le 19740301

L'invention concerne un égaliseur permettant d'adapter automatiquement un canal destiné à transmettre une succession de signaux de données dont l'amplitude varie par niveaux, canal qui délivre à sa borne de sortie, à un instant donné, un signal de sortie formé par la superposition de différents signaux de données dont l'amplitude de chacun est modifiée par différentes composantes de la réponse impulsionnelle du canal, égaliseur muni d'un dispositif à seuils destiné à fournir sur la borne de sortie de ltégaliseur des signaux restitués représentant les signaux de données, égaliseur muni d'une partie récursive dont l'entrée est connectée à la borne de sortie de lXégaliseur et qui est conçue pour fournir la somme des signaux restitués antérieurement multipliés chacun séparément par les coefficients de la partie récursive, égaliseur muni d'une partie transversale dont l'entrée est connectée à la sortie du canal et qui est conçue pour fournir à la borne de sortie de la partie transversale un signal formé par la somme des différents signaux successifs de sortie de canal multipliés chacun séparément par les coefficients de la partie transversale, égaliseur muni d'un dispositif de soustraction dont les entrées sont réunies respectivement aux bornes de sortie de la partie transversale et de la partie récursive et dont la sortie est connectée à l'entrée du dispositif à seuils, égaliseur muni d1un dispositif d'ajustement de la valeur des coefficierts des parties transversale et récursive dont les entrées sont reliées respectivement à entrée et à la sortie du dispositif à seuils et qui est conçu pour rendre minimale une fonction de la différence des signaux présents à ses entrées. Les égaliseurs de ce genre sont décrits, par exemple, dans un article intitulé : "An adapti.ve Decision Feedback Equalizer" paru dans la revue "IEEE Transactions on communications Technology", Vol. COM-19 nO 3, au mois de Juin 1971 et aussi dans le brevet fran çais nO 1 596 802. Ces égaliseurs sont principalement destinés à égaliser dB liaisons par cibles dont la réponse impulsionnelle est relativement stable dans le temps. Ces égaliseurs risquent de ne pas convenir lorsque la réponse impulsionnelle varie beaucoup et surtout lorsque la valeur maximale de cette réponse se déplace dans le temps. Les liaisons par voie radioélectrique effectuées en profitant de la réflexion des ondes électromagnétiques sur la couche de l'ionosphère présentent notamment des réponses impulsionnelles ex triment variables. L'objet de l'invention est de fournir un égaliseur apte à adapter un canal de transmission dont la réponse impulsionnelle est variable ; pour cela,l'égaliseur est remarquable en ce que la partie transversale a une longueur telle que le signal de donnée représenté par le signal restitué soit présent dans la partie transversale avec toutes les composantes significatives de la réponse impulsionnelle du canal. L'idée de l'invention est d'effectuer une opération sur la réponse impulsionnelle du canal pour qu'elle soit entièrement et dans de bonnes conditions, égalisable par la partie récursive cette opération consiste à obtenir une réponse impulsionnelle modifiée constituée d'un premier échantillon suivi d'autres échantillons dont l'amplitude est égale ou inférieure à celle du premier échantillon cette réponse impulsionnelle modifiée est obtenue gracie à la partie transversale de l'égaliseur ; à cet effet, la partie transversale est allongée pour pouvoir contenir la donnée qui doit titre restituée, affectée parles composantes de la réponse impulsionnelle du canal. La description suivante en regard des dessins annexés, le tout donné à titre d'exemple non limitatif fera bien comprendre comment l'invention peut titre réalisée. La figure 1 montre un égaliseur conforme à l'inven- tion. La figure 2 montre l'allure d'une réponse impulsionnelle. La figure 3 montre un égaliseur du type numérique. La figure 4 montre l'allure d'une autre réponse impulsionnelle. La figure 5 montre une variante de l'égaliseur montré à la figure 3. A la figure 1, le signal de sortie du canal est présent à la borne 1 ; dans exemple décrit, ce signal est converti en une forme numérique par un convertisseur analogique digital 2 ; ce convertisseur fournit des nombres à la fréquence des données émises à un registre à décalage 3 dont l'entrée est connectée à la sortie du convertisseur 2 ; ce registre contient N + 1 nombres Y (j + N) à y j (j est un nombre entier) selon les positions respectives référenciées par T à T , le sens du décalage est indiqué par la flè N O che ; un registre 4 contient N + 1 nombres : c -N à c0 rangés respec tivement selon les positions CN à C N + 1 multiplicateurs réfé 0 renciés indistinctement par la meme lettre M permettent chacun d'ef- fectuer le produit d'un nombre délivré par le convertisseur 2 et emmagasiné dans le registre 3 avec un coefficient contenu dans le registre 4 ainsi, par exemple à la sortie d'un multiplicateur, on a le résultat donné par le produit du nombre présent à la position To dans le registre à décalage 3 avec le nombre présent à la position C0 du registre 4 ; les N + 1 résultats ainsi obtenus sont additionnés par l'additionneur 5. L'ensemble des éléments 3, 4 et 5 et les multiplicateurs M associés constituent la partie transversale. Par ailleurs, l'égaliseur est muni d'un dispositif à seuils 6 qui fournit à la borne de sortie 7 les données restituées; L données antérieures à celle qui est présente à la borne 7 sont emmagasinées dans un deuxième registre à décalage 8 selon L positions référenciées par R1 à E ; un registre 9 contient L nombres à à PL qui sont les coefficients de la partie récursive et qui sont rangés selon les positions P1 à PL ; L autres multiplicateurs M sont prévus pour faire le produit des nombres contenus dans les registres 8 et 9 ; ainsi un multiplicateur M donnera un nombre qui sera le produit du nombre se trouvant à la position R1 du registre 8 avec le nombre se trouvant à la position P1 du registre 9 ; un deuxième additionneur 10 délivre sur sa sortie la somme des résultats donnés par les L multiplicateurs M ; les éléments 8, 9 et 10 ainsi que les multiplicateurs associés constituent la partie récursive. Aux nombres fournis par l'additionneur 5, on soustratt par le dispositif de soustraction 11 les nombres fournis par l'additionneur 10 ; le résultat de cette soustraction est traité par le dispositif à seuils qui décide la valeur à affecter au nombre qui lui est appliqué. Un dispositif 12 d'ajustement de la valeur des coefficients des parties transversale et récursive détermine les modifications à apporter aux valeurs des nombres contenus dans les registres 4 et 9. La figure 2 montre l'allure d'une réponse impulsionnelle d'un canal (courbe en pointillé) ; il est d'usage de prendre l'ori- gine des temps lorsque la réponse impulsionnelle atteint sa valeur maximale ; comme le signal présent à la sortie du canal est échantillonné à la fréquence 1, on considère seulement l'amplitude de la T réponse impulsionnelle aux nstants qT où q est un nombre entier né gaÈif, positif ou nul. Pour plus de généralité on admet que la réponse impulsionneil s'étend de -nT à mT (n et m étant des nombres entiers positifs) alors nue sur la figure 2, cette réponse s'étend environ de rn 4 T à chacun de ces instants d'échantillonnage correspondant une composante de la réponse impulsionnelle ; sur la figure 2 on a H(-1), H (0) .. ; (+4) ; la réponse impulsionnelle du canal s' étendant sur plusie@@s périodes d'échantillonnage chaque donnée émise va s@@tendre aus@i sur plusieurs périodes d'échantillonnage, à un instant donné a la a sorti- du canal, on a la superposition de différentes données Dj. alors que celles-ci avaient été émises successivement. Ainsi à la position @ @ a a un nombre qui représente à la position TN-1 on a et ainsi de suite, finalement à la position To : Dans ces différentes expressions Dj+q représente les données ; lorsque q = o la donnée est disponible à la borne de sortie 7, pour q o les données volt titre fournies. Le tableau I montre comment les différents nombres sont implanté dans le registre 3. Le tableau Il montre l'implantation dans le registre 8 on sait que dans les égaliseurs de ce genre la connaissance des Dj+q pour q négatif va servir à soustraire en partie la contribution due à ces données, aux nombres contenus dans le registre 3, et pour cela il faut choisir judicieusement les coefficients de la partie récursive ; ainsi par exemple pour réauire 11 interférence due à Dj-1 on ajuste le nombre p1 pour qu'il prenne la valeur H (+1) 0o + H (2) c1 + H (3) @-2 + les interférences dues à D où q positif sont réduites par le j+q choix des valeurs c0 à c N. L'égaliseur connu qui vient d'tre décrit ne peut convenir à un canal dont la réponse impulsionnelle est variable. En effet la donnée Dj qui doit titre délivrée est présente dans I'égaliseur et plus précisément dans la partie transverse, multipliée par les composantes suivantes de la réponse impulsionnelle du canal H(o), H(1) ... H(m) ctest-à-dire les composantes postérieures à la composante maximale. Si par suite d'une fluctuation importante du milieu de propagation, les composantes H(o), H(1) ... H(m) deviennent très faibles par rapport, par exemple, à la composante H(-l) ; la donnée Dj est alors mal représentée et il y a de grandes chances pour que la valeur à la sortie du dispositif à seuils soit fausse. Conformément à l'invention la partie transversale est allongée, on a ajouté M positions référenciées T-1 à T M au registre 3 de même on a prévu M coefficients su@@lémentaires c1 à c M contenus dans les positions supplémentaires C1 à CM du registre 4 ; les coefficients c -N à cM ont des valeurs telles que la réponse impulsionnelle est transformée pour pouvoir être égalisée correctement par la partie récursive ; le tableau III montre l'implantation des nombres dans ces nouvelles positions du registre 3 ; les coefficients contenus dans le registre 9 seront modifiés en tenant compte des données multipliées par des composantes supplémentaires de la réponse impulsionnelle, les coefficients c N à cM réduiront les interférences dues aux données Dj+q pour lesquelles q > o. Le tableau III et le tableau I montrent bien que la donnée Dj est présente dans l'égaliseur avec toutes les composantes significatives de la réponse impulsionnelle du canal ; c'est-à-dire avec toutes les composantes susceptibles d'avoir au cours du temps une amplitude importante par rapport aux autres. Bien que la description suivante ait été faite pour un égaliseur du type numérique, il est bien évident que l'égaliseur peut être réalisé d'une manière analogique ; notamment, les registres à décalage 3 et 8 peuvent être remplacés par des lignes à retard et ensemble multiplicateurs et registres 4 et 9 par des atténuateurs. L'invention donne un exemple avantageux de réalisation d'un égaliseur conforme à l'invention et montré à la figure 3. Tableau I Position Expression du nombre contenu TN Dj+N+n H(-n) + ... + Dj+N+1 H(-1) + Dj+N H(o) + Dj+N-1 H(1)+ ... + Dj+N-m H(m) Tl Dj+1+N H(-n) + ... + Dj+2 H(-1) + Dj+1 H(o) + Dj H(1) + ... + Dj+1-m H(m) To Dj+n H(-n) + ... + Dj+1 H(-1) + Dj H(o) + Dj-1 H(1) + ... + Dj-m H(m) Tableau II R1 Dj-1 R2 Dj-2 RL Dj-L Tableau III T-1 Dj-1+n H(-n) + ... + Dj H(-1) + Dj+1 H(o) + ... + Dj-1-m H(m) T2 ... + Dj H(-2) + Dj-1 H(-1) + ... T-M Dj-M+n H(-n) + ... Dj-M-m H(m) Dans cet exemple de réalisatic. les données D ont pour va J leur soit + 1, soit -1, le signal analogique reçu à la borne 20 est converti par le convertisseur analogique digital 21 en un nombre de 11 bits dont un indique la polarité du signal et le signe du nombre le représentant ; un commutateur G1 à deux positions H et L permet, lorsqu'il est en position L que le nombre fourni par le convertisseur 21 puisse titre emmagasiné par le registre à décalage 22 ; ce registre contient 16 de ces nombres à onze bits les sorties de ce registre 22 sont connectées d'une part aux bornes d'accès d'un commutateur G2 à deux positions (H et L) et d'autre part aux bornes d'accès d'un commutateur G1 ; lorsque le commutateur G2 est en position H les sorties du registre 22 sont pratiquement réunies à l'en- trée du multiplicateur 23. Un autre registre à décalage 24 contient 16 nombres de 11 bits chacun dont un indique le signe de ceux-ci ; les sorties de ce registre sont connectées d'une part à un commutateur G3 à deux positions et d'autre part à un commutateur G4 à 3 positions (H,M,L) lorsque le commutateur G4 est en position H la sortie du registre q à décalage 24 est réunie à la deuxième entrée du multiplicateur 23 la sortie du multiplicateur 23 est réunie à un additionneur 25 par l'intermédiaire d'un commutateur G5 à deux positions en position H; la sortie de cet additionneur est reliée à une mémoire tampon 26 dont la sortie est reliée à la deuxième entrée de l'additionneur 25 par l'intermédiaire d'un commutateur G6 à 3 positions en position w A la sortie de la mémoire tampon 26 le fil qui véhicule le signal représentant le signe du nombre emmagasiné en mémoire est relié à l'entrée d'un registre à décalage 27 par l'intermédiaire d'une porte G7, d'un commutateur G8 en position H, d'une mémoire 28 et d'un commutateur G9 en position L ; ce registre à décalage 27 contient 8 valeurs de signe représenté par un seul bit, la sortie de ce registre à décalage est reliée d'une part à l'entrée du multiplicateur 23 par l'intermédiaire dtun commutateur G10 en position L et du commutateur G2 en position L et d'autre par à un multiplicateur 29 inverseur de signe. Un registre à décalage 30 contenant 8 nombres de 11 bits a sa sortie reliée à la deuxième entrée du multiplicateur 23 et aussi aux bornes d'accès d'un commutateur Gll. Afin de modifier la valeur des coefficients contenus dans les registres à décalage 24 et 30, l'égaliseur est muni d'une mémoire 31 connectée aussi à la sortie de l'additionneur 25 ; la sortie de cette mémoire est com @tée à un multiplicateur 32 qui au nom bre appliqué à son entrée fait correspondr@ un nombre égal au pro d@it de ce dernier multiplié par une co@@tante fixe # ; la sortie de ce m@ltiplicateur est reliée d'une part à un commutateur G12 e" d'autre part à un multiplicateur 33 qui change le signe du nombre qui lui est appliqué ; un deuxième multiplicateur 34 change le signe du nombre emmagasiné dans la mémoire 28 ; la sortie de ce multiplieateur est reliée à l'additionneur 25 par l'intermédiaire du commutateur G5 @n position L. 'égaliseur @om@@rte une borne de sortie 35 connectée à la sortie de la por@ G7 t une morne pour initialisation 36 connectée à une des bornes d'accès du commutateur G8. Avant d'expliquer de fon@tionnement de ce filtre on admet que les nombres contenus dans 1 eg s tré 22 se répartissent selon les tableaux I et III et dans lesquel@ @ N = 7 et M = 8 alors que dans le registre 27 se trouve la répartation des nombres indiqués par le tableau II et dans lequel L = 8. ans une première phase de fonctionnement les commutateurs G1, G2, G3, G4, G5 et G6 son@ en position H ; les nombres qui sont aux extremités des registres @@ t 24 sont multipliés par le multiplicateur 23 le résultat @@@@ette opération est ajouté au contenu de la mémoire 26 qui au Qeo:: de cette phase a été mise à zéro le résultat de cette opérati@@ est mis alors dans cette mémoire 26 ; par les comm@@des d'horl@@@, non représentées, les registres 22 et 21;; vont lors dccaléa d'un@ @anière synchrone de façon que tous les nombres se tr@uvent aux extrémités des registres pour être multipliés @ on remarque que grâce aux commutateurs G1 et G ces nombres ne sont pas perdus et après une série de 16 décalages on sera dans la situation identique à celle du début de cette phase de fonctionnement ; à craque décalage le nombre contenu dans la mémoire 26 s'accroît du @rod@@@ des deux nombres présents aux extrémités des registres 22 et 24.A la fin de cette phase le contenu de la mémoire 26 est donné par l'expression suivante @ = + @ où yi est le nombre contenu à la iième position T-i dans le registre 22 au début de la première phase et ci est le nombre contenu dans le registre 249 Dans une deuxième phase de fonctionnement le commutateur G2 est dans la position L, le commutateur G4 en position M et les commutateurs O9, G10 et Gll en position H. Les nombres changés de signe et contenus dans le registre 27 vont se trouver multipliés par les nombres contenus dans le registre 30, le résultat de cette opération faite par le multiplicateur 23 va staJouter au contenu de la mémoire 26 contenant le nombre indiqué à la fin de la première phase ; par une commande d'horloge (non représentée) les registres 27 et 30 vont titre décalés 8 fois de façon à contenir dans les mimes positions les nombres qui s'y trouvaient initialement ; le nombre contenu dans la mémoire 26 a pour expression à la fin de cette deuxième phase où Pi sont les nombres contenus dans le registre 30. Ces deux phases correspondent à l'opération de filtrage de l'égaliseur ; dans cet égaliseur l'opération effectuée par le dispositif à seuils6 à la figure 1 est faite avantageusement en examinant le signe du nombre contenu dans la mémoire 26. Dans une troisième phases le signal représentant ce signe est délivré lorsque la porte G7 est ouverte, à la borne de sortie 35 ; le bit représentant le signal de sortie est emmagasiné dans la mémoire 28 par l'intermédiaire du commutateur G8 en position H. Pour une quatrième phase G6 est toujours en position H alors que G5 est en position L. L'additionneur 25 va donc retrancher du contenu de la mémoire 26 (contenu qui est celui indiqué en fin de la deuxième phase) la valeur de la donnée restituée ; l'additionneur 25 donne alors lter- reur et cette erreur est emmagasinée dans la mémoire 31. La cinquième phase de fonctionnement va consister à ajuster la valeur des nombres contenus dans le registre 24 ; pour cette opération, l'algorithme utilisé est celui du gradientrendant minimale l'erreur quadratique et dont la justification est indiquée dans l'article intitulé : "An adaptive Receiver for Digital Signaling through Channels with Intersymbol Interference" paru dans la revue '11.E.E.E. Transactions on Information Theory, Vol. IT-iS, nO 5, au mois de juillet 1969 ; pour avoir un fonctionnement correct lors de cette phase il faut que les données successives aient un caractère aléatoire, ce qui est réalisable par des moyens connus. Les commutateurs G1, G2 > G5 sont mis en position H, les com mutateurs G3, G4 et G12 en position tJ et le vommutateur G en posi @@@@@@@@@ @3, @4 @@ @12 @@ p@@@@@@@@ @ @@ @@ @@@@@@@@@@ @6 en position M. Le multiplicateur 23 multiplie un nombre contenu dans le re- gistre 22 par un nombre qui est le produit changé de signe par le multiplicateur 33 de l'erreur contenue dans la mémoire 31 *ar le nombre fixe d (égal dans cet exemple à 1/128) ; le produit par le nombre # est effectué par le multiplicateur 32 ; le résultat donné par le multiplicateur 23 va titre ajouté grâce à l'additionneur 25 au nombre contenu dans le registre 24 , cette opération est effectuée 16 fois de telle sorte qu'à la fin de cette cinquième phase, le registre 22 contient les mêmes nombres qu'au début de la première phase alors que les nombres présents dans le registre 24 ont été modifies selon la-formule c'i = ci - (#. e. yi) c'i est le nouveau nombre occupant la iième position dans le registre 24 à la fin de cette phase, e étant le nombre présent dans la mémoire 31 correspondant à la valeur de l'erreur. La sixième phase va consister à modifier les nombres contenus dans le registre 30, les commutateurs Gg et G12 sont dans la position H, les communtateurs G2, G4, G6, G10 et G11 sont en position L. Le multiplicateur 23 effectue le produit d'un nombre contenu à ltextrémité du registre 27 par un nombre non changé de signe représentant le produit de l'erreur par le nombre # ; ce dernier résultat donné par le multiplicateur 23 est ajouté par l'additionneur 25 au nombre situé à l'extrémité du registre 30. Cette opération est effectuée 8 fois de sorte qu'à la fin de cette cinquième phase le registre 27 contient à la même place les mêmes nombres qu' au début de la première phase, alors que les mêmes nombres pi contenus dans le registre 30 ont été modifies. i = pi + (#. e. Di-i) Pli est le nouveau nombre occupant la ième position dans le registre 30. La septième et dernière phase de fonctionnement consiste à introduire un nouvel échantillon du signal reçu à la borne 20, pour cela le commutateur G1 est en position L, une commande d'horloge sur le registre 22 permet que le nombre représentant le nouvel échantillon soit emmagasiné à l'extrémité gauche du registre alors que le nombre contenu à l'extrémité droite se trouve éliminé de même le contenu de la mémoire 28 est introduit à l'extrémité gauche du registre 27 par une commande d'horloge non représentée, pour cela le commutateur Gg est en position L, la mémoire 26 est mise à zéro et alors recommence la première phase de fonctionnement. Avant toute opération d'égalisation il est nécessaire de faire subir à l'égaliseur une phase d'initialisation. Du caté de ltémetteur, on envoie une séquence connue de données, cette séquence est fournie par un générateur de code pseudo aléatoire, du ceté récepteur, on a aussi un générateur local émettant la meme séquence ; la séquence reçue et la séquence émise sont comparées en effectuant le produit d'intercorrélation ; on rend ce produit maximum en retardant pas à pas le signal du générateur local d'un retard égal pour chaque pas à T. Les séquences sont choisies de telle manière que lorsque le maximum est obtenu, le générateur local est synchronisé avec la séquence reçue dont chaque donnée successive est multipliée par la composante la plus forte de la réponse impulsionnelle. Le signal de sortie du canal est alors appliqué à la borne 20 et la sortie du générateur local à la borne d'initialisation 36 par l'intermédiaire d'un dispositif de retard, le commutateur G8 étant en position L. Si on admet que la composante H(o) est la plus forte lors de la phase d'initialisation et que c'est sur cette composante que l'on a pu synchroniser le générateur local, il faudra que le dispositif de retard précité apporte un retard égal à (N+1)T ou pour cet exemple décrit 8T. Cette phase d'initialisation durera le temps nécessaire pour que les coefficients des parties transversales et récursives aient atteint des valeurs correctes. Pour mieux illustrer le fonctionnement de l'égaliseur conforme à l'invention et montrer ses avantages par rapport à un égaliseur comportant le mtme nombre de positions dans ses parties transversales et récursives, on donne l'exemple suivant On suppose tout d'abord que la réponse impulsionnelle est celle dont l'allure est montrée à la figure 2. Pour un égaliseur connu la donnée Dj est présente à l'extré- mité droite du registre, multipliée par la composante H(o), alors que cette donnée DJ, multipliée par H(o) est présente dans une position qui peut titre par exemple la troisième avant l'extrémité pour ltégaliseur conforme à l'invention. Dans ce cas les deux égaliseurs auront des performances comparables. Mais si le milieu que propagation subit une perturbation la réponse impulsionnelle change et peut avoir une allure représentée à la figure 4 ; à titre indicatif, on donne la valeur normalisée (c'est-à-dire comprise entre -1 et +1) des différentes composantes. H(-2) = 0,4 ; H(-1) = 0,8 ; H(o) = - 0,74 ; H(1) = 0,3 ; H(2) = 0,9 H(3) = O et H(4) = 0,2. Dans l'égaliseur connu la donnée Dj n'est alors présente que par les composantes H(o), H(1) ... H (4) ; la valeur quadratique moyenne de l'erreur définie ci-dessusest égale à 0,0269. Dans l'éga'lseur ccinforme à l'invention cette valeur est 0,0001. c'est-à-dire que dans l'égaliseur conforme à l'invention la donnée est restituée av beaucoup plus de certitude que dans l'éga- liseur connu. Ces résultats sont donnés @@ @@@'prs qu'aux signaux de données on avait superposé un bruit blanc obéissa@t à la loi de Gauss et caractérisé par un écart type de 10-2. La figure 5 montre une variante de l'égaliseur conforme à l'invention du type numérique ; les éléments communs à ceux de la figure 3 portent les mêmes référonces. Cet égaliseur est destiné à un canal de transmission de @onnées "à quatre niveaux" qui sont déterminées par la phase d'une onde porteuse (modulation P.S.K.). Du côté réception cette onde porteuse est démodulée par un détecteur du type cohérent qui délivre sur ses deux sorties des signaux représentant en amplitude la phase de la porteuse reçue selon deux composantes de celle-ci déphasées à 90 . Il est d'usage de représenter en notation complexe l'ensemble des signaux présents sur les sorties du détecteur ; les données Dj s'écrivent alors dans cet exemple décrit par l'une des formes suivantes 1 + åss 1 - j, -1 + j, -l -j. En plus de la borne d'entrée 20, l'égaliseur est muni d'une borne 20' ; ces deux bornes 20 et 20' sont reliées respectivement par l'intermédiaire de deux convertisseurs (non représentés) aux deux sorties du détecteur "cohérent" de façon que sur la borne 20 les nombres présents correspondent à la partie réelle du signal re çu alors que sur la borne 20' sont présents les nombres correspondant à la partie imaginaire. Par suite de la présence de ces signaux de forme complexe l'égaliseur est muni de registres à décalage 22', 24', 27' et 30' destinés à emmagasiner respectivement les parties imaginaires des échantillons reçus, des coefficients ae la partie transversale, des données et des coefficients de la partie récursive. On trouvera une borne de sortie supplémentaire 35' pour la partie imaginaire de la donnée, de mtme pour l'initialisation une borne 36' est prévue pour la partie imaginaire. Une mémoire 28' emmagasine la partie imaginaire de la donnée restituée, et une mémoire 31' la partie imaginaire de l'erreur. Les phases de fonctionnement de cet égaliseur sont les suivantes Dans une première phase, les commutateurs G50 et G51, G52 et G53 doivent titre en position H, les commutateurs G5X, G55, G56, G57, G58 en position L, en agissant sur les commandes de décalage (non représentées) des registres 22 et 24, d'une manière identique à celle qui a-été expliquée pour le fonctionnement de 1'égaliseur montré à la figure 3, le contenu de la mémoire tampon 26 contient à la fin de cette première phase un nombre représentant la quantité le symbole R(...) signifiant que c'est la partie réelle des nombres que l'on considère. Dans une deuxième phase le commutateur G est en position 51A M, G54 en N. les commutateurs G59 et G60 doivent ttre en position H ainsi que G55, les autres commutateurs restent à leur position indiquée lors de la première phase ; dans cette phase le résultat du multiplicateur 23 est changé de signe par l'élément 50, au contenu de la mémoire acquis lors de la première phase, va s'ajouter algébriquement la valeur : I() signifiant que l'on considère la partie imaginaire de la quantité définie dans la parenthèse. Dans une troisième phase le commutateur G51 est en position N le commutateur G54 en position M, les commutateurs G61 et G62 étant en position H, le contenu de la mémoire tampon staccrott de la quantité Dans une quatrième phase, les commuJ eurs G5., et G55 sont en position L, les commutateurs G54, G33 et G64 en position H, le contenu de la mémoire tampon est alors Dans une cinquième phase le fil représentant le signe du nombre qui vient d'etre emmagasiné dans la mémoire tampon, est connecté, par l'intermédiaire du commutateur G65 en position L, à la mémoire 28 pour contenir la valeur de la partie réelle de la donnée restituée Dj. A la sortie de cette mémoire on trouve la valeur complémentaire de cette donnée qui par l'intermédiaire du commutateur G66 en position L et du commutateur G58 en position M va astre ajoutée par l'additionneur 25 au contenu de la mémoire tampon 26 défini à la fin de la troisième phase, le résultat est mis dans la mémoire 51 qui contient de ce fait la partie réelle de l'erreur. Les sixième, septième, huitième et neuvième phases sont relatives aux parties imaginaires des différents nombres ; en faisant varier d'une manière évidente, notamment les positions des commutateurs G51, G54 et G55, on a à la fin de la neuvième phase la valeur suivante contenue dans la mémoire tampon 26 (étant entendu que celle-ci a été mise à zéro en début de la sixième phase) Dans la dixième phase, le bit qui représente le signe du contenu de la mémoire tampon 26 va titre mis dans la mémoire 28' ; le commutateur G66 étant en position H, la valeur de la partie imaginaire de l'erreur est mise en mémoire dans l'élément 31'. La onzième phase de fonctionnement va consister à modifier la partie réelle des coefficients de la partie transversale ; pour cela les commutateurs G51 > 55' 56' G57 et G68 sont enposition H, alors que les commutateurs G52, G53 et G58 sont en L L'échantillon en bout du registre 22 va être multip@ié par l'erreur mise en mémoire dans la mémoire 31, le résultat multiplié par # par le multiplicateur 32 va se trouver dans la mémoire tampon 26 mise préalablement à zéro ; le contenu de ladite mémoire est alors - ss . R (e) .R puis le commutateur G51 est mis en position M et G68 en L pour que la mémoire tampon contiennent finalement - #. [R (e) . R (yi) + I (e). I cette quantité va titre ajoutée au coefficient en bout du registre à décalage 24 de telle manière que la valeur du nouveau coefficient R (c'i) soit égale à R (ci) - # . [R (e) . R (yi) + I (e) . I (yi)] pour cela, les commutateurs G58, G69 sont en position H et G52 en position L ; le processus indiqué ci-dessus va titre effectué 16 fois de façon que tous les coefficients soient modifiés selon les formules citées. La douxième phase va consister à modifier la partie imaginaire des coefficients selon la formule I (c'1) = I (ci) + . I(y1) . R (e) - I (e) . R La treizième phase est relative aux parties réelles des coefficients de la partie récursive de ltégaliseur. R (p'i) = R (pi) + # . [R (e) . R (Dj-i) + I (e) . I(Dj-i)] La quatorzième phase est relative aux parties imaginaires de ces coefficients (P i) I(Pi) - ss , R(Djj) . I(e) - R(e) . I(Dj-i)] Dans une quinzième phase on introduit un nouvel échantillon dans les registres 22 et 22' on peut aussi à ce moment considérer l'état des bornes 35 et 35' pour fournir à l'utilisation la donnée restituée et l'introduire dans les registres 27 et 27', par termédiaire des commutateurs G61 et G63 en position L. On recommence ensuite avec la première phase de fonctionnement et ainsi de suite. Pour cet égaliseur, il faut aussi procéder à la phase d'initialisation, pour cela les commutateurs G65 et G67 sont mis en position H et les données fournies par le générateur local sont appliquées aux bornes 36 et 36'. I1 est intéressant de remarquer qu'un tel égaliseur permet de restituer des données à deux niveaux (-1 et +1) dans d'excellen @es @ corditions, il est avantageux lorsqu'on a affaire avec une modu- lation de phase de porteuse (PSK) d'utiliser un détecteur du type cohérent délivrant sur les deux bornes 20 et 20' des signaux complexes. Ce dernier égaliseur peut avoir une structure identique à celle montrée à la figure 5 mais la mémoire 28' et le registre 27' sera@ent superflus @ les formules données précédemment sont vala bles mais dans ce cas I (Dj) = 0. REvENDICATIONS 1 - Egaliseur permettant d'adapter automatiquement un canal destiné à transmettre une succession de signaux de données dont î'am- plitude varie par niveaux, canal qui délivre à sa sortie, à un instant donné, un signal de sortie formé par la superposition de différents signaux de données dont l'amplitude de chacun est modifiée par différentes composantes de la réponse impulsionnelle du canal, égaliseur muni d'un dispositif à seuils destiné à fournir sur la borne de sortie de ltégaliseur des signaux restitués représentant les signaux de données, égaliseur muni d'une partie récursive dont entrée est connectée à la borne de sortie de ltégaliseur et qui est conçue pour fournir sur la borne de sortie de la partie récursive un signal formé par la somme des signaux restitués antérieurement multipliés chacun séparément par les coefficients de la partie récursive, égaliseur muni d'une partie transversale dont l'entrée est connectée à la sortie du canal et qui est conçue pour fournir la somme des différents signaux successifs de sortie de canal multipliés chacun séparément par les coefficients de la partie transversale, égaliseur muni d'un dispositif de soustraction dont les entrées sont réunies respectivement aux bornes de sortie de la partie transversale et de la partie récursive et dont la sortie est connectée à l'entrée du dispositif à seuils, égaliseur muni d'un dispositif d'ajustement de la valeur des coefficients des parties transversales et récursives dont les entrées sont reliées respectivement à l'entrée et à la sortie du dispositif à seuils et qui est conçu pour rendre minimale une fonction de la différence des signaux présents à ses entrées, égaliseur caractérisé en ce que la partie transversale a une longueur telle que le signal de donnée représenté par le signal restitué soit présent dans la partie transversale avec toutes les composantes significatives de la réponse impulsionnelle du canal. 2 - Egaliseur selon la revendication 1 du type numérique caractérisé en ce que les parties transversales et récursives sont constituées chacune par deux registres à décalage, dont les entrées et les sorties sont placées aux extrémités , un de ces registres contenant, pour la partie transversale les coefficients de la partie transversale et pour la partie récursive les coefficients de la partie récursive, autre registre contenant les nombres représen tant les signaux successifs délivrés à la sortie du canal pour la partie transversale, et pour la partie récursive les données resti tuées antérieurement et en ce que pendant l'opération de filtrage où l'on fait la somme des produits des nombres contenus dans chacun des registres, lesdits registres à décalage sont bouclés sur euxmêmes. 3 - Egaliseur du type numérique selon la revendication 1 ou 2 caractérisé en ce qu'il est muni d'un ensemble de commutateur con çu pour qu'un ensemble de calcul formé par un multiplicateur un additionneur et une mémoire tampon, soit utilisé tant pour les opérations de filtrage que pour les corrections des coefficients des parties transversale et récursive.. 4 - Egaliseur selon la revendication 3 pour lequel les signaux de données varient selon deux niveaux de -a à +a caractérisé en ce que le dispositif à seuils est constitué par le fil de connexion dont l'état de tension indique le signe de la valeur contenue dans la mémoire tampon à la fin de l'opération de filtrage. 5 - Egaliseur selon l'une des revendications 2 à 4 dont les bornes d'entrée reçoivent des signaux complexes donnés notamment par un détecteur du type cohérent placé en bout du canal, caractérisé en ce que les registres à décalage précités contiennent la partie rebelle desdits signaux complexes, des coefficients des parties Qransversales et récursives et des données restituées antérieurement alors que des registres à décalage supplémentaires sont prévus pour contenir la partie imaginaire desdits signaux complexes, des coefficients des parties transversale et récursive et des données restituées antérieurement. 6 - Egaliseur selon l'une des revendications 2 à 4 dont les bornes d'entrée reçoivent des signaux complexes donnés notamment par un détecteur du type cohérent placé en bout du canal, égaliseur pour lequel les données restituées doivent avoir les valeurs a ou - a caractérisé en ce.que les registres à décalage précités contiennent la partie réelle desdits signaux complexes, des coefficients des parties transversales et récursives et des données restituées antérieurement alors que des registres à décalage supplémentaires sont prévus pour contenir la partie imaginaire desdits signaux complexes, des coefficients des parties transversale et récursive. 7 - Egaliseur selon les revendications 3 et 5 ou les rvendica- tions 3 et 6 caractérisé en ce qu'il est muni d'un ensemble de commutateurs conçu pour que ledit ensemble de calcul soit utilisé tant pour les valeurs réelles que pour les valeurs imaginaire, 8 - Egaliseur du type numérique selon l'une des revendications 1 à 7 caractérisé en ce que la valeur des coefficients des parties transversale et récursive est modifiée selon l'algorithme du gradient pour rendre minimale en valeur quadratique moyenne la différence des signaux présents aux entrée et sortie du dispositif à seuils. 9 - Système de transmission utilisant un égaliseur selon l'une des revendications 1 à 8.