Brevet FR2182169A1 — publié le 19731207

La présente invention concerne des circuits d'accès pour mémoire magwétique statique et, plus particulièrement, des circuits utilisés pour envoyer les courants de lecture et d'écriture dans les fils de sélection, ou lignes de mots, d'une telle mémoire. 5 L'invention s'applique plus particulièrement, mais non exlusivement, aux mémoires microminiatures à couche magnétique réalisées en deux dimensions sous la forme d'un circuit à couche mince sur un substrat unique. Les circuits d'accès permettent d'identifier un élément ou un groupe d'éléments de mémoire sur la 10 base d'une adresse codée. Une telle mémoire à couche mince est décrite dans le brevet français n° 70 10485, déposé le 24 Mars 1970, au nom de la Société demanderesse, pour "Réseau de communication par satellite". La mémoire comporte un ensemble de conducteurs horizontaux bouclés sur toute la longueur de la couche magnétique, 15 chaque boucle recevant simultanément un élément binaire (1 ou 0), et l'ensemble des eb représentant une information à enregistrer dans une case particulière (ou mot) de la mémoire. Un ensemble de fils de sélection parallèles, également appelés "lignes de mots", croise les boucles d'information verticalement dans le plan de la 20 couche. L'un de ces fils est excité au moment où l'information doit être rangée ou extraite. Selon la ligne de mot excitée et aussi le sens du courant d'excitation dans la ligne, le mot voulu est sélectionné et l'opération appropriée (écriture ou lecture) est ecécutée. 25 Cette organisation de la mémoire diffère de celle des mémoires à trois dimensions composées d'un certain nombre de plans parallèles où les différents eb d'une information sont rangés dans des positions binaires de même rang sur la base d'un eb par plan et où la sélection des adresses nécessite deux coordonnées. 30 Un objet de l'invention est de prévoir des circuits d'accès pour une mémoire magnétique à structure plane, qui nécessitent un nombre minimum de composants, en réduisant les éléments de couplage, qui présentent également une basse impédance à la ligne de mot et dans lesquels l'accès à la ligne de mot n'exige qu'une 35 puissance minimale. L'invention concerne des circuits d'accès pour mémoire magnétique statique comprenant plusieurs groupes égaux de fils de sélection (lignes de mots), dans lesquels chaque extrémité de chacun des fils de sélection d'ion groupe est reliée aux émetteurs 40 d'une paire de transistors complémentaires montés en collecteur 73 15284 2 2182169 commun, les collecteurs, par exemple, de tous les transistors pnp correspondant à un groupe de fils de sélection étant reliés à la masse, et les collecteurs des transistors complémentaires (npn en l'occurrence) de chaque extrémité étant réunis et reliés à un 5 potentiel positif distinct par l'intermédiaire d'une résistance d'alimentation afin de permettre le passage d'un courant dans un sens ou dans l'autre dans les fils de sélection selon qu'il s'agit d'une opération de lecture ou d'écriture ; dans lesquels les bases des transistors correspondant à un groupe de fils sont reliées 10 directement aux circuits de sortie des décodeurs d'adresse qui fonctionnent en réponse aux codes d'adresse des différents mots de la mémoire sélectionnés par ledit groupe de fils ainsi qu'au type d'opération à effectuer, deux potentiels de validation étant fournis par lesdits décodeurs et appliqués, l'un sur les bases des transis-15 tors du type de conductivité approprié des paires de transistors complémentaires d'une extrémité, et l'autre sur la base du transistor de conductivité opposée de la paire connectée à l'autre extrémité du fil de sélection désigné par le code d'adresse. Toujours selon l'invention, dans ou pour un circuit 20 d'accès tel que décrit au paragraphe précédent, il est prévu une matrice à transistors constituée par un substrat isolant comportant plusieurs zones métallisées qui reçoivent plusieurs puces de semi-conducteur, un nombre prédéterminé de transistors de type de conductivité donné étant formé sur chaque puce, les collecteurs 25 des différents transistors de chaque puce étant réunis via le corps de la puce par une région de forte conductivité afin que les puces puissent être montées (en tenant compte du nombre de transistors sur chaque puce et de leur type de conductivité) sur les zones métallisées et les polarités d'alimentation reliées à ces zones. 30 XI est également prévu selon l'invention une mémoire magnétique statique qui comprend une matrice à transistors telle que décrite au paragraphe précédent. L'invention sera mieux comprise à la lecture de la description qui va suivre, donnée à titre d'exemple non limitatif, 35 en se reportant aux figures annexées qui représentent : - la figure 1, l'organisation générale d'une mémoire à structure plane comportant 16 boucles horizontales et 128 lignes de mots verticales ; - la figure 2, un schéma fonctionnel de la mémoire de la 40 figure 1 avec les différents circuits d'accès ; 73 15284 3 2182169 , - la figure 3, l'organisation interne de l'une des paires de circuits d'accès de la figure 2 qui excitent un groupe de lignes de mots, sur la base du montage des transistors en collecteur commun ; 5 - la figure 4, un schéma de principe du décodage d'adresse avec moyens de commande auxiliaires pour seulement une extrémité des lignes de mots (le détail des décodeurs proprement dits n'est pas représenté) ; - la figure 5, une variante de la figure 3 dans laquelle 10 le nombre de transistors est réduit au détriment du temps de montée et de l'isolement des lignes de mots ; - la figure 6, une variante de l'organisation de la figure 3 basée sur le montage des transistors en émetteur commun, représentée principalement à titre de comparaison ; 15 - la figure 7j la fabrication de puces de transistors avec transistors répartis par groupes dont les collecteurs sont réunis ; - la figure 8, le montage des puces de transistors de la figure 7 sur les zones métallisées d'un substrat isolant pour 20 constituer un circuit d'accès complet pour une mémoire. La figure 1 montre la structure générale d'une mémoire à couche magnétique constituée par un plan unique sur un substrat approprié. Le plan mémoire comporte 128 colonnes ACC1 à ACC128 contenant chacune 16 éléments de mémoire. Chaque colonne correspond 25 à un "mot" et chaque opération de lecture ou d'écriture porte sur les 16 éléments de la colonne. Ainsi, il y a 16 lignes horizontales D1 à D16 contenant chacune 128 éléments de mémoire représentés ici par des tores magnétiques MC situés aux intersections des colonnes verticales et des lignes horizontales. En fait, l'élément de 30 mémoire utilisé n'est pas le tore magnétique, mais ce mode de représentation est commode. Les lignes horizontales sont représentées par des boucles issues du rectangle 1E. Le rectangle 1E correspond au circuit d'entrée-sortie des informations qui permet d'introduire dans la 35 mémoire des informations sous forme d'éléments binaires (0-1) ou d'extraire de la mémoire des informations binaires lors d'une opération de lecture. Les 128 colonnes correspondent aux "lignes de mots" ou "fils de sélection" qui permettent d'accéder à des adresses mémoire 40 déterminées pour y ranger ou en extraire des informations. 73 15284 k 2182169 L'excitation d'un fil particulier dans un sens ou dans l'autre par le "circuit d'accès", auquel les lignes de mots sont connectées, détermine le type d'opération à effectuer. Le circuit d'accès n'est pas représenté sur la figure 1. La forme d'onde r-tc 5 associée à la ligne de mot ACC1 représente les impulsions de lecture (r) et d'écriture (w) qui sont appliquées aux lignes. La figure 2 montre l'organisation générale de la mémoire avec le- plan mémoire de la figure 1, les circuits d'accès 1A...1ÔA, 1B...16B, et les décodeurs d'adresse 1C et 1D. Chaque décodeur 10 d'adresse reçoit l'adresse codée d'un mot particulier de la mémoire lorsqu'une opération de lecture ou d'écriture doit être effectuée. Il délivre un potentiel de validation aux circuits d'accès par le fil de sortie approprié. Le décodeur 1C a deux séries de sorties numérotées respectivement CV1 à CV8 (pour l'écriture) et CR1 à CR8 15 (pour la lecture) qui sont reliées aux 16 circuits d'accès 1A à 16A. Le décodeur 1D a deux séries de sorties numérotées respectivement DR1 à DR16 (pour la lecture) et DW1 à DW16 (pour l'écriture). Un fil de sortie de chaque série est relié à chacun des circuits d'accès 1B à 1ôB. 20 Ainsi le décodeur 1D- sélectionne un "groupe" de lignes, tandis que le décodeur 1C sélectionne une "ligne" dans ce groupe. La figure 3 montre le détail des circuits d'accès, les circuits 1A et 1B étant pris comme exemple. Chaque circuit d'accès comprend une matrice de 8 paires de transistors complémentaires 25 montés en collecteur commun. Les émetteurs de.chaque paire sont reliés l'un à l'autre et à l'une ou l'autre des extrémités d'une ligne de mot ; les bases sont reliées aux fils de commande de sélection CR...CW..., DR...DW..., issus des décodeurs. Dans les circuits représentés sur la figure, tous les transistors de la 30 rangée supérieure de chacun des circuits d'accès 1A...1ÔA, 1B...16B sont des transistors pnp dont les collecteurs sont réunis et reliés à la masse, tandis que tous les transistors de la rangée inférieure sont des transistors npn dont les collecteurs, également réunis, sont reliés à un potentiel positif V1 ou V2 par l'intermé-35 diaire de résistances R& (pour les circuits A), R^ (pour les circuits B). En fonctionnement, deux transistors de type de conductivité opposé (un de chaque paire à chaque extrémité d'une ligne de mot) sont rendus passantes par les signaux de commande délivrés par h0 le décodeur et un courant d'excitation traverse la ligne de mot 73 15284 5 2182169 dans le sens approprié. Pour accéder à une ligne de mot, par exemple ACC2, en mode écriture, la moitié inférieure du décodeur d'adresse 1D et la moitié supérieure du décodeur d'adresse 1C reçoivent des impulsions 5 de validation d'écriture ; l'adresse est décodée, 1D délivrant une impulsion de validation sur la ligne DW1 et 1C délivrant une impulsion de validation sur la ligne CW2. L'impulsion sur DW1 rend passants tous les transistors npn de la rangée inférieure du circuit 1B (y compris B). L'impulsion sur CW2 rend passant le 10 transistor pnp A du circuit 1A, ainsi que tous les transistors pnp de même rang que A des circuits 2A à 16A. Le déblocage simultané des transistors A et B (circuits d'accès 1A et 1B) provoque l'établissement d'un courant entre + V2 et la masse, via R^, le collecteur et l'émetteur de B, la ligne de 15 mot 2 (dans le sens "écriture", c'est-à-dire en remontant), l'émetteur et le collecteur de A. Dans le même temps, le courant d'information est appliqué par le circuit d'entrée-sortie des informations 1E aux boucles D1 à D16. Ceci, conjugué avec le courant dans la ligne de mot 2, 20 provoque l'enregistrement dans les éléments de mémoire correspondant à la colonne 2 du plan mémoire des signaux d'information présents dans les boucles, sous forme d'aimantations significatives de la couche magnétique aux différentes intersections. Dans le cas d'une opération de lecture, c'est l'autre moitié de chaque décodeur 25 qui entre en jeu en réponse à une impulsion de validation de lecture ; une ligne de CR1 à CR8 et une ligne de DR1 à DR16 sont excitées pour identifier un mot de la mémoire. Par exemple, pour le mot 2, les lignes CR2 et DR1 sont excitées, ce qui rend passants les transistors C et D des circuits d'accès 1A et 1B. Un courant 30 s'établit entre + V1 et la masse, via R , le collecteur et l'émet- El teur de C, la ligne de mot 2 (dans le sens "lecture", c'est-à-dire en descendant), l'émetteur et le collecteur de D. Une impulsion 1 ou 0 est générée aux intersections avec les 16 boucles d'information, selon l'état magnétique de la couche à ces points. 35 La figure 4 montre les circuits de sortie des décodeurs de ligne (1C) avec, entre parenthèses, les désignations des circuits de sortie des décodeurs de groupe (1D) dont seul le nombre diffère. Le détail des décodeurs eux-mêmes n'est pas représenté car ceux-ci sont bien connus et ne font pas partie de la présente invention. hO L'adresse mémoire, qui identifie un mot déterminé de la 73 15284 6 2182169 mémoire, est un code de quatre chiffres qui est présenté au décodeur approprié, lequel est validé par une impulsion d'écriture ou de lecture selon le type d1opération à effectuer. Le décodage produit un signal sur le fil de sortie appro-5 prié du décodeur. Ce signal est amplifié, puis appliqué sur les bases d'une paire de transistors complémentaires (par exemple F) parmi 8 (ou 16) selon le type de décodeur. Les paires de transistors complémentaires forment un montage collecteur commun relié à la masse d'un côté et à un potentiel positif via une résistance d'alimenta-10 tion commune de l'autre. En outre, leurs émetteurs sont réunis, exactement comme dans le cas des groupes de huit paires des circuits d'accès 1A, 1B, etc. Les fils de sortie CW1, CR1, DR1 , DW1, etc., sont reliés directement, c'est-à-dire sans résistance de couplage série intermédiaire, aux émetteurs couplés. Dans un tel montage, 15 les paires de transistors fonctionnent de façon symétrique. La matrice à transistors décrite ci-dessus, et en particulier la partie qui comprend les circuits d*accès proprement dits (1A à 1ôA et 1B à 16b), doit être réalisée sous forme hybride afin d'obtenir un encombrement, un poids et une consommation minima. 20 Le nombre de composants requis, c'est-à-dire le nombre de puces de circuits intégrés, de puces de résistances, de puces de transistors, etc., doit être réduit au minimum. Avec les circuits de la figure 3 et des transistors individuels, il faudrait 512 puces de transistors pour les circuits d'accès d'une mémoire de 128 mots, 25 soit quatre puces par mot. Avec la variante de la figure 5 où les circuits 1B à 16B sont remplacés chacun par une simple paire de transistors complémentaires, il faut 288 puces, soit 2,25 puces par mot. La figure 5 montre une réalisation possible, bien que l'isolement entre les lignes de mots soit moins complet que dans la 30 figure 3 à cause du couplage à une extrémité. En constituant des groupes de huit transistors comme décrit précédemment, puis en réunissant les transistors de chaque groupe sur une même puce, on réduit le nombre de puces nécessaire pour réaliser les circuits de la figure 3 à 6k (2 pour chaque cir-35 cuit), ce qui équivaut à 0,5 puce par mot. On peut encore réduire le nombre de puces, mais ce au détriment du temps de montée, en constituant des groupes de 16 transistors (tous les transistors A des circuits 1A et 2A, tous les transistors B des circuits 1B et 2B, etc.). 40 Tous les transistors d'accès A, B, C et D sont ainsi 73 15284 7 2182169 réunis par groupes de huit (tous les transistors du même type A, B etc., ensemble). Cela facilite la fabrication tant des puces que du dispositif complet. En effet, les transistors peuvent être diffusés dans la plaquette de semi-conducteur de façon que tous les collec— 5 teurs soient constitués par la masse du silicium, comme le montre la figure 7. Ici, une couche fortement conductrice n+ est diffusée d'un côté d'une plaquette de silicium de type n (pour un transistor npn) et des régions £ isolées contenant chacune une région n centrale sont formées de l'autre côté, selon la méthode connue. Les 10 régions £ et n ainsi réalisées comportent chacune une électrode respectivement pour la base et l'émetteur du transistor ainsi formé, tandis que la région n principale de la plaquette originale constitue une région de collecteur commune à tous les transistors de la plaquette, la région n+ servant d'électrode de collecteur commune. 15 Une plaquette ainsi préparée est de préférence découpée en puces de huit transistors qui peuvent ensuite être montées sur une partie métallisée du substrat comme le montre la figure 8» Dans ; cette figure, 1 représente un substrat isolant, 2 une zone métallisée qui reçoit les puces de transistors A (circuits 1A, 1B, figure 20 3). Des zones métallisées distinctes sont requises pour les différents jeux de puces à cause de la nature des connexions (masse, V1 , V2, etc.), et les résistances d'alimentation Ra, R^, etc., doivent être à l'état de puces. Par ailleurs, les quatre séries de circuits de sortie de 25 décodage qui, au point de vue électrique, sont identiques aux circuits d'accès, peuvent aussi être réalisés sous forme de puces de huit transistors. Le montage collecteur commun fournit la source à basse impédance nécessaire au fonctionnement du circuit, notamment à l'at-30 taque des lignes de mots par les courants bidirectionnels. L'amplitude de ces courants peut être réglée au niveau des alimentations V1 et V2. Un autre avantage du montage décrit est que les bases d'un groupe de transistors (par exemple, ceux des circuits 1B et 16B) 35 peuvent être réunies directement et attaquées directement à partir de l'étage précédent, sans couplage alternatif ou résistif intermédiaire. Le montage émetteur commun de la figure 6 ne peut être attaqué de cette façon, avec couplage direct, à partir de l'étage précédent. Cela est dû au fait que la tension émetteur-base varie 40 légèrement d'un transistor à lIautre. Si les émetteurs étaient reliés 73 15284 2182169 à la masse, par exemple, l'un des transistors non sélectionnés du groupe aurait très probablement une tension base-émetteur plus faible. Ceci limiterait la tension au point E de la figure 6 et le transistor sélectionné ne se débloquerait donc pas. Par contre, dans 5 le circuit adopté (figures 3 et 5), le potentiel sur l'émetteur de chacun des transistors d'un groupe peut flotter indépendamment des autres transistors, de sorte que le transistor sélectionné peut être débloqué. En outre, tout le courant généré pour la ligne de mot passe 10 dans cette ligne puisque des résistances de couplage ou de découplage ne sont pas nécessaires. Dans certains montages, il faut avoir deux fois plus de courant que nécessaire car la moitié se trouve dissipée dans une résistance ou autre réseau de découplage. Cela signifie que les transistors n'ont à fournir que le courant minimal, 15 les pertes étant réduites au minimum. La dissipation thermique est également moindre. Enfin, l'adoption du montage collecteur commun pour les différents étages précédents (circuits de sortie des décodeurs), outre qu'elle facilite la production, permet de réduire au minimum 20 la puissance nécessaire dans ces étages. Le fonctionnement "symétrique" des transistors (P, figure k) permet d'obtenir des temps de montée et de descente courts. De plus, seule une énergie résiduelle est nécessaire quand le circuit n'est pas actif. XI est bien évident que la description qui précède n'a été 25 donnée qu'à titre d'exemple non limitatif et que de nombreuses variantes peuvent être réalisées sans sortir pour autant du cadre de l'invention. 73 15284 » 2182169 REVENDICATIONS 1. Circuits d'accès pour mémoire magnétique statique comprenant plusieurs groupes égaux de fils de sélection (lignes de mots), caractérisés par le fait que chaque extrémité de chacun des fils de sélection d'un groupe est reliée aux émetteurs d'une paire de 5 transistors complémentaires montés en collecteur commun, les collecteurs, par exemple, de tous les transistors pnp correspondant à un groupe de fils de sélection étant reliés à la masse, et les collecteurs des transistors complémentaires (npn en l'occurrence) de chaque extrémité éteint réunis et reliés à un potentiel positif distinct 10 par l'intermédiaire d'une résistance d'alimentation afin de permettre le passage d'un courant dans un sens ou dans l'autre dans les fils de sélection selon qu'il s'agit d'une opération de lecture ou d'écriture ; que les bases des transistors correspondant à un groupe de fils sont reliées directement aux circuits de sortie des décodeurs 15 d'adresse qui fonctionnent en réponse aux codes d'adresse des différents mots de la mémoire sélectionnés par ledit groupe de fils ainsi qu'au type d'opération à effectuer, deux potentiels de validation étant fournis par lesdits décodeurs et appliqués l'un sur les bases des transistors du type de conductivité approprié des paires de 20 transistors complémentaires d'une extrémité, et l'autre sur la base du transistor de conductivité opposée de la paire connectée à l'autre extrémité du fil de sélection désigné par le code d'adresse. 2. Circuit selon la revendication 1 dans lequel, si l'on considère les paires de transistors complémentaires à une extrémité 25 d'un groupe de fils de sélection, les bases de tous les transistors d'un même type (par exemple pnp) sont reliées individuellement par l'intermédiaire de transistors de validation aux circuits de sortie d'un premier décodeur d'adresse affecté à la fonction d'écriture, tandis que les bases des transistors complémentaires (npn en l'occur-30 rence) sont reliées individuellement par l'intermédiaire de transistors de validation aux circuits de sortie d'un second décodeur d'adresse affecté à la fonction de lecture ; et dans lequel, si l'on considère les paires de transistors complémentaires à l'autre extrémité du même groupe de fils de sélection, les bases de tous les tran— 35 sistors du premier type, à savoir pnp, sont réunies et reliées par l'intermédiaire de transistors de validation à l'un des circuits de sortie d'un troisième décodeur d'adresse affecté à la fonction de lecture, tandis que les bases de tous les transistors complémentaires, à savoir npn, sont réunies et reliées par l'intermédiaire de 73 15284 2182169 transistors de validation à l'un des circuits de sortie d'un quatrième décodeur d'adresse affecté à la fonction d'écriture. 3. Circuit selon la revendication 2 dans lequel, si l'on considère tous les groupes de fils de sélection, les connexions de 5 base individuelles à une extrémité de chacun de ces groupes sont en parallèle avec les connexions correspondantes du premier groupe et des premier et second décodeurs, tandis que les connexions de base communes à l'autre extrémité de chacun des groupes sont reliées individuellement, directement et dans l'ordre aux circuits de sortie 10 restants des troisième et quatrième décodeurs. 4. Circuit selon la revendication 2 ou 3 dans lequel les transistors de validation situés dans les circuits de sortie des décodeurs sont constitués d'une paire de transistors complémentaires montés en collecteur commun, les bases de chaque paire étant réunies 15 directement et reliées à une borne de sortie d'un décodeur, les émetteurs de chaque paire étant réunis directement et reliés à une connexion de base des groupes de fils, et chaque paire de transistors du groupe de circuits de sortie propre à un décodeur étant alimentée par les collecteurs entre la masse (cas des transistors pnp 20 dans l'exemple) et un potentiel positif via une résistance commune (cas des transistors npn dans l'exemple). 5. Dans ou pour un circuit d'accès selon l'une quelconque des revendications précédentes, matrice à transistors caractérisée en ce qu'elle est constituée par un substrat isolant comportant plusieurs 25 zones métallisées qui reçoivent plusieurs puces de semi-conducteur, un nombre prédéterminé de transistors de type de conductivité donné étant formé sur chaque puce, les collecteurs des différents transistors de chaque puce étant réunis via le corps de la puce par une région de forte conductivité afin que les puces puissent être mon-30 tées (en tenant compte du nombre de transistors sur chaque puce et de leur type de conductivité) sur les zones métallisées et les polarités d'alimentation reliées à ces zones. 6. Mémoire magnétique statique caractérisée par le fait qu' elle comporte une matrice à transistors selon la revendication 5.