Brevet FR2144595A1 — publié le 19730216

La présente invention concerne essentiellement un procédé de réalisation d'une couche enterrée dans un corps semi-conducteur d'un premier type de conduction électrique, par diffusion, à partir de la face active dudit corps, d'au moins une impureté d'un second type de conduction électrique, ladite impureté étant incorporée dans un lit d'un matériau isolant prééposé sur ladite face. On sait qu'il est d'usage de désigner par l'expression de "couche enterrée" une couche qui, après son élaboration au sein d'un matériau semi-conducteur, est ensuite recouverte par un dépôt de ce meme matériau ou d'un matériau de nature différente, dépôt obtenu par la technique de l'épitaxie par exemple. On sait, par ailleurs, que des applications intéressantes dans le domaine de la réalisation de dispositifs à semi-conducteurs peuvent découler de la présence, dans la structure de ces dispositifs, de couches enterrées d'épaisseur et de conductibilité variables. Par exemple, on peut obtenir que deux transistors intégrés, de meme géométrie et de meme nature, présentent des caractéristiques différentes, suivant leurs niveaux de hauteur respectifs par rapport à la couche enterrée sous-jacente. Un procédé utilisé pour obtenir une couche enterrée d'épaisseur et de conductibilité électrique variables, consiste à opérer par des diffusions successives d'une impureté de dopage dans le corps du semi-conducteur : on effectue une première diffusion, à travers une fenêtre d'étendue définie, découpée par photogravure dans un premier lit d'une substance imperméable à ladite impureté, déposée en surface dudit corps; on recouvre à nouveau ledit corps - fenetre y comprise - d'un second lit de cette meme substance imperméable, dans lequel on photograve une ouverture d'étendue inférieure à celle de la fenetre initiale et comprise à l'intérieur des limites de cette fenetre; on procède alors, à travers l'ouverture, à une nouvelle diffusion de l'impureté. On constate que l'épaisseur de la couche diffusée est plus grande et la concentration de l'impureté plus élevée, au droit de l'ouverture que dans les autres parties de ladite couche comprises à l'intérieur de ladite fenêtre et soumises à la seule première diffusion. Le nombre des diffusions successives n'est pas limité, en principe, et il est concevable de réaliser une couche complexe dans laquelle les épaisseurs et les niveaux de concentration soient très variables. Pour amplifier ces variations, il n'est pas exclu d'employer des impuretés différentes suivant les diffusions successives. Sur le plan pratique, le procédé ci-dessus décrit est difficilement applicable autrement qu'en laboratoire, -car il exige beaucoup de temps. Par ailleurs, il impose une surveillance étroite pour que les résultats obtenus soient satisfaisants et reproductibles, surtout lorsque plusieurs types d'impuretés sont mis en jeu. Le but de l'invention est la réalisation d'une couche mince enterrée d'épaisseur et de conductibilité électrique variables par un procédé susceptible d'être appliqué à l'échelle industrielle. L'invention est basée sur la considération que le niveau de concentration d'une impureté en surface d'une couche diffusée dans un corps semi-conducteur est moins dépendant des conditions expérimentales et notamment du temps de la diffusion lorsque cette impureté est incorporée dans. un lit isolant déposé en surface dudit corps et diffusée à partir de ce lit, que lorsque la diffusion est opérée à partir d'une phase gazeuse. Selon l'invention, un procédé de réalisation d'une couche enterrée dans un corps semi-conducteur d'un premier type de conduction électrique, par diffusion, à partir de la face active dudit corps, d'au moins une impureté d'un second type de conduction électrique, ladite impureté étant incorporée dans un lit d'un matériau isolant prédéposé sur ladite face, est remarquable en ce qu'on procède à une première opération de diffusion de ladite impureté dans ledit corps et en ce que, au moins une fois ensuite, on élimine partiellement ledit lit isolant et on procède à une opération de diffusion complémentaire. A l'issue de la dernière opération de diffusion, les parties restantes du lit initial sont enlevées et on peut alors déposer, sul la couche enterrée, une couche de couverture, une couche epitaxiale par exemple. Il est connu que durant le dépôt de cette couche de couverture, l'impureté de dopage tend à migrer de la couche enterrée dans ladite couche de couverture, ceci d'autant plus profondément que le niveau de concentration de cette impureté en surface de la couche enterrée est plus élevé. Cette migration entraîne les variations de hauteur cherchées de la surface de la couche enterrée par rapport à la surface extérieure de la couche de couverture et accroit les différences d'épaisseur entre régions de la couche enterrée à niveau de concentration non égal. Le premier avantage du procédé selon l'invention est de permettre l'obtention de gammes de concentration en impuretés et, par suite, de valeurs de la résistance superficielle très étendues, au sein d'une même couche enterrée. A titre indicatif, il est possible de parvenir a ce que la résistance carré de la couche ait une valeur comprise entre 5 et 100 Q/u sur une épaisseur de cette même couche allant de 3 à 16 micromètres. Par le procédé selon l'invention on obtient, par ailleurs, à profondeur de diffusion égale, une meilleure conductibilité électrique de la couche diffusée et, surtout, une large indépendance de ces deux paramètres. On sait, en effet, que profondeur de diffusion et résistance de couche sont fortement liées entre elles dans les couches diffusées obtenues à partir d'une phase gazeuse. Sur le plan pratique, le procédé selon l'invention offre l'avantage d'etre applicable industriellement. L'expérience montre, en effet, que les couches obtenues sont correctement reproductibles. D'autre part, entre deux diffusions successives, dans le corps semiconducteur, de l'impureté contenue dans le lit isolant, il suffit de procéder à une photogravure de ce lit isolant pour ne conserver dudit lit isolant que les parties au droit desquelles la diffusion doit ultérieurement se poursuivre. Par la technique de diffusion en phase gazeuse, par contre, il faut, entre chaque diffusion, procéder à la reconstitution du lit isolant sur les fenêtres de diffusion et photograver, dans le lit réconstitué, de nouvelles ouvertures par lesquelles la diffusion peut ensuite être poursuivie. Or, la seule reconstitution du lit isolant demande plusieurs heures de traitement thermique à haute température. Selon une forme possible de mise en oeuvre du procédé selon l'invention, appliqué à la réalisation d'une couche enterrée de type N, d'épaisseur et de conductibilité variables, dans un corps semi-conducteur en silicium de type P, des vapeurs de silane ou d'un organo-oxysilane mêlées à un composé volatil d'une impureté telle que, par exemple, l'arsenic, sont amenées sur ledit corps de silicium chauffé. Il se forme à la surface du silicium un lit isolant de bioxyde de silicium,dans lequel l'impureté se trouve incorporée sous la forme d'un oxyde. Cet oxyde est ensuite réduit pendant l'opération de diffusion qui suit celle du dépôt, l'impureté est alqrs liberée et diffuse dans le substrat sous-jacent tandis que l'oxygène de l'oxyde se recombine au silicium pour former du bioxyde de silicium qui se dépose en surface de la structure. La première opération de diffusion étant terminée, il s'est formé, dans le corps semi-conducteurune couche diffusée d'épaisseur et de conductibilité sensiblement égales en toute région de cette couche. Par une opération de photogravure réalisée, de façon connue, à l'aide d'une solution tamponnée de fluorure d'ammonium, on élimine sélectivement le bioxyde de silicium de manière à n'en laisser qu'aux seuls endroits où l'on désire que la couche diffusée soit plus épaisse et plus conductrice, et l'on procède à une seconde opération de diffusion. En supposant que ces seules opérations successives aient permis de créer une couche diffusée dont le profil de concentration en impuretés soit celui attendu, on peut alors éliminer totalement le bioxyde de silicium et procéder au dépôt de la couche de couverture. La description qui va suivre en regard des dessins annexés, donnés à titre d'exemple non limitatif, fera bien comprendre comment l'invention peut être réalisée. Les figures la à lh illustrent, de façon schématique, les étapes essentielles menant à la réalisation d'une couche enterrée d'épaisseur et de conductibilité variables, par le procédé objet de la présente invention et selon un premier processus opératoire. Les figures 2a à 2g correspondent également à la réalisation d'une couche enterrée d'épaisseur et de conductibilité variables, par le procédé objet de la présente invention, mais selon un processus opératoire légèrement différent et plus rapide que le précédent. La figure 3 illustre un exemple d'application du procédé selon l'invention à la réalisation de connexions enterrées à haute conductibilité électrique pour des circuits intégrés. La figure 4 correspond à une seconde application du procédé selon l'invention, à la réalisation d'un ensemble de deux transistors intégrés de même géométrie, présentant des caractéristiques électriques différentes. La figure 5 correspond à une troisième application du procédé selon l'invention, visant à l'amélioration des performances d'un transistor intégré dit latéral. Sur la figure 6, il est montré comment, par application du procédé selon l'invention, on établit une liaison électrique à faible résistance entre la zone de contact collecteur d'un transistor de puissance intégré et la couche enterrée sous-jacente. Sur la figure la est schématisé le corps semi-conducteur 10, dans lequel il est prévu de réaliser une couche enterrée d'épaisseur et de conductibilité variables selon le procédé de l'invention. Le corps 10 est, par exemple, en silicium de conductibilité P. A la surface du corps 10 est déposé un film 11 d'une substance imperméable à la pénétration d'impuretés, telle que du bioxyde de silicium formé thermiquement. On photograve dans le fim 11 une fenêtre 12 (voir figure lb). On procède ensuite et de façon connue au dépôt d'un lit 13 de bioxyde de silicium, dans lequel il est simultanément incorporé une impureté de type N, par exemple de l'arsenic sous la forme d'un oxyde (voir figure lc). Le procédé de dépôt dudit lit 13 consiste par exemple, comme il a été indiqué précédemment, à faire passer des vapeurs d'un organo-oxysilane et d'un composé de l'arsenic sur le corps 10 de silicium, chauffé à une température de 5000C. Avantageusement, on emploie à cet effet du tétraéthoxysilane (TE OS) et du trichlorure d'arsenic. Il est possible également de mettre en jeu du silane et de l'arsine, le silicium étant alors chauffé entre 4CO et 45000. Le corps 10 ainsi recouvert est alors déposé dans un four afin de provoquer la diffusion de l'arsenic dans le silicium (voir figure Id). L'opération est conduite de préférence sous atmosphère d'azote additionnée d'une faible proportion d'oxygène, à une température comprise entre 1150 et Ijooee. Durant le traitement de diffusion, le film 11 de bioxyde de silicium déposé par voie thermique fait office de masque, de sorte que l'arsenic ne peut pénétrer dans le oorps 10 que par la fenêtre 12. La zone du corps 10 touchée par cette première diffusion est référencée 14 sur la figure Id et les figures suivantes. Après la diffusion, il est procédé par photogravure à l'élimi- nation partielle du lit 13, par exemple au droit d'une aire délimitée par l'ouverture 15 dont le contour s'inscrit à l'intérieur du périmètre défini par la fenêtre initiale 12 (voir figure le). La structure ainsi préparée est à nouveau déposée dans le four de diffusion. L'arsenic incorporé dans les parties 13a et 13b du lit 13 qui recouvrent encore la fenêtre 12 continue à diffuser dans le corps de silicium 10, ce qui provoque dans la couche 14 un accrois -sement de l'épaisseur en 14a et en 14b, par rapport à l'épaisseur de la partie centrale 14c (voir figure lof). Par ailleurs, dans cette dernière région 14c, la concentration en arsenic se trouve en moyenne inférieure à ce qu'elle est dans les régions 14a et 14b, notamment près de la surface extérieure de la couche 14. Pour 'enterrer't la couche 14, il suffit, dès lors, d'enlever par décapage l'ensemble des dépôts de bioxyde de silicium 13 et Il (voir figure Ig et de déposer une couche de couverture 16, par exemple par épitaxie (voir figure lh). Durant la croissance de la couche de couverture 16, l'arsenic de la couche 14 sous-jacente tend à migrer dans ladite couche 16, ce processus de migration devant, comme on sait, se poursuivre ultérieurement au cours de l'élaboration des dispositifs semi-conducteurs. Par suite des différences de concentration en arsenic dans la couche enterrée 14, la migration se fait plus profonde en regard des régions 14a et 14b qu'au droit de la région centrale 14c et il en résulte des différences d'épaisseur encore plus marquées de ladite couche 14. Dans la description précédente il n'a pas été fait état, sur les figures ld, le et If, des films de bioxyde de silicium qui se forment directement en surface du corps de silicium 10 au cours des deux opérations de diffusion. En raison de la faible proportion d'oxygène présente dans l'atmosphère du four de diffusion, ces films sont extrêmement minces et ne peuvent en aucun cas entraver le déroulement prévu du processus de diffusion. La série de figures 2a à 2g est apparentée à la série de figures la à lh précédente et correspond à une variante du processus opératoire requis pour la réalisation d'une couche mince d'épaisseur et de conductibilité eB variables conformément à l'invention. Dans un premier temps (voir figure 2a), la surface utile du corps de silicium 20 est intégralement recouverte d'un lit 21 de bioxyde de silicium dopé à l'arsenic, par le procédé de dépôt décrit ci-dessus (conformément au lit 13 de la figure le). Après dépôt du lit 21, il est procédé à son élimination partielle par photogravure de façon à n'en conserver que la partie 21a (voir figure 2b). Par diffusion, on crée alors dans le corps 10 la zone diffusée 22, sous la partie 21a (voir figure 2c). Une nouvelle opération de photogravure appliquée à la partie 21a du lit 21, ne laisse subsister que les îlots 21b et 21c (voir figure 2d). Au cours d'une seconde opération de diffusion, l'arsenic incorporé dans les îlots 21b et 21c du bioxyde de silicium continue à diffuser dans le corps 10 (vair figure 2e), ce qui conduit à un accroissement d'épaisseur et de conductibilité électrique en 22b et 22c, de la couche diffusée 22. Le bioxyde de silicium est ensuite éliminé (voir figure 2f) et la couche diffusée (22b-22-22c), enterrée sous une couche de couverture 23 (voir figure 2g). Le processus opératoire tel que décrit en regard des figures 2a à 2g présente l'avantage, par rapport au processus correspondant aux figures la a lh, de ne pas nécessiter un recouvrement préliminaire du corps io par du bioxyde de silicium thermique, ce qui rend son déroulement plus aisé et plus rapide. Dans les exemples de réalisation d'une couche enterrée d'épaisseur et de conductibilité variables décrits ci-dessus, il n'a été prévu que deux diffusions conduisant à la création de deux régions à caractéristiques différentes dans ladite couche. Il est clair que pour les besoins de la réalisation de dispositifs semiconducteurs complexes,exigeant la création de couches enterrées plus élaborées, il peut être procédé à un nombre supérieur de diffusions, chacune d'elle devant être précédée d'une photogravure convenable du lit isolant contenant l'impureté de dopage. Le procédé selon l'invention permet de simplifier la fabrication ou d'améliorer les performances de#divers- dispositifs à#semi- conducteurs. Un premier exemple d'application dudit procédé est illustré sur la figure 3 et concerne la réalisation de connexions enterrées sur des circuits intégrés. Dans la partie d'un circuit intégré représentée aur la figure 3, on distingue le corps semi-conducteur 30, par exemple en silicium de conductibilité P, la couche enterrée 31 de type N (qui présente une région 31a d'épaisseur et de conductibilité électrique relativement plus élevées obtenue, comme décrit précédemment, par application du procédé selon l'invention), la couche épitaxique 32 également de type N et une couche diffusée 33 située en surface de la structure, couche 33 de type N elle aussi, dont le rôle est d'assurer la liaison entre les dépôts métalliques de surface 34 et 35, qui croisant le dépôt 36. Des films de bioxyde de silicium 37, 38 et 39 assurent respectivement l'isolement électrique des dépôts 34 et 35 par rapport à la couche épitaxique 32, du dépôt 36 par rapport à la couche de liaison 33. Bien que les couches 31, 32 et 33 soient de même type de conduction électrique, leur conductibilité électrique diffère selon leur concentration respective en impuretés. La conductibilité électrique est meilleure dans les couches 31 et 33 que dans la couche épitaxique 32. Dans la couche enterrée 31, la conductibilité électrique est plus élevée dans la région 3la de cette couche, née d'une diffusion prolongée, que dans le reste de la couche. En surélevant en 31a le niveau de la couche enterrée 31 par rapport à celui de la couche 33 on réduit la largeur de la bande de la couche épitaxique qui sépare lesdites couches 31 et 33 et on diminue parallèlement la résistance de la liaison #onentre les dépôts métalliques 34 et 35. Le second exemple d'application du procédé selon l'invention vise à montrer qu'il est possible, en structurant convenablement la couche enterrée sous-jacente, de modifier les caractéristiques d'un transistor. Sur la figure 4 ont été représentés deux transistors A et B de même structure, de mêmes dimensions, réalisés simultanément. Ces deux transistors sont situés au-dessus de la couche enterrée 41 réalisée dans le corps semi-conducteur 40 selon le procédé objet de l'invention et qui comprend donc une région 41a dans l#aquelle l'épaisseur et la conductibilité électrique sont supérieures à l'épaisseur et à la conductibilité électrique du reste de ladite couche enterrée. Le transistor B est seul positionné au-dessus de la région 41a de la couche 41. Cette disposition a pour but principal d'obtenir que le gain du transistor B soit supérieur à celui du transistor A. La différence est due à ce que, en fait et malgré la simultanéité et l'identité de réalisation des transistors A et B, la diffusion de la base 42 du transistor B est freinée par rapport à celle de la base 43 du transistor A, par suite de la présence, sous B, de la couche enterrée sous-jacente 41a plus fortement dopée que ne l'est la couche contiguë 41 située sous A. Pratiquement, la profondeur maximum de diffusion de la base sous B n'atteint que 0,6 micromètre tandis qu'elle s'étend jusqu'à 0,8 micromètre sous A, alors que les profondeurs de diffusion des émetteurs 44 de B et 45 de C restent ensuite identiques. Un autre exemple d'application du procédé selon l'invention concerne un perfectionnement à la fabrication d'un transistor latéral. On sait que dans un transistor latéral les trois couches semiconductrices correspondant aux trois éléments, collecteur, base et émetteur du transistor, sont sensiblement coplanaires dans la structure et disposées les unes à côté des autres, quelquefois concentriquement-. Du- fait de sa géométrie particulière, un tel transistor présente deux défauts majeurs : faible gain de courant et performances insuffisantes en haute fréquence. On sait que ces deux défauts peuvent être sérieurement amenuisés en réduisant, jusqu'à pratiquement l'annuler, la distance séparant les régions collecteur et émetteur du transistor, de la couche enterrée sous-jacente. Sur la figure 5 sont représentés deux transistors faisant partie d'un même circuit intégré. A gauche est figuré un transistor planar NPN classique; à droite est figuré un transistor du modèle dit latéral, ces deux transistors, devant bien entendu, pouvoir être réalisés simultanément. Le substrat 50 est un corps semi-conducteur, par exemple de type P. Dans le substrat 50 a été diffusée une couche 51 de type N, qui a été ensuite recouverte de la couche épitaxique 52. L'émetteur 53 et le collecteur 54 (concentrique à l'émetteur 53) du transistor latéral correspondent, dans l'ordre de réalisation, à la base 55 du transistor planar, tandis que la base 56 du premier est obtenue en même temps que l'émetteur 57 du second. Les deux transistors sont placés dans des "caissons" voisins séparés par le "mur" 58, mais cette disposition particulière est sans importance eu égard à l'application de l'invention. La couche enterrée 51 est structurée de manière telle que son niveau vient affleurer le collecteur 54 et l'émetteur 53 du transistor latéral, ceci dans le but, précisé plus haut, d'améliorer les performances dudit transistor. Dans le cas présent d'une structure assez complexe, le mérite du procédé de réalisation d'une couche enterrée d'épaisseur et de conductibilité variables selon l'invention, est de permettre, d'une part que ladite couche puisse être réalisée simplement, d'autre part que son niveau de hauteur au droit du transistor latéral puisse être atteint avec précision et que l'opération soit reproductible. Une autre application du procédé selon l'invention consiste en un perfectionnement de la méthode de réalisation d'un transistor de puissance intégré. Le transistor de puissance de type NPN représenté sur -la figure 6 est réalisé sur un corps semi-conducteur 60 de type P, au-dessus d'une couche enterrée 61 de type N comportant deux excroissances 61a et 61b obtenues par application du-procédé selon l'invention, dans une couche épitaxique 62 de type N et dans les limites d'un caisson intérieur à un mur 63. La couche 64 correspond à la base du transistor et la couche 65 à son émetteur. En 66 est figurée la zone de contact collecteur du transistor. On sait que pour réduire la résistance série d'un transistor intégré NPN réalisé au-dessus d'une couche enterrée, on réalise une liaison à haute conductibilité entre la zone collecteur du transistor et ladite couche enterrée. Selon la méthode classique, la formation de cette liaison est opérée par une diffusion à partir de la surface de la structure, diffusion qui est opérée spécialement en raison de la distance relativement importante séparant la surface de la structure et la couche enterrée. Par le procédé selon l'invention, les deux excroissances 61a et 61b,appelées à contribuer à la liaison zone collecteur 66 du transistor/couche enterrée 61 sont obtenues au moment de la formation même de la couche enterrée. Par suite, il n'est plus besoin ultérieurement de procéder à une diffusion spéciale pour réaliser ladite liaison à partir de la surface; la zone collecteur 66 est alors créée en même temps que l'émetteur 65, durant une seule et même opération de diffusion. - REVENDICATIONS 1.- Pr#océdé de réalisation d'une couche enterrée dans un corps semi-conducteur d'un premier type de conduction électrique, par diffusion, à partir de la face active dudit corps, d'au moins une impureté d'un second type de conduction électrique, ladite impureté étant incorporée dans un lit d'un matériau isolant prédéposé sur ladite face, caractérisé en ce qu'on procède à une première opération de diffusion de ladite impureté dans ledit corps et en ce que, au moins une fois ensuite, on élimine partiellement ledit lit isolant et on procède à une opération de diffusion complémentaire. 2.- Procédé de réalisation d'une couche enterrée selon la revendication 1, caractérisé en ce que le corps semi-conducteur est du silicium. 3. - Procédé de réalisation d'une couche enterrée selon l'ensem- ble des revendications 1 et 2, caractérisé en ce que le lit d'un matériau isolant est du bioxyde de silicium. 4.- Procédé de réalisation d'une couche enterrée selon l'une des revendications 1 à 3, caractérisé en ce que l'impureté utilisée est l'arsenic. 5.- Procédé de réalisation d'une couche enterrée selon la revendication 4, caractérisé en ce que l'arsenic est incorporé dans le lit d'un matériau isolant sous la forme d'oxyde d'arsenic. 6.- Structure semi-conductrice à cireuits intégrés, réalisée dans un corps semi-conducteur comportant une couche enterrée continue disposée dans le corps de la structure et obtenue par application du procédé selon la revendication 1 et des interconnexions noyées dans la masse dudit corps, caractérisée en ce que lesdites interconnexions sont formées, au moins partiellement, par des prolongements de ladite couche enterrée s'étendant en direction de la surface utile de la structure. 7.- Structure semi-conductrice à circuits intégrés comportant au moins deux transistors de même géométrie réalisés au-dessus d'une couche enterrée continue disposée dans le corps de la structure et obtenue par application du procédé selon la revendication I, caractérisée en ce que le niveau de la couche enterrée par rapport à au moins l'un desdits transistors est différent du niveau de cette meme couche par rapport aux autres transistors. 8.- Structure semi-conductrice à circuits intégrés, comportant au moins un transistor du type latéral réalisé au-dessus d'une couche enterrée continue disposée dans le corps de la structure et obtenue par application du procédé selon la revendication 1, caractérisée en ce que ladite couche enterrée continue est prolongée, sous les électrodes du transistor, en direction de la surface utile de la structure. 9.- Structure semi-conductrice à circuits intégrés, comportant un transistor de puissance réalisé au-dessus d'une couche enterrée continue disposée dans le corps de la structure et obtenue par application du procédé selon la revendication 15 caractérisée en ce que la liaison électrique entre la zone de contact collecteur du transistor et la couche enterrée est assurée par des prolongements de ladite couche enterrée s'étendant en direction de la surface utile de la structure.