Brevet FR2186703A1 — publié le 19740111

L'invention concerne les circuits logiques séquentiels du genre registre à décalage. Ces circuits électroniques comportent un ensemble de sorties qui peuvent être chacune dans deux états distincts de potentiel, appelés niveaux logiques, et désignés arbitrairement par O et 1. Les états de leurs sorties, tout en restant globalement invariants, peuvent être permutés selon un certain cycle sous l'action de signaux de commande appliqués à leurs entrées. La présente invention a pour but la réalisation, a partir d'un nombre minimal de composants discrets, d un circuit électronique du genre registre a décalage, comportant d'une part un ensemble de sorties qui soient toutes portées a un même niveau logique à ltexception d'une seule d'entre elles, et dont les états puissent être permutés selon un certain ordre, et d'autre part un ensewr ble d'entrées distinctes contrôlant chacune le franchissement d'une étape dans ledit cycle de permutation. Un registre à décalage selon l'invention est remarquable notamment par le fait qu'il comporte : un multiplexeur, un compteur binaire et un décodeur, le compteur binaire assurant la commande du multiplexeur et du décodeur, la sortie du multiplexeur étant connectée à l'entrez du compteur binaire, les entrées dudit registre à décalage étant celles du multiplexeur et ses sorties celles du décodeur. D'autres caractéristiques et avantages de l'invention ressortiront de la description ci-après d'un mode de réalisation donné à titre d'exemple nullement limitatif. Cette description sera faite en regard du dessin dans lequel la figure unique représente le schéma électrique dudit mode de réalisation. On a représenté sur la figure un compteur binaire I à quatre digits. Celuici comporte une entrée de comptage A, quatre sorties C1, C2, C3 et C4 sur lesquelles sont disponibles les digits du compteur, et une commande de remise à zéro RAZ. Il commande un circuit multiplexeur 2 et un décodeur 3. Le circuit multiplexeur 2 comporte seize entrées EO... E15 pour les signaux à multiplexer, une sortie M connectée à l'entrée A du compteur i, des bornes Bi, B2, 33 et B4 de commande multiplexage connectées respectivement aux sorties CI, C2,C3 et C4 du compteur 1, et une commande d'inhibition générale lie. Ses entrées EO... E15 sont en nombre égal au nombre d'états possibles du compteur 1.En fonctionnement normal, c'est-à-dire en llabsence de signal sur la commande d'inhibition générale he, elles sont toutes inhibées à l'exception d'une seule qui se trouve etre reliée à l'entrée A du compteur 1 et dont le choix est commandé par les signaux appliqués sur les bornes de multiplexage B1, B2, B3 et B4. Chacune des entrées EO... E15 du multiplexeur 2 est repérée par un chiffre placé en indice représentant l'état du compteur 1 pour lequel elle n'est pas inhibée. Le décodeur 3 comporte quatre entrées Dl, DZ, D3 et D4 connectées respecti- vement aux sorties C1,Ca C3,et C4 du compteur i, seize sorties SO... S15 et une commande d'inhibition générale hs. Ses sorties Si et 516 sont en nombre égal à celui des états possibles du compteur 1.En fonctionnement normal, c'est-à-dire en l'absence de signal sur la commande d'inhibition générale lis, elles sont toutes à un même niveau logique que l'on désignera par 0 à l'exception d'une seule qui est au niveau logique complémentaire 1 et qui est déterminée par le nombre binaire appliqué par le compteur 1 sur les entrées Dl, D2, D3 et D4 du décodeur 3. Chacune des sorties SO... SiS du décodeur 2 est repérée par un chiffre placé en indice représentant l'état du compteur 1 pour lequel elle est portee au niveau logique 1. Le fonctionnement de l'ensemble du circuit est le suivant On va supposer qu'il ne reçoive pas d'ordre de commande sur les entrées EO... Q5. Le compteur I se trouve être arrêté à un certain chiffre, par exemple i (i étant un nombre entier compris entre 0 et 14). Il en résulte que toutes les sorties Su... Si-l, Si+i... S15 du décodeur 3 sont au niveau logique O alors que sa sortie Si est au niveau logique I et que seule l'entrée Ei du multiplexeur 2 ntest pas inhibée.Si l'on envoie un signal de comptage sur llune quelconque des entrées EO. E15 à l'exception de l'entrée Ei, celui-ci n'aura aucun effet. Si par contre on envoie un signal de comptage sur l'entrée Ei, celui-ci sera transmis au compteur i qui progressera d'une unité et passera à l'état i+l ce qui aura pour effet de provoquer l'inhibition de l'entrée Ei, le déblocage de l'entrée Ei+l, le passage du niveau logique 1 au niveau logique O de la sortie Si et le passage du niveau logique 0 au niveau logique i de la sortie Si+i. Chaque entrée Ei n'a d'effet que sur une étape du cycle de permutation des états des sorties SO. 515 et cette étape est contrôlée uniquement par ladite entrée Ei. Par conséquent ce circuit réalise le but recherche, cc'est-à-dire avoir d'une part un ensemble de sorties qui soient toutes à un même niveau logique à l'exception d'une seule et dont les états puissent etre permutés selon un certain cycle, et d'autre part un ensemble d'entrées distinctes contrôlant chacune une étape du cycle de permutation. Lorsque le compteur 1 arrive au maximum de sa capacité, il repasse à O et le cycle recommence. Ce passage à zéro est provoqué par un signal de comptage appliqué sur lten- trée ES5. La commande d'inhibition générale he permet à tout instant de s'affranchir des ordres appliqués sur les entrées EO... E15 pour empêcher tout changement dans les états des sorties SO... S15. La commande de remise à zéro RAZ permet à tout instant de ramener le compteur 1 à l'état O et par conséquent de debloquer l'entrée EO et d'inhiber toutes les autres El... Ei5, ainsi que de faire passer la sortie SO au niveau logique i et toutes les autres au niveau logique 0. La commande d'inhibition hs permet, à tout moment, de faire passer toutes les sorties SO... SiS au niveau logique O. Il est évident que le registre à décalage selon l'invention peut comporter autant de sorties que l'on désire. Il suffit pour cela d'adopter un compteur 1, un multiplexeur 2 et un codeur 3 ayant une capacité suffisante. Un registre à décalage selon l'invention s'applique avantageusement à la conduite de tout processus industriel se réalisant par étapes successives. En effet, on peut affecter chacune de ses sorties au contrôle de l'une des étapes, chacune de ses entrées commandant le passage d'une étape déterminée à la- suivante. Il est particulièrement intéressant car il est réalisé uniquement au moyen de trois composants discrets, qui sont disponibles sous forme de circuits intégrés, à savoir un compteur binaire, le décodeur associé et un multiplexeur de même capacité. REVENDICATIONS 1/ Registre à décalage a entrées sélectives, caractérisé par le fait qu'il comporte : un compteur binaire, un multiplexeur et un décodeur, le compteur assurant la commande du multiplexeur et du décodeur, la sortie du multiplexeur étant reliée à l'entrée de comptage du compteur 1, les entrées dudit registre à décalage étant celles du multiplexeur et ses sorties étant celles du décodeur. 2t Registre à décalage selon la revendication 1, caractérisé par le fait que le multiplexeur et le décodeur sont pourvus l'un et l'autre d'une commande d'inhibition générale (he respectivement hs). 3/ Registre à décalage selon l'une des revendications précédentes, caractérisé par le fait qu'il est réalisé à partir de trois composants discrets : un compteur binaire, un multiplexeur, et un décodeur.