Brevet FR2158099A1 — publié le 19730615

La présente invention se rapporte au domaine du codage analogique - numérique et a , en particulier, pour objet un dispositif réalisant un codage binaire dit parallèle, c'està-dire où les n informations binaires, ou bits, nécessaires à la représentation d'une grandeur exprimée sous forme analogique, sont obtenus à la sortie du dispositif sur n voies paralléles. Un tel dispositif de codage est constitué en général par, connectés en série - un échantillonneur analogique, recevant une grandeur exprimée sous forme analogique et réalisant la mémorisation de sa valeur à des instants particuliers, déterminés par un signal de commande, appelé signal d'échantillonnage - un ensemble de comparateurs, branchés en parallèle, recevant chacun, sur une de leurs deux entrées, l'information analogique mémorisée par l'écbantillonneur, et sur l'autre entrée un signal de référence, différent pour chaque comparateur; - un ensemble logique fournissant, en fonction des résultats des comparaisons effectuées par 11 ensemble précédent, la représentation numérique de la grandeur reçue à l'entrée du dispositif sous forme dtinformations binaires disponibles sur des voies parallèles. Les inconvénients d'un tel dispositif sont principalement de deux sortes : d'une part, le temps de codage, qui est important, et d'autre part l'instabilité des signaux de sortie, introduisant des imprécisions ou des erreurs. En effet : d'une part le codage s'effectue en trois étapes, échantillonneur analogique, comparateurs et ensemble logique, introduisant chacune un délai important et difficilement réductible ; d'autre part, l'instabilité d'un ou plusieurs comparateurs, selon leur sensibilité respective, lorsque la valeur de l'information échantillonnée est proche de celle de la référence, provoque une instabilité des informations binaires de sortie. La présente invention a pour objet dn dispositif de codage analogique - numérique parallèle, permett > gt de réduire considérablement les inconvénients précédem ent énoncés, et notamment en ce qui concerne le temps de codage, par la liaison directe des comparateurs à l'entrée analogique, et par l'adjonction d'un registre numérique, disposé avant l'ensemble logique décrit ci-dessus, et recevant, à des instants particuliers déterminés par des signaux de commande, les informations de sortie des comparateurs, informations ainsi fixées en mémoire sous une forme logique stable. L'invention sera mieux comprise et d'autres caractéristiques apparattront à l'aide de la description ci-après et des dessins 'y rapportant où - la figure 1 est le schéma synoptique du dispositif selon l'invention s - la figure 2 représente schématiquement un mode de réalisation dudit dispositif - la figure 3 est un diagramme fonctionnel se rapportant au mode de réalisation de la figure2 . Le dispositif selon l'invention, schématisé figure 1, comporte - une entrée 5 destinée à recevoir une information exprimée sous forme analogique, cette information devant être exprimée sous forme numérique à l'aide de n bits - un ensemble 1 de 2n - 1 comparateurs à deux entrées dont l'une est connectée à l'entrée 5 du dispositif et l'autre est reliée à un élément, non représenté, fournissant un signal de référence prédéterminé, cet élément pouvant être réalisé par exemple par un générateur de tension dans le cas où l'information analogique présente sur l'entrée 1 est une tension; sur la figure 1 sont représentés trois de ces comparateurs, 11, 12, et 13, leur entrée de référence étant repérée U1, U2 et U3; - un registre 2 comportant des éléments de mémoire constitués par exemple par des éléments bistables, reliés aux comparateurs de l'ensemble 1 , ces éléments assurant ainsi la mémorisation, sous forme logique, du résultat des comparaisons effectuées par l'ensemble 1, et cela à des instants particuliers déterminés par un signal de commande reçu sur une entrée du dispositif, repérée 6 - un ensemble logique 3 traitant les informations logiques fournies par la mémoire 2 afin de les mettre sous forme d'informations binaires parallèles , disponibles sur les sorties 4, représentant l'information analogique reçue sur l'entrée 5. Eh fonctionnement, l'information analogique, telle qu'une tension par exemple , appliquée à l'entrée 5 du dispositif, est transmise à l'ensemble 1 où elle est comparée à 2n tensions de référence (U1, U2 et U3 sur la figure); les résultats des comparaisons se présentent sous une forme logique, "plus grand'l ou "plus petit" par exemple, et sont inscrits dans le registre 2 sur une commande extérieure de synchronisation reçue sur l'entrée 6, telle que le front ascendant d'une impulsion ; le contenu du registre 2 est donc stable, entre deux impulsions, et permet 11 obtention dtinformations également stables sur les sorties 4 de l'ensemble logique 3 Le temps nécessaire au codage est, dans ce dispositif, considérablement réduit par rapport aux dispositifs connus du fait, d'une part, de la suppression de l'échantillonneur analogique qui introduit un retard très important par rapport à ceux dûs aux comparateurs et à l'ensemble logique, et d'autre part de l'exclusion du temps de réponse des comparateurs du temps de codage total. Eh effet, dans le dispositif selon l'invention, l'état des comparateurs de l'ensemble 1 évolue de façon continue avec l'information analogique d'entrée, le codage tétant déclenché, sur commande reçue sur l'entrée 6, qu'au niveau de la mémorisation (registre 2); le temps de réponse des comparateurs peut donc être considéré comme un temps de transmission des informations, à condition que les comparateurs soient choisis de telle sorte que leur temps de réponse soit constant, quelle que soit la tension différentielle qui leur est appliquée. Le temps de codage du dispositif est donc constitué par le temps de prélèvement des informations dans le registre 2 temps dont l'ordre de grandeur est très inférieur aux retards mentionnés ci-dessus, et le temps de réponse de l'ensemble logique 3 , temps demeurant inchangé par rapport aux dispositifs connus, ce qui donne donc une importante réduction du temps de codage total. La figure 2 représente schématiquement un exemple de réalisation du dispositif selon l'invention, réalisant le codage, par pas de 1 volt, d'une information analogique constituée par unie tension comprise entre 0 et 3,5 volts, ce qui correspond à deux bits de sortie. Sur cette figure, où les mêmes nombres de référence repèrent les mimes éléments que sur la figure 1, sont représentés ensemble 1 de comparateur, le registre de mémoire 2 et l'ensemble logique 3 L'ensemble 1 comprend trois comparateurs repérés 11, 12 et 13, comportant deux entrées, "plus" et "moins", et reliés chacun par une de leurs entrées ("plus"pour les comparateurs Il et 12 et "moins" pour le comparateur 13) à l'entrée analogique 5 du dispositif, et par l'autre entrée à un générateur (non représenté) de tensions de référence, respectivement U1 = 1,5 V. , U2 = 0,5 V. et U3 = 2,5 V. A la sortie d'un tel comparateur est obtenu un signal logique qui n'est différent de zéro que lorsque la tension reçue sur l'entrée "plus" est inférieure à la tension de référence.Ces comparateurs sont tels, c'est-à-dire à gain et bande passante importants, que leur temps de réponse soit constant quelles que soient les tensions différentielles appliquées aux entrées, ainsi qu'il est dit plus haut. Dans cet exemple de réalisation, les sorties de deux des comparateurs (12 et 13) sont reliées entre elles en vue de simplifier la réalisation des ensembles suivants. Le registre 2 est constitué par deux bistables 21 et 22 à deux entrées, H et D, et deux sorties, Q et Q ; les entrées repérées H sont connectées à l'entrée de commande 6 du dispositif, et les entrées repérées D sont reliées aux sorties des comparateurs de l'ensemble 7, et, plus précisément, l'entrée D du basculeur bistable 21 à la sortie du comparateur Il et l'entrée D du basculeur bistable 22 à la sortie de l'opérateur logique 32 ; ces basculeurs 21 et 22 assurent ainsi la mémorisation du contenu des comparateurs aux instants définis par les signaux de commande reçus sur l'entrée 6 . Les sorties Q et Q de chaque basculeur fournissent respectivement le contenu de l'élément de mémoire et son complément logique. L'ensemble logique 3 comprend seulement, dans cet exemple de réalisation, un opérateur logique "OU-exclusif" 31, opérateur dont la fonction est de ne fournir d'information logique différente de zéro que lorsqu'il reçoit une telle information sur l'une seulement de ses entrées. Les entrées de cet opérateur 31 sont reliées respectivement aux sorties Q des basculeurs bistables 21 et 22, et sa sortie constitue une sortie (42)du dispositif. Une seconde sortie (41) du dispositif est constituée par la sortie Q du basculeur 21, la sortie Q du basculeur 22 demeurant inutilisée. Le diagramme de la figure 3 permet de suivre le fonctionnement du dispositif représenté figure 2 ; il fournit en effet la valeur des informations présentes en différents points du dispositif en fonction de la valeur de la tension reçue sur l'entrée 5 , valeur donnée par l'échelle 50 et comprise entre O et 3,5 volts, ainsi qutil a été dit ci-dessus. L'ensemble de courbes 10 indique la valeur des informations de sortie des comparateurs de l'ensemble 1, les courbes 15, 16 et 17 étant respectivement relatives aux comparateurs 11, 12 et 13 L'ensemble de courbes 20 indique la valeur des informations de sortie des éléments de mémoire de ensemble 2 . La courbe 25, représentant l'information logique disponible à la sortie Q du basculeur bistable 21 , est identique à la courbe 15 . La courbe 26 représente l'information logique disponible à la sortie Q du basculeur bistable 22, à savoir la combinaison des informations de sortie des comparateurs 12 et 13 (représentées par les courbes 16 et 17). L'ensemble de courbes 40 est relatif aux informations de sortie du dispositif. La courbe 45 représente l'information logique disponible sur la sortie 41, à laquelle est reliée directement la sortie Q du basculeur bistable 21 . La courbe 46 représente l'information logique, disponible sur la sortie 42 , résultat de l'opération "OU-exclusif" entre les informations issues des sorties Q des basculeurs 21 et 22 (courbes 25 et 26, respectivement ). La comparaison de ces deux courbes (45 et 46) avec l'échel- le des valeurs de la tension d'entrée, à coder, montre qu'est disponible, sur les sorties 41 et 42 du dispositif, une information représentant sous forme binaire parallèle la grandeur analogique d'entrée, le poids faible (20) étant obtenu sur la sortie 42 et le poids fort (21) sur la sortie 41. La précision du codage réalisé à l'aide de ce dispositif a pour ordre de grandeur la valeur du demi-digit le moins significatif, l'erreur maximum commise, en cas dtinstabilité d'un des comparateurs, ayant cette valeur ainsi que le montre la figure 3. Le temps nécessaire au codage se réduit dans le dispositif selon l'invention, ainsi qu'il est dit ci-dessus, aux délais introduits parla mémoire 2 et par l'ensemble logique 3. Dans l'exemple de réalisation décrit figure 2 , il est au maximum de 40 ns pour la mémoire et 30 ns pour l'opérateur "OU-exclusif" 31, soit 70 nsj le temps moyen étant de ltordre de 35 ns. La description du dispositif selon l'invention faite cidessus ne l'est qu'à titre non limitatif; ctest ainsi que l'exem- ple de réalisation de la figure 2 peut être adapté à la représentation d'une information analogique sur un plus grand nombre (N) de bits; à cet effet sont adjoints - à l'ensemble t, des comparateurs, du même type que les précédents, en un nombre tel que cet ensemble comporte 2N-i comparateurs, réunis par groupes de deux (sauf le comparateur Il ), chaque groupe de deux comparateurs supplémentaires recevant des informations de référence symétriques par rapport à la valeur médiane de l'étendue des informations analogiques à coder, cette valeur médiane constituant l'information de référence du premier comparateur (11) - au registre 2 un nombre de basculeurs bistables égal à celui des groupements de comparateurs précédents - à l'ensemble logique 3 des opérateurs "QU-exclusif" en nombre suffisant pour réunir, dans une première étape, par groupes de deux les sorties Q des basculeurs bistables tels que 22 , à savoir un basculeur recevant sur son entrée D l'information de sortie d'un groupement de comparateurs , puis dans une seconde étape, par groupes de deux également, les sorties des opérateurs 1,OU-exclusif" eux-memes, et ainsi de suite afin d'obtenir, en N-l étapes, une sortie de N positions binaires parallèles dont la position de poids le plus élevé est toujours constituée par la sortie Q du comparateur 11. Le temps nécessaire au codage n'augmente, avec cette structure, pas proportionnellement au nombre N de bits de sortie, mais s'accroSt seulement du temps de réponse d'un opérateur logique "OU-exclusif" par bit supplémentaire. REVENl)ICtlION 1. Dispositif de codage analogique-niuaerique, recevant sur son entrée une première1'Information exprimee sous forme analo3ique, et fournissant sur ses sorties une seconde information exprimée sous forme numérique, représentative de ladite première information, ledit dispositif comportant des comparateurs de ladite première information à des informations de référence prédéfinies, et des moyens logiques, connectés entre lesdits comparateurs et lesdites sorties, assurant la mise en forme de ladite seconde information, ledit dispositif étant caractérisé par le fait que les entrées desdits comparateurs sont reliées directement à ladite entrée du dispositif, et que les sorties desdits comparateurs sont reliées auxdits moyens logiques par l'intermédiaire d'une mémoire numérique assurant la mémorisation des informations de sortie desdits comparateurs à des instants particuliers déterminés par un signal de commande.