Brevet FR2123423A1 — publié le 19720908

La présente invention est relative à des ensembles électroniques complexes et se rapporte plus particulièrement à de tels ensembles pouvant être intégrés sur une plaquette unique de matériau semiconducteur, ainsi qu'à leur procédé de fabrication. 5 Au cours de la fabrication d'ensembles électroniques complexes, chaque sous-ensemble est ordinairement essayé avant d'être connecté à l'ensemble. Toutefois, on a constaté que dans beaucoup de cas, il est plus intéressant de fabriquer l'ensemble entier en une seule fois avant essai. Si l'on considère par exemple 10 un ensemble électronique complexe intégré sur une plaquette unique de matériau semiconducteur, on obtient certains avantages de fabrication et de fiabilité en formant la totalité du circuit sur la plaquette ou substrat en une seule fois. Lors de la fabrication des circuits intégrés à grande échelle, une technique consiste à fixer 15 toutes les connexions des circuits sur le substrat semiconducteur et à essayer ensuite 1'ensemble entier. Si un élément ne fonctionne pas de façon satisfaisante,l'ensemble entier peut être mis au rebut En conséquence, les rendements sont limités dans le cas de la solution du cablage fixe et diminuent lorsque la complexité des cir- 2 0 cuits augmente. Une solution plus souple est celle, du câblage au choix dans lequel les composants et les circuits peuvent être tous for mes en même temps et peuvent également être essayés individuellement. Dans le câblageau choix , il est produit un réseau de connexions destiné à ne relier que les circuits satisfaisants d'un ensemble désiré. 25 Ceci signifie qu'un masque de métallisation séparé et unique doit être engendré pour chaque substrat traité suivant la technique de câblage au choix, même si les ensembles intégrés à grande échelle "en boîte noire" obtenus sont électriquement ou fonctionnellement identiques. 30 Suivant l'invention, les ensembles électroniques à se miconducteurs extrêmement complexes que l'on peut considérer comme appartenant au domaine de 1'intégration à grande échelle avancée, sont réalisés avec des rendements de pratiquement 100% et sans la nécessité ni le coût de réseaux de connexions spécialisés ou de 3 5 masques de métallisation uniques pour chaque plaquette traitée. En conséquence, l'invention a pour but de fournir : - des ensembles électroniques extrêmement complexes comportant un grand nombre de fonctions, avec des rendements élevés ; - des moyens et des techniques de fabrication d'ensem- 40 bles intégrés à grande échelle, avancés, à haute densité et com- 2. 72 02518 plexes sur une plaquette semiconductrice. Ces buts et avantages sont atteints suivant l'invention au moyen d'une technique de fabrication de parties d'ensembles complexes ainsi que d'ensembles complexes entiers, comprenant 5 toutes les interconnexions, simultanément, l'ensemble obtenu comprenant des moyens permettant ensuite d'isoler, d'essayer et d'exciter individuellement les divers sous-ensembles. Les ensembles électroniques complexes comportant des jeux de sous-ensembles, comprenant des sous-ensembles superflus, 10 sont essentiellement interconnectés de façon permanente avant essai. Les interconnexions comprennent des conducteurs communs auxquels les sous-ensembles sont couplés sélectivement. Les moyens couplant les divers sous-ensembles aux conducteurs communs comprennent des circuits d'excitation qui isolent les sous-ensembles les 15 uns des autres ainsi que des conducteurs communs. Les sous-ensembles sont essayés soit lorsqu'ils sont isolés des conducteurs communs et les uns des autres, soit à raison d'un à la fois lorsqu'ils sont connectés momentanément aux conducteurs communs. Les résultats des essais effectués sur chaque sous-ensemble sont enregistrés 20 et, après essai de tous les sous-ensembles, les circuits d'excitation associés aux sous-ensembles qui satisfont aux conditions de fonctionnement désirées et sont nécessaires pour former l'ensemble final désiré sont excités un par un en un stade unique, de sorte que toutes les connexions entre un sous-ensemble unique et les 25 conducteurs communs sont fermées simultanément. Les interconnexions entre les sous-ensembles et entre les sous-ensembles et les conducteurs externes comprennent des ensembles de conducteurs communs auxquels les sous-ensembles sont couplés sélectivement. Le dispositif couplant les divers sous-en-30 sembles aux ensembles de conducteurs communs comprennent des circuits d'excitation qui ont pour fonction d'isoler chacun des sous-ensembles des ensembles de conducteurs communs ainsi que les uns des autres. Les sous-ensembles sont essayés lorsqu'ils sont isolés de l'ensemble de conducteurs communs ainsi que des autres sous-en-35 sembles ou sont essayés individuellement lorsqu'ils sont connectés temporairement aux ensembles de conducteurs communs. Les résultats des essais effectués sur chaque sous-ensemble sont enregistrés et après essai de tous les sous-ensembles, des circuits d'excitation associés aux sous-ensembles qui satisfont aux conditions de fonction-40 nement désirées et sont nécessaires pour former l'ensemble final 72 02518 3' 2123423 désiré sont excités individuellement en un stade unique, de sorte que toutes les connexions entre un sous-ensemble unique et les ensembles de conducteurs communs sont avantageusement établies, soit séquentiellement soit simultanément. Les sous-ensembles excités 5 introduits dans l'ensemble désiré par des connexions existantes et les sous-ensembles ne satisfaisant pas aux conditions désirées de fonctionnement ou satisfaisant à ces conditions mais n'étant pas nécessaires pour former l'ensemble final désiré restent isolés de l'ensemble final. De cette manière, on peut produire en série, de 10 façon économique et avec des rendements élevés des mémoires à accès sélectif, des ensembles de calcul ainsi que d'autres ensembles électroniques complexes et sous-ensembles contenant un grand nombre de fonctions. D'autres caractéristiques et avantages de l'invention 15 apparaîtront au cours de la description suivante, donnée uniquement à titre d'exemple et faite en référence aux dessins annexés, dans lesquels : la Fig; 1 est une vue en plan d'un ensemble de mémoire à accès sélectif suivant l'invention ; 20 la Fig. 2 est une vue en plan agrandie de la moitié de gauche de l'ensemble de mémoire de la Fig. 1 ; la Fig. 3 est un organigramme d'un premier processus d'essai permettant d'essayer les ensembles suivant l'invention ; la Fig. 3a est une variante d'organigramme du premier 25 processus d'essai permettant d'essayer des ensembles suivant l'invention ; la Fig. 4 est une vue en plan d'un sous-ensemble de mémoire indiquant en particulier les plots d'essai ; la Fig. 5 est un organigramme d'un second processus 3 0 d'essai permettant d'essayer les ensembles suivant l'invention ; la Fig. 6 est un schéma électrique d'un circuit d'excitation métal-oxyde-semiconducteur suivant l'invention ; la Fig. 7 est une vue en plan d'une partie de l'ensemble de mémoire représenté à la Fig. 1, montrant en particulier le 35 circuit d'excitation métal-oxyde-semiconducteur ainsi que sa relation avec l'ensemble de conducteurs communs.; la Fig. 8 est une vue en plan d'une partie de l'ensemble de mémoire de la Fig. 1 montrant en particulier le circuit de mise automatique à la masse du circuit d'excitation mëtal-oxyde-40 semiconducteur ; 72 02518 2123423 ' la Fig. 9 est un schéma électrique du circuit de mise automatique à la masse ; la Fig. 10 est un schéma montrant les divers circuits de chaque sous-ensemble de mémoire ainsi que les relations entre ces 5 circuits ; la Fig. 11 est un schéma électrique des circuits inverseurs d'adresse X de la mémoire ; la Fig. 12 est un schéma électrique des circuits de décodage de lignes X de la mémoire ; 10 la Fig. 13 est un schéma électrique des circuits d'ex citation de lecture de la mémoire ; la Fig. 14 est un schéma électrique des circuits d'écriture de la mémoire ; la Fig. 15 est un schéma électrique des circuits inver-15 seurs d'adresse Y de la mémoire ; la Fig. 16 est un schéma électrique des circuits de décodage de colonne Y de la mémoire ; la Fig. 17 est un schéma électrique d'un amplificateur de rafraîchissement de mémoire et des circuits de commande de lec-20 ture-écriture ; la Fig. 18 est un schéma électrique de la mémoire à 1024 cellules ; la F-ig. 19 est un schéma électrique des circuits de charge préalable des cellules de la mémoire ; 25 la Fig. 20 est un schéma électrique du générateur de ten sion intermédiaire des sous-ensembles de mémoire ; les Fig. 21a à 21c sont des schémas électriques des générateurs d'horloge du sous-ensemble de mémoire ; la Fig. 22 est une vue en plan de la partie inférieure 30 de l'ensemble de mémoire de la Fig. 1, montrant en particulier l'ensemble de conducteurs communs et les bornes des conducteurs d'entrée et de sortie ; la Fig. 23 est une vue en plan d'un substrat en matière céramique métallisée sur lequel l'ensemble de mémoire est monté ; 35 la Fig. 24 est un diagramme des temps montrant le minu tage des phases des impulsions d'horloge, des signaux de commande et des signaux d'entrée et de sortie ; les Fig. 25 et 2 6 représentent un circuit d'excitation bipolaire utilisé suivant l'invention ; 40 la Fig. 27 est un schéma d'un ensemble de calcul suivant 72 Û2518 2123423 1 11 invention ; la Fig. 28 est un schéma du calculateur de la Fig. 27 montrant en particulier les sous-ensembles des unités de calcul, des circuits d'excitation associés et des interconnexions, et 5 la Fig. 29 est une vue en plan d'un exemple de calcula teur fabriqué sur une plaquette suivant l'invention. Un ensemble complexe mettant en oeuvre 1'invention est un ensemble de mémoire à accès sélectif à transistors à effet de champ à grille isolée, fabriqué sous forme monolithique sur une 10 plaquette semiconductrice, par exemple en silicium, en germanium ou en un matériau semiconducteur composé, au voisinage de sa surfa ce. Comme représenté à la Fig. 1, un ensemble de mémoire à semicon ducteur préféré, fabriqué sur un substrat semiconducteur de 6,45 2 cm fournit 17 408 éléments binaires de mémoire à accès sélectif. 15 L'ensemble préféré est constitué par trente-deux sous-ensembles identiques désignés d'une manière générale par le numéro de référence 10, parmi lesquels on choisit dix-sept sous-ensembles satisfaisant aux conditions de fonctionnement désirées pour assurer la mise en mémoire de 1 024 mots comportant chacun seize bits plus 20 un Dit de parité. L'ensemble de mémoire comprend un ensemble de conducteurs communs 157, des conducteurs électriques 174 par exemple en or ou en aluminium ou en d'autres matériaux conducteurs, positionnés sur le substrat de façon électriquement isolée par rap port à celui-ci, des interconnexions électriques diffusées et f or-25 mant tunnel 146 et 175 et un circuit d'excitation 141 associé à chacun des trente-deux sous-ensembles 10. Les sous-ensembles 10, dont chacun est un ensemble complexe par lui-même et remplit un grand nombre de fonctions, sont disposés en quatre colonnes à raison de huit sous-ensembles par co 30 lonne. L'ensemble 157 de conducteurs communs est fabriqué sur le substrat 11 de façon que tous les sous-ensembles 10 puissent y accéder . Dans le mode de réalisation représenté, l'ensemble de conducteurs communs 157 sert à transmettre des signaux d'adresse, 35 des signaux d'horloge, etc... aux sous-ensembles de mémoire 10. Chaque sous-ensemble 10 est couplé à l'ensemble de conducteurs com muns 157 par un jeu d'interconnexions diffusées 146 et par 1'inter médiaire d'un circuit d'excitation 141. Les conducteurs 174 servent à appliquer des signaux 40 d'entrée aux sous-ensembles 10 et à en extraire des signaux de sor 72 02518 2123423 tie. Il existe trente-deux conducteurs 17 4, chacun d'eux étant respectivement associé à l'un des trente-deux sous-ensembles auquel il est connecté par une interconnexion diffusée 17 5. Comme dix-sept sous-ensembles 10 suffisent pour former l'ensemble de mé-5 moire à 17 408 éléments binaires, dix-sept conducteurs 174 seulement sont utilisés sélectivement dans l'ensemble de mémoire complet. En se référant maintenant à la moitié de gauche du substrat semiconducteur 11 représenté à la Fig. 2, des circuits d'ex-10 citation 141 couplant chaque sous-ensemble à l'ensemble de conducteurs communs 157 constituent des moyens pour isoler leur sous-ensemble respectif de l'ensemble de conducteurs communs 157. D'une manière générale, les circuits d'excitation 141 sont constitués par des jeux de commutateurs électroniques qui ouvrent et ferment 15 sélectivement les parcours conducteurs des jeux d'interconnexions 146 existant entre un sous-ensemble 10 et l'ensemble de conducteurs communs 157, par exemple par interconnexion simultanée. En polarisant l'un des circuits d'excitation 141, ou en coupant sa po larisation, on connecte ou déconnecte respectivement un sous-ensem 20 ble entier de l'ensemble de conducteurs communs suivant un mode sélectif, par exemple en un stade unique. De cette manière, l'un quelconque ou plusieurs des sous-ensembles 10 sont isolés ou con-nextés à l'ensemble de conducteurs communs 157 et, par suite, isolés du reste de l'ensemble, soit momentanément à des fins d'essais 25 soit de façon permanente. Les circuits d'excitation sont décrits en détail ci-après et sont représentés à la Fig. 6. Suivant un mode de réalisation de l'invention, initiale ment, aucune polarisation n'étant appliquée aux circuits d'excitation 141, chacun des sous-ensembles 10 est isolé de l'ensemble de 30 conducteurs communs 157. Avec ce mode de fonctionnement, on voit facilement que les sous-ensembles 10 peuvent être essayés individuellement sans affecter le reste de l'ensemble et que les défauts éventuels de l'un quelconque des sous-ensembles 10 n'affectent pas les résultats d'essai d'un autre sous-ensemble. 3 5 II existe deux procédés préférés pour essayer les ensem bles fabriqués suivant les techniques de l'invention, chacun pouvant s' adapter facilement aux essais automatisés, commandé par cal culateur. Le premier procédé d'essai est caractérisé par l'organigramme de la Fig. 3. Afin de pouvoir mettre en oeuvre le procédé 40 de la Fig. 3, des plots d'essais (tels que ceux représentés à la 72 02518 2123423 1 Fig. 4) sont montés sur les trajets des conducteurs des sous-ensembles, entre les sous-ensembles 10 et leurs circuits d'excitation 141. D'une manière générale, les sous-ensembles 10, comme re-5 présenté à la Fig. 4, sont des ensembles complexes et comprennent des circuits permettant d'exécuter un grand nombre de fonctions différentes. Les diverses fonctions et les divers circuits des sous-ensembles de mémoire 10 à 1 024 éléments binaires sont décrits en détail ultérieurement. Outre les circuits, chaque sous-ensemble 10 10 comprend des plots d'essai 140 qui servent à essayer le sous-ensemble 10 lorsque le circuit d'excitation 141 n'est pas polarisé et lorsque le sous-ensemble 10 est situé en dehors de l'ensemble de conducteurs communs. De nouveau, le circuit d'excitation 141 est constitué par un jeu de commutateurs électroniques connextés 15 les uns aux autres de sorte que tous les trajets conducteurs pénétrant dans le sous-ensemble 10 à partir de l'ensemble de conducteurs communs sont ouverts et fermés simultanément par la connexion d'un fil unique ou en établissant une interconnexion simple qui polarise efficacement et alimente le circuit d'excitation. Un 20 plot d'essai 140 est prévu sur chaque trajet conducteur entre le circuit d'excitation 141 et les circuits du sous-énsemble, de sorte que des signaux électriques sont appliqués aux circuits du sous-ensemble et extrait de ceux-ci au lieu des signaux fournis par l'ensemble de conducteurs communs lorsque le sous-ensemble 10 est 20 isolé de celui-ci. Dans le processus d'essai représenté à la Fig. 3, tous les sous-ensembles 10 sont isolés de l'ensemble de conducteurs communs 157 pendant la totalité de l'essai. Dans un premier stade 70, on fait avancer des sondes d'essai jusqu'aux plots d'essai 140 3 0 du sous-ensemble initialement choisi, par exemple le sous-ensemble 10a (Fig. 2). Ensuite, suivant le stade 71, des signaux d'essais sont appliqués aux sondes pour essayer le sous-ensemble 10a. Les résultats des essais qui sont mesurés soit au niveau des conducteurs d'entrée-sortie 174 du groupe I choisi (Fig. 2) soit au ni-35 veau des plots d'essai choisis 140, sont enregistrés pendant le stade 72. Autrement dit, pendant ce stade 72, (Fig. 3) les résultats d'essai mesurés sont comparés aux résultats d'essai normalisés pour déterminer si le sous-ensemble 10a satisfait ou non aux caractéristiques de fonctionnement désirées. S'il satisfait à ces condi-40 tions, un "oui' est enregistré et le sous-ensemble peut être utilisé 72 02518 2123423 dans l'ensemble final. Toutefois, s'il ne satisfait pas aux caractéristiques, un "non" est enregistré et le sous-ensemble n'est pas utilisé dans l'ensemble final. Ensuite, au cours du stade 73, on détermine s'il existe 5 ou non d'autres sous-ensembles devant être essayés. Si c'est le cas, au cours du stade 74, on fait avancer les sondes d'essai jusqu'aux plots d'essai 140 d'un sous-ensemble choisi suivant, par exemple le sous-ensemble 10b (Fig. 2). On répète ensuite les stades 71 à 73 jusqu'à ce que, au cours du stade 73, on constate fi-10 nalement que tous les sous-ensembles devant être essayés l'ont été, auquel cas, les circuits d'excitation des sous-ensembles qui à la fois sont nécessaires et satisfont aux caractéristiques de fonctionnement requises sont connectés sélectivement au cours du stade 75 pour compléter l'ensemble. 15 Un second processus d'essai qui est indiqué par l'orga nigramme de la Fig. 5 supprime la nécessité des plots d'essai 140 (Fig. 4) ainsi que la nécessité de faire avancer les sondes d'essai. Ce second processus d'essai est une variante du premier. En premier lieu, le stade 7 6 du second processus d'essai consiste à 20 appliquer les signaux d'essai directement à l'ensemble de conducteurs communs 157, (Fig. 2) ; les signaux d'essai restant sur l'ensemble de conducteurs communs 157 pendant la totalité du processus. Ensuite, le stade 77 consiste à polariser momentatément le circuit d'excitation 141 qui est associé à un premier sous-ensemble choisi 25 10 afin de fermer les commutateurs électroniques jumelés des trajets conducteurs 146 situés entre l'ensemble de conducteurs communs 157 et le sous-ensemble choisi, par exemple le sous-ensemble 10a. Ceci peut être effectué par exemple au moyen d'une polarisation sélective effectuée en appliquant une sonde appropriée au 30 circuit d'excitation 141a. Ensuite, pendant le stade 78, le sous-ensemble 10a est essayé en fonction des signaux qui sont appliqués à l'ensemble de conducteurs communs 157 et couplés au moyen de l'ensemble de conducteurs communs 157, des conducteurs 146a et du circuit d'excitation 141a au sous-ensemble 10a. Les résultats de 35 l'essai sont enregistrés pendant le stade 7 9 et pendant le stade 80, la polarisation momentanée appliquée au circuit d'excitation 141a est coupée, ce qui ouvre les commutateurs du réseau conducteur situé entre l'ensemble de'conducteurs communs 157 et le sous-ensemble 10a pour isoler une fois de plus le sous-ensemble 10a de 40 l'ensemble de conducteurs communs 157. On détermine ensuite au 72 02518 9' 2123423 ' cours du stade 81 s'il existe d'autres sous-ensembles à essayer. Si c'est le cas, par exemple pour le sous-ensemble 10b, on polarise alors au cours du stade 82 le circuit d'excitation 141b qui comporte des commutateurs dans les trajets conducteurs 146b entre 5 l'ensemble de conducteurs communs 157 et le sous-ensemble suivant choisi 10b, ce qui ferme tous ces trajets entre le sous-ensemble 10b et l'ensemble de conducteurs communs 157. On répète ensuite les stades 78 à 81 pour le sous-ensemble 10b. Le processus d'essai se poursuit jusqu'à ce que, au 10 cours du stade 81, on constate que tous les sous-ensemble devant être essayés l'ont été ; auquel cas, au cours du stade 83, les circuits d'excitation des sous-ensembles qui sont à la fois nécessaires et satisfont aux conditions de fonctionnement requises sont connectés sélectivement pour compléter l'ensemble. La connexion 15 choisie est décrite plus en détail ultérieurement. On rappelle que, ce mode de réalisation d'un ensemble de mémoire donné à titre d'exemple, dix-sept seulement des trente-deux sous-ensembles 10 disponibles sont nécessaires pour produire un ensemble de mémoire à 17 408 éléments binaires et que par suite dix-sept seulement des 20 trente deux-circuits d'excitation associés sont connectés sélectivement à l'ensemble de conducteurs communs 157 pour former l'ensemble . En se référant maintenant à la colonne la plus à gauche de huit sous-ensembles de la Fig. 2, les sous-ensembles 10a à lOh 25 sont interconnectés avec le groupe I de conducteurs d'entrée-sortie 174 au moyen de conducteurs diffusés 175a à I75h respectivement. L& conducteur diffusé 175a est connecté au premier conducteur d'entrée-sortie du groupe I et le conducteur diffusé 175h est connecté au dernier conducteur d'entrée-sortie du groupe I. Comme il y a 3 0 quatre colonnes de sous-ensembles comportant chacune un total de huit sous-ensembles et comme il faut un total de dix-sept bons sous-ensembles parmi les quatre colonnes pour former l'ensemble de mémoire, quatre ou cinq sous-ensembles seulement de chaque colonne sont nécessaires. Ainsi, quatre ou cinq seulement des sous-ensem-35 bles du groupe I ou de la première colonne 10a à lOh sont ordinairement nécessaires pour satisfaire aux conditions de fonctionnement. De même, dans le groupe II, quatre ou cinq seulement des huit sous-ensembles de ce groupe doivent ordinairement satisfaire aux conditions requises de fonctionnement pour former l'ensemble. Un 40 conducteur de croisement 183 est prévu dans le cas où un groupe 72 02518 10' 2123423 ' (groupe I ou II) comporte plus de sous-ensembles satisfaisants que nécessaire. Le conducteur de croisement 183 permet de déplacer un bon sous-ensemble d'un groupe au groupe voisin. Le schéma entier de connexions entrée-sortie de l'ensemble de mémoire complet, com-5 prenant les connexions avec l'ensemble de conducteurs communs, est décrit ultérieurement. Une variante du processus d'essai de l'invention est caractérisée par l'organigramme de la Fig. 3a. En premier lieu, le stade 7 0 consiste à connecter un conducteur tel qu'un fil volant 10 (17 2 dans le mode de réalisation de la Fig. 8) ou un commutateur (L43 dans le mode de réalisation de la Fig. 6) afin de fermer les commutateurs du circuit d'excitation d'un premier des sous-ensem -bles 10 (ce qui connecte ce premier sous-ensemble à l'ensemble de conducteurs communs 157) et de fournir de l'énergie pour faire 15 fonctionner ce premier sous-ensemble. Ensuite, au cours du stade 71, des signaux d'essai sont appliqués directement à l'ensemble de conducteurs communs 157 pendant tout le processus d'essai, bien que le dispositif d'essai utilisé engendre un programme entier d'essais pour chacun des sous-ensembles afin d'exciter individuellement cha-20 que sous-ensemble en vue d'un essai complet. Les dispositifs d'essai du commerce qui fournissent de tels signaux d'essai sont le "doc-tor-32,T fabriqué et vendu par Abar Associates,Cambridge,Massachusetts, le DFE-1 fabriqué et vendu par Tau-Tron Incorporated, Lowell, Massachusetts et le dispositif excitateur d'ensemble de mémoire 25 FTS1000 fabriqué et vendu par Computer test Corporation, Cherryhill LTew Jersey, Etats-Unis d'Amérique. Ainsi, pendant le stade 72, le sous-ensemble qui vient d'être excité par la connexion 'un fil volant est essayé en fonction des signaux appliqués par le dispositif d'essai. Les résultats de l'essai correspondant à ce sous-ensem-30 ble particulier sont surveillés sur son conducteur d'entrée-sortie correspondant 17 4. Les résultats de chaque essai du sous-ensemble particulier pendant le programme d'essai sont enregistrés, et lorsque tous les essais ont été effectués, on détermine au cours du stade 73 si le sous-ensemble particulier essayé satisfait aux cri-35 tères d'essai requis ou aux caractéristiques de fonctionnement requises. Si le sous-ensemble ne satisfait pas aux caractéristiques de fonctionnement requises, au cours du stade 74r le conducteur tel que le fil volant qui fermait les commutateurs d'excitation et fournissait de l'énergie aux sous-ensembles est enlevé, (en le cou-40 pant par exemple) de sorte que le sous-ensemble est de nouveau iso 72 02518 "" 2123423 lé de l'ensemble de conducteurs communs 157. Si le sous-ensemble satisfait aux conditions de fonctionnement requises, on le laisse connecté à l'ensemble de conducteurs communs. Ensuite, pendant le stade 75, on détermine s'il existe maintenant un nombre suffisant 5 de sous-ensembles satisfaisant aux conditions de fonctionnement requises ou aux critères d'essai pour former l'ensemble. S'il existe un nombre suffisant de tels sous-ensembles satisfaisant à ces critères et qui sont connectés à l'ensemble de conducteurs communs, l'ensemble est alors achevé, étant donné que toutes les autres in-10 terconnexions ont été formées avant le processus d'essai. L'essai est achevé au stade 77. Si toutefois, au cours du stade 75, on constate qu'il n'existe pas encore un nombre suffisant de sous-ensembles satisfaisant aux critères d'essai requis pour former l'ensemble, le stade suivant du processus est le stade 76. Au cours du stade 76, 15 on détermine de nouveau s'il existe d'autres sous-ensembles devant être essayés. Si ce n'est pas le cas, et s'il a été déterminé au cours dû stade 75 qu'il n'existe pas suffisamment de sous-ensem-bles pour former l'ensemble, le processus d'essai est alors achevé au stade 77, mais l'ensemble particulier obtenu est mis au re-2 0 buc comme étant incomplet et ne pouvant constituer un ensemble désiré. L'ensemble incomplet peut être utilisé toutefois à d'autres fins ; par exemple, un ensemble de mémoire destiné à enregistrer des mots de douze bits au lieu de seize bits, etc. Si d'autre part, au cours du stade 76, on détermine s'il existe d'autres sous-ensem-25 bles devant être essayés, au cours du stade 78 on connecte un conducteur ou un fil volant pour fermer les commutateurs des circuits d'excitation et fournir de l'énergie à un sous-ensemble qui n'a pas encore été essayé. Le stade suivant le stade 78 est le stade 71 au cours duquel les signaux d'essai sont appliqués de nouveau à 30 l'ensemble de conducteurs communs et les sous-ensembles nouvellement connectés sont par conséquent essayés au cours du stade 72. Le processus d'essai se poursuit jusqu'à ce qu'un ensemble ait été achevé ou jusqu'à ce que les sous-ensembles disponibles aient été épuisés ; on notera toutefois que l'on peut obtenir un 35 nombre suffisant de sous-ensembles pour assurer que les ensembles seront formés avec des rendements de 100%. On rapelle que, dans cet exemple de mode de réalisation d'ensemble de mémoire, dix-sept seulement des trente-deux sous-ensembles 10 disponibles sont nécessaires pcm-r produire un ensemble de mémoire à 17 408 éléments 40 binaires et que par suite dix-sept seulement des trente, deux cir- 72 02518 12" 2123423 ' circuits d'excitation associés sont connectés sélectivement à l'ensemble de conducteurs communs 157 pour former l'ensemble de mémoire. Afin de mieux comprendre la conception des circuits d'excitation 141, leur fonction et leur mode de fonctionnement 5 dans l'ensemble de mémoire, on va les décrire en détail. Comme mentionné précédemment, les circuits d'excitation 141 couplant chaque sous-ensemble 10 à l'ensemble de conducteurs communs 157 sont constitués par des jeux de commutateurs électroniques connectés les 10 uns aux autres, de sorte qu'un grand nombre d'interconnexions entre les sous-ensembles 10 et l'ensemble de conducteurs communs 157 sont fermées simultanément. En polarisant un circuit d'excitation le circuit 141a par exemple ou en coupant sa polarisation, on connecte ou déconnecte sélectivement le sous-ensemble entier 10a de 15 l'ensemble de conducteurs communs 157 en une seule fois et au moyen d'une connexion unique. De cette manière, on isole l'un quelconque ou plusieurs des sous-ensembles 10 de l'ensemble de conducteurs communs 157 en vue de l'opération d'essai et on les connecte ensuite sélectivement à l'ensemble de conducteurs communs 157 pour 20 former l'ensemble de mémoire. Comme dix-sept sous-ensembles seulement suffisent pour former l'ensemble de mémoire tel que celui de la Fig. 1, il ne faut au total que dix-sept connexions séparées. Dans,1'ensemble de mémoire à semiconducteurs décrit, les circuits d'excitation sont intégrés dans l'ensemble en même 25 temps que les circuits des autres sous-ensembles. Comme l'ensemble de mémoire est constitué par des circuits à transistors à effet de champ métal-oxyde-semiconducteur, il est préférable d'utiliser un circuit d'excitation métal-oxyde-semiconducteur en combinaison avec l'ensemble de mémoire métal-oxyde-semiconducteur. 30 D'une manière générale, comme représenté à la Fig. 6, les circuits d'excitation de mémoire métal-oxyde semiconducteur sont constitués par seize transistors à effet de champ, seize étant le nombre total de conducteurs appliquant et extrayant des signaux électriques des circuits des sous-ensembles 10 et devant être dé-35 conn :ctés pour isoler les sous-ensembles 10. A titre d'illustration, on n'a représenté que le premier transistor à effet de champ 26, le second transistor à effet de champ 27 et le seizième transistor à effet de champ 28. Les sorties o^, c>2 °1g fournies par les plaques des transistors 26, 27,...28 respectivement sont connec-40 tées aux divers circuits des sous-ensembles afin d'isoler le sous- 72 02518 2123423 ' ensemble de mémoire. Les sources des transistors à effet de champ 26, 27, ..28 reçoivent des signaux i^, respectivement qui sont les sorties de l'ensemble de conducteurs communs 157. On notera à ce point que la désignation source-plaque des transistors 5 à effet de champ n'est pas fixée et que dans d'autres modes de m réalisation des signaux électriques sont appliqués à partir de divers circuits des sous-ensembles à l'ensemble de conducteurs communs en utilisant le même circuit d'excitation. Une grille commune, représentée dans le schéma électri-10 que de la Fig. 6 par la référence 142, est prévue sur les régions de canal de tous les transistors à effet de champ 26, 27...28 constituant les commutateurs électriques du circuit d'excitation 141. La grille commune 142 est polarisée par l'application d'une tension de grille VG(,. Cette opération est réalisée en fermant le commutais teur 143 du parcours compris entre la tension VGG et la grille commune 142, ce qui forme un parcours conducteur de l'électricité entre la tension appliquée et la grille commune 142. (jCa Lorsque le parcours entre la source de tension V„„ et la grille commune 142 est mis à la masse, aucune polarisation n'est 20 appliquée pour la grille commune 142 et le sous-ensemble associé 10 reste isolé du reste de l'ensemble de mémoire étant donné qu'aucun courant ne circule entre les entrées i. , i_...i^ et les sor- 1 Z 16 ties o^, O2»...o^g respectivement. Dans l'ensemble de mémoire préféré, le commutateur 143 25 est constitué en fait par un circuit de commutation spécial à transistors à effet de champ qui met efficacement et automatiquement à la masse, la grille 142 du circuit d'excitation lorsque le sous-ensemble associé à ce dernier doit être isolé de l'ensemble de mémoire. Le circuit de mise automatique à la masse est décrit par 3 0 conséquent en détail ultérieurement. Dans d'autres modes de réalisation, le commutateur 143 est simplement un fil conducteur unique éventuellement lié entre la source de tension et la grille com- mune 14 2. Afin de mieux comprendre le fonctionnement des circuits 35 d'excitation 141 ainsi que leur relation avec l'ensemble de conducteurs communs 157 et avec les interconnexions diffusées 146, on se réfère maintenant à la Fig. 7. Cette Fig. 7 représente une partie de la Fig. 2 et montre en détail les plots d'essai des sous-ensembles 10a et lOi, leurs circuits d'excitation associés 14la et 40 I4li respectivement ainsi qu'une partie de l'ensemble de conduc 72 02518 2123423 1 teurs communs 157 passant entre les sous-ensembles 10a et lOi. Le sous-ensemble lOi est l'image spéculaire du sous-ensemble 10a et, par suite, ces deux sous-ensembles sont situés commodément en face de l'ensemble de conducteurs communs 157 pour y accéder. L'ensem-'5 ble de conducteurs communs 157 est constitué par une série de conducteurs métalliques formés par adhérence sur une couche d'oxyde isolée recouvrant les interconnexions diffusées 146. La couche d'oxyde est suffisante pour empêcher toute interaction entre les signaux électriques se propageant le long de l'ensemble de conduc-10 teurs communs 157 et ceux se propageant dans les interconnexions diffusées 146. Les divers signaux électriques nécessaires au fonctionnement des circuits des sous-ensembles sont appliqués à ces derniers par l'ensemble de conducteurs communs 157. Ces signaux élec-15 triques sont ensuite transmis par les interconnexions diffusées 14 6 de conductibilité élevée et par l'intermédiaire des circuits d'excitation 141 jusqu'aux plots d'essai 140 et par suite jusqu'aux sous-ensembles. Les seules parties des deux sous-ensembles qui sont représentées à la Fig. 7 sont les plots d'essai TP à TPassociés 20 au sous-ensemble 10a et TP ' ^ à TP'^^ associés au sous-ensemble 10:1 ainsi que les parties des conducteurs, tels que le conducteur 151 allant des plots d'essai aux divers circuits des sous-ensembles 10a et lOi. Les signaux électriques associés à chacun des plots TP à TP21 et TP'^ à TP'21 sont représentés dans le tableau I. 72 02518 15" 2123423 ' 10 TABLEAU X PLOTS D'ESSAI FONCTION TP,-TP1 V — tension de porte 1 1 CjLX TP2~TP'2 PORTE TP^-TP'^ VDD — tension de fonctionnement TP^-TP'^ — impulsions d'horloge en phase TPç--TP',- $2 — impulsions d'horloge en phase TPg-TP'g — impulsions d'horloge en phase TP^-TP'^ — impulsions d'horloge en phase 15 TP8-TI"S VSS(GHD) TPn-TP' x — adresse de ligne y y o TP1Q-TP'10 Xj^ — adresse de ligne TP^-TP' ^ X2 — adresse de ligne 20 TPi2_Tp,l2 X3 — adresse de ligne TP12-Tp,13 R/W — commande lecture-écriture TP^-TP'^ C/S — commande choix de plaquette TP^-TP'^j- X^ — adresse ligne 25 30 TP..,-TP',, Y — adresse colonne 16 16 o TP^-TP'Y^ — adresse colonne TP^g-TP'^g I/O — entrée-sortie TP^g-TP'^g Y2 — adresse colonne TP2q-TP'2q Y^ — adresse colonne TP21~TP'2^ Y^ — adresse colonne ^ On considère par exemple le plot d'essai TP^ pour lequel un signal de fonction correspondant au bit d'adresse de ligne XQ doit être transmis au circuit inverseur X du sous-ensemble au moyen du conducteur 151. En se référant à l'ensemble de conducteurs communs 157, le signal Xq est transmis par le conducteur 147. Le conducteur 147 est relié à l'interconnexion diffusée 146 au niveau 40 de la borne 145, ce qui forme un parcours conducteur de l'électri- 72 02518 2123423 ' cité entre le conducteur 147 et l'interconnexion 146b. Cette opération est réalisée en remplaçant l'isolateur en oxyde entre le conducteur 147 et l'interconnexion 146b par un matériau conducteur, par exemple un métal, au niveau du point de croisement 145. Le 5 conducteur 146 s'étend dans le circuit d'excitation 141a et dans le circuit d'excitation 141Î.. En se référant au circuit d'excitation 141a, le conducteur 146b devient la source 148 d'un transistor à effet de champ du circuit d'excitation 14la. Un second conducteur diffusé 14 9 est connecté électriquement au conducteur mé-10 tallique 152 au niveau de la borne 153. Le plot d'essai TPg est une partie élargie des conducteurs 151 et 152 qui constituent par nature un conducteur unique. Le conducteur 148 d'un premier type de conductivitë (P) est séparé du conducteur 149 de même type de conductivitë (P) par une région de canal 150 de type de conducti-15 vitë opposé (N), cette région 150 est en fait une partie du substrat 11 de type N (Fig. 2). Une grille unique 142 s'étend sur la totalité des transistors à effet de chanp du circuit d'excitation 141a, ce qui forme des commutateurs métal-oxyde-semiconducteur à canal P et fonctionnant en mode d'enrichissement. Une couche 2 0 d'oxyde relativement mince est située entre la région de canal 150 et la grille 142. Lorsque la grille 142 est polarisée au moyen d'une tension de grille négative V„„, tous les transistors à effet de champ du circuit 141a sont rendus conducteurs, ce qui permet aux signaux de fonction d'être transmis par les conducteurs de l'en-25 semble de conducteurs communs 157 jusqu'au sous-ensemble 10a. Ainsi, le signal de fonction transmis par le conducteur 147 de l'ensemble de conducteurs communs 157 est transmis le long du conducteur 146b dans le circuit d'excitation de polarisation 141a, par le conducteur 149, le conducteur 15 2 et enfin par le conducteur 151 jus-30 qu'au circuit inverseur X du sous-ensemble 10a. Les signaux de fonction associés aux plots d'essai TP^ à TP^, sont des impulsions de tension produites par le générateur d'impulsions d'horloge de phases 72 02518 "■ 2123423 le conducteur 154 et le conducteur 156 devient la région de canal sur laquelle est formée une couche relativement nince u1isolateur en oxyde adhérent, de sorte que la grille lu transistor à effet de champ 144£ conducteur. On notera en outre que le circuit de mise automatique à la masse mentionné précédemment est utilisé en combinaison avec les circuits d'excitation 141 de l'ensemble de mémoire à accès sélectif à transistors à effet de champ. En se référant de nouveau au circuit d'excitation 14la, son circuit de mise automatique à la masse associe est désigné par le numéro de référence 143. La tension de grille est transmise par le conducteur 158 de l'ensemble de conducteurs communs 157. La tension VçG est transmise ensuite au circuit de mise automatique à la masse 143 par le conducteur diffuse 160 et par la borne conductrice 159. La tension ^5 qUi sert a commuter le circuit de mise automatique à la masse 143 de la position masse à une position pour laquelle la tension est transmise à la grille 142, est transmise au circuit 143 par le conducteur 161. En se référant à la Fig. 8f le conducteur 161 qui fournit la tension de fonctionnement V aux circuits du sous-en-20 semble 10a traverse celui-ci jusqu'au plot de liaison 17 0. La tension d'alimentation est transmise à tous les sous-ensembles par le conducteur métallique 171 dont une partie seulement est représentée à la Fig. 8. La tension d'alimentation est transmise au sous-ensemble et au circuit de mise automatique à la masse 143 en 25 formant un parcours conducteur de l'électricité entre le conducteur 171 et le plot de liaison 17 0. Cette opération s'effectue en liant un fil conducteur unique 172 au plot de liaison 170 et au conducteur 171 de la tension d'alimentation V La Fig. 8 représente également le conducteur Vcc173 qui sert de masse pour les di-3 0 vers sous-ensembles. Dans certains cas, on obtient un meilleur fonctionnement des sous-ensembles de mémoire à transistors à effet de champ isolés en mettant le conducteur 173 sous une tension légèrement positive au lieu d'une tension nulle. La Fig. représente de plus les parties des huit conducteurs d'entrée-sortie 174 du grou-35 pe I des sous-ensembles 10a à lOh de la premiè-re colonne de l'ensemble ae mémoire. Le circuit ae mise automatique à la masse est représenté en détail u la Fig. 9. Un transistor à effet de champ 4 0 dont la grille est mise en court-circuit avec la plaque fournit un parcours ^0 à haute résistance de liaison avec la masse. Dans ce circuit, lorsBAD ORIGINAL 72 02518 2123423 que la tension V (environ - 16V) de la borne 171 est appliquée au plot de liaison 17 0 par le fil 17 2, le parcours à haute résistance de liaison à la masse fourni par le transistor 40 est effectivement mis en dérivation, ce qui fournit une tension de polarisation de grille permettant de rendre conducteur le transistor à effet de champ 41. La sortie du transistor 41 apparaissant sur la borne 42 est alors appliquée à la grille du transistor à effet de champ 43 qui est alors bloqué. Le transistor à effet de champ 43 est connecté à la grille commune 142a au niveau de la borne 44. Les plaques des transistors 41 et 43 sont coupléesà la source de tension d'alimentation V__ (environ - 24V dans ce circuit) par les transistors à effet de champ 45 et 46 dont la griffe est mise en court-circuit avec la plaque, qui jouent le rôle de résistances de charge pour les transistors 41 et 43 respectivement. Par suite, lorsque le fil 17 2 est connecté entre la barrette de connexion V^Q 171 et le plot de liaison 17 0, la tension V0„ est appliquée à la grille 142a ce qui rend conducteurs les transistors à effet de champ constituant le circuit d'excitation 141a et excite le sous-ensemble 10a. Lorsque le fil 172 est débranché, la tension appliquée à la grille commune 142a est maintenue à un niveau logique "O" (inférieur à une tension de seuil V ) par une résistance de un mégohm située entre la borne 17 0 et la masse est fournie par le transistor 40, étant donné que le transistor 41 est bloqué, le transistor 43 est rendu conducteur et la borne 44 est mise effectivement à la masse. La borne 44 étant mise effectivement à la masse, les transistors à effet de champ (26, 27, ... 2b et 144a â I44d représentés aux Fig. 6 et 7) sont bloqués et désexcitent, par conséquent le sous-eneemble 10a. On décrit maintenant les sous-ensemLles de mémoire. 30 Chacun des trente-deux sous-ensemLles 10 constitue un ensemble complexe par lui-même, comme représenté à la Fig. 10, et comprend un réseau de mémoire à 1 024 éléments binaires (Fig. 18), des circuits inverseurs X (Fig. 11), aes circuits inverseurs Y (Fig. 15), des circuits de décodage X ou de ligne (Fig. 12), des circuits de décodage Y ou ae colonne (Fig. 16) , des amplificateurs • d'excitation ae sélection de lecture (Fig. 13), des amplificateurs d'excitation de sélection a'ëcriture (Fig. 14), des amplificateurs de rafraîchissement et des circuits ae commande de lecture—écriture (Fig. 17), des circuits de charge préalable des cellules (Fig. 19), 0 des circuits générateurs d'impulsions d'horloge (Fig. 21a à 21c), BAD ORIGINAL 72 02518 19' 2123423 ' _t un générateur de tension intermédiaire (Fig. 20). Les circuits ..es sous-ensembles sont interconnectés suivant le schéma de la - ig. 10. Les adresses ce ligne X,X,X„X_X. sont introduites aans 0 12 3 4 ies circuits inverseurs X _Aui fournissent à la fois les Lits ..'adresse de "ligne initiale X^ à X^. et les compléments de ces Lits a X^. Chacun des cinq circuits inverseurs X constituant l'inverseur de lignes, représenté à la Fig. 11, comporte une borne d'en-_rée pour appliquer un signal correspondant à un bit de l'adresse -e ligne X„ a X.. Les Lornes d'entrée Xr a X. sont connectées res-3 0 4 0 4 ^ectivement aux plaques de transistors à effet de champ à grille isolée &6a a fc>6e qui jouent le rôle de portes pour le signal d'entrée applique- lorsqu'une impulsion d'horloge de phase (| est appliquée aux . grilles ..es transistors B6a à 86e. Les plaques des transistors «6a a o6e sont connectées aux grilles transistors 87a ~ 87e respectivement à partir desquels des sorties complémentaires _ont engendrées. Les sources aes tiai^istors 87a à 87e sont cc^nec--ees à la masse et leurs plaques sont couplées à la source de tension d'alimentation par l'intermédiaire de résistances consti-20 -uées respectivement par des transistors k effet de champ et à grilles L.i.ses en court-circuit avec les plaques 88a à 8 8e. Les plaies des transistors 87a a 87e fournissent également les sorties complémentaires X^ à X^ respectivement. En outre, les plaques des transistors ù9a k 89e sont connectées aux plaques des transistors 1:5 ooa a 66e respectivement, et les sources des transistors 89a à 89e L-ont connectées a la masse. Lorsqu'une impulsion de phase io Le réseau de mémoire à 1 024 éléments binaires qui est décrit en détail en relation avec la Fig. 18, est dispose en tren-te-deux lignes et trente-deux colonnes. Il existe donc trente-deux circuits de décodage de ligne, a raison d'un circuit de décodage par ligne du réseau de mémoire. Deux seulement des circuits inver-40 seurs de ligne (le premier et le trente-deuxième) sont représentés "3 ad 72 02518 *>• 2123423 ' à la Fig. 12, une droite en pointillé représentant les trente circuits de décodage restant. Chaque circuit de décodage comporte cinq entrées. La première entrée est connectée à la sortie XQ ou XQ de l'inverseur ; la seconde entrée est connectée à la sortie X^ ou X1 de l'inverseur ; la troisième entrée est connectée à la sortie X^ 5 ou X^ de l'inverseur ; la qua.tcième entrée est connectée à la sortie X^ ou X^ de l'inverseur ; et la cinquième entrée est connectée à la sortie X^ ou X^ de l'inverseur, ce qui réalise l'adressage d'une rangée unique pour une adresse de ligne ou adresse X quel-10 conque à cinq bits. Les entrées d'adressage de ligne et les connexions de sortie des inverseurs allant au circuit de décodage de lignes de la Fig. 12 .sont indiquées dans le tableau II. TABLEAU II LIGNE ADRESSE BINAIRE CONNEXIONS DES CIRCUITS DE DECO- 15 DAGE DE LIGNE 1 00000 X4X3X2X1X0 2 00001 W^Xq 20 3 00010 X4X3X2X1X0 4 00011 X4X3X2X1X0 5 00100 W?xixo 6 00101 X4X3^ ^1X0 25 7 00110 X4X3X2X1XU 8 00111 X4X3X2X1X0 9 01000 X4X3X2X1X0 30 IÙ 01001 X4X3X2X:X0 11 01010 X4X3X2X1X0 12 01011 X4X3X2X1X0 13 01100 X4X3X2X1X0 35 14 01101 X4X3X2X1X0 15 01110 X4X3X2X1X0 16 01111 X4X3X2X1X0 bad orlglhêl 72 02518 "" 2123423 TABLEAU II (suite) LIGNE ADRESSE BINAIRE CONNEXIONS DES CIRCUITS DE DECO DAGE DE LIGNE 17 10000 X4X3X2X1X0 lb 10001 X4X3X2X1X0 19 10010 X4X3X2X1X0 20 10U11 X4X3X2X1X0 21 10100 X4X3X2X1X0 22 10101 X4X3X2X1X0 23 10110 X4X3X2X1X0 24 10111 X4X3X2X1X0 25 11000 X4X3^2X1X0 26 11001 X4X3X2X1X0 27 11010 X4X3X2X1X0 28 11011 X4X3X2X1X0 29 11100 X4X3X2X1X0 30 11101 A4X3X2X1X0 31 11110 X4X3X2X1X0 32 11111 X4X3X2X1X0 Ainsi, suivant le tableau II, les bornes d'entrée du premier circuit de décodage de ligne ou X représentées à la Fig. 12 sont connectees aux bornes d'inversion XqX1X2X2X^,comme représenté, et celles du trente-deuxième circuit de décodage de ligne ou X sont connectées aux bornes d'inversion X^X^X^X^X^. La première ligne est alors adressée lorsque l'adresse binaire est OOOQO et la trente-deuxième ligne est adressée lorsque l'adresse binaire est 11111. L'adressage des lignes intermédiaires, conformément aux connexions du circuit décodage de ligne, est indiqué dans le tableau II. Les circuits de décodage X fonctionnent comme suit : aux cinq bornes d'entrée de chacun des trente-deuxfcircuits de décodage de ligne X est appliquée l'adresse X respective correspon- 22 72 02518 2123423 uant à l'adresse introduite dans les circuits inverseurs X suivant les connexions du tableau II. Cette adresse correspond à l'une seulement des connexions du circuit de décodage de ligne et par conséquent à une ligne du réseau de mémoire. En se référant au premier circuit de décodage de ligne, les cinq bits de l'adresse de ligne sont appliqués aux grilles respectives de l'un des cinq transistors à effet de champ et à grille isolée 90 à 94 connectés en parallèle. Les sources connectées en commun des transistors 90 à 94 sont connectées à la plaque d'un transistor à effet de champ et à grille isolée 95. La grille ^u transistor 95 est connectée à la source d'impulsions d'horloge de phase ^ source de ce transistor 95 est connectée à la masse. Les plaques connectées en commun des transistors 90 à 94 sont connectées k la source d'un autre transistor à effet de champ 96. La grille du transistor 96 est connectée à la source d'impulsions d'horloge de phase $ et la plaque du transistor 96 est connecté à la source de tension d'alimentation V ■ Avec ce montage, lorsque des impulsions d'horloge de phase sont appliquées à la grille du transistor à effet de champ 96, pour chacun des trente-deux circuits de décodage X, le circuit de décodage pour lequel des "1" binaires sont appliqués à la grille des cinq transistors à effet de champ parallèle 90 â 94 fournit un "1" binaire de sortie sur sa borne rd et wd de phase d'horloge . Le transistor 95 décharge les transistors 90 à 94 au cours d'une impulsion de phase d'horloge |f2. Un transistor 97 est un dispositif de couplage ou de commande utilisé pour coordonner la mise en phase des signaux de sélection de lecture et des signaux d'écriture. Les sorties RD et les trente-deux circuits de décodage X^RD^ à RD32, sont transmises a trente-deux circuits d'excitation 30 de sélection de lecture identiques représentés à la Fig. 13. Il n'est représenté à la Fig. 13 que les premier et trente-deuxième circuits d'excitation de sélection de lecture, les autres circuits étant représentés par une droite en pointillé. En se référant au premier circuit d'excitation de sélection de lecture, ce circuit 35 se compose ae trois transistors à effet de champ 98 à 100 connectés en série. La plaque du transistor 98 est connectcea la source de tension d'alimentation V^D et la source du transistor 100 est connecttëc la.r.asse. La sortie d'excitation de sélection de lecture RD actionne la grille du transistor 98. La grille du transistor 4 0 9 9 est déclenchée par des impulsions d'horloge de phase $ qui bad original 72 02518 2123423 chargent le circuit d'excitation afin de transmettre un signal et la grille du transistor 100 est déclenchée par une impulsion de faible niveau de phase qui décharge le circuit d'excitation pour interrompre la transmission des signaux. Lorsque l'entrée RD^ 5 est équivalente à un "1" binaire, un "1" binaire déclenché par les impulsions d'horloge est transmis à partir de la sortie C.^ du premier circuit d'excitation de sélection de lecture au cours de l'impulsion d'horloge de phase 0^. Les 31 circuits d'excitation de sélection de lecture restants fonctionnent d'une manière identique 10 et, comme il n'est adressé qu'une seule ligne de la mémoire à la fois, il n'existe qu'une seule entrée Hj équivalente à un "1" binaire à un moment quelconque et par suite une seule des sorties à fournit un "1" binaire de sortie. Chacune des trente-deux sorties WD des circuits de dé-.5 codage X WD^ à WD^ est connectée à l'un des trente-deux circuits d'excitation de sélection d'écriture représentés à là Fig. 14. Il y a trente-deux circuits d'excitation de sélection d'écriture identiques, à raison d'un par ligne, dont il n'est représenté que le premier et le trente-deuxième ; les circuits d'excitation de sé-lection d'écriture restants sont représentés par une droite en pointillé. En se référant au premier- circuit d'excitation de sélection d'écriture à la Fig. 14, ce circuit se compose de trois transistors à effet de champ 102 a 104 connectés en série, la plaque du transistor 102 étant connectéeà la source de tension d'alimenta-25 tion V et la source du transistor 104 étant connectée à la masse. Lorsque la sortie WD^ du circuit de décodage est un "1" binaire, la grille du transistor 103 est déclenchée. Une impulsion d'horloge de haut niveau et de phase JZT ^ déclenche la grille du transistor à effet de champ 102, ce qui charge le circuit d'excitation et 3G lui fait émettre un signal, et une impulsion d'horloge de haut niveau de phase déclenche la grille du transistor 104, ce qui décharge le circuit d'excitation pour arrêter l'émission des signaux. Le transistor 101 sert à charger préalablement le circuit d'excitation pendant une impulsion d'horloge de phase . Lorsque l'en-35 trëe WD^ est un "1" binaire, un "1" binaire de sortie déclenché par une impulsion d'horloge apparaît sur la sortie D du circuit d'excitation de sélection d'écriture pendant une impulsion d'horloge de phase JZf^. Les trente et un circuits d'excitation de sélection d'écriture restants fonctionnent d'une manière identique. Com-40 me une seule des entrées WD.^ à WD32 est un "1" pour une adresse . 1 bad original 24. 72 02518 2123423 quelconque appliquée aux trente-deux circuits de décodage X, une ijeule des sorties d'excitation de sélection d'écriture à est -.-quivalente à un "1" Binaire pour une adresse donnée quelconque. Les circuits inverseurs Y, représentés à la Fig. 15, fonctionnent d'une manière identique aux circuits inverseurs ^ (Fig. 11). Les adresses de colonne Y^Y^Y^Y^Y^ sont introduites aans les circuits inverseurs Y qui fournissent à la fois les bits ^'adresse de colonne initiaux Y^ à Y^ et les compléments de ces .jits Yg à ï^. Chacun des quatre circuits inverseurs Y constituant ± l'inverseur de colonne comporte une borne d'entrée destinée à recevoir un signal correspondant à un bit de l'adresse de colonne Y^ à jl^. Ainsi, lorsque l'adresse de colonne est appliquée aux circuits inverseurs de colonnes, l'adresse Y^Y^Y^Y^Y^ et son complément -gY1Y2Y2Y^ sont engendrés pendant les impulsions d'horloge dési-1 _ .cees . De nouveau, le réseau de mémoire à 1 024 éléments binai--js, qui est décrit en détail en référence a la Fig. 18, est dis-_^sé en lignes et en colonnes de trente-deux éléments. Il y a donc ...ente-deux circuits de décodage de colonne, à raison d.1 un circuit 0 décodage pour chaque colonne du réseau de mémoire. Deux seule- ..^.t des circuits de décodage de colonne (le premier et le trente-„xième) , sont représentés à la Fig. 16, une droite en pointillé r-^-rtisentant les trente circuits de décodage restants. De même que pcar les circuits de décodage X (Fig. 12), les circuits de décodage 25 Y comportent cinq entrées constituées par les grilles de cinq transistors à effet de champ 110 à 114 connectés en parallèle. La première entrée est connectée à la sortie d'inverseur Y„ ou Y„ ; la u 0_ seconde entrée est connectée à la sortie d'inverseur Y^ ou Y ; la troisième entrée est connectée à la sortie d'inverseur Y^ ou Y2; 30 la quatrième entrée est connectée à la sortie d'inverseur Y^ ou Y^; et la cinquième entree est connectée à la sortie d'inverseur Y^ ou Y^ , ce qui assure l'adressage d'une colonne unique pour une adresse ae colonne ou Y à cinq bits quelconque. Les adresses de colonne et les connexions du circuit de décodage de colonne sont indiquées 35 par le tableau III. BAD ORIGINE 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 02518 2123423 TABLEAU III ADRESSE BINAIRE CONNEXIONS DU CIRCUIT DE DECO- DAGE DE COLONNE 00000 Y Y Y Y Y 4 3 2 1 0 00001 Y Y Y Y Y 4 3 2 1 0 00010 ' Y Y Y Y Y 4 3 2 1 0 U0011 Y Y Y Y Y 4 3 2 1 0 00100 Y Y Y Y Y 4 3 2 1 0 00101 Y Y Y Y Y 4 3 2 1 0 00110 Y Y Y Y Y 4 3 2 1 0 00111 Y Y Y Y Y 4 3 2 1 0 01000 Y Y Y Y Y 4 3 2 1 0 01001 Y Y Y Y Y 4 3 2 1 0 01010 Y Y Y Y Y 43210 OlÛll Y Y Y Y Y 4 3 2 1X0 01100 Y Y Y Y Y 4 3 2 1 0 01101 Y Y Y Y Y 4 3 2 1 0 01110 Y Y Y Y Y 4X3 2 1 0 01111 *4*3*2*1*0 10000 *4*3*2*1*0 10001 *4*3*2*1*0 10010 WîVl 10011 *4*3*2*1*0 72 02518 2123423 15 20 TABLEAU III (suite) COLONNE ADRESSE BINAIRE CONNEXIONS DU CIRCUIT DE DE- CODAGE DE COLONNE •5 21 10100 Y4Y3Y2Y1Y0 22 10101 Y4Y3Y2Y1Y0 23 10110 Y4Y3Y2Y1Y0 24 10111 W2Y1Y0 10 25 11000 Y Y Y Y Y 4 3 2 1 0 26 11001 Y4Y3Y2Y1Y0 27 11010 Y4Y3VlY0 28 11011 Y4Y3Y2Y1Y0 29 11100 Y4Y3Y2Y1Y0 30 11101 Y4Y3Y2Y1Y0 31 11110 Y . Y.,Y_Y, Y 4 j 2 1 u 3 2 11111 ; Y^Y?Y2Y1Y0 Suivant le tableau III, les bornes d'entrée du premier circuit de décodage de colonne ou Y représenté à la Fig. 16 sont connectées à Y^^^Y^Y^Y^ et. le trente-deuxième circuit de décodage de colonne est connecté à YqY^Y^^Y^. Dans ce montage, l'adresse binaire 00000 25 appliquée aux entrées d'adresse Y des circuits inverseurs Y (Fig. 15) adresse la colonne 1 du réseau de mémoire et l'adresse 11L11 adresse la colonne 32. L'adressage des colonnes intermédiaires suivant les connexions des circuits de décodage de colonne est indiqué dans le tableau III. 3 0 Les sources des transistors à effet de champ 110 et 114 connectées en parallèle sont connectées en commun à la plaque d'un transistor 115 et les plaques des transistors 110 à 114 sont connectées 3.n commun à la source d'un transistor 116. La plaque du transistor 116 est connectée à la source de tension d'alimentation V p 35 fct la source du transistor 115 est connectée à la masse. Une impulsion d'horloge de phase ff déclenche la grille du transistor 116 qui charge le circuit de décodage afin de transmettre un signal de sortie, de sorte qu'un "1" binaire de sortie est appliqué à la grille d'un transistor 117 lorsque les entrées sur les grilles ofes tran-40 sistors 110 et 114 sont toutes équivalentes à des "1" binaires. 72 02518 2123423 Ainsi, lorsque l'adresse Y est OOOOO, le premier'circuit de décodage Y dont les entrées sont Y^Y^^Y^Y^ ,'11111) adresse la première colonne de la mémoire à 1 024 élémentsbinaires pendant la phase d'impulsion d'horloge 0"^. Le transistor 115 décharge le circuit de décodage pendant la phase 0^ d'impulsion d'horloge. Le transistor 5 117 est rendu conducteur par un "1" binaire de sortie du circuit de décodage. Toutefois, un signal n'est pas transmis à la sortie E^ ^ moins qu'un transistor 118 soit rrndu conducteur. La plaque du transistor 118 est connecteeà la srUiCe de tension d'alimentation VDD et ^"a source d'un transistor 1x9 est connectée à la masse. Un signal "1" binaire de sélection de plaquette (C/S) déclenche la grille du transistor 116 pour fournir un "1" binaire de sortie afin de choisir la colonne 1. Le signal de sortie est interrompu par une impulsion d'horloge de phase J2T appliquée à la grille du transistor 119. Les trente-deux circuits de décodage Y fournissent 15 donc des sorties à E^ dont chacune correspond à l'une des colonnes de la mémoire à 1 024 éléments binaires, suivant le tableau III. Les circuits de commande de lecture-écriture et les amplificateurs de rafraîchissement, qui sont au nombre de trente-deux, 20 à raison d'un par colonne, sont représentés â la Fig; 17. Il n'est représenté à la fig. 17 que les premier et trente-deuxième circuits, les circuits restants étant représentés par une droite en pointillé. Il est également représenté un circuit d'entrée-sortie auquel les circuits de commande lecture-écriture et les amplificateurs de ra-25 fraîchissement sont connectés en commun. En se référant aux circuits d'entrée-sortie communs, les entrées sont appliquées et les sorties sont extraites au moyen de la borne d'entrée-sortie. La grille d'un transistor 127 est déclenchée par un signal de sélection de plaquette (C/S) de sorte que l'un de plusieurs ensembles de 30 mémoire à accès sélectif connectés en parallèle est choisi. Par exemple, si un nombre aussi réduit que 500 des substrats semiconducteurs de l'invention de l'ensemble de mémoire à accès sélectif du mode de réalisation décrit ci-dessus sont connectés de sorte que toutes les connexions d'entrée et de sortie, en dehors de la con-35 nexion de sélection de plaquette sont connectés en parallèle, les lignes de sélection de plaquette représentant l'adressage z/ Qn obtient une capacité totale de mémoire à accès sélectif de 8 7 04 000 bits. Ceci permet d'emmagasiner 512 000 mots de 16 bits chacun 40 plus un bit de parité par mot. Les 5 00 pastilles interconnectées 72 02518 2a" 2123423 ' 3 . 3 représentent un espace d'environ 36 900 cm ou moins de 0,037 m . En se référant au premier de ces circuits, les grilles des transistors 123 et 125 sont actionnées par un signal de comma.a-.e de lecture-écriture. Lorsque le signal de commande est un "1" binai- : re.le signal d'entrée-sortie e.-it inscrit dans la cellule adressée * tandis que, lorsque ce signal est un "0" binaire, 1'informatiou emmaganinée dans la cellule adressée apparaît sur la borne d'entrée sortie. La sortie El du premier circuit décodeur Y est appliquée de façon à commander la grille des transistors 120 et 124, de sor-iU te que la ccDonne appropriée de l'ensemble de mémoire est adressée,-Le circuit d'entrée-sortie est actionné par des impulsions d'horloge de phase apparaissant sur la grille du transistor 12 6 en vue de la lecture et le circuit de rafraîchissement lecture-écriture est actionne par des impulsions d'horloge de phase pour assu- 15 rer le cycle d'écriture et de rafraîchissement. Les autres circuits amplificateurs de rafraîchissement lecture-écriture fonctionnent d'une manière identique. L'information est inscrite dans une cellule à partir de l'une des bornes de sortie F à F^ et l'information est extraite d'une cellule au moyen de l'une des bornes à 20 G32• L'information extraite d'une cellule de la première colonne et apparaissant sur la borne G^ est transmise à la borne d'entrée-sortie par l'intermédiaire du transistor à effet de champ 122, le transistor 121-étant à l'état bloqué et empêchant la transmission des signaux vers le conducteur de sortie F et\par les transistors 25 120, 126 et 127. L'information inscrite dans une cellule de la première colonne au niveau de la borne F est transmise â partir de la borne d'entrée-sortie par les transistors 127, 125, 120 et 121, le transistor 122 étant à l'état bloqué et empêchant la transmission des signaux vers le conducteur de sortie G,. 30 Le circuit de charge préalable des cellules du reseau de mémoire sert à obtenir un niveau de tension plus élevé dans la cellule. Il existe trente-deux circuits de charge préalable à raison d'un par colonne, comme représenté à la Fig. 1°, Il n'est représenté à la Fig. 19 que les premier et trente-de unième circuits 35 de charge préalable, les circuits restants étant identiques à ceux indiqués et étant représentés par un conducteur en pointillé. En se référant au premier circuit de charge préalable de cellules, ce circuit comprend deux transistors à effet de champ 130 et 131. Les deux plaques des transistors sont connectées à la source de tension 40 d'alimentation Le transistor 130, commandé par une impulsion bad original copy 72 02518 2123423 ue tension d'horloge de phase $ , sert à charger préalablement la cellule en vue d'y inscrire de l'information et fournit une sortie sur sa borne de source K^. Le transistor 131 est commandé par une tension intermédiaire engendrt.epar un générateur de tension intermédiaire (Fig. 20) et sert à c .îarger préalablement la cellule de mémoire lorsque de l'information doit être extraite de celle-ci. La sortie du transistor 131 apparaît sur sa borne de source L^. Les trente-deux circuits de charge préalable de cellule fournissent par conséquent des sorties à et des sorties L^ à'L^- La tension intermédiaire demandée par les circuits de décharge préalaole de cellules sur la borne A est fournie par un circuit générateur de tension intermédiaire unique (IVG) représenté a la Fig. 20. Le générateur de tension intermédiaire se compose de deux transistors à effet de champ 132 et 133 connectés en série, la plaque du transistor 13 2 étant connectée à la source de tension d'alimentation V, r. et la source du transistor 133 étant connectée LiD à la masse. La grille du transistor 132 est commandée par des impulsions d'horloge de phase Jîf et la grille du transistor 133 est commandée par des impulsions d'horloge de phase 0^, de sorte qu'une tension de sortie déclenchée par les impulsions d'.horloge apparaît sur la borne A pour être appliquée aux circuits de charge préalable de cellule (Fig. 19). A ce point, il existe 128 lignes d'entrée et dé sortie' devant être connectées à 1'ensemble de mémoire à 1 024 cellules. Comme représenté à la Fig. 10, il existe trente-deux conducteurs d'entrée provenant des circuits d'excitation de sélection d'écriture (Fig. 14) â ^> trente-deux conducteurs d'entrée provenant des circuits d'excitation de sélection de lecture (Fig. 13) C^ à C32, soixante-quatre conducteurs d'entrée provenant des circuits de charge de cellules (Fig. 19) à et L1 à trente-deux conducteurs d'entrée provenant des circuits de commande de lecture-écriture et des amplificateurs de rafraîchissement (Fig. 17), F a F32/ et trente-deux conducteurs de sortie provenant des circuits de commande de lecture-écriture et des amplificateurs de rafraîchissement G ci G^- Le réseau de mémoire à 1 024 cellules destiné à emmagasiner 1 024 bits d'information binaire est représenté à la Fig. 1b. Les cellules sont disposées en lignes et en colonnes de trente-aeux, de sorte qu'il existe trente-deux colonnes comportant trente-deux cellules ou trente-cleux lignes comportant trente-deux cellules La Fig.lb ne jeprésente que les quatre cellules se COPV bad original 72 02518 *>■ 2123423 trouvant à chaque coin du réseau ; les autres cellules sont représentées par des pointillés. En se référant à la première cellule située dans le coin supérieur gauche du réseau, chaque cellule se compose de trois transistors à effet de champ 135 à 137. Lors-5 que la ligne 1 est choisie (adresse de ligne 00000), les conducteurs de ligne provenant des bornes et sont mis sous tension suivant une séquence d'horloge appropriée. La grille du transistor 137 est couplée au conducteur de ligne provenant de la borne C1 du circuit d'excitation de sélection, de lecture (Fig. 13) qui 10 commande la partie de lecture de la cellule de mémoire, et la grille du transistor 135 est couplée au conducteur provenant de la borne du circuit d'excitation de sélection d'écriture (Fig. 14) qui commande la partie d'écriture de la cellale de mémoire. Les cellules de la première colonne sont chargées préalablement au moyen des 15 conducteurs de colonne contenant des bornes et L . Ainsi, la partie d'écriture de la première cellule (transistor 135) est chargée préalablement au moyen du conducteur et la partie de lecture de la cellule (transistor 137) est chargée préalablement au moyen du conducteur L^. La sélection de colonne à partir du circuit 20 de décodage Y (Fig. 16) s'effectue au moyen du circuit de commande de lecture-écriture et des amplificateurs de rafraîchissement (Fig. 17). Lorsque la colonne 1 est choisie (adresse Y, 00000) un signal d'entrée, est inscrit dans la première cellule du coin supérieur du réseau de mémoires au moyen du conducteur de colonnes pro-25 venant de la borne F et l'information est extraite de cette cellule au moyen du conducteur provenant de la borne L'emmagasinage réel d'information est effectué dans le transistor à effet de champ 136. Ainsi, lorsque de l'information doit être inscrite dans la première cellule, le conducteur est sous tension, ce qui rend le 30 transistor 135 conducteur et 1'information transmise par le conducteur F est appliquée à la grille du transistor 136, dans lequel cette information est emmagasinée. Lorsque de l'information doit être extraite de la première cellule, le conducteur C est sous tension, ce qui rend le transistor 137 conducteur de sorte 35 que l'information emmagasinée dans le transistor 136 est extraite suivant le conducteur de colonne G . Afin de faire fonctionner le sous-ensemble de mémoire 10, il faut appliquer des impulsions d'horloge à quatre phases. Il a été prévu des dispositifs permettant d'appliquer des impulsions 40 d'horloge de phases 0^, 02, 0"3 et 04 à partir de l'extérieur. Tou 10 72 02518 3l" 2123423 tefois, chacun des sous-ensembles du mode de réalisation représenté contient des circuits générateurs d'impulsions drhorloge représentés aux Fig. 21a à 21c qui permettent, en option, d'appliquer â l'ensemble deux des quatre phases (0 et 0^) à partir de l'extérieur et d'engendrer les deux autres phases (02 et 0^) à l'intérieur à partir des phases 0^ et 0^. En général, les générateurs d'impulsions d'horloge sont des circuits de déphasage à transistors à effet de champ. Le premier de ces circuits représentés à la Fig. 21a, engendre la phase 0^ sur sa borne de sortie lorsque les phases et 0 sont appliquées à sa borne d'entrée. La tension VçG (environ 21 V) sert de tension d'alimentation pour les générateurs d'impulsions d'horloge. Le second circuit générateur d'impulsions d'horloge représenté à la Fig. 21b engendre la phase 0. ~ -, 4 li sur sa borne de sortie en réponse à l'application à sa borne d'en-15 trée d'impulsions d'horloge de phases 0 et 0^. Le troisième circuit générateur d'impulsions d'horloge représenté à la Fig. 21c: engendre la phase 0^ sur sa borne ae sortie en réponse à l'application à sa borne d'entrée des impulsions d'horloge de phases et 0^> Le déphasage des générateurs d'impulsions d'horloge est 20 réglé au moyen des valeurs relatives des résistances et des capacités du circuit. Des générateurs d'impulsions d'horloge sont représentés principalement en vue de montrer le degré de complexité d'un sous-ensemble de mémoire unique du mode de réalisation représenté, qui 25 comprend environ 1 230 circuits individuels. On aécrit maintenant les connexions et le fonctionnement de l'ensemble de mémoire. L'ensemble de mémoire à accès sélectif complet formé sur une plaquette et comprenant des sous-ensembles 10, des circuits 30 d'excitation 141, un ensemble de conducteurs communs 157, des interconnexions diffusées 146 et 175 et des conducteurs d'entrée-sortie 174, est représenté à la Fig. 1. Les fonctions assurées par chacun des conducteurs d'entrée-sortie 174 et appliquées à l'ensemble de conducteurs communs sont décrites maintenant en se référant 35 à la Fig. 22 et au tableau IV. La Fig. 22 montre la partie inférieure de l'ensemble de mémoire de la Fig. 1 et en particulier les plots de connexion au moyen desquels les signaux d'adresse, les signaux d'entrée-sortie, les tensions d'alimentation, etc... sont appliqués à l'ensemble de mémoire et extraits de celui-ci. Les 40 fonctions affectées à chaque plot de connexion T1 a sont indi- 72 02518 32" 2123423 quées dans le tableau IV. Il est prévu trente-deux bornes d'entrée-sortie à Tg, Tni à Tou, Tor à T__ et T' à 1' r, un plot de connexion étant prévu zi zo ju si 4 y dd poai chaque signal d'entrëe-sorbie possible 1/0' à 1/0' „. Il 1 O ^ n'est choisi parmi ces trente-deux entrées-sorties possibles que ^ dix-sept entrées-sorties provenant toutes de sous-ensembles satisfaisant aux caractéristiques de fonctionnement requises pour former l'ensemble. Par suite, une embase 200 en matière céramique métallisée (représentée à la Fig. 23) destinée à contenir le substrat 2 10 de 6,45 cm de l'ensemble de mémoire comporte quarante conducteurs ou broches. La fonction appliquée à chacune des quarante broches est indiquée en détail dans le tableau V. En se référant au tableau V, dix-sept broches d'entrée- sortie P„ à Pc, P... à Pori, P00 à P0, et P0, à POCJ assurent les Z t> 16 20 22 26 36 jo 15 fonctions d'entrée-sortie 1/0-^ à 1/0^ avec l'extérieur. La broche P^g est une broche 1/0 de rechange. Les dix-sept fonctions d'entrée-sortie 1/0^ à 1/0^ sont choisies parmi les fonctions 1/0'^ à 1/0' 0 fournies par les bornes du substrat T. à Tc, T01 à T„„, oz l o ZI Zo T30 à et à Parmi les trente-deux sous-ensembles de 20 mémoire 10, dix-sept seulement satisfaisant aux conditions de fonctionnement spécifiées sont connectés à l'ensemble de conducteurs communs 157 pour former l'ensemble de mémoire à 17 408 éléments binaires.-Chacun des dix-sept sous-ensembles choisis comporte un conducteur d'entrée-sortie 114 correspondant et par suite une 25 borne d'entrée-sortie de substrat correspondante. Ainsi, les dix-sept broches auxquelles sont affectées les fonctions I/01 à sont connectées aux bornes ï correspondant a^ dix-sept sous-ensembles mis en service. 30 TABLEAU IV BORNES FONCTIONS 35 1/01' T2 1/°2' t3 vcy T4 1/ T5 l/05' T6 V06' 40 T7 l/07' 72 02518 33- 2123423 BORNES T lu 11 12 "13 "14 T 15 "16 TABLEAU IV (suite) FONCTIONS vv CROISEMENT 1/0. VSS * P, r±17 \r ri'l S C/S rj:iy *2 V 20 i/o c: *21 Vo9' T22 1/0!0 r±23 i/On T24 i/ùi2 ri25 ^IS A26 1/014 'r 27 !/°l5 T28 1/016 "29 VDD 'i30 !/°l7 131 1//Ql8 'r32 1/019 r33 1/020 's 3 4 V02i a35 1/022 eA0 OniOiH^ 72 02518 BORNES ■36 î ï '37 "38 "3 9 "40 l41 42 "43 "44 "45 "46 "47 ;48 ?49 5 0 L51 52 "5 3 "54 l55 34 . " : TABLEAU IV (suite) FONCTIONS 2123423 ' 1/0 23 1/°24' CROISLMLNT 1/0 2 0, V GG X3 R/W 0' Vgg/MASSE CROISEMENT I/O, 1/0 1/0 1/0 1/0 1/0 1/0 1/0 25 26 27 20 29 30 31 T 56 1/0 32 8AD OR/GINAl 72 02518 35- TABLEAU V 2123423 : BROCHE FONCTION BROCHE FONCTION P1 VBe(SUB) P21 VDD 5 P. Z l/Ol P22 1/010 P3 l/02 P23 VOn P4 l/û3 P24 i/O^ P5 1/04 P25 1/0*3 10 P6 Vgs(MASSE) P26 P7 ^1 P27 h Pb Y4 P26 VGG 15 P9 Y. O P29 xo P10 Y2 P 30 X1 P11 ' Y1 P31 X2 P12 Yo P32 X3 20 P13 X4 P33 R/W P14 C/S P34 ' ^4 P15 *2 P35 Vgs(MASSE) P16 i/o5 P36 1/°15 25 P17 VOg P37 1//016 ' P18 l/07 P38 1/°17 P19 1/08 P39 1/01« P20 i/o9 P40 VBB(SUB) 30 Les croches restantes (tableau V) sont connectées aux bornes de suustrat (taôleau IV) auxquelles les mêmes fonctions sont affectees. Les broches P.. et t' (V^.J servent à mettre a la 1 4U rso masse le verso du substrat de mémoire. Un schéma de minutage de l'ensemble de mémoire à accès sélectif complet est représenté à la Fig. 24. La Fig .24 indique les impulsions (V en amplitude) aes quatre phases des impulsions d'horloge J2f a 0^. Cette figure représente également les impulsions de nits d'adresse X^ à X^ et Yq à Y^ ayant une amplitude V^ et 72 02518 2123423 ayant la durée des impulsions d'horloge de phase 0 et Le si gnal de commande de lecture-écriture (R/W) a une amplitude V pendant l'écriture d'information dans une cellule et une amplitude V pour l'extraction d'information d'une cellule. Le signal R/W D O 5 a la durée des impulsions d'horloge de phase 0^, 0Le signal de sélection de plaquette (C/S) a une amplitude V (Vgs pour la dé-sexcitation) et sa durée est celle des impulsions de phases 0^ et 0^. Les données d'entrée d'amplitude (ce qui correspond à un "1" binaire) et l'amplitude V ( ce qui correspond à un "0" bi- DO 10 naire) sont introduites dans l'ensemble de mémoire pendant la durée de phase 0^ tandis que les données sont extraites de l'ensemble de mémoire pendant la phase 0^. On envisage que dans l'ensemble de mémoire décrit ci-dessus en relation avec les Fig. 1 à 23, un nombre de sous-ensem-15 bles acceptables, supérieur à dix-sept soit disponible. Ainsi, on peut fabriquer des ensembles de mémoire ayant une capacité supérieure à 17 40b éléments binaires ou comportant des éléments binaires supplémentaires pour remplir des fonctions supplémentaires. De plus, un grand nombre de sous-ensembles peuvent être fabriqués sur 20 un substrat 11 afin d'assurer une plus grande capacité de meitioire, par exemple, un ensemble de mémoire contenant des mots de 3 2 bits ou deux ensembles de mémoire contenant chacun des mots de 16 bits. Par conséquent,, un nombre variable de sous-ensembles et d'ensembles de conducteurs communs associés et de réseaux d'interconnexions 25 peuvent être fabriqués sur une plaquette unique afin de produire sélectivement un ensemble de mémoire à accès sélectif complexe ayant des capacités de bits et des longueurs de mots variables. Bien que la description ci-dessus ait porté sur des modes de réalisation mettant en oeuvre des composants métal-oxyde-30 semiconducteur et à intégration à grande échelle, les principes de l'invention sont applicables à des modes de réalisation comportant d'autres types de sous-ensembles, comme par exemple, et sans limitation, ceux contenant des dispositifs couplés par charge, des bulles magnétiques, des verres amorphes et mettant en oeuvre d'autres 35 types de tecnniques. Ainsi, par exemple, des réseaux de sous-en-sembles de dispositifs de mémoire couplés par charge peuvent être commandés sélectivement par des circuits d'excitation conformément aux principes donnés ci-dessus. De plus, il est clair que l'invention peut s'appliquer à des circuits ayant des parcours d'inter-40 connexions directs au lieu d'un ensemble de conducteurs communs ou 72 02518 2123423 que, de même, si les rendements de fabrication doivent être rendus élevés pour être intéressants, le processus d'essai peut mettre initialement en jeu une configuration entière, de sorte que ce n'est que dans le cas où cet essai révèle qu'un ou plusieurs sous-5 ensembles ne répond pas aux caractéristiques prédéterminées, l'essai individuel et l'interconnexion sélective peuvent être employés. On décrit maintenant les circuits d'excitation bipolaires. En combinaison avec l'ensemble de mémoire à accès sélec-10 tif décrit ci-dessus en détail, des circuits d'excitation 141 sont constitués par une série de commutateurs à transistors à effet de champ commandés par la grille commune 142. La grille commune 142 est polarisée et le sous-ensemble associé est excité par un fil unique lié si on le aësire entre la source de tension d'alimentais tion et la grille commune 142 soit directement, soit par un circuit de mise automatique à la masse 143. Un autre circuit d'excitation semiconducteur, représenté à la Fig. 25 comporte des transistors bipolaires qui sont utilisés principalement dans des ensembles à transistors bipolaires 20 tels que les ensembles logiques" transistor-transistor (TTL). Le circuit d'excitation bipolaire qui remplit essentiellement la même fonction que les circuits d'excitation métal-oxyde-semiconducteur, est constitué par n groupes de deux transistors bipolaires interconnectés, n étant égal au nombre total de conducteurs transmettant 25 ou recevant des signaux du sous-ensemble auxquels le circuit d'excitation est associé. Les sorties 0' , 0' ....0' fournies par les 1 2 n e collecteurs des transistors bipolaires 50, 51 .... 52 de chaque groupe respectivement sont appliquées aux diverses entrées du sous- ensemble associé, comme requis pour l'isolation de celui-ci. Les 30 collecteurs da~ transistors 50, 51,..52 sont couplés à une source de tension d'alimentation de collecteurs V (environ + 5 V pour l'ensemble logique transistor-transistor) par des résistances 53, 54,...55 respectivement, et les émetteurs des transistors 50, 51, ..52 sont couplés à la masse 'des résistances 56, 57...58. Les sor- 35 ties 0' , 0' ...0' fournies par les collecteurs des transistors 1 / n 50, 51,.. 52 respectivement sont réglées de manière à satisfaire aux conditions des sous-ensembles auxquels le circuit d'excitation est associé en faisant varier les valeurs des résistances 53 et 56, 54 et 57, 55 et 58, etc. Les émetteurs des transistors 59, 60,.. 40 61 de chaque groupe fournissent des moyens i'*/ i'2,...i'n respec 7p 0251 8 3S- /z uz^io 2123423 tivement pour connecter les ensembles de conducteurs communs au circuit d'excitation, de sorte que les signaux électriques sont introduits dans le sous-ensemble associé lorsque les commutateurs à transistors du circuit d'excitation sont fermés. Les collecteurs 5 des transistors 59, 60,..61 sont connectés aux bases des transistors 50, 51,..52 respectivement de sorte que ces derniers sont rendus conducteurs lorsqu'une tension d'entrée est appliquée aux entrées d'émetteur i' , i' ...i' et les bases des transistors 59, 12 n 60...61 sont polarisées. Les bases de ces derniers transistors sont 20 couplées à un conducteur commun 62 fournissant la tension V au circuit d'excitation. Lorsque la tension de collecteur Vcc est connectée au conducteur commun 62 par un fil 63, les bases sont polarisées et le sous-ensemble associé est excité. En inversant les bornes d'entrée i et les bornes de sortie o d'un groupe quelconque, *4 on utilise le circuit en commutateur dans le circuit d'excitation pour les signaux de sortie transmis par le sous-ensemble associé aux ensembles de conducteurs communs. Par exemple, il est représenté à la Fig. 26 deux commutateurs 67 et 68 d'un circuit d'excitation bipolaire. Le commutateur 68 est le même que les commutateurs 2 0 décrits en relation avec la Fig. 25. Ainsi, pour un signal transmis de l'ensemble de conducteurs communs à un sous-ensemble, le signal est appliqué à la borne d'entrée i" et est introduit dans le sous-ensemble par la borne o". Toutefois, le commutateur 67 a été inversé, de sorte que les signaux transmis à partir du sous-ensemble 25 associé à l'ensemble de conducteurs communs sont appliqués à la borne o' et sont transmis à l'ensemble de conducteurs communs à partir de la borne i'. On décrit maintenant le calculateur et les autres ensembles complexes formés sur une plaquette. 30 Dans l'ensemble de mémoire à accès sélectif décrit ci- dessus, les trente-deux sous-ensembles fournis sur la plaquette se- 2 miconductrice de 6,45 cm sont identiques et comprennent plus de 45 000 circuits. Toutefois, on envisage des ensembles complexes suivant l'invention comprenant un grand nombre de type différents 35 ou non identiques de sous-ensembles. Dans de tels ensembles, l'ensemble de conducteurs communs remplit deux fonctions. En premier lieu, il fournit un moyen de transmettre les signaux provenant de l'extérieur aux sous-ensembles, signaux qui peuvent être des signaux de commande, des signaux d'adressage, des signaux d'entrée-40 sortie, des tensions de polarisation, etc ; et en second lieu, 72 02518 39. 2123423 lorsqu'un grand nombre de types différents de sous-ensembles sont interconnectes pour former un ensemble unique, il fournit un moyen pour interconnecter un type de sous-ensemble à un autre type, c'est-à-dire de former les connexions entre sous-ensembles. De nou-5 veau, suivant l'invention, un circuit d'excitation est associé à chacun des sous-ensembles pour isoler le sous-ensemble correspondant de l'ensemble ou des ensemblesde conducteurs communs, de sorte qu'un sous-ensemble unique quelconque ou un groupe de sous-ensembles peut être essayé à l'état isolé. Ensuite, lorsque le nom-10 bre requis des divers ensembles ou lorsque tous les ensembles ont été essayés, ceux qui se sont avérés utilisables et sont nécessaires pour former l'ensemble de mémoire peuvent être connectés en un ensemble final en une seule opération. Il existe un nombre suffisant de sous-ensembles doubles de chaque type pour former l'ensem-15 ble de mémoire même si certains des sous-ensembles se sont avérés inutilisables au cours de l'essai. Considérons par exemple, l'ensemble calculateur représenté à la Fig. 27. Dans cet ensemble particulier, il existe des sous-ensemoles de cinq types différents. En premier lieu, il exis-20 te des sous-ensembles de mémoire à accès sélectif de l'unité de mémoire 201, similaires à ceux décrits précédemment en relation avec l'ensemble de mémoire à accès sélectif ; ensuite, il existe des sous-ensembles arithmétiques de l'unité 202 qui effectuent des opérations arithmétiques telles que les additions et les soustrac-25 tions, ensuite, il existe des sous-ensembles logiques de l'unité 203 qui remplissent des fonctions logiques telles que des comparaisons plus grand que, plus petit que ou égal à ; ensuite, il existe des sous-ensembles de ficnier de l'unité 204 qui peuvent être des mémoires inaltérables ayant pour fonction de fournir des programmes 30 à l'unité de commande 205 ; et enfin il existe des sous-ensembles ae commande de l'unité 205 qui commandent le fonctionnement de l'ensemble calculateur. Dans l'ensemble calculateur de la Fig. 27, l'ensemble de conducteurs communs a été séparé en deux parties, (qui peuvent être 35 considérées comme deux ensembles de conducteurs communs séparés), le premier étant l'ensemble de conducteurs communs d'entrée-sortie 219 et le second étant l'ensemble de conducteurs communs de connexion entre sous-ensembles 206. L'ensemble d'entrée-sortie 219 transmet les tensions de polarisation à tous les sous-ensembles de l'en-40 semble calculateur. Une autre fonction principale de l'ensemble 72 02518 «o. 2123423 d'entrée-sortie 219 est de fournir un moyen pour transmettre des codes de commande et des données numériques à l'unité de commande. De plus, l'ensemble de conducteurs communs 219 fournit un moyen pour extraire des signaux des sous-ensembles, par exemple les sous-5 ensembles formant la mémoire 201, l'unité de commande 205 ou l'unité arithmétique 202. L'ensemble 206 d'interconnexion entre les sous-ensembles remplit une fonction différente de l'ensemble 219. L'ensemble 206 fournit un moyen pour transmettre des signaux provenant des sous-10 ensembles d'une unité aux sous-ensembles d'une autre unité. Par exemple, après que les signaux de commande d'entrée et les données numériques ont été transmis à l'unité de commande 205, celle-ci applique un signal au moyen de l'ensemble d'interconnexion 206 à l'unité de fichier 204. Cette dernière contient dans sa mémoire 15 inaltérable des sous-ensembles, par exemple les étapes des programmes que l'unité de commande 205 observe pour fonctionner suivant le code d'entrée. L'unité de fichier 204 retransmet alors une étape du programme à l'unité de commande 205 par l'ensemble 20 6. L'unité de commande contenant maintenant une étape du programme transmet 20 un signal soit à l'unité de mémoire 201 pour adresser un mot qu'elle contient soit à l'unité arithmétique 202 soit à l'unité logique 203 pour effectuer une opération. Le signal de commande est appliqué à partir de l'unité de commande 20 5 par l'ensemble de conducteurs communs 206. Lorsqu'un mot contenu dans l'unité de mémoire 25 201 est adressé, ce mot est transmis par exemple par l'ensemble 20 6 à l'unité arithmétique 2 02, de sorte qu'une opération arithmétique peut être effectuée sur ce mot ; le résultat est alors fourni par l'unité arithmétique 202 à l'ensemble de conducteurs 206 et peut être emmagasinée dans la mémoire 2 01. 30 Suivant l'invention, l'ensemble calculateur décrit à la Fig. 27 est intégré sur une plaquette semiconductrice. Comme pour l'ensemble de mémoire a accès s—loot^i 1 rvr*^"'7u up fisant de sous-ensembles de chaque type pour former l'ensemble avec des rendements de pratiquement 100%, même si certains des sous-en-35 sembles fabriqués sur la plaquette ne satisfont pas aux conditions de fonctionnement spécifiées. De plus, l'avantage de pouvoir utiliser un masque unique ou un jeu de masques de façon répétée pour chacune des plaquettes dans une production en série existe également pour ce mode de réalisation, de même que pour tous les autres 40 modes de réalisation de l'invention. 72 02518 "• 2123423 En se référant à la Fig. 28, on suppose, à titre d'exemple, que pour former l'ensemble calculateur, il faut deux sous-en-sembles de chaque type 207 à 211 pour former les unités 201 à 205 respectivement. Il est associé à chacun des sous-ensembles 2 07 à 5 211 un circuit d'excitation 212 â 215 respectivement qui isole complètement le sous-ensemble particulier des ensembles de conducteurs communs 206 et 219 et même des interconnexions requises entre les sous-ensembles de même type (ne faisant pas partie de l'ensemble de conducteurs communs), par exemple les interconnexions 217 entre 10 les sous-ensembles arithmétiques 208. Les circuits d'excitation 212 à 216 sont soit du type métal^-oxyde-semiconducteur décrit en relation avec la Fig. 6 soit du type bipolaire décrit en relation avec les Fig. 2 5 et 26 suivant que l'ensemble calculateur est du type métal-oxyde-semiconducteur ou du type à transistors bipolaires. 15 Lorsque les sous-ensembles métal-oxyde-semiconducteur et bipolaires sont intégrés sur la même plaquette, on utilise les circuits d'excitation soit du type métal-oxyde- semiconducteur soit du type bipolaire ou une combinaison de ces deux types. Dans le mode de réalisation représenté à la Fig. 28, 20 les sous-ensembles 207 à 211 sont essayés suivant le procédé 1 représenté à la Fig. 3 ou suivant le procédé 2 représenté à la Fig. 5. On suppose encore à titre d'exemple que chacun des sous-ensembles 207 à 211 comporte des jeux de plots d'essais, de sorte qu'ils peuvent être essayés au moyen de sondes d'essais suivant le procé-25 dé 1. Chacun des quatre sous-ensembles de chaque type 207 à 211 comprenant les unités 201 à 205 est essayé. Comme deux sous-ensem-bles seulement de chaque type 207 à 211 suffisent pour former l'ensemble calculateur, on ne choisit que deux des quatre sous-ensembles disponibles de chaque unité 201 à 205 devant satisfaire aux 30 conditions de fonctionnement requises afin de produire des ensembles calculateurs avec un rendement de 100%. En supposant que deux sous-ensembles au moins de chaque unité 201 à 205 satisfont à ces conditions, les circuits d'excitation 212 à 216 associés à deux bons sous-ensembles de l'unité 201 à 205 respectivement sont exci-35 tés par une connexion sélective, tel qu'un fil unique lié si on le désire pour connecter le circuit d'excitation associé à chacun des bons sous-ensembles, ce qui forme l'ensemble calculateur. En se référant à la Fig. 29, il est représenté un ensemble calculateur dans lequel un nombre relativement grand de sous-40 ensembles de mémoire, arithmétique-^ logiques, de fichier et de com 72 02518 «• 2123423 mande 207 à 211 sont fabriqués sur une plaquette unique 218. De la manière décrit ci-dessus en relation avec la Fig. 28, ces sous-ensembles sont interconnectés par des ensembles de conducteurs communs 206, 219. Dans ce mode de réalisation, il y a à peu près deux fois plus de sous-ensembles 207 a 211 qu'il n'est ï.écessaire pour former l'ensemble calculateur. 72 02518 2123423 REVENDICATIONS 1. Ensemble électronique complexe dans lequel un grand nombre de sous-ensembles semiconducteurs sont fabriqué sur un sub- 5 strat semiconducteur unique et interconnectés de manière à former un ensemble tel qu'un ensemble de mémoire, de calculateur à programme emmagasiné ou d'autres ensembles remplissant un grand nombre de fonctions, ledit appareil étant caractérisé en ce qu'une série de circuits d'excitation couplent sélectivement certains des- 10 dits sous-ensembles à une série de conducteurs. 2. Ensemble électronique suivant la revendication 1,-caractérisé en ce qu'il comprend des circuits permettant d'actionner sélectivement les circuits d'excitation afin de coupler sélectivement les sous-ensembles à la série de conducteurs. 15 3. Ensemble électronique suivant la revendication 1, ca ractérisé en ce que chacun des sous-ensembles comprend une série de circuits différents destinés à effectuer une série de fonctions. 4. Ensemble électronique suivant la revendication 1, caractérisé en ce que la série de sous-ensembles et la série de 20 conducteurs sont positionnés respectivement sur les substrats, de sorte que chacun des sous-ensembles a accès à la série de conducteurs. 5. Ensemble électronique suivant la revendication 1, caractérisé en ce que chacun des circuits d'excitation comprend 25 une série de commutateurs électroniques couplés les uns aux autres afin de coupler sélectivement et simultanément une série aes conducteurs aux sous-ensembles. 6. Ensemble électronique complexe suivant l'une quelconque des revendications 1 à 5, caractérisé en ce que les cir- 30 cuits d'excitation couplés respectivement aux sous-ensembles et couplés sélectivement aux conducteurs permettent d'essayer les sous-ensembles afin de déterminer un état de choix, et en ce qu'il est prévu des dispositifs destinés à actionner sélectivement les circuits d'excitation respectifs couplés à un sous-ensemble se " 35 trouvant dans l'état sélectif, les sous-ensembles sélectifs se trouvant dans l'état choisi étant couplés sélectivement aux conducteurs pour former l'ensemble électronique complexe. 7. Ensemble électronique suivant l'une quelconque des revendications 1 à 6, caractérisé en ce qu'il comprea-,une seconde 40 série d'éléments conducteurs positionnés sélectivement sur le 72 02518 2123423 substrat et couplés sélectivement à une seconde série de sous-ensembles en plus de la première série de sous-ensembles disposés sur le substrat semiconducteur, un conducteur de croisement disposé sur le substrat de manière à s'étendre entre la première série de conducteurs et la seconde série de conducteurs, des circuits pour coupler sélectivement le conducteur de croisement à la première série de conducteurs, un conducteur respectif pouvant être couplé à un sous-ensemble de la première série étant également situé par rapport à la seconde série de conducteurs de façon qu'un sous-ensemble apparaisse comme un sous-ensemble de la seconde série. 8. Ensemble électronique complexe suivant la revendication 6, caractérisé en ce qu'il comprend un circuit destiné à actionner momentanément les circuits d'excitation couplés au sous-ensemble pendant que celui-ci est essayé. 9. Procédé de fabrication de l'ensemble électronique suivant les revendications 1 à 8, caractérisé en ce qu'il consiste à fabriquer une série de sous-ensembles semiconducteurs intégrés espacés à des positions choisies sur un substrat de support, à fabriquer une série d'éléments conducteurs espacés dans une série de positions sur le substrat de support, à fournir une série de circuits d'excitation couplant respectivement chacun des sous-ensembles aux conducteurs, à essayer les sous-ensembles afin de déterminer un état choisi et à actionner sélectivement les circuits d'excitation respectifs couplés à un sous-ensemble présentant l'état choisi, les sous-ensembles choisis présentant les états choisis étant couplés sélectivement aux conducteurs afin de former l'ensemble complexe, les sous-ensembles actionnés superflus restant sur le support. 10. Procédé suivant la revendication 9, caractérisé en ce qu'il consiste à actionner momentanément les circuits d'excitation couplés à un sous-ensemble pendant que celui-ci est essayé. 11. Procédé suivant l'une quelconque des revendications g ou 10, caractérisé en ce qu'il consiste à appliquer sélectivement des signaux électriques d'essai à la série de conducteurs et à transmettre ainsi les signaux d'essai au moyen du circuit d'excitation actionné au sous-ensemble essayé. 12. Procédé suivant la revendication 9, caractérisé en ce que les sous-ensembles choisis montés sur le substrat respectif sont actionnés simultanément en alimentant ledit circuit d'excita 72 02518 45. 2123423 tion. 13. Ensemble électronique complexe suivant la revendication 1, caractérisé en ce que le circuit d'excitation comprend un circuit de mise automatique à la masse métal-oxyde-semiconduc- 5 teur constitué par un commutateur à transistors à effet de champ et à grille isolée, un circuit destiné à actionner le premier commutateur à transistors, un autre circuit destiné à mettre a la masse le premier commutateur à transistors, un second commutateur à transistors à effet de champ et à grille isolée couplé au pre-10 mier commutateur à transistors, de sorte que le second commutateur est actionné lorsque le premier commutateur est mis à la masse et que le second commutateur n'est plus actionné lorsque le premier commutateur l'est, le second commutateur fournissant un dispositif permettant de transmettre un signal de tension lorsque le premier *5 commutateur est actionné et de transmettre un signal de masse lorsque le premier commutateur est mis à la masse. 14. Ensemble suivant la revendication 13, caractérisé en ce qu'une série de commutateurs à transistors à effet de champ et à grille isolée sont couplés les uns aux autres ainsi qu'au se- 20 cond commutateur, la série de commutateurs étant actionnée simultanément lorsque le premier commutateur est actionné. 15. Circuit suivant la revendication 13, caractérisé en ce que le commutateur à transistors à effet de champ comprend une source de tension de polarisation et une source de tension de 25 référence, une résistance variable comprenant un transistor à effet de champ à grille mise en court circuit avec la plaque, connectée entre les sources de tension de polarisation et de tension de référence, un transistor à effet de champ couplé entre les sources de tension de polarisation et de référence afin de fournir la sor-30 tie du circuit de commutation, et un circuit destiné à connecter sélectivement la résistance variable entre les sources de tension de polarisation et de référence afin d'exciter sélectivement le transistor à effet de champ. 16. Ensemble suivant la revendication 5, caractérisé en 35 ce que les commutateurs électroniques sont constitués par une source de tension de polarisation, une masse, un premier transistor à effet de champ dont la grille est mise en court-ciruuit avec la plaquer !dont la source est connectée à la masse, ce qui constitue une résistance, un second transistor à effet de ehamp dont la base 40 est connectée à la source de tension de polarisation et au premier 7 9 02518 46• il u^±o 2123423 transistor à effet de champ, un troisième transistor à effet de champ dont la sortie constitue la sortie du circuit de commutation et dont la base est connectée à la sortie du transistor à effet de champ formant une résistance variable, une seconde source de tension connectée à la plaque du troisième transistor à effet de champ, et un circuit destiné à couper la connexion entre la base du troisième transistor à effet de champ et la source de tension de polarisation afin de commuter la sortie du circuit. 17. Ensemble suivant la revendication 16, caractérisé en ce qu'il comprend des quatrième et cinquième transistors à effet de champ et à grille mise en court-circuit avec la plaque qui sont connectés sous la forme de résistances de charge et de connexion de plaque des second et troisième transistors à effet de champ respectivement. 18. Ensemble suivant la revendication 14, caractérisé en ce que les sources des premier, second et troisième transistors à effet de champ sont connectées à la masse. 19. Procédé de fabrication d'un ensemble électronique complexe suivant la revendication 1, caractérisé en ce qu'il consiste à fabriquer une série de sous-ensenibles semiconducteurs intégrés et espacés à des positions choisies sur un substrat de support, à fabriquer une série de conducteurs espacés à des positions choisies sur le-substrat de support, à fournir une série de circuits d'excitation couplant respectivement chacun des sous-ensembles sélectivement aux conducteurs, à actionner sélectivement le circuit d'excitation respectif de l'un au moins des sous-ensembles, à essayer au moins l'un desdits sous-ensembles afin de déterminer un état choisi, et à interrompre sélectivement 1'actionnement du circuit d'excitation respectif couplé audit sous-ensemble lorsqu'il n'est.pas dans l'état choisi, les sous-ensembles choisis étant dans l'état choisi restant couplés sélectivement aux éléments conducteurs afin de former l'ensemble complexe et les sous-ensembles non actionnés restant sur le support, leur dispositif d'excitation respectif étant à l'état non actionné. 20. Procédé suivant la revendication 19, caractérisé en ce que le circuit d'excitation respectif couplé audit sous-ensemble est connecté audit conducteur destiné à transmettre une tension de polarisation au moyen d'un conducteur , et en ce que le circuit d'excitation est déconnecté en coulant le conducteur connecté au circuit d'excitation et au conducteur destiné à transmettre la ten 72 02518 2123423 sion de polarisation. 21. Procédé suivant l'une quelconque des revendications 9 ou 19, caractérisé en ce qu'il consiste à remplacer ledit sous-ensemble par un autre de la série de sous-ensembles lorsqu'il n'est 5 pas dans l'état choisi, ces sous-ensembles se trouvant dans l'état choisi restant couplés sélectivement aux conducteurs afin de constituer 1'ensemble complexe. _ 22. Procédé suivant la revendication 21, caractérisé en ce que le stade de remplacement dudit sous-ensemble par un autre 10 lorsqu'il n'est pas l'état choisi consiste à actionner sélectivement le circuit a'excitation respectif couplé à un autre des sous-ensembles afin de connecter l'autre sous-ensemble aux conducteurs, à essayer l'autre sous-ensemble afin de déterminer l'état prédéterminé, à couper sélectivement 1'actionnement du circuit d'excita-15 tion respectif couplé à l'autre sous-ensemble lorsque l'état choisi n'est pas présent et à remplacer l'autre sous-ensemble par d'autres sous-ensembles de la série lorsque l'état choisi n'est pas présent jusqu'à ce qu'il soit trouvé un sous-ensemble dans l'état choisi.