Brevet FR2125339A1 — publié le 19720929

0k272 2125339 L'invention concerne une mémoire intégrée à semiconducteur, constituée par des éléments de mémoire dans un montage du type d'une bascule bistable qui comporte des transistors de sélection à effet de champ et organisé suivant le prin-5 cipe de coïncidence double ou multiple avec un agencement de lignes de sélection correspondantes. Il est connu d'agencer des mémoires h semiconducteur de sorte qu'un seul élément de mémoire n'est sélectionné que lorsqu'il reçoit des signaux coïncidents, par l'intermé-10 diaire de deux ou plusieurs lignes de sélection, dans lesquelles sont branchés les transistors de sélection. A cet effet, on connaît un montage qui fonctionne suivant le principe d'une coïncidence double et qui est représenté en 1. On désigne par 1 et 2 les transistors de sélection prévus pour chacune des deux lignes 15 de sélection 3 et 4. Les lignes de sélection sont disposées suivant un agencement en lignes et en colonnes dans la mémoire intégrée à semiconducteur, qui est constituée par un certain nombre d'éléments de mémoire, monté à la façon d'une bascule bistable qui comporte des transistors de commutation et des transistors de 20 charge, comme cela est représenté sur la figure 1. Uniquement pour l'élément de mémoire dans lequel non seulement le transistor de sélection 1 mais aussi le transistor de sélection 2 sont rendus passants au moyen de signaux coïncidents dans les lignes 3 et 4, une liaison de celui-ci est établie avec la connexion 5 de la 25 ligne d'informations et/ou de la ligne des digits. Cette liaison permet l'enregistrement d'un signal dans un élément de mémoire sélectionné et/ou la lecture d'un signal enregistré dans cet élément. Une difficulté essentielle résulte de la cons-30 titution d'une mémoire intégrée à semiconducteur comportant des éléments de mémoire du type de celui représenté sur la figure 1. En effet, les dispositions technologiques qu'il faut prendre pour la réalisation des croisements obligatoirement nécessaires des lignes de sélection 3 et 4, agencées en lignes et en colonnes, sont 35 particulièrement difficiles. On désigne par le chiffre de référence 8 un tel point de croisement. L'invention a pour objet de réaliser un montage et la constitution d'un transistor de sélection pour des éléments de mémoire d'une mémoire intégrée à semiconducteur, consti-40 tution pour laquelle la fabrication des points de croisements des 72 04272 2125339 lignes de sélection agencées en lignes et en colonnes, ne soulève aucun problème technologique et peut avoir lieu pratiquement le cas échéant au cours de la fabrication de la mémoire intégrée. Ce résultat est obtenu, conformément a l'in-5 vention, dans le cas d'une mémoire intégrée à semiconducteur telle qu'elle a été décrite précédemment grâce au fait que l'on ne prévoit, pour une branche de la bascule et pour deux lignes de sélection qu'un seul transistor de sélectionna la grille (ou porte) duquel est reliée l'une des lignes de sélection et au substrat 10 duquel est reliée l'autre ligne de sélection. Il est connu en soi de prévoir des transistors de sélection et des lignes de sélection pour les deux branches respectives de la bascule bistable et cela afin d'obtenir une sélection plus sure. Conformément à une autre caractéristique de l'in-15 vention, il est prévu par conséquent respectivement pour les deux branches des bascules des différents éléments de mémoire des transistors de sélection, réalisés et montés conformément à l'invention, et cela en prévoyant un seul transistor pour chaque paire de lignes de sélection des différentes branches. 20 Pour les cas plus rares du fonctionnement suivant le principe de coïncidence multiple, on réunit respectivement dans un transistor de sélection conforme à l'invention deux lignes de sélection d'une branche de la bascule d'un élément de mémoire. Dans le cas d'un nombre impair de coïncidences, une ligne 25 de sélection restante est branchée de façon connue en soi. Les croisements des lignes de sélection des différents transistors de sélection conformes à l'invention d'une branche d'un élément de mémoire sont réalisées suivant le câblage à deux couches connu en soi. 30 A titre d'exemple, on a décrit ci-dessous é. illustré au dessin annexé une forme de réalisation du dispositif suivant l'invention. La figure 1 représente le schéma de montage d'un élément de mémoire connu. 35 La figure 2 représente le schéma de montage d'un élément de mémoire conforme à l'invention. La figure 3 représente en perspective la constitution d'un transistor de sélection conforme à l'invention. La figure 4 représente en coupe un transistor 40 de sélection conforme à l'invention. 72 04272 3 2125339 La figure 2 représente le schéma de montage d'un élément de mémoire comportant un transistor de commutation 20 et un transistor de charge 21, ainsi qu'un transistor de sélection supplémentaire 22 conforme à l'invention. La deuxième 5 branche de l'élément de mémoire, qui est identique à la première branche, est représentée en trait interrompu sur la figure 2. Le transistor de sélection conforme à l'invention accomplit, dans le circuit suivant la figure 2, les fonctions des deux transistors de sélection 1 et 2 de l'élément 10 de mémoire connu suivant la figure 1. On désigne par 23 et 24 les lignes de sélection et par 25 la connexion à la ligne d'informations. La ligne de sélection 23 est reliée à la grille et la ligne de sélection 24 est, conformément à l'invention, reliée au substrat du transistor 22. Les liaisons des lignes 23 et 24 avec 15 le transistor peuvent aussi être interverties. Les connexions 26 et 27 servent pour l'amenée de la tension d'alimentation pour ïélément de mémoire, la connexion 26 étant en général formée par le substrat commun à tous les éléments de mémoire de la mémoire intégrée à semiconducteur. On désigne par le chiffre de référence 20 28 le croisement. On décrira de façon détaillée à l'aide de la figure 3 une constitution préférée d'un transistor de sélection suivant l'invention. On désigne par 31 un corps servant de support, de préférence électriquement isolant. Le substrat semicon-'25 ducteur 32 proprement dit du transistor de sélection prévu conformément à l'invention, est situé sur ce corps formant support. Ce substrat est, soit à conductivité de type p, soit à conducti-vité de type n et contient les domaines 33 et 34 dopés de façon opposée, qui forment la région de drain et la région de source 30 du transistor de sélection à effet de champ. On désigne respectivement par (133) et par (134) des électrodes sur la région de drain et sur la région de source. Le substrat est-recouvert par une couche isolante 35 sur une partie au moins assez étendue pour que la surface, située au-dessus des régions 33 et 34 et au-dessus 35 du substrat situé entre ces régions, soit recouverte.Sur cette couche isolante 35 est située une autre couche 36, électriquement bonne conductrice, qui est réalisée sous la forme d'électrode de grille 37 entre les régions de drain 33 et de source 34. Comme cela est connu pour le transistor à effet de champ, la couche 40 isolante située entre le substrat 32 et la partie agissant comme 72 04272 4 2125339 électrode de grille 37 de la couche 36 prévue pour la grille est réalisée de façon correspondante par une couche mince. Pour les parties 38 et 39 du revêtement 36 qui s'étendent au-delà de la grille proprement dite, on prévoit une couche isolante, dénommée 5 oxyde épais, dont l'épaisseur est supérieure à celle de la couche isolante de la grille. Conformément à une autre forme de réalisation de l'invention, le revêtement 36 servant de ligne de sélection est introduit suivant une ligne et/ou une colonne dans la mémoire. 10 Tous les transistors de sélection des éléments de mémoire d'une ligne et/ou d'une colonne de la mémoire sont de cette manière reliés entre eux au moyen du revêtement 36. Les deuxièmes lignes de sélection respectives des transistors de sélection des éléments de mémoire d'une colonne et/ou d'une ligne de la mémoire 15 sont reliés électriquement entre eux au moyen du substrat 32. En effet, ce substrat est réalisé à la manière d'une bande continue sur le support, suivant une ligne et/ou une colonne de la mémoire, en position sensiblement orthogonale au revêtement 36 en forme de bande. La ligne d'information traversant l'ensemble de la mé-20 moire est réalisée, de façon en principe connue, par exemple dans/ ou sur le support 31, et est reliée à l'électrode (134) de la région de source (34). L'exemple de réalisation suivant la figure 3 est réalisé suivant la technique à couche mince en principe con-25 nue en soi, le substrat d'un transistor individuel dans cet exemple étant électriquement isolé vis-à-vis d'autres transistors déterminés. En particulier, cela est obtenu grâce au fait que l'on réalise sur un support de préférence non conducteur différents îlots à partir du substrat, isolés les uns par rapport aux 30 autres. Dans ces îlots on réalise ensuite les différents transistors ou comme dans le cas de l'invention une série de transistors. Dans le cas d'un support électriquement conducteur, les îlots constitués par le substrat, sont séparés électriquement les uns des autres par une couche isolante, située entre le support et 35 le substrat et de préférence obtenue par croissance. L'invention peut également être réalisée suivant la technique dite technique massive. Dans le cas de l'utilisation de cette technique, qui est connue notamment depuis la technique à canaux complémentaires pour des éléments de mémoire, 4Q le substrat 32 est situé dans une cavité dénommée cuvette dans le 72 04272 5 2125339 corps formant support massif. Cette cuvette isole le substrat situé a l'intérieur de celle-ci vis-à-vis du corps compact grâce à l'action de la jonction p-n qui apparaît entre la cuvette et le corps compact et qui doit être polarisée dans la direction 5 inverse. La figure 4 représente en coupe une vue de face d'un transistor de sélection conforme a l'invention réalisé suivant la technique qui a été décrite ici. La cuvette 42, dopée de façon opposée vis-à-vis du matériau support, est située dans le support massif 41. On désigne respectivement par 43 et 44 les régions de 10 source et de drain du transistor de sélection dopées à nouveau de façon opposée vis-à-vis de la cuvette. Les détails restants de cette forme de réalisation suivant la figure 4 coïncident avec ceux de celle suivant la figure 3. L'invention utilise dans un autre contexte 15 l'effet de commande du substrat déjà connu en soi, cet effet ayant déjà été décrit entre autres par exemple par Crawford dans MOSFET Circuit Design, Mac-Graw Hill, New-York, 1967, p. 40. On entend par là, dans le cas d'un transistor à effet de champ, la commande supplémentaire de la conductivité électrique du canal par appll-20 cation d'un potentiel supplémentaire sur le substrat. Dans ce cas le substrat, isolé au moyen d'une zone d'appauvrissement du canal conducteur, agit comme une deuxième électrode de grille. En correspondance avec le potentiel choisi sur le substrat, il apparaît un déplacement du point d'application de la tension sur la grille 25 du transistor. L'utilisation nouvelle de l'effet de commande du substrat permet une nouvelle constitution avantageuse d'une mémoire intégrée à semiconducteur comportant les transistors de sélection réalisés suivant l'invention et tels qu'ils ont été 30 décrits précédemment. Conformément à l'invention, on n'utilise encore respectivement pour les deux lignes de sélection qu'un seul transistor de sélection et la forme de réalisation particulière des croisements, découverte à cet effet, permet de réaliser un progrès important. 72 04272 6 2125339 REVENDICATIONS 1. Mémoire intégrée à semiconducteur, constituée par des éléments de mémoire dans un montage du type d'une bascule bistable qui comporte des transistors de sélection à 5 effet de champ et organisé suivant le principe de coïncidence double ou multiple avec un agencement de lignes de sélection correspondantes, caractérisée par le fait que l'on ne prévoit, pour une branche de la bascule pour deux lignes de sélection, qu'un seul transistor de sélection à la grille duquel est reliée l'une 10 des lignes de sélection et au.substrat duquel est reliée l'autre ligne de sélection. 2. Mémoire intégrée à semiconducteur suivant la revendication 1, caractérisée par le fait que l'on prévoit pour les deux branches des bascules des éléments de mémoire, des 15 lignes de sélection comportant des transistors de sélection. 3. Mémoire intégrée à semiconducteur suivant l'une des revendications 1 ou 2, caractérisée par le fait que les deux lignes de sélection dans un transistor de sélection se croisent dans deux plans, électriquement isolés l'un vis-à-vis de 20 l'autre et situés l'un au-dessus de l'autre, l'une des lignes de sélection dans le substrat du transistor de sélection traversant le transistor, tandis que l'autre ligne de sélection passe pardessus l'électrode de grille. 4. Mémoire intégrée à semiconducteur suivant 25 la revendication 3, caractérisée par le fait que les transistors de sélection appartenant à une colonne sont réalisés dans un substrat commun, qui est électriquement isolé par rapport aux substrats des transistors de sélection des autres colonnes et des autres éléments de colonne de la mémoire ànsemiconducteur. 30 5. Mémoire intégrée à semiconducteur suivant la revendication 3, caractérisée par le fait que les transistors de sélection appartenant à une ligne sont réalisés dans un substrat commun, qui est électriquement isolé vis-à-vis.des substrats des transistors de sélection des autres lignes et des autres 35 éléments de lignes de la mémoire à semiconducteur. 6. Mémoire intégrée à semiconducteur suivant l'une des revendications 1, 2, 3, 4 ou 5, caractérisée par le fait que les transistors de sélection sont réalisés suivant la technique à couche mince. 40 7. Mémoire intégrée à semiconducteur suivant 72 04272 7 2125339 l'une des revendications 1, 2, 3, 4 ou 5, caractérisée par le fait que les transistors de sélection sont situés dans le corps semiconducteur de la mémoire à l'intérieur de cuvettes électriquement isolées.