Brevet FR2115338A1 — publié le 19720707

-1- 21 15338 La présente invention concerne un appareil dans lequel un signal de sortie analogique est fourni en réponse à un signal d'entrée numérique au moyen d'une mémoire fixe associée à des moyens de cadrage ou démultiplication binaire. 5 Les dispositifs connus qu-i. fournissent un signal de sortie analogique en réponse à un signal d'entrée numérique sont essentiellement du type convertisseur numérique en analogique. Dans ces dispositifs connus, qui utilisent des réseaux de résistances pondérés "binaires et des interrupteurs électroniques asso-10 ciés qui relient alternativement des parties du réseau de résistances à tin potentiel de référence ou à la masse selon l'état de chaque entrée numérique individuelle, des inexactitudes de conversion peuvent se produire soit à cause de l'impédance associée aux interrupteurs, soit à cause d'imprécisions des résistances 15 dues à des facteurs tels que les variations de température. Oes dispositifs fournissent un signal de sortie analogique essentiellement proportionnel à partir d'un signai d'entrée numérique. Cependant, lorsqu'on souhaite avoir un signal de sortie du type "synchro" ou du type "séparateur" ou "resolver". Ces dispositifs 20 se sont révélés inacceptables pour effectuer la conversion numérique en synchro désirée. De ce fait, afin d'effectuer cette con- A version, on a utilisé des combinaisons de convertisseurs compliquées qui sont encombrantes et lourdes et ne peuvent être utilisées lorsque le poids et la dimension des composants sont cri-25 tiques, comme par exemple pour des instruments d'avion. Les réseaux de filtrage connus, comme les filtres passe-bande s, utilisent des composants passifs tels que des condensateurs, des résistances et des inducteurs pour fournir la caractéristique de filtre souhaitée pour un signal analogique. Cepen-30 dant, ces composants passifs peuvent seulement approcher une gamme passe-bande absolue à cause des temps exponentiels de montée et d'extinction associés à ces éléments. De ce fait, il subsiste toujours une courbure résiduelle associée à la caractéristique passe-bande de sorte qu'on ne peut obtenir une réponse 35 de filtre absolument rectangulaire ou idéale. Dans de nombreux exemples, on n'a pas besoin d'une réponse de filtre idéale, cependant, dans les cas où une telle réponse est souhaitable ou nécessaire, il peut se produire des inexactitudes. L'invention vise à supprimer ces inconvénients. 4-0 Elle a pour objet m appareil fournissant un signal de sor- oppy 71 41816 -2- 2115338 tie analogique en réponse à un signal d'entrée numérique qui comprend une mémoire fixe, qui a été programmée pour fournir une fonction analogique d'un signal d'entrée et des moyens de démultiplication binaires, tels qu'un réseau en échelle H-2R; relié 5 à la sortie de la mémoire. Une conversion numérique en synchro du signal d'entrée numérique peut être effectuée en programmant la mémoire fixe de manière, qu'elle fournisse une fonction sinusoïdale du signal numérique d'entrée, de sorte qu'on obtient l'équivalent analogique du signal d'entrée numérique. En varian-10 te, on peut prévoir une réponse filtre, telle qu'une réponse passe-bande, à un signal d'entrée numérique en programmant la mémoire de manière à fournir une fonction d'atténuation en réponse à un signal d'entrée numérique qui est associée à la valeur de la fréquence d'entrée du signal analogique, ce signal 15 analogique étant fourni par l'étage de sortie de la mémoire. La mémoire, qui est de préférence du type MOS, peut être équipée ou non de moyens de protection. Si la mémoire est équipée de moyens de protection, on peut relier aux moyens de démultiplie ation binaires une source de potentiel de référence ayant 20 une valeur suffisante pour maintenir la mémoire à 1 ' état de fonctionnement. En variante, dans un tel exemple, on peut relier à la mémoire une source de potentiel de référence ayant une valeur telle que la déviation la plus positive du signal d'entrée numérique ne soit jamais supérieure au potentiel de couche 25 support. Lorsque la mémoire n'est pas équipée de moyens de protection, il n'est pas nécessaire d'utiliser une source de potentiel de référence et le signal d'entrée est fourni à la mémoire en même teaps qu'un signal créneau, la sortie de la mémoire provenant du réseau en échelle. Il est clair que la mémoire 30 peut être programmée pour d'autres applications dans lesquelles on fournit un signal de sortie analogique en réponse à un signal d'entrée numérique, les applications les plus utiles comprenant un convertisseur numérique en resolvér et un filtre numérique. 35 L'invention sera bien comprise à la lecture de la descrip tion suivante faite en se référant au dessin annexé sur lequel : - la figure 1 est un schéma de circuit, partiellement par blocs, d'une forme de réalisation d'un appareil de réponse numérique selon l'invention ; 1 41816 -3- 2115338 - la figure 2 est un schéma de circuit, partiellement par blocs, d'une variante de réalisation d'un appareil de réponse numérique selon l'invention ; - la figure 3 est ira schéma de circuit, partiellement par blocs, d'une autre variante de réalisation d'un appareil de réponse numérique selon l'invention ; - la figure 4 est tin schéma par blocs, partiellement sous forme de circuit, d'un filtre numérique selon la forme de réalisation de la figure 2 ; - la figure 5 est un schéma par blocs, partiellement sous forme de circuit, d'un convertisseur numérique en resolver selon la forme de réalisation de la figure 3* On se réfère tout d'abord à la figure 1. La forme de réalisation d'un appareil fournissant une sortie analogique en réponse à une entrée numérique, portant la référence générale 10, qui est représentée à la figure 1 et qui sera décrite plus en détail ci-après, est semblable à la forme de réalisation d'un tel appareil représentée et décrite dans la demande de brevet N° 71 31 076 du 27 Août 1971 au nom de la demanderesse. L'appareil 10 de la présente invention comprend une mémoire fixe 12, qui est programmée de manière classique pour fournir une fonction analogique en réponse à une entrée numérique. La mémoire fixe 12 ■ est de préférence constituée par une cou che mince monolithique semi-conductrice en oxyde métallique communément appelée couche mince MOS. Gomme on l'expliquera plus en détail ultérieurement, cette couche mince 12 présente une partie entrée 14 qui est une matrice de fonction préprogrammée qui fournit la fonction analogique désirée, et une partie sortie 16 qui comprend de préférence une pluralité de sections de sortie bistables 18, une pour chaque entrée binaire, chaque section comprenant une paire de transistors à effet de champ couplés charge-source (PEI) 20 et 22, qui seront décrits plus en détail ultérieurement. La partie sortie 16 de la mémoire fixe 12 est couplée à un démultiplicateur binaire qui est de préférence un réseau en échelle classique E-2R, 24. Dans la forme de réalisation de la figure 1, la partie sortie 16 de la mémoire fixe 12 est également mise à la masse dans un but qui sera décrit plus en détail ultérieurement. Le réseau en échelle 24 de la forme de réalisation de la figure 1 est de préférence relié à une source de potentiel de 1 41816 -4- 2115338 référence 26 qui ést représentée, dans un but d'illustration, comme comprenant une source de courant alternatif, bien qu'une source de courant continu puisse être utilisée. La fonction de la source de référence 26 est de maintenir la mémoire fixe 12 en état de fonctionnement, qui est de préférence le seul état dans lequel la mémoire 12 fournit une sortie, des dispositifs de protection, à diode 28 (figure 1) étant associés à la partie sortie 16 comme on le décrira plus en détail ci-après. On va maintenant décrire plus en détail le circuit mémoire fixe - réseau en échelle 12-24. La partie entrée de matrice de fonction analogique 14 est un programme réseau de matrice classique câblé pour fournir une fonction analogique désirée prédéterminée , par exemple une fonction sinusoïdale ou une fonction d'atténuation, en réponse à un signal d'entrée numérique et ne sera pas décrit ou représenté plus en détail ci-après. Comme on l'a indiqué, la mémoire fixe est de préférence un dispositif MOS. De tels dispositifs MOS présentent une certaine résistance de valeur fixe qui peut être compensée, si on le désire, dans le réseau en échelle 24. Une telle résistance, de compensation a été omise dans les figures 1, 2 et 3 dans un but de clarté. De préférence, chacune'des sections de sortie 18 de la partie sortie 16 est identique aux autres et on va décrire plus en détail, pour 1' explication, une seule de ces sections. Comme on l'a indiqué précédemment, la section de sortie 18 comprend une paire de transistors à effet de champ (3?Eï) 20 et 22, le transistor EET 20 comprenant une électrode source 30, une électrode porte 32 et une électrode de décharge 34- et le transistor ÎEÎD 22 comprenant une électrode source 36, une électrode porte 38 et une électrode de décharge 40. De plus, comme on l'a indiqué précédemment, les transistors EET 20 et 22 sont connectés en série en liaison charge-source, l'électrode de décharge 34- du transistor 20 étant reliée à l'électrode source 36 du transistor 22 à la jonction de couplage 42. Dans la forme de réalisation de la figure 1, l'électrode source du transistor 20 est mise à la masse et l'électrode de décharge 40 du transistor 22 est reliée, par la ligne 44, à l'entrée d'un amplificateur à gain élevé 46. Comme on l'a représenté selon une solution préférée à la figure 1, l'électrode source 30 respectivement non couplée de chaque paire de transistor FET 20-22 charge-source est mise en parallèle 71 41816 -5- 2115338 à la masse par une ligne 48, et l'électrode de décharge non couplée 40 de chaque paire de transistors FET 20-22 est reliée en parallèle à la ligne de sortie 44. Le réseaji en échelle classique R-2R, 24, présente une branche 2R qui est reliée à chaque 5 jonction de couplage 42 et une branche de liaison S, 52, ayant une impédance qui est de préférence égale à approximativement la moitié de celle de la branche 2R, 50. Le réseau en échelle 24 est mis à la masse par une autre branche 2R, 50. Dans un but d'illustration, dans la forme de réalisation de 10 la figure 1, on a représenté des dispositifs de protection à diodes28, reliés en parallèle aux électrodes de décharge 34 et 40 de chaque paire de transistors 20-22, pour protéger la mémoire MOS, 12, et plus spécialement sa partie sortie 16, contre les pointes de tension. Ces dispositifs de protection 28 sont norma-15 lement équipés de mémoires fixes avec des transistors de sortie à effet de champ pour empêcher ces mémoires de dépasser leur potentiel nominal à l'entrée bien que, comme on le décrira en se référant à la figure 3» des mémoires fixes peuvent être prévues sans de tels dispositifs de protection à diodes, si on le dési-20 re. Si ces dispositifs de protection à diodes 28 sont polarisés en avant au point de conduction, aucune sortie ne sera donnée par la mémoire fixe 12. Ceci est appelé l'état de protection de la mémoire 12. Lorsque la mémoire fixe 12 est dans cet état de protection, même si une entrée numérique est reçue, cette entrée 25 sera court-circuitée à la masse de sorte qu'il n'y aura pas de sortie. Dans la forme de réalisation de la figure 1, la source de potentiel de référence 26 qui est reliée au réseau en échelle 24 est de préférence choisie avec une valeur inférieure au po-30 tentiel de polarisation en avant des dispositifede protection 28, de manière que la mémoire 12 reste à l'état de fonctionnement, qui est l'état dans lequel une sortie peut être produite, pendant tout le temps. Habituellement, la valeur de ce potentiel de référence pour la plupart des mémoires fixes est comprise entre 35 3 et 5 volts efficaces pour un réseau en échelle dans lequel R vaut approximativement 50 000 ohms et 2R approximativement 99 500 ohms. Ce potentiel de z»éférence, qui est envoyé à travers le réseau en échelle 24, maintient les sources et les décharges des transistors à effet de champ 20-22 à un potentiel voisin de 40 la tension de support ou de substractum de' la mémoire MOS, 12, 71 41816 -6- 2115338 qui assure que les liaisons décharge à substratum et source à substratum ne sont pas polarisées en avant tout en empêchant les dispositifs de protection 28 d'être polarisés en avant au point de conduction. 5 Dans un but d'illustration, on va décrire le fonctionnement de la forme de réalisation de la figure 1 comme un convertisseur numérique en synchro, l'utilisation décrite dans la demande de brevet précitée, bien que l'utilisation de l'appareil de la présente invention n'y soit pas limitée comme on le décrira plus en 10 détail ultérieurement. Chaque paire de transistors EET 20-22 est un interrupteur bistable EET, le transistor 22 représentant l'état Q du bistable et le transistor 20 l'état Q de l'interrupteur IET. Lorsque le transistor 22 est en circuit et le transistor 20 hors circuit, ce qui représente l'état logique 1, le si-15 gnal de sortie présent à la jonction 42 est ajouté dans la jonction d'addition 54- des moyens d'addition à amplificateur 4-6. Lorsque le transistor 20 est en circuit et le transistor 22 hors circuit, ce qui représente l'état logique 0, la sortie de l'interrupteur à transistors 20-22 est effectivement à la masse. Cette 20 fonction de commutation détermine lesquelles des branches du réseau en échelle E-2R, 24-, sont reliées à la jonction d'addition, 54- et, de ce fait, détermine la sortie analogique de la mémoire fixe 12. Ce signal de sortie, qui est présent aux électrodes de décharge 4-0 non couplées de la mémoire 12, sur la ligne 44, est 25 un courant dont la grandeur dépend de l'impédance d'échelle du réseau en échelle 24 associé et du potentiel de référence appliqué par la source 26. Ce signal de sortie est additionné à la jonction d'addition 54- pour fournir un signal de sortie de fonction analogique sur i 30 la ligne 56, qui est un signal de sortie divisé par la tension ayant une grandeur égale au potentiel de référence appliqué, multiplié par le rapport de l'impédance de démultiplication binaire équivalente du nombre binaire présent à la sortie de la mémoire divisé par l'impédance totale du réseau en échelle 24. Le réseau 35 d*addition à amplificateur à gain élevé 46 maintient le potentiel de décharge (Vdd) sensiblement voisin de zéro, tout en effectuant la conversion des signaux de sortie, qui sont des courants, en signaux de. tension, de manière que le support ou substrat ne soit pas polarisé en avant à l'état de protection, 40 A titre d'exemple, lorsque la matrice de fonction analogique 1;4 71 41816 "7" 2115338 est programmée pour fournir une fonction sinusoïdale telle qu'un cosinus, le signal de tension de sortie représente une fonction analogique qui est la fonction sinusoïdale préprogranimée telle que le cosinus dans l'exemple donné, d'un nombre binaire prove-5 nant de la mémoire 12. On se réfère maintenant à la figure 2 qui représente une variante du dispositif de la figure 1, les mêmes chiffres de référence suivis de l'indice "a" étant utilisés pour désigner des parties similaires. La mémoire fixe 12a; de la forme de réalisait tion de la figure 2 est de préférence identique à celle déjà décrite en se référant à la figure 1, Cependant, aucune source de potentiel de référence 26 n'est appliquée par le réseau en échelle 24jî à la mémoire 12a. Au contraire, l'entrée de signal analogique qui peut, de préférence être un signal de référence com-15 pris entre 3 et 5 volts efficaces, est appliqué depuis une source de signal 60, par une connexion parallèle, à l'électrode de décharge non couplée 40^ de chacune des paires de transistors EEÎ 20^ - 22_a. La sortie du réseau en échelle H - 2R, 24a, est reliée de manière classique à une fonction d'addition 54-a. des 20 moyens d'addition à amplificateur 46a_. L'extrémité opposée du réseau en échelle 24a est mise à la masse par la ligne 48a. Dans la forme de réalisation de la figure 2, l'électrode source non couplée 30a_ est de préférence reliée à une source de potentiel de référence 64, ayant une valeur , par exemple un 25 potentiel positif compris entre 3 et 5 volts efficaces. En outre, une seconde source de potentiel de référence 66 ayant une valeur Yg q'ui* exemple, est de préférence négative de manière que la déviation la plus positive du signal d'entrée analogique ne soit jamais supérieure au potentiel de substrat de la mémoire 30 MOS 12£, est connectée à cette mémoire 12a. De cette manière, le "décalage de niveau" du signal est effectué pour l'adaptation Q à la déviation positive/negative ou oscillation du signal d'entrée analogique, de manière à maintenir les sources et les décharges des transistors à effet de champ de sortie 20a^ - 22a_ à 35 un potentiel voisin de la tension de substrat de la mémoire MOS I2_a, ce qui assure que les jonctions décharge à substrat et source à substrat ne seront pas polarisées en amont et empêche également les dispositifs de protection 28a, d'être polarisés en avant au point de conduction.A part le "décalage de niveau" 4-0 pour l'adaptation aux déviations positives et négatives de ten 1 41816 -8- 2115338 sion pour le signal d'entrée analogique, le fonctionnement de la forme de réalisation de la figure 2 est similaire à celui décrit précédemment à propos de la forme de réalisation de la figure 1 et ne sera pas décrit plus en détail ci-après. On se réfère maintenant à la figure 3 qui représente une variante de l'appareil de la figure 1, les mêmes chiffres de référence suivis de l'indice b étant utilisés pour des parties semblables. La mémoire fixe 12b de la forme de réalisation de la figure 3 est de préférence identique à celle décrite précédemment en se référant à la figure 1, si ce n'est qu'on n'utilise pas de dispositifs de protection à diodes. Dans cet exemple, on ne prend pas en considération 1'empêchement de la polarisation en avant de tels dispositifs de protection au point de conduction. Le réseau en échelle 24b est relié à la partie de sortie 16b de la mémoire fixe 12b d'une manière semblable à la connexion du réseau en échelle 24 à la partie de sortie 16 de la mémoire fixe 12 de la figure 1, si ce n'est que la sortie du réseau en échelle est connectée directement à la jonction d'addition 54b de l'amplificateur à gain élevé 46b. Dans cette forme de réalisation, le signal d'entrée analogique est fourni par une source 70 par la ligne 72 où elle est reliée en parallèle aux électrodes de décharge 40b non couplées de la paire de transistors EET 20b-22b. Les électrodes de sources non couplées 30b des paires de transistors PET 20b-22b sont mises à la masse en parallèle par la ligne 48b. L'extrémité du réseau en échelle 24b, opposée à celle qui est connectée à la jonction d'addition 54-b est également mise à la masse. A part l'absence des dispositifs de protection à diodes et des moyens associés pour les empêcher d'être polarisés en avant aif point de conduction, le fonctionnement de la forme de réalisation de la figure 3 est identique à celui décrit précédemment pour la forme de réalisation de la figure 1 et ne sera pas décrit ultérieurement plus en détail. On se réfère maintenant à la figure 4 qui représente une utilisation préférée de l'appareil de la présente invention. Dans un but d'illustration, on utilise une mémoire fixe I2_a et un réseau en échelle 24a,, tels que décrits et représentés en se référant à la figure 2, dans le filtre numérique portant la référence générale 80 représenté à la figure 4. Bien entendu, si on le désire, on peut utiliser la forme de réalisation repré- 71 41816 -9- 2115338 sentée à la figure 1 ou à la figure 3 dans le filtre numérique 80 en obtenant des résultats similaires. En outre, on pourrait utiliser d'autres combinaisons mémoire fixe - réseau en échelle que celles décrites sans s'éloigner de l'application de filtre 5 numérique selon la présente invention. le filtre numérique 80 qui comprend la mémoire fixe 12a et le réseau en échelle E.-2R, 24a., ainsi que les moyens d'addition à amplificateur à gain élevé 46a, présente la partie de matrice de fonction analogique 14a câblée en programme selon un 10 ensemble classique de matrice pour fournir une fonction d'atténuation en réponse au signal d'entrée numérique. La fonction d'atténuation est de préférence un opérateur linéaire pour un signal, similaire en fonctionnement à un potentiomètre, bien qu'on puisse utiliser d'autres fonctions, y compris non linéai-15 res. le signal d'entrée analogique provenant de la source 60, qui est dans cet exemple le signal à atténuer ou à filtrer, est relié en parallèle à l'électrode de décharge non couplée 40a_ de la paire de transistors 20 être utilisés sans s'éloignex* du cadre du filtre numérique 80 selon la présente invention. Cependant, dans la forme de réalisation préférée de ce filtre numérique 80 représentée à la figure 4, ces moyens consistent en un compteur de fréquence numé-30 rique classique 82, dont l'entrée est connectée en parallèle à l'entrée du signal analogique 60 et dont la sortie est représentée, à titre d'illustration, comme étant un mot numérique à huit bits parallèles qui est fourni à la partie entrée 14a. de la mémoire fixe 12a. L'équilibre du circuit du filtre numérique 35 80 est identique à celui décrit en se référant à la figure 2 et ne sera pas décrit plus en détail ci-après. Le fonctionnement de la combinaison mémoire fixe - réseau en échelle 12a - 24a, du filtre numérique 80 est identique à celui décrit en se référant à la forme de réalisation de la fi-40 gure 2 si ce n'est que la matrice de fonction analogique est 71 41816 -10- 2115338 une matrice de fonction d'atténuation répondant au signal d'entrée de mot numérique pour commander le fonctionnement des interrupteurs à paires de transistors à effet de champ 2Q& - 22a de manière à filtrer l'entrée de signal analogique 60 et four-5 nir la sortie ainsi filtrée comme sortie de signal analogique sur la ligne 56_a. L'entrée de signal analogique 60 est fournie au compteur de fréquence 82 qui convertit la fréquence associée de l'entrée de signal analogique 60 en un mot numérique à huit "bits parallèles qui est l'équivalent de cette fréquence asso-"1° ciée. Dans un but d'illustration, la fonction d'atténuation est telle qu'elle fournisse une réponse passe-bande pour le filtre numérique 80. Le fonctionnement de la mémoire fixe 12 a. selon -la fonction d'atténuation préprogrammée est le suivant : Le mot numérique équivalent de la fréquence de l'entrée de 15 signal analogique est fourni à la matrice de fonction d'atténuation 14-ja qui répond au mot numérique en fournissant soit line atténuation de 100 %, soit une atténuation de degré moindre, ladite réponse, dans l'exemple d'un filtre passe-bande, étant une atténuation de 0 °/o% Dans l'exemple d'un filtre passe-bande, la 20 fonction atténuation fournit une atténuation de 100 % en réponse à tous les équivalents en mot numérique d'une fréquence sauf pour ceux qui se trouvent dans la région passe-bande pour lesquels elle fournit une atténuation de 0 %. De cette manière, la partie sortie 16a. de la mémoire fixe 12a, fera uniquement passer 25 des signaux d'entrée analogique ayant une fréquence associée fournissant une atténuation de 0 % en réponse à leur présence. En procurant seulement deux niveaux d'atténuation, 0 % ou 100 %, qui à leur tour mettent en circuit^ ou hors circuit, les interrupteurs à transistors EEï 20a. et 22a, on 'obtient une réponse de 30 filtre rectangulaire ou passe-bande idéale par la partie sortie de la mémoire fixe 12a,. De ce fait, un signal de sortie analogique sur la ligne 56ja n'est fourni qiie dans la gamme passe-bande du filtre numérique 80. Si on le désire, la gamme passe-bande du filtre numérique 80 peut être modifiée simplement en 35 changeant la fonction d'atténuation de manière à la faire répondre à diverses fréquences. On notera que, dans le' filtre numérique 80 de la présente invention dans lequel la mémoire 12_a est préprogrammée avec une fonction d'atténuation, le signal d'entrée analogique 60 à la 4-0 mémoire fixe 12a est le signal devant être filtré ou traité dans 71 41816 -11- 2115338 le filtre numérique 80, de ce fait, lorsque le réseau mémoire fixe - réseau en échelle I2ja - 24a. est utilisé comme convertisseur de numérique en synchro ou en resolver dans lequel la mémoire 12£ est préprogranimée avec une fonction sinusoïdale, l'entrée 5 de signal analogique 60 est un signal de référence. On se réfère maintenant à la figure 5 qui représente un réseau de conversion de numérique en synchro capable de convertir, par exemple, un code à dix bits , tel qu'un code O.A.C.I. (Organisation de l'Aviation Civile Internationale) de rapport d'alti-10 tude, qui est un signal décimal codé binaire à dix bits, en une paire de signaux de sortie sinusoïdaux complémentaires, sinus -Ô et cosinus ■© représentant l'équivalent synchro angulaire de l'altitude d'entrée numérique. Une telle utilisation de l'invention est décrite dans la demande de brevet précitée dans laquelle 15 le réseau convertisseur de numérique en synchro comprend une partie de conversion 84 à quart de cycle de numérique en synchro capaoie de fournir une paire de fonctions sinusoïdales complémentaires , qui sont de préférence le sinus et le cosinus, respectivement, d'un angle d'arbre synchro représentatif compris entre 20 o° et 90° à partir d'une entrée numérique, et une partie de sélection de quadrant 86 à cycle complet capable de fournir les fonctions sinus et cosinus, respectivement, d'un angle d'arbre synchro représentatif compris entre 0° et 360° à partir de l'information d'angle d'arbre à quart de cycle et de l'information 25 de sélection de quadrant. L'information d'angle d'àrbre à quart de cycle, dans l'exemple représenté à la figure 5 e.t décrit dans la demande de brevet citée, utilise les huit bits les moins significatifs (L.S.B.) du signal d'entrée en code O.A.C.I., pour fournir l'information d'angle d'arbre à quart de cycle et les 50 deux bits les plus significatifs (M.S.B.) du signal en code O.A.C.I. pour fournir l'information de sélection de quadrant. Bien sûr, si on utilisait un signal numérique à cycle complet sans sélection de quadrant comme entrée numérique, on pourrait utiliser, si on le désire, un convertisseur à cycle complet si-35 milaire, dans son principe de fonctionnement, au convertisseur à quart de cycle 84 préféré, à la place de ce dernier et, dans ce cas, on pourrait supprimer la partie 86 de sélection de quadrant. De préférence, la partie 84 de conversion à quart de cycle 4-0 de numérique en synchro comprend une paire de mémoires fixes 88 71 41816 -12- 2115338 et 90yrespect!vement,qui sont programmées de manière classique pour fournir respectivement la fonction sinus et la fonction cosinus de l'entrée numérique. Dans la forme de réalisation représentée à la figure 5, la mémoire fixe en sinus 88 et la mémoire 5 fixe en cosinus 90 sont d'un type similaire à celui de la mémoire 12b représentée et décrite en se référant à la figure 3, dans laquelle aucun dispositif de protection à diodes n'est prévu pour les mémoires fixes 88 et 90, par opposition au type représenté et décrit à propos de la figure 1 et qui est utilisé 10 dans la forme de réalisation décrite dans la demande de brevet citée. Bien entendu, si on le désire, n'importe laquelle des formes de réalisation des figures 1, 2 et 3 pourrait être utilisée pour les combinaisons mémoire fixe - réseau en échelle 88 -92, 90—94- de la partie 84 de convertisseur à quart de cycle de 15 numérique en synchro. Comme on l'a indiqué précédemment, l'entrée numérique parallèle à huit bits les moins significatifs est couplée en parallèle à huit entrées à la fois de la mémoire fixe £ iXG en sinus 88 et de la mémoire/en cosinus 90, une entrée correspondant à un bit binaire. lies parties sortie 16b à la fois de 20 la mémoire 88 et de la mémoire 90, sont couplées chacune respectivement à une échelle de comptage binaire, qui est représentée comme étant de préférence un réseau en échelle S-2S classique 92 et 94, semblable au réseau en échelle 24b représenté à la figure 3. 25 Comme on l'a décrit précédemment en se référant à la figure 3, les branches 2R, 50b, des réseaux en échelle respectifs 92 et 94 dans la combinaison représentée à la figure 3, sont chacune reliées aux jonctions de couplage 42b des paires de transistors PET respectifs 20b - 22b. L'entrée de signal analogique, qui est 30 dans la gamme de 3 à 5 volts efficaces, fournie par une source de référence 96 représentée à titre d'exemple comme une source de courant alternatif, bien qu'une source de courant continu puisse être utilisée, est reliée en parallèle par la ligne 72 aux électrodes de décharge non couplées 40b des paires de tran-35 sistors PET 20b -22b. Les électrodes de source non couplées 30b des paires de transistors PET 20b - 22b sont mises en parallèle à la masse par la ligne 48b, comme l'est une extrémité des réseaux en échelle respectifs, 92 et 94. La sortie de fonction sinus de la mémoire fixe 88 est de préférence fournie par la li-40 gne 98 à l'amplificateur à gain élevé 99» qui est semblable à 71 41816 -13- 2115338 l'amplificateur 46b de la figure 3» gui fournit la sortie à quart de cycle (0° à 90°) par la ligne 100, qui est semblable à la ligne 56b de la figure 3. De manière similaire, la sortie en fonction cosinus de la mémoire cosinus fixe 90 est fournie par 5 la ligne 102 à un autre amplificateur à gain élevé 104, qui est également semblable à l'amplificateur 46b de la figure 3S qui fournit la sortie en fonction cosinus à quart de cycle (0° à 90°) par la ligne 106, qui est aussi semblable à la ligne de sortie 56b de la figure 3. 10 La sortie en fonction sinus à quart de cycle sur la ligne 100 et la sortie en cosinus à quart de cycle sur la ligne 106 du convertisseur 84 de numérique en synchro à quart de cycle, sont reliées à la partie de sélection de quadrant 86. La sortie en. fonction sinus à quart de cycle par la ligne 100 est reliée, 15 par un amplificateur 108, à un enroulement primaire 110 d'un transformateur 112 avec un enroulement secondaire 114 à prise médiane. De manière similaire, la sortie en fonction cosinus à quart de cycle par la ligne 106 est reliée par un amplificateur 116 à un enroulement primaire 118 d'un transformate tir 120 ayant 20 un enroulement secondaire 122 à prise médiane. Les sorties des enroulements secondaires 114 et 122 sont respectivement reliées aux entrées d'un multiplexeur, 2 sur 8, classique 124. Le multiplexeur 124 a de préférence quatre entrées correspondant à la fonction sinus 126, 128, 130 et 132 et quatre en-25 trées,correspondant à la fonction cosinus 134, 136s 138 et 140. Le multiplexeur 124 reçoit également deux bits de sélection de quadrant par les lignes 142 et 144-du signal d'entrée parallèle numérique en code O.A.C.I. à dix bits. Chacune des entrées 126 à 140 incluses est associée à un interrupteur (non représenté) 30 qui est déclenché selon la condition de bits des bits de sélection de quadrant présents sur les lignes 142 et 144. Du fait que l'entrée numérique de la forme de réalisation préférée est une entrée en code O.A.C.I., qui est un code Gray modifié dans lequel le bit D^ et le bit A^ sont déphasés par rapport à un 35 comptage binaire normal à deux bits par rapport au troisième, et quatrième comptage (le comptage binaire normal à deux bits est 0-0; 0-1; 1-0; 1-1; tandis que le comptage à deux bits du code Gray est 0-0; 0-1; 1-1; 1-0), les enroulements secondaires 114 et 122 sont connectés de manière à corriger ce décalage de 40 phase. L'enroulement secondaire 114 est en concordance de phase 71 41816 -14- 2115338 avec 1'extrémité de sortie à zéro radiaa connectée en parallèle aux entrées 126 et 128 et l'extrémité de sortie à if radians connectée en parallèle aux entrées 130 et 132. Cependant, la sortie de l'enroulement secondaire 122 est normalement déphasée et l'extrémité de sortie à zéro radian est de ce fait connectée en parallèle aux entrées 134- et 138 tandis que l'extrémité de sortie à "if radians est connectée en parallèle aux entrées 136 et 14-0. La sortie en fonction sinus du multiplexeur 124-, qui est sélectionnée par les interrupteurs 126 à 132, est envoyée par la ligne 14-6 dans un amplificateur tampon à gain unitaire 14-8 pour fournir une sortie en fonction sinus à cycle complet (0° à 360°) de l'angle d'arbre synchro représentatif de l'entrée numérique par la ligne 150, laquelle fonction est représentée par l'expression sin •©, ■© étant cet angle d'arbre. La sortie en fonction cosinus du multiplexeur 124, qui est sélectionnée par les interrupteurs 134- à 14-0, est envoyée par la ligne 152 dans un amplificateur tampon à gain uni.taire 154-, qui fournit une sortie en fonction cosinus à cycle complet (0° à 360°) de l'angle d'arbre synchro représentatif de l'entrée numérique d'altitude par la ligne 156, laquelle fonction est représentée par l'expression cos •£ étant cet angle d'arbre. Le fonctionnement du réseau de conversion de numérique en synchro représenté à la figure 5 est semblable à celui de l'étage convertisseur de numérique en synchro de l'appareil d'alerte altimétrique décrit dans la demande de brevet précitée, qui est introduite ci-après sous forme de référence et n'a pas besoin d'être décrit plus en détail. Il suffit de préciser que les fonctions analogiques sinus et cosinus à quart de cycle (0° / à 90°) qui sont envoyées sur les lignes 100 et 106 respectivement depuis les combinaisons mémoire fixe - réseau en échelle, 88 - 92 et 90 - 94- respectivement, sont à leur tour envoyées au multiplexeur 124 en passant par les transformateurs 112 et 120, les fonctions sinus et cosinus étant obtenues de la même manière que celle décrite précédemment en se référant à la forme de réalisation de la figure 3> la matrice de fonction analogique étant préprogrammée pour fournir ces fonctions respectives. Le signal en fonction sinus qui est envoyé par l'enroulement secondaire à prise médiane 114 est un. signal à cycle complet (0° à 360°), dans lequel chaque quadrant est représenté 1 41816 -15- 2115338 par l'une des entrées d'interrupteur 124 à 132 incluses, l'interrupteur 124 à 132 ou quadrant en question étant sélectionné selon la condition de bits de l'entrée de sélection de quadrant binaire à deux bits par les lignes 142 et 144 (0-0 correspondant au premier quadrant 0° à 90°; 0-1 correspondant au deuxième quadrant 90° à 180°j 1-0 correspondant au troisième quadrant 180° à 270o; 1-1 correspondant au quatrième quadrant 270° à 360°). De manière similaire, pour le signal en fonction cosinus présent à l'enroulement primaire 118, qui est envoyé à l'enroulement secondaire à prise médiane 122 du transformateur 120, dans lequel le quadrant en question est sélectionné en sélectionnant l'interrupteur convenable 134 à 140 inclus selon la condition de bit des bits de sélection de quadrant 142 et 144. Ces bits de sélection de quadrant 142 et 144 sont envoyés en parallèle au groupe d'interrupteurs de sélection sinus 126 à 132 et au groupe d'interrupteurs de sélection cosinus 134 à 140 de manière que les fonctions sinus et cosinus présentes sur les lignes 146 et 152 soient fonctions du même angle à cycle complet qui est l'équivalent synchro de l'entrée numérique. Ces deux sorties sont envoyées dans des amplificateurs tampons inversion-non inversion 148 et 154 respectivement, pour fournie les fonctions sinusoïdales sin et cos ■© qui représentent l'angle d'arbre synchro équivalent au signal d'entrée numérique. De cette manière, on peut effectuer une conversion à cycle complet (0° à 360°) d'un signal numérique en un angle d'arbre synchro équivalent en utilisant des mémoires fixes qui ont été préprogrammées pour fournir seulement une conversion numérique en synchro à quart de cycle (0° à 90°). En utilisant l'appareil selon l'invention, on peut effectuer une conversion numérique en synchro ou un filtrage numérique pour un signal analogique de manière simple et efficace, ainsi que toute autre sortie analogique en réponse à une entrée numérique. Bien que les applications les plus utiles de la présente invention consistent en un convertisseur de numérique en synchro et en un filtre numérique, dans lesquels on peut fournir une réponse rectangulaire ou à filtre idéal, d'autres applications de la présente invention seront évidentes pour les spécialistes. 71 41816 -16- 2115338 EETEIDICATI01S 1.- Appareil fournissant un signal de sortie analogique en réponse à un signal d'entrée numérique, caractérisé par le fait qu'il comprend une mémoire fixe avec une partie entrée et une 5 partie sortie, ledit signal numérique étant envoyé à ladite partie entrée qui est programmée pour fournir une fonction analogique en réponse audit signal d'entrée numérique et des moyens de cadrage binaire reliés à ladite partie sortie de mémoire pour cadrer ladite entrée numérique et fournir ladite sortie analo-10 gique en concordance avec ladite fonction analogique. 2.-Appareil selon la revendication 1, caractérisé par le fait qu'il comprend en outre une source de signal d'entrée analogi-• que, ledit signal d'entrée analogique ayant une fréquence associée, ladite source d'entrée analogique étant connectée 15 à ladite partie sortie pour lui envoyer ledit signal d'entrée analogique, ladite fonction analogique étant une fonction d'atténuation, ledit signal d'entrée numérique étant une fonction de ladite fréquence associée, et ladite partie sortie fournissant ledit signal de sortie analogique en fonction dudit 20 signal d'entrée analogique et de ladite fonction d'atténuation de manière que ledit signal d'entrée analogique soit filtré. 3.- Appareil selon la revendication 2, caractérisé par le fait qu'il comprend des moyens reliés à la source d'entrée analogique et à la partie entrée de la mémoire pour fournir' ledit 25 signal d'entrée numérique à la partie entrée de la mémoire sous forme d'une fonction de la fréquence associée. 4.- Appareil selon la revendication 3) caractérisé par le fait que lesdits moyens fournissant une entrée numérique comprennent des moyens pour déterminer la fréquence associée et fournir 30 un équivalent numérique de cette fréquence associée en tant qu'entrée numérique. 5.- Appareil selon la revendication 2, caractérisé par le fait que ladite partie sortie comprend un moyen interrupteur bistable comprenant une paire de transistors à effet de champ 35 charge-source couplés en parallèle, chacun ayant une électrode de source, une électrode de décharge et line électrode de porte, l'électrode de source d'un transistor de ladite paire de transistors étant couplée à l'électrode de décharge de l'autre transistor de ladite paire de transistors, lesdits moyens de cadrage 71 41816 -17- 2115338 étant reliés audit couple d'électrodes source-décharge, et ladite entrée analogique étant appliquée à ladite électrode de décharge non couplée. 6.- Appareil selon la revendication 5» caractérisé par le 5 fait qu'il comprend en outre des moyens additionneurs avec une entrée et une sortie, ladite entrée des moyens additionneurs étant connectée aux moyens de cadrage pour qu'ils fournissent ladite sortie analogique filtrée. 7.- Appareil selon l'une des revendications 1 à 6, caracté-^0 risé par le fait que lesdits moyens de cadrage binaire comprennent un réseau en échelle à impédance H-2R. 8.- Appareil selon l'une des revendications 1 à 7» caractérisé par le fait que la mémoire présente un état de fonctionnement et tm état de protection, aucune sortie n'étant fournie par la partie sortie dans l'état de protection, la partie sortie de la mémoire pouvant fournir ladite sortie analogique dans l'état de fonctionnement. 9.- Appareil selon la revendication 8, caractérisé par le fait qu'il comprend en outre des moyens pour maintenir la mémoire 20 erL état de fonctionnement, ces moyens de maintien étant reliés — — à la mémoire. 10.- Appareil selon l'une des revendications 1 à 9, caractérisé par le fait qu'une source de signal d'entrée analogique ayant une déviation très positive est connectée à ladite partie 25 de sortie pour y envoyer ledit signal d'entrée analogique, la mémoire étant du type MOS avec un support et un potentiel de support associé, lesdits moyens de maintien comprenant des moyens pour référencer ledit signal d'entrée analogique à un potentiel d'une valeur telle que ladite déviation très positive dudit jO signal d'entrée analogique ne soit jamais supérieure au potentiel de support associé, de manière que la mémoire MOS soit maintenue à 1'état de fonctionnement. 11.- Appareil selon l'une des revendications 1 à 10, caractérisé par le fait que les moyens de cadrage comprennent un dis- 25 positif à impédance et le signal de sortie analogique a une grandeur proportionnelle à l'impédance des moyens de cadrage. 12.- Appareil selon la revendication 10, caractérisé par le fait qu'il comprend des moyens additionneurs avec une entrée et une sortie, ladite entrée des moyens additionneurs étant connec-tée auxdits moyens de cadrage, ces moyens de es- —18— ~~ 7141816 2115338 drage ayant une valeur d'impédance totale et une valeur d'impédance démultipliée équivalente à un équivalent binaire de ladite entrée numérique, la sortie des moyens additionneurs constituant ladite sortie analogique, ladite sortie des moyens ad-5 ditionneurs ayant une grandeur proportionnelle audit potentiel de référence et au rapport de l'impédance démultipliée des moyens de cadrage à l'impédance totale des moyens de cadrage. 13«- Appareil selon l'une des revendications 11 et 12, caractérisée par le fait que les moyens additionneurs consistent 10 en un amplificateur à gain élevé. 14.- Appareil selon l'une aes revendications 1 à 13, caractérisé par le fait que la partie entrée est programmée pour fournir une fonction sinusoïdale dudit signal d'entrée numérique, ledit signal de sortie analogique étant un signal de sortie 15 synchro proportionnel audit signal d'entrée numérique. 15.- Appareil selon la revendication 14-, caractérisé par le fait que ledit signal d'entrée numérique comprend une pluralité de bits, comprenant des bits d'information angulaire numérique et des bits de situation de quadrant, lesdits bits d'in- 20 formation angulaire indiquant un équivalent angulaire numérique entre 0° et 90° et les bits de situation de quadrant indiquant ma quadrant de 360° dans lequel est situé ledit angle numérique équivalent, l'appareil comprènant en outre des moyens pour fournir ledit signal de sortie synchro sous forme d'une fonction 25 analogique sinusoïdale d'un angle numérique entre 0° et 360° à partir desdits bits d'information angulaire et de situation de quadrant. 16.- Appareil selon la revendication 15, caractérisé par le fait que la partie entrée de la mémoire fixe est programmée 30 pour fournir la fonction sinusoïdale analogique comme fonction d'un angle numérique entre 0° et 90°, les moyens fournissant la fonction analogique sinusoïdale de 0° à 360° comprenant un. dispositif interrupteur à multiplexeur connecté aux moyens de cadrage binaire et à ladite entrée numérique pour fournir la 35 fonction analogique entre 0° et 360° à partir de ladite fonction sinusoïdale d'un angle numérique compris entre 0° et 90° et desdits bits de situation de quadrant. 17.- Appareil selon la revendication 16, caractérisé par le fait que les moyens fournissant la fonction sinusoïdale ana- 40 logique entre 0° et 360° comprennent un transformateur avec 71 41816 "19" 2115338 un enroulement secondaire à prise médiane et un enroulement primaire, ledit enroulement primaire étant connecté -à une entrée dudit multiplexeur et auxdits moyens de cadrage pota? fournir ladite fonction sinusoïdale entre 0° et 90° comme entrée au mul-5 tiplexeur, lesdits bits de situation de quadrant étant envoyés audit mtiltiplexeur comme autre entrée.