Brevet FR2133892A1 — publié le 19721201

L'invention concerne une mémoire comprenant au moins une cellule de mémorisation se composant de transistors liOS à effet de champ, la lecture de l'information d'un certain type à partir d'une cellule de mémorisation s'effectuant par 5 décharge à travers cette cellule de la capacité de ligne d'une ligne de bits connectée à la cellule de mémorisation. On connaît déjà des mémoires qui sont constituées par des cellules de mémorisation réalisées avec des transistors 1-iOS à effet de champ (voir par exemple Computer Design, 10 juin 1^70, pp. 83-S7)« De cette publication, il ressort que les cellules de mémorisation de ces mémoires dites à MOS peuvent être construites selon le principe statique ou selon le principe dynamique, Le mode de fonctionnement de la cellule de mémorisation statique ou de la cellule dynamique et son utilisation à 15 l'intérieur d'une mémoire ont déjà été décrits en détail dans la littérature, si bien qu'il n'y a pas lieu de s'étendre plus abondamment à ce sujet « L'écriture dans une cellule de mémorisation ou la lecture à partir de celle-ci s'effectuent par l'intermédiaire d'au moins une ligne de bit connectée à la cellule de 20 mémorisation, la capacité de cette ligne ou de ces lignes de bit étant chargée à travers les cellules de mémorisation. Pour cette raison, le temps d'accès d'une mémoire à MOS est déterminé essentiellement par le temps qu'exige la cellule de mémorisation pour charger (par exemple en cas de 25 lecture d'un "1") ou décharger (par exemple pour la lecture d'un "0") la ligne de bit» Mais, pour des raisons d'encombrement et de puissance, la cellule de mémorisation doit être réalisée avec des dimensions réduites et une valeur ohmique élevée. Pour cette raison, elle ne peut délivrer que peu de courant pour l'inversion de 30 charge de la capacité de la ligne de bit. En particulier, la charge de la ligne de bit ne peut être accomplie qu'en un temps très prolongé par la seule cellule de mémorisation statique. C'est pourquoi on utilise, de façon connue en soi, des résistances de charge qui se composent 35 également de transistors MOS à effet de champ et qui sont mises en circuit en permanence ou qui sont enclenchées pour réduire la puissance» S'agissant de cellules de mémorisation dysaaiaiGiîc ? o-n doit toujours utiliser des résistances de charge, également enclenchées temporairement, car es cellules de mémoreatigîî ^0 mémorisation à elles seules ne sost pas en sssurs v-e charg-sr les bM3 OR^M- 72 13772 2 2133892 lignes de bit» La décharv-.e de la capacité de .1 ~ne le bit lcrs du processus de lecture à travers la cellule dv rtcu'ori-iu l ion qui doit être lue influe également dans une mesure 'xcta'.je sur la 5 durée du cycle, Une telle décharge de la capacité de la ligne de bit à travers la cellule de mémorisation est toujours nécessaire au cas où une information d'un certain type, par exemple un "0" binaire, doit être extraite, alors qu'à la lecture de l'information de l'autre type, c'est-à-dire d'un "1" binaire, 3a capacité 10 de la ligne de bit n'a pas besoin d'être déchargée. Le but de l'invention est donc de fournir une mémoire avec laquelle la décharge de la capacité de la ligne de bit soit soutenue en fonction de l'information mémorisée dans la cellule de mémorisation, les cellules de mémorisation pouvant être construites aussi bien 15 selon le principe statique que selon le principe dynamique. Ce résultat est obtenu par un circuit de décharge avec un commutateur à transistors MOS à effet de champ, dont le trajet commandé est monté entre la ligne de bit et un potentiel fixe et qui n'est mis à l'état passant qu'au cas où, 20 lors de la lecture de l'information d'un certain type, la capacité de la ligne de bit s'est déjà déchargée jusqu'à une tension déterminée à travers la cellule de mémorisation où s'effectue la lecture. Le circuit de décharge ne doit pas influer 25 sur le processus de décharge de la capacité, complètement chargée, de la ligne de bit, afin qu'il ne puisse pas décharger spontanément la ligne de bit lors de la lecture d'une information de l'autre type, c'est-à-dire du "1" binaire par exemple» Ce n'est que quand une tension déterminée (tension d'intervention) est attein-30 te sur la ligne de bit que le circuit de décharge accélère la processus de décharge de la capacité de la ligne de bit. Le circuit de décharge peut être constitué avantageusement par un transistor MOS dont le trajet commandé est monté entre la ligne de bit et un potentiel fixe. Ce transistor 35 wOS peut être alors l'un des transistors de mémoire d'une bascule bistable. Un avantage particulier du circuit de décharge r i a t au fait qu'il peut être utilisé en tant qu ' nmpli.fi .cet*ur de lecture des cellules de mémorisation qui sont connec tétrs -À 1* Uo lifTne de bit, r>r,.r bad original 72 13772 3 2133892 connues, l'entrée est découplée de la sortie. Ces amplificateurs de liclure délivrent un courant à leur sortie en présence de l'information d'un pretni er type sur la ligne de bit qui est connec-tée à l'entrée de l'amplificateur de lecture. Ce courant peut 3 êtri appliqué, par 1 1 i n t e n.iéd i a i.r e de commutateurs-sélecteurs, à la sortie de données de la mémoire. En cas d'information de l'autre type, aucun courant n'est délivré. La fonction de l'amplificateur de lecture peut être assumée addit ionne 1 l€*i:sent par le circuit de décharge, 10 car il délivre également du courant ou reste bloqué en fonction de l'information sur la ligne de bit. Etant donné que, contrairement à 1 ' atnpl i f icateur de lecture traditionnel, l'entrée et la sortie sont interconnectées, c'est-à-dire ne sont pas découplées, le courant: de sortie du circuit de décharge qui remplit la fonc-1 5 tion d ' aiiipl i f i cat eur de lecture est utilisé pour accélérer la décharge de la ligne de bit. De la sorte, l'information de la cellule est transmise plus rapidement à Ja sortie de données de la mémo i re. L'invention va être, expliquée de façon plus 20 détaillée dans la description ci-après de plusieurs formes de réalisation données à titre d'exemple et représentées au dessin annexé. La figure 1 est une représentation de principe de l'invention. 25 La figure 2 représente le comportement du dispositif dans le temps. La figure 3 représente le circuit de dé-charge. La figure 4 représente la caractéristique de sortie du circuit le décharge. 30 La figure 5 représente le circuit de déchar ge en association avec des cellules de mémorisation. La figure 6 est un schéna des impulsions dans li- cas de iran-ij s tors >103 à effet de champ réalisés selon la technique du canal p. 35 La figure 7 représente une cellule de mémori sation d'une colonne de ces cellules, le circuit de décharge et la sortie de données de la mémoire. La figure 8 est. un schéma des impulsions du dispositif de la~ figure 7 dans le cas où le circuit de décharge 40 sert en même temps d'amplificateur de lecture. bad original 72 13772 k 2133892 La figure 1 est un schéma de principe représentant un circuit de décharge EL et une cellule de mémorisation SZ. La cellule de mémorisation SZ est connectée à une ligne de bit B par l'intermédiaire d'un interrupteur S. La cellule de mémorisation SZ est représentée par une résistance, à travers laquelle la ligne de bit peut être déchargée. La capacité de ligne CB de la ligne de bit B a été représentée sous forme d'un condensateur afin de faciliter la compréhension. Le circuit de décharge EL se compose en principe d'une résistance commandée qui est montée entre la ligne de bit B et un potentiel fixe, par exemple la masse. En fonction de l'information à lire, c'est-à-dire en fonction de l'état de charge de la capacité CB de la ligne de bit, cette résistance commandée a une valeur très élevée ou une valeur très basse. Dans ce dernier cas, elle participe à la décharge de la capacité CB de la ligne de bit qui, en l'absence du circuit de décharge EL, devrait s'effectuer exclusivement à travers la cellule de mémorisation SZ. Le mode de fonctionnement du montage de la figure 1 peut être expliqué en référence au diagramme de la figure 2. On a porté en ordonnées sur la figure 2 la tension UB entre la ligne de bit B et la masse, et en abscisses le temps t. Si par exemple la cellule de mémorisation SZ est construite selon le principe dynamique, la ligne de bit B est préparée au début du processus de lecture, la capacité CB de la ligne de bit étant chargée à une tension déterminée. Si c'est une information d'un premier type, par exemple le "1" binaire, qui est mémorisée dans la cellule de mémorisation SZ, l'interrupteur S reste ouvert et la capacité CB de la ligne de bit ne peut pas se décharger. Mais dans ce cas, la capacité CB de la ligne de bit ne peut pas non plus être déchargée à travers le circuit de décharge EL. Si par contre c'est une information de l'autre type, c'est-à-dire le "0" binaire qui est contenue dans la cellule de mémorisation SZ, l'interrupteur S est fermé et la capacité de ligne CB commence à se décharger. Sur le diagramme de la figure 2, la ligne de bit B est déjà préparée à l'instant 0, c'est-à-dire que la capacité de ligne CB est chargée. A l'instant tl, la cellule de mémorisation SZ est excitée, l'interrupteur S est fermée et la décharge de la capacité de ligne CB commence. Lorsque la ligne de bit B a atteint une tension déterminée, dite tension d'intervention UES, le circuit de décharge EL bad original 72 13772 2133892 commence à aider la cellule de mémorisation SZ dans la décharge de la capacité CB de la ligne de bit. Etant donné que la résistance qui est introduite par le circuit de décharge EL. en parallèle à la cellule de mémorisation SZ est très faible, la déchar-5 ge de la capacité CB de la ligne de bit est très fortement accélérée. Sur la figure 2, la courbe de décharge de la capacité de ligne CB sans circuit de décharge est désignée par a et la courbe de décharge avec circuit de décharge par b. La figure 3 montre comment peut être réalisé TO le circuit de décharge EL. Il peut être construit à partir d'une bascule bistable selon la technique du MOS statique„ La bascule bistable se compose de deux transistors à mémoire Ml, M2 qui sont interconnectés de façon connue en soi. En outre, le transistor M2 est connecté, par l'intermédiaire d'un transistor de charge 15 M3, à un potentiel fixe. Il n'est pas prévu de transistor de charge correspondant pour le transistor Ml. Le point R du circuit de décharge est connecté à la ligne de bit B. Si la tension UB est présente aux bornes du trajet commandé du transistor M1, le courant IN passe dans le circuit de•décharge„ Le point de 20 connexion R de la bascule bistable est à la fois l'entrée et la sortie du circuit de décharge. Tant que la capacité de ligne CB est encore chargée à une tension élevée et que la tension d'intervention UES n'a pas encore été atteinte, le transistor M2 est passant et il 25 n'existe qu'une petite chute de tension UV aux bornes de son trajet commandé. De la sorte, le transistor M1 est bloqué et le circuit de décharge se comporte vis-ù-vis de l'extérieur comme une résistance élevée. La tension UB diminuant, le transistor M2 devient plus faiblement conducteur, la chute de tension UV aux 30 bornes du trajet commandé augmente, par suite dû courant à travers le transistor de charge M3. Dès que la tension UV a atteint la tension de seuil du transistor Ml, le transistor Ml passe à l'étât conducteur. A cet instant, la tension UB a atteint la valeur de la tension d'intervention UES. La tension d'interven-35 tion peut être fixée par le dimensionnement des transistors M2 et M3. Etant donné que le transistor Ml est maintenant conducteur, le circuit de décharge agit vers l'extérieur comme une faible résistance, si bien que la capacité de ligne CB kO peut se décharger à travers le circuit de décharge, c'ëst-à-dire 72 13772 6 2133892 à travers le trajet commandé du transistor M1. Le courant de décharge IN en fonction de la tension UB apparaît sur la figure 4. Lorsque la tension UB est relativement petite, le courant de décharge IN commence par s'élever jusqu'à un maximum, puis il 5 retombe jusqu'à 0 pour la tension UB = 0 V. Le maximum du courant IN est fixé par le dimensionnement du transistor M1. La figure 5 représente la combinaison de cellules de mémorisation SZ avec le circuit de décharge. On supposera que la cellule de mémorisation SZ est réalisée selon le 10 principe dynamique. Pour la commànde du circuit de décharge, le montage a été complété par un transistor MOS additionnel M4. Les trajets commandés des transistors MOS M2 et M4 sont en parallèle. Avec l'impulsion "charge" au point P (voir ligne P de la figure 6) la ligne de bit B est en premier lieu chargée à travers un 15 transistor de charge M5 et est ainsi préparée à la réception d'une nouvelle information ; d'autre part, le circuit de décharge est remis en l'état initial à travers le transistor MOS m4 (voir ligne Y sur la figure 6). Avec l'impulsion "lecture" (ligne RD sur la figure 6), la cellule de mémorisation sélection-20 née de même que le circuit de décharge sont actionnés au point RD. Si la cellule de mémorisation SZ contient l'information "0", elle commence à décharger la ligne de bit B. Dès que le point R atteint la tension d'intervention US, le circuit de décharge participe au processus de décharge (voir ligne R sur la figure 6). 25 Si par contre la cellule de mémorisation SZ contient l'information "1", la ligne de bit B reste à un potentiel négatif élevé, si bien qu'elle ne peut pas être influencée par le circuit de décharge. VDD est un potentiel fixe. Le circuit de décharge peut être construit 30 avec des transistors MOS à effet de champ du type à canal p comme du type à canal n. Si le circuit de décharge EL est placé au milieu d'un circuit RC de valeur ohmique élevée, le transfert du signal par l'intermédiaire de ce circuit RC est accéléré par le 35 circuit de décharge. Dès que le flanc du signal à l'endroit du circuit de décharge dépasse la tension d'intervention UES, ce point est connecté à la masse avec une faible résistance et, en conséquence, la décharge du circuit RC est renforcée. C'est pourquoi il est très avantageux de placer les circuits de décharge 40 au milieu des lignes de bit, plutôt qu'à leur extrémité, de sorte 72 13772 7 2133892 que l'information des cellules de mémorisation soit également transmise rapidement sur des lignes de bit de valeur ohmique é1evé e. Le circuit de décharge assure donc que la 5 capacité de la ligne de bit sera déchargée rapidement et complètement lors de la lecture de l'information d'un certain type. Cette caractéristique est importante pour des mémoires à MOS dynamiques, étant donné que lors du processus nécessaire de régénération, l'information de la ligne de bit doit être réins-10 crite dans la cellule de mémorisation. Etant donné que lors de la lecture d'un "0", le circuit de décharge participe à la décharge de la ligne de bit B par sa sortie à faible valeur ohmique, il est en mesure de délivrer vers l'extérieur un courant à la sortie de données de la 15 Mémoire, Ainsi, il peut servir additionnellement d'amplificateur de lecture. Il remplace de la sorte un amplificateur de lecture qui est ordinairement associé à une ligne de bit. Sur la figure 7, considérée en liaison avec la figure 8, on peut voir comment le circuit de décharge EL peut 20 être utilisé en tîint qu ' am|jlif icateur de lecture d'une ligne de bit. Sur la figure 7 a été représentée une colonne de cellules de mémorisation SZ parmi, une multiplicité de colonnes. Les cellules de mémorisation SZ d'une colonne sont toutes connectées à la ligne de bit B dont une extrémité est reliée au potentiel 25 fixe VDD par l'intermédiaire du transistor à effet de champ M5. L'impulsion de charge P est appliquée à l'entrée de commande du transistor à effet de champ M5. Par ailleurs, le circuit de décharge EL, qui est réalisé selon le mode représenté sur la figure 5» est connecté à la ligne de bit'B„ La ligne de bit B et, 30 par suite, la colonne de cellules- de mémorisation SZ' est sélectionnée au moyen d'un transistor à effet de champ M6. A' cette fin, une impulsion DY est appliquée à l'entrée de commande de celui-ci, Le transistor à effet de champ M6 est connecté à la ligne de données DL sur laquelle sont également branchées les J5 autres lignes de bit et qui aboutit à l'amplificateur de lecture extérieur LV;de la mémoire. L'amplificateur de- lecture- extérieur LV n'a été représenté que sous forme symbolique," car sa- structure précise n'a aucune importance en ce qui concerne"la fonction du circuit de décharge en tant qu'amplificateur de lecture, En ou-kO tre, on a encore représenté un transistor à effet de champ M7, 72 13772 8 2133892 à travers lequel la capacité - représentée sous forme d'un condensateur CA - de la ligne de données DL est chargée au potentiel fixe VDD lors de l'application de l'impulsion de charge P. Lorsqu'une impulsion de charge P est appli-5 quée (voir ligne P sur la figure 8), la ligne de bit B commence - selon ce qui a déjà été décrit précédemment - à se charger à un potentiel négatif (voir ligne R sur la figure 8). On supposera que la ligne de données au point A est déjà à un potentiel négatif (voir ligne A sur la figure 8). Lorsque survient 11impul-10 sion "lecture" RD et qu'un "0" est contenu dans la cellule de mémorisation SZ qui doit être lue, la ligne de bit se décharge à travers la cellule de mémorisation SZ et le circuit de décharge EL (voir ligne R sur la figure 8). A la fin du processus de décharge, une impulsion DY est délivrée à l'entrée de commande 15 du transistor à effet .de champ M6 et, de la sorte, la colonne est excitée et l'information extraite de la cellule de mémoire SZ est délivrée sur la ligne de données DL. Il passe alors un courant à partir de la ligne de données à travers le transistor à effet de champ M6 et le circuit de décharge EL. Le circuit de 20 décharge EL sert donc d'amplificateur de lecture. Le courant de lecture que le circuit de décharge EL peut délivrer à la ligne de données DL n'a évidemment besoin d'être interrogé que quant le circuit de décharge . a déchargé la ligne de bit B en cas de lecture d'un "0". Dans 25 Ie cas contraire, la cellule de mémorisation SZ, qui ne peut plus décharger la ligne de bit B jusqu'à la tension d'intervention UES du circuit de décharge EL, serait sollicitée. Etant donné que le circuit de décharge EL est réalisé sous forme de bascule bistable, il mémorise l'information 30 extraite de la cellule de mémorisation SZ. Cela signifie que l'information extraite de la cellule de mémorisation peut être encore acheminée vers la sortie de données, alors que la cellule de mémorisation a déjà été découplée de la ligne de bit, c'est-à-dire que l'impulsion "lecture" RD a pris. fin. 6ad original 72 13772 9 2133892 REVENDICATIONS 1. Mémoire comprenant au moins une cellule de mémorisation se composant de transistors MOS à effet de champ, la lecture de l'information d'un certain type à partir d'une cellule 5 de mémorisation s'effectuant par décharge à travers cette cellule de la capacité de ligne d'une ligne de bit connectée à la cellule de mémorisation, caractérisée par un circuit de décharge (EL) avec un commutateur à transistorsriOS à effet de champ, dont le trajet commandé est monté entre la ligne de bit (b) et un potentiel fi-10 xe (0 volt) et qui n'est mis à l'état conducteur qu'au cas où, à la lecture de l'information d'un certain type,. la capacité de ligne de bit (b) s'est déjà déchargée à une tension déterminée (UES) à travers la cellule de mémorisation (SZ) où s'effectue la lecture. 15 2. Mémoire selon la revendication 1, caracté risée par le fait que le commutateur à transistors "tOS à effet de champ est l'un des transistors de mémoire (M1) d'une bascule bistable, que ce transistor de mémoire (M1 ) ne comporte aucun transistor de charge et que la connexion à .la ligne de bit (b) du 20 trajet commandé de l'un des transistors de mémoire (M1) est reliée à l'entrée de commande de l'autre transistor de mémoire (M2) de la bascule bistable. 3. Mémoire selon la revendication 2, 'caractérisée par le fait qu'en parallèle avec le trajet commandé de 25 l'autre transistor de mémoire (M2) de la bascule bistable, est monté un transistor mos à effet de champ (m4) qui remet en l'état initial la bascule bistable lors de la préparation de la ligne de bit (b) . 4. Mémoire selon l'une des revendications 1, 30 2 ou 3» dans laquelle des cellules de mémorisation sont disposées en colonnes et en rangées, caractérisée par le fait qu'il est prévu un seul circuit de décharge pour chaque colonne ou pour chaque ligne et que le circuit de décharge est monté approximativement au milieu de la ligne de bit„ 35 5. Mémoire selon la revendication 4, dans la quelle des cellules de mémorisation sont disposées en colonnes et en rangées, caractérisée par le fait que le circuit de décharge (EL) sert d'amplificateur de lecture de la cellule de mémorisation (SZ) connectée à une ligne de bit (B), qu'il mémorise tempo-40 rairement l'information extraite d'une cellule de mémorisation(SZ) original 72 13772 '° 2133892 et ne délivre l'information à la sortie de données de la mémoire que quand la ligne de bit (B) a été déchargée lors de la lecture de l'information d'un certain type. BAD ORIGINAL '