Brevet FR2135150A1 — publié le 19721215

La présente invention concerne un procédé d'adressage de mémoire dans lequel les adresses du même ordre sont commandées respectivement par l'intermédiaire d'une ligne d'adresse commune. Dans la techniques des mémoires à tores on connait déjà le procédé 5 consistant à amplifier les signaux utilisés pour l'adressage des éléments de mémoire disposés dans plusieurs plans de mémoires interconnectés, dans un organe de commande disposés en série avec ceux-ci, et ce procédé, est utilisé également dans la technologie des mémoires monolithiques [Electronic 10 Engineering, Octobre 1967, Nguyen-huu and Murphy, "Solid-State h.1.t.t.1 16-Bit Memory Element" page 608, figure 8). Dans les mémoires monolithiques, les plans de mémoire sont constitués par des pastilles reliées oour former un module de mémoire et contenant un nombre de cellules déterminé. La mémoire 15 complète est alors composée de cartes de mémoire faites d'un matériau isolant partant un nombre de modules de mémoire déterminé. On a donc une disposition d'une carte de mémoire, telle-que les adresses de mot ou de bit d'un module ds mémoire soient disposées en parallèles avec la ligne d'adresse associée et adressée par l'intermédiaire de la commande correspondante. L'adressage 20 je commande s'effectue par un registre associé d'adressage de mémoire. Dans une mémoire ainsi constituée il existe une charge capacitive considérable aux entrées d'adresse en particulier dans la technologie actuelle / à forte intégration. Cela implique que les signaux d'adresse doivent être amplifiés convenablement. Dans ce but des groupes de composants auxiliaires 25 séoarés contenant les amplificateurs adéouats sont à présent disposés en série ce qui a toutefois pour conséquence d'exiger de disposer d'une place au moins grande. Etant donné la tendance toujours plus forte à la miniaturisation des composants de manière à obtenir des densités en dispositif toujours plus élevées, le problème d'encombrement devient en fait dIus prépon-3° dérant dans la technologie des mémoires à circuits intégrés. C'est pour cette raison que l'on a suggéré des solutions visant à atteindre, sans réduire la fiabilité fonctionnelle, une réduction des amplifications ou des commandes d'adressage requis. Un autre problème supplémentaire et tout à fait essentiel se présente 35 en particulier dans les dispositions de mémoire dont les cellules sont composées de circuits intégrés monolithiques à transistor à effet de champ (FET). Pour l'adressage, ces cellules de mémoire exigent des niveaux de signaux relativement élevés. En conséquence, les dispositifs de mémoire provoquent des variations de courant importantes lorsque la mémoire n'est pas choisie 40 à des moments déterminés et lorsque à d'autres moments on accède aux positions de mémoire. En d'autres termes, la différence entre le courant en position d'attente et le courant de sélection peut atteindre des valeurs extrêmements 72 11403 2 2135150 élevées en particulier dans le cas des mémoires avec des transistors FET. La raison de cette différence élevée concerne en premier lieu comme déjà mentionné, les valeurs élevées des capacités des lignes d'adresse que l'on doit en somme charger à chaque opération de sélection, c'est-à-dire 5 à chaque variation de signal par l'intermédiaire de commandes correspondantes. La charge des capacités des lignes d'adresse et les différences de courant qui en résultent, soulèvent le problème représenté par la fait qu'il est difficile et coûteux de réaliser des dispositifs d'alimentation et des systèmes de distribution respectant les tolérances nécessairement étroites qui puissent 10 compenser ces différences d'intensité. Les variations de courant soudaines peuvent engendrer des oscillations amorties qui excèdent les tolérances prescrites. D'autres part, il peut se produire que des oscillations si le temps de cycle des adresses de mémoire enclenchées simultanément coïncide avec la constante de temps du système d'alimentation comprenant les dispositifs 15 d'alimentation proprement dits et les systèmes de distribution. La présente invention a pour objet un adressage de mémoire dans lequel sans dépense ni exigence de classes supplémentaires, la différence entre le courant en position d'attente et le courant de sélection qui est due à la charge des capacités des lignes d'adresse est maintenue aussi réduite 20 que passible. En particulier, dans un mode de réalisation particulier, la réduction de la différence entre les courants d'attente et le courant de sélection n'implique pas une augmentation du temps d'accès. La solution du problème est obtenue en divisant la mémoire en un certain nombres de blocs de mémoire et en obtenant à partir du décodage des adresses 25 des signaux de sélection de blocs qui en tant que signaux de commande de porte provoquent simplement le passage des bits d'adresse du bloc de mémoire sélectionné. De manière avantageuse, l'adressage de chaaue ligne d'adresse s'effectue par l'intermédiaire d'une commande associée dont l'entrée est conçue sous 30 forme d'une porte ET aux entrées de laquelle on applique l'adresse correspondante et le signal de commande de porte. Dans un mode de réalisation particulier, le décodage est effectué en prenant la fonction ET des adresses provenant du registre d'adresses de mémoire. Un mode de réalisation préconisée se caractérise par le fait que pour obtenir un décodage sans délai, on dispose 35 de sorties d'adresses vraies et inverses comportant chacune un étage de couplages et en reliant directement les sorties on réalisé les combinaisons logiques destinées à fournir les signaux de sélection de blocs. D'autres objets, caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés 40 _ à ce texte, qui représentent un mode de réalisation préféré de celle-ci. 72 11403 3 2135150 La figure 1 représente la structure schématique d'une carte de mémoire comportant onze modules de cellules individuelles que l'on peut adresser en parallèle au moyen de douze adresses. La figure 2 représente la structure schématique du registre d'adresses 5 de mémoire utilisé. La figure 3 représente le schéma du registre d'adresses de mémoire relié au système de sélection de blocs décrit dans la présente invention, et Là figure 4 représente une partie de la figure 3 montrant en détail 10 la division en blocs et la sélection des blocs décrits dans la présente invention. La description de la présente invention fait appel à uns mémoire dont les cellules et les décodeurs d'adresse sont constitués de transistors FET et réalisés sur des pastilles monolithiques à technique intégrée. 15 On suppose que la structure de la mémoire est telle qu'un certain nombre de pastilles contenant un nombre déterminé de cellules de mémoires monolithiaues intégrées sont reliées pour constituer un ensemble dénommé module de mémoire. Une série de ces cartes de mémoire constitue la mémoire entière avec les circuits logiques et de commande requis. 12 20 Dans l'exemple étuçjié, huit pastilles comportant 2 =4096 cellules de mémoire constituent un registre de mémoire SPM. POur l'adressage de ces cellules de mémoire, en accès direct, on dispose de douze adresses SAREA d'ordre inférieur fournies par les registres d'adresses de mémoire SAR et d'une sélection des pastilles dérivées des adresses d'ordre supérieur. 25 Les lignes de sélection des oastilles contiennent la sélection des cartes dérivées d'autres adresses d'ordre supérieur. Le module de mémoire SPM est disposé sous forme d'une matrice de 64 mots de 64 bits, c'est-à-dr're contenant 0 2 =64 décodeurs de mots et 64 décodeurs de bits. Le module de mémoire SPM est utilisé sous forme de 4096 x 1, c'est-à-dire que l'entrée des données 3 0 et la sortie des données s'effectuent par l'intermédiaire d'une paire de lignes de bits différentielle. La figure 1 représente une carte de mémoire SPK composée par exemple d'une plaque d'un matériau isolant et comportant onze modules de mémoire, tel que mentionné plus haut, disposés sur la plaque. Les onze modules de mémoire 35 SPM ont un adresage commun et des entrées et sorties de données séparées. C'est donc une carte de mémoire 4K. L'adressage s'effectue par les lignes d'adresse qui sont communes à tous les modules de mémoire SPM c'est-à-dire disposés en parallèle pour toutes les cellules de mémoire et marquis avec les adresses SAREA1 à SAREA12. Chacune des douze lignes d'adresse est reliée 40 à une commande d'interface associée ITR. Les commandes d'interface sont 72 11403 4 2135150 également disposées sur la carte de mémoire SPK. Ils sont réalisés avec des transistors bipolaires et placés sur une oastille semiconductrice en technique intégrée. Ces commandes d'interface sont des amplificateurs et leur rôle consiste à amplifier les amplitudes des signaux (1 volt environ] ' émis par les circuits logiques à émetteurs couplés, pour les ameber aux amplitudes de signaux plus élevés (10 volts environ] qu'exigent les cellules de mémoire à base de transistors à effet de champ FET. La figure 1 indique également les capacités C des lignes d'adresses qui devront être chargées à chaque variation des signaux par les commandes. 1B 0 La mémoire SP que l'on étudie présente une capacité totale de 2 mots de 22 bits chacun soit de 128 cartes mémoire CPK, l'une de ces cartes étant représentée sur la figure 1. La figure 2 représente le registre d'adresses de mémoire SAR par lequel 18 les 2 mots écrits dans la mémoire sont adressés de manière bien connue. 5 On dispose donc de 18 entrées d'adresse AE qui assurent la commutation des bascules FF respectivement associées. Les entrées de bascules FF sont en outre reliées à une source de signaux d'horloge T. Par les commandes de lignes LTR disposées respectivement en série par les \Sa5i-ûIe9 FF, on dispose aux sorties du registre d'adresse de mémoire SAR des 18 adresses respecti-!0 vement SARS1 à SARS18. On dispose en outre d'un signal de sélection de mémoire SPA de manière classique par une entrée supplémentaire avec une autre commande de ligne LTR. Ce signal indique à la mémoire que les 16 adresses SARS sont valables et commandent les opérations de lecture et d'écriture par exemple, lorsque les adresses SARS ne sont pas modifiées pendant plusieurs cycles. 25 L'adressage des cellules de mémoire sur les cartes de émoire SPK consiste en ce que les adresses SARS1 à SARS12 fournies* à la sortie des commandes de ligne LTR1 à LTR12 sont appliquées simultanément à toutes les cartes de mémoire SPK. On y parvient en reliant les commandes respectivement associées TR, chacune des sorties du registre d'adresses de mémoire SAR portant les 30 adresses SARS aux commandes d'interface correspondantes ITR de chaque module de mémoire SPM. A titre d'exemple, l'adresse SARS1 est envoyée par l'intermédiaire d'une commande TR1 comme adresse SAREA1 simultanément aux commandes d'interface TR1 à tous les modules de mémoire SPM qui apparaissent à la sortie des commandes d'interface sous forme d'adresse SAREA1. 35 A chaque adressage, c'est-à-dire à chaque changement de signal à la sortie des commandes d'interface ITR sur les modules de mémoire, les capacités C des lignes d'adresse (figure 1) doivent être chargées cjar les commandes d'interface, c'est-à-dire par les système d'alimentation. Si l'on considère que toutes les adresses SAREA et toutes les cartes de mémoire SPK peuvent 40 être enclenchées simultanément il est évident que l'alimentation oeut fournir 72 11403 5 2135150 10 15 20 25 30 des intensités de charge énormes. A titre d'exemple, si l'on désigne par le temps de cycle du signal de sélection de mémoire, la fréquence de commutation des adresses SAREA est 1/C2 T ). Si l'on suppose que la montée linéaire à la tension V caractérisant l'adresse SAREA est appliquée à la sortie d'une commande d'interface ITR, commutée individiduellement, la s source d'alimentation d'une tension V doit fournir une imoulsion de sélection d'intensité i = C . V/t pendant le temps de montée en tension t. En intégrant on obtient un courant moyen de sélection I = C . V/2T qui doit être commuté par une commande d'interface. On peut admettre les valeurs nnuméricues suivantes: C = 400 pF (charge capacitive d'une ligne d'adresse d'une cellule de mémoire], t = 40 ns, V = 10 V, et T^ = 500 ns. Il en résulte qu'à la sortie d'une commande d'interface dans une carte de mémoire SPK pendant une commutation, on obtient une impulsion de sélection d'une intensité de i= 100 mA et, donc un courant moyen de sélection I = 4 mA. Il s's'ajoute à ces valeurs des fractions d'environ 10 mA par impulsion de sélection et d'environ 5 mA avec le courant moyen de sélection, ces fractions étant alimentées par le module de mémoire SPM du fait que l'on obtient une alimentation de tension V, une impulsion de sélection d'intensité de i= 110 mA et un courant de sélection moyen I de 9 mA oar carte. Si les douze adresses SAREA des 128 cartes de mémoire SPK sont commutées simultanément, l'impulsion de sélection de la mémoire 262 K considérée vaut i = 168,96 A et le courant moyen de sélection I = 13,024 A. Si on appelle courant d'attente I , le courant fourni Dar l'alimentation H dans l'état non adressé de la mémoire, on peut observer deux sortes de variations de courant entre les états adressés et non adressés. Une variation d'intensité Ai s'obtient en calculant la différence entre l'impulsion de sélection d'intensité i et le courant d'attente I et l'autre variation d'intensité K AI est obtenue en calculant la différence entre le courant moyen de sélection I et le courant d'attente I . Dans l'exemple considéré, si le courant d'attente 1=0, ce qui est K admissible, on obtient Ai = 168,96 ampères et AI = 13, 824 A, pour la variation des courants entre les états adressés et non adressés. Ceci montre à quelle différence de charge est exposé le dispositif d'alimentation qui fournit les intensités nécessaires au module de mémoire SPM et aux commandes d'interface ITR. Ces différences de charge très imDor-tantes influences fortement les tolérances du système d'alimentation du fait que la fourchette des intensités à commander est extrêmement étendue. D'autres part, les variations d'intensité AI et Ai sont susceptibles de provoquer des oscillations dans le système d'alimentation lorsque la durée 40 72 11403 6 2135150 du cycle est égale à la constante de temps du système d'alimentation. Les oscillations amorties peuvent dépasser largement les tolérances admises. La figure 3 et plus particulièrement la figure 4 qui représente en détail la partie de la figure 3 encadrée en traits mixtes schématisent un mode de réalisation conforme à la présente invention, qui permet dans une large mesure d'éviter les variations importantes de courant et les inconvénients corrélatifs. La figure 3 représente le registre d'adresse de mémoire SAR avec les 18 entrées d'adresse AE1 à AE18, les bascules associées FF et les commandes de ligne LTR conformément à la figure 2. L'adressage des cellules de mémoire respectivement sur les modules de mémoire SRI"! et les cartes de mémoire SPK s'effectue par l'intermédiaire des adresses SARE1 à SARE12 correspondant aux adresses SARS1 à SARS12 et disponible à la sortie des commandes TR1 à TR12. Les adresses SARS13 à SARS18 servent à sélectionner les pastilles sur les modules de mémoire SPM et les cartes de mémoire SPK respectivement. Du fait que les adresses SARS13 à SARS16 n'ont aucune influence sur le mode de réalisation de la présente invention, elles sont appliquées aux circuits logiques et de synchronisation L qui ne sont représentés que schématiquement. La différence entre les dispositions classiques et le mode de réalisation de la présente invention représentée sur la figure 3 réside dans le fait que la mémoire est divisée en blocs BL et que l'on a introduit des signaux de sélection de blocs correspondant. Les éléments de commutation requis représentés sur les figures 2 et 4 sont tracés en traits épais. Dans le mode de réalisation étudié, la mémoire est divisée en quatre blocs BL I à BL IV, comportant chacun 32 cartes de mémoire SPK (figure 4]. Les signaux de sélection de blocs BLA I à BLA IV sont obtenus en décodant les adresses SARS17 et SARS18 et sont utilisés comme signaux de commande de porte pour les adresses précédentes SARS1 à SARS12 qui sont logiquement identiques aux adresses SARE1 à SARE12, pour les modules demémoire. Dans ce but, les entrées des commandes TR (figure 4] sont conçues sous forme de porte ET par lesquelles les adresses SARS sont appliquées aux commandes TR, commandées par les signaux de sélection de porte constituant les signaux de commande de porte. Les commandes TR 1 I - TR 12 I (bloc I) à TR IV à TR12 IV (bloc IV] associées aux blocs BL 1 à BL IV envoient alors en fonction de la sélection de blocs et exclusivement les adresses SARE pour le bloc sélectionné BL, c'est-à-dire que seules peuvent être adressées les cellules du bloc sélectionné. En d'autres termes, les commandes ne peuvent charger les capacités C des lignes d'adresse (figure 1] que dans le bloc sélectionné. Ceci montre que grâce à la division de la mémoire, en blocs conjointement avec l'introduction de signaux de sélection de blocs, on peut en général réduire 13 72 11403 7 2135150 courant de sélection. La différence entre le courant de sélection et le courant d'attente peut ainsi être réduite et l'on suoprime ainsi de manière substantielle les inconvénients des différences importantes. 5 En orenant 1"exemple numéricue, comme base, on obtient les variations d'intensité suivantes. Pour éviter un courant de sélection de forte intensité dans les grosses mémoires, on s'assure que les adresses SARS fournies par le système ne modifient la valeur de leur tension ou'uns fois pendant la durée d'un cycle T^. Ceci implique que la durée du cycle des 16 adresses 10 SARS et des signaux de sélection des quatre blocs est 2T^. La division de la mémoire en quatre blocs supprime ainsi, la commutation d'adresses SARS dans au moins deux blocs. En supposant les conditions les moins favorables, on obtient ainsi une réduction de moitié de l'intensité de 'impulsion de sélection i et du courant moyen de sélection I. Dans le présente exemple, 15 l'impulsion de sélection i ne s'élève qu'à 84,46 A au maximum. La variation d'intensité AI est réduite de 163 A à 85 A. Il convient de noter oue cette réduction entraîne en outre une réduction de la consommation d'énergie dans la mémoire. Le facteur de réduction peut facilement être porté de 2 à 4 par exemple 20 si l'on divide la mémoire en B blocs contenant 16 cartes de mémoire. Le / décodage et la distribution des signaux de sélection des blocs devraient alors être augmentés en conséquence. L'introduction de signaux de sélection de blocs BLA et leur utilisation comme signaux de commande de porte est liée à un accroissement du temps 25 d'accès avec le mode de création habituel de ces signaux par décodage des signaux d'adresse appropriés et l'emploi de portes ET. Après l'établissement du registre d'adresse de mémoire SAR, les adresses SARS après avoir passé dans les commandes LTR se trouvent à l'entrée des commandes TR. Ces signaux de commande de porte arrivant à l'entrée de ces acommande doivent d'abord 30 bloquer au moyen d'une fonction de temps correspondant pour le registre d'adresse de mémoire SAR, toutes les commandes dans la mémoire toute entière jusqu^à ce que la détection de blocs BA ait été décodée. Dans ce but, il faut admettre le délai ou retard en deux temps provenant de la génération des signaux d'adresse vrais et inverses et le décodage de la sélection de 35 blocs ainsi que le retard dans ne porte ET pour la combinaison logique de la sélection de blocs et la fonction temps. Dans le mode de réalisation de la Drésente invention, - l'inconvénient qui entraîne l'augmentation du temps d'accès a été évité. Dans ce but, on utilise un décodage pour la création de signaux de 40 sélection de blocs dans lequel la sélection de blocs n'est pas retardée 72 11403 0 2135150 par rapport aux adresses SAR1 à SAR16. Ce nouveau système de décodage est représenté sur la figure 3. Le décodage s'effectue de la manière suivante: au lieu de combiner les adresses utilisées pour la sélection de blocs sur les sorties correspondantes du registre d'adresses on utilise non pas les 5 commandes de lignes LTR17 et LTR10 utilisées sur la figure 2 et comportant que des sorties vrais, mais bien les commandes de lignes LTR17, LTR17' et LTR18, LTR10' représentées sur la figure 3 qui comportent des sorties vraies et inverses. Ces sorties sont alors combinées directement. La condition pour cette combinaison logique directe réside dans le fait que les commandes 10 de ligne LTR17 et LTR1B comportent des sorties multiples qui se neutralisent habituellement et sont donc commutables. La nentralisation Deut s'effectuer parce que chaque sortie vraie et inverse contient un transistor qui est branché par exemple suivant un montage à charge d'émetteur. Le décodage • exigé pour la création des signaux de sélection de blocs s'effectue donc 15 sans portes ET supplémentaires, directement par liaison appropriée des sorties multiples des commandes de ligne LTR17 et LTD18. Le signal de sélection de blocs se produit simultanément avec les adresses SARS1 à SARS12 aux entrées des commandes TR, c'est-à-dire qu'elles peuvent être utilisées directement comme signal de commande de porte à l'entrée des commandes [figure 4]. 20 Bien que l'on ait décrit dans ce qui Drécède et représenté sur les dessins les caractéristiques essentielles de l'invention aopliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. 72 11403 9 2135150 REVENDICATIONS 1.- Procédé d'adressage de éémoire dans lequel les adresses de même ordre sont commandées par l'intermédiaire d'une ligne d'adresse commune caractérisé en ce que la mémoire est divisée en blocs de mémoire, et en ce que les 5 signaux de sélection des blocs sont obtenus à oartir du décodage des adresses et provoquent l'adressage des lignes d'adresse du bloc de mémoire sélectionné en tant que signaux de commande de porte. 2.- Procédé selon la revendication 1, caractérisé en ce que l'adressage de chacune des lignes d'adresse s'effectue par l'intermédiaire d'une commande 10 associée dont l'entrée est conçue sous forme d'une porte ET aux entrées de laquelle sont appliquées l'adresse correspondante et le signal de commande de porte comme conditions d'entrée. 3. Procédé selon l'une des revendications 1 et 2, caractérisé en ce que le décodage des adresses est effectué en prenant la fonction ET des adresses 15 formées Dar le registre d'adresses de mémoire. 4.- Procédé selon l'une des revendications 1 et 2, caractérisé en ce que pour obtenir un décodag^ sans délai, on utilise les adresses sous leur forme vraie et inverse pour obtenir les signaux de sélection de blocs directement par combinaisons logiques de ces adresses.