Brevet FR2124295A1 — publié le 19720922

La présente invention se rapporte aux dispositifs serai-conducteurs et concerne en particulier des circuits intégrés de plus petites dimensions, de plus grande -vitesse et de plus forte densité de "remplissage" que celles obtenues 5 jusqu'à présent, ainsi qu'un procédé de fabrication desdits circuits. De nombreuses méthodes ont été proposées pour assurer l'isolement électrique d'une pluralité de poch.es en matériau semi-conducteur dans chacune desquelles un ou plusieurs élé-10 ments de circuit peuvent être formés. Parmi les méthodes proposées, on peut citer l'emploi de jonctions PN polarisées de façon appropriée (brevet des Etats-Unis d'Amérique au nom de Noyce n° 3 117 260 délivré le 7 Janvier 1964) l'emploi de combinaisons de jonctions PN et de zones de matières semi-conduc-15 trices intrinsèques et extrinsèques (brevet des Etats-Unis d'Amérique au nom de ÎToyce 3 150 299 délivré le 22 septembre 1964) l'emploi d'une isolation diélectrique (brevet des Etats-Unis d'Amérique au nom de Prescura n° 3 391 023 délivré le 2 juillet 1968) et l'emploi d'une gravure mesa (brevet des Etats-20 Unis d'Amérique au nom de Prescura et al. n° 3 489 961 délivré le 13 janvier 1970). Tucker et Barry dans la demande de brevet américain n° 845 822 déposée le 29 juillet 1969 décrivent l'emploi de silicium polycristallin dopé sélectivement pour faciliter l'isolement dïlots constitués dans un monocristal de sili-25 cium dans lequel des éléments de circuit peuvent être formés. Après que les poches électriquement isolées en matériau semi-conducteur ont été préparées, des éléments de circuit actifs et passifs sont formés à l'intérieur de la poche ou sur la poche. Un grand nombre de ces éléments de circuit 30 sont formés, d'une façon typique, en utilisant les techniques de diffusion "planar" décrites par Hoërni dans ses brevets américains n° 3 025 589 et 3 064 167» Dans le procédé "planar" les régions de chaque poche de semi-conducteur dans lesquelles les éléments de circuit sont diffusés sont contrôlées en for-35 mant un masque de diffusion à partir d'une couche d'isolation formée sur la surface du matériau semi-conducteur. Après que les éléments désirés ont été formés dans le matériau semi 72 Û2897 2 2124295 conducteur, un réseau de fils conducteurs est formé sur l'isolation et utilisé pour interconnecter des éléments actifs et passifs choisis en vue de former le circuit désiré. Des éléments de circuit passifs additionnels peuvent être également 5 formés sur l'isolation et interconnectés dans le circuit. Une telle structure est décrite dans le brevet américain Noyce n° 2 981 877 délivré le 25 août 1961. Plusieurs problèmes se posent pour la fabrication des circuits intégrés. Sn premier lieu, les zones de la pastille 10 ou plaquette nécessaires pour l'implantation des régions d1isolement entre des poches adjacentes en matériau semi-conducteur occupent une partie significative de la surface totale de la pastille. Une zone importante d'isolement réduit le nombre des dispositifs qui peuvent être placés sur une pastille et diminue 15 ainsi la "densité de remplissage" des éléments de circuit formés dans la pastille. Sn deuxième lieu, les conducteurs qui sont formés sur l'isolation de la surface de la pastille et y adhèrent se craquèlent quelquefois aux gradins qui sont formés dans l'isolation sur la surface de la pastille. Ces gradins 20 sont souvent à forte pente. En troisième lieu, plusieurs des techniques d'isolement ont pour résultat l'introduction de capacités significatives dans le circuit intégré. Tandis qu'aux basses fréquences, ces capacités n'influent pas sur le fonctionnement du circuit, aux hautes fréquences, ces capaci-25 tés peuvent avoir un effet significatif sur les performances du circuit. En quatrième lieu, les circuits intégrés de la technique antérieure, sont habituellement formés dans des couches épitaxiales relativement épaisses (supérieures à 5 microns) formées sur des substrats supports. Il en résulte que 30 les vitesses de fonctionnement des dispositifs obtenus sont quelquefois plus lentes que désiré. En cinquième lieu, les procédés utilisés pour la fabrication des circuits intégrés de la technique antérieure sont relativement sensibles aux défauts existants dans les masques et aux faibles erreurs qui 35 se produisent dans le positionnement successif des masques sur le dispositif au cours des diverses étapes du procédé. Des masques présentant peu de défauts, des procédés de mise en 72 02897 3 2124295 place des masques présentant également peu de défauts et un alignement convenable des masques sont des facteurs importants pour l'obtention de bons rendements0 Pour éliminer les craquelures dans les conducteurs 5 d'interconnexion, à l'emplacement des gradins formés dans l'isolation, il est proposé, dans le brevet américain n° 3 404 451 (J.S. So) délivré le 8 octobre 1968, d*enlever des parties de cette isolation de la surface de la pastille, au cours du traitement. Il a également été proposé d'incliner 10 les bords de l'isolation à l'emplacement de la fenêtre de contacto Une approche différente du problème décrite par S.A. Appels et autres dans un article intitué "Local Oxidation of Silicon and its Applications in Semi-conductor-Levice Technology" (oxydation locale du silicium et son application à la 15 technologie des dispositifs semi-conducteurs), Rapports de Hecherch.es Philips n° 25 page 118 (1970) consiste à graver des rainures dans la pastille de semi-conducteur adjacentes aux régions dans lesquelles des jonctions PN doivent être formées0 La matière exposée par les rainures est alors oxydée par action 20 thermique. Si le procédé est convenablement contrôlé, la surface d'oxyde et la surface du matériau semi-conducteur sont approximativement coplanaires. Un avantage supplémentaire de ce procédé, sur lequel Appels et autres s'étendent, réside en ce que la partie de la pastille de semi-conducteur dans laquel-25 le l'impureté est diffusée a une forme du type mesa. La jonction PN base-collecteur résultante est sensiblement plane et a une tension de claquage plus élevée que la jonction PU en forme de cuvette mais est toujours en contact avec un oxyde à action passive, comme dans le procédé "planar". 30 Selon l'invention, une mince couche épitaxiale de silicium, formée sur un substrat en silicium est subdivisée en des poches électriquement isolées par une grille de régions oxydées constituée par du silicium épitaxial (ci-après appelées régions d'isolement oxydées). Ces régions sont oxydées à tra-35 vers la couche épitaxiale jusqu'à une jonction d'isolement s'étendant latéralement (appelée ci-après jonction PST d'isolement) 0 72 02897 4 2124295 Au moins un côté de cette jonction PN" d'isolement présente un type de conductivité et une résistivité déterminés par des dopants provenant du substrat. En général, cette jonction n*a pas la même étendue que l'interface métallurgique entre 5 la couche épitaxiale de silicium et le substrat sous-jacent de silicium. De préférence, au cours de la formation de la couche épitaxiale, la position de la jonction PN d'isolement est déterminée par les concentrations de dopants, les constantes de diffusion et les paramètres du procédé. Sa position finale est 10 également influencée par le traitement ultérieur de la pastille. La jonction PN d'isolement peut être constituée par une série de jonctions PÎT comportant des jonctions PN entre des couches "enterrées" dans le substrat et le substrat lui-même. La jonction PET d'isolement délimite une surface qui peut s'éten-15 dre à la fois dans la couche épitaxiale et le substrat. Chaque poche de silicium est isolée par une partie de la jonction PN d'isolement et des parties des régions d'isolement oxydées. Chacune de ces poches peut contenir des dispositifs actifs, des dispositifs passifs, ou les deux. Des régions de 20 traversée inférieure de faible résistivité peuvent être formées dans le substrat pour interconnecter des régions séparées par au moins une couche d'isolement oxydée. Les surfaces supérieures de la couche épitaxiale et des régions d'isolement oxydées sont sensiblement coplanaires, 25 ce qui réduit ainsi les variations indésirées de hauteur ou "gradins" entre l'oxyde d'isolement et les autres parties de la surface de la pastille. Pour former des poches isolées de silicium épitaxial des rainures (quelquefois appelées dépressions) sont formées 30 dans le silicium à l'emplacement où les régions isolées doivent être formées. Lors de la formation des rainures, le reste de la surface de silicium, où l'on ne désire pas former de rainures, est protégé par une couche d'isolation qui n'est pas sensiblement attaquée par la solution de gravure pour le silicium utili-35 sée pour former les rainures. Les rainures sont gravées d'une manière classique à une profondeur représentant environ 50 pour cent de la profondeur désirée des régions d'isolement oxydées. 72 02897 5 2124295 Le silicium épitaxial exposé par les rainures est oxydé en profondeur jusqu'à la jonction PN d'isolement sous-jacente„ Lorsque la jonction PÎT d'isolement s'étend dans le substrat, le procédé d'oxydation se poursuit dans le substrat de sorte 5 que les régions d'isolement oxydées pénètrent dans le substrat pour intersecter les parties appropriées de la jonction PU d'isolement. Le nitrure de silicium est une isolation convenable pour protéger le silicium sous-jacent de 1*oxydation,, Plusieurs combinaisons différentes de couches épita-10 xiales et de substrats sont possibles„ Si le substrat est d'un type de conductivité (ou le type P ou le type îT) on peut faire croitre une couche épitaxiale ayant un type de conductivité opposé, directement sur le substrat. En outre, des couches enterrées de type de conductivité opposé peuvent être formées 15 dans la surface supérieure du substrat et ensuite une couche épitaxiale de l'un ou l'autre type de conductivité peut être formée sur le substrat par dessus les couches enterrées. Dans chacune de ces situations, cependant, les régions d'isolement oxydées doivent s'étendre en profondeur jusqu'à la jonction PÎT 20 d'isolement. Dans un mode de réalisation de cette invention, trois étapes seulement de masquage de diffusion sont nécessaires, l'une pour former la couche enterrée% une autre pour former les régions d'isolement oxydées et la troisième pour for-25 mer les régions de l'émetteur et les puits de collecteur dans le dispositif résultant. Le masque de la base est éliminé et une diffusion "en nappe" non masquée est utilisée. L'alignement du masque des contacts est simplifié par rapport aux procédés de la technique antérieure du fait que les contacts électriques 30 peuvent être formés par des parties venant en contact de la région d'isolement oxydée, sans risque de court-circuit. L'invention décrite ci-dessus surmonte un nombre important des inconvénients des structures de circuits intégrés de la technique antérieure et fournit une technique simplifiée, 35 améliorée et plus sûre pour leur fabrication. Les transistors électriquement isolés dans les circuits intégrés fabriqués selon l'invention sont plus de 65 i° 72 02897 6 2124295 plus petits que les transistors comparables isolés utilisant les techniques d'isolement par diffusion de la technique antérieure. Contrairement à ce à quoi on pourrait s'attendre, malgré la réduction de dimensions, les rendements sont amé-5 liorés d'une façon signficative. Une majeure partie de la surface utile de silicium d'un circuit intégré représentatif réalisé selon la présente invention n'est pas occupée par les éléments de circuit eux-mêmes mais est occupée par les régions d*isolement oxydées. 10 II y a, en conséquence, une forte probabilité que tout défaut dans les masques utilisés pour réaliser le circuit se trouve situé au-dessus de ces régions d'isolement et non des éléments de circuit» Un défaut de masque qui tombe sur une région d'isolement n'a absolument aucun effet nuisible sur le fonctionne-15 ment du circuit et est ainsi rendu sans danger. Etant donné que les défauts des masques sont une source principale de perte de rendement des circuits intégrés, cette neutralisation des défauts des masques, dans le procédé de l'invention, accroit d'une façon extrêmement importante les rendements des circuits 20 intégrés. Enfin, l'emploi des régions d,isolement oxydées de cette invention décroit les capacités indésirées entre les poches de semi-conducteur adjacentes et accroit les tolérances admissibles suivant lesquelles les masques doivent être alignés. 25 En fait, dans certains cas, une étape complète de masquage peut être éliminée. D'autres caractéristiques de l'invention apparaîtront au cours de la description qui suit et à l'examen des dessins dans lesquels : 30 - la figure 1 représente en coupe, un circuit intégré isolé par diffusion, typique de la technique antérieure ; - la figure 2 représente une vue de dessus d'une partie du circuit représenté sur la figure 1 ; - les figures 3a à 3d illustrent le procédé d'oxyda-35 tion sélective décrit par Appels et autres dans l'article auquel on s'est référé ci-dessus; - la figure 4 montre un transistor NPÏT isolé et d'au- 72 02897 7 2124295 très dispositifs obtenus en utilisant la technique d'isolement par oxydation sélective de cette invention ; - la figure 5 représente un circuit intégré contenant un transistor isolé bidiffusé, une résistance épitaxiale iso- 5 lée, une résistance de base isolée et une diode à barrière de Schottky isolée formés sur une pastille oxydée sélectivement selon les techniques de cette invention'; - la figure 6 représente un transistor PNP isolé formé en utilisant les techniques d'oxydation sélective de cette 10 invention ; - les figures 7a et 7b représentent un transistor jffPN à émetteur "emmuré" formé en utilisant les techniques d'oxydation sélective de cette invention ; - la figure 8 montre un transistor UPH à émetteur 15 emmuré et d'autres dispositifs formés en utilisant les techniques d'oxydation sélective de cette invention ; - la figure 9 montre une structure de collecteur unique rendue possible par la structure de cette invention ; - les figures 10a à 10e illustrent le procédé de 20 cette invention et - la figure 11 illustre l'accroissement de densité de remplissage obtenu avec cette invention en montrant vue de dessus une partie de la structure de la figure 7a comparable à la structure montrée sur la figure 2C 25 Une structure de circuit imprimé de la technique anté rieure est représentée sur les figures 1 et 20 Pour plus de clarté, les couches d'oxyde, les fenêtres de contact à travers l'oxyde et les conducteurs d'interconnexion n'ont pas été représentés. Une pastille 10 comprend un substrat 11 de type P 30 en matériau semi-conducteur sur lequel est formée une couche épitaxiale 12 de type N en matériau semi-conducteur„ Une couche de collecteur enterré 13 a été formée dans le substrat 11 à l'interface du substrat 11 et de la couche épitaxiale 12. Une grille d'isolement 14 en matière de type P+ est représentée 35 comme intersectant la coupe du dispositif en deux zones, la zone 14a et la zone 14b. Chaque poche 15a, 15b et 15c en matériau semi-conducteur est d'un type de conductivité opposé à 72 02897 8 2124295 celui de la région à1isolement 14 et du substrat. Chaque poche est électriquement isolée des poches adjacentes en matériau semi-conducteur par une jonction PN d'isolement formée autour de la pocheo 5 Dans la poche15b est formée une région de base 16 de type P+ fortement dopée. Dans la région de base 16 est formée à son tour une région d'émetteur 17 de type Le contact avec la partie de la poche 15b en matière épitaxiale de type N sous-jacente à la région de base est obtenu par une région de puits 10 de collecteur 18 de type N+. La couche enterrée 13 garantit qu'un contact peut être réalisé avec la plupart des parties de la région de collecteur 15b par un trajet de faible résistance, comme cela est bien connu dans la technique, et a été décrit dans le brevet américain n° 3 260 902 au nom de Porter» 15 On doit noter sur la figure 1 que la région de base 16 est séparée de la région d'isolement diffusé 14 par une distance au moins égale à d^ déterminée par les tolérances de masquage et les épaisseurs des couches d'appauvrissement. En outre, il est désirable de séparer la région enterrée N+ 13 de la 20 région d'isolement diffusé 14 d'une distance raisonnable d2« Dans certains cas, on laisse la région 13 venir en contact avec la région d'isolement 14 avec, cependant, une dégradation dans la tension de claquage et un accroissement significatif dans la capacité. De tels dispositifs ne sont pas appropriés pour un 25 fonctionnement en haute fréquence» En outre, il est désirable de maintenir la distance d^ entre le puits de collecteur 18 et la région d'isolement 14« Si désiré, le puits de collecteur 18 peut être amené en contact avec la région d'isolement 14„ Cependant, dans de tels cas, la tension de claquage entre les 30 deux régions est nettement plus faible et la capacité est nettement plus élevée qu'elles ne le sont si ces deux régions sont séparées de la distance d^a En dehors de la structure de la technique antérieure représentée sur la figure 1, BaTo Murphy et autres, dans un 35 document intitulé "Collector Diffusion Isolated Integrated Circuits" (Circuits intégrés isolés à diffusion de Collecteur) publié dans le volume 57 des Proceedings of TEKR (compte-rendu 72 02897 9 2124295 des travaux de l'Institut des ingénieurs électriciens et électroniciens des Etats-Unis d'Amérique) n° 9 pages 1523-1527 (septembre 1969) décrivent un transistor dans lequel la région de base est formée attenante aux puits de collecteur qui sont 5 en contact avec une région de collecteur enterrée sous-jacente. Même avec cette structure, cependant, la région de base ne doit pas être en contact avec la région de type P qui sépare les puits de collecteur des transistors adjacents. En outre, il est désirable de maintenir un certain 10 espacement entre la région de puits de collecteur 18 et la région de base 16 de type P+ pour garantir que la jonction collecteur-base présente une tension de claquage élevée et une faible capacité,, Si l'on admet la plus faible tension de claquage et la capacité plus élevée associées au fait d'avoir la 15 région de puits de collecteur 18 en contact intime avec la région de base 16, l'espacement nécessaire entre la région de puits de collecteur 18 et la région de base 16 peut être réduit ou même complètement supprimé» Cependant, l'espacement habituellement mainte&u entre ces deux régions entraine un accroisse-20 ment supplémentaire des dimensions du dispositif construit en appliquant ces techniques antérieures. Pour obtenir la séparation désirée entre la région de puits 18 et la région de base 16, aussi bien qu'entre la région de base.16 et la région d'isolement diffusé 14, des tolérances très strictes pour le 25 masquage doivent être observées. Le masque doit non seulement être découpé à la dimension exacte de la région de puits de collecteur 18 mais le masque doit être placé en coïncidence précise sur le dispositif. Des régions de résistance 23 de type P, dans la poche 30 15c de matière de semi-conducteur épitaxiale de type K", comprennent soit une résistance de base soit l'émetteur d'un transistor PNP dont le substrat 11 forme le collecteur. Une partie de la poche 15c peut être la région de base de ce transistor, avec laquelle les contacts sont faits de la façon clas-35 sique. La région 22 noyée dans la région 21 de type P, forme une diode émetteur-base avec la région 21». 72 02897 10 2124295 Des contacts 24a et 24b et la matière épitaxiale intermédiaire forment une résistance épitaxiale. les dimensions de cette résistance épitaxiale sont définies par des régions d'isolement (non représentées) similaires aux régions 5 14 et par l'espacement entre les contacts 24a et 24b» Une suite d'étapes de procédé typique de la technique antérieure pour former des poches isolées de matériau semiconducteur contenant des transistors NPN est la suivante : 1) oxyder le substrat de type P ; 10 2) masquer et diffuser le collecteur N+ enterré ; 3) détacher l'oxyde et faire croître une couche de silicium épitaxiale du type N ; 4) oxyder la surface de la couche épitaxiale ; 5) masquer, diffuser et oxyder les régions d'isole- 15 ment ; 6) masquer, diffuser et oxyder les régions de base ; 7) masquer, diffuser et oxyder les régions d'émetteur et de puits de collecteur ; 8) masquer les zones pour les contacts métal-sili- 20 cium ; 9) déposer et masquer les interconnexions en métal» le procédé ci-dessus comporte six étapes de masquage. Chaqae étape de masquage, à l'exception de la dernière, nécessite l'ouverture de fenêtres dans la couche d'oxyde couvrant 25 la pastille en cours de traitement. le reste de l'oxyde sert de barrière contre la diffusion d'atomes de dopants dans la pastille de semi-conducteur. La figure 2 montre, en vue de dessus, les relations du puits de collecteur 18 avec la région d'émetteur 17 et la 30 région de base 16, montrés en coupe transversale sur la figure 1 comme étant formés dans la poche 15b de semi-conducteur» La forme close de la région d'isolement diffusé 14 entourant la poche 15b est montrée sur la figure 2. La région de base 16 est nécessairement séparée de 35 la région d'isolement 14. Cette séparation est nécessaire pour l'isolement électrique de ces deux régions» 72 02897 n 2124295 Les figures 3a à 3d montrent la technique utilisée par Appels et autres dans le document cité ci-dessus pour former un Transistor discret. Sur un substrat 31 de type ÎT (figure 3a) est déposée une couche 33 de nitrure de silicium» Dans certains cas, Appels et autres utilisent une mince couche 33a d'un oxyde de la matière de semi-conducteur déposée entre le substrat 31 et la couche de nitrure de silicium 33» Une couche 34- d'un oxyde du matériau semi-conducteur est déposée sur la couche de nitrure 33o Ensuite, des fenêtres sont formées dans la couche d'oxyde 34 aux emplacements 34a et 34b représentés par les lignes en traits interrompus (figure 3a). Le nitrure exposé à travers ces fenêtres est éliminé par attaque, dénommée aussi gravure. La solution d'attaque utilisée pour le nitrure de silicium (typiquement l'acide phosphorique) exerce peu d'effets sur les couches d'oxyde» Lorsque le nitrure situé au-dessous des fenêtres a été éliminé, une nouvelle solution d'attaque (telle qu'une solution tamponnée de HP) qui enlève l'oxyde est utilisée. Cette solution d'attaque a peu d'effet sur le nitrure, et ainsi, les parties restantes de Ta couche de nitrure 33 (figure 3b) masquent l'oxyde 33a sous-jacent (le cas échéant) et le silicium. Les parties 35a et 35b du substrat 31 exposées par les fenêtres 34a et 34b à travers la couche d'oxyde 33a (le cas échéant) et la couche de nitrure 33» sont gravées à une profondeur choisie pour former des rainures peu profondes» La pastille est alors oxydée par action thermique (figure 3c). Aucun oxyde ne croit sur la surface du substrat 31 située sous la partie restante du nitrure 33. Cependant, dans les parties 35a et 35b de la pastille 30 d'où le nitrure a été enlevé, l'oxyde croit dans la matière de semi-conducteur» Cette oxydation locale du silicium appelée "L0C0S" par Appels et autres, remplit les rainures 35a et 35b d'un oxyde du matériau semi-conducteur. Les 'études citées par Appels et autres montrent que le silicium s'oxyde à un taux beaucoup plus rapide que ne le fait le nitrure de silicium» Ainsi la structure représentée sur la figure 3c, avec les rainures 35a et 35b remplies dtoxyde de 11 02897 12 2124295 silicium, est obtenue en plaçant la pastille 30 dans un milieu oxydant, La partie supérieure oxydée de la couche de nitrure 33 a été enlevée de la pastille représentée sur la figure 3c. Après que les régions oxydées 35a et 35b ont été 5 formées le nitrure 33 est enlevé au moyen d'une attaque du nitrure, comme représenté sur la figure 3d. Ensuite, l'oxyde 33a (le cas échéant), est détaché du substrat 31 et une impureté de type P est diffusée dans la région 36 du substrat 31. Les régions d'oxyde 35a et 35b masquent l'impureté de type P 10 et réduisent ainsi l'extension latérale de la jonction PN 36a à la région du substrat 31 située entre les régions oxydées 35a et 35b. Une couche d'oxyde 37 (figure 3d) est alors reformée sur la surface du substrat 31 et une fenêtre 38a est formée 15 dans cette couche d'oxyde. Ensuite, une impureté de type N est diffusée à travers cette fenêtre pour former une région d'émetteur 38 de type N dans la région de base 36 de type P„ Ainsi Appels et autres décrivent essentiellement une technique pour obtenir une jonction base-collecteur plane. Du fait que cette 20 jonction est plane, sa tension de claquage est plus élevée que la tension de claquage généralement associée à une jonction base-collecteur typique en forme de cuvette. La jonction émetteur-base, cependant, est en forme de cuvette comme représenté. La figure 4 montre la structure de cette invention 25 dans laquelle des techniques d'isolement par oxyde sont appliquées d'une façon nouvelle à une structure épitaxiale de silicium ayant une jonction P5T d'isolement, pour subdiviser la couche de silicium épitaxial en des poches complètement isolées. Dans cette description, lorsqu'on mentionne qu'une poche en 30 matériau semi-conducteur est isolée par une région d'isolement de forme annulaire en matériau semi-conducteur oxydé, il faut entendre par là que, dans le cas le plus simple, une jonction EN d'isolement est située au-dessous de la poche en matériau semiconducteur et intersecte les régions d'isolement en matériau 35 semi-conducteur oxydé de sorte que la ligne d'intersection forme un circuit fermé. Cette définition concerne également la structure obtenue lorsqu'une couche de collecteur enterré s'étend 72 02897 2124295 dans le substrat d'une poche à une autre poche de façon à raccorder intentionnellement des régions des poches qui, autrement, seraient électriquement isolées» Dans ce cas, de un à plusieurs circuits fermés d'intersection entre le matériau semi-conducteur 5 oxydé et les jonctions PU d'isolement peuvent être réalisés lors de l'isolement du matériau semi-conducteur interconnecté vis-à-vis d'autres poches de matériau semi-conducteur„ le terme "annulaire" est employé ici pour désigner tout circuit fermé d'une forme quelconque qu'il soit de largeur uniforme ou 10 non„ Ainsi l'expression "région d'isolement de forme annulaire" utilisée dans la présente description englobe toutes les formes possibles de régions d'isolement qui définissent complètement les limites latérales d*une poche de matériau semi-conducteur. Le procédé de cette invention permet d'obtenir une 15 structure dans laquelle une partie significative de la couche de silicium épitaxiale est oxydée complètement jusqu'à une jonction PU d'isolement. Chaque région d'isolement de forme annulaire comporte tout le silicium oxydé adjacent à une poche de silicium épitaxial isolé. Une région donnée de silicium 20 oxydé peut être utilisée comme partie de la région d'isolement oxydée de forme annulaire de plusieurs poches de silicium isolées. La pastille 40 comporte un substrat 41 de silicium de type P dans lequel sont diffusées des régions U+ 43a et 43b. 25 La région 43a sert de collecteur enterré et de traversée inférieure au-dessous des régions d'isolement oxydées 44b de cette invention. Une couche épitaxiale 42 de silicium de type P est formée sur la surface supérieure du substrat 41. Des régions d'isolement oxydées 44a, 44b, 44c et 44d sont formées dans des 30 rainures gravées dans la couche épitaxiale 42» Ces régions d'isolement oxydées sont formées en recouvrant tout d'abord la surface de la couche épitaxiale 42 d'une couche de nitrure, typiquement du nitrure de silicium, puis en enlevant le nitrure sur les parties de la couche épitaxiale 42 dans lesquelles les 35 rainures doivent être formées. Les rainures sont formées puis oxydées pour définir les régions d'isolement. 72 02897 H 2124295 Tandis que dans un des modes de réalisation de l'invention, on utilise une couche de nitrure de silicium pour réaliser les parties du matériau semi-conducteur épitaxial dans lesquelles les rainures ne doivent pas être formées, 5 toute couche d'isolation qui agit comme un .nasque vis-à-vis de l'oxydation thermique du matériau semi-conducteur sous-jacent et qui a une vitesse d'attaque qui est nettement plus lente que celle de l'oxyde du matériau semi-conducteur peut être utilisée à la place du nitrure de silicium» 10 la couche épitaxiale 42 est un film véritablement mince ayant moins de 5 microns d'épaisseur et typiquement environ 1,25 microns d'épaisseur» Des limitations pratiques concernant l'épaisseur d'oxyde adhérent limitent l'épaisseur de l'oxyde formé à partir .du silicium à moins de trois microns» 15 Des oxydes plus épais se craquèlent et s'écaillent. Une limite pratique de la minceur de la couche de silicium épitaxila 42 est l'épaisseur minimale au-dessous de laquelle l'effet transistor n'est plus obtenu. Lorsque la couche épitaxiale 42 a 1,25 microns d'épaisseur, les rainures sont gravées sur envi-20 ron 7000 angstrBms dans la couche 42» Ensuite les rainures gravées sont oxydées» L'oxyde de silicium qui en résulte s'étend à la fois au-dessus et au-dessous de la surface initialement exposée de chaque rainure. Pour une couche épitaxiale de 1,25 microns, environ 1,2 microns d'oxyde croit normale-25 ment. L'oxyde s'étend sur environ 1500 angstroms au-dessous de la jonction PN d'isolement» Lorsque la couche de silicium épitaxial 42 a une autre épaisseur, la profondeur de la rainure est choisie d'une façon appropriée de sorte que l'oxyde s'étende au-delà de la jonction PU d'isolement, à l'opposé 30 des enseignements de la technique antérieure. L'étape suivante consiste à enlever le nitrure de la couche épitaxiale 42. (Dans certaines variantes du procédé de cette invention, une diffusion du contact de base de type P à travers une fenêtre 48b jusqu'à une profondeur représentée par 35 la ligne 45d est introduite dans le procédé, à ce moment)„ Ensuite, la surface de la couche de silicium épitaxial 42 est oxydée. L'oxyde est enlevé au-dessus d'une région 45a» Des 72 02897 15 2124295 impuretés de type 33" sont alors diffusées dans la région 45a pour former un puits de collecteur qui s'étend jusqu'à la couche de collecteur enterré 43a° L'étendue latérale du puits 45a est définie par une région oxydée annulaire dont les sec-5 tions 44a et 44b sont représentées en coupe, sur la figure 4» Dans certaines circonstances, la suite des opérations est inversée pour permettre la diffusion de la région de puits du collecteur 45a avant la diffusion du contact de base0 Des impuretés de type lî sont ensuite diffusées dans 10 la région 45b de type P de la couche épitaxiale 42, à travers une fenêtre 48a réalisée dans l'oxyde 46, pour former la région d'émetteur 47. Ainsi, le collecteur enterré 43a, la base épitaxiale 45b et l'émetteur diffusé 47 constituent un transistor NPN. La base 45b de ce transistor est complètement isolée des 15 régions adjacentes de la couche épitaxiale 42 par une région d'isolement annulaire oxydée, représentée en coupe et désignée par les références 44b et 44c, s'étendant jusqu'à la jonction PU d'isolement ou au-dessous de cette jonction» Les régions 45a et 45b forment en combinaison avec la couche enterrée 43a, 20 une poche isolée qui est isolée par les régions d'isolement oxydées de forme annulaire dont les sections 44a et 44c sont représentées et une jonction Pîf d'isolement comprenant la jonction PN entre la couche enterrée 43a et le substrat 41. La fenêtre 48b découpée dans l'oxyde 46 permet de réaliser un 25 contact avec la base épitaxiale 45b. Dans la partie 45c de la couche épitaxiale 42 est représentée une résistance. Cette résistance peut être soit une résistance de base soit une résistance épitaxiale selon qu'une diffusion d'une couche de base supplémentaire (telle 30 qu'indiqué par la ligne 45e) est ou non employée dans cette zone. Cette résistance est recouverte par une couche d'oxyde 49 à travers laqaelle des fenêtres peuvent être découpées pour les contacts avec la résistance. La matière 45c est électriquement isolée du substrat 41 par la région 43b de type N+ et 35 isolée latéralement par une région d'isolement oxydée annulaire (coupes 44c et 44d). 72 02897 u 212^295 La région 45c peut être raccordée par l'intermédiaire de la diode P3J formée par la région 45c et la couche enterrée 43b à une autre couche enterrée dans le même substrat 41 par une traversée inférieure similaire à la traversée, inférieure 5 43a qui s'étend sous la région d'isolement oxydée 44b, 44c0 Un réseau d'interconnexion de conducteurs est alors formé sur la surface de la pastille pour interconnecter des composants actifs et passifs choisis sous la forme du circuit désiré. Les conducteurs sont, d'une façon typique, en un métal 10 "tel que de l'aluminium bien que des matériaux semi-conducteurs ou d'autres matériaux puissent être utilisés comme conducteurs. Ainsi pour réaliser la structure représentée sur la figure 4, une suite d'étapes de procédé type se résume comme suit : 15 1- oxyder le substrat ; 2 - masquer et diffuser les régions de type H qui servent de collecteur enterré, de traversées inférieures et de régions d'isolement (figure 10a, régions 43a, 43b) ; 3 - détacher l'oxyde et faire croître une mince couche 20 de silicium épitaxial de type P (figure 10b, couche 42) ; 4 - déposer et masquer une couche de nitrure de silicium (figure 1Gb, couches 141a, 141b, 141 c) ; 5 - graver et oxyder les régions d'isolement (figure 10c, régions 44a, 44b, 44c, 44d) ; 25 6 - enlever le nitrure, partiellement ou complètement en suivant les règles suivantes : a) lorsqu'aucun dépôt préalable de contact de base n'est réalisé, et lorsqu'on ne doit pas former de résistance épitaxiale dans la matière épitaxiale, enlever complète- 30 ment le nitrure sans étape de masquage (figure 10c9 couche 141b)„ b) lorsqu'on doit réaliser des résistances épitaxiales, des régions de canaux pour des dispositifs MOS (semi-conducteur métaloxyde) ou des transistors à h^.g élevé, laisser le nitrure comme masque contre la diffusion (figure 35 10c, couches 141a, 141c), enlever le nitrure dans les autres régions), 72 02897 17 2124295 7 - réaliser le prédépôt du contact de base et la diffusion si désiré (figure 10c région 142) en masquant avec une matière photorésistante les régions 145a et 145b» 8 - enlever le reste du nitrure (le cas échéant) et 5 oxyder la pastille (figure 10d, couches 143, 146, 49). 9 - masquer (figure 10d, Ôter la couche 143) diffuser les puits de collecteur (figure 10d région 45a) et réoxyder si désiré (figure 10d, replacer la couche 143)0 10 - masquer (figure 10d, couper la fenêtre 48a dans 10 la couche d'oxyde 46) et diffuser lesémetteurs (figure 10d, région 47). 11 - masquer les ouvertures de contacts (figure 10e, fenêtres de contacts 48a, 48b et enlèvement de la couche 143). 12 - déposer la couche d'interconnexion de métal, 15 masquer le réseau d'interconnexion (figure 10e, métal 144a, 144-b et 144c) et réaliser l'alliage. Un total de six ou sept étapes de masquage est nécessaire. Dans les deux cas où il n'y a pas d'étape de masquage associée à l'ënlèvement du nitrure au cours de l'étape 6a, le 20 procédé de l'invention élimine une étape de masquage par rapport aux procédés usuels qui comportent un masque de collecteur et une diffusion séparés. Comme indiqué en se référant à la figure 4, ce procédé permet d'obtenir : 25 1) des transistors NPN (régions 43a, 45b et 47) 2) des diodes (régions 45b, 47 et 43a, 45b) 3) des résistances épitaxiales ( 4) des résistances de base (^ 600-T»-/carré) régions 30 45b et 45c avec un prédépôt de contact de base, 5) des traversées inférieures de collecteur enterré sous isolement (région 43a). l'étape 6 ci-dessus, l'étape de masquage de base, démontre l'avantage de l'isolement d'oxyde selon l'invention. 35 le masquage de la base implique l'enlèvement du nitrure. le nitrure peut être enlevé avec une faible gravure de l'isolement d'oxyde de sorte qu'un masque de base de dimensions trop grandes peut être utilisé (voir la matière photorésistante 145a et 72 02897 18 2124295 145b sur la figure 10g). Les dimensions effectives de la région de base sont alors définies par les régions d'isolement 44b et 44c. Ce masque peut être, entièrement climinési une diffusion de base en nappe est utilisée,, 5 De même, les régions recouvertes d'une mince couche d'oxyde, telle que la région des puits de collecteur 45a, figure 10d, peut être gravée à travers un masque de dimensions trop grandes sans effet nuisible sur l'isolement d'oxyde adjacent. Le puits de collecteur 45a est en contact avec le collecteur 10 enterré 43a au-dessous de la couche de silicium épitaxial de type P. Une étape de masquage séparée est utilisée pour exposer la surface du puits de collecteur 45a. Les limites du puits sont définies par l'isolement d'oxyde 44a, 44b de sorte que le puits est préaligné par rapport à la base 45b, les régions dfisole-15 ment oxydées 44a, 44b et le collecteur enterré 43a. Le puits de collecteur 45a peut être formé soit avant soit après que la région de base 45b a été formée. L'étape 8 ci-dessus, consistant dans l'enlèvement du nitrure et l'oxydation, a pour effet de placer un revêtement 20 d'oxyde protecteur sur les régions qui ne doivent pas recevoir les diffusions pour l'émetteur et le puits. Les résistances de collecteur enterré sont formées de la façon normale. Les résistances de base et les résistances épitaxiales peuvent être définies par les limites de l'isolement d'oxyde et le rapport 25 .G-/carré est contrôlé par la commande de la concentration de dopant et la résistivité épi. Les régions d'émetteur, les contacts, la métallisa-tion et la délinéation du métal sont achevés de la manière habituelle. 30 Des avantages inattendus par rapport à la technique antérieure résultent du procédé et de la structure de cette invention. En premier lieu, les régions d'isolement oxydées définissent les extensions latérales des puits de collecteur, des régions de base de transistor et des résistances de base et 35 épitaxiales, réduisant ainsi, dans certains cas, le nombre total d'étapes de masquage nécessaires pour produire un circuit intégré. 72 02897 19 2124295 En second lieu, le contact intime de la résistance de base et des régions de puits de collecteur avec le silicium oxydé permet d'obtenir une densité de tassement beaucoup plus élevée. Ivec les techniques d'isolement diffusé de l'art anté-5 rieur, ceci n'était pas possible du fait que les régions d'isolement étaient conductrices et que des court-circuits indésirés auraient eu lieu entre la base et les régions de résistance, d'une part, et la région d'isolement conductrice, d'autre part. Etant donné que cette invention utilise un oxyde 1C isolant pour constituer une partie de l'isolement, la base peut s'étendre jusqu'à la région d'isolement sans danger de claquage ou de court-circuit entre la région de lase et la région d'isolement. De même et pour les mêmes raisons, l'émetteur peut être formé directement attenant à l'isolement d'oxyde» 15 En troisième lieu, l'emploi de couches épitaxiales plas minces qu'il n'est habituel dans la technique antérieure réduit la dépense de surface utile par déplacement latéral de l'isolement au cours de sa formation» l'oxydation de la couche de semi-conducteur est terminée dans l'essentiel lorsque l*o-2C xydation atteint la jonction Pîî d'isolement s'étendant latéralement. Les densités de tassement peuvent être plus élevées avec des couches épitaxiales minces qu'avec des couches épitaxiales épaisses du fait que mcins de surface utile est dépensée par l'expansion latérale de l'isolement. Cette expansion 25 latérale est environ deux fois la profondeur de l'is lement qui, à son tour, est à peu près égale à l'épaisseur de la couche de silicium épitaxial» En quatrième lieu, la structure de l'invention réduit la capacité et accroit la tension de claquage aux parois laté-30 raies (c'est-à-dire la paroi verticale de la poche)„ En cinquième lieu, un autre avantage réside en ce que les défauts dans les masques et dans les processus de masquages tels que des décnirures et piqûres ont moins d'effet sur le circuit obtenu» Par exemple, des défauts dans le masque d'iso-35 lement, dans la technique antérieure, ont pour effet la formation de zones d'isolement diffusé non désirées dans lesquelles les piqûres ou autres défauts sont situés» Dans cette invention, 72 02897 20 2124295 cependant, ces défauts entraînent seulement la formation d'oxyde additionnel. Il y a uns fcroe probabilité que des défauts dans d'autres masques tombent sur des régions d'isolement oxydées du matériau semi-conducteur où ils n'ont pas 5 d'effet significatif nuisible sur le circuit obtenu» Par exemple, des défauts dans le masque de diffusion de la base qui raccordent la base aux régions d'isolement n'ont aucun effet sur les performances du circuit» D'une façon similaire, des défauts dans les masques des contacts n'ont que peu ou pas 10 d'effet parce qu'une pénétration parasite partielle de métal dans une région d1 isolement oxydée du dispositif n'a pas d'effet sur les performances du dispositif. Un défaut dans le masque de l'émetteur qui, dans les dispositifs de la technique antérieure, peut court-circuiter une région d'émetteur à une 15 région de collecteur, n'a pas d'effet sur le dispositif de cette invention» Enfin, des défauts raccordant la région de l'émetteur à une région d'isolement n'ont que peu ou pas d'effet sur les performances du dispositif de l'invention. La figure 5 montre la technique d'isolement oxydé de 20 cette invention utilisée pour fermer un circuit intégré contenant des transistors bidiffusés. La pastille 50 comprend un substrat 51 de type P comportant en surface une couche épitaxiale de silicium de type S. Une région de collecteur enterré 53a de type îT+ est formée dans la surface supérieure du subs-25 trat 51 adjacente à l'interface de ce substrat avec la couche épitaxiale 52» Des régions oxydées représentées par les coupes 54a, 54b, 54c, 54d, 54e et 54f, sont contenues dans la couche épitaxiale 52» Les surfaces supérieures des régions oxydées 54 sont approximativement dans le même plan que la surface supé-50 risure de la couche épitaxiale 52» Un puits de collecteur 56a de type N+ formé dans la couche épitaxiale 52 est en contact avec la couche N+ de collecteur enterré 53a par l'intermédiaire d'une matière épitaxiale de type ÏI 55a. Le puits 56a peut être formé simultanément avec la région d'émetteur 57a» Le 35 paits de collecteur 56a est séparé des régions adjacentes de la couche épitaxiale 52 par une région d'isolement annulaire de silicium oxydé dont les coupes 54a et 54b sont représentées» 72 02897 21 2124295 La couche de collecteur enterré 53a de type N+ forme une traversée sous une partie de la région oxydée 54b et est en contact avec la matière épitaxiale de type ÎT 55b« La région 55b sert de collecteur à un transistor. Juste au-dessus de la région 5 55b et séparée de celle-ci par une jonction PN 55f sensiblement plane se trouve une région de base 56b de type P+ formée par un procédé classique de diffusion. Au cours de la diffusion de la base, la région annulaire oxydée comportant les sections 54b et 54c définit l'extension latérale de la base. 10 Les régions d'isolement annulaires 54 permettent que l'on place des masques sur la pastille avec une précision moins grande qu'il ne serait autrement nécessaire,, Ceci est le cas étant donné que même si certaines des parties restantes de la matière épitaxiale 52 loivent être masquées pour éviter la 15 diffusion d'impuretés, les régions oxydées 54 limitent l'extension latérale de la diffusion de la base. Ainsi, les tolérances du masquage pour former la base 56b sont moins stricts que celles des techniques antérieures, et cependant la région de base 56b est formée avec une très grande précision. 20 . Après que la région de base 56b a été formée, on for me de l'oxyde 58 sur les surfaces du matériau semi-conducteur épitaxial 52 et on découpe une fenêtre 59a à travers cet oxyde 58. On diffuse un dopant de type U à travers la fenêtre 59a pour former la région d'émetteur 57a du transistor. Ainsi, entre 25 les régions oxydées 54b et 54c est formé un transistor 1PÎT bidiffusé isolé par l'oxyde. On peut laisser le contact de base de ce transistor, réalisé à travers la fenêtre 59b dans l'oxyde 58 chevaucher la région d'isolement oxydée adjacente 54c. Dans la région 55c de la couche épitaxiale 52 est 30 formée une résistance épitaxiale. Le contact avec cette résistance est résLisé par l'intermédiaire des régions de type ÏT 57b et 57c fortement dopées formées dans des ouvertures de l'oxyde 58<> La résistance 55c est isolée des régions adjacentes du circuit intégré par une région annulaire oxydée 54c, 54d. Selon 35 une variante, cette résistance peut être en contact avec une ou plusieurs régions de traversée inférieure hautement conductrices similaires à la région 53a de type N+. 72 02897 22 2124295 Une résistance de base est formée dans la région 55d de la couche épitaxiale 52» Une impureté de type P est diffusée dans la région épitaxiale 55d de type N pour former une région 56d de type P. Le contact avec cette résistance de base est 5 réalisé à travers des fenêtres 57d et 57e ouvertes de chaque côté de l'oxyde 58 autour du matériau semi-conducteur de type P 56d. Cette résistance est appelée résistance de base en raison du fait que le type de conductivité et le niveau de dopage de cette résistance sont sensiblement les mêmes que ceux de la 10 région de base 56b du transistor NPN formé dans la partie 55b de la couche épitaxiale 52<> Les sections 54d et 54e font partie d'une région d'isolement oxydée annulaire entourant les couches 55d et 56d pour isoler les couches du reste de la couche épitaxiale 52» Une couche enterrée 53b de type K+, représentée en 15 traits interrompus, peut, si désiré, être placée au-dessus de la matière 55d et en contact avec les régions d'isolement oxydées l'entourant 54d, 54e pour accroître la tension de claquage entre cette résistance et le substrat 51» Une couche de métal 59c a été représentée fixée à la 20 surface supérieure de la région 55e de matière épitaxiale. La couche 59 forme une diode à barrière de Schottky avec la matière épitaxiale sous-jacente. Cette diode est isolée des régions adjacentes de la couche épitaxiale 52 par la région annulaire 54e, 54f entourant la matière épitaxiale 55e de type N. Une 25 couche enterrée 53c de type 5T+ (représentée en traits interrompus) peut également être placée sous cette diode pour accroitre la tension de claquage du dispositif et décroître la résistance série» La couche épitaxiale de type N peut être utilisée 30 pour former des résistances épitaxiales de type N telles que représentées par la région 55c sur la figure 5« Ces résistances peuvent être utilisées comme résistances de collecteur sans une connexion métallique spéciale de la résistance au collecteur» La figure 6 représente un transistor PNP formé en 35 utilisant les techniques d'isolement par oxyde de cette invention, La pastille 60 comporte un substrat de silicium de type P qui sert de collecteur au transistor PNP» Une couche enterrée 63 de type U+ est formée dans le substrat 61 de type P» La couche 63 s'étend au-dessous de la région d'isolement oxydée 64b 72 02897 23 2124295 formée dans la couche 6i de silicium épitaxial de type U0 La couche épitaxiale 62 s'étend au-dessus de la surface supérieure du substrat 61„ La région 63 de type N+ raccorde la matière épitaxiale de type II 65a, entourée par la région d'isolement 5 oxydée de forme annulaire 64a, 64b, avec la région épitaxiale 65b de type ET entourée par la région d'isolement oxydée de forme annulaire 64b, 64c„ Le contact avec la région de base 65b de type II est obtenu par l'intermédiaire de la région 66a en matière de type N+, de la région épitaxiale 65a de type M 10 et de la coucne enterrée 63 de type N+„ Une impureté de type P est diffusée dans la région 66b pour former l'émetteur du transistor PNPo La jonction émetteur-base entre les régions 66b et 65b est sensiblement plane. Du fait que la région d'émetteur 66b occupe la sur-15 face utile totale entourée par une région d'isolement oxydée annulaire 64b, 64c, les tolérances de masquage pour la formation de la région d'émetteur sont moins critiques qu'avec les dispositifs de la technique antérieure de même taille. Dans la structure des figures 5 et 6, on doit remar-20 quer que les couches épitaxiales 52 et 62 sont du type 1 plutôt que du type P. Ceci signifie qu'il n'est pas nécessaire d'avoir une couche enterrée sous les résistances et que la diffusion du puits de collecteur peut être remplacée par une diffusion de l'émetteur moins profonde et masquée par l'étape de masquage 25 de l'émetteur, La base est formée par la diffusion de base et la couche épitaxiale agit alors comme collecteur du transistor NPN (figure 5)« La couche épitaxiale de type îî est également utile pour la fabrication de transistor PïïP à substrat dans lesquels 30 la base de type P d'un transistor 1TPN forme l'émetteur d'un transistor PNP„ La couche épitaxiale de type N forme la base PITP et le substrat de type P se comporte comme le collecteur de transistor PNP„ Avec cette disposition, le transistor représenté sur la figure 5 a une couche enterrée 53a réduite aux 35 dimensions telles que représentées par la ligne en traits interrompus 56e. Ce dispositif est appelé un transistor de commutation commandé par le substrat (substrate controlled switching transistor) ou SCST. 72 02897 24- 2124295 Les figures 7a et 7b représentent une structure dans laquelle la disposition du collecteur, de l'émetteur et de la base a été modifiée, influant sur l'espacement émetteur-isolement. Les procédés utilisés ci-dessus pour fabriquer la struc-5 ture représentée sur l'une ou l'autre des figures 5 et 6 peuvent être utilisés. La structure représentée sur les figures 7a et 7b est appelée transistor à émetteur emmuré du fait qu'on laisse l'émetteur venir au contact de la couche d'isolement. Comme représenté sur la figure 7a, la pastille 70 comprend un subs-10 trat 71 de silicium de type P dans lequel est diffusé une couche 73 de collecteur enterré de type 5T+„ On fait croitre une couche épitaxiale 72 de type N sur le dessus de la surface du substrat 71 (cette couche pourrait être également de type P), Les régions d'isolement oxydées 74a, 74b, et 74c sont formées 15 dans la couche épitaxiale 72 en utilisant les techniques décrites ci-dessus. Une région de contact de collecteur 75a est formée dans la couche épitaxiale 72 et est entourée d'une région d'isolement oxydée annulaire 74a, 74b. Dans la région 76 de la couche épitaxiale 72, une impureté est diffusée pour 20 former une région de base 75c de type P+. La jonction PN 74f entre la région de base 75c de type P+ et la région épitaxiale 76 est approximativement plane et s'étend jusqu'à une région d'isolement annulaire 74b, 74c. Ensuite, une couche d'oxyde 77 est formée sur la surface supérieure de la couche épitaxiale 72 25 et une fenêtre 77a est formée dans cette couche d'oxyde. A travers la fenêtre 77a, une impureté de type N est diffusée pour former une région d'émetteur 75b„ Le contact avec la région de base 75c se fait à travers une fenêtre 77b formée dans l'oxyde 77. La région d'émetteur 75b est attenante à une partie 30 de la région d'isolement oxydée 74b. La vue de dessus du circuit représenté sur la figure 7b illustre les positions des contacts du collecteur de la base et de l'émetteur et celles des régions d'isolement oxydées. Les contacts du collecteur, de la base et de l'émetteur peuvent chacun s'étendre sur les 35 régions d'isolement adjacentes oxyddes, d'où il résulte une réduction significative de la difficulté d'alignement du masque des contacts. 72 02897 2124295 On doit veiller, lorsque l'on forme le transistor représenté sur la figure 7a, à ce que la concentration d'impuretés dans la région 75d de la région de base 75c soit suffisamment élevée pour empêcher une inversion, un appauvrissement 5 ou la formation de canaux indésirés, en particulier au voisinage de la région d'oxyde 74b„ lia figure 8 représente un autre transistor UPU à émetteur emmuré construit en utilisant les régions d1isolement oxydées de cette invention» La pastille 80 comporte un substrat 10 81 en silicium de type P sur lequel est formée une couche épitaxiale 82 de silicium de type U. Une région de collecteur enterré 83 de type U+ est formée dans le substrat 81. Des régions d'isolement oxydées 84a à 84d s'étendent jusqu'à la jonction PU d'isolement ou la traversent. Le contact de collec-15 teur jusqu'à la région de collecteur 85b est réalisé par le contact de collecteur 88a fixé sur le puits de collecteur 87a formé dans la partie 85a de la couche épitaxiale 82» La région de base 86a est diffusée dans la région épitaxiale 85b de type U sous-jacente de la touche épitaxiale 82. La jonction PU entre 20 la région de base 86a et la région de collecteur 85b est approximativement plane. La région d'émetteur 87b est formée dans un des côtés de la région de oase 86a adjacent à la région d'isolement oxydée de forme annulaire 84b, 84c. Les contacts avec la région de l'émetteur 87b et la région de base 86a sont 25 obtenus par des contacts 88b et 88c disposés au-dessus des fenêtres prévues dans la couche d'oxyde 89. Dans ce cas, tant le masque de diffusion de l'émetteur que le masque pour le métal de contact de l'émetteur si on les utilise, peuvent recouvrir l'oxyde d'isolement adjacent ce qui rend beaucoup 30 moins strictes les tolérances de masquage. Une résistance épitaxiale de type U est formée dans la région de semi-conducteur 85c de la couche épitaxiale 82, entourée par la région d'isolement oxydée de forme annulaire 84c, 84d0 Le contact avec cette résistance épitaxiale est obtenu par l'intermédiaire de couches 35 de métal 88d et 88e en contact avec les régions de matière épitaxiale 85c à travers des fenêtres formées dans l'oxyde 89o 72 02897 26 2124295 Un anneau de garde de type P+ dont des coupes sont montrées par les sections 86b à 86g entoure la région de base 86a, le puits de collecteur 87a et la résistance épitaxiale 85c et est attenant aux régions d'isolement oxydées qui entou-5 rent ces régions,, Dans certaines structures, ces anneaux de garde peuvent s'étendre jusqu'à la .jonction PN d'isolement. Ces anneaux de garde sont formés, dans un mode de réalisation, par gravure des surfaces des régions d'isolement oxydées avant l'enlèvement du nitrure et immédiatement après que les régions 10 d'isolement oxydées ont été formées, puis par diffusion d'impureté de type P dans le silicium ainsi exposé. Ceci résout le problème discuté ci-dessus en liaison avec la région 75d de la base 75c représentée sur la figure 7c. On doit noter que l'anneau de garde est à auto-alignement par rapport à la région 15 d'isolement oxydée et ne nécessite pas une étape additionnelle de masquage. ïous les autres dispositifs décrits dans cette demande peuvent également être fabriqués avec un tel anneau de garde -a auto-alignement d'un type de conductivité qui est alors approprié, et avec la structure à émetteur emmuré. 20 Au surplus, on doit faire remarquer que, dans la structure de la figure 5, une piqûre dans le masque d'isolement peut très bien avoir pour effet l'oxydation d'une partie de la couche épitaxiale 72 qui doit être entourée par une région d'émetteur. Dans cette situation, même si la région d'émetteur 25 ne devait pas être attenante à une région d'isolement oxydée, l'émetteur est en fait attenant à la région d'isolement oxydée formée par inadvertance par la piqûre. En conséquence, en réalisant la diffusion de l'anneau de garde P+, telle qu'on l'a décrit ci-dessus en se référant à la figure 8, l'anneau sera 30 également diffusé autour de ce.te partie parasite de matière d'isolement oxydée, ce qui a pour effet de réduire ou d'éliminer l'effet des couches d'inversion, des régions d'appauvrissement et de formation de canaux sur les performances du dispositif. 35 La figure 9 représente une structure unique de puits de collecteur rendue possible par cette invention. Un substrat 91 de silicium de type P comporte une couche enterrée 93 de 72 02897 27 2124295 type 5T+ formée dans sa surface supérieure. Une couche épitaxiale de silicium 92 de matière de type ÎT plus fortement dopée est ensuite formée sur le dessus de la surface du substrat 91. Des régions annulaires oxydées de silicium épitaxial, dont 5 les coupes 94a et 94b sont représentées, définissent l'extension latérale des poches de silicium isolées. Un puits de collecteur 96f est formé dans la poche 96a. Pour former ce puits, une partie du matériau semi-conducteur oxydé 94b adjacente à ce puits est éliminée par gravure pour exposer une 10 partie du côté du silicium épitaxial adjacent. Des impuretés de type N sont alors diffusées dans le matériau semi-conducteur épitaxial exposé pour placer une concentration élevée d'impuretés le long de la partie 96f du silicium épitaxial exposée par la gravure de la partie 96e de la région d'isole-15 ment oxydée 94b. Ce matériau semi-conducteur très conducteur est directement en contact avec le collecteur sous—jacent 93 de type ÏT0 la cavité 96e formée par élimination par gravure d'une partie de la région d'isolement oxydée est de dimensions limitées de sorte qu'elle n'entoure pas complètement le puits 20 du collecteur mais plutôt occupe seulement une faible partie de la zone circonférentielle du puits de collecteur,, Ceci permet de réaliser un contact par métal avec le puits de collecteur sans avoir à descendre dans la partie 96e enlevée par la gravure et à remonter jusqu'au puits de collecteur» 25 les cinq étapes de masquage nécessaires pour délimi ter complètement la structure représentée sur la figure 9 sont les suivantes : 1) délimitation du collecteur enterré ; 2) délimitation des régions d'isolement ; 30 3) délimitation des régions de 1*émetteur et du puits de collecteur ; 4) délimitation des zones de contacts ; 5) délimitation du réseau d'interconnexion en métal. Des avantages significatifs sont retirés du procédé 35 et de la structure de cette invention. Un des principaux avantages du procédé est la réduction des dimensions obtenue grâce à l'élimination de la nécessité de prévoir des espace- 72 02897 2124295 ments entre les régions d'émetteur et de base et les régions d'isolement oxydées. En utilisant les techniques de cette invention, les régions de base et dTémetteur peuvent être formées directement attenantes aux régions d'isolement oxydées adjacen-5 tes. la figure 11 illustre la réduction en taille significative d'un transistor fabriqué en utilisant les techniques d*isolement oxydé de cette invention par rapport à un transistor fabriqué selon les techniques antérieures d'isolement dif-10 fusé, La figure 11 montre en vue de dessus le transistor représenté sur les figures 7a et 7b placé à l'intérieur de la région d'isolement diffusé 14 entourant le transistor de la technique antérieure vu de dessus sur la figure 2, les deux structures sont dessinées à la même échelle. Comme on peut le constater, 15 la ligne médiane 14a de la région d'isolement diffusé 14 entoure une zone considérablement plus grande que ne le fait la ligne médiane 74b de la région d'isolement oxydée entourant le transistor représenté sur la figure 7a, On voit clairement sur cette figure que le contact de collecteur 75a est adjacent 20 à la région d'isolement oxydée 74a, que le contact de l'émetteur 75b est adjacent à la région d'isolement oxydée 74b et que le contact de la base 77b est adjacent à la région d'isolement oxydée 74c0 Le collecteur enterré en dessous des régions de base, d'émetteur et de collecteur est indiqué par la ligne en 25 traits interrompus 73 représentée comme située légèrement au-delà des régions de contact de la base de l'émetteur et du collecteur. la réduction de surface d'au moins 65 $> par transistor, obtenue avec cette invention est apparente sur cette figure» Un deuxième avantage réside en l'élimination des effets 30 nuisibles des défauts dans le masque et dans les processus du masquage utilisés pour délimiter les régions d'isolement et les régions diffusées dans le dispositif» Si désiré, le puits de collecteur peut être recouvert d'une couche d'oxyde à divers moments au cours du procédé. Le 35 fait de placer un oxyde sur le puits de collecteur permet d'utiliser le puits de collecteur indépendamment comme une traversée inférieure à faible résistivité au-dessous d'un conducteur le recouvrant. 72 02897 29 2124295 Différentes catégories de résistances peuvent être également formées dans la structure de l'invention : 1) un collecteur enterré sous isolement (figure 5» région 53b). 5 2) Un collecteur enterré qui n'est pas sous isolement (figure 5> région 53f)> ce collecteur enterré a une résistivité légèrement ï lus faible que le collecteur enterré sous oxyde. 3) Des résistances épitaxiales, utilisant soit une matière de type P (figure 4> région 45c) ou de type ÎT (figure 10 5, région 55c). 4) Une résistance épitaxiale pincée qui peut être "pincée" par l'émetteur (figure 4> région 45b)„ Une telle résistance est formée dans la région de la base. Si elleest pincée par la base (figure 5> région 55b) la résistance est 15 formée dans la matière épitaxiale adjacente de la base et habituellement située au-dessous de la base. 5) Une résistance de base en matière de type P (figure 5> région 56d) ou de type îî (évidente en considérant une structure 'dans laquelle tous les types de conductivité sont 20 inversés). 6) Des résistances d'émetteur (obtenues en réalisant des contacts entre n'importe quelle région de l'émetteur en deux places). 7) Une résistance de puits de collecteur (figure 5, 25 région 55a). Toutes ces résistances offrent une souplesse d'adaptation additionnelle lors de la recherche des circuits optimaux. Bien que seulement certains modes de réalisation de l'invention aient été décrits, d'autres structures et procédés 30 apparentés apparaissent à l'évidence de cette description. En particulier, des structures complémentaires de celles décrites dans cette demande peuvent être obtenues en inversant le type de conductivité de chaque région dans chaque structure. 02897 30 2124295 REVENDICATIONS Structure comprenant un substrat semi-conducteur et une couche épitaxiale semi-conductrice sur une première surface du substrat, la couche épitaxiale ayant une surface supérieure sensiblement plane, une jonction PU d'isolation s*étendant latéralement le long de la structure pour former une barrière d'isolation entre des régions du substrat et de la couche, caractérisée en ce que la couche épitaxiale comprend des poches de matériau semi-conducteur épitaxial espacées latéralement les unes des autres, et de régions de forme annulaire formées de parties oxydées du matériau semi-conducteur entourant chaque poche, lesdites régions de forme annulaire s'étendant à travers la couche épitaxiale vers la jonction d'isolation PU et coopérant avec cette dernière pour isoler électriquement les poches de matériau semi-conducteur épitaxial les unes des autres, et la surface supérieure desdités régions de forme annulaire étant sensiblement co-planaire à la surface supérieure de la couche épixaxiale. Structure selon la revendication 1, caractérisée en ce que le substrat est d'un premier type de conductivité et en ce que la couche épitaxiale de matériau semi-conducteur est aussi du premier type de conductivité. Structure selon la revendication 1, caractérisée en ce que le substrat est d'un premier type de conductivité et en ce que la couche épitaxiale est du type de conductivité opposé Structure selon la revendication 1, caractérisée en ce que chaque poche de matériau semi-conducteur épitaxial comprend des régions choisies de types de conductivité différents. Structure selon la revendication 4 comprenant des régions de faible résistivité formées dans le substrat sous-jacent pour interconnecter des régions séparées par des régions d'isolation oxydées. Structure selon la revendication 1, caractérisée en ce que la couche épitaxiale a une épaisseur inférieure à 5 microns 72 02897 31 2124295 7« Structure selon la revendication 3»~caractérisée en ce qu'elle comprend une première région de faible résistivité du type de conductivité opposé9 formée dans le substrat adjacent à la couche épitaxiale de matériau semi-conducteur, 5 et une seconde région de faible résistivité du type de conductivité opposé, la seconde région s'étendant depuis la surface de la couche épitaxiale jusqu'à entrer en contact avec ladite première région de faible résistivité, ladite seconde région étant entourée par une région d'isolation 10 oxydée de forme annulaire s'étendant à travers la couche épitaxiale jusqu'à la première région dans le substrat, 8, Structure selon la revendication 7, caractérisée en ce que la première région s'étend en dessous d'une portion de la région d'is.olation oxydée et va jusqu'à contacter l'autre 15 région adjacente de matériau semi-conducteur épitaxial, 9. Structure selon la revendication 7, caractérisée en ce que la région adjacente de matériau semi-conducteur épitaxial comprend une région de collecteur du type de conductivité opposé entrant en contact avec la première région, une 20 région de base du premier type de conductivité s'étendant jusqu'à la région d'isolation oxydée de forme annulaire qui entoure la région adjacente de matériau semi-conducteur épitaxial, et une région d'émetteur du type de conductivité opposé dans ladite région de base, 25 10. Structure selon la revendication 9, caractérisée en ce que la région d'émetteur est contiguë à une partie de la région oxydée d'isolation, de forme annulaire, qui entoure la région épitaxiale adjacente en matériau semi-conducteur, 11. Procédé de fabrication de la structure de la revendication 30 1, caractérisé par le fait qu'il consiste à : - faire croître une couche semi-conductrice épitaxia- / le dopée sur ledit substrat semi-conducteur, - former une isolation sur la couche semi-conductrice épitaxiale, 35 - enlever des parties de cette isolation qui recou vrent les régions de la couche semi-conductrice épitaxiale qui doivent être transformées en lesàites régions d'isolation oxydées, 72 02897 32 2124295 - former des dépressions jusqu'à une profondeur déterminée dans ces portions de la couche semi-conductrice épitaxiale qui sont mises à nu par nelèvement de ladite isolation, et - oxyder à chaud le matériau semi-conducteur mis à nu par lesdites dépressions pour former dans ces dépressions du matériau semi-conducteur oxydé à chaud s'étendant à travers la couche épitaxiale jusqu'à la jonction PN d'isolation, pour subdiviser par là la couche semi-conductrice épitaxiale en une pluralité de poches électriquement isolées en matériau semi-conducteur, chaque poche étant entourée par une région de forme annulaire en matériau semiconducteur oxydé. 12. Procédé selon la revendication 11, caractérisé par le fait qu'avant l'opération consistant à faire croître la couche semi-conductrice épitaxiale sur le substrat semi-conducteur une région à faible résistivité ayant le premier type de conductivité est formée dans ledit substrat. 13« Procédé selon la revendication 12, caractérisé par le fait qu'il comprend en outre l'opération consistant à enlever la couche d'isolation après que le matériau semi-conduc-teur épitaxial mis à nu par lesdites dépressions est oxydé thermiquement jusqu'à ladite jonction PN~ d'isolation.