Brevet FR2118181A1 — publié le 19720728

• 1 2118181 La présente invention se rapporte à un circuit logique de décodage d'adresse d'une mémoire à semi-conducteurs et concerne plus particulièrement un circuit dans lequel les lignes d'adresse sont commutées en lignes de masse lorsqu'elles ne sont pas a-5 dressées et dans lequel la charge préalable des lignes, puis l'évaluation des signaux d'adresse sont effectuées par des éléments qui forment une position d'éléments binaires correspondant à des paires de lignes d'adresse associées. La figure 1 représente, sous forme symbolique, un dispositif 10 antérieur de décodage d'adresses de mémoire à semi-conducteurs. Ce dispositif de décodage d'adresses comporte des lignes d'adresse 1, 2, 3 et 4. Ainsi que l'indiquent les pointillés entre les deux paires de lignes d'adresse, les autres lignes n'ont pas été représentées. Une ligne de masse 5, 6 est intercalée entre les deux 15 lignes d'adresse de chaque paire. Ainsi que l'indique la présence de transistors à effet de champ connectés entre chaque ligne et la ligne de masse voisine, les adresses décodées sont différentes pour chaque ligne. Sur la figure, les cercles représentent les électrodes de 20 commande des transistors à effet de champ connectés aux conducteurs électriques horizontaux. Les lignes verticales représentent des régions diffusées d'un type de conductibilité dans un substrat semi-conducteur. Par exemple, les lignes verticales peuvent représenter des régions diffusées du type P dans un 25 substrat de silicium du type N. Les croix représentent les contacts métalliques avec les régions diffusées du type P. Les sorties sont reliées aux entrées de la section d'enregistrement de .données d'une mémoire associée au circuit logique de décodage. La figure 2 représente le schéma d'une ligne d'adressage du 30 circuit logique de décodage de la figure 1. Dans le cadre de la présente description, les éléments du circuit représentés sur la figure 2 correspondent à ceux de la ligne d'adresse 1. Le circuit logique d'adressage représenté sur la figure 2 est constitué par une porte lîl dont les entrées A^, A2 et A^ sont 35 décodées sous forme de l'adressa A^ . Â2 » A^. Les entrées sont connectées aux électrodes de commande des transistors à effet de champ 9, 10 et 11 connectés eux-mêmes en parallèle entre le point de jonction 12 qui correspond à l'horloge de charge préalable, et le point de jonction 13. Ce dernier est relié, par 71 45598 2118181 l'intermédiaire du transistor à effet de champ 14 d'isolement, au point de sortie 21. Le point de jonction 13 est chargé préalablement à un premier niveau de tension (-V) par le transistor à effet de champ 15 lors-5 que le signal d'horloge de charge préalable est au niveau "1". L'électrode de commande. 17 du transistor 15 est connectée à l'horloge de charge préalable au point de jonction 18. Sur la figure 1, le trait horizontal 16, situé au-dessous de l'électrode de commande 17 du'transistor à effet de champ 15, 10 représente la connexion de cette électrode de commande 17 au fil d'horloge de charge préalable. L'horloge d'isolement est connectée, par le fil 20, à l'électrode de commande 19 du transistor à effet de champ 14. Si le signal d'horloge d'isolement est au niveau "l",le point de jonction 13 15 est connecté électriquement au point de jonction 21. Cela se produit pendant et après le temps où le signal d'horloge de charge préalable est au niveau "1", de sorte que le point de jonction 21 est également chargé. Le point de jonction 21 est connecté à l'électrode de commande 22 du transistor à effet de champ 23 et 20 fait apparaître au point de jonction 24 un niveau de tension qui représente l'adresse décodée du fil 1 lorsque le signal d'horloge d'isolement est passé au niveau "O". One électrode du transistor à effet de champ 23 est connectée, par le fil 25, à l'horloge de récupération. 25 Lorsque le signal d'horloge de récupération est au niveau "1", le condensateur de réaction 26, connecté entre la sortie 24 et le point de jonction 21, applique un niveau de tension à peu près égal au niveau de tension "1" de l'horloge à l'entrée du transistor à effet de champ 23, de manière à en augmenter la conducti-30 bilité. La surtension appliquée au transistor à effet de champ 23 réduit la perte due à la tension seuil, de sorte que la tension à la sortie 24 est à peu près égale au niveau du signal d'horloge de récupération provenant du fil 25. En fonctionnement, le signal d'horloge de charge préalable 35 passe au niveau "1" et débloque le transistor à effet de champ 15. Les points de jonction 12 et 13 sont chargés. Pendant ce temps, le signal d'horloge d'isolement est également au niveau "1" de sorte que le point de jonction 21 et, par conséquent, le condensateur 26, sont chargés à une tension à peu près égale à la 71 45598 3 2118181 tension du signal d'horloge de charge préalable. Pendant que les signaux d'horloge de charge préalable et d'isolement sont au niveau "1", le signal d'horloge de récupération est au niveau "0" de sorte que le point de jonction 24 est connecté à la masse 5 électrique pendant la période de charge préalable. Après la période de charge préalable, le signal d'horloge d'isolement reste au niveau "1" et maintient le transistor à effet de champ 14 à l'état conducteur. Les signaux d'entrée appliqués à la porte logique NT sont évalués. Pendant la pê-10 riode d'évaluation, le fil d'horloge de charge préalable est connecté à la masse électrique. Si l'une ou l'autre des entrées A^, ou ^3 est au niveau "1", le condensateur 26 se décharge à la masse et le transistor à effet de champ 23 est bloqué. Si aucune des entrées A^f A2 ou A^ n'est au niveau "1", c'est-à-dire 15 dans le cas où Â^. ï^. A^ est vrai, le condensateur 26 reste chargé et, après la période d'évaluation, lorsque le signal d'horloge d'isolement passe au niveau "0", le signal d'horloge de récupération passe au niveau "1" et fait apparaître un signal à la sortie 24 de la manière décrite précédemment. 20 La figure 1 montre donc que le circuit logique de décodage comporte, pour chaque adresse décodée, un transistor de précharge, une ligne d'adresse et line ligne de masse électrique, ce qui représente un encombrement notable ainsi qu'un grand nombre de transistors à effet de champ, ou composants de commutation. 25 II serait avantageux de pouvoir réaliser un circuit logique de décodage d'adresse sans ligne de masse électrique et sans transistor à effet de champ de charge préalable. La présente invention concerne un tel circuit qui ne comporte ni ligne de masse séparée ni transistor à effet de champ ne servant qu'à la charge 30 préalable. En résumé, l'invention concerne un circuit logique de décodage d'adresse selon lequel des paires de lignes d'adresse sont agencées de manière que les adresses associées à ces lignes, c'est-à-dire décodées par ces lignes, ne diffèrent que d'une position 35 d'élément binaire. Cette condition n'apporte aucune restriction à la plupart des codes qui peuvent être utilisés aux fins d'adressage. Les autres éléments binaires d'adresse de chaque paire de lignes d'adresse associées sont identiques. Pour chaque paire de lignes d'adresse, les éléments binaires qui correspondent aux 71 45598 4 2118181 ' positions différentes, aussi bien qu'aux autres positions, sont produits par des composants de commutation tels que des transistors à effet de champ, introduits entre ou à l'intérieur de circuits conducteurs constitués par des régions semi-conduc-5 trices formées dans un substrant, ou des conducteurs électriques formés sur la surface d'un substrat. Des signaux d'entrée sont appliqués aux transistors à effet de champ des positions d'éléments binaires différents de chaque paire de lignes d'adresse, de Manière à charger ces dernières 10 à vin premier niveau de tension pendant la période de charge préalable d'un cycle de fonctionnement. Les signaux d'adresse appliqués à l'entrée sont ensuite évalués et décodés pendant la période d'évaluation du cycle de fonctionnement. Parmi les deux transistors à effet de champ qui 15 représentent les positions d'éléments binaires différents de chaque paire de lignes non adressées, l'un est débloqué. Les transistors débloqués commutent en lignes de masse électrique M ' les lignes d'adresse non adressées de manière à écouler les charges préalables. 20 Lorsque les signaux d'entrée appliqués à une ligne d'adresse déterminée sont au niveau "1", la tension de charge préalable n'est pas ramenée à la masse. En d'autres termes, le transistor à effet de champ correspondant à la ligne adressée d'une paire, et représentant la position d'élément binaire différent, n'est pas 25 débloqué, et la ligne est isolée de la masse électrique. Les autres transistors à effet de champ reliés à la ligne adressée sont .également bloqués. Le niveau de tension disponible peut être utilisé pour piloter un étage de sortie qui indique l'adresse décodée. L'étage de sortie peut comporter un dispositif 30 d'isolement et un amplificateur. Il y a lieu de noter qu'une autre convention logique peut être appliquée. Dans ce cas, les signaux d'adresse appliqués sur une ligne sont considérés comme vrais si la tension de charge préalable est ramenée à la masse. Mais, selon le présent mode de 35 réalisation, les signaux d'adresse sont considérés comme vrais si la tension de charge préalable est présente sur le fil adressé. Les fils d'adresse jouent donc normalement le rôle de lignes d'adresse ou de lignes de masse électrique lorsque les signaux qui leur sont appliqués sont considérés comme faux après leur 71 45598 5 2118181 ' décodage. Il n'est donc pas nécessaire qu'une ligne de masse séparée soit associée à chaque paire de lignes d'adresse. Du fait que le circuit logique de décodage d'adresse est réalisé de manière que les lignes d'adresse soient associées par paires qui 5 ne diffèrent que par une position d'élément binaire , les composants de commutation qui représentent les positions d'éléments binaires différents peuvent servir aussi bien à charger au préalable les lignes d'adresse qu'à les adresser pendant des intervalles différents de fonctionnement du dispositif. 10 En général, les positions d'enregistrement de données d'une mémoire sont adressées par des matrices logiques de décodage suivant les axes X et Y. Les positions adressées de la mémoire déli-vent des signaux de sortie dont les niveaux de tension diffèrent en fonction de l'état des données enregistrées dans ces positions. 15 La présente invention concerne donc un circuit logique de décodage d'adresse, destiné à une mémoire à semi-conducteurs et dans lequel les lignes d'adresse jouent à la fois le rôle de lignes de masse et de lignes d'adresse. La surface nécessaire pour réaliser le circuit sur un substrat semi-conducteur est ainsi 20 sensiblement réduite grâce à l'élimination des lignes de masse séparées, destinées à décharger les lignes d'adresse chargées au préalable. Les lignes non adressées fonctionnent comme des lignes de masse électrique pendant la période d'évaluation des signaux d'entrée. Les positions d'éléments binaires différents de paires 25 de lignes d'adresse associées sont représentées par des transistors à effet de champs qui servent à charger préalablement les lignes d'adresse et à évaluer les signaux d'adresse appliqués en ces positions. Selon l'invention, les lignes d'adresse non adressées sont 30 commutées en lignes de masse électrique pendant une période d'évaluation, et des composants qui correspondent à certaines positions d'éléments binaires appliquent une tension de charge préalable aux lignes d'adresse pendant une période de charge et évaluent les signaux d'adresse appliqués à l'entrée pendant la 35 période d'évaluation. L'invention sera décrite plus en détail en regard des dessins annexés à titre d'exemple nullement limitatif et sur lesquels : 71 45598 6 2118181 La figure 1 est une représentation symbolique d'une matrice logique de décodage d'adresse de type antérieur ; la figure. 2 représente le schéma d'une ligne d'adresse de la matrice de décodage de la figure 1 ; la figure 3 représente le diagramme synoptique d'un dispositif de mémorisation comportant les circuits logiques de décodage d'adresse X et ï, une mémoire, et des amplificateurs de sortie ; la figure 4 représente l'implantation réelle d'une matrice logique de décodage; les composants, les lignes d'entrée/sortie, les régions conductrices, etc., étant représentés sensiblement comme ils apparaissent sur le substrat semi-conducteur ; La figure 3 représente lè diagramme synoptique d'un dispositif 30 de mémoire constitué par des circuits logiques 31 et 32 de décodage d'adresse X et Y, une unité de mémorisation 33, et des amplificateurs de sortie 34. L'invention concerne un circuit logique de décodage tel que ceux représentés en 31 et 32. Les circuits logiques de décodage d'adresse X et Y comportent des entrées d'adresse 36, 38 et des entrées d'horloge 37, 39. L'un des circuits de décodage d'adresse peut "être constitué par un autre type de circuit connu. L'unité de mémorisation et les amplificateurs de sortie peuvent être de type connu. Par exemple, l'unité 33 de mémorisation de données peut être constituée par une matrice à diodes ou, en variante, par des composants à effet de champ du type MOS ou au-: très. L'amplificateur de sortie 34 peut être constitué par un circuit à contre-réaction tel que celui représenté sur la figure 2 ou par tout autre circuit qui délivre les niveaux requis de tension et d'intensité à la sortie 35. Habituellement, les niveaux de tension qui représentent les états logiques "1" et "O" sont produits par un étage symétrique. XI faut noter que, selon le mode de réalisation décrit, le circuit logique de décodage d'adresse comporte des transistors à effet de champ, du type enrichi à canal P. Un signal de niveau logique "1" est donc représenté par une tension négative, par. exemple -V, et un signal de niveau logique "O" est représenté 71 45598 7 2118181 par le potentiel de la masse électrique. D'autres modes de réalisation peuvent comporter des transistors à effet de champ MOS, MNOS à électrodes de commande au silicium, du type enrichi ou appauvri, complémentaires, etc. Le circuit logique de décodage 5 d'adresse représenté sur la figure 4 est réalisé par formation de régions P, de bandes conductrices métalliques, de contacts et d'électrodes de commande sur une plaquette de silicium du type N, selon des procédés qui. sont bien connus et qui n'ont pas à être décrits en détail. 10 II faut également noter que dans certains cas, la matrice logique de décodage d'adresse doit comporter des- inverseurs qui produisent les inverses des éléments binaires d'adresse, par exemple A et A. Ces inverseurs sont bien connus et ne seront donc pas décrits en détail. 15 La figure 4 représente l'implantationréelle d'une matrice logique 40 de décodage à trois éléments binaires, dont le schéma électrique est représenté sur la figure 5, et qui permet de décoder huit adresses. La figure montre la surface d'une plaquette sur laquelle le circuit logique de décodage a été formé. Il est 20 bien entendu que les dimensions de la matrice logique de décodage varient en fonction des impératifs d'une application particulière et que l'invention n'est pas limitée à la dimension représentée. La matrice logique 40 comporte des lignes 41 à 46 d'adresse d'entrée correspondant aux éléments binaires d'adresse A^A^, 25 Â2 Ag, A^. Les signaux appliqués sur les lignes d'adresse d'entrée sont décodés sur les lignes d'adresse 47 à 54. Chacune des lignes d'adresse 47 à 54 est isolée de la borne de sortie associée 107 à 114, par des transistors d'isolement 55 à 62, à effet de champ , qui sont commandés par les signaux d'une hor-30 loge d'isolement appliqués sur la ligne 63. Les électrodes de commande 64 à 71 des transistors à effet de champ sont représentées par des parties élargies du conducteur 63, qui recouvrent les régions semi-conductrices de chaque ligne d'adresse. Les régions semi-conductrices verticales sont désignées par 72 à 79. 35 Ainsi que le montre la figure, les transistors à effet de rhamp sont formés par une électrode de commande isolée, par exemple l'électrode de commande 80 du transistor à effet de champ 81, placée au-dessus des deux extrémités d'un intervalle, ou séparation, d'une région semi-conductrice comportant une- mince région CÛPY 71 45598 8 2118181 1 d'oxyde. Les extrémités de la région semi-conductrice 72 qui se trouvent au-dessous de l'électrode de commande 80 sont désignées par 82 et 83. A titre d'exemple particulier, il sera supposé que les si-5 gnaux d'entrée appliqués aux lignes 41, 43 et 45 sont au niveau "O". Les signaux appliqués aux autres fils d'entrée 42, 44 et 46 sont donc au niveau "1". L'adresse décodée par la matrice logique 40, pendant l'intervalle d'évaluation, est donc Â . . Â2* ^3* La ligne d'adresse qui correspond-à cette adresse particulière doit 10 donc rester chargée après l'intervalle d'évaluation. En d'autres termes, une ligne d'adresséfne doit pas être commutée en ligne de masse électrique par connexion au conducteur 84. Dans l'exemple donné, la ligne d'adresse qui n'est pas transformée en ligne de masse électrique pendant l'intervalle d'évaluation est la ligne 15 d'adresse 47 (région semi-conductrice 72). Ainsi que le montre la figure, un signal d'adresse de niveau "O" appliqué à l'électrode de commande du transistor à effet de champ 81 ne permet pas le passage d'un courant entre les parties séparées de la région semi-conductrice 72. De même, les transis-20 tors à effet de champ 93 et 94 sont maintenus hloqués par des signaux de niveau "O" appliqués à leur électrode de commande et ils empêchent le passage d'un courant de la région semi-conductrice 72 à la région serai-conductrice 73 qui est commutée en ligne de masse électrique, car le transistor à effet de champ 92 est dé-25 bloqué par le signal de niveau "1" appliqué sur la ligne 42 d'entrée d'adresse. Il est également visible que toutes les autres lignes d'adresse sont commutées en lignes de masse électrique par leur connexion au conducteur 84 de charge préalable. Ainsi que mentionné précédemment, le signal d'horloge de charge préalable 30 est au potentiel de la masse pendant la phase d'évaluation. Après la période d'évaluation, la ligne d'adresse non déchargée reste chargée, à la tension -V par exemple, et les autres lignes d'adresse non adressées sont au potentiel de la masse. Le signal d'horloge d'isolement appliqué sur le conducteur 63 était 35 au niveau "1" en même temps et après le signal d'horloge de charge préalable, de manière à connecter les lignes d'adresse aux sorties 107 à 114. Du fait qu'une seule ligne d'adresse reste chargée, une seule adresse est délivrée à la sortie. Dans l'exemple donné, une tension d'environ -V apparaît à la sortie 107 71 45598 2118181 1 pendant la période de charge préalable et subsiste lorsque le signal d'horloge d'isolement passe au niveau "O". Lorsque les signaux d'adresse sont décodés au niveau "1" par une ligne d'adresse, cette ligne n'est pas déchargée à la 5 masse, ou autrement dit, l'adresse correspondant à cette ligne est vraie pour les signaux d'entrée. La figure 1 montre que dans les autres matrices logiques de décodage d'adresse, une ligne de masse séparée doit toujours se trouver entre des lignes d'adresse voisines. Sur la figure 1, 10 la ligne de masse est désignée par 18. La figure 1 montre également que des transistors à effet de champ séparés sont nécessaires pour charger au préalable chaque ligne d'adresse. Le transistor de charge préalable de la ligne d'adresse 1 de la figure 1 est désigné par 15. 15 Selon le mode de réalisation de la figure 4, la ligne de masse électrique est éliminée, car les lignes d'adresse non adressées sont transformées en lignes de masse pendant la période d'évaluation. Le transistor de charge préalable est éliminé en réalisant les positions d'éléments binaires A^ et A^ corres-20 pondant à chaque paire de lignes d'adresse par des transistors à effet de champ dans les régions semi-conductrices plutôt qu'entre des régions semi-conductrices. En effet, les transistors à effet de champ qui se trouvent sur les lignes 41 et 42 servent à t é3.6ii6iiiîs aussi bien de transistors de charge préalable que de transistors/ 25 binaires d'adresse dans les positions A^ et Ainsi que mentionné précédemment, les paires de lignes d'adresse telles que 47 et 48, 49 et 50, 51 et 52, 53 et 54 sont affectées d'adresses associées. Par exemple, l'adresse Aj. A2. A^ correspond à la ligne d'adresse 47 et l'adresse A^. A^ A^ 30 correspond à la ligne d'adresse 48. Il ressort donc que les adresses décodées par les lignes 47 et 48 ne diffèrent que par la première position d'éléments binaires à savoir Aj^ et Les autres éléments binaires d'adresse sont identiques. Les positions d'éléments binaires 35 différents (A.^ et Â^) sont les mêmes pour chaque paire de lignes d'adresse associées. Il est possible, dans d'autres modes de réalisation, de changer les positions des éléments binaires différents. Mais, dans le présent mode de réalisation, les positions d'éléments binaires différents sont les mêmes pour 71 45598 10 2118181 chaque paire de lignes d'adresse. Il y a lieu de noter que, dans le cas habituel, chacune des sorties 107 à 114 des lignes d'adresse 47 à 54 comporte un amplificateur de sortie. Ces amplificateurs ne sont pas représentés sur la figure 4 mais ils peuvent 5 être semblables à celui représenté sur la figure 2. L'amplificateur de la figure 2 comporte un transistor à effet de champ 23 et un condensateur de réaction 26. Le condensateur de réaction ne constitue pas un élément nécessaire du circuit logique de décodage d'adres se. 10 En fonctionnement, chaque ligne d'adresse est chargée pendant la période oû le signal de l'horloge de charge préalable est au .préalable niveau "1". Une tension de charge/,-V par exemple, est appliquée par les contacts 85 à 92, aux régions semi-conductrices 72 ^ 79. L'impulsion d'horloge de charge préalable est également appliquée 15 aux lignes d'entrée d'adresse 41 et 42, de manière que la tension de charge soit appliquée à toutes les régions semi-conductrices qui constituent les lignes d'adresse. Pendant la période de charge préalable, cette tension charge les capacités associées -eux lignes d'adresse. A la fin de cette période, le signal de 20 l'horloge de charge préalable passe à l'état "0". Les signaux d'adresse sont appliqués aux lignes 41 à 46 d'entrée d'adresse pendant et après l'intervalle de charge préalable. Si les adresses sont appliquées lorsque le signal de charge est passé à l'état "0", elles étaient toutes précédemment, 25 et sans condition, à l'état "O". Un signal d'adresse déterminé dépend du code de l'adresse à laquelle les données doivent être lues dans l'unité de mémorisation. Selon le mode de réalisation illustré, les lignes d'entrée d'adresse sont, soit au niveau de tension "1" (-V), soit au niveau de tension "O" ou potentiel de 30 masse. Les signaux représentent un code d'adresse qui est décodé par la matrice logique 40 pendant la période d'évaluation d'adresse. Si pendant la période d'évaluation d'adresse, les transistors à effet de champ associés à une ligne d'adresse particulière 35 sont débloqués, la charge de cette ligne s'écoule à la masse. Les signaux d'adresse sont décodés sous forme de niveaux "O" par chacun des fils dont la charge est écoulée à la masse. Le potentiel de masse est amené par le conducteur 84 d'horloge de charge préalable, qui est au niveau "O" après chaque période 71 45598 2118181 de charge préalable.Une ligne non adressée est donc transformée en ■une ligne de massé électrique pendant la période d'évaluation. Ainsi que décrit précédemment, la matrice logique 40 de décodage d'adresse doit recevoir des impulsions d'horloge de 5 charge préalable par l'intermédiaire d'un conducteur 84. Les liaisons entre le conducteur 84 et les extrémités des régions semi-conductrices 72 à 79 sont représentées par les cases 85 à 92. Les éléments binaires d'adresse A^ et correspondant aux 10 lignes d'adresse 47 et 48 sont produits par les transistors à effet de champ 81 et 92 ' placés dans les régions semi-conductrices 72 et 73. Les autres éléments binaires d'adresse correspondant aux lignes d'adresse 47 et 48 sont produits par les transistors à effet de champ 93 et 94 formés entre les régions 15 semi-conductrices 72 et 73 (figure 6). Il est évident que les adresses représentées (ou décodées) par les lignes d'adresse 47 et 48 ne diffèrent que dans les positions d'éléments binaires et A^. Les autres éléments binaires d'adresse correspondant à la paire de lignes d'adresse 49" et 50 sont produits par les 20 transistors à effet de champ 95 et 96 placés dans les régions semi-conductrices 74 et 75, tandis que les éléments binaires d'adresse Â2 et A^ correspondant à ces lignes sont produits par les transistors à effet de champ 97 et 98, formés entre les deux régions semi-conductrices 74 et 75 (figure 6). 25 Les éléments binaires d'adresse A^ et A^ correspondant à la paire de lignes d'adresse 51 et 52 sont produits par des transistors à effet de champ 99 et 100, placés dans les régions serai-conductrices 76 et 77 tandis que les éléments binaires d'adresse A2 et sont produits par les transistors à effet 30 de champ 101 et 102 situés entre ces régions semi-conductrices. Les transistors à effet de champ 103 et 104 produisent les éléments binaires A et A correspondant à la dernière paire de lignes d'adresse 53 et 54. Les éléments binaires Â2 et A^ sont produits par les transistors à effet de champ 105 et 106 35 qui se trouvent entre les régions semi-conductrices 78 et 79. Cette réalisation de la matrice logique 40 de décodage d'adresse, selon laquelle ces éléments binaires A^ et sont formés par des transistors à effet de champ placés dans les régions semi-conductrices, et les autres éléments binaires 71 45598 12 2118181 d'adresse sont formés par des transistors à effet de champ situés entre ces régions semi-conductrices permet d'éliminer un fil de masse séparé associé à chaque paire de fils d'adresse ainsi qu'un transistor à effet de champ de charge préalable associé à 5 chaque ligne d'adresse. La surface nécessaire pour réaliser une telle matrice logique de décodage peut donc être sensiblement réduite. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit' et représenté sans sortir du 10 cadre de l'invention. 71 45598 " 2118181 ' REVENDICATIONS 1. Circuit logique de décodage d'adresse, caractérisé en ce un qu'il comporte/ certain nombre de lignes d'adresse placées sur un substrat semi-conducteur et associées par paires de manière à 5 décoder des adresses qui ne diffèrent que par une position d'élément binaire, lesdites positions d'éléments binaires différents étant représentées par des transistors à effet de champ qui connectent lesdites lignes d'adresse à une tension de charge préalable pendant une première période de fonctionnement et qui conver-10 tissent les lignes non adressées en lignes de masse électriques pendant une seconde période de fonctionnement. 2. Circuit logique de décodage d'adresse, caractérisé en ce qu'il comporte tin certain nombre de lignes d'adresse d'entrée constituant un code d'adresse particulier, un certain nombre de 15 paires de lignes d'adresse associées, formées sur un substrat semi-conducteur, et destinées à décoder les adresses dudit code d'adresse, lesdites paires de lignes d'adresse comportant chacune une position d'éléments binaires d'adresse différente correspondant à chaque adresse decodable, les autres positions d'éléments 20 binaires correspondant à chaque paire de lignes d'adresse associées étant identiques, lesdites positions d'éléments binaires différentes d'adresse étant représentées par des transistors à effet de champ disposés dans les lignes d'adresse, qui appliquent une tension de charge préalable aux lignes d'adresse pendant une période de 25 charge préalable et qui transforment les lignes non adressées en lignes de masse électrique pendant une période de décodage d'adresse, de manière à ramener à la masse la tension de charge préalable desdites lignes non adressées. 3. Circuit logique de décodage d'adresse destiné à une mémoire 30 à semi-conducteurs, caractérise en ce qu'il comporte an certain nombre de paires de régions semi-conductrices réalisées dans un substrat semi-conducteur et constituant des lignes d'adresse, des transistors à effet de champ situés dans chacune desdites lignes d'adresse et représentant une position d'élément binaire de chaque 35 adresse décodable de ladite ligne d'adresse, ladite position d'élément binaire étant inversée dans une ligne d'adresse sur deux et n'étant pas inversée dans les autres lignes d'adresse, un certain nombre de transistors à effet de champ situés entre des lignes 71 45598 " 2118181 : d'adresse voisines et représentant les autres positions d'éléments binaires de chacune desdites adresses déccdables, chaque paire de lignes d'adresse décodant les adresses dont les positions d'éléments binaires sont identiques à l'exception de ladite position 5 qui, dans chaque ligne, constitue une position d'éléments binaires inversés et non inversés, et un certain nombre de lignes d'entrée d'adresse qui appliquent des signaux d'adresse aux transistors à effet de champ qui produisent lesdites adresses décodables. 4. Circuit selon la revendication 3, caractérisé en ce 10 qu'il comporte également un dispositif de charge préalable qui applique un niveau de tension de charge préalable à chaque ligne d'adresse pendant une première période de fonctionnement dudit circuit logique de décodage, ladite tension de charge préalable étant appliquée aux lignes d'entrée adressées par l'intermédiaire 15 des transistors à effet de champ qui représentent ladite position d'élément binaire précitée de chaque ligne, de manière que ladite tension de charge préalable soit appliquée à toute la longueur desdites lignes d'adresse. 5. Circuit logique de décodage d'adresse destiné à une mémoire 20 à semi-conducteurs, caractérisé en ce qu'il comporte un certain nombre de lignes d'adresse d'entrée constituant un code particulier d'adresse, un certain nombre de paires de lignes d'adresse associées destinées à décoder les adresses dudit code d'adresse, lesdites paires de lignes d'adresse comportant chacune un premier et 25 un second transistor à effet de champ placés dans les lignes d'adresse de manière à être commandés par les signaux qui apparaissent sur les lignes d'adresse d'entrée et qui correspondent à une position d'élément binaire particulière, l'un desdits transistors à effet de champ étant commandé par un signal d'entrée qui 30 apparaît sur la ligne d'adresse d'entrée correspondant à un élément binaire d'une position particulière, l'autre transistor à effet de champ étant commandé par un signal qui apparaît sur la ligne d'adresse d'entrée correspondant à l'élément binaire inverse de ladite position, lesdites lignes d'adresse étant connectées à un 35 dispositif qui applique à chacune d'elles un niveau de tension de charge préalable pendant une première période de fonctionnement et qui connecte la masse électrique à chaque ligne d'adresse pendant la période de fonctionnement suivante, lesdits premier et second transistors à effet de champ de chacune desdites lignes 71 45598 15 2118181 d'adresse étant commandés par ladite tension de charge préalable pendant ladite première période de fonctionnement, de manière à permettre à ladite tension de charge préalable d'être appliquée sur toute la longueur des lignes d'adresse, les autres positions 5 d'éléments binaires correspondant à l'adresse associée à chaque paire de lignes d'adresse étant représentées par des transistors à effet de champ connectés entre les lignes d'adresse formant les paires, de sorte que lesdites autres positions d'éléments binaires de chaque paire de lignes d'adresse sont identiques, un signal 10 d'adresse étant appliqué au premier et second transistors à effet de champ de chaque paire de lignes d'adresse pendant ladite période de fonctionnement suivante, de manière à convertir les lignes d'adresse non adressées en lignes de masse électrique connectées audit dispositif qui produit le potentiel de masse électrique, les 15 transistors à effet de champ de la ligne adressée étant bloqués par ledit signal d'entrée de manière à empêcher que la ligne adressée soit convertie en ligne de masse électrique de sorte que le niveau de tension de charge préalable appliqué à cette ligne soit conservé et représente une adresse décodée particulière. 20 6. Matrice logique de décodage d'adresse, caractérisée en ce qu'elle comporte une grille de lignes d'adresse d'entrée et des régions semi-conductrices disposées parallèlement dans un substrat serai-conducteur, l'une sur deux desdites régions semi-conductrices comportant des premiers transistors à effet de champ situés sous 25 une première ligne d'entrée d'adresse et destinés à commander le passage du courant dans les régions semi-conductrices associées, les autres régions semi-conductrices comportant des seconds transistors à effet de champ disposés sous une seconde ligne d'entrée d'adresse voisine de ladite première ligne d'entrée d'adresse et 30 destinés à commander le passage du courant dans les autres régions semi-conductrices, lesdites première et seconde lignes d'entrée d'adresse produisant les éléments binaires d'adresse directs et complémentaires d'une position, un certain nombre de transistors à effet de champ disposés entre des régions semi-conductrices voi-35 sines et constitués par des premiers et des seconds transistors à effet de champ qui commandent le passage du courant entre des régions semi-conductrices et produisent les autres éléments binaires d'adresse correspondant aux paires de régions semi-con-ductrices, lesdits transistors à effet de champ étant commandés 71 45598 16 2118181 ' par les signaux appliqués auxdites lignes d'adresse d'entrée. 7. Matrice logique de décodage d'adresse selon la revendication 6, caractérisée en ce qu'elle comporte un conducteur qui se prolonge le long d'une extrémité desdites régions semi-con-5 ductrices et qui leur est connecté électriquement de manière à leur appliquer des premier et second niveaux de tension respectivement pendant les première et seconde périodes de fonctionnement de ladite matrice logique de décodage, ledit premier niveau de tension étant appliqué sur les lignes d'adresse d'en-10 trée connectées auxdits premier et second transistors à effet de champ de manière à être appliqué auxdites régions semi-conductrices, un dispositif qui applique des signaux d'adresse auxdites lignes d'adresse d'entrée, l'un desdits premier et second transistors à effet de chanq? de chaque région semi-conductrice 15 étant rendu conducteur pendant ladite seconde période de fonctionnement, en fonction des signaux appliqués auxdites lignes d'adresse d'entrée et l'un desdits premier et second transistors à effet de champ étant rendu non conducteur pendant ladite seconde période de fonctionnement si les signaux appliqués aux li-20 gnes d'adresse d'entrée et évalués par ladite matrice de décodage d'adresse sont décodés à l'état "lMdans l'adresse associée à une région semi-conductrice particulière, de sorte que la région semi-conductrice adressée n'est pas connectée audit second niveau de tension. 25 8. Matrice selon la revendication 6, caractérisée en ce qu'elle comporte également un dispositif qui convertit le premier niveau de tension de la région semi-conductrice adressée en un signal de sortie pendant une troisième période de fonctionnement de manière à représenter une adresse décodée. )