Brevet FR2116452A1 — publié le 19720713

La présente invention concerne le traitement des données et plus particulièrement un procédé et un dispositif perfectionnés de codage d'information digitale. Un problème rencontré dans le traitement des données, et par-5 ticulièrement dans le traitement des données provenant de véhicules spatiaux, consiste à comprimer un signal d'information digitale de manière à pouvoir enregistrer une quantité maximale d'information sur une longueur donnée de support magnétique. Le codage du signal d'information digitale apporte une solution à ce problème. La pré-10 sente invention concerne un dispositif susceptible de produire un signal codé à partir d'un flux d'entrée de bits qui représente une grande quantité d'information digitale sous une forme très comprimée. Le dispositif selon l'invention est caractérisé en ce qu'il comporte un premier circuit de détection de bits qui détecte des 15 paires séparées de bits dans ledit flux d'entrée; un second circuit de détection de bits qui détecte l'inverse desdites paires séparées de bits dans ledit flux; et un circuit générateur d'impulsions qui, en liaison avec lesdits premier et second circuits de détection, produit un flux de sortie de bits contenant une transi-20 tion qui apparaît à un premier moment par rapport à la durée d'une cellule de bits lorsque ladite première paire séparée est détectée et à un second moment par rapport à la durée d'une cellule de bits lorsque l'inverse de ladite paire séparée de bits est détectée. L'application de l'invention qui sera décrite ci-après, per-25 met de réduire la largeur de bande nécessaire pour transmettre ou enregistrer des données digitales, en codant l'information qui se présente initialement sous la forme d'un flux de bits sans-retour -à-zéro (NRZ) en un flux de bits codé dans lequel les transitions de niveau logique ne se produisent que lorsau'apparaissent des 30 paires séparées de bits prédéterminées dans le flux d'entrée de bits. Selon la présente invention, le flux de bits sans-retour-à-zéro est introduit dans un registre à décalage série, sous la commande d'impulsions d'horloge synchronisées avec le flux d'entrée de bits sans-retour-à-zéro. Une première porte logique ET, est 35 préparée par un premier train d'impulsions de minutage ou d'horloge et elle compare chaque bit du flux avec le bit suivant et produit une transition de niveau logique lorsque les deux bits sont au niveau logique "l". Une seconde porte logiaue ET est préparée par un second train d'impulsions d'horloge, compare également ^0 chaque bit du flux avec le bit suivant et produit une transition 71 43049 2 2116452 de niveau logique lorsque les deux bits sont au niveau logique "0". Les signaux de sortie des deux portes ET, sont appliqués à un circuit logique OU afin de déclencher un basculeur lorsque des paires de niveau logique "l" ou des .paires de niveau logique "0" 5 sont détectées dans le flux d'entrée de bits sans-retour-à-zéro. Les deux circuits logiques ET sont inhibés pendant la durée d'une cellule de bits à la suite d'une transition de niveau logique de manière à être sûr que seules des paires séparées de bits sont codées. Les flancs avant de^fcremier et second trains d'impulsions 10 de minutage définissent respectivement le début et le milieu d'une cellule de bits des données codées. Le signal de sortie du circuit basculeur contient donc des transitions de niveau logique qui se produisent au début delà durée d'une cellule de bits pour chaque paire séparée de niveauxlogiques "l" et qui se produisent 15 au milieu delà durée d'une cellule de bits pour chaque paire séparée de niveaux logiques "0" contenues dans le flux de bits sans-retour-à-zéro. D'autres caractéristiques de l'invention apparaîtront au cours de la description qui va suivre. 20 Aux dessins annexés, donnés uniquement à titre d'exemple: la Pig. 1 représente le schéma d'un mode de réalisation d'un-codeur selon l'invention, et la Pig. 2 représente des formes d'ondes idéales du flux de bits sans-retour-à-zéro, de signaux de tension intermédiaires 25 et du flux de bits codé fourni par le codeur de la Pig. 1. La.Fig. 1 montre un registre de données 12 comportant huit basculeurs F/F-l à F/F-8 du type D, ou à retard. Lorsqu'ils sont préparés par un passage de l'état "0" à l'état "l" d'une impulsion d'horloge, ils transfèrent à leur borne de sortie correspon-30 dante Q, les niveaux logiques, quels qu'ils soient, qui sont présents à leur borne d'entrée D. Le flux d'entrée de bits sans-retour-à-zéro, applinué au basculeur F/F-l, est transféré vers les basculeurs suivants F/F-2 à F/F-8 par les impulsions d'horloge produites par un générateur d'horloge 14. Le générateur 14 d'impulsions d'horloge comporte un oscillateur d'horloge j'o 16 synchronisé avec les données d'entrée sans-reteur-à-zéro et fonctionnant à une fréquence double de la.fréquence du débit binaire. Le signal de sortie de l'horloge l6 est appliqué à un basculeur 18 du type D qui délivre respectivement à ses bornes Q et 5,.des impulsions d'horloge désignées par CLK et CLK. Le signal de 40 sortie de l'oscillateur d'horloge 16 est également' appliqué, par 71 43049 3 2116452 l'intermédiaire d'un inverseur 20, à des portes ET 22 et 24 oui sont également connectées aux bornes Ç et Q du basculeur l8. Le signal de sortie de la oorte ET 22 constitue un premier train * Ajtf d impulsions de minutage présentant des transitions du niveau 5 logique "0" au niveau logique "l" qui, ainsi nue le montre la Fig. 2, détermine le début de la durée d'une cellule de bits (BCT) du flux de sortie de bits codés. Le signal de sortie de la porte ET 24 constitue un second train d'impulsions de minutage, qui, ainsi que le montre la Fig. 2, présente une transition du 10 niveau loginue "0" au niveau logique "l" à peu près au milieu de la durée d'une cellule de sortie de bits codée. La Fig. 2 montre oue les flancs avant des trains d'impulsions A0 et B0 apparaissent sensiblement après que les données sans-retour-à-zéro ont été décalées par les impulsions CLK, ce oui permet au registre 12 15 de se stabiliser avant l'échantillonnage. Ainsi que mentionné précédemment, le codage du flux de bits sans-retour-à-zéro repose sur la détection de paires séparées de bits dans le flux d'entrée de bits. Selon le présent mode de réalisation, le codeur de la Fig. 1 est agencé de manière à dé-20 tecter des paires séparées de niveaux logicues "l" et de niveaux logiques "0". Cette détection est effectuée par le circuit logique constitué par les portes ET 26 et 28. La porte ET 26 est connectée aux bornes de sortie Q du basculeur F/F-7 et F/F-8 et elle est préparée par les impulsions 25 de minutage A0. La porte ET 28 est connectée aux bornes de sortie Q des basculeurs F/F-7 et F/F-8 et elle est préparée par les impulsions de minutage B0. La sortie de la porte ET 26 passe donc du niveau logique "0" au niveau logique "l" lorsau 'une impulsion A0 est présente et que les signaux de sortie aux bornes Q des 30 basculeurs F/F-7 et F/F-8 sont tous deux au niveau logique "l". De même, la sortie de la porte ET 28 passe du niveau logique "0" au niveau logique "l" lorsou'une impulsion B0 est présente et oue les signaux de sortie aux bornes Q des basculeurs F/F-7 et F/F-8 sont tous deux au niveau logique "0" car dans ce cas, les 35 signaux aux bornes Q des basculeurs F/F-7 et F/F-8 sont tous deux au niveau logique "l''. Les signaux de sortie des portes ET 26 et 28 sont appliqués à une porte OU 30 dont la sortie déclenche un basculeur F/F-9-A titre d'exemple, le circuit basculeur F/F-9 est supposé être 40 dans un état tel qu'un "0" est présent à sa borne Q et que par 71 43049 4 2116452 conséquent, un "l" est présent à sa borne Q ainsi qu'à sa borne D en raison de la connexion de réaction entre les bornes Q et D. Par conséquent, une impulsion de déclenchement appliquée par la porte OU 30 au basculeur F/F-9 fait apparaître à la borne Q une 5 transition du niveau logique "0" au niveau logique "l" et les impulsions de déclenchement suivantes font passer alternativement le signal de sortie à la borne Q du basculeur F/F-9 d'un niveau logique à l'autre. Les portes ET 26 et 28 reçoivent également,des basculeurs 10 p/p-io et F/F-ll, un signal d'entrée qui est normalement au niveau logique "l". Il est supposé à titre d'exemple que les basculeurs F/F-10 et F/F-ll sont déclenchés de telle sorte qu'un signal logique "l" apparaît à leur borne de sortie Q. Un signal de niveau logiaue "l" est appliqué en permanence à la borne d'entrée D du basculeur ^ F/F-10, et les basculeurs F/F-10 et F/F-ll sont minutés par la .sortip o du basculeur l8. La sortie de la porte OU 30 est connectée /%ôrne.C de remise à zéro du basculeur F/F-10, de sorte qu'un signal de niveau logique "0" apparaît à la borne Q du basculeur F/F-10 et à la borne D du basculeur F/F-ll chaque fois qu'un signal de ni-veau logique "l" est appliqué à la borne C par la porte OU 30. Une transition du niveau logique "0" au niveau logique "l" à la sortie de la porte OU 30 fait donc apparaître un niveau logique "0" à la borne Q du basculeur F/F-ll pendant la durée d'une cellule de bits. Il en résulte le blocage des portes ET 26 et 28 pendant la 25 durée d'une cellule de bits à la suite de la détection, dans le flux d'entrée de bits, d'une paire de bits de niveau logique "0" ou d'une paire de bits de niveau logique "l". En supposant que les données chargées dans le registre 12 sont celles représentées sur la Fig. 2 alors pendant la durée de 30 la cellule de bits BCT-1 suivant le chargement des données, un niveau logique "0" est présent à la borne 0. du basculeur F/F-8 et un niveau logique "l" est présent à la borne Q du basculeur F/F-7. Les niveaux logiques inverses sont donc bien entendu présents rec-pectivement aux bornes Q des basculeurs F/F-8 et F/F-7. Il n'y a 35 donc, ni une paire de niveaux logiques "l", ni une paire de niveaux logiques "0" aux bornes Q des basculeurs F/F-7 et F/F-8 et, ainsi nue le montre la Fig.2, la sortie (OP) de la porte ET 26, la sortie (ZP) de la porte ET 28, ainsi aue la sortie (EDT) de déclenchement de codage de la porte OU 30 sont toutes au niveau logioue "0". Il 71 43049 5 2116452 y a lieu de noter en regard de la Fig.2 que, dans le flux de bits sans-retour-à-zéro, il n'apparaît pas de bits successifs de même niveau logique jusqu'à la durée :3CT-j5 au début de laquelle les bornes Q des basculeurs F/F-7 et F/F-8 sont toutes deux au niveau logique "0", les niveaux logiques "l" correspondants apparaissant aux bornes Q de ces basculeurs F/F-7 et F/F-8. La paire de niveaux logiques "0" apparaissant pendant la durée BCT-3 est détectée par la porte ET 28 à la sortie de laquelle apparaît le signal ZP qui, par l'intermédiaire de la porte OU 30 déclenche le basculeur F/F-9, de sorte qu'une transition du niveau logique "o" au niveau logique "l" apparaît à la borne Q du basculeur F/F-9 et au milieu de la durée de la cellule de bits, 'en raison de l'ouverture de la porte ET 28 par le train d'impulsions de minutage B0. L'impulsion de déclenchement résultant de la détection de la paire de niveaux logiques 15 "q" remet à zéro le basculeur F/'F-IO, ce qui fait apparaître à l'entrée D du basculeur F/F-ll, un niveau logique "0" qui, à l'impulsion d'horloge suivante (CLK) est transféré à la borne Q du basculeur F/F-ll de manière à inhiber les portes ET 26 et 28 pendant la durée d'une cellule de bits, ainsi que le montre la forme pn d'onde INH. Au début de la durée BCT-5* "une paire de niveaux logiques "1" est détectée par la porte ET 26 qui applique une autre impulsion de déclenchement au basculeur f/f-9, faisant apparaître une transition de niveaux logiques à la borne de sortie Q du basculeur f/f-9, en raison de la préparation de la porte ET 26 par les 25 impulsions de minutage A0. Le signal de sortie de la porte OU 30 remet également à zéro le basculeur f/f-10 de sorte que l'impulsion d'horloge suivante (CLK) inhibe les portes ET 26 et 28 pendant la durée d'une cellule de bits. Par conséquent, lorsqu'une paire de niveaux logiques "l" apparaît aux bornes q. des basculeurs f/f-7 et 30 f/f-8 au début de la durée BCT-6, la porte ET 26 est inhibée, et elle empêche le passage d'une impulsion de déclenchement vers le basculeur f/f-9. Grâce à l'inhibition des portes ET 26 et 28 pendant la durée d'une cellule de bits suivant la détection d'une paire de niveaux logiques "0", ou une paire de niveaux logiques "l" 35 il est sûr que dans le codeur, des paires séparées de niveaux logiques "0" ou de niveaux logiques "l" sont détectées plutôt que des bits successifs de niveaux logiques "l" ou "0". L'état logique des paires de bits qui a fait apparaître une transition à la borne Q du basculeur F/F-9 ressort de l'exa 40 men du moment où se produit la transition pa^apport à la durée 71 43049 6 2116452 de la cellule de bits. Les niveaux logiques "o" et les niveaux logiques "l" sont donc immédiatement identifiables dans le flux d'entrée de bits. Sur la Fig. 2, les bits qui précèdent la transition de la durée BCT-j5 doit logiquement représenter les niveaux "01" ^ plutôt que "10" car autrement, une transition serait apparue au milieu de la durée BCT-2. Le flux de bits codé émis par le basculeur F/F-9, et représenté sur la Fig.2 est spécialement bien adapté à l'enregistrement d'information sur un support magnétique, sous une densité d'emmagasinage élevé. Le flux de bits présente relativement peu de transitions, compte tenu de la quantité d'information mise en jeu. Il n'apparaît jamais plus d'une transition pour 1'_! fois la durée d'une cellule de bits, ce qui ne se produit que l§rs du codage de combinaisons 0011. ^ Ainsi que mentionné précédemment, l'invention ne se limite pas à la détection de paires de niveaux logiques "0" ou de paires de niveaux logiques "l", mais elle peut être adaptée facilement à la détection de combinaisons de bits successifs de niveaux logiques "01" ou "10". Par exemple, pour qu'une transition 20 se produise au début de la durée d'une cellule de bits dans le cas de combinaisons de bits de niveaux logiques "01" et qu'une transition se produise au milieu de la durée d'une cellule de bits pour des combinaisons de bis de niveaux logiques "10", il suffit d'intervertir les connexions entre les bornes Q et Q du basculeur rjp cD F/F-8 avec les portes ET 26 et 28 de manière que la borne Q, du basculeur F/F-8 soit connectée à la porte ET 28 et que la borne Q du basculeur F/F-8 soit connectée à la porte ET 26. 71 43049 2116452 REVENDICATIONS 1- Dispositif de codage d'un flux d'entrée de bits sans-retour-à-zéro, caractérisé en ce qu'il comporte un premier circuit de détection de bits (F/F-7"Q, F/F-8,"Q, 26) destiné à détecter des paires séparées de bits dans ledit flux d'entrée de bits, un second circuit de détection de bits (F/F-7 ; Ql, F/F-8 ; Q , 28) destiné à détecter l'inverse desdites paires séparées de bits dans ledit flux d'entrée de bits ; et vn circuit générateur du flux de sortie de bits ( 14,30, F/F-9, F/F-10, F/F-ll) qui, en liaison avec lesdits premier et second circuits de détection de bits, produit un flux de sortie de bits présentant une transition* qui apparaît à un premier moment par rapport à la durée d'une cellule de bits lorsque ladite paire séparée est détectée, et à un second moment par rapport à la durée de la cellule de bits lorsque l'inverse de l'une desdites paires séparées de bits est détectée. 2 - Dispositif selon la revendication 1, caractérisé en ce que les paires séparées de bits détectées par ledit premier circuit de détection de bits (F/F-7:Q, F/F-8*Q,26) consistent en des niveaux logiques " 11 " et en ce que l'inverse desdites paires détectées par ledit second circuit de détection de bits (F/F-7 Q, F/F-8 Q ) consistent en des niveaux logiques "00". 3 - Dispositif selon la revendication 1, caractérisé en ce que lesdites paires détectées par ledit premier circuit de détection consistent en des niveaux logiques "01". 4 - Dispositif selon l'une quelconque des revendications 1 à 3, dans lequel le circuit générateur d'impulsions comporte un circuit générateur d'impulsions d'horloge qui produit deux trains d'impulsions de minutage, caractérisé en ce que le premier train d'impulsions (A0) présente une impulsion de niveau logique "l" proche du début d'une cellule de bits du flux d'entrée, et en ce que le second train d'impulsions (B0) présente une impulsion de niveau logique "l" proche du milieu d'une cellule de bits dudit flux d'entrée; le premier (A0) desdits trains d'impulsions constituant une partie des signaux d'entrée appliqués au premier circuit de détection de bits (F/F-7 ; Q* F/F-8, Q, 26), et le second (B0) desdits trains d'impulsions de minutage constituant une partie des signaux d'entrée appliqués au second circuit de détection de bits (F/F-7 i Q , F/F-8;Q, 28). 5 Dispositif selon l'une quelconque des revendications 71 43049 8 2116452 1, 2 ou 3 caracétérisé en ce qu'il comporte un registre à décalage (12) série de mémorisation connecté à une entrée de chacun des circuits de détection de bits et agencé de manière à mémoriser au moins deux bits du flux d'entrée. 5 6 - Dispositif selon la revendication 5, caractérisé en ce que le premier circuit de détection de bits comporte une porte ET (26) connectée au registre de mémorisation (12) de manière telle qu'une première entrée (B7)de la porte ET (26) détecte le niveau logique de l'un des deux bits enregistrés dans le registre 10 (12) et en ce qu'une seconde entrée (B8) de la porte ET (26jdétec-te le niveau logique de l'autre desdits bits enregistrés dans le registre (12). 7 - Dispositif selon la revendication 6, caractérisé en ce que le registre de mémorisation (12) comporte plusieurs 15 basculeurs (F/F-l à F/F-8) du type à retard connectés en série, les première et seconde entrées (B7, B8) de la porte ET (26) étant connectées aux bornes de sortie Q correspondantes des deux basculeurs (F/F-7, F/F-8) les plus éloignés de la borne d'entrée du registre (12). 20 8 - Dispositif selon la revendication 7, caractérisé en ce que ledit second circuit de détection de bits comporte une seconde porte ET (28), connectée aux deux basculeurs (F/F-7, F/F-8) les plus éloignés de la borne d'entrée du registre (12) de manière que la borne de sortie Q de chacun desdits basculeurs (F/F-7 , F/F-25 8) soit connectée à une entrée (B7, B8) de ladite seconde porte ET (28). 9 - Dispositif selon la revendication 8, caractérisé en ce que le signal de sortie (0P,ZP) de chacune des portes ET(26, 28) est appliqué à une porte OU (30), et en ce-que le signal de 30 sortie (EDT) de ladite porte OU (30) est appliqué à la borne d'horloge d'un basculeur (F/F-9)> de manière à produire, à la borne de sortie (q) de celui-ci un flux de bits codé dans lequel une transition se produit près de la limite d'une cellule de bits pour représenter des paires séparées de niveaux logiques "l" dans ledit flux 35 d'entrée de bits et une transition se produit entre les limites d'une cellule de bits pour représenter des paires séparées de niveaux logiques " 0" dans ledit flux d'entrée. 10 - Dispositif selon la revendication 9» caractérisé en ce qu'un circuit d'inhibition, comportant deux basculeurs 40 (F/F-10, F/F-ll) connectés en série, applique un signal (INH) de 71 43049 9 2116452 même niveau logique à une entrée-de chacune des portes ET (26,28), ledit circuit d'inhibition étant commandé par le signal de sortie (EDT) de la porte OU (30) de-manière à fermer les deux portes ET (26,28) pendant une période équivalente à la durée d'une cellule de bits dudit flux d'entrée de bits lorsque ].l_jne ou l'autre des portes ET (26 , 28) a détecté la présence d'une paire séparée de bits de même niveau logique dans le flux d'entrée de bits. 11 - Dispositif selon la revendication 1, caractérisé en ce qu'il comporte : un circuit générateur (14) d'impulsions d'horloge produisant un premier train d'impulsions de minutage (A0) dont les impulsions apparaissent à un premier moment par rapport à la durée d'une.cellule de bits dudit flux d'entrée et un second train d'impulsions de minutage (B0 ) dont les impulsions apparaissent à un second moment rar rapport à la durée d'une cellule de bits dudit flux j un dispositif de mémorisation (12) qui enregistre simultanément au moins deux bits successifs dudit flux ; un premier circuit logique (2o) assurant une fonction ET, préparé par l'un desdits trains d'impulsions de minutage (A0) et connecté audit circuit de mémorisation (12) de manière à détecter et à comparer des paires séparées de bits du flux et à produire une transition de niveau logique lorsque les niveaux logiques desdits bits détectés et comparés sont à des niveaux logiques prédéterminés, un second circuit logique (28) assurant me fonction ET préparé par l'autre desdits trains d'impulsions de minutage (B0) et connecté audit circuit de mémorisation (12) de manière à détecter et à comparer les niveaux logiques desdites paires séparées de bits dudit flux et à produire une transition de niveaux logiques lorsque les niveaux logiques desdits bits détectés et comparés sont les inverses desdits niveaux logiques prédéterminés; un circuit logique (30) assurant la fonction OU, et commandé par les signaux de sortie desdits premier et second circuits logiques (26,28) assurant la fonction ET ; un basculeur (P/F-9) commandé par le signal de sortie dudit circuit logique (30), le signal de sortie dudit basculeur (F/F-9) constituant un flux de bits codés dans lequel une transition de niveaux logiques se produit à peu près à la limite d'une cellule de bits pour représenter une paire séparée de bits dudit flux d'entrée desdits niveaux logiques prédéterminés ; et une transition de niveau logique entre les limites d'une cellule de bits pour représenter une paire séparées de/dudit flux d'entrée inverse desdits niveaux logiques pré 71 43049 2116452 déterminés ; et un circuit (F/F-10 ; F/F-ll) sensible au signal de sortie dudit circuit logique (j>0) assurant la fonction OU , de manière à bloquer lesdits premier et second circuits logiques (26, 28) assurant la fonction ET pendant la durée d'une cellule 25 de bits suivant l'une ou l'autre desdites transitions de niveaux logiques.