Brevet FR2116451A1 — publié le 19720713

211645Î La présente invention concerne le traitement des données et plus particulièrement un dispositif perfectionné de décodage d'information digitale . Un dispositif de décodage selon l'invention, permettant de 5 former un flux de bits sans-retour-à-zéro à partir d'un flux de bits d'entrée codé contenant des transitions qui apparaissent à peu près à la limite d'une cellule de bits pour représenter une paire de bits d'un premier niveau logique, et entre les limites d'une cellule de bits pour représenter une paire de bits d'un 10 second niveau logique, est caractérisé en ce qu'il comporta :un premier circuit logique sensible audit flux de bits d'entrée codé et agencé de manière à produire un premier train d'impulsion contenant des impulsions correspondant aux transitions qui, dans le flux d'entrée représentent une paire de bits dudit premier niveau logique, et à produire un second train d'impulsions contenant des impulsions correspondant aux transitions qui, dans le flux d'entrée, représentent une paire de bits dudit second niveau logique, un registre à décalage comportant n étages connectés en série, l'entrée de l'étage 1 dudit registre étant audit second niveau lo-20 gique; un second circuit logique qui en réponse à une impulsion dudit premier train d'impulsions fait passer audit premier niveau logique les étages 1 et 2 du registre à décalage, et un troisième circuit logique qui en réponse à une impulsion dudit premier train d'impulsions fait passer audit premier niveau logique les étages 25 pairs du registre à décalage, de. l'étage 4 à l'étage n_ et qui, en réponse à une impulsion dudit second train d'impulsions, fait passer audit premier niveau logique les étages impair du registre à décalage, de l'étage 3 à l'étage n-1, le nombre d'étages dans une séquence donnée étant commandée en fonction du nombre de cellules 30 de bits se trouvant entre des impulsions successives dudit premier train ou dudit second train d'impulsions . La présente invention fournit un décodeur destiné à former un flux de bits sans-retour-à-zéro , à partir d'un flux de bits d'entrée codé contenant des transitions qui représentent des paires sé-35 parées de bits .Bien qu'elle n'y soit pas limitée l'invention s'applique particulièrement aux dispositifs d'enregistrement et de reproduction magnétiques pour le décodage d'un flux de bits codé lus sur un support magrétique , et la conversion des informations sous une forme plus classique, en vue de leur traitement ultérieur. 40 Le décodeur selon la présente invention est destiné particulière 71 43048 2 2116453 ment au décodage de données qui ont été précédemment codées au moyen du dispositif ds3rit dans la demande de brevet française déposée le même jour que la présente demande au nom de la Demanderesse et ayant pour titre Dispositif de codage d'information digitale" . 5 Dans cette demande , l'information sans-retour-a-zéro est codée de manière à produire un flux de sortie de bits contenant des transitions qui apparaissent ?v début d'une cellule de bits représentant une paire de niveaux logiques "1" et entre des cellules de bits représentant une paire de niveaux logiques "0".Selon 10 l'invention, le flux de bits codés est décodé en le convertissant en un train d'impulsions de transition qui contient des impulsions correspondant aux transitions .Le train d'impulsions de transition est traité par des circuits logiques qui délivrent des trains d'impulsions séparés contenant des impulsions correspondant aux tran-15 sitions représentant respectivement des paires de niveaux logiques "l" et des paires de niveaux logiques "0" .Un registre à décalage comportant un certain nombre d'étages excités individuellement par un circuit logique supplémentaire ,qui est sensible aux traihs d'impulsions séparés, forme un simple flux de bits sans-retour-à-20 zéro qui contient l'information du flux de bits codé . D'autres caractéristiques de l'invention apparaîtront au cours de la description qui va suivre . Aux dessins annexés, donnés uniquement à titre d'exemple : la Pig.l représente le schéma d'un mode de réalisation du 25 décodeur selon l'invention et , la .?ig.2 représente une série de formes d'ondes destinées à faciliter la compréhension du fonctionnement du dispositif de la Pig.l. La Fig.l montre un générateur d'horloge 20 pour données sans-30 retour-à-zéro ,et produisant des premier et second trains d'impulsions de minutage qui sont désignés par et B0 et qui contiennent des impulsions apparaissant respectivement aux limites d'une cellule de bits et entre les limitas d'une cellule de bits .Le générateur d'horloge 20 comporte une source 22 de signaux d'horloge 35 qui fonctionne à une fréquence double de la fréquence dudit bit binaire et qui est synchronisée et déphasée par rapport aux transitions contenues dans les données d'entrée .Le signal de sortie de l'horloge 22 est appliqué à une porte NI 24 qui assure la fonction de tampon et d'isolement, et il est appliqué à l'entrée d'hor-40 loge d'un basculeur 26 à retard .A l'apparition du flanc avant de 71 43048 3 2116453 chaque Impulsion d'horloge, le basculeur 26 transfère à sa borne de sortie Q le niveau logique, quel qu'il soit, présent à sa borne d'entrée D. Les bornes Q et D du basculeur 26 sont connectées ensemble . Les signaux de sortie aux bornes Q et Q du bas-5 culeur 26 constituent les impulsions de minutage A0 et B0 à la fréquence du débit binaire , le train d'impulsions B0 étant déphasé de 180° par rapport au train d'impulsions A0. Le déphasage des impulsions d'horloge, précédemment mentionné, assure que les trains d'impulsions A0 et B0 sont au niveau de tension logique 10 "0" , respectivement de chaque côté de la limite d'une cellule de bits et de chaque côté du milieu d'une cellule de bits . Les données d'entrée codées sont appliquées à un multivibrateur monostable 30 déclenché par des flancs avant ou arrière . Ce circuit délivre un train d'impulsions de transition désigné 15 par "TRANS" sur les Figures qui contie.it des impulsions correspondant aux transitions contenues dans les données codées, que ces transitions s'effectuent du niveau de tension supérieur au niveau de tension inférieur ou inversement .Le multivibrateur 30 comporte un certain nombre de portes NI 30a à 30h.La porte 30g compare les 20 données inversées provenant de la porte 30a avec les données retardées par les portes intermédiaires 30b à 30d. La porte 30f compare les données retardées par les portes 30a et 30b avec les données inversées et retardées par les portes 30a à 30e . Les entrées des portes 30f et 30g sont à des niveaux logiques opposés , 25 sauf pendant le court intervalle de temps où une transition se produit dans les données codées entrantes . Les entrées de la porte 30h sont donc normalement au niveau logique "0", sauf pendant ces courts intervalles de temps .Ainsi, que le montre la Fig.2, la sortie de la porte 30h est donc normalement au niveau 30 logique "1", mais elle passe au niveau logique "0" pendant un court intervalle de teups chaque fois qu'une transition se produit dans les données codées . Le train d'impulsions TRANS provenant de la sortie du circuit multivibrateur 30 est appliqué à une entrée des portes NI 32 et 35 34.Les autres entrées des portes 32 et 34 reçoivent respectivement les trains d'impulsions de synchronisation A0 et B0.Les portes 32 et 34 séparent donc les impulsions provenant de la sortie du multivibrateur 30 en celles qui correspondent respectivement à une paire de niveaux logiques "1" et à une paire de niveaux logiques 40 "o" .Les sorties des portes 32 et 34 sont inversées par les portes 71 43048 " 2116453 NI 36 et 38 respectivement, de manière à produire les trains d'impulsions désignés respectivement sur la Fig.2 par TRANS 1 et TRANS 0. Les impulsions du train TRANS 1 apparaissent à la limite d'une cellule de bits tandis que les impulsions du train TRANS 0 apparaissent au milieu d'une cellule de bits . Les signaux de sortie des portes 32 et 34 sont appliqués aux entrées d'une porte NI 40 qui délivre un train d'impulsions de déclenchement identique au train d'impulsions TRANS de la Fig.2 par TRG. Le signal de sortie de la porte 40 est appliqué, par l'intermédiaire de portes NI 42 et 44, à la borne D d'un circuit basculeur 46 et, par l'intermédiaire d'une autre porte NI 48, à la borne de remise à zéro du circuit basculeur 46. Le circuit basculeur 46 est minuté par le flanc avant des impulsions du train d'impulsions de minutage ou d'horloge B0. Le niveau de tension à la borne D du basculeur 46 suit le train d'impulsions TRANS et par conséquent, en l'absence de transition dans les données codées, il est au niveau logique "1". De même, la tension à la borne Q, du basculeur 46 est au niveau logique "1" et elle ne passe au niveau logique "0" que lorsqu'une impulsion du train d'impulsions TRANS est appliquée à suborne de remise à zéro . La borne Q du basculeur 46 reste au niveau logique "0" pendant l'intervalle défini par la largeur de l'impulsion du train d'impulsions TRANS.Le signal de sortie apparaissant à la borne Q du basculeur 46 est inversé par une porte NI 50 et appliqué à un registre à décalage série RI. Le signal de sortie de la porte 50 est désigné par CLRCNT sur la Fig.2 . Le registre RI est constitué par un certain nombre d'étages de basculeurs du type D, numérotés de 1 à n . Dans le mode de réalisation décrit, n = 8 et les étages sont désignés par F/F-l à F/F-8. Le rôle du registre RI consiste à compter le nombre de cellules de bits entre les transitions de niveaux logiques contenues dans les données codées . La borne Q de chacun des étages F/F-l à F/F-7 est connectée à la borne D de l'étage suivant . L'étage F/F-l du registre RI passe à l'état "l" par le flanc avant des impulsions CLRCNT provenant de la porte 50, de manière à maintenir un niveau logique "l" sur la borne D du basculeur F/F-2 , et un niveau logique "0" sur la borne Q, du basculeur F/F-l .Les étages F/F-2 à F/7-8 du registre RI sont décalés par les flancs avant des impulsions du train d'impulsions de minutage B0 , et sont remis à zéro par le flanc avant dts signal de sortie 71 43048 5 2116453 CLRCNT de la porte 50, de manière à faire apparaître ion niveau logique "0" ou "l" sur leurs bornes respectives Q et un niveau logique "0" ou "1" sur leurs bornes respectives -Q . En raison du retard associé au changement d'état du basculeur 46 et de la porte ^ 50, le registre P.i est maintenu à zéro pendant le temps de montée de l'impulsion B0 apparaissant immédiatement après une transition de niveau logique . Les bornes de sortie Q des basculeurs F/F-2 à F/F-8 passent donc successivement au niveau logique "0", le nombre d'étages décalés dépendant du nombre de cellules de bits apparaissant entre les transitions contenues dans les données codées . Un second registre à décalage série R2, est constitué par un certain nombre d'étages de basculeurs du type D, numérotés 1 à n . Dans le mode de réalisation décrit, n = 8 et les étages sont désignés par F/F-la à F/F-8a . La sortie du registre R2 est appliquée à la borne D d'un basculeur 52 qui délivre à sa borne Q les données de sortie sans-retour-à-zéro .Les basculeurs F/F-la à F/F-8a, de même que le basculeur 52, sont décalés par le train d'impulsions de minutage B0 . Les bornes Q des basculeurs F/F-la 20 à F/F-Ja sont connectées aux bornes D des étages suivants .La borne D du basculeur F/F-la est connectée à la borne Q du basculeur F/F-l du registre RI, et elle est donc maintenue au niveau logique "0" .Les bornes S de déclenchement des basculeurs F/F-la à F/F-8a sont connectées respectivement à des portes NI 56 à 70. 25 Les portes NI 56 à J0 ont respectivement une entrée reliée à la borne Q des étages F/F-l à F/F-8 du registre RI. Les autres entrées des portes NI 56,58,62 ,'y.Z et 70 sont connectées à la sortie de la porte 36. Les autres entrées des portes 60,64 et 68 sont connectées à la sortie de la porte 38. Les portes 56,58,62 ,66 30 et 70 font passer les étages F/F-la, F/F-2a, F/F-4a,F/F-6a et F/F-8a du nivea.u logique "l" , quel que soit leur état précédent, lorsqu'une impulsion TRANS 1 est appliquée à leur entrée en même temps qu'un signal logique "0" provenant respectivement des bornes Q des basculeurs F/F-l, F/F-2, F/F-4 , F/F-6 et F/F-8 du re-35 gistre RI. De même, les portes 60,64 et 68 font passer les étages F/F-3a, F/F-5a et F/F-7a au niveau logique "1", quel que soit leur état précédent , lorsqu'une impulsion TRANS 0 est appliquée à leur entrée en même temps qu'un signal logique "0" provenant respectivement des bornes Q des basculeurs F/F-3, F/F-5 et F/F-7 du 40 registre RI. 71 43048 6 2116451 Le fonctionnement du décodeur de la Fig.l sera maintenant décrit en se reportant aux formes d'ondes représentées sur la Fig.2, dans laquelle les donrsas codées d'entrée CD, présentent des transitions aux limites des cellules de bits 1,3,7, 14 et 16 et au 5 milieu de la cellule de bits 5. Les données codées sans-retour-à-zéro sont donc de la forme 1111001101010111. Sous l'effet de ces transitions , le multivibtrateur 30 délivre une impulsion aux instants indiqués .Les portes 32 et 36 détectent et inversent les impulsions apparaissant à la limite d'une cellule de bits et déli-10 vrent le train d'impulsions TRANS 1 représenté sur la Fig.2 .Les portes 34 et 38 détectent et inversent les impulsions qui, dans le train d'impulsions de transitions, apparaissent au milieu d'une cellule de bits, de manière à produire le train d'impulsions TRANS 0 représenté sur la Fig.2. 15 Les bornes Q des basculeurs F/F-l et F/F-2 du registre R.l sont au niveau logique "0" au moment où l'impulsion du train d'impulsions TRANS 1 est reçue par les portes 56 et 58, faisant donc passer au niveau logique "1" les basculeurs F/F-la et F/F-2a du registre R2 au début de la durée d'ire cellule cfe bits (ET) 1. L'impulsion TRANS ap-20 plique à la borne de remise à zéro du basculeur 46 fait passer la sortie de la porte 50 au niveau logique "l* de manière à remettre à zéro les basculeurs F/F-2 à F/F-8 ce qui fait apparaître un niveau logique "1" sur leurs bornes Q, respectives . Le flanc avant des impulsions ciu train d'impulsions de minutage B0 décale 25 le registre R2 pendant les durées de cellule BT1 et BT2 , de sorte qu'au début de la durée de cellule BT3, le registre R2 contient 0011 dans les basculeurs respectifs F/F-la à F/P-4a . Les flancs a*rant des impulsions du train d'impulsions de minutage B0 décalent également les étages F/F-2 à F/F-8 du registre RI.-Mais, pendant 30 la duré? de cellule BT1, l'impulsion CLRCNT est présente sur les bornes de remise à zéro des circuits basculeurs F/F-2 à F/F-8 ,en raison des retards du basculeur 46 et de la porte 50, de sorte que le registre RI n'est pas décalé pendant cette durée BT1. Au début de la durée BT3, l'impulsion TRANS 1 de sortie de la porte 36 fait 35 passer les basculeurs F/F-la et F/F-2a eu registre R2 au niveau logique "1". Le registre RI est remis à zéro par le flanc avant de l'impulsion CLRCNT . Le registre R2 est décalé par les impulsions de minutage B0 pendant les durées BT3 et BT4 tandis que le registre RI est décalé par les impulsions de minutage B0 pendant la uurée 40 BT4, de sorte qu'au début de la durée BT5, le registre R2 contient 71 43048 7 2116451 001111 dans les étages F/P-la à F/F-6a , respectivement . L'impulsion TRANS 0 qui apparaît au milieu de la durée BT5 ne modifie pas l'état d:i registre R2, car les portes 60 et 64 sont bloquées par le niveau logique "l" qui apparaît aux bornes Q de F/F-3 et 5 F/F-5 du registre RI.Le registre RI est remis à zéro par le flanc avant de l'impulsion CLRCNT suivant immédiatement l'impulsion TRANS 0, et le registre R2 est décalé par le flanc avant des impulsions B0 pendant les durées BT5 et BT6, de sorte qu'au début de la durée BT7, le registre R2 contient 00001111 dans les 10 étages F/F-la à F/F -8a .Au début de la durée BT 7, l'impulsion TRANS 1 fait passer au niveau logique "l" les basculeurs F/F-la et F/F-2a du registre R2. Le registre R2 est décalé pendant les durées BT J et BT8 , de sorte qu'au début de la durée BT9, le registre R2 contient 00110011 dans les étages F/F-la à F/F-8a 15 respectivement, et les deux bits précédents "11" sont sortis du circuit basculeur 52. Du fait qu'il n'y a aucune transition au cours des durées de BT9 à BT13, au début de la durée BT14, le registre RI contient 0000001 dans les étages F/F-2 à F/F-8 respectivement et le registre R2 contient 00000001 dans les étages 20 F/F-la à F/F-8a , respectivement . ^es données sans*-retour-à-zéro qui sont apparues jusqu'à présent à la borne Q du basculeur 52 sont 1111001 . Lorsque l'impulsion TRANS 1 apparaît au début de la durée BT14, les étages F/F-la, F/F-2a, F/F-4a et F/F-oa sont passés à l'état logique "1", car les portes 56,58,62 et 66 sont 25 préparées par le niveau logique "0" qui apparaît aux bornes Q des basculeurs F/F-l, F/F-2, F/F-4 et F/F-6 du registre RI. Le registre R2 contient maintenant 11010101 dans les étages F/F-la à F/F-8a respectivement . Le registre RI est remis à zéro par le flanc avant de l'impulsion CLRCNT pendant la durée BT14, et le 30 registre R2 est décalé de nouveau par le flanc avant des impulsions B0 pendant la durée BT14 et BT15 .Au début de la durée BT16 , l'impulsion TRANS 1 fait passer à l'état logique "1" les étages F/F-la et F/F-2a , et le registre R2 est décalé à nouveau .Lorsque le registre R2 est décalé pendant la durée BT16, les données 35 sans-retour-à-zéro qui sont apparues à la borne Q du basculeur 52 jusqu'à cet instant étaient 111100 1101 et il est évident que les données restantes décodées seront émises en temps voulu . Il ressort donc de la description ci-dessus , que les paires respectives de niveaux logiques "1" et les paires de niveaux lo- 40 giques "0" sont détectées et mémorisées dans le registre R2 et que 71 k30i*6 8 211645 les éléments séparés intercalés entre les transitions détectées , sont mémorisés dans le registre R2 sous le contrôle du registre RI, la succession des éléments séparés intermédiaires étant déterminés par l'état de la deuxième de deux paires successives détectées . 71 43048 9 2116451 REVENDICATIONS 1.- Dispositif de décodage destiné à former un flux de bits sans-retour-à-zéro à partir d'un flux d'entrée de' bits codé contenant des transitions qui apparaissent à peu près à la limite d'une cellule de bits pour représenter une paire de bits, d'un pre-5 mier niveau logique, et entre les limites d'une cellule de bits pour représenter une paire de bits d'un second niveau logique, caractérisé en ce qu'il comporte un circuit logique (20, 30, 32, 34, 36, 38) sensible audit flux d'entrée et destiné à produire un premier train d'impulsions (TRANS l) contenant des impulsions qui cor-10 respondent aux transitions du flux d'entrée représentant une paire de bitsâudit premier niveau logique, et à produire un second train d'impulsions (TRANS 0) contenant des impulsions correspondant aux transitions dudit flux d'entrée représentant une paire de bits dudit second niveau logique ; un registre à décalage (R2) comportant 15 n étages connectés en série, l'entrée de l'étage 1 (F/F-la) dudit registre (R2) étant audit second niveau logique ; un circuit logique (RI, 56, 58) qui, en réponse à une impulsion dudit premier train d'impulsions (TRANS l) fait passer audit premier niveau logique les étages 1 et 2 du registre à décalage ; un circuit logique 20 (RIj 60, 62, 64, 66, 68, J0) qui, en réponse à une impulsion dudit premier train d'impulsions (TRANS l), fait passer audit premier niveau logique les étages pairs du registre à décalage (R2), de l'étage 4 à l'étage n, et qui, en réponse à une impulsion dudit second train d'impulsions (TRANS 0), fait passer audit premier ni-25 veau logique les étages impairs du registre à décalage (R2) de l'étage 3 à l'étage n-1, le nombre d'étages qui passent audit premier niveau logique dans la séquence particulière, dépendant du nombre de cellules de bits entre des impulsions successives dans chacun desdits premier et second trains d'impulsions. 30 2.- Dispositif de décodage selon la revendication 1, caracté risé en ce que ledit circuit logique commandé par ledit flux d'entrée de bits codé comporte un circuit multivibrateur monostable (30) déclenché par des flancs avant et arrière et destiné à produire un train d'impulsions de transition (TRANS) contenant des 35 impulsions qui correspondent aux transitions dans ledit flux d'entrée, un générateur (20) d'impulsions d'horloge destiné à produire des premier et second trains d'impulsions de minutage ou d'horloge (B0, A0) contenant des impulsions qui apparaissent respectivement aux limites d'une cellule de bits et entre les limites d'une cel- 71 43048 10 2116451 Iule de bits ; et des premier (32, 36) et second (34, 38) circuits à portes logiques, sensibles audit train d'impulsions de transition et préparés respectivement par lesdits premier et second trains d'impulsions de minutage de manière à produire respectivement les-5 dits premier et second trains d'impulsions. 3«- Dispositif de décodage selon la revendication 2, caractérisé en ce que le circuit logique qui fait passer audit premier niveau logique certains étages du registre à décalage comporte n-2 portes logiques, (60, 62, 64, 66, 68, 70), chacune des portes étant con-10 nectées à l'un des étages 3, 4, 5> 6, ... n dudit registre à décalage (R2) ; et un second registre à décalage (RI) minuté par ledit premier train d'impulsions de minutage (Bj^) de manière à compter le nombre de cellules de bits dudit flux d'entrée et agencé de manière à préparer séquentiellement les n-2 portes logiques (60, 62, 64, 15 66, 68, 70), le nombre de portes logiques préparées dépendant du nombre compté de cellules de bits ; les portes logiques (62, 66, 70) connectées aux étages 4, 6,... n dudit registre à décalage (R2) étant sensibles, lorsqu'elles sont préparées, audit premier train d'impulsions (TRANS l), et les portes logiques (60, 64, 68) connec-20 tées aux étages 3> 5«>. n-1 dudit registre à décalage (R2) étant sensibles, lorsqu'elles sont préparées, audit second train d'impulsions (TRANS 0). 4.- Dispositif de décodage selon la revendication 3> caractérisé en ce que les n-2 portes logiques (60, 62, 64, 66, 68, 70) sont des 25 portes logiques NI. 5.- Dispositif de décodage selon l'une quelconque des revendications 3 ou 4, caractérisé en ce que le second registre à décalage (RI) comporte n basculeurs (F/F-l-F/F-8), du type à retard et connectés en série. 30 6.- Dispositif de décodage selon l'une quelconque des revendications 1 à 5, caractérisé en ce que chaque étage (F/F-la-F/F-8a) du registre à décalage (R2) consiste en un basculeur du type à retard. 7.- Dispositif de décodage selon la revendication 1, destiné à former un flux de bits sans-retour-à-zéro à partir d'un flux d'en-35 trée de bits codé contenant des transitions qui apparaissent à peu près à la limite d'une cellule de bits pour représenter une paire de niveaux logiques 1 et entre les limites d'une cellule de bits pour représenter une paire de niveaux logiques "0", caractérisé en ce qu'il comporte un dispositif (30) sensible audit flux d'entrée 40 et produisant un train d'impulsions de transition (TRANS) qui con 71 43048 11 2116451 tient des impulsions correspondant aux transitions dudit flux d'entrée un circuit d'horloge (20) destiné à produire des premier (B0) et un second (A0) trains d'impulsions de minutage contenant des impulsions qui apparaissent à peu près aux limites d'une cellule 5 de bits et entre les limites d'une cellule de bits ; des premier et second circuits à portes logiques (32, 34, 36, 38) sensibles audit train d'impulsions de transitions (TRANS) et préparés respectivement par lesdits premier (B0) et second (A0) trains d'impulsions de minutage, de manière à produire des premier (TRANS l) et second 10 (TRANS 0) trains d'impulsions contenant des impulsions qui représentent respectivement une paire de niveaux logiques "l" et une paire de niveaux logiques "0" contenus dans ledit flux d'entrée ; un premier registre à décalage (R2) comportant n étages (F/F-la à F/F-8a) connectés en série et minutés par ledit premier train d'im-15 pulsions de minutage (B0), l'entrée de l'étage 1 dudit premier registre à décalage (R2) étant au niveau logique "0" ; un troisième circuit à portes logiques (60, 62, 64, 66, 68, 70) connecté aux étages 3j 4, 5, 6..,n dudit premier registre à décalage (R2) ; un second registre à décalage (Rl) minuté par ledit premier train 20 d'impulsions de minutage (B0), agencé de manière à compter le nombre de cellules de bits contenues dans ledit flux d'entrée et destiné à préparer séquentiellement lesdites portes logiques (60, 62, 64, 66, 68, 70), le nombre de portes logiques préparées dans ledit circuit à portes logiques dépendant du nombre compté de cellules de bits, 25 les portes logiques (62, 66, 70) du troisième circuit logique connectées aux étages 3, 6...n étant sensibles, lorsqu'elles sont préparées, audit premier train d'impulsions (TRANS l) afin de faire passer au niveau logique "l" les étages 4, 6, ...n dudit premier registre (R2), et les portes logiques (60, 64, 68) du troisième 30 circuit logique, connectées aux étages 3, 5,••«n-1 étant sensibles, lorsqu'elles sont préparées, audit second train d'impulsions (TRANS 0) afin de faire passer au niveau logique "l" les étages 3,5...n-1 dudit premier registre (R2).