Brevet FR2135622A1 — publié le 19721222

la présente invention se rapporte au traitement des données par un calculateur. Lorsqu'un calculateur traite des données numériques, particulièrement dans le domaine scientifique, il représente ces don-5 nées avec la meilleure approximation que lui permet le nombre d'éléments binaires dont il dispose. Avec 36 éléments binaires, un nombre peut être représenté par exemple par une partie entière de 8 éléments binaires et une mantisse, ou partie décimale, de 28 éléments binaires dans le cas de données en simple précision à vir-10 gule flottante. Dans le cas d'utilisation de doubles mots de données, la mantisse est augmentée de 36 éléments binaires, ce qui la fait passer à 64. Certains nombres peuvent être représentés exactement : 0,5 par exemple peut être représenté par 000000000 100... en virgule 15 binaire flottante. Mais en général, la représentation est une approximation. Le nombre 1/3 par exemple ne peut pas être représenté exactement en base 2. Cé problème s'ajoute au fait que de nombreuses valeurs impliquent toujours une approximation dans l'analyse numérique, à-savoir les nombres irrationnels, les nom-20 bres transcendants, etc. Un autre point encore plus important est que les calculateurs effectuent des séries d'opérations arithmétiques dont des multiplications et des divisions qui tendent à dégrader progressivement la précision. En général, le produit de deux nombres de n. éléments binaires est un nombre de 2n éléments 25 binaires. Ce produit doit être ramené à n éléments binaires pour être mémorisé et la valeur 0 ou 1 de l'élément binaire mémorisé de moindre poids doit être déterminée. La pratique la plus courante consiste certainement à tronquer simplement le résultat et à abandonner les éléments binaires au-delà des n éléments binaires 30 significatifs permis par le type de données de l'opérande. En particulier, dans le cas de variables en simple précision, le fait de tronquer les nombres peut conduire à un résultat final inacceptable lorsqu'une série de calculs donne des résultats intermédiaires uniformément positifs ou négatifs, ce qui est 35 souvent le cas en programmation mathématique par exemple. Pour une structure de traitement donnée et un nombre donné d'éléments binaires significatifs, il existe une limite de précision qui peut 72 15873 2135622 être maintenue. Dans certains cas, cette précision peut être insuffisante et des procédures programmées spéciales sont alors nécessaires. L'objectif global est une organisation de la structure du traitement telle que les erreurs d'arrondi tendent à s'an-5 nuler. L'expérience a montré que, dans la plupart des applications, les meilleurs résultats sont obtenus par l'arrondissement à la valeur la plus proche qui peut être représentée. Dans le cas de calculateurs binaires, une solution à l'arrondissement consiste à ajouter l'.au premier élément binaire qui doit 10 être abandonné, à propager une retenue si cet élément est un 1 et à tronquer ensuite les éléments binaires restants. Mais il a été constaté que toute disposition qui produit le même effet sur le dernier élément binaire de nombres négatifs et positifs conduit à des résultats contradictoires. Dans le das où le calculateur 15 produit deux résultats de même valeur absolue et de signes opposés, et où. les n. éléments binaires mémorisés consistent en un premier 1 suivi de tous les 0, les valeurs des résultats mémorisés diffèrent. Que les deux résultats soient tronqués, ou qu'une retenue soit propagée, la somme des résultats mémorisés n'est pas nulle. 20 Cela est dû au fait que tronquer un complément à 2 diminue la valeur absolue d'un nombre positif mais augmente celle d'un nombre négatif, l'inverse étant vrai dâns le cas de propagation de retenue. Une autre remarque est que, dans les calculateurs/type considéré, un arrondissement de quelque sorte qu'il soit peut réduire 25 l'exactitude d'une série de calculs. C'est-à-dire que si l'accumulateur est arrondi, les opérations ultérieures qui modifient son contenu sont moins exactes. La présente invention concerne donc un dispositif destiné à arrondir des nombres complamentés à 2 et qui donne des résultats 30 cohérents, aussi bien avec des nombres positifs que négatifs. Ce dispositif, associé à un calculateur binaire, arrondit des compléments à 2 à des nombres comportant .n éléments binaires de moins, et il comporte un additionneur qui détermine la somme binaire de deux termes ; un dispositif d'arrondissement qui introduit le nombre H— 1 35 d'arrondissement 2 - 1 dans ledit additionneur, comme premier terme d'un nombre négatif à arrondir,; un dispositif d'arrondissement qui introduit le nombre d.'arrondissement 2n~^ dans ledit 72 15873 3 2135622 additionneur comme premier;iterme d'un nombre positif à arrondir j et un dispositif qui introduit un nombre binaire complémenté à 2 dans ledit additionneur comme second terme. Selon un mode de réalisation, le dispositif est associé à un 5 calculateur binaire qui traite des nombres à virgule flottante en représentation complémentée à 2. Ces nombres sont arrondis en vue d'être mémorisés, de manière que les résultats mis en mémoire soient identiques dans tous les cas pour des nombres positifs et négatifs de même valeur absolue. Si n éléments binaires significa-10 tifs sont perdus en raison de la limitation de la longueur des mots mémorisés, un arrondi constant 2n~^ - 1, c'est-à-dire un 0 suivi de tous les 1, est ajouté aux n éléments binaires de moindre poids, et la propagation de retenue est permise. Si l'accumulateur contient un nombre positif, une retenue est additionnée à l'élément de moin-15 dre poids de l'additionneur. Lorsque des nombres doivent être mémorisés en virgule flottante, la valeur mise en mémoire est donc arrondie par excès si la valeur absolue du contenu de l'accumulateur est exactement intermédiaire entre les valeurs voisines qui peuvent être représentées dans le format de mise en mémoire, ou supérieure 20 à cette valeur intermédiaire. Sinon, le nombre mémorisé est une version tronquée de la valeur du contenu de l'accumulateur. Normalement, l'accumulateur lui-même n'est pas modifié, de sorte que le nombre maximal de chiffres significatifs est maintenu pendant une série d'opérations de calcul. 25 L'invention sera décrite plus en détail en regard des des sins annexés à titre d'exemple nullement limitatif et sur lesquels : la figure 1 est le diagramme synoptique d'un mode de réalisation de l'invention montrant les registres, les commutateurs et les additionneurs qui constituent un ensemble opérationnel destiné à 30 un calculateur numérique binaire à compléments à 2j la figure 2 est le diagramme synoptique des éléments logiques qui constituent l'unité de commande du dispositif de la figure 1 ; et la figure 3 est le schéma logique d'un mode de réalisation 35 d'un commutateur du dispositif de la figure 1. La figure 1 représente les éléments essentiels nécessaires pour l'unité arithmétique et les interconnexions d'un mode de ■ 72 15873 4 2135622 réalisation de l'invention. Le brevet des Etats-Unis d1Amérique U° 3 413 613 décrit plus en détail le dispositif de traitement de données. Les mots d'instruction sont aiguillés de la mémoire princi-5 pale 10 vers le commutateur ZY 88 et le registre d'instructions I 78, par l'intermédiaire du commutateur ZI 11, et les mots de données sont aiguillés par le commutateur ZA 13. Deux mots de données sont aiguillés, par le commutateur ZA 13 et le commutateur ZP 12, vers un registre M 14 à 72 éléments .binaires. 10 Le commutateur ZJ 20 applique sélectivement les mots de don nées provenant du registre M à un registre H 36 à 72 éléments' binaires constituant l'un des deux registres de termes de l'additionneur A 38 principal. Le second registre de termes est un registre N 40 à 72 éléments binaires qui est chargé par l'intermé-15 diaire du commutateur ZQ 42. L'additionneur.A est un additionneur à 72 éléments binaires qui effectue sélectivement les opérations arithmétiques d'addition et de soustraction sur des nombres complé-mentés à 2 et les opérations logiques OU, ET et OU-exclusif. Les entrées de l'additionneur A sont sélectionnées par la porte 20 ZH 37 qui constitue une première entrée de terme provenant du registre H 36 et par la porte ZK 41 constituant une seconde entrée de terme provenant du registre N 40. La sortie de l'additionneur A est mémorisée dans un registre AS 55 de 72 éléments binaires, ou elle peut être aiguillée sélectivement vers le registre N par le 25 commutateur ZQ 42. Le contenu du registre AS est dirigé sélectivement vers la mémoire par le commutateur ZD 32, ou vers un registre accumulateur AQ 56 général à 72 éléments binaires par le commutateur ZL 48. Par l'intermédiaire du commutateur ZR 46, le contenu de l'accumulateur général peut être aiguillé vers les registres H 30 ou H", par le commutateur ZJ 20 ou le commutateur ZQ 42. Les parties entières des mots provenant de la mémoire 10 et qui passent par le commutateur ZI 11 sont également aiguillées sélectivement, justifiées à droite, vers un registre D 22 à 10 éléments binaires par l'intermédiaire d'un commutateur ZU 16, 35 afin de séparer la partie entière d'un nombre à virgule flottante, à dix éléments binaires ou vers un registre ACT 28/par le commutateur ZO 27 en vue de maintenir le comptage de décalages et autres. Un additionneur E 34 72 15873 s 2135622 de parties entières est destiné à effectuer le traitement des parties entières et à remplir des fonctions auxiliaires. Les entrées de l'additionneur de parties entières sont prélevées au commutateur ZE 25 et au commutateur ZQ 26. La sortie de l'addition-5 neur de parties entières est connectée au commutateur Zï1 24» au commutateur ZU 16 et au commutateur ZC 27. Le commutateur ZF aiguille les termes provenant du registre D et de la sortie de l'ad-tionneur de parties entières vers un registre E 30. Le dispositif représenté sur la figure 1 est constitué par 10 une combinaison de commutateurs, de registres et d' additionneurs. La présente invention ne concerne pas la réalisation particulière de ces dispositifs. L'additionneur A 38 peut être constitué par 72 additionneurs à trois entrées à chacun desquels sont appliqués un élément binaire de la position correspondante de chaque terme 15 et une retenue provenant de l'additionneur à trois entrées immédiatement inférieur. Le dernier additionneur à trois entrées est agencé de manière à recevoir un 1 ou un 0 comme retenue en fonction des signaux de commande. Les sorties somme des additionneurs à trois entrées constituent les sorties des positions d'éléments 20 binaires correspondantes et leurs sorties de retenue constituent chacune l'entrée de retenue de l'additionneur à trois entrées immédiatement supérieur. La sortie de retenue de l'additionneur à trois entrées le plus significatif est connectée à un circuit basculeur de retenue d'addition. Un circuit logique est également 25 prévu pour détecter un débordement qui fait passer à l'état 1 le circuit basculeur OV 92. En pratique, il est souhaitable que l'additionneur simple qui vient d'être décrit soit modifié de manière à réduire le temps de propagation de retenue, au moyen d'un circuit logique de prévision de retenue, un circuit logique de somme con-30 ditionn'el , etc., en fonction des performances voulues pour le calculateur. Les registres peuvent être des circuits basculeurs LC commandés par des signaux de commande. Les commutateurs sont constitués par des groupes d'étages de portes logiques en parallèle tels— que le premier étage du commutateur ZQ 42 représenté sur la fi-35 gure 3. Les entrées aiguillées des portes ET 301, 302, 303 et 304 proviennent du commutateur de décalage ZS 45> de l'additionneur A 38, du commutateur ZR 46 vrai et de son complément, et - d'un "zéro 72 15873 6 2135622 permanent. Ces entrées sont commandées par des signaux de commande correspondants ^ZS, ^ZR, et /0. les signaux de sortie de ces portes ET sont appliqués à une porte NON-OU 306 dont la sortie est inversée par la porte NON-ET 307. 5 La figure 2 représente les éléments essentiels d'une unité de commande destinée à décoder les codes d'opération, à déclencher et à arrêter les cycles de machine, et à produire différents signaux de commande. A partir du registre d'instructions I 78 de la figure 1, la partie code d'opération des instructions, à savoir les élé-10 ments binaires 18-26 ou 54-62,est aiguillée sélectivement vers un registre tampon B1 96 par le commutateur ZOR 94. Le registre B1 applique une entrée à un registre P 97 qui, à son tour, applique une entrée au registre S 98 et au circuit de décodage 95. Le registre B1 délivre également un signal B1-Î1 indiquant qu'il a été chargs 15 par le registre I et qui fait passer à l'état "1" le circuit bascu-■ leur 101 de marqueur B1 lorsqu'il est déclenché par une impulsion d'horloge CX appliquée à la porte ET 201. A son tour, ce circuit basculeur fait passer en "1" un circuit basculeur 102 de marqueur P qui ramène à "0" le circuit basculeur de marqueur B1 et déclenche un 20 cycle GINd ' opérations] préliminaire en positionnant un circuit basculeur RS GIN 121. Pendant ce cycle, l'instruction mise en place apparaît et le contenu du registre B1 est transféré au registre P.' Le positionnement du circuit basculeur GIN 121 fait passer le contenu du registre P au registre S qui, à son tour, fait passer à 25 l'état "1" le circuit basculeur 103 de. marquer S et applique une entrée au circuit 99 de décodage d'opération. En général, les cycles ; opérationnels de la machine sont délimités par un signal d'horloge 0G provenant d'un générateur d'horloge ,100. Ce générateur comporte un circuit de réaction et un 30 élément de retard tel qu'un registre à décalage. Grâce à un retard variable, la durée de chaque cycle de machine peut être réglée au minimum nécessaire pour le type d'opération à effectuer et les instructions sont exécutées avec un rendement maximal. Pendant le premier cycle de machine de l'exécution d'une 35 instruction, GOS, le terme est décalé du registre accumulateur AQ vers le registre de termes N. Le signal de commande de ce cycle est délivré par le circuit basculeur RS GOS 123.qui se trouve à 72 15873 7 2135622 l'état "1". le circuit logique 122 commande ce circuit basculeur .'t GOS de la manière ci-après : GOS » 1 = 0G . GIN . GOE * 1 GOS > 0 = 0a . GOS 5 lorsque le registre de termes N est positionné, l'arrondis sement réel est effectué pendant le cycle GOM. Le signal de commande de ce cycle est délivré par le circuit basculeur RS GOM 125 qui est commandé par le circuit logique 124 de la manière suivante GOM » 1 = $G . GOS . ECONV 10 GOM > 0 = 0G . GOM . ECONV le signal ECONV est produit par le circuit de décodage 99. le signal de retenue est produit par la porte ET 205 si le signe du terme RSOO est positif. Afin de donner la plus grande précision possible aux termes 15 arrondis, il est souhaitable qu'un cycle de.normalisation soit effectué après l'arrondissement par un cycle GON. Le signal de commande de ce cycle est délivré par le circuit basculeur RS GON 127 qui est commandé par le circuit logique 126 de la manière ci-après GON ï 1 = JfG . NRM 20 GON —> 0 = 0a . GON . LNS Le signal NRM, qui' indique que la normalisation est néces-zaire, est produit par l'exame'n de l'élément binaire de signe et de l'élément binaire voisin du résultat arrondi contenu dans le registre N. S'ils sont les mêmes, soit 11, soit 00, la normalisa-25 tion peut être effectuée (NEM"= RNOO © RN01). La normalisation est effectuée jusqu'à ce que cette condition soit modifiée. La modification est anticipée par l'examen du second et du troisième élément' binaire (LNS = NRM . (RN01 © RN02 ).Le temps nécessaire à la normalisation est variable et dépend du nombre de décalages 30 arithmétiques qui doivent être effectués. Afin de réduire le temps de la normalisation, il est préférable d'effectuer des opérations de décalage de plusieurs éléments binaires. Ces opérations de décalage sont réalisées au moyen du commutateur ZS 45 capable d'effectuer des décalages arithmétiques 35 à gauche (n'affectant pas l'élément binaire de signe) de quatre et de seize positions, ainsi qu'au moyen d'un circuit logique qui examine le terme afin de déterminer si des décalages de 4 et 16 72 15873 2135622 éléments binaires doivent être effectués ou non. Mais lorsque le ,i terme initial est normalisé avant l'arrondissement, ces considérations concernant la normalisation ne se présentent que lorsque le résultat arrondi est 1.100...0. Dans ce cas, un seul décalage est 5 nécessaire. Pendant le dernier cycle de machine de l'exécution d'une instruction, GOP, le terme arrondi est mémorisé dans la mémoire ou ramené dans le registre d'origine, le signal de commande de ce cycle est produit par le circuit bascjoleur RS GOF 129 qui se trouve 10 dans l'état "1". le circuit logique 128 commande le circuit basculeur GOP de la manière suivante : GOP —» 1 = 0G . (GOM . FCOM . NRM + GON . IBS) GOP > 0 = 0G . GOP Selon le présent mode de réalisation, l'instruction d'arron-15 dissement est exécutée de la manière suivante. Après l'exécution du cycle GIN initial, l'arrondissement en virgule flottante est exécuté en cinq phases successives qui sont commandées respectivement par les signaux de commande GOS, GOM, GON et GOP provenant de l'unité logique de commande de la figure 2. Avec GIN en "1", les 20 signaux de commande ^OC et 0ACT vident le registre ACT. Avec GOS en "1", les signaux de commande /$AQ, ^ZR et $ft[R commandent respectivement le commutateur ZR 46, le commutateur ZQ 42 et le registre N 40 de la figure 1, de manière à transférer le contenu du registre AQ 56 au registre N. les signaux de commande ^DRD et chargent 25 la constante d'arrondissement dans le registre H 36. Avec GOM en "1", le contenu du registre N est arrondi par addition de la constante d'arrondissement dans le registre H comme premier terme de l'additionneur A 55» et du contenu du«registre N comme second terme, le résultat étant ramené dans le registre N. les signaux de 30 commande ^N et j£K72 aiguillent respectivement la constante d'arrondissement, le nombre à mémoriser et la retenue vers l'additionneur A. la dernière entrée est soumise à la condition que le nombre à arrondir ne soit pas négatif, la sortie de l'additionneur A est aiguillée vers le registre N par les signaux de commande ^A, 35 ^NN^mais les positions d'éléments binaires de la partie du nombre qui est perdue dans l'arrondissement sont vidées par le signal de commande ^OIT qui introduit des chiffres 0 dans les huit positions 72 15873 2135622 d'éléments binaires les moins significatives jusqu'au point d'arrondissement. Si un débordement de l'additionneur se produit, un circuit basculeur OV est.passé en "1". Avec le signal de commande GOÎT en "1", la correction de 5 parties entières et/ou la normalisation de mantisses sont effectuées. Si aucune d'entre elles n'est nécessaire, cette opération est supprimée. Si le circuit basculeur OY est en "1",le contenu du registre N est aiguillé par le commutateur ZS 45* décalé d'une position vers la droite, par le signal de commande J&3R1, le complément 10 de l'élément binaire de signe précédent étant introduit dans la position de signe. Le résultat décalé est ramené au registre N par les signaux de commande /éZS et la partie entière du nombre à virgule flottante est corrigée par addition d'une unité au registre ACT 28. Les signaux de commande /$ZE, jéOF et ^CRRY8 provoquent 15 l'application d'un chiffre 0 et d'une retenue à l'additionneur E 34. La sortie de l'additionneur E est aiguillée vers le registre ACT 28, par les signaux de commande 0 et 0ACT. Lorsque GOP est en "1", la phase finale consiste à transférer les 64 premiers éléments binaires du registre N à la mémoire 20 10 par l'intermédiaire des 64 dernières positions du commutateur ZO, à la commande de $jÏA; En même temps, la somme du registre E/30 et du registre ACT 28 est aiguillée vers les 8 premiers éléments binaires du commutateur ZO 32 par les signaux de commande j£E, j^ACT, j£FLA, à moins que la mantisse soit nulle, auquel cas la 25 constante -128 est utilisée comme partie entière. l'exécution d'une opération de mémoire en virgule flottante sur un nombre en simple précision (mot unique) est sensiblement la même qu'une opération en double précision décrite ci-dessus, les différences sont que premièrement une constante d'arrondissement 30 différente est utilisée et qu'ensuite, la partie mémoire du terme d'opération est adaptée au format de mémoire en mot unique. En effet, la constante d'arrondissement utilisée est la constante d'arrondissement en double précision prolongée. C'est-à-dire que 43 "1" justifiés à droite et précédés de 29 "0" sont obtenus par l'appli-35 cation des signaux j^SRB et j£DR1 au commutateur ZJ 20 pendant GOS. la mantisse est tronquée par les signaux de commutation ^01, ^OLT et ^OUT appliqués au commutateur ZQ, également pendant GOM. 72 15873 2135622 L'opération en mémoire flottante peut être modifiée de manière que le contenu du registre accumulateur soit arrondi. Mais dans la plupart des cas, cette disposition n'est pas souhaitable car elle conduit à une perte d'information, à savoir les éléments 5 binaires éliminés. Elle peut cependant permettre une comparaison du registre accumulateur avec un nombre en mémoire sur la base du même type de données et s'il est souhaité que le contenu de l'accumulateur soit préservé dans la mémoire. Les opérations peuvent alors être effectuées pour l'arrondissement flottant simple et dou-10 ble du registre accumulateur. Ces opérations résultent de légères modifications des opérations d'arrondissement en mémoire flottante. Les modifications nécessaires n'apparaissent qu'au dernier étage GOI1. Au lieu que le terme arrondi soit dirigé vers la mémoire, il est aiguillé vers le registre accumulateur AQ 56 dont il provient. 15 II va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté sans sortir du cadra de l'invention. En effet, l'invention s'applique généralement aux calculateurs numériques qui traitent des nombres complémentés à 2 et dans lesquels il est nécessaire de convertir une représentation 20 d'un nombre en une représentation comportant n éléments binaires en moins. Par exemple, l'invention peut s'appliquer directement, avec n™ 1 une constante d'arrondissement égale à 2 - 1, à un calculateur numérique d'usage général lorsqu'un double mot représentant un nombre entier complémenté à 2 et comportant 2n éléments binaires doit 25 être converti en un mot unique de n éléments binaires. 72 15873 n 2135622 REWiIDI GATIONS 1. Dispositif d'arrondissement de nombres complémentés à 2 en nombres comportant n, éléments binaires de moins, et destiné à être associé à un calculateur binaire, caractérisé en ce qu'il com- 5 porte un additionneur qui produit la somme binaire de deux termes, un dispositif d'arrondissement qui applique le nombre d'arrondisse-n— 1 ment 2 - 1 audit additionneur comme premier terme dans le cas où le nombre à arrondir est négatif, un dispositif d'arrondissement qui applique le nombre d'arrondissements 2n-^ audit addition-10 neur comme premier terme lorsque le nombre à arrondir est positif et un circuit qui applique un nombre binaire complémenté à 2 audit additionneur comme second terme. 2. Dispositif d'arrondissement de nombres complémentés à 2 en nombres comportant n éléments binaires de moins et destiné à être 15 associé à un calculateur binaire, caractérisé en ce qu'il comporte un additionneur qui produit la somme binaire de deux termes, un' dispositif d'arrondissement qui applique le nombre d'arrondissement 2Î1~^ - 1 audit additionneirçfcomme premier terme, un dispositif qui applique un nombre binaire complémenté à 2 audit additionneur comme 20 second terme et un circuit de correction qui applique une retenue audit additionneur lorsqu'un zéro se trouve dans la position de signe dudit nombre binaire complémenté à 2 introduit dans ledit additionneur. 3. Dispositif selon la revendication 2, caractérisé en ce 25 qu'il comporte également un registre destiné à mémoriser ledit nombre binaire appliqué comme second terme audit additionneur, un circuit commutateur de termes inclu dans ledit dispositif d'application d'un nombre binaire complémenté à 2 audit additionneur et qui interconnecte ledit registre audit additionneur, un circuit com-30 mutateur d'entrée de registre qui aiguille sélectivement ledit nombre binaire complémenté à 2 devant être arrondi ou la sortie dudit additionneur vers ledit registre et un circuit qui relie la sortie dudit additionneur audit circuit commutateur d'entrée de registre. 35 4. Dispositif selon la revendication 3, caractérisé en ce qu'il comporte également un registre accumulateur connecté audit circuit commutateur d'entrée de registre et destiné à fournir le ■ 72 15873 12 2135622 nombre binaire complémenté à 2 devant être arrondi, et un circuit commutateur d'accumulateur qui interconnecte ledit additionneur et ledit accumulateur de manière que le contenu dudit registre accumulateur soit sélectivement arrondi et ramené audit registre t- accumulateur. 5 5. Dispositif selon la revendication 4» caractérisé en ce qu*il comporte également un circuit commutateur de décalage connecté entre ledit registre qui mémorise ledit second terme et ledit circuit commutateur de termes de manière à normaliser ledit 10 terme, et un circuit de commande commandé par ledit registre de termes et destiné à ramener audit registre de termes, un terme arrondi dans ce dernier, par l'intermédiaire dudit circuit commutateur de décalage et dudit circuit commutateur de termes jusqu'à ce que ledit terme soit normalisé, 15 6. Dispositif associé à un calculateur binaire susceptible de traiter des nombres à virgule flottante en représentation binaire complémentée à 2 et destiné à arrondir ces nombres en une représentation comportant n éléments binaires de moins, caractérisé en ce qu'il comporte un additionneur qui produit la somme binaire de deux 20 termes, un registre accumulateur qui mémorise la sortie dudit additionneur, un premier et un second registre de mémorisation des termes, un premier et un second circuit commutateur de termes qui connectent respectivement ledit premier et ledit second registre de termes audit additionneur, un commutateur de sortie des-25 tiné à mémoriser les mots de donnée dans une mémoire principale, un circuit commutateur d'entrée d'accumulateur qui connecte sélectivement ledit additionneur audit registre accumulateur et audit commutateur de sortie, un circuit commutateur de sortie d'accumulateur qui connecte sélectivement ledit registre accumulateur 30 audit second registre de termes, un générateur de constante d'arrondissement connecté audit premier circuit commutateur de termes et destiné à appliquer la valeur 2 - 1 comme premier terme audit et additionneur,y un dispositif qui applique une retenue audit additionneur lorsque ledit second registre de termes contient un élément 35 binaire de signe positif.