Brevet FR2130405A1 — publié le 19721103

i 213040 S L'invention concerne les convertisseurs de signaux électriques analogiques-numériques, et partLculièœinert un appareil perfectionné permettant d'obtenir une vitesse de conversion maximum et/ou un appareil de complexité réduite par rapport aux appareils connus, pour une capacité de bits de sortie équi-5 valente, line forme connue de convertisseurs de signaux analogiques-numériques est constituée par le convertisseur entièrement parallèle. Bien que ce convertisseur soit avantageux du point de vue de la vitesse de fonctionnement, sa présentation sous forme d'appareils est complexe, plus particulièrement avec 10 des capacités de bits de sortie importantes. Par exemple, le nombre de discri-minateurs nécessaires pour ces appareils est directement proportionnel au nombre de niveaux de chiffrage considéré. Par conséquent, tandis qu'une sortie de 5 bits nécessite uniquement 32 niveaux de chiffrage et 32 discriminateurs, une sortie de 8 bits nécessite un total de 256 niveaux de chiffrage et un 15 nombre similaire de discriminateurs. En plus, le circuit logique.de décodage associé croît à une vitesse supérieure uniforme. Un autre type connu de convertisseur de signaux analogique -numérique est le codeur cyclique tel que décrit dans le "Bell System Technical Journal", de Novembre 1965, en particulier dans les pages 1832-1834 et 1902-1913. 20 Bien que l'appareil soit.économique, ces convertisseurs cycliques présentent l'inconvénient que, étant donné leur mode de fonctionnement en série, un retard important s'accumule dans les étages successifs, et ceci limite la vitesse de conversion maximum. L'invention est basée sur le fait qu'une forme particulière du signal 25 de sortie disponible dans un étage d'un convertisseur cyclique peut être utilisée comme signal d'entrée pour un convertisseur entièrement parallèle, permettant ainsi la formation d'un type hybride de convertisseur de signaux analogique-numérique, utilisant deux formes différentes de convertisseurs pour former respectivement les chiffres significatifs les plus hauts et les plus bas de 30 la sortie numérique finale. Selon l'invention, un appareil pour convertir un signal électrique analogique en un signal électrique numérique correspondant est constitué d'un premier convertisseur analogique-numérique dont l'entrée est couplée à la source de signaux analogiques d'entrée et pouvant produire un signal de sortie constitué 35 par une reproduction de gamme multiple du signal analogique d'entrée, ainsi qu'un signal numérique de sortie représentant le ou les chiffres significatifs les plus hauts du signal de sortie numérique final , et un second convertisseur de signaux analogique-numérique entièrement parallèle dont l'entrée est reliée rOPH 72 09459 2 2130 40 S pour être alimentée par le signal de sortie à gammes multiples provenant du premier convertisseur, et qui délivre un signal numérique de sortie représentant les chiffres les moins significatifs du signal de sortie numérique final. Dans une forme particulière de l'invention, le premier convertisseur 5 est constitué par un convertisseur du premier type mentionné ci-dessus, c'est-à-dire du type cyclique, tandis qu'une autre forme comporte un certain nombre d'étages limiteurs alimentés en parallèle permettant de synthétiser le signal à gatanes multiples considéré. D'autres caractéristiques et avantages de l'invention ressortiront 10 de la description qui va suivre, donnée uniquement à titre d'exemple non limitatif, en référence au dessin annexé dans lequel : la figure 1 est un schéma synoptique d'un montage conforme à l'invention permettant de convertir un signal d'entrée sous forme analogique en un signal de sortie numérique binaire à 8 bits; 15 la figure 2 est un schéma synoptique représentant une forme du premier convertisseur utilisant des étages convertisseurs cycliques; la figure 3 est un circuit simplifié et très schématique d'une forme du convertisseur cyclique; la figure 4 est constituée d'une série de diagrammes (a) à (k) 20 représentant le fonctionnement du convertisseur cyclique; la figure 5 est un circuit plus détaillé d'une forme pratique du circuit convertisseur cyclique; la figure 6 est un schéma représentant une forme du convertisseur parallèle délivrant un signal de sortie numérique de 5 bits; 25 la figure 7 est un schéma synoptique représentant une autre forme du premier convertisseur utilisant des étages limiteurs pour synthétiser un signal de sortie à gammes multiples; la figure 8 est un schéma simplifié d'une forme de l'étage limiteur utilisé dans le convertisseur de la figure 7; 30 la figure 9 est constituée d'une série de 8 diagrammes (a) à (h) représentant le fonctionnement d'un étage limiteur tel que celui de la figure 8; et la figure 10 est un schéma synoptique simplifié représentant le comparateur et le circuit logique permettant d'obtenir le signal de sortie 35 numérique nécessaire à partir du montage de la figure 7. Sur la figure 1, le convertisseur analogique-numérique conforme à l'invention comporte un premier convertisseur analogique-numérique ADC1 auquel est appliqué un signàL analogique d'entrée bipolaire à l'aide des bornes 72 09459 3 2130405 d'entrée 10a et lla^ Ce signal d'entrée provient de préférence des bornes de sortie 13x, 14x d'un étage tampon d'entrée IB auquel un signal d'entrée analogique est appliqué par l'intermédiaire de la borne d'entrée lOx. Le premier convertisseur ADCl délivre trois signaux numériques de sortie par l'intermédiaire 5 des sorties 12a, 12b et 12jc. Ils représentent respectivement les trois bits les moins significatifs du signal de sortie numérique final, converti. En outre, ce premier convertisseur délivre un signal de sortie à plusieurs gammes à la borne 13£ pour être transmis comme signal d'entrée analogique au second convertisseur analogique-numérique PC par l'intermédiaire de sa borne d'entrée 15. 10 Ce second convertisseur est du type entièrement parallèle et délivre un signal de sortie de 5 bits représentant les bits les-moins significatifs du signal de sortie final converti sur les bornes de sortie 16a, 16b, 16c, 16d et 16^. Ces signaux de sortie numériques et ceux du premier convertisseur ADCl sont en code binaire réfléchi et, pour obtenir un signal final sous forme binaire naturelle, 15 tous les signaux de sortie sont ensuite appliqués à un convertisseur code binaire réfléchi en code binaire GBC de tout type convenable. Les signaux de sortie binaires naturels sont disponibles, sous forme parallèle, aux bornes 17a, 17b, 17£ 17h; 17ji délivrant le bit le plus, significatif et 17h le bit le moins significatif. 20 Le premier convertisseur ADCl peut être constitué d'un certain nombre, par exemple trois, d'étages convertisseurs cycliques en série comme représenté schématiquement sur la figure 2. Un premier étage convertisseur cyclique CCS1 reçoit un signal d'entrée bipolaire sur ses bornes d'entrée I0a} lia, et délivre un signal de sortie numérique à la borne 12a, ainsi qu'un signal de sortie bi-25 polaire à plusieurs gammes sur les bornes 13a et 14a^. Ce signal de sortie à plusieurs gammes est appliqué aux bornes d'entrée 10b et 11b d'un second étage convertisseur cyclique CCS2 dont le signal de sortie numérique est obtenu à la borne 12b, ainsi qu'un autre signal de sortie à plusieurs gammes sur les bornes 13b et 14b. Ce signal de sortie est appliqué aux bornes d'entrée IOjC et 11c 30 d'un troisième étage convertisseur cyclique CCS3. Celui-ci délivre un autre signal de sortie numérique sur la borne 12£, ainsi qu'un autre signal de sortie à plusieurs gammes sur la borne 13£. Le signal disponible à la borne 13£ est celui appliqué à travers un étage tampon (non représenté) comme signal d'entrée à la borne d'entrée 15 d'un convertisseur parallèle à 5 bits PC (figure 1). 35 Le convertisseur cyclique ou multiple analogique-numérique est décrit en détail dans le "Bell System Technical Journal" mentionné ci-dessus. La figure 3 représente les éléments de base de ce convertisseur cyclique analogique-numérique, chaque étage comportant des amplificateurs opérationnels tels que 0A1, 0A2, 72 09459 4 2130405 comportant chacun deux boucles de réaction séparées contenant chacune une diode redresseuse telle que Dl, D2 et D3, D4, les diodes respectives ayant des pôles opposés. Les amplificateurs opérationnels sont du type à alimentation directe, comportant un amplificateur en courant continu en parallèle avec un amplificateur 5 en courant alternatif, et, comme il ressort du circuit de la figure 3, le signal de sortie multiple à la borne de sortie associée telle que 13, 14, est obtenu à partir d'une jonction de sommation telle qu'indiqué en Jl, J2, les entrées de chacune de ces jonctions étant constituées par une entrée de chaque boucle de réaction d'amplificateur séparée, par exemple par.1'intermédiaire des résis-10 tances Rl et R2 ou R4 et R5, et une troisième à partir d'une source de tension de référence VR, par exemple à travers la résistance R3 ou R6. Sur les diagrammes de la figure 4 dans lesquels l'axe X représente la tension d'entrée et l'axe Y la tension de sortie, les réponses du premier d'une série d'étages convertisseurs cycliques à une entrée analogique Vo de la forme 15 représentée sur le schéma (a) sont représentées sur les schémas (b) et (e). La caractéristique de transfert au point £ est représentée sur le schéma (c), tandis que la caractéristique de transfert au point r est représentée sur le schéma (d). La sortie de la borne 13 est représentée sur le schéma (e). La sortie à la borne 14 de la jonction de sommation J2 est l'inverse de celle 20 représentée sur le schéma (e). La sortie du circuit discriminateur DSC est représentée sur le schéma (b). Ceci constitue une sortie numérique Do à la borne 12^. Le second étage cyclique, fonctionnant avec la sortie du premier étage en entrée (schéma e) délivre un signal de sortie numérique Dl comme représenté sur le schéma (f), et un signal de sortie multiple, dont "une version de la phase 25 est représentée sur le schéma (g). Un autre étage cyclique engendrera un autre signal numérique D2 comme sur le schéma (h), et un autre signal multiple comme représenté sur le schéma (j). Un autre étage cyclique délivrera un signal de sortie numérique comme sur le schéma (k) et un autre signal multiple. Le procédé de répétition d'un convertisseur cyclique est décrit par 30 - 1'équation : V ,, - -2 I V I +V„ CD n+1 | n I R avec Vo = kV et k = VL/V x R xo où Vx est l'entrée du premier étage 35 V est la grandeur naturelle de V xo x V est une tension de référence IV, V ,, est la sortie de l'étage n+1 n+1 V est l'entrée de l'étage n+1 n ! JPY 72 09459 . 2130405 Comme il ressort des schémas de la figure 4, étant donné les répétitions, la tension de sortie de chaque étage cyclique est uniquement définie par la tension d'entrée appliquée, et par conséquent, permet de détecter à l'aide du discriminateur situé à l'entrée de chaque étage si la sortie de cet 5 étage est positive ou négative, et d'obtenir une sortie numérique codée directement. Cette sortie se présente en code binaire réfléchi. Un circuit pratique utilisé pour les réseaux amplificateurs opérationnels et le discriminateur associé d'un étage cyclique est représenté, uniquement à titre d'exemple, sur la figure 5, où les parties correspondantes 10 à celles de la figure 3 portent les mêmes références. Les montages d'un type du second convertisseur analogique-numérique entièrement parallèle PC (figure 1) sont représentés schématiquement sur la figure 6 dans laquelle le signal d'entrée analogique à la borne d'entrée 15 est appliqué d'un côté de chacun d'une série de discriminateurs ou circuits compara-15 teurs de tension VDS1, VDS2, ... VDS31, VDS32. L'entrée opposée de chacun de ces circuits discriminateurs est reliée à une prise sélectionnée convenablement sur un réseau de potentiomètre PN de résistances fixes branchées en série entre les bornes de -"-2,5 V et -2,5 V d'une source d'alimentation en courant stable. Les sorties résultantes du discriminateur sont ensuite décodées à l'aide d'un 20 réseau logique classique DLN pour exciter les bornes de sortie numérique 16a, 16_b, 16jc, 16d et 16^ conformément à un signal en code binaire réfléchi représentant l'amplitude du signal analogique appliqué. La borne 16a porte le signal de bit le plus significatif et la borne 16e le signal de bit le moins significatif (LSB). 25 L'utilisation d'un convertisseur analogique-numérique parallèle pour traiter les bits les moins significatifs de la sortie est rendue possible en raison de la forme particulière du signal de sortie multiple disponible à partir du dernier des étages cycliques précédents du premier convertisseur analogique-numérique ADCl (figure 1). Par conséquent, en se reportant à la 30 figure 4 et en considérant le signal V3 du schéma (j) comme la sortie du dernier étage cyclique, il apparaît que la reproduction du signal se produit en des points séparés, avec un intervalle de j^V3, et que pour une variation de ^V3 de la tension d'entrée V , la sortie V3 modifie sa grandeur naturelle de -VR, +v 35 La forme multiple nécessaire du signal analogique d'entrée peut être obtenue par des moyens autres que les convertisseurs cycliques mentionnés ci-dessus. Une alternative consiste à synthétiser le signal multiple et un montage de ce type sera décrit maintenant en référence aux figures 7 à 10. cflf* 72 09459 6 2130405 Sur la figure 7, pour traiter les trois bits les plus significatifs du signal de sortie numérique, cinq étages limiteurs LSI, LS2, LS3, LS4 et LS5 sont utilisés. La forme de chaque étage limiteur est représentée sur la figure 8 et comporte un amplificateur opérationnel OA8 du même type à alimentation 5 directe que mentionné ci-dessus et avec une première boucle de réaction à l'aide du premier pont redresseur RB et de la résistance R85, et d'une seconde boucle de réaction à l'aide des résistances R81, R82 et des diodes D85, D86. L'entrée du limiteur 80 est couplée à l'entrée de l'amplificateur à l'aide des résistances R86, R87 tandis que la sortie du limiteur est disponible en 81 et la sortie 10 de 1'amplificateur en LAO. Pendant le fonctionnement, tandis que le pont redresseur RB conduit dans la région active de la gamme de son signal d'entrée, le trajet de réaction de la sortie de l'amplificateur passant par la résistance R85vers l'entrée de la terre virtuelle est fermé. Lorsque le courant dans la résistance R85 15 croît, sous l'effet de l'accroissement de l'amplitude du signal d'entrée, l'intensité du courant dans les résistances R83 ou R84 (selon la polarité du signal d'entrée) décroît jusqu'à zéro, la diode du pont associé D81 ou D82 devient alors non conductrice et ceci rompt tout d'abord la boucle de réaction. Les niveaux correspondants sont déterminés par les tensions de référence +VR, 20 -VR appliquées aux points opposés du pont redresseur RB à travers lés diodes compensatrices D83, D84 et les résistances R83, R84. Sur les schémas de la figure 9, les tensions de référence +V,., -V„ du premier limiteur sont celles K K de Vj, Vp (schéma a), pour le second limiteur celles de Vç, V^, (schéma b), pour le troisième limiteur celles de V_, V_ (schéma c) et pour le quatrième ti 15 25 limiteur celles de et (schéma d). Pour un accroissement supplémentaire de l'amplitude du signal d'entrée, il s'établit un second trajet de réaction à l'aide des résistances R81, R82 et des diodes R85, R86. Les niveaux respectifs pour lesquels ceci se produit sont déterminés par les tensions de polarisation appliquées à travers les 30 résistances R88, R89 et sont proches des premiers niveaux de réaction de coupure mentionnés ci-dessus dans chaque étage limiteur. La sortie du limiteur disponible à la sortie 81 est par conséquent l'inverse du signal d'entrée dans les régions actives du limiteur, c'est-à-dire jusqu'aux premiers points de coupure de la boucle de réaction, puis au niveau 35 de tension de référence mentionné. Ceci apparaît sur la courbe en trait plein des schémas (a), (b), (c) et (d) de la figure 9. La sortie de l'amplificateur disponible en LAO dans chaque cas est l'inverse de l'entrée, avec un léger décalage au niveau de référence mentionné, comme il ressort des courbes en pointillé de ces mêmes schémas. 11 0945^ 7 2130405 Sur la figure 7, le signal analogique d'entrée appliqué à la borne d'entrée 10 est appliqué directement aux second et quatrième étages limiteurs LS2, LS4, et sous forme inversée aux autres étages LSI, LS3, LS5 par l'intermédiaire des résistances R71, R72, et à l'amplificateur opérationnel d'inversion 5 0A7 ayant une boucle de réaction passant par la résistance R74. Pour former le signal de sortie nécessaire multiple ayant la caractéristique d!entrée/sortie représentée sur le schéma (h) de la figure 9, les sorties limitrices des étages LSI, LS2, LS3 et LS4 sont ajoutées à une version d'amplitude moitié de la sortie limitrice de l'étage LS5 (schéma e) de la figure 9, dans le réseau de 10 sommation des résistances R75a, R75b, R75£, R75d et R75e avant l'application à l'aide de l'amplificateur opérationnel 0A8 à la borne de sortie du signal multiple 13. Le schéma (f) représente la somme des schémas (a), (b), (c) et (d), et le schéma (g) la somme du diagramme (e) et de deux fois le diagramme (f). Le diagramme (h) est le diagramme (g) après amplification et décalage du niveau 15 de repos. Pour obtenir le signal de sortie numérique nécessaire équivalent aux sorties 12jî, 12b, 12c: des étages convertisseurs cycliques de la figure 2, les sorties de l'amplificateur LAOl, ... LA04 des quatre premiers étages limiteurs sont appliquées au comparateur et au réseau logique représentés sur la figure 10. 20 La sortie amplificatrice des étages limiteurs LSI est appliquée à travers la borne 91 à un côté de chacun des deux circuits comparateurs GP91, CP92 dont les entrées opposées sont alimentées respectivement avec les tensions de référence V„ et V . De façon similaire, le signal de l'étage limiteur LS2 est appliqué E L) par l'intermédiaire de la borne 92 aux comparateurs CP93, CP94 alimentés avec 25 les tensions de référence Vç et V^, le signal du troisième étage limiteur LS3 étant appliqué par l'intermédiaire de la borne 93 aux comparateurs CP95 et CP96 alimentés par les tensions de référence V„ et VB et le signal du quatrième D étage limiteur LS4 est appliqué par l'intermédiaire de la borne 94 au comparateur CP97 alimenté par la tension de référence V^.. Les sorties respectives des 30 comparateurs excitent le réseau logique de décodage DLN pour obtenir des tensions de commande destinées à trois bascules ou circuits générateurs équivalents FF1, FF2 et FF3 commandant l'alimentation des signaux numériques aux bornes 12^, 12Jd et 12c, à des intervalles de temps séparés déterminés par le signal d'horloge ou de synchronisation. 35 La technique de gammes multiples du convertisseur cyclique ou du système limiteur décrit ci-dessus permet d'obtenir une protection contre une amplitude excessive du signal analogique d'entrée à l'aide d'une diode ou d'un moyen d'écrêtage équivalent destiné à réduire l'amplitude du signal d'entrée 12 U9459 8 2130405 entre des limites choisies. Dans le cas de montages utilisant des étages convertisseurs cycliques tels que celui de la figure 1, l'étage tampon d'entrée IB peut être avantageusement un autre étage convertisseur cyclique dont la sortie numérique n'est pas utilisée pour former le signal de sortie numérique, 5 mais pour former un signal d'avertissement de surcharge. Dans le système limiteur de la figure 7, la protection contre les surcharges peut être obtenue par séparation de l'entrée à l'aide de résistances telles que R71, R72, et par un écrêtage à l'aide de diodes telles que D71, D72. Dans quelques cas, il peut être avantageux d'utiliser un ou plusieurs 10 étages convertisseurs cycliques pour traiter un ou plusieurs chiffres intermédiaires de la sortie numérique en combinaison avec un moyen de synthèse et de décodage tel que décrit pour traiter les chiffres les plus significatifs de la sortie numérique et un convertisseur du type entièrement parallèle alimenté à partir d'un ou de plusieurs étages convertisseurs cycliques pour 15 traiter les chiffres les moins significatifs de la sortie finale. Selon une autre modification, le second convertisseur analogique-numérique, de type entièrement parallèle peut être remplacé par un autre type de convertisseur tel que le type connu à "approximations successives" traitant les chiffres de sortie les moins significatifs. 20 II va de soi que l'invention décrite est susceptible de nombreuses modifications ou variantes sans pour autant sortir de son cadre. 72 09459 9 2130405 R_E_V E_N D I C A T I 0 N S 1. Appareil pour convertir un signal électrique analogique en un signal électrique numérique correspondant caractérisé en ce qu'il comporte un premier convertisseur de signaux analogique-numérique dont l'entrée est couplée à une source de signaux analogiques d'entrée et pouvant produire un 5 signal de sortie qui est une reproduction à plusieurs gammes du signal analogique d'entrée ainsi qu'un signal de sortie numérique représentant le ou les chiffres les plus significatifs du signal de sortie numérique final, et un second convertisseur de signaux analogique-numérique entièrement parallèle ou de tout autre tjpe dbnt l'entrée estime peur être alimentée par le signal de sortie à gammes multiples du premier 10 convertisseur et qui délivre un signal de sortie numérique représentant les chiffres les moins significatifs du signal de sortie numérique final. 2. Appareil selon la revendication 1, caractérisé en ce que le premier convertisseur analogique-numérique comporte plusieurs étages convertisseurs cycliques en série, le premier de ces étages étant couplé à la source de signaux 15 analogiques d'entrée, et le dernier de ces étages étant relié pour appliquer sa sortie à gammes multiples à l'entrée du convertisseur de signaux entièrement parallèle. 3. Appareil selon la revendication I, caractérisé en ce que le premier convertisseur analogique-numérique est constitué de plusieurs étages 20 limiteurs alimentés en parallèle, comportant chacun un amplificateur contenant des trajets de réaction à commande de tension alternative et un système de décodage. 4. Appareil selon l'une quelconque des revendications 2 ou 3, caractérisé en ce que le nombre de chiffres délivré par le convertisseur cyclique 25 ou les étages limiteurs est rendu égal ou légèrement inférieur à la moitié du nombre de chiffres du signal de sortie numérique final. 5. Appareil selon l'une quelconque des revendications précédentes, caractérisé en ce que la sortie du convertisseur entièrement parallèle est décodée en un code binaire réfléchi pour une combinaison directe avec les signaux de 30 sortie numériques du premier convertisseur pour former une sortie numérique composite codée en binaire réfléchi. 6. Appareil selon la revendication 5, caractérisé en ce qu'il comporte un convertisseur de code binaire réfléchi en code binaire normal pour obtenir une sortie numérique sous forme directement binaire. 35 7. Appareil œlon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comporte un moyen de protection contre les surcharges 72 09459 10 2130405 du convertisseur cyclique ou de l'étage limiteur ou des étages du premier convertisseur, permettant de compenser les amplitudes excessives des signaux analogiques d'entrée. 8. Appareil selon l'une quelconque des revendications 2 et 7, 5 caractérisé en ce que le moyen de protection contre les surcharges est constitué d'un étage convertisseur cyclique supplémentaire relié et précédant le ou les étages convertisseurs cycliques dont le ou les signaux de sortie numériques forment une partie du signal de sortie numérique composite. 9. Appareil selon l'une quelconque des revendications 7 ou 8, 10 caractérisé en ce que le moyen de protection contre les surcharges comporte un moyen d'écrêtage à diodes pour limiter l'amplitude du signal d'entrée analogique.