Brevet FR2124505A1 — publié le 19720922

038S3 1 2124505 La présente invention se rapporte d'une manière générale aux détecteurs de phase du type digital, et concerné plus particulièrement un dispositif pour convertir un signal analogique de phase inconnue en un nombre binaire codé. 5 Dans les récepteurs radar du type usuel, la détection de signaux vidéo quantifiés est assurée en amplifiant puis en détectant un signal à fréquence intermédiaire issu des échos vidéo reçus, puis en convertissant les signaux analogiques à fréquence vidéo ainsi obtenus en signaux vidéo 10 digitaux à l'aide d'un convertisseur analogique/digital. Toutefois, ce procédé de détection n'est pas satisfaisant, d'une part à cause de la fréquence de détection de., fausses cibles simulées par le bruit ou les parasites, et d'autre part en raison des inévitables erreurs de distance introduites par 15 la conversion d'analogique en digital. En outre, dans un radar classique de poursuite de cibles mobiles, le signal à fréquence intermédiaire est comparé par un détecteur de phase avec un signal de référence issu d'un oscillateur cohérent, et le signal vidéo analogique résultant, dont l'amplitude est 20 fonction de l'écart de phase, est retardé d'une durée déterminée égale à la période de récurrence des impulsions radar. Ensuite, le signal analogique retardé est comparé avec ce même signal non retardé en vue d'identifier les signaux renvoyés par une cible mobile, par le fait que l'écart desdits signaux n'est 25 pas nul . Toutefois, il est difficile en pratique de distinguer les signaux correspondant à une véritable cible mobile de ceux correspondant à de fausses cibles, en raison des effets combinés des interférences, des bruits artificiels, des échos aléatoires produits par exemple par la surface de 30 la mer, etc... En conséquence, la présente invention a pour objet la réalisation d'un dispositif nouveau et perfectionné pour assurer la conversion d'un signal analogique de phase inconnue en un signal numérique codé sous forme binaire, un tel 35 dispositif étant particulièrement adapté à être incorporé à un radar. 72 03853 2 2124505 Un objet corrolaire de l'invention est de réaliser un détecteur de phase de type digital bénéficiant d'une excellente précision de fonctionnement pour un fable coût de construction. A cet effet, selon l'invention, un signal analogique de 5 phase inconnue est comparé par plusieurs détecteurs de phase avec autant de signaux de référence mutuellement déphasés d'une valeur prédéterminée. Les signaux de sortie des détecteurs de phase sont appliqués à un groupe de'détecteurs de seuil associés pour être comparés à différents niveaux de référence. 10 Les sorties des détecteurs de seuil sont ensuite traitées par des circuits logiques pour engendrer un signal numérique codé sous forme binaire identifiant la phase du signal analogique. Lorsque le dispositif de l'invention est incorporé à un radar, les signaux reçus à radio-fréquence ou à fréquence intermédiaire 15 sont directement convertis en signaux vidéo, digitaux, sans être préalablement traduits en signaux vidéo analogiques. En outre, dans le cas d'un radar de poursuite de cibles mobiles, la comparaison des signaux retardés et non retardés s'effectue directement sur le signal numérique codé, ce qui élimine les 20 inconvénients susmentionnés inhérents aux radars de poursuite de cibles mobiles de réalisation classique. D'autres caractéristiques et avantages de l'invention apparaîtront au cours de la description explicative qui va suivre en se reportant aux dessins schématiques annexés 25 donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels : - la figure 1 donne le schéma-bloc d'un exemple de réalisation préféré du dispositif conforme à l'invention; - les figures 2a et 2b sont -des graphiques montrant 30 la forme des signaux de sortie des détecteurs de phase incorporés au dispositif de la figure 1 ; - la figure 3 donne la table de vérité identifiant les signaux de sortie de détecteurs de seuil incorporés au dispositif de la figure 1 ; 35 _ la figure 4 est un schéma logique illustrant l'exploitation des signaux de sortie des détecteurs de seuil pour la détection de phase; 72 03853 3 2124505 - la figure 5 représente un c ireuit pour le codage de l'information de phase sous forme de nombre binaire à trois positions pondérées; - la figure 6 est un tableau rassemblant les nombres 5 binaires identifiant les déphasages croissants de 45° en 45° de 0 à 360°; - la figure 7 est un schéma-bloc semblable à celui de la figure 1 illustrant un autre mode de mise en oeuvre de 1'invention; 10 - la figure 8 est un graphique semblable à ceux des figures 2a et 2b représentant les caractéristiques de sortie des trois détecteurs de phase incorporés au dispositif de la figure 7 ; - la figure 9 est une table de vérité semblable à 15 celle de la figure 3 indiquant les signaux de sortie des détecteurs de seuil incorporés au dispositif de la figure 7; - la figure 10 représente une porte OU destinée à constater la présence des signaux analogiques lorsque les signaux de sortie des détecteurs de seuil répondent à une 20 combinaison déterminée; et - la figure 11 donne le schéma-bloc d'un radar comportant application de l'invention. La figure 1 représente sous forme de schéma-bloc un exemple de réalisation préféré du dispositif conforme à 25 1'invention.Comme déjà indiqué, l'invention sera décrite ci-après comme appliquée à la détection radar, bien que cette application ne soit nullement exclusive, l'invention pouvant être mise en oeuvre avec avantage chaque fois qu'il y a lieu de convertir en signal numérique un signal analogique 30 de phase inconnue. Le dispositif représenté sur la figure 1 comprend des détecteurs de phase 10 et 11 de type conventionnel possédant des caractéristiques de sortie identiques. L'une des entrées de chacun de ces détecteurs 10, 11 est reliée à une source 12 35 engendrant un signal analogique de phase inconnue. L'autre entrée du détecteur de phase 10 est reliée directement à une source de signal de référence 13, à laquelle la seconde entrée 72 03853 4 2124505 du détecteur de phase 11 est reliée par l'intermédiaire d'un circuit déphaseur 14. Dans l'application considérée, les sources 12 et 13 pourraient être par exemple constituées par un amplificateur à fréquence intermédiaire et par un oscil-5 lateur cohérent .. Le circuit déphaseur 14, de type connu en soi, introduit dans l'exemple d'application considéré un déphasage de 90°. Les signaux de sortie des détecteurs de phase 10, 11 sont respectivement appliqués à l'entrée d'amplificateurs 15, 16" faisant office d'amplificateurs 10 adaptateurs (buffers), et par suite choisis d'excellente qualité. Ces amplificateurs peuvent toutefois être éventuellement omis. En vue de l'application spécifiée, les amplificateurs 15» 16 possèdent une caractéristique de sortie "triangulaire", 15 le niveau de leur signal de sortie variant linéairement en fonction de l'écart de phase entre le signal analogique et le signal de référence, comme montré sur les graphiques des figures 2a et 2b. Par comparaison de ces caractéristiques, il apparaît que le signal de sortie de l'amplificateur 16, représenté sur 20 la figure 2b, est décalé de 90° par rapport à celui de l'amplificateur 15, représenté sur la figure 2a, en raison de l'interposition du circuit déphaseur 14. Le dispositif objet de l'invention comporte par ailleurs deux groupes des détecteurs de seuil 17-22, dont chacun est 25 capable d'engendrer des sorties logiques de niveaux différents selon le sens de l'écart entre un signal d'entrée et un niveau de référence déterminé, par exemple fixé par rapport au potentiel de la masse. Ces détecteurs de" seuil sont répartis entre., un premier groupe comprenant les^détecteurs 17, 18 30 et 19, dont chacun comporte une entrée à laquelle est appliqué le signal de sortie de l'amplificateur 15, et un second groupe comprenant les détecteurs 20, 21 et 22, dont chacun comporte une entrée à laquelle est appliqué le signal de sortie de l'amplificateur 16. .la valeur de la tension de 35 référence appliquée à l'autre entrée de chacun des détecteurs 17-22 est déterminé par une source de niveaux étagés 23, 72 03853 5 2124505 qui peut être constituée par exemple par un potentiomètre à commande manuelle ou automatique fournissant trois niveaux de sortie, à savoir une tension supérieure SUP, une tension moyenne MOY et une tension inférieure Iffl?; la tension . 5 supérieure est appliquée à la seconde entrée des détecteurs de seuil 17 et 20, tandis que la tension moyenne est appliquée à la seconde entrée des détecteurs 18 et 21, et la tension inférieure à la seconde entrée des détecteurs 19 et 22. Dans l'application particulière considérée, les 10 trois tensions de référence fournies par la source 23 sont ajustées avec précision par rapport aux niveaux des signaux de sortie des détecteurs de phase 10 et 11 éventuellement amplifiés,de manière à présenter les valeurs relatives indiquées sur les graphiques des figures 2a et 2b. Ceci 15 étant, les détecteurs de seuil 17 et 20 effectuent la comparaison entre la tension de référence supérieure SUP et les signaux respectivement appliqués à leurs entrées, et engendrent en réponse les sorties logiques TD1 et ÎD4; de même, les détecteurs de seuil 18 et 21 effectuent la 20 comparaison entre la tension de référence moyenne MOT et les signaux respectivement appliqués à leurs entrées, et fournissent en réponse des sorties logiques TD2 et TD5; enfin, les détecteurs de seuil 19 et 22 effectuent de la même manière la comparaison entre la tension de référence 25 inférieure IKF et les signaux respectivement appliqués à leurs entrées, pour produire en réponse les sorties logiques TD3 et TD6. Les sorties logiques TD1 et TD4 sont à l'état vrai (niveau logique "1") lorsque le niveau des signaux appliqués à l'entrée des détecteurs correspondants 17 et 20 30 est plus élevée que la tension de référence supérieure SUP, et inversement est fausse (niveau logique "0") lorsque ces signaux sont inférieurs à ladite tension. D'une manière similaire, les sorties TD2 et TD5 sont vraies lorsque le niveau des signaux respectivement appliqués à l'entrée 35 des détecteurs 18 et 21 sont supérieurs à la tension de référence moyenne MOY, et inversement sont fausses lorsque ces signaux sont de niveau inférieur à ladite tension. 72 03853 6 2124505 Enfin et de même, les sorties logiques TD3 et TD6 sont vraies ou fausses selon que le niveau des signaux respectivement appliqués à l'entrée des détecteurs de seuil 19 et 22 est supérieur ou inférieur à la tension de référence inférieure INF. De la sorte, 5 la combinaison des sorties logiques produites par les six détecteurs de seuil 17-22 change chaque fois que le déphasage du signal analogique par rapport au signal de référence varie de 45°, comme le montre la table de vérité de la figure 3. Cette table met clairement en évidence le fait que le dispositif de l'invention, dans le mode de réalisation décrit, traduit la phase inconnue d'un signal analogique en une combinaison déterminée de six niveaux logiques. Comme montré sur la figure 1, les sorties des détecteurs de seuil 17-22 sont respectivement reliées aux entrées de six 15 portes NON 24-29» ayant pour rôle d'engendrer en réponse aux sorties logiques des détecteurs de seuil les niveaux logiques inverses TD1 , TD2, TD3, TD4, TD5 et TD6 respectivement. la figure 4 représente un circuit logique destiné à déterminer la phase inconnue du signal d'entrée à partir 20 par rapport à la phase du signal de référence. les relations logiques constatées par les autres portes ET, chacune affectée à une tranche de 45°, sont les suivantes : 35 Porte ET 31 Porte ET 32 Porte ET 33 Porte ET 34 B = TD1.TD4.TD5 C = TD1.TD5.TD6 D = TÏÏT.TD2.TD5 E = TD2.TD3.TD6 72 03853 7 2124505 Porte ET 35 F = TD3.TD5.TD6 Porte ET 36 G = TD3.TD4.TD5 Porte ET 37 H = TD2.TD3.TD4 Le circuit logique montré sur la figure 4 comprend en 5 outre une porte OU 38 dont les huit entrées sont respectivement reliées aux sorties des portes ET 30-37. La fonction de cette porte OU 38 est de fournir une sortie vraie G.DET lorsque l'une quelconque des sorties des portes ET 30-37 est à l'état vrai, ce qui traduit la présence d'un signal analogique 10 d'amplitude suffisante pour permettre la détermination précise de sa phase. La figure 5 représente schématiquement un circuit de codage destiné à convertir l'information de phase issue du circuit logique de la figure 4 en un signal binaire à trois ' 15 positions pondérées ÎT. Le circuit de codage est formé de trois portes OU 40, 41 et 42, dont chacune comporte quatre entrées auxquelles sont respectivement appliqués quatre des produits logiques formés par les portes ET 30 -37 arrangés selon une combinaison déterminée. Ainsi, la combinaison des 20 produits logiques appliquée à l'entrée de la porte OU 40 correspond au chiffre binaire de plus grand poids (6.MSB), qui correspond à la combinaison des sorties E, E, G et H des portes ET 34, 35, 36 et 37. D'une manière similaire, l'entrée de la porte OU 41 reçoit la combinaison des produits 25 logiques C, D, G et H engendrés par les portes ET 32, 33, 36 et 37, qui. correspond au chiffre de poids immédiatement inférieur (Q.2ndLSB). L'entrée de la porte OU 42 reçoit pour sa part la combinaison des sorties B, D, F et H des portes ET 31, 33, 35 et 37, qui correspond au chiffre de moindre 30 poids (Q.LSB). C'est dire que les sorties des trois portes OU 40, 41 et 42 forment un nombre binaire à trois positions pondérées ÏT, dont la valeur est modifiée comme l'indiquent les trois premières lignes de la table de vérité de la figure 6, chaque fois que le déphasage du signal par rapport au 35 signal de référence s'accroît de 45°. 72 03853 8 2124505 Il ressort de cette table que lorsque A = 1, c'est-à-dire lorsque le déphasage est compris entre 0 et 45°, la porte ET 30 engendrant ce âgpal n'est reliée à aucune des portes OU 40, 41 et 42. Par contre, la porte ET 31 qui engendre le signal B 5 lorsque le déphasage est compris entre 45 et 90° est reliée à la porte OU 42 correspondant au chiffre binaire de moindre poids. On remarquera que la table de vérité de la figure 6 indique en outre le signal de sortie 9.DET de la porte 10 OU 38, qui sert à distinguer la combinaison logique "0, 0, 0" correspondant à un'déphasage compris entre 0 et 45° de la combinaison logique "0, 0, 0" produite lorsqu'aucun signal analogique n'est appliqué au dispositif de l'invention. Avec le dispositif représenté sur les figures 1, 4 et 5, 15 il est donc possible de quantifier, c'est-à-dire traduire sous forme numérique, la phase inconnue d'un signal analogique, qui est mesurée par un nombre binaire à trois positions pondérées dont chaque valeur identifie un déphasage compris dans une plage de 45°• 20 II est bien évident que la double détection de phase et de seuil mise en oeuvre par le dispositif de l'invention élimine toute interférence des bruits ou autres parasites d'origine extérieure. En outre, 011 remarquera que le signal analogique fourni 25 par la source 12 doit présenter une amplitude suffisante pour assurer l'excitation des détecteurs de phase 10, 11 présentant les caractéristiques de sortie représentées sur les figures 2a et 2b. Toutefois, il est bien évident que par multiplication des circuits montrés sur les figures 1, 4 et 5 et par un choix 30 convenable des tensions de référence et du taux d'amplification, la phase de tout signal analogique pourrait être convertie en un nombre exact, quel que soit le niveau dudit signal. 72 03853 9 2124505 La figure 7 représente un autre mode de réalisation du dispositif conforme à l'invention, qui diffère de celui -reprisento sur la figure 1 par l'adjonction d'un circuit déphaseur 50, d'un détecteur de phase 51, d'un amplificateur 5 52 et d'un groupe de détecteurs de seuil 53, 54 et 55- Le détecteur de phase 51 présente une caractéristique de sortie linéaire semblable à celle des détecteurs 10 et 11 . Le circuit déphaseur 50 est du même type que le circuit déphaseur 14 déjà mentionné en relation avec la figure 1 , mais est réglé . 10 de manière à introduire un décalage de phase de 240°, tandis que le circuit déphaseur 14, dans ce mode de réalisation, introduit un déphasage de 120° et non plus de 90°. L'entrée du circuit déphaseur 50 est relié à labource de signal de référence de phase 13, sa sortie étant reliée à l'une des 15 entrée du détecteur de phase 51 , dont la seconde entrée est reliée à la source 12 du signal analogique de phase inconnue. En conséquence, le détecteur de phase 51 assure la comparaison des phases du signal analogique etâusîgpal de référence déphasé de 240°, et fournit en réponse un signal de sortie représentatif 20 de l'écert de phase constaté. Le signal de sortie du détecteur de phase 51 est transmis par l'intermédiaire de l'amplificateur associé 52 à l'une des entrées de chacun des détecteurs de seuil 53, 54 et 55. La figure 8 est un graphique semblable à ceux des figures 25 2a et 2b, montrant la forme triangulaire des caractéristiques de sortie des amplificateurs 15, 16 et 52 du dispositif de la figure 7. Ce graphique montre notamment que les trois sorties sont déphasées de 120° l'une par rapport à l'autre, en raison des décalages de phase introduits par les circuits 14 et 50. 30 Comme déjà indiqué, les sorties des a'nqôLificateurs 15, 16 et 52 sont reliées à l'une des entrées des détecteurs de seuil appartenant respectivement à l'un des trois groupes des détecteurs 17-19, 20-22, 53-55. En ce qui concerne ce dernier groupe, , chacun des détecteurs de seuil 53, 54 et 55 comporte une 35 seconde entrée reliée à l'une des sorties de la source de tensions de- référence 23, à savoir les sorties SUP, MOT et Œ respectivement, En outre, dans ce mode de réalisation, les 72 03853 10 2124505 tensions de référence fournies par la source 23 sont précisément ajustées de manière à présenter les valeurs relatives indiquées sur le graphique de la figure 8. De la sorte, les détecteurs de seuil 17-22, 53-55 peuvent engendrer les sorties logiques 5 indiquées sur la table de la figure 9, selon la valeur de l'écart de phase entre le signal analogique et le signal de référence. Avec ce mode de réalisation, la phase inconnue du signal analogique peut être déterminée par la combinaison de 9 10 signaux logiques, qui se modifie de 30 en 30° entre 0 et 360°. S'il est nécessaire de fournir une mesure numérique de cette phase inconnue, les sorties des détecteurs de seuil peuvent être reliées à des circuits de codage semblables à ceux des figures 4 et 5. Dans ce cas, il est bien évident que l'augmen-15 tation du nombre des détecteurs de phase , des circuitsdéphaseurs et des détecteurs de seuil ainsi que le choix des déphasages introduits par le^éircuits déphaseurs et des tensions de référence fournies aux détecteurs de seuil permettent d'identifier par un nombre binaire déterminé tous les déphasages variant 20 de 0 à 360°, mais par tranches moins larges que dans le mode de réalisation précédent, à savoir 30° et non plus 45°. la figure 10 illustre un agencement logique permettant de détecter la présence effective d'un signal analogique à partir des sorties des détecteurs de seuil . Comme représenté, cet 25 agencement comprend essentiellement une porte 0TJ 57 dont les six entrées sont respectivement reliées aux sorties des détecteurs- de seuil 17, 20 et 53 et de portes ÎJOÏT (non représentées) associées aux détecteurs de seuil 19, -22 et 55. lorsqu'un signal analogique est présent, lrune quelconque des 30 six entrées de la porte OU 57 est donc portée à l'état vrai, de sorte que TD1 + ÏD4 + TD7 + TD3 + TD6 + TD9 = 1 , et que la porte OU 57 produit en conséquence une sortie vraie. Cette sortie vraie constate la présence d'un signal analogique sans qu'il soit tenu compte du fait que l'amplitude de ce 35 signal suffit ou non pour permettre une mesure exacte de sa phase relative. A cet égard, le comportement du montage est différent de celui de la figure 4, où la sortie vraie 0.DET 72 03853 2124505 de la porte OU 38 signalait la présence d'un âgnal analogique d'amplitude suffisante pour permettre la mesure exacte de sa phase relative. En conséquence, dans l'hypothèse où une pacte OU montée comme la porte 38 de la figure 4 serait incorporée 5 au second exemple de réalisation du dispositif, et où la sortie de cette porte OU serait au niveau logique "0" alors que celle de la porte OU 57 serait au niveau logique "1", on pourrait en déduire la présence d'un signal analogique à l'entrée du dispositif, mais que ce signal ne présenterait 10 pas des caractéristiques propres à permettre la mesure numérique de sa phase relative, par exemple en raison Dans l'hypothèse où un dispositif conforme à la présente 15 invention serait utilisé en association avec ûn radar de poursuite, il serait avantageux que la sortie de la porte OU 57 traverse un discriminateur de largeur d'impulsion répondant sélectivement aux impulsions de durée égale à celle des impulsions émises par le radar, puisqu'il deviendrait alors possible 20 de n'extraire des signaux reçus que les impulsions d'échos de largeur sensiblement égale' à celle des impulsions initialement émises, ce qui aurait pour dTfet de supprimer toute influence des cibles fixes, des ondes d'interférence, etc... En outre, il est bien évident que l'invention permettrait alors 25 de s'affranchir de tout besoin de synchronisation de la phase du signal de référence durant le processus de détection des signaux reçus. la figure 11 représente sous forme de schéma-bloc un radar de poursuite de cibles mobiles comportant application du 30 dispositif conforme à l'invention. Bien que cela ne soit pas représenté, ce dispositif pourrait être excité à partir d'un signal à fréquence intermédiaire convenablement amplifié et d'un signal de référence produit par un amplificateur PI et l'oscillateur cohérent incorporés aux systèmes radar . 35 le radar de poursuite de cibles mobiles représenté comporte un dispositif de temporisation 60 dont les deux entrées sont reliées au dispositif conforme à la présente invention de telle 72 03853 2124505 manière qu'il en reçoit le signal Q.DET et le nombre binaire F issu du codage de l'information de phase. Le signal Q.DET et le nombre binaire H peuvent être prélevés, par exemple, sur la porte OU 38 de la figure 4 et sur les portes OU 40, 41 et 5 42 de la figure 5, respectivement, le dispositif de temporisation 60 est habituellement constitué par une mémoire à tore capable de retarder le signal appliqué à son entrée pendant une durée déterminée égale à la période de récurrence des impulsions radar . Ce dispositif de temporisation possède deux sorties 10 correspondant respectivement à ses deux entrées, de sorte que le signal Q.DET et le nombre binaire N apparaissent simulta-némént à la sortie du dispositif de temporisation. Un circuit soustracteur 61 est prévu pour soustraire le nombre de phase retardé du même nombre non retardé. A cet effet 15 le circuit soustracteur 61 comporte deux entrées respectivement reliées à l'entrée et à la sortie du dispositif temporisateur 60 traitant l'information de phase. Par ailleurs, l'autre entrée et l'autre sortie du dispositif temporisateur 60 traitant le signal Q.DET sont reliées aux deux entrées d'une porte ET 20 62 dont la sortie est reliée au circuit soustracteur 61. Le rôle de cette porte ET 62 est de constater que les signaux Q.DET retardé et non retardé se trouvent simultanément à l'état vrai ("1") et d'exciter le circuit soustracteur 61 en présence de cette double condition, pour ainsi valider la 25 différence dQ entre les informations de phase retardée et non retardée . Cette porte ET 62 peut toutefois être omise si besoin est. Comme il est bien connu dans la technique, le fait que la différence dQ ne soit pas nulle indique la réception d'échos 30 depuis une cible mobile. Un discriminateur 63 est donc relié à la sortie du circuit soustracteur 61 pour déterminer si dQ est nul ou non. La sortie du circuit soustracteur 61 est par ailleurs transmise à un autre ensemble temporisateur 64-soustrae teur 65. L'une des deux entrées du circuit soustracteur 65 35 est directement reliée à la sortie du circuit soustracteur 61, tandis que son autre entrée est reliée à la sortie du dispositif temporisateur 64, de sorte que les signaux dQ retardé et non 72 03853 13 2124505 retardé lui sont tous deux appliqués, le dispositif temporisateur 64 est de même construction que le dispositif 60 et introduit également un retard équivalent à une période de récurrence des impulsions radar. De la sorte, il est bien évident.que la sortie d© 5 du circuit soustracteur 65 est ^ , et donc correspond à la vitesse de modification de d© rapportéeà une période de récurrence des impulsions radar. A cet égard, on remarquera qu'il a été empiriquement constaté que si les bruits d'origine artificielle, les interférences et les échos aléatoires engendrés 10 par exemple par la surface de la mer, etc..., présentent une d© vitesse de variation ^ se modifie au hasard d'une période dQ à la suivante, par contre la vitesse de variation ^ des signaux d'échos issus de cibles mobiles ne varie que dans une faible mesure et peut donc être considérée comme sensiblement 15 constante. En vue de mettre à profit cette constatation empirique, un second discriminateur 66 est couplé à la sortie • du circuit soustracteur 65 pour assurer une discrimination effective entre les signaux d'échos véritablement issus de cibles mobiles et ceux provenant des fausses cibles. 20 Bien que l'invention ait été décrite et représentée en relation avec un grstème radar de poursuite de cibles mobiles de type classique, il est bien arident qu'elle pourrait être appliquée avec autant d'avantages à d'autres types de radars de poursuite, par exemple ceux du type à étages multiples. En 25 outre, il est bien évident que l'invention pourrait aussi bien être employée dans des systèmes de transmission de données par modulation de phase en multipulsé , auquel cas il ne serait pas nécessaire de synchroniser la phase du récepteur avec le signal de référence produit par l'émetteur, étant donné que ce 30 récepteur pourrait détecter l'information de phase sur la base des signaux de synchronisation reçus par intermittence. 72 03853 4 2124505 C'est dire d'une manière générale que l'invention n'est nullement limitée aux modes de réalisation et aux types d'application qui ont été décrits ou mentionnés, mais qu'au contraire l'invention comprend tous les moyens constituant des équivalents techniques de ceux décrits et illustrés, considérés séparément ou en combinaison et mis en oeuvre dans le cadre des revendications qui suivent. 72 03853 2124505 REVENDICATIONS 1.- Dispositif pour la conversion d'un signal analogique de phase inconnue en un nombre binaire codé, caractérisé en ce qu'il comporte en combinaison des moyens pour engendrer plusieurs signaux de référence dont les phases diffèrent 5 mutuellement d'une valeur prédéterminée, des moyens de détection destinés à mesurer l'écart de phase entre le signal analogique et chacun desdits signaux de référence et des moyens de codage associés auxdits moyens de détection pour engendrer un nombre binaire codé 10 identifiant la phase du signal analogique. 2.- Dispositif selon la revendication 1, caractérisé en ce que les moyens de codage précités comprennent des détecteurs de seuil répartis en plusieurs groupes, les détecteurs d'un même groupe comportant une entrée commune reliée à l'un 15 du moyen de détection précité , et chaque groupe de détecteur étant agencé pour comparer le niveau de sortie du moyen de détection associé à différents niveaux de référence respectivement affectés à chacun desdits détecteurs, et pour produire en réponse des combinaisons 20 d'état^Zlogiques fonction des rapports entre les niveaux de référence et de sortie. 3.- Dispositif selon la revendication 2, caractérisé en ce qu'il comporte des moyens pour appliquer les niveaux de référence précités à chacun des groupes de détecteurs de seuil. 25 4.- Dispositif selon la revendication 2 ou la revendication 3, caractérisé en ce qu'il comporte des moyens pour déterminer l'information de phase correspondant aux combinaisons d'état logique produites par les détecteurs de seuil précités. 5.- Dispositif selon la revendication 4, caractérisé en 30 ce qu'auiçéioyenspour déterminer l'information de phase sont associés des moyens pour vérifier la présence d'un signal analogique d'amplitude suffisante pour permettre la production du nombre binaire précité. 6.- Dispositif selon la revendication 5, caractérisé en ce 72 03853 16 21245.05 qu'aux moyens pour déterminer l'information de phase sont associés des moyens pour convertir ladite information sous forme de nombre binaire codé . 7.- Dispositif selon l'une quelconque des revendications 5 1 à 6, caractérisé en ce que les moyens pour engendrer les signaux de référence précités comprennent un générateur fournissant un premier signal de référence et des moyens excités par ledit signal de référence et engendrant en réponse un second signal de référence déphasé de 90° par rapport 10 au premier. 8.tr Dispositif selon la revendication 7, caractérisé en ce qu'il comporte un premier détecteur de phase pour déterminer l'écart de phase entre le signal analogique précité et le premier signal de référence cité, un second détecteur 15 ûe phase pour détecter l'écart de phase entre ledit signal analogique et le second signal de référence cité, un premier, un second et un troisième détecteurs de seuil comportant une entrée commune reliée au premier détecteur de phase, un quatrième, un cinquième et un sixième détecteur» de 20 phase comportant une entrée commune reliée audit second détecteur de phase et des moyens pour appliquer un niveau de référence déterminé aux premier et quatrième détecteurs de seuil, un second niveau de référence auxsecond et cinquième détecteurs de seuil et un troisième niveau de référence aux 25 troisième et sixième détecteurs de seuil. 9.- Dispositif selon l'une quelconque des revendications 1 à 6, caractérisé en ce que les moyens pour engendrer les signaux de référence précités comprennent un générateur fournissant un premier signal de référence et des moyens 30 excités par ledit signal pour engendrer un second signal de référence et un troisième signal de référence respectivement déphasés de 120 et 240° par rapport au premier. 10.- Dispositif selon la revendication 9, caractérisé en ce qu'il comprend un premier, un second et un troisême détecteurs 35 de phase pour déterminer l'écart de phase entre le signal analogique précité et respectivement les premier, second et troisième signaux de référence cités, un premier, un second et un 72 03853 17 2 î 2450 5 troisième détecteurs de seuil comportant une entrée commune reliée au premier détecteur de phase, un quatrième,un cinquième et un sixième détecteurs de seuil comportant une entrée commune reliée au second détecteur de phase, un septième, 5 un huitième et un neuvième détecteurs de seuil comportant une entrée commune reliée au troisième détecteur de phase, et des moyens pour appliquer un premieçfa.iveau de référence au premier, quatrième et septième détecteurs de seuil, un second niveau de référence eux"second, cinquième et huitième 10 détecteurs de seuil et un troisième niveau de référence atK troisième, sixième, et neuvième détecteurs de seuil, un inverseur étant couplé à la sortie de chacun desdits détecteurs de seuil. 11.- Dispositif selon la revendication 10, caractérisé 15 en ce qu'il comporte en outre des moyens couplés aux sorties des premier, quatrième et septième détecteurs de seuil, ainsi qu'aux sorties des inverseurs associés au troiaème, sixième et neuvième détecteurs de seuil pour déterminer la présence du signal analogique précité. 20 12.- Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il est incorporé à un radar et comprend des moyens pour retarder le signal numérique correspondant au nombre binaire précité d'une durée égale à une période de récurrence des impulsions radar, 25 des moyens pour soustraire le signal numérique retardé du signal numérique non retardé, et des moyens de discrimination pour déterminer si le résultat de ladite soustraction est nul ou non, afin de distinguer les signaux analogiques correspondait à des cibles fixes et mobiles. 30 13.- Dispositif selon la revendication 12, caractérisé en ce qu'il comporte en outre des moyens pour différer le signal issu de la soustraction des signaux retardé et non retardé pendant une durée égale à une période de récurrence des impulsions radar, des moyens pour soustraire la différence 35 retardée de la différence non retardée pour engendrer un signal représentatif de la vitesse de modification du signal numérique et des moyens pour déterminer si ladite vitesse de modification est 72 03853 18 2124505 constante ou non afin de distinguer les signaux analogiques correspondant à une véritable cible mobile de ceux produits par une fausse cible.