Brevet FR2108770A1 — publié le 19720526

l'invention se rapporte aux circuits intégrés monolithiques, c'est-à-dire comportant un substrat formé d'un seul bloc de matériau semiconducteur. Le but de l'invention est d'obtenir une structure plus simple comportant des régions délimitées avec une préci-5 sion de l'ordre du micron et se prêtant à la réalisation de circuits électroniques à hautes performances, à des fréquences de l'ordre du gigahertz. Dans les structures connues de circuit intégré monolithique, on part d'un substrat tel que le silicium à dopage de type P, de 10 résistivité moyenne généralement de l'ordre de 10 ohm-cm, sur lequel est déposée une couche épitaxiale de type H de résistivité plus faible : 0,5 à. 1 ohm-cm. le choix de l'ordre de grandeur de la résistivité du substrat est fait en prévision des opérations habituelles de fabrication des circuits électroniques au sein du circuit 15 intégré. En effet, parmi ces opérations, on peut citer l'oxydation de la surface du silicium et la diffusion de régions à dopage différent de celui du substrat, les traitements thermiques qui accompagnent ou suivent ces opérations sont effectués à des températures s'éche-20 lonnant de 1000° à 1200° C. Il en résulte que le dopage et la résistivité du substrat risquent généralement de varier d'une façon importante et nuisible au bon fonctionnement des circuits électroniques, à moins que l'on ait choisi pour le substrat un dopage moyen correspondant à une résistivité de l'ordre de celle qui a été citée 25 plus haut, à savoir 10 ohat-cm, les différents composants des circuits réalisés dans la couche épitaxiale sont isolés l'un de l'autre par des "murs11 d'isolement diffusés. le processus d'élaboration d'une rondelle comportant un grand 30 nombre de circuits intégrés comprend les principales opérations suivantes : - oxydation de la surface de la rondelle de façon à obtenir une couche d'oxyde d'une épaisseur de l'ordre du micron (traitement thermique opéré à une température de l'ordre de 1100°0) 35 - ouverture de fenêtres par photogravure de la couche d'oxyde pour permettre la réalisation des murs d'isolement, - prédéposition et diffusion des murs d'isolement (traitement thermique opéré à une température de l'ordre de 1100°G). - ouverture de fenêtres par photogravure de la couche d'oxyde 70 35702 2108770 pour permettre la réalisation de bases et de résistances. - diffusion à 110Û°C des bases et des résistances. - ouverture de fenêtres par photogravure de la couche d'oxyde pour permettre la réalisation des émetteurs et des contacts de col- 5 lecteurs. - diffusion à 1100°C des émetteurs et des contacts de collecteurs. - ouverture par photogravure de trous de contact. - dépôt sous vide d'aluminium 10 - délinéation optochimique des interconnexions (réalisation des conducteurs de liaison par des méthodes optiques et chimiques). Ce processus comporte donc au moins cinq traitements thermiques assez longs (une demi-heure à plusieurs heures) à des températures égales ou supérieures à 1000°C. C'est pour cette raison que 15 la résistivité du substrat a été choisie vers 10 ohms-cm afin d'éviter une variation de cette résistivité ou une inversion éventuelle du type de dopage au cours de ces traitements thermiques prolongés. Parmi les inconvénients de ce processus, on retient principalement : 20 - la nécessité des opérations d'épitaxie et de réalisation des murs d'isolement (éventuellement précédées de prédéposition de semelles enterrées) délimitant pour chaque composant électronique intégré de oe qu'on appelle un "caisson". - la valeur importante des capacités parasites entre caisson 25 et substrats (placher et murs), ce qui diminue les perfermances des composants intégrés par rapport aux mêmes composants réalisés individuellement (composants discrets). - la valeur importante des capacités réparties des résistances diffusées, ce qui réduit encore la rapidité de fonctionnement des 30 circuits intégrés actuels. - le manque de précision des dimensions latérales et transversales des composants intégrés pour l'élaboration de transistors à effet de champ ou de transistors latéraux ayant de bonnes caractéristiques. 35 Le circuit intégré à nouvelle structure selon l'invention remé die à ces inconvénients. Le circuit intégré selon l'invention comporte des régions à dopage de types de conductivité différents, formées dans un substrat lesdites régions constituant les éléments de composants électroniques. 70 35702 2108770 Il est caractérisé en ce que ledit substrat, faiblement, dopé, est semi-isolant, lesdites régions s'étendant à une faible profondeur dans ledit «ubstrat et lesdits composants étant isolés les uns des autres par ledit substrat. 5 L'invention sera mieux comprise et certaines caractéristiques concernant les procédés de fabrication apparaîtront au moyen de la description qui suit, en s'aidant des figures annexées parmi lesquelles : - la figure 1 représente une coupe transversale d'un circuit 10 intégre élémentaire donné à titre d'exemple confoime à l'invention. - la figure 2 représente une vue en plan du circuit intégré élémentaire de la figure 1 portant en AB la trace du plan de coupe normal à la figure 2, qui est le plan de coupe de la figure précédente. 15 - la figure 3 représente schématiquement le circuit électroni que des figures précédentes. On peut partir d'un substrat P~ ou N~ s le substrat P~ a l'avantage de conduire à un canal N (bonne mobilité) pour le transistor à effet de champ mais donne une couche d'inversion (îT) gênante à 20 l'interface substrat - oxyde ce qui nécessite, par exemple, d'entourer les zones N d'un cadre P+ pour couper cette couche d'inversion, le su¥strat N" permet de l'éviter, mais conduit à un canal P (mobilité plus faible) pour le transistor..A titre d'exemple, on décrit le processus généralement utilisé pour un substrat de type N~. 25 Sur un substrat 1 (figure 1) constitué, par exemple par du si licium à dopage de type N"", de résistivité de l'ordre de 1000 ohm-ca, est déposée une couche 2 de bioxyde de silicium Si02» l'épaisseur de cette couche étant de l'ordre de 0,8 micron. On n'a représenté figure 1 qu'une portion d'une rondelle de silicium d'une épaisseur 30 de l'ordre de 200 microns constituant le substrat 1. La surface représentée figure 2 est approximativement carrée de 50 à 100 microns de- côté. On trouve successivement en allant de la droite vers la gauche (figures 1 et 2) les principaux éléments d'un transistor à effet de 35 champ comportant une source 3, une grille 9, un drain 4, une résistance de charge Rc et une résistance de polarisation Bp visible seulement sur la figure 2. D'une façon plus détaillée on trouve : - un contact métallique 32 et une région 3 à dopage P+ du substrat 1 constituant la source 40 - -une zone 7 à dopage P du substrat 1 constituant le canal 4 70 35702 2108770 - un oontact métallique 92 et une région 9 à dopage N+ du substrat 1 constituant la grille, le contact 92 se prolongeant jusqu'à son épanouissement en un contact 10, plus large que la grille 9, déposé sur une zone 101 où le substrat est à nu, débordant sur 5 l'oxyde et constituant une "borne d'entrée du circuit j - un contact métallique 42 et une région 4 à dopage P+ du substrat 1 constituant le drain, le contact 42 se prolongeant sur l'oxyde par un contact 43 ; - la résistance de charge Rc constituée par une région 81 à do-10 page P du substrat 1 . - un contact métallique 52 et une région 5 à'Aapage P+ du substrat 1 constituant une borne d'arrivée de l'alimentation réalisée par une source de tension continue dont la borne - 6 volts est reliée au contact 52 et la borne de masse (+) au contact 32 de la 15 source 3» - un oontact métallique 11 déposé sur une zone 111, débordant sur l'oxyde (figure 2) et relié à la source de polarisation (+ 2 volts), la partie du substrat entre les zones 101 et 111 constitué la résistance de polarisation Rp. 20 la figure 3 schématise le circuit élémentaire ainsi réalisé dont le transistor à effet de champ 21 constitue le composant principal. De façon plus détaillée on trouve dans ce circuit : - l'entrée de grille sur la borne 10 ; - la sortie de drain sur la borne 43 ; 25 - le branchement de source à la masse 32 ; - la polarisation de + 2 volts à la borne 11 de la résistance de polarisation Rp constituée par le substrat entre les bornes 101 et 111 j - l'alimentation continue de pôle négatif à la borne 52 et de 30 pôle positif à la masse 32. Un précédé possible de fabrication du circuit intégré selon l'invention comporte les étapes suivantes : 1° - Dépôt par pulvérisation cathodique d'une couche de bioxyde de silicium pour constituer la couche 2 d'épaisseur 0,8 micron. Il est 35 à noter que ce réaultat peut être obtenu également par oxydation contrôlée en vapeur d'eau à une température ^ 1000°C et que cette variante de la présente étape est compatible avec la résistivité du sulrttrat 1, ou entraîne une variation négligeable de celle-ci. 2°- Masquage électronique de haute précision et gravure des zones 70 35702 5 2108770 3» 4 et 5 pour mettre à nu le substrat 1 dans lesdites zones. 2e masquage électronique de haute précision est, comme il est bien connu actuellement, obtenu à l'éide d'un microsoope électronique à balayage dans lequel l'objet est remplacé par l'échantillon à 5 graver recouvert d'une résine polymérisée ou dépolymérisée par les électrons du faisceau cathodique. L'intensité du faisceau est modulée par tout ou rien en fonction de sa position par une information analogique ou numérique qui traduit la configuration du masque à reproduire. 10 3<>_ implantation d'impuretés de type P, paar exemple des ions Bore 1 6 par bombardement ionique à une densité de l'ordre de 10 ions par cm^ avec une énergie de 1'ordre de 150 000 électrons volts. La pro— fèndeur de la région implantée est de l'ordre du micron et sa con- 20 7 centration moyenne en ions Bore est de l'ordre du 10 atomes/cm 15 (dopage de type P+). On obtient ainsi les régions 3, 4 et 5 de la figure 1• 4°- Masquage électronique de haute précision et gravure d'une fenêtre délimitant la zone 7, la future zone 9, et la zone de Ro. (représentée figure 2). 20 5o_ implantation analogue à celle de l'étape 3° ci-dessus par bombardement ionique de même énergie, mais avec une densité de l'ordre 12 2 de 10 ions Bore par cm pour obtenir les régions 7 et 8 de la 16 *5 figure 1, dopées P (concentration de 10 ions/cm ). 6°- Recuit à 800QC pendant une heure environ afin de faciliter la 25 reconstitution interne du réseau cristallin de silicium. 7°- Dépôt par pulvérisation cathodique d'une couche de bioxyde de silicium pour reconstituer la couche 2 avec l'épaisseur de 0,5 micron dans les zones 3,4,5, 7 et Rc. 8°- Masquage électronique de haute précision et gravure de fenêtres 30 délimitant les zones 9, 101 et 111 (figure 2). 9°- Implantation d'ions phosphore ayant une énergie de 100 000 élec- 16 2 trons volts environ, avec une densité de 10 ions/om pour obtenir la région 9 dopée N+ d'épaisseur 0,5 micron environ et de concen-20 3 tration 2.10 par cm qui constitue la grille, et les contacts 35 ohmiques avec le substrat pour délimiter Rp,(zones 101 et 111) 11 °- Masquage électronique de haute précision et gravure de fenêtres délimitant les zones 3»4 et 5 pour mettre à nu le substrat 1 dans lesdites zones. 12°- Dépôt d'une couche métallique par exemple d'aluminium par 40 évaporation sous vide. 70 35702 6 2108770 Î3°- Masquage électronique préservant les zones 3, 32, 4, 5, 9, 52, 101, 111 et gravure de la rondelle portant 1'ensemble des circuits intégrés, afin de délimiter les connexions et les contacts. En plus de la suppression des inconvénients des anciennes 5 structures, cités plus haut, l'invention présente les avantages suivants : a) on peut obtenir facilement des résistances de valeur élevée , utiles pour constituer des circuits à très faible consommation. C'est ainsi que pour le circuit de la figure 3 on aura pour une 10 résistance Rc de 5.10^ ohm et une résistance Rp de 1 mégohm une consommation de 1*ordre d'un demi-milliwatt. On pourrait encore diminuer cette consommation en réalisant une résistance Rc de plus forte valeur et cela, en employant pour réaliser Rc, le même procédé que pour Rp c'est-à-dire en constituant Rc par une portion du 15 substrat. Il est alors nécessaire de prévoir une topologie qui limite l'interaction galvanique entre Rc et Rp. Inversement, on peut réaliser Rp par masquage et implantation d'ions en même temps que Rc. b) On peut obtenir une tension de pincement, donc de blocage du transistor à effet de champ de l'ordre de 1 volt environ. En effet, 20 pour une épaisseur de canal (canal 7) de 0,4 micron et une concen— 16 3 tration de l'ordre de 10 ions Bore par cm , le calcul donne une tension de pincement de 1 volt du même ordre que la tension "de coude" d'un transistor à jonctions. c) on peut faire fonctionner, avec des performances acceptables à 25 des fréquences de l'ordre de 1 gigahertz, une structure de transistor à effet de champ selon l'invention. En effet, pour une longueur de grille de 2 microns et un canal de 0,4 micron le calcul du produit gain-bande théorique donne un résultat de l'ordre de 2 gigahertz et le fonctionnement à 1 GHz sera pratiquement assuré. 30 d) On peut réaliser des circuits logiques à très faibles consomma^ tion, car le courant de saturation dans le canal est très faible. En effet, pour une largeur de canal de l'ordre de 30 microns et un courant de saturation par unité de largeur de canal de 0,03 A/cm , à tension grille nulle, le calcul donne une consommation de l'ordre 35 de 100 microampères. e) on diminue les capacités parasites en empLoyait un substrat de résistivité de. 100 à 1000 fois plus importante que dans un circuit intégré classique. Dès lors les capacités parasites deviennent négligeables et les caractéristiques des composants intégrés deviennent 40 du même ordre que celle des composants discrets. COPY 70 35702 7 2108770 Le circuit intégré à nouvelle structure et les étapes du procédé selon la description qui précède ne sont données qu'à titre d'exemple non limitatif. En particulier, on peut utiliser des grill es du type Schottky 5 (jonction métal semiconducteur) à la place des grilles implantées. Dans le cas d'un canal N (substrat P~) ces grilles peuvent être réalisées en môme temps que les interconnexions en aluminium. En outre, la suppression ou la coupure de la couche d'inversion N à l'interface silice-substrat P~ peut être obtenue par d'autres pro-10 cédés que celui du cadre P+ cité au début. Enfin, l'invention est applicable dans le cas de circuits intégrés utilisant un semiconducteur autre que le silicium. COP^ 70 35702 8 2108770 REVENDICATIONS 1. Circuit intégré comportant des régions à dapage de types de conductivité différents, formées dans un substrat, lesdites régions constituant les éléments de composants électroniques, caractérisé en ce que ledit substrat, faiblement dopé est semi-isolant, les- 5 dites régions s'étendant à une faible profondeur dans ledit substrat et lesdits composants étant isolés les uns des autres par ledit substrat. 2. Méthode de fabrication de circuits intégrés sur un substrat semi-isolant caractérisée en ce qu'elle comprend la succession d'éta- 10 pes suivantes : - dépôt, sur une face dudit substrat, d'une couche isolante par tout procédé ne portant pas ledit substrat à une température supérieure à 1000°j - ouverture de fenêtres dans ladite couche isolante par un 15 procédé de gravure mettant à nu ledit substrat dans lesdites fenêtres j - implantation d'impuretés dans ledit substrat par bombardement ionique au droit desdites fenêtres ; 3. Méthode de fabrication, selon la revendication 2, caraoté- 20 risée en ce que ledit procédé de gravure comporte une étape de masquage électronique à haute résolution. 4. Méthode de fabrication, selon la revendication 2, caractérisée en ce que ladite couche isolante est déposée dans une première étape par pulvérisation cathodique, un ou plusieurs dépôts 25 ultérie-urs de couche isolante par pulvérisation cathodique étant effectués après ladite implantation d'impuretés afin de reboucher lesdites fenêtres et de renouveler ledit procédé de gravure en d'autres régions superficielles dudit substrat.