Brevet FR2123560A1 — publié le 19720908

La présente invention concerne les circuits de mémoire de données. Elle vise un circuit de mémoire caractérisé par un premier, un deuxième et -un troisième transistor semi-conducteur à oxyde métallique, le premier étant capable d'emmagasiner ou non, sélective-5 ment, une charge sur sa grille ou vanne afin de contrôler la con-ductivité de la voie source-drain du premier transistor, ladite voie étant connectée par la voie source-drain du deuxième transistor à des dispositifs de lecture et la grille du premier transistor par la voie source-drain du troisième transistor à des disposi-10 tifs d'inscription; et caractérisé en outre par des moyens d'excitation servant, en fonctionnement, à appliquer des signaux d'excitation pendant les périodes respectives de lecture et d'inscription, aux grilles ou vannes des deuxième et troisième transistors, de manière à conditionner leurs voies source-drain et permettre respec-15 tivement la détection ou la modification de l'état de charge du premier transistor. On a représenté aux dessins ci-annexés, une forme non limitative de réalisation de l'invention et dans ces dessins: Figure 1 est un schéma d'une cellule de mémoire avec les cir-20 cuits de connexion englobant des semi-conducteurs à oxyde métallique ; Figure 2 est une coupe d'un dispositif semi-conducteur typique à oxyde métallique; Figure 3 est un graphique représentant la séquence des signaux 25 inscrivant un chiffre dans la cellule de mémoire; Figure 3a est un graphique des impulsions synchronisées provenant d'une source de signaux d'horloge, utilisés avec les circuits des Fig. 1 et 6; Figure 4 est un graphique représentant la séquence de signaux 30 destinés à régénérer un chiffre emmagasiné capacitivement dans la mémoire de Fig. 1; Figure 5 est un graphique de la séquence des signaux de lecture d'un chiffre emmagasiné dans la cellule de Fig. 1. Il faut noter tout d'abord que la cellule de mémoire 10 est 35 un exemple typique de cellule d'un réseau comprenant des cellules disposées en rangées et en colonnes, ainsi que cela est décrit dans la demande de brevet $T° 69 33968 du 6 octobre 196 9 dont la présente est une demande divisionnaire. Avant de décrire la cellule de mémoire 10 de Fig. 1, on expo-40 sera les caractéristiques des transistors à oxyde métallique, en 72 05466 2123560 précisant la construction matérielle d'un transistor selon la Fig. 2. Un transistor cLe ce genre est constitué par un substrat en silicium. 41 dans lequel sont diffusées deux zones distantes et dûment enduites 42 et 47, qu'on appelle communément zones de source et zo-5 nés d'utilisation ou de drain, desquelles se déduit le sens de mouvement des électrons d'une zone à l'autre. Des électrodes 35 et 37 sont reliées par des blocs de contact 31, 33 aux zones 42, 47. Une électrode-vanne ou grille 36 est connectée par un bloc de contact 32 à une couche mince 44 en bioxyde de silicium obtenu par crois-10 sance dans la zone du support 41 comprise entre les deux zones*enduites 42, 47. L'impédance entre les zones 42 et 47 est contrôlée par ion champ électrique passant dans la couche de bioxyde de silicium 44 produit par la tension sur le bloc de contact 32 de sorte que la conduction entre les électrodes de drain 37 et de source 35 15 est fonction de la tension de signal sur la vanne 36, le transistor étant rendu conducteur ou non par la présence ou l'absence, respectivement, d'un signal sur son électrode-vanne. La couche de bioxyde de silicium 44 est en une matière isolante qui fournit à l'entrée du transistor une très forte impédance d'entrée, si on la compare 20 à d'autres transistors tels que les transistors de jonction usuels. Une telle forte impédance prolonge le temps de décharge de la capa-citance de grille. Si l'on se réfère aux Fig. 1 et 2, on voit qu'un chiffre binaire est emmagasiné dans un simple transistor semi-conducteur à 25 oxyde métallique marqué Qs, en rendant le transistor Qg temporairement conducteur pour charger ou décharger, suivant l'état binaire du chiffre à mettre en mémoire, la capacité de mémoire Ci qui peut, par exemple, être de l'ordre de 0,2 à 0,6 picofarads. Un condensateur de charge de lecture Gg (Fig. 1) et un'condensateur de régéné-30 ration Cg sont formés par la capacité distribuée sur un conducteur dans une pastille ou microplaque intégrée et leurs valeurs peuvent être de l'ordre de 0,5-2 et 1-2 picofarads respectivement. Une charge placée sur le condensateur Cl polarise le transi^or Qg avec tension sur 1'électrode-vanne 36, donnant ainsi une conduction entre 35 les électrodes 35 et 37. Inversement, s'il n'y a pas de charge dans le condensateur Ci, il n'y en a pas non plus entre les électrodes 35 et 37. Quand on lit le chiffre emmagasiné capacitivement en mesurant ladite conduction entre les électrodes 35 et 37, on voit que cela n'affecte pas la tension appliquée au condensateur Gi dit 40 de mémoire, lequel est maintenu suivant le temps de décharge déter- 72 05466 3 2123560 miné par l'impédance d'entrée au transistor de mémoire Qâ* Selon les Fig. 1 et 3, on voit qu'un chiffre binaire est inscrit dans la cellule 10 au cours d'un cycle de mémoire comprenant trois impulsions séquentielles venant de la source d'horloge 74 5 (Fig. 3a), par les lignes d'horloge 01, 0£ et 03, chaque impulsion définissant une première, une seconde et une troisième période dans le cycle de mémoire Y. Une séquence synchronisée de signaux apparaissant pendant les périodes désignées PI, P2 et P3 est prévue pour emmagasiner un chiffre "0", tandis que les signaux apparais-10 sant pendant les périodes désignées par PI', P2' et PS' servent à emmagasiner un chiffre "1". On décrira plus en détail dans la suite le fonctionnement des circuits et signaux qui leur sont appliqués pendant les périodes PI et P2 ou les périodes PI' et P2', comme pour les périodes P7 et P8 de la Fig. 4. Il suffit pour le moment, 15 pour comprendre une opération d'inscription, de noter qu'à la. fin de la période P2, le condensateur Ç2 a été déchargé, que le condensateur C3 a été chargé et qu'à la fin de la période P2*, les condensateurs C2 et C3 sont tous deux chargés. Un niveau de signal binaire placé sur la ligne d'entrée de données 14 est aiguillé par 20 la vanne "OU" 7 6, jusqu'à la ligne d'entrée 11 et correspond au chiffre binaire à inscrire dans la cellule de mémoire 10; par exemple une tension positive Y correspond à un "1" et un signal de tension de terre correspond à un "0". Pendant les périodes P3 et P3*, une impulsion de coumutation sur la ligne d'inscription 18 permet 25 la conduction du transistor de charge Q3, durant l'intervalle d'impulsion, le sens de la conduction étant déterminé par la charge préexistante dans le condensateur Ci du transistor de mémoire Qg e'fc par le niveau de signal sur la ligne d'entrée 14. Par exemple, comme on le voit pour la période P3 de Fig. 3, si le condensateur 30 de mémoire Ci a été précédemment chargé à une tension Y correspondant à l'emmagasinage d'un "1" et qu'un signal sur la ligne d'entrée 14 est au niveau de terre correspondant à l'inscription d'un "0" à inscrire dans la cellule 10, la tension au condensateur Ci se déchargera à travers le transistor de contrôle Q,3 jusqu'à la 35 tension de terre de la ligne 14. Il faut noter que la tension au condensateur C3 se décharge également par le transistor 3,9 dans la ligne 11 et que la ligne de détection de sortie 26 est maintenue sans effet au niveau de terre par un signal sur une ligne 24 dite d'arrêt de détection qui rend le transistor Q10 conducteur, en sor-40 te que l'inscription d'un "0" n'est donc pas affectée par l'état 72 05466 2123560 des condensateurs Cg et Cg dont l'objet est précisé plus loin en regard des Fig. 4 et 5. Inversement, comme le montre la période P3' si le condensateur Ci n'a pas été chargé auparavant, comme pour le chiffre "0", et que le signal sur la ligne d'entrée 14 est à la 5 tension Y pour inscrire un "ln, le condensateur Ci se charge par la tension de la ligne 14 par suite de la conduction des transistors Qg et Qg. On notera en outre que, lorsqu'un chiffre "0" est inscrit dans la cellule de mémoire 10, l'état des condensateurs Cg et Cg n'affecte pas l'inscription d'un chiffre "1" dans la cellule 10. 10 On a donc montré qu'à la fin de la période P3 ou de la période P3', la tension de charge du condensateur Ci correspond au niveau dé signal de la ligne d'entrée 14, laquelle représente un chiffre binaire à emmagasiner dans la cellule de mémoire 10. En se référant aux Fig. 1 et 4, on décrira comment la cellule 15 10 qui n'a pas été sélectionnée pour lecture ou pour inscription et qui conserve un "1" représenté par la charge du condensateur Ci, peut être réactivée ou régénérée par une séquence synchronisée de signaux apparaissant pendant les périodes séquentielles désignées par P7, P8 et P9 en Fig. 4. On note d'abord que pendant la période 20 P7, une impulsion sur la ligne de synchronisation Ç^i engendre la conduction d'une ligne de tension Y par le transistor Q4 en vue de charger le condensateur Cg. Pendant la période suivante P8, tin circuit conducteur est créé du condensateur de charge de lecture Cg, par le transistor de contrôle de lecture Qi au transistor Qg, grâce 25 à une impulsion appliquée à la ligne de lecture 16, jusqu'à l'entrée de vanne du transistor Qi. La tension précédemment appliquée au condensateur Cg est alors déchargée par les transistors Qi et 02 à la terre 1S. Il faut préciser que même s'il y a eu décharge partielle du condensateur Ci, par suite de l'impédance d'entrée du 30 transistor Qg, la charge du condensateur Ci est suffisante pour permettre au condensateur C2 de se décharger par le transistor Q2, jusqu'à la terre 19. En plus de l'impulsion appliquée à la ligne de lecture 16, on applique concurremment sur la ligne d'horloge 02 une impulsion qui relie la ligne de tension Y par le transistor Qs 35 pour décharger le condensateur Cg. Pendant la période P9, une impulsion de la ligne d'inscription 18 allant à la vanne du transistor Qg, crée un trajet conducteur pour transférer la charge du condensateur Cg au condensateur Ci, ce qui régénère la charge emmagasinée dans le condensateur Ci, à mesure que les charges des conden-40 sateurs Cl et Cg s'équilibrent. Une impulsion sur la ligne d'hor 72 05466 5 2123560 loge flfg qui rend le transistor Q7 conducteur, n'affecte pas ^opération de réactivation d'une cellule 10 lorsqu'un "1" y est mis en mémoire, pour autant que le condensateur C2 soit déchargé; ce signal sera examiné encore dans le cas de la cellule 10 emmagasinant 5 un "0" avec référence aux périodes P7' et P9* de Fig. 4. Le condensateur Ci d'une cellule de mémoire 10 qui a emmagasiné un *0", n'est pas chargé et ne le sera pas par le cycle de réactivation, comme indiqué par les signaux apparaissant pendant les périodes P7', P8' et P9'. Le signal Ç)'i pendant la période P7* est 10 le même que celui qui est décrit pour la période P7 et le condensateur C2 est chargé par la conduction du transistor Q4. Au cours de la période P8', une impulsion de la ligne 02 charge le condensateur Cg et une autre impulsion de la ligne de lecture 16 rend le transis tor Qi conducteur, comme on l'a décrit ci-dessus pour la période 15 P8. Toutefois dans ce denier cas, le transistor Qg n'est pas conduc teur par suite de l'absence de charge dans le condensateur Ci» En conséquence, le condensateur C2 n'est pas déchargé par les transistors Qi et Q2 à la terre 19, comme c'était le cas pour la période P8. Le "0" emmagasiné dans la cellule 10 est indiqué par une charge 20 de tension zéro"sur le condensateur Ci» Pendant la période P9*, les transistors Qg, Qg e"fc $7 sont rendus conducteurs par une impulsion sur la ligne d'inscription 18, par la charge du condensateur Çg et par une impulsion sur la ligne d'horloge 0g respectivement. Un trajet conducteur s'établit par conséquent pour, décharger le condensa-25 teur Cg par les transistors Qg et Q7 jusqu'à la terre 19. Toute charge qui peut commencer à s'accumuler dans le condensateur Ci quand le condensateur Cg se décharge, est également déchargée pendant la période P9', grâce au circuit conducteur formé par les tran cistors Qg, Qg et Q7 et la terre 19, ce qui maintient le chiffre g0 "O" emmagasiné dans la cellule de mémoire 10. Bien que les lignes de lecture et d'inscription soient pourvues de signaux pendant l'opération de réactivation décrite, ces signaux sont sans action pour lire ou inscrire dans la cellule aussi longtemps que celle-ci n'a pas été alimentée par un signal de sélection 22. 35 Si l'on se réfère aux Fig. 1 et 5, la cellule de mémoire 10 comportant un "1" emmagasiné par la charge du condensateur Ci est lue par une séquence de signaux apparaissant pendant les périodes séquentielles P13, P14 et P15. Les signaux de ces périodes (Fig. 5) sont les mêmes que ceux qui ont été décrits pour" les périodes P7 et 40 P8 de Fig. 4 et il suffit, pour comprendre l'opération de lecture, 72 05466 2123560 de noter qu'à la fin de la période P14, le condensateur Cg se charge et que le condensateur Cg se décharge. Pendant la période P15, définie par un signal sur la ligne d'horloge 03» le transistor Qq est rendu conducteur par une impulsion sur la ligne de sélection 22 5 et le transistor Q;j_q (qui normalement est conducteur) est rendu non-conducteur par un signal repère sur la ligne d'arrêt de détection 24. Un signal apparaissant dans la ligne de sortie 26 pendant la période P15 est la tension zéro au condensateur C2, ce qui indique qu'un "1" est emmagasiné dans la mémoire 10. Lorsque le signal est 10 repéré sur la ligne 26, pendant la période P15, l'inverse de ce niveau est aiguillé d'un inverseur 68, par une vanne 69, au moyen du sigial repère de la ligne d'arrêt de détection 24, jusqu'à la ligne d'entrée 11; il est à noter que les niveaux de tension de "0" et de "1" sur la ligne 11 sont les mêmes que ceux précédemment décrits 15 pour la ligne d'entrée 14 qui sont l'inverse de ceux de la ligne de sortis 26. Lorsqu'un "1" lu de la cellule de mémoire 10 passe sur la ligne 26 pendant la période P15, un niveau "1" est appliqué à la ligne d'entrée 11 à partir de la vanne 69 et le condensateur Cg est alors incapable de se décharger dans le circuit créé par le transis-20 tor Q,9 qui est conducteur; au contraire, la tension venant de la vanne n0U" 76 est envoyée par le transistor 0g à la cellule 10 et régénère la charge du condensateur C^ lorsqu'il est aiguillé par une impulsion de la ligne d'inscription 18 allant au transistor Qg. On voit donc que lorsqu'une cellule est sélectionnée pour la lecture, 25 la charge de son condensateur C^ est également réactivée. La cellule 10 qui a e^i-iagasiné un chiffre "0", est alors lue par la séquence de signaux apparaissant au cours de trois périodes séquentielles P13', Pli* et P15'. Les signaux produits pendant les deux premières de ces périodes sont les mêmes que ceux précédemment décrits pour 30 les périodes P7* et PS'. Si l'on tient compte de la description précédente, on note que les condensateurs Cg et Cg se chargent à la fin de la période P14'. Au cours de la période P15', le transistor Qg est rendu conducteur et le transistor Q]_q non-conducteur par les signaux apparaissant sur les llgfres 22 et 24 et le signal de la li-35 gne de sortie 26 pendant la période P13' est la charge du condensateur Cg qui indique qu'un "0" est emmagasiné dans la cellule de mémoire 10. Un signal de niveau "0" est appliqué à la ligne 11 à partir de la vanne 69, produisant ainsi la décharge du condensateur c3 dans le transistor Qg, tandis que le signal de vanne sur la ligne d'inscrlotion 18 au transistor Qg au transistor Qg ne modifie pas la charge du condensateur Cg. 72 05466 2123560 BETSI'ID ICATIOI'IS 1. Circuit de mémoire de données caractérisé par un premier (Qg), un deuxième (Q^) et un troisième transistor (Qg) semi conducteur à oxyde métallique, le premier (Qg) étant capable d'emaagasi-5 ner ou non, sélectivement, une charge sur sa grille ou vanne afin de contrôler la conductivité de la voie source-drain du tiremier transistor (Qg)> ladite voie étant connectée par la voie source-drain du deuxième transistor (Qq.) à des dispositifs de lecture (04> Cg); la grille du premier transistor (Qg) étant connectée par 10 la voie source-drain du troisième transistor (Qg) à des dispositifs d'inscription (Q5, C3) et caractérisé en outre par des moyens dTexcitation (16, 18) servant, en fonctionnement, à appliquer des signaux d'excitation pendant les périodes respectives de lecture et d'inscription, aux grilles ou vannes des deuxième (Qi) et troisième 15 transistors (Qg), de manière à conditionner leurs voies source-drain et permettre respectivement la détection ou la modification de l'état de charge du premier transistor (Qg). 2« Circuit de mémoire selon la revendication 1, caractérisé par un dispositif d'horloge (74) servant à créer un premier, un deu-20 xième et un troisième signal de synchronisation phasé sur des lignes phasées respectives définissant une première (01) » une deuxième (02) et une troisième (0g) phase qui constituent un cycle opératoire pour le circuit de mémoire; les deuxième (0g) et troisième (« 3» Circuit de mémoire selon la revendication 2, caractérisé 35par le fait que le dispositif d'inscription comprend un conducteur ou condensateur d'entrée (Cg) à charge capacitive, ainsi que des moyens opérant pendant ladite deuxième phase (02) pour charger capacitivement ce conducteur d'entrée (Cg), et des organes de commande d'entrée (76, Qg) reliant le conducteur d'entrée à charge capaci-40 tive (Cg) à une ligne d'entrée de données (14) à laquelle un poten 72 05466 8 2123560 tiel approprié est appliqué au cours du cycle opératoire d'inscription, lesdits organes de commande d'entrée (76, Qg) étant à même de fonctionner pendant la troisième phase (08>- 4. Circuit de mémoire selon la revendication 3, caractérisé 5 par un dispositif de vanne ou grille (Qg, Q7) possédant des circuits série contrôlables reliant le conducteur d'entrée à charge capacitive (C3) à un potentiel de référence, ce dispositif de vanne comportant une première borne de contrôle connectée au conducteur ou condensateur de sortie à charge capacitive (C2) et une se- 10 conde borne de contrôle rendue active pendant ladite troisième phase (03) • 5, Circuit de mémoire selon l'une des revendications 3 ou 4 prises séparément, caractérisé par une ligue de réaction (26) reliant la ligne de sortie aux organes de commande d'entrée.