Brevet FR2137294A1 — publié le 19721229

La présente invention concerne les mémoires utilisant des transistofs à seuil variable. Dans le brevet français H"0 1 .581 .580, il est décrit une matrice de cellules ou éléments de mémoire constitués par des transis-5 tors à seuil de conduction variable. Chaque cellule de mémoire à transistor à seuil variable est constituée par un transistor à effet de champ et à électrode de commande ou gâchette isolée utilisant du nitrure de silicium comme matériau d'isolement pour la gâchette. le seuil de conduction du transistor est modifiable élec-10 triquement en appliquant, entre l'électrode de commande ou gâchette et le support, une tension de polarité binaire, qui dépasse une valeur finie prédéterminée. La polarité de la tension détermine le sens selon lequel varie le seuil. Lors de l'application à l'électrode de commande d'une tension fixe présentant une valeur com-15 prise entre les seuils de conduction exprimés en valeurs binaires, l'état binaire du transistor peut être détecté en contrôlant l'amplitude du courant résultant s'écoulant entre les électrodes d'entrée et de sortie. L'amplitude de la tension de détection ne suffit pas pour modifier le seuil de conduction pré-existant de sorte que 20 l'on obtient une lecture non destructive. Un avantage important de la cellule de mémoire à seuil variable consiste en ce qu'elle est parfaitement compatible avec l'utilisation des techniques de fabrication des circuits micro-électro-niquea intégrés et des dispositifs faisant partie des calculateurs 25 numériques. Comme le savent les spécialistes de ces techniques, le rendement de fabrication des circuits intégrés acceptables par couche ou galette de semi-conducteurs est approximativement proportionnel au nombre des circuits qui sont formés simultanément sur cette couche et est inversement proportionnel à la surface ou zone active 30 (nombre des transistors) par circuit. Par conséquent, il est toujours souhaitable que chaque fonction requise soit remplie à l'aide du circuit le plus simple possible en utilisant le plus petit nombre possible de transistors de façon à obtenir un rendement présentant une valeur maximale. 35 L'invention a pour but d'apporter une solution à ce problème et de permettre la réalisation d'un dispositif du type précité. ■ Elle est matérialisée dans une mémoire utilisant des cellules de mémoire à transistors à seuil de conduction variable pour emmagasiner des données ou informations respectives sous forme de bits 71 17913 2 2137294 ou chiffres binaires, chaque transistor comportant des électrodes d'entrée, de sortie et de commande, formées sur un support et étant caractérisé par un seuil de conduction pouvant être commandé électriquement, présentant une valeur binaire et établi en fonction de 5 la polarité de la différence de tension existant entre l'électrode de commande ou gâchette et le support, caractérisée en ce qu'elle comprend un dispositif destiné à écrire ou enregistrer une donnée ou information sous forme de bit ou chiffre binaire dans chaque transistor, ce dispositif comprenant une source de tension présen-10 tant une polarité binaire, une source de tension présentant une polarité pouvant être commandée, la tension de polarité binaire présentant d'abord une polarité et présentant ensuite la polarité opposée indépendamment des données ou informations de bits ou chiffres binaires devant être emmagasinées et étant appliquée, lors de 15 l'utilisation, soit à l'électrode de commande, soit au support d'un transistor adressé, la tension de polarité pouvant être commandée présentant une polarité déterminée par le type de la donnée binaire devant être emmagasinée et étant appliquée, lors de l'utilisation, soit au support, soit à l'électrode de commande du tran-20 sistor adressé en fonction de l'application de la tension de polarité binaire. Pour lire les données emmagasinées, une source de tension d'interrogation peut être prévue et présenter une amplitude comprise entre les amplitudes des seuils de conduction de chacun des tran-25 sistors à seuil de conduction pouvant être commandé électriquement, cette tension étant appliquée, lors de l'utilisation, à l'électrode de commande ou gâchette d'un transistor adressé. Par conséquent, l'invention permet de réaliser une mémoire et des circuits d'attaque pour écrire ou enregistrer des données bi-30 naires dans la mémoire et pour lire ou extraire les données emmagasinées de cette mémoire. L'ensemble comprenant la mémoire et les circuits d'attaque est conçu de manière à permettre une exploitation maximale des techniques modernes de circuits micro-électroniques intégrés. Le rendement accru des circuits micro-électroniques 35 intégrés acceptables est obtenu grâce à la simplification des circuits d'écriture et de lecture qui sont conçus de manière à atteindre la valeur minimale du nombre de transistors requis par les circuits d'attaque. Dans le cas de la présente description, seuls les transistors à seuil de conduction variable constituent la mémoire, 71 17913 3 2137294 tous les autres dispositifs constituant les circuits d'attaque. L'écriture ou l'enregistrement est de préférence réalisé en appliquant la tension de polarité binaire (onde rectangulaire ou carrée) à l'électrode de commande ou gâchette du transistor à seuil 5 variable adressé et en appliquant la tension de polarité pouvant être commandée à son support. Chacune des deux tensions peut présenter sensiblement la moitié de l'amplitude requise pour modifier le seuil de conduction du transistor. La modification du seuil de conduction est obtenue pendant celle des demi-périodes de la ten-10 sion d'onde rectangulaire appliquée à la gâchette qui présente la polarité opposée au potentiel du support, grâce à quoi la différence existant entre les potentiels de la gâchette et du support est égale à l'amplitude totale requise pour modifier le seuil. Le sens du potentiel considéré de la gâchette vers le support détermine le 15 sens du décalage du seuil et, par conséquent, le type de la donnée binaire enregistrée. Par conséquent, les ZEROS binaires et des UUS binaires sont écrits ou enregistrés dans des cellules de mémoire respectives pendant les différentes parties de la période d'écriture ou d'enregistrement. La modification des seuils de conduction 20 n'apparaît que dans les cellules de mémoire adressées lorsque les potentiels de gâchette et de support coïncident. Les autres cellules, de mémoire non adressées reçoivent au plus l'un des potentiels mais ne reçoivent jamais à la fois les potentiels de gâchette et de support et ne sont donc pas affectées, ce qui préserve les don-25 nées binaires pré-existantes dans une partie quelconque de la mémoire autre que celle correspondant aux cellules de mémoire constituant le mot adressé. Les données ou informations emmagasinées sont lues ou extraites en appliquant un potentiel de gâchette qui est compris entre les seuils de conduction binaires et en contrÔ-30 lant l'écoulement du courant entrée-sortie qui en résulte» La description qui va suivre, faite en regard des dessins annexés, donnés à titre non limitatif, permettra de mieux comprendre 1'invention. La fig. 1 est une représentation schématique simplifiée mon-35 trant les liaisons existant entre les unités ou blocs principaux constituant la mémoire et ses circuits d'attaque. La fig. 2 est une représentation schématique simplifiée du bloc constituant le réseau ou matrice de mémoire visible sur la fig.1« 71 17913 4 2137294 La fig. 3 est une représentation schématique simplifiée du bloc de décodage d'adresse visible sur la fig. 1 « La fig. 4 est une représentation schématique simplifiée du bloc correspondant au circuit d'écriture ou d'enregistrement visi-5 ble sur la fig. 1 « Le mode de réalisation àe l'invention qui est visible sur la fig. 1 comprend un réseau ou matrice 1 de transistors à seuil de conduction variable qui sont disposés de manière à constituer quatre mots de quatre bits chacun, c'est-à-dire un réseau ou matri-10 ce de 4 x 4 ou seize transistors. Les mots individuels du réseau sont adressés par 1'intermédiaire de signaux d'entrée appliqués, grâce à des conducteurs 2 et 3» à un bloc ou circuit de décodage d'adresses 4. Ce dernier applique sur l'un des conducteurs 5* 6, 7 ou 8 des potentiels appropriés qui correspondent aux signaux d'a-15 dresse apparaissant sur les conducteurs 2 et 3. Les conducteurs 5, 6, 7 et 8 excitent des rangées de mots correspondantes constituées par des cellules de mémoire à transistors faisant partie du réseau 1. Les colonnes de bits des cellules de mémoire situées dans le réseau 1 sont excitées par des conducteurs 9, 10, 11 et 12 prévus 20 au niveau de la sortie d'un circuit d'écriture ou d'enregistrement. 13» Les potentiels apparaissant sur les conducteurs 9» 10, 11 et 12 sont déterminés en fonction des données ou informations d'entrée binaires ID apparaissant sur des conducteurs 14» 15» 16 et 17 selon que le système de mémoire fonctionne suivant un mode d'écri-25 ture ou de lecture. Une source de potentiel d'écriture et de lecture 127 fournit des potentiels à l'unité de décodage d'adresses 4 et au circuit d'écriture 13 selon le mode de fonctionnement (représenté par le signal apparaissant sur le conducteur 18) comme cela sera décrit ci-après. Le signal, appliqué au conducteur 18 détermine 30 également le potentiel de polarisation appliqué sur un conducteur 19. La valeur détectée de la donnée ou information binaire emmagasinée dans le réseau 1 est rendue disponible sur des conducteurs de sortie 20, 21, 22 et 23 pendant le cycle de lecture. Si l'on se réfère maintenant à la fig. 2, celle-ci représente 35 le réseau de mémoire 1 qui comprend des transistors à seuil variable 24 à 39 dont chacun est représenté à l'aide d'une flèche placée au niveau de l'emplacement de l'électrode de commande ou gâchette. Un conducteur de mots 40 relie les électrodes de commande des transistors 24, 25» 26 et 27 à une borne 41 et d'autres conducteurs de 71 17913 5 2137294 mots 42, 43 ôt 44 sont connectés d'une manière similaire à des bornes correspondantes 45» 46 et 47•• Un conducteur de bits 48 connecte les supports ou corps des transistors 24» 28, 32 et 36 à une borne 49 et, d'une manière similaire, des conducteurs de bits 50, 5 51 et 52 relient les supports à des bornes correspondantes 53, 54 et 55. l'électrode d'entrée de chacun des transistors à seuil variable est connectée au support associé. Par conséquent, le réseau 1 est monté selon des rangées de mots et des colonnes de bits. Les électrodes de sortie d,une colonne donnée de transistors 10 à seuil variable sont connectées de manière à recevoir le potentiel appliqué à une borne 56, par l'intermédiaire d'un commutateur transistorisé correspondant 57, 58, 59 ou 60. L'état des commutateurs 57 à 60 est déterminé en fonction des potentiels appliqués à une borne 84 et à une borne 61 par l'intermédiaire du conducteur 15 19, visible sur la fig. 1. Les conducteurs 5, 6, 7 et 8 visibles sur la fig. 1 sont connectés aux bornes 41, 45, 46 et 47 visibles sur la fig. 2 et les conducteurs 12, 11, 10 et 9 visibles sur la fig. 1 sont connectés aux bornes 49, 53, 54 et 55 visibles sur la fig. 2.. Les conducteurs de sortië 20, 21, 22 et 23 visibles sur 20 la fig. 1 ont été désignés par les mêmes références numériques sur la fig. 2. Chacun des transistors à seuil variable 24 à 39 présente la propriété que sa tension de commande d'amorçage ou de déclenchement (seuil de conduction) peut être réglée à une valeur élevée ou à 25 une valeur faible d'une manière sensiblement permanente mais réversible en appliquant un potentiel négatif important ou un potentiel positif important entre l'électrode de commande et le support. L'interrogation de l'état binaire du transistor est obtenue en appliquant à l'électrode de commande une impulsion de détection 30 dont l'amplitude est comprise entre les valeurs de seuils élevée et faible précitées. Si l'élément de mémoire est à l'état binaire ZERO, l'amplitude de l'impulsion de détection ne suffit pas pour déterminer la conduction alors que si l'élément est à l'état binaire UN, le transistor est passant ou conducteur. L'amplitude de 35 l'impulsion de détection est inférieure à la valeur requise pour modifier le seuil de conduction de la cellule de mémoire de sorte que son état binaire n'est pas affecté par l'interrogation, et il en résulte que la lecture n'est pas destructive. 71 17913 6 2137294 Les signaux nécessaires pour commander les modes de fonctionnement d'écriture et de lecture du réseau de mémoire visible sur la fig, 3 sont fournis par le bloc de décodage d'adresses 4 et par le circuit d'écriture 13» qui sont visibles respectivement sur les 5 figo 3 et 4o Si l'on se réfère à la fig. 3, le bloc de décodage d'adresses 4 comprend des transistors 62 à 69, qui sont utilisés sous la forme d'éléments résistifs, et des transistors 70 à 81, qui sont utilisés sous la forme de commutateurs. Les transistors 62 à à 69 sont utilisés comme résistances de manière à simplifier la 10 fabrication des circuits micro-électroniques intégrés faisant partie de l'ensemble de la mémoire et de ses circuits d'attaque, en utilisant essentiellement une technique unique permettant de réaliser tous les éléments de circuit, par exemple les résistances, les transistors de commutation et les transistors à mémoire» Des poten-15 tiels de polarisation fixes sont appliqués à des bornes 82, 83 et de la borne 84* Un potentiel négatif provenant de la source 127 est appliqué à une borne 85 pendant le mode de fonctionnement de la mémoire correspondant à la lecture, et un potentiel à onde rectangulaire présentant line polarité binaire et provenant de la sour-20 ce 127 est appliqué à cette borne 85 pendant le mode de fonctionnement correspondant à l'écriture. L'amplitude de l'onde rectangulaire (mesurée à partir du potentiel de la masse) est la moitié de celle qui est nécessaire pour modifier le seuil de conduction des transistors à mémoire. 25 On suppose que deux signaux de valeur binaire A et B sont ap pliqués sur les conducteurs 2 et 3 au niveau des bases des transistors 70 et 72 respectivement, de manière à adresser celui qui est désiré parmi les conducteurs de mots 5» 6, 7 et 8. Les signaux de sortie des transistors 70 et 72 attaquent respectivement les tran-30 sistors 71 et 73, de sorte que les signaux apparaissant au niveau des collecteurs des transistors 70 et 71 peuvent être désignés respectivement par les notations logiques A et A, et que les signaux apparaissant au niveau des collecteurs des transistors 72 et 73 peuvent être respectivement désignés par les notations logiques B 35 et B. Par conséquent, les signaux représentant I et B sont respectivement appliqués aux bases des transistors 74 et 75. Les signaux A et B sont respectivement appliqués aux bases des transistors 76 et 77. Les signaux représentant A et B sont respectivement appliqués aux bases des transistors 78 et 79» Les signaux représentant A et B 71 17913 7 2137294 sont respectivement appliqués aux bases des transistors 80 et 81. Chacune des paires de transistors correspondants 74, 75 et 76, 77 et 78, 79 et 80,81 est polarisée jusqu'à passer à l'état conducteur de manière à appliquer le potentiel de la masse aux conducteurs de 5 mots associés 5» 6, 7 et 8 à moins que ces transistors ne soient adressés par des signaux appliqués au niveau des bases des transistors 70 et 72. Par exemple, si des signaux représentant respectivement A et B sont appliqués aux conducteurs 2 et 3» les transistors 74 et 75 sont bloqués ou non conducteurs, ce qui permet au 10 conducteur de mots 5 de présenter le potentiel appliqué à la borne 85. le transistor 74 est rendu non conducteur par le signal Â alors que le transistor 75 est rendu non conducteur par le signal B. Pendant le mode de fonctionnement correspondant à la lecture, un potentiel constant de -10 volts est appliqué à la borne 85. Pen-15 xlant le mode d'écriture, une onde rectangulaire bipolaire est appliquée à la borne 85 et présente un potentiel de +22 volts pour la première moitié de sa période et un potentiel de -22 volts pour la seconde moitié de sa période. Il y a lieu de se rappeler que le transistor 66 fonctionne simplement comme une résistance. Par con-20 séquent, un potentiel de -10 volts apparaît sur le conducteur 5 lorsqu'il est adressé pendant le mode correspondant à la lecture et , | une onde rectangulaire de - 22 volts apparaît sur ce conducteur 5 lorsqu'il est adressé pendant le mode de fonctionnement correspondant à 1'écriture. Des tensions similaires apparaissent au niveau 25 des conducteurs de mots 6, 7 et 8 pendant les modes de fonctionnement correspondant à la lecture et à l'écriture, lorsque des potentiels d'adressage appropriés sont appliqués aux bases des transistors 70 et 72 en représentant respectivement les valeurs A B, A B, et A B. 30 Si l'on se réfère maintenant à la fig. 4» le circuit d'écritu re. 13 comprend des transistors 86 à 95 qui sont utilisés comme des résistances, ét des transistors 96 à 121 qui sont utilisés comme des commutateurs. Comme indiqué précédemment, certains transistors sont utilisés comme résistances de manière à permettre l'emploi d'une 35 technique de fabrication des circuits qui soit pratiquement unique pour tous les composants de mémoire nécessaires. Des potentiels de polarisation fixes sont appliqués à des bornes 122 et 125» le potentiel de la masse est appliqué au conducteur 18 pendant le mode de fonctionnement correspondant à la lecture tandis qu'un potentiel 71 17913 8 2137294 de +22 volts lui est appliqué pendant le mode de fonctionnement correspondant à l'écriture. Un potentiel de -30 volts est appliqué à 1 la borne 19 pendant le mode de lecture etun potentiel de +22 volts lui est appliqué pendant le mode d'écriture. Les transistors 118, 5 119 » 120 et 121 sont polarisés de manière à être conducteurs pendant le mode de lecture, grâce à quoi le potentiel de la masse est appliqué aux conducteurs 12, 11, 10 et 9. Les transistors 107, 110, 113 et 116 ne sont pas conducteurs. Pendant le mode de fonctionnement correspondant à l'écriture, 10 le potentiel appliqué aux conducteurs 12, 11, 10 et 9 a pour valeur soit -22 volts dans lé cas où le potentiel appliqué aux conducteurs d'entrée respectifs 17» 16, 15 et 14 présente la valeur binaire UIT, soit +22 volts dans le cas où le signal correspondant présente la valeur binaire ZERO. Ce résultat est obtenu comme suit, pendant le 15 mode d'écriture, le potentiel de la masse appliqué à la borne 18 rend le transistor 96 non conducteur et rend le transistor 97 conducteur, grâce à quoi le potentiel appliqué à la borné 84 (+22 volts) est appliqué à la ligne 19 par l'intermédiaire du transistor conducteur 97, rendant ainsi non conducteurs les transistors 118, 119» 120 20 et 121. La non conduction du transistor 96 permet au potentiel apparaissant au niveau de la borne 122 (-30 volts) d'être appliqué au conducteur 126 par l'intermédiaire du transistor 86 de manière à provoquer la conduction des transistors 107» 110, 113 et 116. Un potentiel de -22 volts est appliqué à la borne 125 et est couplé au 25 conducteur 12 dans le cas où le transistor 106 est rendu conducteur. Le potentiel de +22 volts appliqué à la borne 84 est couplé au conducteur 12 dans le cas où le transistor 108 est rendu conducteur. La conduction de la paire de transistors 106 et 108 est déterminée par le potentiel appliqué au conducteur 17 présentant la valeur 30 binaire d'un bit ou chiffre binaire correspondant. Les données ou informations en bits ou chiffres binaires apparaissant sur le conducteur 17 sont appliquées à la base du transistor 98. Le signal de sortie du transistor 98 attaque les bases des transistors 99 et 108 et le signal de sortie du transistor 99 attaque la base du tran-35 sistor 106. Par conséquent, lorsque le transistor 98 est conducteur, le transistor 108 n'est pas conducteur et le transistor 106 est conducteur. Lorsque le transistor 98 n'est pas conducteur, le transistor 108 est conducteur et le transistor 106 n'est pas conducteur. Les conductions des paires de transistors correspondants 109,111 et 71 17913 9 2137294 112, 114 et 115, 117 sont déterminées d'une manière similaire en fonction de la valeur binaire des signaux appliqués sur les conducteurs 16, 15 et 14 respectivement. Les circuits d'attaque de mémoire selon l'invention nécessi-5 tent un nombre total de transistors à seuil fixe qui devient proportionnellement plus faible que le nombre des transistors à seuil variable de la mémoire considérée en elle-même, au fur et à mesure que le nombre des bits ou chiffres binaires de la mémoire augmente. Par exemple, dans le cas d'un réseau ou matrice de mémoire à 10 16x16 bits, il est nécessaire de prévoir 246 transistors à seuil fixe et 256 transistors à seuil variable. Au fur et à mesure que p le nombre total des n bits du réseau de mémoire augmente pour attendre des valeurs importantes, le rapport du nombre total des transistors sur le nombre total des bits tend vers une limite 15 inférieure correspondant à un transistor par bit. Par conséquent, l'invention permet de réduire à une valeur minimale le nombre des transistors nécessaires pour la mémoire et pour les circuits d'attaque de cette dernière et facilite au maximum l'exploitation des techniques de micro-circuits intégrés en permettant l'obtention d'un 20 rendement maximal. Des modifications peuvent être apportées aux modes de réalisation décrits, dans le domaine des équivalences techniques, sans s'écarter de l'invention. 71 17913 10 2137294 REVENDICATIONS 1Mémoire utilisant des cellules de mémoire à transistors à seuil de conduction variable pour emmagasiner des données ou informations respectives sous forme de bits ou chiffres binaires, chaque 5 transistor comportant des électrodes d'entrée, de sortie et de commande formées sur un support et étant caractérisé par un seuil de conduction pouvant être commandé électriquement, présentant une valeur binaire et établi en fonction de la polarité de la différence de tension existant entre l'électrode de commande ou gâchette et 10 le support, caractérisée en ce qu'elle comprend un dispositif destiné à écrire ou enregistrer une donnée ou information sous forme de bit ou chiffre binaire dans chaque transistor, ce dispositif comprenant une source (127) de tension présentant une polarité binaire, une source (14 à 17) de tension présentant une polarité pou-15 vant être commandée, la tension de polarité binaire (127) présentant d'abord une polarité et présentant ensuite la polarité opposée indépendamment des données ou informations de bits ou chiffres binaires devant être emmagasinées et étant appliquée, lors de l'utilisation, soit à l'électrode de commande, soit au support d'ion transis-20 tor adressé (24 à 39), et la tension de polarité pouvant être commandée (14 à 17) présentant une polarité déterminée par le type de la donnée binaire devant être emmagasinée et étant appliquée, lors de l'utilisation, soit au support soit à l'électrode de commande du transistor adressé en fonction de l'application de la tension de 25 polarité binaire, 2,- Mémoire suivant la revendication 1 , caractérisée en ce que la tension de polarité binaire (127) est appliquée à l'électrode dé commande du transistor adressé (24 à 39) et que la tension de polarité pouvant être commandée 14 à 17 est appliquée à son support, 30 3.- Mémoire suivant la revendication 1 ou 2, caractérisée en ce que l'amplitude de chacune des tensions de polarité binaire (127) et de polarité pouvant être commandée (14 à 17) présente une valeur sensiblement moitié de l'amplitude requise pour modifier le seuil de conduction de chacun des transistors (24 à 39) dont le seuil de con-35 duction peut être commandé électriquement, 4,- Mémoire suivant l'une quelconque des revendications précédentes, caractérisée en ce qu'elle comprend également une source (127) cle tension d'interrogation dont la tension présente une amplitude com--0 prise entre les amplitudes ou valeurs des seuils de conduction de 4 chacun des transistors (24 à 39) dont les seuils de conduction peuvent être commandés électriquement, et qui est appliquée, lors de l'utilisation, à l'électrode de commande ou gâchette d'un transistor adressé (24 à 39),