Brevet FR2111709A1 — publié le 19720609

L'invention concerne une mémoire à courants coïncidents dans laquelle seuls les mots peuvent être sélectionnés, et plus particulièrement une mémoire utilisant un seul dispositif semi-conducteur métal-isola*1",, à chaque emplacement. 5 . La plupart des mémoires à l'état solide actuellement disponibles uti lisent des circuits bistables à l'état solide à chaque emplacement mémoire, pour enregistrer l'information. Un grand nombre de ces circuits bistables utilise des transistors à effet de champ à gâchette isolée, étant donné leur impédance élevée. Cependant, ces circuits nécessitent deux éléments 10 ou davantage. La progression dans le marché des ordinateurs nécessite des capacités d'enregistrement toujours accrues et utilisant un minimum-de puis-sance et d'espace. Par conséquent, il serait avantageux de développer une mémoire à l'état solide nécessitant un seul élément à chaque emplacement de mémoire. Les transistors MNOS (métal-nitrure-oxyde-silicium) semblent 15 atteindre ce but. Ce dispositif peut être supposé à deux états stables, et fabriqué par des techniques de circuits intégrés à grande échelle. Ceci facilite la construction de mémoires inportantes, peu encombrantes, de densité d'information élevée, et peu chères. Cependant, l'intégration des mémoires utilisant des transistors MNOS pose de nombreux problèmes. Ces 20 problèmes sont dus en particulier au fait que sous forme intégrée les transistors ne sont pas accessibles individuellement à leurs quatre bornes (gâchette, drain, source et susbtrat). Mais chacune des bornes de ces dispositifs est reliée en commun avec de nombreux autres dispositifs du même . réseau. 25 Plusieurs structures différentes ont été proposées jusqu'ici, ces structures utilisant des transistors du type MNOS dans des mémoires. Cependant., elles présentaient les inconvénients suivants : a) de bonnes diffusions individuelles sont nécessaires pour chaque transistor ou peur chaque rangée de transistors, afin de faire varier le 30 potentiel du substrat de certains transistors du réseau; b)le substrat de tout le réseau doit être puisé pour le fonctionnement; c) des courants à régime permanent importants circulent dans une partie de la moitié des dispositifs sélectionnés pendant le cycle d'écriture; 35 d) il est nécessaire d'utiliser plus d'un transistor par bit d'in formation. « 71 37537 2 2111709 D'autres caractéristiques et avantages de l'invention ressortiront de la description qui va suivre, donnée uniquement à titre d'exemple non limitatif, en référence au dessin annexé dans lequel : - la figure 1 est un schéma d'une matrice et de son circuit de 5 commande conformément à l'art antérieur; - la figure 2 est un schéma de quelques formes d'ondes associées i au circuit de l'art antérieur de la figure 1 ; - la figure 3 est un graphique représentant la tension de seuil (V )en fonction du potentiel appliqué à la gâchette et au substrat, représen- u 10 tant les caractéristiques bistables des dispositifs utilisés dans l'invention; - la figure 4a est un schéma d'une matrice et du circuit de commande conformes à l'invention; - la figure 4b est un schéma d'un commutateur transistorisé qui peut être utilisé pour l'invention; 15 - la figure 5 est un schéma de quelques formes d'ondes associées au circuit de la figure 4a; - les figures 6a, 6b, 6c, 6d, et 6e sont des schémas d'un élément classique du réseau dans diverses conditions de polarisation. Une publication récente, "An Integrated Metal-Nitride-Oxide-Silicon 20 (MNOS) Memory" de Dov Frohman-Bentchkowsky à la page 1190 de la revue "IEEE proceedings" de juin 1969,suggère une solution qui, cependant, n'est pas entièrement satisfaisante. La mémoire décrite dans cet article est représentés sur la figure 1 comme une mémoire à courants coïncidents dans laquelle seuls les mots peuvent être sélectionnés, utilisant des éléments bistables 25 métal-nitrure-oxyde-semi-conducteur à canal P (P-MNOS) (transistors Qll, Q13, Q31, Q33) dont la tension de seuil Vg est établie à une valeur élevée (Vg^) en appliquant une polarisation négative importante (-25 V) entre la gâchette et le substrat des éléments. Le fonctionnement du circuit de l'art antérieur de la figure 1 sera mieux 30 compris en référence à la forme d'onde représentée sur la figure 2. Sur la figure 1, un cycle d'effacement est engendré de la façon suivante. Une impulsion de lecture-écriture d'amplitude négative est appliquée à la gâchette des transistors aPPliluant ainsi le potentiel de la masse aux lignes de drain ! ^. Simultanément, le potentiel de la masse peut être appliqué 35 aux lignes de source. B , B „ représentées sur la figure 2, en appliquant p J. b j un potentiel négatif aux points B_, et B_Q, ce qui fait conduire les transistors G1 . OrJ Q,.^ et Lorsque le potentiel de la masse est appliqué par exemple à la 71 37537 3 2111709 ligne de source (Bg^, Bg^) aux lignes de drain (B^, B^) et au substrat d'un dispositif et qu'une grande impulsion positive est appliquée à une ligne de mot (telle que W^) les éléments (tels que Q-^j ^13^ se trouvent à un :.2uil de basse tension (VCTTJ). biS 5 . Lorsque le cycle d'effacement est terminé,\un cycle d'écriture pstù utilisé pour enregistrer l'information dans le réseau en mettant certains dispositifs d'un mot à l'état de seuil haute tension (V0-_). Cependant, comme SH il sera décrit plus loin, ceci est obtenu au prix d'un courant en régime permanent circulant dans les dispositifs positionnés. Pendant le cycle d'écri- 10 ture, l'impulsion de lecture-écriture (figure 2) retourne à 0 V, ce qui place les lignes de drain (B^^j ®D3^ ^ Un Potentie-'- négatif, ces lignes retournant à "V.^ Volt à travers les trajets d'impédance des transistors %1' %3* Ces transistors fonctionnent comme des diodes, dans , le circuit, car leurs gâchettes sont directement reliées aux dra&is. Il sera 15 supposé, par exemple, que le trânsistor Q13 doit être mis à l'état V , et SH que les transistors restants ne sont pas affectés. Pour placer le transistor Q13 à l'état V„„, une impulsion négative (-25 V) est appliquée à la ligne oH de mot (W^) et théoriquement 0 Volt doivent être appliqués aux régions de source et de drain ( lignes Bg^ et Bjjg sur la figure 2). Cependant, 20 un examen du circuit de la figure 1 révèle que pour la condition de l'impulsion de lecture-écriture à 0 Volt, la ligne B^ est à un potentiel négatif. Une tension négative (-10 V) est appliquée pour faire conduire Q53J et ceci place la ligne BS^ à la masse. Un courant, circule alors depuis la borne à la masse commune à travers le transistor l'élément 25 de mémoire Q et la diodeQ^ vers la borne ~VDD. Par conséquent, le courant circulant dans les dispositifs Q13 et porte les points B^ et B^ a un potentiel résultant de la chute de tension. Pour éviter que ces chutes de tension deviennent trop importantes, il interfère avec la tension différentielle nécessaire pour positionner ce dispositif; le circuit de l'art antérieur néces-30 site un trajet d'impédance entre la masse et une source de potentiel de fonctionnement dans lequel circule un courant en régime permanent. L'existence du trajet de conduction crée de nombreux problèmes, dont les suivants : 1) Dans l'exemple ci-dessus, pour maintenir la ligne B^ au potentiel de la masse ou près de ce potentiel, l'impédance du trajet de con-35 duction du transistor Q ^ doit être très supérieure à l'impédance série des trajets de conduction des transistors Q13 et est Par conséquent possi ble d'avoir une masse "dure" sur la ligne B^j car son potentiel est fonction 71 37537 4 2111709 des rapport d'impédance. Ensuite, l'impédance du transistor devant être supérieure à l'impédance série des transistors Q13 et Q^a ce transistor doit être physiquement plus petit que les autres dispositifs. Çe 2) Les dispositifs sélectionnés conduisent durant le cycle d'écriture, ce qui signifie qu'un courant circule dans le canal, et par conséquent qu'il existe une chute de potentiel dans ce canal. Par conséquent, le potentiel entre la gâchette et chaque point le long du canal n'est pas identique, 15 et les bouchons qui déterminent la tension de seuil, ne seront pas chargés uniformément. 3) Dans chaque élément sélectionné circule un courant en régime permanent pendant le cycle d'écriture. Pour une mémoire importante, ces courants peuvent entraîner une dissipation d'énergie considérable, et une dissipation 20 de la chaleur sur la partie de mémoire,cequiest défavorable à la configuration d'un simple circuit de mémoire intégré à grande échelle et à densité importante. La présente invention peut être mise en pratique dans une matrice die dispositifs semi-conducteurs à effet de champ divisant un substrat commun, chaque dispositif comportant une électrode de commande et une première et une 25 seconde électrode définissant un trajet de conduction. Chaque dispositif peut être mis à au moins deux niveaux de seuil. Ces dispositifs sont disposés en rangées et colonnes. Dans la matrice les première et seconde ^lectrodes des dispositifs de chaque rangée sont reliées à' une paire différente de lignes de bit et les électrodes de commande de chaque colonne sont reliées à une 30 ligne de mot différente. Selon un mode préféré de réalisation de l'invention, la mémoire comporte en outre un dispositif de commutation à impédance pratiquement nulle reliant chaque ligne de bits à l'un d'un premier et d'un second potentiel. Un dispositif pour positionner les éléments du réseau à l'un de deux niveaux 35 de seuil comporte des commutateurs séparés reliés à chacune des première- et seconde lignes de bits pour appliquer l'un de deux potentiels aux lignes de bits 71 37537 5 2111709 à travers une impédance faible. Les deux lignes de bits d'une rangée sont reliées aux lignes de bits. Les deux lignes de bits d'une -rangée sont reliées au même potentiel pendant le cycle de positionnement, pour qu'elles "nient maintenues au même potentiel,et pour empêcha: la circulation d'un courant en 5 régime.permanent. Le disposit'if de positionnement comporte un dispositif appliquant un premier potentiel à une ligne de mots à la fois, dans un sens inhibant la conduction desdispositife, et un second potentiel dans une ligne de mots à la fois dans un sens faisant conduire le dispositif. Les dispositifs semi-conducteurs utilisés dans l'invention ont une ten-10 sion de seuil variable, qui peut être établie à l'une de plusieurs valeurs en appliquant un potentiel d'amplitude supérieure à celle donnée entre- la gâchette et le susbrat du dispositif, en maintenant la tension de seuil (V^) à laquelle ils sont positionnés pendant un temps considérable. Les transistors à effet de champ bistables, dont la structure est un métal-isolant-semi-conducteur (MIS); 15 dans laquelle la charge peut être emmagasinée sont compris dans cette classe I de dispositifs. Un exemple spécifique, mais non limitatif du type de transistor décrit ci-dessus est un transistor dont la couche isolante, est constituée par une double couche de nitrure de silicium et de bioxyde de silicium, géné-20 ralement appelée dispositif MNOS (métal-nitrure-oxyde-silicium). Ce transistor peut être fabriqué à l'aide de techniques classiques métal-oxyde semiconducteur (MDS), cependant, juste avant la métalllsation, l'oxyde de gâchette ■ est rendu très fin, et une couche de nitrure est déposée entre le bioxydede silicium et la gâchette du dispositif. Le transistor résultant peut être soit 25 du type P soit du type N, et comporte une première et une seconde électrode définissant les extrémités d'un trajet de conduction, une électrode de gâchette utilisée pour la commande du niveau de conduction de ce trajet. Ce transistor a les mêmes caractéristiques générales qu'un dispositif MOS classique, mais l'adjonction de la couche de nitrure isolant sur la couche mince d'oxyde 30 permet l'enregistrement de charge dans la région comprise entre les deux isolants, ou près de cette région, et il en résulte les caractéristiques représentées sur la figure 3. La figure 3 est une représentation idéale de la courbe d'hystérésis de tension de seuil (Vg) d'un dispositif à conductivité de type P en fonction 35 de la tension appliquée gachette-substrat (V _c) d'un dispositif classique , GDD tel que celui décrit ci-dessus. La tension de seuil Ve est définie comme le potentiel de gâchette pour lequel le courant peut commencer à circuler dans le trajet de conduction du transistor. Le point marqué V„_ correspond à la SB t. % 71 37537 6 2111709 valeur basse de Vg et le point marqué Vg^ correspond à la valeur haute de Vg. Vgfi peut être par exemple -2V et Vg^ -6V. Les tensions de référence et V.,,- indiquentles potentiels gachette-source pour lesquels le transistor Kjjt change d'état. La valeur de et dépend du dispositif particulier utilisé, 5 cependant, dans le but de la présente description , ils ont supposés compris entre -15 V et + 15 V. Toute valeur de VGgs (pour une durée d'impulsion donnée) inférieure à ou n'affecte pas l'établissement du seuil du dispositif semi conducteur représenté sur la figure 3. Cependant si VG est initialement b 10 égal à V__ et si V _ est supérieur et plus négatif que VnZ— la tension de OD (jbb Riir seuil suit la courbe d'hystérésis vers le haut, comme représenté sur la figure 3, et prend la valeur de VOTJ. Lorsque, et si, V,„„ est pratiquement égal à 0 V, on GSS V_ reste égal à Vn„. Si la tension de seuil est égale initialement à V_„, et b brl bit si V co est supérieur et plus positif que V , la tension de seuil suit (?bb REF 15 la courbe d'hystérésis vers le bas, et V„ prend la valeur de V„_. Lorsque, et si, S SB V„00 est pratiquement égal à 0, V. reste égal à V01>. Cjbb b bB Il faut noter que les transistors MNOS décrits ici, sont des dispositifs analogues, qui peuvent prendre un certain nombre d'états de seuil. C'est- à-dire que, par exemple, en appliquant un V __ supérieur à V i_, (V .), le GSb REF G-L 20 transistor de type P peut être positionné à un état V > tel que représenté bJj sur la figure 3. Selon une alternative, en appliquant un V plus négatif Gbb queV ~ »(V_0), le transistor de type P peut être placé à un état V_„t tel KEr G/ S H que réprésenté sur la figure 3. Cependant, dans la pratique, pour la plupart des applications logique, les tensions appliquées entre la gâchette, le substrat 25 et les électrodes des dispositifs sont limitées, à des niveaux spécifiques ("£ V) de manière que les dispositifs se trouvent uniquement dans l'une de deux des nombreuses conditions de seuil disponible. Il faut noter que pour les transistors de type N, un V„eo plus négatif que V (dans un sens (?b b REr inhibant la conduction) place le dispositif à un état de tension de seuil 30 faible, et qu'un V plus positif que Vni„ (dans un sens augmentant la Gbb RU»r conduction) place le dispositif à un état de seuil élevé. Les réseaux conformes à l'invention peuvent comporter M mots de "j" bits chacun, M et "j" étant des nombres entiers supérieurs à 1, et pouvant ou ncP être égaux. Pour simplifier la représentation du circuit de la figure 4a, 35 M = j = 2. Chaque emplacement de bit comporte un transistor bistable unique représenté par T^, M définissant la position de mots et j la position de bit. Les gâchettes des transistors cons tituant une colonne (mot) sont reliées en 71 37537 7 2111709 commun à une ligne de mot . Les sources des transistors constituant une rangée (ayant tous la même signification de bit) sont reliées à une première ligne de bit représentée par Bj^ et leurs drains sont reliés à une seconde ligne de bit représentée par j représentant comme précédemment la 5 signification du bit de la rangée. Chaque ligne de bit est reliée à un commutateur à deux directions unipolaire Sj^ > permettant d'appliquer soit un potentiel de masse soit un potentiel -V à la ligne de bit. Pendant le cycle d'effacement et le cycle d'écriture, commeilsera décrit ci-dessous, S.-^ et fonctionnent en série 10 et retournent chacun à la même valeur de potentiel. De cette façon, il n'y a aucune différence de potentiel entre les deux lignes de bit d'une rangée et . pratiquement aucun courant ne circule dans ces lignes. Il faut noter que bien que les commutateurs fonctionnent en série pendant le cyle d'écriture, ils sont commandés indépendamment, et le potentiel sur les lignes de bit 15 est indépendant de l'impédance ou du rapport d'impédance de ces commutateurs. Ces commutateurs à deux directions unipolaires peuvent Être, comme représenté sur la figure 4b, un inverseur complémentaire, les drains de deux transistors 12 et 14 étant reliés en commun à la ligne de bit, leur gâchette étant reliée en commun à une source de signaux de commande, 20 et la source du transistor 12 du type B étant, reliée au potentiel de la masse et la source du transistor 14 de type N reliée au potentiel -V. Le fonctionnement de chaque colonne étant identique à celui de toute autre colonne, seule la colonne 1, choisie arbitrairement, est décrite en détail à l'aide des diagrammes de forme d'onde de la figure 5. Tout 25 d'abord une impulsion d'effacement d'amplitude + VVolts, canne représenté sur la ligne de la figure 5, est appliqué à la ligne de mot 1, (W^) et toutes les lignes de bit (Bj^' Bj2^ retournent au potentiel de la masse en positionnant les commutateurs des lignes de bit sur la borne de potentiel à la masse. Les éléments étant du type P, une impulsion positive de valeur supérieure 30 à la référence donnée est appliquée à la gâchette par rapport au substrat, comme représenté sur la figure 6a, et positionne tous les éléments de la colonne à l'état de seuil basse tension (Vgg)- Lorsque +V volts sont appliqués à la ligne W^, mais que le potentiel de la masse est appliqué aux autres lignes de bits et.de mots, les transistors des colonnes restantes du réseau ne sont 35 pas affectés, leurs électrodes étant maintenues au même potentiel que celui représenté sur la figure 6D. 71 37537 8 2111709 Il sera supposé maintenant que l'élément doit être positionné de manière que sa tension de seuil soit égale à la tension de seuil élevée (Vsr)• Le transistor doit être commuté, tandis que le transistor est maintenu à l'état VOT) et que les éléments restants du réseau ne sont pas SB 5 affectés. L'élément T,, est placé à V„„, en appliquant 0 volt au susbtrat et L1 ori aux lignes de bit et et en appliquant -V volts à la ligne de mot 1 (W-^). Le niveau négatif ou l'impulsion d'amplitude -V applique une polarisation à la gâchette par rapport au substrat, supérieure à la valeur de référence donnée (V ~_), et assure la remise du transistor à l'état de tension de seuil RJir 10 élevé. La condition de polarisation rétablie de l'élément est repré-sentéesur la figure 6b où -V volts sont appliqués à la gâchette de ce transistor, tandis que sa source, son drain et son substrat retournent au potentiel de la masse. Pour cette condition, il existe un champ électrique entre la 15 gâchette et le substrat, uniforme sur toute la longueur du canal de conduction, entre les régions de drain et de source du transistor. Il faut no er en outre que, le même potentiel étant appliqué à la source et au drain, il n'existe aucun courant en régime permanent. Les éléments T,, étant à il reste a voir que les autres éléments 11 SH 20 du réseau ne sont pas affectés. Il apparaît particulièrement que aucun des éléments non sélectionnés de la même colonne que le transistor T et aucun des éléments non sélectionnés de la même rangée que le transistor n'est affecté. La gâchette de l'élément T ^ partageant la même ligne de mot que le 25 transistor est reliée à et par conséquent -V volts lui sont appliqués. Pour empêcher le transistor de passer à l'état de commutation, -V volts sont appliqués à la source et au drain de ce transistor, à l'aide des commutateurs et §22' condition de polarisation du transistor est" représentée sur la figure 6c. A première vue, il semble que le transistor passe égale- 30 ment à l'état VOTIj car -V volts sont appliqués entre la gâchette (-V volts) oH et le substrat (potentiel de la masse). Cependant, une analyse détaillée révèle que le potentiel -V appliqué à la gâchette induit un canal de conduction entre la source et le drain. La source et le drain étant tous les deux à -V volts, le potentiel du canal de conduction sera égal à -V volts 35 Par conséquent, il n'existe ^ucune différence de potentiel importante aux bornes des couches isolantes, et le transistor reste à l'état précédent V . SB Par conséquent T^ ainsi que tout autre emplacement de mémoire de la même 71 37537 9 2111709 colonne (partageant la même ligne de mot) que ne seront pas affectés. Il faut noter en outre que la source et le drain sont maintenus au même potentiel, et par conséquent qu'aucun courant ne circule dans le dispositif La gâchette, le substrat, la source et le drain de l'élément 21 5 qui partage la même rangée que le transistor sont à la masse. Cette condition de polarisation, représentée sur la figure 6d maintient le transistor non affecté. La gâchette et le substrat de l'élément ^2 ^uParta8e ^a m8me rangée que l'élément T^ sont reliés au potentiel de la masse, et sa source 10 et son drain son reliés à -V volts comme représenté sur la figure 6e. Dans cette condition de polarisation, le potentiel gâchette - substrat fr_ct!) est GSS pratiquement égal à 0 volt et une différence de potentiel d'amplitude à -V volts existe aux jonctions source-substrat et drain-substrat. La différence de potentiel établit un champ électrique dont l'effet est limité à la jonction 15 entre les régions P comportant la source, le drain et le substrat. Le potentiel du canal de conduction entre les régions de source et de drain reste proche du potentiel de la masse et le transistor reste non affecté. Il a donc été démontré que l'information peut être écrite et enregistrée dans des éléments sélectionnés sans affecter l'état des éléments non 20 sélectionnés. Il a en outre été démontré que en agissant sur les deux commutateurs reliés aux deux lignes de bit de chaque rangée de façon jumelée (c'est-à-diire en les reliant toujours aux mêmes poids de potentiels) les éléments peuvent être positionnés, sans qu'il circule des courants en régime permanent. Il :.n'existe pratiquement pas de dissipation de puissance en régime permanent, , 25 ce qui est nécessaire pour le cycle d'effacement et de lecture de la mémoire. En utilisant un commutateur à double direction unipolaire, ou son équivalent pour chaque ligne de bit, et en jumelant ces commutateurs pendant le cycle d'effacement et de lecture, il est possible d'obtenir une anélioration considérable du circuit de l'art antérieur. Il faut noter que, antérieurement, 30 une ligne de bit était reliée à l'équivalent d'un commutateur unipolaire à une direction et que l'autre ligne de bit était reliée à un point de jonction. Un circuit dont 1'équivalent est un commutateur unipolaire à une direction utilisé pour mettre un point de jonction au potentiel de la masse à une impédance qui le fait retourner à une source de potentiel de fonctionnement, 35 est relié à ce point de jonction. 71 37537 2111709 L'information enregistrée dans le réseau de l'invention peut être lue sans être détruite, un mot à la fois, en appliquant une tension de lecture (V..) supérieure à V mais inférieure à V , à la ligne de mot sélectionnée 1 . SB SH (VgB VSH^ Bt en aPPH-1uant 0 volt aux lignes et "5 volts aux lignes B./,. Dans l'exemple décrit ci-dessus, T,, étant placé à V„„ et T. à J2 r 11 r SH 12 Vgg, et étant appliqué à la ligne de mot W^, T^conduira, tandis que le transistor restera non conducteur. Il va de soi que l'invention décrite est susceptible de nombreuses modifications ou variantes sans pour autant sortir de son cadre. 71 37537 2111709 JL5_Y_?_0_LÇ>è_ï_L9JL§_ 1. Mémoire comportant un réseau de dispositifs semi-conductPnrs à effet de champ, disposés en colonnes et rangées sur un substrat commun, chaque 5 dispositif comportant une première et une seconde électrode définissant un trajet de conduction, et une électrode de commande, et chaque dispositif du type pouvant être positionné à au moins l'un de deux niveaux de seuil, les première et seconde électrodes de dispositif de chaque rangée étant reliées à une paire différente de ligne de bit, et les électrodes de commande des 10 dispositifs de chaque colonne étant reliées à une ligne de mot différente; cette mémoire étant caractérisée en ce qu'elle comporte plusieurs dispositifs de commutation dont l'impédance est pratiquement nulle, servant à relier chaque ligne de bit à l'un d'un premier et d'un second potentiel; un dispositif permettant d'établir le niveau de seuil d'un dispositif à l'un de deux niveaux, 15 comportant un moyen actionnant le dispositif de commutation, pour appliquer à chaque ligne de bit le même potentiel choisi parmi le premier et le second, et pour appliquer simultanément à la ligne de mot sélectionnée une première tension de valeur supérieure à la référence donnée, dans un sens empêchant toute conduction de dispositif; et un dispositif pour positionner au moins l'un des 20 dispositifssélectionnésà l'autre des deux niveaux de seuil, comportant un moyen pour relier le dispositif de commutation associé aux premièiB et seconde lignes de bit du dispositif sélectionné sur l'un des potentiels, et le dispositif de commutation associé aux deux lignes de bits des transistors non sélectionnés à l'autre des premier et second potentiel et pour appliquer simultanément à 25 la ligne de mot des transistors sélectionnés, une seconde tension de valeur supérieure à la référence donnée par rapport à l'un des premier et second potentiel, dans un sens tel que les transistors conduisent la seconde tension et l'autre«fes premier et second potentiel étant approximativement égaux. 2. Mémoire selon la revendication 1, caractérisée en ce que le dis-30 positif positionnant le niveau de seuil sur l'un des deux niveaux comporte un moyen appliquant le même potentiel au substrat commun, que celui appliqué aux lignes de bit. 3. Mémoire selon la revendication 1, caractérisée en ce que l'un des premier et second potentiel est un potentiel de référence; et l'une des 35 première et seconde tensions est plus positive que le potentiel de référence, et l'autre des première et seconde tensions est plus négative que le potentiel de référence; le potentiel de référence étant appliqué au substrat commun. 71 37537 2111709 4.Mémoire selon la revendication 1, caractérisée en ce que chaque dispositif de commutation comporte un premier transistor fixant la ligne de bit sur l'un des premier et second potentiel, et un second transistor fixant la ligne de bit sur l'autre des premier et second potentiels. 5.Mémoire selon la revendication 4, caractérisée en ce que les transistors sont des transistors à effet de champ comportant une seconde couche isolante en plus de la couche d'oxyde entre la gâchette et le substrat. , 6. Mémoire selon la revendication 1, caractérisée en ce que chaque transistor est du type qui, en réponse à une première tension de valeur supérieure à une référence donnée appliquée entre son électrode de commande et son substrat dans un sens permettant la conduction, présente un premier niveau de seuil, et qui, en réponse à une seconde tension de valeur supérieure à une référence donnée, appliquée entre l'électrode de commande et le substrat dans un sens empêchant la conduction, présente un second niveau de seuil. 7. Mémoire selon la revendication 1, caractérisée en ce que les dispositifs sont des dispositifs semi-conducteur métal-nitrure-oxyde (MNOS).