Brevet FR2132016A1 — publié le 19721117

n o n k; n 1 2132016 La présente invention concerne un circuit électronique ayant deux bornes d'entrée et deux bornes de sortie, qui répond à trois combinaisons de signaux d'entrée binaires, la combinaison de deux zéros binaires suivant deux UNS binaires 5 étant interdits comme signal d'entrée. Cette invention concerne également l'utilisation d'un circuit conçu pour fonctionner comme une bascule bistable RS, ou bistable RS (de l'anglais RS flip-flop), comme circuit électronique tel que défini ci-dessus, et l'utilisation d'un tel circuit électronique dans un systè-10 me de transmission asynchrone» Pour le transfert d'informations sur des canaux multiples, on a employé souvent jusqufà présent un signal de repère auxiliaire sur un canal additionnel dans le but d'indiquer que l'information est présente de façon certaine au 15 niveau du récepteur, la définition temporelle de ce signal repère est déterminée typiquement à partir de la voie de transfert correspondant au cas le plus défavorable, et il peut être nécessaire de la réajuster à chaque modification de la configuration du système, et en particulier dans le cas de structu-20 res de câblage différentes. En outre, dans le passé, le transfert de signaux asynchrones depuis une unité d'interrogation telle qu'un circuit de traitement d'informations jusqu'à une mémoire dans un module de mémoire est réalisé au moyen d'un signal d'horloge qui était retardé pour prendre en considéra-25 tion la voie de transfert la plus défavorable. Ceci a pour conséquence un retard superflu au démarrage du cycle de mémoire, car le cycle de mémoire peut être à autodémarrage, ou à démarrage automatique, selon la présente invention. les circuits électroniques conçus pour servir comme 30 bistables RS sont employés avec seulement trois combinaisons de signaux d'entrée, dans lesquelles un UN binaire est appliqué à l'une ou l'autre des bornes d'entrée d'activation ou mise à UN (SET) ou de remise à ZERO (RESEI) du circuit. (Sans que cela puisse être considéré comme une limitation dans les applica-35 tions possibles, on appellera dans la suite de cette description entrée de mise à UN l'entrée dite SET d'un bistable RS, et entrée de remise à ZERO l'entrée dite RESET d'un bistable RS). 72 09050 2 2132016 Cependant, on a trouvé qu'un quatrième état utilisable est fourni par une quatrième combinaison de signaux d'entrée binaires. En effet, un UN binaire à la fois sur l'entrée de mise à UN et sur l'entrée de remise à ZERO fournit une 5 sortie utilisable de deux ZEROS binaires. Ceci est particulièrement vrai lorsque les UNS binaires sont appliqués aux deux entrées pour indiquer l'absence d'information à transférer à travers les circuits électroniques, ou pour indiquer un conflit dans les informations binaires en provenance des diverses 10 sources connectées aux entrées du circuit électronique. Ainsi, la présente invention se rapporte à un procédé pour appliquer successivement des signaux d'entrée binaires à un circuit électronique ayant deux bornes d'entrée, et apte à fonctionner comme un bistable RS pour une première et une seconde combinai-15 sons de signaux d'entrée binaires, qui peuvent être appliqués de façon continue ou suivis par deux ZEROS binaires, et à fonctionner comme un élément logique de combinaison sans action de mémoire pour une quatrième combinaison de signaux d'entrée binaires, le procédé comprend les opérations consistant à ap-20 pliquer un UN binaire à une seule des bornes d'entrée sous forme d'une impulsion ou d'un niveau continu, cette opération étant suivie ou précédée par l'application d'un UN binaire aux deux entrées sous forme de niveaux continus, alors que seule l'une des bornes d'entrée peut passer à ZERO binaire après 25 l'application d'un UN binaire aux deux entrées. Le dispositif électronique qui répond à trois combinaisons de signaux d'entrée binaires peut être utilisé dans un système de transmission pour transférer de façon asynchrone des informations depuis une pluralité de sources vers des 30 moyens d'utilisation. Le système de transmission asynchrone comprend une unité de transmission et une unité de réception reliée à l'unité de transmission par une paire de lignes d'informations. L'unité de réception comprend le dispositif ou circuit électronique qui répond à trois combinaisons de signaux 35 d'entrée binaires. L'unité de transmission, ou d*émission, comprend une source d'informations binaires à transmettre à l'unité de 72 09050 3 2132016 réception, et un circuit tel qu'une source de signaux repères pour appliquer une combinaison de signaux binaires, qui sont avantageusement des UNS binaires, à la paire de lignes d'informations en vue d'indiquer à l'unité de réception qu'aucune 5 information de l'unité as trai; .mission n'est présente pour être transmise à l'unité de réception. L'unité de transmission peut comprendre en outre plusieurs sources d'informations binaires et un circuit pour appliquer lesdites combinaisons de signaux binaires telles que deux UNS binaires à la paire de lignes 10 d'informations pour indiquer que des informations contradictoires sont présentes, si bien qu'aucune information n'est transmise à l'unité de réception jusqu'à ce que seules les informations de la source désirée soient présentes. L'invention concerne aussi un procédé d5autodémarrage 15 de chaque cycle de mémoire dans une mémoire qui a été appelée en accès par une unité d'interrogation, telle qu'un circuit de traitement de l'information ou un circuit de multiplexage, dans un système calculateur (dit aussi ordinateur) présentant une pluralité de modules de mémoire et une pluralité d'unités 20 d'interrogation aptes à communiquer avec l'un quelconque des modules de mémoire et à cet effet à chercher accès avec ce dernier. Le procédé comprend les opérations consistant à identifier le module de mémoire demandé par une unité d'interrogation particulière, à déterminer ou résoudre la priorité de la 25 demande lorsque plus d'une unité d'interrogation cherche accès au module de mémoire identifié, à déterminer si le module de mémoire demandé est libre, à donner l'accès à l'unité d'interrogation cherchant accès et ayant la priorité la plus élevée, à autoriser la transmission de l'adresse de mémoire depuis 30 l'unité d'interrogation à priorité la plus élevée vers le module de mémoire lorsque ce dernier est libre et lorsque la demande d'accès est acceptée, et à faire démarrer automatiquement le cycle de mémoire lorsque le dernier chiffre binaire ou bit de l'adresse de mémoire est reçu dans le module de mémoire. 35 Le circuit électronique, à deux entrées, apte à fonctionner en bistable RS pour une première et une seconde combinaisons de signaux d'entrée binaires, et comme élément 72 09050 4 2132016 logique de combinaison pour une troisième combinaison de signaux d'entrée binaires est utile dans un système calculateur ou ordinateur pour faire démarrer automatiquement le cycle de mémoire d'une mémoire en accès au moment de l'arrivée 5 du dernier bit d'adresse dans le module de mémoire. Ainsi, le circuit électronique peut servir dans un système calculateur ayant une pluralité d'unités d'interrogation constituées de circuits de traitement d'informations et/ou de circuits de multiplexage, une pluralité de mémoires à accès direct (dit 10 aussi aléatoire), et une pluralité d'unités de commande de mémoire connectées pour commander l'accès à une mémoire particulière. l'unité de commande de mémoire comprend un circuit pour identifier le module de mémoire avec lequel un ou plusieurs d'interrogation recherche accès, un circuit pour déter-15 miner si l'accès a déjà été donné à un autre circuit d'interrogation, un circuit pour déterminer (et résoudre) la priorité des unités d'interrogation cherchant accès au module de mémoire identifié, un circuit pour engendrer un signal d'accès accordé lorsque la demande d'accès est accordée, et un circuit 20 comprenant le circuit électronique suivant l'invention pour transférer l'adresse de mémoire depuis l'unité d'interrogation à laquelle l'accès est accordé vers le module de mémoire qui est sous contrôle du signal d'accès accordé. D'autres caractéristiques et avantages de l'invention 25 apparaîtront à la lecture de la description détaillée qui va suivre, faite en référence aux dessins annexés, donnés à titre d'exemple non limitatif, et sur lesquels : - la figure 1 est le schéma de principe, ou schéma-bloc d'un circuit électronique suivant l'invention ; 30 - la figure 2 est une table de vérité du circuit électronique de la figure 1 ; - la figure 3 est le schéma de principe partiellement détaillé d'un système de transmission asynchrone utilisant le circuit électronique de la figure 1 ; 35 - la figure 4- est le schéma de principe d'un système calculateur dans lequel le système de transmission de la figure 3 est d'utilisation avantageuse, et 72 09050 5 2132016 - les figures 5A, 5B et 5C, disposées com~e indiqué _ sur la figure 5 constituent un schéma de principe partiellement détaillé d'une partie du système calculateur de la figure 4. le circuit électronique 1 illustré schématiquement 5 sur la figure 1 a deux bornes d'entrée 2 et 3 et deux bornes de sortie 4 et 5» Le circuit électronique 1 peut être un circuit conçu pour être utilisé en tant: que bistable RS ; dans ce cas, il peut comporter avantageusement une porte OU 6 et un inverseur 7 connecté entre la borne d'entrée 2 et la borne 10 de sortie 4 ; il peut comporter en outre une deuxième porte OU 8 et un second inverseur 9 connecté entre la borne d'entrée 3 et la borne de sortie 5. La sortie de l'inverseur 9 est couplée à l'une des entrées de la porte OU 6g et la sortie de l'inverseur 7 est couplée à l'une des entrées de la porte 15 OU 8. Les portes logiques OU sont représentées sur les dessins de cette demande de brevet par des signes pins à l'intérieur des blocs correspondants, et les portes logiques ET sont représentées par des points épais à l'intérieur des blocs correspondants. 20 Le circuit électronique de la figure 1 fonctionne comme un bistable SS normal, dont l'entrée 2 est l'entrée de mise à IfiT (SET ; désignée par S), et dont l'entrée 3 est l'entrée de remise à ZERO (RESET ; désignée par R), alors que la borne de sortie 5 est la sortie "mr", ou "EN", et que la borne 25 de sortie 4 est la sortie "ZERO" ou "HORS". Un tel dispositif fonctionne comme un bistable RS normal pour deux combinaisons de signaux d'entrée, qui peuvent être continus ou impulsionnels et suivis par deux ZEROS. Lorsque le dispositif est conçu pour fonctionner en bistable RS, la quatrième combinaison de signaux 30 d'entrée avec deux U3JS est interdite. Cependant, on a trouvé que le dispositif électronique de la figure 1 peut servir d'élément logique de combinaison lorsque deux UKS binaires sont appliqués aux entrées 2 et 3. Comme illustré sur la table de vérité de la figure 2, lorsque deux U5TS binaires sont appli-35 qués aux entrées, deux ZEROS binaires apparaissent sur les sorties 4 et 5. Cependant, l'application de deux ZEROS binaires aux entrées 2 et 3 à la suite de l'application de deux UîïS 72 Û905G 6 2132016 binaires est interdite car la sortie serait alors imprévisible, Ainsi, en commandant la séquence de l'entrée binaire vers le circuit électronique 1, on peut obtenir un fonctionnement en bistable RS pour une première et une seconde combinaisons de 5 signaux d'entrée binaires, qui sont la combinaison UN, ZERO et la combinaison ZERO, UN, sous forme continue ou impulsionnelle et suivie par deux ZEROS binaires, comme illustré sur la table de vérité de la figure 2, et un fonctionnement en élément logique de combinaison pour la troisième combinaison 10 d'entrées binaires avec deux UNS binaires, comme illustré sur la table de vérité de la figure 2 (on remarquera que, sur la figure 2, les UNS et ZEROS binaires sont illustrés sous forme de chiffres). Dans le cadre de la présente demande de brevet, un 15 bistable RS, ou bascule bistable RS (RS flip-flop) est une bascule bistable ayant deux entrées désignées par R et S, une bascule bistable étant un circuit électronique à deux états stables qui est apte à passer d'un état à l'autre par application d'un signal d'une manière spécifique. Dans un bistable 20 RS, la manière spécifique est l'application d'un UN binaire à l'entrée de mise à UN (SET), ce qui amène le bistable dans l'état UN ou "EN", ou bien l'application d'un UN binaire sur l'entrée de remise à ZERO (RESET), ce qui ramène le bistable à l'état ZERO ou "HORS". Comme c'est établi dans le document 25 "Reference Data for Radio Engineers" (information de base pour les ingénieurs radioélectriciens), cinquième édition publiée par Howard ¥. Sams and Co., Inc. à la page 20-5» dans un bistable RS, on suppose que des UNS n'apparaîtront jamais simultanément sur les deux entrées. Cependant, on a trouvé 30 que dans le cas où des UNS binaires apparaissent sur les deux entrées du circuit électronique de la figure 1, le dispositif fonctionne comme un élément logique de combinaison, ce qui est défini dans le "Computer Dictionary" (Dictionnaire des calculateurs) de Charles J. Sippl édité par Howard ¥. Sams 35 and Co. Incorporated, première édition, page 41» comme un dispositif ayant au moins une voie de sortie, et une voie ou plusieurs voies d'entrées, toutes caractérisées par des états Copy 72 09050 7 2132016 discrets, et telles que l'état de chaque voie desortie est complètement déterminé par. les états contemporains (c'est-à-dire au même moment) des voies d'entrée. En outre, dans la présente demande de brevet, les expressions "YRAI logique" et 5 "EAUX logique" seront utilisées de façon interchangeable avec les expressions "UN binaire" et "ZERO binaire" respectivement, à moins d'une indication contraire. Cependant, cette convention ne doit en aucun cas être considérée comme une limitation de la définition plus large des expressions "information codée 10 binaire" ainsi que "UH binaire" et "ZERO binaire", ces dernières expressions comprenant en elles-mêmes les VRAI logique et EAUX logique,, qui sont binaires. Le circuit électronique de la figure 1 est utilisable dans un système de transmission d'information d'une unité 15 de transmission, ou d'émission à une unité de réception. Un tel système de transmission est illustré en partie sous forme de schéma de principe et en partie sous forme de schéma détaillé sur la figure 3« la partie.du système située à gauche de la coupure dans les lignes d'information forme une unité de trans-20 mission ou d'émission 11, et la partie du système située à droite àe la coupure forme une unité de réception 12. L'unité de réception 12 comprend un dispositif électronique 13, identique à celui de la figure 1, et des moyens d'utilisation 14. Entre le dispositif électronique 13 et les moyens d'utilisation 25 14 peut être disposée une porte à commande 15* qui est commandée par la" sortie d'un circuit détecteur de présence 16. Les deux bornes de sortie du dispositif électronique 13 sont connectées à travers une paire de portes d'isolation respectives 17 et 18 à une même borne d'entrée du détecteur de présence 16. 30 Si le système de transmission comprend une pluralité de lignes pour le transfert de plusieurs bits d'information binaire de l'unité de transmission 11 à l'unité de réception 12, alors l'unité de réception 12 peut comprendre en outre autant d'unités électroniques qu'il y a de- lignes de transmission entre 35 l'unité de transmission 11 et l'unité de réception' 12. Le-dernier d'une pluralité de dispositifs électroniques selon l'invention ainsi utilisés est représenté par le dispositif 19 72 09050 2132016 relié à la borne d'entrée 20 de la porte à commande 15» et à la borne d'entrée 21 du détecteur de présence 16, par une paire de portes d'isolation 22 et 23 reliées aux sorties du dispositif électronique. 5 L'unité de transmission 11 comprend une source 30 d'informations codées binaires qui peut être une source d'un seul bit d'information ou une source de plusieurs bits d'information à transmettre en parallèle à l'unité de réception 12. Le bit unique d'information peut être transféré sur la paire 10 de lignes d'information 31 et 32 connectées entre l'unité de transmission 11 et l'unité de réception 12. Si plusieurs bits d'information doivent être transférés en parallèle, des lignes d'information additionnelles telles que des lignes d'information 33 et 34- sont disposées pour coupler l'unité de transmis— 15 sion 11 et 1*unité de réception 12. La sortie de la source 30 d'informations codées binaires est représentée oomme une ligne de sortie unique 35« Cette ligne 35 est reliée directement à la ligne d'information 31» et par l'intermédiaire d'un inverseur 36 à la ligne d'information 32 de sorte que le complément 20 du signal de sortie binaire de la source 30 est appliqué à la ligne d'information 32. Bien sûr, l'inverseur 36 ne serait pas nécessaire si la sortie de la source 30 était double de sorte que le complément des informations binaires fût présent sur la seconde sortie de la source 30o Une source 38 de signaux 25 repères coopère avec la source 30 pour produire un signal repère lorsqu'une information binaire est présente à la sortie de la source 30 pour être transférée à l'unité de réception 12. Le signal repère peut apparaître sous forme d'un UN binaire sur la borne de sortie 39 de la source de signaux repères 38. 30 La borne de sortie 39 est couplée via un inverseur 40 et une porte d'isolation 41 à la ligne d'information 33* ainsi que via ledit inverseur et une autre porte d'isolation 42 à la ligne d'information 32 de sorte quel'inverse ou complément de la sortie de la source de signaux repères 38'(également dénom-35 mée source de repères) est appliqué aux deux lignes d'information. 72 09050 9 2132016 Les dispositifs électroniques 13 et 19 et tous les autres utilisés dans l'unité de réception 12 indiquent la présence d'information asynchrone sur leur voie d'information respective 31, 32 et 33, 34 comme suit : L'information de la 5 source 30 est transformée en format bifilaire au moyen de l'inverseur 36. L'inverseur de repère 40 maintient les deux lignes d'information 31 et 32 ainsi que les autres lignes d'information telles que 33 et 34 à l'état VRAI jusque ce qu'un signal de repère apparaisse à la sortie de la source de 10 repère 38. Comme un VRAI existe sur les deux entrées des dispositifs électroniques 13 et 19» leurs deux sorties seront FAUSSES, ou ZERO binaire, indiquant l'absence d'information sur les voies d'information. Un signal repère, sous forme d'un UN binaire apparaîtra à la sortie, de la source de repères 38 15 lorsque des informations binaires de la source 30 sont présentes à la sortie de la source 30, au moyen d'un couplage de la source 30 et de la source de repères 38 entre elles par les lignes de commande 43 et 44» d'une façon normale. Lorsque le UN binaire ou signal repère apparaît sur la sortie 39» les 20 deux VRAIS seront éliminés de toutes les lignes d'information de sorte que la sortie binaire de la source 30 constituera les seuls signaux présents sur les lignes d'information. Sur ce, les informations seront transférées de la source 30 à l'unité de réception 12 par les circuits électroniques 13 et 19, qui 25 fonctionnent en tant que bistables RS. La présence d'information est alors indiquée à la sortie du dispositif électronique 13 par la présence d'un UN binaire sur l'une de ces bornes de sortie. Ce UN binaire est appliqué par la porte d'isolation 17 ou 18 au détecteur de présence 16 qui peut alors commander la 30 porte 15 en vue du passage d'informations venant du dispositif électronique 13 vers les moyens d'utilisation 14. Lorsque plusieurs canaux aux voies d'information sont envoyés à l'unité de réception 12 par les lignes d'information, une sortie de présence constituée d'un UN binaire apparaît à la sortie de 35 chacun des dispositifs électroniques, tels que les dispositifs 13 et 19 dans l'unité de réception 12. Ces signaux de présence; sont appliqués au détecteur de présence 16,qui peut n'être rien 72 09050 10 2132016 d'autre qu'une porte ET, qui fournit une sortie seulement lorsqu'une information est présente à la sortie de tous les dispositifs électroniques» Le détecteur de présence 16 commande le fonctionnement de la porte 15 pour le passage de toutes 5 les informations vers les moyens d'utilisation 14. Lorsque plusieurs canaux d'information sont appliqués à l'unité de réception 12 via, les lignes d'information, une sortie de présence constituée d'un UÎT binaire apparaît sur la sortie de chacun des dispositifs électroniques tels que les dispositifs 10 13 et 19 dans l'imité de réception 12. Ces signaux de présence sont appliqués au détecteur de présence 16, qui peut n'être rien d'autre qu'une porte ET, laquelle fournit une sortie seulement lorsqu'une information est présente à la sortie de tous les dispositifs électroniques. Le détecteur de présence 15 16 commande le fonctionnement de la porte 15 en vue du passage de toutes les informations vers les moyens d'utilisation 14. La sortie du détecteur de présence 16, qui apparait dès que toutes les informations venant de l'unité de transmission 11 sont présentes dans l'unité de réception 12 peut 20 être utilisée aussi en tant que signal de commande dans les moyens d'utilisation 14. En particulier, les moyens d'utilisation 14 peuvent être une mémoire à accès direct, et l'information en cours de transfert de l'unité de transmission vers l'unité de réception peut être l'adresse de mémoire à 25 utiliser par la mémoire des moyens d'utilisation 14« Dans ce cas, il est souhaitable de faire démarrer le cycle de mémoire aussitôt que l'information d'adresse toute entière est présente dans l'unité de réception 12. La présence de cette information toute entière est indiquée par la sortie du détecteur de pré-30 sence Î6 et peut être utilisée pour faire démarrer automatiquement le cycle de mémoire. Puisque ce cycle est effectué sans intervention d'un signal d'horloge, on peut l'appeler auto-démarrage du cycle de mémoire» La possibilité d'un auto-démarrage, ou démarrage 35 automatique du cycle de mémoire lorsqu'une mémoire est en accès est particulièrement recherchée lorsqu'une mémoire peut faire l'objet d'un accès pour l'un quelconque d'une 72 09050 n 2132016 pluralité de circuits d'interrogation, .lesquels peuvent être implantés à des distances notablement différentes de la mémoire. Un système de calculateur comprenant une pluralité de circuits d'interrogation et une pluralité de modules de mémoire 5 est illustré sous force de schéma de principe sur la figure 4. les circuits d'interrogation sont au nombre de six, et constitués des circuits de traitement 50, 51 et 52, respectivement désignés par PR^» I"Rq et de circuits de multiplexage 53» 54 et 55, respectivement désignés par MPX^, MHCg et MPXç. le 10 système calculateur peut être constitué d'un.nombre plus élevé ou moins élevé de circuits d'interrogation, et la combinaison des circuits de traitement et/ou de circuits de multiplexage peut aussi être différente. A des fins d'illustration, on a supposé que chaque 15 circuit d'interrogation peut avoir accès à l'un quelconque d'un certain nombre de modules de mémoire illustrés par les modules 56 à 64 de la figure 4. l'accès à chaque module de mémoire est commandé ou contrôlé par une unité de commande de mémoire d'une façon illustrée sous forme de bloc par les unités de contrôle 20 de mémoire 65, 66 et 67 (respectivement MC-I, MC-II, ... MC-N) sur la figure 4. Chaque unité de commande de mémoire telle que l'unité 66 commande l'accès à trois modules de mémoires telles que les modules 59» 60 et 61. la mise en accès des modules de mémoire et 1'auto-démarrage du cycle de mémoire 'Seront mieux 25 compris si l'on se réfère aux illustrations plus détaillées des figures 5A, 5B et 5C, mises en position les unes par rapport aux autres comme indiqué sur la figure 5. On suppose que l'accès au module 61 est recherché par le circuit d'interrogation 50 et 51, et que le circuit 50 est prioritaire sur le 30 circuit 51 de sorte que des tentatives concurrentes de ces deux circuits pour obtenir l'accès au même module de mémoire se traduisent dans 1*attribution de l'accès au circuit d'interrogation 50 plutôt qu'au circuit d'interrogation 51. Une partie de l'unité de commande de mémoire est illustrée sous forme de 35 schéma de principe partiellement détaillé sur les figures 5A et 5C, et les modules de mémoire 59 'et 60 sont illustrés sous forme de bloc sur la figure -5B, alors que le module de mémoire 72 09050 12 2132016 61 est illustré de façon plus détaillée sur la figure 5B. Dans un système calculateur typique, le câblage entre les circuits d'interrogation 50 à 55 et les unités de contrôle de commande de mémoire 65 à 67 comprend 80 lignes conductrices, 5 qui ont les attributions suivantes. Six lignes transportent l'adresse du module auquel un accès est recherché. Quatorze lignes transportent l'adresse de mémoire, c'est-à-dire l'endroit dans la mémoire dans lequel l'information doit être lue ou dans lequel elle doit être enregistrée. Cinquante deux lignes 10 transportent l'information. Six lignes transportent des signaux de commande, une seule d'entre elles étant considérée en détail ci-après, comme étant nécessaire pour la compréhension de l'invention, et deux lignes constituent des réserves. Ladite seule ligne de commande qui va être considérée 15 en détail est la ligne partant de chaque circuit d'interrogation, qui transporte le signal indiquant qu'un circuit d'interrogation demande accès à un module de mémoire. Puisque chaque circuit d'interrogation peut communiquer avec chaque module de mémoire, les lignes d'adresse de mémoire sont connectées de 20 chaque circuit d'interrogation au module de mémoire par l'intermédiaire d'une unité de croissement d'adresses, illustrée par la seule unité de croisement d'adresses 70 de la figure 5C. De façon similaire, les lignes d'information partant de chaque circuit d'interrogation sont connectées à chaque module de 25 mémoire par l'intermédiaire d'une unité de croisement de lecture et d'une unité de croisement d'écriture, telle que l'unité de croisement de lecture 71 et l'unité de croisement d'écriture 72 illustrées sous forme de bloc sur la figure 5A en liaison avec le module de mémoire 61, Ainsi, dans une unité de commande 30 de mémoire, telle que 66, il y a une unité de croisement de lecture, telle que 71, pour chaque module de mémoire commandé par cette unité de commande de mémoire particulière, et une unité de croisement d'écriture, telle que 72, pour chaque module de mémoire commandé par cette unité de commande de mémoire 35 particulière. Les unités de croisement de lecture, et d'écriture, ont cinquante deux lignes venant de chaque unité d'interrogation et cinquante deux lignes vers leur module de mémoire 72 0S050 13 2132016 respectif. Dans l'unité de croisement d'adresse 70, de la figure 5C, l'unité de commande pour une seule ligne d'adresse parmi les quatorze lignes d'adresse est illustrée sous forme schématique. Cependant, les unités de commande pour les treize 5 autres lignes de l*adresse de mémoire dans l'unité de croisement d'adresse 70 sont identiques. Ainsi, il y a quatorze lignes partant de chaque circuit d'interrogation vers l'unité de croisement d'adresse pour chaque module de mémoire et vingt huit lignes de chaque unité de croisement d'adresse au module 10 de mémoire, comme représenté par les lignes 73 et 74- sur la figure 5C, puisque la sortie de l'unité de croisement d'adresse est bifilaire. La transmission des informations à travers les unités de croisement 70, 71 et 72 est commandée par une unité de commande de croisement 75, illustrée sous forme de bloc et 15 sous forme schématique sur la figure 5A, destinée à faire les commandes pour une demande d'accès par le circuit d'interrogation 50. Une unité de commande de croisement 76 est également illustrée sous forme de bloc et sous forme schématique sur la figure 5A, cette unité étant destinée à faire les commandes 20 pour une demande d'accès par le circuit d'interrogation 51. Il y a d'autres unités de commande de croisement dans l'unité de commande de mémoire 66 pour chacun des autres circuits d'interrogation 52 à 55. L'unité de commande de croisement 75 comprend un 25 circuit logique 77 pour comparer ou décoder chaque adresse de module du circuit d'interrogation 50 afin de déterminer si un accès est recherché par le circuit d'interrogation 50 vers l'un des trois modules de mémoire 59, 60 et 61 commandés par l'unité de commande de mémoire 66„ Le circuit comparateur 30 d'adresse 77 a une borne de sortie pour chacun des modules de mémoire commandé. Chaque borne de sortie est appliquée à une borne d'entrée d'une porte ET à deux entrées, associée à un module âe mémoire particulier. A la sortie du circuit comparateur d'adresse 77 se trouvent une porte ET 78 associée au mo-35 dule de mémoire 61, une porte ET 79 associée au module 60, et une porte ET 80 associée au module 59. Chacune des portes ET a sa seconde entrée reliée à la ligne de commande de circuit 72 09050 14 2132016 d'interrogation 50, sur laquelle le signal de demande d'accès est transmis, le reste de l'unité de commande de croisement pour chaque module de mémoire commandé est identique, et seuls les circuits associés au module 61 seront décrits. La sortie 5 unique de la porte ET 78 est reliée à une première borne d'entrée d'une porte ET 81. La borne de sortie de la porte ET 81 est reliée à l'entrée de mise à UN d'un bistable 82. Le bistable 82 fonctionne en tant que bistable de commande de croisement et fournit en sortie un UN binaire, lequel sert de signal 10 d'accès accordé lorsqu'il est mis à UN par une entrée UN binaire. Le signal de demande reçue disponible à la sortie de la porte ET 78 est transmis par un inverseur 83 à l'unité de commande de croisement de chaque circuit d'interrogation de priorité inférieure. En outre, le signal de demande reçue est 15 transmis parla ligne 84 en retour vers le circuit d'interrogation pour informer ce dernier de ce que l'unité de commande de croisement a reçu le signal de demande d'accès de ce qu'il a été admis et que le module de mémoire a été identifié, et que le circuit d'interrogation devrait avoir l'information à uti-20 liser dans le module de mémoire en accès à l'unité de commande de mémoire. L'unité de commande de croisement 76 est de construction identique et comporte un circuit comparateur d'adresse 87, des portes ET 88, 89 et 90 connectées à la sortie du circuit 25 comparateur d'adresse 87 et une porte ET 91 connectée à la sortie delà porte ET 88, ainsi qu'un bistable de croisement 92 ayant sa borne d'entrée de mise à UN connectée à la sortie de la porte ET 91. La porte ET 91 a une borne d'entrée de plus que la porte ET 81 de l'unité de commande de croisement 75 du cir-30 cuit d'interrogation 50 ayant la plus grande priorité. L'unité de commande de croisement pour chaque circuit d'interrogation de priorité inférieure reçoit le complément du signal de demande reçue appliqué à partir de l'unité de commande de croisement de chaque circuit d'interrogation de priorité supérieure, comme 35 illustré dans l'unité de commande de croisement 76 pour le circuit d'interrogation 51 par la troisième entrée de la porte ET 91. Ainsi, le signal de demande reçue provenant de la sortie 72 09050 15 2132016 de la porte ET 88 est transmis par un inverseur 93 vers les portes ET des unités de commande de croisement de chaque circuit d'interrogation à priorité inférieure, de la même manière que le signal de demande reçue du circuit d'interrogation 50 5 est transmis par l'inverseur 83 à une entrée de la porte ET 91 de l'unité de commande de croisement 76 associée au circuit d'interrogation 51. La sortie de la bascule bistable de croisement associée à chaque circuit d'interrogation est connectée à 10 l'unité de croisement de lecture 71» à l'unité de croisement d'écriture 72, et à l'unité de croisement d'adresse 70. Par exemple, la sortie du bistable 82 du circuit d'interrogation 50 est couplée par une porte d'isolation ou de découplage 85 aux bornes d'entrée de l'unité de croisement de lecture 71» 15 de l'unité de croisement d'écriture 72, et de l'unité de croisement d'adresse 70 qui est associée au circuit d'interrogation 50. De façon similaire, la sortie du bistable de croisement 92 pour le circuit d'interrogation 50 est couplée par l'intermédiaire d'une porte d'isolation 95 à ses bornes d'entrée respec-20 tives des unités de croisement 70, 71 et 72. La sortie ZERO ou "HORS" des bistables de croisement 82, 92, etc, associée à chaque circuit d'interrogation est reliée à une porte ET 100, qui présente une entrée pour chaque circuit d'interrogation. La sortie de la porte ET 100 est reliée par la ligne 101 à la 25 porte ET 81 dans l'unité de commande de croisement 75 pour le circuit d'interrogation 50, à la porte ET 91 dans l'unité de commande de croisement 76 pour le circuit d'interrogation 51» et est connectée à deux portes ET similaires dans les unités de commande de croisement pour les autres circuits d'interro-30 gation. La sortie de la porte ET 100 est aussi reliée aux lignes de sortie 73 et 74 de l'unité de croisement d'adresse 70 par la ligne 102. La sortie UÏT ou "EN" du bistable 82 est également couplée par une porte d'isolation 86 à la partie remise à ZERO du bistable de croisement 92 de l'unité de commande de croise-35 ment 76. La sortie "SK" du bistable 82 est connectée de façon similaire aux bistables de croisement dans les unités de commande de croisement pour chaque circuit d'interrogation de 72 09050 16 2132016 priorité inférieure. De façon similaire, la sortie "EN" du bistable 92 est couplée aux entrées de remise à ZERO des bistables des unités de commande de croisement associées à chaque circuit d'interrogation de priorité inférieure» 5 Les modules de mémoire 56 à 64- sont tous identiques et sont illustrés sous forme de blocs, et sous forme schématique par le module de mémoire 61 de la figure 5B. Le module de mémoire 61 comprend une mémoire et interface 103* une partie de l'interface (dénommé aussi jonction)étant illustrée plus 10 en détail sur la figure 5B. La partie illustrée en détail comprend une unité de commande de cycle de mémoire 104. L'interface comprend en outre un bistable RS 105 pour le premier bit d'adresse de mémoire, et un bistable RS 106 pour le dernier bit d'adresse de mémoire. Il y a aussi des bistables RS supplémen-15 taires pour les autres bits d'adresse de mémoire. La ligne de sortie "EN* du bistable RS 105 est reliée par une porte d'isolation 107 à une première borne d'entrée d'un détecteur de présence 108 qui peut être une porte ET. La borne de sortie "HORS" du bistable 105 est reliée par une porte d'isolation 20 109 à la même entrée du détecteur de présence 108. De façon similaire, les sorties du bistable 106 sont connectées par des portes d'isolation respectives 110 et 111 à une autre entrée du détecteur de présence 108. La sortie du détecteur de présence 108 est connectée au côté remise à UN d'un bistable 112 25 ainsi qu'à une borne d'entrée de l'unité de commande de cycle de mémoire 104. Le côté remise à ZERO du bistable 112 est connecté à une borne de sortie de l'unité de commande de cycle de mémoire 104. La sortie "HORS" du bistable 112 est connectée par l'intermédiaire d'une unité de retard 113 à une autre borne 30 d'entrée du détecteur de présence 108. Cette sortie "HORS" du bistable 112 est également connectée à une borne d'entrée de chacune des portes ET 113* 114r 115» 116. La porte ET 113 a sa sortie reliée à la borne d'entrée de mise à UN du bistable RS 105, et la porte ET 114 a sa sortie connectée à l'entrée de 35 remise à ZERO du bistable RS 105. La porte ET 115 a sa sortie connectée à l'entrée de mise à UN du bistable RS 106, et la porte ET 116 a sa sortie connectée à l'entrée de remise à ZERO du bistable RS 106. Chacune des portes ET 113» 114, 115 et 116 72 09050 17 2132016 reçoit une entrée venant de l'unité de commande de croisement d'adresse telle que 70, la porte 3T 113 ayant une entrée reliée par la ligne 73 à la première sortie de l'unité de croisement d'adresse 70 et la porte ET 114 ayant une entrée connectée par 5 la ligne 74 à la seconde sortie de l'unité de croisement d'adresse 70. Chacune des unités de croisement d'adresse, qui sont illustrées par l'unité de croisement d'adresse 70, comprend un circuit amplificateur relais de commande, dit ci-après circuit 10 relais, pour le bit respectif d'adresse de mémoire venant de chaque circuit d'interrogation. Par exemple, un circuit relais 120 est associé au circuit d'interrogation 50, un circuit relais 121 est associé au circuit d'interrogation 51» et un circuit relais 122 est associé au circuit d'interrogation 52. 15 Chaque circuit relais a une sortie double ou bifilaire, une première sortie du circuit relais 120 étant appliquée à une entrée d'une porte ET 123 et une seconde sortie de ce circuit relais 120 étant connectée à une entrée de la porte ET 126, la seconde sortie (dernière nommée) du circuit relais 120 20 étant le complément de la première sortie. Une sortie du circuit relais 121 est connectée à une entrée de la porte ET 124, et la sortie complémentaire du circuit relais 12 est connectée à une entrée d'une porte ET 127. Une sortie du circuit relais 122 est connectée à une entrée d'une porte ET 125, et la sortie 25 complémentaire du circuit relais 122 est connectée à une entrée d'une porte ET 128. Chacune des portes ET 123 à 128 fonctionne comme une porte de transmission nécessitant un signal d'autorisation constitué d'un UÏF binaire sur sa seconde entrée. l'utilisation du système de transmission de la figure 30 3 dans l'unité de croisement d'adresse et le module de mémoire tels qu'illustrés sur les figures 5B et 5C, ainsi que des unités de commande de croisement 75 et 76 et des autres unités de commande de croisement pour les autres circuits d'interrogation, fournit un système calculateur apte à distribuer des 35 informations asynchrones venant de circuits d'interrogation nombreux, à faire démarrer le cycle de mémoire aussitôt que l'adresse de mémoire complète est présente dans le module de 72 Û90i>u ib 2132016 mémoire, à attribuer l'accès au circuit d'interrogation ayant la priorité la plus grande tout en interdisant l'accès pour les autres circuits d'interrogation jusqu'à ce que le cycle de mémoire ait démarré et que l'information du circuit d'interro-5 gation auquel l,accès a été attribué soit présente dans le module de mémoire, et à déterminer la-priorité entre les circuits d'interrogation cherchant accès ensuite après qu'un cycle de mémoire commence, et enregistrer le signal de demande reçue (acceptée) pour le circuit d'interrogation à priorité la plus 10 grande qui recherche l'accès. D'autres caractéristiques et avantages de la présente invention seront mieux compri en prenant en considération le fonctionnement de l'unité de commande de mémoire et du module de mémoire commandé, comme illustré schématiquement par la partie de l'unité de commande de mémoire 15 66 et du module de mémoire 61, présentés sur les figures 5A, 5B et 5G. En supposant d'abord pour simplifier l'exposé que seuls les circuits d'interrogation 50 recherchent aceès au module de mémoire 61 par l'unité de commande de mémoire 66, 20 et que son signal de demande de mémoire, l'adresse du module et l'adresse de mémoire sont présents dans l'unité de commande 66, la répartition temporelle de l'information venant du circuit d'interrogation 50 est telle qu'à la fois l'adresse de module et l'adresse de mémoire apparaissent au niveau de l'unité de 25 commande de mémoire avant le reste de l'information. De cette façon, il est certain que l'adresse de mémoire est présente avant qu'une opération soit effectuée par le module de mémoire mis en accès. Au moment de l'apparition de l'adresse du module au niveau de l'unité de comparaison d'adresse 77, le module 30 faisant l'objet d'une demande d'accès est identifié, et un UN binaire pour le module 61 apparaît sur une borne d'entrée de la porte ET 78. Au même moment, ou peu de temps après, le signal de demande de mémoire venant du circuit d'interrogation 50 est appliqué à la seconde entrée de la porte ET 78, et un 35 UN binaire apparaît alors sur la sortie de la porte ET 78. Ce UÏF binaire, qui représente le signal de demande reçue est transmis par la ligne 84 en retour vers le circuit d'interroga 72 09050 19 2132016 tion pour lui signifier que l'adresse a été reçue, et. que l'unité de commande de mémoire et le module de mémoire identifié à elle associé sont prêts pour continuer à effectuer la communication avec le circuit d'interrogation. Puisqu'on 5 suppose que seul le circuit d'interrogation 50 recherche accès au module de mémoire 61, les sorties de chacun des bistables de croisement 82, 92, etc, seront au niveau ZERO binaire, et les sorties complémentaires seront des UNS binaires. Ainsi, chacune des lignes d'entrée vers la porte ET 100 présente un 10 UN binaire, de sorte que la sortie de la porte ET 100 est un UN binaire, lequel est appliqué par la ligne 101 à la seconde borne d'entrée de la porte ET 81. Comme un UN binaire est présent sur les deux entrées de la porte ET 81, il apparaît un UN binaire à la sortie de cette porte ET 81. Ce UN binaire, 15 appliqué à l'entrée de mise à UN du bistable de croisement 82 met ce bistable à l'état UN, ce qui produit un UN binaire sur la sortie "EN" de ce bistable, ceci ayant pour fonction de fournir un signal d'accès accordé. Le UN binaire sur la sortie "EN" du bistable de croisement 82 est appliqué à l'entrée de 20 remise à ZERO du bistable de croisement 92 et des autres bistables de croisement associés aux autres circuits d'interrogation de moindre priorité, de sorte que tous les circuits d'interrogation de priorité moindre sont empêchés de transmettre de l'information par l'intermédiaire des unités de comman-25 de de croisement 70, 71 et 72 vers le module de mémoire 61. La borne de sortie "HORS" du bistable 82 présente alors un ZERO binaire, lequel est appliqué à une borne d'entrée de la porte ET 100, et amène la sortie de cette porte ET 100 à devenir ZERO binaire. Ce ZERO binaire est transmis par la 30 ligne 101 aux portes ET 81, 91, et autres portes ET des unités de commande de croisement associées au circuit d'interrogation de moindre priorité, en vue d'empêcher le transfert de tout signal de demande reçue, de sorte que aucun autre bistable de croisement ne peut être mis à UN. Le cette façon, la mise à UN 35 du bistable de croisement 82 est maintenue de sorte que un UN binaire continue à apparaître sur sa sortie. Le UN binaire sur la sortie du bistable 82 est transmis par la porte d'isolation 72 09050 20 2132016 85 à l'unité de croisement de lecture 71 et à l'unité de croisement d'écriture 72 pour autoriser ces unités de croisement aux fins de transférer l'information entre le circuit d'interrogation 50 et 1e module de mémoire 61. 5 Ce UN" binaire est aussi appliqué à l'unité de croi sement d*adresse 70 et aux autres unités de croisement pour le reste de l'adresse de mémoire. L'application du UN binaire à l'unité de croisement d'adresse 70 autorise les portes ET 123 et 126 à ce que l'adresse de mémoire soit transférée 10 depuis le circuit relais 120 par les lignes de sortie 73 et 74 vers les portes ET 113» et 114 dans le module de mémoire 61. Si la mémoire dans le module de mémoire 61 est libre, un UN binaire est appliqué à l'entrée de remise à ZERO du bistable 112 si bien que un UN" binaire apparaît sur sa sortie "HORS" 15 qui est la seule sortie utilisée du bistable 112. le Un binaire sur la sortie du bistable 112 est appliqué aux secondes entrées des portes ET 113 à 116 pour autoriser ces portes ET à réaliser l'application de l'adresse de mémoire aux bistables RS 105 et 106 et aux autres bistables RS destinés aux autres bits de 20 l'adresse de mémoire. Avant que le signal de demande reçue ne soit transmis par la porte ET 81 pour mettre à UN le bistable 82, ce qui élimine le UN binaire sur la sortie de la porte ET 100, ce UN binaire est appliqué aux deux lignes 73 et 74 par la ligne 102. 25 L'application d'un UN binaire à ces deux lignes empêche le transfert du bit d'adresse sur les lignes 73 et 74 vers le bistable RS 105 comme expliqué auparavant. Au moment de la mise à UN du bistable de croisement 82 par le signal de demande reçue, qui est appliquée par la porte ET 81, le UN binaire sur 30 la sortie de la porte ET 100 est éliminé, de sorte que l'adresse de mémoire peut être transmise au module de mémoire 61. Quand l'adresse de mémoire est intégralement présente dans les bistables RS situés du côté réception du module de mémoire 61 » un UN binaire apparaît sur l'une des bornes de sortie de chacun 35 de ces bistables RS, si bien que un UN binaire est appliqué à chaque borne d'entrée du détecteur de présence 108. Comme un UN binaire est appliqué à chaque entrée du détecteur de présence 72 09050 21 2132016 108, un UN binaire apparaît sur sa sortie et est appliqué à l'entré,- de mise à Uïf du bistable 112 et à une borne d'entrée de l'unité de commande de cycle de mémoire 104. Le UN binaire appliqué à l'entrée de mise à UN du Distable 112 provoque 5 l'apparition d'un ZERO binaire sur sa borne de sortie "HORS", lequel est appliqué aux portes ET.113 à 116 pour "geler" les bistables 105 a 106 dans leur état à ce même moment, si bien que l'adresse de mémoire est enregistrée dans ces bistables. Le UN binaire de la sortie du détecteur de présence 108 est 10 également appliqué à l'unité de commande de cycle de mémoire 104 pour faire démarrer le cycle de mémoire. L'unité de commande de cycle de mémoire 104 produit un certain nombre des signaux de commande qui sont utilisés par exemple pour informer le circuit d'interrogation que l'accès de mémoire a commencé, 15 pour repérer le transfert des informations lues dans la mémoire ex peur effectuer d'autres fonctions pendant le cycle de mémoire. l'unixs de commande de cycle de mémoire 104 produit aussi un signal l'accès terminé sous forme d'un UN binaire sur la berne de sertie AC, lequel signal est transmis en retour à 20 chaque unité de commande de croisement pour remettre à ZERO les bistables de croisement de celles-ci, et éliminer le signal d'autorisation sur les unités de croisement d'adresse 70, d'écriture 72, et de lecture 71. Le signal d'accès terminé est appliqué à l'entrée de remise à ZERO du bistable de croisement 25 82 lorsqu'il est engendré par l'unité de commande de cycle de mémoire 104, et a pour effet d'éliminer le UN binaire sur la borne de sortie "EN" de ce bistable et de faire apparaître un UN binaire sur la borne de sortie "HORS" du bistable 82. Au moment de l'apparition d'un UN binaire sur la borne de sortie 30 "HORS" du bistable 82 et de la remise à zéro des bistables de croisemenx de toutes les autres unités de commande de croisement, un UN binaire est présent sur toutes les entrées de la porte ET 10C. La porte ET 100 a donc sur sa sortie un UN binaire qui est appliqué par la ligne 101 comme signal d'auto-35 risation des portes ET 81 et 91 et des portes ET similaires dans les auxres unités de commande de croisement. A ce moment, tout signal de demande reçue qui peut exister dans une unité de commande de croisement associée à tout autre circuit d'in- il 09tôu ZlïZUlb terrogation peut être appliqué à son bistable de commande de croisement pour enregistrer le signal de demande reçue en vue d'une utilisation quand le module de mémoire est à nouveau libre. Cette condition que le cycle de mémoire est terminé 5 et que la mémoire devient libre est indiquée par un signal de mémoire libre sur la borne de sortie 118 de l'unité de commande de cycle de mémoire 104<> Le signal de mémoire libre, constitué d'un TUT binaire, est appliqué à l'entrée de remise à ZERO du bistable 112 pour éliminer le signal de "gel" 10 d'adresse et pour donner une autorisation aux portes ET 113 à 116 de sorte que la nouvelle adresse de mémoire puisse être transférée dans le module de mémoire 61. En supposant maintenant à des fins descriptives que les deux circuits d'interrogation 50 et 51 recherchent accès 15 au module de mémoire 61 pari*intermédiaire de l'unité de commande de mémoire 66, qu'au moins le premier bit de l'adresse de mémoire venant de chaque circuit d'interrogation est en conflit (précédemment nommé contradiction) et que le premier bit venant du circuit d'interrogation 5C est un UN binaire alors 20 que le premier bit venant du circuit d'interrogation 51 est un ZERO binaire. Les choses se passent comme suit. Le ÏÏH binaire venant du circuit d'interrogation 50 est appliqué au circuit relais 120 de l'unité de croisement d'adresse 70. Le ZERO binaire venant du circuit d'interrogation 51 est appliqué 25 au circuit relais 121 dans l'unité de croisement d'adresse 70„ On suppose en outre que les signaux de demande d'accès venant des deux circuits d'interrogation 50 et 51 arrivent au niveau de l'unité de commande de mémoire 66 sensiblement au même moment. Alors, l'adresse de module est décodée par l'unité de 30 comparaison d'adresse 77 pour le circuit d'interrogation 50 et par l'unité de comparaison d'adresse 87 pour le circuit d'interrogation 51. Ensuite, un signal de demande reçue apparaît sur la sortie des portes ET 78 et 88, et est appliqué via les portes ET respectives 81 et 91 aux bistables de croi-35 sement 82 et 92, qui sont donc tous les deux mis à UN. Ainsi, avant que la priorité ne puisse être déterminée ou résolue par application du signal de demande reçue de la sortie de la 72 09050 23 2132016 porte ET 78 à la porte El 91» le circuit d'interrogation 51 qui a la priorité inférieure voit son signal de demande reçue appliqué à son bistable de croisement. 92 qui est alors mis à UH. le Uîï binaire sur la sortie du bistable 92 et le UN binai-5 re sur la sortie du bistable 82 sont tous deux appliqués comme signaux d,autorisation aux portes ET respectives 12'3 et 126 pour le circuit d'interrogation 50 et 124 et 127 pour le circuit d'interrogation 51. Ces portes ET faisant 1*objet d'une autorisation, les bits d'adresse de mémoire en conflit dispo-10 nibles sur les sorties des circuits relais 120 et 121 apparaissent sur les sorties de ces portes ET autorisées. En particulier, le Uîï binaire du circuit d'interrogation 50 apparaît sur la sortie de la porte ET 123 et le complément du ZERO binaire du circuit d'interrogation 51 disponible sur la sortie du cir-15 cuit relais 121 apparait sous forme d'un UH binaire à la sortie de la porte ET 127. Ainsi, un UN binaire est appliqué aux deux lignes d'information 73 et 74 de sorte que la sortie du bistable RS 105 du module de mémoire 61 consiste en des ZEROS binaires sur ses deux lignes de sortie. De cette manière, aucun 20 des bits en conflit des informations d'adresse n'est enregistré dans le bistable RS 105 et l'entrée du détecteur de présence 108 reliée au bistable 105 indique qu'aucune information n'a été reçue. Le conflit est éliminé par la détermination ou résolution de priorité dans l'unité de commande de croisement 66. 25 Par détermination de priorité (ou résolution de priorité), on entend dans la présente description et les revendications, l'opération consistant à prendre en considération les priorités de degrés divers des demandes d'accès jusqu'à ce que la demande ayant la priorité la plus élevée soit complètement déterminée. 30 Le complément du signal de demande reçue disponible sur la sortie de la porte ET 78 est appliqué à une entrée de la porte ET 91 du circuit d'interrogation à moindre priorité 51 afin d'enlever l'autorisation à cette porte ET 91 de sorte que le signal de demande reçue disponible sur la sortie de la porte 35 ET 88 pour le circuit d'interrogation 51 n'est plus appliqué à l'entrée de mise à UB du bistable de croisement'92. La détermination de priorité est complétée par application du UN 72 09050 24 2132016 binaire de la sortie du bistable de croisement 82 du circuit d'interrogation à priorité la plus grande 50, sur l'entrée de remise à ZERO du bistable de croisement 92 associé au circuit d'interrogation de moindre priorité 51. L'application de ce UN binaire à l'entrée de remise à ZERO provoque le passage de la sortie "EN1* du bistable de croisement 92 à ZERO binaire, donc l'élimination du M binaire qui constituait l'autorisation des portes ET 124 et 127 de l'unité de croisement d'adresse 70 associée au circuit d'interrogation à moindre priorité 51. Ayec la disparition de l'autorisation des portes ET 124 et 127, la seule information d'adresse prés'nte sur les lignes d'information 73 et 74 est celle qui provient du circuit d'interrogation 50. Ainsi, il y a un 1 binaire sur la ligne d'information 73 et un ZERO binaire sur la ligne d'information 74, ces informations étant transmises au bistable RS 105 pour y être enregistrées en vue d'une utilisation pendant le cycle de mémoire de la mémoire 103 dans le module de mémoire 61. De nombreuses variantes peuvent être réalisées dans le détail des dispositifs proposés sans que l'on s'écarte du cadre de la présente invention tel que défini dans les revendications ci-après. 72 09050 25 2132016 REVETOIOiTIOHS 1. Procédé de mise en oeuvre dîune bascule bistable RS dans un troisième état, caractérisé par les opérations consistant à appliquer un VRAI logique aux deux entrées de la 5 bascule bistable pour la mettre dans un premier état, et à appliquer un FAUX logique à une seule des entrées pour mettre la bascule dans l'un des états mise à OT et remise à ZERO® 2. Procédé de mise en oeuvre d'une bascule bistable RS dans 10 un troisième état, caractérisé par les opérations consistant à appliquer un VRAI logique aux deux entrées de la bascule pour la mettre dans un premier état, et à appliquer un FAUX logique à une seule des entrées pour mettre la bascule dans l'un des états mise à UN et remise à ZERO, et 15 par une répétition sélective de ces opérations. 3. Procédé de mise en oeuvre d'une bascule bistable RS dans un troisième état, caractérisé par les opérations consistant à appliquer un VRAI logique sous forme d'impulsion ou de niveau continu à une seule entrée de la bascule pour 20 la mettre dans l'an des états mise à UN ou remise à ZERO, à appliquer un VRAI logique sous forme de niveau continu aux deux entrées de la bascule, et à enlever le VRAI logique d'une seule de ses entrées. 4. Procédé d'application séquentielle de niveau d'entrée à 25 une bascule bistable RS de façon à la rendre utilisable en tant que dispositif à trois états, caractérisé par les opérations consistant à appliquer sélectivement un VRAI logique à une entrée seulement de la bascule, à appliquer sélectivement deux VRAIS logiques au même moment aux deux 30 entrées de la bascule, et à empêcher les signaux sur les deux entrées de passer simultanément de deux VRAIS logiques à deux FAUX logiques. 5. Circuit électronique caractérisé en ce qu'il comporte en combinaison une bascule bistable RS, une première source 35 de signaux codés binaires reliée directement à l'entrée 09050 26 2132016 de mise à UN de la bascule et par un inverseur à l'entrée de remise à ZERO de la bascule, et une seconde source reliée directement aux deux entrées de mise à UN et remise à ZERO de la bascule, ladite seconde source fournissant un UN binaire lorsque sa sortie est présente. Circuit électronique caractérisé en ce qu'il comporte en combinaison une bascule bistable RS, ayant une borne d'entrée de mise à UN et une borne d'entrée de remise à ZERO, un premier inverseur, une première source de signaux codés binaires directement reliée à l'entrée de mise à UN et reliée par le premier inverseur à l'entrée de remise à ZERO, un second inverseur, une seconde source reliée par le second inverseur à la fois à l'entrée de mise à UN et à l'entrée de remise à ZERO, la seconde source ayant une sortie ZERO binaire pendant un laps de temps pour maintenir la bascule dans un premier état et une sortie UN binaire pendant un intervalle de temps choisi pour faire répondre la bascule à la sortie de la première source. Circuit électronique caractérisé en ce qu'il comporte en combinaison une pluralité de bascules bistables RS ayant chacune une borne d'entrée de mise à UN et une borne d'entrée de remise à ZERO, des moyens pour utiliser les sorties binaires des bascules bistables, une porte de transmission à commande connectée entre des moyens d'utilisation et chaque bascule bistable, une pluralité d'inverseurs, une pluralité de sources individuelles d'informations codées binaires, chacune des sources étant directement couplée à l'entrée de mise à UN et couplée par un inverseur à l'entrée de remise à ZERO de l'une des bascules bistables, une source de signaux repères soas forme binaire indiquant la présence d'informations binaires à transférer de chaque source par une bascule bistable vers les moyens d'utilisation, et des moyens pour coupler un inverseur entre la sortie de la source de signaux repères et les deux entrées de mise à UN et de remise à ZERO de chaque bascule bistable. 09050 27 2132016 Circuit électronique caractérisé en ce qu'il comporte en combinaison une pluralité de bascules bistables RS ayant chacune une borne d'entrée de mise à BU et une borne d'entrée de remise à ZERO, des moyens pour utiliser les sorties binaires des bascules bistables, une porte de transmission à commande connectée entre les moyens d'utilisation et chaque bascule bistable, une pluralité d'inverseurs, une pluralité de sources individuelles d'informations binaires chacune des sources étant couplée directement à l'entrée de mise à UN et par un inverseur à l'entrée de remise à ZERO de l'une des bascules bistables, une source de signaux repères sous forme binaire indiquant la présence d'informations binaires à transférer de chaque source par une bascule vers les moyens d'utilisation, des moyens pour coupler un inverseur entre la sortie de la source de signaux repères et les deux entrées de mise à UN et de remise à ZERO de chaque bascule bistable, et un circuit logique pour détecter la présence d'informations binaires venant d'une source individuelle à la sortie de chaque bascule bistable et, lorsque de telles informations binaires sont présentes sur les sorties de toutes les bascules bistables, pour transférer les informations binaires vers les moyens d'utilisation. Procédé d'application séquentielle de signaux d'entrée binaires à un circuit électronique ayant deux bornes d'entrée et apte à fonctionner en tant que bascule bistable RS, destiné à faire fonctionner en tant que bascule bistable RS pour une première et une seconde combinaisons de signaux d'entrée binaires et en tant qu'élément logique de combinaison pour une troisième de signaux d'entrée binaires, caractérisé par les opérations consistant à appliquer un UN binaire à une seule entrée sous forme d'impulsion ou de niveau continu, à appliquer un UN binaire aux deux entrées sous forme de niveau continu, et à ne laisser qu'une entrée devenir un ZERO binaire après l'application du UN binaire aux deux entrées. 72 09050 28 2132016 10. Procédé d'application séquentielle de signaux d'entrée binaires à un circuit électronique ayant deux bornes d'entrée et conçu pour fonctionner en tant que bascule bistable RS, destiné à le faire fonctionner en tant que 5 bascule bistable RS pour une première et une seconde combinaisons de signaux d'entrée binaires et en tant qu'élément logique de combinaison pour une troisième combinaison de signaux d'entrée binaires, caractérisé par les opérations consistant à appliquer un UN binaire à 10 une seule entrée sous forme d'impulsion ou de niveau continu, à appliquer un UN binaire aux deux entrées sous forme de niveaux continus et à ne laisser une seule entrée devenir un ZERO binaire après l'application du UN binaire aux deux entrées. 15 11. Procédé de mise en accès vers un module de mémoire choisi d'une pluralité de module pour l'un d'un certain nombre de circuits d'interrogation possibles recherchant l'accès, caractérisé par les opérations consistant à identifier le module de mémoire demandé, à déterminer la priorité 20 des circuits d'interrogation recherchant accès au module de mémoire identifié, à déterminer si un autre circuit d'interrogation est actuellement en accès avec le module de mémoire identifié, à accorder la demande d'accès, à autoriser la transmission de l'adresse de mémoire venant 25 du circuit d'interrogation auant la priorité la plus gran de vers le module de mémoire quand la demande d'accès est accordée, et à faire démarrer automatiquement le cycle de mémoire quand le dernier bit de l'adresse de mémoire est reçu dans le module de mémoire. 30 12. Procédé de mise en accès selon la revendication 11, caractérisé par l'opération supplémentaire consistant à empêcher tout autre accès au module de mémoire Jusqu'à l'achèvement du cycle de mémoire. 13. Procédé de mise en accès selon la revendication 11, 35 caractérisé par les opérations supplémentaires consistant à inhiber tout autre accès vers le jnodule de mémoire jusqu'à l'achèvement du cycle de mémoire et à transférer 72 0905G 29 2132016 de l'information entre le module de mémoire et le circuit d'interrogation auquel l'accès est accordé pendant le cycle de mémoire. 14. Procédé d'auto-démarrage de chaque cycle de mémoire par 5 détection de la présence d'informations asynchrones dans un système calculateur ayant une pluralité de modules de mémoire et une pluralité de circuits d'interrogation aptes à communiquer avec au moins l'un des modules de mémoire, et susceptibles de rechercher accès à un module de mémoi-10 re particulier pour communiquer avec ce dernier, carac térisé par les opérations consistant à identifier le module de mémoire demandé, à déterminer la priorité des circuits d'interrogation recherchant accès au module de mémoire à identifier, à déterminer si un autre circuit 15 d'interrogation est actuellement en communication avec le module de mémoire identifié, à accorder l'accès au circuit d'interrogation de priorité la plus grande recherchant accès, à autoriser la transmission de l'adresse de mémoire venant du circuit d'interrogation de priorité 20 supérieure vers le module de mémoire lorsque la demande d'accès est accordée, et à faire démarrer automatiquement le cycle de mémoire lorsque le dernier bit de l'adresse de mémoire est reçu dans le module de mémoire 15, Un système de transmission à signaux asynchrones, compre-25 nant ur.e unité de transmission, et une unité de réception reliée à l'unité de transmission par une paire de lignes d'information, caractérisé en ce que l'unité de réception comporte un circuit électronique apte à répondre à trois combinaisons de signaux d'entrée binaires, ce circuit 3C électronique ayant deux bornes d'entrée connectées à la paire de lignes d'information, et en ce quel'unité de transmission comprend une source d'informations binaires à transmettre à 1'unité de réception, ainsi quedes moyens électroniques pour appliquer une combinaison de signaux 35 binaires à la paire de lignes d'information pour indiquer qu'aucune information à transmettre à partir de l'unité de transmission n'est présente ou que des informations 72 09050 30 2132016 ou que des informations contradictoires sont présentes pour être transmises à l'unité de réception, en provenant de plus dtune source de l'unité de transmission. 16# Un système de transmission à signaux asynchrones compre-5 nant une unité de transmission et une unité de récepticr; reliée à l'unité de transmission par une paire de lignes d'information, caractérisée en ce que l'unité de réception comporte un circuit électronique apte à répondre à trois combinaisons de signaux d'entrée binaires, ce cir-10 cuit électronique ayant deux bornes d'entrée connectées à la paire de lignes d'information, et en ce que l'unité de transmission comporte une source d'informations binaires à transmettre à l'unité de réception, et des moyens électroniques pour appliquer une combinaison de signaux 15 binaires à la paire de lignes d'information pour indiquer qu'aucune information à transmettre à partir de l'un_-| de transmission n'est présente. 17. Un système de transmission à signaux asynchrones, comprenant une unité de transmission et une unité de réception 20 reliée à l'unité de transmission par une paire de lignes d'information, caractérisé en ce que l'unité de récepti-rr comporte un circuit électronique apte à répondre à t_:-,l.s combinaisons de signaux d'entrée binaires, la combina:..?cn de deux ZEROS binaires à la suite deux UNS binaires étant 25 interdite à l'entrée du circuit électronique, ce circ.it . électronique ayant deux bornes d'entrée connectées à "la paire de lignes d'information, et en ce quel'unité ie transmission comporte une source d'informations binaires à transmettre à l'unité de réception et des moyens élec-30 troniques pour appliquer une combinaison de signaux binaires à la paire de lignes d'information pour indiquer qu'aucune information à transmettre à partir de l'unité de transmission n'est présente. 18. Un système de transmission à signaux asynchrones, cerprs-35 nant une unité de transmission, et une unité de réception reliée à l'unité de transmission par une paire de lig::e-s d'informations, caractérisé en ce que l'unité de réception 72 09050 31 2132016 comprend un circuit électronique apte à répondre à trois combinaisons de signaux d'entrée binaires, ce circuit électronique ayant deux bornes d'entrée connectées à la paire de lignes d'informations et ayant une paire de 5 bornes de sortie qui présentent toutes deux des ZEROS binaires lorsque des UNS binaires sont appliqués aux deux lignes d'information en l'absence d'un signal repère, et "en ce que l'unité de transmission comporte une source d'information binaire à transmettre à l'unité de réception 10 use source de signaux repères pour la transmission d'in formations et un réseau de portes pour appliquer des UNS binaires aux deux lignes en l'absence d'un signal repère, et pour appliquer un UN binaire sur l'une ou l'autre des deux lignes, en relation avec l'information binaire à 15 transmettre en présence d'un signal repère. 19. Un système de transmission selon la revendication 18, caractérisé en ce que l'unité de réception comporte en outre un réseau de portes connecté aux deux sorties du circuit électronique pour indiquer la présence au niveau 20 de l'unité de réception d'informations transmises prove nant de la source de l'unité de transmission. 20, Un système de transmission selon la revendication 19, caractérisé en ce que l'unité de transmission est le circuit de croisement d'adresse d'une unité de commande 25 de mémoire d'un système calculateur, la source d'infor mations est la partie d'adresse de mémoire d'un circuit d'interrogation pouvant être un circuit de traitement ou de multiplexage d'un système calculateur, la source de signaux repères est la combinaison d'un signal de demande 30 d'accès et d'un signal de mémoire libre, et en ce que l'unité de réception est un module de mémoire étant en accès avec le circuit d'interrogation, et que les informations transmises sont constituées de l'adresse de mémoire destinée à viser la mémoire dans le module de mémoire. 35 21. Agencement électronique caractérisé par ce qu'il comprend en combinaison un dispositif électronique ayant deux bornes d'entrée et deux bornes de sortie, qui est apte à 72 09050 32 2132016 fonctionner en tant que bascule bistable RS pour une première et une seconde combinaisons de signaux d'entrée binaires et en tant qu'élément logique de combinaison pour une troisième combinaison de signaux d'entrée binai-5 res, des moyens pour utiliser la sortie du dispositif électronique, une première source de signaux codés binaires, des moyens pour fournir la sortie de la première source à une entrée du dispositif électronique, des moyens pour fournir l'inverse de la sortie de la première 10 source à l'autre entrée du dispositif électronique, une seconde source de signaux codés binaires, et des moyens pour fournir la sortie de la seconde source aux deux entrées du dispositif électronique. 22. Dans un système calculateur comprenant une pluralité 15 d'unités d'interrogation constituées de circuits du groupe comprenant les circuits de traitement et le circuit de multiplexage, une pluralité de mémoires à accès direct et une pluralité d'unités de commande de mémoires connectées pour commander l'accès à chaque mémoire d'un groupe 20 spécifique de mémoire, le perfectionnement caractérisé par des moyens pour relier sélectivement une unité d'interrogation à une mémoire choisie, ces moyens comprenant un circuit pour faire circuler avec croisement les informations d'adresse à partir d'une unité d'interrogation 25 vers une mémoire choisie, ce circuit pour faire circuler avec croisement l'adresse comprenant une porte à commande / pour chaque bit d'information d'adresse de mémoire associée à chaque unité d'interrogation et une porte à commande pour le complément de chaque bit d'information 30 d'adresse de mémoire associée à chaque unité d'interroga tion, par des moyens pour relier en commun les sorties des portes à commande associées aux bits individuels des informations d'adresse, par dès moyens pour relier en commun les sorties des portes à commande associées aux 35 compléments de chaque bit d'information d'adresse, par un dispositif électronique pour chaque bit d'information d'adresse, chaque dispositif électronique étant apte à 72 09050 33 2132016 fonctionner en tant que bascule bistable RS pour une première et une seconde combinaisons de signaux d'entrée binaires et en tant qu'éléments logiques de combinaison pour une troisième combinaison de signaux d'entrée binaires, ledit circuit élec-5 tronique ayant deux bornes de sortie, et deux bornes d'entrée, ces dernières étant connectées aux sorties reliées en commun des portes à commande, par un circuit didentification de la mémoire demandée par une unité d'interrogation, par des circuits pour accorder l'accès à une mémoire choisie par le cir-10 cuit d'interrogation ayant la priorité la plus grande en engendrant seulement un signal d'accès accordé, par des circuits pour autoriser les portes à commande des moyens pour faire circuler avec croisement les adresses, cette autorisation se faisant en réponse à la présence d'un signal d'accès accordé, 15 par des moyens pour faire circuler avec croisement les informations proprement dites à partir de l'unité d'interrogation à laquelle l'accès est accordé vers le module de mémoire choisi, par des moyens pour utiliser les informations d'adresse, et par des moyens répondant à la présence de tous les bits d'informa-2C tion d'adresse sur les sorties de tous les dispositifs électroniques en faisant démarrer automatiquement le cycle de mémoire.