Brevet FR2067070A1 — publié le 19710813

1. 2067070 La présente invention est relative à un codeur non linéaire utilisé dans un système de transmission de signaux téléphoniques par modulation en impulsions codées en multiplex et en division dans le temps, ou employé dans un système similaire. 5 Dans la transmission d'un signal téléphonique mise en oeu vre par modulation par impulsions codées (désignée ci-après en a-bréviation par PCM), le niveau de puissance du signal vocal d'entrée, varie dans de larges limites. Un système de codage linéaire, cependant, ne peut avoir une gamme dynamique suffisante pour ce 10 signal d'entrée. Par conséquent, un système de codage non linéaire est utilisé généralement pour coder le signal vocal. Un des systèmes classiques de codage non linéaire pour le signal vocal est une combinaison d'une diode à contraction, d'un codeur et d'un décodeur linéaires. Récemment, cependant, un autre système de coda-15 ge non linéaire mis en oeuvre sur la base d'une contraction non digitale, a été employé plutôt que ledit codeur non linéaire classique qui tend à donner lieu à des erreurs d'adaptation. Les principaux modes d'exploitation du codeur non linéaire à contraction digitale, consiste à convertir un signal d'entrée en un signal PCM 20 comportant un certain nombre de bits de plus que le signal PCM devant être transmis sur une ligne de transmission PCM, à comprimer le nombre de bits du signal PCM converti par un procédé logique, à transmettre le signal PCM compressé sur une ligne de transmission PCM et à l'extrémité réceptrice, à dilater un certain nombre 25 de bits du signal PCM transmis par un processus logique inverse. Ainsi, le signal transmis est décodé en un signal vocal analogique. De façon plus précise, en vue de rendre ce système de codage adaptable à un signal vocal d'entrée sur une gamme étendue de niveaux (gamme dynamique), le rapport signal sur bruit de quantification 30 doit toujours se trouver à l'intérieur de la gamme dynamique. A cet effet, il est nécessaire de maintenir constant le nombre de bits devant être codés, soit à un haut niveau, soit à un bas niveau du signal d'entrée et d'utiliser plusieurs bits supplémentaires pour désigner la gamme de niveau. Ceci constitue le principe d'un 35 système de codage non linéaire établi sur la base d'approximation d'une suite de segments de droite linéaires, au moyen de laquelle, l'échelon de quantification est augmenté lorsque le niveau du signal d'entrée est élevé, ou diminué lorsque le niveau du signal d'entrée est bas, et ainsi le rapport signal sur bruit de quanti -40 fication peut être maintenu constant. 70 40216 2. 2067070 La présente invention sera maintenant décrite en relation avec les dessins ci-joints dans lesquels : La figure 1 représente un schéma synoptique d'un codeur non linéaire classique. 5 La figure 2 est le schéma d'un circuit du codeur non li néaire. La figure 3 est le diagramme de formes d'ondes représentant le fonctionnement du codeur. La"figure 4 est un diagramme représentant la caractéris-10 tique entrée/sortie de celui-ci. La figure 5 est un diagramme caractéristique représentant le fonctionnement du décodeur local de celui-ci. La figure 6 est un diagramme représentant un exemple de caractéristique contractée non linéaire. 15 La figure 7 est un schéma synoptique représentant un autre codeur non linéaire classique. La figure 8 est le schéma du circuit du codeur. La figure 9 est un diagramme de formes d'ondesreprésentant le fonctionnement du codeur. 20 La figure 10 est un diagramme caractéristique représen tant le fonctionnement du décodeur local de celui-ci. La figure 11 est un schéma synoptique d'un codeur non linéaire comportant cette invention. La figure 12 représente des diagrammes montrant son fonc-25 tionnement. La figure 13 est le schéma du circuit du codeur. La figure 14 est le diagramme de forme d'onde représentant son fonctionnement. La figure 15 est un diagramme représentant le mode de dé-30 cision du code sur les premier et second bits de celui-ci. La figure 16-est un diagramme représentant le fonctionne- • . ' 't ment du décodeur local inclus dans le codeur de la figure 11. La figure 17 est un diagramme représentant un autre exemple de caractéristiques contractées non linéaires. 35 La figure 18 est le schéma d'un circuit représentant un réseau en échelle d'un circuit de commande utilisé dans le mode de réalisation ; et La figure 19 est un schéma synoptique d'un décodeur comportant cette invention. 40 La figure 1 représente un schéma synoptique d'un codeur 70 40216 3. 2067070 digital séquentiel à contre-réaction à segment contracté» Un signal analogique appliqué à une borne d'entrée 11 est additionné à une sortie d'un décodeur local 13 dans un additionneur 12. Ainsi, le signal somme est envoyé à un comparateur 14 au moyen duquel la 5 polarité du signal somme est détectée ou différenciée et le code de sortie est envoyé à une borne de sortie 15. Lorsque la polarité du signal somme est positive, la sortie du comparateur est un "l", et lorsqu'elle est négative, la sortie est **0". Ce signal de sortie alimente en retour le décodeur local et est ainsi sujet à une 10 conversion logique afin de contrôler le circuit de pondération et de modifier ainsi de façon séquentielle la sortie du décodeur, en vue d'une décision de code, par ordre de poids des bits. De cette manière, le signal analogique est codé. Ce codeur tel que représenté sur la figure 1 sera expliqué de façon plus concrète en se 15 référant à la figure 2 dans laquelle, pour des raisons de simplification, on a représenté un codeur à quatre bits. Au lieu d'un codeur à quatre bits, on peut composer de la même manière un codeur pratique à sept bits ou à huit bits. L'additionneur 12 comporte un amplificateur opérationnel 121, des résistances 122 et 123. Cet 20 amplificateur opérationnel 121 est un amplificateur à C.C. d'un gain élevé, et d'une grande largeur de bande. Le circuit de comparaison 14 comporte un comparateur 141 et une bascule 142 du type D. Le comparateur 141 comporte deux bornes d'entrée, et sa sortie logique est soit un "1", soit un "0", ce qui dépend de la polarité 25 de la tension entre lesdites bornes d'entrée. A l'arête ascendante de l'impulsion, appliquée à la borne d'entrée de commande 143, la bascule 142 conserve en mémoire le signal logique donné à la borne d'entrée de donnée. Le décodeur local 13 comporte un circuit de mémoire 131» un circuit à matrice 132, un circuit de commande en é-30 chelle 133, et un réseau en échelle 134. Le circuit de mémoire 131 comprend des bascules 1311 à 1314, du type RS, des portes OU 1317, 1319, des portes ET 1315* 1316 et 1318 qui sont destinées à contrôler ces bascules. Le circuit à matrice 132 comporte des portes OU 1321 à 1325, des portes ET 13211 à 13213, 13221 à 13223, 13231 à 35 13234, 13241 à 13244, 13251 et 13252. Le circuit de commande en é-chelle 133 comporte des générateurs de courant 1331 à 1336. Le réseau en échelle 134 comporte des résistances 13401 à 13413. Bien que le circuit à matrice ne soit pas inclus dans le décodeur local du codeur linéaire du type à contre-réaction, ce circuit à matrice 40 132 produit une non linéarité du codeur linéaire du type à contre- 70 40216 *. 2067070 réaction. Etant donné que le nombre de bits codés est de 4, il e-xiste 15 (à savoir, 2^ - 1 = 15) niveaux de seuil de décision de quantification. Il s'ensuit que le codeur local 13 doit fournir une sortie à 15 niveaux. Le circuit à mémoire 131 contrôle le ni-5 veau de sortie du décodeur local 13. Il existe 16 échelons disponibles de "0000" à "1111", en combinant les signaux de sortie de quatre bascules 1311 à 1314. Parmi ces états, l'état "0000" n'est pas utilisé ; en d'autres termes, 15 états sont utilisés pour produire 15 niveaux de sortie à partir du décodeur local. La figure 5 10 représente le rapport entre la sortie du circuit de mémoire 131 (à savoir, l'entrée du circuit à matrice 132), la sortie du circuit à matrice 132 (à savoir l'entrée du circuit de commande à échelle 133), et le signal de sortie du décodeur local 13. Dans le codeur du type à'contre-réaction, le seuil de décision de code est obtenu 15 par ordre de valeur de poids du bit de code. Tout d'abord, le codeur local 13 produit le premier niveau à seuil de décision à bit, en vue d'une décision codée sur le premier bit. Ce niveau de décision est une sortie provenant du décodeur local 13 produit lorsque la sortie du circuit de mémoire 131 est "1000" (vu à partir de 20 l'extrémité Q). De façon analogue, le niveau de décision du second bit correspond à "0100" ou "llOO". Ainsi donc, en envoyant en retour le résultat de seuil de décision du premier bit vers le circuit à mémoire 131* l'on décide si la bascule 1311 correspondant au premier bit est remise à zéro ou non, et en meme temps, si la 25 bascule 1312 correspondant au second bit est mise à l'état 1. Ainsi, la seconde décision codée de bit est effectuée, et son résultat est utilisé pour donner un niveau de décision du troisième bit. De cette manière, une décision de code est effectuée du premier au quatrième bit. 30 L'opération séquentielle d'un des codeurs sera expliquée ci-après en se référant au diagramme de formes d'ondes de la figure 3. Les formes d'ondes indiquées par les symboles a à t sur la figure 3 (de façon succincte, 3-a à 3-t) sont représentées par 35 les points indiqués par les symboles correspondants a à t sur la figure 2. Un signal d'entrée modulé par impulsions d'amplitude, (désigné ci-après en abréviation par PAM) (3-a) est envoyé sur la borne 11 aux instants correspondants aux points tl, t2, t3, ... sur la figure 3. La figure 4 montre comment le signal PAM (3-a) est 40 converti en un signal PGM. Par exemple, un signal d'entrée PAM d'une 1 70 40216 5. 2067070 2 4 amplitude comprise entre + ^ et + ^ est converti en un signal PCM égal à 1010. Il est supposé qu'un signal d'entrée à PAM d'une amplitude de ^ est envoyée à l'instant tl. S'il en est ainsi, la bascule 1311 passe à l'état 1 et les bascules 1312 à 1314 passent 5 à l'état 0 sous l'effet de l'impulsion (3-e) envoyée à la borne 1351 audit instant tl. Il en résulte que, la sortie du circuit de mémoire 131 devient "1000". A cet instant, étant donné que l'entrée vers le générateur de courant 1331 est couplée à la borne de sortie Q de la bascule 1311* cette impulsion pourrait demeurer en "1". 10 Les entrées de la porte ET 13212 sont "0" et "0", et sa sortie est "0". Les entrées de la porte ET 13212 sont "0", "0" et sa sortie est "0". Les entrées de la porte ET 13213 sont "0" et "0", et sa sortie est "0". Les entrées de la porte ET 13221 sont "0", "0" et "1" ; par conséquent, sa sortie est "0". Les entrées de la porte 15 ET 13222 sont "0", "1" et "0" ; par conséquent, sa sortie est "O". Les entrées de la porte ET 13223 sont "0",."l" et "0" j par conséquent, sa sortie est "0". De meme, les antréesde la porte OU 1322 sont toutes "0" ; donc, sa sortie est "0". Les entrées de la porte ET 13232 sont "0" et "0" ; de ce fait, sa sortie est "0". Les en-20 trées de la porte ET 13233 sont "0", "0" et "0", et sa sortie est "0". Les entrées de la porte ET 13234 sont "1", "0" et "1" ; de ce fait, sa sortie est "0". Les entrées de la porte ET 13234 sont "l", "0" et "l" ; par conséquent sa sortie est "0". Il s'ensuit que l'entrée de la porte OU 1323 est entièrement "Ou ; donc sa sortie 25 est "0". De même, les entrées de la porte ET 13241 sont "l" et "0"; par conséquent sa sortie est "0". Les entrées de la porte ET 13242 sont "0" et "l" ; donc sa sortie est "0". Les entrées de la porte ÉT 13243 sont "0" et "l" ; donc, sa sortie est "0". Les entrées de la porte ET 13244 sont "0" et "0" ; donc sa sortie est "0". Les en-30 trées de la porte ET 13245 sont "0" et "l" ; donc, sa sortie est "0". Il s'ensuit que les entrées de la porte OU 1324 sont toutes "0", et sa sortie est "O*1. Alors que les entrées de la porte ET 13251 sont ttl", "1", "l" et "0" j par conséquent, sa sortie est "O". Les entrées de la porte ET 13252 sont "0", "0" et "0" ; et sa sortie 35 est "0". Il s'ensuit que les entrées de la porte OU 1325 sont toutes "0" ; donc sa sortie est "0". En d'autres termes, lorsque le circuit à mémoire 131 est dans l'état 1000, la sortie du circuit à matrice 132 est 100000. Les sorties du circuit à matrice 132 sont connectées aux entrées du circuit de contrôle en échelle 133- Lors-40 que l'entrée du générateur de courant sur le circuit de contrôle 70 40216 6. 2067070 en échelle 133 est "1", un certain courant constant circule à travers la borne de sortie du générateur de courant. Si, cependant, son signal d'entrée est "0", aucun courant ne circule. Le réseau en échelle 134 est un convertisseur codé binaire/analogique. Les 5 valeurs des résistances 13401, 13402, 13403, 13404, 13405 et 13406 sont déterminées de manière à être deux fois celles des résistances 13407, 13408, 13409, 13410, 13411 et 13412, respectivement. Un tiers du courant de sortie du générateur de courant 1331 devient le courant de sortie du réseau en échelle. La moitié du tiers, à 10 savoir, le sixième du courant de sortie du générateur de courant 1332 devient le courant de sortie du réseau en échelle. De façon a-nalogue, 1/12, 1/24, 1/48, I/96 des courants de sortie des générateurs de courant 1333, 133^, 1335 et 1336 respectivement, deviennent les courants de sortie du réseau en échelle. Etant donné que 15 l'entrée du circuit de commande en échelle est "100000" après le temps tl, seul le générateur de courant 1331 fonctionne. Dans cet état, le courant de sortie du décodeur local doit être zéro tel que représenté sur la figure 5. A cet effet, un courant y est envoyé à travers la résistance 13413, de manière à annuler le courant 20 qui circule provenant du réseau en échelle. Il en résulte que le courant de sortie (3-b) du décodeur local 13 devient égal à zéro après le temps tl, et un courant proportionnel au signal d'entrée à PAM (entrée normalisée 3/36) va circuler dans l'amplificateur o-pérationnel 121. Ainsi, la tension de sortie (3-c) de l'addition-25 neur 12 devient négative, et la sortie du comparateur 141 devient "l". Le signal de sortie est enregistré dans la bascule 142 par l'impulsion de commande (3-d) envoyée sur la borne 143, et ainsi la sortie Q X3-J") de la bascule 143 devient "l" et Q devient "0". La sortie Q est alimentée en retour sur le décodeur local, et ap-30 pliquée aux portes ET 1315, 1316 et 1318. L'impulsion (3-f) envoyée sur la borne 1354 à 1'instant.tll et ledit signal à contre-réaction sont l'un et l'autre appliqués à la porte ET 1315. Du fait que le signal à contre-réaction est "0", la sortie de la porte ET 1315 est "0", et de ce fait la bascule 1311 n'est pas remise à zé- " 35 ro. Ladite impulsion (3-f) est envoyée aussi à la borne d'entrée de passage à 1 de la bascule 1312, faisant passer à 1 la bascule 1312. Dans cet état, il s'ensuit, que l'état du circuit de mémoire 131 devient "1100" à l'instant tll. La sortie du circuit de mémoire 131 est envoyée au circuit à matrice 132. Ainsi qu'il est repré-40 senté sur la figure 5, le circuit à matrice 132 est agencé de ma- 70 40216 7- 2067070 nière â ce que la sortie de ce circuit à matrice devienne "100110". Le signal de sortie du circuit à matrice 132 alimente le circuit en échelle 133, et la sortie résultant contrôle le circuit en é-chelle. Ainsi, la sortie du réseau en échelle devient -6/30 (lors-5 que l'amplitude maximum du signal d'entrée est normalisée à 1). Lorsque le signal PAM est +3/30, la sortie de 1'additionneur 12 est positive, et de ce fait la sortie Q de la bascule 142 est KOtt, et Q est "l". La sortie Q, alimente en retour le décodeur local 13, et est appliquée sur les portes ET 1315, 1316 et 1318. L'impulsion 10 (3-g) envoyée sur la borne 1353 au temps tl2 est appliquée sur la porte ET 1316. A cet instant, la sortie de la porte ET 1316 devient "l" et sert à remettre à zéro la bascule 1312 par l'intermédiaire de la porte OU 1317» En même temps, ladite impulsion (3-g) est envoyée à la borne d'entrée de remise à 1 de la bascule 1313, 15 remettant ainsi à 1 la bascule 1313* H en résulte que, l'état du circuit de mémoire devient "1010", et que la sortie du circuit à matrice devient "100010". Par conséquent la sortie du décodeur local devient -2/30, ce qui correspond à un niveau de seuil de décision du troisième bit. Etant donné que l'entrée en PAM est +3/30, la 20 sortie de l'additionneur 12 est négative, et l'information devant être enregistrée dans la bascule 142 par l'impulsion de contrôle (3-d) devient "l". Par conséquent, Q est un "l", et Q est "0". Le signal Q alimente en retour le décodeur local. Ce signal à contre-réaction y est enregistré par l'impulsion (3-h) qui est appliquée 25 à la porte ET 1318 par l'intermédiaire de la borne 1352 à l'instant tl3. Cependant, le signal à contre-réaction est "0" et par conséquent, ladite bascule 1313 n'est pas remise à zéro. Simultanément, l'impulsion (3-h) fait passer à 1 la bascule 1314. Il en résulte que l'état du circuit à mémoire 131 devient "1011", et la 30 sortie du circuit à matrice devient "100100". Etant donné que la sortie du décodeur local est -4/30, et que l'entrée en PAM est +3/ 30, l'information qui doit y être enregistrée par l'impulsion de contrôle (3-d) est "0". Dans la manière décrite ci-dessus, le codage du premier au quatrième bit est effectué. Comme décrit ci-35 dessus, la sortie Q (3~j) de la bascule 142 se modifie de façon séquentielle pour devenir "1010", ce qui est, en d'autres termes, le signal de sortie PCM. Sur la figure 3, k, 1, m et n dénotent les formes d'ondes de la sortie Q, des bascules individuelles du circuit à mémoire 131. Tel qu'il l'a été expliqué, le circuit à mémoi-40 re 131 est "1000" en tl, "1100" en tll, "1010" en tl2 et "1011" en 70 40216 8. 2067070 trj. Une des caractéristiques en contraction généralement utilisée parmi diverses caractéristiques en contraction non linéaires est la caractéristique en contraction logarithmique, appelée "caractéristique A". Cette caractéristique A s'exprime par les équations suivantes Ax 1 ^ ^ 1 y 1 + log A X ~~ ~~ A Tr _ 1 + log Ax , 10 y _ 1 + log A j^x^l y = 1 + log (-Ax) - 1 dans lesquelles, x représente l'entrée et y la sortie. Le cas où A = 87,6, avec 7 hits et 13 segments d'approxi-15 mation dans l'équation ci-dessus, est connu comme le cas le plus général de caractéristique non linéaire obtenue. Les caractéristiques d'entrée/sortie dans ce cas sont telles que représentées sur la figure 6 dans laquelle l'échelon EQ de quantification minimum est 1/2048 par rapport à l'échelle dynamique d'entrée complète, et 10 le nombre de bits d'un décodeur local linéaire servant à coder sur la base d'une contraction digitale, doit être de 11 bits. Pratiquement, cependant, il est très difficile de réaliser un tel décodeur à haute précision fonctionnant de façon stable et fabriqué à un prix peu élevé. Le type courant de circuits de pondération et de 25 sommation destinés à la réalisation d'un décodeur à nombre élevé de bits, analogue à ceux décrits ci-dessus est pratiquement, peu appliqué dans le domaine des sous-ensembles, du fait que le rapport des valeurs des résistances dans le réseau de pondération est nécessairement élevé. Le réseau en échelle qui remplacerait ledit 30 réseau de pondération est aussi difficilement réalisable, du fait que la valeur de la résistance doit être' extrêmement précise dans le réseau à échelle, un nombre plus grand de résistance devant être utilisé, etc.... De plus, le comparateur destiné à la conversion a-nalogique digitale doit fonctionner de façon très précise étant 35 donné que l'échelon minimum de quantification est très petit, et impraticable dans sa réalisation comme sous-ensemble. La figure 7 représente un codeur non linéaire du type dit "premier bit à pliage". Suivant ce codeur non linéaire, tout d'abord, l'entrée du signal analogique est redressée, puis le codage en con-40 tre-réaction est complété de la même manière que le décodeur repré 70 40216 9. 2067070 senté sur la figure 1. Un signal analogique qui y est appliqué à partir de la borne d'entrée 11 est redressé par le premier bit du circuit de codage 26. Le signal redressé est appliqué à l'additionneur 22. Dans l'additionneur 22, ledit signal redressé et la sor-5 tie du décodeur local sont additionnés ensemble. La sortie somme est envoyée au comparateur 24, et une sortie digitale est obtenue comme sortie du comparateur par décision de comparaison sur le signal somme. Cette sortie digitale alimente en retour de façon séquentielle le décodeur local 23 et sert de décision ou de seuil 10 par ordre de poids de bit (des bits les plus significatifs aux moins significatifs). Ainsi, une sortie codée apparaît sur la borne de sortie 15. La figure 8 représente des constituants concrets du codeur du type à premier bit à pliage. La figure 4 représente les 15 caractéristiques entrée/sortie de ce codeur, qui sont les mêmes que celles du codeur représenté sur la figure 2. Le circuit de codage de premier bit 26 est constitué par un amplificateur opérationnel 26l, des diodes 262 et 263, des résistances 2611 à 2615, un comparateur 264, et une bascule 265 du type D. Lorsque la tension du si-20 gnal d'entrée de la borne 11 est positive, la tension au point de sortie 267 devient négative. Ensuite, la diode 262 se bloque, la diode 263 est passante, et le courant de contre-réaction circule à travers la résistance 2613. Il en résulte qu'une tension négative apparaît au point de sortie 268, et la tension au point de sortie 25 266 devient zéro. Alors que, lorsque la tension d'entrée est négative, la tension au point de sortie 267 devient positive, et la diode 262 devient passante. Ainsi, le courant en contre-réaction circule à travers la résistance 2612, et la tension au point de sortie 266 devient positive. Il en résulte, que le courant de sor-30 tie du circuit de codage de premier bit circule à travers la résistance 26l4. Lorsque la tension d'entrée est positive, le courant d'entrée à PAM qui circule à travers l'additionneur 22 n'est que le courant qui circule à travers la résistance 2615. Lorsque la tension d'entrée est négative, le courant d'entrée PAM qui circule 35 à travers l'additionneur est représenté par la somme du courant qui circule à travers la résistance 2615 et le courant qui circule à travers la résistance 2614. Dans ce cas, le courant qui traverse la résistance 2615 est négatif, et celui qui traverse la résistance 2614 est positif. Les valeurs des résistances 2611 à 2615 sont 40 déterminées de telle sorte que la valeur absolue du premier courant 70 40216 10. 2067070 mentionné ci-dessus puisse être la moitié de la valeur du second courant mentionné ci-dessus. Par conséquent, le courant somme est positif, et sa valeur est égale à la valeur absolue du courant qui circule à travers la résistance 2615. Il est à noter que le courant 5 qui circule à travers l'additionneur 22 est toujours positif quelque soit la polarité de la tension d'entrée. De plus, lorsque la valeur absolue de la tension d'entrée est constante, un courant de valeur constante devrait circuler dans l'additionneur 22. En vue de définir le seuil de décision du second et des bits suivants du 10 signal de sortie à PCM, sous la forme d'un code binaire à pliage correspondant à l'entrée du signal à PAM, seule la valeur absolue du signal d'entrée est nécessaire. Il s'ensuit que le codage dans ce cas peut être complété en utilisant ledit courant d'entrée. Le seuil de décision du premier bit est défini par le comparateur 264 15 et la bascule 265. Lorsque la tension d'entrée sur la borne 11 est positive, la sortie du comparateur 264 devient un "l", et cette information est enregistrée dans la bascule 265 par l'impulsion de contrôle envoyée sur la borne 2651. Ainsi, la sortie de la bascule 265 devient "l". Lorsque la tension d'entrée sur la borne 11 est 20 négative, la sortie de la bascule 265 devient "0". Le seuil de décision de ce second bit et des bits suivants sont obtenus par le procédé de codage en contre-réaction dont le principe est le même que celui du codeur représenté sur la figure 2. Le circuit du codeur du type à contre-réaction consiste en un additionneur 22, un 25 décodeur local 23 et ion comparateur 24. L'additionneur 22 comporte un amplificateur opérationnel 222 et une résistance à contre-réaction 223. Le décodeur local 23 comporte un circuit à mémoire 231, un circuit à matrice 232, un circuit de contrôle en échelle 233, et vin réseau en échelle 234. Le circuit à mémoire 231 comporte des 30 bascules du type RS 2311 à 2313, des portes ET 2314 et 2316, et des portes ET 2315 et 2317. Le circuit à matrice 232 comporte les portes ET 2321 et 2325, les portes OU 2322 à 2324, et les portes ET 23221, 23222, 23231, 23232 et 23241. Le circuit de contrôle en échelle 233 comporte les générateurs de courant 2331 à 2335. Le 35 circuit en échelle 234 comporte des résistances 23401 à 23410. En vue d'obtenir un signal en PCM en série dans le temps, ce codeur est équipé d'un circuit qui comporte les portes ET 28l et 282, et la porte OU 283. Etant donné que le circuit destiné à définir le seuil de décision du second au quatrième bits, est un codeur du 40 type à contre-réaction à trois bits, il comporte sept niveaux de 70 40216 ii. 2067070 seuil ou de décision de quantification. Par conséquent, il existe trois bascules dans le circuit à mémoire et la construction du réseau en échelle correspond à cinq bits. Le diagramme de temps de ce codeur est représenté sur la figure 9 (a à u), dans laquelle 5 ces symboles sont destinés à indiquer les positions correspondantes auxquelles les formes d'ondes respectives sont produites. Etant donné qu'un signal à l'entrée 221 de l'additionneur 22~! est donné sous la forme d'un courant, une forme d'onde de courant est représentée sur la figure 9° (désignée de façon succincte ci-après 10 par 9-c). La forme d'onde (9-a) indique une forme d'onde de signal d'entrée envoyée sur la borne 11. La forme d'onde qui apparaît à la sortie 166 de l'amplificateur du premier bit est (9-b) qui n'apparaît que lorsque la tension d'entrée (9-a) est négative. La forme d'onde (9-e) est une forme d'onde de courant d'entrée qui cir-15 cule dans l'additionneur 22 à travers les résistances 2614 et 2615. Cette forme d'onde est proportionnelle à la valeur redressée (9-a). Cette forme d'onde de courant est utilisée pour définir le seuil de décision du second au quatrième bits. La forme d'onde (9-a) est la même que celle de (3-a). L'entrée du signal PAM varie aux ins-20 tants tl, t2, ... mais demeure constante dans les intervalles de temps individuels. Le signal d'entrée de la bascule 265 J est enregistré par l'impulsion de contrôle (9-f) envoyée sur la borne 2651, et la forme d'onde à la sortie 269 de la bascule 265 devient (9-p). Cette forme d'onde est le premier bit de sortie. Lorsque la 25 tension du signal PAM de + ^ y est donnée à l'instant tl, les bascules 2311 à 2313 du circuit en mémoire 231 sont remises à zéro par l'impulsion (9-n) envoyée sur la borne 2352. Les formes d'ondes des points de sortie (du côté Q) des bascules 2311 à 2313 sont indiquées par (9-s) à (9-u) respectivement. Tout d'abord, en vue 30 de définir le seuil de décision du second bit, la bascule 2311 est remise à l'état 1 (9-s) sous l'impulsion (9-k) envoyée sur la borne 2351, et ainsi, l'état du circuit à mémoire 231 devient "100" [(9-s) à (9-u)]. Comme représenté sur la figure 10 qui montre une caractéristique du circuit à matrice 232, la sortie du circuit à 35 matrice est "00110". La sortie (9-d) du décodeur local correspond à -6/30. Du fait que la sortie somme de -6/30 et de la valeur absolue du signal d'entrée à PAM est négative, la tension (9-e) au point de sortie 224 de l'additionneur 22 devient positive, et la sortie du comparateur 241 devient "0". Cette information "Q" est 40 enregistrée dans la bascule 242 par l'impulsion (9-g) envoyée à la 70 40216 12. 2067070 borne 244, et la tension au point de sortie 243 (du côté Q) de la bascule 242 devient "l" (9-q). Ainsi, le seuil de décision du second bit est défini. Maintenant, le processus de définition du seuil de décision du troisième bit sera expliqué ci-après. Le pro-5 duit logique, de l'impulsion (9-1) envoyée sur la borne 235^ et de l'impulsion à contre-réaction PCM (9-q) est produite par la porte ET 2314. Etant donné que l'impulsion (9-1) 7 est donnée à l'instant tl2 pendant lequel (9-q) est un "l", la bascule 2311 est remise à zéro. Par ailleurs, la bascule 2312 passe à l'état 1 à l'ins-10 tant tl2 par ladite impulsion (9-1). De cette façon, l'état du circuit à mémoire 231 devient "010" [(.9-s) à (9-v)]. Comme il apparaîtra de la figure 10, le circuit à matrice 232 est agencé de telle sorte que la sortie de ce circuit à matrice devient "00010". La sortie (9-d) du décodeur local 23 devient -2/30, et le résultat 15 somme de cette valeur -2/30 et de la valeur absolue +3/30 du signal d'entrée à PAM est positive. Il s'ensuit que la tension (9-e) au point de sortie 224 de l'additionneur 22 devient négative, et la sortie du comparateur 241 devient "l". Ce "l" est enregistré dans la bascule 242 par l'impulsion (9-g) envoyée sur la borne 244, et 20 ainsi la sortie au point 243 de la bascule 242 devient "0" (9-q). Le mode d'établissement de décision du quatrième bit est le même que celui du troisième bit. Le circuit à mémoire 231 passe à l'état "011" sous l'impulsion (9-m) envoyée sur la borne 2353. La sortie du circuit à matrice 232 devient 00100, et la sortie du déco-25 deur local 23 devient -4/30. Ensuite, "0" est enregistré dans la bascule 242. Ensuite, l'ensemble de la procédure de codage est complété . De plus, cependant, line procédure destinée à obtenir un signal en PCM série doit être réalisée. A savoir, l'impulsion (9-h) envoyée sur la borne 2821 et le premier bit de sortie (9-p) sont 30 appliqués à la porte ET 282. De même, l'impulsion (9-j) envoyée sur la borne 2811 et la sortie (9-q) du comparateur 24 sont appliquées à la porte ET 28l. L'une et l'autre des sorties des portes ET 28l et 282 sont appliquées à la porte OU 283 d'où il résulte qu'un signal PCM série est obtenu sur la borne de sortie 15 (9-r). Ceci re-35 présente tout pour l'opération de codage. Ainsi, à la réception d'un autre signal en PAM, un nouveau cycle de codage commence. En vue de réaliser un codeur non linéaire d'une approximation de A = 87,6, 7-bits, 13 segments par l'emploi dudit codeur du type à pliage à premier bit, il est nécessaire de prévoir un déco-40 deur local linéaire équivalent à 10-bits. Dans ce cas, en comparai- 70 40216 i3- 2067070 son avec l'agencement représenté sur la figure 1, le nombre nécessaire de bits n'est inférieur que de un bit. Cependant, étant donné que le signal d'entrée est unipolaire, il suffit que le décodeur local produise des sorties unipolaires. Cela signifie que la 5 précision nécessaire pour le décodeur local peut être sensiblement inférieure, car dans les caractéristiques à compression à 13 segments, l'échelon de quantification est petit lorsque le niveau du signal d'entrée est faible, et il est grand lorsque le niveau du signal d'entrée est élevé, tel que représenté sur la figure 6. Dans 10 le système représenté sur la figure 1, l'inversion de polarité est effectuée sur le bit de.poids le plus élevé dans le décodeur local et il s'ensuit que le bit d'un poids le plus élevé est opératoire même si le niveau du signal d'entrée est faible. Dans le procédé représenté sur la figure 7, le signal d'entrée est unipolaire, et 15 seul un bit de poids faible est exploitable dans le décodeur local lorsque le niveau du signal d'entrée est faible. Etant donné que lorsqu'un bit est de poids élevé, l'erreur absolue est grande, les exigences de la précision pour les éléments utilisés dans le décodeur local sont maintenues strictement dans le système comme sur la 20 figure 1 ; alors que dans le système tel que représenté sur la figure 7, la précision nécessaire de celui-ci peut être réduite dans une large mesure. Dans le procédé de la figure 2,.par exemple, le nombre de bits destinés au décodeur local est 10 et, par conséquent, il est inévitable que le décodeur local devienne quelque peu com-25 plexe dans sa construction. La sensibilité et la précision requises pour le comparateur utilisé dans le système de la figure 2 doivent être très élevées, et maintenues strictement comme dans le système de la. figure 1. Le système de la figure 2 tend à être affecté spécialement par le bruit digital du fait que son échelon de 30 quantification minimum est faible et qu'il est difficile de le matérialiser comme sous-ensemble. De plus, étant donné qu'un grand nombre de bits doit être utilisé, il devient nécessaire d'utiliser un réseau en échelle comme réseau de pondération du décodeur local, et d'utiliser plusieurs résistances de haute précision. Cette haute 35 précision est atteinte en général par un procédé de découpage comportant plusieurs étapes de fabrication pour l'ajustage des valeurs des résistances. Le coût élevé d'une telle résistance à haute précision, rend impossible la réalisation d'un système de codage peu coûteux, du fait du grand nombre de résistance à haute précision. 40 Un autre objet de la présente invention est de prévoir tin 70 40216 14. 2067070 codeur non linéaire simplifié et peu coûteux afin de pallier les inconvénients ci-dessus qui étaient inévitables dans la technique antérieure. Le codeur suivant la présente invention est un codeur per-5 fectionné non linéaire du type à pliage à premier bit dans lequel on utilise un amplificateur de second bit comportant un niveau de seuil ou de décision de second bit correspondant au point de rupture sur la courbe caractéristique d'amplification du type à segments, et grâce auquel le nombre nécessaire de résistances de hau-10 te précision est réduit de façon sensible afin de rendre non nécessaires la haute sensibilité et la précision du comparateur. Le signal analogique redressé du signal d'entrée du circuit codeur de premier bit est amplifié de façon non linéaire par l'amplificateur du second bit. En d'autres termes, les signaux d'entrée au-dessous 15 du point de seuil de décision du second bit sont dilatés, et ceux au-delà de celui-ci sont comprimés. La sortie de l'amplificateur de second bit est convertie en codes de second bit ou de bits successifs suivant le principe du codeur du type à contre-réaction. La figure 11 représente un schéma synoptique d'un mode de 20 réalisation de la présente invention. Sur la figure 11, un signal d'entrée,provenant de la borne 11 d'entrée d'un signal analogique, est redressé par un circuit de codage de premier bit 36 dans lequel en même temps, est déterminé le seuil de décision du premier bit. 25 Les figures 12(a) et 12(b) respectivement, représentent m exemple de caractéristiques d'entrée/sortie de circuit de codage de premier bit 36, et une forme d'onde de sortie en réponse à une entrée Sinusoïdale. Maintenant, sur la figure 11, la sortie du circuit de codage de premier bit 36 est appliquée au circuit de 30 codage de second bit 37 auquel on applique une amplification à gain élevé à une entrée de niveau au-dessous du seuil de décision de second bit, une amplification à gain faible étant appliquée à une entrée de niveau élevé, et le seuil de décision de second bit est déterminé. Ces opérations sont représentées sur les figures 35 12(c) et 12(d) qui sont respectivement les caractéristiques entrée/ sortie de l'amplificateur de second bit et la forme d'onde du signal de sortie en réponse au signal d'entrée sinusoïdal. La sortie du circuit de codage du second bit 37 est appliquée à un additionneur 32. La sortie du décodeur local 33 est aussi appliquée à l'ad-40 ditionneur 32. La sortie de l'additionneur 32 est appliquée à un 70 40216 2067070 comparateur ~$K qui fonctionne comme un convertisseur analogique/ digital. Le signal digital de sortie du comparateur 3^ alimente en retour le décodeur local 33 d'où il résulte qu'une sortie codée obtenue par le codeur du type dit à contre-réaction, est obtenue 5 sur la borne de sortie 15. Un codeur suivant la présente invention est représenté de façon concrète sur la figure 13. La caractéristique entrée/sortie de ce codeur est la même que celle du codeur représenté sur la figure 2 et sur la figure 4. En se référant à la figure 13 un cir-10 cuit de codage de premier bit 36 comporte ion amplificateur opérationnel 361, des diodes 362 et 363, des résistances 36H à 3615, un comparateur 364, et une bascule du type D 365. Ce circuit codeur de premier bit 36 fonctionne de la même manière que le circuit codeur de premier bit 26 du codeur représenté sur la figure 15 8. Le courant de sortie du circuit codeur de premier bit 36, à savoir le courant d'entrée du circuit codeur de second bit 37 est proportionnel à la valeur redressée de la tension d'entrée appliquée à la borne 11, et est toujours négatif ou nul. Le fonctionnement du circuit codeur de second bit 37 sera aussi expliqué en se 20 référant à la figure 15• Dans cet exemple, on suppose que le niveau d'entrée est +3/30. La seconde colonne de la figure 15 représente les niveaux de seuil ou de décision de quantification. Etant donné que le niveau d'entrée +3/30 se situe entre +4/30 et +2/30, la sortie en PCM (première colonne) est "1101". La troisième colon-25 ne montre les signaux de sertie du circuit codeur de premier bit 36, ou la sortie redressée (soit négative soit zéro) du signal représenté sur la seconde colonne. La quatrième colonne représente le signal polarisé obtenu en appliquant une polarisation de +6/30 aux signaux de la troisième colonne. De la première et de la se-30 conde colonne, l'on comprend que les niveaux - 6/30 correspondent aux niveaux de seuil ou de décision de second bit. Le courant de polarisation correspondant à +6/30 est fourni à partir d'une source d'énergie positive reliée à la borne 360 par l'intermédiaire de la résistance 3710. Lorsque la valeur absolue du signal d'entrée 35 est supérieure à +6/30, l'entrée du circuit codeur de second bit devient négative et la tension au point de sortie 377 devient positive. Il en résulte que la borne 372 devient passante, et la diode 373 se bloque. Le courant de contre-réaction circule à travers la résistance 3712 et le courant de sortie circule dans l'ad-40 ditionneur 32 à travers la résistance 37H* Lorsque la valeur ab- 70 40216 16. 2067070 solue du signal d'entrée est inférieure à +6/30, la diode 373 devient passante, le cdurant à contre-réaction circule à travers la résistance 3713, et le courant de sortie circule à travers la résistance .3714. La relation entre le courant d'entrée du circuit 3 codeur de second bit et son courant de sortie est représentée sur les quatrième et cinquième, colonnes de la figure 15. Lorsque la valeur absolue du signal d'entrée est supérieure à +6/30, la tension au point de sortie 377 devient positive, et la sortie du comparateur 374 devient "0". Cette information "0" est enregistrée 10 dans la bascule 375 au moyen de l'impulsion de contrôle fournie à la borne 3751, et sa sortie devient "0". En même temps, lorsque la valeur absolue du signal d'entrée est inférieure à +6/30, la tension au point de sortie 377 devient négative, et la sortie de la bascule 375 passe à "1". La sortie de la bascule 375 est une sor-15 tie de second bit. Le générateur de courant 370 est contrôlé par le signal de sortie de la bascule 375. Ce générateur de courant fournit un courant correspondant à -6/30 à 1'additionneur 32 lorsque le signal d'entrée est "0". Un courant correspondant à +6/30 est toujours fourni à partir de la source d'énergie positive, à 20 l'additionneur 32, par l'intermédiaire de la résistance 3711. Par conséquent, lorsque le second bit est "l", non seulement le signal de sortie du circuit codeur de second bit mais également le courant correspondant à +6/30 sont appliqués à l'additionneur 32. La relation correspondante est représentée sur les cinquième et sixième 35 colonnes de la figure 15. L'on comprend de la première et sixième colonne qu'il e-xiste une relation entre la sortie en PCM et l'entrée de l'additionneur 22'. A savoir, le code de troisième et quatrième bits devient "ll!: seulement lorsque le signal d'entrée de l'additionneur 30 se situe entre 0 et 1/30. De la même manière, ladite sortie en PCM prend les valeurs "10", "01" et "00" lorsque la valeur dudit signal d'entrée de l'additionneur est de 1/30 à 2/30, 2/30 à 4/30, et 4/30 à 6/30 respectivement. En d'autres termes, cette relation est utilisée en vue d'obtenir le troisième et quatrième bit. 35 Le seuil de décision des troisième et quatrième bits est obtenu suivant le procédé de codage à contre-réaction. Le circuit destiné au codage du type à contre-réaction comporte un additionneur 32, un décodeur local 33 et un circuit de comparaison 34. L1additionneur 32 consiste en un amplificateur opérationnel 322 40 et une résistance 323- Le décodeur local 33 consiste en ion circuit 70 40216 17. 2067070 à mémoire 331» un circuit à matrice 332, un circuit de contrôle en échelle 333 et -un réseau en échelle 334. Le circuit en mémoire 331 comporte des bascules du type RS 3311 et 3312, une porte ET 3313 et line porte OU 3314. Le circuit à matrice 332 comporte des portes 5 ET 3321 à 3323. Le circuit de contrôle en échelle 334 comporte des générateurs de courant 3331 à 3333. Le réseau en échelle 334 comporte des résistances 33401 à 33406. Le circuit de comparaison 34 comporte un comparateur 341 et une bascule 342 du type D. Le fonctionnement du circuit de codage du type à contre-10 réaction est le même que celui du circuit correspondant, représenté sur la figure 2 ou la figure 8. Comme décrit ci-dessus, le circuit de codage du type à contre-réaction fonctionne pour convertir une entrée égale à 0 à 1/30 §n un "il" ; 1/30 à 2/30 en un "10" ; 2/30 à 4/30 en un "01" : et 4/30 à 6/30 en un "00".' Le 15 fonctionnement du codeur local 33 est représenté sur la figure 16 où apparaît la relation entre l'entrée du circuit à matrice, sa sortie et la sortie du décodeur local. La figure 14 est un tableau des temps représentant le fonctionnement de ce codeur. Les formes d'ondes représentées par 20 les symboles a à w sur la figure 14 (désignées par 14-a à 14-w ci-après) sont des formes d'ondes aux positions indiquées par les symboles correspondant sur la figure 13. Un signal d'entrée à modulation à PAM (14-a) envoyé sur la borne d'entrée 11 transforme sa tension aux instants tl, t2, t3.... La forme d'onde (14-b) repré-25 sente les tensions aux points de sortie 368 du circuit de codage de premier bit. Cette tension est égale à deux fois le signal d'entrée (14-a) seulement lorsque le signal d'entrée est positif. Le courant d'entrée du circuit codeur de second bit est la somme des courants qui y circulent à travers les résistances 3614, 3615 et 30 3710, et est indiqué par la forme d'onde (14-c). La tension qui apparaît au point de sortie 376 du circuit de codage du second bit n'est positive que lorsque le courant d'entrée (l4-c) est négatif, et est représentée par la forme d'onde (14-d). La tension au point de sortie 378 du circuit codeur de second bit est négati-35 v~e seulement lorsque le courant d'entrée (14-c) est positif, et est représentée par la forme d'onde (14-e). La forme d'onde (14-f) dénote un courant circulant dans l'additionneur 32 à partir du générateur de courant 370, et montre que ce courant ne circule que lorsque le signal d'entrée vers l'additionneur 32 (notamment, le 40 signal (14-v) au point de sortie 379 de la bascule 375 du type D) 70 40216 18- 2067070 est "On. Le signal de sortie du réseau en échelle 33 est indiqué par (l4-g). Par exemple, dans le codage du signal d'entrée appliqué au temps tl, le niveau de seuil ou de décision du troisième bit en tl2 et le niveau de seuil ou de décision du quatrième bit 5 produits en tl3 sont appliqués à l'additionneur 32- La forme d'onde (14-h) représente une tension de sortie de l'additionneur 32. La forme d'onde (14-j) représente une impulsion de contrôle pour la bascule 365, qui est appliquée à la borne 3651. Par cette impulsion, le signal de sortie du comparateur 364 est inscrit dans 10 la bascule 365 [(14-t)]. Maintenant, (l4-k) est une impulsion de contrôle de la bascule 375, qui est envoyée à la borne 3751- Par cette impulsion, le signal de sortie du comparateur 374 est enregistré dans la bascule 375 [(14-u)]. La forme d'onde (14-1) est u-ne impulsion de déclenchement pour la bascule 342, qui est envoyée sur la borne 344. Par cette impulsion, le signal de sortie du com-15 parateur 341 est inscrit dans la bascule 342 [(l4-v)]. Les impulsions de commande pour le décodeur local 33 sont l'impulsion (14-q) envoyée à la borne 3351, l'impulsion (14-r) appliquée à la borne 3352 et l'impulsion (14-s) appliquée à la borne 3353. Par l'impulsion (14-s), les bascules 33H et 3312 sont remises à zéro aux 20 temps tl, t2 ... auxquels le signal d'entrée en PAM est modifié, et la bascule 375 est remise à zéro. En se référant au signal d'entrée en PAM au temps tl, la bascule 33H est remise à "1" par l'impulsion (14-q) au temps tl2, et ainsi l'état du circuit de mémoire 331 passe à l'état "10". Il en résulte, ainsi qu'il apparaît sur 25 la figure 16, que la sortie du circuit à matrice 332 devient "010"* et que le décodeur local 33 produit un niveau de seuil de décision de troisièmè bit -2/30. L'information de troisième bit (l4-v), qui a été enregistrée dans la bascule 342 par l'impulsion de commande (l4-e) immédiatement avant l'instant tl3, est envoyée en retour 30 sur le décodeur local 33, puis alimente la porte ET 3313. L'impulsion (14-r) est appliquée à la porte ET 3313 à l'instant tl3, et cette information y est enregistrée. Dans ce cas, étant donné que le signal à contre-réaction (14-v) est "O", la bascule 3311 n'est pas remise à zéro. La bascule 3312 passe à l'état 1 sous l'impul-35 sion (14-r) et ainsi le circuit de mémoire 331 passe à l'état "11". En se référant à la figure 16, la sortie du circuit à matrice 332 est "100", et la sortie du décodeur local demeure à -4/30. Cette sortie sert de niveau de seuil de décision de quatrième bit et le 40 codage du quatrième bit est ainsi réalisé. 70 40216 19. 2067070 En plus des circuits mentionnés ci-dessus, ce codeur comporte un circuit destiné à fournir des signaux en série en PCM. Comme décrit ci-dessus, le premier et le second bit sont obtenus comme sorties des bascules 365, 375 respectivement, et les qua-5 trième bits, comme sorties de la bascule 342. Par conséquent, il est nécessaire de prévoir un circuit destiné à produire un signal série PCM en couplant lesdites sorties des bascules. Les portes ET 381 à 383 et la porte OU 384 sont destinées à cette fonction, dans lesquelles les impulsions (l4-m), (14-n) et (14-p) qui sont appli-10 quées aux bornes 3811, 3821 et 3831 respectivement, doivent contrôler lesdites portes ET et lesdites portes OU. Les sorties des bascules 365 et 375 sont fournies par les impulsions (14-m) et (14-n) respectivement d'où les premier et second bits du signal série PCM sont produits par les portes ET 381 et 382 et alimentent la 15 porte OU 384. L'impulsion (14-p) sert à dériver la sortie de la bascule 3^2 par l'intermédiaire de la porte ET 383, d'où les troisième et quatrième bits du signal série PCM sont produits et sont alimentés à la porte OU 384. Ainsi, un signal série PCM (14-w) est obtenu à la borne de sortie de la porte OU 384. 20 Sur la caractéristique à contraction à 7-bits et 13-seg- ments dans laquelle A = 87,6, le décodeur local 33 consiste en un décodeur linéaire et en un circuit de conversion logique équivalent à 7 bits respectivement. Ce décodeur local équivalent à 7 bits, peut être généralement du type dans lequel on emploie une diode à 25 contraction. Par exemple, le circuit de pondération du type à sommation de courant peut être utilisé pour ce décodeur local. Par conséquent, ce type de codeur peut être simplifié de façon considérable en cpmparaison avec le type de codeur non linéaire conventionnel (ce codeur local ne nécessiterait que sept éléments analo-30 gues à ladite résistance à haute précision), et sa précision pourrait être diminuée. De même, étant donné qu'un signal analogique de faible niveau peut être amplifié par l'emploi d'un second amplificateur de bit, le rapport de l'échelon quantitatif minimum au signal maximum au point d'entrée du comparateur, peut être rendu 35 égal à 16 fois celui que l'on peut obtenir suivant la technique antérieure, et par conséquent, la sensibilité et la précision nécessaires pour le comparateurpeuventêtre considérablement réduites. Par ailleurs, ce codeur nécessite un circuit de codage de second bit. Heureusement, un amplificateur opérationnel à haute performan-40 ce de construction à circuits intégrés est disponible aujourd'hui 70 40216 20. 2067070 à un prix peu élevé. De plus, il ne nécessite qu'un certain nombre de résistances qui sont destinées à déterminer le gain, etc... et la précision des résistances utilisées dans le réseau de pondération pourrait ne pas être aussi élevée que celle qui était néces-5 saire dans la technique antérieure. Seul un mode de réalisation particulier de l'invention a été décrit ci-dessus, dans lequel on a expliqué le fonctionnement d'un codeur à 7 bits et 1J> segments avec les caractéristiques à contraction logarithmiques (A = 87,6). Inutile de dire que l'invention peut être immédiatement applicable à un codeur à 8 bits, 10 aussi bien qu'à un système de codage non linéaire dans le cas où Y = 255 et avec une caractéristique non linéaire à 15 segments qui peut être obtenue par approximation du segment de la courbe exprimée par les équations, suivantes : v _ log (1 + l*x) O y - log (1 + > ) 0 - x ^ 1 = log (1 - f*x) , 7 log (1 + jU ) 15 r x ég 0 dans lesquelles, x indique une entrée et y une sortie. Ces caractéristiques à contraction (dans lé cas de 7 bits) sont représentées sur la figure 17. 20 En vue d'obtenir un système de codage à caractéristique de contraction logarithmique dans le cas de 15 segments, 8 bits, et p = 255, l'on doit envisager l'emploi d'une contraction digitale par codeur linéaire tel que décrit ci-dessus. Cependant, ce système peut être difficilement réalisé du fait de la haute précision 25 nécessaire pour les résistances de pondération. Par conséquent, on a proposé un codeur non linéaire du type à pliage ayant des circuits amplificateurs non linéaires en cascade, en nombre égal à celui du nombre de bits proposé. Cependant, étant donné que ce circuit amplificateur non linéaire est analogue au circuit amplifi-50 cateur de second bit suivant la présente invention, et que de tels circuits amplificateurs non linéaires doivent être fournis pour chaque bit, une puissance élevée est nécessaire pour le fonctionnement. De plus, environ six éléments de résistance à haute précision qui sont destinés à déterminer le gain, doivent être prévus 35 pour chaque étage. En même temps, une faible consommation est une nécessité inévitable dans la construction de l'appareil de petites dimensions. Etant donné que le circuit d'un tel type d'appareil doit opérer sur des valeurs analogiques, il est nécessaire de dé-40 terminer le rapport de signal sur bruit,, ce rapport devant être su 70 40216 21. 2067070 périeur à une certaine valeur. Ceci sert de limitation lors de la diminution du niveau du signal. Il en résulte que la puissance consommée dans le circuit amplificateur est élevée et il est difficile de miniaturiser l'appareil. De plus, ce système nécessite 5 un nombre considérable de circuits amplificateurs et des résistances de haute précision, et il est impossible de fabriquer ce codeur à un faible prix. De plus, du fait que les amplificateurs sont branchés en cascade en plusieurs étages, l'on doit réaliser dans chaque étage une réponse élevée aux impulsions. Cette fonc-10 tion, cependant, peut être difficilement matérialisée. Compte tenu des inconvénients ci-dessus, le codeur non linéaire conventionnel à 8 bits, 15 segments avec = 255 n'a pas été établi avec des caractéristiques satisfaisantes. En revanche, suivant la présente invention, le nombre né-15 cessaire de circuits amplificateurs et de résistances à haute précision peut être réduit de façon considérable et ces éléments peuvent avoir une précision telle qu'ils puissent être disponibles suivant une construction bien au point établie sur l'emploi ie circuits intégrés. Cela rend possible la miniaturisation de l'ap-20 pareil et sa fabrication à faible prix. En ce qui concerne les composants, tels que les circuits digitaux intégrés et les générateurs de courant, des circuits intégrés digitaux usuels peuvent être utilisés pour les circuits digitaux en circuits intégrés et le circuit simple représenté sur la figure 18 peut être utilisé 25 comme générateur de courant. Sur la figure 18, la référence numérique 401 indique une borne d'entrée, et la référence 405, une borne de sortie. Une source de puissance positive est connectée à la borne 402, et une source de puissance négative à la borne 403. Une source de puissance de référence est connectée entre les bornes 30 403 et 404. Le circuit comportant des diodes 406, 408, 409 et 414, des transistors 4ll, 413, et des résistances 407, 412 et 415 est destiné à commander les diodes de contrôle 416 et 417. Le circuit comporte un transistor 4l8 et une résistance 419 et fonctionne comme un circuit à courant constant. Lorsqu'un "0" (à savoir, une va-35 leur voisine de 0V) est appliqué à la borne d'entrée 401, le courant au collecteur du transistor 4l8 circule à travers la diode 416, ce qui bloque la diode 417 et aucun courant n'apparaît à la sortie. Lorsqu'un "1" (par exemple, +5V) est appliqué à la borne d'entrée 401, le courant au collecteur du transistor 4l8 circule 40 sur la borne de sortie 405 par l'intermédiaire de la borne 417, et 70 40216 22. 2067070 la diode 4l6 est bloquée. Si le courant au collecteur du transistor 4l8 est maintenu constant, ce circuit peut être utilisé comme un générateur de courant. Dans le mode de réalisation de l'invention ci-dessus, 5 l'on a décrit seulement un codeur particulier ; il est évident que le même principe de l'invention peut être appliqué à un décodeur. Un tel décodeur peut être agencé pour être employé comme circuit complémentaire à celui du codeur. La figure 19 représente un schéma synoptique montrant le 10 principe de construction d'un décodeur suivant la présente invention. Sur la figure 19* un signal d'entrée provenant d'une bor-. ne d'entrée PCM série 51* est convertie en signaux PCM parallèles par un convertisseur série parallèle 52. Les signaux du troisième 15 au huitième bit sont appliqués à un sous-décodeur 53 et décodés en un signal analogique. Le sous-décodeur 53 est analogue au décodeur local 33 de la figure 13 et comporte un circuit à matrice, un circuit de contrôle en échelle, et un réseau en échelle. Les signaux parallèles PCM sont appliqués au circuit à matrice et dilatés dans 20 la phase digitale. Le signal de sortie du circuit à matrice est appliqué au circuit de contrôle en échelle et contrôle le réseau en échelle pour produire un signal analogique. Le signal de sortie du sous-décodeur et le signal PCM de second bit sont appliqués au circuit de décodage de second bit 54. La caractéristique de trans-25 fert du circuit de décodage de second bit 54 est complémentaire à celle du circuit de codage de second bit 37 de la figure 13 et l'inverse du circuit de codage de second bit représenté sur la figure 12(c). Le signal de sortie du circuit de décodage de second bit 54 est un signal unipolaire à PAM. Le signal unipolaire PAM 30 et le premier bit sont appliqués à un circuit de décodage de premier bit 55. La caractéristique de transfert du circuit de décodage de premier bit 55 est l'inverse de celle du circuit de codage de premier bit 36 dans la figure 13 représenté sur la figure 12(a). Le signal de sortie du circuit de décodage de premier bit 35 55 est obtenu sur une borne de sortie en PAM 56. La présente invention n'est pas limitée aux exemples de réalisation qui viennent d'être décrits, elle est au contraire susceptible de variantes et de modifications qui apparaîtront à 1'homme de 1'art. 70 40216 23 2067070 REVENDICATIONS 1 - Codeur non linéaire, caractérisé en ce qu'il comprend un circuit de codage de premier bit qui redresse le signal analogique d'entrée et détermine un seuil de décision d'un code 5 de premier bit ; un circuit de codage de second bit dans lequel le point de rupture de la caractéristique d'amplification du type à segment est agencé pour correspondre au niveau de décision de second bit, le signal de sortie redressé dudit circuit de codage de premier bit étant amplifié de façon non linéaire et déter-10 minant un seuil de décision de code de second bit ; et un étage de codage du type séquentiel à contre-réaction comportant un décodeur local destiné à décoder le code de sortie codée, un additionneur destiné à additionner le signal de sortie dudit circuit de codage de second bit au signal de sortie dudit décodeur local, et un com-15 parateur destiné à envoyer ledit code de sortie codée en réponse à la polarité de la sortie dudit additionneur, ce qui entraîne le codage du troisième bit et des bits successifs. 2 - Décodeur non linéaire associé au codeur non linéaire selon la revendication 1, caractérisé en ce qu'il comprend un 20 sous-décodeur destiné à décoder un code d'entrée PCM sauf pour le premier bit et le second bit ; un circuit de décodage de second bit avec caractéristique d'amplification du type à segment dont le point de rupture est agencé de manière à correspondre au niveau de transition de second bit d'où il résulte que le signal de sor-25 tie dudit sous-décodeur est amplifié de façon non linéaire ; et un circuit de décodage de premier bit destiné à convertir le signal de sortie unipolaire dudit circuit de décodage de second bit en un signal analogique bipolaire.