Brevet FR2098178A1 — publié le 19720310

La présente invention se rapporte aux dispositifs de codage numérique et concerne plus particulièrement un dispositif de codage destiné à 1'enregistrement magnétique. De nombreux procédés de codage ont été développés en vue de 5 l'enregistrement d'informations numériques de grande densité sur un support magnétique. L'un de ces procédés consiste à n'introduire que peu de transitions dans le contexte des informations considérées. Plus précisément, ce procédé consiste à ne jamais introduire plus d'une transition par élément binaire d'information et au moins 10 une transition tous les deux éléments binaires. Les règles de ce procédé de codage sont les suivantes : Une inversion de flux se produit au milieu de chaque cellule d'élément binaire (c'est-à-dire de l'intervalle de temps qui définit un élément binaire) contenant des chiffres UN". 15 Une inversion de flux se produit entre deux cellules voisines contenant des chiffres ZERO. En raison de son caractère arythmique (avec trois périodes différentes) qui résulte de l'application des règles de codage énoncées ci-dessus, le signal correspondant est appelé "signal codé à trois 20 fréquences". Dans certains dispositifs connus, les règles ci-dessus sont généralement mises en application par des circuits à retard tels que multravibrateurs monostables, lignes à retard, circuits de temporisation à résistance et condensateur, etc. Ces circuits à retard per-25 mettent de réduire le nombre d'organes d'enregistrement nécessaires dans certains de ces dispositifs, mais ils sont sensibles à la fréquence. Ces dispositifs antérieurs présentaient donc l'inconvénient que la précision du rythme pouvait varier avec la fréquence et avec la température. En outre, les tolérances de ces circuits à retard 30 pouvaient poser d'importants problèmes dus au décalage d'éléments binaires. Un autre inconvénient important de ces codeurs antérieurs réside dans le fait que des éléments extérieurs supplémentaires doivent être introduits dans les éléments de circuit qui constituent le dis-35 positif de codage. Le nombre d1interconnections entre les éléments de circuit du codeur en est donc augmenté. Il en résulte que le coût du dispositif de codage augmente sensiblement lorsque le codeur 71 24531 2098178 est réalisé sous forme de circuit intégré. En outre, les dispositifs antérieurs comportent de nombreux types différents d'organes de mémoire et de portes logiques. Les organes de mémoire utilisés dans certains cas sont très coûteux. Cela 5 également augmentele prix et la quantité d'éléments logiques et entraine une manque d'uniformité. La présente invention concerne un dispositif de codage perfectionné qui délivre un signal arythmique à trois fréquences sans comporter d'organe sensible à la fréquence. 10 Le codeur selon la présente invention destiné à traduire les éléments binaires d'un signal de données entrantes sans retour à zéro, comporte une horloge à deux phases qui, à partir d'un signal d'horloge entrant, délivre des impulsions de première et seconde phase-s décalées/de 180° l'une par rapport à l'autre, un dispositif 15 qui synchronise le rythme dudit signal de données sans retour à zéro avec une phase prédéterminée de l'horloge, de manière que lesdites impulsions de première phase apparaissent au centre desdits éléments binaires et que lesdites impulsions de seconde phase apparaissent aux limites entre éléments binaires, un premier circuit basculeur comman-20 dé par horloge, agencé de manière que ledit signal de seconde phase et ledit signal sans retour à zéro provoquent l'apparition d'un signal de données retardé d'un moment d'élément binaire par rapport audit signal sans retour à zéro, un second circuit basculeur commandé par horloge, connecté en série avec ledit premier circuit basculeur et 25 auquel sont appliqués ledit signal de données et ledit signal sans retour au zéro, ledit second circuit basculeur étant agencé de manière que ledit signal de seconde phase fasse apparaître un second signal de données en fonction de la somme desdits signaux d'entrée , un premier circuit porte auquel sont appliqués ledit second signal de 30 données et ledit signal de seconde phase, ledit premier circuit porte étant agencé de manière à laisser passer lesdites impulsions de seconde phase lorsque ledit second signal de données est dans un état qui représente l'apparition d'éléments binaires ZERO successifs dans ledit signal sans retour à zéro, un second circuit porte auquel sont 35 appliqués le signal de données dudit premier circuit basculeur et ledit signal de première phase, ledit second circuit porte étant agencé de manière à laisser passer lesdites impulsions de première 71 24531 3 2098178 phase lorsque ledit signal de données est dans un état qui représente l'apparition d'un élément binaire UN dans ledit signal sans retour à zéro, un troisième circuit porte connecté auxdits premier et second circuits porte et un circuit bistable inverseur ou de complémen-5 tation de sortie connecté audit troisième circuit porte et agencé de manière à délivrer ledit signal arythmique en réponse auxdites impulsions de première et de seconde phase, afin de faire apparaître des transitions au centre d'un élément binaire UN et entre des éléments binaires ZERO successifs. 10 L'horloge peut fonctionner à 2N éléments binaires par seconde de manière à se synchroniser avec les éléments binaires du flux de données entrantes à la fréquence de N éléments binaires par seconde. Selon un mode de réalisation donné à titre d'exemple, l'horloge comporte un circuit basculeur connecté de manière à complément-er ou 15 inverser et dont les sorties sont combinées par des portes logiques de manière à délivrer des signaux de sortie à deux phases. Les signaux de sortie de l'une des phases pilotent les éléments binaires du signal du flux de données provenant d'un registre de données du dispositif de codage. Ce même signal de sortie est également connecté à l'entrée 20 d'horloge du circuit basculeur et aux portes internes du circuit de codage. Plus particulièrement, le premier circuit basculeur est commandé par les signaux de première phase de manière à enregistrer les éléments binaires du signal du flux de données entrantes qu'il retarde 25 d'un moment d'élément binaire. Des portes logiques combinent le signal de sortie du premier circuit basculeur et le signal de données entrantes et en applique le résultat, ou somme, avec le signal de même phase au second circuit basculeur qui, à son tour, est commandé par le signal de même phase de manière à délivrer les impulsions représentant des 30 éléments binaires ZERO successifs du signal d'entrée. Le signal de sortie du premier circuit basculeur est également contrôlé par le signal de l'autre phase, de manière à produire les impulsions qui représentent des éléments binaires UN du signal du flux -de données entrantes. Les impulsions représentant les éléments binaires UN et 35 ZERO sont alors appliquées au circuit basculeur de sortie qui les complémente de manière à produire le signal arythmique codé à trois fréquences. 71 24531 4 2098178 Tout recouvrement dans les entrées d'éléments binaires du flux de données entrantes dans les premier et second circuits basculeurs est éliminé grâce à la commande par horloge de la sortie du signal représentant la somme du signal du flux de données entrant et du 5 signal de sortie du premier circuit basculeur. Cette disposition permet d'éliminer toutes les impulsions intempestives quelles que soient les modifications de largeur des impulsions du signal entrant. Du fait que les circuits basculeurs ne nécessitent pas plus de deux signaux d'entrée chacun, y compris le signal d'horloge commun, le 10 nombre de liaisons internes et externes nécessaires dans le dispositif est diminué. Le dispositif de codage peut donc être réalisé en circuit intégré à un prix inférieur. D'autres caractéristiques et avantages de l'invention ressorti-ront de la description qui va suivre faite en regard d'un mode de réa-15 lisation donné à titre explicatif et non limitatif. Sur les dessins annexés : la figure 1 est le diagramme général du dispositif de codage selon l'invention, la figure 2 représente plus en détail le schéma d'un mode de 20 réalisation de l'horloge à deux phases de la figure 1, et la figure 3 est un diagramme de temps représentant une série de formes d'onde sur laquelle apparaissent les relations entre les signaux en différents points du dispositif de codage de la figilre 1 . la figure 1 montre que le dispositif de codage selon l'inven-25 tion comporte une horloge 10 à deux phases qui délivre des signaux de sortie 01 et 02 de première et de seconde phase. La sortie de phase 02 est connectée à l'entrée d'horloge d'un registre à décalage 100 commandé par horloge et qui assure l'enregistrement momentané des éléments binaires d'information contenus dans 30 le signal du flux de données entrantes qui doit être codé. En outre, la sortie de phase 02 est connectée à l'entrée d'horloge de chacun des deux circuits basculeurs 20 et 30 commandés par horloge ainsi qu'à une porte 32 dont la sortie est connectée à une autre porte 34. Chacun des circuits basculeurs 20 et 30 comporte une 35 seule entrée de données, D. L'entrée D du circuit baèculeur 20 reçoit les éléments binaires du signal du flux de données entrantes désigné par W. L'entrée D du circuit basculeur 30 reçoit le complément de ce signal W ainsi que le complément V 1 de la sortie W1 du circuit bas- 71 24531 5 2098178 culeur 20 par l'intermédiaire de la porte 24. Dans son application à la présente invention, un circuit basculeur commandé par horloge peut être défini comme un circuit à deux états, comportant une seule entrée de données, une entrée d'horloge 5 et des sorties complémentaires. Ces sorties sont désignées par Q et Q. Un exemple de circuit basculeur commandé par horloge, appelé circuit basculeur D, est décrit à la page 126 de "Logical Design of Digital Computers" par M. Phister Jr. publié en 1958 par John Wiley 10 and Sons, Inc. Il y a lieu de noter que d'autres types de circuits basculeurs à deux entrées peuvent être utilisés et peuvent fonctionner de manière similaire. Par exemple, un circuit basculeur EST peut être modifié en 15 circuit basculeur D en lui ajoutant une porte NON-ET à l'entrée UN (S) et en reliant l'entrée de la porte NON-ET à l'entrée R. De même, une modification équivalente peut être faite à un circuit basculeur JK pour le transformer en circuit basculeur D. L'état logique de l'élément binaire appliqué à l'entrée de 20 données D du circuit basculeur 20 se retrouve à la sortie Q après l'apparition de la transition d'impulsion d'horloge, un moment d'élément binaire plus tard. Dans le schéma représenté, les circuits basculeurs 20 et 30 basculent sur le flanc avant des impulsions 02 et délivrent respectivement des signaux de sortie ¥1, ¥1, et F1. 25 Précisément, le signal ¥ du flux de données est inversé par une porte 22 et appliqué ensuite à une porte 24. Dans le mode de réalisation illustré, ces deux portes sont représentées comme des portes NON-ET. Il est bien connu qu'une porte NON-ET assure une fonction ET inversée. Dans le cas présent, la porte NON-ET 24 délivre un signal 30 qui représente la somme des signaux W et ¥1. La porte NON-ET 22 est adaptée gour fonctionner en inverseur soit en connectant ses entrées ensemble, soit en appliquant à l'entrée inutilisée un niveau de tension représentant le UN logique. La sortie de la porte NON-ET 24 est connectée à l'entrée de 35 données D du circuit basculeur 30. Ce dernier, lorsqu'il est commandé par les impulsions 02, délivre respectivement à ses sorties Q et Q un signal de sortie F1 qui correspond au signal d'entrée retardé 71 24531 6 2098178 d'un moment d'élément binaire et son complément F1 . La porte NON-ET 32 est ouverte par le signal de sortie F1 de manière à laisser passer les impulsions 02 à l'apparition de ZEROS successifs. La porte NON-ET 32 délivre un signal de sortie F2 qui obéit à l'expression Booléenne : 5 F2 = FÎ~. 02 (1 ) La sortie W1 est appliquée à la porte NON-ET 26 commandée par les impulsions 01. La porte NON-ET 26 délivre un signal de sortie F3 qui obéit à l'expression Booléenne : 10 F3 = W1 . W (2) Il est supposé dans les expressions ci-dessus que le UN logique est défini par une tension positive ou de niveau haut et que le zéro logique est défini soit par la masse, soit par le niveau de tension basse. 15 Les signaux de sortie F2 et F3 des portes NON-ET 32 et 26 sont appliqués au circuit basculeur 40 de complémentation, par l'intermédiaire d'une porte NON-ET 34. Ainsi que le montre la figure 1, le circuit basculeur 40 peut être un circuit basculeur D connecté de manière à complémenter. Le signal arythmique F5 à trois fréquences est 20ensuite appliqué à un circuit de commande (non représenté). La figure 2 représente un mode de réalisation de l'horloge 10 à deux phases. Cette horloge comporte un seul circuit basculeur de complémentation 12 dont les sorties Q et Q sont reliées respectivement aux portes NON-ET 14 et 16. Ces portes ainsi que le circuit bae-25culeur 12, sont commandées par les impulsions provenant d'un circuit d'horloge, de manière à délivrer des impulsions 01 et 02 décalées l'une par rapport à l'autre de 180° ainsi que le montre la figure 3. Le fonctionnement du dispositif de codage de la figure 1 sera maintenant décrit en regard des figures 1 et 3. La figure 3 montre que 30le signal W du flux de données est décalé hors du registre à décalage 100 par l'application des impulsions 02. Les éléments binaires du signal V sont appliqués au circuit basculeur 20. Ce signal sans retour à zéro est codé de manière à représenter l'information binaire (10010110). 35 Les impulsions de phase 01 sont positionnées de manière telle que leur flanc arrière apparaît au centre des éléments binaires d'informations tandis que les impulsions de phase 02 apparaissent à la limite, ou entre les moments d'éléments binaires d'information . 71 24531 7 2098178 Les impulsions 02 appliquées à l'entrée d'horloge T du circuit basculeur 20 retardent d'un moment chacun des éléments binaires d'information, ainsi que le représente la courbe W1 de la figure 3. Lorsque le signal sans retour à zéro ¥ contient un élément 5 binaire UN, le circuit basculeur 20 est basculé dans son état binaire UN de manière à produire un niveau représentant l'élément binaire UN dans le signal ¥1. Lorsque le signal ¥1 est au niveau binaire UN, la porte NON-ET 26 laisse passer les impulsions positives 01 ainsi que le représente la courbe F3. Mais lorsque le circuit basculeur 20 est 10 basculé dans son état ZERO par l'impulsion 02 suivante, le signal ¥1 passe au niveau binaire ZERO et inhibe la porte NON-ET 26 qui, bloque le passage ainsi que le montre la courbe TJ de la figure 3, / des impulsions 01. Les impulsions qui apparaissent à la sortie de la gorte NON-ET 26 sont appliquées, par l'intermédiaire de la porte NON-ET 34 au circuit 15 basculeur 40 de complémentation de sortie. En résumé, lorsque le signal ¥ du flux de données entrantes contient un élément binaire UN, la porte NON-ET 26 est ouverte un moment d'élément binaire plus tard par le sigial de sortie ¥1 de manière à laisser passer les impulsions 01 vers l'entrée d'horloge T 20 du circuit basculeur de complémentation 40.11 y a lieu de noter que la porte NON-ET 26 n'est ouverte de cette manière que lorsque l'élément binaire UN contenu dans le signal d'entrée est suivi d'un élément binaire ZERO. C'est ce que représentent les courbes ¥ et F3. Lorsque le signal d'entrée ¥ sans retour à zéro contient deux 25 éléments binaires ZERO successifs, le signal de sortie F1 du circuit basculeur 30 dont l'état représente l'apparition de deux zéros successifs, ouvre la porte NON-ET 34 qui laisse passer les impulsions 02 vers le circuit basculeur 40 de complémentation. Plus en détail , le circuit basculeur 20 bascule dans un état 30 qui indique si le moment d'élément binaire précédent contenait un élément binaire UN ou ZERO . En prenant comme référence le signal de sortie ¥1 du circuit basculeur 20, la porte NON-ET 24 fait basculer le circuit basculeur 30 dans un état qui indique l'apparition de deux éléments binaires ZERO successifs. A cet effet, la porte NON-ET 35 24 laisse passer le signal WÏ" en présence du signal ¥ du flux de données inversé. Dans le cas de présence de deux éléments binaires ZERO successifs, la porte NON-ET 24 est ouverte et son signal de 71 24531 8 2098178 sortie, défini par la somme logique W+W1, est appliqué à l'entrée de données D du circuit basculeur 30. Lorsqu'il est déclenché par l'impulsion 02, le circuit basculeur 30 passe de l'état UN à l'état ZERO, indiquant l'apparition de deux éléments binaires ZERO successifs. 5 Cela est représenté sur la figure 3 par la courbe F1. Du fait que les deux circuits basculeurs sont déclenchés par les mêmes transitions des impulsions 02, aucun recouvrement d'impulsions ne peut se produire. Le signal de sortie F1 du circuit basculeur 30 est appliqué, avec les impulsions 02, à l'entrée de la porte NON-ET 32 qui est 10 ouverte et laisse passer les impulsions 02 lorsque deux éléments binaires ZERO successifs apparaissent. Cela est illustré par la courbe F2 de la figure 3. Ainsi que le montre la courbe F4, la porte NON-ET 34 provoque le changement d'état, ou complémentation du circuit basculeur 40 en 15 appliquant à son entrée d'horloge les impulsions de sortie des portes NON-ET 26 et 34. Afin de bien rythmer le fonctionnement des dispositifs, le circuit basculeur 40 est agencé de manière à basculer sur le flanc arrière des impulsions qui lui sont appliquées par les portes 26 et 34, courbes F5 de la figure 3. Il faut noter que le circuit bas-20 culeur 40 peut également être agencé de manière à basculer sur le flanc avant de chaque impulsion. La transition "UN" se produit au centre de chaque moment d'élément binaire UN du signal d'entrée W. Les transitions "ZERO" ne se produisenl^/qu'à la limite entre deux éléments binaires ZERO contenus 25 dans le signal d'entrée V. Le signal de sortie F5 est donc codé de manière à présenter une transition au centre d'un moment d'élément binaire UN et aucune transition au centre d'un élément binaire ZERO. Ainsi qu'indiqué précédemment, le signal F5 convient particulièrement à l'enregistrement de grandes densités d'informations numériques sur 30 un support magnétique. La présente invention concerne donc un dispositif de codage à deux phases dont le schéma est particulièrement étudié en vue d'une réalisation en circuits intégrés. Ce dispositif de codage comporte des circuits basculeurs ne nécessitant qu'un nombre limité d'entrées 35 et une entrée d'horloge commune. De cette manière, le nombre des liaisons internes et externes est réduit et le dispositif convient particulièrement à la réalisation en circuits intégrés. 71 24531 9 2098178 En outre, le coût des circuits intégrés est réduit car les portes et circuits basculeurs utilisés sont tous du même type. Par exemple, ces circuits basculeurs et portes peuvent être réalisés en circuits logiques MOS du type de ceux décritj/ûans un article "MOS 5 Complex Array System Design" par l.L. Boysel et G.p. Carter paru en Février 1969 dans la publication intitulée "Electro-Technology". Il y a lieu de noter que des modifications peuvent être apportées au mode de réalisation décrit sans sortir du cadre de l'invention. Par exemple, les circuits basculeurs du type D précités peuvent 10 être remplacés par des types équivalents de circuits basculeurs comportant un nombre limité d'entrées. A cet effet, il est possible de se reporter au texte précité de Phister. 71 24531 ,o 2098178 REVENDICATIONS 1. Codeur destiné à traduire un signal de données entrantes sans retour à zéro en un signal arythmique, caractérisé en ce qu'il comporte une horloge à deux phases qui, en réponse à un signal d'en-5 trée d'horloge, délivre des impulsions de première et de seconde phases décalées de 180° les unes par rapport aux autres, un dispositif qui synchronise le rythme dudit signal de données sans retour à zéro avec une phase d'horloge prédéterminée de manière que les impulsions de ladite première phase apparaissent au centre desdits éléments bi-10 naires et que les impulsions de ladite seconde phase apparaissent aux limites entre éléments binaires, un premier circuit basculeur commandé par horloge et qui, à l'application du signal de seconde phase et dudit signal sans retour à zéro délivre un signal de données retardé d'un moment d'élément binaire par rapport audit signal sans retour à 15 zéro, un second circuit basculeur commandé par horloge et connecté en série avec ledit premier circuit basculeur de manière à recevoir ledit signal de données et ledit signal sans retour à zéro, ledit second circuit basculeur étant commandé par ledit signal de seconde phase de manière à délivrer un second signal de données en fonction 20 de la somme desdits signaux d'entrée, un premier circuit porte auquel sont appliqués ledit second signal de données et ledit signal de seconde phase, ledit premier circuit porte laissant passer lesdites impulsions de seconde phase lorsque ledit second signal de données est dans un état qui représente l'apparition d'éléments binaires zéro 25 successifs dans ledit signal sans retour à zéro, un second circuit porte auquel sont appliqués le signal de données dudit premier circuit basculeur et ledit signal de première phase, ledit second circuit porte laissant passer les impulsions de ladite première phase lorsque ledit signal de données est dans un état qui représente l'apparition 30 d'un élément binaire UN dans ledit signal sans retour à zéro, un troisième circuit porte connecté aux premier et second circuits porte et un circuit bistable inverseur ou de complémentation de sortie, connecté audit troisième circuit porte et qui délivre ledit signal arythmique en réponse aux impulsions desdites première et seconde 35 phases, de manière que ledit circuit basculeur produise des transitions au centre d'un élément binaire UN et entre des éléments binaires ZERO successifs. 71 24531 2098178 2. Codeur selon la revendication 1, caractérisé en ce que ledit dispositif de synchronisation comporte un registre de données à décalage auquel sont appliquées lesdites impulsions de ladite seconde phase et commandé de manière à appliquer les éléments binaires dudit signal sans retour à zéro audit premier circuit basculeur afin d'établir la relation de phase entre lesdits éléments binaires et les signaux de chacune desdites phases. 3. Codeur selon la revendication 1, caractérisé en ce que ladite horloge à deux phases comporte un organe bistable de mémoire et de complémentation auquel sont appliqués lesdits signaux d'entrée d'horloge et qui délivrent deux signaux de sortie complémentaires, des première et seconde sortes connectées chacune de manière à recevoir le- ,de sortie dit sigial d'horloge et l'un différent desdits signaux/complementai-res, lesdites première et seconde portes étant commandées de manière à produire lesdits signaux de première et de seconde phase. 4. Codeur selon la revendication 3, caractérisé en ce que ledit organe bistable est un circuit basculeur et lesdites portes sont des portes NON-ET. 5. Codeur destiné à traduire les éléments binaires d'un signal de données entrantes sans retour à zéro en un signal arythmique à trois fréquences comportant un signal de première phase dont les impulsions n'apparaissent qu'au centre des moments d'éléments binaires dudit signal d'entrée et un signal de seconde phase dont les impulsions n'apparaissent qu'aux limites entre lesdits moments d'éléments binaires, caractérisé en ce qu'il comporte des premier et second organes de mémoire bistables, commandés par horloge et connectés en série, comportant chacun une entrée d'horloge à laquelle est appliqué ledit signal de seconde phase et une entrée de données à laquelle est appliqué le signal de données, lesdits organes de mémoire étant agencés de manière à produire deux signaux de sortie complémentaires retardés chacun d'un moment d'élément binaire sur ledit signal de données entrantes, ledit signal sans retour à zéro étant appliqué à l'entrée de données dudit premier organe bistable dont l'une des sorties ainsi que ledit signal sans retour à zéro sont appliqués à l'entrée de données dudit second organe bistable, un premier circuit porte auquel sont appliqués l'un des signaux de sortie dudit second organe bistable et ledit signal de seconde pha 71 24531 12 2098178 se, ledit premier circuit porte étant commandé de manière à laisser passer les impulsions de sortie de ladite seconde phase lorsque ledit signal de sortie est dans un état qui représente l'apparition d'éléments binaires ZERO successifs dans ledit signal sans retour à zéro, ■5 un second circuit porte auquel sont appliqués l'autre desdits signaux de sortie dudit premier organe de mémoire et ledit signal de première phase, ledit second circuit porte étant commandé de manière à laisser passer les impulsions de sortie de ladite première phase lorsque ledit signal de sortie est dans un état qui représente l'apparition 10 d'un élément binaire UN dans ledit signal sans retour à zéro, un troisième circuit porte connecté auxdits premier et second circuits porte de manière à recevoir les impulsions desdites première et seconde phases et un circuit basculeur inverseur ou de complémentation de sortie connecté audit troisième circuit porte et commandé de maniè-15 re à produire ledit signal arythmique en réponse aux impulsions desdites première et seconde phases de manière que ledit circuit basculeur produise des transitions au centre d'un élément binaire UN et entre des éléments binaires ZERO successifs. 6. Codeur selon la revendication 5, caractérisé en ce que cha-20 CUI1 desdits circuits porte comporte des portes NON-ET. 7. Codeur destiné à traduire les éléments binaires d'un signal W d'un flux de données entrantes en un signal arythmique, caractérisé en ce qu'il comporte un générateur de signaux d'horloge à deux phases qui, en réponse à un signal d'entrée d'horloge, délivre des impulsions 25 01 et 02 de première et de seconde phase de manière que les impulsions 01 coïncident avec le centre desdits éléments binaires et que les impulsions 02 coïncident avec les limites desdits éléments binaires, un premier circuit basculeur commandé par horloge et comportant une entrée d'horloge à laquelle sont appliquées lesdites impulsions 02 et une 30 entrée de données à laquelle est appliqué ledit signal de données W, ledit circuit bistable étant commandé de manière à changer d'état en fonction dudit signal ¥ afin- de produire un signal ¥1 et son complément ¥1 retardés chacun d'un moment d'élément binaire sur ledit signal ¥, une première porte à laquelle sont appliqués le complément de ¥1 et 35 l'inversion dudit signal ¥, ladite, porte étant commandée, de manière à produire un signal de données correspondant à la somme ; ¥1 + ¥, un second circuit basculeur commandé par horloge et comportant une entrée 71 24531 13 2098178 d'horloge à laquelle sont appliquées lesdites impulsions 02 et une entrée de données à laquelle est appliqué ledit signal de données, ledit circuit basculeur étant agencé de manière à changer d'état à la commande desdites impulsions 02 et en fonction dudit signal de données 5 afin de produire un signal F1 dont l'état représente l'apparition de deux éléments binaires ZERO successifs dans ledit signal ¥, une seconde porte à laquelle sont appliqués ledit signal F1 et lesdites impulsions 02, ladite porte étant commandée de manière à produire une impulsion de sortie F2 définie par la relation F2 = FÏ".02, une troisième 10 porte à laquelle sont appliqués ledit signal complémentaire W1 et lesdites impulsions 01, ladite porte étant commandée de manière à produire une impulsion de sortie F3 définie par la relation F3 = ¥1.01 et un circuit basculeur inverseur ou de complémentation de sortie, comportant une porte connectée auxdites seconde et troisième portes de 15 manière à délivrer une impulsion complémentaire F 4 en fonction de la relation F4 = F2 + F3, ledit circuit basculeur étant agencé de manière à changer d'état pendant un moment d'élément binaire lorsque le signal ¥ du flux de données entrantes contient un UN, et entre des moments d'éléments binaires lorsque le signal ¥ du flux de données entrantes 20 contient deux ZEROS successifs. 8. Codeur selon l'une quelconque des revendications 1, 4, 5 et 7 caractérisé en ce que lesdits circuits basculeurs sont du type D. 9. Codeur selon l'une des revendications 1 et 7, caractérisé en ce que lesdites portes sont des portes NON-ET. 25 10. Codeur selon la revendication 7, caractérisé en ce qu'il comporte également un registre de données à décalage auquel sont appliquées les impulsions 02, ledit registre étant commandé de manière à appliquer les éléments binaires dudit signal de données à ladite entrée de données dudit premier circuit basculeur, afin d'établir la 30 relation entre lesdits éléments binaires et lesdites impulsions 01 et 02. 11. Codeur selon la revendication 7, caractérisé en ce que ledit générateur d'horloge à deux phases comporte un circuit basculeur de complémentation qui délivre deux signaux de sortie complémentaires 35 à partir dudit signal d'horloge entrant et des première et seconde portes à chacune desquelles sont appliqués ledit signal d'horloge et l'un différent desdits signaux complémentaires, lesdites première et 71 24531 14 2098178 seconde portes étant commandées de manière à produire lesdites impulsions 01 et 02. 12. Codeur selon la revendication 11, caractérisé en ce que ledit circuit basculeur est du type D et lesdites portes sont des portes NON-ET.