Brevet FR2107981A1 — publié le 19720512

La présente invention concerne une mémoire st..:.-conductrice et plus particulièrement des améliorations d'un élément de mémoire constitué d'une combinaison de deux transistors» L'invention sera mieux comprise à la lecture de la description 5 détaillée qui suit faite en regard des dessins annexés. Sur ces dessins, la figure 1 représente un diagramme d'un exemple de mémoire semi-conductrice de l'art antérieur; les figures 2(a) et 2(b) représentent des diagrammes expliquant 10 le fonctionnement de la mémoire semi-conductrice de l'art antérieur illustrée dans la figure 1; la figure 3 et les figures 5 à 7 représentent des diagrammes montrant la construction schématique des parties essentielles de l'invention; 15 les figures 4(a) et 4(b) représentent des diagrammes de formes d'onde expliquant le fonctionnement de la construction de la figure 3; les figures 8 à 14 sont des diagrammes de circuits des parties essentielles de modes de réalisation de l'invention; 20 la figure 15 représente un diagramme de circuit montrant un autre mode de réalisation de l'invention; les figures 16 à 18 représentent des diagrammes de formes d'onde expliquant le fonctionnement du mode de réalisation de l'invention illustré dans la figure 15. 25 On sait à ce jour qu'un élément de mémoire constitué d'une combinaison de deux transistors est l'élément de mémoire le plus approprié d'une mémoire semi-conductrice de grande capacité car il occupe une faible surface lorsqu'il est constitué d'un circuit intégré. La figure 1 illustre une telle construction. 30 Dans cette figure, les références M-^, ..., désignent respectivement des éléments de mémoire. Chacun de ces éléments de mémoire est constitué d'une paire de transistors Qq-^ et les résistances de charge sont raccordées aux collecteurs des transistors respectifs, et les lignes d'adresse AD^, ..., ADn sont 35 raccordées respectivement aux jonctions communes des résistances de charge. La base de chacun des transistors et *11 est croisée avec le collecteur de l'autre transistor, tandis qu'une résistance R augmentant la vitesse de fonctionnement des transistors c 0 Qqi et Q-j^ et empêchant leur saturation est raccordée entre leurs 40 collecteurs respectifs. Les émetteurs respectifs sont raccordés bad original 71 34398 2107981 aux lignes digitales DL^, ... DLffi, qui sont raccordées aux amplificateurs de lecture S-,, .... S . i* m Le fonctionnement de la construction ci-dessus va être décrit en regard des diagrammes de formes d'onde opérationnels des figu-5 res 2(a) et 2(b). La figure 2(a) illustre un diagramme de formes d'onde opérationnel à l'état de lecture de l'élément de mémoire. La sélection de l'élément de mémoire (état de lecture) est réalisée par élévation de la tension de l'une des lignes d'adresse Aû-^, ..., ADn 10 au-dessus du niveau de la période d'attente (état de non sélection). Dans ce cas, tous les éléments de mémoire raccordés à la ligne d'adresse sont sélectionnés. Supposons que le contenu mis en mémoire (information mise en mémoire) de l'élément de mémoire M-^ doive être lu, la tension 15 Va(j de la ligne d'adresse AD-^ doit avoir une valeur à l'état de sélection supérieure au niveau de l'état de non sélection Sn comme l'illustre la figure 2(a). St correspond à un état transitoire entre l'état S de non sélection et l'état S_ de sélection. n r Si on suppose que la mise en mémoire est dans un état où le 20 transistor Qq1 de l'élément de mémoire M11 est débloqué tandis que le transistor est bloqué, les tensions respectives des collecteurs Vcq et V"c^ des transistors Qq-^ et Q-q sont à l'état non sélectionné Sn, comme, le montre la figure 2(a), et il apparaît entre eux une différence de potentiel de maintien V^. 25 Les tensions de collecteur v"cq et V ^ varient dans l'état de sélection Sr de telle sorte que cette dernière augmente de â tandis que la première s'abaisse, si bien que la tension de maintien devient VHSR( VHSR> vhn^* Par consécîuen'fc» une tension vEdo à l'une des lignes digitales DL-^ s'élève en réponse à l'élé-30 vation de la tension de collecteur V tandis que la tension ^EDl l'au"tre Hgne n'est pas influencée par l'abaissement de la tension de collecteur Vcq car le transistor Q-^ est bloqué. Donc, on obtient à une borne vq-^ d'un transistor T-^ de l'amplificateur de lecture S-^, une sortie de, par exemple, "1" tandis qu'on ob-35 tient à la borne de sortie VQ2 de l'autre transistor T2 une sortie de "0". Un changement de la tension des lignes digitales OL-^ à l'état de sélection Sr est identique au changement â de la tension de collecteur Vcl, et ce changement a une valeur satisfaisant à la relation A ^HN P°ur ^ue l*inf°rmation mise 40 en mémoire dans tous les éléments de mémoire, tels que par exemple 71 34398 3 2107981 à l'état de non sélection qui sont raccordés aux mêmes lignes digitales, ne soit pas détruite. Bien que les amplificateurs de lecture illustrés ne comportent qu'un étage dans la figure 1, ils nécessitent généralement plu-5 sieurs étages. Comme les variations des tensions des lignes digitales sont provoquées non seulement par la lecture mais également par les contenus des éléments de mémoire raccordés aux lignes digitales, chaque amplificateur de lecture est de préférence constitué de façon à améliorer le rapport signal/bruit si bien que la 10 sortie du premier étage de l'amplificateur de lecture est couplée par des condensateurs à un amplificateur de l'étage suivant de façon à amplifier et sortir uniquement les variations des tensions des lignes digitales à la lecture. L'enregistrement va maintenant être décrit en regard du dia-15 gramme de formes d'onde illustré dans la figure 2(b). Supposons que la tension de la ligne d'adresse soit élevée pour l'enregistrement, la tension de maintien devient égale à ^HSR ^ l'état d'enregistrement (ce qui correspond à l'état de sélection Sr) comme dans le cas illustré dans la figure 2(a), et 20 cette valeur est supérieure à la tension de maintien à l'état de non sélection Sn» Donc, si on élève la tension d'une des lignes digitales DL-^ dans cet état, pour inverser le rapport du potentiel électrique entre les tensions des collecteurs V ^ et Vc0 pour l'enregistrement, elle dépasse la tension de maintien de 25 mise en mémoire à l'état de non sélection. De ce fait, les contenus mis en mémoire des autres éléments de mémoire à l'état de non sélection tels que M^, sont détruits. Par conséquent, dans une mémoire de ce type, on conduit l'enregistrement en rendant la tension V ^ de la ligne d'adresse à l'é- 30 tat d'enregistrement S inférieure à celle à l'état de non sélec- w tion S . Ainsi, la tension de collecteur V -, dans l'état d'enre-n * cl gistrement Sw est abaissée de A Vclw tandis que V^q s'élève comme illustré par la figure 2(b), et la tension de maintien de mise en mémoire VrTOTT devient inférieure à la tension de maintien VUTlT à HbW n« 35 l'état de non sélection Sn. On choisit la valeur de A Vclw de façon à ce qu'elle satisfasse à la relation Aïclw Lorsque, dans cet état, on modifie la tension v^q de la ligne 40 digitale ae vEjjW dans ie sens positif pendant une période d'enreBAD ORIGINE 71 34398 4 2107981 gistrement d'une instruction S . la tension de collecteur V ~ we ' cO passe du point P01 au point P12 tandis que Vcl passe du point P^ au point PQ2 comme le montre la figure 2(b). Ainsi, les états de blocage et de déblocage des transistors qq1 et Q-^ sont inversés, 5 c'est-à-dire que les contenus mis en mémoire sont inversés. Ce fonctionnement est identique pour les autres éléments de mémoire. La mémoire semi-conductrice décrite ci-dessus constitue une mémoire semi-conductrice de grande capacité excellente. D'autre part, cependant, son circuit de commande est complexe car la di-10 rection du changement de la tension d'adresse dans la ligne d'adresse est inversée entre la période de lecture et la période d'enregistrement de l'élément de mémoire. De plus, comme les résistances de collecteur des deux transistors de l'élément de mémoire ont une valeur fixe, si on a choisi des valeurs importantes 15 pour abaisser la consommation d'énergie de l'élément de mémoire, il est impossible d'obtenir un débit de courant important pour réaliser une lecture et un enregistrement rapides. De plus, les amplificateurs sont à plusieurs étages et couplés par des capacités pour augmenter le rapport signal/bruit, et ces condensateurs 20 sont très difficiles à intégrer. De plus, cette construction à étages multiples doit tenir compte de la largeur de bande des signaux, si bien que sa fabrication est compliquée. Les mémoires semi-conductrices de l'art antérieur présentent donc divers inconvénients. 25 La présente invention a pour objet une mémoire semi-conductrice qu'on peut commander en utilisant un circuit de commande simple. L'invention vise également une mémoirê semi-conductrice comportant un ou plusieurs éléments de mémoire fonctionnant avec une faible consommation d'énergie et à vitesse élevée. 30 La mémoire semi-conductrice atteignant les buts de l'invention est constituée d'un élément de mémoire utilisant deux transistors et des éléments d'impédance commutés, raccordés aux collecteurs respectifs des transistors, le collecteur et la base d'un des * transistors étant croisés avec la base et le collecteur de l'au-35 tre. Les collecteurs respectifs sont couplés par l'intermédiaire des éléments d'impédance commutés à la ligne d'adresse, les émetteurs des transistors sont couplés aux lignes digitales et les impédances des éléments d'impédance commutés varient entre les périodes de sélection et de non sélection des éléments de mémoire. 40 L'invention va être maintenant décrite en détail. BAD ORIGINAL 1 71 34398 5 2107981 La figure 3 représente un schéma expliquant. X- principe fondamental de l'invention, représentant simplement un élément- de mémoire, une ligne d'adresse AD et les lignes digitules DL qui sont conçues pour être raccordées à l'élément de mémoire. Comme les eir-5 cuits périphériques associés peuvent être identiques à ceux utilisés avec la mémoire de l'art antérieur illustrée dans la figure 1, ils ne sont pas représentés ici. Dans la figure 3, les références Q0 et Q-^ désignent des transistors, dont les émetteurs sont raccordés aux lignes digitales DL correspondantes. Les éléments zcq 10 et Zc^ sont des impédances commutées, qui sont raccordées dans ce mode de réalisation entre les collecteurs des transistors respectifs Qq et Q-^ et la ligne d'adresse AD. La base de chaque transistor est croisée avec le collecteur de l'autre transistor. Bien que les bases et les collecteurs des transistors Qq et Q^ puissent 15 être directement croisés entre eux, on peut réaliser le croisement par l'intermédiaire d'un circuit de déviation du niveau approprié, par exemple une résistance. Les éléments d'impédance commutés zqq et Zc^(dont un exemple concret est indiqué ci-après) ont une impédance élevée lorsqu'on leur applique une tension d'adresse 20 faible (état de non sélection) tandis qu'ils ont une impédance élevée lorsque est élevée (état de lecture ou d'enregistrement, qu'on désigne ci-après de façon générale en abrégé par " état de sélection"). Le fonctionnement de cette construction est le suivant. 25 En supposant que l'état de mise en mémoire de l'élément de mémoire illustré dans la figure 3 est le même que celui de l'élément de mémoire illustré dans la figure 1, l'opération de lecture de ce mode de réalisation va être décrite en regard de la forme d'onde de fonctionnement de la figure 4(a). La tension de la 30 ligne d'adresse AD est réglée de telle sorte que sa valeur à l'état de sélection Sr soit supérieure à celle à l'état de non sélection Sn> Donc, comme le transistor Q-^ est à l'état " bloqué ", sa tension de collecteur V ^ augmente d'environ A comme pour l'élément de mémoire de la figure 1. D'autre part, comme le, tran-35 sistor qq est à l'état " débloqué " sa tension de collecteur Vc0 augmente considérablement. Ceci est dû au fait qu'en utilisant le changement de la valeur d'impédance de l'élément d'impédance commuté Z ~ entre une valeur élevée et une valeur faible, la chu-cO te de tension à travers l'élément d'impédance commuté est faible. 40 Par conséquent, la tension de mise en mémoire à l'état de "BAD OBlG*NAL 71 34398 6 2107981 sélection Sr est inférieure à la tension à l'état de non sélection Sn« Ceci constitue une des caractéristiques remarquables de l'invention et permet de commander "la ligne d'adresse même pendant l'enregistrement comme précédemment indiqué, comme pendant 5 la lecture. A l'état de non sélection Sn de l'élément de mémoire, les éléments d'impédance commutés Zqq et ZQ(y compris lorsque Zcq * Zcl) ont des impédances élevées. Ainsi, les courants traversant les émetteurs des transistors peuvent être limités à des valeurs extrêmement faibles et par conséquent, la consommation d'é-10 nergie peut être réduite. D'autre part, à l'état de sélection Sr, les éléments d'impédance commutés Zqq et Zcl ont une faible impédance. Ainsi, le courant de lecture peut être important, si bien qu'on peut commander un élément de mémoire à vitesse élevée. De plus, comme le courant à l'état de non sélection de l'élément de 15 mémoire est extrêmement faible, la tension de la ligne digitale pendant la période de sélection d'un élément de mémoire n'est pratiquement pas influencée par les autres éléments de mémoire à l'état de non sélection. L'invention présente donc l'avantage d'augmenter le rapport signal/bruit, ce qui rend inutile le cou-20 plage gênant utilisant des condensateurs, nécessaires dans l'art antérieur. Les éléments d'impédance commutés Zqq et Zcl ne présentent pas toujours la même impédance de l'un à l'autre lorsque l'élément de mémoire est à l'état de mise en mémoire. De plus, du fait que les impédances des éléments d'impédance commutés devien-25 nent faibles à l'état de sélection de l'élément de mémoire, on améliore la caractéristique de transition entre les états de sélection et de non sélection. On peut réaliser la lecture du contenu mis en mémoire par l'amplificateur de lecture comme dans le cas de la figure 1, et par conséquent, cette opération n'est pas dé-30 crite. L'enregistrement du circuit illustré dans la figure 3» va maintenant être décrit en regard de la figure 4(b). Du fait que, comme expliqué pour la lecture, la tension de maintien de mise en mémoire Vue dans l'état de sélection S„ de l'élément de mémoire nb r 35 est inférieure à la tension de maintien de mise en mémoire à l'état de non sélection Sn, l'inscription est possible à l'état de sélection. Par conséquent, la tension de la ligne d'adresse AD à l'état d'inscription, c'est-à-dire à l'état de sélection S est supérieure à la tension de la ligne d'adresse AD à l'état 40 de non sélection Sn, tandis que la tension V^q d'une des lignes BAD ORIGINAL, 71 34398 2107981 digitales DSL (ou dans le cas où la conduction et la non con duction des transistors Qq et Q-^ sont inversées) est modifiée de VEDW dans le sens positif pendant la période Swg d'enregistrement d'instruction. Donc, la tension de collecteur V est déviée du co 5 point P01 au point P-^ et la tension de collecteur V i du point Pu au point pq2> ce lui inverse le contenu mis en mémoire. Bien qu'on puisse maintenir pour réaliser l'enregistrement la condition est nécessaire pour que le contenu mis en mémoire des autres éléments de mémoire à l'état de non sélection 10 qui sont raccordés à la même ligne digitale ne soit pas détruit. On choisit bien entendu la tension dans cette gamme. Dans la figure 4(b), on voit que vEDq varie légèrement en réponse au changement de la tension Vad de la ligne d'adresse AD. Ceci est dû au fait que la tension de collecteur du tran-15 sistor Qi augmente de A ^c±vm Selon le principe fondamental de l'invention illustré dans la figure 3, l'impédance des éléments d'impédance commutés Zcq et Zci connectés respectivement aux collecteurs des transistors qq et Qi varie entre l'état de non sélection et l'état de sélection 20 de l'élément de mémoire, si bien que la performance de l'élément de mémoire est considérablement améliorée par rapport à un élément de mémoire de l'art antérieur. Cependant, dans le cas où les transistors Qq et Qi sont saturés, on ne peut attendre une amélioration de la performance. Les figures 5» 6 et 7 illustrent des dis-25 positifs de circuit empêchant la saturation des transistors qq et Ql* Dans le mode de réalisation illustré dans la figure 5, l'élément d'impédance Zc2 est incorporé entre une jonction commune Pi des éléments d'impédance commutés Zcq et Zci et la ligne d'adresse 30 AD. Bien que l'impédance de l'élément d'impédance Zc2 puisse être fixe ou variable, il est préférable qu'elle soit variable pour augmenter le rapport des courants de l'élément de mémoire entre la période de non sélection et la période de sélection. Selon le circuit illustré dans la figure 6, une impédance de 35 couplage ZQQ empêchant la saturation est disposée entre les collecteurs respectifs des transistors qq et q^ L'impédance de l'impédance de couplage Zcc peut être fixe ou variable. De plus, le circuit illustré dans la figure 7 est construit de telle sorte que les diodes d'arrêt Schottky Di et D2 soient rac-40 cordées respectivement entre les collecteurs et les bases des 71 34398 2107981 transistors Qq et Q^. Bien que les diodes d'arrêt Schottky soient difficiles à fabriquer par rapport à des éléments tels que les transistors et les résistances, elles sont efficaces pour empêcher la saturation des transistors Qq et Q^. Le fonctionnement des dis-5 positifs de circuit respectifs est pratiquement le même que celui du dispositif de circuit de la figure 3. La figure 8 représente un diagramme d'un mode de réalisation réel de l'invention, dans lequel on utfilise les mêmes références que dans la figure 3 pour les parties correspondantes. L'élément 10 d'impédance commuté Zqq de la figure 3 est constitué d'une résistance de valeur élevée R^» et d'un circuit en série constitué d'une diode 11 et d'une résistance de faible valeur R 0 ce cir- c2 cuit étant raccordé en parallèle avec la résistance Rc-|_. L'élément d'impédance commuté Z ^ est constitué d'une résistance de valeur 15 élevée R,,^ et d'un circuit en série constitué d'une diode et d'une résistance de faible valeur R^ le circuit étant raccordé en parallèle avec la résistance L'élément R^ est une résis tance empêchant la saturation correspondant à l'élément d'impédance Z illustré dans la figure 6, et qui n'est pas indispensable, c c 20 Dans la construction ci-dessus, la tension Vad de la ligne d'adresse AD, la valeur de la résistance des résistances Rc^ et RC2 et les caractéristiques des diodes D^ et D^ sont choisies de telle sorte que pendant la période de non sélection, les diodes ^11 ^12 s0^en1:' a l,éta.t non conducteur ou état fermé, c'est-à-25 dire que les tensions à travers les diodes D^ et D^ ne soient pas supérieures à la tension de seuil desdites diodes. De plus, on les choisit de telle sorte que pendant la période de sélection, l'une ou les deux diodes D^ et D^2 soient à l'état conducteur, c'est-à-dire que la tension à travers l'une ou les deux diodes 30 D-^ et dj_2 soit supérieure à la tension de seuil desdites diodes. Par conséquent, pendant la période de non sélection en raison des valeurs élevées des résistances R^ et R^ le courant traversant l'émetteur est faible, tandis que pendant la période de sélection, en raison du sens de conduction de la diode ou D^ 35 et de la faible valeur de la résistance Rc2 il passe un courant de lecture important. Les formes d'onde des tensions et des courants pendant les périodes de sélection et de non sélection de l'élément de mémoire, sont identiques en principe à celles illustrées dans les figures 40 4(a) et 4(b). 71 34398 9 2107981 La figure 9 représente un diagramme de cir ;u.i L illustrant un mode de réalisation réel de circuit de l'invention correspondant à la figure 5. Dans ce mode de réalisation, les résistances de valeur élevée rq1 sont raccordées respectivement aux collecteurs 5 des transistors qq et Q-^, une résistance RcQ empêchant la saturation des transistors Qq et Q^ est raccordée entre une jonction commune des résistances R^ et la ligne d'adresse AD, et des circuits en série constitués d'une diode D^ et d'une résistance faible ou d'une diode et d'une résistance faible Rc^ sont 10 raccordés entre la ligne d'adresse AD et les collecteurs des transistors correspondants. Dans la construction ci-dessus, la valeur des résistances respectives et les caractéristiques des diodes respectives sont choisies de telle sorte que pendant la période de non sélection les 15 diodes D^ et soient à l'état non conducteur ou état fermé, tandis que dans la période de sélection l'une ou les deux diodes D13 et %4 s°ien't à- l*état conducteur. Le fonctionnement est semblable à celui du mode de réalisation précédent. La figure 10 est un diagramme de circuit illustrant un autre 20 mode de réalisation réel de l'invention. A la place des diodes et D^2* du mode de réalisation illustré dans la figure 8, il existe un transistor ayant plusieurs émetteurs et dont le collecteur est maintenu au potentiel de la terre. On réalise le passage entre les résistances élevées R^ et les résistances faibles 25 RC2 entre l'état de non sélection et l'état de sélection en utilisant line tension de commande appliquée à la base du transistor T^. On utilise comme tension de commande appliquée à la base, la tension de la ligne d'adresse AD, qui est une tension rendant le transistor non conducteur à l'état de non sélection et le 30 rendant conducteur à l'état de sélection. La figure 11 illustre une modification partielle du mode de réalisation de la figure 10. Dans cette modification, le collecteur du transistor est mis à la terre ainsi qu'une extrémité des résistances Rcl« H suffit que la tension électrique de la 35 ligne d'adresse AD ait une valeur suffisante pour provoquer le changement d'état du transistor T^, et dans ce cas, il n'est pas nécessaire de commander les collecteurs des transistors Qq et Q^. Ceci simplifie donc les circuits de sélection et de commande. La figure 12 représente un diagramme de circuit d'un autre 40 mode de réalisation de l'invention, dans lequel des résistances de 71 34398 2107981 charge commutées des transistors qq et Q^ sont raccordées aux collecteurs des transistors Qq et Q^, et sont constituées chacune d'un circuit en série comportant une résistance de valeur élevée R c et une résistance de valeur faible R /■ et d'une diode D-, c ou c> co 15 5 D^ raccordée en parallèle avec la résistance de valeur élevée R c . c 5 Ainsi, le fonctionnement est tel que à l'état de non sélection de l'élément de mémoire, les diodes D15 et sont à l'état non conducteur ou à l'état fermé, tandis qu'à l'état de sélection 10 l'une ou les deux diodes D15 et D^ deviennent conductrices. Par conséquent, des courants dépendant essentiellement de Rc5 + rc6 » rcjj ( car rc^ ^ rc^ ) et de rq^ circulent pendant la période de non sélection, tandis que des courants dépendant des diodes D-^ et D^ et de la résistance de faible valeur Rc£ circu-15 lent pendant la période de sélection. Bien entendu, le fonctionnement de ce mode de réalisation est parfaitement semblable à celui des modes de réalisation précédents. Les figures 13 et .14 représentent des diagrammes de circuits d'autres modes de réalisation de l'invention. Dans le circuit 20 illustré dans la figure 13, l'élément d'impédance commuté raccordé au collecteur de chacun des transistors Qq et Q^ est constitué d'un réseau comprenant une résistance de valeur élevée Rcl> une résistance de faible valeur RQ^, et un groupe de diodes Dll> D^2, ..., Dln ou D^, D, •••> D2n c*ui sont réparties entre les 25 deux résistances R^ et Rcy Les résistances respectives RQy sont raccordées à une extrémité des collecteurs des transistors Qq et Q^, et sont couplées respectivement à l'autre extrémité des diodes D^i et Dans la construction ci-dessus, les résistances respectives, 30 les caractéristiques des diodes et les valeurs des tensions sont choisies de telle sorte qu'à l'état de non sélection de l'élément de mémoire, presque toutes les diodes D^l» ^21* ***' ^Ln et ^22' ..., 02n soient à l'état non conducteur ou à l'état fermé et qu'à l'état de sélection, au moins celles de ces diodes qui sont à 35 proximité de la ligne d'adresse AD, telles que par exemple l'une ou les deux diodes D-,-, et D-, soient à l'état conducteur. 11 ± La figure 14 illustre le cas où à la place des diodes D^, Dj_2, ..., Dln et D21, D22>, ... D^ de la figure. 13» on utilise des transistors T^» ^12* *"*» ^ln et ^21' ^22' *** ^2n* Les ^or" 40 nés 1 et 2 constituent des sources de tension de polarisation de 71 34398 H 2107981 collecteur pour les transistors respectifs et sont raccordées à des sources de tension constante distinctes. Les éléments d'impédance commutés, dans lesquels, comme le montrent les figures 13 et 14, sont répartis des diodes ou des tran-5 sistors situés entre les deux résistances d'impédance différentes, peuvent être réalisés dans une surface très faible selon un circuit semi-conducteur intégré ou similaire, et sont donc très efficaces. Comme on a indiqué que les divers éléments de mémoire précéderait) ment décrits peuvent remplacer l'élément de mémoire de la mémoire semi-conductrice illustrée dans la figure 1, un autre mode de réalisation de l'invention va maintenant être expliqué en regard de la figure 15. Cette figure comporte des éléments de mémoire M^, ... M^, et 15 bien qu'en général on utilise n par m éléments, l'exemple représenté comporte 4 éléments. Bien que dans ce mode de réalisation on utilise l'élément de mémoire illustré dans la figure 11, il va sans dire qu'on peut utiliser dans cet élément particulier d'autres éléments de mémoire. AD^ et AD^ sont deux lignes d'adresse 20 X, 6t BL^ sont des lignes digitales, et Jqq et ^ et ^2 sont des sources de courant faisant passer des courants et 1^2 dans les lignes digitales respectivement à l'état de sélection et de non sélection. représente un courant nécessaire à la lecture ou l'enregistrement, tandis que I^g représente un courant 25 nécessaire au maintien du contenu mis en mémoire des éléments de mémoire raccordés à la ligne digitale à l'état de non sélection et à la ligne d'adresse X à l'état de sélection. Les transistors T^q, ... T^ permettent la sélection des lignes digitales et leurs bases sont les bornes Y^ et Y^ d'adresse 30 Y auxquelles on applique les tensions de sélection d'adresse Y. On choisit les éléments de mémoire M^, ... en aPPHcluant 11116 tension sur l'une des lignes AD^ et AD^ d'adresse X et l'une des bornes Y! et Y2 d'adresse Y. Les sources de courant et sont respectivement raccordées par les paires de diodes (D^q, V et 35 (D3D33^ aux lignes digitales ES^ et DL^. Les transistors de sélection (t^q, T^) et (T32, V de l'adresse Y sont commandés par les niveaux des tensions d'adresse Y appliqués à leurs bases Yi et Y^« Leur niveau de référence est déterminé par une tension appliquée à la base d'un transistor qui est couplé aux 40 émetteurs respectifs. Les transistors et T^ ont leurs émet- 71 34398 2107981 teurs respectifs raccordés aux émetteurs respectifs des transistors T^q à qui sont raccordés aux lignes digitales correspondantes, et du fait que les tensions Ywq et V ^ appliquées à leurs bases sont supérieures ou inférieures aux tensions appliquées aux 5 bornes Y^ et Y2 d'adresse Y, ils empêchent l'écoulement du courant IR des sources Jqq et de s'écouler dans l'une des lignes digitales choisies, ce qui réalise l'enregistrement dans l'élément de mémoire. Les transistors et constituent un amplificateur de lecture, et les contenus mis en mémoire dans l'élément de mé-10 moire choisi sont lus à partir de la valeur de leurs tensions en sortie de collecteur et yqq. Un transistor T^sert à fixer la tension V ^ appliquée à la base de cet amplificateur de lecture, si bien que les tensions du côté anodique des paires de diodes (°30» D3i) et (D32» D33^ et par conséquent des tensions 15 VEnLi et ^EJ2L2 lignes digitales DL^ et DL2 ne peuvent prendre des valeurs excessives dans le sens négatif. Pour réduire la consommation d'énergie de la mémoire semi-conductrice, il est souhaitable que les sources de courant Jqq» ^01* Jl et J2 ne fournissent pas de courant lorsque la totalité des 20 éléments de mémoire ..., de la matrice sont à l'état de non sélection, et qu'elles fournissent du courant pendant la période de sélection. Comme-cependant l'interruption du courant pendant la période de non sélection détruit les contenus mis en mémoire, il est nécessaire de fournir le minimum de courant de main-25 tien de la mise en mémoire. Les courants 1^ et Ig2 traversant les résistances R -, et R ~ constituent ces courants de maintien de la si s2 mise en mémoire, et simultanément, ils s'additionnent à des courants artificiels empêchant un mauvais fonctionnement comme décrit ci-dessous. Lorsque les sources de courant et J2 fournissent 30 du courant de façon continue, les courants I ^ et Ig2 sont inutiles. Les courants ID1, ID2, 1^ et 1^ passant respectivement à travers les résistances r^qi» ^dh» RD02 et RD12 sont ^es courants artificiels, qui empêchent le mauvais fonctionnement de l'élément de mémoire pouvant être provoqué du fait que lors d'un changement 35 des contenus mis en mémoire dans les éléments de mémoire raccordés aux lignes digitales DL^ et DL2, les courants traversant les paires de diodes (D^q, D^) ou C33) sont déséquilibrés, ce qui entraîne une différence de tension dans les lignes digitales. Le fonctionnement de ce mode de réalisation va maintenant être 40 décrit. Supposons que dans les éléments de mémoire respectifs les 71 34398 « 2107981 transistors Qqj_> ^02' %3 et %4 soient à l'état uébloqué (ce qui correspond à "l") tandis que les transistors ^11' '*12» Q13 et Q14 sont à l'état bloqué, et qu'on réalise l'enregistrement et la lecture dans l'élément de mémoire en commandant de façon sélec-5 tive la ligne AD^ d'adresse X et la borne Y^ d'adresse Y. Des exemples de formes d'onde de tension des diverses parties lorsqu'on lit les contenus mis en mémoire dans l'élément de mémoire sont illustrés dans la figure 16. Dans cette figure, Sn1 indique l'état où ni l'adresse X, ni l'adresse Y ne sont choisies. 10 représentant l'état où seule l'adresse Y est choisie, et Sr représentant l'état où l'adresse X et l'adresse Y sont toutes deux choisies, c'est-à-dire l'état de lecture. Stl et S.^ représentent les états transitoires des états respectifs précités. Si on désire alors passer de l'état de non sélection S^ à l'état de sélection 15 Sn2 où seule l'adresse Y est choisie, en élevant la tension V-^ appliquée à la borne Y^ comme illustré dans la figure 16, on rend conducteurs les transistors t^q et t31' et on abaisse les tensions de collecteur V q-^ et ^es transistors Qq^ et et les ten sions e't ^EDCLl ligne digitale. Ensuite, lorsqu'on élè- 20 ve la tension de la ligne d'adresse AD^ pendant la période de lecture S . on rend conducteur le transistor TOJ on réduit les im-r* 3 pédances des éléments d'impédance commutés précités raccordés aux collecteurs des transistors Qq-j_ et Q^» et on élève les tensions de collecteur VcQ1 et ï ^ et la tension de -*-a ligne digi- ■ 25 taie. Cependant, la tension de la ligne digitale ne varie pas car le transistor est bloqué. Par conséquent, le changement de la tension de la ligne digitale est comparée à la tension de référence Vref appliquée à la base du transistor T37 de l'amplificateur de lecture, et la tension de sortie du collec-30 teur vqi dudit transistor devient élevée, ce qui correspond à la lecture de l'état W1M. Lorsque la tension de référence Vre£ est dé -1,80 volt dans la figure 16, la tension de référence devient pratiquement de -2,5 volts par suite de la chute de tension base-émetteur dans le sens de conduction du transistor T37 (générale-35 ment d'environ 0,7 V), et elle est placée entre les tensions VED01 et VED11 la ^Sne digitale. Pendant la période de lecture comme les tensions de collecteur V et Vqq2 sont telles qu'elles ne dépassent pas la chute de tension base-émetteur (tension de seuil) des transistors et Q12 par rapport à la tension Vg^ 40 de la ligne digitale, les transistors Q ^et Q^2 ne sont jamais 71 34398 2107981 rendus conducteurs, et les contenus mis en mémoire ne sont jamais détruits. La tension des lignes digitales DL2 raccordées à l'autre émetteur de celui des transistors T37 et T^g correspondants du même amplificateur est suffisamment élevée pour qu'elle ne consti-5 tj*e pas un obstacle à la lecture de l'élément de mémoire M^. La figure 17 représente un diagramme des formes d'onde en fonc- ' tionnement des diverses parties du mode de réalisation illustré dans la figure 5 en période d'enregistrement. La sélection de l'élément de mémoire pour l'enregistrement est pratiquement la même 10 que dans le cas de la lecture précédemment décrite, et les références correspondent à celles de la figure 16. La différence consiste en ce que pendant la période d'enregistrement S^. correspondant à la période de lecture Sr, on réalise l'enregistrement pendant la période d'enregistrement d'instructions S . Plus parti- Vf© 15 culièrement dans la période S d'enregistrement d'instruction, on élève une tension vwq appliquée à la base du transistor pour l'enregistrement dans l'élément de mémoire . Ainsi, la variation de valeur de la tension VED01 de la ligne digitale est supérieure à la tension de maintien de mise en mémoire et les 20 états de blocage et de déblocage des transistors et sont inversés, et les contenus mis en mémoire sont inversés. La figure 18 illustre les variations en fonction du temps dès tensions de l'élément de mémoire et des lignes digitales associées aux lignes digitales DL^ pendant une période de lecture ou d'en-25 registrement de l'élément de mémoire Mu* La tension des lignes digitales DL2 est une tension qui est la somme de la tension obtenue en soustrayant la chute de tension base-émetteur dans le sens de conduction du transistor T37 de la tension de fixation et de la chute de tension dans le sens de conduction des diodes D^2 30 ou Elle est réglée pour être supérieure à la valeur de la tension des lignes digitales DL^. Les émetteurs des transis tors T^y et T^g raccordés aux lignes digitales sont par conséquent maintenus non conductrices. Comme les tensions de collecteur v"cq^ et Vcq^ des éléments de mémoire M^2 et M22 sont telles qu'elles 35 empêchent toute surtension base-émetteur dans le sens de conduction des transistors Q03 et qq^ par rapport à la tension Vg^2 de la ligne digitale, les contenus mis en mémoire des éléments de mémoire M^2 et ne sont jamais détruits lors de la lecture et de l'enregistrement de l'élément de mémoire M-^ « 40 La tension de collecteur Vcq^ de l'élément de mémoire M^2 à 71 34398 15 2107981 tendance à s'élever par suite de l'élévation de la tension d'adresse Vy1 et il en est de même de l'autre tension de collecteur Cependant, comme la tension la ligne digitale DLg s'élève également, la tension cathodique de la diode s'élève si bien 5 que le courant de la source de courant J2 qui a pénétré dans l'un des émetteurs du transistor de fixation est commuté et se dirige dans l'élément de mémoire M^2 à travers la diode D^2• Bien que la résistance de la résistance de charge du circuit collecteur du transistor Qq^ de l'élément de mémoire M^2 soit relativement 10 faible car il n'est ni en période de lecture ni en période d'enregistrement, le courant produit une chute de tension à travers la résistance de charge, si bien qu'il supprime pratiquement l'élévation de la tension V c03 Bien que dans les modes de réalisation précédents, les éléments 15 constituant les impédances variables aient été décrits comme constitués de combinaisons appropriées de résistance et de diodes ou de résistances et de transistors, il va de soi que ces impédances commutées ne sont pas limitées à ce type d'éléments mais peuvent être des éléments d'impédance variable à deux bornes tels que des 20 transistors à effet de champ de type PNOP. De plus l'invention s'applique bien entendu à un élément de mémoire utilisant des transistors à effet de champ. 71 34398 16 2107981 REVENDICATIONS 1 - Mémoire semi-conductrice constituée ; (a) d'au moins un élément de mémoire comportant deux transistors et deux éléments d'impédance de charge raccordée aux. collecteurs 5 de ladite paire de transistors, le collecteur et la base de l'un desdits transistors étant raccordés à la base et au collecteur de l'autre desdits transistors; (b) d'une source faisant passer des courants dans ladite paire de transistors à travers les éléments d'impédance de charge respec- 10 tifs; (c) d'une paire de lignes digitales raccordées aux émetteurs de ladite paire de transistors; (d) d'une ligne d'adresse raccordée auxdits éléments d'impédance de charge de collecteur; 15 (e) d'un circuit d'enregistrement d'information raccordé auxdites lignes - digitales pour apporter une tension d'enregistrement correspondant à l'information à mettre en mémoire par ladite paire de transistors; (f) d'un circuit de lecture d'information raccordé auxdites lignes 20 digitales pour dériver des signaux de sortie dudit élément de mémoire; et (g) d'un circuit d'adresse raccordé à ladite ligne d'adresse pour appliquer une tension d'adresse auxdits éléments d'impédance de charge de façon simultanée uniquement lorsque ladite ligne d'adres- 25 se doit être choisie, caractérisée en ce que ledit circuit d'adresse applique à ladite ligne d'adresse la tension d'adresse de valeur élevée lorsque l'enregistrement de l'information et la lecture de l'information sont nécessaires, ët en ce que chacun desdits éléments d'impédance de charge de collecteur est constitué d'un 30 élément d'impédance commuté qui présente une impédance faible ou élevée selon qu'on lui applique ou non la tension d'adresse, permettant ainsi d'obtenir une vitesse de fonctionnement élevée de ladite mémoire. 2 - Mémoire semi-conductrice caractérisée en ce qu'elle est 35 constituée : (a) d'au moins un élément de mémoire comportant : (1) une paire de transistors ayant chacun un collecteur, une base et un émetteur, (2) un dispositif raccordant le collecteur et la base de l'un 40 desdits transistors à la base et au collecteur de l'autre transis— 71 34398 2107981 tor, (3) une paire d'éléments d'impédance commutés raccordés respectivement aux collecteurs de ladite paire de transistors, chacun desdits éléments d'impédance commutés présentant une impédance 5 élevée ou faible lorsqu'on lui applique une tension d'adresse élevée ou faible; (b) d'une paire de lignes digitales adaptées audit élément de mémoire, lesdites lignes digitales étant raccordées aux émetteurs correspondants de ladite paire de transistors; 10 (c) d'une source de tension de polarisation de collecteur raccordée auxdits éléments d'impédance commutés pour apporter une tension de polarisation de collecteur aux collecteurs de ladite paire de transistors à travers lesdits éléments d'impédance commutés; et (d) d'un dispositif appliquant une tension d'adresse audit élément 15 de mémoire pour apporter auxdits éléments d'impédance commutés une tension d'adresse élevée ou faible lorsque ledit élément de mémoire doit être mis en position de sélection ou de non sélection si bien que les deux impédances de collecteur des collecteurs respectifs desdits éléments d'impédance commutés ont simultanément une 20 tension faible ou élevée lorsque l'élément de mémoire est en position de sélection ou de non sélection, ce qui permet à ladite mémoire d'avoir une vitesse de fonctionnement élevée. 3 - Mémoire semi-conductrice selon la revendication 2, caractérisée en ce que chacun des éléments d'impédance commutés comporte 25 (1J une résistance de valeur élevée, (2) une résistance de valeur faible, et (3) un élément commuté recevant la tension d'adresse pour raccorder ladite source de tênsion de polarisation de collecteur à l'un des collecteurs de ladite paire de transistors à travers la- 30 dite résistance de faible valeur lorsque la tension d'adresse est élevée ou à travers au moins ladite résistance élevée lorsque la tension d'adresse est faible. 4 - Mémoire semi-conductrice constituée de : (a) au moins un élément de mémoire constitué de : 35 (1) une paire de transistors ayant chacun un collecteur et un émetteur, le collecteur et la base de l'un desdits transistors étant raccordés à la base et au collecteur de l'autre transistor, et, (2) une paire d'éléments d'impédance de charge de collecteur 40 raccordée à une des extrémités des collecteurs de ladite paire de 6ad original 71 34398 2107981 transistors; (b) une source de tension de polarisation de collecteur raccordée à l'autre extrémité desdits éléments d'impédance de charge de collecteur pour apporter aux collecteurs respectifs de ladite paire 5 de transistors une tension de polarisation de collecteur; (c) une paire de lignes digitales raccordée aux émetteurs de ladite paire de transistors; (d) une ligne d'adresse adaptée audit élément de mémoire pour apporter audit élément de mémoire une tension d'adresse ayant une 10 première valeur mettant ledit élément de mémoire dans une position de sélection et une seconde valeur laissant ledit élément de mémoire dans un état de non sélection; (e) iin circuit de lecture de signaux raccordé auxdites lignes digitales pour lire les contenus mis en mémoire dans l'élément de mé- 15 moire lorsqu'il est à l'état de sélection; et (f ) un circuit d'enregistrement ionique raccordé auxdites lignes digitales pour enregistrer l'information qui doit être mise en mémoire dans l'élément de mémoire lorsqu'il est à l'état de sélection; caractérisée en ce qu'elle comporte : 20 (1) une paire d'éléments d'impédance commutés constituant les-dits éléments d'impédance de charge de collecteur, ayant chacun une faible impédance ou une impédance élevée selon qu'on lui applique la tension d'adresse ayant la première valeur ou la seconde valeur; 25 (2) un dispositif appliquant aux éléments d'impédance commutés simultanément la tension d'adresse ayant la première ou la seconde valeurs selon que ledit élément de mémoire doit être en position de sélection ou de non sélection, si bien que les deux éléments d'impédance de charge de collecteur présentent simultanément la 30 faible impédance ou l'impédance élevée lorsque l'élément de mémoire est eh position de sélection ou de non sélection. 5 - Mémoire semi-conductrice selon la revendication 4, caractérisée en ce qu'elle comporte un élément d'impédance de couplage raccordé entre les collecteurs de la paire de transistors pour 35 empêcher la saturation de ladite paire de transistors. 6 - Mémoire semi-conductrice selon la revendication 5, caractérisée en ce que ledit élément d'impédance de couplage est constitué d'une paire de diodes d'arrêt Schottky raccordée en parallèle et ayant leurs sens de conduction opposés. 40 7 - Mémoire semi-conductrice selon la revendication 4, caracté 71 34398 2107981 risée en ce que chacun desdits éléments d'impédance commutés comporte un élément d'impédance élevée, un élément de faible impédance et un élément de régulation du courant qui règle le courant traversant l'élément d'impédance élevée pour le commuter à travers 5 l'élément de faible impédance lorsqu'on lui applique la tension d'adresse. 8 - Mémoire semi-conductrice selon la revendication 7, caractérisée en ce que chacun des éléments d'impédance commutés est constitué par un circuit parallèle dudit élément d'impédance élevée et 10 d'un circuit en série dudit élément de faible impédance et dudit élément de régulation du courant, et que ladite tension d'adresse est incorporée à une tension de collecteur et appliquée aux éléments de régulation du courant des circuits de collecteur de ladite paire de transistors. 15 9 - Mémoire semi-conductrice selon la revendication 8, caractérisée en ce que lesdits éléments de régulation de courant sont des diodes. 10 - Mémoire semi-conductrice selon la revendication 8, caractérisée en ce qu'elle comporte de plus une résistance de couplage 20 laccordée entre les collecteurs de ladite paire de transistors. 11 - Mémoire semi-conductrice selon la revendication 7» caractérisée en ce qu'elle comporte un transistor à double émetteur comportant deux émetteurs, une base et un collecteur, les émetteurs étant raccordés en série avec l'élément de faible impédance et 25 servant d'élément de régulation du courant, et le collecteur recevant une tension de collecteur et la base la tension d'adresse. 12 - Mémoire semi-conductrice selon la revendication 11, caractérisée en ce que la tension de polarisation de collecteur appliquée au collecteur du transistor à double émetteur ne comporte pas la 30 tension d'adresse mais est constante. 13 - Mémoire semi-conductrice selon la revendication 11, caractérisée en ce que la tension de polarisation de collecteur appliquée au collecteur dudit transistor à double émetteur comporte la tension d'adresse et varie donc avec les changements de la tension 35 d'adresse. 14 - Mémoire semi-conductrice selon la revendication 7, caractérisée en ce qu'elle comporte un transistor à double émetteur dont les émetteurs sont raccordés en série avec l'élément de faible impédance des éléments d'impédance commutés, si bien que le tran- » 40 sistor à double émetteur constitue un élément de régulation du 71 34398 2107981 courant; la base dudit transistor à double émetteur étant raccordée à la ligne d'adresse de façon à recevoir la tension d'adresse, et le collecteur dudit transistor a double émetteur recevant la tension de polarisation de collecteur. 5 15 - Mémoire semi-conductrice caractérisée en ce qu'elle est constituée : (a) d'une matrice de mémoire comportant : (1) plusieurs éléments de mémoire disposés en lignes et colonnes selon une matrice, chacun desdits éléments de mémoire comportant 10 une paire de transistors et une paire d'éléments d'impédance commutés raccordés aux collecteurs de ladite paire de transistors, ladite paire de transistors étant couplée de telle sorte que la base et le collecteur de l'un desdits transistors soient connectés au collecteur et à la base de l'autre transistor, et chacun des-15 dits éléments d'impédance commutés présentant une impédance faible ou élevée lorsqu'on lui applique ou non une tension d'adresse. (2) plusieurs lignes d'adresse raccordées chacune en commun aux éléments de mémoire situés dans la même rangée de la matrice, et (3) plusieurs lignes digitales constituées de paires de lignes 20 digitales et raccordées aux éléments de mémoire de chaque colonne de telle sorte que chaque paire de lignes digitales soit raccordée en commun aux émetteurs de la paire de transistors des éléments de mémoire situés dans la même colonne de la matrice, (b) d'un dispositif appliquant de façon sélective une tension d'a-25 dresse de sélection de rangée à l'une desdites lignes d'adresse; (c) d'un dispositif appliquant de façon sélective une tension de sélection de colonne à l'une desdites paires de lignes digitales; (d) d'un premier dispositif de maintien placé entré chacune des paires de lignes digitales pour empêcher la destruction des infor- 30 mations mises en mémoire dans les éléments de mémoire respectifs lorsque l'on n'applique pas à la matrice de mémoire une tension d'adresse de sélection de rangée ni une tension d'adresse de sélection de colonne, (e) d'un second dispositif de maintien placé entre chaque paire de 35 lignes digitales pour empêcher la destruction des informations mises en mémoire dans les éléments de mémoire situés dans la rangée choisie et les colonnes non choisies; (f) d'une première et d'une seconde sources de courant, la première étant raccordée en commun à l'une des lignes des paires de li- 40 gnes digitales respectives et la seconde étant raccordée en commun 71 34398 2107981 à l'autre des lignes des paires de lignes digitales pour faire passer des courants dans les lignes digitales respectives; (g) d'une paire de dispositifs d'enregistrement d'information, l'un étant raccordé en commun à l'une des lignes des paires digi- 5 taies respectives et l'autre étant raccordé en commun à l'autre des lignes des paires de lignes respectives, pour appliquer une tension d'enregistrement représentant l'information pouvant être mise en mémoire dans les lignes digitales associées; et (h) d'un dispositif de lecture d'information raccordé entre les 10 lignes des paires de lignes digitales respectives pour lire l'information mise en mémoire dans l'élément de mémoire choisi.