Brevet FR2063173A1 — publié le 19710709

i 2063173 Les circuits de sélection servent, en général, à sélectionner parmi n cellules d'une mémoire, une cellule déterminée dans laquelle on introduit ou de laquelle on prélève une information. Lors de déroulement d'opérations d'introduction ou de prélève-5 ment, le circuit de sélection est parcouru par des courants ayant des intensités différentes qui en déterminent les dimensions. Les dimensions à donner sont .particulièrement critiques pour des mémoires d'accès aléatoire dans lesquelles les circuits de sélection sont réalisés comme s'ils devaient être en permanence en 10 service. Ceci conduit au fait que les composants avec lesquels les-dits circuits sont constitués ne sont pas utilisés à plein rendement , car ils ont été choisis pour un cas extrême, ce qui conduit à une perte de puissance importante. Cette détermination des dimensions des circuits de sélection est, jusqu'ici, rendue néces-15 saire, afin de pouvoir assurer à tous moments l'accès aléatoire. Mais ceci empêche de réaliser des mémoires plus rapides et moins onéreuses. L'invention a pour objet de remédier aux inconvénients des circuits de sélection connus. Le circuit de sélection pour une 20 mémoire à accès aléatoire conforme à l'invention est, à cet effet, essentiellement caractérisé par le fait qu'il est dimensionné pour une charge moyenne correspondant au service normal, et que des moyens de surveillance sont prévus pour assurer que les circuits de sélection ne sont pas surchargés du point de vue du rendement 25 même dans des cas exceptionnels, à savoir lors d'un service permanent. L'invention a pour point de départ le fait que lors du fonctionnement normal, l'adresse sélectionnée change constamment, même dans le cas d'un accès aléatoire, car chaque déroulement de programme nécessite un changement d'adresse. Même dans un cas 30 défavorable dans lequel on n'a besoin que d'un nombre restreint d'adresses pour exploiter un programme, il n'est pas nécessaire de donner au circuit de sélection des dimensions qui satisfont les conditions d'un fonctionnement permanent. Ce n'est que dans le cas d'un dérangement ou dans celui d'une opération de 35 contrôle que l'on pourrait solliciter, pendant urne cnurëe quelconque, une seule et même adresse et, par suite, faire fonctionner un seul et même circuit de sélection. L'invention a également pour objet un circuit de sélection fournissant un signal de surveillance à l'aide duquel on 40 empêche toute surcnarge. des circuits _de sélection. Conformément à 70 34837 2 2063173 l'invention, cet objet est réalisé en simulant le comportement thermique d'un circuit de sélection, en particulier avec un circuit dont la loi du signal est une fonction du temps et constitué par des résistances et par un condensateur qui,constitue en 5 même temps une mémoire analogique pour là séquence d'appel d'une adresse de la mémoire, par un circuit à valeur de seuil pour é-valuer une limite thermique et par un dispositif de commande pour limiter la séquence d'appel de certaines adresses. On peut ainsi donner aux circuits de sélection des dimensions telles qu'ils 10 présentent une perte de puissance moindre. Cette proposition est aussi avantageuse non seulement pour d'autres mémoires à accès aléatoire, mais également pour une mémoire à fil magnétique à courants coïncidents dans laquelle seuls les mots peuvent être sélectionnés, et dont la commande peut alors être réalisée sui-15 vant la technique des circuits intégrés. On peut ainsi satisfaire l'une des exigences posées pour réaliser une mémoire rapide et avantageuse du point de vue du prix de revient. Un développement ultérieur de l'invention est caractérisé par un circuit ET pour un enchaînement ou une combinaison logique 20 d'un signal d'adresse et d'un signal de cadence, dont les sorties complémentaires sont respectivement reliées aux bases de deux transistors dont les émetteurs sont reliés, par l'intermédiaire d'une résistance d'émetteur commune, à une tension de service négative, par un circuit dont la loi du signal est une fonction 25 du temps, constituée par un circuit parallèle d'un condensateur et d'une seconde résistance ohmique èt monté entre le collecteur du transistor qui est passant à l'état de fonctionnement et le potentiel de terre, et par un circuit à valeur de seuil formé par un circuit inverseur, dont l'entrée est reliée avec une prise 30 réglable de la résistance ohmique du circuit dont la loi est une fonction du temps. Même s'il était possible, en principe, d'associer à chaque circuit de sélection un tel dispositif de sur -veillance, Cette solution apparait peu raisonnable en raison des moyens importants à mettre en oeuvre. Par contre, il est plus 35 avantageux d'adopter la solution de l'invention qui consiste à* surveiller les circuits de sélection là où la sélection d'une cellule de mémoire parmi la totalité de n cellules n'a pas encore 'eu lieu. Si dans une mémoire a courants coïncidents dans laquelle seuls les mots peuvent être sélectionnés, le nombre total n des 40 lignes de mots satisfait la relation 70 34837 3 2063173 ( 1 ) n 2 k nn peut former à partir de k bits l'adresse d'une ligne de mots bien déterminée parmi les n lignes de mots. Suivant l'invention, on associe à chacun des emplacements d'adresse un montage, ou 5 dans le cas d'un signal d'adresses positif et négatif, une paire de montages pour fournir un signal de surveillance . • D'autres caractéristiques de l'invention ressortiront des revendications. A titre d'exemple, on a décrit ci-dessous et représenté au 10 dessin annexé différentes formes d'exécution de l'objet de l'invention. La figure 1 représente un circuit partiel d'un montage conforme à l'invention pour introduire un signal de surveillance, ledit circuit partiel étant celui qui est associé à un état de 15 signal d'un signal d'adresse. La figure 2 représente une forme d'exécution modifiée pour les deux états du signal. La figure 3 est un schéma de bloc pour l'ensemble du montage d'une forme d'exécution d'un dispositif de surveillance. 20 Les figures 4 et 5 sont des schémas pour une autre forme de réalisation dans laquelle la séquence des appels de la mémoire est réduite en rapport à la charge d'une mémoire. Dans le montage représenté dans la figure 1 et destiné à fournir un signal de surveillance, on applique au circuit ET Gl, 25 par l'intermédiaire de l'entrée A, un signal d'adresse et par l'intermédiaire de l'entrée T un signal de cadence. Ce signal d'adresse à l'entrée A correspond par exemple à l'état de signal positif d'un emplacemént d'adresse parmi k emplacements d'adresses. Le signal de cadence appliqué à l'entrée T résoud 30 deux problèmes; il détermine d'abord un instant déterminé auquel le signal d'adresse doit être efficace, et par ailleurs, la durée du signal de cadence indique un certain état de fonctionnement de la mémoire, qui peut être constitué par exemple par une suite de procédés d'écriture ou de lecture, mais égale-35 ment par une suite de procédés d'écriture et de lecture. Les deux signaux sont combinés logiquement par le circuit ET Gl et ils commandent le transistor TR2 pour que celui-ci soit conducteur tant que le signal de cadence est appliqué. A cet effet, la base du transistor TR2 est reliée, par l'intermédiaire d'une 40 diode de Zener, à la sortie non inversée du circuit ET Gl. 70 34837 4 2063173. Le transistor TRI est à ce moment là bloqué, étant donné que sa base est reliée, par l'intermédiaire d'une autre diode de Zener, avec la sortie inversée du circuit ET Gl. Les émetteurs des deux transistors TRI et TR2 sont reliés, par l'intermédiaire, d'une ré-5 sistance d'émetteur commune RI, à la tension de service négative -Ug. Dans le circuit collecteur du secon transistor TR2 est prévu un circuit temporisateur qui est cnretitué'/par un circuit pa-dJeLed\in condensateur C et d'une résistance réglable R2, ledit circuit temporisateur étant par ailleurs relié au potentiel terre. Si, pendant 10 qu'un signal de cadence est appliqué à l'entrée T, le transistor TR2 est commandé par un.signal d'adresse appliqué à l'entrée A, le condensateur C se charge. La charge est déterminée par la constante de temps déterminée par le condensateur C lui-même, par la résistance d'émetteur RI, par la résistance variable R2 et par la rér-' 15 sistance finie du transistor TR2 à l'état ouvert. C'est surtout le choix de la valeur de la résistance réglable R2 qui permet d'avoir une constante de temps telle que la tension aux bornes du condensateur C conesponde à 1 ' augmmtatim de la tempéra-fixe dans les composait s critiques d'un circuit de sélection qui est commandé par une a-20 dresse prédéterminée. Mais l'établissement d'une telle aneçandaice du comportement thermique d'un circuit de sélection n'est correct que si la fonction thermique de transfert ou de transition est proportionnelle à la température du composant critique. Cette condition est toutefois satisfaite dans la pratique pour des 25 semi-conducteurs et des résistances dans lesquels le facteur de proportionnalité est déterminé par la puissance transformée. Le circuit ET Gl bloque lorsqu'il n'y a pas coïncidence dans le temps entre le signal d'adresse et le signal de cadence. Dans ce cas, le transistor TRI est ouvert, et le condensateur peut se 30 décharger par l'intermédiaire de la résistance R2 montée en parallèle. Pour des dimensions correctes données à ce circuit RC, le condensateur se décharge également de façon analogue à l'abaissement de la température qui a lieu dans un circuit de sélection pendant les interruptions de service. Il en résulte que la 35 tension aux bornes du condensateur C est une reproduction fidèle de la température du composant critique d'un circuit de sélection. Eh d'autres* termes, le condensateur C forme une mémoire analogique . pour la séquence d'appels d'un circuit de sé- . lectiôn déterminé. 40 C'est la raison pour laquelle on peut évaluer cette tension 70 34837 5 2063173 même ou une partie de celle-ci pour savoir si le composant critique est à une température qui se situe au-delà d'une limite thermique déterrdnée. Tans le circuit représenté dans la figure 1, ceci est obtenu en reliant la prise réglable de la résistance R2 5 à l'entrée d'un circuit inverseur G2. Si le signal d'entrée qui est ainsi appliqué au circuit inverseur G2 se situe au-delà d'un seuil d'entrée déterminé, le circuit inverseur G2 est excité et un sienal de surveillance apparait à sa sortie, qui indique le dépassement d' une valeur limite critique de la température 10 dans un circuit de sélection. Etant donné que chacun des emplacements des k emplacements d'adresse possède à un instant déterminé, soit un état de signal positif ou négatif , auquel correspondent les signaux d'adresse ADk-P et ADk-N, le montage représenté dans la 15 figure 1 doit être prévu en double par emplacement d'adresse. Un mode de réalisation différent pour un tel montage est représenté dans la figure 2 dans laquelle ledit montage est constitué par deux montages partiels auxquels on applique respectivement le signal d'adresse positif ADk-P et le signal d'adresse négatif 20 ADk-N. La constitution de ce montage correspond, dans son ensemble, à celui représenté et explicité à l'aide de la figure 1. Dans le montage de la figure 2, les deux résistances d'émetteur RI et RI' sont toutes deux reliées à une source de tension négative commune -Ug. En outre, les prises réglables des résistances 25 ohmiques R2 et R2' des deux circuits temporisateurs sont reliées aux entrées d'un circuit N0R-G3 qui, de façon qui" correspond au circuit inverseur G2 représenté dans la figure 1, sert de circuit à valeur de seuil pour le dépassement de la limite thermique du circuit de sélection correspondant, et combine , en même temps 30 logiquement les signaux de surveillance. Dans la figure 3 on a représenté le schéma de bloc de l'ensemble du montage d'un premier mode d'exécution, duquel il ressort que l'on prévoit, pour chacun des k emplacements d'adresse d'une adresse une paire de générateurs de signaux de surveillance 35 désignés par USG. Les signaux fournis par ces générateurs sont combinés logiquement entre eux à l'aide des circuits N0R G3. Les sorties de tous ces circuits NOR G3 sont reliés aux entrées d'un circuit NON-ET G4 qui à son tour est relié à une des entrées 51 d'un circuit ET-G5. Le circuit NON-ET G4,.jie fournit un signal 40 au circuit ET-G5 que si, eh cas de panne, ou lors du passage d'un 70 34837 6 2063173 programme, une seule et même adresse est demandée et que par suite les circuits à l'autre entrée 52 du circuit EG5 on applique un signal de libération interne T2, dérivé de la cadence de la machine, et qui indique que la commande de la mémoire est rendue 5 libre pour l'opération suivante d'écriture ou de lecture. Si un signal de blocage produit par le circuit NON ET G4 ajpaimt'à l'arîrée 51, alors que le signal de libération T2 est présent à l'entrée 52, le circuit ET G5 n'est pas commandé. Ainsi", la mémoire peut être bloquée pour tous autres appels. Ce blocage de la mémoire est main-10 tenu aussi longtemps que la tension aux bornes drun condensateur d'au moins l'un des montages servant à fournir un signal de surveillance, est inférieur à la valeur de seuil à l'aide de laquelle le circuit associé,NON OU G3 peut lire commandé. Ensuite, le circuit NON-ET G4 est bloqué et la mémoire est rendue accessible pour d'au-15 très appels. Si., au prochain appel, la même adresse devait être appelée, et si dans le circuit de sélection correspondant la valeur critique de la température était à nouveau dépassée, la libération de la mémoire est aussitôt supprimée. Mais si l'adresse s'est modifiée entre temps, le fonctionnement normal se poursuit 20 sans aucun empêchement. Pour une meilleure compréhension de l'invention, celle-ci a été explicitée à l'aide d'un mode d'exécution simple. Mais il est clair que le rapport entre la puissance réellement installée et la puissance théorique minima admissible se répercute sur le 25 temps de réponse des générateurs de signaux de surveillance USG si l'on appelle en permanence une et même adresse. Ceci est vrai aussi bien dans le cas de l'appel permanent d'une seule et même adresse que dans le cas d'un appel réparti statistiquement d'un petit nombre d'adresses. Par ailleurs, dans l'intérêt 30 d'un flux d'informations maximum, il est peu souhaitable de faire intervenir le circuit de surveillance qui interrompt le service normal de la mémoire. Il en résulte que dans la forme d'exécution décrite, la puissance réellement installée ne doit pas être réduite dans une mesure exagérée. 35 Mais on peut réaliser les circuits de sélection pour des puissances plus faibles si l'on réduit la séquence d'appel en fonction du cas de fonctionnement réel. Le cas de fonctionnement le plus critique se présente si une seule et même adresse de la mémoire est appelée, c'est-à-dire si 1ron commande toujours le 40 même circuit de sélection pour occuper le mêmê élément de T'exci-' 70 34837 7 2063173 tation de la mémoire. Dans ce cas, il faut immédiatement réduire fortement la séquence d'appel si l'on ne veut pas que les circuits de sélection soient surchargés. Mais si l'on appelle sans cesse l'une après l'autre deux adresses ou même plusieurs adresses dans 5 une suite statistique, on a alors pour chaque circuit de sélection qui est associé à une adresse appelée des temps de recouvrement plus ou moins longs pendant lesquels ils peuvent à nouveau se refroidir à une température située au-.dëssous de la valeur critique. Cette corrélation entre durée de fonctionnement et temps 10 de recouvrement s'améliore de façon statistique avec le nombre des adresses intéressées pendant un nombre déterminé de cycles de la mémoire. On peut également réduire dans le même rapport la séquence d'appels sans que l'un des circuits d'appels soit surchargé. Dans l'intérêt d'un flux d'informations maximum qui 15 peut s'exprimer par une faible durée moyenne d'un cycle, n convient de déterminer ce cas. de.fonctionnement également sur un nombre de cycles le plus grand possible. Du point de vue statistique, cela revient à dire qu'il convient de tenir compte d'un nombre d'épreuves au hasard aussi grand que possible pour 20 obtenir une bande faible d'épreuves au hasard. Les figures 4 et 5 représentent un développement de l'invention qui remplit ces exigences. Cette forme de réalisation permet d'utiliser des circuits de sélection qui sont dimensionnés » pour une puissance beaucoup plus faible et qui par conséquent 25 peut être exécutée plus facilement selon la technique des circuits imprimés. L'exemple d'exécution qui est représenté dans ces figures se rapporte, pour la facilité de la représentation, à une mémoire à matrice comportant 256 cellules. Suivant la relation 30 (1) n = 2 , on a k = 8 emplacements d'adresse. Si le dispositif d'excitation de la mémoire est également réalisé sous la forme matricielle, on associe alors à chaque côté de la matrice de sér lection quatre emplacements d'adresse avec les signaux d'adresse correspondants AD1 à AD4 et AD5 à AD8. Ainsi que cela a déjà 35 été explicité à propos de la figure 3,on a également prévu pour chaque emplacement d'adresse un circuit ou . montage LA. pour surveiller la puissance. Afin de déterminer le cas de fonctionner ment de la mémoire, c'est-à-dire pour déterminer la charge de circuits de sélection déterminés, on relie, comme cela est repré-40 senté dans la figure 4, des circuits LA servant à la surveillance 70 34837 8 2063173. de la puissance et associés à un côté de la matrice de sélection à une unité d'interprétation ou d'évaluation AST. Celle-ci est constituée par un réseau logique à l'aide duquel on détermine si un, deux, trois, ou si les quatre dispositifs de surveillance 5 de la puissance LA associés à un côté de la matrice de sélection émettent des signaux de surveillance. Ceci est indiqué aux quatre sorties de chaque unité d'interprétation AST par les signaux d'interprétation ou d'évaluation ZFl, ZF2, ZF3, ZF4 et YF1, YF2, YF3, YF4. 10 Afin de pouvoir juger de l'état de certains éléments de la matrice de sélection, et par voie de conséquence du cas de charge ou de fonctionnement de la mémoire, il faut à nouveau associer de façon logique ces signaux d'interprétation ZFl à ZF4 et YF1 à YF4. Ceci se fait à l'aide d'un réseau de combinaison 15 logique VN qui est représenté dans la figure 5. Si l'on appelle de façon permanente une seule et même adresse, aucun des signaux d'adresse n'est modifié. Toutes les installations de surveillance de la puissance LA sont excitées, et on obtient aussi bien un signal d'interprétation ZF4 qu'un signal 20 d'interprétation YF4. Ce cas de fonctionnement de la mémoire est établi par une combinaison ET des deux signaux, et à la première des cinq sorties du réseau VN apparaît un signal NA1, suivant l'équation de Boole (2) NA1 »: ZF4 /\ YF4. 25 L'appel alternatif de deux adresses seulement, pour lequel deux cellules de la mémoire et les circuits de sélection correspondants sont toujours occupés, peut être déterminé de façon analogue (3) NA2 =: (ZF4 A YF3) \/ (YF4 A ZF3) 30 De façon correspondante on a les relations : (4) NA4 = : (ZF4 A YF2) \/ (ZF2 A YF4) \/ (ZF3 A YF3) (5) NA8 =: (ZF4 A YF1) y (ZFl AYF4) \/ (ZF3 A YF2) \/(Z¥2 /\ YF3) et (6) NA16 =: (ZF2 A YF2) \/ ZF4 V YF4 35 pour un fonctionnement de la mémoire avec un changement statistiqug de 4 ou de 8 ou de 16 adresses. Les relations (2) à (6) sont réalisées par le réseau de combinaison logique VN aux sorties duquel apparaissent, dans les cas d'une charge critique un ou plusieurs des signaux NAi. A l'aide de ces signaux NAi il faut encore satisfaire la 70 34837 9 2063173 condition de"réduire la durée du cycle, c'est-à-dire l'appel de la mémoire, en fonction de la charge, afin d'assurer que pour tin flux maximum d'informations aucun circuit de sélection n'est surchargé. Il faut également satisfaire la condition annexe de 5 déterminer le cas de charge sur un temps aussi long que possible, sans mettre en cause le bon fonctionnement du circuit de surveillance. On résoud ces promlèmes à l'aide des générateurs de signaux de surveillance USGi associés aux signaux NAi. Suivant leur nombre ordinal i = l,4f 8 ou 16, ils sont raccordés, par l'in-10 termédiaire des circuits logiques G7, à sorties complémentaires , aux sorties correspondantes du réseau VN. Leurs sorties sont rer liées par l'intermédiaire de circuits logiques G7, avec les entrées d'un circuit OU G8. Les circuits logiques G6 et G7 correspondent aux circuits logiques Gl et G3 qui ont été explicités à 15 l'aide de la figure 3, et ils servent à nouveau de circuits à valeur de seuil. Le circuit des générateurs de signaux de surveil'® lance peut correspondre au schéma de montage représenté dans les figures 1 et 2, avec toutefois la différence que dans le cas présent d'autres conditions peuvent être réalisées en ce qui concerne 20 le temps, et cela de telle manière que pour un nombre croissant des adresses appelées à plusieurs reprises suivant une séquence statistique, le temps de réponse croît pour un générateur de signal de surveillance USGi associé à l'un des signaux d'interprétation NAi et que la durée de désexâitation baisse. Si l'on 25 désigne avec t un temps de réponse minimum qui correspond à a. la durée de surcharge maximale admissible pour un circuit de sélection, alors les générateurs de signaux de surveillance USGi possèdent, suivant leur "nombre ordinal i^des durées de réponses i x t , alors que les durées de désexcitation sont choisies de façon a. 30 à être inversement proportionnelles au nombre ordinal. Si, dans le cas d'une charge critique, un ou plusieurs générateurs de signaux de surveillance OSGi émettent des signaux qui excitent les circuits logiques G7 associés, il apparaît également à la sortie du circuit 0UG8,suivant les durées de desexcittin des 35 générateurs de sigies et cfe surveriilaice eccités USGi, un sigial cfe laigeur différente qui est appliqué à l'entrée inverseur d"ui ciicuit ET G9. loutre entïée de ce circuit ÉT G9 reçoit un sigial cfe libêration interne T2, fouiffii à la cadence de la mémoire, qui excite ]e circuit ET G9 et provoque à sa sortie un signal indiquant que la mémoire est libre, aussi 40 longtemps qu'aucun signal de dérangement n'est émis par le cir- 70 34837 10 2063173 cuit OU G8. L'invention a été explicitée à l'aide de différents modes d'exécution, mais il est bien entendu que ceux-ci n® sent pas limitatif. Ainsi, il est possible de reformer le comportement 5 thermique des circuits de sélection par d'autres composants tels que par exemple par des thermistances. Le choix avantageux des composants dépend essentiellement de la valeur des constantes de temps qui sont nécessaires. Il peut également être judicieux d'adapter la surveillance des circuits de sélection pour 10 certains cas de charge non pas comme cela a été décrit suivant une subdivision binaire-» mais d'adopter une subdivision différente de celle-ci. Cela est également vrai pour le choix de l'exécution et de la constitution la plus favorable des circuits de surveillance qui dépendent de l'organisation de la 15 mémoire et de son excitation. 70 34837 ii 2063173 REVENDICATIONS 1 - Circuit de sélection pour une mémoire à accès aléatoire, caractéris é par le fait qu'il est dimensionné le cas d'une charge moyenne, correspondant au fonctionnement dans des conditions 5 normales, et que des dispositifs de surveillance sont prévus pour assurer que les circuits de sélection ne sont pas surchargés dans un cas exceptionnel, savoir dans celui d'un appel permanent. 2 - Circuit de sélection suivant la revendication 1, caractérisé par le fait qu'il consiste à simuler le comportement ther- 10 mique du circuit de sélection, en particulier avec un circuit dont la loi du signal est une fonction du temps et qui est formé par des résistances (RI, R2) et par un condensateur (C) qui conttitue en même temps une mémoire analogique pour la séquence d'appel d'une adresse de la mémoire, à prévoir un circuit à valeur de seuil pour 15 interpréter ou évaluer une limite thermique ainsi qu'une unité de commande pour limiter la séquence d'appel de certaines adresses. 3 - Circuit de sélection suivant la revendication 1 ou 2, caractérisé par le fait que l'on prévoit uncircuit ET (Cl) pour combiner logiquement un signal d&dresse avec un signal de cadence, 20 dont les sorties complémentaires sont respectivement reliées avec les bases de deux transistors (TRI, TR2) aux émetteurs desquels on applique, par l'intermédiaire d'une résistance d'émetteur commune (RI), line tension de service négative (~B un circuit dont la loi du signal est une fonction de temps et constitué par un 25 montage parallèle d'un condensateur (C) et d'une seconde résistance ohmique (R2), ledit circuit étant monté entre le collector du transistor (TR2) qui est passant en fonctionnement et le potentiel de terre, ainsi qu'un circuit à valeur de seuil», formé par un circuit inverseur (G2) dont l'entrée est reliée avec la prise 30 réglable de ladite seconde résistance. 4 - Circuit de sélection suivant l'une quelconque des revendications 1 à 3, caractérisé par le fait que l'on prévoit un circuit ou montage (LA) pour surveiller la puissance, et dans lequel les circuits de surveillance sont associés, pour fournir 35 un signal de surveillance, par paires à un emplacement d'adresse de manière que l'un d'eux interprête un signal d'adresse positif et l'autre un signal d'adresse négatif, les sorties d'une paire de ces circuits ou montages étant combinées logiquement au moyen d'un circuit NON-OU (G3). 40 5 - Circuit de sélection suivant l'une quelconque des 70 34837 12 2063173 revendications 1 à 4, caractérisé par le fait que les résistances d'émetteur (RI, RI') d'une paire de circuits ou montages associée à un emplacement d'adresse sont toutes deux raccordées à une tension de service négative (-Ug) pour fournir un signal de surveil-' 5 lance et que les prises réglables des résistances ohmiques (R2,R2') des circuits dont la loi du signal est une fonction du temps sont reliées directement aux entrées du circuit NON-OU (G3). 6 - Circuit de sélection suivant l'une quelconque des revendications 1 à 5, caractérisé par le fait que l'on prévoit un 10 circuit NON-ET (G4) dont les entrées sont reliées aux sorties des circuits ou montages (LA) servant à surveiller la puissance, ainsi qu'un circuit ET (G5) dont les entrées (51) sont raccordées nv circuit NON-ET (G4) et à la seconde entrée duquel (52) est appliqué un signal interne de déblocage (T2). 15 7 - Circuit de sélection suivant l'une quelconque des reven dications 1 à 6, pour réduire le cycle de la mémoire en fonction d'un cas de charge critique des circuits de sélection, caractérisé par le fait que l'on prévoit, pour les signaux de surveillance, des réseaux de combinaison logique (AST et VN) qui interpretent 20 ces signaux, pendant un nombre de cycles, de manière pour qu'ils émettent des signaux (NAi), en fonction du nombre d'adresses appelées dans une séquence statistique pendant ce temps , ainsi que des circuits à valeur de seuil (USGi et GY) à chacun desquels on applique l'un de ces signaux (NAi), lesdits circuits à valeur 25 de seuil réduisant, par ces signaux (NAi), la séquence de l'appel de la mémoire dans un rapport inverse â leur nombre ordinal. 8 - Circuit de sélectioft suivant la revendication 7,caractérisé par le fait que l'on prévoit des second générateurs de signaux de surveillance (USGi) dont les circuits dont la loi du si-30 gnal est une fonction du temps et qui servent à retarder l'excitation deviennent plus grands en fonction du nombre ordinal (i) alors que leurs circuits dont la loi du signal est une fonction de temps et qui servent à retarder la désexcitation sont dimensionnés dans le rapport inverse de leur nombre ordinal (i). BAD ORIGINAL