Brevet FR2070663A1 — publié le 19710917

La présente invention concerne un réseau de mémoires à deux dimensions réalisé sous forme de circuits intégrés. Plus particulièrement, elle concerne un circuit intégré comportant plusieurs transistors à effet de champ à porte isolée. 5 Dans l'état actuel de la technique, il est bien connu que les transistors à effet de champ peuvent être utilisés dans des unités de mémoire. De plus, on peut utiliser ces transistors comme dispositifs d'emmagasinage d'information dans différents arrangements de circuits tels que des registres à décalage. Une solution de l'art antérieur permettant d'utiliser ces transistors ■jO comme dispositifs d'emmagasinage, a été de disposer ces transistors à effet de champ dans une configuration de bascules. Des mémoires de ce type nécessitent un grand nombre de dispositifs actifs dans chaque cellule et par conséquent, chaque cellule occupe une surface relativement grande sur le substrat du circuit intégré. Ce type de conception limite le nombre de cellules de mémoires qui peu -15 vent être construites sur un seul substrat. Une autre solution est décrite dans le brevet français n° 1.575.946 déposé le 19.6.1968 par la demanderesse. Dans ce brevet, on décrit un réseau de mémoire utilisant des dispositifs à effet de champ, ces derniers disposés de façon à former des cellules formées de deux transistors à effet de champ et à porte 20 isolée. Chaque cellule dans ce réseau peut emmagasiner une information de signal en maintenant une charge à travers la capacité constituée par la porte et le substrat de l'un des transistors. Puisque ce dispositif exigeun minimum de deux dispositifs à effet de champ, il lui faudra encore une surface relativement grande pour chaque emplacement de cellule. Un autre inconvénient concervant les 25 deux dispositifs à effet de champ est que la détection de l'information de sortie provenant des cellules de mémoire crée une perturbation sur les cellules restantes qui sont connectées le long de la ligne de détection. Ceci est causé par le fait que chaque mémoire à transistors à effet de champ agit comme une charge sur la ligne de détection parce qu'elles sont directement connectées à 30 la ligne de détection sans aucun moyen d'isolation. Ainsi, dans ces types d'unités de mémoires, il est difficile de maintenir une fiabilité élevée de l'information emmagasinée sans introduire d'erreurs pendant le cycle de détection. Par conséquent, un objet de la présente invention est de réaliser une mémoire améliorée sous forme de circuit intégré. 35 Un autre objet de la présente invention est d'augmenter la densité et de réduire le coût par cellule d'un ensemble de cellules de mémoire, à transistors à effet de champ et à porte isolée à deux dimensions sous forme de circuit intégré. Un autre objet de la présente invention est d'isoler les cellules de mémoi-40 re, pendant une opération de lecture et d'écriture, d'un circuit intégré de 70 26588 2 2070663 mémoire à transistor à effet de champ et à porte isolée. Dans la présente invention un réseau à deux dimensions est réalisé dans une structure de circuit intégré dans laquelle chaque cellule comporte trois transistors à effet de champ et à porte isolée. Le montage des trois transistors dans 5 la cellule permet d'emmagasiner l'information de signal dans l'un des transistors en plaçant une charge à travers la capacité qui existe entre la porte et la source du transistor. La disposition des circuits particuliers à l'intérieur de chaque cellule permet d'utiliser une surface minimum dûe à la symétrie particulière des transis-10 tors à effet de champ qui sont réalisés dans le substrat. Cette réduction de la taille permet une densité plus grande des cellules dans le réseau de circuit intégré, réduisant ainsi le coût total par cellule dans la mémoire. Chaque cellule comprend un transistor d'entrée et un transistor de sortie connectés au transistor de mémoire. Le transistor d'entrée et le transistor de sortie réali-15 sent l'isolement nécessaire à l'élément de mémoire à partir de la ligne de détection de bit qui interconnecte les cellules du réseau de mémoire. Le transistor d'entrée commande le placement d'une charge entre la porte et le substrat ou capacité de source pendant un cycle d'écriture tandis que le transistor de sortie commande la détection du transistor de mémoire pendant un cycle de lectu-20 re. D'autres objets, caractéristiques et avantages de la présente invention rassortiront mieux de l'exposé qui suit fait en référence aux dessins annexés à ce texte qui représentent un mode de réalisation préféré de celle-ci. La figure 1 est une représentation schématique illustrant les connexions 25 électriques d'une unité de mémoire réalisée selon les principes de la présente invention. La figure 2 est une vue de dessus d'une cellule de mémoire de la figure 1 dans laquelle la cellule réalisée est sous forme de circuit intégré sur un substrat unique. 30 Les figures 3 et 4 sont des vues en coupe de ia structure de cellule unique de la figure 2. L'unité de mémoire représentée dans la figure 1 est un réseau n x n de cellules de mémoire 10, chacune des cellules étant constituée par trois transistors à effet de champ 12, 14 et 16. 35 On a représenté dans cette réalisation que 9 cellules, puisque ce nombre est suffisant pour illustrer les principes de l'invention. En réalité, il est évident qu'on peut utiliser des mémoires bien plus grandes comprenant beaucoup plus de cellules, mais la représentation d'une telle réalisation bien qu'elle montrerait mieux la réalité, ne servirait qu'à compliquer l'exposé sans rien 40" apporter de nouveau. Chacun des trois transistors dans sa cellule 10 comprend 70 26588 3 2070663 une porte 12G, 14G et 16G, un drain 12D, 14D et 1BDj et une source 12S, 14S et 16S, Chacun de ces transistors est un transistor à effet de champ et à porte isolée. Les transistors de ce type sont connus sous le nom de transistors MQS ou transistors métal-oxyde-semiconducteur. Tous les transistors sont formés sur 5 une pastille d'un matériau semiconducteur d'un premier type de conductivité, par exemple, un substrat P de silicium. La source et le drain de ces transistors sont d'un second type de conductivité tel que du type N. Ces régions sont réalisées par diffusion d'impuretés de type N à travers les surfaces du substrat pour réaliser deux régions de type N+ qui sont fortement dopées par cette impu-1Q reté de type n. Ces deux régions sont connectées par un canal à la surface de la pastille, qui est placée immédiatement au-dessous de la porte. Dans la réalisation décrite, les transistors sont du type de canal N, mais il est évident que les mêmes effets pourraient être obtenus en réalisant une structure avec un canal de type P. 15 En \ârité, des diodes dos à dos sont réalisées entre la source et le drain, et le courant dans le canal est nul pour la polarisation de porte nulle. Si on applique une tension positive à la porte, il se produira un appauvrissement en trous à la surface et une augmentation supplémentaire de la polarisation qui produira une accumulation d'électrons à la surface. Le canal à la surface 20 passera d'un type P à un type intrinsèque, jusqu'à une couche de type N d'inversion, à ce moment la conduction ohmique de la source au drain commencera. Les transistors fonctionnent dans "le mode d'accentuation", c'est à dire, le canal entre la source et le drain est normalement non conducteur et il est rendu conducteur en appliquant un signal positif à la porte. Pour que la conduction 25 se produise, il doit y avoir une différence de tension entre la source et le drain, et la tension de la porte doit excéder la tension de celle de ces deux bornes qui est la plus négative, c'est à dire, la source, de la valeur de la tension de seuil du transistor. Cette invention n'est pas limitée à l'utilisation de structure NPN fonctionnant dans le mode d'accentuation puisqu'on peut utili-30 ser des dispositifs à effet de champ PNP. Les dispositifs fonctionnant dans le "mode d'appauvrissement", dans lequel le canal, entre la source et le drain est normalement conducteur est rendu non conducteur par des signaux de porte, peuvent aussi être utilisés en apportant les changements appropriés aux tensions appliquées au circuit pour commander l'ensemble de mémoire. 35 La fonction de commande des cycle de lecture ou d'écriture des cellules de mémoire de la figure 1 est commandé par le dispositif de commande de ligne de mot représenté par le bloc 20 et par le dispositif de commande de ligne de bit et amplificateurs de détection associés représentés par le bloc 22. Le dispositif de commande de ligne de mot 20 actionne plusieurs lignes 01 et 02 40 plar l'intermédiaire d'un réseau de décodage Cnon représenté) qui choisit sé- 70 26588 4 2070663 quentisllement quelle colonne des cellules doit être lue ou écrite. Les lignes 01 et 02 commandent le cyle de lecture et d'écriture de chaque cellule respectivement. Plusieurs lignes de détection de bit 24 connectent chacune des cellules en 12D et 14D aux amplificateurs de détection qui ne sont pas sur le bloc 5 de circuits intégrés. La ligne de détection de bit présentera soit un niveau de signal sur la ligne 24 pendant un cycle d'écriture, soit détectera une chute du niveau de signal sur la ligne 24 pendant un cycle de lecture. Puisque la mémoire possède une ligne de détection de bit commune, elle doit fonctionner en utilisant un cycle. C'est à dire, pendant le cycle 02, l'information est emma-10 gasinée dans les cellules appropriées du réseau de mémoire et pendant le cycle 61, l'information est détectée à partir de ces cellules dont l'information est emmagasinée dans la capacité constituée par la porte et le substrat. Se référant tout particulièrement à la cellule de la mémoire 10A-1 représentée dans le coin supérieur gauche de la figure 1, l'information est emmaga-15 sinée dans la cellule pendant le cycle d'écriture en présentant un signal 02-1 qui se propage le long de la ligne reliant le dispositif de commande de ligne de mot 20 à la porte 12G. Le transistor 12 est normalement bloqué mais l'application d'une tension de seuil suffisante sur l'électrode 12G le rend conducteur. C'est à dire, que, le potentiel apparaissant à la borne 12D sera transmis par 20 l'intermédiaire du transistor à la borne 12S. Par conséquent, si pendant le temps où le transistor 12 est conducteur, on désire emmagasiner un bit d'information dans la capacité 16C du transistor, le dispositif de commande de bits enverra un niveau de signal le long de la ligne 24A. Si un potentiel apparaît sur la ligne 24A pendant ce temps, ledit potentiel apparait à la borne 12S et 25 en conséquence créera une charge à travers la capacité constituée par la porte 12G et la source 12S. Cette charge est maintenue à travers ces bornes pour une longue durée par rapport au temps de commutation des transistors. Ainsi, même si la charge tend à se dissiper à travers la capacité avec le temps, la charge sera maintenue pendant approximativement 80% du temps de fonctionnement de l'uni-30 té de mémoire. Ainsi, même s'il est nécessaire de regénérer périodiquement l'information emmagasinée, la régénération prend seulement 10 à 20% du temps de fonctionnement de la mémoire. Une fois que l'information a été emmagasinée dans le condensateur 16C, la tension sur ligne 02-1 revient à zéro créant ainsi une impédance infinie à tra-35 vers le transistor 12. La charge est maintenue à travers 16C de sorte que pendant un cycle de lecture, qui se produit alors, l'information emmagasinée sous la forme d'une charge dans la capacité peut être détectée sur la ligne de détection de bit 24A. Pendant l'opération de lecture, un signal est émis sur la ligne 01-1 par le dispositif de commande de ligne de mots 20. Cette tension appa-40 rait à la porte 14G du transistor 14. Cette tension rend le transistor 14 70 26588 5 2070663 conducteur. On désire alors lire l'information emmagasinée en 16C par détection d'une chûte du niveau du signal sur la ligne de détection de bit 24A. Effectivement, le dispositif de commande de ligne de bit représenté par le bloc 22 présentera un niveau de potentiel sur toutes les lignes de détection de bit 5 24, et si il y a une charge d'information emmagasinée dans la capacité 16G, une diminution du niveau du signal sera détecté par le fait que la charge à tra vers la capacité liée par la conduction du transistor 14 connecte la ligne 24 à la masse. C'est à dire que, s'il y a une charge dans 16C, le transistor 16 est dans un état conducteur. Par conséquent, le potentiel de la masse qui 10 apparaît à la borne 16S apparaît aussi à la borne 16D. Puisque le drain 16D et la source 14S sont communs, quand la ligne 61-1 rend le transistor 14 conducteur, la borne 14D est bien reliée à la masse diminuant ainsi le niveau du signal sur la ligne 24A d'une façon détectable par l'amplificateur de détection du bloc 22. 1S Si d'autre part, on désire écrire un bit d'information/dans la cellule d'emmagasinage 10A-1, alors pendant le cycle d'écriture, un potentiel nul apparaîtra sur la ligne 24A qui sera transmis à la borne 16G et aucune charge ne sera emmagasinée dans la capacité 16C. Alors, pendant le cycle de lecture, quand le transistor 14 est rendu conducteur, aucune décroissance du niveau de 2D signal sera détectée par l'amplificateur de détection 22 sur la ligne 24A. D'une façon similaire comme décrit pour le cycle lecture/écriture de la cellule 10A-1, toutes les cellules représentées dans la colonne 1 (10A-1, 10B-1, 10C-1) seront excitées à un temps commun par les lignes 01-1 et 62-1. En outre, la mémoire fonctionnera d'une façon cyclique un mot à la fois. C'e3t à 25 dire, 01-1 et 02-1 pour la colonne 1 seront en premier excités, ensuite 01-2 et 02-2 du second mot pour la colonne 2 seront ensuite excités. Cette commande de fonctionnement de 01 et 62 peut être réalisée par une série de réseaux de décodage non représentés. De même, les lignes de détection de bit auront des dé codeurs pour diriger l'information vers les registres appropriés et montages de 30 l'unité de traitement qui utilise la mémoire. Tout le réseau de mémoire du type représenté dans la figure 1 sous une for me schématique électrique, peut être fabriqué comme un circuit intégré sur un substrat de silicium unique. Une réalisation préférée d'une cellule dans un tel substrat est illustrée dans les figures 2, 3 et 4. La figure 2 représente une 35 vue de dessus d'une cellule dans un circuit intégré. Les figures 3 et 4 représentent des coupes à travers deux sections de cellule réalisées pour mieux comprendre la fabrication des circuits intégrés. Comme indiqué, le substrat qui constitue le matériau de base du circuit in tégré est un corps en silicium 30 ayant un premier type de conductivité P. Sur 40 ce corps de silicium, toute la surface du substrat est couverte d'une épaisse 70 26588 6 2070.663 couche de dioxyde de silicium 32 excepté aux endroits de la surface du substrat sur lesquels les cellules sont réalisées. La source et le drain pour les cellules (12D.12S, 14D, 14S, 16D, et 16S) sont réalisés par diffusion d'impuretés de type N à travers la surface du substrat pour réaliser des régions N+ qui sont 5 très fortement dopées par cette impureté de type N. Ces régions des transistors à effet de champ sont réalisées à partir de portions diffusées de ligne de détection de bit 24, de lignes reliées à la masse 26 et de zones diffusées X et Y. La ligne de détection de bit 24 et la ligne reliée à la masse 26 sont des régions diffusées qui occupent toute la longueur du substrat. Ces lignes 24 et 26 10 constituent le drain et la source au voisinage des portes et sont appelées 12D, 14D et 16S. Une fois que les régions diffusées sont réalisées à l'intérieur du substrat, une fine couche de dioxyde de silicium est réalisée au-dessus de toute 1 la surface du substrat de façon à recouvrir complètement toutes les régions diffusées et le substrat de silicium. Cet oxyde est un matériau isolant qui sépare 15 la porte du drain et de la source.Sur le matériau isolant 32, on fait passer des lignes d'aluminium interconnectant les différentes cellules réalisées dans le circuit intégré. Ces lignes sont représentés par 01 et 02 comme s'étendant sur les transistors à effet de champ 12 et 14 dans les zones désignées par 12G et 14G. On voit à partir des figures 3 et 4 que les dites zones d'aluminium ont 20 une forme conique sur leurs côtés et recouvrent une petite partie du drain et de la source de façon à constituer un canal N sntre la source et le drain. L'interface entre la ligne d'aluminium et la région d'oxyde représentée par 28 est montré en pointillé au-dessous des zones d'aluminium. Le canal de type N est réalisé directement au-dessous de cette région d'oxyde et permet la conductivi-25 té entre la source et le drain chaque fois qu'un potentiel de seuil apparaît à une des portes métalliques 12G, 14G et 16G. Comme représenté dans la figure 2, le contact d'aluminium qui constitue la porte 16G et qui s'étend au-delà du transistor de façon à réaliser un contact ohmique avec la source du transistor 12 appelée 12S. Ce contact ohmique est re-30 présenté comme une connexion électrique entre la ligne d'aluminium 40 et la région Y de diffusion N+. La connexion est réalisée à l'interface 42 au moyen de techniques de liaison bien connues. Cette connexion ohmique est la seule pénétration des couches qui est nécessaire dans la cellule et qui permet une réduction et symétrie des dispositifs à effet de champ sur les circuits intégrés. 35 Une fois que les couches métalliques sont réalisées sur le substrat, d'au tres couches d'un matériau isolant de dioxyde de silicium sont déposées sur toute la surface du substrat et ensuite, supprimées dans les endroits où l'oxyde recouvre les lignes d'aluminium. Il est bien connu de l'homme de l'art que bien que la réalisation préférée 40 ait été décrite comme étant constituée par un substrat de matériau de type P 70 26588 7 2070663 et une région de diffusion de typa N+, les mêmes objectifs peuvent être obtenus en utilisant un substrat de type N avec des régions de diffusion de type P+. Il est évident aussi que tout le substrat sur lequel la mémoire est réalisée est normalement à un potentiel de référence. Cette polarisation du substrat 5 n'est donc pas représentée. Dans un but d'illustration, on supposera que l'on désire emmagasiner un mot binaire 101 dans les cellules disposées dans la colonne 1, c'est à dire, les cellules 10A-1, 10B-1 et 10C-1. Initialement, le dispositif de commande de ligne de mot présentera un niveau de signal positif de 1 volt sur la ligne 92-1 10 de façon à appliquer ce potentiel à toutes les portes 12G du mot 1. Ce potentiel de seuil rend conducteur le transistor 12. En même temps que l'excitation de la ligne 62-1, les lignes 24 qui sont connectées au dispositif de commande de ligne de bit 22 transmettront des niveaux de signaux représentant le mot binaire aux cellules. C'est à dire, un niveau de potentiel de 9 volts sera d'abord en-15 voyé sur la ligne 24A où le bit 1 doit être emmagasiné et le potentiel de la masse apparaitra sur la seconde ligne 24B où un 0 doit être emmagasiné et de même, un potentiel +9 apparaîtra pour représenter un bit 1 sur la troisième ligne 24C. Puisque le potentiel de 02-1 a rendu conducteur tous les transistors à effet de champ 12 dans les cellules 10-1, 10B-1 et 1ÛC-1, le potentiel appa-20 raissant sur les lignes 24 apparaîtra aussi à travers les capacités 16C emmagasinant ainsi une charge représentative de la donnés binaire respective dans la capacité constituée par la porte et le substrat des transistors 16. Le temps exigé pour charger les capacités est très petit et inclus le temps de cycle d'écriture pendant lequel le signal est présent sur 92-1. Ce temps en pratique 25 est de l'ordre 50 nanosecondes. Une fois que l'information est emmagasinée dans les cellules 10A-1, 10B-1 et 10C-1, la charge est maintenue à travers la capacité pour un temps relativement long comparé au temps de lecture /écriture avant qu'une dégénération suffisante de la charge exige une ré-écriture de l'information. 30 Quand on désire extraire l'information emmagasinée dans les cellules res pectives, un signal 61-1 sera appliqué aux transistors 14 en établissant un potentiel à toutes les portes 14G dans les cellules 10A-1, 10B-1 et 10C-1. En même temps que l'apparition des signaux sur les lignes 01-1, les lignes 24 seront amenées à un potentiel positif. Ce potentiel apparait sur toutes les li-35 gnes 24. Cependant, seulement les cellules 10A-1, 10B-1 et 10C-1 sont en fonctionnement puisque les lignes 81 pour les autres cellules sont au potentiel de la masse isolant effectivement par ce moyen toutes les cellules restantes des lignes de détection de bit. Cette isolation réduit les erreurs dans le cycle de lecture. Pendant le temps, pour les cellules 10A-1 et 10C-1 où l'infor-40 mation binaire 1 est représentée par une charge à travers la capacité 16C, les BÂD ORIGINAL 70 26588 8 2070663 transistors à effet de champ 16 sont rendus conducteurs. Ainsi, les lignes 24A et 24C appliquées aux cellules 10A-1 et 10C-1 sont effectivement reliées à la masse. Ceci entraîne une diminution du niveau du signal qui apparait sur les lignes 24A et 24C qui interconnectent les cellules 10A-1 et 10C-1. Cette diminu-5 tion du niveau du signal est détectée par les amplificateurs de détection du bloc 22 qui transféreront l'information vers d'autres étages d'une unité de traitement à travers un réseau de décodage Cnon représenté). La cellule 10B-1, qui possède une charge nulle à travers la capacité 16C maintiendra le transistor 16 non conducteur produisant ainsi aucun effet sur le niveau du signal de 10 la ligne 24B. Quand on désire recharger toutes les capacités d'emmagasinage de l'unité de mémoire du circuit intégré, on effectue un cycle de lecture et l'information est ensuite écrite à nouveau dans les cellules correspondantes de l'unité de mémoire. La ré-écriture de l'information est habituellement nécessaire appro-15 ximativement toutes les 200 microsecondes. Puisque dans un réseau de 200 mots, des opérations de lecture/écriture peuvent être réalisées en 100 nanosecondes, tous les mots de la mémoire peuvent être régénérés dans une période de 20 microsecondes. Ceci permet le fonctionnement d'une mémoire pendant 180 microsecondes [1800 opérations de lecture/écriture) avant le prochain cycle de regénéra-20 tion. En intercalant la régénération avec des cycles de lecture sur écriture, il est possible de permettre une utilisation à 90% du cycle de lecture/écriture dans le temps d'utilisation de la mémoire et seulement 10% du temps total du fonctionnement de la mémoire sera exigé pour la régénération. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins 25 les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détails qu'il juge utiles sans pour autant sortir du cadre de ladite invention. BAD ORIGINAL 70 26588 9 2070663 REVENDICATIONS 1.- Circuit de mémoire pouvant recevoir, maintenir et libérer une information binaire caractérisée en ce qu'il comprend: 5 un premier transistor à effet de champ à porte isolée, composé d'une pre mière région source, d'une première région drain et d'une première région porte capable d'emmagasiner une information binaire par la conservation d'une charge à travers la capacité existant entre les dites régions porte et source, avec une polarité telle qu'elle favorise la conduction dudit premier transistor 10 un second transistor à effet de champ ayant une seconde région source, une seconde région drain et une seconde région porte un troisième transistor à effet de champ ayant une troisième région source, une troisième région drain et une troisième région porte une ligne de détection de bits connectée aux dites seconde et troisième 15 régions drain pour l'entrée et l'extraction de l'information binaire emmagasinée dans ledit circuit uns ligne de masse connectée à ladite première région source une première connexion non résistive entre les dites première région porte et troisième région source 20 une seconde connexion non résistive entre les dites première région drain et seconde région source une première ligne de commande connectée à ladide seconde région porte pour la détection de l'état du premier transistor une seconde ligne de commande connectée à ladite troisième région porte 25 pour appliquer un niveau de potentiel approprié audit premier transistor, de telle •feçon qu'un niveau de signal apparaissant sur ladite ligne de détection de bits puisse être emmagasiné sous la forme d'une charge électrique dans ladite capacité, par la dite seconde ligne de commande et l'état de cette même capacité puisse être détecté par le niveau de signal présenté sur ladite ligne 30 de détection de bits. 2.- Circuit de mémoire selon la revendication 1 dans lequel les dites premières et secondes lignes de commande commandent l'état de conduction des dits second et troisième transistors. 35 3.- Circuit de mémoire selon la revendication 2 dans lequel ladite ligne de détection de bits est une bande semiconductrice formant par ailleurs les dites seconde et troisième régions drain . 40 4.- Circuit de mémoire selon la revendication 3 dans lequel une partie de 70 26588 10 2070663 ladite ligne de masse est une portion semiconductrice formant ladite première région source. 5.- Circuit de mémoire selon la revendication 4 dans lequel les dites pre-5 mière et seconde connexions sont réalisées par une métallisation non résistive. 6.- Cellule de mémoire intégrée monolithique pouvant recevoir, maintenir et libérer une information binaire caractérisée en ce qa'elle comprend: un corps de matériau semiconducteur d'un premier type de conductivité 10 une pluralité de cellules disposées selon un arrangement à deux dimensions dans ledit corps toute une rangée de cellules selon la première dimension ont au moins une connexion commune avec une première et seconde régions diffusées de matériau semiconducteurs d'une ligne de conductivité opposée audit premier type. Une 15 portion de ladite première région formant une ligne de masse et ladite seconde région formant une ligne de détection de bits une troisième et une quatrième régions semiconductrices diffusées du type de conductivité opposé audit premier type s'étendant dans une partie dudit corps semiconducteur 20 une première région de matériau isolant recouvrant complètement les dites régions diffusées et enfin une première et seconde lignes de commande formées par un métal recouvrant ladite région isolante de façon à former trois transistors à effet de champ à grille isolée à l'Intérieur de chaque cellule, les dits transistors 25 comportant une connexion ohmique entre ladite quatrième région et le contact métallique de porte.