Brevet FR2068743A1 — publié le 19710903

La présente invention a* trait à an dispositif à semiconducteur de conception originale, lequel est constitué par plusieurs éléments de circuit électrique comportant des transistors à effet de champ du type MOSIPET dit MOS (c'est-5 à-dire à oxyde métallique) à électrode de commande isolée et, si nécessaire, des résistances, des diodes, etc,., sur une sous-couche de support ou substrat d'un semiconducteur, et dans lequel se trouvent éliminés les effets parasites, dits MOSFEÏ parasites, se produisant entre lesdits éléments de circuit 10 électrique. Un transistor à effet de champ du type à électrode de commande isolée, lequel est techniquement connu sous le nom de "MOSFET" ou "MOS" est réalisé selon le procédé suivant : dans la surface principale d'une sous-couche de sup-15 port ou substrat d'un semiconducteur présentant un premier type de conductivité l'on dispose séparément des régions d'un deuxième type de conductivité opposée, lesquelles sont desti-néés à servir d'électrodes de cathode et d'anode, en suite de quoi lesdites électrodes métalliques de cathode et d'anode sont 20 respectivement amenées en contact avec lesdites régions, cepen-i dant que la région intermédiaire (laquelle sera dénommée ci-après la région à électrode de commande) qui est située entre la région d'électrode-cathode et la région d'électrode-anode esb revêtue d'une couche isolante sur laquelle l'on forme ulté-25 rieurement une électrode de commande métallique. Il est de pratique courante de former, dans un circuit intégré du type MOS ou (LSI) (c'est-à-dire à intégration à grande échelle), plusieurs Qircuits intégrés à oxyde métallique sur la surface principale du substrat d'un semi-30 conducteur, de manière à ce qu'il soit interconnecté conformément à la structure prédéterminée du circuit. En pareil cas, l'on sait pertinemment bien que des effets parasites se produisent entre les circuits MOS et les électrodes de connexion de ces derniers faisant fonction 35 d'électrodes de commande, si bien que les caractéristiques électriques s'en trouvent gravement perturbées® L'on va maintenant élucider les raisons des effets parasites touchant aux circuits MOS en prenant pour exemple la disposition du circuit de deux inverseurs, laquelle 40 constitue une caractéristique fondamentale des circuits int^gr^g BAD ORIGINAL 70 32336 2 2068743 du type MOS ou ISI (LSI étant l'abréviation consacrée pour : intégration à grande échelle)» La figure 1 est un schéma illustrant la structure ou disposition d'un circuit inverseur ; 5 la figure 2 est une vue du dessus, à une échelle agrandie, d'une partie d'une pastille à circuit intégré lorsque le circuit inverseur représenté sur la figure 1 se trouve réalisé sous la forme d'un circuit; intégré ; la figure 3 est une vue en coupe faite 10 d'après les traits discontinus 15, 16 et 17 portés sur la figure 2. Pour la commodité de la présente description» seule une partie essentielle du transistor MOS du type à canal P se trouve représentée à une échelle agrandie, ceci 15 n'impliquant cependant aucune limitation de la présente invention. En référence tout d'abord à la figure 1» les inverseurs se trouvent respectivement dotés de bornes d'entrée 1 et 2 et de bornes de sortie 3 et 4. Les référen-20 ces 5 et 6 désignent les bornes d'alimentation dommunément utilisées pour les deux inverseurs» La borne 5 se rapporte au potentiel de terre, cependant que la borne 6 se rapporte au potentiel le plus faible parmi les potentiels négatifs utilisés dans les circuits du type intégré et LSI. Les ré-25 férences 7, 8, 9 et 10 représentent des transistors MOS constituant les inverseurs» En référence maintenant aux figures 2 et 3S les éléments identiques à ceux de la figure 1 sont assortis des mêmes références et symboles. Les parties situées à l'in-* 30 téxieur des traits pleins, tels que ceux désignés par la référence 11, sont constituées par des couches de métal évaporé tel que de l'aluminium;, cependant que les parties se trouvaat à l'intérieur des traits pleins, tels que ceux désignés par la référence 12, représentent les couches diffusées du type P+ « 35 Les parties hachurées, telles que celles désignées par la référence 13, représentent les électrodes-de commande des transistors MOS, cependant que les parties ombrées, telles que celles désignées par la référence 14, représentent des parties ou zones de commutation entre les couches métalliques et les 40 couches semiconductrices (couches diffusées du type P+). BAD ORIGINAL 70 32336 2068743 Sur la figure 3, la référence 18 désigne le substrat du type M", la référence 19 une mince couche isolante correspondant à la région de l'électrode de commande du transistor MOS, et la référence 20 une couche isolante épaisse 5 correspondant à la partie extérieure à la région de l'électrode de commande„ La partie ou zone 21 telle que représentée, par exemple, sur la figure 3 est appelée un MQSFEŒ ou MOS parasite. Ceci signifie que dans la zone en question la couche 10 métallique 6 est perpendiculaire par rapport à la couche isolante 20 et lës régions 22 et 23 de la couche diffusée du type P+, de telle sorte que sé trouve formée une structure métal-isolant-semiconducteur (laquelle est plus "brièvement dénommée MIS) tel que le transistor MOS 7, ledit transistor MOS étant 15 formé lorsqu'on applique une tension de polarisation appropriée. Ceci entraîne des connexions intempestives entre les inverseurs (tels que ceux représentés sur la figure 1), ce qui peut se traduire par la détérioration des caractéristiques fonctionnelles du système, et parfois même par le non fonctionnement de 20 ce dernier. Les procédés antérieurement adoptés en vue de parer aux effets précités d'un MOSFET parasite sont les suivants ; (1) renforcement de l'épaisseur de la couche isolante 20 au-dessus de la région 21 où. se produit le MOSEET parasite 25 (région de l'électrode de commande), et (2) formation d'une couche diffusée du type N (telle que celle désignée par la référence 27 sur la figure 2) dans la région de l'électrode de commande 21 du MOSEET parasite, afin de couper le canal du transistor M0SP 30 Afin d'éliminer complètement l'effet d'un MOSEET parasite conformément au procédé (1), il est nécessaire que l'épaisseur de la couche isolante 20 de la région de l'électrode de commande du MOSEET parasite soit supérieure de 15 à 20 fois à la couche isolante 19 de la région de l'électrode 35 de commande du transistor MOS normal. Ceci revient à dire que lorsque l'épaisseur (Tox 19) de la couche isolante normale 19 O s'établit tout au plus à lo000 A , l'épaisseur requise (Tox 20) de la couche isolante 20 est de l'ordre de 15.000 à 20.000 A . Cependant, la résistance mécanique du dispositif de fixation 40 n'est pas suffisante, par exemple, du côté des crans ou éqhan- 70 32336 4 2068743 crures entre les couches 19 et 20, sur le pourtour des ouvertures de communication 24 ou 14? ou dâns le cas du façonnage du métal et la photorésist à l'endroit des sections concaves telles que les régions de contact de l'électrode de commande 5 lors de la formation de leurs contacts par impression, la précision du façonnage étant par ailleurs détériorée, de telle sorte qu'il advient que le câblage métallique se détache» Selon le procédé (2), la concentration de , 1Û - la couche diffusée du type N est supérieure d'environ 10 10 atomes/cm^0 II s'ensuit que s'il y a suppression totale du MOSPET parasite, il n'en demeure pas moins que la couche diffusée N+ 27 ne doit pas recouvrir ou chevaucher les couches diffusées P+ 22 et 23® Si ces dernières se trouvent recouvertes, la tension de claquage de la fonction P-H est amenée à 15 décroître, rendant impossible le fonctionnement du circuit intégré du type MOS ou LSI» En conséquence, il est nécessaire de pourvoir à des espacements appropriés des deux côtés de la couche 27 (à savoir de l'ordre de 5 à 10 microns), ce qui augmente d'une part la surface requise de 30 à 50 #, diminuant 20 d'autre part le degré d'intégration du circuit MOS ou LSI, à quoi s'ajoute un coôt de production supérieur. L'effet parasite décrit ci-dessus se produit non seulement entre les transistors MOS, mais également entre un transistor MOS et d'autres éléments du circuit élec-25 trique, tels que la résistance diffusée et les diodes présentes à la surface du substrat semiconducteur. La présente invention a pour but de résoudre les difficultés propres à la technique antérieure, son objet étant plus précisément d'éliminer l'effet parasite des tran-30 sistors MOS, autrement dit les MOSFETS parasites. Le point fondamental de la présente invention réside dans la mise en oeuvre d'un dispositif semiconducteur comportant une sous-couche de support ou substrat semiconducteur dont la surface principale est revêtue d'un matériau 35 isolant présélectionné, ladite surface principale étant pourvue de plusieurs éléments de circuit électrique, y compris des transistors à effet de champ du type à électrode de commande isolée faisant usage dudit revêtement isolant et, si nécessaire, des résistances, des diodes et autres composants analogues 40 s'y trouvent montés et interconnectés par l'intermédiaire d'une 70 32336 2068743 couche métallique de connexion disposée sur ledit revêtement isolant, caractérisé par le fait qu'afin d'éliminer sur ledit substrat semiconducteur un effet dit parasite dans le transistor à effet de champ du type à électrode de commande isolée 5 (lequel est plus brièvement dénommé MOSFET parasite), ledit effet parasite étant produit par ladite couche métallique de connexion destinée à connecter lesdits éléments du circuit électrique faisant fonction d'électrode de commande, l'une des deux régions des éléments adjacents du circuit électrique fai-10 sant fonction de région d'électrode-cathode, l'autre faisant fonction de région d'électrode-anode, il est pourvu à une couche à haute concentration d'impureté , laquelle présente le même type de conductivité que celle de ladite électrode de commande, ladite couche recouvrant la région de la surface du 15 semiconducteur (à savoir la région de l'électrode de commande du MOSFET parasite) qui se trouve disposée directement au-dessous de l'électrode de connexion faisant fonction d'électrode de commande dudit MOSEEI parasite, étant par ailleurs disposée entre les régions constituant respectivement 1'électrode-ca-20 thode et 1'électrode-anode dudit MOSFET parasite et l'une au moins des régions respectives formant électrode de cathode et électrode d'anode dudit MOSEET parasite, ladite couche présentant, lorsqu'elle recouvre ladite région d'anode et/ou région de cathode dans un transistor MOS du type normal, une concen-25 tration d'impureté à ce point élevée qu'elle ne diminue en rien la tension de claquage de la jonction P-iT dans lesdites régions de cathode et d'anode, en particulier dans ladite zone de recouvrement, la concentration dcimpureté dans ladite couche à concentration d'impureté élevée étant de l'ordre de 30 1,5 x 10atomes/cm^ à 2 x ÎO"^ atomes/cm^. Avec le mode d'agencement décrit ci-dessus, l'on peut obtenir les résultats suivants s (1) la couche à concentration d'impureté élevée présente une efficacité suffisante que pour éliminer le MOSPET parasite 35 et ceci sans devoir renforcer l'épaisseur, comme dans la technique antérieure, de la partie de la couche isolante disposée sur le substrat semiconducteur ou paraît se produire le MOSEET parasite f (2) du fait qu'il n'est pas nécessaire de renforcer l'épaisseur 40 de la partie de la couche isolante où. paraît se produire 70 32336 6 2068743 le MOSPET parasite , les échancrures exécutées dans ladite couche isolante peuvent présenter de faibles dénivellations» Il en résulte que le phénomène de coupure se produisant à l'endroit des échancrures de la couche métalli-5 que de connexion se trouve pratiquement éliminé % (3) du fait qu'il est possible d'obtenir une couche ou pellicule isolante plus mince, l'on peut accroître la précision de l'ouverture de la couche isolante dans la partie de contact, de même que la précision de la partie active dans 10 la couche de connexion métallique et autres éléments apparentés ? (4) la tension de claquage d'une jonction P-N entre la couche à concentration d'impureté élevée et la région de la cathode ou de l'anode est maintenue suffisamment haute en 15 comparaison de la tension de service d'un transistor MOS normal en dosant de façon appropriée la concentration d'impureté pour la couche susmentionnée à concentration d'impureté éle'wée» En conséquence, il est possible de disposer de façon adjacente la région de cathode et la région 20 d'anode du MOSFET parasite (à savoir, par exemple, les ré gions 22 et 23 sur la figure 2) et d'accroître de la sorte le degré d'intégration du dispositif semiconducteur du type à circuit intégré ou LSI» Sur les figures 1 à 3 se trouve illustrée la 25 structure d'un circuit inverseur du type courant, la figure 1 illustrant le schéma de principe du circuit, la figure 2 étant une vue du dessus du circuit intégré et la figure 3 représentant une vue longitudinale en coupe dudit circuit intégré. Les figures 4 et 5 illustrent un mode de ré-30 alisation de la présente invention relativement au circuit intégré perfectionné de l'inverseur, la figure 4 étant une vue du dessus dudit circuit intégré et la figure 5 étant une vue longitudinale en coupe d'une partie dudit circuit intégré. La figure 6 est un graphique déterminant la 35 concentration d'impureté dans une couche diffusée IT+ conformément à la présente invent ion, et illustrant le rapport existant entre la tension de seuil d'un MOSïET parasite ou la tension de claquage d'une jonction P=N et la concentration d'une impureté du type H ; sur cette figure les abréviations portées en ordon-40 née signifient ce qui suit s Yths (V) = tensions de seuil du BAD ORIGINAL 70 32336 7 2068743 MOSFET parasite, et VPN (V) = tension de claquage de la jonction ; les abréviations portées en abscisse signifient ce qui suit s Cl/cm^ = concentration d'impureté par cm^o la figure 7 est une vue longitudinale en 5 coupe illustrant un autre mode de réalisation de la présente invention. les figures 8 à 10 illustrent un autre mode de réalisation de la présente invention, établissant une comparaison entre les deux cas où. le transistor MOS tel que 10 représenté sur la figure 8 est constitué par un circuit intégré conforme à la technique antérieure (figure 9) et le dispositif propre à la présente invention (figure 10). les figures 11, 12a et 12b illustrent un autre mode de réalisation de la présente invention, la figure 15 11 étant un schéma de principe du circuit de l'électrode de commande d'un transistor MOS, les figures 12a et 12b étant respectivement des vues en coupe, à une échelle agrandie, de parties essentielles du circuit illustré sur la figure 11 lorsqu'il se présente sous la forme d'un circuit intégré conforme à 20 la présente invention.. Les figures 13 et 14 illustrent un autre mode de réalisation de la présente invention, chacune desdites figures étant une vue en coupe, à une échelle agrandie, d'une partie essentielle d'un élément ou composant MOS complémentaire0 25 Les caractéristiques et avantages de la pré sente invention apparaîtront plus clairement au cours de la description détaillée qui suit, laquelle est faite en référence aux modes de réalisation illustratifs susmentionnés. Les figures 4 et 5 illustrent un circuit in-30 tégré d'un circuit inverseur perfectionné par rapport au circuit classique tel que représenté sur les figures 2 et 3, en vue d'éliminer totalement le MOSPET parasite. Il s'ensuit que les éléments identiques ou correspondants se trouvent dotés de références identiques. L'une des caractéristiques du circuit illustré 35 sur les figures 4 et 5 réside dans le fait qu'une couche diffusée H+ 26 se trouve profondément insérée dans les couches P+ à travers la surface d'un substrat semiconducteur, à la réserve de la région de l'électrode de commande 13 d'un transistor MOS normal. 40 L'ensemble de la zone ou région située à 70 32336 8 2068743 l'extérieur des traits en pointillés 27 sur la ligure 4 repré- / + sente la couche diffusée U Bans la présente invention, la concentration d'impureté dans une couche à concentration d'impureté élevée se 5 trouve limitée dans une certaine plage, de façon que l'efficacité requise soit obtenue sans avoir pour autant à diminuer les propriétés électriques du transistor MOS. la description qui suit concerne un procédé destiné à déterminer le taux approprié de concentration d'im-10 pureté dans une couche à concentration d'impureté élevée. L'un des facteurs contribuant à déterminer les caractéristiques fonctionnelles d'un transistor du type MOS ou LSI est constitué par la tension de seuil Vth. Ladite tension Yth est fonction de plusieurs paramètres tels que 15 l'épaisseur Tox 19 de la couche isolante 19 (ou couche de l'électrode de commande isolée) sur la figure 3, la concentration d'impureté U dans le substrat 18 du type H, la concentration de porteurs Qss se produisant à la surface située directement au-dessous de la couche isolante 20, et la sélection des axes du 20 cristal, l'état le plus favorable semblant se présenter par ailleurs de la façon décrite ci-après. La surface du-cristal du substrat semiconducteur est une surface /~100_7» Tox 19 ç^lsOOO A 9 I = 1 à 5 ï 10^/cm^, et Qss = 2 x lO^/cm2, ce qui donne pour résultat Yth =1,8 à 2,4 Y. 25 Ensuite, la tension de la cathode 6 VGG sur les figures 1 à 3 doit représenter environ six fois la tension Yth pour atteindre à sa valeur maximale, à savoir Yçg ^ 15,2 V» Il s'ensuit que la mise en oeuvre effective de la présente invention requiert que l'impureté N+ soit dif-30 fusée-pour la tension de seuil Yth du MOSPET parasite et que la tension de claquage Ym de la jonction P+ - Iï+ soit supérieure d'environ 15 V. En outre,-1'épaisseur Tox 20 de la couche isolante 20 sur la figure 3 doit atteindre de préférence la valeur Tox 20 10.000 A , de façon à empêcher que le câblage 35 métallique tel que décrit précédemment comme étant constitué, par exemple, par de l'aluminium, ne soit sectionné à l'endroit de l'échancrure ou créneau de la couche isolante. La courbe 28 tracée sur la figure 6 représente le résultat d'un essai expérimental obtenu en relevant 40 la tension Yth du MOSFET parasite, la concentration d'impuretés 70 32336 9 2068743 dans la partie 26 constituant une variable lorsque Tox 20 = 10.000 A . Conformément à ladite courbe, la condition requise pour obtenir les résultats N répond à la formule suivante s H ^ = 1,5 x 1016/cm3 5 La courbe 29 portée sur la figure 6 illustre le résultat d'un essai expérimental obtenu par relevé de la tension de claquage VPIP N faisant fonction de variable, ce qui donne la formule suivante t H" =" 2 x 1017/cm5 10 II en résulte que le taux de concentration optimal pour H est le suivant s 1,5 X 1016/cm5 ^ ÎT œT 2 x 1017/cm5 Il est possible d'éliminer en totalité le M0SFET parasite par sélection de la valeur de H dans les li-15 mites du taux de concentration précité. Lorsque la concentration d'impureté H est "I /* -7 choisie de façon à être inférieure à 1,5 x 10 /cm, la tension de seuil du MOSFET parasite tombe au-dessous de 15 V, de telle sorte que ledit effet parasite soit provoqué par la 20 mise en service de la tension à la cathode du circuit intégré (soit environ 15 V), ce qui entraîne la détérioration des ca-> ractéristiques électriques. Lorsque la concentration d'impureté F est choisie de façon à être supérieure à 2 x lO^/cm^, la tension de claquage de la jonction PÎT tombe au-dessous de 25 15 V, de telle sorte que la jonction PN de chaque transistor MOS soit soumise à une tension de claquage, devenant de la sorte inutilisable. La densité susmentionnée de la concentration d'impureté dans la couche à concentration d'impureté éle-30 vée n'est évidemment valable, ainsi qu'il a été décrit ci-dessus , que lorsque la surface du cristal du semiconducteur•équivaut à flOO_7, Tox 19 1.000 A , -N - 1 à 5 x ÎO"*"^ atomes/ 3 XI 2 cm et Qss = 2 x 10 /cm , ladite densité variant par ailleurs en fonction des paramètres donnés. Toutefois, la détermination 35 de la densité de la concentration en impureté peut s'effectuer selon le processus décrit ci-dessus en corrélation avec la figure 6. La figure 7 illustre un autre mode de réa--, , , . .dans lisation de la présente invention. Bien que Ae mode de réalisa- ^ tion précédent la couche à concentration d'impureté élevée 70 32336 îo 2068743 destinée à éliminer le MOSFET parasite soit recouverte à la fois par les régions-de cathode et d'anode dudit MOSIPET parasite, il n'est pas toujours nécessaire qu'il en soit ainsi pour réaliser la mise en oeuvre effective de la présente invention, 5 Le recouvrement ou chevauchement dé la couche à concentration d'impureté élevée exclusivement avec la région diffusée du type P constituant la région de cathode (ou région d'anode) du MOSFET parasite^ ainsi qu'il est illustré sur la figure 7, est suffisant pour pouvoir mettre en oeuvre la présente in-10 vention. En référence toujours à la figure 7» se trouve illustré un substrat de silicium 30 présentant un type de conductivité H", et à la surface duquel sont formés un pre»-mier transistor MOS 31 et un deuxième transistor MOS 32. les 15 régions de cathode 33 et 35P ainsi que les régions d'anode 34 et 36 desdits premier et deuxième transistors MOS sont réalisées par diffusion d'une impureté du type P dans des parties présélectionnées à la surface dudit substrat. Les références 37 et 38 désignent des couches d'électrodes de commande iso-20 lées constituées par une pellicule ou couche de SiOg, la référence 39 désignant une couche comparativement épaisse (envi- O ron 10,000 A) de SiO,,, laquelle recouvre entièrement le substrat de silicium, à la réserve des transistors MOS, Les références 40 et 41s, 42 et 43» ainsi que 44 et 45 désignent, res-25 pectivement, 1'électrode-cathode, l'électrode de commande et l'électrode-anode des premier et deuxième transistors MOS, La référence 46 désigne un conducteur de connexion (à savoir une couche d'aluminium évaporé) s'étendant à partir de l'électrode-anode du premier transistor MOS jusqu'à la couche de Si02 39, 30 Un MOSFET parasite se compose habituellement d'une région de cathode 34 (ou d'une région d'anode) d'une région d'anode 35 (ou d'une région de cathode) et d'une électrode de commande 46, Toutefois, lorsqu'on dispose une couche à concentration d'impureté élevée 47 de façon qu'elle recouvre la 35 région de cathode 349 le MOSPET parasite ne fonctionne pas du tout dans les conditions de fonctionnement normal des premier et deuxième transistors MOS précités, ce qui signifie que ledit MOSFET parasite se trouve supprimé. Bien que pour plus de clarté lesdits premier 40 et deuxième transistors MOS sont représentés comme étant 70 32336 îi 2068743 fortement écartés dans le mode de réalisation en question, il est possible de les rapprocher un peu plus l'un de l'autre. De plus, bien que la couche à concentration d'impureté élevée soit uniquement interposée entre les-5 dits premier et deuxième transistors MOS dans le mode de réalisation en question, il est néanmoins possible de disposer ladite couche 47 de façon qu'elle entoure le premier transistor MCS » Les figures 8 à 10 illustrent un autre mode 10 de réalisation dans lequel, conformément à la présente invention, se trouvent effectivement réduites les dimensions d'un réseau MOS. La figure 8 représente un schéma de principe d'un réseau MOS. La figure 9 est une vue en plan du schéma 15 de montage sur un substrat semiconducteur comportant le circuit représenté sur la figure 8, conformément au processus antérieur de diffusion . La figure 10 est une vue en plan du schéma de montage sur une surface de substrat conforme à la présente invention. 20 En référence donc aux figures 8 à 10, les références 48, 49* 50, 51, 52 et 53» respectivement, représentent les transistors MOS constituant dans leur ensemble un réseau ou structure. Les références 54? 55» 56, 57, 58, 59, 60, 61 et 62 désignent respectivement les régions oïi se produisent 25 les MOSEET parasites en fonction des raisons propres à leur constitution. Les références 63, 64 et 65 désignent des câblages métalliques faisant office d'électrodes de commande des transistors du type M0S„ Alors que les références 66, 67, 68 et 69 désignent respectivement les électrodes-anodes des transis-30 tors du type MOS lorsqu'elles sont du type à diffusion P+, la référence 70 désigne le fil de terre du type à diffusion P faisant fonction de cathode pour les transistors du type MOS. Dans la structure illustrée sur la figure 10, il est pourvu à une concentration élevée d'impureté du type H dans toutes les 35 parties, à la réserve de celles destinées aux régions d'anode et de cathode et de l'ensemble de la région de l'électrode de commande de la surface du substrat semiconducteur, de manière à éliminer tout MOSFET parasite, ainsi qu'il a été mentionné précédemment en référence au mode de réalisation décrit sur la 40 figure 4. 70 32336 i2 2068743 Sur les figures 9 et 10 se trouve illustré le schéma de montage, en vue d'établir des comparaisons d'ordre dimensionnelo L'étendue en largeur de la diffusion est de 10 microns, la longueur du canal du transistor MOS çst de 10 microns, cependant que l'espace libre ménagé entre K+ et P+ , ainsi qu'entre la couche métallique et l'électrode de commandef s'établit uniformément à 5 microns» Lorsqu'on compare les figures 9 et 10, l'on peut constater que si leurs dimensions sont identiques dans le sens longitudinal tel qu'il se présente sur le dessin, les dimensions diffèrent cependant dans le sens horizontal, s'établissant à 160 microns pour la figure 9 et à 110 microns seulement pour la figure 10. Ceci signifie qu'avec la mise en oeuvre de la présente- invention dans un réseau ou structure du type MOS, par exemple, l'on obtient une amélioration de 30 à 50 $> environ relativement à la surface, comparativement à la technique antérieure» Le dispositif semiconducteur conforme à la présente invention peut être réalisé en mettant en jeu un processus de diffusion sélectif d'impuretés de type connu. C'est-à-dire que l'on forme sur une surface principale (les régions de cathode et d'anode) d'un substrat semiconducteur un substrat de silicium du type N*,, Ensuite, l'on peut utiliser, en guise de couche isolante pour le transistor du type MOS, une couche d'oxyde Si02 ayant servi de masque pour la diffusion de l'impureté» On bien encore, lorsque la couche de Si02 utilisée en guise de masque se trouve contaminée, l'ancienne couche de Si02 peut être entièrement décapée, une nouvelle couche de Si02 étant alors étalée sur la surface du substrat au moyen d'un processus classique, tel que l'oxydation à haute température, la décomposition thermique du silane ou organo-oxy-silane, ou par pulvérisation, afin de former une couche i-solante pour le transistor à effet de champ du type MOS. Ladite couche isolante peut être non seulement constituée par une couche de Si02, mais également par une couche composite constituée par du Si02 et quelque autre agent isolant tel que du Si^N^ et de l'Al20^, Conformément à la présente invention, il est non seulement possible d'éliminer totalement un MOSFET parasite, mais d'obtenir également lê résultat décrit ci-après. 70 32336 " 2068743 C'est ainsi que dans les circuits intégrés du type MOS et LSI il était antérieurement de pratique courante, afin d'empêcher que la couche d'isolation de l'électrode de commande 19 ne soit soumise à une surtension extérieure 5 lorsque les éléments ou composants sont en fonction, qu'un circuit de protection de l'électrode de commande soit formé sur le même substrat que celui du circuit intégré proprement dit. Sur la figure 11, par exemple, la protection peut être assurée au moyen d'une diode de protection 71 et d'un circuit de résis-10 tance à diffusion P+72„ Toutefois, lorsque la diode de protec*-tion se trouve formée sur un substrat du type ET doté d'une concentration d'impureté de 1 à 5 x 10^/cm3 et d'une diffusion it oomme dans le transistor MOS 73, la tension de claquage de la jonction est supérieure à 100 V 15 L'autre part, la tension de percement V d'une couche d'isolation de l'électrode de commande s'établit également à environ 100 V lorsque l'épaisseur de ladite couche d'isolation est de 1.000 A » ce qui signifie que la différence entre la tension de claquage susmentionnée et la tension de per-20 cernent est pour ainsi dire nulle, si bien que la couche d'isolation de l'électrode de commande est soumise à une rupture diélectrique avant que la diode ne claque elle-même, ce qui entraînait fréquemment par le passé la détérioration accidentelle des transistors MOS, L'accroissement de la concentration d'impureté 25 du type N dans le substrat de manière à abaisser la tension de claquage de la jonction de la diode de protection, tout en renforçant l'épaisseur de la couche d'isolation de l'électrode de commande afin d'augmenter la tension de percement V, accroît la tension de seuil Vth d'un MOSFET, entraînant la détériora-30 tion du circuit fie fonctionnement» En conséquence, l'on a tenté de mettre en oeuvre d'autres procédés en vue d'abaisser la tension de claquage de la jonction Vpïï o 1° un desdits procédés consiste à réaliser la diffusion P+ profondément dans la diode de 35 protection, cependant qu'un autre procédé vise à rendre l'é- J. paisseur de la partie diffusée P aussi mince que celle de la couche isolante de l'électrode de œommandeo Les procédés en question requièrent toutefois des processus supplémentaires, ce qui se traduit tout h la 40 fois par l'accroissement du coût de fabrication et une comple- 70 32336 m 2068743 xité accrueo Conformément à la présente invention, l'on peut avoir recours à une couche diffusée U+ destinée à suppri— mer un MOSPET parasite, tout en abaissant en même temps la ten— 5 sion de claquage de la jonction d'une diode de protection. Ceci revient à dire, ainsi qu'il est représenté sur les figures I2a^ et 12b, qu'une couche diffusée S4" 75 est disposée tout autour d'une diode de'protection 74, à l'endroit où. la concentration N de la couche diffusée ïî* est de 10 l'ordre de 1,5 x 10^/gu? O est de 1.000 A , cependant que lorsqu'il est pourvu à une couche diffusée ïî 75 la tension de claquage de la diode de protection 74 est de l'ordre de 20 à 60 Y, de façon que l'on puisse obtenir 20 une protection (blocage de tension) suffisante. Dans le mode de réalisation susmentionné, il est non seulement possible d'éliminer un MOSPEï parasite se formant entre des transistors MOS et une résistance diffusée, mais d'abaisser également la tension de claquage d'une diode de 25 blocage. la présente invention s'applique également aux transistors MOS complémentaires;, ainsi qu'il est schémati-quement illustré sur la figure 13» les références 77 et 78 désignent, respectivement, un transistor MOS du type à canal S" et 30 un transistor MOS du type à canal Pa les parties des transistors MOS complémentaires où. se produisent les effets parasites sont désignées par les références 79 et 80. la partie 79 constitue un MOSFET parasite dans lequel un substrat du type H 81, une couche diffusée du type IT 82 ou 83, ainsi qu'une région du 35 type P 84, servent respectivement de régions de cathode ou d'anode de région d'électrode-anode ou région d'électrode cathode, ainsi que de région de l'électrode de commande, la partie 80 constitue un MOSFET parasite dans lequel des régions du type P 84 et 85s ainsi qu'un substrat semiconducteur du type N 81, 40 servent respectivement de cathode (ou anode), d'anode (ou de BAD ORIGINAL 70 32336 15 2068743 cathode), ainsi que de région d'électrode de commande. Afin de supprimer le MOSFET parasite susmentionné sans détériorer pour autant les caractéristiques électriques des transistors MOS complémentaires et sans accroître l'aire ou étendue de ces derniers sur la surface semiconductrice, il suffit de déposer des couches à concentration d'impureté élevée 86 et 87, ainsi qu'il est représenté sur la figure 14, sur la région oîi se produisent les MOSFETS parasites, la couche 86 étant du type P+, cependant que la couche 87 est du type N+„ L'on peut voir sur la figure 14 que la couche à concentration d'impureté élevée 86 se trouve formée dans la couche diffusée d'impureté du type P, la concentration d'impureté de la couche du type P 84 a proximité de la surface du substrat étant par ailleurs élevée. Cependant, il est également possible d'éliminer le MOSFET parasite se formant en 79 sur la figure 3 sans aucunement faire appel à la couche 86, I \J JiJJU 16 revendications lo Dispositif à semiconducteur oomportant ce qui suit s un substrat semiconducteur présentant un premier tjp® de conductivité, et qui est pourvu d'une surface principale; 5 plusieurs régions semiconductrices présentant un deuxième type de conductivité opposée audit premier type de conductivité, lesquelles sont formées à la surface principale du substrat précité; une couche isolante qui est disposée sur ladite surface principale et qui est pourvue d'ouvertures ou orifices;et une 10 couche métallique de câblage qui est disposée sur ladite coudas isolante,ladite couche métallique de câblage étant interposée dans ladite couche isolante, en guise d'intermédiaire, au-dessi?,s d'une région d'électrode de commande qui se trouve formée enisa deux régions semiconductrices voisines,en vue de constituer isa 15 transistor à effet de champ du type à électrode de commande i-= solée, une autre région semiconductrice étant disposée de façon adjacente à l'une au moins desdites régions semiconductrices constituant ledit transistor à effet de ohamp du type àélectre» de de commande isolée, et une autre couche métallique de câblage 20 qui se trouve insérée dans ladite couche isolante, en guise â-ie~ termédiaire, au-dessus d'une région (dite région d'électrode d® commande à effet parasite) entre l'une au moins des régions S5ûii= conductrices précitées et ladite autre région semiconductrice-, constituant de la sorte un transistor à effet de champ du typ-i à 25 électrode de commande isolée et à effet parasite,caractérisé par le fait qu'il est pourvu à une couche à concentration d'impureté élevée présentant le même type de conductivité que celle du substrat précité, la concentration d'impureté de ladite couche Itaat par ailleurs supérieure à celle dudit substrat,dans une régioa cm 30 zone qui est disposée dans la surface principale précitée feâit semiconducteur immédiatement au-dessous de ladite autre couche métallique de câblage faisant- fonction d'électrode de comme nd.8 dudit transistor à effet de champ du type à électrode de coaaati= de isolée à effet parasite, de telle sorte que ladite coueîas à 35 concentration d'impureté élevée recouvre à tout le moins en partie l'une au moins des régions semiconductrices précitées. 20 Dispositif à semiconducteur, suivant la revendication 1, dans lequel la concentration d'impureté &s ladite couche à concentration d'impureté élevée est de l'orâss 40 de 1,5 x 1016 atomes/cm3 à 2 x lO"'"7 atomes/cm3. BAD ORIGINAL 70 32336 17 2068743 3» Dispositif à semiconducteur comportant ce qui suit ; un substrat semiconducteur présentant un premier type de conductivité et qui est pourvu d'une surface principale ; plusieurs régions semiconductrices présentant un 5 deuxième type de conductivité opposé audit premier type de conductivité, lesquelles sont formées à la surface principale du substrat précité ? une couche isolante qui est disposée sur ladite surface principale et qui est dotée d'ouvertures ou orifices ; et une couche métallique de câblage qui est dis-10 posée sur ladite couche d'isolation-, ladite couche métallique de câblage étant par ailleurs insérée dans ladite couche d'isolation, en guise d'intermédiaire, au-dessus d'une région d'électrode de commande qui se trouve formée entre deux régions semiconductrices voisines, en vue d'obtenir un transistor à 15 effet de champ du type à électrode de commande isolée, une autre région semiconductrice qui est disposée de façon adjacente à l'une au moins des régions semiconductrices précitées constituant ledit transistor à effet de champ du type à électrode de commande isolée, une autre couche métallique de câ-20 blage étant par ailleurs interposée dans ladite couche d'isolation, en guise d'intermédiaire, au-dessus d'une région d'électrode de commande à effet parasite, laquelle se trouve formée entre l'une au moins des régions semiconductrices et ladite autre région semiconductrice, formant de la sorte un transistor 25 à effet de champ du type à électrode de commande isolée à effet parasite, caractérisé par le fait que ladite couche à concentration d'impureté élevée présentant le même type de conductivité que celle du substrat précité et ayant par ailleurs une concentration d'impureté supérieure à celle dudit substrat ' se 30 trouve disposée dans une région qui est située dans ladite surface principale du semiconducteur précité, à l'extérieur de la région à électrode de commande du transistor normal à effet de champ du type à électrode de commande isolée « 4» Dispositif à semiconducteur, suivant la 35 revendication 3S dans lequel la concentration d'impureté de ladite couche à concentration d'impureté élevée est de l'ordre de 1,5 x 10^ atomes/cm3 à 2 x 1017 atomes/cnr5, 5o Dispositif à semiconducteur, suivant la revendication 1, dans lequel ladite surface principale dudit 40 substrat semiconducteur est une surface /~100_7, la couche 70 32336 is 2068743 isolante disposée s lu? "la sons-couche de support ou substrat était constituée par une couche de SxOn dont l'épaisseur est approxi— O ^ mativement de"1.000 A dans la région de l,électrode de commande, du transistor normal à effet de champ du type à électrode de 5 commande isolée gui se trouve formée à la surface du substrat (ou couche d'isolation de l'électrode de commande), son épaisseur étant par ailleurs d'environ 1 micron dans les autres régions, la concentration d'impureté de ladite couche à concec-tration d'impureté élevée étant de l'ordre de 1,5 x 10 ato-10 mes/cm3 à 2 x 1 6» Dispositif à semiconducteur comportant ce qui suit : un substrat semiconducteur qui présente un premier type de conduotivité et qui est doté d*une surface principale ; plusieurs régions semiconductrices présentant un 15 deuxième type de conductivité opposé au premier type précité et qui se trouvent formées sur la surface principale du substrat précité ; une couche isolante qui est disposée sur ladite surface principale et qui comporte des ouvertures ou orifices j et une couche métallique de câblage qui est disposée sur ladite 20 couche d'isolation, ladite couche métallique de câblage (électrode de commande) étant interposée dans ladite couche d'isolation, en guise d'intermédiaire, au-dessus d'une région d'électrode de commande qui se trouve formée entre deux régions semi-conductrices voisines, afin d'obtenir un transistor à effet 25 de champ du type à électrode de commande isolée, une autre région semiconductrice étant disposée de façon adjacente à l'une desdites régions semiconductrices constituant ledit transistor à effet de champ du type à électrode de commande isolée, une partie de ladite autre région semiconductrice et de ladite ê-30 lectrode de commande dudit transistor à effet de champ du type à électrode de commande isolée étant connectées à travers ladite couche isolante sur le substrat semiconducteur précité, caractérisé par le fait qu'une couche à concentration d'impureté élevée présentant le même type de conductivité que celle du 35 substrat précité et ayant par ailleurs une concentration d'impureté supérieure à celle dudit substrat se trouve disposée dans une région qui est située dans ladite surface principale dudit semiconducteur, et entre ladite autre région semiconductrice et la région semiconductrice précitée qui est placée de façon adja-40 cente à ladite autre région semiconductrice et qui constitue le BAD OR» 70 32336 2068743 dit transistor à effet de champ du type à électrode de commande isolée, de telle sorte que ladite couche à concentration d'impureté élevée recouvre partiellement tout au moins ladite autre région semiconductrice. 7» Dispositif à semiconducteur, suivant la revendication 6, dans lequel la concentration d'impureté de ladite couche à concentration d'impureté élevée est de l'ordre de 1,5 x 10^® atomes/cm^ à 2 x 10^ atomes/cm^.