Brevet FR2076064A1 — publié le 19711015

La présente invention est relative à un dispositif semi-conducteur commandé par la surface, dans lequel on diffuse dans une région d'un type de conductivité, deux régions dotées de conductivités en tant que diffusions de source et de drain, selon un espacement déterminant la longueur de la zone 5 du canal, et, dans lequel la région comprise dans ledit espacement est revêtue d'une mince couche isolante recouverte elle-même par un dépôt métallique. Ainsi, est constitué un transistor à effet de champ (FET) particulier, ressortissant à une structure générais de transistors, connue dans l'art. En principe le transistor FET est constitué par un canal de courant 10 sami-conducteur dont la résistance est commandée par un champ électrique agissant normalement par rapport au sens de circulation du courant. En mettant à part les transistors bipolaires, de tels transistors à effet de champ, ou transistors unipolaires,ont vu.récemment leur usage s'accroître dans la technologie des circuits électriques j spécialement en ce qui concerne les cir-15 cuits intégrés monolithiques, ces transistors offrent des avantages importants si on les compare aux transistors bipolaires. Ils peuvent être intégrés sous forme monolithique, en réalisant une économie considérable de surface ; ils présantent une grande résistance d'entrée et, de façon générale, n'exigent pas d'isolement mutuel de telle sorte que les circuits FET permettent de fortes 20 densités d'emmagasinage et un faible total de déperdition d'énergie. Du fait de ces avantages, les transistors à effet de champ ont été de plus en plus utilisés dans les circuits de mémoire monolithique. Ces circuits devenus familiers au spécialiste. Par exemple, dans le domaine de l'intégration à grande échelle, on utilisera quatre FET pour constituer une cellule de mémoire 25 à accès direct. Du fait que ces cellules de mémoire fonctionnent toutes selon le principe des bascules du type appelé dans la littérature anglosaxonne "flip-flop", une branchB au moins, du circuit reste toujours conductrice, sans qu'il soit tenu compte de l'information sotckée, de telle sorte que la consommation de courant de la tranche de. semi-conducteur concernée est élevée, et ce, 30 sans nécessité. Afin de maintenir stockée l'information mémorisée, les cellules à FET doivent être rechargées soit de façon continue, soit à des intervalles prédéterminés. Dans le cas de tous les dispositifs semi-conducteurs commandés par la surface et comportant une électrode de commande isolée, qui ont été connus à ce 35 jour, un grand soin était apporté à éviter une liaison directe entre l'électrode de commande (porte) et la zone de canal où les porteurs de charge sont influencés dans l'état conducteur. La distribution de potentiel qui se forme dans l'état conducteur, le long de la zone de canal, n'était pas accessible électriquement. 40 L'objet de la présente invention est, en conséquence, de fournir un dis- COPV 70 45280 2 2076064 positif semi-conducteur commandé par la surface qui, tout en présentant des exigences de surface d'un unique transistor à effet de champ possède néanmoins des caractéristiques bistables. En outre, ce dispositif semi-conducteur doit être réalisable par les étapes du procédé planaire standard, et doit fonction-5 ner avec un minimum de dissipation d'énergie. A ceci s'ajoute le fait que tous les avantages des circuits FET ci-dessus mentionnés, en ce qui concerne leur intégration dans des mono-blocs, sont conservés. Cette invention présente un dispositif semi-conducteur nouveau et, se fonde sur un dispositif commandé par la surface dans lequel à l'intérieur d'une 10 région d'une conductivité donnée, deux régions de conductivités opposées ont été diffusées pour former la source et le drain définissant un espacement qui caractérise la longueur de la zône de canal, et dans lequel la zône ainsi définie est recouverte d'une couche isolante mince, aile-même recouverte d'un dépôt de métallisation. Ce dispositif est caractérisé en ce qu'il existe au 15 moins une connexion électrique entre l'électrode de porte et la zône de canal. De cette façon il est possible de brancher la distribution de potentiel dans la zône de canal qui dépend des,états de conduction espectifs de la structure du FET, et de l'utiliser à des fins de commande. La connexion canal-porte, telle qu'elle est révélée par l'invention est de préférence disposée du côté du 20 drain à l'extrémité du canal, et soit elle est positionnée à l'intérieur de la région dB pincement, soit elle part directement de cette région, pour traverser la zône de canal dans la direction de la région de source. Dans la région de pincement du canal, il existe la plus forte chute de tension par rapport à l'électrode de source. La sonde, destinée à transmettre le potentiel du canal 25 à un point prédéterminé, peut être constituée par une simple métallisation, formés, par exemple lors de la fabrication de l'électrode de porte j par ailleurs, elle peut également être conçue comme une zône de résistance, si la sonde est constituée par un matériau résistant. Une autre réalisation avantageuse de l'invention correspond au fait que la 30 couche isolante recouvrant la zone de canal afin de fournir un élément formateur de potentiel entre la région d'un premier type de conductivité et la métallisation de porte recouvrant la couche isolante, présente au moins une région de conductivité accrue qui s'avance dans la zône semi-conductrice du premier type de conductivité. De la sorte une connexion, positionnée verti-35 calement et reliant directement la zône de canal à l'électrode de porte associée, se trouve établie, sans exiger pour autant une surface additionnelle de semi-conducteur. Comme la chute de tension le long de la zône de canal dépend de la résistance dudit canal, une réalisation de l'invention prévoit, pour accroître la résistance du canal dans une structure de FET du type à 40 enrichissement que la métallisation de porte déposée sur la zône du canal, 70 45280 3 2076064 présente au moins une discontinuité. Ainsi qu'il a déjà été mentionné ci-dessus, il existe une accumulation de porteurs de charge dans la zône du canal, du fait de l'effet d'influence, laquelle accumulation permet seulement la circulation d'un courant de canal. Grâce à la discontinuité dans l'électrode de 5 porte, aucun porteur de charge n'est influencé à cet endroit de la zône de canal, de telle sorte qu'un chemin de résistance accrue est obtenu. Dans une autre réalisation de l'invention, il est prévu que la connexion canal-porte est constituée par uns couche résistante, appliquée dans le trou de contact correspondant de la couche isolante, cette couche résistante étant 10 de préférence faite de Co G + Si 0^, ou d'un composé exclusivement métallique, et étant réalisée simultanément à la métallisation de porte. De telles couches résistantes ou métalliques peuvent, pour fournir un exemple, être appliquées par vaporisation. Il est néanmoins également possible d'utiliser un processus de diffusion, où la couche isolante est de faible épaisseur, afin de constituer 15 la connexion canal-porte dans lequel CoD, FeO ou MnO de préférence, en relation avec a12°3 sont diffusés dans la couche de SiO,,. Du fait que l'épaisseur de la couche isolante, sous-jacente à l'électrode de porte, doit être d'une minceur extrême, ilexiste en outre la possibilité d'établir d'abord la connexion canal-porte dans la couche isolante épaisse originelle, puis d'amincir 20 cette couche, exclusivement dans la région correspondant à l'électrode de porte qui sera appliquée ensuite, cette réduction étant faite à l'épaisseur requise par exemple, par un procédé de gravure. Ainsi qu'il a été déjà signalé, le dispositif semi-conducteur révélé par l'invention permet un fonctionnement bistable. Cette caractéristique est 25 utilisée dans une réalisation particulièrement avantageuse, caractérisée par une première structure de FET dotée d'une connexion canal-porte à proximité de l'électrode du drain, l'électrode du drain étant reliée à la tension d'alimentation et, par une seconde structure de FET dotée d'une connexion canal-porte contigue à ou dans la région de l'électrode de source j l'électrode 30 de source de cette seconde structure est reliée à l'autre pôle de la tension d'alimentation, et l'électrode de drain ou de porte respectivement, à l'électrode de porte ou de source de la première structure du FET. Par un transistor d'adressage respectif, relié aux électrodes de porte des transistors de mémoire, le dispositif semi-conducteur bistable peut être relié à la ligne 35 de mot et aux lignes de bits par l'intermédiaire de ce transistor d'adressage. Un dispositif semi-conducteur bistable, qui est considérablement moins complexe que le dispositif semi-conducteur bistable décrit ci-dessus, est caractérisé par une structure de FET, reliée par ses électrodes de source et de drain à une source de tension d'alimentation, un premier canal de porte 40 étant connecté à proximité de la diffusion de drain, un second canal de porte 70 45280 4 2076064 étant connecté à proximité, de ou dans la région de la diffusion de source, et l'électrode de porte étant reliée à un transistor d'adressage, par l'intermédiaire duquel le dispositif semi-conducteur bistable est, lui-même, relié aux lignes de mots et de bits. Dans ce dernier dispositif semi-conducteur, la pre-5 mière connexion canal-porte, proche de la diffusion de drain est conçue comme une zône de résistance ohmique relativement faible, alors que la seconds connexion canal-porte proche de la diffusion de source, ou dans la région de cette diffusion, représente une zône de résistance ohmique relativemement élevée. Enfin pour accroître la résistance de canal, la métallisation qui représente 10 l'élBCtrode de porte du transistor d'emmagasinage peut, dans la région de la zône du canal, être avantageusement munie d'au moins une interruption, les électrodes partielles de porte ainsi formées étant électriquement reliées l'une à l'autre, et au transistor d'adressage. L'invention.sera maintenant décrite ci-après, dans le détail à l'aide 15 de plusieurs réalisations, telles qu'elles sont représentées dans les dessins joints. Dans les dessins : La figure 1a représente une coupe transversale d'un dispositif semi-conducteur commandé par la surface conforme à l'invention. 20 La figure 1b représente le symbole de circuit correspondant à la figure 1a. La figure 2a représente le diagramme de câblage électrique d'une cellule de mémoire utilisant des dispositifs semi-conducteurs conformes à l'invention. La figure 2b représente les diagrammes d'impulsions associés au dispositif 25 de la figure 2a pour l'opération d'écriture. La figure 2c représente les diagrammes d'impulsions associés au dispositif de la figure 2a pour l'opération de lecture ,• et Les figures 3 et 4 représentent deux autres réalisations particulièrement avantageuses de l'invention et les coupes explicatives respectives. 30 La section transversale représentée dans la figure 1a correspond dans unB large mesure, à la structure connue d'un FET. Dans cette réalisation, et dans les suivantes, il sera fait allusion aux FET du type à enrichissement dits "à porte isolée à canal N". Dans un support, dopé d'impuretés P- 10, deux régions de diffusion de dopage N+ sont introduites dans un espace définissant la 35 longueur du canal. Ce dispositif est recouvert par une couche isolante 13, par exemple, de SiO^, qui présente des orifices de contact pour les électrodes de source et de drain, S et D. Sur la zône du canal réel, qui s'étend entre les diffusions 11 et 12, la couche isolante 13 est recouverte par la métallisation de porte 14, accessible par la connexion G. Ainsi qu'il a été signalé la structU' 40 re du FET est bien connue jusqu'à ce point. 70 45280 5 2076064 Il est opportun de signaler, à ce sujet, que les rapports dimensionnels représentés dans la figure 1a correspondent nullement à une représentation à l'échelle mais qu'ils ont été manifestement choisis afin de faciliter la compréhension. En particulier, l'épaisseur réelle de la couche isolante 13, 5 sous la métallisation de porte 14 est considérablement moindre, si on la compare à l'épaisseur de la couche isolante de la partie restante de la surface du cristal. Conformément à l'invention, au moins une connexion électrique 15 est prévue, entre la métallisation de porte 14 et la zône de canal.Afin d'expliquer 10 le rôle de cette connexion électrique 15, il sera brièvement fait allusion aux conditions régissant le fonctionnement d'une semblable structure de FET. En supposant qu'une tension nulle soit appliquée à la source S et au support 10, et qu'une tension positive le soit au drain D, aucun courant ne passera entre la source et le drain (si ce ne sont des courants résiduels) sous une tension 15 de porte de 0 volt, appliquée en G. "C'est seulement, sur l'application d'une source de porte positive par rapport à l'état du support, que la densité des électrons dans la zône du canal est accrue par effet d'influence. Un canal de conduction N est formé de même qu'une couche, dite d'inversion, est constituée Bntre la source et le drain de telle sorte qu'un courant passe du fait de la 20 tension drain-source. L'accroissement de la chute de tension du courant de drain ls long du canal entraîne un amincissement de ce canal du côté du drain. L'augmentation du courant de canal, correspondant à l'accroissement de la tension drain-source, décroît en conséquence jusqu'à ce qu'une section transversale minimum de canal, soit atteinte. Du fait de la formation de cette 25 zône dite "de pincement", le courant de canal n'augmente plus guère pour une tension de porte constante, si l'on continue d'accroître la tension drain-source. La zône de pincement qui se forme immédiatement avant la diffusion du drain 12, dans la direction de la diffusion de source 11, après la sélection de tensions ou d'intensités de fonctionnement prédéterminées, a été indiquée par un "I" sur 30 la figure. Grâce à la connexion canal-porte 15, prévue conformément à l'invention, et dénommée "zône de résistance", par la suite, la distribution de potentiel dans la zône de canal est munie d'une prise en un point prédéterminé, et appliquée à l'électrode de porte. On obtient de la sorte, un nouveau dispositif 35 semi-conducteur dans lequel par le moyen exclusif d'un seul FET, une propriété bistable peut être obtenue. Les deux états de cette bistabilité résident dans le fait que le FET ainsi constitué est d'une part conducteur, et se maintient dans cet état, et que, d'autre part il est non conducteur et se maintient dans cet état. En supposant que le FET représenté dans la figure 1a 40 est rendu conducteur par le moyen d'une brève impulsion positive appliquée en G, v 70 45280 B 2076064 une chute de tension est formée dans la zône du canal qui est opposée à la source, laquelle chute présente, sa valeur la plus élevée vers l'extrémité correspondant au côté drain du canal dans la région ou à la limite, de la zône de pincement Z. Elle correspond exactement au potentiel qui est dérivé 5 par la zône de résistance 15 et fourni à l'électrode de porte 14, de telle sorte que le FET reste également conducteur après la disparition de l'impulsion initiale de porte. De la sorte, la zône de résistance 15, réalisée conformément à l'invention en tant qu'élément formateur de potentiel entre l'électrode de porte et le canal, permet l'auto-Bntretien. La position exacte 10 des propriétés électriques de la zfine de résistance 15 peut être sélectionnée conformément à la fonction désirée. Si le potentiel du canal doit être transmis directement à un lieu prédéterminé de l'électrode de porte 14, il est avantageux à partir des étapes de fabrication bien connues d'une structure de FET d'ouvrir des trous de 15 contact, par exemple par un procédé de gravure, dans la couche isolante recouvrant la zône de canal avant l'application de la métallisation de porte aux endroits nécessaires des connexions canal-porte, et, partant de profiter de cette opération pour établir la zfine de connexion 15. Il peut être avantageux que la connexion 15 pénètre légèrement dans l'intérieur du support. 20 Un autre procédé pour constituer une semblable connexion canal-porte, consiste à rendre la couche isolante 13 conductrice, aux points respectifs concernés. A cette fin, un processus de diffusion sélective, à l'aide de CoD, FeO, ou MnO de préférence en relation avec A12Q3 est appliqué avantageusement. Dans le premier des cas, une couche CoO A1_0„ - Si 0 est constituée. 25 De cette façon, une zône de résistance bien distincte est obtenue, la valeur de la résistance étant déterminée par les dimensions géométriques de la zône de résistance et par sa composition matérielle. Ainsi qu'il a déjà été signalé la couche isolante sous-jacente à l'électrode de porte 14 est très mince, ayant par exemple, une épaisseur de 500 8, alors que l'épaisseur de la couche 30 isolante est considérablement plus grande ailleurs, par exemple de 6000 S. Pour des raisons de réalisations techniques, 'il peut, en conséquence, être avantageux de former, d'abord, la zSne de résistance dans la couchB isolante épaisse et de réduire ensuite ladite couche dans la zône de porte à son épaisseur nominale, par le moyen de procédés de gravure. 35 Enfin il est possible d'adapter le matériau, d'une manière très avanta geuse à l'application de zones de résistances appliquées dans des trous de contact fournis à cette fin. Comme alliages pour les résistances, il est possiblB d'utiliser, pour fournir un exemple, CoO + Si02 et Cr + SiO (couche en cermet). 40 La -figura 1b représente le syrrbole du circuit électrique schématique 70 45280 7 2076064 sélectionné pour une structure du FET conforme à la figure 1a. Il correspond substantiellement au symbole bien connu du FET. La connexion canal-porte W indique simplement l'existence d'une zône de résistance. Ce symbole de circuit électrique fournit en outre la position approximative de la zône de 5 résistance, et, dans le cas où plusieurs zones de résistance existent, la largeur fournit une indication du degré de conductivité : (large : faible résistance, étroit : haute résistance). La figure 2a représente le diagramme électrique d'une cellule de mémoire utilisant les dispositifs semi-conducteurs révélés par l'invention. La cellule 10 de mémoire proprement dite est constituée par les FET 1 et 2. L'électrode de drain 01 du FET 1, est appliquée à une tension de + 10 volts. L'électrode de source S2 de FET 2 est reliée au potentiel de masse. L'électrode de porte de FET 1, en l'occurence GI est reliée par l'intermédiaire du point de connexion B, à l'électrode de drain D2, de FET 2. De mime l'électrode de source S1 de 15 FET 1 est reliée par l'intermédiaire du point de connexion A, à l'électrode de porte G2 de FET 2. Le transistor FET 1 présente une zône de résistance W1 contigue à la zône de pincement, ladite zône W1 étant d'une résistance relativement faible et transmettant le potentiel du canal, alors que, dans la cas de FET 2, une zône de résistance W2, d'une valeur ohmique relativement 20 élevée est prévue à proximité de, ou dans, la région de source. Les points de connexion A et B sont l'un et l'autre reliés aux électrodes de source des FET d'adressage 3 et 4, respectivement, cependant que les lignes de mots WL sont reliées aux dites électrodes de porte de ces FET d'adressage alors que les lignes de bits B1 et B2 sont respectivement rBliéBs aux électrodes de drain 25 des dits FET d'adressage. Les deux états stables sont réalisés, lorsque les FET 1 et 2 sont soit tous deux conducteurs soit tous deux non conducteurs. La figure 2b représente les impulsions de lignes de mots, ou de lignes de bits nécessaires à l'écriture d'un "1" ou d'un "0". Lors de la mémorisation d'un "1", une impulsion positive 30 est appliquée à G3 et G4 par l'intermédiaire de la ligne de mots.Les canaux des FET d'adressage 3 et 4 sont, de ce fait rendus conducteurs à l'intention des impulsions des lignes de bits, qui se présentent dans le même temps. En conséquence, une tension approximative de 5V est appliquée aux électrodes de porte G1 et G2 pendant la durée des impulsions de lignes de bit. Du fait que le 35 potentiel de G1 est égal, au départ, au potentiel de S1, et que, cependant, le potentiel de G2 est supérieur au potentiel de S2, le FET 2 est d'abord conducteur. La porte du FET 2 est déchargée, à travers la zône de résistance W2, aussitôt que l'impulsion dB ligne de bit en A a disparue, c'est-à-dire quand la ligne de mots est de nouveau au potentiel zéro. Tout d'abord G1 est déchar-40 gé beaucoup plus lentement car le canal de FET 1 est, au début non conducteur 70 45280 a 2076064 du fait du potentiel relativement élevé du point A. Dès que le potentiel du point A tombe au-dessous du potentiel du point B, de la valeur de la tension de seuil, en l'occurence 2 volts, le canal de FET 1 est également conducteur de telle sorte qu'alors, par l'intermédiaire du canal du FET 1, 5 un potentiel prédéterminé est appliqué au point A, donc à G2, avec ce résultat que FET 2 est conservé dans l'état conducteur. Du fait ces deux parcours de courant 11 et 12, représentés respectivement dans la figure 2a sous la forme d'une ligne continue et d'une ligne discontinue, des potentiels stables approximativement ds 3 volts et de 5 volts sont obtenus aux points A et B. 10 Lors de l'écriture d'un "0", les électrodes de porte des FET 1 et 2 reçoivent l'application d'un potentiel zéro, pendant la durée de l'impulsion de ligne de mot. Pour l'extraction de l'information stockée, le potentiel de la ligne de mot est élevé et le potentiel au point A ou B est analysé par l'intermédiaire de l'un des FET d'adressage 3 et 4 (figure 2c). Dans une 15 amélioration avantageuse du circuit conforme à la figure 2a, les électrodes de porte des transistors d'adressage 3 et 4 sont reliées à des lignes de mot séparées présentant des impulsions pendant les opérations d'écriture. Dans les opérations de lecture, seul le potentiel d'une ligne de mots est élevé par example, celui de la ligne de mots reliée à G3 de façon à ne pas influen-20 cer la tension au point B. Relativement à la description de la figure 1a, il a,déjà été établi que la structure du FET comportant une zône de résistance entre l'électrode de porte et la région de canal, présente, en principe, des caractéristiques bistables. Dans ce but, la source et drain doivent être reliés à une source 25 de tension d'alimentation, et l'électrode de porte doit recevoir des impulsions de commande correspondantes. Dans l'état conducteur, un potentiel de blocage de porte est transmis, par l'intermédiaire de la zône de résistance, depuis la distribution de potentiel dans la zône de canal. Dans l'état non conducteur, aucune zône d'inversion n'est formée dans la zône du canal, et, 30 en conséquence, l'électrode de porte n'aura pas de toute façon, un potentiel défini. Dans les applications pratiques, cependant, il s'avère avantageux de maintenir la porte à un potentiel déterminé même dans son état non conducteur, afin d'éviter qu'elle ne soit chargée par ailleurs, par des pertes de courant par exemple, ce qui pourrait rendre instable l'état non conducteur. 35 Une cellule de mémoire éliminant un tel danger d'instabilité provoqué par les courants de fuites est représentée dans la figure 2a et sa description a déjà été faite. Un dispositif de circuit particulièrement avantageux qui répond aux mêmes demandes de stabilité, mais qui est réalisable avec plus de simplicité, est 40 représenté pour ce qui concerne 1b diagramme de câblage électrique, sur la 70 45280 9 2076064 figure 3a et, pour ce qui concerne la coupe du transistor FET de mémoire 5 sur la figure 3b. Le drain D5 du FET de mémoire 5 est appliqué au potentiel positif de + 10 volts. La source, S5 est appliquée au potentiel de masse. A l'électrode de porte G5 est appliquée l'électrode de source SB, du FET 5 d'adressage B, lequel FET est relié à la ligne de mots par l'électrode de porte G6 et à la ligne de bits BL par l'électrode de drain D6. La coupe pratiquée dans le FET de mémoire 5 conformément à la figure 3b est matériellement identique à l'arrangement de la figure 1a j il existe en particulier une connexion canal-porte sous la forme de la zône de résistance 15. L'espace 10 séparant la zône de résistance 15 de la zône de drain 12 est de préférence très pBtit ; il est particulièrement avantageux que cet espace corresponde approximativement à la largeur de la zfine de pincement Z. Mais, contrairement à la représentation conforme à la figure 1a, le dispositif semi-conducteur selon la figure 3b présente une seconde zône de résistance 16, auprès de la 15 zône de source 12. Cette zône de résistance 1B peut être établie en même temps que la zfine de résistance 15. Du fait de sa fonction, qui sera décrite ci-après, la zfine de résistance16 peut également être située directement dans la région de la diffusion de source 12. Enfin, il importe à cb sujet, que la zône de résistance 15 représente une résistance de valeur ohmique relativement 20 basse, alors que la zfine de résistance 16 doit avoir une valeur de résistance très élevée. Ceci est indiqué dans la figure 3, par la différence des largeurs des zones de résistance 15 et 16. Si, dans le dispositif conforme à la figure 3, un "1" doit être écrit, une brève impulsion positive est appliquée à la ligne de bits BL. Du fait que 25 pour la mémorisation, la ligne de mots WL doit être dans un état excité, l'impulsion de tension de la ligne de bit est appliquée à la porte G5 du FET de mémoire 5 après avoir franchi le canal rendu conducteur. Etant donné l'élévation de tension en G5, le canal du FET 5 devient conducteur. Après la fin de l'impulsion d'écriture, le transistor FET 5 reste conducteur, car à la 30 zône de résistance 15 est appliqué le potentiel de canal, tel qu'il se règle lui-même dans l'état conducteur, pour l'extrémité de la zfine de pincement qui s'étend dans la direction de la zône de source. La zône de résistance d'impédance relativement faible 15 présente une différence de potentiel plus ou moins élevée, selon la construction du FET 5, fait de cétta différence 35 de potentiel, un courant passe, selon le parcours 15-G5-16, dans la direction de l'électrode de source S5. Le potentiel de porte, ainsi obtenu en G5, croît d'autant plus que l'impédance de la zône 15 est faible et que l'impédance de g la zône 16 est élevée. Cette dernière est très élevée, par exemple 10 ohms, de façon à maintenir aussi faible que possible le courant parallèle passant 40 par G5. L'impédance de la zfine 15 peut être basse, lorsque la montée de la 70 45280 10 2076064 tension d'écriture appliquée en G5 fournit un potentiel plus faible que celui de la zône de drain du FET 5. Si néanmoins, le potentiel de G5, du fait de l'impulsion d'adressage, est plus élevé que celui de la zône de drain, l'impédance de la zône 15 ne doit pas être trop basse. Par ailleurs, l'impédance 5 du circuit de l'impulsion d'adressage entre le générateur d'impulsions et la porte G5 ne doit pas être trop élevée pour obtenir une vitesse d'écriture, ou de lecture élevée. Pour l'enregistrement d'un "0", le potentiel de la ligne de mots WL est, comme précédemment, élevé et, par l'intermédiaire du FET d'adressage 6, ainsi 10 rendu conducteur la porte G5. du FET de mémoire 5 est reliée au potentiel ZERO de la ligne de bits BL (déchargée) pendant la durée de l'impulsion d'adressage. Par la zône de résistance 16, la porte du FET de mémoire est maintenue à un potentiel défini, même dans l'état non conducteur de telle sorte qu'une très haute stabilité dé la cellule de mémoire est assurée. Pour l'extraction de 15 l'information emmagasinée, le FET d'adressage 6 est rendu conducteur, par le moyen d'une impulsion d'adressage sur la ligne de mots WL et le potentiel de porte du FET de mémoire 5, est analysé par l'intermédiaire de la ligne de bits BL, avec une résistance aussi élevée que possible. Ainsi qu'il a déjà été signalé, relativement à la figure 3, la résistance 20 du canal, qui est fondée sur les dimensions géométriques dudit canal, est un facteur décisif pour l'obtention d'un potentiel élevé, dans la porte du FET de mémoire, après la disparition de l'impulsion d'écriture. Dans les figures 4a et 4b, une autre réalisation de l'invention est représentée dans laquelle, à partir d'un dispositif conforme à celui de la figure 3, un parcours, exempt 25 de porteurs de charge influencés, est introduit dans le canal. Ceci peut être réalisé dans une amélioration avantageuse de l'invention, en ce que l'électrode de porte présente au moins une discontinuité au-dessus de la zône du canal. De la sorte un dispositif comportant les électrodes de porte bipartite 14a et 14b est réalisé et, grâce à cette étape, la résistance de 30 la zône du canal, comprise entre la zône de source 11 et la zône de résistance 15 est considérablement accrue. Dans la représentation en coupe transversale de la figure 4b, la ssconde zône de réèistance 17 à la différence de la figure 3b est située dans la région de la diffusion de source 12. Néanmoins selon la valeur de résistance exigée de la zfine 17, cette zône peut aussi 35 être appliquée dans la zône du canal, près de la diffusion de source 12. Du fait que la zône de résistance 17 doit être une zfine de très haute résistivité, la partie'correspondante du canal serait, dans ce cas, également utilisée pour accroître la résistance. La mémorisation, ou l'extraction de l'information stockée en mémoire, est 40 assurée de la même façon que dans la cellule de mémoire de la figure 3. 70 45280 n 2076064 Il ressort de façon évidente de la description des réalisations que les dispositifs, tels qu'ils sont révélés par la présente invention, c'est-à-dire présentant des zones de résistance ayant pour but d'établir une connexion canal-porte, permettent des agencements de mémoire monoblocs, où la surface 5 est considérablement économisée, dans un dispositif semi-conducteur commandé par la surface. De la sorte, on peut obtenir un rendement considérablement accru, avec une diminution correspondante du coût. Le très grand accroissement de la densité de composants, n'implique plus néanmoins, l'existence des problèmes normalement rencontrés de dissipation thermique, car à l'inverse de 10 ce qui se produit dans les cellules de mémoire du type à bascule connues, toute la dissipation de puissance ss trouve, en même temps, très réduite. Alors que dans le cas de cellules de mémoire conformes aux principes de la bascule, une branche du circuit est toujours conductrice, sans qu'il soit tenu compte de l'état de mémorisation, le dispositif de mémoire, tel qu'il est révélé 15 par l'invention, n'est conducteur que dans un seul état de mémoire. Dans l'autre des états de mémoire, au contraire, aucun courant ne circule. Bien que l'invention ait été décrite relativement aux réalisations qui, à titre d'exemple étaient des transistors à effet de champ à canal N, du type à enrichissement, ladite invention n'est pas limitée à ces dispositifs. 20 L'invention réside principalement dans le fait que la distribution de potentiel déns là zône de ûanal d'un élément semi-conducteur cpmmandé par la surface , distribution qui n'était pas antérieurement accessible électriquement et qui, en conséquence, n'avait pas été pleinement utilisée, est maintenant rendue analysable, grâce à une zône de connexion en forme de sonde, et par 25 conséquent peut être utilisée à des fins de commande. Aussi, bien que l'invention ait été représentée et décrite en ce qui concerne des réalisations préférées, il sera évident pour le spécialiste que ce qui précède et toute modification de la forme et du détail de l'invention est réalisable sans pour autant se départir de l'esprit et des buts de 30 l'invention. 70 45280 12 2076064 REVENDICATIONS 1. Dispositif semi-conducteur commandé par la surface du genre dans lequel, à l'intérieur d'une région d'un premier type de conductivité, deux régions du type de conductivité opposé sont diffusées en tant que régions de source et de drain et sont espacées d'une longueur correspondant à la zone de 5 canal et dans lequel la zône ainsi définie est recouverte d'une mince couche isolante, celle-ci étant elle-même recouverte d'une couche de métallisation, caractérisé en ce qu'il comporte au moins une connexion électrique entre la zône de canal et la couche de métallisation. 2. Dispositif selon la revendication 1, caractérisé en ce que la connexion 10 zone de canal-couche de métallisation est disposée à l'extrémité du canal du côté du drain .et, soit elle est positionnée dans la région de pincement du canal, soit elle s'étend directement depuis cette région dans la zône de canal en direction de la région de source. 3. Dispositif selon les revendications 1 ou 2, caractérisé en ce que la 15 connexion électrique est une zône de résistance. 4. Dispositif selon la revendication 1, caractérisé en ce que la couche isolante, couvrant la zône dB canal et définissant ainsi un élément de formation de potentiel entre la région d'un premier type de conductivité et la couche de métallisation couvrant la couche isolante, présente au moins une 20 région de conductivité accrue qui s'avance dans la région semi-conductrice d'un premier type de conductivité. 5. Dispositif semi-conducteur selon l'une quelconque des revendications 1 à 4, caractérisé en ce qu'il est du type à enrichissement et que, pour accroître la résistance de la zone de canal, la couche de métallisation recouvrant 25 la zône de canal présente au moins une discontinuité. 6. Dispositif selon la revendication 1, caractérisé en ce que la connexion zône de canal-couche de métallisation consiste en un composé métallique réalisé en même temps que la couche de métallisation. 30 7« Dispositif selon la revendication 1, caractérisé en ce que la connexion électrique consiste en une couche résistante appliquée dans des trous de contacts correspondants,cette couche étant formée d'un mélange pris dans le groupe comprenant le Co 0 + Si 0et le Cr + Si 0. 70 45280 13 2076064 8. Dispositif semi-conducteur selon la revendication 1, caractérisé en ce que la connexion électrique dans la couche isolante de SiO^ est obtenue par la diffusion d'un matériau du groupe comprenant le Co 0, le Fe 0 ou le Mn 0, cette diffusion se faisant en présence de Al2 Og. 5 9. Arrangement semi-conducteur comportant des dispositifs semi-conducteurs comme définis dans l'une quelconque des revendications 1 à 4 ou 6 à 8, caractérisé en ce qu'il comprend : un premier dispositif semi-condocteur de mémoire commandé par la surface et comportant une première connexion électrique situé près de la région de 10 drain de ce premier dispositif, cette région de drain étant reliée à une première borne d'une tension d'alimentation, un deuxième dispositif semi-conducteur de mémoire comportant une deuxième connexion électrique située près de, ou dans la région de source du deuxième dispesitif, cette région de source étant reliée à l'autre borne 15 de la tension d'alimentation» et la région de drain et la couche de métallisation du deuxième dispositif étant respectivement reliés à la couche de métallisation et à la région de source du premier dispositif, des troisième et quatrième dispositifs semi-conducteurs d'adressage respectivement reliés aux couches de métallisation des premier et deuxième 20 dispositifs de mémoire, les quatre dispositifs semi-conducteurs formant un arrangement semi-conducteur bistable qui peut être connecté à des lignes de mots et de bits. 10. Arrangement semi-conducteur comportant des dispositifs semi-conducteurs comme définis dans l'une quelconque des revendications 1 à 4 et 6 à B, carac- 25 térisé en ce qu'il comprend un premier dispositif semi-conducteur dont les régions de source et de drain sont respectivement reliées aux deux bornes d'une source d'alimentation, ce premier dispositif semi-conducteur comportant d'une part une première connexion électrique située près de la région de drain et une seconde connexion électrique située près de ou dans la région 30 de source et, d'autre part, une couche de métallisation qui est reliée à un deuxième dispositif semi-conducteur d'adressage, ces "deux dispositifs semi-conducteurs formant un arrangement semi-conducteur bistable qui peut être connecté à des lignes de mots et ds bits. 11. Arrangement semi-conducteur selon la revendication 10, caractérisé en ce 35 quB la première connexion électrique située près de la région de drain est une région de résistance ayant une impédance relativement faible et en ce que la seconde connexion électrique située près de ou dans la région de source 70 45280 14 2076064 est une région ds résistance ayant uns impédance relativement élevée. 12. Arrangement semi-conducteur selon les revendications 10 ou 11 caractérisé en ce que, pour accroître la résistance du canal, la couche de métallisation représentant l'électrode de porte du premier dispositif semi-conducteur présente au moins une discontinuité située au-dessus de la zône de canal, chacune des électrodes de porte partielles ainsi constituées étant reliée au deuxième dispositif semi-conducteur.