Brevet FR2077262A1 — publié le 19711022

L'invention concerne une mémoire à bascules bistables transistorisées construites symétriquement et disposées aux points d'intersection des rangées et des colonnes d'une matricej ces bascules présentent au moins deux transistors multi-émetteurs couplés en croix et ayant le même type de conductivité. 5 Le brevet anglais 1 082 519 par exemple, a fait connaître les bascules bistables à transistors multi-émetteurs. Dans ce type de bascules bistables, les émetteurs intérieurs des deux transistors sont généralement connectés entre eux et les émetteurs extérieurs sont connectés aux lignes de bits de la mémoire de façon à permettre le con-10 trflle de la cellule mémoire, via ces émetteurs, lors des opérations d'écriture ou de lecture. Dans ces modèles, leslignes de bits sont connectées des étages de commande de bit, à des amplificateurs de lecture de bits et à des décodeurs. On utilise également des amplificateurs combinés de lecture de bits et d'écri-15 ture. Pour accélérer le processus de lecture, les cellules de ce type sont restaurées grâce à des circuits de restauration connectés aux lignes de mots et/ou aux lignes de bits. La différenciation des circuits de restauration, de lecture et/ou d'écriture exige un réseau de circuits relativement important ce qui présente un inconvénient considérable, particulièrement pour la réali- yn sation en monolithe. En effet, ces circuits différents ne permettent pas la construction de modèles topologiques avec gain de place. Le journal "Transactions of the IRE" de 1957 (pp 236-240], nous a appris en outre que l'on construisait des bascules bistables avec deux transistors émetteurs couplés ayant le même type de conductivité et effectuant une commu-^ tation de la bascule bistable d'un état à l'autre grâce à des transistors additionnels ayant le même type de conductivité. En devenant conducteur, le transistor de restauration reçoit tout le courant émetteur du transistor de la bascule de sorte que le transistor de la bascule devient non conducteur et amène ainsi le deuxième transistor de la bascule à devenir conducteur. ^ Les transistors de restauration sont couplés aux transistors de la bascule par les émetteurs, et, tout le courant des émetteurs est maintenu costant. Cependant, cette référence bibliographique qui montre le principe général de commutation du courant reçu par deux transistors couplés cfité émetteur, présente également l'inconvénient d'avoir des circuits séparés pour les opéra- 35 tions de restauration, de lecture et d'écriture. Il existe aussi des bascules assymétriques avec deux transistors à émetteurs couplés et ayant le même type de conductivité. Dans une de ces bascules, le premier transistor présente une résistance de charge à son collecteur et il est connecté à la base du second transistor. Pour la restauration de ^ cette bascule assymétrique, un troisième transistor ayant le même type de 70 45289 2 2077262 conductivité est connecté directement par son émetteur aux émetteurs des deux premiers transistors» il est également connecté via une base à la source du signal de restauration. Bien que, au moyen du troisième transistor, la ligne de bit tout comme la ligne de restauration soit connectée, cette cellule 5 mémoire présente également l'inconvénient d'exiger pour son fonctionnement d'autres circuits en plus du troisième transistor. L'objectif de cette invention est donc de créer une organisation de mémoire à bascules symétriques qui puisse fonctionner avec un minimum de transistors de commutation et de commande et conviendrait alors particulièrement 10 à une technologie monolithique. La solution apportée à ce problème par l'invention consiste à connecter les émetteurs correspondants de tous les transistors d'une cellule mémoire d'une colonne ou d'une rangée d'une matrice mémoire, à l'émetteur d'un transistor servant d'amplificateur de lecture et de restauration. A l'électrode 15 de contrôle de ce dernier transistor, est appliqué une tension de référence déterminant le potentiel de la ligne de bit et servant également de commutateur d'écriture, commutateur dans lequel la tension de référence appliquée est portée à un niveau tel que le potentiel de la ligne de bit soit modifié et atteigne le point d'écriture d'une information. 20 L'avantage présenté par cette organisation de circuits est dû surtout au fait qu'un transistor connecté à une ligne de bit serve également de commanda d'écriture, d'amplificateur de lecture et d'amplificateur de restauration. Ceci permet de réduire le nombre d'éléments de commutation dans les mémoires de la matrice à bascules bistables. De plus, le fait que les transistors 25 additionnels soient couplés par l'émetteur aux transistors de la bascule et que tous les transistors soient du même type de conductivité facilitent beaucoup la réalisation en monolithe. L'invention va maintenant être décrite en détails en se référant aux exemples de réalisation présentées sur les figures. 30 La figure 1 est un circuit d'une cellule de mémoire conforme à l'invention La figure 2 est un schéma des impulsions d'un circuit semblable à celles de la figure 1. La figure 3 est une utilisation d'une organisation de circuit conforme à l'invention dans une matrice mémoire bi-dimensionnelle. La cellule mémoire de la figure 1 qui va être utilisée pour expliquer 35 l'invention est formée de deux transistors bi-polaires, double-émetteurs, couplés en croix T1 et T4. Chacun de ces transistors double-émetteurs T1 et T4 est connecté à une résistance de charge Z. Les résistances de charge Z sont connectées ensemble, via une résistance R1 et un transistor de commutation T5, à la ligne de mot du plan de mémoire dans lequel se trouve la 40 cellule mémoire. Les deux émetteurs intérieurs des deux transistors bi-polaires 70 45289 3 2077262 couplés en croix T1 et T4 sont connectés ensemble à la ligne de mot et à la massa via une résistance commune R2. Un autre transistor T2 ou T3 est connecté par son émetteur à l'émetteur extérieur correspondant du transistor bi-polaire T1 ou T4 de la cellule mémoire. Une source de courant est connectée d'un 5 cSté à la masse et dyl'autra à la ligne joignant les émetteurs respectifs des transistors de la cellule mémoire et des autres transistors T1 et T4. Les deux transistors T2 et T3 qui, par leurs émetteurs, sont connectés à l'émetteur extérieur correspondant de l'un des transistors bi-polaires connectés en croix T1 ou T4 de la cellule mémoire, servent aux opérations d'écriture, 10 de lecture et de restauration» ceci sera expliqué plus loin en se référant à la figure 2. Avant de préciser le fonctionnement du circuit de la figure 1 en connexion avec le diagramme de la figure 2, celui-ci va être expliqué afin d'en faciliter la compréhension. Les lignes du diagramme montrent le passage des courants 15 et des tensions tel qu'il apparaît aux différents points de ce circuit pendant son fonctionnement. La désignation des différentes parties du diagramme de la figure 2 correspond à la désignation des différents points intéressants du circuit de la figure 1 afin de bien montrer la corrélation de ces courbes et de ces points. L'axe horizontal du diagramme représente le déroulement 20 en fonction du temps des différentes opérations; voici la signification des différentes colonnes: COLONNE 1 ! Tensions et courant apparaissant aux points indiqués sur la figure 1 lors de la lecture d'un 1j COLONNE 2 : Restauration d'une ligne de bit (par drain ou source de 25 courant 11 ou 12]i COLONNE 3 : Ecriture d'un Oj COLONNE 4 s Restauration d'une ligne de bit (par transistor T2 ou T3]j COLONNE 5 s Lecture d'un 0. Supposons que l'emmagasinage d'un "1" binaire corresponde à une conduc-30 tion du transistor de droite de T4 et à un blocage du transistor de gauche de T1. Cette information peut Être lue lors de la sélection de la cellule correspondante mettant en fonction les générateurs de courants constants 11 et 12. Lors de la mise en fonction de ces générateurs, compte tenu de l'état de la cellule, tout le courant 11 proviendra de T4 et donc IB1 restera pratiquement 35 nul, alors que tous le courant 12 sera fourni par IB2. La détection des variations de IB1 ou IB2 permet donc la lecture de l'état de la cellule de mémoire. Toute opération d'écriture s'effectue en appliquant simultanément aux signaux de sélection, une impulsion négative à la base du transistor T2 ou T3 associé au transistor T4 ou T1 dont on veut assurer la conduction. Cètte opé-40 ration effectue en effet une commutation du courant du transistor dont la 70 45289 4 2077262 base est attaquée, au transistor qui lui est associé per l'intermédiaire du générateur de courant correspondait. A titre d'exemple, pour écrire un "0" binaire dans la cellule précédente il faut appliquer une impulsion en VR1 et laisser VRO au potentiel initial. 5 Ceci a pour effet de commuter le courant de 12 dans T1, ce qtili entraîne le basculement de l'état de la cellule T1-T4. A l'aide de la figure 3, on va montrer comment utiliser l'organisation de circuit pour l'adressage d'une cellule mémoire conforme à la figure 1, dans une matrice de mémoire bi-dimensionnelle ainsi que les avantages que 10 présente cette utilisation. On suppose que sur un plan 10 de mémoire bi-dimensionnelle 25B cellules de mémoire sont disposées en 16 colonnes et 16 rangées. Les distributeurs de phase 11 et 13 servent à décoder les adresses et à contrôler le plan de mémoire 10, chacun d'eux possède 4 entrées et 8 sorties» l'un d'eux est connecté au décodeur de mot 12 et l'autre au décodeur 15 de bit 14. Afin de pouvoir montrer les connexions exigées pour l'opération d'une part et, d'autre part, pour éviter un manque de clarté du diagramme, une seule cellule SPI sera représentée sur le plan de mémoire 10. Les connexions des autres cellules mémoires SP qui ne sont pas montrées, sont représentées symboliquement. Comme sur la figure 1, les deux émetteurs intérieurs 20 des transistors de la cellule mémoire sont également connectés à la masse via la combinaison de diodes de résistance 17 et 18. A cet effet, les deux émetteurs intérieurs des transistors de la cellule mémoire SP sont appliqués, via le rebord de contact correspondant 15, à une ligne commune 16 qui est connectée à la masse via une résistance 17 et deux diodes 16. Les transistors 25 . de restauration, de lecture et d'écriture sont désignés par T2 et T3 exactement comme sur la figure 1. Leurs collecteurs sont connectés à un amplificateur de détection ou de lecture (non représenté) via une barre de connexion communs. Les émetteurs des deux transistors T2 et T3 sont connectés à l'émetteur extérieur correspondant des transistors T1 et T4 de la cellule mémoire ainsi qu'au 30 collecteur des transistors TQ5 et T6, transistors dont les émetteurs sont connectés à la masse. Entre les deux transistors T05 et T6, se trouve un autre transistor T7 dont la base est connectée d'une part avec son collecteur et d'autre part, avec les bases des transistors T05 et T6. Au collecteur du transistor T7, est connecté le décodeur de bit 14 qui, à son tour, est' 35 connecté par son cflté entrée, au distributeur de phase 13 à l'entrée duquel se trouve l'adresse de bit à quatre positions. Conformément à la représentation donnée sur la figure 1, les transistors T05, T6 et T7 doivent être considérés comme drains de courants qui servent à l'adressage des cellules mémoires et à la restauration après un cycle de lecture étant donné qu'alors le poten-40 tiel de la ligne de bit ne présente qu'une faible hausse et que donc un 70 45289 5 2077262 cycle de restauration via les transistors T2 et T3 serait, superflu. Des précisions seront données sur ce processus lors de la description du cycle de restauration. Afin de pouvoir contrSler les deux transistors T2 et T3 qui sont utilisés pour les opérations de lecture, d'écriture et de restauration, 5 leur base est connectée à la masse via deux diodes 20 et 21 ou 20' et 21' branchées en série et une résistance 22 ou 22'. Les deux transistors T8 et T9 sont branchés entre les deux diodes 20 et 21j l'émetteur de ces transistors est connecté à la masse et c'est à leur base que se trouve le signal lecture/ écriture pour le 0 ou pour le 1 binaires. L'état potentiel le plus bas du 10 signal du 1 comme du signal du 0 sert au contrôle du cycle de lecture; l'état potentiel le plus élevé de ces signaux sert au contrôle du cycle d'écriture. Comme cela a déjà été mentionné, une partie importante du temps d'accès et de la durée du cycle des mémoires connues, est déterminée par la charge et la décharge des capacités des mauvaises lignes de bit ainsi que par le 15 premier étage des amplificateurs de lecture. Dans le modèle décrit ici, ces délais sont considérablement réduits parce que les lignes de bit sont amenées au potentiel de lecture au moyen des circuits spéciaux de restauration et que cette tension est maintenue aussi constante que possible. Pour cela, la ligne de bit est maintenue au potentiel de lecture au moyen des tensions 20 de référence VR0 ou VR1 aux bases des transistors T2 et T3. Les transistors 12 et T3 conduisent alors le même courant 11. Il y a le même nombre de transistors T2, T3, T5, T6 et T7 que de paires de lignes de bit qui peuvent être sélectionnées. Les tensions de référence VRO, VR1 et VRN, les circuit de commandes d'écriture, et les amplificateurs de lecture (non représentés), 25 ne sont n"cessaires qu'en un exemplaire par plan de mémoire. Comme cela a déjà été mentionné, les sources ou drains de courant II ou 12 de la figure 1, sont représentés sur la figure 3 par les transistors T05, T6, T7 et les résistances R3, R'3 er R"3 connectées à la masse. Un potentiel contrôlé par le décodeur de bit 14 est défini via le transistor T7 et la résistance qui 30 lui est associée F&, il détermine le courant des émetteurs des transistors T05 et T6 (T05, T6 et T7 conduisent le même courant). La tension du collecteur des transistors TQ5 et T6 est déterminée par les tensions de référence VRO et VR1 aux bases respectives des transistors T2 et T3. Ceux-ci sont sélectionnés de façon à ce que les lignes de bit soient chargées à un potentiel légè-35 rement inférieur au potentiel atteint durant l'adressage par les émetteurs intérieurs des transistors de la cellule mémoire. Les cycles de lecture, d'écriture et de restauration vont maintenant être décrits afin de préciser le fonctionnement du circuit d'après la figure 3. Cycle de lecture: Supposons que les adresses soient appliquées aux entrées 40 du décodeur 14 et que, par conséquent, le courant passe dans le transistor 70 45289 B 2077262 adressé T7, Les transistors T05 et TB connectés au transistor adressé T7 conduisent alors le courant requis pour la lecture. Le courant du collecteur des deux transistors T2 et T3 est le même et les lignes de bit sont chargées dans cet exemple à 1,2 volt. Pendant ce temps, et par les adresses appliquées 5 aux entrées du distributeur de phase 11, une ligne de mot a été sélectionnée dans le plan mémoire 10 via le décodeur de mot 12 et, les tensions aux émetteurs intérieurs des transistors T1 et T4 de la cellule mémoire appartenant à cette ligne de mot sont en hausse. Dès que les 1,2 volt sont atteints, le cûté conducteur de la cellule mémoire SP fournit du courant à la ligne 10 de bit correspondante, et, de ce fait, le courant baisse dans les transistors T2 ou T3. Cependant, le courant des transistors T05 et TB reste constant. Si on apporte aux résistances da ligne de bit les valeurs appropriées, le courant d'une cellule SP agit de façon à réduire à 0 le courant du transistor T2 ou T3. Ainsi, le potentiel de cette ligne de bit s'élève jusqu'à 1,4 volt, 15 car, à ce moment, les diodes limitent la hausse du potentiel aux émetteurs intérieurs des transistors T1 et T4 d'une cellule mémoire. Cycle d'écriture: Le cycle d'écriture fonctionne de façon analogue au cycle de lecture sauf qu'ici, selon que ce soit un 1 ou un 0 qu'il faille écrire, l'un des transistors T8 ou T9 est saturé. Les transistors T2 et T3 20 sont bloqués de sorte que le courant ne peut être fourni que par la cellule mémoire SP elle-m§me. Le potentiel du collecteur des transistors T05 et TB décroit alors jusqu'à ce que la cellule mémoire commute c'est-à-dire, que l'information s'écrive. Cycle de restauration: Après un cycle d'écriture complet, les lignes 25 de bit sont restaurées au moyen des transistors T2 et T3 qui sont pratiquement commutés en émetteurs suiveurs et fonctionnent ainsi très rapidement. Cependant, après un processus de lecture, un cycle de restauration n'est pas nécessaire car le potentiel de la ligne de bit ne présente qu'une légère hausse. L'insertion des transistors T05 et TB dans le cycle de lecture suivant 30 s'effectue plus rapidement que l'adressage d'un mot nouveau. Pendant ce temps, la légère surcharge de la ligne de bit est déchargée par les drains de courant 11 et 12 (figure 1). Comme cela est révélé par la figure 3 et la description ci-dessus, l'utilisation da principe de commutation du courant réduit considérablement 1,'im-35 portance de la structure technique du décodage. En outre, les tolérances apparaissent évidentes que ce soit dans les résistances ou les tensions d'alimentation; on note seulement un courant inférieur ou supérieur dans les diodes 18 qui n'affecte pas l'opération. Bien que l'on ait décrit dans ce qui précède et représenté sur le dessin, 40 les caractéristiques essentielles de l'invention appliquées à un mode de 70 45289 7 2077262 réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. 70 45289 8 2077262 REVENDICATIONS 1.- Cellule de mémoire électronique du type comprenant deux transistors à émetteurs multiples dont les bases et collecteurs sont reliés directement et en croix, caractérisée en ce que, un émetteur extérieur appartenant à 5 chacun desdits transistors est relié à llmetteur d'un transistor de contrSle d'écriture, de lecture ou de restauration, et à un générateur de courant constant de manière à constituer ainsi un circuit de commutation de courant. 2.- Cellule de mémoire selon la revendication 1 caractérisée en ce que ledit transistor de contrSle, sert à la lecture de l'état binaire de ladite cellule, 10 par détection de son courant collecteur. 3.- Cellule de mémoire selon la revendication 2 caractérisée en ce que l'écriture d'une information binaire y est obtenue à l'aide d'un signal appliqué à la base dudit transistor de contrSle. 4.- Plan de mémoire électronique formé de cellules selon la revendication 1 15 disposées aux points d'intersection des lignes et colonnes d'une matrice, par connexion des alimentations collecteurs des cellules d'un même mot à travers un décodeur de mot, et contrSle desdits générateurs de courant à travers un décodeur de bit.