Brevet FR2095373A1 — publié le 19720211

La présente invention concerne un dispositif de lecture destiné au décodage de données numériques enregistrées dans une mémoire. Plus précisément, l'invention concerne un dispositif de lecture synchronisée pour l'extraction d'une information qui est 5 codée au moyen d'une forme d'onde de données autosynchronisée. De nombreuses techniques ont été étudiées pour traiter les formes d'onde de données reproduites à partir d'un support d'enregistrement magnétique. Pour améliorer la densité d'enregistrement, on est amené à utiliser les techniques d'enregistrement 10 autosynchronisé. Le terme "enregistrement autosynchronisé" désigne une technique d'enregistrement dans laquelle l'information numérique est codée avec des impulsions de synchronisation qui sont utilisées pour le décodage des données au moment de la lecture d'un signal qui est enregistré sur un support magnétique. Parmi 15 ces techniques, on peut citer l'enregistrement en modulation de phase et l'enregistrement en double fréquence. Dans les systèmes d'enregistrement à haute densité, qui sont basés sur ces techniques, les bits de données enregistrés sont affectés de décalages importants par suite de la proximité 20 des transitions de flux magnétique et les impulsions de données sont décalées par l'effet des imprécisions des composants des circuits de lecture/écriture, les tolérances du transducteur, etc. Ces effets sont plus particulièrement décrits dans un article de W. W. Chu, intitulé "Computer Simulation of Waveform 25 Distortions in Digital Magnetic Recordings" paru dans IEEE Transactions on Electronic Computers, volume EC-15, N° 3> juin 1966 pages 328 et suivantes. Les techniques d'autosynchronisation, telles que, par .le exemple,l'enregistrement en double fréquence, nécessitent /maintien 50 d'une séparation maximale, c'est-à-dire d'un demi-intervalle de bit, entre les impulsions de synchronisation et les impulsions de données, quelle que soit l'importance du décalage de ces impulsions par rapport à leur position normale dans le temps. Certains circuits maintenant une telle séparation des im-55 pulsions de données et des impulsions d'horloge dans les systèmes d'enregistrement en modulation de phase, utilisent un signal constant de référence fourni par un oscillateur libre qui est 71 2:2374 2 2095373 synchronisé à la fréquence de la forme d'onde du signal de données. Un inconvénient de ce type de circuit réside dans le fait que la fréquence de l'oscillateur risque de dériver pendant des durées longues. Il s'ensuit que le temps de synchronisation de l'oscillateur avec une fréquence de référence, devient imprévisible et exagérément long. En conséquence, dans les systèmes d'enregistrement magnétique où une horloge de lecture est synchronisée par un certain nombre d'impulsions de synchronisation placées avant chaque enregistrement de données, il faut prévoir un plus 10 grand nombre d'impulsions de synchronisation avant chaque enregistrement de données pour limiter la dérive en fréquence. Il est en outre difficile de faire débuter le processus de synchronisation au même instant pour chaque enregistrement de données. D'autres systèmes utilisent des circuits séparés de régla-15 ge de la fréquence et la phase du signal de référence d,uae horloge de lecture. Mis à part le problème du maintien d'une fréquence stable, ces horloges de lecture fournissant normalement des impulsions de sortie indépendamment de la présence d'un train de données d'entrée. De ce fait, la présence d'impulsions de 20 synchronisation en l'absence d'un train d'impulsions de données d'entrée risque d'être interprétée comme des données binaires 0 par l'équipement de décodage associé qui délivre des signaux logiques correspondants Pour le décodage de données enregistrées en double fré-25 quence, certains systèmes utilisent une période fixe d'échantillonnage de la présence de transitions significatives dans le train d'impulsions de données. Dans ce cas, les variations de fréquence à long terme sont corrigées au moyen de plusieurs circuits d'intégration connectés en série et ayant chacun des constan-30 tes de temps différentes pour établir des variations de fréquence minimum et maximum. Ces circuits sont difficiles à régler et ne s'adaptent pas facilement à la reproduction de données à partir de supports d'enregistrement, tels que les disques magnétiques sur lesquels l'information est enregistrée sur plu-35 sieurs pistes espacées radialement ayant chacune un certain nombre de variations minimum et maximum. De plus, lorsqu'on réduit le nombre de circuits d'intégration et lorsqu'on.les combine avec 71 22374 3 2095373 des lignes à retard pour établir les variations minimum et maximum, ces systèmes acceptent mal les fortes valeurs de décalage des impulsions de données et de synchronisation du signal reproduit. La demande de brevet des Etats-Unis d'Amérique N° 794 576 5 du déposée par Michael Koulopoulos, élimine un certain nombre de ces inconvénients par l'emploi d'un circuit oscillateur "normalement inactif". Un tel appareil comprend un circuit qui est excité extérieurement par des impulsions du train de données d'entrée qui provient du système de mémoire. En outre, 10 cet appareil nécessite peu de réglage pour établir une relation prédéterminée entre les impulsions du train de données d'entrée et du train d'impulsions d'horloge qui est tiré de la forme d'onde sinusoïdale de référence fournie par le circuit oscillateur. Cependant, dans certains cas, notamment pour les décalages importants 15 de bits, il est difficile de régler le train d'impulsions d'horloge exactement en opposition de phase avec les impulsions du train de données d'entrée tout en continuant à compenser les retards des circuits internes. Cette opposition de phase est souhaitable de façon que les impulsions d'horloge successives puissent 20 encadrer les impulsions de données individuelles pour le décodage. De plus, les variations du nombre d'impulsions d'entrée entraînent des variations d'amplitude de la forme d'onde de référence, qui dans certains cas, risquent de décaler les impulsions du train d'horloge de sortie. 25 La présente invention a donc pour objet un générateur d'horloge perfectionné pour un système de mémoire autosynchronisé, générateur qui est capable de fonctionner de manière précise en présence de perturbations rapides et importantes de la synchronisation des impulsions qui constituent le train de données d'en-30 trée. La présente invention concerne un procédé d'obtention, à partir d'un train d'impulsions de données d'entrée,d'un premier et d'un second train d'impulsions facilitant l'extraction de l'information qui est contenue dans le train de 35 données d'entrée consistant en des impulsions de données et de synchronisation, ledit train de données étant sujet à des écarts prévisibles de phase et de fréquence, ledit procédé étant 71 22374 4 2095373 caractérisé en ce qu'il consiste : (1) à produire à partir desdites impulsions une forme d'onde de référence comprenant plusieurs points de référence ; (2) à échantillonner la différence de phase qui existe entre la-5 dite forme d'onde et chacune des impulsions du train de données en des groupes prédéterminés de points de référence pour produire un signal d'erreur proportionnel à ladite différence ; (3) à ajuster la fréquence de la forme d'onde de référence à une vitesse prédéterminée, d'après le signal d'erreur pour établir une 10 relation de phase prédéterminée entre ces deux signaux ; (4) à dériver le premier train d'impulsions de certains desdits points de référence de la forme d'ondée référence ; (5) à produire une forme d'onde linéaire pour chaque impulsion de données et de synchronisation ; 15 (6) à dériver de ladite forme d'onde linéaire les impulsions du second train à des intervalles prédéterminés entre les impulsions des premier et second trains. L'invention concerne également un appareil destiné à extraire un signal de synchronisation d'un train d'impulsions de 20 données d'entrée comprenant des impulsions de données et des impulsions de synchronisation dérivées de signaux qui sont enregistrés dans une mémoire à accès direct utilisant une technique d'enregistrement en double fréquence, ledit appareil comprenant ; (1) un circuit résonnant normalement inactif recevant le train 25 d'impulsions pour produire un signal de référence périodique comportant des points de référence j (2) un circuit d'échantillonnage de phase recevant le train d'impulsions d'entrée et la sortie du circuit résonnant de façon à échantillonner la différence de phase entre chacune desdites im- 30 pulsions et les groupes de points de référence du signal de référence ; (3) un circuit intégrateur en série avec le circuit d'échantillonnage de phase et le circuit résonnant, ledit circuit intégrateur étant sensible à la sortie du circuit d'échantillonnage de phase 35 pour fournir une tension d'erreur proportionnelle à cette différence de phase et pour fournir une tension de polarisation de correction réglant à une valeur prédéterminée la fréquence du 71 22374 5 2095373 circuit résonnant de façon à établir une relation de phase prédéterminée entre les impulsions du train de données et le signal de référence j (4) un circuit fournissant une forme d'onde linéaire de tension 5 en réponse à chaque impulsion du train de données \ (5) un circuit de commutation à seuil variable recevant la forme d'onde linéaire et fournissant des impulsions du train de données de façon qu'elles soient retardées en fonction d'un seuil choisi de ladite forme d'onde de tension ; 10 (6) un circuit de détection fournissant les impulsions du train de synchronisation avec une relation de phase prédéterminée par rapport au train de données à partir de certains points de référence prédéterminés apparaissant en alternance sur le signal sinusoïdal de référence. 15 Dans une forme préférée de l'invention, le générateur d'horloge de lecture comprend un circuit oscillant qui produit une forme d'onde sinusoïdale de référence et qui est "normalement inactif", c'est-à-dire qui ne fonctionne que lorsqu'il est excité extérieurement par une forme d'onde de données codées et auto-20 synchronisées constituant un train de données résultant de la lecture du contenu d'une mémoire magnétique. L'horloge de lecture comprend également des circuits d'échantillonnage de la phase et de réglage de la fréquence du circuit oscillant proportionnellement à la différence de phase 25 qui existe entre la forme d'onde de référence fournie par le circuit oscillant st les impulsions mises en forme du train de données d'entrée, de façon à maintenir entre elles une relation de phase prédéterminée. L'échantillonnage de phase n'est appliqué qu'aux impulsions de données mises en forme et son ré-30 sultat est maintenu entre deux échantillonnages de phase successifs. La relation de synchronisation prédéterminée est établie par un circuit générateur qui fournit une forme d'onde linéaire servant à extraire de la forme d'onde de données des impulsions 35 ayant une relation prédéterminée avec les impulsions d'horloge qui sont dérivées de la forme d'onde sinusoïdale de référence. Ce montage facilite l'établissement d'une relation d'opposition 71 22374 6 2095373 de phase entre les impulsions de la forme d'onde de données résultantes et les impulsions de sortie de la forme d'onde d'horloge, par rapport à la forme d'onde de référence. D'une manière plus détaillée, le générateur d'horloge de 5 lecture comprend les circuits fournissant des impulsions de sortie d'horloge à partir de groupes prédéterminés de points d'annulation de la forme d'onde sinusoïdale de référence. En môme temps, les impulsions de sortie du train de données résultant sont obtenues par l'intermédiaire d'une forme d'onde linéaire qui résulte de 10 l'application de chaque impulsion du train de données d'entrée à un générateur monostable de rampesjô.e tension, la forme d'onde linéaire étant ensuite appliquée à un circuit de commutation à seuil -variable. En réglant le seuil du circuit de commutation, il est facile d'établir'une relation de phase prédéterminée entre 15 les impulsions du train de données résultant et les impuisions du train d'horloge de sortie dérivées des points de référence de la forme d'onde sinusoïdale. On obtient ainsi aisément l'opposition de phase initiale des impulsions des formes d'onde résultantes du train de données et du train d'horloge, sans affecter l'ampli-20 tude ou les autres caractéristiques de la forme d'onde de référence du circuit oscillant. Une caractéristique particulière du générateur d'horloge de lecture est qu'il utilise un circuit d'échantillonnage qui n'est actif qu'en présence d'impulsions d'entrée, ce qui permet 25 de conserver les signaux d'erreur de phase pendant une durée prédéterminée. Une autre caractéristique de l'invention est que les réglages de fréquence du circuit oscillant se font à une vitesse correspondant à l'amortissement critique. L'horloge de lecture cesse automatiquement de produire des impulsions de synchronisa-30 tion lorsqu'un nombre prédéterminé d'impulsions consécutives manque dans le train de données d'entrée ou lorsque les impulsions du train de données d'entrée sont déphasées d'une valeur prédéterminée par rapport à la forme d'onde sinusoïdale. 35 rateur monostable de rampes/de tension et le circuit de commutation comprennent des circuits à transistors complémentaires permettant de réduire la complexité globale du circuit. Une autre caractéristique de l'invention est que le géné- 71 22374 7 2095373 Un autre point important est que le générateur d'horloge de lecture comprend un circuit de mise en forme des impulsions du train de données d'entrée fournissant une forme d'onde semblable à une courbe de G-auss, ce qui a l'avantage d'assurer un fonctionne-5 ment précis et fiable du circuit oscillant. D'autres caractéristiques et avantages de l'invention ressortiront de la description qui va suivre, faite en regard des dessins annexés et donnant à titre explicatif, mais nullement limitatif, une forme de réalisation de l'invention. 10 Sur ces dessins : la figure 1 est un schéma synoptique et électrique simplifié d'une mémoire à disquegêt de certaines parties de son unité de commande qui met en oeuvre une forme préférée de la présente invention ; 15 la figure 2 est un diagramme de_synchronisation permettant d'expliquer le fonctionnement du générateur d'horloge de lecture de la figure 1 ; la figure 3 est un schéma synoptique de la logique d'extraction du circuit de la figure 1 dont le rôle est de fournir à 20 partir de la forme d'onde codée autosynchronisée les sorties de données et d'horloge. La figure 1 représente une forme de réalisation de la présente invention associée à une mémoire à disques magnétiques 10, cette mémoire étant d'un type classique comprenant plusieurs 25 disques magnétiques d'enregistrement et un mécanisme d'accès comportant des circuits de lecture/écriture capables d'être associés à n'importe quelle piste des faces des disques pour enregistrer ou reproduire une information. On suppose que sur les disques de la mémoire 10, l'information est enregistrée en double fréquen-30 ce, comme décrit plus haut. La mémoire 10 est équipée de circuitgfelassiques de lecture/écriture (non représentés). Le circuit d'écriture convertit le signal analogique d'entrée en un signal analogique qui peut être enregistré sur la surface du disque et le circuit de lectu-35 re convertit le signal analogique détecté en un signal numérique. Le signal numérique résultant de la lecture d'une information qui est enregistrée sur une piste de la mémoire à disques 10, signal 71 22374 8 2095373 qui est appelé ci-après"trainode^d^nn|es",est une forme d'onde numérique autosynchronisée /en des impulsions d'horloge et de données. Comme illustré figure 1, la forme d'onde du train de données est appliquée par une ligne d'entrée 20 à une horloge 5 de lecture 100 et à une logique d'extraction de données 300 faisant partie de la logique de commande de la mémoire à disques 10. Le train de données de la ligne 20 est tout d'abord appliqué à un circuit monostable 102 en série avec un circuit émetteur-suiveur 103. Le circuit monostable 102 est de type classique, 10 c'est-à-dire qu'il est déclenché dans le front avant de chaque impulsion du train de données et produit des impulsions de sortie de largeur uniforme indépendante de celle des impulsions d'entrée. Le circuit émetteur-suiveur 103 est également un circuit classique fournissant les caractéristiques d'attaque voulues dans la gamme 15 de fréquences utile (par exemple 5 MHz) en produisant des impulsions à montée rapide. A la sortie du circuit 103, les impulsions du train de données sont appliquées par une ligne 105 à un générateur monostable 106 de rampes de tension et par une ligne 104 à un réseau-20 filtre 180. Une série de circuits comprenant le générateur de rampes 106, un détecteur de niveau à seuil variable 140 et un circuit de commutation 160, traite les impulsions du train de données, comme décrit par la suite, et fournit un train d'impulsions de données 25 à une entrée de la logique d'extraction 300. D'une manière plus détaillée, le générateur monostable 106 comprend une paire de transistors complémentaires 124 et 128 qui sont respectivement connectés en configuration collecteur commun et en configuration émetteur commun. Ces deux transistors 30 sont normalement conducteurs. Plus précisément, en l'absence d'un signal d'entrée sur la ligne 105, une source de potentiel -Y polarise en sens inverse une diode 108 et polarise dans le sens direct une diode 114 à travers une impédance 110. A ce moment, une source de potentiel +V polarise en sens inverse une 35 diode 116. Un potentiel négatif est-ainsi appliqué à la base du transistor PHP 124 pour le rendre conducteur. La conduction de ce transistor réduit le potentiel positif qui est appliqué 71 22374 9 2095373 par la source +Y à travers une impédance 126 et décharge approximativement à 0 volt un condensateur 125 qui est relié à son émetteur. L'intensité qui circule dans le circuit émetteur-collecteur 5 du transistor 124 est appliquée à la base du transistor HPN 128 et, à travers une résistance 132, à la source de potentiel -V. La chute ohmique dans la résistance 132 abaisse le niveau de potentiel négatif de la base du transistor 128, ce qui le rend conducteur. Un courant circule ainsi de la source positive +V à 10 travers la résistance de collecteur 120, le circuit émetteur-collecteur du transistor 128 et la résistance d'émetteur 136 de ce transistor. Ceci renforce le potentiel positif de l'émetteur du transistor 128 qui sinon serait aligné à un potentiel négatif déterminé par une diode Zener 134 connectée de la manière indiquée. 15 Une diode 130 shunte la jonction base-émetteur du transistor 128 pour limiter la valeur négative de son potentiel de base. Le collecteur du transistor 128 est en outre relié par les diodes 118 et 108 à la ligne d'entrée 105. Des condensateurs 112 et 122 éliminent les bruits qui apparaissent à leurs bornes d'ali-20 mentation respectives. La sortie du générateur monostable 106 est une rampe de tension qui est appliquée par une ligne 138 à l'entrée du détecteur de niveau 140 à seuil variable. Le détecteur 140 comprend une paire de transistors NPN 142 et 144 connectés en commutateur de courant, c'est-à-dire 25 que leurs émetteurs sont reliés ensemble à une source de courant -V formée par une résistance commune d'émetteur 146 et une source négative -V. Le transistor KPN" 142 est normalement conducteur car sa base est reliée à la sortie du générateur 106 par la ligne d'entrée 138. Le transistor NPN 144 qui est maintenu bloqué par 30 le transistor 142, a sa base reliée à une source de potentiel +V. Cette connexion se fait à travers une impédance variable 150 qui fixe le seuil de potentiel d'entrée auquel le transistoi/l44 commence à conduire. Les collecteurs des deux transistors 142 et 144 sont reliés à la source +V, comme représenté. Le détecteur 35 140 fournit une sortie au circuit de commutation 160 par une ligne 152 reliée au collecteur du transistor 144. 71 22374 10 2095373 Le circuit de commutation 160 comprend une paire de transistors complémentaires 168 et 172 respectivement connectés en configuration base commune et en configuration émetteur commun. Les deux transistors PHP 168 et NPN 172 sont normalement bloqués, 5 Plus précisément, en l'absence d'une tension de sortie du détecteur 140, la jonction émetteur-base du transistor PHP 168 est polarisée en sens inverse par un réseau fournissant un potentiel positif +V^ et par une diode 164 connectée de la manière indiqués. Lorsque le transistor 168 est bloqué, son collecteur ne fournit aucun 10 courant à la base du transistor ÏÏPN 172 et à une résistance 170 qui est reliée à la masse. L'absence de courant à sa base maintient le transistor 172 non conducteur. Le collecteur du transistor NPN 172 est relié par une résistance de charge 174 à une source de potentiel positif +Y et son . 15 émetteur est relié par une résistance 176 à la masse. Le transistor 172 du circuit de commutation 160 applique une tension apparaissant aux bornes de sa résistance d'émetteur 176, à la logique d'extraction de données 300 par une ligne SD. Comme on l'a vu précédemment, la sortie du circuit 103 20 est appliquée par la ligne 104 à un filtre 180 qui comprend une inductance 182 et une capacité 184 en série avec un circuit émet-teur-suiveur 190. Le filtre LC 180 convertit les impulsions rectangulaires en une forme d'onde analogue à une courbe de G-auss de façon à éliminer l'oscillation harmonique d'un circuit résonnant 25 280. Le circuit émetteur-suiveur 190 qui assure l'isolation entre la ligne 188 et le circuit résonnant 280,comprend un transistor NPN 192 relié à un réseau diviseur de tension comprenant en série les impédances 198 et 200. Le réseau diviseur limite 30 l'amplitude de la forme d'onde de tension qui est appliquée à une ligne de sortie 204. Ceci réduit les possibilité gèle distorsion du signal qui apparaît aux bornes du circuit résonnant 280. Les impulsions mises en forme de la ligne 204 sont couplées en courant alternatif à l'entrée d'une boucle 203. Plus 35 précisément, ces impulsions sont appliquées à un échantillonneur de phas^&IO et au circuit résonnant 280.La boucle 203 comprend en série l'échantillonneur de phase 210,un premier intégrateur 240, BaD ORIGINAL 1 71 22374 11 2095373 un amplificateur 250, un second intégrateur 270, le circuit résonnant 280 et un circuit émetteur-suiveur 285» D'une manière plus détaillée, la sortie de la ligne 204 est appliquée à travers des condensateurs 206 et 208, respective-5 ment au primaire d'un transformateur de phase 212 et à un point de jonction 281 du circuit résonnant 280.L'entrée reçue par le transformateur 212 est couplée à son secondaire et de là, à deux impédances 214 et 216 qui sont reliées à deux sommets opposés d'un pont à diodes 220, 222, 224 et 226, comme représenté. 10 Un condensateur 232 applique une seconde entrée au sommet 218 du pont à diodes de 11échantillonneur 210, sous la forme d'une onde sinusoïdale de référence obtenue par application des impulsions mises en forme au circuit résonnant 280.La forme d'onde de référence est produite par des impulsions qui sont appliquées à 15 travers le condensateur 208 pour faire débuter l'oscillation du circuit résonnant 280,l'amplitude de cette forme d'onde étant maintenue constante lorsque les impulsions apparaissent en un train continu avec entre elles un certain intervalle de temps. Pendant le fonctionnement normal du circuit résonnant 280, l'ab-20 sence d'impulsions dans le train de données d'entrée provoque une décroissance de l'amplitude de la forme d'onde de référence, comme on le verra par la suite. Le condensateur de couplage 232 applique à tout moment à 1'échantillonneur de phase 210 la forme d'onde sinusoïdale de 25 référence du circuit résonnant 280. L'échantillonneur 210 est conditionné par les impulsions mises en forme qui sont appliquées par le condensateur 206, de façon à échantillonner la différence de phase qui existe entre ces impulsions mises en forme et la forme d'onde sinusoïdale de référence. Plus précisément, les 30 impulsions mises en forme ouvrent le pont à diodes et font circuler un courant dans une résistance 242 de ou vers un condensateur 244 du circuit intégrateur 240, selon le sens de la relation de phase qui existe entre la forme d'onde sinusoïdale de référence et les impulsions mises en forme. Ce fonctionnement est décrit 35 plus en détail ci-après. La sortie du circuit intégrateur 240 est appliquée par une ligne 246 et une impédance 252 à un amplificateur de tension 71 22374 2095373 250 de type classique. Le circuit amplificateur 250 peut, par exemple être l'un des circuits qui sont décrits dans une publication de la Société Fairchild Semiconductor Corp. intituléeBuA702 High Gain Vide Band DC Amplifier" (février 1966). 5 L'amplificateur 250 reçoit une seconde entrée qui est une référence de potentiel V appliquée par une ligne 253» Une impédance variable 266 peut être réglée pour fournir un niveau prédéterminé à un diviseur de tension comprenant des sources de potentiel positif et négatif +Y et -V, une diode d'alignement 269 10 et des impédances 288, 267 et 264 connectées de la manière indiquée. On choisit le niveau de tension pour obtenir des retards convenables dans la boucle 203, de façon à établir une relation de phase prédéterminée entre la forme d'onde sinusoïdale de référence et les impulsions mises en forme. 15 La tension amplifiée de sortie de l'étage 250 est appliquée par une ligne 260 à l'une des entrées d'un second intégrateur 270. Comme représenté, le second intégrateur 270 comprend une résistance 272 en série avec un condensateur 274. L'autre borne du condensateur 274 est reliée au point de jonction 275 d'un condensateur 277, 20 d'une résistance 276 et d'une diode Zener 278. La source +V fournit un potentiel continu de polarisation à la cathode d'une diode varactor VC, à travers la résistance 276 et des inductances en série 282 et 283. La sortie 271 de l'intégrateur 270 est appliquée à l'anode de la diode varactor VC du circuit résonnant 28Q. 25 Comme représenté, le circuit résonnant 280 comprend deux branches, la première comportant l'inductance variable 282 en série avec l'inductance fixe 283 et la seconde comportant la diode varactor VC. Le condensateur 277 découpe les signaux parasites de la source +V. 30 La capacité de la diode varactor VC et la valeur des inductances 282 et 283 déterminent la fréquence d'oscillation du circuit résonnant 280. Comme on l'a vu précédemment, les impulsions mises en forme appliquées au point de jonction 281, déclenchent l'oscil-35 lation du circuitÀ'ésonnant 280 qui fournit la forme d'onde sinusoïdale de référence à sa fréquence de travail. On peut considérer que le circuit^ésonnant 280 absorbe les impulsions mises en forme, 71 22374 13 2095373 de aorte que seule la forme d'onde sinusoïdale apparaît à l'entrée à forte impédance du circuit émetteur-suiveur 285« Le circuit 285 transmet la forme d'onde de référence à 1'échantillonneur de phase 210 et à un détecteur de transitions 290. 5 D'une manière plus détaillée, la forme d'onde sinusoïdale qui est présente à la sortie du circuit émetteur-suiveur 285 est couplée en courant alternatif par un condensateur 287 au détecteur de transitions 290. Comme représenté, le détecteur 290 comprend une paire de transistors NPN 292 et 294 dont les émetteurs sont 10 reliés en commun à une impédance 297 dont l'autre extrémité est reliée à une source négative -Y. Les bases des transistors 292 et 294 sont interconnectées par une résistance 298. La source -V applique une polarisation négative aux bases des transistors 292 et 294 à travers une résistance 291 dont la sortie est reliée 15 à une diode limitatrice 293. Le collecteur du transistor 292 est directement relié à la source +V et le collecteur du transistor 294 est relié par une résistance 295. En l'absence d'un signal appliqué à la base du transistor 292, le transistor 294 est conducteur et bloque le transistor 292. La chute ohmique dans la 20 résistance de charge 295 abaisse le potentiel d'une ligne de sortie 296 à une valeur approximativement nulle. Le détecteur de transitions 290 est polarisé par le potentiel -V pour ne détecter que les transitions positives. Lorsqu'une telle transition apparaît, le transistor 292 devient conducteur 25 et bloque le transistor 294. A ce moment, le potentiel du collecteur du transistor 294 qui apparaît sur la ligne 296 s'élève de 0 volt à la valeur de la source positive, soit +Y. Ce changement de sortie du détecteur 290 est appliqué à un circuit émetteur-suiveur 299 qui le transmet sous la forme d'une sortie d'horloge 50 SH à une seconde entrée de la logique d'extraction de données 300. La figure 3 représente la logique d'extraction 300 que l'on va décrire brièvement. La logique 300 répond aux impulsions des sorties d'horloge SH et de données SD de l'horloge de lecture 100 pour fournir des signaux de commande définissant des interval-35 les pendant lesquels les impulsions de données du train de données d'entrée doivent être échantillonnées (c'est-à-dire décodées en "1" et en "0" binaires). 71 2 2 3 7 4 2095373 Comme représenté, la logique d'extraction 300 coir-prend un détecteur de valeur "binaire 302 et un circuit logique de séparation de données 350. Le détecteur de valeur binaire 302 détermine si les bits du train de données d'entrée sont des "1w ou des "0". 5 Comme représenté, le détecteur de valeur binaire 302 comprend un circuit logique à verrouillage 304 en série avec une bascule OIC. La bascule OIC et ses portes logiques associées font partie d'un ensemble 314. La sortie de données SD et la sortie d'horloge SH de l'horloge de lecture 100 (figure 1) sont individuel-10 lement appliquées à chacun des circuits 302 et 314, comme représenté. Les sorties binaires "1" et "0" de la bascule OIC sont appliquées à une paire de portes amplificatrices 344 et 346. Ces portes reçoivent également un signal d'un multivibrateur mono-15 stable 344 qui est déclenché par les impulsions de la sortie d'horloge SH, Le circuit logique 350 sépare les sortie^ du détecteur de valeur binaire 302 en signaux d'horloge et de données. Les signaux d'horloge et de données sont appliqués sur deux groupes de lignes 20 DH1", D"0" et S"1", S"©", à une logique auxiliaire non représentée. Comme indiqué, le circuit logique 350 comprend une bascule DS associée à des portes ET d'entrée 354 et 356, l'ensemble formant le circuit 352. Les sorties binaires "0" et "1M et les sorties des portes 344 et 346 sont interconnectées avec une paire de portes 25 amplificatrices de données 360 et 362 et une paire de portes amplificatrices d'horloge 370 et 372. Le fonctionnement des circuits des figures 1 et 3 va maintenant être décrit en regard des formes d'onde de la figure 2. Sur la figure 2, la forme d'onde b représente un exemple type 30 de train de données comprenant des impulsions de synchronisation S et de données D qui ont été transformées en impulsions de largeur fixe par le circuit monostable 102 et le circuit émetteur-suiveur 104. Les impulsions de synchronisation S de la forme d'onde b 35 marquent les limites d'un intervalle de bit également appelé "cellule binaire". Dans les formes d'onde illustrées, ces cellules se répètent à un intervalle nominal de 400 nanosecondes. 7122374 2095373 Les impulsions de données D apparaissent normalement au milieu de chaque cellule "binaire. Les variations des intervalles de synchronisation de la forme d'onde b indiquent des variations de fréquence et de phase des impulsions, dans la forme illustrée. 5 Plus précisément, on admet une variation maximale de fréquence de 3 dans les deux sens et une variation maximale de phase de 25 pour une période donnée. La période est définie comme l'intervalle de temps qui sépare le front avant d'une impulsion de donnée D du front avant d'une impulsion de synchronisation S, soit normale-10 ment 200 nanosecondes. Comme illustré figure 2, la valeur maximale du déplacement d'une impulsion de synchronisation ou de donnée correspond au cas où une impulsion de synchronisation suit une impulsion de donnée, mais n'est pas elle-même suivie d'une autre impulsion de donnée. 15 Ceci résulte du décalage de l'impulsion de synchronisation vers l'impulsion de synchronisation suivante, sous l'effet de l'entassement des transitions magnétiques. L'intervalle minimum, normalement 200 nanosecondes, ne peut devenir supérieur à 240 nanosecondes et l'intervalle maximum, normalement 400 nanosecondes, ne peut 20 devenir inférieur à 320 nanosecondes. En supposant que le circuit résonnant 280 fonctionne à sa fréquence nominale (5 MHz), sa sortie 284 est un signal sinusoïdal de référence d'amplitude M, correspondant à la forme d'onde a de la figure 2. 25 Lorsque le circuit résonnant 280 fonctionne, l'échantil- lonneur de phase 210 compare les instants d'apparition des impulsions en forme de courbe de Gauss, apparaissant à la sortie du filtre 180 (forme d'onde c sur la figure 2) par rapport aux points de transition de la forme d'onde sinusoïdale a pour produire une 30 tension proportionnelle à cette différence de phase. Plus précisément. 1'échantillonneur de phase 210 fonctionne dans la région des points d'annulation d'une caractéristique et en particulier des passages au "0" de la forme d'onde sinusoïdale a. Un point important est que 1'échantillonneur de phase 210 35 n'échantillonne la sinusoïde de référence que pendant une période qui est déterminée par la présence d'une impulsion mise en forme dans son transformateur d'entrée 212. De ce fait, lorsque l'impulsion mise en forme est exactement à cheval sur le point 71 22374 16 2095373 d'annulation de la sinusoïde (c'est-à-dire exactement en quadrature de phase), 1'échantillonneur 210 fournit un signal de sortie dont les parties positive et négative sont égales. Ce signal est appliqué à l'intégrateur 240 dans lequel il produit une somme 5 nulle. De légers décalages de la phase relative de deux signaux modifient l'équilibre entre les parties positive et négative de la réponse de 1'échantillonneur en présence des impulsions de la forme d'onde c de telle manière que la somme fournie par l'intégrateur 240 soit une tension continue positive ou négative cons-10 tituant un signal d'erreur dont l'amplitude est proportionnelle à la différence de phase des deux signaux et dont la polarité indique le sens de cette différence. On choisit la constante de temps de l'intégrateur 240 pour obtenir une intégration égale dans le sens positif et dans le sens négatif, de façon que la sortie soit 15 nulle lorsque les deux formes d'onde d'entrée ont la phase voulue» En revenant à la figure 2, on voit que les deux premières impulsions mises en forme 40a et 40b de la forme d'onde c respectivement dérivées de la première impulsion de synchronisation S et de la première impulsion de données D de la forme d'onde b, 20 encadrent symétriquement la première transition positive 20a et la seconde transition négative 21b de la forme d'onde a. Chacune des impulsions 40a et 40b fournit de l'énergie au circuit résonnant 280 et déclenche 1'échantillonneur 210 qui échantillonne des parties positive et négative égales de la sinusoïde. Des courants 25 d'intensité égale circulent dans le condensateur d'intégration 244, de sorte que l'intégrateur 240 fournit une tension d'erreur nulle sur la ligne 246, ce qui correspond à une partie 80a de la forme d'onde £ de la figure 2. Ce niveau de tension nulle est appliqué à l'entrée inversée 30 (-) de l'amplificateur 250 qui fournit à son tour une tension d'erreur nulle illustrée par la forme d'onde h de la figure 2. Ce niveau est appliqué par la ligne 260 à l'intégrateur 270 qui intègre à une vitesse exponentielle prédéterminée toute variation de tension pour produire une tension d'erreur nulle, illus-35 trée dans la forme d'onde i, qu'il applique à l'anode de la diode varactor VC au point de jonction 271. 71 22374 2095373 On notera que la forme d'onde i est référencée à la valeur nominale d'une tension de référence de polarisation inverse. Cette tension de référence correspond à la différence des potentiels continus des points 271 et 281, c'est-à-dire aux bornes de 5 la diode varactor VC, En l'absence de tension d'erreur, on peut considérer que la source +V fournit seule la référence négative de potentiel de la diode varactor VC, En même temps, le condensateur 277 amène le point de jonction 275 à 0 volt alternatif. Ainsi, en l'absence de variations de la tension négative, l'intégrateur 10 270 maintient constante la polarisation négative de l'anode de la diode varactor VC, comme le montre la partie de la forme d'onde i qui correspond à la tension de référence («V réf.). La tension négative constante appliquée à la diode varactor VC maintient sa capacité à la même valeur, ce qui a pour effet de 15 maintenir constante la fréquence d'oscillation du circuit résonnant 280. Le fonctionnement de 1'échantillonneur de phase 210 et de la boucle de réaction 203 sera mieux compris en considérant la réponse du circuit aux impulsions de synchronisation 30c et 30e 20 et à l'impulsion de donnée 30f de la forme d'onde b. Plus précisément, du fait que l'impulsion mise en forme 40c qui est dérivée de l'impulsion de synchronisation 30c, apparaît plus tard par rapport au point de transition 23a, 1'échantillonneur de phase 210 prélève une partie négative plus importante de la sinusoïde. 25 Le courant qui sort du condensateur d'intégration 244 est donc plus intense que celui qui y entre, de sorte que l'intégrateur 240 fournit une tension négative sur la ligne 246, comme le montre la partie 80b de la forme d'onde g de la figure 2. L'amplificateur 250 amplifie et inverse la tension néga-30 tive pour appliquer une tension positive correspondant à la partie 90a de la forme d'onde h, à l'intégrateur 270 par la ligne 260. L'intégrateur 270 intègre cette tension à une vitesse exponentielle prédéterminée et produit une tension positive correspondant à la partie 92a de la forme d'onde i. L'application de cette 35 tension positive à l'anode de la diode varactor VC réduit la polarisation inverse et, par conséquent, sa capacité. Cette diminution de capacité fait baisser la fréquence du circuit résonnant 71 22374 2095373 280 de façon à décaler vers la droite le point de transition suivant 23b pour compenser le décalage de l'impulsion de synchronisation 30c à gauche de sa position normale. Le pont à diodes de 1'échantillonneur de phase 210 étent 5 bloqué en l'absence d'une impulsion d'entrée du transformateur 213 le condensateur 244 conserve sa charge négative jusqu'à l'application à 1'échantillonneur de l'impulsion mise en forme suivante 40d. Comme représenté, l'impulsion mise en forme 40d est dérivée de l'impulsion de synchronisation 3Cd qui a été avancée 3ans le 10 temps par rapport au point de transition 24a. L'échantillonneur de phase 210 prélève donc une partie positive plus importante de la sinusoïde a et le courant d'entrée du condensateur 244 est supérieur à son courant de sortie, ce qui fait diminuer la tension d'erreur produite par l'intégrateur 240 aux environs de 0 volt, 15 comme illustré par le point 80c de la forme d'onde g de la figure 2. L'amplificateur 250 applique maintenant un potentiel nul à l'intégrateur 270, de sorte que la polarisation-inverse de la diode varactor VC augmente et ramène sa capacité à la valeur nominale. En conséquence, la fréquence du circuit résonnant 280 remonte 20 à sa valeur initiale et décale vers la gauche le point de transition suivant de façon à compenser le décalage de l'impulsion de synchronisation 30d vers la droite de sa position normale. En résumé, la boucle a'erreur 203 est sensible aux décalages opposés des impulsions de synchronisation S qui résultent 25 de leur encadrement d'une impulsion de donnée "0", en changeant la fréquence du circuit résonnant 280 pour décaler la phase de la sinusoïde, tout en conservant un^èrreur totale et une variation de fréquence correspondante nulle dans le cycle qui résulte des deux impulsions de synchronisation. Ainsi, comme illustré, 30 1'échantillonneur de phase 210 peut fournir la tension d'erreur voulue correspondant à la forme d'onde g pour l'impulsion suivante qui, comme le montre la forme d'onde c, encadre symétriquement le point de transition 25b. Le fait de noter le comportement prévisible des impulsions 35 de synchronisation du train de données correspondant à la forme d'onde c, permet d'utiliser 1'échantillonneur de phase 210 pour échantillonner et maintenir le signal d'erreur voulu à l'entrée BAD ORIGINAL ' 71 22374 19 2095373 de la boucle d'erreur 203. On notera que la séquence d'impulsions "1011" de la forme d'onde b correspond aux décalages de phase minimum et maximum mentionnés ci-dessus. La sinusoïde de référence a qui est appliquée à l'échantil-5 lonneur de phase 210, est également transmise par le circuit émetteur-suiveur 285 et le condensateur 287 au détecteur de transition 290. Le détecteur 290 étant polarisé de manière à ne changer d'état que les transitions positives de la forme d'onde a, il apparaît une impulsion 50a (forme d'onde d de la figure 2) pendant 10 la période considérée ci-dessus. D'une manière plus détaillée, la transition positive correspondant au point 21a rend conducteur le transistor 292 qui bloque le transistor 294. L'élévation du potentiel de collecteur de ce dernier vers +V est appliquée au circuit émetteur-suiveur 299. 15 La conduction du circuit 299 augmente jusqu'à saturation et produit l'impulsion 50a de la ligne SH. Lorsque le potentiel de la sinusoïde diminue en dessous d'un niveau déterminé, le détecteur 290 revient à son état initial dans lequel les transistors 292 et 294 sont respectivement bloqué et conducteur. 20 Comme on l'a vu, les impulsions d'entrée de la forme d'onde b sont appliquées au filtre 180 et également au générateur monostable de rampes 106,premier circuit de la chaîne de traitement indépendant du train de données, dont la sortie est illustrée par la forme d'onde f de la figure 2. 25 D'une manière plus détaillée, le circuit émetteur-suiveur 103 applique les impulsions positives de synchronisation S et de données D de la forme d'onde b par la ligne 105 et la diode 108 polarisée dans le sens direct, à la base du transistor PNP 124 qui est conducteur. Chaque impulsion positive inverse la 30 polarisation de la jonction base émetteur du transistor 124 et le bloque. Le condensateur 125 évite une variation instantanée du potentiel d'émetteur du transistor 124. Cependant, le condensateur 125 se charge linéairement vers un potentiel positif qui finit par rendre conducteur le transistor 124. La charge du 35 condensateur 125 produit les rampes linéaires de la forme d'onde e de la figure 2. Simultanément, le blocage du transistor 124 augmente le potentiel négatif de la base du transistor NPN 128 qui se bloque. Il apparaît donc un circuit de courant à travers 71 22374 20 2095373 les diodes 1-16 et 118 et la résistance 120 qui fixe un potentiel positif de la base du transistor 124. Lorsque l'impulsion de synchronisation S disparaît, l'état du générateur de rampe^106 ne change pas. Ainsi, la charge du condensateur 125 se poursuit jusqu'à ce 5 que sa tension dépasse d'une chute de diode le potentiel positif que reçoit la base du transistor 124. A ce moment, le transistor 124 devient conducteur et décharge complètement le condensateur 125. En même temps, le courant qui circule dans le circuit émetteur-collecteur du transistor 124 réduit la polarisation négative de 10 la base du transistor 128 qui devient conducteur. Le générateur de rampeg^Oô est alors revenu à son état initial d'avant la réception de l'impulsion de synchronisation S. Lorsque le générateur 106 reçoit l'impulsion de donnée D, il fonctionne de la même manière pour produire une rampe linéaire 15 60b dans sa forme d'onde de sortie e (figure 2). On notera que la constante de temps du circuit formé par la résistance 126 et le condensateur 125 doit être supérieure à la largeur de l'impulsion d'entrée, mais doit être telle qu'une rampe linéaire apparaisse toutes les 200 nanosecondes. 20 Chaque rampe positive de sortie est appliquée au détecteur de niveau 140 à seuil variable. La figure 2 montre pour la rampe linéaire 60e que l'instant d'émission par le circuit de commutation 160 des impulsions correspondant à la forme d'onde f, peut être modifié. Comme on l'a vu précédemment, en réglant le poten-25 tiel de seuil qui est appliqué à la base du transistor 144, on peut augmenter ou diminuer l'intervalle de temps au bout duquel le détecteur 140 change d'état. Ceci est illustré sur la figure 2 par l'intervalle dt de la forme d'onde e. Lorsque le détecteur 140 devient conducteur, il applique 30 une tension négative à la jonction base émetteur du transistor PNP 168 qui devient conducteur. Un courant circule alors dans le circuit émetteur-collecteur du transistor 168 vers la base du transistor NPN 172 qui devient également conducteur. A ce moment, le transistor 172 fait brusquement monter le niveau de la ligne 35 de sortie SD pour fournir l'impulsion de donnée qui correspond à la forme d'onde f de la figure 2. 71 22374 21 2095373 La logique 300 reçoit les trains d'impulsions qui correspondent aux formes d'onde b et d appliquées par l'horloge de lecture 100 sur les lignes SD st SH, et sépare les impulsions de données D du train de données d'entrée. 5 D'une manière plus détaillée,le circuit de détection de valeur binaire 302 sépare la forme d'onde b en deux trains, l'un contenant les "0" et l'autre les "1". Le circuit bistable 304 ou bascule DIT sert de détecteur de donnée pendant un intervalle de cellule binaire. La bascule DIT est mise à l'état 1 par un "1 10 binaire" et elle est maintenue dans cet état par une porte ET 318 de recyclage chaque fois qu'une impulsion de donnée B apparaît dans une cellule binaire. Les impulsions de synchronisation S remettent à l'état "0" la bascule DIT par la porte ET 308. Les impulsions de synchronisation modifient l'état de la 15 bascule OIC d'après l'état de la bascule DIT de façon à y conserver l'état de l'information qui s/été échantillonnée par l'intervalle précédent. Le circuit monostable 334 est déclenché par le front arrière de chaque impulsion de synchronisation S reçue sur la ligne SH. 20 Ainsi, selon l'état de la bascule OIC, l'une ou l'autre des portes logiques 344 et 346 fournit une sortie binaire "1" de dorée égale à la sortie du circuit monostable. Plus précisément, la porte 344 fournit une sortie binaire "1" si la bascule OIC est à l'état 1 et la porte 346 fournit une sortie binaire "1" si la bascule 25 OIC est à l'état 0. La logique de séparation 350 sépare les bits de synchronisation des bits de données en comparant l'état&e la bascule DS aux sorties des portes 344 et 346. Ainsi, en fonctionnement normal, une impulsion apparaît 30 sur la ligne de sortie de données SD pendant au moins un intervalle de cellule sur deux (c'est-à-dire une impulsion de synchronisation). La bascule DS est mise à l'état 1 à chaque détection d'une impulsion de synchronisation S. Pendant les autres intervalles de cellule, la bascule DS est remise à 0 lorsque l'entrée contient 35 une impulsion de donnée D. Les portes 354 conditionnent la bascule DS pour qu'elle change d'état au front arrière d'une impulsion binaire "1" fournie par l'une ou l'autre des portes 344 et DAn ORIGINAL^ 71 22374 22 2095373 346. Cette bascule est donc à l'état 0 lorsque l'entrée est une impulsion de synchronisation S et à l'état 1 lorsque l'entrée est une impulsion de donnée D. Les sorties binaires "1" et "0" de la bascule DS condition-5 nent à leur tour certaines des portes 360, 362 et 370, 372 pendant la durée de la sortie du circuit monostable. Une sortie apparaît sur la ligne d^ lorsqu'une impulsion de donnée D est détectée et une sortie apparaît sur la ligne dQ dans le cas contraire (qui correspond à un bit "0"). 10 Le même raisonnement est vrai pour les sorties s^ et sQ. Ainsi, une sortie est appliquée à la ligne s1 lorsque le circuit détecte une impulsion de synchronisation S et une sortie est appliquée à la ligne sq en l'absence d'une telle impulsion. On notera que l'horloge de lecture 100 de la présente in-15 vention maintient une séparation maximale entre les impulsions de données du train de données d'entrée et les impulsions de sortie d'horloge, en dépit des variations de fréquence et de phase de ces impulsions. Le circuit résonnant 280 tirant toute son énergie des 20 impulsions mises en forme de la forme d'onde c de la figure 2, l'absence de plusieurs impulsions consécutives (par exemple les impulsions fictives 30k, 301 et 30m) dans le train de données provoque une décroissance de l'amplitude M du signal sinusoïdal de référence. Plus précisément, comme le montre la figure 2, 25 l'amplitude M de la sinusoïde diminue à 37 % de sa valeur normale lorsqu'il manque trois impulsions consécutives dans le train de données d'entrée. La conséquence de cette diminution de l'amplitude de la sinusoïde est que le détecteur de transition 290 ne change plus d'état et ne produit plus d'impulsions de synchronisa-30 tion, comme le montre la forme d'onde d de la figure 2. Le nombre d'impulsions correspondant à la disparition des impulsions de synchronisation est déterminé par un choix convenable du facteur de surtension Q du circuit résonnant 280.Dans la forme illustrée, on choisit cette valeur pour obtenir un facteur 35 d'amortissement inférieur à l'unité de façon que le circuit ait une réponse oscillatoire. En outre, le facteur Q du circuit résonnant est tel qu'il effectue trois périodes d'oscillation ÀÔ OH3G3NAL ! 71 22374 2095373 avant que l'amplitude ait diminué à 1/e de sa valeur initiale. En choisissant la valeur de Q, puis en calculant le facteur d'amortissement, on obtient sans mal les valeurs particulières de R eq., L eq. et C eq. du circuit résonnant.Pour plus de détail concernant 5 ces calculs, le lecteur se reportera à la; demande de brevet des Etats-Unis d'Amérique H0 794 576 précitée. On notera que la résistance R eq. correspond à l'impédance d'entrée Ren du circuit émetteur-suiveur 285. Pour une valeur 10 donnée de Q, dans la forme illustrée de l'invention, R eq. a une valeur de 10 kilohms, L eq. et C eq. ayant respectivement des valeurs de 13»2 microhenrys et de 77 picofarads. l'inductance totale L eq. correspond à la somme des valeurs des inductances 282 et 283, alors que la capacité C eq. correspond à celle de 15 la diode varacteur VC. Dans la pratique, les autres capacités qui sont grandes devant celle de la diode varactor peuvent être la négligées. Comme on l'a vu précédemment,/fréquence et la phase du signal sinusoïdal de référence sont corrigées à une vitesse exponentielle prédéterminée en fonction du signal d'erreur four-20 ni par 1'échantillonneur de phase 210. Cette vitesse de correction correspond à un amortissement critique. Dans ce cas, la période de la sinusoïde est corrigée d'un pourcentage a de la tension d'erreur qui résulte de l'échantillonnage de phase. De même, la différence de phase est corrigée d'un pourcentage 0 de la 25 même tension d'erreur. La détermination de ces pourcentages est basée sur l'élimination de toute erreur en un nombre donné d'impulsions. Dans la forme illustrée, les valeurs a = 0,012 et |3 =0,20 donnent des résultats satisfaisants. On peut démontrer dans le cadre du système considéré 30 que, la variation de l'erreur étant une exponentielle correspondant à l'amortissement critique, la fonction d'erreur est donnée par l'équation suivante : e (K )=(C1 + K C2) ~ r2n (1) rv n' n 'e 35 dans laquelle C1 est un coefficient de phase, C2 un coefficient de fréquence et y un paramètre lié à a par la relation suivante : 71 22374 24 2095373 Y = 1n (1 - Va) (2) Le terme er (Kn) définit l'erreur pour une impulsion donnée, alors que les coefficients C1 et C2 définissent respectivement l'erreur de phase et l'erreur de fréquence qui devien-5 nent nulles au bout d'un nombre Kn d'impulsions. Le coefficient C1 se calcule dans les conditions initiales (c'est-à-dire pour n = 0 et l'erreur er (K^) = 0,5). Le coefficient C2 peut être calculé lorsque l'erreur est réduite à 0 au bout d'un nombre prédéterminé d'impulsions. Dans la forme illus-10 trée, ce nombre est choisi égal à 15. En introduisant les valeurs précitées dans l'équation de er ^Kn^' on °^ien^ (-0,5 + Kn 0,033) e" YKn 15 expression permettant de calculer différentes valeurs de y par remplacement des valeurs de a dans l'équation 2. En utilisant la valeur de y pour le choix de la constante de temps de la boucle d'erreur 203, on peut obtenir la vitesse de correction désirée correspondant à un amortissement critique. 20 Plus précisément, la tension de correction de la boucle 203 de la figure 1 prend la forme de l'équation : ec = K.(1 - e_t/RG) (3) On notera que, dans la boucle 203, l'exposant t/RC cor-25 respond au produit des constantes de temps des intégrateurs 240 et 270. Ainsi, si 1'intégrateur 240 a une constante de temps égale à T1 et l'intégrateur 270 une constante de temps égale à T2, t/RC = T1.T2. Dans les deux cas, ces constantes de temps sont détermi-30 nées à partir de résistances et de capacités. La vitesse de correction exponentielle désirée peut ainsi être obtenue par un choix judicieux des paramètres des intégrateurs 240 et 270. Dans la forme illustrée, (t) correspond au temps que met l'erreur er (K^) pour diminuer d'une valeur maximale de +0,5 35 à une valeur nulle pour un paramètre y égal à 0,1165. L'intervalle t est donné par la période nominale des impulsions du 71 22374 25 2095373 train de données d'entrée multipliée par le nombre d'impulsions (c'est-à-dire 200 ns.15). On comprend qu'il est souhaitable de réduire l'intervalle de temps pour obtenir rapidement la synchronisation initiale et 5 maintenir la même vitesse de correction. Pour ce faire, on peut augmenter automatiquement le nombre d'impulsions d'entrée qui sont initialement appliquées à l'horloge de lecture. A titre illustratif, les composants choisis pour le circuit résonnant 280,les intégrateurs 240 et 270 et la résistance 10 d'entrée du circuit émetteur-suiveur 285, en vue d'obtenir une vitesse de correction correspondant à l'amortissement critique en un nombre prédéterminé d'impulsions, pour une valeur donnée de Q, sont donnés ci-après. TABLE DES VALEURS 15 inductance 282 =7,6 microhenrys résistance 272 = 220 ohms inductance 283 =5,6 microhenrys R = 10 kilohms varactor VC =77 picofarads résistance 242 = 240 ohms condensateur 274 = 1 microfarad condensateur 244 =0,15 microfarad 20 En résumé, l'invention concerne un système d'horloge de lecture perfectionné qui traite indépendamment des trains d'impulsions de synchronisation et de données lues dans une mémoire à accès direct, de façon à permettre un réglage aisé de la phase relative des trains d'impulsions de sortie. 25 II va de soi que l'invention n'a été décrite et représen tée qu'à titre explicatif, mais nullement limitatif et qu'elle est susceptible de recevoir diverses variantes sans sortir de son cadre. 71 22374 26 2095373 REVENDICATIONS 1. Procédé d'obtention à partir d'un train de données d'entrée d'un premier et d'un second train d'impulsions destinés à faciliter l'extraction de l'information qui est contenue dans 5 le train de données d'entrée comprenant des impulsions de données et des impulsions de synchronisation, les impulsions du train de données étant sujettes à des écarts prévisibles de phase et de fréquence, ledit procédé étant caractérisé en ce qu'il consiste à produire, à partir desdites impulsions, une forme d'onde de 10 référence comportant plusieurs points de référence ; à échantillonner la différence de phase entre ladite forme d'onde et chacune des impulsions du train de données en des groupes prédéterminés desdits points de référence pour produire un signal d'erreur proportionnel à ladite différence de phase;à modifier la fré^ 15 quence de la forme d'onde de référence à une vitesse prédéterminée d'après le signal d'erreur, pour établir une relation de phase prédéterminée avec le train de données ; à dériver le premier train d'impulsions à partir d'un groupe prédéterminé de points de référence de la forme d'onde de référence ; à produire une 20 forme d'onde linéaire pour chacune desdites impulsions de données et de synchronisation ; et enfin à dériver de cette forme d'onde linéaire les impulsions du second train à des intervalles prédéterminés entre les impulsions des premier et second trains. 2. Procédé d'obtention à partir d'un train de données 25 d'entrée d'un premier et d'un second train d'impulsions destinés à faciliter l'extraction de l'information qui est contenue dans le train de données d'entrée comprenant des impulsions de données et des impulsions de synchronisation, les impulsions du train de données étant sujettes à des écarts prévisibles de phase et de 30 fréquence, ledit procédé étant caractérisé en ce qu'il consiste à mettre en forme chacune des impulsions du train de données d'entrée ; à produire directement à partir de ces impulsions mises en forme une forme d'onde sinusoïdale de référence comprenant plusieurs points de référence ; à échantillonner la différence 35 de phase entre la forme d'onde sinusoïdale et chacune des impulsions mises en forme du train de données en des groupes prédéterminés de points de référence pour obtenir un signal d'erreur proportionnel à ladite différence de phase ; à modifier à une 71 22374 27 2095373 vitesse prédéterminée la fréquence de la forme d'onde de référence d'après ledit signal d'erreur pour établir une relation de phase prédéterminée avec le train de données d'entrée ; à dériver le premier train d'impulsions d'un groupe prédéterminé de points de 5 référence de la sinusoïde et à produire une forme d'onde linéaire pour chaque impulsion de donnée et de synchronisation, puis à en tirer les impulsions du second train de façon à maintenir une séparation maximale entre les impulsions des premier et second trains. 10 3. Procédé d'obtention de deux formes d'onde de référence destinées à faciliter l'extraction de l'information qui est contenue dans un train de données d'entrée comprenant des impulsions de données et de synchronisation codées par l'absence ou la présence d'une impulsion entre les impulsions de synchronisa-15 tion apparaissant régulièrement, les impulsions de synchronisation du train de données étant sujettegfe, des variations prévisibles de phase et à de légères variations de fréquence, ledit procédé étant caractérisé en ce qu'il consiste à mettre en forme chacune des impulsions du train de données d'entrée ; à produire 20 un signal de référence à forme d'onde périodique à partir des impulsions de données mises en forme ; à échantillonner la différence de phase entre la forme d'onde périodique de référence et chacune des impulsions du train de données ; à modifier à une vitesse exponentielle la phase de la forme d'onde de référence 25 pour maintenir en quadrature de phase les impulsions du train de données et les points de référence de ladite forme d'onde périodique ; à dériver des points de référence prédéterminés de la forme d'onde périodique les impulsions de synchronisation de la première forme d'onde ; à produire un signal linéaire ayant des 30 caractéristiques différentes de la forme d'onde périodique de référence pour chacune des impulsions du train de données ; à produire pour chaque apparition d'un tel signal linéaire des impulsions correspondant au nombre d'impulsions du train de données d'entrée. 35 4. Appareil destiné à séparer en un train de synchroni sation et en un train de données un train d'impulsions de données d'entrée formé d'impulsions de données et d'impulsions de 71 22374 2095373 synchronisation dérivées de signaux enregistrés dans une mémoire à accès direct par une double fréquence d'enregistrement, ledit appareil étant caractérisé en ce qu'il comprend un circuit résonnant normalement inactif qui reçoit le train d'impulsions de données 5 et fournit un signal de référence périodique comportant des points de référence ; un circuit d'échantillonnage de la différence de du phase existant entre les impulsions /train de données et des groupes de points de référence du signal de référence;un circuit d'intégration en série avec le circuit d'échantillonnage de phase et 10 le circuit résonnant recevant une tension d'erreur proportionnelle à la différence de phase pour fournir une tension de correction modifiant à une vitesse prédéterminée la fréquence du circuit résonnant de façon à établir une relation de phase prédéterminée entre les impulsions du train de données d'entrée et le signal de 15 référence ; un circuit fournissant une forme d'onde de tension linéaire en réponse à chaque impulsion du train de données d'entrée; un circuit de commutation à seuil variable recevant la forme d'onde linéaire et fournissant des impulsions du train de données de sortie de façon qu'elles soient retardées d'après un seuil 20 choisi sur la forme d'onde de tension ; un circuit de détection extrayant les impulsions du train de synchronisation de sortie avec une relation de phase prédéterminée par rapport au train de données de sortie, à partir de points de référence prédéterminés pris de deux en deux sur le signal sinusoïdal de référence. 25 5. Appareil selon la revendication 4, caractérisé en ce que le circuit d'intégration comprend un premier intégrateur en série avec un second intégrateur de façon que leurs constantes de temps combinées établissent une tension de correction d'amplitude convenable pour modifier la fréquence du circuit résonnant 30 de façon à établir ladite relation de phase à une vitesse correspondant à un amortissement critique. 6. Appareil selon la revendication 4, caractérisé en ce que le circuit d'échantillonnage de phase comprend un circuit en pont dont une première et une seconde entrée reçoivent respecti-35 vement les impulsions mises en forme du train de données d'entrée et le signal sinusoïdal de référence ; un circuit amplificateur étant connecté en série avec le circuit d'échantillonnage de 71 22374 29 2095373 phase et le circuit d'intégration de façon à appliquer au circuit d'intégration, en l'absence d'une tension d'erreur, une tension de référence de valeur et de polarité prédéterminées pour faire osciller le circuit résonnant de façon qu'il fournisse le signal sïnu-5 soldai à une fréquence nominale. 7. Appareil selon la revendication 4, caractérisé en ce que le circuit résonnant est de type parallèle,sa fréquence nominale de résonance correspondant à celle des impulsions du train de données d'entrée, le circuit résonnant comprenant un élément 10 à capacité variable commandé par ladite tension de correction de façon à régler la fréquence du circuit résonnant à ladite vitesse correspondant à l'amortissement critique. 8. Appareil selon la revendication 7, caractérisé en ce que le circuit résonnant comprend des éléments résistif,capacitif 15 et inductif de valeurs telles qu'en l'absence d'un nombre prédéterminé d'impulsions consécutives du train de données d'entrée, la valeur du facteur Q corresponde à une diminution de l'amplitude du signal sinusoïdal de référence suffisante pour inhiber le détecteur de façon à l'empêcher de produire les impulsions du 20 train de synchronisation de sortie à partir des points de référence prédéterminés. 9. Générateur d'horloge de lecture pour mémoire magnétique, destiné à faciliter la détection de l'information qui est contenue dans un train de données dérivées de signaux binaires enregistrés 25 en double fréquence, le train de donnée comprenant un bit de synchronisation au début de chaque intervalle et un bit de donnée sensiblement au centre de chaque intervalle, les bits de synchronisation étant sujets à des décalages de fréquence et/ou de phase, ledit générateur d'horloge de lecture étant caractérisé 30 en ce qu'il comprend un filtre de mise en forme des signaux binaires du train de données ; un circuit oscillant normalement inactif recevant la sortie du filtre et fournissant un signal périodique et symétrique de référence comprenant un certain nombre de points de référence ; un dispositif d'échantillonnage et 35 de correction de phase relié au circuit oscillant de façon à produire un signal d'erreur dont l'amplitude est proportionnelle à l'écart de phase entre les impulsions mises en forme du train BAD ORIGINAL^ s 71 22374 30 2095373 de données et des points de référence prédéterminés dudit signal périodique, ledit dispositif d'échantillonnage et de cori-ection de phase appliquant un signal d'erreur au circuit oscillant pour modifier sa fréquence à une vitesse exponentielle prédéterminée ; 5 un générateur de signal fournissant une rampe linéaire de tension en réponse à chaque impulsion mise en forme du train de données un détecteur à seuil variable recevant la sortie du générateur de rampes et fournissant/un seuil prédéterminé les impulsions d'une forme d'onde de données de sortie ; un détecteur de transitions 10 fournissant une forme d'onde de synchronisation de sortie à partir de points alternés prédéterminés du signal de référence périodique. 10. Générateur d'horloge de lecture destiné à fournir un train de synchronisation de sortie et un train de données de sortie pour faciliter l'extraction de l'information qui est codée 15 dans un train de données d'entrée provenant de signaux binaires enregistrés en double fréquence dans une mémoire à accès direct le train de données d'entrée étant précédé d'un-nombre prédéterminé d'impulsions de synchronisation de l'horloge de lecture avec les données, ledit générateur étant caractérisé en ce qu'il com-20 prend un filtre modifiant chaque impulsion du train de données d'entrée pour lui donner une forme en courbe de Gauss ; un circuit résonnant normalement inactif comprenant un élément de détermination de fréquence sensible à une tension, le circuit résonnant étant relié à la sortie du filtre et fournissant en réponse aux 25 impulsions mises en forme un signal sinusoïdal de référence à plusieurs points d'annulation ; un circuit d'échantillonnage de phase recevant les impulsions mises en forme et le signal sinusoïdal de référence, ledit circuit d'échantillonnage étant destiné à déterminer la différence de phase qui existe entre chaque impul-30 sion mise en forme et les points d'annulation du signal de référence ; un circuit d'intégration relié au circuit d'échantillonnage de phase fournissant une tension de correction d'erreur dont l'application à l'élément de détermination de fréquence permet de modifier la fréquence d'oscillation du circuit résonnant à une 35 vitesse prédéterminée pour réduire le nombre d'impulsions nécessaires à la synchronisation du générateur d'horloge de lecture ; un circuit d'adaptation d'impédance relié au circuit résonnant BAD ORIGINAL 71 22374 31 2095373 et au circuit d'échantillonnage de phase, l'impédance d'entrée du circuit d'adaptation, combinée aux éléments de détermination de fréquence du circuit résonnant étant choisie de façon que le facteur Q du circuit ait une valeur prédéterminée ; un détëcteur 5 de points d'annulation relié au circuit d'adaptation d'impédance ledit détecteur fournissant les impulsions du train de synchronisation de sortie à partir de points prédéterminés d'annulation du signal sinusoïdal de référence ; un générateur de rampes de tension recevant les impulsions du train de données d'entrée et fournissant 10 une forme d'onde liréaire pour chacune de ces impulsions ; un circuit de commutation à seuil variable relié au générateur de rampes, ledit circuit de commutation fournissant les impulsions du train de données de sortie à partir d'un niveau prédéterminé de chaque rampe linéaire, ce niveau étant choisi pour assurer 15 une séparation maximale des impulsions des trains de synchronisation et de données de sortie. 11. Générateur d'horloge de lecture selon la revendication 10, caractérisé en ce que le circuit d'échantillonnage de phase comprend un circuit en pont recevant une première entrée constituée 20 des impulsions mises en forme par le filtre et une seconde entrée constituée du signal sinusoïdal de référence, le circuit en pont n'échantillonnant la différence de phase entre le signal sinusoïdal et les impulsions mises en forme, que lorsqu'il reçoit ces dernières. 25 12. Générateur d'horloge de lecture selon la revendica tion 10, caractérisé en ce que le circuit d'intégration comprend un premier et un second intégrateur en série, l'entrée du premier intégrateur recevant la sortie du circuit d'échantillonnage de phase et la sortie du second intégrateur appliquant le signal de 30 correction à l'élément de détermination de fréquence du circuit résonnant. 13. Générateur d'horloge de lecture selon la revendication 12, caractérisé en ce que les premier et second intégrateurs ont des constantes de temps telles que leur produit four-35 nit une tension de correction d'erreur qui varie à une vitesse correspondant à un amortissement critique„ 71 22374 5 2095373 14. Générateur d'horloge de lecture selon la revendication 10, caractérisé en ce que le filtre comprend un montage en série d'une inductance et d'une capacité dont la constante de temps est calculée pour obtenir des impulsions de sortie en forme de 5 nourbe de Gauss. 15. Générateur d'horloge ds lecture selon la revendication 10, caractérisé en ce que le générateur de rampes linéaire*comprend une paire de transistors complémentaires, un premier transistor connecté en configuration collecteur commun recevant par un 10 circuit d'entrée les impulsions du train de données d'entrée et fournissant par un circuit de sortie ladite rampe linéaire ; le second transistor connecté en configuration émetteur commun ayant son circuit d'entrée en série avec le circuit émetteur-collecteur du premier transistor et son circuit de sortie étant 15 relié au circuit d'entrée du premier transistor, de façon que ledit premier transistor soit bloqué par chaque impulsion du train de données pendant le temps que met son circuit de sortie pour bloquer le second transistor. 16. Générateur d'horloge de lecture selon la revendica-20 tion 15, caractérisé en ce que le circuit de sortie du premier transistor comprend un réseau RC ayant une constante de temps prédéterminée et en ce que les premier et second transistors sont respectivement de type PNP et NPN. 17. Générateur d'horloge de lecture selon la revendica-25 tion 10, caractérisé en ce que le circuit de commutation à seuil variable comprend un commutateur de courant en série avec un circuit de sortie à transistors complémentaires, le commutateur de courant ayant un premier et un second circuit d'entrée et au moins un circuit de sortie, le premier circuit recevant 30 la sortie du générateur de rampe linéaire, le second circuit d'entrée étant relié à une source de potentiel variable fixant le seuil prédéterminé de déclenchement du commutateur de courant de façon que, lorsque les rampes linéaires atteignent le seuil prédéterminé, le commutateur de courant fournisse des 35 signaux de sortie conditionnant le circuit de sortie à transistors complémentaires pour qu'il produise les impulsions du train de données de sortie. 71 22374 2095373 18. Générateur d'horloge de lecture selon la revendication 17, caractérisé en ce que le circuit de sortie à transistors complémentaires comprend deux transistors complémentaires, le premier en configuration base commune et le second en configura-5 tion collecteur commun, le circuit d'entrée du second transistor étant en série avec le circuit de sortie du premier, le premier transistor devenant conducteur lorsque son circuit d'entrée est conditionné par un signal de sortie du détecteur, le second transistor devenant conducteur pour produire les impulsions du train 10 de données de sortie lorsque son circuit d'entrée est conditionné par la conduction du premier transistor dans son circuit de sortie. 19« Mémoire à accès direct dans laquelle l'information lue est codée sous la forme d'une série d'impulsions de données 15 et de synchronisation, ladite mémoire étant caractérisée en ce qu'elle comporte un générateur d'horloge de lecture ayant une boucle de phase qui comprend un circuit résonnant normalement inactif fournissant un signal sinusoïdal de référence en réponse aux impulsions de synchronisation et de données lues dans la mé-20 moire, un circuit relié au circuit résonnant fournissant les impulsions d'un train de synchronisation, le générateur comprenant des circuits de traitement connectés de manière à recevoir les impulsions de synchronisation et de données et fournissant des impulsions d'un train de données de sortie, les circuits de 25 traitement comprenant un circuit à seuil variable destiné à maintenir une relation de phase prédéterminée entre les impulsions du train de données et les impulsions du train de synchronisation, une logique d'extraction recevant lesdits trains de synchronisation et de données du générateur d'horloge de lecture 30 et les combinant pour séparer les signaux de données des signaux de synchronisation. 20. Mémoire à accès direct selon la revendication 19, caractérisée en ce que la logique d'extraction comprend un détecteur de valeur binaire et un circuit de séparation de don-35 nées, le détecteur de valeur binaire comprenant un premier circuit logique qui combine les trains de synchronisation et de données pour séparer les impulsions du train de données 71 22374 34 2095373 en un premier et un second train contenant respectivement les bits *MU et "Q11, la logique-de séparation de données comprenant un second circuit logique relié au premier et commandé par celui-ci de façon à séparer les premier et second trains en impulsions de données 5 et de synchronisation. 21. Mémoire à accès direct selon la revendication 20, caractérisée en ce que le premier circuit logique comprend une porte logique DIT recevant les trains de données et de synchronisation et échantillonnant l'état du train de données ; une bas- 10 cule OIC reliée à la porte logique DIT pour mémoriser son état qui représente la donnée d'un intervalle précédent ; un générateur d'impulsions recevant les impulsions du train de données et les convertissant en impulsions de largeur prédéterminée ; des portes logiques étant reliées à la bascule OIC et au générateur d'impul-15 sions pour produire les premier et second trains respectivement formés de bits "1" et "0" à appliquer au second circuit logique. 22. Mémoire à accès direct selon la revendication 21, caractérisée en ce que le second circuit logique comprend une bascule DS reliée à la bascule OIC et aux portes logiques, la 20 bascule DS prenant l'un de ces états en présence d'une impulsion de donnée et son état opposé en présence d'une impulsion de synchronisation, le second circuit logique comprenant en outre une paire de portes de données et une paire de portes de synchronisation reliées à la bascule DS et aux portes logiques, 25 chacune des paires, de portes fournissant des sorties séparées "1" et "0" respectivement pour les impulsions de données et les impulsions de synchronisation.