Brevet FR2080811A1 — publié le 19711119

La présente invention concerne un dispositif de mémoire nécessitant une opération de ré-écriture ou réenregistrement et utilisant l'effet d'emmagasinage des porteurs minoritaires dans la jonction p-n entre la base et le collecteur d'un 5 transistor et le courant fourni par les porteurs minoritaires emmagasinés ainsi que le courant du transistor qui est contrôlé par les porteurs minoritaires emmagasinés. Un dispositif de mémoire classique à semiconducteurs utilise des bascules constituées respectivement par deux transis-10 tors. La base d'un transistor est reliée au collecteur de l'autre transistor et les émetteurs des deux transistors sont reliés à la terre. Les collecteurs des deux transistors sont respectivement reliés, par l'intermédiaire d'une résistance de charge, à une source de tension. L'un ou l'autre des transistors est 15 conducteur de façon à fournir un courant de maintien de sorte que la bascule peut être utilisée comme mémoire pour emmagasiner des informations. Afin que des informations puissent être enregistrées et extraites d'une telle cellule de mémoire à partir de l'extérieur, on doit utiliser eh outre deux éléments 20 additionnels. Dans un dispositif de mémoire classique, une cellule de mémoire comporte plus de six éléments de sorte que la fabrication de circuits intégrés possédant une densité plus élevée de cellules de mémoire est extrêmement difficile. En outre il est aussi difficile de réaliser des circuits intégrés 25 peu coûteux. De plus, un courant prédéterminé devant être normalement fourni pour maintenir les informations emmagasinées, la consommation de puissance devient plus élevée, ce qui fait apparaître le problème de 1'échauffement rendant très difficile 30 la fabrication des circuits intégrés à grande échelle. On a déjà proposé un dispositif de mémoire dans lequel on utilise l'effet d'emmagasinage des porteurs minoritaires dans la jonction p-n pour emmagasiner temporairement les informations et qui nécessite une opération de ré-enregistrement ou 35 ré-écriture, comme décrit par exemple dans le brevet américain n° 3 070 779. Ce dispositif de mémoire utilise l'effet d'emmagasinage des porteurs minoritaires dans la jonction p-n d'une diode ou d'un transistor. L'opération d'écriture est réalisée suivant que le courant traverse ou non la jonction p-n, et 40 l'opération de lecture est réalisée en utilisant le fait que 71 06629 2 2080811 le courant circule ai et uniquement si les porteurs minoritaires sont emmagasinés lorsqu'un courant inverse traverse la jonction p-n. Dans le dispositif de mémoire à semiconducteurs du type décrit, le nombre d'éléments pour 1'emmagasinsage d'un seul bit 5 d'information peut être réduit de façon importante, ce qui diminue la consommation d'énergie de sorte que les problèmes rencontrés dans les dispositifs de mémoire à semiconducteurs classiques du type à bascules peuvent être surmontés. Cependant, les cellules de mémoire des dispositifs de 10 mémoire du type décrit ont tendance à perdre les informations emmagasinées au cours du temps de sorte qu'il est nécessaire de ré-enregistrer ou de ré-écrire les informations au bout d'un intervalle de temps prédéterminé après avoir lu les informations. Afin que les dispositifs de mémoire de ce type puissent être 15 réalisés à un prix raisonnable et que les caractéristiques du dispositif de mémoire puissent être utilisées pendant une durée suffisante, il est nécessaire d'augmenter le rapport de l'inter-velle de temps s'écoulant avant qu'il soit nécessaire de ré-enregistrer les informations au temps nécessaire à l'écriture ou 20 à la lecture. Cependant, dans les dispositifs de mémoire classique, seul le courant créé par les porteurs minoritaires emmagasinés dans la jonction p-n est utilisé dé sorte que le courant utilisé pour la lecture diminue exponentiellement au cours du temps. Il en résulte que l'intervalle de temps avant que 25 le ré-enregistrement soit nécessaire ne peut pas être diminué de sorte que le rapport souhaité mentionné ci-dessus ne peut pas être atteint. La présente invention se propose de réaliser un dispositif de mémoire perfectionné. . s 30 L'invention se propose aussi de réaliser un dispositif de mémoire perfectionné dans lequel un élément peut emmagasiner un seul bit d'information en utilisant l'effet d'emmagasinage des porteurs minoritaires d'un transistor. L'invention se propose encore de réaliser un dispositif 35 de mémoire perfectionné qui peut être fabriqué avec un coût moindre et dont la consommation de puissance est faible. L'invention se propose aussi de réaliser un dispositif de mémoire perfectionné qui permet une lecture non destructive avec un courant de lecture plus élevé en utilisant l'action du 40 transistor. 71 06629 3 2080811 La présente invention se propose enfin de réaliser un dispositif de mémoire perfectionné dans lequel les informations sont conservées plus longtemps grâce.à l'effet d'amplification du transistor. 5 La présente invention permet de surmonter le problème de 1'échauffement aussi bien que le problème de la réduction du nombre d'éléments nécessaires pour emmagasiner les informations, qui sont rencontrés dans les dispositifs de mémoire classiques, en utilisant l'effet d'emmagasinage des porteurs mino-10 ritaires dans la jonction p-n pour emmagasiner les informations. En outre on utilise non seulement le courant fourni par les porteurs minoritaires emmagasinée dans la jonction p-n mais aussi le courant du transistor qui est contrôlé par les porteurs minoritaires emmagasinés de sorte que la durée d'écriture et 15 la durée de lecture peuvent être réduites et que l'intervalle nécessaire avant une ré-écriture peut être augmenté. On surmonte ainsi les problèmes rencontrés dans les dispositifs de mémoire classiques du type nécessitant une opération de ré-enregistrement et le dispositif de mémoire suivant l'invention peut être 20 réalisé de façon économique. Etant donné que les porteurs minoritaires disparaissent proportionnellement à l'intensité du courant qui circule, l'intervalle de temps durant lequel le courant est dû uniquement aux porteurs minoritaires emmagasinés est extrêmement faible et 25 l'intensité du courant du transistor qui est contrôlé par les porteurs minoritaires emmagasinés est environ égale à hFE fois celui fourni par les porteurs minoritaires emmagasinés dans la base (h-pE est le gain en courant du transistor) de sorte que l'intervalle avant le ré-enregistrement peut être augmenté. La 30 présente invention utilise le courant fourni par les porteurs minoritaires lors de l'enregistrement et le courant du transistor qui est contrôlé par les porteurs minoritaires emmagasinés lors de la lecture de sorte que l'on peut obtenir une durée d'enregistrement et une durée de lecture plus faibles et un 35 temps de maintien des informations plus long. Les deux courants combinés décrits peuvent être séparés l'un de l'autre en appliquant sélectivement une tension, provenant d'une source d'énergie, aux transistors sans utiliser d'éléments supplémentaires de sorte que le dispositif de mémoire suivant l'invention peut 40 être fabriqué sous forme de circuit intégré suivant les techni 71 06629 4 2080811 que s classiques La présente invention sera mieux comprise à l'aide de la description suivante de plusieurs formes de réalisation particulières données à titre d'exemple et représentées au 5 dessin annexé dans lequel : Les figures 1A et 1B représentent la répartition des porteurs minoritaires injectés dans la "base et dans le collecteur d'un transistor utilisé suivant l'invention. Les figures 2, 3 et 4 représentent des formes de 10 réalisations préférées du dispositif de mémoire à semiconducteurs suivant l'invention. Les figures 5 et 6 représentent respectivement une vue de dessus et une vue en coupe d'une quatrième forme de réalisation préférée de l'invention ; la figure 5 représentant 15 un circuit intégré qui correspond au dispositif de mémoire suivant l'invention représenté dans la figure 2, et la figure 6 représentant une coupe prise suivant la ligne A-A' de la figure 5. En se référant aux figures 1A et 1B on va décrire 20 l'emmagasinage des porteurs minoritaires dans une jonction p-n d'un transistor, le courant fourni par les porteurs minoritaires emmagasinés et le courant du transitor contrôlé par les porteur» minoritaires emmagasinés.. Comme représenté dans les figures 1A et 1B, le transitor possède une région d'émetteur 1, une région 25 de base 2, une région de collecteur 3, et une jonction base- émetteur 4 formée entre les régions d'émetteur et de base 1 et 2, et une jonction base-collecteur 5 entre les régions de base' et de collecteur 2 et 3. Lorsqu'une polarisation directe est appliquée de façon à faire circuler- un courant direct à travers 30 la jonction base-collecteur 5, les porteurs minoritaires sont \ injectés dans les régions de base et de collecteur 2 et 3. La répartition de la densité des porteurs minoritaires est représentée par les régions 6 et 7 (la densité étant portée en ordonnée). Lorsque la polarisation directe aux bornes de la jonc-35 tion base-collecteur 5 est supprimée après l'injection des porteurs minoritaires, le nombre de ces porteurs minoritaires diminue au cours du temps. La densité de porteurs minoritaires devient presque nulle après un intervalle de temps appelé "durée de vie des porteurs minoritaires". Ce phénomène, à savoir 40 le fait que les porteurs minoritaires sont emmagasinés durant 71 06629 5 2080811 un intervalle de temps correspondant à leur durée de vie, est appelé effet d'emmagasinage des porteurs minoritaires. Dans le cas d'un transistor planar épitaxial au silicium de type classique la durée de vie de ces porteurs est de l'ordre de 0,5 5 à 3 microsecondes. Lorsqu'une polarisation inverse est appliquée aux bornes de la jonction base-collecteur 5 après l'injection des porteurs minoritaires, un courant inverse circule temporairement et les porteurs minoritaires sont recombinés et disparais-10 sent de sorte que la densité des porteurs minoritaires peut devenir nulle en un intervalle de temps considérablement plus court que la durée de vie des porteurs minoritaires. Cet intervalle de temps est appelé "temps de recouvrement inverse". Après ce temps de recouvrement inverse 15 aucun courant inverse ne circule. Le temps de recouvrement inverse est de l'ordre de dix nanosecondes dans le cas d'un transistor planar épitaxial au silicium classique. L'intervalle de temps entre le moment où la tension de polarisation directe est appliquée aux bornes de la jonction base-collecteur 5 et le 20 moment où le courant direct commence à circuler est de l'ordre de quelques nanosecondes dans un transistor du type mentionné. Par conséquent, le temps nécessaire pour l'enregistrement est de l'ordre de dix nanosecondes. Lorsqu'une tension est appliquée entre l'émetteur 25 et le collecteur après l'injection des porteurs minoritaires dans la jonction base-collecteur 5, la répartition de la densité des porteurs minoritaires est représentée dans la figure 1B. Etant donné que le courant circulant du collecteur vers l'émetteur est presque fourni par les porteurs provenant de l'émet-30 teur, la diminution du nombre de porteurs minoritaires dans la jonction base-collecteur 5 est faible (environ l/h^-g fois la charge provenant de l'émetteur). L'intervalle de temps durant lequel le courant vers l'émetteur continue à circuler est de l'ordre de 0,5 à 3 microsecondes lorsque la base est à un po-35 tentiel flottant. C'est ce courant vers l'émetteur qui est contrôlé par les porteurs minoritaires emmagasinés. On peut lire les informations mémorisées de façon non-destructive en détectant la présence ou l'absence d'un courant en provenance de l'émetteur, cette présence et cette absence de porteurs mino-40 ritaires emmagasinés correspondant respectivement aux informa 71 06629 6 2080811 tions "1" et "0". La figure 2 représente un dispositif de mémoire de deux mots à deux bits utilisant des transistors du type décrit en se référant aux figures 1A et 1B. Les transistors 9 servent 5 respectivement de cellules de mémoire unitaires et les collecteurs des transistors 9 de chaque rangée sont reliés à un conducteur commun 10 qui est à son tour relié à un circuit de commande 13. Les bases des transistors 9 de chaque colonne sont reliées à un conducteur commun 11 et les émetteurs de ces tran-10 sistors sont reliés à un conducteur commun 12. Le conducteur 11 est relié à un circuit de commande d'écriture 14 et le conducteur 12 est relié à un circuit de commande de lecture 15. Les circuits 14 et 15 sont reliés par l'intermédiaire d'un conducteur de signaux 16 qui est utilisé pour transmettre une in-15 formation lue du circuit 15 au circuit 14 en cas de ré-enregistrement. Le circuit 15 est relié à une borne de sortie 18 par l'intermédiaire d'un conducteur de âgnaux 17. Les conducteurs des signaux de contrôle pour les circuits 13, 14 et 15 ne sont pas représentés pour plus de simplicité. 20 La référence ¥ "1" désigne la forme d'onde apparais sant pour écrire "1w ; la référence W "0" désigne la forme d'onde apparaissant pour écrire "0"; la référence R désigne la forme d'onde apparaissant lors de la lecture ; la référence RW désigne la forme d'onde apparaissant lors du ré-enregistrement ; et 25 la référence RW "1" désigne la forme d'onde apparaissant lors du ré-enregistrement de "1". Excepté durant l'opération d'écriture les bases des cellules de mémoire doivent être maintenues à un potentiel flottant. Ecriture de "1" ■ N 30 Un trajet de courant est formé en maintenant au ni veau haut le conducteur de sortie 11 du ciTcuit 14 qui correspond à la colonne d'un transistor choisi dans lequel on doit écrire un bit d'information, et en maintenant au niveau bas le conducteur de sortie 10 du circuit 13 correspondant à la 35 rangée choisie de sorte que le courant circule entre la base et le collecteur du transistor 9 correspondant aux conducteurs 10 et 11 choisis. Les porteurs minoritaires sont par conséquent emmagasinés dans la région de base du transistor choisi de sorte que l'opération d'écriture du "1" est réalisée. 40 Ecriture de "0" 71 06629 7 2080811 Un trajet de courant est formé en maintenant au niveau bas le conducteur de sortie 11 du circuit 14 correspondant à la colonne d'un transistor choisi dans lequel on doit écrire un bit d'information, et en maintenant au niveau haut le conduc-5 teur de sortie 10 du circuit 13 de la rangée choisie. Si le transistor 9 appartenant à la rangée et à la colonne choisies est conducteur, les porteurs minoritaires dans la base sont évacués de sorte que le transistor 9 choisi est bloqué. D'autre part, lorsque le transistor 9 choisi est bloqué, aucun courant 10 ne circule de sorte que ce transistor 9 reste bloqué même lorsqu'il est choisi. On a ainsi réalisé l'opération d'écriture du "0". Opération de lecture Le conducteur de sortie 10 du circuit 13 correspondant 15 à la rangée d'un transistor choisi à partir duquel on doit lire un bit est maintenu au niveau haut tandis que le conducteur de sortie 12 du circuit 15 de la colonne choisie est maintenue au niveau bas. L0rsque le transistor 9 correspondant à la rangée et à la colonne choisies est conducteur, le courant circule du 20 collecteur à l'émetteur de sorte que ce courant circule dans le conducteur 12. Si le transistor choisi est bloqué, aucun courant ne circule dans le conducteur 12. L'opération de lecture peut par conséquent être réalisée en détectant si un courant circule ou non dans le conducteur 12. Le signal lu apparaît sur 25 la borne de sortie 18 par l'intermédiaire du conducteur de signaux 17. Opération de ré-enregistrement Le nombre des porteurs minoritaires emmagasinés dans la base du transistor 9 diminue au cours du temps de sorte qu'il 30 est nécessaire d'effectuer une opération de ré-enregistrement au bout d'un certain intervalle de temps qui dépend des caractéristiques du transistor. Dans ce but, on effectue d'abord l'opération de lecture de la façon décrite ci-dessus de sorte que les informa-35 tions à lire sont emmagasinées temporairement dansle circuit 15. Uniquement dans le cas où l'information lue est "l", un signal de sortie à haut niveau est fourni par le circuit 14 et en synchronisme avec cette opération le signal de sortie du circuit 13 correspondant à l'information lue est maintenu au niveau bas. 40 On a ainsi ré-enregistré le "1". 71 06629 8 2080811 La figure 3 représente une variante du dispositif représenté dans la figure 2, dans laquelle les infonnations lues lors de l'opération de ré-enregistrement sont emmagasinées temporairement sous forme des porteurs minoritaires emmagasinés 5 dans la base du transistor. L'agencement des cellules de mémoire formées par le transistor 9, le circuit 13 et les conducteurs 10, 11 et 12 est identique à celui représenté dans la figure 2. En considérant le transistor 9 comme le premier 10 transistor, la base du second transistor 19 est reliée au conducteur 12, son émetteur est relié au conducteur 11, son collecteur est relié à un circuit 21, le conducteur 11 est relié à un circuit 22 et le circuit 21 est relié à une borne de sortie 18 par l'intermédiaire du conducteur de signaux 17. Les conduc-15 teurs des signaux de contrôle pour les circuits 13, 21 et 22 ne sont pas représentés pour plus de simplicité. Dans la figure 3, la référence R désigne la forme d'onde lors de l'opération de lecture ; la référence W "0" désigne la forme d'onde lors de l'écriture du "0", la référence 20 W "1" désigne la forme d'onde lors de l'écriture du "1" et la référence RW désigne la forme d'onde de commande pour l'opération de ré-enregistrement. La base de chaque transistor constituant les cellules de mémoire doit être maintenue à un potentiel flottant dans le cas d'une mémoire permanente. 25 . Opération d'écriture L'opétation d'écriture est effectuée par une opération "ET" des circuits 13 et 22. Pour écrire "1w, le signal de sortie du circuit 22, transmis à la base d'un transistor choisi danslequel on doit écrire l'information "1", est main-30 tenu au niveau haut tandis que le signal de sortie du circuit 13, transmis au collecteur "dudit transistor, est maintenu au niveau bas. Pour écrire "0", les circuits 13 et 22 fournissent des impulsions dont la polarité est opposée à celle des impulsions utilisées pour écrire "1". 35 Opération de lecture L'opération de lecture est effectuée par une opération "ET" des circuits 13 et 21. L'opération de lecture est effectuée lorsque le signal de sortie du circuit 13, transmis au collecteur du transistor dont l'information doit être lue, 40 passe au niveau haut tandis que le signal de sortie du circuit 71 06629 9 2080811 21, transmis au collecteur du transistor 19 relié à son tour à l'émetteur du transistor contenant l'information à lire, passe au niveau bas. Lorsque le transistor 9 choisi est conducteur, le courant circule du collecteur vers l'émetteur 5 du transistor. En outre, le courant arrive dans le circuit 21 par l'intermédiaire de la base et du collecteur du transistor 19. Cependant, lorsque le transistor 9 choisi est bloqué aucun courant ne circule. L'opération de lecture est effectuée en détectant si un courant arrive ou non dans le cir-10 cuit 21. Lorsque le courant circule de la base vers le collecteur du transistor 19, la charge dans la base du transistor 9 est immédiatement évacuée à cause de l'effet transistor inverse du transistor 19 de sorte qu'il est nécessaire d'effectuer une 15 opération de ré-enregistrement. (La charge est évacuée en dix nanosecondes). L'information lue est emmagasinée temporairement dans le transistor 19 (qui est conducteur uniquement lorsque le transistor 9 choisi est conducteur) de sorte que l'information contenue dans le transistor 19 peut être ré-écrite dans la jonction base-collecteur du transitor 9 choisi lorsque le 3i-20 gnal de sortie du circuit 13 est maintenu au niveau bas tandis que le signal de sortie du circuit 21 est maintenu au niveau haut après une opération de lecture. Dans ce cas le temps de recouvrement du transistor 19 est de dix nanosecondes à cause de l'effet transistor inverse du transistor 9. 25 Opération de ré-enregistrement Les informations emmagasinées dans chaque cellule de mémoire disparaissent en un temps qui dépend de la durée de vie des porteurs minoritaires dans le transistor de sorte qu'une opération de ré-enregistrement est nécessaire avant que l'in-30 formation emmagasinée soit perdue ou effacée. L'opération de réenregistrement peut être effectuée de la même façon que les opérations de lecture et d'écriture décrites ci-dessus. Dans la figure 4, pour éviter la perte ou la disparition rapide des informations dans le transistor 9 dans la 35 seconde forme de réalisation représentée dans la figure 3 au cours d'une opération de lecture, l'anode d'une diode 23 est reliée à l'émetteur du transistor 19 tandis que sa cathode est reliée au conducteur 11. La diode 23 est par exemple une diode 40 de Schottky dont le temps de recouvrement est très faible. Grâce 71 06629 10 2080811 à la présence des diodes 23, le temps de lecture du transistor 9 peut être augmenté et le recouvrement du transistor 19 p-sut être réalisé de la même façon que dans la seconde forme de réalisation représentée dans la figure 3. cj La quatrième forme de réalisation représentée dans la figure 5 est une réalisation sous forme de circuit intégré du dispositif de mémoire représenté dans la figure 2. La référence 24 désigne une région de type £ reliée électriquement à un substrat de silicium, la référence 25 désigne une région 10 de type n formant le collecteur d'un transistor, la référence 26 désigne une région de type jj formant la base du transistor, la référence 27 désigne une région de type n formant l'émetteur, la référence 29 désigne l'électrode de collecteur et le conducteur qui y est associé, la référence 30 désigne une électrode ^ de base et le conducteur qui y est associé, la référence 31 désigne une électrode d'émetteur et le conducteur qui y est as-cié, et la référence 32 désigne les connexions permettant de raccorder les conducteurs 29, 30 et 31 du circuit intégré à un circuit extérieur. Les bases des transistors de chaque colonne 2q sont reliées au conducteur commun 30 et. les émetteurs des trans-sistors de chaque colonne sont reliés au conducteur commun 31. Les conducteurs d'émetteur 29 sont représentés comme s'ils étaient séparés mais en fait ils sont reliés électriquement puisque les régions de collecteur 25 sont communes dans chaque rangée. La figure 6 est une vue -en coupe de la quatrième forme de réalisation représentée dans la figure 5. La référence 28 désigne un revêtement isolant du point de vue électrique, par exemple du bioxyde de silicium.. v La description précédente a été faite en se référant à un transistor n-p-n, cependant il va de soi qu'elle reste valable pour un transistor p-n-p. 71 06629 n 2080811 REVENDICATIONS 1. Dispositif de mémoire à semiconducteurs caractérisé par le fait qu'il comporte un jeu de plusieurs transistors disposés sous forme d'une matrice, les collecteurs des transistors 5 de chaque rangée étant reliés à un conducteur commun (10), et les bases et les émetteurs des transistors de chaque colonne étant respectivement reliés à un conducteur commun (11, 12), que plusieurs sources de tension de polarisation sont reliées respectivement à chacun des conducteurs communs, de sorte que 10 lesdites sources peuvent appliquer sélectivement une tension de polarisation directe ou inverse sur des conducteurs communs choisis, reliés respectivement aux bases et aux collecteurs de façon que les porteurs minoritaires soient emmagasinés ou évacués de la jonction base-collecteur du transistor choisi pour 15 effectuer une opération d'écriture, les sources de tension de polarisation appliquant une tension de polarisation sur les conducteurs communs choisis, respectivement reliés aux émetteurs et aux collecteurs, de façon que la tension de polarisation directe soit appliquée aux bornes de la jonction base-émet-20 teur du transistor choisi et qu'un potentiel flottant soit appliqué au conducteur commun relié à la base dudit transistor choisi de sorte que la tension de polarisation appliquée entre les conducteurs communs choisis, respectivement reliés aux émetteurs et aux collecteurs, puisse être appliquée aux bornes 25 de la jonction base-émetteur dudit transistor choisi correspondant à un point de croisement d'une colonne et d'une ligne de la matrice dans le cas où des porteurs minoritaires sont emmagasinés dans la jonction base-émetteur dudit transistor choisi afin de permettre au courant de circuler, ce courant étant con-30 trôlé en fonction de la présence ou de l'absence desdits porteurs minoritaires pour constituer le courant de lecture, ce qui permet d'augmenter le temps durant lequel les informations sont maintenues en mémoire et de diminuer le nombre d'opérations de ré-enregistrement rendues nécessaires par la disparition 35 des informations enregistrées. 2. Dispositif de mémoire suivant la revendication 1, caractérisé par le fait qu'il comporte un autre transistor dont la base est reliée à un des conducteurs communs d'émetteur des transistors dudit jeu, le collecteur de cet autre transistor 40 étant relié à un circuit comportant un circuit de lecture, un 71 06629 12 2080811 circuit de commande de lecture et un circuit d'écriture, et l'émetteur de ce second transistor et un circuit d'écriture étant reliés au conducteur commun de base des premiers transistors, ce qui permet en cas de lecture des informations d'emmagasiner 5 les informations lues dans la jonction p-n entre la base et le collecteur du second transistor. 3. Dispositif de mémoire suivant la revendication 2, caractérisé par le fait qu'une diode, possédant un temps de recouvrement extrêmement faible, est branchée entre l'émetteur 10 du second transistor et le conducteur commun de base desdits premiers transistors de façon que le courant direct s'écoule en direction du second transistor.