Brevet FR2060061A1 — publié le 19710611

La présente invention concerne d'une manière générale les circuits intégrés monolithiques en matière semi-conductrice et, plus particulièrement» des circuits intégrés de ce type comportant les transistors bipolaires et dans lesquels un circuit entier, par 5 exemple un compteur cyclique à décade , est contenu dans une région épitaxiale entourée d'une seule région d'isolation. Les régions d'isolation généralement utilisées pour séparer les transistors bipolaires du circuit compteur sont éliminées et la région épitaxiale constitue un collecteur commun aux transistors HPN et une base com-10 mune aux transistors PNP. Ces transistors sont de plus interconnectés à travers la région épitaxiale à plusieurs couches "enfouies" sous les interconnexions collecteur-base des transistors. Un tel circuit intégré nécessite donc une surface de plaquettes semi-conductrices considérablement réduite par rapport aux circuits in-15 tégrés classiques. La disposition de la présente invention se prête donc particulièrement bien à la réalisation de circuits intégrés à forte densité. Parmi les solutions proposées pour l'intégration à forte densité, on peut citer le câblage "à la demande" qui consiste à • 20 relier sélectivement les transistors de la plaquette semi-conductrice par des dépôts métalliques dont les positions sont spécialement calculées par un ordinateur pour court-circuiter les transistors qui sont défectueux pour une raison quelconque, par exemple par suite d'imperfections du réseau cristallin du semi-conducteur. La proba-25 bilité pour que de telles imperfections cristalline^ apparaissent à la position d'un composant du circuit augmente considérablement avec l'intégration classique à forte densité du fait de la surface importante de semi-conducteur qu'elle nécessite. Une autre solution à ce problème est la méthode des "composants redondants" dans la-30 quelle on double les composants de circuits pour améliorer le rendement en fabrication, mais ceci a pour inconvénient d'augmenter considérablement la surface de semi-conducteur que nécessite le circuit intégré déjà étendue. Le circuit de l'invention permet d1éliminer le coût de la 35 métallisation par un ordinateur et l'encombresent de la redondance des composants en réduisant la surface du circuit intégré dans un rapport de 20 ou plus à 1 du fait de l'élimination des régions 70 27672 -2- 2060061 d'isolation et dès interconnexions métalliques dss transistors classiques. La réduction de 11encombrement du circuit intégré de la présente invention a en outre l'avantage de réduire considérablement la probabilité pour qu'un composant de circuit soit formé à 5 l'endroit d'un défaut cristallin, d'où un rendement de fabrication élevé. Le circuit compteur de la présente invention est en outre ' moins complexe què le circuit compteur classique du fait que de nombreux' transistors sont remplacés par des transistors PHP à trois 10 collecteurs séparés accomplissant des fonctions différentes. Les transistors HPÎT ët PHP" sont interconnectés par des liaisons connecte ur-ba^e situées dans la région épitaxiale et ayant une faible résistance du" fait de la présence de couches enfouies diffusées sélectivement dans la couche épitaxiale sous les interconnexions 15 et ayant une résistivité pelliculaire de l'ordre de 20 ohms par carré. En conséquence, la couche épitaxiale peut avoir une résis-tivité pelliculaire élevée, de l'ordre d'environ 2000 à 5000 ohms par carré pour isoler effectivement les uns des autres les collecteurs des- transistors KPN et les bases des transistors PNP,,. bien 20 que ces régions soient toutes formées par la même couche épitaxiale. En plus, des avantages inhérents à la réduction de l'encombrement, l'élimination des interconnexions métalliques entre les transistors des circuits compteurs ou de mémoire-tampon améliore considérablement le rendement de fabrication et la fiabilité, du 25 circuit intégré. Un compteur cyclique numérique à décade«réalisé en circuit intégré selon les principes de la présente invention comprend 40 transistors et 20 résistances formés dans une même région épitaxiale mesurant 0,15 x 0,64 mm, soit une surface inférieure à 30 0,1 mm , c'est-à-dire moins de 1/20 de celle qu'occupent les compteurs comparables réalisés en circuit intégré classique; Dans un 'autre exemple9 un circuit intégré à forte densité comprenant quatre compteurs à décade associés à quatre mémoires-tampons et à quatre convertisseurs numériques-analogiques, au total 324 tran-35 sistors et" 216 résistances, peut être réalisé selon les principe? de l'invention sur une seule plaquette semi-conductriee carrée d'environ 1,5 mm de côté. 70 27672 -3- 2060061 La présente invention a donc pour objet un circuit intégré perfectionné occupant une surface restreinte, comportant un nombre réduit de composants et dont la fabrication est moins coûteuse, tout en ayant un rendement supérieur aux procédés connus. 5 L'invention permet de réaliser un circuit intégré perfec tionné dans lequel un circuit électrique complet à plusieurs transistors bipolaires est réalisé dans une même région épitaxiale entourée par une seule région d'isolation, l'élimination des régions d'isolation entre les transistors permettant de réduire l'encombre-10 ment du circuit. L'invention concerne également un circuit intégré perfectionné d'encombrement et de complexité réduits dans lequel la même région épitaxiale constitue le collecteur commun de plusieurs transistors NPlî et la base commune de plusieurs transistors PHP qui sont ainsi 15 interconnectés à travers la région épitaxiale. Le circuit intégré du type ci-dessus comprend plusieurs couches enfouies dans la région épitaxiale sous au moins certaines des interconnexions collecteur-base pour abaisser leur résistance et limiter au maximum le nombre de connexions métalliques nécessaires. 20 Certains des transistors PHP d'un compteur en circuit intégré comportent trois régions séparées de collecteur qui effectuent plusieurs fonctions différentes pour simplifier le compteur par la suppression de plusieurs transistors. L'invention concerne enfin un compteur numérique cyclique 25 dans lequel des étages de mémoires-tampons sont reliés aux sorties des étages de comptage et sont réalisés dans la même région épitaxiale que le compteur de façon à n'être entourés que par une seule région d'isolation. D'autres caractéristiques et avantages de la présente inven-30 tion ressortiront au cours de la description qui va suivre faite en regard des dessins annexés et donnant à titre explicatif, mais nullement limitatif, une forme de réalisation conforme à l'invention. Sur ces dessins : la figure 1 est un schéma électrique d'un compteur cyclique 35 à décade associé à des mémoires-tampons et à des convertisseurs analogiques-numériques faisant partie d'un même circuit intégré réalisé selon les principes de la présente invention ; 70 27672 -4- 2060061 la figure 1A est un schéma agrandi d'un étage de comptage du circuit de la figure 1 ; la figure 2 est une vue en élévation d'un élément semiconducteur dans lequel est réalisé le compteur en circuit intégré 5 de la figure 1 ; la figure 3 est une vue en élévation à échelle agrandie d'une partie du circuit intégré de la figure 2 ; la figure 4 est une coupe verticale selon la ligne 4-4 de la figure 3 ; et 10 la figure 5 est une coupe verticale selon la ligne 5-5 de la figure 3. Comme le montre la figure .1, le circuit intégré de la présente invention comprend un ^compteur cyclique numérique constitué par dix étages de comptage 10 identiques connectés en cascade, le 15 dernier étant relié au premier. L'un des étages 10 entouré d'une ligne en trait mixte est représenté plus en détail à la figure TA et comprend une paire de transistors NPÏT 12 et 14 et une paire de transistors PMP 16 et 18. La base du transistor 12 est reliée à une entrée de validation 20, elle-même reliée à la sortie de l'étage 20 précédent du compteur et l'émetteur du transistor 12 est relié par une première ligne d'entrée de comptage 22 à une première source d'impulsions de comptage constituée par le collecteur d'un transis-tor de commutation 24 de type KPN" (voir figure 1). Le collecteur du premier transistor EPN 12 est relié par une interconnexion 26 à la 25 base du premier transistor PÎTP 16 pour constituer un premier circuit bistable de verrouillage formant la moitié de l'étage de comptage. L'émetteur du transistor 16 est relié à une source d!alimenta-tion continue à +5 volts fournie -pax? une ligne 28 et il comporte trois collecteurs 30, 32 et 34. Le premier collecteur 30 du transis-30 tor 16 est relié à une.sortie 35 de l'étage de comptage , le second collecteur 32 est relié à l'autre moitié de 1*étage, c*est-à-dire à la base du second transistor ÏÏPÎT 14, et le troisième collecteur 34 est relié à la base du transistor 12 pour constituer ungfcéaction positive. Les bases des transistors 12 et 14 sont toutes deux reliées 35 à une source de tension de polarisation continue à +1,2 volt à travers des résistances de polarisation 36 et 38 de 1 kilohm chacune. L'autre moitié de l'étage 10 est constituée par un second COPY 70 27672 -5- 2060061 circuit "bistable de verrouillage comprenant les transistors 14 et 18. L'émetteur du transistor 14 est relié par une seconde ligne d'entrée de comptage 40 à une seconde source d'impulsions de comptage constituée par le collecteur d'un transistor de commutation 42 de 5 type KPN dont la base est reliée à la masse par une résistance de polarisation 43 de 1,5 kilohm, comme représenté sur la figure 1. La source de courant continu des deux transistors de signaux de comptage 24 et 42 est constituée par un transistor d * alimentation 44 de type NPIT dont le collecteur est relié en commun aux émetteurs 10 des transistors 24 et 42. L'émetteur du transistor 44 est à la masse et sa base est reliée à une source de tension continue sensiblement constante constituée par un transistor 45 utilisé en diode, c'est-à-dire dont le collecteur et la base sont en court-circuit. Cette "diode" est connectée en parallèle avec la jonction d'émetteur du 15 transistor d'alimentation 44» de façon à maintenir constant son courant collecteur. Un signal de comptage formé d'impulsions de tension rectangulaires est appliqué à une borne .d'entrée 46 et transmis à la base du transistor 42. Les impulsions positives de comptage rendent conducteur le transistor 42 et bloquent le transistor 24» 20 alors que les impulsions négatives de comptage bloquent le transistor 42 et rendent conducteur le transistor 24. Les trains d'impulsions de comptage apparaissant sur les collecteurs des transistors 24 et 42 sont ainsi en opposition de phase, c'est-à-dire inversés l'un par rapport à l'autre. Les transistors ÏÏPÏÏ" 12 et 14 de chaque 25 étage de comptage sont ainsi rendus conducteurs à des instants différents par les impulsions de comptage. Un seul des dix transistors de comptage 12 est rendu conducteur à un instant donné qui est déten miné par l'application d'un signal positif de validation à la base de ce transistor par la ligne d'entrée 20 de l'étage précédent du 30 compteur. Lorsque le transistor 12 est conducteur, il laisse passer un signal en transition négative vers la base du transistor PNP 16 qui devient conducteur et provoque la transmission d'un signal de réaction positive du collecteur 34 à la base du transistor 12. Cet effet de réaction positive permet de verrouiller les transistors 35 12 et 16 à l'état de conducteur. En même temps, un signal à transition positive est transmis du collecteur 32 du transistor 16 à la base du transistor 14 de façon qu'il devienne'lui-même conducteu COPY 70 27672 -6- 2060061 lorsque son émetteur reçoit par la ligne d'entrée 40 l'impulsion négative de comptage suivante. Le collecteur du second transistor KPN 14 est relié par une interconnexion 48 a la base du second transistor PNP 18. L'émetteur 5 du transistor,18 est relié à la ligne 28 qui fournit une tension continue de +5 volts et le transistor oomporte trois collecteurs séparés 50, 52 et 54. Le premier collecteur 50 est relié à la sortie commune 35 de l'étage, le second ooilecteur 52 est relié à l'entrée de validation de l'étage suivant du compteur et le troisième collec-10 teur 54 est relié à la base du transistor 14 pour assurer la réaction positive. Là encore, on notera qu'un seul des transistors 14 des étages compteurs,dont les.émetteurs sont tous reliés à la ligne d'entrée de comptage 40, est rendu conducteur à un instant donné par l'application à sa base d'une tension plus positive que celle 15 qui est appliquée aux bases des autres transistors. De cette manière, le comptage progresse d'un étage au suivant de manière consécutive. Le compteur de la présente invention étant de type cyclique ou "bouclé", la sortie de signal de validation du dixième étage du . compteur produisant l'impulsion de comptage "neuf".est transmise par 20 une ligne 56 à l'entrée de validation du premier étage produisant l'impulsion de comptage "zéro" pour valider un nouveau cycle de la décade de comptage, comme représenté sur la figure.1. En même temps, un signal de sortie de report SB. est.transmis par le dixième étage 'du compteur à travers un transistor supplémentaire 58 de type PNP 25 dont l'émetteur est relié à la base du transistor PNP de sortie (; 18) et dont la base est reliée au collecteur du transistor NPN de sortie (14) de l'étage par une résistance de couplage 59 d'environ 1 kilohm. Le transistor de sortie 58'est ainsi rendu conducteur pour transmettre une impulsion positive de report de son collecteur à la 30 ligne 60 qui est reliée, à l'entrée de comptage de la décade suivante. Par exemple, si le compteor de la figure 1 représente la décade des dizaines, la ligne de report 60 est reliée à l'entrée de comptage de la décade des centaines» de façon que ces deux déeades soient connectées en cascade. 35 gïje circuit de la figure 1 comprend un transistor de remise à zéro/de type NPN dont l'émetteur est relié au collecteur du transistor source 44 et dont le collecteur est rëlié par une ligne 64 à 70 27672 -7- 2060061 la base du transistor PNP d'entrée du premier étage du compteur. Une impulsion de remise à zéro à transition positive appliquée à l'entrée de remise à zéro 66 est transmise à la base du transistor 62 qui devient conducteur et applique une impulsion négative à la 5 ligne 64 à la base du transistor PNP d'entrée du premier étage de la décade, rendant ce transistor conducteur. En conséquence, une tension positive de validation est appliquée par son oollecteur de réaction à la base du transistor NPN d'entrée du premier étage. L'impulsion de oomptage suivante transmise par la ligne 22 rend ainsi 10 conducteur le transistor d'entrée NPN du premier étage remettant la décade à l'état zéro. Un circuit de mémoire-tampon comprenant dix étages identiques de oommutation 68 est associé à la décade de comptage, l'entrée de chaque étage de mémoire ét:ant reliée à la sortie 35 d'un étage 10 15 différent. Le circuit de mémoire conserve le comptage précédent pendant qu'un nouveau comptage s'effectue dans la décade après remise à zéro. Cette disposition permet ultérieurement de lire le contenu enregistré sans avoir à arrêter le compteur. Chaque étage tampon 68 comprend un transistor NPN 70 et un transistor PNP 72, 20 la base du transistor 70 constituant l'entrée de la mémoire reliée à la sortie 35 de l'étage compteur associé. L'émetteur du transistor 70 est relié à une source d'impulsions de transfert par une ligne d'entrée 74, alors que son collecteur est relié par une interconnexion 76 à la base du transistor 72. L'émetteur du transistor 25 72 est relié à une source de tension continue à +5 volts sur une ligne 78 et son collecteur est relié à la base du transistor 70 pour collecteur du constituer une réaction positive. Le point commun du/transistor 72 et de la base du transistor 70 est également relié par deux résistances en série 80 et 82 d'environ 1 kilohm chacune constituant un 30 divis'eur de tension à une source de tension continue de +1,2 volt prise sur les collecteurs communs de deux transistors NPN 83 en cascade. Les collecteurs des transistors 83 sont également reliés à travers une résistance de charge 85 de 5 kilohms g, la ligne 78 pour y appliquer une tension continue de +5 volts. 35 La sortie du circuit mémoire 68 est prise au point de jonc tion des résistances 80 et 82 et transmise par une ligne de sortie 84 à l'entrée d'un étage 86 d'un circuit convertisseur numérique- 70 27672 -8- 2060061 analogique. Une impulsion de transfert est appliquée à la ligne 74 par le blocage d'un transistor de commande 88 de type NPN dont le collecteur est relié à la ligne 74 et dont la base est reliée par une résistance 89 d'environ 5 kilohms à une source de tension continue 5 de +5 volts. Le transistor de commande est normalement polarisé conducteur et devient non conducteur lorsqu'un signal négatif,de transfert est appliqué à une entrée 90 reliée à sa base. L'émetteur du transistor 88 est à la masse et une diode source de courant constituée par un transistor KPN 91 dont le collecteur et la base sont en court-10 circuit est connectée en parallèle avec la jonction d'émetteur du transistor 88 pour appliquer à la ligne 74 un courant constant d'environ 2 milliampères. Le contenu précédemment enregistré dans le circuit de mémoire est ainsi effacé et, à la fin du signal de transfert, un autre ou le même transistor NPN 70 de l'un des dix étages de mé-15 moire est rendu conducteur par l'application du signal de comptage à sa base. Le signal de comptage à transition positive est inversé par le transistor 70 et sa transition négative est appliquée à la base du transistor 72 qui devient conducteur et transmet une tension positive de réaction de son collecteur à la base du transistor 70. 20 L'étage de mémoire est ainsi verrouillé à l'état conducteur ou état "un". Comme dans le compteur, un seul des transistors 70 des dix étages est rendu conducteur à la fois, l'étage conducteur étant déterminé par la base la plus positive qui est elle-même fonction de l'apparition d'une sortie de comptage des étages de lg&écade sur la li-25 gne de sortie 35. le transistor de transfert 88 revenant à son état conducteur à la fin de l'impulsion de transfert, son courant de sortie maintient par la ligne 74 l'étage de mémoire choisi conducteur après le déplacement de la sortie de- comptage vers d'autres étages de la décade, de façon que le contenu du compteur au moment de l'im-30 pulsion de transfert soit mémorisé. Le convertisseur numérique-analogique fournit une sortie analogique du signal de comptage mémorisé et comprend dix étages convertisseurs identiques 86 connectés aux sorties des étages de mémoire 68. Comme le montre la figure 1A, chaque étage convertisseur o 35 86 comprend un transistor NPN 92 dont la base est reliée à la ligne de sortie 84 de l'étage de mémoire 68, son émetteur étant relié à une ligne de commande d'affichage 94. Le collecteur du transistor COPY 70 27672 -9- 2060061 convertisseur 92 est relié par une résistance de charge 96 d'environ 500 ohms aux collecteurs des transistors convertisseurs adjacents pour constituer une chaîne de résistances de charge en série, la ligne de commande d'affichage 94 est reliée au collecteur d'un 5 transistor de commande d'affichage 98 de type KPÎT qui commute une source de courant d'environ 1 milliampère. la base du transistor 98 est reliée à une entrée d'affichage 100 et son émetteur est à la masse. Une diode source de courant, constituée par un transistor HPN 101 dont le collecteur et la base sont en court-circuit, est 10 connectée en parallèle avec la jonction d'émetteur du transistor 98 pour fournir un courant constant de collecteur de 1 milliampère à la ligne 94. Lorsqu'une impulsion positive d'affichage est appliquée à l'entrée 100, le transistor 98 devient conducteur et transmet un courant continu aux émetteurs des transistors convertisseurs 15 92. L'un des transistors convertisseurs devient donc conducteur, c'est-à-dire un transistor dont la base est la plus positive sous l'effet des tensions de sortie des étages de mémoire. Le courant qui circule dans le transistor choisi 92 se divise à son collecteur et circule en sens inverse dans la chaîne des résistances de charge 20 96, donnant naissance à des intensités fonction de la résistance des deux chemins de courant pour produire un signal analogique de sortie à l'une des extrémités de la chaîne. Un transistor NPÏT 102 dont le collecteur et la base sont court-circuités et -portés à un potentiel de +5 volts est connecté comme diode à l'une des extré-25 mités de la chaîne de résistances, l'autre extrémité de cette chaîne étant reliée à une sortie analogique 104 à travers un autre transistor NPÏÏ" 106. La base du transistor 106 est reliée à une polarisation continue de +5 volts présente sur la ligne 78 et à la base du transistor de comptage 24 à travers une résistance 107 de 4 kilohms, 30 le transistor de comptage ayant une résistance de polarisation de base 109 de 300 ohms. En conséquence, il apparaît à la borne de sortie 104 un signal analogique dont l'amplitude est fonction du nombre enregistré. Comme le montre la figure 2, le compteur cyclique, ses cir-35 cuits de mémoire et ses circuits convertisseurs associés peuvent être réalisés en circuit intégré monolithique dans une plaquette 108 de silicium ou autre matière semi-conductrice convenable. Pour ' h COPY 70 27672 10- 2060061 clarifier le dessin, les connexions métalliques du circuit intégré n'ont pas été représentées. L'étage 10 du compteur cyclique, lsétage 68 de la mémoire-tampon et l'étage 86 du convertisseur numérique-analogique des figures 1 et 1A*sont respectivement repré-5 sentés, à l'intérieur des rectangles en traits discontinus 10', 68' et 861 de la figure 2. Bien que la plaquette 108 du circuit intégré comporte quatre circuits compteurs identiques à celui de la figure 1 sur une surface de 1^5 x 1,5 mm, la figure ne représente que les circuits correspondant à une seule décade. Les étages compteurs 10* 10 et les étages de mémoires-tampons 68' sont tous contenus à l'intérieur d'une région d'isolation unique 110. de type P+, les étages convertisseurs numériques-analogiques 86' étant tous contenus à l'intérieur d'une autre région d'isolation 112, les deux régions d'isolation ayant une paroi commune 114 séparant le convertisseur 15 des circuits de mémoire. Comme le montrent les figures 3 et 4, l'étage compteur 10' du circuit, intégré comprend une région épitaxiale commune 116 séparée par la .paroi d'isolation 110, 114 du reste d'une couche épitaxiale en silicium de type F dopé au phosphore pour obtenir 20 une résistivité de 1 ohm-centimètre, et ayant une épaisseur de 6 microns. La-région,épitaxiale commune 116 forme une région de collecteur commun pour les transistors NPN 12 et 14 et une région de base commune pour les transistors PHP 16 et 18 du compteur, de même que le collecteur commun des transistors NPN 70 et la base commune 25 des transistors PHP 72 de la mémoire-tampon. La couche épitaxiale est formée d'une manière classique sur un substrat 118 en silicium de type P dopé au bore et ayant une résistivité d'environ 10 ohms-centimètres. Une autre région épitaxiale commune 120 de caractéristiques identiques à celles de la région 116 est entourée par une 30 paroi d'isolation 11,2, 114 et constitue la région de collecteur commun des transistors NPN 96 du circuit convertisseur. Les régions d'isolation 110, 112 et 114 sont en silicium de type P+ dopé au bore et ayant une résistivité pelliculaire de 3 ohms par carré pour une épaisseur de 8 microns. 35 Les bases des transistors NPN 12 et 14 sont constituées par une partie de régions 122 en semi-conducteur de type P épais de 2 microns et dopé au bore pour avoir une résistivité pelliculaire de 70 27672 -11- 2060061 200 ohms par carré, les émetteurs de ces transistors sont constitués par deux régions semi-conductrices 124 de type N+ diffusées dans des régions de base. Les régions d'émetteur 124 sont épaisses d'environ 1,5 micron 5 et leur impureté de dopage est du phosphore dont la concentration assure une résistivité pelliculaire de 6 ohms par carré, la région de base 122 de type P est diffusée dans la région de collecteur 123 de la couche épitaxiale 116 de type N. les transistors PHP 16 et 18 des étages du compteur sont des transistors latéraux compre-10 nant des" parties de base 126 de la région épitaxiale de type N 116 et des régions d'émetteur 128 en silicium de type P semblable à celui de la région 122. les trois collecteurs 30', 32', 34' du transistor PNP 16' et 50', 52', 54' du transistor PNP 18' sont formés séparément dans deux régions différentes de type P 122 et 15 dans une troisième région de type P 136 dans les étages de mémoire 68', comme le montre la figure 3. les résistances de polarisation - 36' et 38' sont également formées par des parties différentes de la région de type P 122.- Pour plus de clarté, l'implantation physique approximative des composants du circuit est représentée sur • 20 la figure 3 par des références identiques à celles utilisées dans les circuits des figures 1 et 1A, avec l'indication "prime". la partie du collecteur 123 des transistors NPN 12* et 14' est reliée à la partie de base~126 des transistors PNP 16' et 18' par une partie d'interconnexion de la région épitaxiale commune 25 116 présentant une forte résistivité pelliculaire, de l'ordre d'environ 2000 ohms par carré. Pour réduire cette résistance d'interconnexion, et pour améliorer le gain en courant bêta du transistor PNP latéral, on forme sous les parties d'interconnexion de la région épitaxiale plusieurs couches enfouies séparées 130 en silicium 30 de type N+ ayant une résistivité pelliculaire de 20 ohms par carré et une épaisseur de 5 microns. Ces couches enfouies sont formées par diffusion sélective d'antimoine dans le substrat 118 avant la formation de la couche épitaxiale. les couches enfouies 130 sont délimitées par des tirets sur la figure 3 et comprennent deux cou-35 ches enfouies pour chaque étage de compteur , c'est-à-dire qu'il y a au total au moins vingt couches enfouies dans la même région épitaxiale commune 116 pour une seule décade de comptage, la faible 70 27672 -12- 2060061 résistance d'environ 20 ohms des interconnexions 24 et 48 due à la présence de la couche enfouie correspond aux résistances 132 du circuit de la figure 1A. De ce fait, la région épitaxiale 116 formant les collecteurs communs des transistors KPN et les bases 5 communes des transistors PHP peut être à résistance élevée pour . isoler effectivement ces collecteurs et ces bases les uns des autres* en ce qui concerne les signaux électriques. La forte résistance d'environ 1000 ohms de l'interconnexion des bases communes des transistors 16 et 18 et de l'interconnexion des collecteurs 10 communs des transistors 12 et 14 à travers la couche épitaxiale seule, correspond aux résistances 134 de la figure 1a. On notera que les résistances d'interconnexion 134 des étages du compteur ont été omises sur la figure 1A pour clarifier le dessin. L'emploi sélectif de plusieurs couches enfouies 130 permet 15 de relier les transistors PHP et NPH du compteur directement à travers la région épitaxial^sans l'emploi d'interconnexions métalliques . Cette suppression des interconnexions métalliques permet de réduire la surface occupée et d'accroître la fiabilité du compteur. De plus, on notera que le second collecteur 32 du transistor PHP 20 16 est relié à la base du transistor HPN 14 par la région 122 de diffusion de type P dans différentes parties de laquelle sont formés le collecteur et la base. L'interconnexion des transistors 16 et 18 est ainsi réalisée sans l'emploi de couches de métallisation classique. Les collecteurs 30 et 50 des transistors PHP 16 et 18 du 25 compteur sont reliés à la sortie 35 aux bases des transistors de mémoire NPN. 70 par les parties 30' et 50' d'une région commune 136 en silicium de type P qui permet également d'éliminer les interconnexions métalliques entre ces transistors. Comme le montrent -les figures 3 et 4» l'étage de mémoire-30 tampon 68' comprend une partie collecteur 138 de la couche épitaxiale 116 qui, associée à une région de base 136 de type P et à une partie d'émetteur 140 de type H+, constitue le transistor NPN 70'. Comme on l'a vu précédemment, le transistor latéral PHP 72* comprend une partie de base 142 de la région épitaxiale commune 35 116, une partie de collecteur de la région P 136 et la région d'émetteur P 144. La région collecteur 138 du transistor 70 et la région de base 142 du transistor 72 sont reliées par une partie 70 27672 -13- 2060061 d'interconnexion de la couche épitaxiale» ce qui permet d'éliminer là aussi les connexions métalliques. Une couche enfouie 146 en semi-conducteur de type N+- semblable à celui de la couche enfouie 130 est réalisée sous la partie d*interconnexion de la région 5 épitaxiale pour diminuer la résistance» Cette résistance d'interconnexion correspond sur la figure 1A à la résistance 148. Là encore, on notera que les bases communes des transistors PNP 72 des étages convertisseurs adjacents sont interconnectées par des parties de la couche épitaxiale dont la résistance pelliculaire est 10 de 2000 ohms par carré, les résistances qui n'ont pas été représentées sur la figure 1A car elles sont suffisamment élevées pour isoler dans la pratique les étages les uns des autres. De même, les collecteurs communs des transistors NPN 70 des étages convertisseurs adjacents sont reliés entre eux par la couche épitaxiale 15 à haute résistance, la résistance d'isolation n'ayant pas été représentée pour les mêmes raisons. 70-27672 -14- 2Q60Q61 La base du transistor NPN 70 du circuit de mémoire est reliée au collecteur du transistor PNP 72 par la région commune 136 de type P dans laquelle sont formées ces électrodes et l'on forme de plus une interconnexion à très faible résistance pour éliminer les 5 connexions métalliques. Les résistances 80 et 82 du diviseur de . tension sont formées par des parties différentes 80' et 82' de la même région P 136 et la sortie de l'étage dé mémoire est représentée par un rectangle en tirets 84' qui indique un trou percé dans la couche isolante d'oxyde de silicium pour établir une connexion 10 métallique à la région semi-conductrice 136. Comme on l'a vu précédemment , pour plus de clarté, les connexions métalliques aux sources de tension continue et aux autres circuits extérieurs à la région épitaxiale 116 n'ont pas été représentées. Des trous de contact métallique similaires sont indiqués par les rectangles en ti-15 rets des régions semi-conductrices 140, 144 et en bas de la région • 82', de même que dans les régions 128, 124 et 122. On notera cependant que les interconnexions entre les transistors du circuit compteur et du circuit de mémoire-tampon, de même qu'entre ces deux circuits,-ne sont pas réalisées par des connexions métallisées. Au 20 contraire, ces interconnexions se font dans la masse du semiconducteur de la région épitaxiale 116 ou dans des régions qui y sont diffusées. Comme le montrent les figures 3 et 5, l'étage convertisseur numérique-analogique 861 comprend une région P 1 50 diffusée dans la 25 région épitaxiale 120 et qui forme la base du transistor 92'. Une région semi-conductrice 152 de typé N+ est diffusée dans la région de base 150 et forme 1'émetteur du transistor. Le collecteur du transistor 92' est constitué par une'partie de la région épitaxiale 120 située sous la région de base 150. Une fenêtre de contact 84' 30 est décoUpée dans la couche isolante de silice 154 recouvrant la partie de base 150 pour permettre l'établissement d'une connexion de cette dernière à la sortie de l'étage de mémoire 68' aux autres fenêtres de contact 84' situées au-dessus de la jonction des résistances 80' et 821. Ainsi, une connexion métallique (non représentée) 35 est déposée sur la surface de la couche de silice isolante 154 entre deux ouvertures 84' au-dessus de la région d'isolation 114 formant la ligne de sortie 84 de la figure 1A. La résistance de charge 96' seçi-conductrice est constituée par une autre region/156 de type P qui est reliée à 70 27672 -15- 2060061 la partie collecteur des régions épitaxiales 120 par une région de contact ohmique N+ 158 représentée sur la figure 4. Une autre couche enfouie 160 est formée sous la partie d'interconnexion de la région épitaxiale 120 qui relie la partie collecteur située sous la 5 base 150 et la région de contact ohmique 158 pour diminuer la résistance d'interconnexion. L'interconnexion assurée par la couche enfouie à faible résistance est représentée sur la figure 1A par la résistance 162. Là encore, on notera que les collecteurs communs des dix transistors convertisseurs 92 sont reliés par la région 10 épitaxiale 120 dont la résistance élevée les isole pratiquement les uns des autres. Le reste du circuit intégré de la figure 2, y compris les transistors 24', 42', 44', 62' et 106', et les transistors 83', 88', 98' et 102' sont formés de manière classique dans des régions épi-15 taxiales séparées. Il va de soi que la présente invention n'a été décrite ci-dessus qu'à titre explicatif, mais nullement limitatif, et que l'on pourra y apporter toutes variantes entrant dans son cadre et son esprit. Par exemple, les transistors de types HPN et PKP 20 peuvent être inversés et la matière semi-conductrice, les impuretés de dopage, les valeurs de résistance pelliculaire, etc. ne sont données qu'à titre indicatif. On peut également utiliser des transistors à effet de champ associés à des transistors bipolaires dans le même circuit intégré. 70 27672 -16- 2060061 REVENDICATIONS 1. Circuit intégré comprenant un substrat en matière semi-conductrice, une couche épitaxiale de matière semi-conductrice d'un premier type de conductivité déposée sur ledit substrat, un moyen 5 d'isoler électriquement au moins une région épitaxiale de ladite couche épitaxiale, ledit circuit intégré étant caractérisé en ce que plusieurs transistors bipolaires sont formés dans la région épitaxiale par formation de régionsd'émetteur, de base et de collecteur entre lesquelles existent des jonctions PN, ladite région 10 épitaxiale étant commune à plusieurs ou à tous lesdits transistors pour constituer l'une de leurs électrodes et les relier par des parties d'interconnexion de ladite région, plusieurs couches enfouies séparées étant sélectivement formées sous au moins certaines des parties d'interconnexion de ladite région épitaxiale, les régions 15 constituant les couches enfouies étant du même type de conductivité, mais d'une résistance moindre, que la région épitaxiale pour diminuer la résistance de couplage qu'offrent les parties d'interconnexion. 2. Circuit intégré selon la revendication 1 , caractérisé en 20 ce que les transistors sont plusieurs transistors bipolaires d'un premier type et plusieurs transistors bipolaires de type opposé formés dans ladite région épitaxiale de façon que des parties de cette dernière constituent un collecteur comniun des transistors du .premier type et une base commune des transistors du second type 25 pour relier les collecteurs des premiers aux bases des seconds par des parties d'interconnexion de la couche épitaxiale, les couches enfouies étant sélectivement formées sous au moins certaines des parties qui relient les bases et les collecteurs. 3. Circuit intégré selon la revendication 2, caractérisé en. 30 ce que les premiers transistors sont de type NPN et les seconds transistors de type PNP. 4. Circuit intégré selon la revendication 2, caractérisé en ce qu'au moins certains des transistors du second type sont à plusieurs collecteurs formés comme des régions séparées de type de 35 conductivité opposé dans ladite région épitaxiale. 5. Circuit intégré selon la revendication 4, caractérisé en ce que chacun des transistors du second type comporte trois collec- : teurs séparés constitués par la diffusion de régions de conductivité ) i " : ^ BAD ORIGINAL' COPY 70 27672 -17- 2060061 opposée dans la couche épitaxiale. 6. Circuit intégré selon la revendication 1, caractérisé en ce que les transistors ne sont interconnectés que par la matière semi-conductrice, les seules connexions métalliques étant les bernes 5 d'entrée et de sortie et les points d'application des tensions continues d'alimentation. 7- Circuit compteur, caractérisé en ce qu'il comprend plusieurs étages bistables interconnectés comportant chacun une paire de transistors bipolaires d'un premier type et une paire de 10 transistors bipolaires d'un second type, le collecteur d'un transistor du premier type étant relié à la base d'un transistor du second type par une liaison collecteur-base et la base du premier transistor du premier type constituant une entrée de validation reliée à une sortie de l'étage précédent, le collecteur du second 15 transistor du premier type étant relié à la base du second transistor du second type par une liaison collecteur-base, les transistors du second type comportant chacun trois collecteurs séparés dont l'un est relié à la base de l'un des transistors du premier type pour constituer un circuit de réaction positive, un autre collecteur 20 étant relié à la base d'un second transistor du premier type pour interconnecter les transistors du second type à l'intérieur d'un étage et pour relier les étages adjacents l'un à l'autre, le troisième collecteur étant relié à une sortie commune de.l'étage, deux sources de signal de comptage étant reliées aux émetteurs des deux 25 transistors du premier type de chaque étage pour y appliquer des signaux de comptage en opposition de phase l'un par rapport à l'autre, plusieurs résistances de polarisation étant connectées entre les bases des transistors du premier type et la masse. 8. Circuit compteur selon la revendication 7, caractérisé 30 en ce qu'il constitue une décade de comptage cyclique dans laquelle les transistors des premier et second types sont réalisés en circuit intégré dans une couche épitaxiale d'un premier type de conductivité formé sur un substrat de matière semi-conductrice, la totalité du circuit compteur étant réalisée dans ladite région épita-35 xiale entourée par une seule région d'isolation de type de conductivité opposé diffusée dans la couche épitaxiale. 9. Circuit compteur selon la revendication 8, caractérisé en ce qu'une partie commune de la région épitaxiale constitue les BAD ORIGINAL COPY 70 27672 -18- 2060061 collecteurs de tous les transistors du premier type et les bases de tous les transistors du second type, de même que les liaisons collecteur-base, plusieurs couches enfouies de résistivité plus faible que celle de la couche épitaxiale étant.formées sur le subs-5 trat sous les liaisons collecteur-base pour en diminuer les résistances . 10. Circuit compteur selon la revendication 9, caractérisé en ce que les transistors du premier type sont de type NPN et en ce que les transistors du second type sont de type PNP. 10 11. Circuit compteur selon la revendication 9, caractérisé en ce que la région épitaxiale contient également un circuit de mémoire-tampon formé de plusieurs.étages bistables de mémoire, chaque étage de mémoire étant relié à la sortie d'un étage différent du compteur. 15 12. Circuit compteur selon la revendication 11, caractérisé en ce que les étages bistables de mémoire comprennent chacun deux transistors, la base de l'un étant reliée en commun au collecteur de l'autre, à la sortie de l'étage compteur et à l'extrémité de deux résistances de division de tension en série dont l'autre ex-20 trémité est à la masse et dont le point intermédiaire est relié à la sortie de l'étage de mémoire, le collecteur du premier transistor étant relié à la base du second par une seconde liaison collecteur-base constituée par une partie de la région épitaxiale, ' une seconde couche enfouie de résistivité plus faible que celle de 25 la région épitaxiale étant formée sur le substrat sous chaque seconde liaison collecteur-base, une source de signal de transfert étant reliée à l'émetteur du premier transistor. 13» Circuit intégré, caractérisé en ce qu'il comprend un circuit compteur selon la revendication 12 et un circuit convertis-30 seur numérique-analogique réalisé dans une seconde région épitaxiale électriquement isolée de la première, le circuit convertisseur comprenant plusieurs étages dont les entrées sont reliées aux sorties des étages de mémoire. 14. Circuit intégré selon la revendication 13, caractérisé 35 en ce que les étages convertisseurs comprennent chacun un transistor convertisseur dont la base est reliée à la sortie d'un étage de mémoire, son émetteur étant relié à une source de signal d'affichage et son collecteur étant relié au collecteur d'un autre étage 70 27672 -19- 2060061 convertisseur à travers une résistance de couplage, la-seconde région épitaxiale constituant le collecteur commun de tous les transistors convertisseurs et la liaison entre ces collecteurs et les résistances de couplage, une série de troisièmes couches enfouies de résistivité inférieure à celle de la couche épitaxiale étant formée sur le substrat sous lesdites liaisons.