Brevet FR2065455A1 — publié le 19710730

La présente invention concerne les systèmes d'emmagasinage de données digitales. □ans la demande de brevet n° 7012253 déposée par la demanderesse en France le 3 Avril 1970, est décrite une mémoire associative particulièrement conçue 5 en vue de permettre la détection des erreurs. Ladite mémoire se compose d'ensembles de mémoires associatives utilisés en double, chacun desquels reçoit des signaux d'entrée identiques par l'intermédiaire de ses registres d'entrée/ sortie respectifs. Si les deux mémoires fonctionnent correctement, les contenus des registres d'entrée/sortie doivent être identiques à la fin de chaque 10 opération. Les états des registres d'entrée/sortie, de même que ceux des basculeurs de sélection qui marquent les registres de mots dans les mémoires auxquelles on désire accéder, sont comparés de façon continue. Lorsque une non-concordance est constatée en cours de comparaison, cela signifie qu'une erreur s'est produite. Dans la demande de brevet mentionnée ci-dessus, sont 15 décrites de façon sommaire quelques unes des méthodes possibles permettant de déterminer lequel des ensembles de mémoire utilisés en double a donné lieu à l'erreur et, partant, d'identifier l'ensemble de mémoire contenant des données correctes. Cette identification ayant été effectuée, il est ensuite nécessaire 20 de rendre l'ensemble de mémoire défectueux inactif afin de pouvoir accéder de façon indépendante aux données correctes contenues dans l'autre ensemble, au moins pendant que ces dernières données sont transférées è une mémoire de réserve. L'objet de la présente invention est de fournir un moyen à la fois simple et efficace de déterminer les états actif ou inactif des ensembles 25 de mémoire utilisés en double d'un système d'emmagasinage de données. Selon la présente invention, un système d'emmagasinage de données digitales se compose c'ensembles de mémoire doublés, d'un registre à décalage de configuration et de différentes commandes pemmettant de rendre l'un ou l'autre des ensembles ce mémoire, ou les deux à la fois, actifs ou inactifs, conformém-30 ent au contenu du registre de configuration. Les avantages d'un système d'emmagasinage réalisé conformément à la présente invention sont particulièrement évidents lorsau'il s'agit d'un système d'emmagasinage monolithique. Dans les systèmes de ce type, les mémoires sont construites sous forme ce modules de Detites dimensions et il est nécessaire 35 en l'cccurence de réduire au minimum le nombre de terminaux servant à transmettre les données, les signaux de commande et le courant électrioue aux différents modules. Si toutefois on utilise un registre à décalage en tant que registre de configuration, il suffit d'un unique terminal pour transmettre à un module les données commandant les états actifs ou inactifs des ensembles 40 de mémoire. 70 32154 2 2065455 Bien que la présente invention soit décrite ci-après au point de vue de son application à des ensembles de mémoires associatives utilisés en double, elle peut également, dans son aspect le plus général, être appliquée à des mémoires non associatives. 5 D'autres objets, caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci. La figure 1 est une représentation schématique de deux systèmes d'emmagasinage conformes à l'invention. 10 La figure 2 est un schéma synoptique d'une partie des circuits logiques d'un système conforme à l'invention. La figure 3 est un schéma synoptique d'une autre partie des circuits logiques d'un système conforme à l'invention. Sur la figure 1 sont représentées deux mémoires associatives 1 et 2, 15 chacune desquelles est conforme à la description faite dans la demande de brevet mentionnée ci-dessus. Les mémoires 1 et 2 se composent des ensembles de mémoires associatives utilisés en double 1A, 1B et 2A, 2B, respectivement, qui comprenaent des registres de mots et sont connectés aux bus de données 3 et 4 par l'intermédiaire de registres d'entrée/sortie. L'ensemble de mémoire 20 1A est connecté aux bus 3 et 4 par l'intermédiaire des registres d'entrée/ sortie 5A et 6A respectivement et l'ensemble de mémoire 1B est connecté aux bus 3 et 4 par l'intermédiaire des registres 5B et SB respectivement. Les registres 7A, 7B et 8A, 6B relient respectivement les ensembles de mémoires 2A et 2B aux bus 3 et 4, respectivement. 25 Dans une mémoire associative, dans laquelle l'accès aux données ne s'ef fectue pas en fonction de l'emplacement de mémoire qu'elles occupent, il est nécessaire de fournir un moyen de marquer le ou les registres de mots de la mémoire à laquelle on désire accéder en vu d'une opération de lecture ou d'écriture ultérieure. A cette fin, chaque registre de mots possède son 30 propre basculeur de sélection, lequel est mis à un état stable donné, lorsque ce registre est sélecté afin d'accéder aux données qu'il contient. L'état du basculeur de sélection est ultérieurement utilisé pour transférer les signaux de lecture ou d'écriture au registre de mots. Sur la figure 1, les registres de mots correspondants 9A et 9B des ensembles de mémoires 1A et 35 1B sont représentés schématiquement ainsi que leurs basculeurs de sélection respectifs 10A et -10B. Les basculeurs de sélection de chaque ensemble de mémoire sont, comme expliqué dans la demande de brevet mentionnée ci-dessus, connectas de la même manière qu'un registre à décalage, de sorte que, au moyen d'une opération d'emmagasinage appelée "mémoire suivante", l'état de 40 chaque basculeur de sélection est décalé aux basculeurs de sélection adjacents. 70 32154 3 2065455 Au sommet de la chaîne de basculeurs de sélection ainsi connectés se trouve une ligne d'entrée "mémoire suivante" qui fournit un signal d'entrée au basculeur le plus près de la fin de la chaîne. Le dernier basculeur de la chaîne fournit un signal de sortie à une ligne de sortie "mémoire suivante" qui 5 est connectée à la ligne d'entrée "mémoire suivante" d'une autre mémoire. Ce dispositif est représenté sur la figure 1, dans laquelle la ligne d'entrée "mémoire suivante" de la mémoire 1 est référencée 11. Etant donné que le système d'emmagasinage se compose d'ensembles de mémoires utilisés en double, la ligne 11 est divisée de manière à fournir des signaux d'entrée à la chaîne 10 de basculeurs de sélection de chaque ensemble. Les sorties respectives du dernier basculeur de chaque chaîne sont amenées en commun sur la ligne de sortie "mémoire suivante" 12 qui est connectée à la ligne d'entrée "mémoire suivante" 13 de la mémoire 2. La ligne de sortie "mémoire suivante" de la mémoire 2 est référencée 14 sur la figure 1. 15 Selon la présente invention, chaque mémoire comporte un registre à déca lage de configuration. La mémoire 1 possède le registre de configuration 15 et la mémoire 2 le registre de configuration 16. Chaque registre est un registre à décalage binaire à deux positions et connecte la ligne de sortie "mémoire suivante" d'une mémoire à la ligne d'entrée "mémoire suivante" d'une 20 autre mémoire. De la sorte, l'entrée du registre de configuration 15 est une ligne de sortie "mémoire suivante" 17 provenant d'une autre mémoire (non représentée), et la sortie de ce registre est la ligne d'entrée "mémoire suivante" 11 de la mémoire 1. L'entrée du registre de configuration 16 est la ligne de sortie "mémoire suivante" 12 de la mémoire 1, et la sortie du 25 registre 1S est la ligne d'entrée "mémoire suivante" 13 de la mémoire 2. Une ligne de commande de configuration 18 est connectée à chaque registre de configuration. La figure 2 indique de façon détaillée la manière dont les signaux de commande sont engendrés par le registre 15 de la figure 1. Le registre de 30 configuration, comme on l'a mentionné ci-dessus, est un registre binaire à deux positions. Dans la description ci-après, ces positions sont référencées P et Q respectivement. Les conducteurs 19 et 20 sont respectivement excités lorsque les positions P et Q respectivement emmagasinent un 1 binaire. Un réseau logique comportant les circuits ET 21 à 23, le circuit OU 24 et les 35 inverseurs 25 et 26 est conçu de manière qu'une sortie du conducteur 27 du circuit OU 24 soit excitée lorsqu'on a la condition CPQ+P0 et qu'un conducteur de sortie 28 du circuit ET 23 soit excité lorsau'on a la condition P.O. Le conducteur 19 est également connecté à un circuit ET 29 dont il constitue l'une des entrées, et dont l'autre entrée est une ligne "configuration 40 A" 30. De façon- similaire, le conducteur 20 est connecté à un circuit ET 70 32154 4 2065455 31 dont il constitue l'une des entrées et dont l'autre entrée est une ligne "configuration B" 32. Les lignes de configuration 18, 30 et 32 sont utilisées lors du processus du diagnostic consécutif à la découverte d'une erreur, comme il est indiqué dans la demande de brevet mentionnée plus haut. La recon-5 figuration du contenu de la mémoire s'effectue à deux niveaux. Au premier niveau, on détermine si la mémoire dans son ensemble doit être utilisée. Si la ligne de corrrnande de configuration 18 n'est pas excitée et si le contenu du registre de commande de configuration est égal égaux à P=Q=1 binaire, la mémoire est en fonctionnement normal. En pareil cas, les lignes 19 et 10 20 sont toutes deux excitées, comme le montre la figure 2. Si la ligne de conmande de configuration n'est pas excitée et si le contenu du registre de commande de configuration est égal à P=Q=0 binaire, la mémoire n'est pas utilisée. Dans ce cas, la ligne 28 est excitée et est utilisée pour court-circuiter les lignes d'entrée et de sortie "mémoire suivante"; cette ligne 15 sert également à inhiber les circuits de commande et les récepteurs connectant la mémoire aux bus. La mémoire est ainsi isolée et ne fonctionne pas. Une mémoire peut être isolée soit dans le but de l'utiliser corme mémoire de réserve, soit après la découverte de la présence dans la mémoire d'une erreur irrécupérable. Il ressort clairement de la description ci«dessus que l'état 20 d'une mémoire en fonctionnement ou isolée, est uniquement fonction, si la ligne de commande de configuration n'est pas excitée, du contenu du registre de configuration. Le dernier cas à considérer, la ligne de commande de configura" , à la fois tion n étant pas excitee, est celui dans lequel P ou Ç mais pas les deux/est un 1 binaire. Ceci provoque l'excitation du conducteur 27 et, comme il est 25 expliqué ci-après, entraîne une condition d'erreur. Au deuxième niveau, le contrôle de la configuration s'effectue sur les ensembles de mémoire utilisés en double dans le système d'emmagasinage, par exemple sur les ensembles 1A et 1B de la mémoire 1. Les lignes de configuration A et B référencées respectivement 30 et 30 32 sont montées en parallèles avec toutes les mémoires, par exemple avec les mémoires 1 et 2 de la figure 1. La ligne de sortie 33 du circuit ET 29 commande l'état actif ou inactif de l'ensemble 1A de la mémoire 1, cependant que la ligne de sortie 34 du circuit ET 31 commande l'état actif ou inactif de l'ensemble 1B de la mémoire 1. Si ue ligne de sortie 33 ou 34 est excités, 35 l'ensemble qu'elle commande se trouve dans l'état actif. Lorsque la ligna de sortie 33 ou 34 est désexcitée, les circuits de commande et les récepteurs dans les connexions de l'ensemble commandé aux bus de données sont inhibés et l'ensemble est isolé de façon efficace. La ligne de sortie 33 est désexcitée si la ligne "cofiguration A" 30 40 est désexcitée ou si la position de bit P du registre de configuration 15 70 32154 5 2065455 contient un 0 binaire. De même, pour que la ligne 34 reste excitée, il est nécessaire que la ligne "configuration B" 32 soit excitée et que la position de bit Ç du registre de configuration 15 contienne un 1 binaire. En fonctionnement normal les lignes 30 et 32 sont excitées, de sorte que si le contenu 5 des positions P et GJ du registre de configuration diffèrent l'une de l'autre, les commandes de registre d'un et d'un seul des ensembles de mémoire du système sont isolées. Ceci se traduira rapidement par l'émission d'un signal d'erreur puisque le contenu des registres d'entrée/sortie ou les états des basculeurs de sélection des deux ensembles de mémoire ne seront pas les mêmes 10 après exécution de l'opération suivante sur les ensembles de mémoire. Une fois qu'un signal d'erreur a été détecté, toutes les mémoires sont commutées en mode de diagnostic. Comme expliqué dans la demande de brevet mentionnée ci-dessus, le processus de diagnostic comporte l'exécution d'opérations indépendantes sur chaque ensemble de mémoire et par conséquence, la 15 ligne "configuration A" 30 et la ligne "configuration B" 32 sont excitées ou désexcitées indépendamment selon les besoins du processus de diagnostic pour isoler l'un du l'autre des ensembles de mémoire du système d'emmagasinage qu'on est en train de diagnostiquer. On notera que, puisque les lignes 30 et 32 sont montées en parallèle avec toutes les mémoires, les ensembles de 20 mémoire utilisés dans tout le système seront isolés simultanément. Ceci n'aura aucun effet sur les données contenues dans les ensembles autres que ceux que l'on est entrain de diagnostiquer puisque aucune opération n'est effectuée sur ces autres ensembles. En mode de diagnostic, la ligne de commande de configuration 18 est 25 excitée s'il y a lieu. Cette excitation a pour effet de connecter les registres de configuration de toutes les mémoires en une chaîne de registres à décalage comprenant les registres, les basculeurs de sélection de chaque mémoire, et les lignes d'entrée et de sortie "mémoire suivante". En particulier, l'excitation de la ligne de commande de configuration prévient le court-circuitage 3G des lignes d'entrée et de sortie "mémoire suivante" qui se produit lorsque le contenu du registre de configuration est égal à P=Q=0 binaire. Les données binaires peuvent être décalées la long de la chaîne et transférées dans le registre de configuration de la mémoire défectueuse et dans le registre de la mémoire de réserve qui est ainsi mise en service. 35 La figure 3 représente les circuits logiques permettant de court-circuiter de façon sélective les lignes d'entrée et de sortie "mémoire suivante". La ligne de sortie "mémoire suivante" 17 de la figure 1 est connectée par l'intermédiaire de la porte ET 35 au registre de configuration 15 et par l'intermédiaire de la porte ET 36 à la ligne de sortie "mémoire suivante" 12 de 40 la mémoire 1, qui est effectivement la ligne d'entrée "mémoire suivante" 70 32154 S 2065455 ds la mémoire 2. La seule autre entrée de la porte ET 35 est constituée à travers un circuit OU par les lignes 19 et 20 qui sont excitées si P ou 0 respectivement du registre 15 contient un 1 binaire. Les autres entrées de la porte ET 36 proviennent respectivement d'un inverseur 37 connecté à la ligne de commande de configuration 18 et du circuit ET 23 également représenté sur la figure 2, lequel est excité si, et seulement si, P et Q contiennent chacun un 0 binaire. La disposition est telle que la ligne 17 est connectée à la ligne 12, c'est-à-dire que les lignes d'entrée et de sortie "mémoire suivante" de la mémoire sont caurt-œircuitées uniquement dans le cas où la ligne de commande de configuration n'est pas excitée et où le registre de configuration n-s contient que des zéros. On a donc décrit un système d'emmagasinage comportant des ensembles de mémoire utilisés en double et comprenant un registre à décalage de configuration permettant ds commander l'état actif ou inactif soit de la mémoire toute entière, soit d'une moitié choisie de celle-ci. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins, les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. 70 32154 7 2065455 REVENDICATIONS 1.- Système d'emmagasinage de données digitales caractérisé en ce qu'il comprend des ensembles de mémoire doublés, un registre à décalage de configuration, et des commandes permettant de rendre l'un ou l'autre des ensembles de mémoire, ou les deux à la fois, actifs ou inactifs en fonction du contenu du registre de configuration. 2.- Système selon la revendication 1 caractérisé en ce que le registre de configuration est un registre binaire à deux positions, chaoue position correspondant à un ensemble de mémoire différent. 3.- Système selon l'une des revendications précédentes, caractérisé en ce que l'état actif ou inactif d'un ensemble de mémoire est déterminé par la combinaison du contenu du registre de configuration et l'état, excité ou désexcité, d'une ligne de commande de configuration associée à l'ensemble de mémoire. 4.- Système selon l'une des revendications précédentes, caractérisé en ce que les ensembles de mémoire sont des ensembles de mémoires associatives. 5.- Système selon la revendication 4, caractérisé en ce que chaque ensemble de mémoire possède une série de basculeurs de sélection, un pour chaque rangée de l'ensemble de mémoire, lesauels sont connectés de façon à former un registre à décalage. 6.- Système selon la revendication 5, caractérisé en ce que les registres à décalape composés des basculeurs dé sélection sont montés en parallèles entre un conducteur d'entrée et un conducteur de sortie, et en ce que la sortie montée en série du registre à décalage de configuration est connectée audit conducteur d'entrée. 7.- Système d'emmagasinage de données digitales comportant une pluralité d'ensembles de mémoires doublés, caractérisé en ce que chaque couple d'ensembles de mémoire oosséde son Dropre registre à décalage de confieuraticn 3t ses commandes respectives selon l'une quelconque des revendications 1 à 3. 6.- Système selon la revendication 7, qui lorsque chaoue couole d'ensembles de mémoire est conforme à la revendication 3 au moins, est caractérisé par deux lignes de commande de configuration, l'une de ces lignes commandant 70 32154 0 2065455 l'état actif ou inactif de l'un des ensembles de mémoire de chaque couple, l'autre ligne commandant l'état actif ou inactif de l'autre ensemble de mémoire de chaque couple. 9.- Système selon la revendication 7 ou 8, qui lorsque chaque couple d'ensembles de mémoire est conforme à la revendication 6 au moins, est caractérisé en ce que chacun desdits conducteurs de sortie est connecté au conducteur d'entrée monté en série du registre à décalage de configuration d'un autre couple d'ensembles de mémoire doublés.