Brevet FR2088338A1 — publié le 19720107

La présente invention concerne un circuit monolithique semiconducteur et plus particulièrement un circuit semiconducteur utilisé dans des circuits logiques à densité de conditionnement élevé. Actuellement, on connaît plusieurs "familles de circuits logiques" qui 5 peuvent être divisées, selon leur technologie, en unipolaires (transistor à effet de champ FET) et en bipolaires. Les familles de circuit particulièrement bien connues sont les circuits logiques résistance-transistor CRTL3, les circuits logiques diode-transistor CDTL), les circuits logiques transistor-transistor CTTL) et les circuits logiques à émetteur-couplé [ECL]. En plus 10 de ces circuits, il existe un grand nombre de modifications qui utilisent pour la plupart les concepts fondamentaux. Actuellement, on obtient la densité de conditionnement la plus élevée pour les circuits logiques intégrés monolithiques bipolaires au moyen des TTL. Bien, que,.en comparaison avec la technologie bipolaire classique, la 15 technologie FET [transistor à effet de champ) apporte des densités de conditionnement encore supérieures, les désavantages concernés, tels qu'incompatibilité avec les valeurs de niveaux des circuits logiques bipolaires, sont encore importants. Cependant, les circuits logiques bipolaires sont encore utilisés pour commander les capacités de commutation sur les bornes d'un 20 bloc semiconducteur. Pour des raisons de coût et de fiabilité, on essaie de réaliser un nombre maximum de composants de circuits sur un bloc unique. En ce qui concerne la réalisation des circuits semiconducteurs, un autre but permanent est la réduction ou la simplification du nombre des étapes de traitement nécessaires. 25 Afin de disposer un grand nombre de composants de circuits sur un bloc semiconducteur unique, sa surface doit habituellement être augmentée. Cela conduit initialement à réduire le nombre des blocs pouvant être obtenus à partir d'une pastille semiconductrice circulaire et le rendement d'une pastille diminue rapidement. Afin d'obtenir des rendements élevés, la configuration 30 doit être telle que le circuit ne nécessite qu'une surface très petite. Les résistances diffusées, qui devraient être évitées.à tout prix-, nécessitent une surface très importante. Cependant, dans le cas des. circuits TTL mentionnés ci-dessus, qui sont formés principalement de transistors, aussi bien que dans le cas des circuits semiconducteurs bipolaires connus, il est nécessaire 35 de réserver des surfaces semiconductrices importantes pour permettre l'isolement des circuits partiels entre eux. Puisque la diffusion d'isolement doit se prolonger à travers toute la couche épitaxiale jusqu'au substrat, il se produit des rétrodiffusions latérales inévitables qui sont du même ordre que la profondeur de diffusion verticale. En plus de la largeur de diffusion 40 d'isolement, les problèmes de tolérance entraînés par l'étape spéciale de 71 11215 2 2088338 de masquage affectent de façon nuisible les densités de conditionnement que l'on peut obtenir. De plus, l'étape de diffusion nécessite du temps et des besoins de traitement supplémentaires et conduit à des rendements réduits. En ce qui concerne les circuits bipolaires en technologie monolithique, 5 une amélioration par rapport à "l'agencement classique", qui utilise des poches d'isolation séparées pour chaque élément de circuit, consiste à grouper plusieurs composants de circuits dans une poche d'isolation. Les zones semi-conductrices connectées au même potentiel sont de préférence intégrées ensemble. On sait aussi intégrer conjointement des transistors NPN et PNP dans une 10 structure à quatre couches. Oans un circuit connu de cette sorte, le transistor NPN intégré conjointement avec le transistor PNP agit comme élément d"anti-saturation tel que décrit dans microélectronic Circuits and Application, J.M. Carrol, McGraw Hill 1965, P. 7S, figure 4). Cependant, ces circuits connus ne sont pas des circuits logiques. Ceci mis à part, ils ne peuvent 15 être réalisés sans une diffusion d'isolement occupant une partie de la surface, et ils ne conduisent pas à une simplification ou à des économies d'étapes de traitement utilisées. Cela s'applique en particulier au circuit semiconducteur comprenant des transistors NPN et PNP intégrés conjointement. Un objet de la présente invention est de réaliser un ensemble de circuits 20 semiconducteurs logiques à l'aide de la technologie bipolaire permettant d'obtenir une densité de conditionnement extrêmement élevée au moyen d'un procédé de fabrication simplifié, le circuit fondamental de cet ensemble est très souple en ce qui concerne son utilisation dans des réseaux complexes différents, les réseaux complexes ainsi réalisés étant pleinement compatibles 25 avec les autres familles de circuits logiques de la technologie bipolaire. La diffusion d'isolement en particulier doit être éliminée a la fois en , ce qui concerne les éléments d'un circuit fondamental unique et en ce qui concerne la connexion de plusieurs de ces circuits. En plus, on doit réaliser un circuit semiconducteur qui, comme élément logique fondamental, puisse 30 être utilisé pour réaliser toutes les combinaisons logiques, telles qu'un circuit NI (NON OU].. Finalement, le circuit logique proposé doit être tel que seuls les besoins minimums doivent être satisfaits en ce qui concerne les alimentations de potentiel et leur tolérance, qu'ils puissent être actionnés avec des vitesses de commutation satisfaisantes dans un domaine de courant 35 important, et qu'il n'existe aucune restriction en ce qui concerne le nombre des terminaux d'entrée et de sortie possibles. Le circuit semiconducteur monolithique permettant une densité de conditionnement élevé, est caractérisé en ce qu'un corps semiconducteur d'un premier type de conductivité comprend au moins deux régions de conductivité 40 opposée, qui sont écartées l'une par rapport à l'autre, et forment les zones 71 11215 3 2088338 d'émetteur et collecteur d'une structure de transistor latérale, que la zone collecteur de la structure de transistor latérale comprend au moins une zone supplémentaire de conductivité opposée servant de zone de collecteur d'une structure de transistor verticale actionnée inversement, et en ce 5 que, pour le fonctionnement de cette structure semiconductrice comme circuit logique fondamental, un courant est appliqué dans la zone d'émetteur de la structure de transistor latérale, qui, en fonction d'un signal d'entrée appliqué à sa zone de collecteur, commande l'écoulement du courant, servant comme signal de sortie, à travers la structure de transistor vertical. 00 Le corps semiconducteur du premier type de conductivité ainsi que la zone de base de la structure de transistor latérale et la zone d'émetteur de la structure de transisto verticale actionnée inversement, sont connectés avantageusement au même potentiel de référence constant, de préférence le potentiel de masse. 15 Les combinaisons logiques sont réalisées principalement à l'aide des circuits NI. Une réalisation préférée de la présente invention est caractérisée en ce que l'on obtient respectivement un circuit NI et un circuit NON ET en couplant les sorties d'au moins deux circuits fondamentaux selon l'invention à une sortie commune. La réalisation monolithique préférée de tels 20 circuits NI et NON ET, est caractérisée en ce que l'on utilise un nombre de région de collecteur, pour la structure de transistor latérale, correspondant au nombre des entrées, régions de collecteurs qui sont reliées aux signaux d'entrée à combiner et dans lesquels est introduite au moins une zone de collecteur de conductivité opposée, cette dernière zone étant connectée pour 25 former une sortie commune. Des circuits MI et NON ET avec un nombre quelconque d'entrées peuvent être réalisés de façon semblable. Les opérations de traitement NI et NON ET peuvent être réalisées en associant les niveaux respectifs avec un "0" ou un "1" binaire. Une autre réalisation préférée de la présente invention est caractérisée 30 en ce que la structure de transistor latéral et/ou verticale actionnée inversement, comprend plusieurs collecteurs. Selon une autre réalisation de la présente invention l'agencement monolithique dépend du nombre d'entrées ou de sorties de telle sorte que le nombre de régions de collecteur des structures de transistor latérale et verticale soient réalisées respectivement 35 selon le nombre d'entrées et le nombre de sorties par entrée. Le principe de circuits semiconducteurs proposé est, comme on le mentionne ci-dessus, universellement onvenable pour des réseaux complexes différents, tels que des additionneurs, des codeurs, etc.. Les réseaux complexes de cette sorte sont formés de préférence en accouplant les circuits fondamentaux ^ ci-dessus avec des zones de diffusion d'isolement supplémentaires; des 71 11215 4 2088338 régions d'émetteur multiples, s'il en existe, pour les structures de transistor latérales étant connectées soit individuellement, soit en groupe, soit complètement en parallèles, à l'une ou à plusieurs sources de courant constant. Ces sources de courant constant peuvent être formées sur le bloc semiconduc-5 teur au moyen d'une résistance dopée N+. Une autre réalisation préférée de la présente invention est caractérisé en ce que l'agencement monolithique d'un réseau décodeur est constitué d'un corps semiconducteur d'un premier type de conductivité comprenant, en des intervalles réguliers, des bandes droites, et en parallèles d'un second 10 type de conductivité, ces bandes ayant des largeurs différentes alternées. Les bandes de largeur étroite du second type de conductivité constituent les régions d'émetteur des structures de transistor latérales et sont couplées à des contacts de la ligne d'alimentation de courant commune. Les bandes de largeur plus grande du second type de conductivité forment les régions de 15 collecteur des structures de transistor latérales, dans lesquelles, selon les fonctions de décodage spéciales sont diffusées des régions de conductivité de type opposé sous forme de région de collecteur des structures de transistor verticale fonctionnent en inverse. Les bandes larges du second type de conductivité ont des contacts avec des conducteurs auxquels sont appliqués signaux 20 d'entrée. Les bandes larges du second type de conductivité, avec leur région diffusée sélectivement, sont croisées par des fils de conductivité de type opposé qui soit forment les interconnexions du décodeur, soit représentent les conducteurs■de sortie. Les bandes du second type de conductivité, qui sont disposées parallèles l'une à l'autre, peuvent aussi être de largeur 25 égales. Dans un tel cas, cependant, on ne peut pas obtenir l'économie de surface maximale. . Comme dans le circuit semiconducteur, tel qu'il est proposé, les diffusions d'isolement ne sont pas nécessaires, le corps semiconducteur peut être constitué des matériaux suivants: un matériau homogène, de préférence 30 dopé Nj un substrat relativement prédopé auquel est appliquée une région épitaxiale légèrement dopée du même type de conductivité. Les diffusions sont ultérieurement effectuées dans cette dernière région. Il est également possible d'utiliser un corps semiconducteur recouvert d'une couche du type de conductivité opposée. Une autre alternative convenable serait d'utiliser 35 un matériau à trois couches ayant pour séquence, par exemple, substrat N/couche de diffusion N+/couche épitaxiale N ou, substrat P/couche de diffusion N+/couche épitaxiale N. La couche N+ agit comme sous collecteur sans nécessiter uns étape de masquage spéciale, cela signifie que cette couche n'est pas appliquée sélectivement. Afin d'obtenir un facteur d'amplification de courant inverse 40 élevé gi pour la structure de transistor verticale et un facteur de transfert 71 11215 5 2088338 adéquat (a) pour la structure de transistor latérale, on suggère, dans la présente invention, que la diffusion base de la structure du transistor * verticale, c'est-à-dire, la diffusion collecteur pour la structure de transistor latérale, se prolonge jusqu'au substrat très dopé. Un autre fait 5 avantageux en ce qui concerne le circuit semiconducteur tel qu'il est proposé consiste à disposer les bandes de diffusion très dopée du type de conductivité opposée entre les régions de base des différentes structures de transistor verticales pour augmenter la valeur 3i et pour éliminer les effets de transis-'tor indésirables. 10 Une autre réalisation de la présente invention est caractérisée en ce que, afin d'obtenir les vitesses de commutation différentes, des courants différents sont appliqués aux régions d'émetteur des structures de transistor latérales. Ainsi, des circuits identiques peuvent être actionnés avec des valeurs de courant, de vitesse et de dissipation d'énergie différentes en 15 choississant de façon appropriée les courants qui doivent être appliqués. En résumé, en comparaison avec les familles de circuits logiques connues, l'invention apporte des économies de surface importantes, puisqu'il n'existe aucune région de diffusion d'isolement ou de résistance diffusée. Comme on l'explique ci-après, la surface semiconductrice nécessaire est réduite 20 d'environ 1/3. De plus, le procédé de fabrication est simplifié de façon importante et est équivalent à celui nécessaire pour la fabrication d'un transistor planaire unique. Si l'on peut se permettre de renoncer aux économies de surface obtenues par l'élimination des diffusions d'isolement, on peut aussi réaliser le circuit semiconducteur tel qu'il est proposé, en utilisant 25 les étapes de traitement habituelles (avec diffusion d'isolement). Finalement, le circuit logique selon la présente invention est entièrement compatible avec les familles de circuits connus et très souple en ce qui concerne les applications spécifiques. D'autres objets, caractéristiques et avantages de la présente invention 30 rassortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci. La figure 1 représente le circuit semiconducteur selon la présente invention, notamment d'une vue partielle plane schématique du cristal semiconducteur (figure 1a), une vue en coupe partielle schématique (figure 1b), le circuit 35 équivalent (figure 1c) et la table de correspondance logique (figure 1d); La figure 2 représente la réalisation du circuit semiconducteur selon l'invention avec des transistors à collecteurs multiples, avec une. vue plane schématique du cristal semiconducteur (figure 2a) et le diagramme de circuit équivalent (figure 2b)j , La figure 3 représente l'agencement de circuits monolithiques d'un 40 71 11215 6 2083338 demi additipnneur utilisant les circuits fondamentaux selon la présente invention; La figure 4 est une vue en coupe analogue à celle de la figure 1b et présentant différents matériaux de corps semiconducteurs. 5 La figure 5 représente l'agencement d'un réseau particulier de décodeur selon la présente invention permettant d'économiser la surface du dispositif semiconducteur. Les figures 1a à 1c sont une vue plane, représentant respectivement la coupe et le diagramme de circuit équivalent, des circuits NI et NON ET, 10 selon la présente invention. Les interconnexions sont représentées schémati-quement dans les vues planes et en coupe. Dans un but de clarté, ces représentations, et les suivantes, en ce qui concerne leur étendue aux régions diffusées, ne sont pas faites à une échelle vraie. La description du circuit semiconducteur fondamental se fera à l'aide du 15 circuit et des fonctions NI et/ou NON ET selon les figures 1a à 1c. On décrit initialement les moitiés gauches des figures 1a à 1c sans parler des interconnexion. Deux régions de diffusion P, P1 et P2, sont écartées l'une de l'autre dans un corps semiconducteur du type de conductivité N1. La séquence semiconductrice P1/N1/P2 ainsi obtenue forme un transistor latéral PNP T1, 20 P1 étant l'émetteur, N1 la base et P2 le collecteur du transistor PNP. Une diffusion de contact pour le corps semiconducteur N1 et une région N2 dans la région P2 sont obtenues au moyen d'une diffusion N+ supplémentaire.-De cette façon une structure de transistor vertiale supplémentaire T2 (N1/ P2/N2) est obtenue. 25 Ce circuit fondamental fonctionne en connectant la région N1, par la diffusion de contact N+, au potentiel de référence (masse). De plus, un courant I est appliqué à la région d'émetteur P1 du transistor latéral T1. Les trous, ainsi injectés dans la région N1 par l'émetteur T1, sont ameâés en partie par la région de collecteur P2 appartenant aussi au transistor 30 latéral PNP T2. Cela abouti à la polarisation directe de la jonction P2/N1, de telle sorte que les électrons provenant de la région N1 lorsqu'elle agit comme émetteur du transistor vertical T2, pourront être injectés dans la région P2. La région P2 ne représente pas seulement le collecteur du transistor PNP mais aussi la base du transistor vertical T2 qui, dans ce cas, fonc-35 tiDnne en inverse. Les détails des connexions électriques de la région N2 avec la région N3 représentée en supplément ne figurent pas_ en détail. Ainsi, un courant de collecteur le traverse le transistor vertial T2 lorsque A est couplé avec l'alimentation de courant, par exemple, l'entrée d'un circuit fondamental, et lorsqu'on laisse flotter l'entrée E1. Cependant, si un potentiel 40 de masse est appliqué à E1, on empêche le courant le de circuler à travers -, 71 11215 7 2088339 la région de collecteur N2 du transistor vertical T2 et par conséquent à travers la borne de sortie A. En résumant, on peut dire que la circulation du courant le, via la borne de sortiB A du circuit fondamental tel qu'il est décrit est commandée en fonction du potentiel appliqué à la borne d'entrée 5 E1. La partie des circuits décrite ci-dessus peut être représentée à l'aide d'un circuit équivalent tel que celui montré dans la figure 1c avec les transistors T1 et T2. Le transistor PNP T1 envoie un courant dans la base du transistor NPN T2 qui fonctionne en inverse. Les transistors T1 et T2 10 ont en commun des zones semiconductrices, le potentiel de base de T1, par exemple, est équivalent au potentiel de l'émetteur de T2, de telle sorte que les deux transistors peuven être réalisés conjointement dans une même couche couche N1. On explique le circuit fondamental tel que décrit en se référant initialement seulement à T1 et à T2, le conducteur du collecteur 15 de T1 étant déconnecté. Lorsque l'on laisse E1 flottant, le courant I, appliqué au transistor PNP T1, circule dans la base P2 du transistor NPN T2, amenant ainsi ce dernier dans un état de conduction saturé. Cependant, lorsque E1 est connecté au potentiel de masse, le courant I, appliqué a T1, est capté par E1 et ne peut pas circuler dans la base de T2. Dans ce cas, T2 est bloqué. 20 En considérant les potentiels se produisant sur le collecteur de T2, T1 et T2 forment un circuit inverseur. Comme cela est connu, toutes les fonctions logiques fondamentales et les réseaux logiques complexes peuvent être réalisés en utilisant principalement des circuits NI, et dans ce sens, on peut considérer la fonction 25 ni comme une fonction fondamentale. Si l'on peut réussir à trou er un arrangement semiconducteur qui ne nécessite qu'une très petite surface, et au moyen duquel la fonction NI peut être réalisée, les économies de coût que l'on peut obtenir en ce qui concerne les ordinateurs seront importantes, puisque c'est dans ce domaine que le plus grande nombre de circuits logiques 30 est employé, par exemple, dans l'unité arithmétique et pour le décodage d'adresses. En procédant à partir du circuit fondamental décrit ci-dessus, les figures 1a et 1b montrent l'agencement et une représentation en coupe d'un circuit NI selon la présente invention, qui est obtenu en accouplant les sorties de deux circuits fondamentaux de cette sorte. En comparaison 35 avec la partie de circuit décrite ci-dessus, la surface semiconductrice totale dans ce cas est principalement augmentée par une région de diffusion P3 supplémentaire comprenant une région N3. La région P1 constitue l'émetteur commun des deux transistors NPN latéraux T1 et T3, alors que les collecteurs des transistors PNP latéraux forment les régions de base des transistors verticaux fonctionnent en inverse T2 et T4, respectivement. En ce qui 71 11215 8 2088338 concerne la description du fonctionnement de cet arrangement semiconducteur agrandi, les mêmes détails que ceux donnés avec le circuit fondamental s'appliquent. Si on considère le nombre d' étapes de procédé et la surface semiconduc-5 trice nécessaire pour la réalisation, il est très avantageux, dans le cas de circuits logiques et dans les réalisations de cette invention, que les résistances diffusées et en particulier les régions d'isolement indésirables occupant beaucoup de place soient éliminées. Puisque chacun des circuits logiques consistant en des circuits NI selon la figure 2a est entièrement 10 compatible en lui même, les isolements entre les régions N1 sur le bloc semiconducteurs ne sont pas nécessaires. Cela abouti à une augmentation de la densité d'éléments par bloc semiconducteurs et à la simplification des procédés de fabrication de ces structures de telle sorte que par comparaison avec les étapes compliquées utilisées dans le procédé de fabrication 15 du transistor à effet de champ, on obtient une structure beaucoup plus simple. Le courant total I pour les transistors PNP est appliqué individuellement ou en parallèle à l'aide d'une ou plusieurs alimentations de courant commune situées à l'extérieur du bloc semiconducteur. Le courant peut aussi être appliqué à partir d'une alimentation de potentiel par l'intermédiaire d'une 20 ou de plusieurs résistances diffusées N+ Csur le bloc). Le circuit NI selon les figures 1a a 1c est constitué de deux entrées E1 et E2 et d'une sortie A. Quand on associe les potentiels aux expressions binaires selon la figure 1a, de telle sorte qu'un "0" binaire soit représenté par un potentiel d'environ 0 volt et un "1" binaire par un potentiel d'environ 25 0,7 volt, on obtient la fonction logique X+Y à la sortie A pour des variables d'entrée X sur E1 et Y sur E2. On forme un circuit NON ET en interchangeant les niveaux logiques 1 et 0. Les deux circuits logiques peuvent, en principe, être agrandis pour contenir n'importe quel nombre d'entrée. A cause du degré élevé d'intégration de l'arrangement de circuits mono-30 lithiques selon les figures 1a et 1b, on ne peut donner qu'un circuit équivalent approximatif (figure 1c). Les zones semiconductrices qui sont communes au x transistors sont représentées par la même désignation dans les zones de transistors de la figure 1c. En ce qui concerne la description des caractéristiques fonctionnelles des circuits .représentés dans la figure 1c, ou 35 une évaluation des propriétés de ce circuit, on souligne que les transistors NPN T2 et T4 fonctionnent en inverse et que les transistors PNP T1 et T3 ont une structure latérale. Le fonctionnement du circuit selon la figure 1c est décrit au moyen de la table de correspondance (figure 1d) pour des entrées variables sur les bornes E1 et E2. Un potentiel "0" appliqué aux deux entrées 40 aboutit à ce que 18 courant I, appliqué aux transistors T1 et T3 circule 71 11215 9 2088338 par les bornes d'entrée s'y rapportant. Dans ce cas aucun courant n'est envoyé dans les zones de bases des transistors T2 et T4, de telle sorte que ces derniers sont bloqués. Ainsi, un potentiel d environ 0,7 volt correspondant au "1" binaire, est appliqué au collecteur de T2 et T4 et la borne 5 de sortie commune A de ce circuit NI. L'apparition de ce potentiel de 0,7 volt sur la borne de sortie A peut être mieux expliquée en imaginant que A est couplé avec au moins l'entrée E3 d'un circuit NI supplémentaire conçu de façon semblable. La valeur du potentiel de sortie d'environ 0,7 volt 'sur la borne de sortie A correspond dans ce cas au potentiel base-émetteur 10 du transistor NPN conducteur de 1 étage suivant. Le transistor s'y rapporttant ou les transistors T2 et T4 respectivement, est ou sont conducteurs lorqu'un potentiel "1" est appliqué a 1 une ou simultanément aux deux bornes d'entree E1 et E2. Dans ce cas, apparaît sur la sortie A, le potentiel de saturation des transistors.T2 et T4, Cd'environ 0 volt) et le courant de collecteur 15 circule via le transistor PNP de l'étage suivant. Les détails concernant ce point sont donnés dans la table de correspondance de la figure 1d. Une autre réalisation de l'invention, mettant en évidence la souplesse et la grande possibilité d'extension du circuit fondamental, est décrite par l'agencement de la figure 2a et le diagramme de circuit équivalent de 20 la figure 2b. Ces figures montrent que l'arrangement termine est conçu symétriquement, les moitiés gauche et droite étant presque identique au circuit semiconducteur des figures 1a à 1c à l'exception des transistors verticaux NPN TB et T8, qui comprennent chacun deux collecteurs. Au moyen d'un tel arrangement, on peut former des réseaux compliqués, comme cela est expliqué 2b ensuite au moyen de l'agencement d'un demi-additionneur et d'un décodeur. Une région P1, agissant comme émetteur pour les deux transistors latéraux PNP, T5 et T7, est diffusée dans une région N1 commune à tous ces circuits. Les régions P2 et P3 forment les collecteurs des transistors latéraux PNP. En diffusant deux régions N (N21, N22 et N31, N32 respectivement), dans 3U chacune des régions de collecteur des transistors latéraux PNP, on obtient les transistors supplémentaires fJPN verticaux fonctionnant en inverse TB • et TB, respectivement, dont les bases et les émetteurs sont couplés. Pour deux bornes d'entrée ET et E2, le nombre total des sorties disponibles est de quatre (A11, A12, et A21, A22). Les mêmes signaux cependant, dédoublés 3b les uns des autres, sont obtenus sur A11 et A12.La mime chose s'applique aux signaux de sortie apparaissant sur A21 et A22. La figure 3 montre l'agencement d'un réseau plus complexe, c'est-à-dire le réseau d'un demi-additionneur. Un agencement que l'on peut fabriquer facilement et qui ne nécessite qu'une très petite surface peut être obtenue tU en utilisant les structures à collecteurs multiples décrites ci-dessus à la 71 11215 10 2088338 fois pour les transistors NPN et les transistors latéraux PNP. Comme an l'a déjà mentionné, les diffusions d'isolement ou les résistances diffusées consommant de la surface sont éliminées. Les signaux d'entrée sur le demi-additionneur sont X et Y. Les fonctions logiques se produisant sur les contacts 5 individuels sont Beprésentées et peuven être facilement comprises a partir de es qui précède. Les deux fonctions de sortie sont représentées sur la partie droite de la figure 3. Le circuit semiconducteur fondamental [figure 2a) utilisé pour l'agencement du demi-additionneur (figure 3) offre les avantages suivants: les transistors NPN fonctionnant en inverse, possédant 10 plus d'un collecteur pour les diverses fonctions logiques d'un signal logique identique et des transistors PNP ayant plusieurs collecteurs. La figure 4 montre de nouveau une vue en coupe similaire à la figure 1b, grâce à laquelle on peut voir une réalisation de l'invention concernant les différents matériaux semiconducteurs utilisés. Le corps semiconducteur 15 peut être constitué soit d'un matériau N- ou être obtenu par croissance d'une couche épitaxiale N ou N- sur un substrat P ou N+. On montre aussi deux autres alternatives pour un corps semiconducteur à trois couches, où une couche de diffusion N+ très dopée est disposée entre le substrat et la couche épitaxiale. Les détails qui doivent être considérés dans ces cas sont décrits 20 ci-après avec le procédé qui doit être employé. Une autre réalisation préférée de l'invention, représentée sur la figure 5, montre l'agencement d'un réseau décodeur à trois entrée X, Y et Z, et les huit sorties s'y rapportant XYZ ... XtZ. La technologie DTL ou TTL est très compliquée, comparée à l'ppplication rigoureuse des techniques de la 25 présente invention qui diminue la surface semiconductrice nécesaire pour ce décodeur d'environ 1/3. Par l'intermédiaire du conducteur 1 en forme de U, le courant I est appliqué aux régions d'émetteur 2 des transistors latéraux PNP. Dans ce but, les régions d'émetteurs P2 qui sont représentées sous forme de régions 30 horizontales étroites dans la figure 5, sont connectées au conducteur 1 par les contacts 3. Les régions de collecteur P des transistors latéraux PNP, qui représentent également les régions de base des transistors NPN verticaux, sont aussi diffusées, sous forme de régions horizontales larges 4, dans le corps semiconducteur continu de typé N. Les régions d'émetteur 35 N+ 5, qui dans le cas des transistors NPN fonctionnent en inverse sont aussi ' 1 utilisées comme régions de collecteur, sont diffusées dans les régions P 4 pour "réaliser la fonction décodeur demandée. Les transistors ainsi réalisés sont interconnectés électriquement par les conducteurs 6 se développant verticalement, alors que les deux conducteurs 7, se développant aussi verti-40 calement, servent à transmettre les signaux de sortie. Les contacts des 71 11215 11 2088338 conducteurs B et 7 aux régions P et N+ ont pour référence 8 et 9, respectivement. Les signaux d'entrée X, Y et Z du éseau décodeur sont appliqués aux régions larges P, c'est-à-dire aux zones de base des transistors NPN verticaux, par les conducteurs 10 disposés horizontalement et les contacts ohmiques 5 11. La sortie XYZ, par exemple, est obtenue en inversant deux fois les valeurs d'entrée X, Y, et Z et elle est disponible sur le_conducteur vertical 7 situé à l'extrême gauche. De façon analogue, la sortie XYZ est obtenue, en combinant les signaux d'entrée qui ont été inversés une fois, sur le conducteur vertical situé à l'extrême droite. Les sorties intermédiaires du décodeur sont obtenues 10 comme on le montre sur la figure. En opposition aux décodeurs usuels, par exemples les décodeurs de circuit logique à diodes et transistors (DTL) et à transistors-transistors (TTL), les diviseurs de phase supplémentaires ne sont pas nécessaires. Le signal inversé, par exemple X peut être obtenu directement à l'aide du signal d'entrée 15 X sur un collecteur du transistor décodeur à collecteurs multiples. Comme dans les circuits semiconducteurs de la présente invention, les diffusions d'isolement ne sont pas nécessaires, le procédé de fabrication peut commencer a partir d'une pastille semiconductrice N, dans laquelle les régions de base P puis les régions de collecteur N+ sont diffusées. 20 Ces dernières régions de collecteur N+ correspondent aux régions d'émetteur d'u transistor fonctionnent normalement. Comme on l'a mentionné ci-dessus, les transistors NPN des circuits selon la présente invention fonctionnent en inverse. Des facteurs d'amplification de courant inverse élevé 3i sont souhaitables à la fois pour une faible dissipation d'énergie et pour une 2s vitesse de commutation élevée. Bien que 3i peut être augmenté par un matériau de substrat fortement dopé, l'efficacité d'émetteur des transistors PNP latéraux serait réduite de façon correspondante. Un compromis avantageux consiste en une couche épitaxiale N- sur un substrat N+. Une mesure supplémentaire pour obtenir un facteur d'amplification de courant inverse élevé 3u (3i utilise un anneau N+ entourant les zones de base des transistors NPN, ce qui maintient l'injection latérale de trou indésirable à un minimum. Une autre mesure, qui est favorable pour tous les types de transistors, utilise une prolongation de la diffusion de base vers le substrat N+ ou sa rétrodiffusion. Les mesures décrites ci-dessus assurent des facteurs 35 d'amplification de courant inverse f3i d au moins 10 ou 20. L'expérience a montré quil n'y a guère de déviation en ce qui concerne les caractéristiques courant/potentiel base-émetteur des transistors latéraux PNP, de telle sorte que toutes les régions d'émetteur P des circuits semiconducteurs de la présente invention peuvent être alimentées en parallèle. 4U Une résistance extérieure ou intérieure avec une alimentation de potentiel 71 11215 12 2088338 d'environ 2 volts peut être utilisée comme alimentation de courant. Puisque la chute de potentiel n'est que de 0,8 volt, la dissipation d'energie sur la pastille semiconductrice est très faible. Selon la valeur du courant appliquée, la vitesse de commutation peut être modifiée de telle sorte que 5 les mêmes circuits logiques peuvent fonctionner avec une dissipation d'énergie faible pour une vitesse relativement faible ou avec une dissipation d'énergie élevée pour une vitesse élevée correspondante. Finalement, les niveaux d'entrée et de sortie des composants du circuit tels qu'ils sont proposés sont compatibles avec les circuits logiques OTL et TTL dont l'utilisation actuelle est prédomi-10 nante, de telle sorte que les problèmes d'interface sontéliminés. En résumé, on peut dire que l'invention concerne une réalisation entièrement nouvelle de réseaux de circuits logiques monolithiques. La conception de circuit proposée utilise des circuits fondamentaux permettant un degré extraordinairement éleve d intégration en ce qui concerne leur agencement 15 monolithique. Les éléments de circuit de l'arrangement proposé consistant principalement en un transistor NPN vertical fonctionnant en inverse et en un transistor latéral PNP, en conséquence de quoi les deux types de transistors sont complètement intégrés l'un par rapport à l'autre en combinant des zones semiconductrices semblables. Les diffusions d'isolement, utilisant 20 de la surface, que ce soit pour le circuit fondamental ou pour l'interconnexion des circuits fondamentaux proposés en un réseau complexe ne sont pas nécessaire. Les résistances diffusées indésirables sont également éliminées, de telle sorte que l'agencement semiconducteur résultant ne nécessite qu'une surface très petite et permet un rendement élevé. Cependant, les économies de surface 2b considérables ne sont pas obtenues au détriment d'étapes de fabrication plus longues ou compliquées.L'élimination des diffusions d'isolement et de sous-collecteur conduit plutôt à un procède de fabrication beaucoup plus simple, dont les nécessités sont identiques à celles necesaires pour produire un transistor planaire unique. De plus, des circuits logiques selon la présente 30 invention permettent des modes différents de fonctionnement en ce qui concerne la dissipation d énergie et les vitesses de commutation en modifiant en conséquence le courant appliqué. Bien que l'on ait décrit l'invention au moyen de réalisations spécifiques Cdemi-additonneurs, décodeurs), et à l'aide de transistors d'un type de 35 conductivité particulier, elle s'applique aussi à l'agencement de tout circuit connu, tels que des circuits logiques diodes-transistors ou transistors-transistors. Bien que l'on ait décrit dans ce qui précède et représenté sur le dessin, les caractéristiques essentielles de l'invention appliquées à un mode de 40 réalisation préféré de celle-ci, il est évident que l'homme de l'art peut 71 11215 13 2088338 y apporter toutas modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. 71 11215 14 2088338 REVENDICATIONS 1.- Circuit semiconducteur monolithique pouvant être utilisé dans un ensemble de circuits logiques de forte densité d'emmagasinement, caractérisé en ce qu'il comporte, un corps semiconducteur d'un premier type de conductivité (N1) qui comprend au moins deux régions [P1, P2) du type de conductivité opposé, espacées l'une de l'autre, et servant de zones de collecteur et gn qq d'émetteur d'une structure de transistor latérale (T1),/que la zone de collecteur (P2) de la structure de transistor latérale CT13 renferme au moins, une zone supplémentaire (Ni.) du type de conductivité opposé, cette dernière zone servant de zone de collecteur d'une structure de transistor verticale fonctionnant en inverse (T2), et en ce que, pour le fonctionnement de cette structure semiconductrice en tant que circuit logique de base, un courant est appliqué à la zone d'emetteur (P1) de la structure du transistor latérale (T1), qui, en fonction d'un signal d'entrée (sur E1) appliqué à sa zone de collecteur (P2), commande l'écoulement du courant (le) qui sert de signal de sortie, et ce, à travers la structure de transistor verticale (T2). 2.- Circuit semiconducteur selon la revendication 1, caractérisé en ce que le corps semiconducteur du premier type de conductivité (N1) est utilisé comme zone de base de la structure de transistor latérale (T1) ainsi que comme zone d -metteur de la structure de transistor verticale fonctionnant en inverse (T23, ces deux zones étant connectées au même potentiel de référence. 3.- Circuit semiconducteur selon les revendications 1 ou 2, caractérisé en ce qu'un circuit NI et un circuit NON ET sont obtenus respectivement « en liant les sorties d'au moins deux circuits de base à une sortie commune. 4.- Circuit semiconducteur selon l'une quelconque des revendications 1 à 3, caractérisé en ce que, pour la réalisation respective des circuits NI et NON ET, on crée un nombre de régions de collecteur (P2, P3) de la structure de transistor latérale (T1, T3) correspondant au nombre d'entrées (E1, E2), ces régions (P2, P3) étant reliées aux signaux d'entrés (X, Y) et chacune de ces régions enfermant au moins une zone de collecteur (N2, N3) du type de conductivité opposé, ces dernières étant reliées à une sortie commune (A). 5.- Circuit semiconducteur selon la revendication 4, caractérisé en ce que îes régions de collecteur (P2, P3) des structures de transistors latéraux (T1, T3) sont disposées symétriquement par rapport à la région d'émetteur 71 11215 15 2088338 commun CP1Î de cas transistors. 6.- Circuit semiconducteur selon les revendications 1 ou 2, caractérisé en ce que les structures de transistors latéraux et/ou verticaux fonctionnant en inverse comprennent plusieurs collecteurs. 7.- Circuit semiconducteur selon la revendication 6 caractérisé en ce que pour chaque entrée (E1, E2) correspond respectivement des régions de collecteurs tP2, P3) des structures de transistors latérales (T5, T7) et en ce que pour chaque sortie correspond des régions de collecteur CN21, N22; N31, IM32) des structures de transistors verticales (T6, T83.- 8.- Circuit semiconducteur selon 1 une quelconque des revendications 1 à 7, caractérise en es que la configuration monolithique de réseaux complexes comporte plusieurs circuits de base, tels que définis daBs les revendications précédentes, reliés sans comporter de régions de diffusion d'isolation supplémentaires, les régions d'émetteurs multiples, s'il en existe, des structures de transistors latérales étant reliées électriquement 1 une à l'autre, soit individuellement, soit en groupe, soit totalement en parallèle, et étant connectées d'autre part avec une ou plusieurs sources de courant constant. 9.- Circuit semiconducteur selon 1 une quelconque des revendications 1 à 8, caractérisé en ce que la configuration monolithique d'un réseau de décodeur consiste en un corps semiconducteur d'un premier type de conductivité comportant à intervalles réguliers des bandes droites et parallèles 12, 4] d'un deuxième type de conductivité oppose, ces bandes ayant des largeurs différentes alternees, les bandes de largeurs étroites du deuxième type de conductivité représentant les régions d émetteurs de structures de transistors latérales et étant reliées à des contacts i3) par l'intermédiaire d'une ligne d;alimentation de courant commune C1) , les bandes de largeurs plus grandes (4) du deuxième type de conductivité formant les régions de collecteurs des structures de transistors latérales, et en ce que, en fonction du décodage, on diffuse des régions i5) du premier type de conductivité en tant que régions de collecteur des structures de transistors verticales fonctionnant en inverse, ces bandes larges £«j-3 du deuxième type de conductivité comportant des contacts C11î avec des conducteurs (10) recevant les signaux d'entrée IX, Y, Z), et en ce que les bandes larges (t) du deuxième type de conductivité sont, par l'intermediaire de leurs régions sélectivement diffusées iS), reliees à des conducteurs (b, 7) qui les croisent, ces conducteurs formant les interconnexions du décodeur (6) ou représentant les conducteurs de sortie (7). 71 11215 16 2088338 10.- Circuit semiconducteur selon l'une quelconque des revendications 1 à 9, caractérisé en ce que le corps semiconducteur est composé de matériau homogène. 5 11.- Circuit semiconducteur selon l'une quelconque des revendications 1 à 9, caractérisé en ce que le corps semiconducteur comporte un substrat assez fortement dopé d'un premier type de conductivité, sur lequel est appliqué une couche épitaxiale plus légèrement dopée du même type de conductivité. 10 12.- Circuit semiconducteur selon les revendications 1 à 9, caractérisé en ce que le corps semiconducteur consiste en un substrat du type P sur lequel est appliqué une couche épitaxiale du type N. 13.- Circuit semiconducteur selon la revendication 11, caractérisé en ce que la diffusion de base de la structure de transistor verticale et la diffusion 1b de collecteur de la structure de transistor latérale s'étendent respectivement jusqu'au substrat assez fortement dopé. 14.- Circuit semiconducteur selon l'une quelconque des revendications 1 à 13, caractérisé en ce que, pour éviter les injections latérales de trous, des bandes de diffusion fortement dopées du type de conductivité opposée, sont disposées entre les régions de base des différentes structures de transistors verticales. 15.- Circuit semiconducteur selon l'une quelconque des revendications 1 à 14 caractérisé en ce que, pour obtenir des vitesses de commutation différentes, des valeurs de courant différentes sont appliquées aux régions d'émetteur z.b des structures de transistors latérales.