Brevet FR2067260A1 — publié le 19710820

La présente invention concerne une cellule de mémoire à circuit intégré monolithique. Plus particulièrement, elle concerne un circuit intégré comprenant plusieurs cellules d'emmagasinage dont chacune a deux transistors à émetteur double. 5 A l'état actuel de l'art, il est bien connu que deux transistors peuvent Stre interconnectés de manière à former une cellule de mémoire inaltérable. Un exemple de ce type d'agencement est décrit dans le brevet Américain 3 423 737. Ce brevet décrit une cellule de mémoire ayant un temps d'accès très rapide et qui comprend deux transistors dont chacun a sa base et son 10 collecteur directement couplés en croix entre eux. Dans ces types de cellules de mémoire, l'information est emmagasinée en commutant un des deux transistors à son état conducteur du courant et l'autre, à son état non conducteur du courant. Cette condition est maintenue jusqu'à ce qu'il soit créé dans la cellule un déséquilibre suffisant pour 15 modifier la conductivité des transistors. La lecture de l'information à partir d'une cellule se fait en appliquant une différence de potentiel dans le col- • lecteur en direction de l'émetteur de la cellule et en appliquant un potentiel aux émetteurs respectifs des transistors. La cellule qui est conductrice du courant va montrer un signal de courant détectable par un amplificateur 20 de détection. Il est à remarquer que chacune de ces cellules représente une faible portion du petit bloc de circuits intégrés. C'est-à-dire, un réseau de cellules de ce type est formé sur un circuit intégré monolithique. Un des objectifs, dans la fabrication de ces petits blocs de circuit intégré, consiste à diminuer 25 la dimension de chaque cellule de manière à augmenter le nombre de bits d'information qui peut Stre emmagasiné dans le réseau. Par suite de la compacité des éléments semiconducteurs dans les cellules, il s'est avéré nécessaire, dans l'art antérieur, d'isoler chacun des transistors de la cellule en les encerclant chacun d'un anneau de diffusion d'isolement. Cet anneau de diffusion 3q maintient l'intégrité de l'information qui est emmagasinée dans la cellule en éliminant la commutation d'un transistor sur son état opposé par suite des niveaux de signaux parasites qu'il peut rencontrer durant un cycle de détection ou de lecture. En conséquence, étant donné que chaque transistor nécessite un anneau de diffusion, la réduction de la dimension de la cellule 35 est limitée par ce problème d'espacement. Un autre inconvénient de la cellule d'emmagasinage à émetteur double de l'art actuel réside dans le fait qu'une diminution de la dimension des cellules augmente les besoins de dissipation d'énergie du petit bloc de circuits intégrés. Etant donné qu'un bit d'information est emmagasiné au moyen 40 d'un transistor conducteur du courant dans la cellule, au fur et à mesure 70 3k5kl 2 2067260 que 1b nombre de cellules augmente, les besoins de dissipation de chaleur augmentent également. En conséquence, dans l'art antérieur, une densité accrue des cellules sur le petit bloc de circuits intégrés nécessite un appareil de refroidissement quelque peu compliqué de manière à dissiper la chaleur 5 émanant du petit bloc. Un autre inconvénient des cellules de mémoire de l'art actuel réside dans le fait qu'il est difficile de limiter le courant qui circule dans les transistors de la cellule par suite de l'impossiblité de concevoir un trajet résistif suffisant à l'entrée de chaque transistor. C'est-à-dire, étant donné 10 que la résistance qui connecte normalement la région collecteur des transistors à la source d'alimentation d'entrée est relativement faible, un courant élevé traverse chaque cellule qui emmagasine les informations. Ce passage continu de courant après un cycle de lecture ou d'écriture pose davantage le problème de la dissipation de la chaleur du petit bloc de circuit intégré. 15 Un autre inconvénient dans l'art actuel des dispositifs de mémoire réside dans le fait que ces dispositifs sont sujets à des erreurs durant l'état transitoire d'un cycle de lecture ou d'écriture. Normalement, chaque cellule montre une capacité virtuelle du collecteur au substrat. Cette capacité fait passer du courant transitoire durant le fonctionnement de la cellule, Cepen-20 dant, la plupart des niveaux de signaux parasites apparaissent aux régions-collecteur des différents transistors. Ainsi, il est probable d'avoir un bit erroné emmagasiné par la commutation de la conductivité des transistors. Une des manières suivant laquelle les circuits actuels essaient d'éliminer ce problème consiste à actionner les transistors avec un courant plus fort 25 ce qui élève alors la valeur du signal de seuil qui est nécessaire pour commuter la conductivité du transistor. Ce courant supérieur produit à nouveau une augmentation de la dissipation de l'énergie qui est la source des problèmes de chauffage mentionnés ci-dessus. En conséquence, un objet de la présente invention consiste à fournir 30 un dispositif de mémoire à circuit intégré, perfectionné. Un autre objet de la présente invention consiste à réduire la dimension d'une cellule de mémoire à circuit intégré monolithique sans augmenter la dissipation de la chaleur de la structure monolithique qui comprend un réseau de cellules de mémoire. 35 Un autre objet de la présente invention consiste à réduire le nombre de régions d'isolement requis dans les réseaux de cellules de mémoire de l'art antérieur. Un autre objet de la présente invention consiste à réduire la dissipation de l'énergie requise pour maintenir les informations durant l'opération en 40 régime statique d'un réseau de cellules de mémoire au moyen d'une jonction 70 34541 3 2067260 à diode à impédance élevés formé entre la région collecteur et une région de type de semiconductivité opposé. Un autre objet de la présente invention consiste à isoler chaque couple de transistors d'une mémoire à circuit intégré au moyen d'une jonction à 5 diode formée par une couche épitaxiale de type de conductivité opposé à la région collecteur. □ans la présente invention, une cellule de mémoire capable d'être agencée dans un réseau à deux dimensions est fournie dans une structure de circuit intégré. Chaque cellule du réseau est formée par deux transistors dans les-10 quels la jonction entre les collecteurs respectifs et la couche épitaxiale intrinsèque est utilisée pour assurer l'isolement entre les transistors. Les transistors sont formés par un procédé de diffusion triple dans lequel la région collecteur fait' contact avec une couche interne de type de semiconductivité opposé dans le substrat. Une croissance épitaxiale est formée sur 15 le substrat et est de m8me type de semiconductivité que la région de la couche interne. Etant donné que la région épitaxiale est du mime type de semiconduc- • tivité que la couche interne, elle est utilisée en tant que matériau résistant entre la couche interne et la borne d'entrée dans la cellule. La couche interne forme une jonction à diode avec les transistors à diffusion triple de 20 manière à présenter une entrée à impédance élevée aux cellules. Ceci tient compte de la réduction du courant d'attaque durant le régime statique du fonctionnement du réseau de mémoire. L'isolement des transistors entre eux se fait au moyen de la région épitaxiale qui est de type de semiconductivité différent de celui des régions 25 collecteur de chacun des transistors. Ainsi, une diode dos à dos est effectivement formée entre chacun des transistors de la cellule au moyen de la région épitaxiale qui sépare les transistors. Du fait de pouvoir avoir une région épitaxiale de type de semiconductivité différent, il est possible de réduire la dimension de la cellule en éliminant 30 un anneau d'isolement autour de chacun des transistors de la cellule. Les transistors de la cellule sont séparés sur une distance équivalant à la distance allant du transistor à l'anneau d'isolement le plus extérieur qui entoure toute la cellule et l'isole de toutes les autres cellules dans le réseau de mémoire à circuit intégré. 35 En outre, la structure de la cellule assure un meilleur fonctionnement transistoire par suite de la capacité virtuelle qui existe entre la cathode de la diode, ou de la couche interne, et le substrat. Cette capacité shunte les signaux transitoires d'impulsion élevée de manière à ce qu'il circule un plus faible courant dans la cellule durant un cycle de lecture ou d'écri-40 ture. Au moyen de cette capacité de shuntage, il est possible de ne pas avoir 70 34541 4 2067260 de signaux transistoires apparaissant au collecteur des différents transistors. En conséquence, par suite de cette réduction du bruit à partir du transistor, la cellule peut Être actionnée è un niveau de courant plus faible. Par contre, si le bruit transitoire apparaissait aux régions des collecteurs, le niveau 5 véritable du signal d'information devrait Stre diminué afin d'éviter toute commutation erronée des conditions de la cellule. D'autres objets, caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci. 10 La figure 1 représente un schéma d'une seule cellule d'un réseau de mémoire à circuit intégré. La figure 2 représente une vue en hauteur d'une seule cellule de mémoire formée en tant que circuit intégré sur un seul substrat. La figure 3 représente une vue en coupe d'une portion de la structure 15 de la cellule unique de la figure 2. La figure 4 représente un diagramme des temps montrant les niveaux des signaux durant une opération de lecture et d'écriture de la cellule de mémoire. La figure 1 représente un schéma d'une seule cellule de mémoire qui est capable d'emmagasiner un bit d'information. Pour des questions de simplicité, 20 la présente invention va Stre représentée et décrite comme comprenant une seule cellule d'une structure de circuit intégré. Cependant, il est bien connu de l'homme de l'art que cette cellule ne serait pas normalement fabriquée en tant qu'entité distincte mais sous forme d'un réseau de cellules agencé suivant un réseau à deux dimensions de manière à fournir une mémoire intégrée 25 de grande échelle. Par exemple, un réseau de mémoire à circuit intégré pourrait être formé de 150 x 150 cellules ce qui couvrirait une z8ne d'environ 4,25 x 4,25mm. Comme le montre la figure 1, la cellule d'emmagasinage à quatre bornes désigné® par XQ, X^, YQ et Y^. Les désignations X et Y représentent les deux 30 coordonnées d'un réseau de mémoire et toutes les références données par la suite relatives aux coordonnées seront désignées de cette façon. L'agencement sntre les différentes cellules est bien connu de l'homme de l'art et est décrit dans le brevet mentionné ci-dessus. Toutes les bornes X et Y seraient connectées suivant leurs dimensions 35 respectives au moyen de lignes traversant la structure de circuit intégré. Les bornes YQ et Y^ fournissent des entrées appliquées aux cellules en provenance des organes d'attaque qui alimenteraient les cellules durant un cycle de lecture ou d'écriture et maintiendraient l'emmagasinage des infoùmations dans la cellule durant son régime statique. Les lignes X et X,. fournissent □ i 40 des entrées appliquées à deux transistors couplés en croix 10 et 12 qui sont 70 34541 5 2067260 actionnés suivant une configuration de bases misës à la masse. Les bornes XQ et X1 sont connectées aux lignes de détection qui se terminent dans les amplificateurs de détection (non représentés). De manière à détecter un bit emmagasiné dans une cellule particulière, les amplificateurs de détection 5 vont détecter les variations de courant dans les lignes X„ et X. suivant 0 1 qu'une information H0" ou "l* est emmagasinée dans la cellule respective. L'état qui est détecté à l'amplificateur de détection est alors transmis au moyen d'un réseau de décodage (non représenté) à une unité de traitement d'information qui utilise les données. 10 Dans le fonctionnement normal d'un réseau de mémoire, la cellule telle que celle représentée sur la figure 1 est adressée en appliquant un potentiel dans toutes les bornes YQ des cellules d'un mot particulier. Ceci adresse respectivement tous les bits du mot. Simultanément à l'adressage des bits par Yg, il est également possible d'appliquer un signal aux bornes Y^ de 15 ce mot de manière à commander ou à changer la différence dB potentiel dans les cellules. Si les deux transistors 10 et 12 sont dans un état suivant lequel le transistor 10 est conducteur du courant, et si le transistor 12 est à l'état inactif (état non conducteur du courant), la cellule est considérée comme ayant un bit d'information "1" emmagasiné. Etant donné que le transistor 20 10 est à la condition active, il est conducteur du courant et ce, continuemsnt, de Y,j à Yq. Dans son état de conduction, le collecteur du transistor 10 est à potentiel d'environ 0,2volt par rapport à Y^. La base du transistor 10 est à environ 0,8 volt. La tension du collecteur du transistor 10 maintient le transistor 12 à l'état inactif étant donné que la tension de la base du 25 transistor ne peut pas s'élever au dessus de 0,2 volt. Si, par ailleurs, le transistor 10 était en condition inactive et le transistor 12 conducteur du courant, les potentiels semblables apparaîtraient aux régions respectives du transistor 12. La cellule de mémoire représentée sur la figure 1 est une cellule de 30 lecture/écriture inaltérable. C'est-à-dire, l'information peut Stre lue de la cbIIuIb sans détruire le contenu qui y est emmagasiné. Pour bien comprendre le cyls de lecturs/écriture, il faut se reporter à la figure 1 conjointement au diagramme de signaux représenté sur la figure 4. Une opération de lecture de la cellule se fait entre les temps t^ et t^. En supposant, comme cela 35 a été vu préalablement, que le transistor 10 se trouve être conducteur du courant et que le transistor 12 se trouve être non conducteur du courant, indiquant ainsi quB la cellule de la figure 1 a un bit emmagasiné, la lecture de ces informations se fait en appliquant un signal d'adressage à YQ commençant au temps t^. S'il est souhaité changer le niveau du potentiel auquel 40 Yg doit être élevé, le potentiel à Y^ qui est normalement à la masse peut Stre ê 70 34541 B 2067260 fixé à une valeur quelconque requise. Durant les conditions de régime statique de la cellule, le courant normal qui traverse le transistor 10 serait d'environ 10 micro-ampères. Ensuite, durant une opération de lecture ou de détection, la différence de potentiel entre YQ et Y,j provoquerait le passage d'un courant 5 de l'ordre de 300 micro-ampères dans les deux transistors. Comme cela a été vu ci-dessus, le signal du potentiel à YQ adresse tous les bits d'un mot particulier. En conséquence, de manière à détecter les informations qui sont emmagasinées dans la cellule, un signal d'information doit être détecté sur la ligne de détection par les amplificateurs de détection (non représentés). 10 Ceci est indiqué par le signal sous forme de tiret X^ qui apparaît durant le temps t^ à t^. Etant donné que le transistor 10 se trouve être conducteur du courant, un signal de courant va Être détecté sur les amplificateurs de détection qui seraient connectés à la fin de la ligne qui interconnecte les bornes X,j. Ceci indiquerait qu'une information binaire "1" est emmagasinée 15 dans la cellule et cette indication serait à son tour communiquée au système d'utilisation au moyen de décodeurs (non représentés). Durant une opération d'écriture, le mSme signal d'adressage doit être présenté sur la ligne YQ comms pour une opération de lecture, comme le montre le niveau de signal de la figure 4 durant les temps t^ a t^. En supposant 20 qu'il soit souhaité écrire un bit d'information "0M dans la cellule, une impulsion négative doit Stre appliquée à la ligne X tandis qu'un signal de faible niveau ou à la masse est maintenu à la ligne XQ. En plaçant l'émetteur du transistor 12 à la masse et en faisant en sorte que le collecteur du transistor 10 s'élève jusqu'à ce que la base du transistor 12 commence à tirer la 25 courant, les cellules sont forcées de commuter d'état. Lorsque le transistor 12 est conducteur de suffisamment de courant, le collecteur du transistor est abaissé coupant ainsi et maintenant le transistor 10 dans un état inactif. Puis, lorsque le signal de la ligne de sélection de mots à Y g est ramené à son régime statique, cette condition de la cellule est maintenue. Ainsi, 30 le courant qui circulait à l'origine dans le transistor 10 a été transféré complètement au transistor 12 et l'état de la cellule est inversé. S'il est souhaiter liverser à nouveau la condition etrendre le transistor 10 conducteur du courant, une application d'un signal de potentiel négatif à X^ et le maintien de XQ au potentiel terre réaliseraient cette opération d'une façon sem-35 blable à celle citée ci-dessus. Etant donné que ces cellules seraient normalement agencées suivant un réseau XY, il est bien compris que la ligne d'adresse actionnerait un mot entier le long de l'axe Y et quelques "uns" sélectifs de la ligne de coordonnée X seraient actionnés de manière à détecter ou écrire l'information dans 40 le mot X. 70 34541 7 2067260 Les figures 2 et 3 représentent une vue en coupe d'une cellule de réseau de mémoire qui est formé en tant que circuit intégré sur un seul substrat. La cellule est formée par les transistors 10 et 12 entourés d'une région d'isolement 20 qui isole la cellule des cellules restantes du réseau XY. 5 En considérant la structure de la cellule, il peut être observé qu'en utilisant une région épitaxiale 28 de môme type de semiconductivité que la cathode de l'îlot enterré 24 des diodes 13, la région épitaxiale peut 8tre utilisée en tant que résistance allant des bornss d'entrée 30 appliquées à Yg à la cathode de la diode 13. Plus précisément, en se reportant à la 10 figure 2, il y aurait effectivement des résistances qui interconnecteraient la région d'entrée 30 aux régions diffusées 24. Ces résistances auraient effectivement l'apparence d'un réseau de résistance en delta. Ce réseau de résistance peut Stre représenté par les résistances R1, R2 et R3. Ce type de réseau de résistance peut Stre également représenté sous forme d'un réseau 15 en étoile équivalent. Ainsi, la structure en étoile équivalente de la forme R1', R2' et R3' aurait la valeur suivante: R1, _ R1 x R3 R2, _ R1 x R2 nJ._ R3 x R2 R1+R2+R3 R1+R2+R3 R1+R2+R3 Les valeurs de R1, R2 et R3 peuvent Stre commandées par un dopage particulier de la région épitaxiale 28. En outre, un autre procédé de réglage des résis-20 tances d'entrée est fourni par la région de commande 2B qui joue effectivement le rftle de résistance de shuntage dans la résistance épitaxiale. Etant donné que la mise en place et la dimension de la région de commande diffusée sont plus facilement contrôlées que la mise en place de la région d'entrée 30 par rapport à la région interne 24, une bonne précision peut Stre obtenue 25 au moyen de cette technique. En choisissant particulièrement les résistances R1, R2 et R3 durant le procédé de fabrication, il peut ainsi être choisi les résistances d'entrée R1', R2' et R3' des transistors. Tout autre isolement est réalisé entre les transistors d'une cellule par le fait que la région épitaxiale 28 est de type de semiconductivité diffé-» 30 rent de celui de la région-collecteur 38 des transistors. Comme cela est représenté sur la vue en coupe de la figure 3, la région-collecteur 38 forme une diode avec la région de l'îlot interne dans l'interface 40 et il apparaîtrait également un gradient de diode dans l'interface restant de la région-collecteur avec la région épitaxiale. Ainsi, il y a formation d'une diode qui est repré-35 sentée par la diode 13 de la figure 1 à 'entrée de chacun des transistors, et également, il y a formation d'une diode entre les collecteurs des deux transistors (non représentés sur le schéma). Cette seconde diode isole effectivement chacun des transistors de la cellule st psrrast aux transistors 70 34541 a 2067260 d'être plus rapprochés l'un de l'autre, et ce, d'une façon différente de celle qui consiste à éliminer l'anneau d'isolement autour de chaque dispositif semiconducteur comme cela était nécessaire dans les cellules de mémoire de l'art antérieur. 5 II est bien connu que dans les cellules de mémoire de ce type, il y a habituellement une capacité formée entre la région collecteur et le substrat d'un dispositif semiconducteur. Etant donné que la structure de l'invention utilise un îlot interne en tant que cathode d'une diode d'isolement d'entrée 13, ceci déplace effectivement cette capacité virtuelle de la région collec-10 teur à la cathode de la diode 13. Au moyen de ce décalage de la capacité, il est possible de réduire les erreurs passagères. Des impulsions transitoires vont traverser la capacité sans affecter le passage du courant dans le transistor 10 ou 12, éliminant ainsi la possibilité qu'une impulsion transitoire commute l'état de la cellule et provoque l'écriture d'un bit erroné dans 15 une des cellules. Comme cela a été vu préalablement, les cellules de la présente invention fonctionnent à deux niveaux. Ceci signifie que les cellules ont deux niveaux de courant auxquels elles peuvent fonctionner. Un premier niveau auquel les cellules sont maintenues en régime statique et un second niveau de courant 20 qui est appliqué sur les cellules durant une opération de détection ou d'écriture. En pratique, le rapport de courant est 30-1 pour le mode de réalisation particulier décrit ici. Par cette réduction du courant durant l'opération en régime statique du réseau de mémoire, il est possible de réduire la dimension de la cellule et d'augmenter la densité d'un petit bloc de circuit inté-25 gré sans avoir des problèmes de chauffage. La figure 3 représente le circuit intégré formé dans un corps au silicium 22 ayant un premier type de conductivité représenté par P-. Dans ce matériau# de manière à former les cathodes des diodes 13, un trou est formé dans la couche surfacique du matériau dans les zônes où doivent être formés les tran-30 sistors. Ce trou est indiqué par la région de l'îlot interne 24 qui est d'un second type ds conductivité représenté par N. Au moment où le trou est formé dans l'îlot interne, un autre trou est formé entre la région d'isolement et chacun des transistors» Ce trou est utilisé pour former une région de diffusion commandée pour une meilleurs conception de la résistance sur l'entrée 35 ds la cellule. Cette région de commande 26 est également d'un second type de conductivité représenté par N. L'étape suivante du procédé de formation de la cellule consiste à former l'îlot interne et la région de résistance de commande au moyen d'une diffusion dans les régions découpées dans le substrat. Ensuite, après diffusion,, une région épitaxiale légèrement dopée N- est formée 40 par croissance sur tous les substrats. Cette région est représentée en 23. 70 34541 9 2067260 Il est important de noter que la région épitaxiale est du m8me type de conductivité que la région de l'îlot interne. Ceci assure l'usage de la région épitaxiale en tant que région résistive qui connecte la cathode 24 des diodes 13. La région épitaxiale représente un excellent trajet de résistance à la 5 cahode de la diode 13 qui sera formée entre l'îlot interne 40 et le collecteur 38 des transistors de la cellule. Chaque cellule a deux transistors formés sur deux régions d'îlots internes 24. La figure 3 représente une vue en coupe d'un de ces transistors mais il est bien compris qu'une structure identique existerait pour l'autre transistor. 10 Après la croissance de la région épitaxiale, un anneau d'isolement est alors diffusé sur la circonférence de la cellule. Chacun des transistors de la cellule est formé par un procédé de diffusion triple qui formerait sélectivement une région-collecteur d'un premier type de semiconductivité P, une région base d'un second type de semiconductivité N et une région-15 émetteur d'un premier type de semiconductivité P+. De manière à fournir une région d'entrée à la ligne d'adresse Yg, il est nécessaire de diffuser une région N 30 à un point équidistant des deux transistors de la cellule. Après que toutes les étapes de diffusion et que les régions semiconductrices ont été convenablement formées dans le substrat, 20 les contacts ohmiques sont formés sur les bornes qui doivent assurer des connexions électriques avec les semiconducteurs. Le contact 31 sert d'entrée Yq, le contact 32 fournit la borne à la connexion collecteur-base entre les transistors de la cellule, les contact 34 est formé, en tant que connexion à émetteur double pGur la ligne X et en tant que connexion à la masse Yy 25 et le contact 36 fournit la connexion base à la région base N de chacun des transistors. De manière à réduire l'interférence et à faciliter l'interconnexion base-collecteur de transistors, il est possible de former par croissance une région de passage souterrain P+ entre les cellules. Ceci n'a pas été représenté sur le diagramme afin de rendre ce dernier plus clair. Ces régions 30 de diffusion souterraines sont bien connues dans l'art et peuvent être utilisées si besoin est. De manière à perfectionner l'isolement des cellules dans le réseau, il est également bien connu dans l'art la façon de placer un potentiel négatif à la région d'isolement 20 P+. Ceci n'a pas été représenté sur les dessins 35 pour des questions de simplicité et n'ajouterait rien à l'invention. Il est à noter que la mise en pratique de la présente invention ne se limite pas à des matériaux semiconducteurs particuliers utilisés dans le mode de réalisation décrit ici étant donné qu'il est possible de réaliser la présente invention en utilisant des transistors de type PNP ou NPN dans 40 la cellule. 70 34541 10 2067260 Il est en outre à noter que la pratique de la présente invention ne se limite pas à une cellule de mémoire à transistor couplé en croix. La présente invention peut Ôtre utilisée dans une structure de circuit intégré quelconque au moyen de laquelle il est possible de réduire la dimension du 5 circuit en utilisant la couche épitaxiale en tant que trajet résistif entre les éléments actifs du circuit et également de fournir un isolement efficace entre les éléments du circuit qui sont interconnectés. Bien que l'on ait décrit dans ce qui précède et représenté sur le dessin, les caractéristiques essentielles de l'invention appliquées à un mode de 10 réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. 70 34541 11 2067260 REVENDICATIONS 1.- Cellule d'emmagasinage à lecture non destructive pouvant contenir un signal représentant une information digitale, caractérisée en ce qu'elle comporte: 5 un corps de matériau semiconducteur d'un premier type de conductivité, un premier et un second îlôts enterrés, d'un second type de conductivité, et formés dans le corps de matériau semiconducteur, pour constituer les cathodes d'une première et d'une seconde jonctions ée diodes, « un premier et un second transistors à triple diffusion } formés respec-10 tivement sur le premier et le second îlots enterrés, les collecteurs de ces transistors formant deux jonctions de diodes, une région épitaxiale du second type de conductivité, formée sur le corps de matériau semiconducteur et entourrant les transistors afin de constituer une paire d'électrodes communes de diodes qui séparent les collecteurs des 15 premier et second transistors, ces derniers ayant leur région base et leur région collecteur respectivement interconnectées, de telle sorte que l'information est emmagasinée dans la cellule en mettant un des transistors dans son état conducteur tandis que l'autre transistor est dans son état non conducteur. 2.- Cellule selon la revendication 1 caractérisée en ce qu'elle comporte en 20 outre une première région de commande composée d'un matériau semiconducteur du second type de conductivité et équidistante des îlots enterrés. 3.- Cellule selon la revendication 1 caractérisée en ce qu'elle comporte en outre une première et une seconde bornes de commande reliées respectivement aux premiers et seconds transistors afin de déterminer l'état des transistors 25 lors de la période de lecture. 4.- Dispositif d'emmagasinage à circuits intégrés comportant un réseau de cellules de mémoire pouvant recevoir, conserver ou fournir une information digitale, caractérisé en ce que chaque cellule comporte; un premier transistor comportant un premier collecteur, une première 30 base et un premier émetteur, ce transistor pouvant être dans un état conduc^ teur ou non, un second transistor ayant un second collecteur, une seconde base et un second émetteur, une première et une seconde jonctions à diode formées respectivement entre 35 d'une part une première et une seconda région d'électrode et d'autre part les premier et seconc collecteurs, 70 34541 12 2067260 deux interconnexions reliant respectivement la base d'un transistor au collecteur de l'autre, une bomt d'entrée d'adresse connectée aux premièBe et seconde diodes par l'intermédiaire d'une région épitaxiale résistive, 5 une première et une seconde borne de lecture connectées respectivement aux premier et au second transistors pour détecter l'état du transistor quand il est adressé par la présence d'un potentiel à la borne d'entrée, une connexion entre les premier et second émetteurs de telle sorte que les bits d'information soient emmagasinés dans la cellule en plaçant un des 10 deux transistors dans son état conducteuB. 5.- Dispositif selon la revendication 4 caractérisé en ce que les premièBe et seconde jonction à diode sont formées respectivement par un îlot enterré en contact avec chacun des collecteurs. 6.- Dispositif selon la revendication 5 caractérisé en ce que la région épi» 15 taxlale résistive sépare les deux transistors et est du même type de conductivité cjue l'îlot enterré.