Brevet FR2081890A1 — publié le 19711210

La présente invention a pour objet un élément de circuit intégré comprenant une pluralité de transistors du type métal-oxyde-semi-conducteur aptes à être utilisés dans les dispositifs électroniques pour le traitement des données numériques. 5 On sait.que dans la première phase de la technique des circuits nu mériques, appelés également digitaux et basés sur la logique binaire, les fonctions logiques étaient réalisées de préférence au moyen de la combinaison de trois types de "portes" (en anglais "gâtes"), ou circuits élémentaires du type "ET", "OU" et "NON". 10 Ces circuits élémentaires étaient obtenus par assemblage et con nexion de composants discrets, tels que transistors, diodes, résistances, etc. .. et, en conséquence, le fait qu'if fallait trois sortes distinctes de "portes" pour obtenir une fonction logique quelconque n'avait que peu d'importance. 15 Par la suite avec le progrès de la technique, et les exigences crois sant avec l'augmentation de la production des dispositifs logiques, il s'est avéré rationnel d'utiliser un seul type de "porte", et ceci pour des raisons de standardisation, de réduction des coûts de production, de constance dans fe comportement, d'automatisation de la fabrication, etc.. . 20 Ceci s'est produit grâce à l'emploi cfe fa logique "NOR" et de fa logique "NAND" qui utilisent exclusivement et respectivement les portes du type "NON-OU" ou du type "NON-ET". Toutefois f'emploi de "portes" d'un seuf type rend souvent nécessaire l'adjonction d'éléments, qui pourraient être économisés s'il était pos- 25 sîble d'utiliser simultanément dans le même circuit des portes du type "NON-ET" et du type "NON-OU". L'adjonction de ces éléments, outre qu'elle provoquerait une augmentation des coûts, pourrait introduire des causes de retard, chaque porte ayant un temps d'opération propre, même si celui-ci est faible. 30 S'il arrive en conséquence qu'à côté de l'utilisation principale des "portes" du seul type "NON-OU" ou "NON-ET" îf soit nécessaire de recourir, avec une certaine fréquence, à l'emploi dans le même circuit d'autres "portes" de type différent il faut renoncer alors à une part importante des avantages mentionnés ci-dessus. 35 La présente invention permet de surmonter ces inconvénients grâce à un seul élément de circuit intégré, apte à fonctionner aussi bien comme une porte "NON-ET" que comme une porte "NON-OU", pour les variables appliquées à ses entrées logiques en fonction de fa valeur d'une variable^ de commande appliquée à une entrée de commande. Ceci est obtenu en utilisant fes 40 transistors à effet de champ {FET} réalisés grâce à îa technique Indiquée 71 08649 2 2081890 communément par le sigle MOS (Métal Oxide Semiconductor). Selon l'invention il est possible d'obtenir sur un même substrat semi-conducteur, réalisé par croissance épitaxiale, par diffusion etpardépôt, un nombre adéquat de transistors à effet de champ interconnectés, divisés en transistors princi-5 paux, connectés aux entrées logiques, et transistors auxiliaires, connectés à au moins une entrée de commande et arrangés de façon que, les conditions de conduction ou d'isolement des dits transistors auxiliaires variant en fonction d'au moins une variable de commande appliquée à au moins une entrée de commande, la connexion entre les transistors principaux est modifiée 10 afin de faire varier la fonction obtenue à la sortie des variables de l'entrée. L'invention décrit en particulier un type de circurt logique intégré ayant trois entrées logiques, une borne de sortie et une entrée de commande, dans lequel circuit la fonction "NON-ET" ou la fonction "NON-OU" des variables d'entrée est obtenue à fa sortie, selon la variable appliquée à la dite 15 entrée de commande. Il est ainsi possible de construire le circuit nécessaire pour réaliser fa fonction désirée, permettant l'emploi soit de la porte "NON-OU", soit de la porte "NON-ET", selon l'opportunité, et utilisant un type unique d'élément de circuit en changeant simplement la vafeur de la variable appliquée à 20 f entrée de commande. Il faut noter que l'addition des transistors auxiliaires n'influence pas sensiblement le coût de fa production du circuit lui-même, le dît élément étant réalisé selon fa technique des circuits intégrés et le nombre d'opérations de dépôt ou de diffusion ne variant pas ; de plus l'augmentation de l'en-25 combrement est peu importante étant donné les faibfes dimensions obtenues grâce à la technique MOS. Ces caractéristiques et avantages de l'invention apparaftront clairement, ainsi que d'autres caractéristiques et avantages, dans la description détaillée d'un mode de réalisation particulier exposé à titre d'exemple 30 non limitatif, à l'aide des dessins annexés qui montrent : Fig. 1 schématiquement ta section d'un transistor à effet de champ du type MOS ; Fig. 2 schématiquement un élément de circuit à trois entrées selon l 'invention ; 35 Fig. 3 schématiquement deux exemples de réalisation de l'élément de circuit et 4 selon l'invention ; Fig. 5 le schéma logique pour !a réalisation d'une fonction utilisant la logique "NON-ET" ; Fig. 6 le schéma logique pour la réalisation de la même fonction utilisant 40 tes éléments "NON-OU" et "NON-ET" ; 71 08649 3 2U8I8VU Fig. 7 les symboles utilisés dans les deux figures précédentes et Fig. 8 le schéma d'un élément de circuit à cinq entrées. La Fig. 1 montre la section d'un transistor à effet de champ selon la technique MOS. Il comprend un substrat semi-conducteur, par exemple du 5 type P, et deux zones semi-conductrices RS et RD, toutes deux du type N. Sur ces zones sont disposées, en contact ohmique, deux électrodes métalliques S et D, l'une d'elles étant appelée électrode de source et l'autre électrode de drain. Dans la zone comprise entre les zones RS et RD est superposée une électrode de contrôle G, séparée du semi-conducteur, au-dessous, 10 par une couche isolante mince I. Dans des conditions normales lorsqu'on applique une tension entre les électrodes S et D II n'y a pas de passage de courant parce qu'une des deux jonctions entre les zones de type N et le substrat de type P est inversement polarisée. Si l'on applique une tension positive sur l'électrode G par rapport au support, pour une tension de seuil 15 définie, des porteurs négatifs sont attirés dans la zone comprise entre les deux zones RS et RD, ce qui réalise un canal CN de type N qui connecte les deux zones RS et RD et, par là, supprime les jonctions et permet le passage du courant. Il est ainsi possible de passer de la condition d'isolement des deux 20 électrodes Set D à la condition de conduction grâce à une tension appliquée à l'électrode de commande G. Il est nécessaire de noter que le fonctionnement du transistor à effet de champ est parfaitement symétrique et que les fonctions des deux électrodes S et D peuvent être échangées. 25 Oh admettra dans l'exposé ci-après que normalement l'électrode S est à une certaine tension positive par rapport à l'électrode D et que le transistor est bloqué quand l'électrode de commande est à une tension nulle (OV. ), et il est, au contraire, conducteur quand l'électrode de commande G est à une certaine tension positive. 30 A la tension O correspond le niveau logique ZERO et à une tension positive donnée (par exemple 6 V) correspond le niveau logique UN. Il est enfin nécessaire de noter qu'en connectant l'électrode de commande d'un transistor à une tension de polarisation VG adéquate on obtient une résistance définie entre § et D et que la résistance limitant le courant du circuit 35 est obtenue au moyen de cet artifice. La Fig. 2 représente le schéma d'une por.te "NON-ET/NON-OU" à trois entrées logiques et une entrée de commande. Les trois entrées logiques A, B, C sont connectées aux trois électrodes de commande des trois transistors principaux 1"j 2 et 3. Un quatrième 40 transistor 4 a son électrode de commande connectée à une tension de polari- 71 08649 4 2081890 satîon fixe + VG et fonctionne en conséquence comme une résistance de limitation du courant. L'électrode S du transistor 4 est connectée à une tension positive + VA d'alimentation, tandis que l'électrode D du transistor 1 est connectée à la masse T. La sortie U est connectée au point 12 commun à l'é-5 lectrode D du transistor 4 et à l'électrode S du transistor 3. En outre elle est connectée à l'électrode S du transistor auxiliaire 5 dont l'électrode D est connectée au point 10 commun à l'électrode D du transistor 2 et à l'électrode S du transistor 1. Enfin le point 11, commun à l'électrode D du transistor 3 et à l'électrode S du transistor 2 est connecté à l'électrode S d'un 10 second transistor 6 dont l'autre électrode D est mise à la masse. Les électrodes de commande des deux transistors 5 et 6 sont connectées entre elles et à l'entrée E de commande. Quand la valeur logique ZERO, correspondant à OV. , est appliquée à l'entrée E les deux transistors 5 et 6 sont bloqués et, par suite, les qua-15 tre transistors 1, 2, 3, 4 sont connectés en série. Ils réalisent ainsi la fonction "NON-ET" des trois entrées A, B et C. En fait il est suffisant qu'une des entrées A, B et C soit au niveau ZERO pour que le transistor correspondant soit bloqué et, par conséquent, que le point 12 soit isolé de la masse. 20 Alors la sortie U passe à une valeur de tension positive, autrement dit au niveau logique UN. Si a, b, c sont les variables binaires des entrées A, B, C et u est la valeur de la variable à la sortie U on a, conformément à l'algèbre de Boole : u = a. b. c. = a + b + c 25 Si au contraire, la valeur UN est appliquée à la borne E, c'est-à- dire un potentiel positif, les deux transistors 5 et 6 sont conducteurs et le point 10 est alors connecté à la sortie et le point 11 à la terre. Si l'on tient compte de la symétrie propre des transistors on voit que les trois résistances 1, 2 et 3 sont connectées en parallèle entre la sor-30 tie et la terre. Dans ces conditions le circuit réalise la fonction "NON-OU" des entrées : en fait il est suffisant qu'une seule des entrées A, B, C soit au niveau UN pour que la sortie soft au niveau ZERO : u = a + b + c = a. b. c. Les figures 3 et 4 représentent deux exemples différents de moyens 35 variés pour réaliser l'unité de circuit intégré conformément à l'invention. Dans ces figures les lames métallisées qui constituent les électrodes et les interconnexions sont représentées au moyen de lignes épaisses ; les zones des semi-conducteurs de source et de drain sont entourées de lignes plus minces et sont hachurées. Les différentes couches superposées doivent être 40 considérées comme étant isolées entre elles ainsi que du support situé au- 7, 08641 " 20818,0 dessous, grâce à l'interposition de couches isolantes non représentées, sauf vis-à-vis des zones indiquées par des hachures épaisses qui représentent les zones de contact ohmique entre les électrodes conductrices et la zone semi-conductrice au-dessous. Les nombres munis d'un indice 1 '. . . . 6' et res-5 pectivement 1 ... 6" indiquent les zones situées au-dessous des électrodes de commande relativement aux transistors 1. ... 6 de la figure 3 et les références A, B, C, E, U, T + VA et + VG indiquent respectivement les conduc-t eurs d'entrée, de commande, de terre, d'alimentation avec les mêmes lettres des éléments correspondants de la Fig. 3. 10 Comme on te voit un certain nombre d'électrodes et de zones semî- conductrices sont utilisées respectivement comme électrode et zone de source pour un transistor et comme électrode et zone de drain pour le transistor adjacent. Comme la technique MOS se prête au groupage de nombreux éléments 15 dans un espace restreint et permet aux différentes-zones semi-conductrices de réaliser des fonctions communes à plus d'un transistor, l'adjonction de transistors auxiliaires aboutît seulement à une augmentation réduite de la surface occupée. La possibilité de transformer, grâce à l'application d'un signal de 20 commande, l'élément de circuit intégré conforme à l'invention d'une porte "NON-OU" en. une porte "NON-ET",et vice versa, autorise de nombreuses applications soit que la variation du signal de commande est réalisée de façon dynamique pendant le traitement des données même, soit au contraire de façon statique au moment du montage et de la connexion de l'élément de cîr-25 cuit intégré par l'application continue du niveau logique, choisi à l'entrée de commande pour obtenir qu'il se comporte toujours comme une porte "NON-OU" et comme une porte "NON-ET". Dans ce cas, ainsi qu'il a été dit, l'utilisation de l'élément de circuit intégré conforme à l'Invention donne à l'ingénieur une plus grande liberté pour la conception et la combinaison et permet, dans 30 de nombreux cas, d'éliminer un ou plusieurs éléments logiques distincts, en particulier des inverseurs, en réalisant une économie d'espace et de coût et en augmentant la vitesse des opérations. Ceci est particulièrement important dans le cas des éléments MOS qui sont en générai essentiellement plus lents que les autres éléments de commutation à semi-conducteurs. 35 Voici, à titre d'exemple simplement, un cas montrant les possibili tés et les avantages précités. Supposons qu'on veuille réaliser un circuit apte à fournir la fonction logique s = ab -î- ab , les deux variables a et b étant disponibles et non leurs inverses. On sait que, dans ce cas. Sa fonction S représente le "OU" 40 exclusif des variables a et b et que le circuit qui réalise cette fonction s'ap- 71 08649 6 2081890 pelle également semi-additionneur. La Fig. 5 représente le schéma logique selon lequel ladite fonction est réalisée normalement quand on utilise la logique "NON-ET", et cela en faisant appel à des portes "NON-ET" à plusieurs entrées pour obtenir la fonction "NON—ET" des entrées et à des portes 5 "NON-ET" à une seule entrée pour obtenir la fonction inverse. La Fig. 6, au contraire, montre comment i! est possible de réaliser cette fonction en utilisant les portes "NON-OU" et "NON-ET". Dans les schémas logiques des Fig. 5 et 6 on utilise pour les portes "NON-OU" et "NON-ET" les symboles indiqués à la Fig. 7. 10 Ainsi qu'on peut le voir à la Fig. 5 on obtient, au moyen de deux in verseurs, les variables inverses a et b qui sont appliquées aux entrées de "NON-ET" 18, tandis que les variables directes sont appliquées à "NON-ET" 19. On obtient sur les deux sorties respectivement les fonctions, p = a.b = a+betq =a.b =a+b qui sont appliquées aux entrées de "NON-ET" 20, 15 sur la sortie de laquelle on obtient : u = p. q = (a + b) . (a + b) = ab + ab. Pour obtenir fa fonction requise s = ab + ab il est nécessaire d'inverser la sortie au moyen de l'inverseur 21. A fa Fig. 6 les deux variables a et b sont appliquées aux entrées de "NON-ET" 22 et de "NON-OU" 23 en obtenant respectivement sur les deux 20 sorties les valeurs x = ab et y = a + b. Grâce à l'inverseur 24 on obtient la variable x = ab = a + b qui est appliquée, avec la valeur y, aux entrées de "NON-OU" 33» On obtient sUr la sortie S = x + y = x.y = (a + b) (a + b) = ab+ab. Comme on le voit on économise deux inverseurs et, sur chaque branche du circuit logique, un niveau de commutation. On atteint ainsi une vitesse plus éle-25 vée. La Fig. 8 représente «e schéma dfun circuit avec cinq entrées Q, R, W, K, X, cinq transistors principaux 31, 32, 33, 34, 35, un transistor 36 faisant fonction de résistance de limitation de courant, quatre transistors auxiliaires 37, 38, 39 et 40 et une entrée de commande Z. Sur la sortie y se 30 trouve la fonction "NON-ET" ou la fonction "NON-OU" des cinq variables d'entrée, selon que sur l'entrée Z se trouve le niveau ZERO ou le niveau UN. Le nombre de transistors principaux et, donc, des entrées de l'élément de circuit intégré conforme à finvention est limité seulement par la résistance maximum admissible offerte par les transistors principaux connec-35 tés en série et par la résistance minimum admissible quand ils sont connectés en parallèle. Il est possible d'agir sur ces valeurs en dimensionnant convenablement ta section des canaux de conductron entre les zones de source et de drain. 40 En outre, sr cela est nécessaire et rationnel, il est possible de 71 08649 7 2081890 faire varier, simultanément avec l'application de l'un ou l'autre niveau logique à la borne de commande, la tension de polarisation + VG appliquée au transistor qui réalise la résistance de limitation de courant de façon à adapter la valeur de cette résistance au mode de connexion différent des 5 transistors principaux. Le nombre de transistors principaux, et donc d'entrées logiques, doit être impair, à savoir trois, cinq, sept, etc... Au cas où toutes les entrées ne sont pas utilisées, deux en plus de celles-ci, de préférence associées aux transistors adjacents, peuvent 10 être connectées en court-circuit et être ainsi réduites à une seule entrée, comme indiqué par la ligne pointillée de la Fig. 8. 71 086-49 8 2081890 REVENDICATIONS 1.- Circuit élémentaire intégré comprenant des transistors du type à effet de champ selon la technique métal-oxyde-semi-conducteur, comprenant une première pluralité de transistors principaux du type précité, un 5 nombre adéquat de bornes d'entrée connectées aux électrodes de commande des dits transistors principaux, une deuxième pluralité de transistors auxiliaires du même type, au moins une entrée de commande connectée aux électrodes de commande des dits transistors auxiliaires et une borne de sortie, la fonction engendrée à la sortie des variables logiques présentes sur les 10 entrées dépendant des conditions de conductivité des transistors auxiliaires par rapport aux variables appliquées aux bornes de commande. 2.- Circuit élémentaire intégré comprenant des transistors du type à effet de champ selon la technique métal-oxyde-semi-conducteur, comprenant un nombre impair n de transistors principaux du dit type, un nombre 15 adéquat de bornes d'entrée connectées aux électrodes de commande des dits transistors principaux, un nombre n-1 de transistors auxiliaires, une entrée de commande connectée aux électrodes de commande des dits transistors auxiliaires, une borne de sortie, une borne de masse connectée à une tension de référence commune, les dits transistors étant interconnectés de telle 20 sorte que, en fonction du niveau de tension appliqué à la dite entrée de commande, les transistors principaux sont connectés en série ou en parallèle entre la borne de sortie et la borne de masse. 3.- Circuit élémentaire intégré selon revendication 2, comprenant une borne d'alimentation et un transistor du dit type connecté entre la borne 25 d'alimentation et la borne de sortie, l'électrode de commande du transistor étant connectée à une borne de polarisation, à laquelle est appliquée une tension binaire ayant une valeur dépendant de façon adéquate du niveau de tension appliqué à la borne de commande. 4. - Circuit élémentaire intégré comprenant des transistors à effet 30 de champ selon la technique métal -oxyde-semi-conducteur, chaque transistor comprenant une première et une deuxième zone semi-conductrice terminale, avec une pluralité ordonnée de n transistors principaux, n étant impair, et une pluralité de transistors auxiliaires n-1, la deuxième zone terminale de chacun des premiers transistors principaux n-1 étant commune à la pre- 35 mière zone terminale du transistor suivant et à une zone terminale d'un 71 08649 9 2081890 transistor auxiliaire convenablement choisi, la première zone du premier transistor terminai étant connectée à une borne de sortie et la deuxième zone du dernier transistor principal étant connectée à une borne de référence à la masse.