Brevet FR2056894A1 — publié le 19710507

i 2056894 ïi& présente invention concerne les systèmes cle traitement d'informations numériques constitués d'une mémoire centrale de grande capacité et d'unités d'exploitation de la dite mémoire comprenant au moins une unité du genre dit "unité centrale41 et 5 qui est en fait une calculatrice numérique à programmes d'instructions, et des unités d'échange de données entre la mémoire centrale et des organes externes, ou périphériques. Une unité d'échange peut ne desservir qu'un seul organe périphérique auquel cas elle est dite "d'échange direct". Elle peut également 10 desservir simultanément plusieurs périphériques qui lui sont alors connectés à travers d'unités secondaires, dites de "liaison", une telle unité d'échange pouvant être considérée comme multiplexée vis à vis de ces unités de liaison. Comme, de plus, le nombre d'organes périphériques utiles est de plus en plus 15 élevé, deux unités d'échange multiplexees peuvent être associées pour se partager un seul accès de la mémoire, étant "bien entendu que la mémoire centrale ne comporte qu'un nombre défini d'accès de mémoire par lesquels sont assurées les liaisons bilar-térales entre la mémoire centrale et les imités d'exploitations 20 en même nombre que celui de ces accès. Il est usuel de définir une hiérarchie des accès de mémoire pour l'exploitation de tels systèmes,, le choix de cette hiérarchie a été jusqu'à présent basé sur les considérations suivantes:- alors qu'une unité centrale, qui exécute les instructions 25 d'un programme, peut rester en état d'attente de liaison avec la mémoire centrale pendant un temps relativement long sans que son fonctionnement en soit perturbé, toute un lté d'échange qui assure le transfert d*informations entre la mémoire centrale et un ou plusieurs organes périphériques rapides comportant une orga-30 nisation électro-mécanique, disques ou tambours magnétiques par exemple, ne peut se permettre d'attendre sans risque grave de pertes d'informations dans les transferts. Sur cette base, les unités d'échange étaient reliées aux accès de mémoire les plus prioritaires dans la hiérarchie prédéterminée des accès de mé-35 moire et les unités centrales étaient reliées aux accès de mémoire de moindres priorités. 69 26199 2: 2056894 Une telle organisation présente cependant divears inconvénients:- d'une part, elle ralentit le traitement des données dans des tuaités centrales, donc une diminution du rendement d'ex ploitatioQL du système complet, mémoire centraiLe incluse; - d'au— 5 tre part, la rigidité de la hiérarchisation des accès ne permet pas toujours d?éviter des pertes d'informations êLams les unités d'échange» le "but de l'invention est de prévoir un système Ce traitement d1 informa'tiens numériques du genre général défini en début 1Q &sexposé qruxs tout ea. maintenant le principe d'une hiérarchisation des accès de mémoire, étdLts ces défauts par une organisation qui permet le règlement des conflits de demandes d'accès de mémoire par les unités dB exploitation sur une base dynamique e8est à dire tenant constataient c capte de 1* évolution dans le 15 temps des besoins d3accès prioritaire des unités d'exploitation à la mémoire centrale» A cette fin et selon une caractéristique de l'invention, à toute ligne de demande dsa@càs normal de mémoire d'une unité d'exploitation est associée une seconde ligne de demande d'ac-20 cès prioritaire, chaque unité dsexploitation incorpore des moyens assurant l'activation de cette seconde ligne en réponse à une condition locale particularisée, et 1'organisation des accès de mémoire incorpore un dispositif d'interprétation des activations de telles secondes lignes pour attribuer un accès 25 de mémoire en haute priorité à Inimité d'exploitatiaas. qui a activé sa ligne de demande d'accès prioritaire® Selon une autre caractéristique de l'inventica, ce dispositif d'interprétation est organisé pour maintenir, en cas de demandes d2accès simultanées9 tant normales que prioritaires, 30 une hiérarchie des accès de mémoire et modifier quand de besoin la dite hiérarchie au eours même d'un cycle de mémoire déclenché selon, cette première hiérarchie,, En cette hiérarchie toutefois, les accès les plus "normalement prioritaires" sont affectées aax unités centrales du 35 système» Ces caractéristiques, ainsi que d'autres encore venant en ©ad original 69 26199 3 2056894 renforcer les effets, vont être exposées dans le détail en se reportant à -on exemple non limitatif d'exécution dont peuvent se déduire directement toutes variantes entrant dans le cadre de l'invention. 5 Cet exemple est représenté sur les figures jointes, en lesquelles î- La jFigol représente l'organisation générale d'un système établi en conformité de l'invention; La 3?ig.2 représente un exemple d'organisation du disposi-10 tif d'interprétation des demandes d'accès de mémoire dans le système de la La Fig,3 montre des graphiques permettant de faciliter l'exposé du fonctionnement du dispositif de la £ig#2; et, La Eig.4 représente un exemple de génération des signaux 15 de demandes d'accès de mémoire pour une unité d1 exploitation incluse dans un. système selon l'invention qui, pour assurer des échanges entre mémoire centrale et organes périphériques, fonctionne sur une base atultiplexée • En se reportant à la J?ig»l, on a indiqué de faç on générale 20 en M la mémoire centrale du système de traitement d'informations pris pour exemple, avec les huit organisations d'accès, de AQ à A7 pour autant d'unités d'exécution qui, en cet exemple, comprennent par exemple deux unités centrales, UCQ et UC1 et six unités d'échange dont la complexité diminue avec le rang:-25 illustratiureetent, celles associées aux; accès AZ et A3 càmpren-unent chacune deux unités d'échange multiplexées, TJE1 et UEt., se partageant un accès de mémoire uni, que (les uni tés centrales sont associé es aux accès Au et Al); TJ£$ à UE6 peuvent, par exemple consister en des uni tés d'échange multiplexées simples 30 associées aux accès A4 à A6 et, il 1 ustratiwement, UE7 est une unité d'échange direct entre la mémoire ïï et un organe périphérique P7» Le dispositif d'interprétation des demandes d'accès de mémoire centrale est montré sous la forme d'un bloc repéré MPig.2" 35 car le détail d'une forme d'exécution, de ce dispositif est donné sur la dite Pig.2. Pour le moment, il suffit de considérer que 69 26199 4 2056894 ce dispositif est à huit sorties, de CAO à CA7» 1*activation d'une de ces sorties assurant la commande de l'accès correspondant, de AO à A7» de la mémoire pour les unités d'exécution par les liaisons "bilatérales seulement repérées de EJO à U7« 11 orga— 5 nisation des accès de mémoire proprement dits est classique en soi et, partant, extérieure au domaine propre de l'invention. On doit comprendre qu'une fois une des lignas de commande CA activée, l'accès A correspondant établit la liaison avec l'unité d'exécution selon un processus normal:— décodage d'une 10 adresse envoyée par l'unité d'exécution et déroulement d'un programme local d'interconnexion entre mémoire centrale et imité d'exécution. La mémoire K est d'autre part également organisée de toute façon classique connue, fonctionnant en cycles d'échanges et délivrant en permanence sur une sortie spécialisée 15 ML un signal indiquant soit sa liberté soit son occupation. Pour là mise en pratique de l'invention, cependant, il est avantageux bien que nullement impératif que partie au moins des signaux de régie des cycles de mémoire soit commandée à partir du dispositif d'interprétation, comme décrit plus loin. 20 Les entrées DA du dispositif d'interprétation reçoivent les lignes correspondantes des demandes d'accès normal des unités d'exécution. Par là, toute unité d'exécution du système peut, par activation de sa ligne de demande d'accès normal, de BAO à BA7 ici, demander à tout moment son interconnexion avec la mé— 25 moire centrale. Le dispositif d'interprétation présente aussi des entrées, de BPO à SP7» reliées à des secondes lignes de demandes d'accès provenant des unités d'exécution, dont les acti— vations caractérisent une demande d'accès en haute priorité des unités d'exécution à la mémoire centrale. Dans l'exemple consi-30 déré, toute entrée ffit? est associée à toute entrée DA d'une façon qrui sera détaillée plus loin. Le dispositif d'interprétation traitera donc l'ensemble des demandes d'accès de mémoire tant normales que haute priorité d'où en premier lieu une économie de matériel et en second lieu une coordination directe des traite-35 ments de ces deux genres de demandes d'accès augmentant le rendement du système par accélération des prises en charge des demandes. 69 26199 5 2056894 L1organisation du. dispositif d'interprétation est représentée en m exemple illustratif d1 exécution sur la irig.2 en laquelle on retrouve les "bornas d*application des signaux de demande d'aceès normal, de DAO à DA7, associées aux bornes d'ap-5 plication des signaux de demande d1accès en haute priorité, de ÏÏPÛ à HP7. Chacune des entrées de demandes d*accès normal, DAO à DA7 est reliée à une entrée de chacun de deux circuits "Ex", 5iiG et 5PO pour la ligne DAO, 5E1 et 5P1 pour la ligne DA1, et ainsi de suite jusqu'à 51*7 et ;jP7 pour la ligne BA7. En cet lu exemple donc, on considère que, si une entrée SA peut être activée seule, une entrée HP est activée, quasi l8uaité d1exécution le décide, en même temps que cette unité d®exécution active sa ligne LA. Cette condition n'est toutefois pas impérative et des secondes lignes EP pourraient être activées indépendamment des 15 premières lignes DA, auquel cas les circuits 5P ne recevraient pas les signaux DA de rangs correspondants. Les sorties de chacune des paires de circuits 5Iï et 5P sont réunies par un circuit "uu8, de 60 à 67. Les sorties de ces circuits "ûû* attaquent respectivement des entrées d'activa-20 tion d'autant de mémoires unitaires , de i>iR0 à i'iB.7<> dont on dé-finira plus loin une modalité d'exécution pratique. Les sorties de ces mémoires unitaires sont dirigées sur les liaisons de commande CAO à GA7 des accès de mémoire Aû à A7 de la Pig.lo De plus, les sorties des mémoires unitaires MEQ à i'£EL7 sont séunies 25 sur l'entrée d'un étage inverseur 10 dont la fonction sera expliquée plus loin. xoutes les sorties des circuits 60 à 67 sont prises en réunion dans un circuit "Ou" 70 dont la sortie est donc activée à chaque activation d'une entrée de demande d'accès, tant norma.1 JG qu'en haute priorité. Les circuits 5-r reçoivent, outre les entrées HP respectives, la tension issue de la sortie "1" d'une mémoire unitaire Î3HP par la ligne VnTo Les circuits 5-W reçoivent, de même, la tension issue de la sortie "l" d'une mémoire unitaire ïsPii par 35 la ligne VPiio Cette ligne VPI* est de plus reliée à la sortie de l'inveraeur lu précité. Les états des mémoires unitaires BPS et £HP sont placées sous la commande de sorties d'une ligne de lLBAO ORIGINAL ' 69 26199 6 2056894 retard Dl. la sortie a très voisine de 13 en crée de la ligne est reliée à l'entrée de remise à aéro de BSii. L3activation de BP.N par cette sortie "bloquera donc les circuits d'entrée 51ï. la sortie d de cette ligne est reliée à 1'entrée de mise à l'état "l" 5 de la mémoire unitaire BBS, les circuits 5N redeviennent passants une sortie ORIGINAL 69 26199 7 2056894 lorsque la sortie de 70 est activée au temps où. la ligne de retard Dl a sa sortie c elle-même activée, un circuit "ES* 75 délivre un signal dirigé vers la mémoire I-I et qui, en cette mémoire maintiendra la sortie îhlE» au niveau "faux* alors que la 5 sortie d de la ligne de retard, également dirigée vers la mémoire, provoquerait la venue au niveau "vrai" de cette sortie Ml. le but de cette inhibition de I-±l sera expliqué plus loxn0 On peut d1 ailleurs noter que la régie des opérations de la mémoire j?ï peut être entièrement placée sous la dépendance de 10 la ligne de retard Dl du dispositif d'interprétation de la Fig. 2. En effet, normalement, la régie de la mémoire centrale M a recours à une telle ligne de retard et il peut être estimé inutile de "doubler* cet organe. En un tel cas, d'autres prises de ligne de retard, non figurées, sont établies dans le dispositif 15 d'interprétation de la i'ig.2 pour la commande des opérations de sélection, transfert et travail, classiques en elles-mêities, en la dite mémoire M. Revenant au dispositif d'interprétation!., des demandes d'accès de mémoire, chaque fois qu'une au moins des mémoires imitai— 20 res HR est activée, l'inverseur 10 applique sur la ligne YPiï un signal de blocage des circuits d'entrée 5îfo Par ailleurs, les accès de mémoire sont prévus en une hiérarchie "normale" en l'absence de demandes en haute priorité. Cette hiérarchie est assurée, dans l'exemple représenté, par le 25 moyen d'inverseurs tels que 11 à 17 aux. sorties des mémoires r«fRn à I-iE.7. Il existe en fait sept inverseurs tels que II dont les sorties sont reliées aux lignes CA1 à CA7, six inverseurs tels que 12 dont les sorties sont reliées aux lignes CA2 à CA7, et ainsi de suite en descendant dans, la hiérarchie Jusqu'à l'inver— 30 seur unique 17 dont la sortie est reliée à la ligne CA7. Ainsi, lorsque la mémoire i-iïtG est activée, portant la ligne CAO à un niveau "vrai" pour la commande de l'accès de mémoire A0, toutes les autres lignes, de CA1 à GA7, sont maintenues à un niveau "faux" donc inefficace pour les commandes des accès de mémoire 35 Al à A7 même si un ou plusieurs circuits ï-IRa été également activé. MEQ étant au repos et ï-IEl activé, les lignes CA2 à CA7 seront maintenues à ce niveau "faux"; et ainsi de suite» 69 26199 8 2056894 On. doit souligner qu'une telle hiérarchie affecte,dans un système conforme à 1*invention, les unités dites centrales aux rangs les plus hauts contrairement à la coutume antérieure des systèmes classiques. Cette disposition accélère donc le travail 5 en ces unités centrales, UCQ et UC1, et par suite augmente le rendement d'exploitation, du système complet. De plus, s'il se produit en une unité centrale une panne de l'alimentation, la dite unité centrale se verra attribuer une haute priorité d'accès de mémoire centrale:— en un tel cas en effet, il est impé— 10 ratif, pour ne pas perdre le "bénéf ice du travail en cours en cette unité centrale, de profiter du fait que les effets de cette panne ne se répercutent qu'avec un certain retard dans les circuits de la calculatrice pour permettre à cette dernière d'assurer l'exécution, en un cycle de mémoire, d'un "garage" 15 en mémoire centrale des données et résultats en cours de traitement. Un tel processus de garage est normalement prévu dans les unités centrales des systèmes classiques mais, avec 1'organisât iaaL classique de hiérarchisation des accès de mémoire, priorité la plus "basse pour une unité centrale, il y avait un 20 risque certain de ne pouvoir assurer le déroulement de ce processus et donc de perdre des informations et d'être amené à recoamaneer entièrement un travail ainsi perturbé*, lia génération: d'un appel en haute priorité en une unité centrale telle que UCû est simple:- un générateur GHP de tensi-25 on d* activation de la ligne de haute priorité HPQ est mis en service sur détection d'une panne d'alimentation, par un détecteur CP de tout type approprié connu en soi, par exemple un montage détectant à chaque alternance de l'alimentatioa le passage de la tension, d'alimentation en dessous d'un seuil prédé-30 terminé, sur quoi le détecteur CP rend passant un circuit GrHP pour une tension de batterie qui sert alors de tensicm d'activation de la ligne JiPO. A. noter qu'un tel signal sera maintenu tant que durera le programme de " garage* précité. Pour l'exposé du fonctionnement de la Fig.2, oni rappelle 35 tout d'abord qu'une mémoire centrale telle que K travaille de façon classique en cycles consécutifs, de préférence s'enchaî- 69 26199 9 2056894 riant les uns les autres en ce qjie les temps de sélection des accès recouvrent partiellement les fins de ces cycles de mémoire, Au point de vue du dispositif de la i'ig.2, ceci veut dire que tout signal de "mémoire litre" tel que j?iL, voir I'ig<>3» 5 débute en fait avant la fin d'un cycle de travail de la mémoire et a une durée égale au temps de sélection susdit. Pour fixer les idées et à simple titre illustratif, on considère que la durée d'un cycle de mémoire est de 650 nanosecondes, le temps de sélection étant de 14Q nanosecondes:— la ligne de retard Dl 10 a un temps de transit de 65u nanosecondes, la prise b est à 140 nanosecondes de l'entrée ou, tout au moins, de la prise a qui peut être à 7 nanosecondes de l'entrée, la prise o est alors à 44u nanosecondes et la prise d à 5uû nanosecondes de l'entrée par exemple; toute impulsion délivrée par la ligne de retard 15 peut être considérée comme ayant une durée moyenne de l'ordre de 6w nanosecondes. les appels en haute priorité seront pris en charge avec îyilt "faux", ce qui raccourcira leur délai de prise en compte. Sur le groupe (A) des graphiques de la j?ige3» on a montre 20 le cas d'un.e prise en compte d'une demande d5accès normal unique, sur l'entrée DAu par exemple. Cette demande dBaccès est en attente, ayant été formée au cours du cycle de travail précédent de la mémoire. Au temps 5u0 de ce cycle précédent., le signal de sortie en d de la ligne de retard BL a été appliqué sur la mé— 25 moire unitaire ±s±lu, dont le changement d'état nécessite une dizaines de nanosecondes par .exemple (pour simplifier les graphiques, on n'a pas tenu compte de ces temps d'établissement des états des mémoires unitaires du dispositif). La tension VPi éventuelle avec une demande d'accès qui pourrait arriver sur une entrée du dispositif. La mémoire BPK est remise au repos pour rbad ordinal 69 26199 10 2056694 maintenir le "blocage des circuits 5M "jusqu'au temps d du cyc3as de travail ainsi initié. hactivation de ïuiû amè^ie la ligne CAO à soit niveau "vrai" donc l'accès Au de la mémoire est activé pour prendre en compte la demande d8accès de 1®'unité TJCQ» Cette 5 prise en compte a lieu en. un temps légèrement inférieur au temps b auquel la mémoire ramènera son signal i-Jj à sa valeur -'fausse" et l'unité UGG annulera ensuite sa demande d3 accès en BAQ« Au temps la cesse l'entretien de la mémoire MRU qui revient alors au repos» Au temps c , la mémoire iiHP est activée, sans 10 effet puisqu® aucune "demande d'accès en haute priorité n5 est présente et, au temps ds SEP est remis à zéro alors que BPII est, comme dit, remise à l^état ult!. Le dispositif est prêt pour traiter me nouvelle demande d'accès de mémoire. . Le groupe de graphiques (.ci) de la i'ig.,3 donne un. exemple 15 typique de prise ea compte d*tta appel en haute priorité, uîrois demandes d8accès sont pressât;33:- îionaaies en BAO et BAI, en haute priorité en xiP2 (Biii; a'esc pas représenté mais existe concomitamment à HP2 daae le cas >iu câblage des entrées de la jî'ig.2, peut ne pas exister au c-as où les circuits 5P ne re-2u çoiveat pas les sigaaux BA)„ Lorsque i-2t devient "vrain9 temps cl du cycle ant-érieux auquel son'C ôë-bloquës les circuits 5H, les mémoires wSG et éventuellement mB2L9 sont mises en alB. toutefois9 la ligne uj-jj seiiie est portée à un niveau "vrai5^ les lignes OU et. ÛA2 son~& maintenues à un niveau 25 "fauxK par le jeu des inverseurs iE» la demande d3accès en DAG est donc prise-en compte par la mémoire, en raiîrode la hiérarchie câblée des demandes d'accès. En l9absente de 1*organisation. de haute priorité, la demande BAI devrais normalement être prise en compte à son tour après le temps d du cycle de 3U travail démarré par BAO» xou&efoj.s, avec cette orgariisatiao. de haute priorité, au temps e_ la mémoire jBEt est aise au travail et la ligne VHP portée à son niveau vrai, a3où 18activation. de i-j£2 à travers 5P2 alors rendu passant, la ligne 0A2 est portée à son niveau "vrai", par la sortie de 75, ioL est main-35 tenue à son niveau faux en sorte qu'au temps d, le signal HP2 transféré par 62 et 70, trouve le circuit 72: passant et ainsi redémarre un cycle de la ligne de retard BL. 1' activatiom. de bad original ! W 69 26199 n 2056894 ï»'"Rî> maintient au niveau "faux* la ligne YPK d'où 1*inM."bitioBL de la demande DIX qui, en hiérarchie câblée» était prioritaire et qui attendra le cycle de travail suivant, temps d pour être prise en compte si nSZ ne se maintient pas jusque là (plxis pré-5 eisément jusqu'au temps Le groupe de graphiques (C) montre le cas d'une demande d*accès en haute priorité sur deux voies simultanément activées, DAO et HPO, d'une part, DA1 et EPI, d*autre part, existant simultanément sur les entrées. Get exemple n'a d*atefere "but que 2.0 de bien préciser qu'en un tel cas, la demande d*accès de plus haute hiérarchie nomale est traitée comme telle et la seconde selon le processus de haute priorité sus-décrit pourvu que EPQ ait disparu avant le temps c, du cycle en lequel DAO a été prise en compte par la mémoire® 15 De ces exemples peuvent se déduire, sans plus, toutes au tres combinaisons de demandes d*accès, tant normales qu'en haute priorité. Au cas où les activatiaa-S en jap ne sont pas concomitantes avec des activations correspondantes en DA, il faut bien entendu compter sur une demande d'accès normale pour dé— 20 clencher le processus d'aceès en haute priorité, cas normal en un système de traitement d'informations en lequel il existe en fait une demande d'accès d'une unité d'exploitation à tait cycle de mémoire. La formation des appels pour demandes d'accès de mémoire 2.5 en haute priorité a été exposée pour une unité centrale UG. Le cas des unités d*échange uEL va maintenant être considéré, et, en premier lieu, le cas d'une unité d1 échange direct telle que UE7, jfig.l, entre la mémoire K et un périphérique P7. En. de telles unités de liaison, il existe comme connu une mémoire tampon 30 telle que celle indiquée en i£E, équipée d*un décodeur d'adresses I-H, L*exploitation d'une telle mémoire tampon peut brièvement se rappeler comme suit:- la mémoire tampon est à n adresses, de 1 à ii et, par exemple consiste en un registre à décalage. Les transferts, tant à l'écriture qu'à la lecture, s'effectuent par 35 remplissage du tampon jusqu'à une certaine adresse, soit ^ • Cette adresse j.peut être choisie comme critère pour la forma— 69 26199 12 2056894 tion d'une demande d'accès en haute priorité car, sitôt ce niveau dépassé dans la mémoire-tampon, il y a risque de perte d'information si le transfert ne peut être accéléré tant de la mémoire centrale vers le périphérique que du périphérique à la 5 mémoire centrale» Le montage formant le signal de demande d'accès en haute priorité est alors simple puisqu'il consiste en tin circuit de transfert GKP d'une tension contenue à la ligne HP7 lorsque ce circuit est rendu passant par la venue au niveau "vrai* de la tension de décodage de l'adresse j. du tampon au 10 moment où le remplissage de ce tampon atteint l'adresse Cette condition persiste dans la suite jusqu'à ce que le tempon ne soit plus rempli jusqu'à l'adresse Le cas d'une unité d'échange multiplexée vas être exposé en relation avec un exemple indiqué sur la ïig.l également :— 15 celui de l'unité d'exécution reliée au dispositif d'Interprétation par les lignes LA2 (demande d'accès normal) et HP2' (demande d'accès en haute priorité). Cette unité d'exécution comporte deux unités d'échange ilEl et UE2, se partageant ces lignes de demandes d'accès. L'unité d'échange tIEl relie les trois péri-20 phérique ïl, P2 et ]?3 à la mémoire centrale, qui lui sont connectés à travers les unités de liaison UL1, UL2 et UL3. L'unité d'échange UE2 relie les trois organes périphériques P4, P5 et P6 à la mémoire centrale par les unités de liaison UL4, UL5 et UL5. Chacune des unités d'échange UE1 et IIE2 comporte, en pre.» 25 mier lieu, trois "voies* respectivement affectées aux unités de liaison ULL, UL2 et ÏÏL3 dans l'unité d'échange UB1, aux unités de liaison UL4» UL5 et UL6 dans l'unité d'échange UE2. Ces trois voies sont schématiquement représentées, pour une unité d'échange, sur la partie (A) de la Eig. 4» en laquelle est dé-.30 taillé le montage fournissant d'une part les signaux de demandes d'accès de mémoire normal DA2, d'autre part les signaux utiles pour la génération des signaux de demande d'accès de mémoire en haute priorité formés dacus la partie (£) de la dite i'ig4, à l'exception des signaux de demandes en haute priorité provenant 35 des uni tés de liaison DL raccordés à l'unité d'échange, un doit comprendre en effet qu'en chacune de ces unités UL est établi un montage du type de celui décrit plus haut en relation avec l'u 26199 13 2056894 nité de liaison directe UE7. Ges sigaaux, pris par exemple en réunion, sont dirigés sur le montage générateur des signaux de haute priorité de l'unité d'échange concernées comme indiqué en HPlo Pour le partage des lignes DA2 et HP2, il est de plus 5 utile que soit formé, en chaque -imité d'échange, un signal d1 occupation de liaison Ai?. Les trois "■voies" de l'unité d'échange délivrent un groupe de trois aigssauxj, repérés seulement D sur la jrig.i, et un groupe de trois autres signaux, appliqués par exemple en réunion en E& sur le montage générateur des signaux lu de demandes d'accès en haute priorité. tour poursuivre 1*exposé, on se reporte à la i?'ig04j qui montre, les éléments d'une imité d'échange utiles à la description de l'invention. Sur cette figure, qui concerne par exemple l'unité d'échange UE1, on a indiqué en foïme de "blocs,, suffis 15 sants pour cette description, des trois voies ou canaux, Cl, 02 et C3» Ges canaux délivrent de façon classique,, quand de "besoin, des signaux de demandes d"'accès normal de mémoire, DALI, DAL2, DAL3 vers des mémoires unitaires ùTI et *iV3 respec tivement. Les sorties des mémoires sont repérées Dly 1)2 et D3, 2u respectivement et reliées d'une oarï à des entrées d'une organisation de logique commune 8u qui délivre, entre autres, le signal DA lorsqu'une au ne iris des sorties des mémoires i>,Y est activée. Les autres fonctions de ce circuit Su ne sont pas montrée, n'intéressant pas la pré-sente invention, toutefois9 cha-25 que délivrance d'un signal d'activation de sa sortie 3a est accompagnée de la délivrance d'un signal» repéré jttz,:- qui est ramené sur le canal dont est issu isordre de.demande d8accès à travers un étage de transfert correspondant à la mémoire .^Y qui. a été activée, cet étage de transfert étant- rendu passant en 3û condition activée de la dite méuoire k.Vb iv/1 commande 1*étage de transfert 56, ramené snr le canal Cls **¥2 commande l'étage de transf&rt 67» remené sur le canal 02, commande 1* étage de transfert 88, dont la sortie est ramenée sur le canal 03. L'application d'un tel signal xtz sur un canal provoque une mise 3? en état d'occupation, de ce dernier» Les trois sorties des étages de transfert 86, 87 et 88 sont pris en réunion pour former un signal AP, indiquant, pour l'autre imité d'échange, 1'occu- ï bad original ' u. 26199 ^ 2056894 pation de l'accès de mémoire par l'imité d'échange UEla Il est clair qu'il peut y avoir conflit dans les demandes d'accès de mémoire des trois canaawr., A cette fin-, et en premier lieu, les sorties des mémoires kVl3 ,w.¥2 et wl'3 «ont hiérarchi-5 sées de la même façon que pour les sorties des mémoires i»Ji du dispositif de la » ai?, moyen des trois inverseiTrs 111."iT.P et 115» il s'agit toutefois de détermines' de plus s'il existe une condition qui rende une de ces demandes d' accès de liante priorité au sens de l'inventioru Pour cela, est préva le montage 10 (B) un circi7.lt "uU" 83 reçoit le signal HPT. -£orr«4 de la réunion des demandes d'accès «m haute priorité les unités de liaison ull, ul2 et uL5, et reçoit aussi les si'PTiauy de sortie de rpistre circuits aEi,a3 82. r i;E»- dont les entrées son+ formées a came suit : - 15 Des sorties des mémoires i»YXo '■•■"'ITx et >->Y? dérives trois signaïjx Dlf I>? e% î)5» o "ir.Tersitxi. on IP des sorties 5ii(a ces mémoires -tmit.ai. "%>. A'Pî> ar^i^e e gral d*occupa*» iion des lignes IL42 etf ou» h'të npr '(.'imité «384 anT El- "0* (iV2. » sur le civ» 3iiit 34, sont ap^xîi.nuép les -i^ ^n.o'ï-iT'- Tii, Ts-" c>■" * *'1 -y le "^ ~r*'' suit En sont appU.miâs las si^nanx '>s« -»* &LJ2> ftf. donc les ••rois canaux Ci» Q2 s.tî cî'î »*onjavidoTït" sirau 1 t l'sccès de la mémoire? le circuit 8?. deT^vre «tn circuit p; t?y\ es. *î o*r> p "'^ r3 £03,10™ 2 e} le de 'haute priorité pour tpr-i r e-^m-nte de c -î *r 7 OGS - - ^ les canaux G1 et G2 demandent -fconrr deux si la liaison partagée est occupée par U''"«2., r-5v^.v\ •'•vrai** mzr At2, c'est le circuit 8j J + «1 m signal de demande de. haute priorité c.eve le d'accélérer le tran^ert 50 en cours entre 'JE2 et la ■se sont les canaux ',,1 et i,,> -ul d'-n*bradent tous de«r l'accès de mémoire lorsque .aP2 est "-rrai", le circuit 64 délirant alors le signal de demande de hauts priorité? il en sera, de même si les eana-yx Û2 -et 05.demandent tous deux l'accès de mémoire avec AP2 55 " -"inrai*,. lè circait . 85 -étant aXara- activé pour -demander la haute priorité. Si deux canaux demandent l'accès de mémoire mais si AP2 est "faux", l'ordre de priorité sers, établi en (A) par la bâd original 69 26199 15 2056894 hiérarchie câblée sus,—décrite. De toute façon, s'il existe un. signal HPL provenant d'une unité de liaison, la demande de haute priorité sera formée pour accélérer l'aboutissement de la demande d'accès ainsi présente. 5 Enfin, chacun des canaux peut activer une sortie, Edl pour Cl, Ed2 pour C2, Ed3 pour 03. Chacun, de ces signaux Ed indique, d'une façon connue en soi, qu'un enchaînement de données nécessitant deux transferts consécutifs est en cours entre mémoire centrale et uni té d'échange, la réunion de ces sorties Ed est 10 appliquée sur le circuit "ûU" 81 pour une demande d'accès en haute priorité comme ce cas l'exige également. Dans la mise en pratique de 1* invention telle que sus-dé-erite, on peut noter que la prise en compte des demandes d'accès en haute priorité sans attendre la libération de la mémoire 15 centrale assure une économie appréciable de temps dans l'exploitation du système. Avec un dispositif d1 interprétatianL en lequel les "voies" de commande d'accès sont, comme dans l'exemple de la ]?ig.2» communes aux demandes d'accès normal et de haute priorité assurance est é gaiement donnée d'une économie en matériel. Bien 20 entendu, toute réalisation de l'invention en laquelles ces "voies" seraient doublées et(ou) les prises en compte des demandes de haute priorité assurées seulement en condition, "Trraie" du signal î'ilt entre dans le cadre de l'invention. Entre également dans le cadre de l'invention tout système en 25 lequel les lignes de demandes d'accès en haute priorité ne seraient attribuées qu'à partie des unités d'exécution. 69 26199 16 2056894 SSïfilBICi'iîIQSS 1« — Système de traitement d' i nformatioas numériques constitué d'une mémoire centrale de grande capacité et d* uni tés d1 exploitation respectivement aïtfectées aux accès de cette mémoire et demandant ces accès par activation- d1 autant de lignes 5 de demandes d*accès individuelles, système caractérisé en ce que partie au moins des unités d*exploitation disposent de secondes lignes de demandes d'accès de mémoire, chaque unité d1exploitation disposeant d'une telle seconde ligne incorpore des moyens propres à son activation en réponse à une condition lo-10 cale particularisée à cet effet, et en ce que l'organisation de commande des accès de mémoire incorpore un dispositif d'interprétation des activations de telles secondes lignes pour attribuer en haute priorité un accès de mémoire à une unité d'exploitation qui a active sa dite seconde ligne,, 15 2» — Système de traitement d'info mat icaas numériques selon la revendication 1, caractérisé en ee que, dans partie au mains des uni tés d'exécution disposant de telles secondes lignes» les moyens d1activation de ces secondes lignes produisent simultanément 1*activation des premières lignes de demande d'accès ttnor— 20 mal* de mémoire. 3. — Système de traitement d'informations numériques selon la revendication. 1, caractérisé en ce que ce dispo.sitif d'interprétation est agencé pour maintenir, en cas de demandes d'accès simultanées, tant normales que de haute priorité, une hiérarchie 25 prédéterminée dans la prise en compte des demandes et pour rompre cette hiérarchie au cours du cycle même de mémoire déclenché par la prise en compte première d'une demande selon la dite hiérarchie première^ 4® — Système de traitement d'informations numériques selomi 30 la revendication 3» caractérisé en ce que cette hiérarchie prédéterminée est câblée dans le dispositif et affecte la priorité noimale à, celles des unités d'exploitation qui sont des calculatrices numériques à programmes d'instructions et cette priorité décroit pour les unités d'éxecution qui sont des unités d'échan-35 ge de données entre mémoire centrale et organes périphériques, 26199 17 2056894 eu fonction inverse de la complexité de ces uni tés d'échanges, depuis les unités multiplexées .jusqu'aux unités d'échange direct 5. - Système de traitement d'informâtims numériques selon la revendication 3? caractérisé en ce que ce dispositif d'inte3>-5 prétation incorpore autant de voies de commande des accès de mé-meire que de lignes de demande d'accès normal des unités d'exploitation^ chaque voie incorporant une mémoire unitaire dont la sortie est reliée à la ligne de commande d8activation d'un, accès de mémoire, l'entrée de chacune de ces mémoires unitaires 1G étant reliée à la sortie d'ion circuit dBentrée passant en condition de non-occupation de la mémoire centrale et bloqué sitôt une au moins de ces mémoires unitaires activées l'entrée de chacune de ces mémoires unitaires étant également reliée à la sortie d'un second circuit d'entrée passait pendant un temps 15 précédant noimalement cette condition de non-occupation, les premiers circuits d'entrée étant- connectés aux lignes de demande d'accès normal et les seconde circuits d3entrée étant connectés aux lignes de demande d'accès en haute priorité existant dans le système. 2 7» — Système de traitement d: j.rf ■->mations namériaues eeloiî. la revendication 6, caractérisé en re que cette ligne de retard sert égaler ~-:Tt & la régie des onérations pro^r^s à la mémoire centrale. 30 c» - Sy.~ tèae de traitement ■ ' Irf ■;v-atiena numéri ws selon la revendicatior-, b9 caractérise en ce 031.3 cett- ligne de retard assure égalera ent la commande de remis"- au repos des dites mémoires unitaires. S. — Système de traitement d'info mations numériques selon 35 la revendication 1, caractérisé en ce qu'en toute unité calculatrice à programmes d"'instructions, des moyens activent la dite seconds li.rme en retionse à "'.ne coupure de l'alimentation secteur t Bad original1 69 26199 la 2056896 10 « - Système de traitement d1 information s numérique la revendication 1, caractérisé en ce qu'en tout a «mité d'échar. direct équipée d'une telle seconde ligne, l'activation de :>ette seconde ligne est assurés par des moyens sensibles au.dépa?se-5 ment d'ans adresse de repoli.s.îage le la mémoire" tampon nor^.alen: incorporée à cette unité d'échangée 11» — Système d? traitement d6 inf ormations numériqaee ? sic • la revendication !.. carî :ts:r:.?é ec ce qu'en to nte 'mité d^é^hi:. ge multiplsxéa é-..uipéQ. d?*rr.f: telle seconda lij^e, l'activa H os lw ds cette seconds ligMft r ?n^'x-6^ par la région 1 clique de signaux formes pas? des •?:■,•****> cousit!.es au d^psBsa'r.eTvfc d'";:.?1 adresse de remplies» ge "!~ t oir~ tampon mr"aler?nt iï\~o;p^-z?é-a à te ut *5 ur.llé 4"r~ * a crA-an-* v£v*.-nh-!?fique et ".a. de-:--: veies -ail --ipl^vé- ; • • - - -. • n - r :"• .. enc!1?/ " -, mente d- c" r'i~ï:îé33 ~ a 18''.w~ t "-^'"ens * 'ht».' ts'.Trs 1? did'-* =—■ '..t- s?5vvit 1.1, - "~7 S i ? "7 r; ~ ■ - v -, f -t ■• -? ç -r.wci uT[ ■ •* g v w\ rv;0 Y»i qij.c- ;.i^ la. r-ç-?r..df.--?tn 11., " -v •--? -urs uniJ''~ d!échange tO. :•? pissée s-~ ;-ar^r .=?:»+- m rr-~xr ' - --w ;'.xre -nai-re. des "1~ " -•*. 2'J ur-i • "? •?;.. d-? 5 ■' '-r. - rv ■>*•••:.•! al ;1 c >'..a--'.te prd a • i l- ,;->p, r* *• -z , .- t~~ t? - r." ■ -3 rr* *r- * ' r*V~ r.,-,- - o P-S'fe '■ " '•• "■-ïJ/i n " ~ "* ' ^ ^ *N ^ r--;-, - ' 4- fi-i'av, CÎlcHT ^ ' - ir-; ? y ? ^ ^ ~~~ •" ^ -f- ~ B n;r3,"fc H ** " " " Z,.~. ■ . : " " ' - ■•' - - ^ : 3.-1 soin;- T- e.-"l .■-. ' J- ' — 4^ ->r ; --5 O -* ' - -* >1' r\ -, "T^ 3 ti :.:i d?. 1 ° ancàr part a ré -r-> --,,-4--rt*±±x d®'-- . - :~s de c-?! •- •• c .i :;.e- b -, bad original