Brevet FR2081248A1 — publié le 19711203

La présente invention concerne des perfectionnements applicables à des circuits intégrés et procédé de fabrication de ces circuits. L'invention est destinée plus particulieremet réali- ser des circuits intégrés de fonctionnement sûr sous des tensions élevées comparativement à celles normalement utilisées, ces tensions pouvant être, notamment, de 2 a 3 fois plus importantes. La possibilité d'accroître le seuil de fonctionnement est intéressante pour des circuits intégrés à plusieurs points de vue. En particulier, dans le cas de circuits intégrés du type M.I.S. (tietal - Isolant - Semiconducteur) elle permet d'augmenter la protection contre les bruits parasites et, pour des circuits intégrés bipolaires linéaires le niveau des signaux de sortie est plus élevé. ta technologie de réalisation des circuits intégrés à M.I.S. de haute fiabilité utilise de plus en plus des diélectriques pratiquement exempts de charges. Suivant les procédés les plus avancés, la densité de charge devient inférieure à 1010 électrons par cm2 , alors qu'elle était supérieure à 1011 ou 1012 e.cm-2 il y a quelques années pour les circuits du type r..O.S. Cette technologie, dite "propre" comparativement à celles antérieures, fait surgir certains inconvénients. Il est connu que pour une structure M.I.S., il existe une tension | VGSY|, mesurée entre le métal et le semi-conducteur, au-delà de laquelle le silicium du substrat d'un type P (ou N) change de type pour devenir inversement N (ou P). Cette structure M.I.S. est générale pour la technologie semiconducteur.Au delà de | VGSY i apparat donc une "couche d'inversion" qui peut court-cirèuiter en dehors de tout fonctionnement normal des éléments naturellement isolés entre eux (diodes, résistances diffusées,etc..). On dit qu'il y a "ouverture de M.I.S. parasite ". En pratique, pour des concentrations de substrat: de l'ordre de 1 à quelques 1015 atomes par cm3 qui sont des concentrations optimisées pour des circuits intégrés IVj.I.S. et des circuits intégrés bipolaires linéaires, on ne peut dépasser une tension maximale de 8 V environ sans voir apparaltre ce phénomène para site g les isolants présentent pour ces réalisations des épaisseurs usuelles de 5000 à 10 000 Anbstroems. Pour venir à l'encontre de ce défaut, diverses méthodes sont utilisées. La technique ancienne, consistant à doper le (ou les) diélectriques par des charges parasites en quantité importante, a permis la réalisation de circuits intégrés N.I.S. à canaux P et, de circuits bipolaires linéaires, mais n'a pas permis celle de circuits intégrés N.I.. à canaux N. D'autre part, ces réalisations présentent des instabilités dans le temps très préjudiciables à la fiabilité. Une autre méthode consiste à diffuser autour de chaque élé- ment (diode, transistor, transistor NOS) un "anneau de garde" fortement do-pe du même type que le substrat. L'efficacité est élevée mais cette méthode est dispendieuse en place et ne peut même pas être envisagée pour des circuits à intégration moyenne ou grande. Une autre solution consiste à utiliser des isolants très épais, par exemple de plus de 2 microns d'épaisseur. Un inconvé- nient important est du aux dénivellations importantes des-di,fé- rentes couches, qui entralnent des problèmes techniques complexes lors de la photogravure ou de la métallisation. Pour remédier aux effets de NOS parasites et aux inconvé- nients des méthodes précitées, il est procédé conformément à ltin- vention à une diffusion localisée qui élève d'une quantité déterminée la valeur de concentration dans certaines zones relativement à celle du substrat. Suivant une caractéristique de la présente invention, lesdites zones de diffusion localisées sont dimensionnellement déterminées pour venir en contact avec des zones de diffusion de type opposé du circuit intégré et, leur concentration est déterminée pour permettre une tenue en inverse des diodes ainsi crees compatible avec des tensions dtalimentation de valeur élevée, Suivant une autre caractéristique de l'invention, la valeur de concentration des zones de diffusion localisée est déterminée environ entre 2,5 1016 at.cm3 et 6 10@@ at.cm3, autorisant des tensions d'alimentation maximales de 20 à 50 V. environ. D'autres caractéristiques de la présente invention apparaîiront au cours de la description qui suit donnée à titre d'exemple non limitatif à l'aide des figures annexées qui représentent: - la figure 1, un schéma d'une structure iffS comportant deux zones diffusées de type opposé à celle du substrat, destiné à montrer l'effet de NOS parasite - la fi ure 2, un schéma reproduisant la structure L.I.S. pré- cédente modifiée selon l'invention, - la figure 3, des courbes de variation de la tension maximale | VGSY | entre métalet semiconducteur et de la valeur d'avalanche des diodes @VBR | , en fonction de la conçentration du semiconducteur. - les figures 4,5 et 6, des vues relatives aux étapes successives de formation selon l'invention, des zones de diffusion localisée, en procédant par diffusion solide-solide. - la figure 7, des vues relatives aux étayes successives de for mation selon l'inventioll, de de zones de diffusion localisée en procédant par implantation d'ions. - les figures 8 et 9, un exemple d'application de l'invention à un circuit intégré M.O.S. unitype à canaux N(ou p) et le sché ma électronique équivalent. - les figures 10 et Il à 13, un second exemple d'application de l'invention à un circuit intégré,d'éléments bipolaires (résistances, transistor PNP latéral, transistor NPN) et les schémas électroniques équivalents. Une structure M.I.S. eut représentée sur le schéma figure 1 montrant les différentes couches métal 1, isolant 2 et semiconducteur 5, tel du silicium de type N. Selon les techniques utilisées pour la fabrication de cir- cuits intégrés à transistors MIS ou bipolaires, des zones de polarité et de dopage déterminés sont diffusées dans le substrat 3. I1 est représenté, à titre indicatif, deux zones de type P, 4 et 5, formant deux diodes avec le substrat de type N. La cou che métallique étant connectée à la tension la plus négative de l'alimentation si celle ci dépasse une valeur de seuil |VGSY| déterminée il y a apparition de MOS parasites dus à uneaccum@- la-tion de charges positives au niveau supérieur du substrat. t' inversion de polarité à ce niveau favorise en fonctionnement un écoulement de porteurs positifs ayant pour effet de court circuiter les diodes PN. te principe de l'invention apparaît sur le schéma fi0rnne 2. I1 est procédé à la diffusion d'une zone 6 localisée entre les deux zone 4 et 5 et en contact avec celles-ci. La zone 6 est de type N comme le substrat w et de type opposé à celui des zones 4 et 5.La concentration de la zone 5 est plus importante que celle du substrat mais reste néanmoins dans la gamme des faibles concentratiolls, à ce titre, elle est également indiquée N sur la figure la désignation N-@- étant réservée à des concentrations élevées dégénérées. En fonctionnement, la zone 6 empêche le -?hé- nomène parasite précité et la tension d'almentation peu être comparativement de valeur plus élevée que dans le cas du circuit de la figure 1. Cette dernière particularité est montrée à l'aide de la figure 3 qui représente la variation de la tension maximale (VGSY) entre métal et semiconducteur en fonction de la concentration ND'A de ce dernier, pour des valeurs courantes notamment de l'é paisseur des isolants 5000 A courbe 11, 8 000 A courbe 12, et o 10 000 A courbe 13, en considérant une densité de charges parasites dans l'isolant nulle. La courbe 14 est relative à la variation de la valeur d'avalanche (VBR) des diodes typiques pour ces réalisations présentant une concentration de surface 1020 e.cm-2 environ sur une profondeur de 1 micron environ.On remarque que la valeur | VGSY| augmente sensiblement avec la concentration TD A du substrat. Pour conserver au circuit intégré certaines performances, certaines régions du substrat doivent autre conservées à des valeurs de concentration très faibles voisines de 1015at.cm-3 C'est le cas notamment pour des canaux du transistor M.I.S.,des bases de transistor bipolaires P.N.P., qu'ils soient latéraux a collecteur isole ou à collecteur substrat etc.Pour conserver les avantages de la technologie dite "propre" et remédier au défaut de I.S. parasite,on effectue des diffusions localisées telle celle représentée sur la figure 2 précédente. tes courbes font apparaître une gamme de concentration N intéressante des zones de diffusion localisées, comprise entre 2,5 1016 et 6 1018 at.cm3, permettant l'utilisation des circuits sous des tondions atteignant 20 V. environ. L'implantation d'impuretés à si faible concentration peut autre résolue en principe par la méthode de diffusion thermique en tube ouvert mais s'avère selon cette méthode d'exécution très complexe et fort délicate. la réalisation des zones diffusées N localisées est obtenue selon l'une des méthodes illustrées par les figures 4 à 7 annexées, te substrat 3 est une pastille de silicium de type N à faible concentration 1 à quelques 10 15at.cm3 environ. tes mimes opérations pourront être envisagées à partir d'un substrat de type P en inversant les polarités des différe;- tes zones du circuit intégré. Suivant trois de ces méthodes, on effectue une diffusion solide-solide, la source dopante solide est déposée directement à la surface du silicium et usinée par photogravure. Selon une première méthode, la source dopante est un diélectrique déposé par voie chimique et contenant une certaine proportion de l'impureté à diffuser, le processus correspondant est illustré sur la figure 4. Dans une plaquette de silicium oxydée (4-a) on effectue, par photogravure une découpe des emplacements de zones de diffusion localisées (4-b) dans l'oxyde 20.Une seule zone a été pre- vue pour simplifier la figure. ta localisation précise de ces zones est faite au moyen d'un masque préalablement déterminé pour tenir compte de l'implantation prévue des zones de conductivité opposée devant etre diffusées ultérieurement dans le substrat pour constituer le circuit intégré.Par voie chimique, un dép8t de silice 21 do,zée est effectuée (4-c) , le dopage est dosé avec Drécision et est de valeur faible et du même type que la plaquette 3. ta cuisson à haute température provoque le phénomène de diffusion (4-d) å faible concentration dans la zone 22 désirée. tes -couches d'oxyde 20 et 21 sont ensuite éliminées de manière connue et la plaquette (4-e), comportant les zones de diffusion locali- sée à la concentration désirée, est prête à subir les différents cycles d'élaboration du circuit intégré. Selon deux autres méthodes de diffusion solide-soliae illus trées par les vues des figures5 et 6, la source dopante est un diélectrique obtenu par le procédé d'oxydation anodique dans un bain chargé de l'impureté à diffuser. Dans le cas de la figure 5, les stades a et b sont analogues à ceux a-et b de la figure 4. te diélectrique dopé 24 est déposé par oxydation anodique dans les ouvertures crées par photogravure (5-c) . La diffusion s'effectue également par recuit à haute température (5-d). Dans le processus de la figure 6, la plaquette oxydée (6-a) comporte une couche d'oxyde 25 dopée avec une concentration faible déterminée de mnme type que le substrat 3. Par photogravure (6-b) la silice est éliminée cette fois hors des emplacements prévus de zones de diffusion localisée.Une oxydation ultérieure 26 non dopée (6-c) est destinée à protéger les surfaces à nu du substrat. tes stades d et e sont analogues a ceux correspondant des processus de la figure 4 ou 5. Une dernière méthode illustréeà l'aide de la figure 7 procè de par implantation d'ions 28 (7-c) sur une pastille oxydée 3-27 (7-a) et découpée par photogravure (7-b). Une faible concentration déterminée en surface est obtenue aisément sur les zones local- suées 22. tes figures suivantes illustrent deux exemples d'application de l'invention. La figure 8 rQrésente un cas d'isolement de M.O.S. unitype à canaux N (ou Piles zonesde diffusion localisées sont indiquées en 30. La figure 9 donne le schéma électronique équivalent où les circuits de fqOS parasites bloqués sont tracés en pointillé. ta figure 10 a trait à une réalisation d'isolement selon l'invention appliquée à des éléments intégrés bipolaires (résistances, transistor PMP latéral, transistor 1WN) pour les quels sont indiqués en correspondance les schémas électroniques équivalents (fig. 11, 12, 13) avec, en pointillé les circuits de de MOS parasites bloqués. tus zones de diffusion localisée er- mettant cet isolement sont repérées en 31. L'invention permet, selon un processus technologique simple, de réaliser des circuits intégrés à M.O.S. ou bipolaires ou miz- tes fonctionnant avec une fiabilité élevée sous des tensions d'alimentation élevées pouvant atteindre 20 V aisément . Par diffusion ou implantation localisée d'impuretés à faible concen- tration, on réalise des isolements sans perte de densité d'inté- gration. ta concentration en surface se détermine par un compro- mis entre tension de claquage de diode et tension d'ouverture de N.I.S. parasites . tes domaines d'applications couvrent la technologie dite "propre" des semiconducteurs et en particulier les circuits intégrés N.I.S. ou bipolaires ou mixtes réalisés sur des substrats, homogènes ou épitaxiés relativement résistants. te procédé utilisé conformément à l'invention est de mise en oeuvre aisée comparativement aux solutions exploitant des isolants de forte épaisseur. Comparativement à la méthode connue des "anneaux de garde" fortement dopés, on obtient un gain de place 'iaportant avec tous les avantages qui en résultent. La description qui précède a été décrite à titre d'exemple non limitatif, il est entencu que toute variante conforme aux caractéristiques exposées est incluse dans l'invention. REVENDICATIONS 1. Procédé de réalisation de circuits intégrés, applicable notamment à des circuits MIS, bipolaires ou mixtes, caractérisé en ce qu'il comporte, préalablement aux opérations successives opérées sur un substrat semiconducteur de type N (ou P) pour élaborer le circuit intégré envisagé , des opérations préliminaires aboutissant à créer des zones diffusées de même type ET (ou P) que le substrat, de concentration faible déterminée mais plus élevée que celle faibledu substrat, chacune desdites zones étant localisé. a un emplacement compris entre deux zones de type opposé P (ou IT) devant ultérieurement être diffusées dans le substrat lors de la formation du circuit intégré et, dimen- sionnellement étendue pour être en contact par deux extrémités avec les deux zones P (ou N) considérées. 2. Procédé selon la revendication 1, caractérisé en ce qu'il comporte les différentes étapes suivantes a) oxydation non dopée d'une pastille de silicium (3) b) découpe de la couche (20) de silice par photogravure aux emplacements prédéterminés des zones de diffusion localisée, c) dépit d'une couche(21)de silice dopée sur l'ensemble,opéré par voie chimique d) traitement thermique à haute température provoquant les iffusions (22) localisées, e) élimination des couches (20-21) de silice 3) Procédé selon la revendication 1, caractérise en ce qu'il comporte les différentes étapes suivantes a) oxydation nor dopée d'une pastille de silicium (3), b) découpe de la couche (20) de silice par photogravure aux emplacements prédéterminés des zones de diffusion localisée c) dépit d'un diélectrique (24) dopé par oxydation anodique dans les ouvertures créées par photogravure, d) tr@itement thermique è haute température provoquant les dlffu sions (22) localisées. e) élimination des couches de silice (20) et de diélectrique (24), 4). Procédé selon la revendication 1, car & térisé en ce qu' il comporte les différentes étapes suivantes a) oxydation dopée d'une pastille de silicium (D) par oxydation cathodique, b) découpe de la couche (25) de silice par photogravure en dors des emplacements prédéterminés des zones de diffusion localisée, c) dépit d'une couche (26) de silice non dopé par oxydation anodique, d) traitement thermique à haute température provoquant les diffusions (22) localisées, e) élimination des couches de silice (25-26) 5).Procédé selon la revendication 1, caractérisé en ce qu il comporte les différentes étapes suivantes a) oxydation non dopée d'une pastille de silicium (3), b) découpe de la couche (27) de silice par photograwure aux emplacements prédéterminés des zones de diffusion localisée, c) implantation d'ions (28) dans lesdites zones par bombardement ionique suivi d'un traitement thermique à haute température Ero- voquant les diffusions (22) localisées, d) élimination de la couche de silice (20). 6). Circuit intégré i.I.S., bipolaire ou mixte, caractérisé en ce qu'il comporte des zones diffusées, de même type N (ou P) que le substrat semiconducteur, de concentration faible déterminez mais plus élevée que celle, faible, du substrat, lesdites zones étant respectivement situées chacune entre deux zones de type opposé P (ou F) diffusées dans le substrat et venant, par deux extrémités, en contact avec ces deux zones. 7), Circuit intégré selon la revendication 6, caractérisé en ce que la concentration de substrat est de 1 à quelques 1015 at.cm 3 , celle des zones de diffusion localisée comprise entre 2,5 1016 et 6 1016 , l'épaisseur de la couche isolante comprise o o entre 5000 A et 10 000 À 8). Circuit intégré selon la revendication 6 ou 7, caractérisé en ce que le substrat est du silicium.