Brevet FR2107888A1 — publié le 19720512

L'invention concerne un montage pour la lecture et l'écriture dans une mémoire à semiconducteur bipolaire dont les cellules de mémorisation, disposées en matrices de mémoire, sont constituées par deux transistors à émetteurs multiples qui sont 5 connectés, par un émetteur, à une ligne de sélection et, par un second émetteur, à des lignes de bits et dont les collecteurs sont reliés à la base de l'autre transistor à émetteurs multiples et à une résistance de collecteur. Les mémoires à semiconducteurs monolithiques, basées 10 sur le principe du flip-flop, permettent d'atteindre des temps de cycle plus faibles que les mémoires magnétiques. Il est vrai que lorsque de telles mémoires de travail sont construites avec une capacité de plusieurs millions de multiplets, la dissipation de puissance au repos constitue, précisément à cause de la com-15 pacité nécessaire, l'un des problèmes majeurs. Cela doit être attribué au fait que, dans les grands systèmes de mémoire, on ne sélectionne simultanément que relativement peu de cellules de mémorisation, de sorte que la dissipation de puissance au repos des cellules de mémorisation intervient de façon décisive 20 dans la dissipation de puissance totale. Ce problème a déjà été débattu dans une publication de Michael Canning "Active Memory Calls for Discrétion" (Electronics du 20.2.1967, pp. 143 à 154). Il y est question du mode de fonctionnement de cellules de mémox'isation réalisées selon la 25 technique des semiconducteurs bipolaires, cellules qui sont composées de deux transistors à émetteurs multiples. Les collecteurs de ces transistors sont mis à une tension d'alimentation positive par l'intermédiaire d'une résistance de collecteur et ils sont en outre connectés réciproquement à la base de l'autre 30 transistor. L'une des deux paires d'émetteurs des transistors à émetteurs multiples est interconnectée et est raccordée à une ligne de sélection. Le second émetteur est connecté à une ligne de bits. En fonction de l'information mémorisée, l'un des deux transistors à émetteurs multiples est parcouru par le courant 35 de cellule. A l'état non sélectionné de la cellule de mémorisation, le courant de cellule s'écoule par l'émetteur connecté à la ligne de sélection. Pour la lecture de l'information à partir d'une cellule de mémorisation, le courant de cellule est commuté, par une impulsion de sélection sur la ligne de sélection, vers 40 l'émetteur du transistor conducteur qui est connecté à la ligne 71 33670 2 2107888 de bits. De la sorte, la cellule de mémorisation à l'état non sélectionné est séparée des lignes de bits. Du fait du potentiel négatif dans ce cas sur les lignes de sélection, la dissipation de puissance à l'état non sélectionné est plus grande que lors 5 de la sélection. Pour résoudre ce problême, on a indiqué, dans la publication précitée, un circuit sélecteur par lequel la tension de cellule est réduite sur la ligne d'alimentation en cas de cellule non sélectionnée. Certes, il est possible de réduire 10 ainsi la dissipation de puissance au repos des cellules de mémorisation non sélectionnées, mais ce gain est nettement amoindri par la dissipation de puissance additionnelle du circuit de commande pour la puissance d'alimentation. L'invention.a donc pour but de fournir un montage pour 15 la lecture et l'écriture dans une mémoire à semiconducteur bipolaire, montage avec lequel la dissipation de puissance au repos des cellules de mémorisation, mais aussi et en même temps du dispositif de lecture-écriture est aussi faible que possible. De plus, la tension des cellules à l'état de repos doit pouvoir 20 être abaissée jusqu'à la limite de la sécurité de basculement de la cellule de mémorisation, laquelle se situe aux environs d'une tension de cellule de 1 V, sans que des courants de repos plus grands s'écoulent dans le dispositif de lecture-écriture connecté aux cellules de mémorisation. 25 Dans un montage pour la lecture et l'écriture dans line mémoire à semiconducteur bipolaire, dont les cellules de mémorisation, disposées en matrices de mémoire, sont constituées par deux transistors à émetteurs multiples qui sont connectés par un émetteur à une ligne de sélection et par un second émetteur 30 à des lignes de bits et-dont les collecteurs sont connectés à la base de l'autre transistor à émetteurs multiples et à une résistance de collecteur, ce but est atteint par le fait que les résistances de collecteur des cellules de mémorisation d'une mémoire matricielle sont mises en commun à une tension fixe, 35 que, dans un premier amplificateur d'information, des transistors pour la sélection matricielle sont montés entre les lignes de bits et une première tension de service, et servent à interdire le passage d'un courant par les lignes de bits lorsque la mémoire matricielle n'est pas sélectionnée, et-que, dans un am-40 plificateur d'adresses X, des interrupteurs à transistor sont 71 33670 3 2107888 connectés aux lignes de sélection, et servent, à l'état de repos de là mémoire matricielle, à abaisser la tension aux émetteurs des transistors à émetteurs multiples connectés aux lignes de sélection dans une mesure suffisante pour qu'il ne passe plus 5 qu'un courant résiduel à travers l'amplificateur d'adresses X. Dans un montage selon l'invention, contrairement aux solutions connues, la ligne d'alimentation est donc à une tension fixe. La tension de cellule au niveau d'une cellule de mémorisation est abaissée suffisamment pour que la sécurité de 10 basculement de la cellule de mémorisation soit encore garantie. A cette fin, non seulement aucun courant ne passe par les lignes de bits à l'état de repos, mais aussi le courant de repos dans les lignes de sélection et, par suite, le circuit de commande tend vers zéro. Cela se traduit par une dissipation de puissance 15 au repos nettement plus faible en comparaison des mémoires à semiconducteurs jusqu'ici connues. L'avantage de la faible dissipation de puissance au repos de l'ensemble de la mémoire, y compris le dispositif de lecture et d'écriture associé, est particulièrement sensible 20 dans un mode de réalisation de l'invention qui consiste en ce que, dans l'amplificateur d'adresses X associé à une mémoire matricielle, chaque ligne de sélection est connectée, par le trajet collecteur-émetteur de l'un des transistors pour la sélection de ligne et par une résistance d'émetteur, à une 25 deuxième tension de service négative et, par l'intermédiaire d'une diode commutatrice polarisée dans le sens du passage, à une troisième tension de service plus positive que la deuxième. A l'état de repos, les transistors pour la sélection de ligne, connectés à chaque ligne de sélection, sont bloqués et, en con-30 séquence, la diode commutatrice montée en parallèle avec le trajet collecteur-émetteur de chaque transistor est conductrice, si bien que chaque ligne de sélection est à la troisième tension de service qui est plus positive que la deuxième. Par le choix de la grandeur de cette tension de travail, on est en mesure de 35 dimensionner la tension sur les lignes de sélection à l'état de repos d'une mémoire matricielle de telle sorte que le plus petit courant de cellule encore admissible s'établisse. En outre, on est ainsi assuré que, dans l'ensemble du montage pour la lecture et l'écriture, il ne passe que la somme de ces courants de repos 40 absolument nécessaires. Cette conception convient particulière 71 33670 4 2107888 ment bien pour une mémoire organisée par bits, dans laquelle il n'est sélectionné qu'un bit à partir de l'une des mémoires matricielles, d'où il résulte que les amplificateurs de lecture et d'écriture peuvent être réunis et disposés, en même temps que 5 les cellules de mémorisation d'une mémoire matricielle, sur une plaquette de mémoire. Il est ainsi possible de parvenir, avec une topographie simple et avec un besoin réduit de surface, qui sont favorables à l'intégration, à la forte compacité requise en raison de la succession élevée des cycles. 10 Un exemple d'exécution de l'invention va maintenant être décrit plus en détail, en référence au dessin annexé. Sur le dessin, line mémoire matricielle SM à quatre cellules de mémorisation SZ11 à SZ22 identiques est représentée sous forme simplifiée. Cette représentation simplifiée n'a été choisie que 15 pour donner une meilleure vue d'ensemblet mais elle ne change en rien le fonctionnement fondamental d'une telle mémoire matricielle SM qui comprendra dans la pratique un nombre beaucoup plus grand de cellules de mémorisation SZ. La structure d'une cellule de mémorisation est indiquée à propos de l'exemple de 20 la cellule de mémorisation SZ11. Elle est composée de deux transistors à émetteurs multiples T1 et T2 dont les collecteurs sont mis à la terre par l'intermédiaire de résistances de collecteur R1 et R2 et, en outre, sont connectés à la base de l'autre transistor à émetteurs multiples, respectivement T2 ou T1. Les 25 transistors à émetteurs multiples T1 et T2 comportent, dans cet exemple d'exécution, deux émetteurs parmi lesquels l'un est connecté à l'une des deux lignes de bits B1 ou ET associées à la cellule de mémorisation SZ11. L'autre paire d'émetteurs des deux transistors à émetteurs multiples T1, T2 est interconnectée et 30 raccordée à une ligne de sélection, en l'occurrence la ligne de sélection A1. L'état de service des deux transistors à émetteurs multiples T1, T2 dépend de l'information contenue dans la cellule de mémorisation SZ. Dans le présent exemple d'exécution, il est posé par définition que le transistor à émetteurs mul-35 tiples T1 est rendu conducteur lorsque l'information "1" est contenue dans la cellule de mémorisation SZ, et que le second transistor à émetteurs multiples T2 est conducteur lorsque l'information w0" est stockée dans la cellule de mémorisation SZ. Aux lignes de sélection A1, A2 de la mémoire matri-40 cielle SM sont connectées les sorties d'un amplificateur d'adres 71 33670 5 2107888 ses X AVX. Dans cet amplificateur d'adresses X AVX, on a associé, à chaque ligne de sélection A1, A2, des interrupteurs d'adresse X qui sont composés d'un transistor TX1, TX2 pour la sélection de ligne, transistors dont le collecteur est connecté à la 5 ligne de sélection A1 ou A2 et dont l'émetteur est couplé, par l'intermédiaire d'une résistance d'émetteur, à une deuxième tension de service U2 qui s'élève à -3*5 V dans l'exemple d'exécution ici considéré. Aux lignes de sélection A1, A2 est en outre connectée une diode commutatrice DX1, DX2 qui est polarisée 10 dans le sens du passage et qui est à une troisième tension de service U3, s'élevant à -1,7 V dans cet exemple d'exécution. Pour effectuer la sélection de ligne, les bases des transistors TX1, TX2 pour la sélection de ligne sont connectées respectivement aux entrées AX1, AX2 de l'amplificateur d'adresses X AVX. 15 La sélection de colonne dans la mémoire matricielle SM est effectuée dans un amplificateur d'adresses Y AVY connecté aux lignes de bits B1, ÏÏT et B2, B2. A cette fin, il est associé à chacune des lignes de bits B1, ÏÏT, B2, B? dans cet amplificateur d'adresses Y AVY, l'un des transistors pour la sélection 20 de colonne, lesquels sont désignés par T4, T5, T6 et T7 respectivement. Ces transistors T4 à T7 sont connectés par leurs collecteurs aux lignes de bits B1, ET, B2 ou B2 respectivement, les transistors qui sont associés aux lignes de bits d'une colonne de mémoire, par exemple les transistors T4 ou T5 asso-25 ciés aux lignes de bits B1 et ÏÏT, étant interconnectés par leurs bases et raccordés à une entrée de signal AY1, AY2 de l'amplificateur d'adresses Y. Les transistors de l'amplificateur d'adresses Y AVY, qui sont connectés aux lignes de bits qui se correspondent mutuellement, par exemple B1 et B2, dans les dif-30 férentes colonnes de la mémoire matricielle SM sont interconnectés par leurs émetteurs et raccordés en commun à l'une des sorties d'un premier amplificateur d'information IV1. Ce premier amplificateur d'information IV1 contient essentiellement deux transistors T9 et T10 couplés par leurs 35 bases pour la sélection matricielle, transistors dont les collecteurs sont connectés aux deux sorties mentionnées du premier amplificateur d'information IV1 et dont les émetteurs sont connectés, par l'intermédiaire d'une résistance d'émetteur R9, R10, à une première tension de service négative U1. Dans l'exemple 40 d'exécution ici considéré, la tension de service U1 s'élève à 71 33670 6 2107868 -5 V. Les jonctions de base interconnectées des transistors T9 et T10 pour la sélection matricielle sont connectées en commun à une première entrée de signal MA du premier amplificateur d'information IV1. En outre, ce premier amplificateur d'infor-5 mation IV1 comporte encore deux autres transistors T3 et T8, dont les collecteurs sont mis à la terre et dont les émetteurs sont connectés à l'une des deux entrées du premier amplificateur d'information IV1. Les jonctions de base de ces transistors T3 et T8 sont connectées à une deuxième entrée de signal L/S2 ou 10 à une troisième entrée de signal L/S3 du premier amplificateur d'information IV1. Aux lignes de bits B1, BT ou B2, B2 est encore associé un second amplificateur d'information IV2. Il contient deux autres transistors à émetteurs multiples T11 et T12 dont les 15 émetteurs sont respectivement connectés à l'une des lignes de bits B1 ou B2, bT ou B2, de telle sorte que l'un des deux transistors à émetteurs multiples T1, T2 des cellules de mémorisation SZ soit associé à l'un des deux transistors à émetteurs multiples T11, T12 du second amplificateur d'information IV2. 20 En d'autres termes, à l'émetteur de l'un des transistors à émetteurs multiples T11, T12 du second amplificateur d'information IV2 est connectée l'une des lignes de bits B1 ou B2, 5T ou B2 d'une colonne de mémorisation de la mémoire matricielle SM. Les collecteurs de ces autres transistors à émetteurs multiples 25 T11, T12 sont mis à la terre par l'intermédiaire d'une résistance de collecteur R11, R12 et, en outre, par l'intermédiaire d'une sortie de signal de ce second amplificateur d'information IV2, ils sont connectés à l'une des deux entrées de signal de lecture d'un amplificateur de lecture LV, tandis que les jonc-30 tions de base des deux transistors à émetteurs multiples T11 et T12 sont raccordées à l'une des entrées de lecture/écriture L/SO, L/S1 du second amplificateur d'information IV2. De plus, le second amplificateur d'information IV2 contient encore des diodes d'inversion de charge DU1 à DU4. Ces diodes d'inversion de char-35 ge sont interconnectées par paires, par exemple DU1 et DU2, au niveau de leurs anodes et sont mises en commun à la terre par l'intermédiaire d'une résistance d'inversion de charge RUT, RU2, tandis que les cathodes d'une paire de diodes couplées DU1 et DU2 ou DU3 et DU4 sont connectées à l'une des lignes de bits B1 40 ou BT, B2 ou 15. 71 33670 7 2107868 Aux sorties de ce second amplificateur d'information IV2 est connecté - comme déjà mentionné - un amplificateur de lecture LV. Celui-ci contient deux transistors amplificateurs de lecture T13 et T14 à couplage par émetteur, dont les jonc-5 tions de base sont raccordées aux entrées de signal de lecture de l'amplificateur de lecture LV. Le collecteur de l'un des transistors amplificateurs de lecture T13 est mis à la terre par l'intermédiaire d'une résistance de collecteur R13, tandis que le collecteur du second transistor amplificateur de lecture T14 10 est mis directement à la terre. Leurs émetteurs couplés sont mis, par l'intermédiaire du trajet collecteur-émetteur d'un autre transistor T15 et de la résistance d'émetteur R15 de celui-ci, à la première tension de service négative U1 qui - comme mentionné - s'élève à -5 V dans cet exemple d'exécution. La base 15 de l'autre transistor T15 est associée à une autre entrée de signal MA de l'amplificateur de lecture LV, par laquelle l'amplificateur de lecture est bloqué à l'état de repos de la mémoire matricielle SM. Tandis qu'il n'a été représenté sur la figure qu'une 20 seule mémoire matricielle SM - et encore sous une forme très simplifiée - les grands systèmes de mémoire sont composés d'un grand nombre de ces mémoires matricielles, à chacune desquelles sont associés des amplificateurs d'adresses AVX et AVY, ainsi que des amplificateurs d'information IV1, IV2 et un amplifica-25 teur de lecture LV. Le mode de fonctionnement du montage représenté sur la figure va maintenant être expliqué plus en détail. Pour permettre de mieux comprendre le fonctionnement du montage représenté sur le dessin, on a indiqué entre crochets des exemples 30 relatifs à des tensions aux entrées de signal des amplificateurs et au niveau des lignes de sélection ou des lignes de bits dans les différents états de service. A ce propos, les lettres ont les significations suivantes : M Etat sélectionné de la mémoire matricielle SM. 35 R Etat de repos de la mémoire matricielle SM. A Adresse sélectionnée, ou état sélectionné de la cellule de mémorisation SZ correspondante. N Adresse non sélectionnée, ou cellule de mémorisation. L(1,0) Lecture d'une information M1" ou "0" respectivement. 40 S(1,0) Ecriture d'une Information "1" ou "O" respectivement. 71 33670 8 2107888 On envisagera tout d'abord l'état non sélectionné de la mémoire matricielle SM, c'est-à-dire son état de repos, dans lequel aucune des cellules de mémorisation SZ11 à SZ22 n'est sélectionnée. Les conditions de courant et de tension dans la 5 mémoire matricielle SM ou dans les cellules de mémorisation SZ11 à SZ22 sont fixées dans ce cas par les signaux de repos R à la première entrée de signal MA du premier amplificateur d'information IV1 et aux entrées de signal AX1 ou AX2 de l'amplificateur d'adresses X AVX. La première entrée de signal MA du pre-10 mier amplificateur d'information IV1 est dans ce cas à -5 V, tandis qu'il est appliqué un signal de repos R = -3,4 V aux entrées de signal AX1 ou AX2 de l'amplificateur d'adresses X AVX. Sous l'effet du signal de repos appliqué à la première entrée de signal MA du premier amplificateur d'information IV1, 15 les deux transistors T9 et T10 pour la sélection matricielle, couplés par leurs bases, sont bloqués et, par suite, les lignes de bits B1, ÏÏT ou B2, B2 ne sont pas parcourues par un courant et subissent une inversion de charge par les circuits d'inversion de charge, composés des diodes d'inversion de charge DU1, 20 DU2 et de la résistance d'inversion de charge RU1 qui leur est connectée, ou des diodes d'inversion de charge DU3 et DU4 avec la résistance d'inversion de charge RU2. Pendant cette opération d'inversion de charge, les deux lignes de bits d'une colonne de mémoire, par exemple B1 et B1, doivent être constamment au même 25 potentiel afin que l'information des cellules de mémorisation associées, en l'occurrence SZ11 et SZ21, ne soit pas détruite. A cette fin, le courant qui traverse la résistance d'inversion de charge RU1 ou même RU2 est distribué différemment aux diodes d'inversion de charge DU1 ou DU2, d'après le potentiel des 30 lignes de bits connectées, par exemple B1 et ÏÏT. En même temps, le signal de repos plus négatif R = -3,4 V est appliqué aux entrées de signal AXÏ1 ou AX2 de l'amplificateur d'adresses X, de sorte que les transistors TX1 et TX2 pour la sélection de ligne sont bloqués. Les diodes commutatri-35 ces DX1 ou DX2, connectées aux lignes de sélection A1 et A2, sont donc conductrices et couplent la troisième tension de service U3 aux lignes de sélection. Eu égard à la tension de conduction des diodes commutatrices DX1 et DX2, il apparaît donc pour l'état de repos, sur les lignes de sélection A1 et A2, un 40 signal de repos R = -1 V. Cette tension est identique à la ten 71 33670 9 2107888 sion de cellule instantanée, si bien que le courant de cellule est appliqué sur l'émetteur, connecté à la ligne de sélection A1 ou A2, du transistor à émetteurs multiples T1 ou T2 d'une cellule de mémorisation SZ qui est précisément conducteur. De 5 la sorte, la dissipation de puissance totale du circuit se limite à la dissipation de puissance au repos des cellules de mémorisation SZ et à la dissipation de puissance des diodes commu-tatrices DX1 et DX2, étant donné que l'amplificateur de lecture LV est mis hors circuit par le signal de repos R = -5 V sur son 10 autre entrée de signal MA. Pour expliquer le processus de lecture, on supposera qu'une information "1" enregistrée dans la cellule de mémorisation SZ11 doit être lue et que cette Information enregistrée correspond à l'état conducteur du premier transistor à émetteurs 15 multiples T1. Pendant les opérations de lecture et d'écriture dans la mémoire matricielle SM, le signal de sélection matricielle M = -3,4 V, plus positif que le signal de repos R, est présent à la première entrée de signal MA du premier amplificateur d'information IV1. De ce fait, les deux transistors T9 et 20 T10 pour la sélection matricielle sont conducteurs. Pendant les opérations de lecture, des signaux de lecture L = -3 V sont appliqués à la deuxième et à la troisième entrées de signal L/S2, L/S3 du premier amplificateur d'information IV1, si bien que les autres transistors T3 et T8 restent bloqués. 25 En même temps, un signal de sélection A = -2,6 V, qui est plus positif en comparaison de l'état non sélectionné, est appliqué, par l'une des entrées de signal AY1 de l'amplificateur d'adresses Y AVY, aux deux amplificateurs différentiels T4 et T5 pour la sélection de colonne. De la sorte, ces deux transis-30 tors sont également conducteurs et désormais des courants marqués sont appliqués aux lignes de bits B1 et ÏÏT de la colonne de mémoire sélectionnée, par l'intermédiaire des transistors T9, T10 pour la sélection matricielle. Les deux transistors à émetteurs multiples T11 et T12 35 du second amplificateur d'information IV2 sont commandés à l'état conducteur par les signaux de lecture L appliqués aux entrées de lecture/écriture L/SO ou L/S1 et ils maintiennent au même potentiel (L = -2,2 V) les lignes de bits B1 et ÏÏT qui conduisent le courant. 40 Le signal d'adresse X à la première entrée de signal 71 33670 10 2107888 AX1 de l'amplificateur d'adresses X AVX reste non modifié lors de la sélection (R = A = -3,4 V) et, par suite, le potentiel sur la ligne de sélection A1 qui est connectée, à la cellule de mémorisation SZ11 sélectionnée correspond aussi au potentiel de 5 repos de -1 V. Cela est indiqué sur le dessin par la référence A = -1 V. Les autres lignes de sélection, parmi lesquelles n'a été représentée sur le dessin que la deuxième ligne de sélection A2, sont par contre commutées à un potentiel plus négatif N = -2,6 V. A cette fin, les transistors pour la sélection de ligne 10 connectés aux lignes de sélection A2 non adressées, c'est-à-dire le transistor TX2 dans le cas ici considéré, sont mis à l'état conducteur par un signal plus positif N. De la sorte, la deuxième tension de service U2 plus négative est appliquée à la ligne de sélection A2 par la résistance d'émetteur du transis-15 tor TX2. Les signaux de sélection ont pour effet que seule la cellule de mémorisation SZ11 sélectionnée à l'intérieur d'une colonne de la mémoire matricielle SM est couplée aux lignes de bits, en l'occurrence B1 et ÏÏT, puisque ce n'est que dans cette 20 cellule de mémorisation que le courant de cellule est commuté de l'émetteur connecté à la ligne de sélection A1 du transistor à émetteurs multiples T1 conducteur à l'émetteur connecté à la ligne de bits B1. En outre, lors de cette sélection, il n'existe que 25 dans la colonne sélectionnée une jonction entre le premier amplificateur d'information IV1 et le second amplificateur d'information IV2 et l'amplificateur de lecture LV. Les courants asservis par les transistors T9 et T10 pour la sélection matricielle passent donc exclusivement par les lignes de bits B1 et 30 B1 sélectionnées avec une même valeur, à l'exception des courants de base et de blocage. Jusqu'aux résistances de collecteur R11 et R12 dans le second amplificateur d'information IV2, qui représentent en même temps les résistances d'entrée de l'amplificateur de lecture LV, ces courants asservis ne sont réduits 35 que des courants traversant les circuits d'inversion de charge DU1, DU2 et RU1 et, selon l'information de la cellule de mémorisation sélectionnée, du courant de cellule sur l'une des lignes de bits. Le signal de différence aux entrées de l'amplificateur de lecture LV résulte donc du produit du courant de cellule par 40 la résistance d'entrée R11 ou R12 de l'amplificateur de lecture 71 33670 n 2107888 LV. Si - comme on l'a supposé - un "1" est enregistré dans la cellule de mémorisation SZ11 et si l'autre transistor T15 est amené à l'état conducteur par un signal de sélection M à 5 l'entrée de signal MA correspondante, le premier transistor amplificateur de lecture T13 est amené à l'état conducteur par le signal de différence, tandis que le second transistor amplificateur de lecture T14 est bloqué. De ce fait, le signal de sortie de bit BÂ de l'amplificateur de lecture LV est négatif 10 (L1 = 0,8 V). Un avantage de ce procédé de lecture consiste en ce que les deux lignes de bits sont au même potentiel et qu'en conséquence, une lecture non destructive est favorisée. La lecture de l'information mémorisée s'effectue exclusivement par commutation de courant entre la cellule de mémorisation SZ11 et 15 l'entrée de l'amplificateur de lecture LV. La sélection d'une cellule de mémorisation pour les opérations d'écriture s'effectue, tout comme dans le cas de l'opération de lecture, par l'intermédiaire des amplificateurs d'adresses X et Y. En raison du prix de revient plus favorable 20 du système de commande et du faible surcouplage pour une vitesse d'écriture suffisante, il est fait appel à un procédé d'écriture dans lequel il apparaît, sur l'une des lignes de bits, une faible impulsion d'écriture négative, le courant sur l'autre ligne de bits étant interrompu. 25 Cela va être expliqué à propos d'un exemple consistant à inscrire l'information "1" dans la cellule de mémorisation SZ11. L'une des deux entrées de lecture/écriture L/S1 du second amplificateur d'information IV2, qui est associée à la ligne de bits BT par l'intermédiaire du second transistor à émetteurs 30 multiples T12, conserve son potentiel en comparaison du processus de lecture décrit ci-dessus, tandis que le potentiel à l'autre entrée de lecture/écriture L/S0 est abaissé de 0,4 V à S1 = -1,9 V. Il en résulte que le potentiel sur la ligne de bits B1 peut s'abaisser à -2,6 V par le moyen du transistor à émetteurs 35 multiples T11 du second amplificateur d'information IV2. En même temps, l'autre ligne de bits B1 est empêchée d'être traversée par le courant grâce au transistor T8 connecté à la troisième entrée de signal L/S3 du premier amplificateur d'information IV1. A cçt effet, contrairement au potentiel non modifié 40 à la seconde entrée de signal L/S2, un signal d'écriture plus 71 33670 12 2107888 positif S2 = -2,2 V est appliqué à cette troisième entrée de signal L/S3. De la sorte, le courant de cellule dans la cellule de mémorisation SZ11 sélectionnée est interrompu par le second transistor à émetteurs multiples T2 et on est ainsi assuré que 5 seul le premier transistor à émetteurs multiples T1 conduit le courant de cellule par son émetteur connecté à l'une des lignes de "bits B1. Si c'est l'information "0" qui doit être inscrite dans la cellule de mémorisation SZ11 sélectionnée, il faudrait inter-10 changer en conséquence les potentiels des entrées de lecture/ écriture L/SO ou L/S1 du second amplificateur d'information et des entrées de signal L/S2 et L/S3 du premier amplificateur d'information IV1. Certes, l'interruption du courant sur l'une des lignes 15 de hits B1 ou BT produirait déjà à elle seule la commutation de la cellule de mémorisation SZ11 sélectionnée, mais l'abaissement simultané du potentiel sur l'autre ligne de bits ÏÏT ou B1 offre l'avantage d'une vitesse d'écriture plus élevée. L'abaissement du potentiel de base au niveau du transistor à émetteurs mul-20 tiples T11 ou T12 du second amplificateur d'informations IV2 qui est associé à cette ligne de bits B1 ou B? a en outre pour effet que ce transistor reste bloqué pendant le processus d'écriture, étant donné que la cellule de mémorisation SZ11 non écrite prend déjà complètement en charge le courant appliqué avant que le 25 potentiel d'écriture S1 = -2,6 V soit atteint sur la ligne de bits B1 ou B1, à l'exception du courant qui passe par le circuit d'inversion de charge DU1 ou DU2 et RU1. Il en résulte qu'il ne passe, à travers les résistances de collecteur R11 ou R12 des transistors à émetteurs multiples T11 ou T12, que les très 30 petits courants de base des transistors amplificateurs de lecture T13 et T14. Dans ces conditions de commande de l'amplificateur de lecture IV, la résistance de collecteur R13 de l'un des transistors amplificateurs de lecture T13 réduit l'amplification de courant de celui-ci par rapport à celle du second 35 transistor amplificateur de lecture T14, si bien qu'on obtient une position privilégiée pour la sortie de bit BÂ de l'amplificateur de lecture LV et, par suite, une faible perturbation d'écriture et un temps bref de pause d'écriture. Il a été décrit ci-dessus un exemple d'exécution auquel 40 ne se limite pas l'invention. Au contraire, d'autres modes de 71 33670 13 2107888 réalisation sont parfaitement concevables dans le cadre de l'invention. On pourrait notamment citer, comme exemple dans ce sens, une cellule de mémorisation qui est composée de deux transistors à émetteurs multiples comportant chacun trois émet-5 teurs, parmi lesquels, comme dans l'exemple d'exécution décrit, un émetteur est connecté aux lignes de bits, le deuxième à une ligne de sélection, mais le troisième à une ligne d'alimentation qui détermine l'état de repos de cette cellule de mémorisation et est maintenue à un potentiel fixe. Cette tension d'alimenta-10 tion s'élèverait à -1 V avec les potentiels choisis dans l'exemple d'exécution mentionné. On pourrait alors se passer des diodes commutatrices dans l'amplificateur d'adresses X et réduire encore la dissipation de puissance au repos du système de mémoire. Mais on rencontrerait par contre un certain inconvé-15 nient, en ce sens que la surface nécessaire pour une cellule de mémorisation serait augmentée de 10 % environ. Cela va à 1'encontre de 1'une des conditions requises pour l'intégration, de sorte qu'il y a lieu de peser les avantages et inconvénients pour chaque application. 20 Dans la description de l'exemple d'exécution, on est par ailleurs parti du fait que la partie adresse et la partie information sont intégrées en commun avec les cellules de mémorisation sur une plaquette. Cela offre les avantages d'une réduction des temps de propagation et d'une amélioration du 25 rapport signal/bruit, obtenus par des amplitudes plus faibles de tension et de courant avec des flancs plus raides. Au point de vue technique de fabrication, on a également besoin de moins de types de plaquettes, qui peuvent être réalisés en outre avec un nombre plus faible d'entrées et de sorties. Mais un inconvénient 30 de cette intégration complète, qui n'est guère compensé qu'avec la capacité croissante des plaquettes, tient au nombre élevé de composants par bit, car dans le cas contraire, davantage de cellules de mémorisation sont en général associées à une partie adresse et une partie information séparées. C'est pourquoi il 35 serait parfaitement concevable, avec une mémoire dont les plaquettes ne contiennent qu'un nombre relativement faible de bits, de renoncer à l'intégration complète avec une partie adresse et une partie information internes. 71 33670 14 2107888 REVENDICATIONS 1. Montage pour la lecture et l'écriture dans une mémoire à semiconducteurs bipolaires dont les cellules de mémorisation, disposées en matrices de mémoire, sont constituées par deux transistors à émetteurs multiples qui sont connectés 5 par tin émetteur à une ligne de sélection et, par un second émetteur, à des lignes de bits et dont les collecteurs sont reliés à la base de l'autre transistor à émetteurs multiples et à une résistance de collecteur, caractérisé par le fait que les résistances de collecteur (R1, R2) des cellules de mémorisation 10 (SZ) d'une mémoire matricielle (SM) sont mises en commun à une tension fixe, par le fait que, dans un premier amplificateur d'information (IV1), des transistors (T9, T10) pour la sélection matricielle sont montés entre les lignes de bits (BT, B2 ou BT, B^") et une première tension de service (U1 ), et servent 15 à interdire.le passage d'un courant par les lignes de bits lorsque la mémoire matricielle n'est pas sélectionnée, et par le fait que, dans un amplificateur d'adresses X (AVX), des interrupteurs à transistor (TX1, DX1 ou TX2, DX2) sont connectés aux lignes de sélection (A1, A2) et servent, à l'état de repos de la 20 mémoire matricielle, à abaisser la tension aux émetteurs des transistors à émetteurs multiples (T1, T2) connectés aux lignes de sélection dans une mesure suffisante pour qu'il ne passe plus qu'un courant résiduel à travers l'amplificateur d'adresses X. 2. Montage selon la revendication 1, caractérisé par 25 le fait que dans l'amplificateur d'adresses X (AVX) associé à une mémoire matricielle (SM), chaque ligne de sélection (A1, A2) est connectée, par le trajet collecteur-émetteur de l'un des transistors (TX1, TX2) pour la sélection de ligne et par une résistance d'émetteur, à une deuxième tension de service (U2) 30 négative et, par l'intermédiaire d'une diode commutatrice (DX1, DX2) polarisée dans le sens du passage, à une troisième tension de service (U3) plus positive que la deuxième. 3. Montage selon la revendication 1 ou 2, caractérisé par le fait que le premier amplificateur d'information (IV1) 35 associé à une mémoire matricielle (SM) contient deux transistors (T9, T10) pour la sélection matricielle, transistors dont les collecteurs sont connectés respectivement à une ligne de bits (B1, B2) et à l'autre ligne de bits (BT, U) des cellules de 71 33670 15 2107888 mémorisation (SZ), dont les émetteurs sont à la première tension de service (U1) par l'intermédiaire d'une résistance d'émetteur (R9, R10) et dont les "bases sont connectées en commun à une première entrée de signal (MA) par laquelle ces transistors sont 5 bloqués par un signal de repos (R) à l'état de repos de la mémoire matricielle. 4. Montage selon l'une quelconque des revendications 1 à 3, caractérisé par le fait qu'aux lignes de bits (B1, BT ou B2, B2) d'une colonne de la mémoire matricielle (SM), sont con-10 nectées les cathodes de diodes d'inversion de charge (DU1, DU2 ou DU3, DU4) dont les anodes sont interconnectées et mises à la terre par l'intermédiaire d'une résistance d'inversion de charge (RU1 ou RU2). 5. Montage selon l'une quelconque des revendications 15 1 à 4, caractérisé par le fait que pour la sélection d'une colonne de cellules de mémorisation (SZ) à partir de la mémoire matricielle (SM), on monte, entre les lignes de bits (bT, B1, B2, B£) et les sorties du premier amplificateur d'information (IV1), un amplificateur d'adresses Y (AVY) dans lequel des 20 transistors (T4, T5 ou T6, T7), connectés par paires par leurs bases à une entrée de signal (AY1, AY2) de cet amplificateur, sont connectés par leur collecteur à l'une des deux lignes de bits d'une colonne de mémoire et, par leur émetteur, à l'une des deux sorties du premier amplificateur d'information (IV1). 25 6. Montage selon la revendication 5, caractérisé par le fait que pour la sélection d'une cellule de mémorisation (par exemple SZ11) de la mémoire matricielle (SM), les transistors (T9, T10) pour la sélection matricielle dans le premier amplificateur d'information (IV1) sont placés à l'état conduc-30 teur par un signal de sélection matricielle (M) et les transistors (T4, T5) de l'amplificateur d'adresses Y (AVY), connectés aux lignes de bits (B1, BT) de la cellule de mémorisation à sélectionner sont mis à l'état conducteur par un signal de sélection Y (A), et par le fait que, pour la sélection de rangée, 35 la ligne de sélection (A1) associée à la cellule de mémorisation à sélectionner est, de même qu'à l'état de repos, couplée à la troisième tension de service (U3) par l'intermédiaire d'une diode commutatrice (DX1), tandis que les autres lignes de sélection (A2) sont couplées à la deuxième tension de service (U2) 40 plus négative par l'intermédiaire des transistors (TX2) pour la 71 33670 16 2107888 sélection de rangée qui leur sont associés et qui sont placés à l'état conducteur. 7. Montage selon l'une quelconque des revendications 1 à 6, caractérisé par le fait qu'un deuxième amplificateur 5 d'information (IV2) est connecté aux lignes de bits (B1, ÏÏT, B2, ÏÏ5"), avec deux autres transistors à émetteurs multiples (T11, T12) dont les collecteurs sont raccordés respectivement à l'une des deux sorties de signal de cet amplificateur et sont mis à la terre par l'intermédiaire d'une résistance de collec-10 teur (RI1, R12), dont la base est raccordée à l'une des entrées de signal (L/SO, L/S1) de cet amplificateur et dont l'émetteur est connecté à l'une des lignes de bits de telle sorte que l'un des deux transistors à émetteurs multiples (T1, T2) des cellules de mémorisation (SZ) soit associé à l'un des deux transistors 15 à émetteurs multiples (T11, T12) du deuxième amplificateur d'information. 8. Montage selon la revendication 7, caractérisé par un amplificateur de lecture (LV) avec deux transistors amplificateurs de lecture (T13, T14) dont la base est connectée à l'une 20 des deux sorties de signal du deuxième amplificateur d'information (IV2), dont les émetteurs sont couplés et sont à la première tension de service (U1) par l'intermédiaire du trajet collecteur-émetteur d'un autre transistor (T15) conducteur à l'état sélectionné de la mémoire matricielle (SM) correspondante 25 et par l'intermédiaire de la résistance d'émetteur (R15) de celui-ci, et dont les collecteurs sont mis à la terre par l'intermédiaire de la résistance de collecteur (R13) dont les valeurs diffèrent entre elles, le collecteur de l'un des transistors amplificateurs de lecture (T13) étant connecté à la 30 sortie de signal de l'amplificateur de lecture. 9. Montage selon la revendication 6 ou 7, caractérisé par le fait que les transistors à émetteurs multiples (T11, T12) montés dans le deuxième amplificateur d'information (IV2) sont rendus conducteurs pendant le processus de lecture par des 35 signaux de lecture (L) appliqués aux entrées de signal (L/SO, L/S1) de cet amplificateur. 10. Montage selon l'une quelconque des revendications 2 à 9, caractérisé par le fait que, dans le premier amplificateur d'information (IV1), on a connecté, au collecteur des tran- 40 sistors (T9, T10) pour la sélection matricielle, par son émet 71 33670 17 2107888 teur, un autre transistor (T8 ou T3) dont le collecteur est mis à la terre et dont la base est connectée à l'une des deux autres entrées de signal (L/S3 ou L/S2) du premier amplificateur d'information. 5 11. Montage selon la revendication 10, caractérisé par le fait que pour l'écriture d'une information "1" ou "0" respectivement dans une cellule de mémorisation sélectionnée (par exemple SZ11) par le moyen d'une ligne de bits (B1 ou ÏÏT), la tension sur cette ligne de bits est abaissée par un signal 10 d'écriture négatif (S1 ou S0) à la base du transistor à émetteurs multiples correspondant (T11 ou T12) du second amplificateur d'information (IV2) et l'autre ligne de bits de la cellule de mémorisation sélectionnée est empêchée d'être traversée par le courant par le fait que l'autre transistor (T8 ou T3) associé 15 à cette ligne de bits dans le premier amplificateur d'informations (IV1) est rendu conducteur par ion autre signal d'écriture (S1 ou S0).