Brevet FR2090171A1 — publié le 19720114

i 2090171 L'invention se rapporte d'une façon générale à une technique de réduction de la largeur «le bande pour un système de communication employant un codage différentiel et plus particulièrement à un système employant une modulation de code d'impulsion différentielle (désigné ci—après DFCM) et 5 possédant une boucle de réaction entièrement digitale pour engendrer et recevoir les signaux de modulation DPCM. Un système de modulation DPCM diffère de la modulation standard de code d'impulsion : modulation PCM, en ce que : au lieu de transmettre la valeur absolue du signal d'entrée, le système DPCM transmet la différence entre le 10 signal sélectionné des signaux d'entrée et une valeur estimée du signal d'entrée donné. Le signal estimé est déterminé à partir d'un ou de plusieurs signaux sélectionnés précédents. Un système DPCM est plus avantageusement employé lorsque le signal d'entrée est très fortement corrélatif, c'est—à—dire que la probabilité pour que la différence d'amplitude entre deux signaux 15 successifs soit supérieure à une faible différence est très faible. Un exemple d'un tel signal est un signal de télévision dans lequel la différence d'amplitude entre deux signaux successifs sélectionnés ou de points adjacents le long d'une ligne de balayage est en général inférieure à 10 % de l'excursion dynamique totale de l'amplitude du signal. Ainsi, en disposant toute la 20 puissance de codification du système dans la différence entre deux impulsions sélectionnées successives* plutôt que dans l'excursion entière du signal d'entrée, la valeur du rapport signal - bruit de quantification du système peut être relevée en raison de l'utilisation de mesures plus petites. Dans un type de système de l'art antérieur, R. E. Graham décrit au 25 brevet U. S. 2.905.756, un système de modulation DPCM possédant un dispositif de prédiction qui au lieu d'être basé sur des signaux antérieurs est basé sur une approximation linéaire. Un inconvénient d'un tel système est que le système n'est pas autocorrectif. Par exemple, dans un système DPCM possédant un circuit de réaction, si une erreur s'est produite, elle sera corrigée dans 30 les cycles suivants. En utilisant une boucle de réaction, les signaux différentiels transmis sont aussi renvoyés dans le système et Utilisés pour reconstruire le signal sélectionné d'entrée précédent. Le signal reconstruit est alors comparé au signal sélectionné d'entrée suivant pour produire un signal différentiel qui de nouveau est renvoyé pour reconstruire le signal 35 sélectionné d'entrée précédent. Ainsi, si un signal d'entrée était engendré de façon à ce qu'il soit supérieur à celui qu'il devrait représenter, le signal différentiel produit serait plus grand qu'il devrait l'être mais il serait utilisé pour reconstruire ce plus grand signal d'entrée sélectionné de façon à comparer ce signal reconstruit au prochain signal d'entrée sélectionné. De 40 cette manière, le présent système est autocorrectif et les erreurs qui 71 1ô3ô7 2090171 autrement s'accumuleraient sont éliminées. Dans la revue : "Bell system Technical Journal" de Janvier 1966, à la page 117» J. B. O'Neal a décrit un autre système DPCM de l'art antérieur employant une prédiction basée sur des signaux sélectionnés antérieurs ; 5 cependant, la boucle de réaction comporte un codeur PCM et un décodeur PCM ainsi que d'autres composants analogiques. Si une cadence d'échantillonnage de 10 MHz est requise, cadence d'échantillonnage requise pour un signal de télévision de largeur de bande de 4,5 MHz, alors le retard de propagation total de la boucle doit être inférieur à 100 nanosecondes. Dans l'état actuel de 10 l'art, il est très difficile d'obtenir un tel retard lorsque la boucle contient à la fois le codeur et le décodeur. Un second problème est celui de la mémoire analogique représentée par le signal sélectionné et le circuit de maintien de O'Neal. Du fait qu'il n'existe pas deux convertisseurs digitaux analogiques qui soient exactement semblables et en raison de la mémoire 15 analogique, les différences entre les convertisseurs de codage et de décodage conduisent à une accumulation d'erreurs. Selon l'invention, on prévoit un système PCM différentiel à vitesse élevée dans lequel un signal analogique d'entrée est codé par un dispositif de codage standard PCM en mots à n bits. Les sorties de mots à n bits du codeur 20 sont alors transmises à un système DPCM dans lequel les mots à n bits sont tronqués en mots à n-2 bits et renvoyés dans un système à boucle de réaction entièrement digital, puis sont transmis par un canal digital à un système récepteur dans lequel"les mots à n-2 bits sont reconvertis en mots à n bits pour décodage dans une représentation analogique du signal d'entrée analogique 25 original. Dans la partie transmission, l'entrée du mot à n bits est d'abord transmise à un registre soustracteur digital dans lequel la valeur estimée du signal sélectionné est soustraite du signal particulier d'entrée sélectionné produisant ainsi un signal de différence d'une longueur de n bits. Le signal différence est alors traité par un circuit logique d'algorithme de soustraction 30 pour produire un mot de sortie à n-2 bits en vue de sa transmission. La sortie est alors traitée dans une boucle de réaction entièrement digitale qui engendre les valeurs prédites des entrées particulières sélectionnées pour être traitée par le registre soustracteur digital. La partie réceptrice du circuit reçoit les mots à n-2 bits et les traite dans un dispositif à boucle digitale pour 35 réengendrer les mots originaux à n bits sélectionnés pour les traiter dans le décodeur PCM. On notera que la boucle de réaction entièrement digitale du présent système résout le problème du retard de la propagation. La boucle entière est digitale et ni le codeur, ni le décodeur, ne se trouvent dans les boucles. Ainsi, le retard de propagation dans les boucles peut être maintenu 40 aisément au-dessous de 100 nanosecondes, car la boucle contient seulement les 11 18387 3 2090171 circuit:» aigitaux _-s vitesse élevée. Je ulus, la quantification linéaire ou non linéaire peut être employée■et les noues de réalisation employant les deux approche;? sont décrits ci—après. Sur le des-i in : 5 La figure 1 représente un schéma sous forme de blocs d'un mode de réalisation de système DPCM linéaire selon l'invention, la figure 2 est un schéma sous forme de blocs représentant sous une t'or-ne plus détaillée une partie de la portion du transmetteur du système de la figure 1, 10 la figure 3 est un schéma sous forme de blocs montrant sous une fome plus détaillée une autre partie de la partie transmettrice du système de la figure 1, la figure 4 est un schéma sous forme de blocs montrant sous une forme plus détaillée la partie réceptrice du système de la figure 1, 15 la figure 5 représente un schéma sous forme de blocs d'un mode de réalisation de système DPCM non linéaire selon l'invention, la figure 6 est un signal de télévision reçu par un système analogique sans traitement du signal, les figures 7 à 13 représentent un signal de télévision traité dans un 20 système PCM conventionnel de différentes longueurs de bits, les figures 14 à 18 représentent un signal de télévision traité dans on système DPCM linéaire selon l'invention pour différentes longueurs de bits. Si l'on se réfère maintenant à la figure 1 dans laquelle on a représenté un schéma sous forme de blocs d'un mode de réalisation du système DPCM 25 digital selon l'invention, on voit qu'un signal d'entrée analogique dans la partie de transmission 1 lu système est appliqué au codeur PCM conventionnel 2 qui fournit un signal de sortie de mots \ n bits pour chaque signal analogique sélectionné. La sortie du codeur est transmise au registre soustracteur digital 3. Le soustracteur reçoit aussi un mot à n bits du registre de mémoire 30 4. Comme on le décrira ci-après, le mot reçu du registre de mémoire est une estimation du signai sélectionné qui est appl" quée au registre soustracteur digital 3 "i partir du codeur 2, l'estimation étant basée sur les signaux sélectionnés transmis précédemment. Il est clair que le signal estimé peut ou peut ne pas être identique au signai sélectionné présent, la différence 35 résultant de l'importance de la partie de l'excursion dynamique qui a été sautée entre les signaux d'entrée sélectionnés successifs. Le registre soustracteur digital 3 possède une sortie qui est transmise à un circuit logique 5 d'algorithme de soustraction. En fonction de la fidélité désirée du signal reconstruit *- la sortie du récepteur du système, l'algorithme peut être choisi 40 de façon tronquer un, deux, trois ou même davantage de bits du signal à 71 18387 4 2090171 n bits reçu du soustracteur 3. A titre d'exemple, pour une sortie logique d'algorithme à n-2 bits, l'excursion dynamique du signal d'entrée est réduite à un quart. Ainsi, on a besoin de transmettre seulement N/4 niveaux (où N = 211). Le circuit logique 5 de l'algorithme de soustraction fonctionne dans les 5 conditions suivantes : 1. La sortie est en code binaire direct ; 2. Si Ag est supérieur à Ag ^ de plus de N/8 niveaux, où As correspond au signal sélectionné présent et est l'estimation du signal sélectionné actuel, alors le circuit ne transmet que des 1 ; 10 3. Si as ^ est supérieur à a^ de plus de n/8 niveaux, alors le circuit ne transmet que des 0. La sortie du circuit logique 5 de l'algorithme de soustraction à n-2 bits est reliée h un multiplexeur conventionnel 6 pour transmission par un canal 7 à la partie réceptrice 8 du système. Le canal 7 peut être de n'importe 15 quel type de liaison de communication et posséder une largeur de bande et un niveau de bruit proportionnés aux exigences de la sortie du signal du multiplexeur 6. Par exemple, le canal 7 peut se composer d'une liaison par câble, d'une liaison par micro-ondes ou d'une liaison station terrestre - satellite -station terrestre. Le multiplexeur 6 reçoit aussi l'impulsion de remise à 20 zéro "G" qui est décrite en détail ci-après. Selon le type de communication impliqué, le multiplexeur 6 peut aussi recevoir d'autres entrées. Par exemple, dans une transmission de télévision, on transmet l'information sonore, l'information de suppression du retour et l'information de synchronisation de cadrage. Dans le eas de télévision, on peut supposer que le signal analogique 25 video doit être appliqué à l'entrée du système DPCM sans l'information de synchronisation ou de suppression. La sortie du circuit logique 5 est également reliée à la boucle de réaction entièrement digitale du circuit logique 9 qui convertit le mot à n-2 bits en un mot à n bits. Le mode de conversion est exposé en se référant 30 à la figure 3 ci-après. La sortie du circuit logique 9 à n bits est transmise à la logique de l'additionneur digital 10 qui reçoit aussi une sortie à n bits du registre de mémoire 4 d'un second arrangement de boucle de réaction par la ligne 16. Le fonctionnement de la section de transmission 1 sera expliqué plus en détails dans la discussion des figures suivantes. 35 Dans la partie réceptrice 8, le dé-multiplexeur 11 fournit une sortie i n-2 bits au circuit logique 12. Le circuit logique 12, le circuit logique 13 de l'additionneur digital et le registre de mémoire 14 fonctionnent de la même manière que les logiques 9 et 10 respectivement et que le registre 4 du transmetteur 1. Le registre de mémoire 14 fournit une sortie à n bits au 40 décodeur PCM 15 qui fournit un signal de sortie analogique qui est une 71 18387 5 2090171 reconstruction du signal d'entrée analogique au transmetteur 1. Si l'on se réfère maintenant à la figure 2, on voit qu'une partie du transmetteur 1 a été représentée en plus de détails. A titre d'exemple, le codeur PCM 2 peut être un convertisseur analogue digital possédant une sortie 5 à 7 bits parallèles sur les lignes 101 à 107. La ligne 101 transmet le bit le plus significatif : le bit 1. Le codeur PCM 2 code sur la commande du compteur de décade 16. Le compteur de décade 16 est entraîné par une horloge 17 qui a une fréquence choisie en fonction du type du signal d'entrée analogique. Lors du comptage de 0, le compteur de décade 16 commande le codeur PCM pour effec-10 tuer un échantillonnage, lors du compté 3 une impulsion est appliquée sur la ligne G qui est utilisée pour enregistrer les nouvelles valeurs dans les registres de mémoire. Le convertisseur analogique digital 2 fournit des bits de sortie 1 à 7 sur les lignes 101 à 107 qui sont alors transmis aux entrées SX1 à SX7 des soustracteurs digitaux S1 à S7 respectivement qui comprennent le 15 registre 3 du soustracteur digital. Un second jeu d'entrées SY1 à SY7 3ur les lignes H, J, Kf Lt M, N et 0, respectivement, provenant du circuit à boucle de réaction entièrement digital et décrit en plus grand détail ci-dessous, sont appliquées aux soustracteurs S1 à S7» respectivement, pour fournir les sorties de iifférences D1 à D7 ainsi que les impulsions de non différence D1 à D3. 20 Chaque soustracteur possède une sortie du circuit de réception du signal d'entrée converti qui est connectée à l'entrée du circuit de réception du signal soustrait du soustracteur voisin d'ordre plus élevé, de sorte que B^1 de S1 est connecté à BQyT2 de S2, etc.. On notera que BqUT1 et BQUT1 sont connectés à d'autres circuits qui seront décrits ultérieurement. Il est clair, 25 d'après cet exposé, qu'un signal à Bq^I indique une condition de report qui signifie que la capacité du registre a été dépassée. Le tableau suivant illustre l'opération du soustracteur S1 illustrant de la sorte le fonctionne- ment de tous les autres soustracteurs. bin1 sx1 SY1 D1 d7 bout1 bout 0 0 0 0 i 0 1 0 0 1 0 î 1 0 0 1 0 1 0 0 1 0 1 1 0 1 " 0 1 1 0 0 1 0 1 0 1 0 1 0 1 1 0 1 1 0 0 1 0 1 1 1 1 0 1 1 0 Les entrées en SX1 à SX7 représentent A^, le signal sélectionné présent, et les entrées en SY1 à SY7 représentent Ag_1, le signal alors prédit provenant 40 de la boucle de réaction. A titre d'exemple, supposons que A^ = 0000000 et 71 1Ô387 2090171 que As ^ = 0010110. La sortie différence en D1 à D7 est 1101010 avec un report parce que ^ est supérieur à A^. Le nombre 1101010 est le complément à deux de 0010110, ce qui est une manière commode de représenter les nombres négatifs puisque l'addition peut être effectuée sans avoir à considérer le signe de 5 chacun des termes et que la somme est correcte à la fois en valeur absolue et en signe. On peut se rapporter à l'ouvrage "Logical Design of Digital Computers" de Montgomery Phister, Jr., John Viley 8c Sons, Inc., New York (1958), pages 278 à 295, pour une discussion de la propriété des nombres binaires. 11 est clair que les logiques d'additionneurs digitaux 10 et 13 font usage de 10 cette propriété pour effectuer l'addition et la soustraction seulement au moyen d'additionneurs. Les sorties des soustracteurs S1 à S7 sont appliquées au circuit logique 5 de l'algorithme de soustraction comprenant les portes OU G1 à G16. Un cercle autour de la sortie d'une porte indique une sortie "non". Ainsi, 15 par exemple, un tableau pour G3 serait le suivant : ligne 302 ligne 301 ligne 31 ligne 32 0 0 0 1 0 110 1 1 1 0 20 1 0 10 La sortie du soustracteur s1 est appliquée à l'entrée 111 de la porte G1 et aussi à l'entrée 401 de la porte G4. Le du soustracteur s1 est relié à l'entrée 201 de la porte G2 et à l'entrée 502 de la porte G5. La sortie D1 du soustracteur s1 est reliée à l'entrée 202 de la porte G2. La 25 sortie D1 du soustracteur s1 est reliée à l'entrée 112 de la porte G1. La sortie D2 du soustracteur S2 est reliée à l'entrée 203 de la porte G2 et la sortie D2 est reliée à l'entrée 113 de la porte G1. La sortie D3 du soustracteur S3 est reliée à l'entrée 204 de la porte G2. La sortie D3 du soustracteur S3 est reliée à l'entrée 602 de la porte G6 et à l'entrée 114 de la porte G1. 30 La ligne de sortie 11 de la porte G1 est reliée à l'entrée 301 de la porte G3 et la ligne de sortie 21 de la porte G2 est reliée à l'entrée 302 de la porte G3. La ligne de sortie 32 de la porte G3 est connectée à l'entrée 601 de la porte G6 et la ligne de sortie 31 de la porte G3 est reliée à l'entrée 402 de la porte G4 et à l'entrée 501 de la porte G5. La ligne de sortie 41 de G4 est 35 reliée à l'entrée 701 de la porte G7 et l'entrée 801 de la porte G8, l'entrée 901 de la porte G9, l'entrée 1001 de la porte G10 et l'entrée 1101 de la porte Gll. La ligne de sortie 51 de la porte G5 est reliée aux entrées 1201 de la porte G12, 1301 de la porte G13, 1401 de la porte G14, 1501 de la porte G15 et 1601 de la porte G16. La ligne de sortie 61 de la porte G6 est reliée à 40 l'entrée 702 de la porte G7 et la sortie 71 de la porte G7 est reliée à la 71 18387 7 2090171 ligne -l'entrée 1202 de la porte 312. La sortie 81 de la porte G8 est reliée à l'entrée 1302 de la porte 513, la sortie 91 de la porte G9 est reliée à l'entrée 1402 de la porte G14, la sortie 101 de la porte G10 est reliée à l'entrée 1502 ie la poi'te G15t et la sortie 1111 de la porte Gll est reliée à l'entrée 1602 5 de -a porte 31b. Les sorties 121, 131, 141, 151 et ibl des portes G12, G13, GI4, 3±5 et 316, sur leurs lignes correspondantes, sont reliées au circuit logique 9 et au circuit logique 10 de l'additionneur digital représenté en plus de détails à la Figure 3. Les sorties des portes G12 i 316 constituent aussi la sortie de la partie transmettrice qui est reliée au multiplexeur 6 pour la 10 transmission par le canal 7 à la section réceptrice 8 du système. Afin de satisfaire aux conditions exprimées ci-dessus pour je code transmis, le circuit logique 5 de l'algorithme de soustraction fonctionne comme suit pour quatre conditions de sorties différentes des soustracteurs SI à 37 : 15 1. S'il n'y a pas de report et que D1, D2, et D3 ne sont pas tous ?s 0, D3, D4, 05, û6 et 07 transmettent tous des 1. Ceci est le cas lorsque A "> A „ de 15 unités et plus. s ^ s-1 IX. S'il n'existe pas de report et que D1, D2, et D3 sont tous à 0, D3 est transmis en tant que 1 et D4, D5, D6 et D7 dans l'état où ils se trouvent. 20 Ceci est le cas lorsque A est supérieur ou égal à A^ de moins de 15 imités. III. S'il existe un report et que D1f D2, D3 sont tous à 1, D3 est transmis comme 0 et D4, D5, D6 et D7 sont transmis dans l'état où ils se trouvent. C'est le cas où A „ est suoérieur ou égal k A de moins de 16 s-1 3 s _ uni tés. 25 IV. S'il y a un report et que D1, D2 et D3 ne sont pas tous à 1, D3, D4, D5, D6 et D7 sont tous transmis en tant que 0. Ceci est le cas où A „ S— i est supérieur .ï Ag de 16 unités ou plus. Ainsi, pour tout point de référence donné, le système possède une excursion dynamique de plus de 15 unités ou de moins de 16 unités, soit un 30 total de 32 unités (zéro compté) ou un quart de l'excursion dynamique totale de 128 unités. Le tableau suivant indique jes signaux de transmission à cinq chiffres pour diverses valeurs positives et négatives autour d'un point de référence donné. Il est clair qu'au cas où le système commence à la valeur la plus basse possible ou la plus haute possible, il faudra huit cycles de 35 transmission ou davantage pour que le système balaye 1'excursion dynamique totale : (b) 15 14 11111 11110 40 13 111C1 71 18387 8 2090171 12 11100 11 11011 10 11010 9 11001 5 8 11000 7 10111 6 10110 5 10101 4 10100 10 3 10011 2 10010 1 10001 0 10000 - 1 01111 15 - 2 01110 -3 01101 - 4 01100 - 5 01011 - 6 01010 20 - 7 01001 - G 01000 - 9 00111 - 1& 00110 11 00101 25 - 12 00100 - 13 00011 - 14 00010 - 15 00001 - 16 00000 30 a est la différence des valeurs entre A et A , et b est le code s s-1 transmis. Il est clair que si l'on choisit de transmettre un code à quatre chiffres au lieu d'un code à cinq chiffres, qu'un code similaire peut être établi pour une série de valeurs de + 7 ou de - 8. De la même manière, le 35 principe s'applique au mot tronqué de 8 bits pour transmettre un mot sélectionné à 6 bits, et ainsi de suite. Les exemples suivants qui illustrent l'opération du circuit 6 de l'algorithme de soustraction pour les quatre cas de l'algorithme sont les suivants : 71 18387 2090171 I II III IV BOUT1 O O 1 i bOUT1 110 0 D1 0 0 11 5 ÏÏT 1 1 0 0 D2 0 0 1 1 D2 1 10 0 D3 10 10 D3 0 10 1 10 D4 d.4 d4 d4 d4 D5 d5 d5 d5 d5 D6 do d6 d6 d6 D7 d7 d7 d7 d7 111 0 0 11 15 112 0 0 1 1 113 0 0. 1 1 114 10 10 11 0 10 0 201 11 0 0 20 202 1 1 0 0 203 1 1 0 0 204 0 1 0 1 21 O 0 1 0 301 0 10 0 25 302 0 0 1 0 31 0 11 0 32 1 0 0 1 401 0 0 1 1 402 0 1 1 0 30 41 1 0 0 0 501 0 1 10 502 1 1 0 0 51 0 0 0 1 601 1 0 0 1 35 602 1 0 1 0 61 0 1 0 0 701 1 0 0 0 702 0 1 0 0 71 0 0 1 1 40 801 1 0 0 0 71 18387 10 2090171 I II III IV 802 d4 d4 d4 d4 81 0 d4 d4 d4 901 1 0 0 0 5 902 d5 d5 d5 d5 91 0 d5 d5 d5 1001 1 0 0 0 1002 d6 d6 d6 d6 101 0 d6 d6 d6 10 1101 1 0 0 0 1102 d7 d7 d7 d7 1111 0 d? d7 d7 1201 0 0 0 1 1202 0 0 1 1 15 *121 1 1 0 0 1301 0 0 0 1 1302 0 d4 d4 d? *131 1 d4 d4 0 1401 0 0 0 1 20 1402 0 d5 d5 d5 *141 1 d5 d5 0 1501 0 0 0 1 1502 0 d6 d6 d6 *151 1 d6 d6 0 25 1601 0 0 0 1 1602 0 d7 d7 d7 *161 1 d7 d7 0 Dans ce tableau, le signe * indique la sortie transmise, 121 est le bit le plus significatif. 30 Dans l'exemple ci-dessus, pour le cas I on a supposé que D1 et D2 étaient égaux à 0 et que D3 était égal à 1. Il est clair qu'il n'y a pas d'importance à ce que l'une ou toutes les différences D1, D2 et D3 soient égales à 1, parce que n'importe laquelle rend les sorties des portes G1 et G2 égales à zéro, rendant ainsi la sortie 32 de la porte G3 égale à 1 et 35 transmettant de la sorte un 1 à l'entrée 601 de la porte G6 et amenant sa sortie à l'état 0. En ce qui concerne le cas IV, il est également clair que l'une ou plusieurs des différences D1, D2 ou D3 peuvent être nulles. Dans l'exemple ci-dessus, D3 a été choisie égale à 0. On peut voir que la sortie 121 de la porte G12 doit être 0, par conséquent les deux entrées 1201 et 1202 40 doivent être à l'état 1. Afin que cette condition puisse s'établir, il doit 71 18387 11 2090171 exister deux valeurs nulles appliquées aux entrées 501 et 502 de la porte G5. Le zéro à l'entrée 502 est une conséquence de l'existence d'un report, c'est- À-dire que la sortie 8rT 1 est à zéro. L'autre 0 peut être retransmis à la UU X sortie 31 de la porte G3. .Afin que cette sortie soit nulle, les deux entrées 5 301 et 302 doivent être nulles. Afin que cette condition intervienne, il doit exister au noins un 1 ?. l'une des entrées des portes G1 et G2, respectivement. Il existe automatiquement un 1 à l'une quelconque des entrées de la porte G1, notamment de l'entrée 111 parce qu'il y a un report et que la sortie Bq^I est égale à 1. Quant à la porte G2, si l'une ou toutes les différences I>1, D2 ou 10 D3 sont -i 0, alors les sorties D1, D2 ou D3 seront à l'état 1, fournissant ainsi la valeur nécessaire 1 i l'une des entrées de la porte G2. Si l'on se réfère maintenant \ la figure 3, on voit que l'on a représenté la logique du circuit de la boucle de réaction du transmetteur de la section 1 comprenant la logique de l'additionneur digital 10, la logique 9 et le 15 registre de mémoire 4. L'additionneur 10 comporte des unités d'addition A1 à A7 et un registre de mémoire 4 qui comprend les flip-flops FP1 à FF7. Le report d'entrée C^l de l'additionneur A1 est connecté à la sortie de report ^OUT*" dC 'additionneur 2 et ainsi de suite tout le long de la ligne. Ainsi, si l'additionneur A7 possède des unités en AX7 et AY7, la somme E7 est 0 et un 20 1 est disponible en CQUT7 et 0^6. Un tableau pour l'additionneur A6 pourrait 25 i titre d'exemple, le suivant : AX6 AY6 cm6 E6 °0UT 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1" 0 0 1 1 0 0 1 1 0 1 1 0 1 0 1 1 1 1 1 1 30 Un circui t logique 9 est inclus sur la ligne transmettant le bit le plus significatif sur la ligne F provenant de la sortie du circuit logique 5 de l'algorithme de soustraction et comporte une porte OU inverseur G17. La ligne A de bit A est reliée à l'entrée AX7 de l'additionneur A7, la ligne du 35 bit 3 à l'entrée AX6 de l'additionneur A6, la ligne de bit C à l'entrée AX5 de l'additionneur A5» la ligne du bit D à l'entrée AX4 de l'additionneur A4, la ligne du bit F (D3) à l'entrée 1701 de la porte inverseur G17 et la sortie inversée D3 de la sortie 171 à l'entrée AX3 de l'additionneur A3 et à l'entrée AX2 de l'additionneur A2. Le bit D3 sur la ligne F est également transmis 40 directement à l'entrée AX1 de l'additionneur A1. Ainsi, la porte G17 est 71 18387 12 2090171 est utilisée dans un arrangement pour fournir un mot à n bits en réponse à l'entrée de mots à n-2 bits. Les entrées AY1 à AY7 des additionneurs AT i A7 sont les sorties du circuit de réaction des flip-flops FF1 à FF7 du registre de mémoire. Les sorties d'additionneurs A2 à A7 désignées E2 à E7 sont reliées 5 directement au jeu d'entrées S12 à S17 des flip-flops d'enregistrement FF2 à FF?. La sortie E1 de l'additionneur A1 est reliée à l'entrée 1801 de la porte OU inverseur G18 dont la sortie 181 est reliée à l'entrée S11 du flip-flop FF1. En inversant le bit le plus significatif après l'addition, le procédé d'addition et de soustraction à l'aide seulement d'additionneurs au moyen de 10 compléments est effectué comme indiqué ci-dessus. Les impulsions de remise à zéro R1 à R7 sont rétablies par les impulsions de la ligne G. La fonction de l'impulsion de remise à zéro dans l'opération du système entier est décrite ci-dessous en plus de détails. Les sorties de flip-flop 01 à 07 sont retransmises sur les lignes H, Jf K, L, M, N et 0, respectivement, aux entrées des 15 additionneurs A1 à A7 et sont également renvoyées comme les entrées SY1 à SY7 aux soustracteurs S1 à S7, comme décrit ci-dessus. Dans la pratique actuelle, le registre soustracteur 3 et la logique d'additionneur 10 peuvent être construits sur des cartes de modules logiques utilisant des circuits intégrés du type connu sous le nom de Motorola MC1021 20 pour les soustracteurs S1 à S7 et des circuits intégrés du type connu sous le nom de Motorola MC1019 comme additionneurs A1 à A7. La pratique de construction exposée dans l'article intitulé : "High-Speed Digital Logic for Satellite Communications" (Logique Digitale à Vitesse Elevée pour Satellites de Communications) de 0. Gene Gabbard dans la revue "Electro-Technology", d'Avril 25 1969, pages 59 à 65, permet d'effectuer les opérations requises à vitesse élevée pour traiter les signaux de télévision à une cadence d'échantillonnage de 10 MHz. La figure 4 représente un schéma détaillé sous forme de blocs de la partie du récepteur suivant le démultiplexeur 11. On notera que le circuit 30 est identique à celui de La figure 3, sauf en ce qui concerne l'addition du convertisseur digital analogique et que le circuit correspond sinon directement à la logique 9, à l'additionneur 10, et au registre de mémoire de la partie 1 du transmetteur. Les parties correspondantes de la section réceptrice ont été désignées par G'17 (circuit logique 12), A'I à A'7 (logique 13 de l'additionneur 35 digital) G'l8 et FF'1 à FF'7 (registre de mémoire 14). A titre d'exenple du fonctionnement du système, deux cas extrêmes seront traités dans le système. Les deux cas sont les suivants : (l) lorsque seuls des "0" sont enregistrés dans les registres 4 et 14 et que le signal analogique de niveau maximum est appliqué à l'entrée du système, et (2) lorsque seuls des 40 "1" sont enregistrés dans les registres 4 et 14 et que le signal analogique 71 18387 13 2090171 d'un niveau le plus faible est appliqué -i l'entrée du système. 10 15 20 25 30 35 CAS I SORTIE à/D FF 1—7 D1-D7 ALGORITHME TRANSMISSION X1-X7 E1-E7 FF1-FF7 CAS I SORTIE A/û FF 1-7 D1-D7 ALGORITHME TRANSMISSION X1-X7 E1-E7 FF1-FF7 CAS I SORTIE A/D FF 1-7 D1-D7 ALGORITHME TRANSMISSION X1-X7 E1-E7 FF1-FF7 40 CAS II SORTIE A/D FF 1-7 D1-D7 ALGORITxiME TRANSMISSION X1-X7 E1-E7 FF1-FF7 CYCLE I 1111111 OOOOOOO 1111111 I 11111 1001111 1001111 0001111 CYCLE 5 1111111 0111100 1000011 I 11111 1001111 0001011 1001011 CYCLE 9 1111111 1111000 0000111 II 10111 1000111 0111111 1111111 CYCLE 1 OOOOOOO 1111111 *0000001 IV 00000 0110000 0101111 1101111 CYCLE 2 1111111 0001111 1110000 I 11111 1001111 1011110 0011110 CYCLE 6 1111111 1001011 0110100 I 11111 1001111 0011010 1011010 CYCLE 2 OOOOOOO 1101111 *0010001 IV 00000 0110000 0011111 1011111 CYCLE 3 1111111 0011110 1100001 I 11111 1001111 1101101 0101101 CYCLE 7 lllllll 1011010 0100101 I 11111 1001111 0101011 1101001 CYCLE 3 OOOOOOO 1011111 *0100001 IV 00000 0110000 0001111 1001111 CYCLE 4 lllllll 0101101 1010010 I 11111 1001111 1111100 0111100 CYCLE 8 lllllll 1101001 0010110 I 11111 1001111 0111010 1111000 CYCLE 4 OOOOOOO 1001111 *0110001 IV 00000 0110000 lllllll 0111111 71 18387 14 2090171 CAS II CYCLE 5 CYCLE 6 CYCLE 7 CYCLE 8 SORTIE A/D 0000000 0000000 0000000 0000000 FF 1-7 0111111 0101111 0011111 0001111 D1-D7 *1000001 *1010001 *1100001 *1110001 ALGORITHME IV IV IV IV TRANSMISSION - 00000 00000 00000 00001 X1-X7 0110000 0110000 0110000 0110001 E1-E7 1101111 1011111 1001111 1000000 FF1-FF7 0101111 0011111 0001111 0000000 10 *Report Etant donné que le signal transmis est appliqué à la boucle de réaction digitale dans le transmetteur 1 et au récepteur 8, les bits enregistrés en FF1 à FF7 seront aussi présents dans FF*1 à FF'7 du récepteur à un temps ultérieur fixe (dépendant du retard du canal 7 et du retard du système dans 15 plusieurs registres) et en supposant une liaison de transmission sans erreur. Ainsi, après neuf cycles dans le cas (l) et huit cycles dans le cas (2), l'entrée originale est reconstruite au récepteur. Un cycle supplémentaire est requis dans le cas (i) pour une valeur positive parce que le nombre maximum d'unités positives dans un cycle est 15, le cas de la différence nulle étant 20 inclus dans les 16 mots positifs de code à 5 bits, tandis que l'excursion négative complète est obtenue en huit cycles seulement, le cycle négatif maximum étant de 16 imités. Pour un point de référence donné A - dans la s-1 partie médiane de l'excursion dynamique du système, il y a par conséquent une possibilité de plus ou moins 31 unités, soit nominalement un quart de 25 l'excursion dynamique totale. Si l'on se réfère maintenant à la figure 5, on verra que l'on y a représenté un autre mode de réalisation du système DPCM employant un mode de conversion non linéaire. La figure 5 est semblable à la figure 1 mais avec les additions de trois éléments : un transformateur conventionnel digital 16 situé 30 entre la logique 5 de l'algorithme de soustraction et les circuits dè boucles de réaction digitaux, un quantificateur 17 conventionnel pour passer d'un système non linéaire à un système linéaire dans une boucle de réaction digitale avant la logique 9 et un second quantificateur conventionnel non linéaire à linéaire 18 situé entre le démultiplexeur 11 et la logique 12 du récepteur 8 35 du système. Les autres éléments portent les mêmes références que dans la figure 1. Fondamentalement, le fonctionnement du mode de réalisation DPCM non linéaire est le même, cependant d'autres avantages sont obtenus pour le rapport signal sur bruit en raison des caractéristiques du transformateur de 40 signaux 16 qui sont choisies pour fournir de très petites valeurs des unités 71 18387 2090171 au voisinage du point de référence. Le codeur PCM 2 effectue la sélection des signaux de façon à fournir des valeurs i'écarts aussi petites ou plus petites que la grandeur du plus petit écart du code non linéaire choisi. Il y a ae nombreux codes non 5 linéaires possibles -qui peuvent Stre utilisés, par exemple, une loi loga- rith .il que ou une racine carrée. La sortie du codeur PCM est un ïiot à n bits qui dans un systène pratique peut comporter S bits. La sortie Je la logique 5 le i1 ai y or i de soustraction reste ég=tle à n-2 bits ou à 7 bits, par exemple. La sortie «a transformateur de signal 16 sera de n—4 bits ou de 5 10 bits par exemple. Pour de petites différences d'écarts, le code à 5 bits aura 'a résolution du signal original du codeur digital î 9 bits, renforçant le rapport signal sur bruit pour de petites différences de signaux que l'on rencontre le plus généralement en télévision ou d'autres signaux comportant une haute corrélation spectrale. 15 Dans les boucles de réaction de la partie transmettrice 1 et de la partie réceptrice 8, le quantificateur 17 non linéaire à linéaire connecte le signai de retour à 4 bits dans un signal codé linéairement à n—2 bits pour reconstruire le signal de la même manière que décrit ci-dessus dans le mode de réalisation linéaire. 20 Les figures 6 à 18 illustrent le fonctionnement d'un système TV analogique normal et avec un système PCM conventionnel puis un système DPCM selon l'invention. Afin de produire ces photographies, on a effectué une photographie originale du sujet puis on a transmis l'image sur une bande d'enregistrement video. La sortie du reproducteur de la bande video était 25 alors utilisée comme une source constante de signaux video invariants pour l'application de tests déterminés. Les photographies finales des figures 6 à 18 ont été prises à partir d'un poste de contrôle de studio TV conventionnel. Dans la figure 6, le signal video était transmis par un amplificateur analogique direct au poste de contrôle sans traitement du signal. Cette 30 figure sert de référence pour les figures suivantes 7 à 18. Dans les figures 7 à 13, le signal video était traité dans un système PCM conventionnel, c'est-à-dire que le signal analogique était transforrié par le codeur conventionnel PCM puis reconverti en un signal analogique par le décodeur PCM conventionnel. Le nombre de bits des mots de code PCM était 35 modifié ; les références "NI", "N2", etc.. indiquent le code normal PCM et le nombre de bits. Ainsi, N2 correspond au code PCM normal avec des mots à deux bits. Dans les figures 14 à 18, le signal video a été traité dans un système DPCM selon le mode de réalisation linéaire de l'invention décrit ci-dessus. 40 "D1" signifie, par exemple, mode DPCM à un bit. 71 18387 16 2090171 Bien que les évaluations subjectives entrent en considération, il apparaît, d'une façon générale, que la reproduction donnée à la figure 14 (û1) est comparable ? celle de la figure 9 (N3). Ainsi, il existe au moins un avantage d'un gain de deux bits pour le système DPCM. 5 Lorsque le nombre de bits du système DPCM croît, la qualité de la figure paraît dépasser celle du système PCM normal de deux bits supplémentaires. Par exemple, la qualité de la figure 18 (D5) semble être meilleure que celle de la figure 13 (N7).Comme moyen de comparaison direct, les figures 7 et 14 devraient être comparées pour illustrer la transmission à un bit par 10 les systèmes PCM normal et différentiel, respectivement. Il est clair que le système décrit est sujet à de nombreuses variations. Par exemple, le système n'est en aucune manière limité à l'utilisation d'une entrée analogique de télévision. En outre, le nombre de bits tronqués et transmis peut être choisi égal i (n-x), où x peut être égal à 1, 2, 3, 4, etc. 15 en fonction de la qualité du signal reçu désiré. On a trouvé que le mode de réalisation linéaire de l'invention ainsi décrite permettait de fournir approximativement un gain de 11 db du niveau signal sur bruit par rapport au système PCM standard et on a trouvé que le mode de réalisation non linéaire fournissait approximativement un gain 20 additionnel de 3 db. De plus, le fonctionnement logique entièrement digital fournit un retcirl de propagation faible permettant le fonctionnement avec des signaux d'entrée à large bande comme une bande complète de télévision. On tire de même profit les avantages inhérents aux circuits digitaux. Par exemple, les inexactitudes des dispositifs de mémoire analogique sont éliminées. 71 18387 17 2090171 REVENDICATIONS 1°) Méthode de conversion d'un premier signal comprenant des groupes successifs de codes digitaux d'identification en un second signal digital représentatif de la même information, caractérisée en ce qu'elle comporte les 5 opérations suivantes : a) enregistrement du code digital de référence, b) comparaison digitale d'un groupe de codes dudit premier signal avec ledit code digital de référence enregistré, c) génération d'une sortie du signal de différence digital représenta-10 tif de la différence entre le groupe de code comparé dudit premier signal et dudit code de référence, de sorte que le signal de différence digital est le dit second signal, et d) altération dudit code digital de référence par ledit signal digital de différence engendré. 15 2°) Méthode telle que revendiquée en 1 où l'opération de comparaison comporte la soustraction dudit code de référence dudit groupe de code pour obtenir un signal digital de différence à n bits. 3°) Méthode telle que revendiquée en 1 où l'opération de génération d'une sortie d'un signal digital de différence comporte les opérations 20 suivantes : a) génération d'un premier code prédéterminé d'une longueur à n—x bits si ladite différence digitale obtenue par ladite soustraction est positive et supérieure à un maximum prédéterminé, b) génération d'un second code prédéterminé de n-x bits de longueur si 25 ladite différence digitale obtenue par ladite soustraction est négative et supérieure à un maximum prédéterminé, et c) génération d'un code d'une longueur de n-x bits représentant ledit signal de différence d'une longueur de n bits si ledit signal de différence d'une longueur de n bits a une valeur moindre que la valeur prédéterminée. 30 4#) Méthode telle que revendiquée en 1 où l'opération d'altération comporte : a) la soustraction dudit signal de différence dudit signal enregistré si la différence est négative et l'enregistrement du résultat comme nouveau signal de référence, et 35 b) l'addition dudit signal de différence audit signal enregistré, si le signal de différence est positif, et l'enregistrement du résultat comme nouveau signal de référence. 5°) Méthode telle que revendiquée en 1 comportant en outre le codage d'un signal analogique en groupes successifs de codes digitaux. 40 6°) Méthode telle que revendiquée en 1 comportant en outre la 71 18387 18 2090171 conversion dudit signal de différence digital en un dit premier signal d'identification de codes digitaux comportant : a) l'enregistrement du code digital de référence, b) la comparaison digitale dudit code digital de référence emmagasiné 5 avec ledit signal de différence digital, c) la génération d'un signai digital de sortie représentatif de la somme du signal digital de différence comparé et du code digital de référence enregistré, et d) l'altération du code digital de référence enregistré par ledit 10 signal digital sommé ainsi engendré. 7°) Méthode telle que revendiquée en 6 où l'opération de comparaison comporte l'addition du code digital de référence audit signal digital de différence pour obtenir un signal digital sommé d'une longueur égale à n bits. 8°) Méthode telle que revendiquée en 6 comportant en outre le décodage 15 dudit signal digital sommé en un signal analogique. 9°) Appareil pour convertir un premier signal comprenant des groupes successifs de codes digitaux d'identification en un second signal digital représentatif de la même information, caractérisé en ce qu'il comporte s a) un moyen d'enregistrement pour enregistrer le signal de référence 20 digital, b) un moyen répondant audit code digital d'entrée et audit signal de référence digital enregistré pour engendrer un signal de différence digital représentatif de la différence entre ledit code digital d'entrée et ledit signal digital enregistré, et 25 c) un moyen répondant audit signal de différence digital pour faire varier ledit signal de référence digital enregistré pair ledit moyen d'enregistrement d'une quantité correspondant audit signal de différence digital. 10°) Appareil tel que revendiqué en 9 dans lequel le moyen engendrant ledit signal de différence digital comporte un moyen pour soustraire ledit 30 signal de référence enregistré dudit groupe de code digital d'entrée pour obtenir un signal de différence digital à n bits. 11°) Appareil tel que revendiqué en 10 dans lequel le moyen de génération du signal digital de différence comprend : a) un moyen pour engendrer un premier code prédéterminé d'une longueur 35 de n-x bits si ladite différence digitale obtenue par ledit moyen de soustraction est positive et supérieure à un nombre maximum prédéterminé, b) un moyen pour engendrer un second code prédéterminé d'une longueur de n-x bits si ladite différence digitale obtenue par ledit moyen de soustraction est négative et supérieure à un nombre maximum prédéterminé, et 40 c) moyen pour engendrer un code d'une longueur de n-x bits 71 18387 19 2090171 représentant ledit signal le différence d'une longuéur de n bits si ledit signal de différence d'une longueur de n bits possède une valeur moindre qu'une valeur prédéterminée. 12°) Appareil tel jae revendiqué en 9 dans lequel ledit moyen permettant 5 de faire varier le signai co.iporte : c;) un moyen pour soustraire ledit signal ie différence dudit signal enregistré, si la différence est négative, et pour enregistrer le résultat cO'nme signal de référence, et b) un no yen pour ajouter ledit signai de différence audit signal 10 enregistré, si la différence est .positive, et pour enregistrer le résultat . comme nouveau jignal de référence. 13°) Appareil tel que revendiqué en 9 comportant en outre on moyen pour coder le signal analogique en groupes successifs de codes digitaux, 14°) Appareil tel que revendiqué en 9 comportant en outre un noyen 15 pour convertir ledit signal de différence digitale en un dit premier signal d'identification de codes digitaux comportant : a) un moyen pour enregistrer un code digital de référence, b) un moyen de comparaison digital pour comparer le code digital de référence enregistré .ivec ledit signai digital de différence, 20 c) un moyen pour engendrer un signal de sortie digital représentatif de la somme du signal digital de différence comparé et dudit rode digital de référence emmagasiné, et d) un moyen pour altérer ledit code digital de référence enregistré par ledit signal digital sommé engendré. 25 15°) Appareil tel que revendiqué en 14 où ledit moyen de comparaison comporte un moyen pour ajouter ledit code digital de référence audit signal de différence digital pour obtenir un signal digital sommé d'une longueur de n bits. 16°) Appareil tel que revendiqué en 14 comportant en outre un noyen 30 pour décoder ledit signal digital sommé en un signal analogique.