Brevet FR2106593A1 — publié le 19720505

L'invention concerne un système permettant d'améliorer le fonctionnement d'un circuit utilisant des transistors à effet de champ. Comme il a été décrit dans la demande de brevet des E.U.A. n° 73.342, le noeud formé aux extrémités interconnectées des canaux de plusieurs 5 transistors à effet de champ peut avoir une certaine capacité. 11 a également été découvert que l'interférence avec le fonctionnement du circuit due à cette capacité peut être réduite à l'aide d'un interrupteur de préchargement : (a) qui relie le. noeud à un point de tension donné lorsque le circuit est dans une condition normale (c'est-à-dire de repos); mais (b) qui peut être 10 actionné, pour ouvrir la connexion, lorsque plusieurs transistors du circuit sont en condition active (par exemple pour accepter ou délivrer de^signaux dans les trajets de conduction), en d'autres termes, durant le temps pendant lequel les manifestations de signaux sont appliquées aux électrodes de commande des transistors. 15 Le fait de placer plusieurs transistors du circuit dans une matrice composée de rangées et de colonnes (a) les transistors étant groupés en paires, et (b) les trajets de conduction de chaque paire de transistors étant branchés en série et utilisés pour connecter chaque point de la matrice (qui correspond au noeud mentionné ci-dessus) à un circuit (tel qu'un circuit 20 de mémoire bistable) placé à chaque intersection de la matrice, est bien connu. Il a été observé que dans un tel circuit d'autres problèmes peuvent êtrt soulevés lorsque les signaux sont appliqués aux électrodes de commande des transistors à travers des conducteurs de rangées et de colonnes associés à la matrice. Par exemple (comme il sera décrit plus loin), l'application d'un 25 signal de "demi-sélection" à l'un des conducteurs de colonnes ou de rangées peut permettre au courant de circuler entre un point "demi-sélectionné" et la capacité du noeud associé. L'invention propose donc un nouveau système permettant d'améliorer le fonctionnement d'un circuit comportant des transistors à 30 effet de champ. Cette invention peut être mise en pratique dans un système comportant plusieurs transistors, les trajets de conduction de chaque paire de transistors étant branchés en série, à un point de jonction, pour former un trajet de courant comportant des extrémités d'entrée et de sortie. Les 35 électrodes des transistors reçoivent des signaux plaçant certains des trajets 'du courant en condition de faible impédance. Dans ce système, un noeud relié en commun aux trajets du courant présente une certaine capacité. Pour réduire 71 2234S 2 2106593 l'effet de la capacité du noeud sur le rendement du circuit, un interrupteur de préchargeaient dont le trajet de conduction est branché entre le noeud et une source de tension donnée, ainsi qu'un dispositif de commande actionné normalement pour maintenir l'électrode de commande de l'interrupteur à une 5 valeur suffisante pour placer le trajet de conduction de cet interrupteur en condition de faible impédance, sont également prévus. Le dispositif de commande fonctionne également pendant le temps durant lequel les signaux sont appliqués aux transistors pour amener l'électrode de commande à une valeur qui place le trajet de l'interrupteur en condition d'impédance élevée. 10 Selon un mode préféré de réalisation de l'invention, les transistors sont placés dans un premier et un second groupe, le second groupe comportant un transistor, et les trajets de conduction des transistors sont branchés de façon que chaque paire soit constituée d'un transistor du premier groupe et d'un transistor du second groupe, et de manière que le noeud soit 15 formé à la jonction commune des trajets de conduction de toutes les paires de transistors. Bien que l'invention ait été décrite en référence à des transistors à effet de champ disposés dans une matrice à rangées et colonnes, il apparaîtra au spécialiste que l'invention peut Être mise en pratique dans 20 des circuits dans lesquels plusieurs transistors sont placés dans un réseau de configuration différente ou dans lesquels il n'existe aucune disposition particulière des transistors. . D'autres caractéristiques et avantages de l'invention ressor-tiront de la description qui va suivre, donnée uniquement à titre d'exemple 25 non limitatif, en référence au dessin annexé dans lequel : - la figure 1 est un schéma synoptique d'une partie de mémoire à transistors à effet de champ illustrant le problème posé et résolu par l'invention; - la figure 2 est un schéma synoptique d'une partie du système 30 de mémoire conforme à l'invention; et - la figure 3 est un schéma d'un second mode de réalisation de l'invention. Dans la description qui va suivre des figures 1 et 2, une tension relativement positive est supposée représenter le chiffre binaire 35 (bit) 1, et une tension relativement faible,telle que le potentiel de la terre, est. supposée représenter le bit 0, et dans la description de la figure 3, une tension relativement négative représente un 1 et le potentiel de la terre 71 22345 3 2106593 représente un 0. Dans toutes les figures, les caractères P et N utilisés pour identifier les transistors indiquent également leurs types de conductivité. ,La mémoire représentée sur la figure 1 est constituée de six transistors à effet de champ du type métal-oxyde-semiconducteur (MOS) par 5 remplacement de mémoire. Bien que seuls 2x2 emplacements soient représentés, dans la pratique, cette mémoire peut comporter 4 x 4 ou 8 x 8 ou davantage d'emplacements, et la matrice de la mémoire n'est pas forcément carrée. L'information 1 ou 0 est enregistrée à chaque emplacement dans une bascule à quatre transistors à symétrie complémentaire (CMOS), telle que 10a. Cette 10 bascule est représentée schématiquement, et les autres bascules lOb-lOd sont représentées sous forme de blocs. Les gâchettes des transistors P^ et sont reliées à la connexion drain commun des transistors et et les gâchettes des transistors P^ et sont reliées à la connexion drain commun des transistors P^ et Les sources des transistors P^ et P^ sont reliées 15 à une source de tension +Vjjp ayant une valeur de, par exemple, +10 V. Les sources des transistors et ^ sont reliées à une seconde source de tension, telle que la terre. Les deux transistors restants, tels que et N,. à chaque emplacement, sont des transistors décodeurs. Giaque colonne de la mémoire comporte une paire de transistors 20 décodeurs communs à toutes les lignes X. Ils sont représentés en N_ et N, 3 O pour la colonne Y., et en N et N pour la colonne Y . Les gâchettes des 1 O 7 JL transistors et Ng sont reliées à la ligne de colonne Y^. La source du transistor N est reliée à la ligne D. et la source du transistor N est J 1 o reliée à la ligne D0. Les drains des transistors N. et N, sont reliés aux u j o 25 lignes 13 et 15. Tous les transistors représentés sur la figure 1 peuvent être intégrés sur un substrat commun. Lors du fonctionnement de la mémoire de la figure 1, toutes les lignes X et Y,au repos,sont au potentiel de la terre, et les lignes D^ et Dg,au repos, sont à,+VDD> Pour enregistrer un 1 dans l'emplacement de 30 mémoire tel que 10a, la ligne D^ est placée à une tension relativement positive, telle que +VjjD, D^ est placée à une tension relativement faible, telle que le potentiel de la terre, le conducteur de rangée X^ est placé à une tension relativement positive, telle que V^, et le conducteur de colonne Y^ est placé à la même tension relativement positive. Les tensions relative-35 ment positives X^ et Y^ sont applipées aux gâchettes des deux paires de transistors décodeurs (N^-N^ et N^-N^) associées à l'emplacement de mémoire 10a. Les trajets de conduction en série de chaque paire de transistors (formant un 71 22345 4 2106593 "trajet de courant") sont placés dans un état d'impédance relativement faible. Par conséquent, le potentiel de la terre en D^ est appliqué,à travers le trajet de courant comportant les trajets de conduction des transistors et N,_, aux gâchettes des transistors et P^, mettant le transistor P^ en circuit 5 et le transistor hors circuit. De façon similaire, la tension +VDD en DQ est appliquée à travers les transistors et aux gâchettes des transistors ]?2 et N^s mettant le transistor P^ hors circuit et le transistor ^ en circuit. Il s'agit de l'état "un" de la bascule 10a (P^ et ^ en circuit, et et hors circuit). 10 Pour enregistrer un 0 dans un emplacement de mémoire,tel que 10a, X^ et Y^ sont élevés tous les deux à une tension haute telle que +VDD, mais dans ce cas, Dq représente un 1 (+V^) et D^ représente un 0 (potentiel de la terre). En réponse à ces conditions, les transistors P^ et sont mis en circuit et les transistors P^ et sont mis hors circuit. C'est l'état 0 de 15 la bascule. Lorsque la mémoire décrite ci-dessus fonctionne, il a été découvert que, lorsque ses dimensions et sa vitesse croissent, son fonctionnement devient de moins en moins satisfaisant. La raison en est due à la capacité répartie. Lorsque la mémoire est branchée de la façon représentée 20 sur la figure 1, étant donné que les nombreux transistors (deux seulement sont représentés, mais il peut y en avoir beaucoup plus dans une mémoire plus importante) sont reliés à une ligne commune relativement longue 13, et de façon similaire, les nombreux transistors sait reliés à une ligne commune relativement longue 15, il existe une certaine capacité répartie à chaque 25 ligne. Cette capacité est représentée en pointillés en 12a, 12b et ainsi de suite. Cette capacité répartie affecte de façon inverse le fonctionnement du circuit décodeur de la manière suivante. Il sera supposé qu'un 1 a été enregistré dans l'emplacement de mémoire 10a. Pendant le temps d'enregistrement, la ligne Dq est maintenue 30 au potentiel de la terre. Par conséquent, la capacité répartie 12b se décharge pratiquement entièrement. Lorsque les lignes de décodage et Y^ retournent au potentiel de la terre, cette capacité répartie 12b reste déchargée. Il sera supposé maintenant que l'information est immédiatement après enregistrée dans l'emplacement de mémoire lOd. Pour cela, les lignes 35 de décodage et sont élevées à une tension Il s'agit d'une condi tion de demi-sélection pour l'emplacement de mémoire lOjç, et son transistor décodeur N,-- (sensible à X ) est placé en condition de conduction, c'est-à-dire jC z 71 22345 5 2106593 que son trajet de conduction présente une faible impédance. Le condensateur 12b étant déchargé, le transistor N tend à conduire le courant depuis la bascule d'enregistrement 10c vers le condensateur 12b, à travers la ligne 15, pour charger ce condensateur. Il sera supposé également que la bascule 10c 5 est à l'état 0 et en circuit, et P^ et hors circuit). La présence momentanée de la capacité relativement grande 12b, au potentiel de la terre, reliée (à travers le transistor N^c) à la gâchette du transistor P^ hors circuit de la bascule 10c, peut mettre le transistor P^ en conduction, et changer l'état de la bascule 10c. Naturellement, ceci n'est pas souhaitable. 10 En outre, il peut être constaté que la capacité répartie non chargée, associée à un emplacement de mémoire,tend à réduire le fonctionnement de la mémoire. Il sera supposé, par exemple, que lorsque l'emplacement de mémoire 10c est sélectionné, un 0 est à enregistrer à cet emplacement. Comme il a déjï été mentionné, ceci signifie que la ligne est élevée et 15 que la ligne D, est abaissée. Lorsque le transistor N conduit (Y = +V__), 1 6 1 DD la ligne 15 commence à s'élever. Cependant, si la ligne 15 est reliée à une valeur importante de la capacité répartie 12b, non chargée, la ligne 15 ne peut pas s'élever instantanément, mais suit la charge exponentielle du condensateur 121k Selon la géométrie et les dimensions de la mémoire, le 20 temps nécessaire à la ligne 15 pour atteindre la tension d'enregistrement de l'information dans un emplacement de mémo'ire peut être compris entre plusieurs dizaines et plusieurs centaines de nanosecondes, et ce temps, naturellement,doit être ajouté au temps du cycle mémoire d'enregistrement et de lecture. 25 Les capacités non chargées du noeud affectent également de façon inverse l'opération de lecture. Il sera supposé qu'un 1 vient d'être enregistré dans l'emplacement 10c (D^ = Dq = 0), de manière que la capacité répartie 12b soit déchargée, et la capacité répartie 12a soit chargée à +VDD> Il est alors souhaitable de lire l'information enregistrée 30 précédemment en 10a, et cette information est 0 (N^ en circuit, P^ hors circuit; hors circuit, en circuit). Pendant une opération de lecture, D^ et D^ sont élevées (à +VDD) et un amplificateur détecteur, relié par exemple aux deux lignes, détecte tout passage du courant dans l'une de ces lignes. Pour sélectionner 10a pour une opération de lecture, X^ et Y^ 35 sont élevés à Lorsque de 10a est en circuit, le courant peut être supposé s'écouler de à travers et 13 à travers et N^, vers la terre, et lorsque ^ de 10a est hors circuit, aucun courant ne circulera de la ligne ?1 22345 6 2106593 Dq vers la terre. Cependant, dans ces circonstances, le condensateur 12b est déchargé, et momentanément, la tension présente en Dq fait circuler le courant à travers N et la ligne 15 dans le condensateur 12b, jusqu'à ce que ce condensateur se charge suffisamment (à approximativement V^) pour 5 que le transistor Ng ne conduise plus. C'est uniquement après cet intervalle de temps - plusieurs dizaines à plusieurs centaines de nanosecondes - que la détection du passage du courant dans une ligne telle que D^ peut être sensible. Ainsi, l'opération de lecture doit être ralentie pour tenir compte de la capacité répartie du circuit. 10 Une solution aux problèmes présentés ci-dessus est représentée sur la figure 2. La mémoire elle-même est similaire à la mémoire déjà décrite. Cependant, chaque colonne de cette mémoire comporte deux transistors de préchargement,tels que et P Les sources de ces transistors sont reliées à une source de tension positive telle que +Vjjqj et leurs gâchettes à un 15 conducteur de colonne, tel que Y^. Le drain du transistor P^ est relié à la ligne 13, et le drain du transistor P^ est relié à la ligne 15. Les paires de transistors de préchargement des autres colonnes de la mémoire (une seule paire supplémentaire P,. et P^ est représentée) sont branchées de façon similaire. 20 Lors du fonctionnement de la figure 2, les colonnes Y^ et Y2 (et les rangées X^ et sont maintenues normalement au potentiel de la terre, comme dans le circuit de la figure 1. Le potentiel de la terre appliqué aux gâchettes des transistors de préchargement tels que P^ et P^ maintient les trajets de conduction de ces transistors dans leur condition de faible 25 impédance. Par conséquent, la tension d'alimentation est appliquée à travers ces trajets de conduction aux noeuds du circuit 13 et 15, et ainsi de suite, et maintient la capacité répartie à ces noeuds, chargée à une tension approximativement égale à +Vpjj. Lorsqu'un emplacement de mémoire tel que 10a est sélectionné, 30 Y^ et X^_s'élèvent et le passage de Y^ à sa valeur relativement positive met hors circuit les transistors P_ et P., et déconnecte ces transistors des 3 4 lignes 13 et 15. Par conséquent, pendant les cycles de lecture et d'écriture, les transistors de préchargement sont hors circuit, et n'affectent pas le fonctionnement de ce circuit. 35 Pour parachever, les circuits logiques d'enregistrement «t l'amplificateur détecteur sont représentés en 18 et 19. Comme il a déjà été mentionné, pendant l'opération d'enregistrement, les circuits logiques appliquent un signal D^= 1 et Dq = 0 à la mémoire pour enregistrer un 1 71 22345 7 2106593 dans un emplacement de mémoire sélectionné, et appliquent les signaux D^ = O et Dq = 1 pour enregistrer un O dans un emplacement de mémoire sélectionné. Pendant l'intervalle de lecture, les circuits logiques d'enregistrement mettent les lignes D^ et Dq à +VpD (1 binaire) et un créneau de lecture est appliqué à 5 l'amplificateur détecteur pour que celui-ci produise une sortie S dont la valeur dépend du bit enregistré, 1 ou O, dans l'emplacement de mémoire sélectionné par les tensions de décodage X et Y. Un second mode de réalisation de l'invention, utilisant des transistors du même type de conductivité, c'est-à-dire des transistors PMOS, 10 est représenté sur la figure 3. Chaque emplacement de mémoire comporte six transistors, quatre d'entre eux Pour enregistrer l'information, et deux d'entre eux, tels que P^,. et P , étant des transistors de décodage. Les transistors P^ et P-^ sont branchés gâchette à drain, et agissent comme impédances de charge. La gâchette du transistor P^Q est reliée à la connexion 15 drain-source entre les transistors P-^ et La gâchette du transistor P^ est reliée à la connexion drain-source des transistors P-^q et La source des transistors P^q et P^ est reliée à une source de tension, telle que le potentiel de la terre. Le drain des transistors P^ et P13 est relié à une source de tension relativement négative qui peut être de -10 V, par 20 exemple. Chaque colonne de la mémoire (une seule de ces colonnes est représentée sur la figure 3) est associée à une paire de transistors décodeurs, tels que P^ et Le drain du transistor P^ est relié à la ligne D^, et sa source est reliée à la connexion drain commun 130 pour tous les transistors 25 de décodage X de cette colonne. De façon similaire, la source du transistor décodeur est reliée à la connexion commune 150 de tous les drains des transistors décodeurs X de cette colonne, et le drain du transistor P^g est relié à la ligne Dq. La paire de transistors de préchargement de la colonne Y^ 30 est P-^g et P . La gâchette du transistor P^^ est reliée à la ligne D^, et sa source est reliée à la connexion commune 130, son drain étant relié à la source de tension négative La gâchette du transistor P^ est reliée à la ligne Dq et sa source est reliée à la connexion commune 150, son drain étant relié à la source de tension -V^. La capacité répartie du circuit 35 est représentée en 120a et 120b. Lors du fonctionnement de la mémoire de la figure 3, toutes les lignes X et Y sont normalement au potentiel de la terre, et les lignes D^ et Dq sont normalement à -V^. Pour enregistrer un 1 dans un emplacement 71 22345 8 2106593 de mémoire, les tensions de décodage X et Y,pour cet emplacement; sont changées en -Vpjj, D^ est maintenue à et Dq est élevée au potentiel de la terre. La tension -V^ en D^ met en circuit le transistor P^j et le potentiel de la terre en Dq met hors circuit le transistor P^q. De manière similaire, un 5 O peut être enregistré dans un emplacement de mémoire en maintenant Dq à -VpD, et en élevant le potentiel à D^ à celui de la terre, pendant le temps durant lequel les tensions de décodage X et Y,pour cet emplacement,sont à "Vjjp. Un emplacement de mémoire peut être lu en appliquant des tensions de décodage appropriées aux transistors de décodage de cet emplacement, 10 tout en maintenant Dq et D^ à Si, pendant l'opération de lecture, le transistor P.^ conduit, le courant circulera dans la ligne Dq, et si le transistor P^q d'un emplacement de mémoire conduit, le courant circulera dans la ligne D^. En l'absence de transistors de préchargement P-^g et il 15 existe dans la mémoire de la figure 3 un problème identique à celui de la mémoire de la figure 1, étant donné les valeurs relativement grandes des capacités réparties 120a et 120b. Lorsqu'une telle capacité n'est pas chargée, elle affecte la sécurité du circuit, et ralentit le cycle de lecture et d'enregistrement de la mémoire. Cependant, lorsque le circuit est modifié 20 tel que représenté sur la figure 3, à l'état de repos de la mémoire, les transistors P^g et P^ sont dans leur condition de faible impédance. Ainsi, les capacités réparties en 120a et 120b se chargent par le passage du courant de la borne d'alimentation à travers les transistors conducteurs et vers les capacités. D'autre part, pour enregistrer dans un emplacement de mémoire, 25 par exemple lorsque D^ est élevée au potentiel de la terre, le.transistor P^g est placé en condition de non-conduction, et n'interfère pas avec l'opération d'enregistrement. De façon similaire, lorsque Dq est élevée au potentiel de la terre, le transistor P-^g est mis hors circuit, et déconnecte de la capacité 120b. 30 - Avec le montage de la figure 3, les transistors de préchar gement P^g et P^g affectent légèrement le fonctionnement du circuit pendant le cycle de lecture, de façon inverse. Pendant l'opération de lecture, les lignes D^ et DQ sont maintenues à -V^, et le courant circulant dans l'une de ces lignes est détecté. Il sera supposé,par exemple, que lorsque 35 x^ = Yj = (= 1 binaire),le transistor P^q de l'emplacement de mémoire est en circuit et le courant circule dans ce transistor, dans le transistor P^^, vers la jonction 130. De préférence, tout ce courant devrait circuler 71 22345 9 2106593 dans le transistor P^ et la ligne D^, cependant, D^ étant à et le transistor P.. , étant en circuit, une partie de ce courant circule dans le 16 transistor P.,, Dans la pratique, le transistor P présente une faible 1 o lo conductance de transfert et une partie négligeable du courant de lecture 5 est dirigée dans ce transistor. Tandis que la conductance de transfert du transistor Pn, est faible, il existe cependant une période de repos suffi-1 b samment longue entre les cycles de lecture successifs, pour que le transistor puisse effectuer sa fonction première de chargement de la capacité répartie telle que 120a, suffisanment pour améliorer le fonctionnement du circuit, 10 comme il a déjà été décrit. Bien que l'invention ait été décrite en référence à des circuits CMOS et PMOS, il est également possible de l'appliquer à des circuits NMOS. Un montage NMOS serait similaire à celui de la figure 3, en remplaçant les transistors de la figure 3 par des transistors NMOS, et des tensions 15 d'une polarité convenable pour le fonctionnement de ces dispositifs seraient utilisées. Tandis que dans le montage de la figure 3 les transistors de préchargement sont commandés par les lignes D^ et D^, ils peuvent être commandés de manière similaire à celle représentée sur la figure 2. Cependant, 20 pour obtenir des polarités de tension convenable pour les transistors de préchargement, un inverseur logique devrait être placé nécessairement entre la ligne Y. et les gâchettes des transistors P-, , et P, Cet inverseur J J-o 19 . logique convertirait le potentiel de la terre normalement présent en Y^ à une tension -ï pour maintenir au repos les transistors de préchargement 25 P^ et Pig en circuit. En outre, lorsque Y passerait à -Vddj l'inverseur appliquerait le potentiel de la terre aux gâchettes de P^g et pour placer ces transistors dans leur état non conducteur. Il va de soi que l'invention décrite est susceptible de nombreuses modifications ou variantes sans pour autant sortir de son cadre. 71 22345 10 2106593 REVENDICATIONS 1. Système pour améliorer le fonctionnement d'un circuit comportant plusieurs transistors à effet de champ, chaque transistor ayant un trajet de conduction et une électrode de commande; les trajets de conduction des paires de transistors étant branchés en série à une jonction pour former les trajets 5 de courant, chaque trajet de courant ayant une entrée et une sortie; le circuit étant sensible à des signaux appliqués aux électrodes de commande des transistors pour placer les trajets de conduction d'une paire- de transistors sélectionnés et le trajet de courant formé en condition de faible impédance; un noeud de circuit étant relié en commun aux trajets de courant, et présentant 10 une certaine capacité; un interrupteur de préchargement ayant un trajet de conduction branché entre le noeud et une source à une tension donnée, et ayant une électrode de commande; et un dispositif de commande fonctionnant normalement pour maintenir l'électrode de commande de l'interrupteur de préchargement à une valeur qui place le trajet de conduction en condition 15 de faible impédance, et fonctionnant pendant l'application de signaux aux électrodes de commande de plusieurs transistors pour amener l'électrode de commande de l'interrupteur de préchargement à une valeur plaçant le trajet de conduction de l'interrupteur de préchargement en condition d'impédance élevée, ledit système étant caractérisé en ce que les transistors sont placés 20 en un premier et un second groupe, le second groupe étant constitué d'un transistor; et les trajets de conduction des transistors étant reliés de manière que chaque paire de transistors soit constituée par un transistor du premier groupe et un transistor du second groupe, et de manière que les jonctions des trajets du courant de toutes les paires de transistors soient 25 reliées l'une à l'autre, et forment le noeud du circuit commun. 2. Système selon la revendication 1, caractérisé en ce que plusieurs des transistors sont d'un type de conductivité donné; et en ce que l'interrupteur de préchargement comporte un transistor à effet de champ supplémentaire d'un type de conductivité opposé au type donné, et dont le 30 trajet de conduction forme le trajet de conduction de l'interrupteur de préchargement. 3. Système selon la revendication 2, caractérisé en ce que les dispositifs de commande comportent une connexion entre l'électrode de commande du transistor supplémentaire et l'électrode de commande du transistor 35 du second groupe, et en ce que le transistor supplémentaire fonctionne en réponse à des signaux appliqués à l'électrode de commande du transistor du second groupe. 71 22345 11 2106593 4. Système selon la revendication 1, caractérisé en ce que plusieurs transistors sont d'un type de conductivité donné; et l'interrupteur de préchargement comporte un transistor supplémentaire du type de conductivité donné, et dont le trajet de conduction forme le trajet de conduction de 5 l'interrupteur de préchargement. l'entrée du trajet de courant de chaque paire de transistors formée parmi plusieurs transistors comporte l'extrémité du trajet de conduction du transistor du second groupe éloigné du noeud; et le dispositif de commande 10 comporte une connexion entre l'électrode de commande du transistor supplémentaire et l'extrémité éloignée du trajet de conduction du transistor du second groupe. 6. Système selon l'une des revendications 4 ou 5, caractérisé en ce que la conductance de transfert du transistor supplémentaire de pré- 15 chargement est inférieure aux conductances de transfert de chacun des transistors de la série. 7. Système selon la revendication 1, caractérisé en ce qu'il peut être utilisé comme décodeur pour plusieurs circuits; chaque circuit comportant un point relié à l'extrémité de sortie de l'un des trajets de 20 courant, et un autre dispositif pour relier intérieurement ce point à l'une de deux sources de tension, la première de ces sources étant au même niveau que la tension donnée, et la seconde source étant au même niveau que celle à laquelle le noeud est couplé capacitivement; l'interrupteur de préchargement fonctionnant normalement pour maintenir le noeud à la seconde tension lorsque 25 des signaux sont absents des entrées de commande des transistors. 5. Système selon la revendication 4, caractérisé en ce que