Brevet FR2063126A1 — publié le 19710709

La présente invention concerne des amplificateurs de détection et plus particulièrement des amplificateurs de détection pour la détection de très petits courants. Le brevet des E.U.A 3 423 737 déposé par la demanderesse décrit une 5 cellule de mémoire comprenant deux transistors à double émetteurs dont les bases et les collecteurs sont connectés en croix pour former une baScule bistabrie. L'un des émetteurs de chacun de ces transistors à double émetteur est connecté à une ligne de mots commune et l'autre émetteur de chaque transistor est connecté à une ligne de bits différente pour la lecture et l'écri-10 ture de données dans la cellule. En réglant les potentiels de ces émetteurs, il est possible de lire l'information mise en mémoire dans la cellule et de modifier la donnée emmagasinée dans la cellule. Jusqu'à présent la manipulation des potentiels de commande et la détection des courants de sortie aux émetteurs de la cellule de mémoire qui ne sont pas connectés ensemble 15 nécessitaient en général des circuits de détection et de commande complexes utilisant une partie significative de la surface du bloc lorsque les cellules de mémoire et les circuits supports sont formés monolithiquement. Selon la présente invention les fonctions de lecture et d'écriture sont réalisées dans le même circuit qui réalise ces deux fonctions avec une grande 2Q précision. Dans ce circuit, chacun des émetteurs non couplés du transistor à double émetteur est connecté par sa ligne de bits respective à l'émetteur d'un transistor séparé aux bornes d'un dispositif de charge. Les collecteurs de ces deux transistors séparés sont connectés aux extrémités opposées d'un amplificateur de détection différentielle alors que les bases des transistors 25 sont connectées à un circuit logique à diodes qui commande le potentiel à la base afin de modifier la conduction à travers les transistors pour réaliser les fonctions de lecture et d'écriture et pour rendre non conducteur les transistors lorsque la cellule de mémoire n'est pas adressée- Par conséquent, un objet de la présente invention est de réaliser un 30 nouvel amplificateur de détection. Un autre objet de la présente invention est de réaliser un nouveau circuit de commande de bits. Un autre objet de la présente invention est de réaliser un circuit qui réalise à la fois la commande de bits et la détection. 35 Un autre objet de la présente invention est de réaliser des circuits de commande de bits et des amplificateurs de détection qui soient peu coûteux et ne nécessitent qu'une petite quantité de l'espace des blocs monolithiques. D'autres objets, caractéristiques et avantages de la présente invention rassortiront mieux de l'exposé qui suit, fait en référence aux dessins anne-40 xés à ce texte et qui représente un mode de réalisation préféré de l'invention. 70 20078 2 20 63126 La figure représente l'amplificateur de détection du circuit de commande de bits de la présente invention couplé à une cellule de mémoire à multi-émetteurs. En référence à la figure, les transistors T1 et T2 à double émetteur 5 connnectés en croix forment, une bascule 10 avec les résistances R1 et R2. Une borne commune aux deux résistances R1 et R2 relie la bascule 10 à la ligne de mots supérieure 12 alors que deux' des émetteurs e2 et e3 des transistors T1 et T2 relient la bascule 10 à la ligne de mots inférieure 14. Les autres émetteurs e1 et e4 des transistors T1 et T2, respectivement, relient 10 la bascule 10 aux lignes de bits 16 et 18- Ainsi, connectée, la bascule 10 peut mettre en mémoire un bit unique d'information dans une mémoire monolithique organisée par mot. On peut modifier ou déterminer cette information en manipulant les potentiels sur les lignes 12 à 16. Lorsque la bascule 10 conserve l'information, ou en d'autres termes 15 n'est pas adressée pour une lecture ou une écriture, le transistor T3, couplé entre la ligne de mots inférieure 14 et la masse, est polarisé de façon à ce qu'il soit conducteur de telle sorte que les émetteurs e2 et e3 des transistors T1 et T2 soient mis à la masse et soient polarisés à un potentiel inférieur à celui des émetteurs e1 et e4 des mêmes transistors. Par conséquent, 20 lorsque la cellule conserve principalement l'information, le courant circule à travers l'émetteur e2 ou e3 vers la masse. Si la cellule de mémoire conserve un bit d'information "0" le transistor T1 est conducteur, de telle sorte que le courant circule à travers l'émetteur e2 à la masse et si la cellule conserve un bit d'information "1", le transistor T2 est conducteur, de telle 25 sorte que le courant circule à travers l'émetteur e3 à la masse. En maintenant la conduction à travers l'émetteur e2 ou e3 au lieu de l'émetteur e1 ou e4, les lignes de bits 16 et 18 sont isolées de la donnée emmagasinée dans la cellule et vice versa de telle sorte que l'information puisse être écrite dans ou lue à partir de cellules de mémoires se partageant les lignes de 30 bits 16 et 18 sans être affectée ou sans affecter la donnée emmagasinée dans la cellule 10. On a souligné que le transistor T3 est conducteur lorsque la cellule de mémoire n'est pas adressée pour lecture ou écriture. Dans les mêmes conditions, le transistor T4 connectant la ligne de mots supérieure 12 à la borne 35 +V est non conducteur de telle sorte que la résistance R3 shuntant le transistor T4 soit traversée par le courant de fonctionnement de la bascule 10. La résistance R3 est choisie de telle sorte que le courant ait la valeur minimum nécessaire pour maintenir la bistabilité de la cellule de mémoire. On réalise cela pour rendre minimale l'énergie dissipée dans la cellule lors-40 que l'information de la cellule n'est pas lue ou que la donnée de la cellule 70 20078 3 20 63126 n'est pas changée. La réduction de la dissipation d'énergie de la cellule a un minimum, permet de diminuer la surface nécessaire pour la cellule de mémoire 10 sur les blocs monolithique. Lorsque la donnée doit être lue de la cellule, ou lorsque la donnée 5 de la cellule doit être modifiée, il est nécessaire d'utiliser plus d'énergie pour le fonctionnement de la cellule de mémoire. Une quantité supérieure d'énergie permet une lecture et une écriture plus rapides des données de la cellule et permettent d'obtenir des impulsions de sortie plus importantes. Dans ce but, le courant traversant la cellule est augmenté en court-circuitant 10 la résistance R3 en rendant le transistor T4 conducteur par application d'une impulsion à la base du transistor T4. Le transistor T4 est un transistor à double émetteur et bien que la conduction à travers l'un des émetteurs court-circuite la résistance R3 la conduction à travers l'autre émetteur envoie la commande à la base du transistor T5. L'application simultanée d'une 15 impulsion de transfert à l'émetteur du transistor T5, rend le transistor T5 conducteur entraînant une chute de potentiel aux bornes de la résistance R5, ce qui rend le transistor T3 non conducteur. Le transistor T3 étant non conducteur, les émetteurs e2 et e3 des transistors T1 et T2 respectivement, ne sont plus couplés à la masse par le transistor T3. Au lieu de cela, ils 20 sont couplés à la borne de potentiel V+ par le transistor conducteur T4 et la résistance R6. Cela augmente le potentiel des émetteurs e2 et e3. En augmentant le potentiel des émetteurs e2 et e3, le courant qui circulait à travers l'u des émetteurs e2 ou e3 lorsque la cellule n'était pas adressée circulera alors à travers l'un des émetteurs si ou e4 suivant que le transistor 25 T1 ou T2 est conducteur. Cela permet le transfert d'informations vers et à partir de la cellule pour l'écriture et la lecture. Selon la présente invention, on utilise un nouveau circuit pour détecter la sortie de la bascule 10 et des émetteurs e1 et e4 lors de la lecture de la cellule et pour modifier le potentiel aux émetteurs e1 ou e4 pour modifier 30 l'état de la cellule * Dans ce but, l'émetteur e1 est connecté à l'émetteur du transistor T6 et l'émetteur e4 est connecté à l'émetteur du transistor T7. La conduction des transistors TS et 17 est commandée par le potentiel aux cathodes ou émetteurs e5 à e10 des diodes D1 et 02 qui sont en fait des jonctions base émetteur de transistors les bases et les collecteurs étant court-35 circuités. Lorsque l'information n'est pas lue à partir de la cellule de mémoire ou écrite dans la cellule de mémoire 13,- les émetteurs eB et e9 sont polarisés négativement par le potentiel sur la borne 20, de telle sorte que les □iodes D1 et D2 conduisent suffisamment pour maintenir le potentiel de bases 40 des transistors TS et T7 au-dessous du potentiel des émetteurs des transistors 70 20076 4 20 63126 T6 et T7, ce qui maintient les transistors TB et T7 non conducteurs. Les transistors TB et T7 étant non conducteurs, les données ne peuvent être transmises par ces transistors à l'amplificateur de détection 22. Par conséquent, l'amplificateur de détection 22 est isolé de l'information mise en mémoire 5 dans la cellule de mémoire 10. Lorsque l'on doit lire une donnée à partir de la cellule de mémoire 10, le potentiel à la borne 20 est augmenté pour polariser les. émetteurs e6 et e9 non conducteurs. Similairement,- le potentiel aux bornes 01 et B0 est élevé polarisant les émetteurs e5 et e10 non conducteurs. En outre, le 10 transistor T8 est rendu conducteur par l'impulsion de transfert Vg. Par conséquent, le courant circule de la borne d'alimentation +V à travers le transistor T8,. puis en parallèle à travers les résistances R7, R8, les émetteurs e7 et e8, et ensuite à travers la résistance R9 à la masse. Les résistances R7, R8 et R9, sont choisies pour polariser les bases 15 des transistors T6 et T7 à un niveau suffisamment positif par rapport à celui des émetteurs des transistors TB et T7 pour amener la conduction des transistors TB et T7. Les transistors TB et T7 conduisant, les sorties des émetteurs e1 et e4 sont transmises à travers les transistors TB et T7 à l'amplificateur de détection 22. Par exemple, supposons qu'un "0" soit mis en mémoire dans 20 la cellule de mémoire, de telle sorte que le transistor T1 soit conducteur, lorsque le potentiel à l'émetteur e2 et e3 est augmenté. Le courant circulera de l'émetteur e1 et à travers la résistance R1B connectée à l'émetteur du transistor TB. Avec un "0" mis en mémoire le transistor T2 ne sera pas conducteur et le courant ne circulera pas en provenance de l'émetteur e4. Cela 25 signifie que le courant plus important circulant à travers la résistance R1B sera plus important que celui circulant à travers la résistance R17 connectée à l'émetteur du transistor T7. Ainsi, l'émetteur du transistor TB sera à un potentiel supérieur à celui de l'émetteur du transistor T7 amenant le transistor TB à conduire moins que le transistor T7 ou effectivement sa non 30 conduction. Le courant circulant à travers le transistor TB étant moins important que celui circulant à travers le transistor T7, le courant circulant à travers le transistor T10 couplé au collecteur du transistor TB sera moins important que le courant circulant à travers le transistor T11 couplé au collecteur 35 du transistor T7 ce qui rend la chute de potentiel aux bornes de la résistance R10 connectée au collecteur du transistor T10 inférieure à la chute de potentiel aux bornes de la résistance R11 connectée au collecteur du transistor T11. Le potentiel aux bornes de la résistance R10 commande le transistor monté en émetteur suiveur T12 qui à son tour commande le transistor T13. 40 Similairement,. le potentiel aux bornes de la résistance R11 commande le 70 20078 5 20 63126 10 transistor T14 qui à son tour commande le transistor T15. Les transistors T13 et T15 fonctionnent comme un commutateur différentiel par rapport au courant circulant à travers la résistance R12. Ainsi, si la base du transistor T13 est à un potentiel supérieur à celui de base du transistor T15, le courant circulera à travers le transistor T13. De mime, si le potentiel de la base du transistor T15 est supérieur à celui de la base du transistor T13, le courant circulera à travers le transistor T15. Par conséquent, dans le cas considéré, lorsque le potentiel aux bornes de la résistance R10 est inférieur au potentiel aux bornes de la résistance R11, le potentiel de la base du transistor T13 ou aux bornes de la résistance R13 sera supérieur au potentiel de la base du transistor T15 ou aux bornes de la résistance R14. Ainsi, lorsqu'un "0" est mis en mémoire dans la cellule de mémoire, et que le transistor T1 est conducteur, le transistor T13 conduira, fournissant une sortie basse à la borne de sortie 20. Autrement, lorsqu'un "1" est 15 emmagasiné dans la cellule de mémoire, et que le transistor T2 est conducteur, le transistor T3 conduira, fournissant une sortie élevée à la borne de sortie 20. On ne montre ici qu'une sortie à extrémité unique. Cependant, on peut utiliser une sortie à double extrémité. Ainsi, la phase du signal de sortie 20 indiquera si un "1" ou un "0" est emmagasiné dans la cellule de mémoire. Jusqu'à présent on a décrit comment on transmet la donnée à travers le circuit de commande de détection de bit à l'amplificateur de détection différentiel et l'on a souligné que les transistors TB et T7 du circuit de commande de détection de bits sont polarisés conducteurs pour la détection 25 de données dans une cellule de mémoire 10 à l'aide d'un potentiel aux bases des transistors TB et T7 déterminés par les résistances R7, R8 et R9. La sélection des valeurs relatives des résistances R7, R8, R9, R1B et R17, est réalisée pour minimiser les effets des tolétances de fabrication et des modifications en température sur la sortie de l'amplificateur. La réduction des. 30 effets des tolérances de fabrication est obtenue en utilisant les valeurs relatives des résistances R7, R8 et R9 pour déterminer le potentiel aux bases des transistors TB et T7 en opposition à l'utilisation des valeurs absolues des résistances dans ce but. Ainsi, le potentiel de la base du transistor TB est déterminé à l'aide de la valeur relative des résistances R7/ et R9 35 alors que le potentiel de la base du transistor T7 est déterminé; à l'aide de la valeur relative des résistances R8 et R9. Du fait que le potentiel soit déterminé par ces proportions, on peut les fabriquer heaucoup plus facilement, puisque des proportions relatives d'éléments de circuits sont plus faciles à maintenir à l'intérieur des tolérances dans las circuits monolithi-40 ques que ne le sont les valeurs absolues des éléments. En outre, puisqu'une 70 20078 G 20 63126 diode D1 ou D2 participe à l'impédance totale, on obtient l'avantage de la diode suiveuse lorsque les jonctions base émetteur de TB et T7 sont suivies par les diodes D1 et 02 pour la compensation des variations de température et des variations de fabrication. Les valeurs des résistances R7, R8, R9, 5 R1B et R17 sont choisies pour rendre le potentiel en e7 et e8 égal au potentiel des émetteurs des transistors TB et T7. Pour l'écriture de données dans la cellule de mémoire, le potentiel de e1 ou e4 est élevé ainsi que le potentiel de e2 et e3. On réalise cela en rendant l'un des transistors TB ou T7 plus conducteur que l'autre. Par 10 exemple, pour écrire "1" dans la cellule de mémoire 10, on rend le transistor T9 conducteur pour polariser les émetteurs e7 et e8 à un potentiel supérieur à celui de la base des transistors TB et T7. Cela empêche la conduction à travers les émetteurs e7 et eB. Simultanément, le potentiel de B1 est maintenu à un potentiel suffisamment élevé pour éviter la conduction à travers l'émet-15 teur e5 de telle sorte que la diode D1 ne conduise pas du tout et B0 est abaissé suffisamment pour amener la conduction de la diode D2 à travers l'émetteur e10. La conduction à travers l'émetteur e10 maintient le potentiel de l'émetteur e4 du transistor T2 à son niveau de lecture alors que la conduction difficile à travers le transistor T7, tout le courant circulant à travers 20 la résistance R7 commandant le transistor T6, augmente le potentiel de l'émetteur e1 du transistor T1 au niveau des émetteurs e2 et e3. Par conséquent, au temp d'écriture "1", les émetteurs e1„ e2 et e3, sont tous à un potentiel élevé alors que l'émetteur e4 est à un potentiel inférieur amenant la conduction à travers l'émetteur e4. Lorsque le potentiel aux émetteurs e1, e2 et 25 e3 est réduit aux valeurs de émoire après le temps d'écriture, le transistor T2 conduira encore emmagasinant ainsi un "1" dans la cellule de mémoire. □n réalise l'écriture d'un "0" dans la cellule de mémoire de la même façon sauf que le potentiel à la borne B0 est augmenté pour polariser la diode D2 non conductrice alors que la borne B1 est polarisée pour amener 30 la conduction de la diode D1 à travers l'émetteur e5 ce qui maintient les émetteurs e2, e3 et e4 à un potentiel supérieur à celui de l'émetteur e1. Pendant que les opérations d'écriture "0" et "1" sont réalisées, le potentiel à la borne 24 est abaissé pour amener la conduction des diodes D3 et D4. Cela isole l'amplificateur de détection 22 des signaux d'écriture. 35 Bien que l'on ait décrit dans ce qui précède et représenté sur le dessin, les caractéristiques essentielles de l'invention appliquées à un mode da réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. 70 20078 7 20 63126 REVENDICATIONS 1.- Circuit pour détecter les signaux de sortie d'une cellule de mémoire pendant une opération de lecture et pour appliquer les signaux de commande à cette cellule pendant une opération d'écriture, caractérisé en ce qu'il 5 comprend: des premiers moyens pour recevoir les signaux à détecter issus de la cellule de mémoire et pour transmettre les signaux de commande à la cellule, des seconds moyens pour transmettre les données détectées, un transistor dont l'émetteur est relié aux premiers moyens et le collec-10 teur est relié aux seconds moyens, pour È détection des données pendant une opération de lecture de la cellule de mémoiEe et pour la génération des impulsions de commande pendant une opération d'écriture de la cellule, une charge couplée à l'émetteur du transistor pour la génération des potentiels dus au courant engendré d'une part par les signaux reçus par les 15 premiers moyens et d'autre part par le transistor, et un moyen de polarisation couplé à la base du transistor pour faire varier le potentiel de cette base pour faire fonctionner le transistor comme un détecteur quand les signaux doivent être détectés et comme un transistor de commande quand les données doivent être inscrites dans la cellule de mémoire. 20 2.- Circuit pour détecter les signaux de sortie issus de chacune des sorties d'une cellule de mémoire à deux sorties pendant une opération de lecture et pour appliquer les signaux de commande à cotte cellule pendant une opération d'écriture, caractérisé en ce qu'il comprend: des premiers moyens pour recevoir de chaque sortie de la cellule les 25 signaux à détecter et pour transmettre à chacune de ces sorties les signaux de commande de la cellule, des seconds moyens pour transmettre les données détectées, deux transistors dont l'émetteur de chacun est relié à l'un des premiers moyens et dont le collecteur de chacun est relié aux seconds moyens pour la 30 détection des données pendant une opération de lecture de la cellule et pour la génération des impulsions de commande pendant une opération d'écriture de la cellule, une charge couplée à chacun des émetteurs des deux transistors pour la génération des potentiels dus au courant engendré d'une part par les signaux 35 reçus par les premiers moyens et d'autre part par les transistors, et une paire de moyens de polarisation dont chacun d'eux est couplé à la base d'un des deux transistors pour faire varier le potentiel de ces bases pour faite fonctionner les transistors comme détecteurs quand les signaux 70 20078 6 20 63126 doivent être détectés et comme transistors de commande quand les données doivent §tre inscrites dans -la cellule. 3.- Circuit selon les revendications 1 ou 1, caractérisé en ce que le moyen de polarisation comprend: 5 une diode ayant au moins une cathode dont les caractéristiques sont appa riées aux caractéristiques base-émetteur du transistor auquel ce moyen de polarisation est couplé, cette diode ayant une plaque connectée à la base du transistor auquel elle est couplée, une source de tension, 10 une première charge couplant la plaque de la diode à une borne de la source de tension, une seconde charge couplant une première cathode de la diode à l'autre borne de la source de tension. 4.- Circuit selon la revendication 3, caractérisé en ce qu'il comprend un 15 moyen pour polariser an sens inverse la première cathode de la diode et en ce qu'une seconde cathode de la diode peut être sélectivement polarisée en sens inverse ou en sens direct. 5.- Circuit selon la revendication 3, caractérisé en ce qu'il comprend des moyens couplés à une troisième cathode de la diode pour la réception des si- 20 gnaux pour polariser en sens inverse le transistor couplé à la diode. 6.- Circutt selon la revendication 1, caractérisé en ce que les premiers moyens sont constitués par une ligne de bits de mémoire. 7.- Circuit selon la revendication 1, caractérisé en ce que les seconds moyens sont constitués par un amplificateur de détection. 25 8.- Circuit selon la revendication 2, caractérisé en ce que les seconds moyens sont constitués par un amplificateur de détection différentiel.