Brevet FR2059996A1 — publié le 19710611

La présente invention concerne une cellule de mémoire monolithique constituée par une bascule à transistors couplés en croix directement et présentant des résistances collecteur élevées, ces transistors étant disposées aux points d'intersection d'une ligne de mots et d'un couple de ligne de bits relié à 5 un amplificateur lecture-écriture. Une telle cellule de mémoire associée à plusieurs autres cellules de même structure peut être utilisée comme élément de mémoire dans les ordinateurs. Une cellule peut être dans deux états différents qui peùvent être commandés de l'extérieur (procédé d'écriture) et interrogés de façon non destructive 10 (procédé de lecture]. La technologie planaire utilisant le silicium pour réaliser des circuits monolithiques est si avancée qu'elle utilise une séquence d'étapes standards. En prenant des précautions pour faire les masques, en améliorant la technique de photolithographie et en observant des régies strictes pour la propreté, la 15 pûreté des matériaux et l'absence de poussière au cours de la fabrication on peut atteindre des rendements qui permettent la fabrication économique de plusieurs milliers de composants sur une telle pastille de semiconducteur 2 ayant une surface de 10 mm approximativement. Une des difficultés principales avec une telle densité de composants est 20 la dissipation de chaleur restreinte sur le substrat semiconducteur. Si l'on n'utilise pas de refroidissement par liquide (relativement coûteux), on doit assurer que la sortie de la mémoire soit maintenue à un niveau faible. D'autre part, un courant maximum est nécessaire pour la lecture et l'écriture (adressage) d'une cellule pour réduire les temps d'écriture et de lecture. Ces deux 25 conditions peuvent être remplies en n'amenant pas aux cellules une puissance constante mais en augmentant la puissance d'une cellule adressée bien au-dessus de sa puissance de repos. La commutation de la puissance de la cellule est cependant réalisée généralement par des circuits importants. Comme dans les circuits monolithiques le prix est pratiquement proportion-30 nel à la surface du circuit, on doit faire des recherches pour que le circuit ait des dimensions telles que les tolérances données par la technologie soient approchées. Les éléments qui prennent particulièrement de place sont les diffusions d'isolement séparant des poehes d'isolement individuelles par des jonctions 35 pn-non conductrices, puisque des "tranches" relativement larges sont formées à cause de la diffusion transversale, c'est-à-dire de l'extension latérale des zones semioonductrice diffusées sous les bords des fenêtres d'oxyde étant donné que les fronts de diffusion ne se propagent pas simplement vers le substrat mais aussi latéralement. Dans les applications pratiques on souhaite 40 que les fronts de diffusion se propagent latéralement ainsi que verticalement. 70 06058 2 2059996 La distance séparant des éléments adjacents doit alors être vde dimension correspondante. L'influence de la diffusion transversale associée à la diffusion d'isolement est d'importance particulière car elle doit pénétrer toute la couche épitaxiale. Cependant, une épaisseur minimum prédéterminée dfe la 5 couche épitaxiale est nécessaire étant donné les propriétés électriques des éléments de circuit. Pour cette raison, une grande partie de la surface intéressante du cristal est perdue dans chaque procédé de diffusion d'isolement et par conséquent, pour développer les circuits semiconducteurs; intégrés on doit trouver des systèmes de commutation fonctionnant avec un minimum de zânes 10 isolées. Un objet de la présente invention est d'augmenter la puissance d'une cellule de mémoire dans l'état adressé au-dessus de la puissance de repos relativement faible sans qu'il faille d'éléments de commutation supplémentaires bu de fonctions de commutation. De plus, le couplage des lignes de mots et 15 de bits devra avoir lieu par l'intermédiaire d'éléments ne nécessitant pas de poches d'isolement supplémentaires. Conformément à l'invention le problème est résolu dans une cellule de mémoire du type mentionné précédemment en connectant deux résistances faibles dans les lignes de bits par l'intermédiaire de deux diodes de commutation, 20 aux collecteurs des deux transistors de la bascule et en connectant la ligne de mots aux émetteurs de ces transistors dont le potentiel est abaissé à l'adressage de la cellule de sorte que, lorsque les diodes deviennent conductrices les résistances faibles dans les lignes de bit servent de résistances d'équilibrage de la cellule. 25 D'autres objets caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci. La figure 1 représente le circuit de la cellule de mémoire conforme à l'invention. 30 La figure 2 représente la disposition de plusieurs cellules de mémoire pour former une matrice de mémoire. La figure 3 représente la disposition d'une cellule de mémoire monolithique conforme à la présente invention. La figure 1 représente une bascule constituée de transistors bipolaires 35 fonctionnant comme cellule dy mémoire et comprenant deux transistors T1 et T2 couplés en croix par le fait que la base de l'un est relié au collecteur de l'autre. Les émetteurs des deux transistors sont connectés directement à la ligne de mot W. Deux résistances élevées R1 et R2 servent de résistances de charge. Suivant que T1 ou T2 est conducteur, l'autre transistor T2 ou T1 40 est rendu non conducteur à cause de son potentiel de base faible, à la suite 70 06058 3 2059996 ds la chute de tension dûe au courant collecteur qui circule dans les résistances R1 ou R2. La valeur la plus basse du courant de repos de la cellule est limitée par la condition B>1 Cdans le cas de R^ 2 »), & étant le gain de courant. (On peut appliquer exactement la formule suivante: S . R > |—^-4- .S » IE c & _ 1 26mV S étant la transconductance des transistors T1 et T2.). Cette condition est nécessaire si la cellule doit être stable et doit maintenir l'infomation emmagasinée c'est-à-dire l'un des de deux états de conduction. Pour la lecture de l'information emmagasinée le potentiel d'émetteur ■jq est abaissé par l'intermédiaire de la ligne de mot W pour que les deux diodes D1 et D2 qui sont dans l'état non conducteur soient rendues conductrices. Pour cela les potentiels collecteur de T1 et T2 doivent être diminués d'une valeur supérieure à la tension de commutation de la diode tpar exemple 0,7 volt pour les diodes au silicium) par rapport au potentiel de la ligne de 15 bit. Par exemple si T1 est conducteur, le potentiel collecteur sera supérieur au potentiel émetteur d'une valeur égale à la chute de tension fixe collecteur-émetteur pour un transistor saturé : Vc = + U^. Le potentiel de base de ce transistor est également donné à la saturation par le potentiel émetteur: VQ ■ V_ + IL,_. Ceci signifie que le potentiel collecteur du second transistor D t OC 2Q T2 ne conduisant pas peut être abaissé par l'intermédiaire du potentiel émetteur, c'est-à-dire par l'intermédiaire de la ligne de mots, la différence des deux potentiels collecteur étant donnée par Si les anodes des deux diodes D1 et D2 reçoivent du courant par l'intermédiaire de résistances R0 dans les lignes de bits B0 et B1 la différence des courants amenés à partir 25 des lignes de bit B0 et B1 dans le collecteur ou la base du transistor conducteur T1 sera donnée par Clç-Ig). RO. Suivant que la différence est positive ou négative on peut en tirer des conclusions quant à l'état de la bascule. Pour l'écriture de l'information dans la cellule de mémoire, c'est-à-3Q dire pour des changements possibles de la circulation du courant dans la cel- » Iule, la cellule est de nouveau adressée par l'intermédiaire de la ligne de mot W en appliquant une impulsion négative. Comme décrit ci-dessos, pour ce qui concerne la lecture, les potentiels aux collecteurs des deux transistors sont abaissés de la même quantité approximativement. Le problème à résoudre 35 consiste alors à rendre le transistor T1 non conducteur par l'intermédiaire des lignes de bits B0 et B1 et à rendre T2 conducteur. Pour cela le potentiel de la ligne de bit B0 est augmenté mais celui de B1 est abaissé, ce qui a pour effet que la diode D2 est non conductrice. Par l'intermédiaire de la 70 06058 4 2059996 ligne de bits B0, il circule alors dans le transistor conducteur un courant collecteur si élevé que le transistor est amené à saturation Cle courant collecteur est supérieur au produit du gain de courant par le courant base: Iç > 6 . Ig), et ainsi le potentiel collecteur qui est en même temps le po-5 tentiel de base du transistor non conducteur T2 augmente de façon que T2 devienne conducteur. Ainsi, il y a une chute de tension supplémentaire du courant collecteur de 12 dans la résistance collecteur R2, de sorte que T1 est rendu non conducteur. Une fois que le courant dans la cellule a été changé, lss potentiels des lignes de mots et de bits peuvent être amenés à l'état de repos. 10 Si le courant dans la ligne de bit doit être maintenu inférieur au produit du gain de courant et du courant de repos 3.1 , la ligne d'alimentation repos de courant V1 peut Être séparée pendant l'adressage de sorte que 1b courant de repos disparaît dans les résistances collecteurs R1, R2. Une autre solution consisterait à réduire le courant de repos par l'intermédiaire d'un moyen 15 de commutation approprié. Comme l'adressage ne nécessite qu'une période relativement courte, seule l'information dans les cellules qui sont connectées à la mfime ligne d'alimentation de courant V1 et ne reçoivent pas de courant par l'intermédiaire des lignes de bits et de diodes de commutation, n'est pas perdue en dépit' de la chute au-dessous du courant de repos minimum stan-20 dard, puisque, après une période prédéterminée, les capacités finies des jonctions pn dans les transistors peuvent emmagasiner l'information sous la forme de charges. Comme mentionné précédemment, le courant lecture-écriture doit être relativement élevé contrairement au courant de repos d'une cellule. L'avantage 25 considérable de la cellule de mémoire de l'invention vient du découplage du procédé lecture-écriture et de l'état de repos de la cellule: en d'autres termes, dans l'état de repos, il n'y a qu'un faible courant dans les résistances collecteur élevées R1, R2. A l'adressage et lorsque les diodes de commutation deviennent conductrices, un autre circuit de courant est ajouté à la 30 cellule, ce circuit amenant, avec la résistance de lignes de bits faible R0 (voir figure 2); un courant lecture-écriture élevé dans la cellule par l'intermédiaire d'une des lignes de bit. Le courant élevé dans la ligne de bit est nécessaire pour recevoir le résultat d'un balayage dans l'amplificateur différentiel pendant un temps court. Ainsi, la puissance est augmentée pendant 35 le procédé de lecture et d'écriture d'une manière très simple. On doit noter que dans l'état adressé, la chute de tension dans la résistance R0 faible dans la ligne de bit assure la stabilité de la cellule. Ainsi, elle a une limite inférieur:le produit du courant de la ligne de bit et de la résistance R0 doit être supérieur à la tension minimum, par exemple 200 mV: 40 ^ > 70 06058 5 2059996 Lorsqu'il n'est pas demandé d'opération mot par mot comme décrit précédemment, l'information dans toutes les cellules ayant une ligne de mot commune W étant écrite ou lue simultanément, il semble judicieux pour l'opération bit par bit de séparer la baisse de potentiel sur la ligne de mot W entre la ligne 5 de mot W et le potentiel de ligne de bit V2 de sorte que, en abaissant faiblement le potentiel émetteur, seules les diodes de commutation dont les anodes reçoivent une impulsion positive par l'intermédiaire de V2 deviennent conductrices; De cette manière, la sélection XY véritable peut être réalisée. La figure 2 représente la disposition de M x N cellules de mémoire iden-10 tiques constituant une matrice d'emmagasinage, les cellules étant reliées pour former N mots de M bits. N lignes de mots W1 à WN et M couples de lignes de bit auquels sont reliées les sources de tension et de courant V21 à V2M servent pour l'adressage de la mémoire. Les résistances faibles RO des lignes de bits dont la chute de tension peut être analysée par'les amplificateurs 15 différentiels D1 à DM forment les résistances collecteurs faibles pendant le procédé écriture-lecture et sont les éléments essentiels de l'invention. Une résistance commune R3 entre la source de tension V2 et les deux résistances de lignes de bits RO peuvent être utilisées pour l'alimentation d'un "courant constant. 20 Le courant de repos est amené par l'intermédiaire de la résistance R3 dans la ligne d'alimentation de tension V1 (pour un mot entier, c'est-à-dire pour toutes les cellules d'une ligne de mots W). Comme mentionné précédemment, des commutateurs peuvent être placés entre les bornes de connexion V1 et les résistances R3, ces commutateurs assurant, pendant le procédé d'écriture, que 25 seul un courant d'écriture relativement faible est nécessaire. Un commutateur commun peut aussi être utilisé. Une autre possiblité consisterait à utiliser à la place des moyens de commutation appropriés, une baisse du courant de repos par l'intermédiaire de la ligne d'alimentation de tension V1. La figure 3 représente une réalisation d'une cellule de mémoire conforme 30 à l'invention indiquant en particulier l'avantage des conditions d'espace réduites. Sur un substrat P la couche épitaxiale N est divisée au moyen de diffusions d'isolement P+ en poches d'isolement individuelles contenant chacune une moitié de cellules de mémoire conforme au circuit de la figure 1. La moitié 35 gauche contient le- transistor T2 dont la zône de base est étendue pour former la résistance R1. La résistance de surface de la diffusion de base P est augmentée considérablement par une diffusion N+ de couverture limitant l'épaisseur effective de la couche à l'épaisseur très faible de la base d'un transistor. De cette manière une résistance élevée est formée entre la connexion de base 40 B et la connexion de la ligne V1, cette résistance, à cause du couplage en 70 06058 6 2059996 croix au collecteur de l'autre transistor T2 dans la seconde poche sert de résistance d'équilibrage dans le collecteur de ce dernier. La diffusion N+ pour engendrer la résistance de pincement précédemment décrite (résistance recouverte ou deux fois diffusée) sert en môme temps pour faire contact à 5 la couche épitaxiale N c'est-à-dire au collecteur du transistor T2. Dans CBtte couche épitaxiale la diode de commutation D2 est diffusée au moyen d'une diffusion P CBtte diode servant pour le couplage avec la ligne de bit BO. Des métallisations pour les lignes de mots et d'alimentation W et V1 disposée en parallèle sont réalisées dans un plan de métallisation différent de celui 10 des lignes de bits afin de permettre l'intersection des lignes. S'il n'y a qu'un plan de métallisation, des lignes de résistances faibles doivent être réalisées dans le cristal. Pour réduire le nombre des résistances série de collecteur N+,, on peut réaliserdes diffusions de sous collecteur qui sont représentées dans la coupe 15 de la structure monolithique de la figure 3a. Cette figure représente aussi la couche d'isolation et de passivation de Si02 sur le cristal semiconducteur et entre les plans de métallisation. Une caractéristique essentielle de la disposition représentée pour la cellule de mémoire conforme à l'invention est l'utilisation des diodes de 20 commutation intégrées dans les.poches des collecteurs, ces diodes, à cause de ce montage, ne nécessitant pas de poches de diffusion propres prenant de la place. Les résistances de pincement représentées ici, peuvent aussi être remplacées par des transistors pnp ou par d'autres éléments résistifs dans la même zône d'isolement ou dans une zône d'isolement supplémentaire. 25 Les avantages essentiels d'une cellule de mémoire conforme à la présente invention sont les suivants: a). Réalisation facile par une technologie monolithique, l'espace occupé étant faible à cause du couplage peu compliqué existant entre la cellule et la ligne de mots et du couple de lignes de bits (diodes qui peuvent être dif-30 fusées dans les poches collecteur). b). Augmentation très faible de la puissance d'une cellule adressée comparée à la puissance à l'état de repos en .amenant un courant lecture-écriture à la cellule qui ne passe pas dans les résistances ëe charge élevées déterminant le courant de repos. Un couple de lignes de bits ne nécessite 35 qu'un un couple de résistances de lignes de bits R0. Bien que l'on ait décrit dans ce qui précède et représenté sur le dessin, les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans 40 pour autant sortir du cadre de ladite invention. 70 06058 7 2059996 REVENDICATIONS 1.- Celluls de mémoire monolithique comprenant une bascule à transistors couplés en croix directement et présentant des résistances de collecteur élevées, ces transistors étant disposés aux points d'intersection d'une ligne 5 de mot avec un couple de lignes de bits connecté à un amplificateur "écriture-lecture" caractérisée en ce que: deux résistances faibles dans les lignes de bit sont connectées par l'intermédiaire de deux diodes de commutation aux collecteurs des deux transistors de la bascule et en ce que la ligne de mot est connectée aux émetteurs de ces 10 transistors dont le potentiel est abaissé pendant l'adressage de la cellule, de sorte que lorsque les diodes deviennent conductrices, les résistances faibles dans les lignes de bit servent de résistances chutrices de la cellule. 2.- Cellule de mémoire selon la revendication 1 caractérisée en ce que les diodes sont diffusées daas les couches contenant les collecteurs des transis- 15 tors. 3.- Cellule de mémoire selon les revendicatiore 1 ou 2 caractérisée en ce que des résistances de charge élevées sont formées par des résistances de pincement en prolongement des diffusions de base. 20 4.- Cellule de mémoire selon les revendications 1 ou 2 caractérisée en ce que les résistances de charge élevées sont formées par des transistors latéraux complémentaires dont les collecteurs coïncident avec les diffusions de base des transistors de la bascule. 5.- Matrice de mémoire monolithique constituée de cellules de mémoire selon 25 l'une quelconque des revendications 1 à 4 caractérisée en ce que le couple des résistances faibles des lignes de bits est commun à toutes les cellules de mémoire qui sont connectées au même couple de lignes de bits. 6.- Matrice de mémoire selon la revendication 5 caractérisée en ce que pour la lecture de l'information, la chute de tension provoquée par le courant de 30 lecture dans les deux résistances de lignes de bit est analysée au moyen d'un amplificateur différentiel. 7.- Matrice de mémoire selon les revendications 5 ou 6 caractérisée en ce que pour l'alimentation d'un courant constant entre les sources de tension des lignes de bits et les résistances des lignes de bits on utilise des résis 70 06058 8 2059996 tances communes. 8.- Matrice de mémoire selon l'une quelconque des revendications 5 à 7 caractérisée en ce que pour l'alimentation de courant constant, on utilise des résistances dans les lignes d'alimentation de tension. 5 9.«» Procédé pour commander une matrice de mémoire selon l'une quelconque des revendications 5 à S caractérisé en ce que peddant l'écriture de l'information le courant de repos de la cellule adressée est diminué. 10.- Procédé selon la revendication 9 caractérisé en ce que le courant de repos est arrêté complètement pendant un court instant. 10 11.- Procédé selon les revendications 9 ûu 10 caractérisé en ce que pour commander une matrice de mémoire organisée par bit (sélection XY) pour l'adressage d'une cellule, le potentiel de la ligne de mot est diminué et simultanément le potentiel du couple de lignes de bits correspondant est augmenté.