Brevet FR2108078A1 — publié le 19720512

La présente invention concerne un circuit de décodage permettant l'application sélective d'impulsions de commande provenant d'un circuit de commande à une mémoire. Elle concerne plus particulièrement un circuit de décodage à transistors à effet de champ CFET) pouvant être utilisé avec un unique 5 circuit bipolaire de commande de mémoire dans un dispositif d'accès à la mémoire aux fins de l'application sélective d'impulsions de commande à un nombre théoriquement illimité de transistors FET ou d'autres cellules d'emmagasinage de mémoire. Les circuits de décodage à transistors FET dont chacun est connecté 10 entre un circuit bipolaire de commande de mémoire et une ligne de commande de mémoire d'un dispositif d'accès à la mémoire afin de commander de façon sélective l'application d'impulsions de commande à la mémoire depuis le circuit de commande sont connus dans l'art antérieur. Un tel circuit est décrit, par exemple, dans l'article de Linton et Sonoda paru dans la publication intitulée 15 "IBM Technical Disclosure Bulletin" de mai 1970, page 2082. Un certain nombre des circuits décrits dans cette publication sont connectés en parallèle à un circuit de commande de mémoire. Chaque sortie des circuits de décodage est connectée à une ligne de commande de mémoire distincte. Chaque circuit de décodage comporte un condensateur de ôéaction connu dans la littérature 20 anglo-saxonne sous l'appellation "Bootstrap", qui est connecté entre la grille et la source d'un transistor FET d'entrée. En fonctionnement normal, le condensateur "bootstrap" de chacun des circuits de décodage est chargé, puis tous les condensateurs "bootstrap" sont déchargés à l'exception de celui qui est connecté dans le circuit de décodage entre le circuit de commande de mémoire 25 et la ligne de commande de mémoire à laquelle des impulsions de commande doivent être appliquées. Un problème potentiel qui se pose à propos de la décharge simultanée des condensateurs "bootstrap" dans les différents circuits de décodage, à l'exception du circuit de décodage qui est connecté à la ligne de commande de 30 mémoire à laquelle les impulsions devront être appliquées, est que la décharge de chacun de ces condensateurs dans le circuit décrit par Linton et Sonoda prend un courant différentiel au circuit bipolaire de commande de mémoire. Dans le cas des grands ensembles de mémoire, nécessitant, par exemple, 32 circuits de décodage parallèles, la décharge des condensateurs "bootstrap" 35 peut produire un courant suffisamment important pour détruire un transistor bipolaire aux bornes duquel une tension importante est appliquée dans le circuit de commande de mémoire. Pour éviter cette difficulté, le circuit de Linton et Sonoda comporte un agencement permettant de réduire les dimensions du condensateur "bootstrap", ce qui permet d'utiliser ce circuit avec des 40 mémoires ayant des densités relativement élevées. 71 26018 2 2108078 Les mémoires à transistors FET actuellement proposées comportent 2000 ou même 8000 bits de mémoire sur un unique bloc de silicium formant un carré de 0,25 cm de côté. De telles mémoires exigent un plus grand nombre de circuits de décodage, par exemple 64 ou davantage sur l'unique bloc de silicium 5 connectés en parallèle entre un circuit de commande de mémoire et les lignes de commande de la mémoire. La situation est plus grave encore dans le cas d'une mémoire dynamique à cellule à transistors FET, qui est périodiquement régénérée. Pendant la régénération, un total de 2048 circuits de décodage sont simultanénent connectés en parallèle à un unique circuit de commande de 10 mémoire. Décharger simultanément un aussi grand nombre de condensateurs dans un dispositif d'accès à la mémoire, exigeant que le courant soit fourni par l'intermédiaire des transistors FET d'entrée des circuits de décodage pour décharger les condensateurs "bootstrap", serait hors de question. De telles mémoires exigent que les circuits de décodage de l'art antérieur soient 15 améliorés afin de ne pas détruire les transistors bipolaires dans leurs circuits de commande de mémoire. L'un des objets de la présente invention est donc de fournir un circuit de décodage qui puisse être utilisé avec des densités de plus en plus élevées de mémoire intégrée à transistor FET. 20 Un autre objet de l'invention est de supprimer les circuits de décodage en tant que facteur limitant le nombre de mémoires intégrées à transistors FET qui peuvent être réalisées sur un unique bloc de circuits intégrés. Un autre objet de l'invention est de fournir un circuit de décodage comportant un condensateur "bootstrap" connecté à un transistor FET d'entrée 25 dans lequel le courant n'a pas à traverser le transistor FET d'entrée pour décharger le condensateur "bootstrap". Un autre objet de l'invention est de supprimer la nécessité de faire passer un courant dans un transistor bipolaire connecté à un grand nombre d'éléments de charge capacitif parallèles formant un circuit de réaction pour 30 les transistors FET d'entrée des circuits de détection lorsqu'on décharge ces éléments capacitffs. Le présent circuit de décodage à transistors FET et le présent dispositif d'accès à la mémoire permettent d'atteindre les objectifs ci-dessus. Le circuit de décodage comporte un transistor d'entrée avec une grille et deux 35 bornes traversées par le courant. Un condensateur "boostratp" est connecté à la grille et à l'une des bornes du transistor d'entrée traversées par le courant. La présence d'une charge dans le condensateur "bootstrap" permet au courant de traverser le transistor d'entrée. Un dispositif, constitué de préférence par un second transistor FET connecté aux bornes du condensateur 40 "bootstrap", est prévu pour former une voie de décharge parallèle au conden- 71 26018 3 2108078 sateur "bootstrap" et est situé à l'intérieur du circuit de décodage. Ce dispositif est commandé par un second dispositif. Une voie de décharge étant ainsi formée au travers du condensateur "bootstrap" indépendamment du transistor d'entrée, aucun courant différentiel ne traverse le transistor 5 d'entrée lors de la décharge du condensateur "bootstrap". Selon l'invention, un circuit d'accès à la mémoire comprend un certain nombre des circuits de décodage qui viennent d'être décrits, le transistor d'entrée de chacun de ces circuits étant connecté à un circuit de commande de mémoire. La sortie de chaque circuit de décodage est connectée à une ligne de 10 commande de la mémoire. Les lignes d'adresse de la mémoire sont connectées au dispositif qui commande le dispositif permettant de former une voie de décharge dans chaque circuit de décodage. La sélection d'une ligne de commande de mémoire dbnnée afin que cette ligne reçoive une impulsion de commande s'effectue en permettant aux lignes d'adresse de rendre actif le 15 dispositif commandant le dispositif qui permet d'établir une voie de décharge dans les circuits de décodage non sélectés, déchargeant ainsi leurs condensateurs "bootstrap" et empêchant l'application d'une impulsion de cotmiande aux sorties des lignes de commande de mémoire. Le condensateur "bootstrap" du circuit de décodage connecté à la ligne de commande de mémoire devant 20 recevoir des impulsions n'BSt pas déchargé parce que l'adresse pour la ligne de commande de mémoire provoque la désexcitation des lignes d'adresse connec*: r. tées à son circuit de décodage, et une voie- permettant à l'impulsion de commande d'être appliquée à la ligne de commande de mémoire depuis le circuit de commande de mémoire est obtenue. Le dispositif d'accès à la mémoire peut 25 fonctionner de la même façon sans exiger une circulation de courant depuis le circuit de commande de mémoire pour décharger les condensateurs "bootstrap" des circuits de décodage non sélectés, éliminant ainsi les circuits de décodage en tant que facteur limitant le nombre de mémoires intégrées à transistors qui peuvent être réalisées sur un unique bloc de circuits intégrés. 30 D'autres 4objets, caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit,fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci. La figure 1 représente de façon schématique un circuit de décodage et un dispositif d'accès à la mémoire conformes à la présente invention. 35 La figure 2 représente la séquence d'impulsions requises par le dispo sitif d'accès à la mémoire de la figure 1. La figure 3 représente de façon schématique une autre réalisation d'un circuit de décodage conforme à la présente invention et susceptible d'être utilisée dans le dispositif d'accès à la mémoire de la figure 1. 40 On a représenté sur la figure 1 un circuit de décodage et un dispositif 71 26018 4 2108078 d'accès à la mémoire conformes à la présente invention. Dans la description ci-après, tous les transistors FET sont supposés 8tre du type à canal N. Des transistors FET à canal P peuvent être employés, auquel cas la polarité positive des signaux appliqués aux grillas des transistors FET dans la des-5 cription qui suit doit être inversée. On suppose également que les circuits à transistors FET décrits ci-dessous fonctionnent avec une polarisation de substrat négative, laquelle provoque le fonctionnement des transistors FET en mode d'enrichissement. Le dispositif d'accès à la mémoire comporte un circuit de commande de mémoi-10 re comprenant un transistor bipolaire 10 dont l'émetteur est connecté au collecteur du transistor bipolaire 12. Le collecteur du transistor 10 est connecté à une source de tension positive + V. L'émetteur du transistor 12 est mis à la masse. Le circuit de commande 16 est connecté respectivement aux bases des transistors 10 et 12 par les lignes 14 et 16, Le circuit de commande 18 a 15 pour effet de rendre le transistor 10 conducteur et le transistor 12 non conducteur lorsqu'une impulsion positive est désirée sur la ligne 28. Lorsqu'on désire mettre la ligne 28 à la masse, le transistor 10 est rendu non conducteur et le transistor 12 conducteur par le circuit de commande 18. L'impulsion positive 20 sur la ligne 14, appliquée à la base du transistor 10, 20 rend ce dernier conducteur et l'impulsion négative 22 sur la ligne 16 simultanément appliquée à la base du transistor 12 rend ce dernier non conducteur. L'absence d'impulsion sur la ligne 14 rend le transistor 10 non conducteur, et l'absence d'impulsion sur la ligne 16 permet au transistor 12 de rester conducteur. Ainsi, la ligne 28 est normalement mise à la masse. Les impulsions 25 20 et 22 sont fournies par des circuits logiques inclus dans le circuit de commande 18 et commandés par une entrée logique. Ces circuits logiques sont d'un type connu tels que des logiques de commutation de courant à grande vitesse. La résistance 24 et la diode 26, connectées en parallèle entre la base et l'émetteur du transistor 10 par la ligne 25, servent de dispositifs 30 de protecttion classiques pour le transistor 10. Les circuits de décodage DC1-DCN sont connectés en parallèle à la ligne 28 par les lignes 30, 32, 34 et 36, respectivement. Les circuits de décodage DC2-DCN sont identiques au circuit DC1 décrit ci-après en détail. L'électrode 36 du transistor FET d'entrée Q1 du circuit de décodage DC1 est 35 connecté à la ligne 30. La borne 40 du condensateur "bootstrap" C est connectée à la grille 42 du transistor Q1 et sa borne 44 est connectée à l'électrode 46 du transistor Q1. Les électrodes 38 et 46 du transistor Q1 sont connectées entre la ligne d'entrée 30 et la sortie 48 à une ligne de commande de mémoire. Les électrodes 52 et 54, du transistor FET de décharge Q2 sont 40 connectées respectivement aux bornes 40 et 44 du condensateur "bootstrap" C. 71 26018 5 2108078 La transistor Q2 constitue donc une voie de décharge parallèle pour le condensateur C. Les électrodes 5B et 56 du transistor FET de restauration QR, sont connectées entre le condensateur C et une source de tension positive. Les électrodes 62 et 64, 66 et 68, 70 et 72 d'un certain nombre de transistors 5 FET parallèles T1-TN sont respectivement connectées entre la source de tension positive et la grille 90 du transistor de décharge Q2. Chacune des grilles 74, 76, 78 des transistors T1-TN est connectée à une ligne d'adresse différente. Une électrode 92 du transistor FET Q3 est connectée à la source 46 du transistor d'entrée Q1, qui comprend la capacité parasite C1, et son 10 autre électrode 94 est mise à la masse. Les grilles 90 et 95 des transistors Q2 et Q3, respectivement, possèdent une connexion commune. Le transistor FET Q4 est connecté entre la grille 90 du transistor de décharge Q2 et la masse par ses électrodes 86 et 88. Les grilles 80 et 84 des transistors FET QR et Q4, respectivement, possèdent une connexion commune. 15 Le fonctionnement du circuit de décodage DC1 et du dispositif d'accès à la mémoire de la figure 1 est décrit ci-après-à l'aide de la figure 2. Les circuits de décodage DC1-DCN sont mis dans leur condition initiale de fonctionnement en chargeant tous leurs condensateurs "bootstrap" C en appliquant une impulsion de restauration 95 à la grille 80 du transistor QR, Cela a pour 20 effet de rendre ce dernier conducteur, ce qui permet à la source de tension positive de charger le condensateur C. L'application simultanée de l'impulsion de restauration 96 à la grille 84 du transistor Q4 rend ce dernier conducteur, mettant à la masse la grille 90 du transistor Q2 afin de garantir l'état non conducteur de ce dernier. Après l'application de l'impulsion 96, tous.les 25 transistors d'entrée Q1 des circuits de décodage QC1-DÇN sont conducteurs. Les transistors d'entrée Q1 de tous les circuits de décodage connectés à une ligne de commande de mémoire devant recevoir des impulsions, sauf un dé ces circuits, sont maintenant rendus non conducteurs en déchargeant leurs condensateurs "bootstrap" C. Cette décharge est provoquée par l'impulsion 98 30 présente sur une ou plusieurs des lignes d'adresse connectées aux lignes 74, 76 et 78 des transistors T1-TN dans chaque circuit de décodage. En pratique, une adresse particulière qui identifie une ligne de commande de mémoire à sélecter et qui devra par conséquent recevoir une impulsion de commande, sert à mettre hors service les lignes d'adresse connectées aux transistors 35 T1-TN du circuit de décodage particulier qui est couplé à la ligne de commande de mémoire désirée. Au moins une des lignes d'adresse connectées aux autres circuits de décodage n'est pas mise hors service par cette adresse particulière, et une impulsion servant à rendre conducteur l'un des transistors T1-TN dans chacun des circuits de décodage restants est fournie. Le potentiel de la 40 grille 90 du transistor de décharge Q2 passe alors au potentiel +V afin de 71 26018 6 2108078 rendre ce transistor conducteur. Si l'on suppose qu'aucune impulsion n'est reçue sur les lignes d'adresse connectées aux transistors T1-TN du circuit de décodage DC1, comme l'indique le tracé linéaire de l'impulsion d'adresse de la figure 2, l'impulsion de 5 commande 100 est fournie à la ligne 28 par le circuit bipolaire de commande de mémoire par l'application simultanée de l'impulsion positive 20 au transistor 10 et de l'impulsion négative 22 au transistor 12, le transistor 10 étant ainsi rendu conducteur et le transistor 12 non conducteur. Le transistor 12 isol8 la ligne 28 de la masse et le transistor 10 applique le potentiel +V 10 a la ligne 28. Etant donné qu'aucune impulsion n'a été fournie aux lignes d'adresse du circuit de décodage DC1, le transistor Q2 reste non conducteur parce qu'aucun signal positif n'est appliqué à sa grille 90. Le condensateur "bootstrap" C reste chargé et le transistor 01 est par conséquent conducteur. L'impulsion 102, correspondant à l'impulsion de commande 100, est par 15 conséquent reçue à la sortie 48 du circuit de décodage DC1 connectée à la ligne de commande de mémoire désirée. L'impulsion de commande 100 correspond à la durée des impulsions simultanées 20 et 22 appliquées aux transistors 10 et 12. Lorsque ces impulsions 20 et 22 disparaissent, le transistor 10 est rendu non conducteur et le transistor 12 conducteur, ce qui amène le 20 potentiel de la ligne 28 au niveau de la masse pour mettre fin à l'impulsion de commande 100 et à l'impulsion de sortie correspondante 102. Si l'on suppose à présent que l'impulsion positive 98, représentée en pointillés sur le tracé de l'impulsion d'adresse de la figure 2, est fournie à une ou plusieurs des lignes d'adresse du circuit de décodage DC1, un ou 25 plusieurs des transistors T1-TN est rendu conducteur. De ce fait, le potentiel de la grille 90 du transistor Q2 passe au potentiel +V, rendant ce transistor conducteur. Une voie de décharge pour le condensateur "bootstrap" C, à l'intérieur du circuit de décodage DC1, est par conséquent fournie. Pendant que le condensateur C se décharge, aucun courant ne traverse le transistor 30 d'entrée Q1. et Be ce fait, aucun courant ne traverse le transistor bipolaire 10, qui est alors non conducteur. Une tension +V est présente aux bornes du transistor 10 à cet instant et s'il était nécessaire de faire passer un courant dans ce transistor afin de décharger simultanément un grand nombre d'éléments de charge capacitifs, il faudrait un transistor intégré de di-35 mensions extrêmement importantes, très supérieures à celles requises pour fournir l'impulsion de commande 100, pour fournir la puissance requise et/ou maintenir le niveau de sortie exigé. En fournissant une voie de décharge pour le condensateur C au travers du transistor Q2 indépendamment du transistor d'entrée Q1, on évite une telle charge de courant sur le transistor 40 bipolaire 10, et les condensateurs C d'un grand nombre de ces circuits de 71 26018 7 2108078 décodage peuvent être déchargés simultanément et très rapidement sans risquer d'endommager le circuit de commande de mémoire. La capacité parasite C1 est déchargée par l'intermédiaire du transistor Q3, dont la grille 95 se trouve également au potentiel +V, en même temps que le condensateur C. 5 Le transistor d'entrée Q1 se trouve à présent bloqué et l'impulsion de commande 100 sur la ligne 30 ne peut être transmise à la sortie 48, ainsi que le montre la partie représentée en pointillés du tracé de l'impulsion de sortie sur la figure 2. Aucune impulsion n'est transmise sur la ligne de commande de mémoire à laquelle le circuit de décodage DC1 est connecté. 10 La figure 3 représente une autre réalisation du circuit de décodage de la figure 1 qui peut être substituée au dispositif d'accès à la mémoire de la figure 1. Ce circuit de décodage DC1a possède un transistor FET QG dont les électrodes 104 et 106 sont connectées entre l'électrode 94 du transistor Q3 et la masse. La présence du transistor QG permet à une impulsion de sortie 15 102 dB rester à la sortie 48 bien que les lignes d'adresse connectées au circuit de décodage 0C1a soient modifiées après que l'impulsion 102 ait atteint son niveau positif. Les électrodes 54 et 52 du transistor Q2 sont plus positives que la grille 90 de ce même transistor lorsque le transistor QG est non conducteur. Le condensateur "bootstrap" C et la capacité parasite C1 ne 20 peuvent pas être déchargés et de ce fait les lignes d'adresse peuvent à présent être modifiées pour sélecter une autre adresse sans cesser de sélecter la première ligne. Le transistor QG étant non conducteur, l'impulsion de restauration 96 charge le condensateur C par l'intermédiaire du transistor QR. La sortie 48 se trouvant au potentiel +V moins les deux tensions de seuil du 25 transistor 10 et du transistor Q1, la présence d'une impulsion de multiplexage 98 sur une ou plusieurs des lignes d'adresse ne suffit pas à elle seule à rendre le transistor Q2 conducteur lorsque la grille 90 passe au potentiel +V. Il faut également qu'une impulsion soit appliquée à la grille 108 du transistor de façon à rendre celui-ci conducteur et à amener le potentiel 30 des électrodes 54 et 94 des transistors Q2 et Q3, respectivement, au niveau de la masse. De ce fait, les transistors Q2 et Q3 deviennent conducteurs, et la décharge du condensateur C et de la capacité parasite C1 se produit de la même façon que dans le circuit de décodage DC1. Si des impulsions doivent être appliquées à la ligne de commande de mémoire connectée au circuit de décodage 35 DC1a, l'adresse de cette ligne de commande sert à inhiber l'impulsion appliquée à la grille 108 du transistor QG. Le transistor de décharge Q2 ne devient pas conducteur, même si des signaux multiples sur une ou plusieurs des lignes d'adresse rendent conducteurs un ou plusieurs des transistors T1-TN, faisant passer la grille 90 du transistor Q2 au potentiel +V. 40 Le circuit de la figure 3 permet d'utiliser, par exemple, cinq lignes 71 26018 6 2108078 2 d'adresse pour desservir 32 circuits de décodage par multiplexage, au lieu de 32 circuits de décodage comme c'est le cas sans multiplexage. Le transistor QG est facilement pourvu de chaque circuit de décodage et est beaucoup plus simple que les systèmes de multiplexage associés aux lignes d'adresse 5 elles-mêmes.. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques essentielles de l'invention, appliquées à un mode de réalisation préférée de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles 10 sans pour autant sortir du cadre de ladite invention. 71 26018 9 2108078 REVENDICATIONS 1. Ciccuit de décodage caractérisé en ce qu'il comprend : un transistor à effet de champ d'entrée ayant une grille et deux électrodes, un condensateur connecté entre la grille et l'une des électrodes du 5 transistor à effet de champ d'entrée, la présence d'une charge dans ce condensateur permettant au courant de traverser le transisto.r à effet de champ d'entrée, une voie de décharge parallèle au condensateur, et interne au circuit de décodage et, 10 des premiers moyens de commande, pour commander cette voie de décharge pour la rendre opérante. 2. Circuit de décodage selon la revendication 1, caractérisé en ce qu'il comprend des moyens de charge, pour appliquer une charge au condensateur. 3. Circuit de décodage selon la revendication 2, caractérisé en ce que les 15 moyens de charge comprennent un transistor à effet de champ de restauration connecté en série entre le condensateur et une source de tension, et ayant sa grille reliée à une source d'impulsions de commande. 4. Circuit de décodage selon les revendications 1 ou 3, caractérisé en ce que la voie de décharge comprend un transistor à effet de champ de décharge 20 connecté en parallèle aux bornes du condensateur. 5. Circuit de décodage selon la revendication 4, caractérisé en ce que les premiers moyens de corrmande de la voie de décharge comprennent une pluralité de transistors à effet de champ connectés en parallèle entre une source de tension et la grille du transistor à effet de champ de décharge, les grilles 25 de cette pluralité de transistors à effet de champ étant adaptées pour être connectées à des lignes d'adresse de mémoire. 6. Circuit de décodage selon la revendication 5, caractérisé en ce qu'il comprend un transistor à effet de champ d'isolement connecté en série entre un potentiel de référence insuffiaant pour rendre conducteur le transistor à 30 effet de champ de décharge, et une électrode de chacun de la pluralité des transistors à effet de champ connectés en parallèle, la grille du transistor à effet de champ d'isolement étant reliée à une source d'impulsions de commande. 71 26018 10 2108078 7. Circuit de décodage selon la revendication 6, caractérisé en ce que la source de tension connectée au transistor à effet de champ de restauration et la source de tension connectée à la pluralité de transistors à effet de champ connectés en parallèle sont corrmunes. 5 B. Circuit de décodage selon la revendication 6, caractérisé en ce que la source d'impulsions de conmande reliée à la grille du transistor à effet de champ de restauration et la source d'impulsions de conmande reliée à la grille du transistor à effet de champ d'isolement sont communes. 9. Circuit de décodage selon la revendication 6, caractérisé en ce qu'il 10 comprend un second transistor à effet de champ de décharge connecté entra une électrode du. transistor à effet de champ d'entrée et un potentiel de référence pour décharger la capacité paraiite existant entre cette électrode du transistor à effet de champ d'entrée et le potentiel de référence, et en ce qu'il comprend des seconds moyens de commande pour corrmander 15 le second transistor à effet de champ de décharge. 10„ Circuit de décodage selon la revendication 9, caractérisé en ce que les seconds moyens de commande et les premiers moyens de commande sont communs„ 11. Circuit de décodage selon la revendication 6, caractérisé en ce qu'il 20 comprend un second transistor à effet de champ d'isolement connecté en série entre le transistor à effet de champ d'isolement et le potentiel de référence, l'application d'un signal multiplexe à la grille du transistor à effet de champ de décharge étant insuffisant pour rendre conducteur le transistor à effet de champ de décharge en l'absence d'une impulsion de 25 commande appliquée à la grille du second transistor à effet de champ d'isolement. 12. Dispositif d'accèd de mémoire caractérisé en ce qu'il comprend un circuit de commande de mémoire et une pluralité de circuits de décodage conformes à la revendication 1, chaque circuit de décodage ayant son transistor à 30 effet de champ d'entrée relié au circuit de commande de mémoire, les premiers moyens de conmande de chaque circuit de décodage étant connectés à une pluralité de lignes d'adresse de mémoire, et la sortie de chaque circuit de décodage étant reliée à une ligne de conmande de la mémoire. 71 26018 11 2108078 13. Dispositif d'accès de mémoire selon la revendication 12, caractérisé en ce que le circuit de commande dB mémoire comprend au moins un transistor bipolaire connecté à une électrode du transistor à effet de champ d'entrée des circuits de décodage.