Brevet FR2042453A1 — publié le 19710212

La présente invention concerne les mémoires inaltérables. Les mémoires inaltérables sont employées dans les ensembles de traitement d'information numérique. Des données prédéterminées sont emmagasinées dans une mémoire inaltérable pour être utilisées 5 par l'ensemble de traitement. On accède par exemple à l'information mise en mémoire au moyen d'un signal codé binaire qui est engendré intérieurement par l'ensemble de traitement de façon normale en tant que résultat intermédiaire d'une séquence de traitement des données» 10 L'information est souvent représentée dans une mémoire inal térable par la présence et l'absence de dispositifs électriques à des emplacements de mémoires prédéterminés. Afin de réduire à une valeur minimale le nombre de conducteurs nécessaires pour accéder à la totalité de l'information emmagasinée dans la mémoire, les 15 emplacements de mémoire sont disposés en une matrice de lignes et de colonnes. Le signal codé binaire d'accès est donc scindé en deux parties, l'une pour accéder aux colonnes et l'autre aux lignes, A chaque intersection d'une ligne et d'une colonne, on obtient un 20 bit unique d'informa.tion. Dans la plupart des mémoires, les deux parties du signal numérique d'accès sont transmises ensuite à deux: circuits traducteurs de code afin d'obtenir des signaux de sélection de colonne et de ligne. Un exemple d'un circuit traducteur de code est décrit dans la demande de brevet des Etats-Unis d'Amé- 25 rique n° 822 533, déposée le 7 M a i 1969 par Richard Harry HEEKBF. Lorsque les mémoires inaltérables sont fabriquées au moyen des techniques des circuits intégrés, les dispositifs contenus dans la mémoire peuvent être disposés de façon compacte, ce qui permet 30 d'utiliser efficacement l'espace disponible pour les composants actifs. D'autre part, les circuits traducteurs de code ne sont habituellement pas aussi simples ou symétriques que le réseau de mémoire, de sorte qu'une partie excessive de la superficie des pastilles est occupée par les circuits traducteurs de code. 35 L'invention fournit un réseau de mémoire inaltérable conte nant les circuits d'accès. Selon l'invention, un réseau de mémoire comprend des séries de conducteurs de ligne et de colonne entrecroisés et line série de dispositifs à impédance variable dont l'état d'impédance change 70 16535 2 2042453 lorsqu'un signal de commutation prédéterminé est appliqué et qui sont présents à des intersections prédéterminées des conducteurs de ligne' et de colonne, la configuration des présences et des absences de dispositif à impédance aux intersections mettant en jeu 5 un premier groupe de conducteurs de colonne représentant l'information emmagasinée, et la configuration des présences et des absences de dispositif à impédance aux intersections mettant en jeu un second groupe de conducteurs de colonne provoquant l'application de chacune des configurations prédéterminées différentes de signaux 10 prédéterminés aux colonnes du second groupe pour qu'un seul des conducteurs de ligne ait ses dispositifs à impédance associés aux conducteurs de colonne du second groupe qui sont tous dans leur état d'impédance inchangé, chaque dispositif à impédance comportant une - électrode de commande qui est connectée au conducteur de 15 colonne correspondant et deux autres électrodes connectées par une ligne parallèle distincte au conducteur de ligne correspondant, le niveau du signal appliqué à l'électrode de commande d'un dispositif à impédance déterminant l'impédance entre ses deux autres électrodes. 20 Un tel réseau peut être employé avec un dispositif permettant d'appliquer un signal prédéterminé à l'un quelconque désiré des conducteurs de colonne du premier groupe. Des dispositifs de sortie convenables peuvent fournir un signal de sortie d'un premier niveau en réponse aux états d'impédan-25 ce inchangés de tous les dispositifs à impédance connectés à l'un quelconque des conducteurs, et un signal de sortie de second niveau en réponse au fait que tous les conducteurs de ligne ont au moins un des dispositifs à impédance qui leur sont connectés dont 1' état d'impédance est changé. 30 Selon une variante, la sortie peut provenir de dispositifs permettant de connecter les trajets parallèles connectés à chaque conducteur de ligne intermédiaire en même temps qu'aux trajets parallèles connectés à chaque conducteur de ligne adjacent, de sorte que l'application d'une tension.de référence au premier conducteur 35 de ligne provoque l'apparition d'une tension différente sur le dernier conducteur de ligne selon que au moins un trajet parallèle de chaque conducteur de ligne, est ou non dans l'état d'impédance changé. . 70 16535 3 2042453 D'au'très caractéristiques et avantages.de l'invention apparaîtront au cours' de la description suivante, donnée à titre d'exemple et faite en référence aux dessins- annexés, dans lesquels : La figure T représente un schéma électrique de la- partie de 5 matrice d'une mémoire construite selon les principes de l'invention. La figure 2 représente un schéma électrique d'un circuit décodeur X employé dans" un circuit de mémoire de l'invention. La figure 3 représente un schéma montrant comment combiner les figures 1 et 2 pour obtenir une mémoire inaltérable selon ~l 'in-10 vention. La figure 4 représente un diagramme de minutage des signaux d'horloge employés pour attaquer le circuit de mémoire de la figure 3. La figure 5' représente en partie sous forme de schéma élec-15 trique et en partie sous forme de schéma synoptique une seconde mémoire construite selon l'invention. La figure 6 représente une table de vérité correspondant à un décodeur X employé dans une mémoire selon l'invention. La figure 7 représente une table de vérité correspondant à la 20 fonction de décodage Y contenue dans le réseau de mémoire selon 1'invention. Dans une mémoire inaltérable, on emploie des signaux d'information codés numériquement pour accéder aux données emmagasinées de façon permanente. En considérant les figures 1 et 2 réunies de la 25 façon représentée à la figure 3, il est représenté une mémoire inaltérable contenant 16 bits d'information auxquels on peut accéder au moyen d'un mot d'information à 4 bits. Or. peut considérer que le réseau de mémoiré comporte cinq parties principales : un circuit d'entrée comprenant des scindeurs de phase 10 à 13, un circuit de 30 décodage X 14, une matrice 16 ayant une'partie de décodage Y 17 et une partie d'emmagasinage 18, et un circuit de sortie 19. On notera que dans la" partie de'mémoire représentée a là figure 1, la partie d'emmagasinage T8 et la partie de décodage Y 17 sont physiquement solidaireso ' ' 35 " Chacune des 'cinq parties principales-de la mémoire inaltéra ble peut être constituée' par'des circuits-logiques"dynamiques du type décrit dans la'demâhde'' ce brevéVdes -Etats-Unis d'Amérique n° 822.520 dé-posée le 7 M a i 1969 par Richard'Harry HEEREIT, mais on peut également utiliser d'autres formes de circuits logi- 'ce#* 70 16535 4 2042453 ques dynamiques et (ou) statiques (à courant continu). La matrice représentée 16, qui comprend les deux parties d'emmagasinage 18 et de décodage Y 17, comporte quatre circuits logiques dynamiques. Chaque ligne de la matrice 16 (se terminant aux bornes de sortie 5 Y.j, Y^, Yj et Y^ respectivement), est constituée par un circuit logique dynamique séparé. Des transistors à effet de champ 21, 22, 23 et 24 sont connectés à chaque ligne de la matrice 16 à raison d'un par ligne et, comme ce sont des dispositifs à canal P fonctionnant en mode- enrichissement, servent de transistors de déclen- 10 chement afin de charger préalahlement des condensateurs respectifs 26, 27, 28 et 29 (représentant la capacité répartie) lorsqu'un signal négatif est appliqué à un conducteur 30 interconnectant les portes et les drains de tous les transistors à effet de champ 21, 22, 23 et 24. Les transistors à effet de champ restants de chaque 15 ligne de la matrice 16, étant également des dispositifs à canal P fonctionnant en mode enrichissement, constituent un circuit logique pour le transistor à effet de champ de déclenchement respectif de la ligne correspondante. Lorsque le signal présent sur le conducteur 30 est ramené au 20 niveau de la masse, les transistors à effet de champ 21, 22, 23 et 24 sont mis dans un état de haute impédance, ce qui laisse les condensateurs 26, 27, 28 et 29 chargés négativement. Si un signal négatif est présent sur la porte de l'un quelconque des transistors à effet de champ restant d'une ligne particulière (ce qui indique des 25 conditions particulières de l'information, comme expliqué ci-après), les condensateurs respectifs 26, 27, 28 ou 29 de cette ligne se déchargent à travers ce transistor jusqu'au niveau de la masse qui apparaît maintenant sur le conducteur 30. les signaux appliqués aux portes des divers transistors à ef- 30 fet de champ de la matrice 16 sont engendrés conformément au mot binaire d'information reçu, mot/à 4 bits dans le présent exemple, dont les bits individuels apparaissent sur les bornes d'entrée correspondantes I.p I2, I.j et 1^. Deux des signaux, I-j et I2, sont appliqués aux scindeurs de phase 10 et 11, qui peuvent être du type décrit 35 dans la dernière demande de brevet précitée, qui fournissent des signaux de sortie sur les conducteurs Isi» Ig-j î ÏS2 e"k chacun est appliqué à tous les transistors à effet de champ d'une colonne correspondante de la matrice 16. Les signaux restants 1^ et 1^ sont appliqués de même aux scindeurs de phase 12 et 13 qui four- COPV 70 16535 5 2042453 nissent des signaux de sortie sur les conducteurs -'•33» •I's4 dont chacun est appliqué à un groupe de transistors à effet de champ du cjjrcuit de décodage X 14. Les signaux de sortie apparaissant sur les conducteurs I 1f S i 5 ^s3 e^' "^s4 son^ similaires aux signaux d'entrée apparaissant sur les conducteurs 1^, Ij et 1^. Les signaux apparaissant sur les conducteurs I 1f I n. î ~ et I . sont les inverses essentiel- si ' s27 s3 s4 lement des signaux appliqués aux scindeurs de phase 10, 11, 12 et 13. Il est clair par conséquent que la fonction remplie par les 10 scindeurs de phase 10, 11, 12 et 13 peut également l'être par un simple amplificateur inverseur. Le circuit de décodage X 14 représenté en particulier à la figure 2, allié aux scindeurs de phase 12 et 13, traduit les deux hits 1^ et 1^ du mot d'information codébinaire reçu en un signal 15 ""un parmi quatre" distinctif qui apparaît sur l'un correspondant des quatre conducteurs , X2, X^ et X^ pour accéder à une colonne et une seulement de. la partie d'emmagasinage 18 de la matrice 16 pour chaque combinaison de signaux numériques appliqués aux bornes d'entrée 1^ et 1^. La table de vérité correspondant au circuit de 20 décodage X 14 est représentée à la figure 6. En fonctionnement, une tension négative est appliquée à une borne d'entrée 0^ du circuit de décodage X 14, ce qui met les portes et les drains d'un jeu de quatre transistors à effet de champ de déclenchement 31, 32, 33 et 34 à un potentiel négatif. Ce poten- 25 tiel négatif charge un condensateur 36 à travers le transistor à \ effet de champ 31, un condensateur 37 à travers le transistor à effet de champ 32, un condensateur 38 à travers le transistor à effet de champ 33 et un condensateur 39 à travers le transistor à effet de champ 34, tous ces condensateurs étant ainsi pré-chargés 30 au potentiel négatif de la borne d'entrée 02. Après un intervalle prédéterminé de charge préalable, la borne es"k portée au potentiel de la masse en mettant les transistors de déclenchement 31,. 32, 33 et 34 dans un état de haute impédance et en empêchant la décharge des condensateurs 36 à 39 à tra-35 vers eux jusqu'à la borne à la masse 02. Pendant un.second intervalle de temps, les condensateurs 36, 37, 38 et 39 se déchargent si un transistor quelconque du circuit de décodage X qui leur est connecté se trouve dans un état de faible .impédance. rc&f\ 70 16535 6 2042453 En considérant maintenant les trois figures 1, 2 et 6, on voit par exemple que si les bornes 1^ et 1^ sont à l'état "0" ou à la masse, les conducteurs 1^ et 1^ sont à la masse tandis que les conducteurs 1^ et sont à un potentiel négatif. Par con-5 séquent les transistors à effet de champ de décodage X 41, 42, 43 et 44 dont les portes sont connectées aux conducteurs de colonne ïs2 et ïs4 sont dans un état de faible impédance tandis que les transistors à effet de champ restants sont dans un état de haute impédance. En conséquence, le condensateur 36 se décharge à tra-10 vers les transistors 41 et 42 en parallèle, le condensateur 37 à travers le transistor 43 et le condensateur 38 à travers le transistor 44, tous se déchargeant au potentiel de la masse apparaissant sur la borne d'entrée 02 pendant le second intervalle de temps, le condensateur 39 ne se décharge pas du fait que les seuls tran-15 sistors à effet de champ 46 et 47 qui lui sont connectés sont attaqués à leurs portes par les signaux de masse présents sur les conducteurs 1^ et Ig^. Par conséquent, un potentiel négatif n'apparaîtra que sur le conducteur X^ . connectant le condensateur 39 à la matrice 16 tandis que les conducteurs restants X2, X^ et X^ con-20 nectés aux condensateurs respectifs 36, 37 et 38 sont à la masse. On peut voir de même que, en raison du montage des huit transistors de décodage X 41, 42, etc., pour chacune des quatre permutations possibles des signaux d'entrée appliqués aux bornes d'entrée et 1^, un signal négatif est engendré sur l'un et l'un 25 seulement des conducteurs X^ à X^ connectant les condensateurs respectifs 39 à. 36 à la matrice 16 conformément à la table de vérité de la figure 6. Afin d'extraire un bit d'information emmagasiné dans la partie d ' e m magasinage 18 de la matrice 16, voir les figures 1-, 2 et 30 4, un mot d'information de quatre bits est appliqué par un dispositif non représenté aux bornes d'entrée 1^ à 1^. Au temps voir figure 4, le^écindeurs de phase 10, 11, 12 et 13 sont excités par un signal appliqué pour exciter ses conducteurs 0^ afin de transmettre le mot d'information appliqué aux conducteurs à 1^ et -35 son complément aux conducteurs à Ig^. Un signal de minutage appliqué par un dispositif non représenté.a la borne d'entrée 02 du circuit de décodage X 14 charge préalablement les condensateurs 36» 37, 38 et 39 pendant l'intervalle Au "fceiEï)S ï2* le siSnal présent sur la borne d'entrée 02 ® la masse en choisissant le COPY Î6535 7 2042453 conducteur X devant être excité conformément aux troisième et quatrième bits du mot d.!information à quatre bits, ce qui donne accès à une colonne unique de la partie d'emmagasinage 18 de la matrice 16. Le signal présent sur le conducteur-02 peut être mis dans son état négatif à un moment quelconque avant T2 "tant que l'intervalle entre l'apparition du signal négatif et es^ suffisant pour charger .préalablement les condensateurs 36, 37, 38 et 39. Un signal de minutage appliqué par un dispositif non représenté à la borne d'entrée 0^ de la matrice 16 charge préalablement les condensateurs 26, 27, 28 et 29, comme décrit précédemment. Au temps Tj, lorsque le signal présent sur la borne d'entrée revient au niveau de la masse, les condensateurs 26, 27, 28 et 29 se décnargent si aucun des transistors à effet dë" champ qui leur sont connectés n'est à l'état conducteur. Les transistors à effet de champ de la partie de décodage ï 17 de la matrice 16 sont dans l'état conducteur ou bloqué selon les signaux appliqués aux cornes d'entrée 1^ et Ig. Les transistors à effet de champ de la partie d'emmagasinage .18 de la matrice 16 sont conducteurs ou bloqués suivant les signaux engendrés par le circuit de décodage X 14. Les transistors à effet de champ de la partie de décodage Y 17 de la matrice 16 sont agencés de telle manière que, pour chacune des quatre permutations possibles des deux signaux appliqués aux bornes d'entrée 1^ et I2, tous les condensateurs 26, 27, 28 et 29 sauf un sont déchargés. Comme le circuit de décodage X 14 n'excite qu'une seule colonne de la partie d'emmagasinage 18 de la matrice 16, tous les condensateurs 26, 27, 28 et 29 se déchargent si un dispositif (transistor) est présent dans la colonne choisie par le circuit de décodage X 14 dans la partie'd'emmagasinage 18 et dans la ligne qui n'est pas déchargée par les transistors à effet de champ dans la. partie de décodage YÎ7 de 3a.-matrice 16. S'il n'existe aucun dispositif à cet emplacement de mémoire, le condensateur connecté à cette ligne "choisie" reste chargé. Au temps T4, le circuit de sortie 19 comprenant essentiellement une porte. OU est excité pour détecter la présence d'un signal négatif-, sur l'un quelconque des condensateurs' 26> 27, 28 et 29. Si un s-ignal négatif est détecté, un "1" est indiqué pour la position (corres.pondantrà l'absence, de transistor) à'laquelle a accès le mot à quatre bits présent sur les bornes d"'entrée "Iy, I2, 1^ et 1^. Si 70 16535 2042453 la masse apparaît sur tous les condensateurs 26, 27, 28 et 29 (ce qui correspond à la présence d'un transistor à la position accé-dée), un "0" est indiqué. La configuration des transistors (présents ou absents) est prédéterminée à la fabrication afin d'obte-• 5 nir des signaux de sortie correspondant aux permutations particulières de bits d'entrée désirés pour chaque fonction particulière. L'agencement et le fonctionnement de la partie de décodage Y 17 de la matrice 16-est similaire à ceux du circuit de décodage X14- i II existe toutefois une différence importante qui réside 10 dans le fait que le circuit de décodage X 14 présente des niveaux de tension, sur les entrées X^ à X^ de la matrice 16 tandis que la partie de décodage Y 17 de la matrice 16 commande les états d'impédance dans la matrice 16 dont la partie de décodage T17 fait partie intégrante. La figure 7 représente la table de vérité permet-15 tant le choix des lignes par le circuit de décodage Y 17 et dans laquelle un "1" représente un état de haute impédance et un "0" un état de faible impédance. On notera que 1 ' on ne peut accéder à la mémoire décrite que par les conducteurs de colonne (colonnes d'accès I ^etc., 20 et colonnes de mémoire , X^, etc^, au lieu des conducteurs de colonne et de ligne. Ce montage est particulièrement utile lorsqu'on fabrique des mémoires à circuits intégrés en raison du fait que l'agencement régulier de la matrice 16 permet d'inclure de façon plus compacte dans la matrice 16 la fonction de décodage Y remplie 25 normalement par un circuit supplémentaire. Un second dispositif de mémoire mettant en oeuvre les principes de l'invention est représenté à la figure 5. Un mot d'information à quatre bits appliqué aux bornes d'entrée 1^, 1^, 1^ et I^_ déclenche des scindeurs de. phase 10,' 11,. 12 et 13* Ces scindeurs de 30' phase sont identiques à ceux du premier mode de réalisation. On peui employer également dans le mode de réalisation représenté à la figure 5 des scindeurs de phase statiques ou inverseurs qui ne nécessitent pas de signaux de déclenchement. Les signaux de sortie des ■ scindeurs de phase 12 et 13 sont appliqués à un circuit de décodage 35 X 14 identique à celui représenté à la figure 2. La fonction de dé-' codage X remplie par le circuit de décodage X 14 peut également l'ê-- tre par un décodeur X. statique tel que celui décrit dans la premiè-■ re demande de brevet précitée. 70 16535 9 2042453 Les sorties des scindeurs de phase 10 et 11 et du circuit de décodage X 1'4 attaquent les conducteurs de colonne I *3 "ï I 0f — A £3 ® ® Se. Is2j , X2, X3 et X4 d'une matrice de mémoire/ayant une partie de décodage T49 et une partie dremmagasinage 51. Des transistors à ef-5 fet de champ sont disposés en colonnes et en lignes, leurs portes étant connectées aux conducteurs de colonne sus-mentionné tandis que la source et le drain de chaque transistor est connectée entre les conducteurs de ligne adjacents 52, 53.,. 54, 56 et 57. A cinq conducteurs de ligne correspondent quatre rangées de transistors 10 à effet de champ. Un potentiel négatif -V est appliqué au conducteur de ligne du haut 52 de sorte que, si un transistor à effet de champ au moins de chaque ligne est dans l'état conducteur, le potentiel négatif -Y apparaît sur une borne de sortie 58 qui est connectée directement 15 au conducteur de ligne 57. Les transistors à effet de champ de la partie de décodage Y sont agencés de manière à être conducteurs dans toutes les lignes sauf une conformément à la table de vérité de la figure 7. Par exem- ' pie, si le mot à quatre bits appliqué aux bornes d'entrée 1^, I2, 20 Ij et est "0 1 0 1", le premier bit appliqué au scindeur de phase 10 fournit un "0" sur le conducteur de colonne I ^ et un "1" sur le conducteur de colonne Igp ce qui déclenche les transistors à effet de champ 59 et 61. Le "1" appliqué à la borne d'entrée I2 excite le scindeur de phase 11 pour qu'il fournisse un "1" sur le 25 conducteur de colonne I 2 et un "0" sur le conducteur .de colonne Ig2- Le "1" présent sur le conducteur de colonne Ig2 déclenche les transistors à effet de champ 62 et 63. On voit par conséquent que les conducteurs de ligne 52 et 53 sont connectés par le transistor 63 conducteur. Les conducteurs de ligne. 54 et 56 sont connectés 30 par la faible impédance de la combinaison parallèle des transistors à effet de champ 59 et 62. Les conducteurs de ligne 56 et 57 sont conïiectés par la faible impédance du transistor à effet de champ 61. Par conséquent, il n'existe maintenant une. impédance élevée qu'entre les conducteurs de ligne 53 et 54. La partie de déco-35 dage Y 49 de la matrice 48 a choisi ainsi cette ligne de sorte qu'un signal négatif apparaîtra sur la sortie 58 si le conducteur de colonne X actionne un dispositif connecté.entre les conducteurs de ligne 53 et 54 tel que le conducteur- de colonne X2. Si. aucun dispositif n'est connecté entre les conducteurs de ligne 53 et 54 pour "copS 70 16535 10 2042453 la colonne choisie par le circuit de décodage X 14 tel que le conducteur de colonne X^, un signal de masse subsiste sur la borne de sortie 58, Pour achever la description de l'exemple cité ci-dessus dans 5 lequel le mot d'information d'entrée est "0 1 0 1", le circuit de décodage X 14 choisit, conformément à la table de vérité de la figure 6, le conducteur de colonne X£, ce qui excite le transistor à effet de champ 64 et complète la connexion entre la tension -Y et la borne de sortie 58. 10 TJn transistor à effet de champ 66 est connecté entre la bor ne de sortie 58 et la masse pour être attaqué par une source d'int-pulsions non représentée afin de décharger la capacité parasite représentée par le condensateur 67 avant chaque opération d'accès à la matrice 48. Une impédance verrouillée à la masse peut rempla-15 cer le transistor à effet de champ 66. L'impédance fixée doit avoir une valeur élevée en comparaison de l'impédance de conduction ou en circuit fermé de la matrice 48 et faible .en comparaison de l'impédance de blocage ou en circuit ouvert de la matrice 48. 20 70 16535 u 2042453 REVENDICATIONS 1. Réseau de mémoire caractérisé en ce qu'il comprend des séries de conducteurs de ligne et de colonne entrecroisés et une série de dispositifs à impédance variable dont l'état d'impédance change lorsqu'un signal de commutation prédéterminé est appliqué 5 et qui sont présents à des intersections prédéterminées des conducteurs de ligne et de colonne, la configuration des présences et des absences de dispositif à impédance aux intersections mettant en jeu un premier groupe de conducteurs de colonne représentant l'information emmagasinée, et la configuration des présences 10 et des absences de dispositif à impédance aux intersections mettant en jeu un second groupe de conducteurs de colonne provoquant l'application de chacune des configurations prédéterminées différentes de signaux prédéterminés aux colonnes du second groupe pour qu'un, seul des conducteurs de ligne ait ses dispositifs à impédance as-15 sociés aux conducteurs de colonne du second groupe qui sont tous dans leur état d'impédance.inchangé, chaque dispositif à impédance comportant une électrode de commande qui est connectée au conducteur de colonne correspondant et deux autres électrodes connectées par une ligne parallèle distincte au conducteur de ligne cor-20 respondant, le niveau du signal appliqué à l'électrode de commande d'un dispositif à impédance déterminant l'impédance entre ses deux autres électrodes. 2. Réseau de mémoire selon la revendication 1, caractérisé en ce qu'il comprend un dispositif destiné à appliquer un signal 25 prédéterminé à l'un désiré quelconque des conducteurs de colonne d'un premier groupe. 3. Réseau de mémoire selon la revendication 2, caractérisé en ce qu'il comprend un dispositif destiné à fournir un signal de sortie d'un premier niveau en réponse à des états d'impédance in- 30 changés de tous les dispositifs à impédance connectés à l'un quelconque des conducteurs, et un signal de sortie d'un second niveau en réponse au changement d'impédance de l'un au moins des dispositifs à impédance connectés à tous les conducteurs de ligne. 4. Réseau de mémoire selon l'une des revendications 1 et 2, 35 caractérisé en ce qu'il comprend un dispositif de connexion des trajets parallèles, qui sont connectés à chaque conducteur de ligne intermédiaire, également aux trajets parallèles connectés à chaque conducteur de ligne adjacent, de sorte qu'une tension de référence appliquée au premier conducteur de ligne fait apparaître une ten 70 16535 12 2042453 sion différente sur le dernier conducteur de ligne selon qu'un trajet parallèle au moins de chaque conducteur de ligne est ou non dans, un état d'impédance inchangé. 5. Réseau de mémoire selon l'une des revendications 3 et 4, 5 caractérisé en ce que le dispositif d'application d'un signal fonctionne en réponse à certains hits d'un mot d'information à plusieurs bits afin d'exciter un conducteur de colonne du premier groupe et en ce qu'il comprend un dispositif sensible aux autres bits du même mot afin d'appliquer une configuration des signaux prédéterminés 10 aux conducteurs de colonne du second groupe afin d'en choisir un correspondant selon les valeurs de ces autres bits. 6, Réseau de mémoire selon l'une quelconque des revendications précédentes, caractérisé en ce que les dispositifs à impédance sont constitués par des transistors à effet de champ MOS. 15