Brevet FR2026125A1 — publié le 19700911

La présente invention concerne les mémoires mortes à arrangement en série et, notamment, des mémoires de ce type offrant un accès aléatoire à une série de mots enregistrés'. I1 est souhaitable de pouvoir disposer d'un système de mémoire utilisable comme mémoire morte en série, comme mémoire à recirculation ou comme dispositif d'enregistrement temporaire de données provenant d'une source externe, au prix de modifications et d'adjonctions mineures à une configuration de base. Tb plaquettes portant les dispositifs mémoire du système peuvent autre réalisées selon une configuration de base commune à tous les systèmes mentionnés ci-dessus. Le traitement final des plaquettes permet de leur donner les caractéristiques voulues en fonction du type de mémoire désiré. L'avantage d'un tel système est qu'à partir d'un stock de plaquettes standard, les différentes configurations de mémoires peuvent entre obtenues au prix d'un traitement final court. traitement rapide consiste également à établir les connexions nécessaires entre les lignes d'entrée et les éléments de mémorisation, pour déterminer la configuration de bit de chacun des mots à enregistrer. La mémoire de la présente invention comprend des éléments de mémorisation représentant les bits d'un mot d'ordinateur, lesdits éléments étant en série avec des dispositifs de déclenchement. tes entrées des dispositifs de déclenchement sont reliées aux lignes représentant les mots en fonction de la configuration logique du mot à enregistrer et à transmettre du système. Chaque position binaire ou bit de chaque mot peut enregistrer un i ou un r? "O" lo- gique. L'emploi de dispositifs de déclenchement à plusieurs entrées représentant les bits de plusieurs mots pour une position de mémoire particulière permet d'utiliser les éléments de mémorisation du système en partage de temps. Pour éviter les erreurs, une seule ligne de mots de lrordinateur peut être excitée à un instant donné. te système peut comprendre une ou plusieurs lignes représentant les mots d'ordinateur selon le nombre de mots à enregistrer. Lorsqu'une ligne de mots est excitée, les 1 et les O logiques de chaque position binaire du système sont transférés dans l?élé- ment s de mémorisation ou ils sont séquentiellement introduits à partir du dernier étage du système sous l'action des signaux de déclenchement. tes signaux de déclenchement apparaissent après l'excitation d'une ligne de mots pour éviter d'éventuelles erreurs de transfert. Dans une variante, la sortie du système est réinjectée à l'entrée pendant que les autres lignes sont inhibées, ce qui permet de recycler le contenu de la mémoire, opération qui sera appelée dans la suitettrecirculation".Un tel système nécessite une porte et une ligne d'entrée supplémentaires, en plus des lignes de mots, pour remettre la mémoire à zéro avant une nouvelle utilisation. Dans une autre variante, des éléments de mémorisation ou de retard peuvent être ajoutés pour déterminer arbitrairement la longueur du mot d'ordinateur à enregistrer. La longueur de ce mot étant choisie arbitrairement, toute information enregistrée aléatoirement est effacée par le dispositif de sélection de la longueur du mot particulier à enregistrer. De telles informations ne sont pas propagées hors du système et sont automatiquement effacées. La présente invention a, par conséquent, pour objet un système de base pouvant être transformé en plusieurs systèmes mémoires différents par des modifications et des adjonctions mineures. Elle permet notamment de réaliser une mémoire permanente en série pouvant enregistrer un ou plusieurs mots et permettant de lire de manière aléatoire l'un de ces mots. Une telle mémoire permanente en série peut être adaptée à l'enregistrement d'informations en mots de longueurs variables, à la recirculation des données enregistrées, à 11 enregistrement temporaire de données provenant d'une source externe ou à la sélection indépendante d'un mot à lire parmi une série de mots enregistrés. Dans un tel système de mémoire permanente arrangée en série, la lecture d'un mot se fait par des signaux de déclenchement multiphasés appliqués après l'excitation d'une ligne d'entrée de mots. D'autres caracteristiques et avantages de l'invention res sortiront de la description qui va suivre, faite en regard des dessinsannexés et donnant à titre explicatif, - mais nullement limitatif, plusieurs formes de réalisation de l'invention. Sur ces dessins la figure 1 représente une forme générale- d'une mémoire en nente en série pour un seul mot la figure 2 représente une application de la mémoire de la figure 1 à un système à déclenchement biphasé la figure 3 représente un système de mémoire permanente en série, dont les éléments de mémorisation sont déclenchés par des signaux multiphasés la figure 4 est un schéma synoptique d'une forme de système de mémorisation d'une série de m mots d'ordinateur de n bits de longueur permettant un accès aléatoire à n'importe lequel de ces mots la figure 5 représente une forme particulière du système de la figure 4 utilisant un déclenchement par horloge biphasée et dont les points d'interconnexion déterminent le motif selon lequel sont enregistrés les bits la figure 6a est une variante de la figure 4, adaptée à la recirculation des données la figure 6b est une modification du système de la figure 6a pour permettre la remise à zéro en série de la mémoire avant une nouvelle utilisation la figure 6c illustre une autre modification du système de la figure 6a permettant la remise à zéro en parallèle de la mémoire avant une nouvelle utilisation la figure 7 représente une mémoire permanente en série, dans laquelle peut être enregistré un mot de longueur variable. La figure 1 illustre une mémoire simple pour un mot, pouvant être utilisée comme registre à décalage à l' étages, pour lequel 1 # j - n. Chacun des blocs bl à b représentés est une cellule binaire de retard ou de mémorisation pour un bit et chaque bloc b. reçoit un signal d'entrée d'une porte OU précédant g , pour laquelle 1 # jZ n. Le signal d'entrée du premier élément b1 est désigné par x. tes signaux d'entrée d'un etage particulier, à l'exception du premier, proviennent de la réunion logique-du signal Xj (t # j # n) et du signal de sortie de ltetage pré-cédent, b. Lorsque tous les signaux xj sont à l'état logique zéro, la chaste des éléments de mémoire constitue un registre à décalage continu, dans lequel~l'information est transférée d'un étage bj à l'étage 3 suivant bj+1 à l'apparition de chaque bit dont la périodicité est déterminée par la fréquence de base de l'horloge et le type de déclenchement utilisé. Deux lignes d'entrée, Z et S, aboutissent à chaque étage. La ligne Z est toujours au potentiel logique zéro, alors que la ligne S est excitée au niveau logique un pendant la durée d'un bit. Etant donné qu'il n'y a pas de connexion entre les lignes S, Z et les étages b., aucune donnée ne peut être enregistrée dans le système de la figure 1. Un mot numérique formé de un et de zéro peut cependant être enregistré dans cette mémoire, en reliant sélectivement les entrées Xj de chaque étage, soit à la ligne S, soit à la ligne Z. La ligne S est excitée pendant la durée d'un bit, de sorte que l'information représentée par ces connexions est introduite dans les éléments de mémorisation. Ces derniers décalent ensuite l'information ainsi enregistrée d'un étage à l'autre du système et selon l'un de plusieurs types de déclenchements par horloge. La figure 2 représente une forme particulière du système de la figure 1, dans lequel deux positions binaires bj et bj+1 sont commandées par un signal de déclenchement à deux phases, et et La ligne S est reliée à l'entrée Xj d'un dispositif à effet de champ 20 de type oxyde métallique-semi-conducteur, pour permettre l'enregistrement d'un 1 logique dans la première position binaire. De même, l'entrée X +1 d'un dispositif à effet de champ 21 est reliée à la ligne Z pour enregistrer un zéro logique dans la seconde position binaire. Lorsque la ligne S est excitée pendant la durée d'un bit + + 2) Xj devient haute le dispositif 20 devient conducteur. Lorsque X. est basse et lorsque la sortie de la position binaire 3 précédente bj-l est haute, le dispositif à effet de champ 22 est rendu conducteur. La combinaison des dispositifs 20 et 22 est représentée sur la figure I par la porte OU gj. Ainsi, si l'entrée de l'un ou l'autre de ces dispositifs est haute pendant la durée de la première phase , les dispositifs 23 et 24 sont rendus conducteurs. La conduction de dispositif 20 ou 22 applique le niveau de la masse à l'électrode de commande d'un autre dispositif à effet de champ 22, qui reste donc bloqué. Pendant la deuxième phase, 2 les dispositifs à effet de champ 26 et 27 sont rendus conducteurs et la sortie de b. devient 3 haute (-V). Le dispositif 25 reste bloqué. Pendant la durée de bit suivante (î + 2)' la sortie haute de b est transférée à l'étage suivant b j+1 et ce décalage se poursuit jusqu'à ce que j+1 l'information enregistrée initialement dans le premier étage soit transférée hors du derniers étage (non représenté). A titre d'exemple supplémentaire, on suppose que le premier étage de la mémoire de la figure 2 contient un zéro logique enregistré en connectant l'entrée Xj à la ligne Z, au lieu de la ligne S. te dispositif 25 est, dans ce cas, conducteur pendant la phase car les dispositifs 20 et 22 sont bloqués. La sortie de l'étage b. est, dans ce cas, à la masse pendant la phase 2 te dispositif 3 25 reste conducteur pendant la phase 02 car un condensateur 28, représentant la capacité répartie des dispositifs MOS, enregistre une charge représentative du potentiel -V, tant qu'il n'est pas déchargé à la masse à travers les dispositifs 22 et 20. te système de la figure 1 peut également être mécanisé à l'aide d'un système d'horloge à quatre phases, comme indiqué à la figure 3. La figure 3 illustre le concept de mécanisation de deux étages successifs b j et bJ te point Xj est relié à la ligne S pour enregistrer un 1 logique dans la position binaire i du mot considéré. Xj+1 est relié à la ligne Z pour enregistrer un 0 logique dans la position j+1 de ce m8me mot. Dans le système de la figure 3, pendant la phase , e dispositif MOS 30 est rendu conducteur pour charger un condensateur 31 constitué par la capacité répartie de la sortie du dispositif 30 et de l'électrode de commande du dispositif 34, ainsi que la capacité de la structure logique. Le dispositif à effet de champ 34 est alors rendu conducteur. Pendant la seconde phase 2' le dispositif 34 reste conducteur et la capacité de sortie 31 est déchargée à la masse (0 7;e dispositif 34 est donc bloqué. Ultérieurement, au cours de la troisième phase 03, les dispositifs à effet de champ 35 et 36 sont rendus conducteurs, établissant une sortie haute de l'étage b. par la charge du condensateur 37.Pen dant la phase 4, le dispositif 35 reste conducteur, mais le dispositif 34 se bloque et la sortie reste haute. On voit donc que l'entrée logique 1 du premier étage b. a été décalée à l'étage suivant bj+1. te décalage se poursuit, comme indiqué en regard de la figure 2, jusqu'à ce toutes les informations enregistrées aient été transférées hors du système. La figure 4 représente un système mémoire de base pour l'en- registrement de m mots longs de n bits dans une mémoire à configuration en série permettant l'accès aléatoire aux données enregistrées. La configuration est semblable à celle de la figure 1, sauf que chacune des portes OU g. comporte autant d'entrées que le système peut enregistrer de mots plus une pour la sortie de l'étage précédent. te premier étage ne reçoit ses entrées que des lignes de mots S1 à 5m et ses entrées sont repérées par les références X11, X21 à Xm1. La convention adoptée est que le premier chiffre de l'indice indique le numéro du mot et le second chiffre la position binaire de l'entrée particulière. Par exemple, les entrées du dernier étage sont numérotées Xîn à Xmn, ce qui signifie que l'étage correspond à la n ième position de bit des mots 1 à m. L'élément de retard d'un étage b. est semblable aux éléments décrits et représentés aux figures 2 et 3. En connectant sélectivement les entrées des portes OU g. aux lignes de mots, il est possible d'enregistrer dans le système des mots ayant les configurations logiques désirées. Ultérieurement, en excitant sélectivement une ligne de mots, chaque bit d'un mot donné est simultanément transféré dans chacun des étages respectifs du registre à décalage et se propage sous l'effet d'un signal d'horloge multiphasé La figure 5 illustre une application particulière du système de la figure 4, dans lequel la porte OU gj est associée à un élément de mémorisation pour constituer un étage b.. En général, l'enregistrement d'un 1 logique dans le bit i du mot 1 se fait en reliant l'entrée X1j à la ligne de mots S1. Chaque point Y1j à Xmj constitue le prolongement électrique de la ligne Z. Ainsi, pour enregistrer O logique dans le bit i du mot 1, on connecte le point d'entrée X1j à Y ta position binaire i du mot numéro un contient donc un état logique 1. La position i du mot deux contient un état logique O et la position i du mot m contient un état logique 1 (dans la forme de la figure 5). Pendant la phase , les dispositifs 54 et 55 sont rendus conducteurs pour charger la capacité 56. Cependant, si l'un quelconque des dispositifs 50, 51 ... 53 constituant les portes OU g. est conducteur pendant l'intervalle ejl' la capacité 56 sera déchargée à la fin de cet intervalle. te dispositif à effet de champ 57 sera donc bloqué. Pendant la phase 2' les dispositifs 58 et 59 sont conducteurs et la capacité répartie 60 de l'étage de sortie b. se charge ou se décharge selon que le dispositif 57 est respectivement bloqué ou conducteur. Ultérieurement, la ligne S1 étant basse pendant chaque intervalle de bit, l'information se propage d'un étage à l'autre, de façon qu'après n intervalles de bit, toutes les informations enregistrées dans un mot particulier S aient été décalées hors de la mémoire. La figure 6a illustre une application du système de base pouvant recevoir des données d'une source externe à l'entrée b de son premier étage. Ainsi, lorsque S est basse, des mots externes peuvent autre transmis à travers le système mémoire, qui se comporte comme un simple registre à décalage à n bits. On peut en outre réaliser une recirculation des informations en appliquant la sortie du dernier étage b par une porte ET 63 à n la porte OU g1 de l'étage b1. L'entrée de commande R de la porte ET 63 permet de conditionner le système pour la recirculation. lorsque le système a été utilisé comme registre, il est probable que certaines positions binaires contiendront des niveaux logiques 1. te système doit donc entre remis à zéro avant dtintro- duire de nouvelles informations dans les éléments de mémorisation, en actionnant la ligne S, comme à la figure 4. Une fonction ET (porte 62) est alors ajoutée entre la porte OU g1 et l'étage b1, comme indiqué à la figure 6b. Les entrées de la porte ET 62 sont constituées par la sortie de la porte g1 et la sortie d'un inverseur 61. L'entrée de l'étage b1 est à l'état logique zéro. La ligne de remise à zéro RAZ doit rester excitée pendant la durée de m bit pour que tout le registre soit remis à zéro. Dans une variante représentée à la figure 6c, des portes ET similaires 64, 65, 66 et 67 peuvent être connectées aux entrées de chaque étage pour permettre une remise à zéro en parallèle de chaque étage du système, qui s'effectue en une weike durée de bit au lieu de n dans le cas de la figure 6e. On remarquera que les figures-6a et 6b n'indiquent pas les connexions entre les étages et les lignes de mots S et Z. il va de soi que, dans la pratique, de telles connexions seraient établies avec ces deux lignes, ainsi qu'avec les autres lignes S (voir figure 4) selon les besoins, pour réaliser une mémoire dans laquelle sont enregistrés de manière permanente plusieurs mots de donnée. Les connexions entre les lignes et les étages seraient également nécessaires pour l'emploi du système comme mémoire temporaire pour des données provenant d'une source externe ou pour la recirculation de l'un quelconque des mots, comme décrit précédemment. La figure 7 représente un système de mémoire à capacité de longueur variable. Des éléments de retard T1 à T. constituent un registre à décalage simple dans lequel l'entrée d'un étage quel conque T. est la sortie de l'étage précédent T. 'entrée de T1 3 3-1 est constituée par la réunion logique de toutes les lignes de mots à à S dans une porte OU 70. La sortie d'un étage particulier, T., est reliée à une ligne E pour indiquer la longueur i ou nombre de bits d'un mot que l'on désire enregistrer. Par exemple, lorsque l'on désire enregistrer un mot de trois bits, la ligne E est reliée à la sortie du troisième étage T3. La logique de décalage 71 comprend une porte non ET 72 qui inverse l'état de la ligne E et constitue l'entre d'une porte ET 73. La porte 73 reçoit également la sortie d'un élément de retard SH, de manière à réinjecter le signal de sortie de SH à une porte OU 75, tant que l'état logique de E est faux (O). La sortie de l'élément de retard SH est la réunion logique des sorties de la porte 73 et de la porte 70. t'équation logique de l'entrée de l'élément SH est (8H)k+1 = (S1 + S2 + S7 + 5m Sm + 8H . -k dans laquelle les exposants k et k+1 indiquent les relations de temps en intervalles de bits entre les entrées et les sorties. te signal de sortie de SE constitue un signal de commande utilisé par les éléments de mémorisation pour l'opération de décalage d'un étage au suivant. Ainsi, lorsque la sortie de SH est haute, l'information est décalée le long de la channe d'éléments de retard. Lorsque SH est basse, le décalage starrdte et la mémoire est remise à zéro. L'apparition d'un signal quelconque Si provoque simultanément la montée de SH et l'introduction des bits successifs correspondants du mot i dans chaque élément de mémorisation b. (comme représenté sur les figures 1 à 5). 3 La ligne E sert à indiquer l'apparition du dernier bit du mot de l'ordinateur. N'importe quelle entrée de la porte OU 70 ne devient vraie que pendant la durée d'un bit, mais se propage à travers le registre T et la porte OU 75 pour provoquer la montée de la sortie de SH un bit plus tard. Cette sortie reste vraie, jusqu'à ce que E le devienne. Cette séquence d'événements constitue le lancement d'un cycle de décalage, le décalage lui-m8me et l'achèvement du cycle de décalage. La sortie de SH est également reliée à une porte ET 76, qui est interposée entre chaque étage bj-l et b de la mémoire particulière considérée. L'autre entrée de la porte ET 76 provient de l'étage précédent b 1. Cette entrée contient les informations logiques transférées à travers les étages, en fonction de l'état logique des entrées Tant que la ligne SH est haute, les informations de b sont transférées vers l'entrée de l'étage b.. Cependant, 3 lorsque la ligne SH devient basse, le transfert d'informations s'arrête dans la mémoire. Ceci permet de rendre le système insensible aur-Ertitflrôu parasites transitoires qui peuvent arbitrairement faire passer un étage non utilisé à l'état logique 1. Par exemple, si un étage quelconque est mis à 1 par erreur par un bruit électrique, ce 1 logique ne sera pas propagé dans le système, car les décalages sont inhibés par le signal de commande de SH, après un nombre d'intervalles équivalant au nombre de bits contenus dans le mot d'ordinateur. Un 1 logique aléatoire sera automatiquement remis à zéro pendant l'intervalle de bit suivant le dernier bit du mot de 1 'ordinateur, du fait des caractéristiques du système d'horloge décrit précédemment. il va de soi que la présente invention n?a été décrite et représentée qu'à titre explicatif, mais nullement limitatif, et que l'on pourra y apporter toutes variantes sans sortir du cadre et de l'esprit de l'invention. - REVENDICATIONS 1 - Système de mémoire arrangée en série, caractérisé en ce qu'il comprend une cha i 'éléments de mémorisation, au moins une ligne d'entrée représentant un premier état logique et une ligne représentant un second état logique, des dispositifs reliant certains des éléments de mémorisation à llune des lignes d'entrée représentant un premier état logique et les autres dispositifs de mémorisation à la ligne représentant le second état logique, pour former une configuration particulière de mots d'ordinateur, et un dispositif permettant d'exciter une ligne d'entrée pour introduire la configuration de mots dans lesdits éléments de mémorisation. 2 - Système de mémoire arrangée en série, caractérisé en ce qu'il comprend une ed"îémentsde-'mémorisationcoiportant des dispositifs destinés à les connecter en série pour former les positions binaires consécutives d'un mot d'ordinateur, au moins une ligne d'entrée représentant un premier état logique d'un mot, et une ligne représentant-un second état logique d'un mot, des dispositifs destinés à connecter certains desdits éléments de mémorisation à la ligne d'entrée représentant le premier état logique, et les autres éléments de mémorisation à la ligne représentant le second état logique, pour former la configuration binaire d'un mot d'ordinateur particulier, un dispositif permettant d'exciter l'une desdites lignes d'entrée pour introduire la configuration bi d'un mot ne ire particulièr dans les éléments de mémorisation et un dispositif permettant de transférer ledit mot hors des éléments de mémorisation. 3 - Système selon la revendication 2, caractérisé en ce qu'il comprend une série de lignes d'entrée représentant ledit premier état logique d'une série de mots d'ordinateur, des dispositifs destinés à relier certains des éléments de mémorisation à certaines des lignes d'entrée et à relier les autres éléments de mémorisation à la ligne représentant lesecond état logique pour enregistrer une série de mots d'ordinateur, des dispositifs permettant d'exciter indépendamment l'une des lignes d'entrée pour introduire le mot correspondant dans la série d'éléments de mémorisation. 4 - Système selon la revendication 3, caractérisé en oe que la chaire d'éléments de mémorisation comprend plusieurs portes pour transmettre les informations logiques aux positions binaires consécutives, lesdites informations logiques étant le résultat des informations transmises des positions binaires précédentes et des informations reçues par les lignes d'entrée représentant les états logiques d'un mot d'ordinateur. 5 - Système selon la revendication 2, caractérisé en ce qu'il comprend des moyens de déclenchement pour recevoir un mot d'ordinateur transféré hors des éléments de mémorisation et pour le réintroduire dans les éléments de mémorisation représentant la première position binaire du mot, ainsi que pour remettre à zéro lesdits éléments de mémorisation. 6 - Système selon la revendication 2, caractérisé en ce qu'il comprend des moyens de déclenchement des entrées connectés à un premier élément de mémorisation de ladite channe, de manière à transférer dans lesdits éléments de mémorisation des informations issues d'une source externe. en ce 7 - Système selon lune des revendications 5 et 6,caraetérisé/ que lesdits moyens de déclenchement comprennent des signaux de déclenchement à phases multiples et en ce que chaque élément de mémorisation comporte une entrée et un circuit de sortie sensibles au moins à l'une des phases desdits signaux pour transférer l'in- formation logique de ~son entrée à sa sortie et pour transférer ladite information de la sortie d'un élément de mémorisation à 11 entrée d'un-élément adjacent. 8 - Système selon la revendication 3, caractérisé en ce qu'il comprend un dispositif permettant de modifier la longueur d'un mot d'ordinateur, ledit dispositif étant constitué par un moyen à constante de temps commandant ltinhibition du transfert d'une information entre les positions binaires après qu'elle a été décalée d'un nombre de positions égal à ladite longueur variable du mot, ledit moyen d'inhibition à constante de temps étant actionné par l'excitation de l'une des lignes d'entrée pour intro duire un- mot d'ordinateur dans certaines positions binaires des- dits éléments de mémorisation, les positions étant choisies en fonction d'une longueur de mot prédéterminée, ledit moyen d'inhi bition comprenant un générateur de signal d'inhibition du décalage d'information après un nombre d' intervalles équivalant au nombre de positions binaires constituant le mot d'ordinateur. 9 - Système de mémoire arrangée en série, caractérisé en ce quril comprend une cha w 'éléments de mémorisation reliés en série par des circuits pour constituer des positions binaires con sécutives d'enregistrement des bits d'un mot d'ordinateur, au moins une ligne d'entrée représentant un premier état logique d'un mot et une ligne représentant un second état logique d'un mot, un moyen destiné à relier certains desdits éléments de mémorisation à la ligne d'entrée représentant le premier état logique et à relier les autres éléments de mémorisation à la ligne représentant le second état logique pour former la configuration de bit d'un mot d'ordinateur particulier. 10 - Procédé de fabrication d'un dispositif à mémoire pouvant être connectée selon plusieurs organisations de mémoire arrangée en série, ledit procédé étant caractérisé en ce qu'il consiste à former tout d'abord une série de dispositifs à -retard dans un substrat avec une série de portes dont au moins une entrée d'information logique peut recevoir des bits d'un mot d'ordinateur et dont la sortie peut transmettre les informations de sortie awydis- simultanément positifs adjacents de manière à former / avec ceux-ci au moins une ligne d'entrée unique représentant un??un??logique pour un mot d'ordinateur et une ligne représentant un"zéro"logique pour un mot d'ordinateur. 11 - Procédé selon la revendication 10, caractérisé en ce qu'il consiste à connecter certaines des entrées de porte à l'une desdites lignes et à connecter une entrée de porte correspondante; à l'autre desdites lignes-d'entrée. 12 - Procédé selon la revendication 10, caractérisé en ce qu'il consiste à former une série de lignes d'entrée représentant des uns logiques pour plusieurs mots d'ordinateur, à connecter les entrées de certaines des portes à certaines des lignes d'entrée représentant le un logique et à connecter les entrées correspondantes des autres portes à la ligne représentant le zéro logique. 13 - Procédé selon la revendication 11, caractérisé en ce qu'il consiste à former une ligne entre au moins le dernier desdits éléments mémoire et la première porte pour provoquer une recirculation des informations. 14 - Procédé selon la revendication 13, caractérisé en ce qu'il consiste à former en mime temps que ladite ligne de recirculation une ligne d'entrée de remise à zéro et des portes supplémentaires dans ledit substrat recevant ladite ligne de remise à zéro et la sortie d'éléments de mémorisation adjacents pour inhiber la propagation des informations quand la ligne de remise à zéro est excitée, de façon à effacer lesdits informations circulantes.