Brevet FR2028413A1 — publié le 19701009

La présente invention concerne un dispositif.de multiplexage et, plus particulièrement, un dispositif de multiplexage pour un dispositif de mémoire de données à vitesse élevée, ou d'autres dispositifs similaires. □ans les dispositifs de mémoire de données, particulièrement ceux dans 5 lesquels on emmagasine et lit un nombre important de bits de données, il est avantageux de pouvoir minimiser le nombre de composants de circuits nécessaire pour réaliser les opérations lecture/incription de mémoire. Une approche est le multiplexage de plusieurs lignes de signaux en un circuit opérateur unique. Par exemple, dans un dispositif de mémoire ayant une organisation 10 bi-dimensionnelle, plusieurs lignes de détection de bits peuvent se partager un circuit dé commande de bits commun et un amplificateur de détection commun. Diverses approches antérieures pour réaliser ces objectifs, cependant, ne se sont pas révélés complètement satisfaisants. On n'obtient aucun avantage à moins que le multiplexeur soit plus simple que les opérateurs de circuit 15 que l'on remplace. De plus, le multiplexeur ne doit pas apporter des dégradations significatives des signaux telles qu'une atténuation, un décalage en courant continu et du bruit. Une autre nécessité est que le multiplexeur prenne une forme permettant une intégration de circuit maximum, spécialement du fait des demandes accrues pour des densités de composants et une fiabilité plus 20 grandes dans les unités de traitement de données électroniques. Le principal objet de cette invention est de fournir un nouveau dispositif de multiplexage pour un dispositif de mémoire ou d'autres dispositifs similaires qui présente une fiabilité élevée, fonctionne à des vitesses élevées et satisfait aux nécessités citées ci-dessus. 25 Un autre dbjet dé cette invention est de fournir un nouveau système de multiplexage pour un dispositif de mémoire magnétique fonctionnant à des vitesses de commutation élevées et qui peut être réalisé facilement selon la technique des circuits intégrés. Un autre objet de cette invention est de fournir un nouveau multiplexage 30 pour un dispositif de mémoire organisé par mot, particulièrement du type à film magnétique avec une organisation bi-dimensionnelle. On peut obtenir les objets et avantages ci-dessus aussi bien que d'autres selon la présente invention en utilisant un circuit de commande et un amplificateur de détection relié en commun à plusieurs canaux d'un réseau de conducteurs. 35 On utilise des diodes dans chacun des canaux pour bloquer la transmission de signaux dans les canaux non sélectionnés. Les lignes de détection de bits du dispositif de mémoire sont reliées aux canaux de multiplexage par un transformateur. Des circuits de commutation de potentiels reliés au bobinage des transformateurs sont manoeuvrés par des portes logiques pour réaliser des 40 connexions sélectives du circuit de commande et de l'amplificateur de détec- 69 32237 2 2028413 tion aux lignes de détection de bits du dispositif de mémoire, tin fait de cette invention est'que le circuit de commutation de potentiel est manoeuvré d'une façon qui délivre aussi, une énergie élevée aux lignes de détection de bits pour les opérations d'inscription et des signaux d'énergie faibles lors-5 que l'opération de lecture est réalisés. D'autres objets, caractéristiquès et avantages de la présente invention ressortiront mieux de l'exposé qui suit fait en référence à une réalisation préférée de celle-ci. La figure 1 représente une réalisation préférée d'un système de multiplex-10 âge pour les opérations lecture/inscription d'un dispositif de mémoire bi-dimensionnel selon cette invention. La figure 2 représente une partie des circuits électroniques et logiques servant à choisir l'un des canaux du système de multiplexage de la figure 1. 15 La figure 3 représente l'une des portes logiques utilisée dans les cir cuits logiques de la figure 2; et La figure 4 est une représentation d'onde utilisée dans l'explication du fonctionnement de l'invention représentée dans les figures 1-3. □n se réfère à la figure 1 qui représente une forme simplifiée d'un dis-20 positif d'accès à une mémoire où un circuit de commande de bit unique 10 et un amplificateur de détection unique 13 sont partagés pour les opérations lecture/inscription de plusieurs canaux de plusieurs positions d'un dispesi-tif de mémoire. Comme on le voit dans le dessin, la sortie 11 du circuit de commande de bit 10 est reliée par l'intermédiaire des conducteurs de canaux 25 multiplex parallèles 16 à 19 à l'entrée 14 de l'amplificateur de détection 13. La séconde sortie 12 du circuit de commande de bit 10 est reliée par l'intermédiaire des conducteurs de canaux 20 à 22 à la seconde entrée 15 de l'amplificateur de détection 13. Une impédance caractéristique ZQ et une alimentation de potentiel V„ avec des résistances dB polarisation R7 et R8 sont aussi 30 reliées aux entrées 14 et 15 de l'amplificateur de détection 13 d'une façon bien connue, Les lignes de détection de bit 24 a 31 représentent les lignes de détection de bit d'un dispositif de mémoire magnétique organisé par mot, de préférence de la variété organisée bi-dimerv'sionnellement, dans laquelle des films magnétiques discrets forment lés éléments de mémoire de bit de don-35 nées du dispositif de mémoire. Bien que l'on puisse utiliser divers éléments magnétiques ou éléments de films magnétiques dans la réalisation de cette invention??décrit un type préféré d'ensembles de mémoire et d'éléments de mémoire dans la demande de brevet déposée en France par la demanderesse sous le numéro 907BAT1 le 13 Mars 1968 et dans la demande de brevet déposée par 40 la demanderesse en France sous le numéro 9520AM le 20 Novembre 1968. Comme 69 32237 3 2028413 représenté dans ces demandes de brevets, l'ensemble de mémoire comprend des dépôts discrets de films magnétiques disposés en plusieurs endroits espacés d'un substrat conducteur. Dans cette configuration, le substrat conducteur constitue la ligne de mots du dispositif de mémoire et les lignes de bits 5 sont les bandes conductrices, reposant sur les dépôts de films magnétiques et se prolongeant orthogonalement au conducteur du substrat pour permettre la commutation de l'état magnétique du film par excitation simultanée des lignes de mots et de bits. Selon la présente invention, les lignes de détection de bits 24 à 31 10 sont couplées aux conducteurs de canaux 16 à 23 par l'intermédiaire des transformateurs 32 à 35. Ainsi, les lignes de détection de bits 24 et 25 sont reliées aux extrémités appropriées du bobinage primaire 36 du transformateur 32. Le bobinage secondaire 34 du transformateur 32 est relié aux conducteurs 16 et 23. Similairement, les lignes de détection de bits 26 et 27 sont reliées au 15 bobinage primaire 36 du transformateur 33 dont le bobinage secondaire 39 est relié aux conducteurs 17 et 22. Similairement, on peut voir que les lignes de détection de bits 26 et 29 sont reliées au bobinage primaire 40 du transformateur 34 dont le bobinage secondaire 41 est relié aux conducteurs 18 et 21, alors que les bits de détection de lignes 30 et 31 sont reliés au bobinage 20 primaire 42 du transformateur 35, le bobinage secondaire 43 étant relié aux conducteurs 19 et 20. L'accès à la mémoire, c'est-à-dire la sélection de canal, est obtenu par l'intermédiaire d'un jeu de commutateurs de potentiels SW1 à SW4 relié par les lignes 44-47 aux points milieux des bobinages secondaires des transfor-25 mateurs de couplage 32-35. On obtient la manoeuvre sélective des commutateurs de potentiels SW1-SW4 par des circuits de portes 48-51 dont chacun comprend une entrée reliée en commun par la ligne 51 à une entrée de signal lecture/ inscription. Les lignes 52 à 55 relient les deuxièmes entrées des portes 48-51 au circuit logique de sélection d'adresse 56 de tout type convenable. 30 L'accès à la mémoire, ou sélection de canal, est en outre obtenu et com mandé en utilisant des diodes de blocage D1-D16 connectées dans les canaux avec les conducteurs 16-23 de la façon montrée. Afin de facilitér la description, on se réfère aux diodes D1-D8 comme diodes de lecture et les diodes D9-D16 comme diodes d'inscription. 35 Lorsque reliées comme montré, les diodes D1-Q16 fonctionnent pour bloquer la transmission des signaux dans les canaux non sélectionnés et protéger l'amplificateur de détection 13 des signaux de potentiel excessif engendrés dans les conducteurs de canal 16-23 durant les opérations d'inscription. La technique utilisée pour le multiplexage pour obtenir une sélection 40 de canal est réalisée par application de signaux soit de niveau élevé soit 69 32237 4 2028413 de niveau bas au point milieu des transformateurs 32 à 35. Une caractéristique supplémentaire est que lorsque les commutateurs de potentiel SW1 à SW4 sont dans la condition de niveau élevé, on peut aussi les manoeuvrer pour produire une entrée à basse puissance ou à puissance élevée. La différence entre basse 5 puissance et puissance élevée au niveau haut sera décrite ci-après. Le tableau de vérité suivant représente les conditions de fonctionnement du dispositif de multiplexage de la figure 1. TABLEAU ' Entrées Commutateurs 10 Sélection Lecture/inscription Potentiel de Sortie Conditions 0 0 BAS Lecture de ce canal 1 0 ELEVE (basse puissance) en repos (lecture d'un autre canal) 15 0 1 ELEVE (puissance élévée) Inscription de ce canal 1 1 BAS Inscription dans un autre canal Comme on le montre dans le tableau ci-dessus, on comprend que le signal lecture/inscription, quand il se trouve dans la condition zéro, est en fait 20 un signal de lecture et l'entrée SELECTION dans la condition zéro réalise effectivement une opération de SELECTION. Un commutateur de potentiel satisfaisant aux conditions ci-dessus est représenté dans la figure 2. Comme représenté, le commutateur SW1 comprend un transistor PNP 01 et un transistor NPN Q2 connecté comme représenté à la 25 sortie 44. Un signal de niveau élevé et de puissance basse est fourni sur la ligne 44 pour application au secondaire des transformateurs 32 à 35 lorsque les transistors Q1 et Q2 sont bloqués. Dans cette condition, ce signal de niveau élevé et de puissance basse est constitué essentiellement de la chute de potentiel de l'alimentation V1 à travers la résistance R4 lorsqu'au même 30 moment le niveau de potentiel sur la ligne 70 est à un potentiel supérieur à la masse. Le signal de niveau élevé et de puissance élevée pour réaliser l'opération d'inscription dans des dispositifs de mémoire est obtenu par saturation des transistors Q1 et Q2 de telle sorte que virtuellement tout le courant provenant de l'alimentation de potentiel V. les traverse vers la sor- I « 35 tie 44 et la résistance R4 est court-circuitée. On obtient cette condition en appliquant un signal de bas niveau à la ligna 59 qui est reliée à la résistance R2 et un signal élevé sur la ligne 70 reliée à la sortie émetteur du transistor £)2. Avec un signal bas sur la ligne 59, le courant provenant de 69 32237 5 2028413 l'alimentation de potentiel s'écoule à travers les résistances R1 et R2 entraînant l'application d'un potentiel à la base du transistor Q1 le rendant conducteur. Cela, à son tour, rend le transistor Q2 conducteur et l'amène à être saturé. Dans cette condition, le transistor Q2 constitue effectivement 5 un court circuit direct en parallèle sur la résistance R4 et virtuellement toute l'énergie provenant de l'alimentation est appliquée au transistor Q2, et dûe à la résistance faible du transistor Q2, un courant très élevé peut être amené à la ligne de sortie 44 à la demande. Selon le tableau le commutateur de potentiel SW1 est aussi nécessaire pour produire un signal 10 de sortie sur la ligne 44 qui soit bas. On obtient cela en mettant à la masse la ligne 70 et mettant à la masse par là l'émetteur du transistor Q2 et la ligne de sortie 44. Au même instant, on applique un signal élevé à la résistance R2 sur la conducteur 69 pour maintenir les transistors Q1 et Q2 à l'état bloqué. , 15 Bien que divers dispositifs peuvent être utilisés pour construire un commutateur de potentiel du type décrit, un arrangement utilise un transistor de type 2N 2409 pour Q1 et un transistor du type 2N 3725 pour G)2, fabriqués tous les deux par Fairchild Semiconductor. Les résistances R1 et R2 ont pour Valeur 200 et 1000 ohms respectivement, alors que les résistances R3 et R4 20 ont pour valeur 100 et 1000 ohms respectivement et est peu différent de 12 volts. Les signaux d'entrée nécessaires antérieurement décrits pour le fonctionnement du commutateur SW1 sont obtenus par des portes ET 57 et 66 qui font partie de la porte logique 48. Les détails de la porte ET INVERSE 57 sont illustrés 25 dans la figure 3. Comme on le montre dans cette figure, le collecteur du transistor NPN Q3 est connecté à la ligne de sortie 69 alors que l'émetteur est connecté à la masse. La base du transistor Q3 est reliée par l'intermédiaire des diodes polarisées dans le sens bloquant et eeliées en série 017 et 018, le conducteur 71 et la résistance R5 à un potentiel positif V2> Les lignes 30 d'entrée 51 et 60 sont connectées par l'intermédiaire des diodes polarisées en sens inverse D19 et D20, respectivement, et par l'intermédiaire du conducteur 71 et de la résistance R5 au potentiel de commande V2 69 32237 6 2028413 En référence de nouveau à la figure 2, on va. décrire la disposition logique de la porte logique 48. En plus, des portes ET INVERSE déjà citées 57 et 66, la porte 48 comprend des portes ET INVERSE 58 et 59 ayant des connexions d'entrée sur les lignes 62, 63, 64, 52 et 51, comme représenté. Les circuits 5 inverseurs 11 et 12, connectés par les lignes 65 et 61, respectivement, aux lignes 51 et 52 fournissent des signaux inversés BUr les lignes 60 et 64 à la porte ET INVERSE 57 et aux portes ET INVERSE 58 et 59. Les sorties des circuits ET INVERSE 58 et 59 sont connectées par l'intermédiaire des lignes 67 et 68 aux entrées du circuit ET INVERSE 66. Bien que divers circuits de porte ET INVERSE puissent être utilisés pour les portes ET INVERSE 58 et 59, un type préféré est le circuit SN-5400 commercialisé par Texas Instruments, Inc. est décrit en détail dans leur Integrated Circuits Catalog de 1967-68 page 1005. La porte logique 48 fonctionne de la manière suivante. Avec des signaux 15 élevés appliqués à la fois aux lignes 51 et 52, la porte ET INVERSE 57 aura un signal élevé et bas sur les lignes 51 et 60 et fournira une condition de circuit ouvert sur la ligne 69 à la résistance R2 et au commutateur SU1. Au même moment, la porte ET INVERSE 58 aura un signal élevé et un signal bas sur les lignes 62 et 63, respectivement, pour produire un signal élevé sur 20 la ligne 67 à l'entrée de la porte ET INVERSE 66. Simultanément, le circuit ET INVERSE 59 a un signal d'entrée bas sur la ligne 64 et un signal d'entrés élevé sur la ligne 52, produisant un signal élevé sur la ligne 58 à la porte ET INVERSE 67. Dans cette condition, comme déjà décrit, la ligne 70 provenant du circuit ET INVERSE 66 est mise à la masse et fournit un signal bas sur 25 la ligne 44. Lorsque le signal sur la ligne 51 est élevé et lé signal sur la ligne 52 est bas, la porte ET INVERSE 57 met à la masse la ligne de sortie 69, amenant par là l'écoulement du courant de l'alimentation V^ dans la résistance R1 rendant conducteur le transistor Q1. Le transistor Q1 étant conducteur, 30 le transistor Q2 devient saturé et court-circuite la résistance R4 fournissant par là un courant élevé au circuit de sortie 44. Au mime instant, le circuit ET INVERSE 58 reçoit deux signaux élevés sur les ignés 62 et 63 entraînant le signal bas sur la ligne 67 à la porte ET INVERSE 66. Simultanément, le circuit ET INVERSE 59 est excité avec des signaux bas sur les lignes 64 et 35 52 produisant un signal élevé sur le conducteur 68 au circuit ET INVERSE 66. Puisque le circuit ET INVERSE 66 reçoit un signal bas à son entrée 1, le transistor E)3 est. bloqué et, en fait, le conducteur 70 est un circuit ouvert. Ainsi, un signal élevé sur la ligne 44 avec une condition d'énergie élevée est obtenu pour permettre une inscription dans le canal choisi. 40 Lorsqu'à la fois les entrées sur les lignes 51 et 52 sont basses, la P 6 7 2028413 porte ET INVERSE 57 ouvre les lignes de circuits 69, maintenant par là les transistors Q1 et Q2 du commutateur SW1 à l'état bloqué. Les circuits ET INVERSE 58 et 59, cependant, détecteront tous les deux des signaux bas sur les lignes 52 et 62 produisant par là des signaux élevés sur les deux lignes 67 5 et 66 pour mettre essentiellement à la masse la ligne 70. Dans cet état, on peut utiliser le commutateur SW1 pour réaliser une opération de lecture. Avec un signal bas sur la ligne 51 et élevé sur la ligne 52, la porte ET INVERSE 57 fournit un circuit ouvert à la ligne 69, maintenant par là les transistors Q1 et Q2 du commutateur SW1 dans un état bloqué. Au même instant, 10 la porte ET INVERSE 58 produit un signal élevé sur la ligne 67 et la porte ET INVERSE 59 fournit un signal bas sur la ligne 68. Ainsi, le circuit ET INVERSE 66 maintient le transistor 53 dans un état bloqué de telle sorte qu'un circuit virtuellement ouvert apparait sur la ligne 70. Dans cette condition, le commutateur SW1 a un signal élevé sur sa sortie 44, cependant, le niveau de puis-15 sance est bas puisque l'écoulement du courant provenant de V^ se produit à travers la résistance R4. Bien que la description précédente concerne les détails du commutateur de potentiel SW1 et de la porte 48, on comprend que les mêmes détails de structure et de fonctionnement s'appliquent aux autres commutateurs de potentiel 20 SW2 à SW4 et aux portes logiques 49 à 51. On va maintenant décrire le fonctionnement du dispositif de multiplexage de la figure 1, en référence à la figure 4, aussi bien qu'aux figures 2 et 3. Dans le mode de lecture, le commutateur de potentiel du canal choisi 25 est enclenché au niveau bas d8 la façon déjà décrite et les commutateurs de potentiel restants sont enclenchés au niveau élevé à basse énergie. Comme représenté dans la figure 4, le signal de sortie 80 de SW1 sur la ligne 44 appliqué au bobinage 34 du transformateur 32 est commuté au niveau bas alors que les commutateurs SW2, SW3, et SW4 ont leur niveau de potentiel appliqués 30 aux bobinage 39, 41 et 43 des transformateurs 33-35, respectivement, enclenché au niveau élevé comme représenté par les courbes 81, 82, et 83. Cela rend conductrices les diodes de lecture D1 et DB dans les conducteurs de canaux 16 et 23 alors que les autres diodes de lecture restantes D2 à D4 et D5 à D7 sont polarisées de façon inverse. Tout signal engendré par l'alimentation 35 de potentiel E1 sur les lignes de détection de bit 24, 25, et apparaissant sur les bobinages 34 et 36 du transformateur 32, traversera toutes les diodes de lecture D1 et DB qui, puisqu'elles sont conductrices, sont essentiellement des éléments à résistance basse, pour apparaître aux bornes de l'impédance caractéristique ZO aux lignes d'entrée 14 et 15 de l'amplificateur de détec-40 tion 13. Bien dans la figure 1, les sources de signal lecture sont représentées 69 32237 B 2028413 comme des générateurs de potentiel E1 à E4, on comprend que le signal lecture est engendré par un courant de mot Iy appliqué à la ligne mot du dispositif de mémoire déjà décrit et représenté par la courbe 84 de la figure 4. Ainsi, si l'élément de bit magnétique du dispositif de mémoire contient emmagasiné S un "un" binaire, un signal "un" E1, comme représenté par la courbe 85, sera engendré par les lignes de détection de bit 24, 25 par l'intermédiaire du transformateur 32 et des diodes de lecture D1 et D8 aux lignes d'entrée 14 et 15 de l'amplificateur de détection 13. Dans les canaux non choisis, d'autres signaux de données E2-E4 sont aussi engendrés dans leur ligne de détection 10 de bit respective et apparaissent dans les bobinages de leur transformateur 33-35. Cependant, puisque les diodes de lecture D2-D4 et D5-D7 sont polarisées de façon inverse par les signaux sur les lignes 45-47 provenant des commutateurs SW2-SW4, aucun signal de donnée supplémentaire n'apparaîtra sur les lignes 14-15 de 1'amplificateur de détection 13. 15 Dans le mode d'inscription, le commutateur de potentiel SW1 est enclenché à un niveau élevé de puissance élevée, comme déjà décrit, et tous les autres commutateurs SW2 à SW4 sont enclenchés au niveau bas, en supposant qu'un bit soit choisi par le circuit logique 56 pour être inscrit dans la mémoire sur les lignes de bits 24 et 25. 20 Comme représenté dans la figure 4, le commutateur de potentiel SW1 est enclenché au niveau élevé de puissance élevée alors que les commutateurs SW2 à SW4 sont enclenchés au niveau bas comme représenté par les courbes 88 à 89, respectivement. Cette combinaison d'opérations de commutateurs polarise de façon inverse toutes les diodes d'inscription sauf les diodes D9 et D16. 25 A la fin des phénomènes transitoires, on engendre le courant d'inscription dans la ligne de mot du dispositif de mémoire comme représenté par la courbe 90 dans la figure 4. Le circuit de commande de courant de bit 10 est alors manoeuvré pour recevoir des courant 11 et 12 du commutateur de potentiel SW1 par l'interdiaire du bobinage de transformateur 34 et des diodes D9 et D16. 30 Dans la représentation de la figure 4, le courant de bit Ig, comme représenté par la courbe 91, comprend un sens positif et un sens négatif pour réaliser la commutation d'un élément de bit magnétique du type décrit dans la demande de brevet déjà citée déposée en France par la demanderesse sous le numéro de PV 9520AM le 20 Novembre 1968. Les courants de bit bipolaires représentés 35 par la courbe 91 dans la figure 4, sont engendrés dans le bobinage 36 du transformateur 32 par manoeuvre du circuit de commande de bit 10 pour commander le cycle d'inscription en synchronisme avec l'impulsion d'inscription Iw de la courbe 90 comme représenté dans la figure 4. Les courants de bits bipolaires représentés dans la figure 4 par la courbe S1 sont engendrés dans 40 le transformateur 32 à partir des impulsions de courant du circuit de com 69 32237 s 2028413 mande de bit unipolaire 1^ et du fait du sens de la connexion de transformateur. Il est important de remarquer que durant l'opération d'inscription l'amplificateur de détection 13 considère l'équivalent de trois canaux de lecture choisis simultanément, comme représenté par la courbe 92 sur la figure 5 4. L'information représentée par la courbe 92 évidemment n'est pas représentative et on ne réalise aucune tentative pour la représenter de façon précise dans le dessin; mais un facteur important est que l'amplificateur de détection 13 considère les niveaux de signaux raisonnables à ce moment et qu'il soit effectivement déconnecté du circuit de commande d'inscription 10. 10 Bien que dans la représentation de la présente invention, on montre un courant de bit 1^ ayant des caractéristiques bipolaires particulières, il peut aussi avoir une autre caractéristique selon le dispositif de mémoire utilisé. En outre, alors que les opérations lecture/inscription sont représentées pour un canal particulier, on doit comprendre que les opérations lecture/ 15 inscription sont réalisées de la mime façon pour les autres canaux. Bien que l'on ait représenté l'invention avec un dispositif de multiplexage particulier pour quatre canaux, on peut utiliser un autre nombre de canaux et on peut élargir le dispositif de la figure 1 en utilisant des circuits de commande de bit et des amplificateurs de détection supplémentaires pour les opérations 20 lecture/ inscription dans les canaux de mémoire supplémentaire suivant les nécessités de la configuration et de la taille du dispositif de mémoire. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques principales de l'invention appliquées à un mode de réalisation préféré, de celle-ci, il est évident que l'homme de l'art peut 25 y apporter toutes modifications de forme ou de détail qu'il juge utiles sans pour autant sortir du cadre de ladite invention. 69 32237 10 2028413 REVENDICATIONS 1.- Dispositif de multiplexage pour un dispositif de mémoire caractérisé en ce qu'il comprend : - un circuit de commande, 5 - un amplificateur de détection, et - des canaux pour coupler sélectivement le circuit de commande et l'amplificateur de détection aux circuits de données du dispositif de mémoire, et en ce que ces canaux comprennent - un réseau de conducteur formant plusieurs canaux interconnectant le 10 circuit de commande et l'amplificateur de détection, - des diodes dans ledit réseau conducteur et polarisées pour bloquer la transmission des signaux de données entre le circuit de commande, l'amplificateur de détection et les circuits de données, - des transformateurs pour coupler les circuits de données du dispositif 15 de mémoire aux canaux du réseau conducteur; et - des circuits pour conditionner lesdits transformateurs pour bloquer sélectivement et débloquer lesdites diodes par lesquelles le circuit de commande et l'amplificateur de détection sont connectés pour réception et transmission des signaux de données provenant des circuits de données. 20 2.- Dispositif de multiplexage selon la revendication 1, caractérisé en ce que: - les transformateurs ont un premier bobinage connecté à un circuit de données individuel, et un second bobinage connecté à un canal individuel du réseau conducteur, et en ce que le circuit de conditionnement comprend des 25 circuits de commutation permettant d'appliquer sélectivement des signaux de polarisation en courant continu au second bobinage des.transformateurs pour bloquer et débloquer les diodes. 3.- Dispositif de multiplexage selon la revendication 2, caractérisé en ce que: 30 - les circuits de données sont des lignes de détection de bits et le cir cuit de commande est un circuit de commande de courant de bit, - et le moyen de conditionnement comprend un circuit de commutation connecté au point milieu du second bobinage des transformateurs. 4.- Dispositif de multiplexage selon la revendication 3, caractérisé en ce 35 que les circuits de commutation du circuit de conditionnement permettent sélectivement d'appliquer un niveau élevé et bas de signaux de polarisation 69 32237 202841$ continus aux bornes des seconds.bobinages des transformateurs. 5.- Dispositif de multiplexage selon la revendication 4, caractérisé en ce que les circuits de commutation peuvent en outre fournir sélectivement un courant de puissance élevée en combinaison avec l'un des signaux élevés. 5 6- Dispositif de multiplexage selon la revendication 5, caractérisé en ce que: les circuits de commutation permettent d'appliquer sélectivement des signaux à puissance élevée et basse en combinaison avec un signal de polarisation continu élevé, et un signal de niveau bas pour réaliser sélectivement des opérations lecture/inscription dans les circuits de données du dispositif de 10 mémoire. 7.- Dispositif de multiplexage selon la revendication 6, caractérisé en ce que les diodes comprennent des diodes de lecture et des diodes d'inscription dans lesdits canaux dudit réseau, lesdites diodes de lecture étant polarisées pour bloquer les potentiels continus à niveau élevé et les signaux de courant 15 à puissance élevée provenant desdits circuits de commutation, et lesdites diodes d'inscription étant polarisées pour laisser passer les courants à puissance élevée provenant du second bobinage du transformateur au circuit de commande de bit.