Brevet FR2044718A1 — publié le 19710226

?0 12740 1 2044718 La présente invention concerne un système de traitement de données avec interruption de programme en fonction des priorités, comportant un moniteur central de commande et de calcul, une mémoire et lui multiplexeur auquel sont connectés plusieurs organes 5 d'entrée et de sortie (appareils périphériques). Dans les systèmes connus, ces différents appareils périphériques sont chacm commandés par le moniteur central de commande et de calcul, ce qui signifie que le transport des données entre les appareils périphériques et la mémoire s'effectue à travers le moniteur central de commande et 10 de calcul. Ceci se fait directement ou indirectement par l'intermédiaire d'un multiplexeur réalisé de façon spéciale. La présente invention crée une réalisation particulièrement adaptable d'un système de traitement de données dans lequel le moniteur central de commande et de calcul se charge dans certaines con-15 ditions du traitement des données pendant que le transport a lieu. Suivant la présente invention, le système n'est équipé que d'une seule imité de commande d'entrée et de sortie, qui est disposée entre le multiplexeur et la mémoire et comporte un certain nombre de registres, de circuits logiques et une horloge de comman-20 de qui lui est propre et qui est réalisée de telle façon qu'elle commande tout au moins le transport de données, la sélection de programme présente dans la mémoire, l'interruption des programmes pris en charge par le moniteur central de. commande et de calcul ainsi que l'exécution des ordres établis par le moniteur central 25 de commande et de calcul, tandis que l'horloge de commande,' après avoir reçu un signal, fourni par le moniteur central de commande et de calcul, et indiquant que ce moniteur permet à l'imité de commande d'entrée et de sortie l'accès à la mémoire, peut amener l'unité de commande d'entrée et de sortie, qui se trouve norma-30 lement dans la position de repos, dans l'état de fonctionnement pour la durée de l'exécution des fonctions de commandes, qui sont déterminées par la combinaison de circuits logiques» La présente invention sera élucidée ci-après à l'aide des figures annexées : La fig» 1 montre le schéma par blocs du système de traite-35 ment de données conforme à la présente invention» La fig» 2 montre l'horloge de commande de l'unité de commande d'entrée et de sortie» La fig» 2a est un diagramme de temps destiné à élucider l'horloge de commande représentée à la fig- 2. >0 1274" 2 2044718 la fig» 3 représente un diagramme desuccession dans le temps destiné à élucider les fonctions de commande à effectuer successivement. les fig. 4 à 15 représentent des circuits conditionnés qui assurent le déclenchement des différents cycles et phases de processus de commande. 5 les fig. 16à 17 représentent le circuit préalable (pre-circuit ) o les fig» 18, 28,. 29 et 30 représœtent le circuit de sélection de mots de code avec les circuits de commande logiques correspondants° la fig» 19 représente un tableau de codage pour les différents mots de code» 10 Les fig. 20 à 27 représentent des circuits conditionnés des tinés à l'obtention des différents mots de code« les fig» 31 et 32 représentent le premier registre de mots de code avec les circuits de commande logiques correspondants® la fig. 33 montre le deuxième registre de mots de code avec 15 les circuits de commande logiques correspondants. La fig. 34 montre le circuit d'équivalence ainsi qu'un circuit destiné à l'établissement du signal "Fin de Transport"» Les fig» 35, 36 et 37 représentent le registre d'information avec les circuits de commande logiques correspondants. 20 La fig. 38 montre un circuit logique destiné à régler le courant d'informations entre la mémoire, d'une part, et le registre d'information et le premier registre de mots de code d'autre part? La fig» 39 représente le registre E avec les circuits de commande logiques correspondants". 25 La fig» 40 montre le registre d'interruption avec les cir cuits de commande logiques correspondants® La fig» 41 représente le registre d'attente avec les circuits de commande logiques correspondants. La fig. 42 représente le premier et le deuxième circuit de sélection-30 La fig. 43 représente un circuit destiné à la formation du signal WfîL. La fig. 44 montre la condition pour laquelle la partie AL du mot de code primaire existant dans le premier registre de mots de code peut être augmentée ou diminuée- La fig» 45 montre la condition pour laquelle il est déter-35 miné si la partie AL citée est diminuée ou augmentée. La fig* 46 montre le circuit conditionné par lequel la partie W du mot de code primaire se trouvant dans le premier registre du mot de code peut être augmentée» La fig. 47 montre un circuit logique par lequel un signal 70 12740 3 2044718 EF peut être amené au multiplexeur» Les fig. 48 à 53 montrent des organigrammes à l"aide desquels les différentes fonctions de commande sont élucidées. La numérotation des différents éléments représentés dans 5 les figures est telle que les deux premiers chiffres indiquent le numéro de la figure et que les deux chiffres suivants indiquent la référence de l'élément en question représenté à la figure. Par exemple, 33-15 signifient l'élément 15 de la fig.33. La présente description est divisée par les paragraphes 10 suivants ; 1 description générale § 2 horloge de commande § 3 commande de phases § 4 circuit préalable (pre-circuit) 15 § 5 circuit de sélection de mots de code ii' 6 le premier registre de mots de code § 7 le deuxième registre de mots de code § 8 le registre d'information S 9 enregistrement de priorités ro 0 0 condition de comptage § 11 le transport § 12 l'interruption du programme § 13 le retard apporté à l'interruption du programme § 14 interruption 101 25 Ï 15 instruction 1/0. § 1 - Description générale Dans le schéma par blocs de la fig. 1, qui représente sché-matiquement le système de traitement de données avec interruption de programme en fonction de la priorité, 01-01 signifie l'unité 30 de traitement centrale ; 0i-02 signifie la mémoire et 01-03 le multiplexeur. Au multiplexeur sont connectés un certain nombre d'organes d'entrée et de sortie 01-04. Suivant la présente invention, le système est, en outre, muni d'une seule unité de commande d'entrée et de sortie 01-05 35 qui est disposée entre le multiplexeur 01-03 et la mémoire 01-02. Cette unité de commande comporte un certain nombre de registres qui seront décrits avec plus de détail, une série de circuits logiques 01 —15 et une horloge de commande qui lui est propre 01-16o L'unité de commande se prête tout au moins au transport ?0 12740 4 2044718 de données, à la sélection des programmes existant dans la mémoire, à l'interruption des programmes pris en charge par le moniteur central de commande et de calcul et à l'exécution des ordres donnés par le moniteur central de commande et de calcul. 5 Au moment de recevoir un signal délivré par le moniteur central de commande et de calcul, l'horloge de commande 01-16 peut amener l'unité de commande d'entrée et de sortie, qui se trouve normalement dans la position de repos, dans la position de fonctionnement pour la durée de l'exécution de la fonction de 10 commande déterminée par la combinaison des circuits logiques, et la réception d'un tel signal signifie en même temps que le moniteur central de commande et de calcul permet à l'unité de commande d'entrée et de sortie l'accès à la mémoire® la mémoire 01-02 comporte, outre la mémoire principale 15 habituelle 01-27 avec le registre de mémoire correspondant 01-29 et le registre d'adresses de mémoire 01-28, encore une première mémoire auxiliaire 01-17 et une deuxième mémoire auxiliaire 01-18. Dans la première mémoire auxiliaire 01-17 sont enregistrés, pour chaque stade de priorité, les programmes 20 interrompus. Dans la deuxième mémoire auxiliaire 01-18 sont enregistrés, par stade de priorité, les programmes qui attendent d'être exécutés. L'unité de commande d'entrée et de sortie comporte les registres suivants : 25 - le registre d'information R1 (24- éléments d'information). Ce registre est désigné à la fig. 1 par 01-08 et sert au transport d'informations depuis et vers la mémoire. - le premier registre de mots de code R2 (24 éléments d'information)» Ce registre est désigné à la fig. 1 par 01-06 et sert 30 à la mise en mémoire de mots de code primairès des instructions données par le moniteur central de commande et de calcul (Instructions I/O). - le deuxième registre de mots de code R3 (24 éléments d'information). Ce registre est désigné à la fig. 1 par 01-07 et sert 35 à la mise en mémoire de mots de code secondaires. - le registre d'adresses de mots de code AC (15 éléments d'information). Ce registre est désigné à la fig. 1 par 01-09. Dans ce registre sont constituées les adresses des mots de code se trouvant dans la mémoire „ 70 1274Ô 5 2044718 - le registre d'adresses de la liste d'attente CL (15 éléments d'information). Ce registre est désigné, à la fig. 1, par 01-11. Dans ce registre sont constituées les adresses des mots de code de la liste d'attente qui se trouvent dans la mémoire. 5 - le registre d'adresses effectif EAR ('15 éléments d'information) Ce registre est désigné, à la fig. 1, par 01-10. - le registre P 01-12 (3 éléments d'information). Ce registre contient la priorité du programme en cours à un moment donné dans le moniteur central de commande et de calcul. 10 - le registre d'interruption 01-13 (7 éléments d'information). Ce registre indique si un programme d'une certaine priorité est interrompu. Pour chaque stade de priorité, à l'exception de la plus haute priorité, est prévu un élément d'information. Des programmes de la plus haute priorité ne peuvent pas être inter-15 rompus. Si un programme interrompu d'une certaine priorité est enregistré dans la première mémoire auxiliaire 01-17, l'élément d'information correspondant à cette priorité est égal à 1 et, dans le cas contraire, il est égal à zéro. - le registre d'attente 01-14 (8 éléments d'information). Ce 20 registre indi-que si dans la deuxième mémoire auxiliaire 01-18 (liste d'attente) est enregistré un programme qui attend d'être exécuté. Pour chaque stade de priorité est prévu un élément d'information qui est égal à 1 lorsque dans la liste d'attente, au stade de priorité en question, est enregistré un programme 25 encore à exécuter, et qui est égal à zéro lorsque la liste d'attente, au stade de priorité en question, est vide. Le registre d'adresses de mots de code 01-09, le registre d'adresses de la liste d'attente 0 1-11 et le registre d'adresses effectif 01-10 constituent une partie d'un circuit de sélection 30 de mots de code 01-21. L'ensemble des circuits logiques 01—15 contient entre autres un premier circuit de sélection 01-09, un deuxième circuit de sélection 01-20, un circuit d'interruption de programme 01-22, un circuit d'équivalence 01-23 ainsi que les circuits de commande du circuit de sélection de mots de code 35 et plusieurs registres. La fig. 1 montre finalement encore un circuit d'entrée 01-24 qui sert de circuit d'entrée à l'unité de commande d'entrée et de sortie 01-0b. Avant que le mode de fonctionnement ne soit élucidé briève- 70 12740 6 2044718 ment à l'aide du schéma de montage représenté à la fig. 1, l'organisation des canaux et l'organisation dite interne seront d'abord décrites. Par organisation interne, il faut ici entendre le contenu, la répartition et la signification des mots de 5 code présents dans la mémoire. Organisation des canaux L'unité de commande d'entrée et de sortie comporte un canal d'entrée et un canal de sortie désignés respectivement par 0'-25 et Oî-26. Chaque canal se compose de 28 lignes. Trois 10 de ces lignes servent à des fonctions de commande qui seront encore décrites en détail ; 24 lignes servent au transfert d'informations et une ligne sert de redondance. Celle-ci n'est paa indiquée à la fig. 1 et ne sera d'ailleurs pas décrite plus loin. Le problème posé par.la connexion de plusieurs organes 15 d'entrée et de sortie à un seul canal est résolu par le multiplexeur 01-03 (désigné ci-après MIE), Les trois fonctions de commande du canal d'entrée 01-25 sont s IDR (input data request ; demande de données d'entrée), IA (input acknowledge s confirmation d'entrée) et El (external 20 interrupt : interruption externe). Un organe d'entrée et de sortie peut communiquer à l'unité de commande d'entrée et de sortie la présence de données à enregistrer dans la mémoire, sur les 24 lignes du canal d'entrée, en appliquant un signal déterminé sur la ligne IDE. Lorsque l'entrée est acceptée et que 25 l'information est prise en charge par les 24 lignes, l'application d'un signal déterminé sur la ligne IA par l'unité de commande d'entrée et de sortie permet de communiquer ce fait à 1'organe d'entrée et de sortie en question en vue de la mise en condition pour la prise en charge de la donnée suivante. Pendant 30 qu'un signal prédéterminé est amené à la ligne El, un organe d'entrée et de sortie signale qu'une donnée particulière est appliquée aux 24 lignes du canal d'entrée. Une telle donnée a une priorité supérieure à celle de la donnée précitée, offerte par des signaux IDR» La prise en charge de cette donnée est 35 également communiquée à l'organe d'entrée et de sortie par l'intermédiaire de la ligne IA. Les trois fonctions de commande du canal de sortie sont : 0DR (output data request s demande des données de sortie), 0A (o ut put acknoxvledge 1 confirmation de sortie) et EF (external 70 12740 7 2044718 function : fonction, externe). Un organe d'entrée et de sortie peut au moyen d'un signal déterminé, appliqué à la ligne ODR, signaler à l'unité de commande d'entrée et de sortie qu'il est prêt à recevoir des informations. L'unité de commande d'entrée 5 et de sortie lit les informations voulues dans la mémoire et les amène aux 24 lignes d'information. Ensuite, l'unité de commande en question communique par un signal prédéterminé, appliqué sur la ligne OA de l'organe d'entrée et de sortie en question, que l'information peut être prise en charge. Au moyen d'un signal 10 appliqué sur la ligne EF l'unité de commande d'entrée et de sortie peut communiquer à l'organe d'entrée et de sortie en question qu'une instruction spéciale est disponible sur les 24 lignes d'information. Ce dernier signal est envoyé sur l'ordre du moniteur central de commande et de calcul et est utilisé entre 15 autres pour la mise en route et l'arrêt d'un organe d'entrée et de sortiec Pour pouvoir connecter plusieurs organes d'entrée et de sortie, 8 lignes d'adresses sont prévues. Ces lignes sont désignées à la fig. 1 par 01-30. Elles servent à l'identification 20 de l'organe d'entrée et de sortie connecté. Finalement, il existe encore un certain nombre de lignes auxiliaires telles que : - la ligne dite Burst-mode 01-31 à l'aide de laquelle l'unité de commande d'entrée et de sortie peut maintenir MXR connecté 25 à un organe d'entrée et de sortie une fois que celui-ci aura été choisi. - la ligne d'arrêt 01-32 à l'aide de laquelle l'unité de commande d'entrée et de sortie peut rapidement arrêter un organe d'entrée et de sortie après l'achèvement du transfert. 30 Organisation interne Par organisation interne, il faut ici entendre le contenu, la répartition et la signification des mots de code présents dans la mémoire. Afin de permettre que le transport de données entre les 35 différents organes d'entrée et de sortie et la mémoire s'effectue d'une manière autonome, l'unité de commande d'entrée et de sortie a besoin des informations suivantes s - une spécification des emplacements Ge mémoire où l'information est mise en mémoire ou à partir desquels les informations peu 70 1274Ô 8 2044718 vent être lues } - une spécification de la longueur des mots ; la présente forme de réalisation est prévue pour des mots de 8, 12 ou 24 éléments d'information ou "bits11, exception faite du bit de parité j 5 - des instructions qui indiquent les opérations qui doivent être effectuées par l'unité de commande d'entrée et de sortie après l'achèvement du transfert } - la priorité du programme qui doit être mis en route dans le moniteur central de commande et de calcul sur la base des don- 10 nées transmises. les informations précitées sont introduites dans la mémoire du système de traitement de données avec le "load-program mode" (module de programmation de charge)» Dans ce but, il faut pour chaque organe d'entrée et de sortie connecter 8 mots de code, 15 comme par exemple les mots de code primaires CD1, CD4 et CD?» les mots de code secondaires GD2 et CD5 ainsi que les mots de code tertiaires CD3» CD6 et CD8„ les mots de code CD1, CD2 et CD3 traitent une demande de données d'entrée (input data request), les mots de code CD4» CD5 et CD6 traitent une demande de données 20 de sortie (output data request) et les mots de code CD7 et CD8 traitent une interruption externe (external interrupt). le mot de code CD1 contient l'information suivante : 24 L 22 21 B 19 18 W 16 15 AL O'I Ici la partie AI indique l'adresse de mémoire (en cours) à laquel-25 le l'information provenant du multiplexeur doit être inscrite lorsque la partie W n'est pas égale à 000 ou à 100. Lorsque la partie W est égale à 000 ou à 100, l'information reçue sert à modifier la partie AL ; lorsque la partie W est égale à 000, les 12 premiers bits sont modifiés, et lorsque la partie W est égale 30 à 100, les 8 premiers bits sont modifiés. Dans la mesure où la partie W n'est pas égale à 000 ou à 100, cette partie indique dans quelle partie de la ligne de mémoire en question l'information doit être mise en mémoire. Lorsque la partie ¥ est égale à 101, 110 ou 111, des caractères 35 ou octets (mots de 8 bits) sont mis en mémoire respectivement dans la partie gauche, médiane ou droite de la ligne de mémoire indiquée. Lorsque la partie Vf est égale à 010 ou à 011, des 70 12740 9 2044718 demi-mots (mots de 12 "bits) sont mis en mémoire respectivement dans la partie gauche ou la partie droite de la ligne de mémoire indiquée. Lorsque la partie W est égale à 00 I, des mots entiers (mots de 24 bits) sont mis en mémoire sur la ligne de mé-- 5 moire indiquée. La partie B fournit des informations concernant T'opération qui doit s'effectuer dans l'unité de commande d'entrée et de sortie après achèvement du transfert entre le multiplexeur et la mémoire. 10 Le fait que le bit 21 soit égal à 1 signifie qu'un ordre d'arrêt est envoyé par l'intermédiaire du multiplexeur à l'organe d'entrée et de sortie qui a fourni l'information reçue. Lorsque le bit 21 est égal à zéro, aucun ordre d'arrêt n'est envoyé. 15 Le fait que les bits 20 et 19 soient.égaux à zéro indique que l'unité de commande d'entrée et de sortie doit considérer son activité comme étant terminée. Le fait que les bits 20 et 19 soient égaux respectivement à 0 et à 1 indique qu'après achèvement d'un transport un program-20 me doit être mis en route dans le moniteur central de commande et de calcul sur la base de l'information recueillie. Au besoin, le programme se déroulant dans le moniteur central de commande et de calcul est interrompu. Si cependant une interruption de programme n'est pas acceptée, l'unité de commande 25' d'entrée et de sortie doit tout de même considérer son activité comme étant terminée. Une interruption de programme n'est pas acceptée lorsque le fonctionnement du moniteur central de commande et de calcul ne peut être interrompu et/ou lorsque la priorité du programme à mettre en route par suite des données 30 introduites est inférieure à la priorité du programme en cours. Le fait que les bits 20 et 19 soient respectivement égaux à 1 et 0 indique qu'après achèvement du transport l'unité de commande d'entrée et de sortie doit effectuer une instruction déterminée, donnée par le moniteur central de commande et de 35 calcul. Le fait que les bits 20 et 19 soient égaux à 1 indique qu'après achèvement d'un transport un programme doit être mis en route dans le moniteur central de commande et de calcul sur la base de l'information recueillie. Au besoin, le programme en 70 12740 10 2044718 cours dans le moniteur central de commande et.de calcul est interrompu. Si une interruption de programme n'est pas acceptée le nouveau programme à mettre en route ne peut qu'être décalé dans le temps. Ce décalage dans le temps est mis en mémoire 5 dans le registre d'attente 01-14 et dans la deuxième mémoire auxiliaire (ci-après désignée sous le nom de liste d'attente) 01-18. la partie L indique la priorité du nouveau programme éventuellement à mettre en route» 10 Le mot de code CD2 contient l'information suivante ; Ici la partie AE indique l'adresse finale d'un bloc memoire, c'est-à-dire la dernière adresse à laquelle l'information provenant d'un organe d'entrée et de sortie peut être mise en ms-15 moire* Le bit 20 indique comment le mot de code CD1 doit être changé. Lorsque le bit 20 est égal à 0 et que la partie AL de CB1 n'est pas équivalente à la partie AE de CD2, la partie AL doit 20 être augmentée d'une unité de sorte que la ligne de mémoire suivante est indiquée. Lorsque le bit 20 - 15 et que la partie W £ 111, la partie ¥ doit être augmentée d'une unité de sorte que sur la même ligne de mémoire l'emplacement suivant pour un octet sui-25 vant est indiqué» Si la partie ¥ est cependant égale à 111» la partie ¥ doit être remplacée par 101 et en outre, dans la mesure où la partie AL de CD1 n'est pas équivalente à la partie ÂE de CD2;, la partie AL doit être augmenté® d'une unité» De cette manière f l'emplacement du premier octet est indiqué sur la ligne 30 de mémoire suivante» Le fait que le bit 19 soit égal à l'indique qu?un-certain organe d'entrée et de sortie reste connecté par l'intermédiaire du multiplexeur à l'unité de commande d'entrée et de sortie (burst-mode)» 35 Dans le mot de code 0D3» les bits 01 y 15 indiquent l'adres se du début du programme d9interruption» Ceci ne s'applique 20 19 15 AE 01 70 12740 11 2044718 que lorsque, dans le mot de code CD1, les bits 20 et 19 sont respectivement égaux à 0 et 1 ou à 1 et 1. Lorsque les bits 20 et 19 sont respectivement égaux à 1 et 0, le mot de code CD3 contient une instruction 1/0 donnée par le moniteur central 5 de commande et de calcul. Les mots de code CD4, CD5 et CD6, rég i s s ent le traitement d'une demande de sortie de données, c'est-à-dire la même division et la même signification que celles des mots de code CD1, CD2 et CD3, mais avec un sens de transfert inverse. 10 Les mots de code CD7 et CD8 régissent le traitement d'une interruption externe (external interrupt). la division et la signification de ces CD7 sont les mêmes que celles du mot ae code CD1. Etant donné que dans le cas d'une interruption externe seul un mot de 24 bits est recueilli, un deuxième mot de code 15 destiné à.1'indication de l'adresse finale d'un bloc mémoire n'est pas nécessaire, de sorte que la partie ¥ du mot de code CD7 n'a aucune signification. La division et la signification de CD8 sont les mêmes que celles de CD3. Pour les différentes fonctions de commande telles que la 20 préparation d'une interruption de programme ou le fait de reporter une telle interruption de programme à un moment ultérieur, il est prévu, pour chaque stade de priorité, quatre mots de code de la liste d'attente. Les adresses de ces mots de code (CL1 -CL4) sont indiquées par le registre d'après la liste 25' d'attente 01-11. Les adresses des mots de code de la liste d'attente sont déterminées par les trois bits du stade de priorité respectif et par deux bits supplémentaires qui indiquent le mot déterminé. Les bits 06 ~ 15 sont tous égaux à 0. « Dans le moniteur central de commande et de calcul se trouve 30 une instruction spéciale (B62) afin de permettre de donner des instructions à l'unité de commande d'entrée et de sortie. Les instructions 1/0 présentes dans la mémoire sont indiquées par le registre d'adresses effectif du moniteur central de commande et de calcul. 35 L'instruction 1/0 se divise comme suit : 21 B 19 18 W 16 ! 5 AL 01 Ici la partie AL indique une adresse de mémoire au moyen de laquelle l'instruction peut être exécutée. La partie B indique 70 12740 12 2044718 la nature de l'instruction I/O. Lea possibilités suivantes se présentent : B = 000 ; en présence de cette instruction, les registres 01-12, 01-13 et 01-14 sont remplis d'informations qui se trou-5 vent à l'adresse indiquée par la partie AL, mais ce, seulement lorsque la partie W est égale à 100. Si cette partie W est égale à 101, seul le registre 01-12 est rempli. De cette façon, le moniteur central de commande et de calcul peut changer la priorité du programme en cours. 10 B = 00i ; en présence de cette instruction, le contenu des registres 01-12, 01-13 et 01-14 peut être inscrit à l'adresse indiquée par la partie AL, mais uniquement si la partie W = 001. Lorsque 3a partie W = 101 seulement le contenu du registre 01-12 est mis en mémoire. 15 B = 100 ; au moyen de cette instruction, le programme en cours peut donner à l'unité de commande d'entrée et de sortie l'ordre d'exécuter une demande extérieure (external function). L'information à envoyer dans ces conditions à l'organe d'entrée et de sortie respectif se trouve à l'adresse indiquée par la 20 partie AL. B = 101 j cette instruction offre au programme en cours la possibilité d'enregistrer un programme déterminé aur la liste d'attente et dans le registre d'attente. B = 110 ; au moyen de cette instruction, le programme le 25 plus urgent est recherché parmi les programmes déjà interrompus et les programmes d'interruption reportés. B = 111 ; au moyen de cette instruction, un programme interrompu peut être remis en route. Courte description de l'unité de commande d'entrée et de sortie 30 Ci-après suit une courte description du mode de fonction nement de l'unité de commande d'entrée et de sortie. Une explication plus détaillée sera donnée plus loin à l'aide des organigrammes.» Dans le système décrit dans le présent texte, l'unité de 35 commande d'entrée et de sortie peut avoir accès à la mémoire lorsque le moniteur central de commande et de calcul envoie à un moment déterminé par lui, par l'intermédiaire de la ligne 01-35, un signal qui indique que le moniteur central de commande et de calcul permet à l'unité de commande d'entrée et de sortie 70 12740 13 2044718 l'accès à la mémoire. Au moyen dudit signal, l'horloge de commande est arrêtée par le moniteur central de commande et de calcul et l'unité de commande d'entrée et de sortie est mise en route. A l'intérieur du laps de temps au cours duquel l'uni-5 té de commande d'entrée et de sortie se trouve dans l'état de fonctionnement, le moniteur central de commande et de calcul achève les opérations qui sont déjà en cours d'exécution, lorsque cette exécution dépasse cependant la durée de l'état de fonctionnement de l'unité de commande d'entrée et de sortie, 10 l'activité du moniteur central de commande et de calcul n'est pas interrompue dans son ensemble. Cette dernière circonstance permet une économie de temps considérable. Après que l'unité de commande d'entrée et de sortie a été amenée dans l'état de fonctionnement, elle peut effectuer différentes fonctions de 15 commande, ■ comme par exemple le transport ée données depuis la mémoire et vers la mémoire, la préparation en vue de l'interruption d'un programme, l'enregistrement de programmes pour le cas où. une interruption de programme aurait été reportée pour une courte durée et l'exécution des instructions données par le moni-20 teur central de commande et de calcul ou d'instructions analogues qui doivent être exécutées sur la base d'un transfert de données. Ces différentes fonctions de commande sont expliquées d'une manière plus détaillée ci-après à l'aide du schéma par blocs représenté à la fig. 1. 25 Lorsque le transport à partir de l'un des organes d'entrée et de sortie connectés au multiplexeur 01-03 à la mémoire 01-27 doit s'effectuer, le signal IDR qui indique un tel transfert doit être introduit par l'intermédiaire du circuit d'entrée 01-24 dans le registre d'adresses des mots de code 01-09. Dans ce registre 30 est, en outre, inscrit un signal, amené par l'intermédiaire des 8 lignes d'adresses 01-30 et qui contient l'identification de l'organe d'entrée et de sortie connecté au multiplexeur. De cette manière, l'adresse du mot de code CD1 se constitue dans le registre d'adresses des mots de code. Cette adresse est inscrite 35 dans le registre d'adresses de la mémoire 01-28 par l'intermédiaire du registre d'adresses effectif 01-10. De manière habituelle, le mot de code CD1 présent à cette adresse est lu et introduit dans le premier registre de mots de code 01-06. Ce mot de code contient entre autres l'adresse à laquelle l'informa 70 12740 H 2044718 tion offerte doit être mise en mémoire. Cette adresse est tranamise.au registre d'adresses de mémoire par l'intermédiaire de la ligne 01-33 et le registre d'adresses effectif 01-'iQ. les données provenant du multiplexeur et amenées par l'intermé-5 diaire des 24 lignes d'information sont inscrites dans le registre d'information 01-08 qui fonctionne à la manière d'une mémoire intermédiaire, puis transmises à partir dudit registre à la mémoire et inscrites sur la ligne de mémoire indiquée (de la manière précédemment décrite)» Par suite d'une modification 10 alors apportée au mot de code CD19 un point mémoire immédiatement suivant ou bien un emplacement immédiatement suivant sur la même ligne de mémoire est indiqué sur le premier registre de mots de code» Etant donné qu'un transport de données ne peut être considéré comme terminé que lorsque toutes les données 15 provenant d'un certain organe d'entrée et de sortie sont recueillies dans la mémoire, un point mémoire nouveau doit être indiqué dans le registre de mots de code jusqu'à ce que la partie de la mémoire destinée à recevoir les données à inscrire soit remplie. Le mot de code CD2 sert à indiquer ce qui précède. 20 L'adresse de ce mot de code est formée dans le registre d'adresses de mots de code 01-09 à un moment déterminé après la formation du mot de code CD1. L'adresse du mot de code CD2 est à nouveau transmise par l'intermédiaire du registre d'adressas effectif au registre d'adresses de la mémoire. De manière 25 connue, le mot de code CD2 est à présent lu à nouveau et inscrit dans le deuxième registre de mots de code 01-07. Dans ce registre de mots de code se trouve entre autres l'adresse finale d'une série déterminée de données à recueillir. Si l'adresse présente dans le premier registre de mots de code est identi-30 que à l'adresse finale présente dans le deuxième registre de mots de code, le transport est terminé. Le circuit d'équivalence 0i-23 est prévu dans ce but. Dans ces conditions5 il se produit en outre le signal ESP. Le mode de code CD1 contient en outre une indication concernant un fonctionnement de commande 35 à effectuer éventuellement ensuite. Les bits 19 et 20 du mot de code CD'i sont prévus dans ce but„ Ce mot de code contient en outre la priorité du programme qui doit, éventuellement, être.mis en route à: partir des données inscrites. Cette priorité est prise en charge par le circuit d'interruption de program 70 12740 15 2044718 me 01-22. De plus, la priorité du programme en cours est amenée à ce circuit, et ce, par l'intermédiaire du registre P 0i-12. Si le programme à mettre en route présente une priorité supérieure à celle du programme en cours, le circuit d'interruption de 5 programme envoie un signal. En outre, le fonctionnement du moniteur central de commande et de calcul doit pouvoir être interrompu. Ce dernier émet à cet effet le signal IUTB, amené au circuit d'interruption de programme 01-22 par l'intermédiaire de la ligne 01-34. 10 A une adresse fixe dans la mémoire est indiqué comment le programme en cours a été mis en route. Cette adresse est appelée l'adresse clef. A cette adresse clef se trouve constamment l'adresse du mot de code correspondant chaque fois au programme en cours. Lorsqu'une interruption de programme se produit, cette 15 adresse du mot de code correspondant au programme en cours doit être éliminée dans l'adresse clef et être mise en mémoire provisoirement dans la première mémoire auxiliaire 01-17. Pour cela, l'adresse du mot de code en question est transcrite à partir de la mémoire dans le registre d'information 01-08 et, de ce der-20 nier registre, dans la première mémoire auxiliaire 01-17. Le registre d'adresses de la liste d'attente 01-11 indique la ligne de la première mémoire auxiliaire sur laquelle les données doivent être mises en mémoire. Cette adresse est amenée au registre d'adresses de mémoire par l'intermédiaire du registre d'adresses 25 effectif 01-10. Comme l'adresse du mot de code en question est mise en mémoire dans la première mémoire auxiliaire en fonction du stade de priorité respectif, la formation d'adresses dans le registre d'adresses de la listé d'attente 01-11 s'effectue également sur la base de la priorité issue du registre P 01-12. La 30 priorité du programme à interrompre est enregistrée dans ce registre. Par la suite, l'adresse de l'un des mots de code CD3, CD6 ou CD8 du programme à mettre en route doit alors être introduite dans l'adresse clef. Dans ce but, l'adresse du mot de code en 35 question est transcrite du registre d'adresses de mots de code 01-09 dans le registre d'information 01-08 et, de celui-ci, dans la mémoire. S'il se produit une interruption de programme, la clef du programme à interrompre doit non seulement être transcrite dans 70 12740 16 2Q44718 la première mémoire auxiliaire, mais il doit, en outre, être enregistré dans le registre d'interruption 01-13 de sorte qu'au moins un programme interrompu d'une priorité déterminée soit disponible. Dans ce but, la priorité est transférée du registre 5 P 01-12 dans le registre d'interruption 01-13. Finalement, le registre d'adresses de la liste d'attente 01-11 indique une deuxième adresse de mémoire qui contient une instruction de discontinuité pour le moniteur central de commande et de calcul, instruction qui permet de mettre en route 10 „ le programme de conservation. Avant que le programme d'interruption ne puisse être mis en route, il doit d'abord être déterminé où le programme à interrompre a été irterrompu et l'information se trouvant à ce moment-là dans les différents registres du moniteur central de commande et de calcul doit être 15 maintenue. Ceci s'effectue grâce au programme de conservation précité. L'adresse formée dans le registre d'adresses de la liste d'attente 01-11 est à nouveau transmise au registre d'adresses de mémoire par l'intermédiaire du registre d'adresses effectif. Puis le contenu de l'adresse de mémoire indiqué 20 est, de la manière habituelle, inscrit dans le registre d'interruption du moniteur central de commande et de calcul. Cette adresse est en même temps formée dans le registre d'adresses de la liste d'attente en vertu de la priorité du programme à mettre en route. Cette priorité est transférée au registre 25 d'adresses de la liste d'attente à partir du premier registre de mots de code. La priorité du programme à mettre en route doit à présent être enregistrée dans le registre P 01-12. Dans ce but, cette priorité est transférée du premier registre de mots de code dans 30 le registre P. Après cette préparation d'une interruption de programme, le dispositif de commande d'entrée et de sortie met fin à son activité pour ne la reprendre qu'après que le moniteur central de commande et de calcul le lui aura permis. 35 Si, après achèvement d'un transport, une interruption de programme doit avoir lieu en vertu du bit 1g du mot de code CD1, mais que le eircuit d'interruption de programme 01-22 ne délivre aucun signal nécessaire à cette fin, l'interruption de programme est reportée. Le fait pour l'interruption de programme d'être 70 12740 17 2044718 reportée ne se produit cependant que lorsque le bit 20 du mot de code CD1 est lui ausai égal à 1. Si le bit 20 est égal à 0, l'interruption de programme ne se trouve pas reportée et le dispositif d'entrée et de sortie conserve au contraire son activi-t> té. Le fait pour l'interruption de programme d'être reportée est enregistré dans la deuxième mémoire auxiliaire 01-18 (liste d'attente) et dans le registre d'attente Of-14. Grâce au registre d'adresses de la liste d'attente 01-11 la ligne d'un certain 10 stade de priorité est indiquée à l'intérieur de la liste d'attente. Cette détermination d'adresse s'effectue également en vertu de la priorité du programme à reporter qui est présente dans le premier registre de mots de code. Cette priorité est transférée du premier registre de mots de code dans le registre 15 d'adresses- de la liste d'attente. L'adresse formée est à nouveau transmise au registre d'adresses de mémoire 01-28 par l'intermédiaire du registre d'adresses effectif 01-10. Le contenu de l'adresse de mémoire ainsi indiquée est lu et inscrit de façon connue dans le premier registre de mots de code 01-06. Dans le 20 premier registre de mots de code se trouve à présent l'adresse d'une certaine ligne de mémoire à l'intérieur de la liste d'attente, cette ligne de mémoire correspondant à la priorité du programme d'interruption reporté et à enregistrer dans la liste d'attente. Cette adresse sera appelée ci-après simplement 25 "indicateur". Chaque fois qu'un programme d'interruption est enregistré dans la.liste d'attente à un stade de priorité déterminé, cet indicateur doit être augmenté d'une unité. De ce fait^ la ligne immédiatement suivante- du stade de priorité est indiquée dans la liste d'attente. En un point-mémoire déterminé 30 par l'indicateur, l'adresse de l'un des mots de code tertiaires CD3, CD6, CD8 est mise en mémoire. Chaque mot de code contient en effet l'adresse du début du programme d'interruption reporté. Dans ce but, le contenu du registre d'adresses de mots de code 01-09, dans lequel s'est formée l'adresse de mots de code ter-35 tiaires, est introduit dans le registre d'informations 01-08. L'indicateur est ensuite transféré du premier registre de mots de code 01-06 dans le registre d'adresses effectif et de ce dernier au registre d'adresses de mémoire 01-28* Enfin, le contenu du registre d'informations est inscrit dans la mémoire 70 12740 18 2044718 et ceci sur le point-mémoire présent dans la deuxième mémoire auxiliaire et indiqué par l'indicateur» Le fait pour un programme d'interruption d'être reporté doit être enregistré non seulement dans la liste d'attente mais également dans le regis-5 tre d'attente 01-14» Dans ce registre d'attente, il est indiqué si un programme drinterruption reporté d'une priorité déterminée a déjà été enregistré préalablement. Si ce n'est pas le cas, cet enregistrement doit s'effectuer. Dans ce buts» la priorité du programme à reportez* est transférée du registre 10 de mots de code 0i-06 au registre d'attente 01-14. Enfin, le contenu du premier registre de mots de code, qui représente alois l'indicateur augmenté, doit être réinscrit dans la mémoire. Après cet enregistrement du retard apporté à une interruption du programme, le dispositif de commande d'entrée et de sortie 15 met fin à son activité pour ne la reprendre que lorsque le moniteur central de commande et de calcul le lui permet. Lorsqu'une interruption de programme n'est pas permise puisque l'unité de traitement centrale ne peut être interrompue, bien que la priorité du programme à mettre en route soit supé-20 rieure à celle du programme en cours et que par conséquent un tel programme soit enregistré en tant que programme d'interruption reporté, il est possible qu'au moment où le moniteur central de commande et de calcul peut à nouveau être interrompu, l'unité de commande d'entrée et de sortie effectue comme seule 25 fonction de commande une interruption de programme en faveur du programme reporté le plus urgent. Une telle interruption de programme qui ne s1 effectue pas en vertu du transport mais sur l'initiative de l'unité du dispositif de commande d'entrée et de sortie est qualifiée d'interruption 101. Dans le cas 30 d'une telle interruption de programme, la clef du programme en cours est d'abord éliminée de l'adresse de clefs et mise en mémoire ailleurs® Ceci s'effectue a nouveau sur un point-mémoire indiqué par le registre d'adresses de la liste d'attente et situé à l'intérieur de la première mémoire auxiliaire. La 35 détermination d'adresses s1 effectue sur la base de la plus haute priorité présente dans le registre d'attente 01 -H. Cette priorité est transférée du registre d'attente dans le registre d'adresses de la liste d5 attente. Puis le registre d'adresses de la liste d'attente indique la ligne de mémoire sur laquelle 12740 iy 2044718 l'adresse de lignée de mémoire se trouve à l'intérieur de la deuxième mémoire auxiliaire et où l'adresse du mode de code tertiaire est enregistrée, laquelle appartient au programme interrompu et reporté, le plus urgent. Le contenu du point-mémoire ainsi indiqué est transféré dans le premier registre de mots de code. Dans le premier registre de mots de code se trouve à présent l'adresse du mot de code tertiaire du programme reporté le plus urgent. Cette adresse est, comme déjà indiqué, désignée sous le nom d'indicateur. Alors l'adresse de mot de code indiquée par cet indicateur est inscrite dans le registre d'informations 01-08 et à partir de. ce dernier, dans l'adresse clef. Puis l'indicateur est diminué d'une unité et réinscrit dans la mémoire. Un programme reporté ne doit être soustrait au registre d'attente que lorsque le programme à soustraire est le programme le plus anciennement reporté d'un stade de priorité déterminé. De même, un programme interrompu doit pouvoir être enregistré le cas échéant dans le registre d'interruption 01-13. Ensuite, le registre d'adresses de la liste d'attente indique une adresse de mémoire qui contient une instruction de discontinuité destinée au moniteur central de commande et de calcul et qui permet de mettre en route le programme de conservation. Enfin, la priorité du programme à mettre en route doit être enregistrée dans le registre 01-12. Dans ce but, cette priorité, qui a déjà été transférée du registre d'attente au premier registre de mots de code, est transférée de ce registre de mots de code dans le registre P. Après ces préparations d'une interruption 101, le dispositif de commande d'entrée et de sortie met fin à son activité pour ne la reprendre que lorsque le moniteur central de commande et de calcul le lui permet. Dans le moniteur central de commande et de calcul se trouve une instruction spéciale (B62) permettant de donner des ordres à l'unité de commande d'entrée et de sortie. Comme une telle instruction 1/0 du moniteur central de commande et de calcul bloque elle-même l'unité de commande d'entrée et de sortie en cas de non exécution par cette dernière, l'instruction 1/0 est exécutée dès que l'unité de commande d'entrée et de sortie a mis fin à son activité à d'autres fins. Un cas d'exception est celui d'un transport effectué suivant le pro 70 12740 20 2044718 cessus dit wburst-moden. L'instruction I/O présente dans la mémoire est indiquée par le registre d'adresses effectif du moniteur central de commande et de calcul et ensuite inscrite dans le premier registre 5 de mots de code. Lorsque, après achèvement d'un transport de données les hits 20, 19 = 1,0 constituent l'un des mots de code primaires, l'unité de commande d'entrée et de sortie peut effectuer en tant que deuxième fonction de commande, une instruction du même sens 10 que celui de l'instruction I/O précitée. Dans ce cas, l'instruction I/O se trouve à l'adresse du mot de code tertiaire. Ce mot de code, et par conséquent l'instruction 1/0 sont, comme dans le cas décrit précédemment, inscrits dans le premier registre de mots de code. La partie B de l'instruction 1/0 enregis-15 trée dans le premier registre de mots de code contient une spécification du type d'instructions qui doivent être exécutées. Les différentes possibilités ont déjà été mentionnées. Une explication détaillée des instructions 1/0 sera donnée au paragraphe 15 à l'aide des organigrammes. 20 § 2 - Horloge de commande Dans le système décrit dans la présente invention, l'unité de commande d'entrée et de sortie peut avoir accès à la mémoire lorsque le moniteur central de commande et de calcul envoie à un moment déterminé par lui un signal qui indique que le moni-25 teur central de commande et de calcul permet à l'unité de commande d'entrée et de sortie l'accès à la mémoire et que par conséquent une opération dite interruption de mémoire est permise. Ce signal peut être dérivé des instructions à traiter par le moniteur central de commande et de calcul et qui sont par consé-30 quent déterminées par le programmeur. La mise en exécution des différentes fonctions dans l'unité de commande d'entrée et de sortie peut dans cette forme de réalisation prendre au maximum 10 M secondes. Lorsque le moniteur central de commande et de calcul effectue par exemple pen-35 dant ce temps une multiplication nécessitant 12/* secondes, il n'a pas besoin d'être perturbé lors de l'exécution de ces instructions ; si par contre une addition nécessitant 2 secondes est effectuée et que le moniteur central de commande et de calcul nécessite l'accès à la mémoire en vue de l'exécution de l'ins 70 12740 21 2044718 truction suivante, le moniteur central de commande et de calcul doit pendant un court laps de temps être arrêté jusqu'à ce que l'unité de commande d'entrée et de sortie ait mis fin à son activité. 5 Pour que l'unité de commande d'entrée et de sortie puisse remplir ses fonctions d'une manière autonome, lorsqu'une interruption de mémoire est permise, cette unité de commande est munie d'une horloge de commande, qui lui est propre. Cette horloge de commande, qui est représentée à la fig. 2 est constituée 10 d'un circuit d'entrée 02-0i et d'un générateur d'impulsions d'horloge 02-02. Le générateur d'impulsions d'horloge est constitué ja r un générateur d'impulsions de mesure 0 2-03, un diviseur de fréquence 02-04, un compteur d'impulsions principal (HIT) 02-05 et par un 15 dispositif de décodage 02-06. Le HIT 02-05, qui est respectivement mis en route et arrêté par les signaux BI0 et BI0 provenant du circuit d'entrée, contient un organe de division par 6 constitué par trois circuits à bascule bistables. Le générateur 02-03 délivre les im-20 pulsions de commande destinées-à cet organe de division par 6. Les signaux provenant du HIT sont amenés au dispositif de décodage 02-06 et transformés dans celui-ci en une série d'impulsions d'horloge K0RT, KiRT..., K5RT qui se répètent périodiquement. Dans le diviseur de fréquence 02-04, la fréquence du géné-25 rateur est diminuée par un facteur 2 et ce, de telle façon que le signal de sortie de ce diviseur de fréquence est en opposi-. tion de phase par rapport au signal de sortie de la bascule bis-table moins significative de l'organe de division par 6 présent dans le HIT. Le générateur 02-03 et le diviseur de fréquence 30 02-04 sont continuellement en action, même lorsque le HIT 02-0;? est à l'état de repos. Dans les diagrammes de temps représentés à la fig. 2a G-EN + ÏÏlf et SCAN + SCAN désignent respectivement les signaux de sortie du générateur et du diviseur de fréquence ; HA + HA, 35 HB + HB et HC + HC désignent les signaux de l'organe de division par 6 présent dans le HIT et K0RT, KIRT..., K5RT signifient les impulsions d'horloge précitées. Dans la présente forme de réalisation du système de traitement de données, la fréquence du générateur est choisie de telle /Q 12740 22 2044718 façon que pour chaque cycle de 1/ K5RT se produisent» La fréquence.du générateur nécessaire à cette fin est de 6 MHz. De cette façon, un cycle de temps de 5 i A* seconde est divisé en des temps d'enregistrement ayant chacun une durée de 1/6 de / seconde. Le nombre de cycles nécessaires au dispositif de commande d'entrée et de sortie, qui est au maximum de 10, est déterminé par la fonction de commande à exécuter. Les cycles nécessaires 10 sont groupés par phases. Il y a au total 12 phases s FOO, F01... F "i 1. Ici les phases FOO 9 F04 et F'l 1 se composent chacune d'un cycle, les phases FOI,. F02, F03» F06 et F09 sé composent chacune ' de deux cycles et les phases F05, F07, F08 et F'IO chacune de trois cycles® Lorsque l'unité de commande d'entrée et de sortie 15 effectue par exemple un transport de données depuis le multiplexeur a la mémoire, suivi de la préparation d'une interruption de programmes ceci se produit successivement dans les phases FOO, F01, le premier cycle de F02 et dans les phases F03 et F04« La durée de temps nécessaire à cette opération est donc de 7 /' s î~ 20 condes. Le groupement précité de cycles et de phases sera expliqué d'une manière plus détaillée ei-dessous. Le circuit d'entrée 02-01 de l'horloge de commande représenté à la fig. 2 contient le circuit à bascule bistable 02-07. Ce circuit à bascule bistable est commandé par un premier cir— 25 euit conditionné, constitué des portes ET 02-08, 02-09» 02-10 et des portes OU 02-11 et 02-12 ainsi que par un deuxième circuit conditionné, constitué de la porte ET 02-i3. Le premier circuit conditionné réagit aux signaux suivant s î 30 - G-EM et SGÂf provenant respectivement du générateur 02-03 et du diviseur de fréquence 02-04. - PRE provenant du circuit préalable (pre-circuit) et qui indique qu'un transfert entre le multiplexeur et la mémoire est demandé ou .que l'unité de commande d'entrée et de sortie doit 35 préparer une interruption de programme. - FOO qui indique la phase initiale de chacune des séries de traitement à effectuer par l'unité de commande d'entrée et de sortie» - BKS par lequel le moniteur central de commande et de calcul 70 12740 23 2044718 indique qu'une interruption de mémoire est permise- - B62 par lequel le moniteur central de commande et de calcul indique que l'unité d'entrée et de sortie doit effectuer une instruction donnée par lui et qu'en outre une interruption 5 de mémoire est permise« - R319 qui représente le igème "bit du deuxième registre de mots de code R3 et qui indique qu'un transport s'effectue suivant le processus dit "burst-mode" - FB62 qui est produit dans le circuit préalable (pre-circuit) 10 lorsque la condition B62.R319 est remplie. Les signaux cités sont maintenant combinés de telle sorte qu'à un moment déterminé par GEN. SCAN, le signal BIO est obtenu au moyen du circuit à bascule bistable 02-07 lorsqu'une des conditions établies par le circuit d'entrée 02-01 est remplie. 15 - PRE.FOOiBKS - PRE.P00.R319.B62 A cet égard il convient de noter que, lorsqu'un transport s'effectue suivant le processus dit "burst-mode", l'unité de commande d'entrée et de sortie après avoir entièrement inscrit 20 ou lu une ligne de mémoire, revient chaque fois à l'état de repos et doit par conséquent chaque,fois être activée à nouveau au moyen du signal BKS ou du signal B62. Dans ce dernier cas, l'interruption donnée par le moniteur central de commande et de calcul n'est exécutée que lorsque la troisième condition 25 mentionnée ci-dessous est remplie : - FB62. Par suite du signal BIO ainsi obtenu le HIT 02-05 est amené dans l'état K2RT et mis en route à partir de cet état. Un cycle se termine ainsi en KIRT. Lorsqu'après un certain nombre 30 de cycles le HIT doit être arrêté, le signal BIO doit avoir été reçu, pour qu'apparaisse la dernière impulsion d'horloge KIRT. Dans ce but, le signal EXIT est amené au deuxième circuit conditionné du circuit d'entrée 02-01, ce signal étant produit dans la série de circuits logiques 01-15 après que l'unité de comman-35 de d'entrée et de sortie a mis fin à son activité. Le signal EXIT a pour effet qu'au moment immédiatement suivant, indiqué par GEN.SCAU.HC (c'est-à-dire le moment où l'impulsion d'horloge K5RT apparaît) le circuit à bascule bistable 02-07 délivre le signal BIO. 70 12740 24 2044718 -'3 - Commande de phase Il a déjà été indiqué que pour permettre aux différentes fonctions de commande d'être effectuées par l'unité de commande d'entrée et de sortie, un certain nombre de phases doivent être 5 parcourues entièrement ou partiellement et que chacune de ces phases se compose de deux ou trois cycles. Le moment où certaines opérations doivent être effectuées dans l'unité de commande d'entrée et de sortie est complètement défini par l'indication de la phase et au besoin du temps du 10 cycle et de l'enregistrement. Par exemple, lorsqu'une certaine opération doit être effectuée à la condition F08.C1.K3RT> ceci se produit au cours du premier cycle de la phase F08 à un moment indiqué par K3RT. Chacun des cycles de la phase est indiqué par un circuit 15 à bascule bistable des phases ou des cycles prévu à cet effet. Les circuits à bascule bistable sont commandés par les circuits conditionnés décrits ci-dessous qui constituent une partie de l'ensemble des circuits logiques cités 01-15. Etant donné que les phases et les cycles doivent être mis en route au moment 20 K2ET les circuits à bascule bistable doivent être commutés au moment indiqué par GEN.-M.HÏT.HC dans l'état indiqué par la phase ou le cycle ou à partir de cet état. Le diagramme de temps représenté à la fig. 3 montre un certain nombre de façons dont un certain nombre de phases peu-25 vent être successivement parcourues entièrement ou partiellement. Celle de ces façons qui se présente dépend de la combinaison qui se produit des fonctions de commande. Les phases successivement parcourues entièrement ou partiellement sont caractérisées pour : 30 - IDS ou ODE. par un trait continu - El par un trait interrompu - FB62 par un trait mixte à points - 10I par un trait mixte à croix x-x-x-x-x-x-x Lorsqu'il ee produit un IDE. ou un ODR, le transport de 35 données s'effectue entre le multiplexeur et la mémoire dans les phases FOO, F01 et le premier cycle de la phase F02. Comme le montre la fig. 3, un tel transfert prend 4 / Si ce transfert s'effectue cependant suivant le "burst- COPY 70 12740 25 2044718 mode" seuls la phase FOO et le premier cycle de la phase F02 son*, parcourus. Un tel transfert nécessite 2/secondes.. Si ce transfert sert à modifier le mot de code, la phase FOO, le premier cycle de la phase F01 et le premier cycle de la 5 phase F02 sont parcourus successivement de sorte qu'il faut 3 M secondes. lorsqu'un El se produit, la phase FOO, le premier cycle de 2a phase F01 et le premier cycle de la phase F02 sont également parcourus successivement. La fig. 4 montre le circuit conditionné au moyen duquel 10 la phase F01 est atteinte après que la phase FOO se produit. Pour cela ce circuit contient les portes OU 04-01, 04-02 et les portes ET 04-03, 04-04. Ces portes sont commutées de la façon indiquée à la fig. 4. Le circuit conditionné délivre un signal de sortie après avoir reçu les signaux suivants : 15 - IDR ou ODR et R319 (ce dernier signal indiquant que le transfert ne doit pas s'effectuer suivant le "burst-mode") ou le signal - El La fig. 5 montre le circuit conditionné au moyen duquel 20 la phase F02 est obtenue. La phase F02 peut être obtenue après la phase FOO. Pour cela le circuit conditionné contient les portes OU 05-0 1, 05-03 et la porte ET 05-02. Ces portes sont connectées de la façon représentée à la fig. 5. Le circuit conditionné délivre un 25 signal de sortie après l'amenée des signaux IDR ou ODR et R319 (ce dernier signal indique que le transfert doit s'effectuer suivant le "burst-mode"). La phase F02 peut également être obtenue après le premier cycle de la phase F01. Dans ce but, le circuit conditionné con-30 tient les portes OU 05-04, 05-05 et 05-06 et la porte OU déjà mentionnée 05-03 ainsi que les portes ET 05-07 et 05-08. Ces portes sont connectées conformément à la fig. 5. Le circuit conditionné délivre un signal de sortie après l'amenée des signaux suivants : 35 - IDR ou ODR, W0 ou W4 (qui indiquent que le transfert sert à modifier le mot de code) ou du signal - El Enfin, la phase F02 peut encore être obtenue après le deuxième cycle de la phase F01. Dans ce but, le circuit condi- coPY -J 70 1274Ô 26 2044718 tionné contient la porte ET 05-09 et la porte OU déjà mentionnée 05-03. Ces portes sont connectées de la façon représentée à la fig. 5. Le circuit conditionné délivre un. signal de sortie après que se produit le deuxième cycle de la phase K>10 5 Lorsque à l'intérieur de la phase F01 la condition repré sentée à la fig. 5 n'est pas remplies le deuxième cycle ne peut être obtenu qu'après le premier cycle,. Lorsque après achèvement d'un transport l'unité de commande d'entrée et de sortie doit préparer une interruption de '0 programme, les phases FQ3 et F04 doivent se produire successivement après le premier cycle de la phase F02o Comme le montre la fig. 3» une telle fonction de commande nécessite 3/* secondes. La figo 6 montre le circuit conditionné à l'aide duquel la phase P03 est obtenue après le premier cycle de la phase 3?02. 15 Ce circuit conditionné est formé par la porte ET 06-01 et délivre un signal de sortie après l'amenée des signaux suivants s - ETF qui indique que le transfert est terminé - R219 qui indique qu'en vertu du transport de données un programme doit être mis en route dans le moniteur central de 20 commande et de calcul - CPI qui indique que le moniteur central de commande et de calcul peut être interrompu et que la priorité du programme à mettre en route est supérieure à celle du programme en cours» 25 A l'intérieur de la phase F03 ? le deuxième cycle est tou jours obtenu après le premier cycle» La fig. 7 montre le circuit conditionné au moyen duquel la phase F04 est obtenue» Ce circuit contient les portes ET 07-01? 07-02 et la porte OU 07-03» Ces portes sont connectées 30 conformément à la fige 7» Le circuit conditionné délivre un signal de sortie après que se produit tant le deuxième cycle de la phase F03 que le troisième cycle de ia phase F07„ Lorsque après achèvement du transfert l'unité de commande d'entrée et de sortie doit préparer une interruption de program-35 me alors que le moniteur central de commande et de calcul ne peut pas être interrompu et/ou la priorité du programme à mettre en route est inférieure à celle du programme en cours, le programme à mettre en route est reporté (un tel programme est désigné ci-dessous sous le nom de programme d5interruption reporté). 70 12740 27 2044718 Ce fait d'être reporté s'effectue par enregistrement dans la liste d'attente 01-18 et dans le registre d'attente 01-14. La fonction de commande s'exécute consécutivement dans le deuxième cycle de la phase PO 2 et dans la phase P05 et nécessite, comme 5 le montre la fig. 3,4 M secondes. A l'intérieur de la phase F02 se produit après le premier cycle, le deuxième cycle lorsque ne sont pas remplies : - la condition à laquelle la phase P08 succède au premier cycl de la phase P02 (qui sera décrite de manière plus détaillée 10 plus loin) - la condition représentée à la fig. 6, déjà mentionnée, - la condition 15-0i (qui est représentée à la fig. 15 et qui sera également décrite de manière plus détaillée). La fig.8 montre le circuit conditionné grâce auquel la 15 phase P05 est atteinte. Ce circuit contient les portes ET 08-0 08-02 et la porte OU 08-03. Ces portes sont connectées de la façon représentée à la fig. 8. La phase P05 se produit soit après apparition du signal ETP dans le deuxième cycle de la phase P02, soit dans le deuxième cycle de la phase F09. A 20 l'intérieur de la phase P05, le deuxième et le troisième cycle sont toujours parcourus successivement après le premier cycle. Même sans effectuer un transfert, une unité de commande d'entrée et de sortie peut exécuter plusieurs fonctions. Par exemple la préparation d'une interruption de programme est 25 possible au moyen d'un programme sélectionné parmi les programmes interrompus et les programmes interrompus reportés. Cette fore tion de commande se produit successivement dans les phases P00,. P06, P07 et P04 et- nécessite 7jt secondes (voir fig. 3). 30 La fig. 9 montre le circuit conditionné au moyen duquel la phase P06 peut être obtenue après la phase P00. Ce circuit se compose de la porte ET 09-01. Cette porte délivre après l'amenée du signal 10I un signal de sortie. Le signal 101 indique que le moniteur central de commande et de calcul permet 35 une interruption de programme et que cette interruption s'effectue en faveur du programme sélectionné précité. A l'intérieur de la phase P06 le deuxième cycle est lui aussi toujours parcouru après le premier cycle. La fig. 10 montre le circuit conditionné au moyen duquel 70 12740 28 2044718 la phase F07 est atteinte après le deuxième cycle de la phase P06. Ce circuit se compose d'une porte ET 10-01. A l'intérieur de la phase F07, le deuxième et le troisième cycle sont eux aussi parcourus successivement après le premier cycle. Comme déjà 5 indiqué, la phase P04 est obtenue non seulement après le deuxième cycle de la phase P03 mais aussi après le troisième cycle de la phase F07. Une autre fonction de commande pouvant être exécutée par l'unité de commande d'entrée et de sortie sans qu'un transport 10 ait lieu, consiste à exécuter des ordres reçus par l'intermédiaire du moniteur central de commande et de calcul. Ceci s'effectue en premier lieu dans le premier cycle de la phase P08 qui dans ce cas est obtenue après la phase FOO. La phase P08 peut également être obtenue après le premier cycle de la 15 phase P02. Dans ce cas, l'unité de commande d'entrée et de sortie exécute en vertu du transport une fonction qui a le même but que celui de l'une.des instructions susceptibles d'être données par le moniteur central de commande et de calcul. Le premier cycle de la phase P08 et les phases et cycles suivants 20 peuvent donc être parcourus tant à l'occasion d'un PB 62 qu'à l'occasion d'un IDR, ODR ou El. La fig. 11 montre le circuit conditionné au moyen duquel la phase P08 est obtenue. Ce circuit contient les portes ET 11-01, 11-02 et la porte OU 11-03» Ces portes sont connectées 25 de la façon indiquée à la fig* 11. Ce circuit conditionné délivre un signal de sortie tant après que la phase FOO se produit, en cas d'amenée du signal PB 62, qu'après le premier cycle de la phase P02, après amenée des signaux, ETP, R219 et R 220. Ce dernier signal indique que l'unité de commande d'entrée et 30 de sortie doit, en vertu du transfert, exécuter une fonction qui a le même but que celui de l'une des instructions susceptibles d'être données par le moniteur central de commande et de calcul. Lorsque l'instruction donnée signifie qu'il faut sélectionner un nouveau programme qui doit être traité par le moniteur 35 central de commande et de calcul (SJMP), alors sont parcourus successivement : - les phases P10 et P11 si le programme à sélectionner est enregistré dans le registre d'attente 01-14, et - le deuxième et le troisième cycle de la phase P08 si le pro 12740 29 2044718 gramme à sélectionner est enregistré dans le registre d'interruption 01-13. Le deuxième et le troisième cycle de la phase P08 sont également parcourus successivement si l'instruction donnée signifie que : - un programme interrompu doit à nouveau être traité (BIP) - un message aoit être envoyé à un organe déterminé d'entrée et de sortie (EP) Lorsque l'instruction donnée signifie qu'un programme indiqué dans cette instruction doit être enregistré dans le régis tre d'attente 01-14 et dans la liste d'attente 01-18 (PWL), les phases P09 et F05 sont parcourues successivement. Le deuxième cycle de la phase P08 est également parcouru lorsque l'instruction donnée signifie que des informations provenant de la mémoire doivent être inscrites dans le registre 01-12 (dans lequel la priorité du programme en cours est enregistrée) et éventuellement aussi dans le registre d'attente 01-14 et dans le registre d'interruption 01-13 (PP) ou quand des informations doivent, inversement, être transcrites desdits registres dans la mémoire (SP). La fig. 12 montre le circuit conditionné au moyen duquel la phase P09 est atteinte après le premier cycle de la phase P08. Ce circuit est constitué par la porte ET 12-01 et délivre après l'amenée du signal PWL, un signal de sortie. A l'intérieur de la phase P09, le deuxième cycle est toujours obtenu après le premier cycle. Comme déjà indiqué, la phase P05 peut être atteinte non seulement après le deuxième cycle, mais égale ment après le deuxième cycle de la phase.F09. La fig. 13 montre le cireuit conditionné au moyen duquel la phase P10 est atteinte après le premier cycle de la phase P08. Ce circuit est constitué par la porte ET 13-01 et délivre après l'amenée des signaux SNP et RRW, un signal de sortie. Le signal RRW indique que le programme à sélectionner est enregistré dans le registre d'attente O1-I4. A l'intérieur de la phase P10 le deuxième et troisième cycles sont toujours, également parcourus successivement. La fig. 14 montre le circuit conditionné au moyen duquel la phase P11 est atteinte après le troisième cycle de la phase P10. Ce circuit est constitué par la porte ET 14-01. 70 12740 30 2044718 A l'intérieur de la phase FÔ8, le deuxième cycle est également atteint après le premier cycle lorsque les conditions indiquées aux fig. 12 et 13 ne sont pas remplies. A l'intérieur de la phase F08, on obtient en outre, après le deuxième cycle, le 5 troisième cycle lorsque la condition indiquée à la fig. 15» à savoir 15^02, n'est pas remplie. Cette condition sera décrite ci-dessous. La fig. 15 montre le circuit conditionné au moyen duquel, après achèvement de l'activité de l'unité de commande d'entrée et 10 de sortie, la phase initiale FOO est à nouveau atteinte. Ce circuit est constitué des circuits logiau.es 15-01 et 15-02, des portes ET 15-03 et 15-04 et de la porte OU 15-05. Ces portes st circuits logiques sont connecté s de la façon indiquée à la fig. 15. Le circuit conditionné délivre un signal EXIT après 15 - le premier cycle de la phase ^02, lorsque la condition 15-01 est remplie $ - le deuxième cycle de la phase F02, après que le signal ËTF a, été amené à la porte ET 15-03 i - la phase F04 ; 20 - le troisième cycle de la phase F05 ! - le deuxième ou le troisième cycle de la phase F08, lorsque la condition 15-02 est remplie § et finalement, après - la phase F11 Le circuit logique 15-02 est constitué par les portes OU 25 15-065 15-07 et les portes ET 15=08, 15-09. Ces portes sont connectées de la façon représentée à la figure. Cs circuit délivre après le troisième cycle de la phase F08 ou après le deuxième cycle de la phase F08«, un signal de sortie, pourvu qu'il se présente en outre une instruction SP ou i?P. 30 Le circuit logique 15-01 est constitué des portes ET 15-10, 15—11 » 15-12, 15—13 ? la porte OU 1 '3-14. Ces portes sont connectées de la façon représentée à la figure. Le circuit délivre au cours du premier cycle de la phase E02, un signal de sortie lorsque l'une des conditions suivantes est-, en outre, remplie. 35 Ces conditions sont : - ETF. S319 » - ETF. R219.CPÏ. R220 et - ETE. R2T9. R220» 70 12740 31 2044718 § 4 - Circuit préalable (Pre-circuit) Le circuit préalable conforme aux fig. 16 et 17 remplit différentes fonctions, comme par exemple : - enregistrement des signaux IDRP, ODRP, et EIP qui pro-5 viennent du multiplexeur et signifient une demande de données d'entrée (input data request), une demande de données de sortie (output data request) ou une interruption externe (external in-terrupt); - enregistrement des signaux B62 et INTB qui proviennent 10 du moniteur central de commande et de calcul et qui indiquent que l'unité de commande d'entrée et de sortie doit exécuter une instruction donnée par le moniteur central de commande et de calcul, ou que le moniteur central de commande et de calcul autorise une interruption de programme ; 15 - suppression d'un enregistrement répété de l'un desdits signaux ; - détermination de la priorité des signaux cités lorsque plusieurs de ces signaux sont enregistrés simultanément ; - production de signaux destinés au multiplexeur qui in-20 diquent qu'un transport depuis lq. mémoire ou vers la mémoire a eu lieu. Ces signaux sont désignés par IA (input acknowledge : confirmation d'entrée) ou OA (output acknowledge : confirmation de sortie). Dans ce but, le circuit préalable est constitué d'un pre-2'5 mier et d'un deuxième circuit logique 16-01 et 16-02, d'un circuit de blocage 16-03. d'un circuit de priorité 17-01, d'un troisième circuit logique 17-02 ainsi que d'une porte OU 17-03. Dans le premier circuit logique 16-01, les signaux IDRP, 0DEP et EIP sont respectivement amenés aux bascules bistables 30 16-10, 16-11 et 16-12 en passant par les portes ET 16-04, 16-05 et 16-06 et, ensuite, par les portes ET 16-07, 16-08 et 16-09. Les portes ET 16-04, 16-05 et 16-06 sont ouvertes lorsque le circuit de blocage 16-03 reçoit un signal qui indique que les signaux IDRP, ODRP et EIP correspondants n'ont pas déjà été en-35 registrés. Les portes ET 16-07, 16-08 et 16-09 sont ouvertes au moment indiqué par G-EN. SCAN, avant que le HIx de l'unité de commande d'entrée et de sortie n'ait été mis en route, le temps de démarrage du HIT étant déterminé au moyen de la porte ET 16-13. Les signaux enregistrés de cette façon dans les 70 12740 32 2044718 "bascules bistables 16-10, 16-11 et 16-12 sont respectivement désignés par IDES, ODES et ElS. Dans le deuxième circuit logique 16-02, les signaux B62 et INTB sont amenés respectivement aux "bascules bis-tables 16-14 et 5 16-15 en passant par les portes ET 16-16 et 16-17 et, ensuite, par les portes ET 16-18 et 16-19- La porte 16— i 6 est, dans ce cas, ouverte par le signal R319 (il ne se produit aucun transfert suivant le processus dit "burst-mode")» La porte 16-17 est ouverte par le signal LWP provenant du premier circuit de sélec-10 tion 01-19 et qui indique que la priorité du programme en cours est inférieure à celle du programme d'interruption reporté, le plus urgent. Les portes 16-18 et 16-19 sont ouvertes au moment indiqué par G-EN.SCAN, déjà cité, avant que le HIT de l'unité de commande d'entrée et de sortie n'ait été mis en route. Les si-15 gnaux enregistrés de cette façon dans les bascules bistables 16—14 et 16—15 sont désignés respectivement par FB62 et IOIS. Seuls, les signaux inscrits IDRS, ODES, EIS et IOIS sont amenés à 3a porte OU 17-03. Gomme déjà indiqué, le signal de sortie PEE de cette porte OU indique qu'un transfert de données est 20 demandé ou que l'unité de commande d'entrée et de sortie doit préparer une interruption de programme. Les signaux inscrits IDRS, ODES, EIS, FB62 et IOIS sont amenés au circuit de priorité 17-0i. Dans ce circuit se détermine, au moyen des inverseurs 17-04 à 17-12 et des portes ET 25 17-13» 17-14 et 17-15, l'ordre de succession suivant lequel IDES, ODES, EIS, FB62 et IOIS doivent être traités par l'unité de commande d'entrée et de sortie lorsque deux ou plusieurs de ces signaux sont produits simultanément. Par exemple, un signal ODES ne peut passer par la porte 17—13 que lorsqu'il n'existe 30 aucun des autres signaux ; IDRS ne peut passer par la porte 17-14 qu'en l'absence de tous signaux EIS, FB62 et IOIS ; de même, EIS ne peut passer par la porte 17-15 qu'en l'absence de EB62 et IOIS. Les signaux EB62 et IOIS sont produits inconditionnellement. Etant donné que ces derniers signaux sont' produits au moyen des 35 signaux du moniteur central de commande et de calcul, il incombe au programmeur de veiller à ce que les deux signaux" ne soient pas enregistrés simultanément dans le circuit préalable. Les; signaux de sortie du circuit de priorité sont désignés par IDR, ODE, El et 101, les trois premiers types de signaux 70 12740 33 2044718 correspondant respectivement aux désignations ("input data request" : demande de données d'entrée), ("output data request": demande de données de sortie) et ("external interrupt" : interruption externe). 5 les signaux IDR, ODR et .El sont également utilisés en tant que signaux d'entrée pour le circuit de blocage 16-03. Si l'un de ces signaux se produit, il est, à un moment déterminé par FOO.KORT, amené à la bascule bistable 16-22 en passant par la porte OU. 16-20 et la porte ET 16-21. Ceci a pour conséquence 10 que la bascule bistable 16-22 est inversée et que, dans ces conditions, les portes 16-04, 16-05 et 16-06 sont bloquées. Ce blocage n'est annulé que lorsque les signaux IDRP, ODRP, et EIP auront été éliminés des lignes correspondantes. (Ceci s'effectue au moyen du multiplexeur à un moment déterminé par l'unité 15 de commande d'entrée et de sortie et dont il sera encore question). Il en résulte en effet que la bascule bistable 16-22 revient à son état initial au moyen des inverseurs 16-23, "'6-24 et 16-25 ainsi qu'au moyen de la porte ET 16-26. Pendant le laps de temps au cours duquel les portes 16-04, 20 16-05 et 16-06 du premier circuit logique 16-01 sont fermées en raison de l'absence des signaux IDRP, ODRP et EIP, les inverseurs 16-30, 16-31 et 16-32 délivrent, par l'intermédiaire des portes ET 16-27, 16-28 et 16-29, aux bascules bistables 16-10, 16-11 et 16-12 un signal tel que ces dernières reviennent à 25 l'état où. les signaux provenant du multiplexeur peuvent être enregistrés. En vertu des signaux IDR et ODR et El, produits dans le circuit de priorité 17-01. qui indiquent qu'un transport de données est demandé, il se produit dans le troisième circuit logi-30 que 17-02 les signaux IA et 0A qui indiquent que le transport de données vers la mémoire ou depuis la mémoire a lieu. Au cours du premier cycle (Cl) de la phase P02, la porte ET 17-16 délivre, au moment indiqué par G-EN.HA.HB.HC, un signal de sortie qui ouvre les portes ET 17-18 et 17-19. Lss signaux IDR et El sont 35 maintenant enregistrés dans la, bascule bistable 17-20 en passant par la porte OU 17-17 et la porte ET 17-18. Le signal ODR est enregistré dans la bascule bistable 17-21 au moyen de ladite porte ET 17-19. Les signaux ainsi, enregistrés, désignés respectivement par IA et 0A, sont destinés au multiplexeur afin d'in- 70 12740 34 2044718 cliquer que le transport demandé n'est effectué. Les deux bascules bistables 17-20 et 17-21 sont chacune ramenées à l'état initial au premier moment suivant indiqué par ŒEN.HÂ. HB au moyen de la porte ET 17-22. 5 § 5 - Circuit de sélection de mots de code La fig. 18 montre une partie du circuit de sélection de mots de code. Cette partie comporte le registre des adresses des mots de code 18-01 , le registre d'adresses effectif 18-02 «rt un circuit de commande d'adresses intégré dans l'ensemble de 10 circuits logiques. Ce circuit de commande d'adresses comporte le circuit conditionné 18-03, le circuit ET 18-04, les portes multiples ET 18-05, 18-06, la porte multiple QU 18-07, le circuit logique 18-08 ainsi que les circuits conditionnés représentés aux fig. 28, 29 et 30. Le circuit de sélection des mots 15 de code contient en outre le registre des adresses de la liste d'attente 01-11 désigné à la fig. 30 par 30-01. Les trois premiers bits du registre des adresses des mots de code sont déterminés par le circuit logique 18-08, dans ce circuit logique le type de mots de code est déterminé en vertu 20 des conditions décrites ci-dessous. Ainsi chacun des 8 mots de code est déterminé par 3 bits qui occupent les 3 premiers emplacements de bit du registre des adresses des mots de code. Le tableau représenté à, la fig. 19, montre les trois bits prévus pour chaque type de mot de code. Le mot de code CD1 est 25 indiqué par 000, le mot de code CD2 par 001, etc. Les bits 4 - 11 du registre des adresses des mots de code sont déterminés par un signal numérique provenant du multiplexeur et amené par les 8 lignes d'adresses, lequel signal contient une identification de l'organe d'entrée et de sortie connecté au 30 multiplexeur. Le signal numérique amené par les 8 lignes d'adresses est inscrit dans le registre des adresses des mots de code 18-01 en passant par la porte multiple ET 18-05. Dans ces conditions, la porte multiple ET 18-0d est ouverte par un signal provenant de la porte ET 18-04. Cette porte ET est 35 excitée par les signaux GEN, SCAN et BIO, De ce fait, un signal amené par les 8 lignes d'adresses est déjà inscrit dans le registre des adresses des mots de code au moment indiqué par GEN.SCAN, pendant que l'unité de commande d'entrée et de sortie se trouve encore dans la position de travail. 70 12740 35 2044718 Les bits 12 - 15 du registre des adresses des mots de code 18—0"i peuvent être établis à volonté pour chaque installation. L'adresse de mot de code, déterminée de cette façon dans 5 le registre des adresses des mots de code 18-01, est inscrite dans le registre d'adresses effectif 18-02 en passant par la porte ET 18-06 et la porte multiple OU 18-07. Ce registre d'adresses effectif est connecté au registre des adresses de la mémoire, lequel registre constitue une partie de la mémoire 01-02 10 La porte multiple ET 18-06 s'ouvre au moyen d'un signal provenant du circuit conditionné 18-03. Ce circuit 18-03 est constitué de trois eircuits partiels. Lorsque l'un de ces trois circuits partiels délivre sur la ligne correspondante 18-09, 18-10 ou 18-11 un signal, le circuit conditionné 18-03 envoie 15 un signal' de sortie par la porte OU 18-12. Le premier circuit partiel est constitué par les portes ET 18—13y 18-14, 18—15 et 18-16 et par les portes OU 18-17, 18-18. Ces portes sont connectées de la façon représentée à la figure. Le circuit partiel ne délivre, au moment indiqué par 20 E02.C1 par la porte ET 18-16, un signal de sortie sur la ligne "!8—09 que lorsque l'une des conditions suivantes est remplie : - ETF.R319» qui indique que le transport non encore achevé ne s'effectue pas suivant le "burst-mode" ; - ETF.R220. (R219 + R219.CPI), qui indique qu'après achè-25 vement du transport une instruction, donnée par le moniteur central de commande et de calcul, doit être exécutée par l'unité de commande d'entrée et de sortie ou qu'une interruption de programme à effectuer doit êtrè reportée. Le deuxième circuit partiel est constitué par les portes 30 ET 18-19, 18-20 et l'inverseur 18-21. Les portes et l'inverseur sont montés de la façon représentée à la figure. Le circuit partiel délivre, après réception du signal 101 et lorsque la condition F00.R319.EB62.IOIS.EIS, n'est pas remplie, un signal de sortie par la ligne 18-10. 35 Le troisième circuit partiel est constitué par la porte OU 18-22 et la porte ET 18-23. Ces portes sont connectées de la façon représentée à la figure. Le circuit partie délivre, après production d'un IDR ou d'un ODR, au moment indiqué par P01.C1., un signal de sortie sur la ligne 18-11. 70 12740 36 2044718 Comme déjà indiqué, les trois premiers bits du registre des adresses des mots de code 18-0i sont déterminées par le circuit logique 18-08. Dans ce but, ce circuit logique contient un certain nombie de circuits conditionnés ainsi qu'un circuit 5 de codage. Les circuits conditionnés sont représentés aux fig.20 à 27. Le circuit conditionné, représenté à la fig. 20, est constitué des portes ET 20-0i, 20-02, 20-03, de la porte OU 20-04 et de l'inverseur 20-05. Les portes et l'inverseur sont connectés 10 de la façon représentée à la figure. Le circuit conditionné délivre, après production d'un IDR, un signal de sortie tant dans la phase FOO que dans la phase F02. Dans ce dernier cas, aucun signal ne doit, cependant, être envoyé par la porte ET 20-01. La porte ET 20-0i est excitée par les signaux ETF, R219 15 et R220. Lorsque la condition représentée à la fig. 20 est remplie, le circuit logique 18-08 délivre, au moyen du circuit de codage cité, le signal 000. Le tableau de la fig. 19 montre que ce signal détermine le mot de code CD1. Le mot de code CD2 est déterminé de manière analogue, et 20 ce, lorsque la condition illustrée à la fig. 21 est remplie. Le circuit de mise en condition de la fig. 21 est constitué par la porte ET 21-01. Ce circuit délivre, après production d'un IDR, un signal de sortie dans la phase F01 lorsque la partie W du mot de code CD1 n'est pas égale à 000 ni à 100. 25 Le mot de code CD3 est déterminé lorsque la condition illustrée à la fig. 22 est remplie. Le circuit conditionné, représenté à la fig. 22, est constitué par les portes ET 22-01, 22-02 et par la porte OU 22-03. Ces portes sont connectées de la façon représentée à la figure. Après production d'un IDR, le 30 circuit conditionné délivre un signal de sortie dans les phases F03, F05 OU F02. Dans la phase F02, la condition ETF. R219.R220 doit cependant, également, être remplie . Le mot de code CD4 est obtenu lorsque la condition, illustrée à la fig. 23, est remplie. Le circuit conditionné, illustré 35 à la fig. 23, est constitué des portes ET 23-01, 23-02, 23-03, de la porte OU 23-04 et de l'inverseur 23-05. Les portes et l'inverseur sont connectés de la façon représentée à la figure. Le circuit conditionné délivre, en présence d'un ODR, un signal de sortie dans la phase FOO ou dans la phase F02. Dans ce cas, 70 12740 37 2044718 la condition ETE. R219.B220 ne doit cependant pas être remplie pour la phase F02. Le mot de code CD5 est déterminé lorsque la condition indiquée à la fig. 24 est remplie. Le circuit conditionné, re-5 présenté à la fig. 24, est constitué par la porte ET 24-0i et délivre, en présence d'un ODR, un signal de sortie dans la phase F01. Le mot de code CD6 est déterminé lorsque la condition indiquée à la fig. 25 est remplie. Le circuit, représenté à la 10 fig. 25, est constitué des portes ET 25-01, 25-02 et de la porte OU 25-03. Ces portes sont connectées de la façon représentée à la figure. En présence d'un ODR, la porte ET 25-02 délivre un signal de sortie dans les phases F03, F05 ou E02. Dans le dernier cas,la condition ETE.R219.R220 doit cependant être remplie. 15 Le mot de code, CD7 est déterminé lorsque la condition in diquée à la fig. 26 est remplie. Le circuit, représenté à la fig. 26, est constitué des portes ET 26-0i, 26-02, 26-03, de la porte OU 26-04 et de l'inverseur 26-05. Les portes et l'inverseur sont connectés de la façon représentée à la figure. En 20 présence d'un signal El, le circuit délivre un signal de sortie dans la phase P00 ou P02. La condition ETE. R219.R220 doit, cependant, être remplie pour la phase P02. Le mot de code CD8 est déterminé lorsque la condition indiquée à la fig. 27 est remplie. Le circuit, représenté à la 25 fig. 27, est constitué des portes ET 27-0i, 27-02 et de la porte OU 27-03. Les portes sont connectées de la façon représentée à la figure. En présence du signal El, le circuit délivre un signal de sortie dans les phases "F03, F05 ou F02. La condition ETE. R219.R220 doit, cependant, être remplie par la phase F02. 30 Outre les adresses des mots de code déjà citées, peuvent être inscrites dans le registre d'adresses effectif 18-02 des informations provenant soit du premier registre de mots de code 01-06 ou du registre des adresses de la liste d'attente 01-11. Ce dernier registre constitue une partie du circuit de sélection 35 de mots de code. Le circuit 28-02 de la fig. 28 montre la condition à laquelle la porte multiple ET 28-01 s'ouvre. Les bits 01 - 15, « provenant du premier registre de mots de code, sont inscrits dans le registre d'adresses effectif 18-0 2 par l'intermédiaire 70 12740 38 2044718 de la porte multiple ET 28-01, des lignes 28-03 et de ladite porte multiple 18-07. Le circuit conditionné 28-02 est constitué des portes ET 28-04 à 28-10 ainsi que .de la porte OU 28-11. Ces portes sont connectées de la façon représentée à 5 la figure. La condition établie par le circuit 28-02 est remplie lorsque l'une des portes ET précitée délivre un signal de sortie. La porte ET 28-04 délivre, dans la phase FOO, un signal lorsque la condition R319.FB62.IOIS.EIS est en même temps remplie. En présence d'un El, un signal est délivré par la 10 porte ET 28-05 dans le premier cycle de la phase F01, par la porte ET 28-06 dans le deuxième cycle de la phase F01, par la porte ET 28-07 dans le premier cycle de la phase F07, par la porte ET 28-08 dans le premier cycle de la phase F08 lorsque la condition SKP.RÏP est en même temps remplie , par la porte 15 ET 28-09 dans le deuxième cycle de la phase F05 et enfin par la porte ET 28-10 dans le premier cycle de la phase F10. Le circuit 29-02 représenté à la fig. 29 remplit la condition à laquelle la porte multiple ET 29-01 s'ouvre. Les bits 01 - 15 du registre des adresses de la liste d'attente sont 20 inscrits dans le registre d'adresses effectif 18-02 par l'intermédiaire de la porte multiple ET 29-0i, des lignes 29-03 et de ladite porte multiple OU 18-07. Le circuit conditionné 29-02 est constitué des portes ET 29-04 à 29-10 et des portes OU 29—11 et 29-12. Les portes sont connectées de la façon 25 représentée à la figure. La condition, établie par le circuit 29-02 est remplie lorsque l'une desdites portes ET délivre un signal de sortie. Un signal, délivré par la porte ET 29-04 dans le deuxième cycle de la phase F02 et par la porte ET 29-05 dans le premier 30 cycle de la phase F03, par la porte ET 29-06 dans le premier cycle de la phase F05, par la porte ET 29-07 dans le troisième cycle de la phase F07, par la porte 29-08 dans le premier cycle de la phase F08 lorsque l'un des signaux SNP ou RIP sont produits, par la porte ET 29-09 dans le deuxième cycle de la phase 35 F09 et par la porte ET 2,-10 dans le deuxième cycle de la phase F'iO. En présence des phases F04, F06 et F11, le circuit conditionné 29-02 délivre également un signal de sortie. A la fig. 30, le registre des adresses de la liste d'attente est désigné par 30-01. Le premier bit de ce registre est 70 12740 39 2044718 déterminé par le circuit 50-02. Ce circuit est constitué de la porte OU 30-03 et délivre un signal dans la phase F04 ou P11, Le deuxième bit du registre 30-01 est déterminé par le circuit 30-04. Ce circuit est constitué par les portes ET30-0p, 30-06 5 et par la porte OU 30-07. Ces portes sont connectées de la façon représentée à la figure. Le circuit 30-04 délivre un signal dans les phases F02, F05, F07, F09, F10 et P11 ainsi que dans le deuxième cycle de la phase F0o et dans la phase F08. Dans le dernier cas, la condition SNP.ERW doit, en outre, être 10 remplie. Les bits 3, 4 et 5 du registre des adressés de la liste d'attente 30-01 peuvent être déterminés de quatre façons différentes, à savoir : • - par les bits 22, 23 et 24 du premier registre de mots 15 de code, ces bits indiquant la priorité du programme qui doit être mis en route en vertu des données transmises ; - par les bits PI - 3 du registre 01-12 qui indiquent la priorité du programme en cours dans le moniteur central de commande et de calcul ; 20 - par les bits LRi - 3 du registre d'interruption 01 —13 » qui indiquent la priorité du programme interrompu, le plus urgent 5 - par les bits LW1 - 3 du registre de la liste d'attente 01-14 qui indiquent la priorité du programme interrompu reporté, 25 le plus urgent. Les bits 22 - 24 provenant du premier registre de mots de code sont inscrits dans le registre des adresses de la liste d'attente par l'intermédiaire de la porte multiple ET 30-08 et de la porte multiple OU 30-09. La porte multiple ET 30-08 est 30 ouverte par un signal du circuit 30-10. Ce circuit est constitué de la porte ET 30-11 et de la porte OU 30-12 et délivre un signal de sortie dans les phases F02, F04» F05, P07, F09, F10, F11 ainsi que dans le deuxième cycle de la phase F06. Les bits P1 - 3 sont inscrits dans le registre des adres-35 ses de la liste d'âttente 30-01 par l'intermédiaire de la porte multiple ET 30-13 et de la porte multiple OU 30-09. La porte multiple ET 30-13 s'ouvre par un signal provenant du circuit 30-14. Ce circuit est constitué de la porte ET 30-15 et de la porte OU 30-16 et délivre un signal dans la phase F03 et dans 12740 40 2044718 le premier cycle de la phase F06. Les bits LR1 - 3 sont inscrits dans le registre des adres-ses de la liste d'attente par l'intermédiaire de la porte multiple ET 30-17 et de ladite porte OU 30-09. La porte multiple 30-17 est ouverte par un signal provenant du circuit 50-18» Ce circuit est constitué de la porte ET 30-19 et délivre, en présence du signal RIP, un signal dans la phase F08. Les bits LW1 - 3 sont inscrits dans le registre des adres-ses de la liste d'attente par l'intermédiaire de la porte multiple 30-20 et de ladite porte multiple 50-09. La porte multiple ET 30-20 est ouverte par un signal du circuit 30-21. Ce circuit est constitué de la porte ET 30-22 et délivre, en présence du signal SÎTP, un signal dans la phase F08. § 6 - Premier registre de mots de code La fig. 31 et la fig. associée 32 montrent le premier registre de mots de code et sa commande. Cette commande constitue une partie dudit ensemble de circuits logiques. Le premier registre de mots de code lui-même est désigné, à la fig. 31, par 31-01. Il est constitué par 24 bascules bistables et se prête par conséquent à l'inscription de mots de 24 bits. La commande s'effectue par les circuits conditionnés 31-02. 51-05. 51-04. 52-01. 32-02 et 52-05 ainsi que par les portes multiples ET 3i-05, 31-06, 31-07, 31-08, 31-09, 31-10, 32-04, les portes ET 32-05, 32-06 et la porte multiple OU 31-1i. La fig. 31 montre en outre les trois décodeurs 31_12, 31-13 et 31-H. Le premier registre de mots de code 31-01 peut contenir les informations suivantes s - informations provenant du multiplexeur, tant des demi-mots que des caractères ou octets ; - informations provenant de la mémoire ; - les signaux LW1 - 3 du registre d'attente» Les demi-mots provenant du multiplexeur sont inscrits dans le premier registre de mots de code par l'intermédiaire de la porte multiple ET 31-05 @t de la porte multiple OU 31-11. Les signaux provenant du multiplexeur sont inscrits dans le registre de mots de code par l'intermédiaire de la porte multiple ET 31-06 et de ladite porte multiple OU 31-11- Les deux portes multiples -ET sont ouvertes par des signaux provenant du 70 12740 4 2044718 circuit 51-02. Ce circuit est constitué par les portes ET 3*1-15, 31-16 et 31-17. Elles sont connectées de la façon représentée à la figure. La porte multiple ET 51-05 est ouverte lorsque, en présence d'un IDR, le signal ¥0 se produit à la porte ET -5 51-16 au moment indiqué par F01. CI.K0RT. La porte multiple ET 31-06 est également ouverte lorsque, en présence d'un IDR, le signal W4 est amené à la porte ET 51-17 au moment cité. Les signaux W0 et w4 indiquent que les demi-mots ou signes à inscrire servent à modifier des mots de code. 10 Avant que l'information provenant de la mémoire puisse être inscrite dans les positions de Tait 16 - 24 du premier re-gistre de mots de code, cette position doit être remise à zéro. Ceci s'effectue par l'intermédiaire de la porte multiple ET 51-07 et de la porte multiple OU 31-11. L'information provenant 15 de la mémoire est introduite dans le premier registre de mots de code par l'intermédiaire de la porte multiple ET 31-08 et de la porte multiple OU 31-11. Les deux portes multiples ET citées sont ouvertes par des signaux provenant du circuit 31-05. Ce circuit est constitué des portes ET 31-18, 31-19, 31-20 et de la 20 porte OU 31-21. Ces portes sont connectées de la façon représentée à la figure. La porte multiple ET 51-07 est ouverte au moment K5RT du premier cycle de la phase F0i ou de la phase F08. La porte multiple ET 51-08 est ouverte au moment K4RT du premier cycle des phases citées. 25 Comme décrit précédemment, les bits 0 1 - 15 du premier registre de mots de code doivent être remis à zéro avant que l'information provenant de la mémoire ne puisse être inscrite dans cette dernière. Ceci s'effectue par la porte multiple ET 51-09 et la porte multiple OU 51-11. L'information provenant 50 de la mémoire est inscrite dans les bits 01 - 15 du premier registre de mots de code par l'intermédiaire de la porte multiple ET 51-10 et de la porte multiple OU. Les deux portes multiples ET sont ouvertes par des signaux provenant du circuit 51-04. Ce circuit est constitué des portes ET 51-22, 51-23, 31-24 et 35 de la porte OU 31-25. Ces portes sont connectées de la façon représentée à la figure. La porte multiple ET 31-09 est ouverte au moment K5RT du premier cycle des phases FO 1, F05, F07,F08 et F10. La porte multiple ET 31-10 est ouverte au moment K4RT dans le -premier cycle des phases précitées. 70 12740 42 2044718 Les signaux LW1 - 3 sont inscrits dans le premier cycle « de mots de coae par l'intermédiaire de la porte multiple ET 32-04 de la ligne 32-07 et de la porte multiple OU 31-11. La porte multiple ET 32-04 est ouverte par un signal provenant du circuit 5 32-01 . Ce circuit est constitué de la porte ET 32-08 et de la porte OU 32-09. Ces portes sont connectées de la façon représentée à la figure. Le circuit 32-04 est ouvert au moment K0RT dans le premier cycle de la phase P06 ou de la phase P10. Le bit 17 du premier registre de mots de code est remis à 10 zéro par un signal amené au registre de mots de code par l'intermédiaire de la porte ET 32-05, de la ligne 32-10 et de la porte multiple OU 31-11. La porte ET 32-05 est ouverte par un signal provenant du circuit 32-02. Ce circuit se compose de la porte ET 32-11 et de la porte OU 32-12. Ces portes sont connec-15 tées de la façon représentée à la figure. Le circuit 32-02 délivre un signal de sortie lorsqu'un IDR ou ODR se produit au moment indiqué par P02.C1.K5RT et que en outre la condition ETP. W7.R320 est remplie. Le hit 20 du premier registre de mots de code est remis 20 à zéro par un signal amené au registre de mots de code par l'intermédiaire de la porte ET 32-06 de la ligne 32-13 et de la porte multiple OU '31-11. La porte ET 32-06 est ouverte par un signal provenant du circuit 32-03. Ce circuit est constitué par la porte ET 32-14. Le circuit 32-03 délivre un signal de sortie au moment 25 déterminé par C1.K5RT après que se produit le signal ETP. Au moyen du décodeur 31-14 les bits 16 - 18 du premier registre de mots de code sont décodés lorsque l'un des mots de code CD1 ou CD4 se trouve dans ce registre. Les signaux de sortie du décodeur 31-14 sont désignés par V/0, W'i... W7. 30 Les bits 16 - 18 cités constituent ce qui est appelé la partie W des mots de code CD'i ou CD4. Dans la mesure où la partie n'est pas égale à 000 (¥0) ou à 100(¥4) cette partie W détermine quelle est la partie de la ligne de mémoire indiquée où l'information doit être mise en mémoiré. W0, ¥4 indiquent 35 que l'information sert à modifier des mots de code. Au moyen du décodeur 31-13 les bits 22 - 24 du premier registre de mots de code sont décodés lorsque l'un des mots de code CD1, CD4 ou CD7 est présent dans ce registre. Les signaux de sortie du décodeur 31-13 sont désignés par L0, L1... L7 et 70 12740 43 2044718 correspond au 8 niveaux de priorité. Au moyen du décodeur 31-12 les laits 19 - 21 du premier o registre de mots de code sont décodés lorsque l'un des mots de code CD3, CD6 ou CD8 est présent dans ce registre de mots de 5 code ou lorsqu 1 un mot de code indiqué par le moniteur central de commande et de calcul et présent dans la mémoire est inscrit dans ce registre. Les signaux de sortie du décodeur 31-12 sont SP, EP, PWL, SNP, RIP et EP. § 7 - Deuxième registre de mots de code.-10 La fig. 33 montre le deuxième registre de mots de code et la commande de celui-ci. Le deuxième registre de mots de code constitué par 24 "bascules "bistables est désigné par 33-01 . La commande, qui constitue une partie dudit ensemble des circuits logiques est constituée des circuits conditionnés 33-02, 33-03. 15 des portes multiples ET 33-04, 33-05, de la porte ET 33-06 et de la porte multiple OU 33-07. . Parmi les 24 emplacements de "bit possibles du registre de mots de code, seuls les bits 01 - 15, 19 et 20 sont utilisés. Avant que l'information provenant de la mémoire soit inscrite 20 dans le deuxième registre de mots de code, les bits cités doivent être mis à zéro. Cette mise à zéro s'effectue par un signal numérique qui est amené au deuxième registre de mots de code par l'intermédiaire de la porte multiple ET 33-Oq- et de la porte multiple OU 33-07. L'information de mémoire est inscrite 25 dans le deuxième registre de mots de code par l'intermédiaire de la porte multiple ET 33-05 et de la porte multiple OU 33-07» Les deux portes multiples ET sont ouvertes par un signal provenant du circuit 33-02. Ce circuit est constitué par les portes ET 33-08, 33-09 et 33-10. Ces portes sont connectées de la 30 façon représentée à la figure. La porte multiple ET 33-04 est ouverte au moment indiqué par F01.C2.K4RT. Le bit 19 du deuxième registre de mots de code peut être mis à zéro par un signal amené au deuxième registre de mots de code par l'intermédiaire de la porte ET 33-06 et de la porte multiple OU 33-07. La porte ET 33-06 est ouverte par un signal provenant du circuit 35-03. Ce circuit est constitué par la porte ET 33-11 et la porte OU 33-12. Ces portes sont connectées de la façon représentée à la figure. Le circuit conditionné 33-03 délivre en présence du signal ETP ou du signal El un signal 70 12740 44 2044718 de sortie au moment indiqué par F02.C1.K5RT. La fig. 34 montre un cireuit grâce auquel le signal ETF est produit. Ce signal indique que l'unité de commande d'entrée et de sortie a terminé un transport. Le circuit représenté à 5 la fig. 34 est constitué par un circuit d'équivalence 34-01 et d'un circuit conditionné 34-02. S'il y a équivalence entre les bits 01 - 15 du premier registre de mots de code et les bits 01 - 15 du deuxième registre de mots de code, le circuit d'équi-valence délivre le signal EQ. 10 Le cireuit conditionné 34-02 est constitué par la bascule bistable 34-03? les portes ET 34-04 à 34-13» les portes OU 34-14 à 34-1 y et par l'inverseur 34- 20. Lorsque la porte OU 34-15 délivre un signal au moment indiqué par F02.C1.K3RT, la bascule bistable 34-03 est amenée à un état d'équilibre déterminé. Dans 15 cet état d'équilibre la bascule bistable délivre le signal ETF. La porte OU 34-15 délivre un signal de sortie lorsque» soit le signal El,soit un signal provenant de la porte ET 34-08, est amené à cette porte OU. La porte ET 34-08 délivre un signal de sortie après réception du signal IDR ou ODR et d'un signal pro- 20 venant de la porte OU 34-17= La porte OU 34-17 délivre un signal de sortie après l'amenée de l'un des signaux suivants : - ¥0 + ¥4 - R320.EQ - EQ. (W3 + W7) 25 Lorsque le signal EF se produit au maaenc indiqué par F08.C2.K3RT ou au moment indiqué par F02.Ci.K3RT, la bascule bistable 34=03 est amenée dans l'autre état d'équilibre. Dans le dernier cas la porte ET 34-15 ne doit cependant pas délivrer de signal de sortie. 30 Enfin, il convient de faire remarquer que le signal ETF obtenu au moyen de la bascule bistable 34-03 peut également être utilisé pour obtenir un signal d'arrêt. Le signal d'arrêt est maintenu par le fait que tant le signal ETF que le signal R221 sont amenés à la porte ET 34-13. 35 i 8 - Le registre d'information. Les fig. 35 et 37 montrent le registre d'information et la commande de celui-ci. Le registre d'information constitué par 24 bascules bistables est désigné à la fig. 36 par 36-0•. La commande, qui constitue une partie intégrante de l'ensemble des 70 12740 45 2044718 circuits logiques est constituée par les circuits conditionnés 35-01. 35-02. 35-03. 56-02. 56-05. 56-04, 57-0i, 57-02. les portes multiples ET 5b-04 à 35-12, 56-05 à 56-08, 57-05 à 57-09 et par les portes multiples OU 55-15, 56-09 et 57-10. 5 Les données suivantes peuvent être inscrites dans le re gistre d'information 56-01 : - informations provenant du multiplexeur, tant des mots entiers que des demi-mots et caractères ou octets - informations provenant de la mémoire, tant des mots entiers 10 que des demi-mots et "caractères - informations provenant du premier registre de mots de code tant des demi-mots que des caractères - informations provenant du registre contenant la priorité du programme en cours au moment concerné 15 - informa.tions provenant tant du registre d'interruption que du registre d'attente, - informations provenant du registre des adresses des mots de code. L'information provenant du multiplexeur e t amenée par les 20 24 lignes d'information est inscrite dans le registre d'information 56-0i par l'intermédiaire de l'une des portes multiples ET 55-04 à 55-09, de la porte multiple OU 55-15, de la porte multiple ET 55-10, des lignes 35-14 ainsi que par l'intermédiaire de la porte multiple OU 36-09. 25 Si l'information provenant du multiplexeur se compose de mots de 24 bits (INFO 01 - 24), cette information passe par la porte multiple ET 35-04. Si ladite information se compose de demi-mots (INFO 13 - 14) et que ceux-ci doivent être inscrits - • dans les positions de bit O'I - • 30 l'information passe par la porte multiple ET 35-05. Si l'information doit au contraire être inscrite dans les emplacements de bit 15 - 24, elle passe par la porte multiple ET 55-06. Si l'information provenant du multiplexeur se compose de caractères (INFO .17 - 24) et que ces caractères doivent être inscrits dans 55 les emplacements de bit 01 - 08, elle passe par la porte multi-pie ET 55-07. Si les caractères sont inscrits dans les emplacements de bit 09 - 16, cette information passe par la porte multi-pie ET 55-08 et lorsque les caractères doivent être inscrits dans les emplacements de bit 17 - 24, ces caractères passent par 70 12740 46 2044718 la porte multiple ET 35-09. Les portes multiples ET 35-0 La porte multiple ET 35-10 est ouverte par un signal provenant du circuit conditionné 35-02. Ce circuit est constitué 10 par les portes ET 35-16, 35-17, 35-18, 35-19 et les, portes OU 35-20, 35-21. Ces portes sont connectées de la façon représentée à la figure. Le circuit conditionné 35-02 délivre un signal de sortie lorsque : - les signaux IDR et R3'9 se produisent au moment indiqué par 15 F00.HC.HB ou - le signal IDR se produit au moment indiqué par F01.C2.HC ou - le signal El se produit au moment indiqué par F01.C1.HG. Des demi-mots provenant du premier registre de mots de code (R201 - 12) sont introduits dans le registre d'information 20 par l'intermédiaire de la porte multiple ET 35—11, les lignes 35-22 et la porte multiple OU 36-09. Les caractères provenant du premier registre de mots de code (R20'i 1 08) sont inscrits dans le registre d'information par l'intermédiaire de la porte multiple ET 35-12, des lignes 35-23 et de la porte multiple OU 2o 36-09. Les portes multiples ET 35-11, 35-12 sont ouvertes par des signaux provenant du circuit conditionné 35-03. Ce circuit est constitué par les portes ET 35-24, 35-25, 35-26. Ces portes sont connectées de la façon représentée à la figure. La porte multiple ET 35-11 est ouverte lorsque la condition 0DR.¥0 est 30 remplie au moment indiqué par F01.C1.KIRT. La porte multiple ET 35-12 est ouverte lorsque la condition 0DR«¥4 suivante est remplie au moment cité en dernier. Les signaux amenés par les canaux WR0 1 7 et RRi - 7 sont • • inscrits conjointement avec les "bits Pi — 3 dans le registre 35 d'information par l'intermédiaire de la porte multiple ET 36-06 et de la porte multiple OU 36-09. En outre, des signaux de remise à zéro sont amenés au registre d'information par l'intermédiaire de ces portes. Dans ces conditions les canaux WR0 - 7 sont connectés aux bascules bistables du r.egistre d'information 70 12740 47 2044718 qui déterminent les emplacements de bit Oi - 08 et les canaux •RR1 i 7 sont connectés aux bascules bistables du registre d'in- formation qui déterminent les emplacements de bit 09 ~ 16. les bascules bistables qui déterminent les emplacements de bit 17 -21 5 sont remis à zéro. Les bits P1 — 3 sont inscrits dans les emplacements 22 i 24. Les bits P1*7 3 sont inscrits dans le registre d'information par l'intermédiaire de la porte multiple ET 36-05 et de la porte multiple OU citée 36-09. • En outre, des signaux de remise à zéro sont amenés au registre d'information 10 par l'intermédiaire de ces dernières portes. Dans ces conditions, les bits P1 - 3 sont inscrits dans les trois bascules bistables qui indiquent les emplacements de bits 22, 23 et 24. Les bascules bistables 0i - 21 sont par conséquent remises à m zéro. Les portes multiples ET 36-05, 36-06 sont ouvertes par 15 des signaux provenant^ du circuit conditionné 36-02. Ce circuit est constitué par les circuits ET 36-10, 36-11, 36-12 et par l'inverseur 36-13. Les portes et l'inverseur sont connectés de la façon représentée à la figure. La porte multiple ET 36-05 est ouverte lorsque la condition 3P.R218 est remplie au moment 20 indiqué par F08.C1.K0RT. La porte multiple ET 36-06 est ouverte lorsque la condition SP.R218 est remplie au moment cité en dernier. Les bits provenant du registre des adresses des mots de code 01 — 15 sont inscrits dans le registre d'information par m 25 l'intermédiaire de la porte multiple ET 36-07 et de la porte multiple OU 36-09. En outre, les signaux de remise à zéro sont amenés au registre d'information par l'intermédiaire de ces portes. Dans ces conditions, les emplacements de bit 16-24 sont remis à zéro. La porte multiple ET 36-07 est ouverte par 30 un signal provenant du circuit conditionné 36-03. Ce circuit est constitué par les portes ET 36-14, 36-15 et par la porte OU 36-16. Ces portes sont connectées de la façon représentée à la figure. Le circuit conditionné délivre au moment indiqué par C2.K5RT un signal de sortie dans la phase P03 ou P05. Dans 35 ce dernier cas, le signal WRL doit en outre être présent. Les bits 0i - 15 provenant du registre des adresses des mots de code sont inscrits dans le registre d'information par l'intermédiaire de la porte multiple ET 36-08 et de la porte multi-^ pie OU 36-09. En outre, un signal de réarmement et un certain 70 12740 48 2044718 nombre de signaux de remise à zéro sont amenés au registre d1information par l'intermédiaire de ces dernières portes. Le bit 16 est réarmé et les bits 17 - 24 sont remis à zéro. La porte multiple El 36-08 est ouverte par un signal provenant du 5 circuit conditionné 36-04. Ce circuit est constitué par la porte ET 36-17 et délivre un signal de sortie lorsque le signal WRL se produit au moment indiqué par F05.C2.K5RT. L'information provenant de la mémoire est inscrite dans le registre d'information par l'intermédiaire de l'une des por-10 tes multiples ET 37-04 à 37-09» de la porte multiple OU 37-10, de la porte multiple ET 37-03, des lignes 37-11 et de la porte multiple OU 36-09. Si cette information est constituée par 24 bits (G01 - 24), elle passe par la porte multiple ET 37-09. Lorsqu'elle se compose de demi-mots provenant des bits 13-24 15 de la ligne de mémoire en question (&13 - 24) l'information passe par la porte multiple ET 37-08. Si les demi-mots proviennent des bits 01 - 12 de la ligne de mémoire en question (GrO ï - 12), cette information passe par la porte multiple ET 37-07. « Si l'information est composée de caractères provenant des bits 20 17 - 24 de la ligne de mémoire en question (G17 - 24), elle • 0 passe par la porte multiple ET 37-06. Si ces caractères proviennent des bits 09 - 16 de la ligne de mémoire en question (G-09 - 16), l'information passe par la poçte multiple ET 37-05 « et lorsque les caractères proviennent des bits 01 - 08 de la 25 ligne de mémoire en question (G01 - 08) l'information passe par s la porte multiple ET 37-04. Les portes multiples ET 37-04 à 37-09 sont ouvertes par des signaux provenant du circuit conditionné 37-02. Ce circuit est constitué par les portes ET 37-12, 37-13, les portes OU 37-14? 37-15 et 37-16 et par l'inverseur 30 37-17. Les portes et l'inverseur sont connectés de la façon représentée à la figure. Les portes multiples ET 37-04 à 37-08 sont ouvertes respectivement par les signaux W7, W6, ¥5, W3, ¥2. La porte multiple ET 37-09 est ouverte dans les cas suivants : - par le signal W1 35 - dans tous les cas où la condition 0LR.WÔ.W4 n'est pas remplie dans la phase F02 et la condition EP + PP n'est pas remplie dans le deuxième cycle de la phase P08. La porte multiple ET 37-03 est ouverte par un signal provenant du circuit conditionné 37-01. Ce circuit est constitué 70 12740 49 2044718 par les portes ET 37-18, 17-19» 37-20, 37-21 et par les portes OU 37-^2, 37-23 et 37-24. Ces portes sont connectées de la façon représentée à la figure. Si un signal de sortie est délivré par la porte OU 37-23 au moment indiqué par C2.HC ou par la porte 5 OU 37-22 au moment indiqué par C1.HC, le circuit 37-01 délivre un signal de sortie, la porte OU 37-23 délivre un signal de sortie dans les phases 507, IMO et F08. Dans ce dernier cas la condition SP.FW1 doit cependant être remplie. La porte ET 37-22 délivre un signal de sortie dans les phases P03» F06 ou E02. 10 Dans ce dernier cas la condition 0DR.W0.W4 doit cependant être remplie. Etant donné que tant des données provenant du registre d'information que des données provenant du premier registre de mots de code doivent être inscrites dans la mémoire et que l'uni-15 té de commande d'entrée et de sortie est reliée au moyen d'un canal de mémoire au registre de mémoire présent dans la mémoire, il doit être prévu un circuit qui permet alternativement au registre d'information ex au premier registre de mots de code l'accès à la mémoire. Ce circuit est représenté à la fig. 38 et 20 constitué par le circuit conditionné 38-01, les portes multiples ET 38-0 2, 38-03 et la porte multiple OU 38-04. l'information provenant du premier registre de mots de code (R201 - 24) est amenée à la mémoire par l'intermédiaire de la porte multiple ET 38-02, de la porte multiple OU 38-04 et des lignes 38-0^. l'in-25 formation provenant du registre d'information (R101 - 24) est amenée à la mémoire par l'intermédiaire ae la porte multiple ET 38-03, la porte multiple OU 38-04 et les lignes 38-05. les portes multiples ET 38-02 et 38-03 sont ouvertes par les signaux provenant du circuit conditionné 38-01. Ce circuit est constitué 30 par les portes ET 38-06 à 38-13, la porte OU 38-14, les inverseurs 38-15, 38-16 et par la bascule bistable 38-17. Les portes, inverseurs et bascules bistables sont connectés ae la façon représentée à la figure, la bascule bistable 38-17 délivre dans un premier état d'équilibre un signal de sortie au moyen duquel 35 la porte multiple ET 38-02 est ouverte, la bascule bistable est amenée dans cet état d'équilibre par un signal provenant de la porte ET 38-13. Dans un deuxième état d'équilibre la bascule bistable 38-17 délivre un signal de sortie au moyen duquel la porte multiple ET 38-03 est ouverte, la bascule bistable est 70 12740 50 2Ô44718 amenée dans ce deuxième état stable par un signal provenant de la porte ET 38-12. Lorsqu'un signal est envoyé au moment K5RT par la porte OU 38-14, la porte ET 38-13 délivre un signal. La porte ET 38-12 délivre un signal de sortie au moment K5RT si la 5 - porte OU 38-14 n'envoie aucun signal. Un signal de sortie est délivré par la porte OU 38-14 dans les cas suivants : - dans la phase F02 si la condition R319•ETF est.remplie - dans le deuxième cycle de la phase F05 - dans le troisième cycle de la phase F07 10 - dans le deuxième cycle de la.phase F10 - dans le premier cycle de la phase F01, lorsque le sigml IDR se produit en même temps. 9 - Enregistrement des priorités. La fig. 39 montre le registre dans lequel la priorité res-15 pective du programme en cours dans le moniteur central de commande et de calcul est enregistrée et maintenue, ainsi que la commande de ce registre. Cette commande est constituée par une partie de l'ensemble des circuits logiques. Le registre précité (désigné ci-après sous le nom de registre P), est constitué par 20 trois bascules bistables et désigné à la fig. 39 par 39-01. La commande est constituée par les circuits conditionnés 39-02. 39-03, 39-04. les portes multiples ET 39-05, 39-06, 39-07 et par ïa porte multiple OU 39-08. La figure montre en outre le décodeur 39-09« 25 Les informations suivantes peuvent être inscrites dans le registre P 39-01 : - le contenu des bits 22 - 24 du registre d'information - le contenu des bits 22 - 24 du premier registre de mots de code 30 - les signaux LR1 - 3 dérivés des données mises en mémoire dans le registre d'interruption. L'information provenant du registre d'information est inscrite dans le registre P 39-01 par l'intermédiaire de la porte multiple ET 39-05 et de la porte multiple OU 39-08. La porte 35 multiple ET est ouverte par un signal provenant du circuit conditionné 39-02. Ce circuit est constitué par la porte ET 39-10 et délivre un signal de sortie lorsque le signal FP se produit au moment'indiqué par F08.C2.K0RT» L'information provenant du premier registre des mots de 70 12740 51 2044718 code est inscrite dans le registre P par l'intermédiaire de la porte multiple ET 39-06 et de la porte multiple OU 39-08. La porte multiple ET est ouverte par un signal provenant du circuit conditionné 39-03. Ce circuit est constitué par la porte ET 39-11» 5 la porte OU 39-12. Ces portes sont connectées de la façon représentée à la figure. Le circuit conditionné délivre au moment XORT un signal de sortie dans les phases F04 et F11. Les signaux LR1 - 3 sont inscrits dans le registre P par l'intermédiaire de la porte multiple ET 39-07 et la porte OU 10 39-08. La porte multiple ET 39-07 est ouverte par un signal provenant du circuit conditionné 39-04. Ce circuit est constitué par la porte ET 39-13 et délivre un signal de sortie lorsque le signal RIP se produit au moment indiqué par F08oC2.K0RT. Les signaux de sortie du registre P 39-01 sont désignés 15 par P1 - 3 et représentent sous forme binaire la priorité du pro-gramme en cours dans le moniteur central de commande et de calcul. Dans le décodeur 39-09 la priorité représentée par les bits P1 - 3 est décodée. Dans ces conditions un signal correspondant m à la priorité présente dans le registre P est délivré par l'in-20 termédiaire de l'un des canaux de sortie RP1 - 7 du décodeur 39-09» à savoir par le canal dont le numéro correspond à la priorité. Par exemple, lorsque le programme en cours dans le moniteur central de commande et de calcul se déroule au troisième niveau de priorité, un signal est délivré par le décodeur 39-09 en pas-25 sant le canal RP3. Bien qu'il existe 8 niveaux de priorité, le décodeur 39-09 ne présente que 7 canaux de sortie. En effet, lorsqu'un programme de la plus haute priorité se déroule, aucune interruption de programme n'est possible et par conséquent il est inutile d'enregistrer cette priorité ailleurs. 30 La fig. 40 montre le registre d'interruption et la com mande de celui-ci. Le registre d'interruption désigné par 40-0. est constitué par 7 bascules bistables. La commande, qui constitue une partie de l'ensemble des circuits logiqzes, est constituée par les circuits conditionnés 40-02. 40-03 40-04 les portes mul-35 tiples ET 40-05, 40-06, 40-07 et la porte multiple OU 40-08. La figure montre en outre le codeur 40-09. Les informations suivantes peuvent être inscrites dans le registre d'interruption 40-0i: - le contenu des bits 09 - 15 du registre d'information - un signal amené par l'un des canaux RP1 - 7 et qui peut être 70 12740 52 2044718 inscrit dans la bascule bistable connectée au canal en question. Cette inscription peut signifier soit le réarmement, soit la remise à zéro de la bascule bistable. Les données provenant du registre d'information sont in-5 troduites dans le registre d'interruption par l'intermédiaire de la porte multiple ET 40-05 et de la porte multiple OU 40-08. La porte multiple ET est ouverte par un signal provenant du circuit conditionné 40-02. Ce circuit est constitué par la porte ET 40-10 et délivre un signal de sortie lorsque la condition 10 FP.R218 est remplie au moment indiqué par F08.C2.K0RT. Le réarmement de l'une des bascules bistables du registre d'interruption au moyen d'un signal amené par l'une des lignes correspondantes RP'i i 7 s'effectue par l'intermédiaire de la porte multiple ET 40-06 et de la porte multiple OU 40-08. La porte mul'ëi-15 pie ET 40-06 est ouverte par le signal provenant du circuit conditionné 40-03. Ce cireuit. est constitué par la porte ET 40-1.1 et délivre un signal de sortie au moment indiqué par F04.K3RT. La remise à zéro de l'une des bascules bistables du registre d'interruption au moyen d'un signal amené par l'une des lignes 20 correspondantes RP1 - 7 s'effectue par l'intermédiaire de la porte multiple ET 40-07 et de la porte multiple OU 40-08. La porte multiple ET 40-07 est ouverte par un signai provenant du circuit conditionné 40-04. Ce circuit est constitué par la porte ET 40-12 et délivre un signal de sortie lorsque le signal 25 RIP se produit au moment indiqué par F08.C3.K3RT. Le registre d'interruption possède 7 canaux de sortie. Chacun de ces canaux de sortie correspond à un niveau de priorité. Il n'existe cependant pas de canal de sortie correspondant au plus haut niveau de priorité puisqu'un programme d'une telle 30 priorité ne peut pas être interrompu. Dans le codeur 40-09 est codée la priorité d'un programme interrompu le plus urgent. Cette priorité est indiqué à la fig. 40 par les bits LR1 - 3. La fig. 41 montre le registre d'attente et de commande de celui-ci. Le registre d'attente, désigné par 41-01, est eonsti-35 tué par 8 bascules bistables. La commande, qui fait partie de l'ensemble des circuits logiques, est constituée par les circuits conditionnés 41-02. 41-03. 41-04. les portes multiples ET 41-05» 41-06, 41-07 et par la porte multiple OU 41-08. La figure montre en outre le e odeur 41-09. 70 12740 53 2044718 Les informations suivantes peuvent être inscrites dans le registre d'attente 41-01 : - le contenu des bits 01 - 08 du registre d'information ; - un signal amené par l'un des canaux LO - 7 et qui peut 5 être inscrit dans la bascule bistable connectée au canal respectif. Cette inscription peut signifier, soit le réarmement, soit la remise à zéro,. Les données provenant du registre d'information sont inscrites dans le registre d'attente par l'intermédiaire de la porte 10 multiple ET 4 ' —05 et de la porte multiple OU 41-08. La porte multiple ET 41-05 est ouverte par un signal provenant du circuit conditionné 41-02. Ce circuit est constitué par la porte ET 41-10 et délivre un signal de sortie lorsque la condition FP.R218 est remplie au moment indiqué par E08.C2.K0RT. 15 La remise à zéro de l'une des bascules bistables du regis tre d'attente au moyen d'un signal amené par l'une des lignes respectives L0 - 7 s'effectue par l'intermédiaire de la porte multiple ET 41-06 et de la porte multiple OU 41-08. La porte multiple ET 41-06 est ouverte par un signal provenant du circuit 20 conditionné 41-05. Ce circuit est constitué par la porte ET 41-11 et la porte OU 41-12. Ces portes sont connectées de' la façon représentée à la figure. Le circuit conditionné délivre un signal de sortie lorsque le signal R116 se produit au moment indiqué par K3RT dans le troisième cycle des phases I?Q7 ou E10. 25 Le réarmement^de l'une des bascules bistables du registre d'attente, au moyen d'un signal amené par l'une des lignes respectives L0 - 7, s'effectue par l'intermédiaire de la porte mul-* % tiple ET 4^-07 et de la porte multiple OU 4'-08. La porte multiple ET 41-07 est ouverte par un signal provenant du circuit con-30 ditionné 41-04. Ce circuit est constitué par la porte ET 41-13 et délivre un signal de sortie au moment indiqué par F05.C3.K3RT. Les canaux de sortie du registre d'attente sont désignés par WR0 - 7. Ces 8 canaux de sortie correspondent aux différents niveaux" de priorité, jans le codeur 41-09 est codée la priorité 3i) du programme interrompu et reporté, le plus urgent . Cette priorité codée est indiquée par les bits LWÎ - 3. La fig. 42 montre un premier circuit de sélection 42-0"i, un deuxième circuit de sélection 42-0 2 et un circuit d'interruption de programme 42-05. Les deux circuits de sélection ainsi 70 12740 54 2044718 que le circuit d'interruption de programme font partie de l'ensemble des circuits logiques. Le circuit d'interruption de programme 42-05 est constitué par un dispositif comparateur 42-04 et par une porte ET 42-0^. 5 Le dispositif comparateur 42-04 réagit aux bits Pi - 3 qui indiquent la priorité du programme en cours dans le moniteur central de commande et de calcul, et réagit également aux bits R222 - 24 qui indiquent la priorité d'un programme à mettre en route en vertu d'un transport. Le dispositif comparateur déli-10 vre un signal de sortie LKP lorsque le programme cité en dernier présente une priorité supérieure à celle du programme en cours. Le signal LKP est amené à la porte ET 42-05. Cette porte ET 42-0;? délivre un signal de sortie CPI lorsque le moniteur central de commande et de calcul autorise une interruption 15 au moyen du signal IHTB. Dans le premier circuit de sélection 42-01, la priorité du programme interrompu reporté, le plus urgent, est comparée à la priorité du programme en cours dans le moniteur central de commande et de calcul. Ce circuit de sélection réagit donc 20 aux bits LW1 - 3 et P1 - 3 et délivre un signal de sortie LWP • » lorsque la priorité du programme en cours est supérieure à celle du programme interrompu reporté, le plus urgent. Dans le deuxième circuit de sélection, le programme de la plus haute priorité est sélectionné parmi les programmes inter-25 rompus et reportés. Ce deuxième circuit de sélection comporte à cette fin un dispositif comparateur 42-06 et un dispositif d'identification 42-07. Le dispositif comparateur 42-06 réagit aux bits LR1 - 3 qui indiquent la priorité du programme interrompu le plus urgent ainsi qu'aux bits LW1 - 3 qui indiquent la 30 priorité du programme reporté le plus urgent. Le signal de sortie du dispositif 42-06 représente la plus haute des deux priorités amenées. Ce signal de sortie est amené au dispositif d'attente 42-07. Après l'amenée des bits LR1 - 3 à ce disposi-tif d'attente, ce dernier ne délivre un signal RRW que lorsque 35 la priorité sélectionnée la plus haute correspond à celle indiquée par les bits LR1 - 3. Si un registre d'attente et d'in-terruption ne contient aucune information, le niveau de priorité le plus bas est indiqué dans le dispositif comparateur. Ceci s'effectue au moyen d'un signal RR0 - 7 amené par la ligne 40 42-08. 70 12740 55 2044718 Enfin, la fig. 43 montre un dispositif comparateur 43-01 qui réagit à un signal amené par l'un des canaux 10-7 et à un signal amené par l'un des canaux WRO-7 et délivre un signal WRL « lorsque, dans le registre d'attente, est déjà enregistré un 5 programme dont la priorité est égale à celle du programme à mettre en route en vertu du transport effectué. §'10 - Conditions de comptage La fig. 44 montre le circuit conditionné au moyen duquel le contenu des bits 01- 15 du premier registre de mots de code 10 peut être augmenté ou diminué de 1 unité. Ce circuit conditionné est constitué par les portes Eî 44-0i à 44-05 et par les portes OU 44-06 à 44-09. Ces portes sont connectées de la façon représentée à la figure. Le circuit conditionné délivre un signal de sortie lorsque, soit la porte ET 44-04, soit la porte 15 ET 44-05 émet un signal. La porte ET 44-04 délivre, au moment K0RT, un signal soit dans le premier cycle de la phase F05, soit dans le deuxième cycle de la phase E07 ou de la phase FiO. La porte ET 44-05 délivre, au moment indiqué par P02.C1.K4RT, un signal de sortie 20 lorsque les conditions suivantes sont remplies : - IDR ou ODR ; - ETE ; - R32Ô ou W7. La fig. 45 montre le circuit conditionné qui permet de 25 déterminer si le contenu des bits Oi- 15 du premier registre de mots de code doit être augmenté ou diminué de 1 unité. Le contenu des bits 01—15 doit être diminué de 1 unité lorsque la condition indiquée à la fig. 45 est remplie. Ce circuit conditionné est constitué par la porte ET 45-01 et par la porte OU 30 45-02 et délivre un signal de sortie dans le deuxième cycle de la phase F07 ou de la phase F10. La fig. 46 montre le circuit conditionné au moyen duquel le contenu des bits 16- 18 du premier registre de mots de code peut être augmenté de 1 unité. Ce circuit est constitué de la 35 porte ET 46-01 et des portes OU 46-02 et 46-03. Ces portes sont connectées de la façon représentée à la figure. Le circuit conditionné délivre un signal de sortie au moment indiqué par F02»C1»K5RT lorsque les conditions IDR ou ODR, R320 et W5 ou W6 sont remplies. 70 12740 •■><> 2044718 Avant d'élucider les différentes fonctions de commande à l'aide des organigrammes, il convient de faire encore une remarque concernant le circuit représenté à la fig. 47. Ce circuit est prévu pour le réarmement de la ligne El1 en vue de l'ins-5 truction I/O "EP". Le circuit est constitué par la bascule bistable 47-0 i et les portes ET 47-02 et 47-03. Ces éléments sont connectés de la façon représentée à la figure. Si R216-18 • est égal à 100 et que le décodeur 32-03 a délivré le signal EP, la bascule bistable 47-0i est amenée dans le premier état stable 10 au moment indiqué par P08.C3.K0RT. Dans cet état, la ligne EP se trouve réarmée. Au premier moment suivant indiqué par K2RT, la bascule bistable est amenée dans le deuxième état stable. Dans cet état, la ligne EP est à nouveau remise à zéro. § 11 - Le transport. 15 Les fig. 48 et 49 montrent les organigrammes à l'aide desquels le transport entre le multiplexeur et la mémoire est élucidé. La fig. 48 montre l'organigramme d'un transport, depuis le multiplexeur vers la mémoire, effectué en vertu d'une demande de données d'entrée. Cet organigramme s'applique à peu de choses 20 près au cas d'un transport qui doit être effectué en vertu d'une demande de données de sortie % seuls les blocs 48-01 et 48-02 doivent être remplacés'respectivement par les blocs 48-03 et 48-04. Il suffit donc d'expliquer ci-après le transfert qui s'effectue en vertu d'une demande de données d'entrée. La fig. 25 49 montre l'organigramme d'un transport, depuis le multiplexeur à la mémoire, effectué en vertu d'une interruption externe (external interrupt). Lorsqu'un transport doit être effectué par l'unité de commande d'entrée et de sortie en vertu d'une demande de données 30 d'entrée et que l'organe d'entrée et de sortie, dont l'information provient, n'était pas déjà connecté au multiplexeur lors du dernier transport effectué (l'unité de coianande d'entrée et de sortie ne se trouve pas dans le "burst-mode" ; R3'I9 £ l), les adresses des mots de code doivent être déterminées d'abord. 35 Ceci s'effectue dans le registre des adresses de mots de code 18-01. Les bits 4-11 sont déterminés par un signal numérique provenant du multiplexeur et amenés par les 8 lignes d'adresses, ce signal contenant une identification de l'organe d'entrée et de sortie connecté au multiplexeur. Ceci s'effectue, comme le 70 12740 57 2044718 montre la fig. 18, avant que l'unité de commande d'entrée et de sortie n'ait été amenée dans l'état de travail, c'est-à-dire lorsque la condition GEN.SCAN.BIO est remplie. Les bits 1-5 de l'adresse du mot de code, qui indiquent le type de mot de code, 5 sont déterminés dans le circuit logique 18-08. La condition en question est indiquée à la fig. 20. Par conséquent, l'adresse du mot de code CD1 est déterminée dans la phase P00. Cette adresse est transférée par l'intermédiaire du registre d'adresses effectif 18-02 au registre d'adresses de mémoire présent-10 dans la mémoire. Ceci s'effectue encore dans la phase P00 (voir le circuit conditionné 18-03). Avait que le mot de code indiqué par le registre des adresses des mots de code 18-01 ne puisse être inscrit dans le premier registre de mots de code 31-0i, le registre doit être remis à zéro. Il résulte des circuits 15 conditionnés 51-o3 et 51-04 que cette remise à zéro s'effectue au moment indiqué par P01.C1.K5RT. Au premier moment suivant indiqué par P01.C1.K4RT, le mot de code CD1 peut être inscrit dans le premier registre de mots de code. Ceci est indiqué dans l'organigramme de la fig. 48 par R2 := (AC) où le contenu du 20 premier registre de mots de code est désigné par R2, le contenu du registre des adresses des mots de code par AC et le contenu de l'emplacement de mémoire indiqué par le registre d'adresses de mots de code par (AC). Le signe := signifie "devient". Si la partie ¥ du mot de code C'Dl n'est pas égale à 000 25 ou à 100, l'information provenant du multiplexeur est immédiatement inscrite dans la mémoire. Cependant, avant que le transport de données s'effectue, le mot de code CD2 est inscrit dans le deuxième registre de mots de code 55-01. En présence de la phase P01 et lorsque la partie ¥ citée n'est pas égale à 000 ou 50 à 100, c'est-à-dire lorsque la condition représentée à la fig.21 est remplie, les trois premiers bits de la deuxième adresse de mot de code sont déterminés dans le circuit logique 18-08. De ce fait, l'adresse du mot de code CD2 est alors déterminée dans ' » le registre des adresses des mots de code. Cette adresse est à 3:? nouveau inscrite dans le registre d'adresses de mémoire par l'intermédiaire du registre d'adresses effectif 18-0 2. Ceci s'effectue dès le premier cycle de la phase P01 (voir le circuit conditionné 18-03)♦ Avant que le mot de code ainsi déterminé ne puisse être inscrit dans le deuxième registre de mots de code, 70 12740 58 2044718 ce registre doit être remis à zéro. Comme le montre le circuit conditionné 33-0 2. cette remise à zéro s'effectue au moment indiqué par FOI.C2.K3RT. Le mot de code CD2 est inscrit dans le deuxième registre de mots de code au premier moment suivant 5 indiqué par F01.C2.K4RT. Ceci esb représenté dans l'organigramme de la fig. 48 par R3 := (AC) où R3 représente le contenu du deuxième registre de mots de code. Après que les mots de code CD1 at CD2 sont inscrits dans le registre de mots de code considéré, l'information peut être transférée des lignes d1informa-10 tion dans le registre d'information et être inscrits à partir de ce dernier dans la mémoire. Si le transport s'effectue suivant le "burst-mode" (R319=1)> les mots de code nécessaires à cette opération se trouvent déjà dans les registres de mots de code correspondants. Comme le montrent le circuit conditionné 15 35-02 et la fig. 36, l'information est transférée des lignes d'information au registre d'information 36-0i au moment indiqué par F0i.C2.HC. Au moment K5RT immédiatement suivant (voir fig. 38), l'information est transcrite du registre d'information ■ dans la mémoire, à savoir sur la ligne de mémoire indiquée par 20 les bits 01 - 15 du premier registre de mots de code. Dans ce but, ces bits sont inscrits dans le registre d'adresses effectif 18-02 dès le deuxième cycle de la phase F01 (voir fig. 28 ex 18). Aux emplacements de bit 01 - 15 se trouve en effet, déjà, la partie AL du mot de code CD1. La fig. 48 représente 25 les opérations citées par R1 i- INFO et (AL) := R1. Ici, Ri désigne le contenu du registre d'information et INFO désigne l'information des lignes d'information, alors que le contenu de la ligne de mémoire indiquée par la partie AL du mot de code CD1 est désigné par (AL). 30 Un certain nombre d'opérations doit, à présent, être ef fectué afin de déterminer les emplacements de mémoire auxquels des données nouvelles peuvent, le cas échéant, être inscrites. Le bit 20 du deuxième registre de mots de code (R320) indique si la partie ¥ du mot de code CD1 doit être modifiée. Si R320 / 35 1, la partie ¥ du mot de code CD1 n'est pas changée. Si R320 = 1, et la partie ¥ / 111, la partie ¥ doit être augmentée de 1 unité, de sorte que l'emplacement du premier caractère suivant à l'intérieur d'un point mémoire est indiqué.■ Ceci n'est important que pour l'inscription de mots de 8 bits (caractères). 70 12740 59 2044718 La fig. 46 montre que la partie W est augmentée d'une unité au moment indiqué par F02.C1.X5RT. Si la partie est W = 111, elle doit être remplacée par 101. Par ce moyen est déterminé l'emplacement du premier caractère suivant à inscrire sur une ligne 5 de mémoire encore à indiquer. La partie W est modifiée en 101 en remettant le bit i7 du premier registre de mots de code à zéro. Il ressort du circuit conditionné 32-02 et de la figure 31 que ceci s'effectue au moment indiqué par F02.C1 .K5RT. La question de savoir si une ligne immédiatement suivante 10 de la mémoire peut être déterminée par la partie AL du mot de code CD1, après que cette partie a été augmentée de 1 unité, se décide dans le circuit d'équivalence 34-O'i . Lorsque la partie AL du mot de code CD1 est équivalente à la partie AE du mot de code CD2, le bloc de mémoire en question est entièrement rempli. 15 Dans ce cas, une ligne immédiatement suivante de la mémoire ne peut pas être indiquée par une augmentation de la partie AL d'une unité. S'il s'avère que cette équivalence n'existe pas, la partie AL du mot de code GDi est augmentée de 1 unité. Ceci s'effectue au moment indiqué par îl02.C1.K4RT (voir fig. 44). De 20 cette façon est donc déterminé l'emplacement du premier caractère suivant à inscrire soit sur 3a même ligne de mémoire, soit sur une ligne immédiatement suivante de la mémoire. S'il s'avère que R3'i9 = 1 et que le transfert doit, par conséquent, s'effectuer suivant le "burst-mode", l'unité de 25 commande d'entrée et de sortie met fin à son activité pour ne la reprendre que lorsque le moniteur central de commande et de calcul le permet. Au moment où l'unité de commande d'entrés et de sortie est mise en action, cette unité recommence le transfert de données (suivant le "burst-mode"). 30 Si R319 / 1» 3.e mot de code modifié doit être réinscrit dans la mémoire. L'emplacement dans la mémoire où le mot de code CD1 doit être mis en mémoire est indiqué par le registre des adresses aes mots de code 18-01. En présence de la phase P02, les trois premiers bits du registre des adresses des mots 35 de code sont déterminés dans le circuit logique 18-08, et ce, lorsque la condition établie à la fig. 20 est remplie. Cette adresse est à- nouveau transférée au registre des adresses de mémoire par l'intermédiaire du registre d'adresses effectif 18-02. Ceci s'effectue dans le premier cycle de la phase F02 12740 60 2044718 et lorsque, en outre, la condition R31y.ETF est remplie (voir le circuit conditionné 18-05). Il ressort de la fig. 38 que le mot de code CDi est mis en mémoire au moment indiqué par F02.K5RT dans l'emplacement de mémoire ainsi indiqué. Ceci est indiqué à la fig. 48 par (AC) : = R2. Dans ce cas aussi l'unité de commande d'entrée et de sortie met fin à son activité pour ne recommencer le transport (non pas suivant le "burst-mode") que lorsque le moniteur central de commande et de calcul le permet. S'il s'avère qu'il y a équivalence entre les bits 01- 15 du deuxième registre de mots de code, il se forme le signal ETF qui indique que le transfert est terminé, Il ressort de la fig. 34 que ceci s'effectue au moment indiqué par F02.C1. K3RT. Après achèvement du transport, R319 doit, lorsqu'il est nécessaire, être remis à zéro. Ceci s'effectue, comme le montre le ci.-cuit conditionné 33-05* au moment indiqué par F02.C1.K5RT. Cette opération sert à éviter qu'après achèvement du transport, il ne se produise un signal indiquant qu'un transport suivant doit s'effectuer suivant le "burstmode". Dans ce qui précède, on n'a considéré que le cas où la partie W du mot de code CDl n'est pas égale à 000 ou à 100. Si, cependant, la partie W est égale à 000 ou à 100, le transport sert à la modification du mot de code. Dans ce cas, l'information provenant du multiplexeur est inscrite dans le premier registre des mots de code. Le mot de code ainsi modifié est al03S ramené dans la mémoire. Le circuit conditionné 51-02 fait ressortir que cette modification de mot de code s'effectue au moment indiqué par F01.C1.K0RT. L'emplacement de mémoire où le mot de code modifié doit être mis en mémoire est encore enregistré dans le registre des adresses des mots de code. Cette adresse est à nouveau transférée au registre d'adresses de mémoire par l'intermédiaire du registre d'adresses effectif. Ceci s'effectue dans le premier cycle de la phase FOI (voir le circuit conditionné 18-05). Comme le montre la fig. 58, le mot de code modifié est mis en mémoire à l'emplacement de mémoire indiqué, au moment indiqué par F01.C1.K5RT. Ces dernières opérations sont indiquées à la fig. 48 par R2 := INFO et (AC) ï-R2. 70 12740 6 2044718 L'unité de commande d'entrée et de sortie met fin à sa fonction de transport en envoyant éventuellement- un signal d'arrêt à l'appareil périphérique connecté au multiplexeur. Ce signal d'arrêt n'est envoyé que lorsque le bit 21 du premier 5 registre de mots de code est égal à un (voir fig. 34). La fonction de commande effectuée ensuite par l'unité de commande d'entrée et de sortie sera élucidée ci-après à l'aide de l'organigramme représenté à la fig. 50. Si l'unité de commande d'entrée et de sortie doit effec-10 tuer un transport en vertu d'une interruption externe, ce transport ne nécessite qu'un seul mot de code. La détermination de l'adresse du mot de code CD7 nécessaire s'effectue à nouveau dans le registre des adresses des mots de code 18-0i. Les bits 4- 11 « sont déterminés par un signal numérique provenant du multiplexeur 15 et amené par les 8 lignes d'adresses, ce signal contenant une identification de l'organe d'entrée et de sortie connecté au multiplexeur. Cette opération s'effectue, comme le montre la fig.18 avant que l'unité de commande d'entrée et de sortie n'ait été amenée dans l'état de travail. Les bits 1- 3 de l'adresse du 20 mot de code, qui indiquent le type de mot de code, sont déterminés dans le circuit logique 18-08. La condition correspondant à cette opération est représentée à la fig. 26. L'adresse du mot de code CD7 est déterminée dans la phase FOO. Cette adresse est transférée dans le registre d'adresses de mémoire par l'intermé-25 ûtiaire du registre d'adresses effectif 18-02. Ceci s'effectue dans la phase FOO (voir le circuit conditionné 18-05)• Avant que le mot de code ŒD7 indiqué par le registre d'adresses de mots de code ne puisse être inscrit dans le premier registre de mots de code 31-01, le registre doit être remis à zéro. Cette 50 remise à zéro et l'inscription dans le premier registre de mots de code s'effectuent de la même façon et aux mêmes moments que dans le cas où le transport doit être effectué en vertu d'ùne demande de données d'entrée. Ceci est indiqué dans l'organigramme de la fig. 49 par R2 := (AC). Après inscription du mot de 55 code CD7 dans le registre de mots de code correspondant, l'information peut être transférée des lignes d'information dans le registre d'information et, ensuite, être transcrite du registre d'information dans la mémoire. Il ressort du circuit conditionné 55-02 et de la fig. 36 que l'information est transférée des 70 12740 62 2044718 lignes d'information dans le registre d'information 36-01 au moment indiqué par F0i.C1.HC. Au moment K5RT immédiatement suivant (voir fig. 38), l'information est transférée du registre d'information dans la mémoire, à savoir sur la ligne de mémoire 5 indiquée par les bits 01- 15 du premier registre de mots de code. Ces opérations sont indiquées à la fig. 49 par R1 := INFO et (AL) := Ri. Comme dans le cas où le transport doit s'effectuer en vertu d'une demande de données d'entrée, le bit 19 du deuxième 10 registre de mots de code doit ici aussi, au besoin, être remis à zéro. L'unité de commande d'entrée et de sortie met fin à sa fonction de transport en envoyant un signal d'arrêt à l'appareil périphérique connecté au multiplexeur. Ce signal d'arrêt n'est 15 envoyé que lorsque le bit 21 du premier registre de mots de code est égal à 1. ii 12- Interruption de programme Si, après achèvement d'un transport, les signaux R219 at CPI sont apparus dans le premier cycle de la phase F02, l'unité 20 de commande d'entrée et de sortie exécute comme deuxième fonction de commande la préparation d'une interruption de programmé. Ceci s'effectue dans les phases F03 et F04 (voir fig. 3). Le circuit conditionné, au moyen duquel la phase F03 est obtenue à partir du premier cycle de la phase F02, est identique à celui 25 qui a pour effet que la préparation d'une interruption de programme s'exécute en tant que deuxième fonction de commande. Ce circuit conditionné est représenté à la fig. 6 et peut être désigné par FvJ2C1 .ETF.R219*CP1. Le signal CPI résulte du circuit d'interruption de programme 42-03» et indique que le programme à 30 mettre en route, en vertu d'un transport, présente une priorité supérieure à celle du programme en cours, et que le moniteur central de commande et de calcul a signalé que son fonctionnement peut être interrompu. L'organigramme à l'aide duquel la deuxième fonction de commande citée est élucidée est représenté à la 35 fig. 50. A une adresse fixe prévue dans la mémoire est indiqué comment le programme en cours a été mis en route. Cette adresse est appelée adresse clef. Dans tous les cas où les portes multiples ET 18-06, 28-01 et 29-01 sont fermées, l'adresse clef 70 12740 63 2044718 est indiquée par le registre d'adresses effectif 18-02. l'adresse clef contient en permanence'1'adresse du mot de code du programme en cours, c'est-à-dire l'adresse du mot de code CD3» CLb ou CD8, qui correspond chaque fois au programme en cours. Ces 5 mots de code contiennent l'adresse du début du programme correspondant. Dans le cas d'une interruption de programme, l'adresse de mot de code correspondant au programme en cours doit être éliminée de l'adresse clef et être provisoirement mise en mémoire ailleurs. Cette dernière opération s'effectue dans la 10 première mémoire auxiliaire 01-17. Cette mémoire auxiliaire contient, pour chaque niveau de priorité, un nombre fixe de lignes dans lesquelles peuvent être mises en mémoire les adresses des mots de code (tertiaires) qui indiquent les programmes interrompus. 15 A la fig. 50, les programmes cités sont indiqués par R1 := (clef) et C11 (P) Ri où (clef) = (sleutel), indiquée à la figure, représente le contenu de l'adresse clef (l'adresse d'un mot de code tertiaire = clef;, R1 représente le contenu du registre d'information et C11 (P) représente une ligne du 20 niveau de priorité P dans la première mémoire auxiliaire. Il ressort du circuit conditionné 37-01 et de la fig. 36 que la clef est inscrite dans le registre d'information au moment indiqué par Î103.C1.HC. Les emplacements dans la première mémoire auxiliaire sont indiqués par le registre des adresses de la 25 liste d'attente 30-01. les bits 1 et 2 de ce registre des adresses de la liste d'attente sont tous les deux égaux à zéro dans la phase F03 (voir les circuits conditionnés 30-02 et 30-04). la priorité est transférée du registre P 39-01 dans les bits 3- 5. Comme il ressort du circuit conditionné 30-14, ceci « " 30 s'effectue dans le premier cycle de la phase 3?03. Les bits 6- 15 du registre des adresses de la liste d'attente ne sont pas utilisés. Dans le registre des adresses de la liste d'attente se détermine de la façon indiquée l'adresse où la clef du programme à interrompre doit être consignée. Le circuit condi-35 tionné 29-02 montre que cette adresse est encore placée dans le registre d'adresses effectif dès le premier cycle de la phase F03. A partir de ce dernier registre, l'adresse est transférée au registre d'adresses de mémoire. La clef placée dans le registre d'information est inscrite dans la première mémoire auxi- 70 12740 64 2044718 liaire à l'emplacement déterminé par le registre d'adresses de la liste d'attente au moment K5RÏ qui fât suite au moment P03.G1.HC précédemment cité (voir fig. 38). La clef est, en effet, transcrite de l'adresse clef dans le registre d'informa-5 tion au moment P03.C1.HC. Ensuite, l'adresse de l'un des mots de code CD3» CD6 ou CD8 du programme à mettre en route doit être enregistrée dans l'adresse clef. Si l'une des conditions des fig. 22, 25 ou 27 est remplie, les trois premiers bits du registre des adresses des mots de code sont déterminés dans le 10 circuit logique 18-08. C'est ainsi que l'adresse de l'un des mots de code CD3, CD6 ou CD8 est constituée dans le registre des adresses des mots de code. Il ressort du circuit conditionné 36-03 que l'adresse de mot de code ainsi formée est inscrite dans le registre d'information au moment indiqué par 15 P03.C2.K5RT. Au moment K5RT suivant»le contenu du registre d'information est mis en mémoire dans l'adresse clé (voir fig. 38). A la fig. 50 les opérations citées ci-dessus sont désignées par R1 := AC et (clé) := RI où AG désigne l'adresse de l'un des mots de code CD3» CD6 ou CD8. La question de savoir 20 quel est le mot de code formé, dépend de ce que la préparation d'une interruption de programme à la suite d'un transport s'effectue en vertu d'un IDR ou en vertu d'un ODR ou encore d'un El. En présence d'une interruption de programme, la clé du programme à interrompre doit non seulement être mise en mémoire 25 dans la première mémoire auxiliaire mais il est en outre nécessaire d'indiquer dans le registre d'interruption 40-0 Dans la phase F04 le registre des adresses de la liste d'attente affiche en outre une deuxième adresse de mémoire, qui 35 contient une instruction de discontinuité, destinée au moniteur central de commande et de calcul, grâce à laquelle le programme de conservation peut être mis en route. En effet, avant que le programme d'interruption ne puisse commencer, il doit d'abord être déterminé, où le programme interrompu a été interrompu et 70 12740 65 2044718 les données alors présentes dans les différents registres du moniteur central de commande et de calcul doivent être consignées. Ceci s'effectue par le programme de conservation. Dans ce but, le bit 1 du registre des adresses de la liste 5 d'attente est réarmé ou, autrement dit, amené à l'état 1, alors que le bit 2 reste égal à zéro. Les bits 22 - 24 du premier registre de mots de code sont transférés dans les bits 3-5 (voir les circuits conditionnés 30-02, 30-04 et 50-10). Dans les bits 22 - 24 cités se trouve la priorité L du programme à 10 mettre en route. Il ressort du circuit conditionné 29-02 que le contenu, ainsi déterminé, du registre des adresses de la liste d'attente est transféré dans le registre d'adresses effectif au cours de la phase F04 et est transcrit de ce dernier registre dans le registre des adresses de la mémoire. L'adresse ainsi 15 déterminée, est inscrite dans le registre d'instructions du moniteur centrai de commande et de calcul. A la fig. 50, cette opération est désignée par IR := CL2 (L) où IR représente le contenu du registre d'instructions présent dans le moniteur central de commande et d-- calcul et CL2 (L) représente l'adres-20 se de mémoire indiquée par le registre des adresses de la liste d'attente, à laquelle est enregistrée l'instruction de discontinuité destinée au moniteur central de commande et de calcul. Enfin, la priorité du programme à mettre en route doit être enregistrée dans le registre P (le registre où la priorité 25 du programme en cours est continuellement conservée en mémoire). A la fig. 50, cette opération est indiquée par P := L, où P représente la priorité du programme en cours et L représente la priorité du programme à mettre'en route. Il ressort du circuit conditionné 59-05 que cette opération a lieu au moment indiqué 50 par F04.K0RT. Après ces préparations en vue d'une interruption de programme, l'unité de commande d'entrée et de sortie met fin à son activité pour ne la repr&ndre que lorsque le moniteur central de commande et de calcul le permet. 55 15 - Opération consistant à reporter une interruption de programme. Lorsque après achèvement d'un transport, les signaux R219 et CPI sont apparu'dàns le premier cycle de la phase F02, l'unité de commande d'entrée et de sortie peut, en tant que deuxième 70 12740 66 2044718 fonction de commande, reporter une interruption de programme. Cette opération ne se produit cependant que lorsque R220 = 1. Si R220 = 0, aucun retard n'est apporté à une interruption de programme mais, au contraire, l'unité de commande d'entrée et 5 de sortie met fin à son activité. le fait de reporter une interruption de programme est enregistré dans la deuxième mémoire auxiliaire 01-18 (liste d'attente) et dans le registre d'attente 01-14. le circuit conditionné qui a pour effet que le deuxième cycle de la phase 10 P02 est obtenu à partir du premier cycle de la phase P02, correspond à celui qui a pour effet que soit une interruption de programme est reportée, ceci constituant une deuxième fonction de commande, soit que des opérations ultérieures se trouvent supprimées, l'organigramme à l'aide dunuel est élucidé ce qui 15 précède, est représenté à la fig„ 50„ R220 doit d'abord,être remis à zéro. Ceci s'effectue afin d'éviter que le fait de reporter une interruption de programme ne soit enregistré à plusieurs reprises. Il ressort du circuit conditionné 32-03 et de la fig. 31 que cette remise à zéro après 20 achèvement du transport a lieu au moment suivant indiqué par C1.K5RÏ. Cette opération est indiquée à la fig. 50 par R220 j=0. Ensuite l'un des mots de code CD'l, CD4 ou CD? se trouvant dans le premier registre de mots de code doit être réinscrit dans la mémoire, l'adresse de mémoire prévue dans ce but est 25 déterminée dans la phase P02 du registre des adresses de mots de code. Dans la phase PO2 l'une des conditions indiquées aux fig. 20, 23 et 26 est déjà remplie et les bits 1 - 3 du registre 0 des adresses de mots de code sont constitués dans le circuit logique 18-08. Il ressort du circuit conditionné 18-03 que dans 30 le premier cycle de la phase P02 l'adresse déterminée dans le registre des adresses de mots de code 18—01 est transférée dans le registre des adresses de la mémoire par l'intermédiaire du registre d'adresses effectif 18-02. Le mot de code présent dans le premier registre de mots de code est inscrit au cours de la 35 phase P02 à l'emplacement de mémoire correspondant (voir fig.38) cette opération est indiquée à la fig. 50 par (AC) := R2. A présent, le registre des adresses de la liste d'attente indique la ligne de mémoire sur laquelle se trouve l'adresse d'un emplacement de mémoire situé à 1'.intérieur de la mémoire 70 12740 67 2044718 auxiliaire ou de la liste d'attente. Cette liste d'attente possède pour chaque niveau de priorité un nombre fixe de lignes sur lesquelles les adresses des mots de code (tertiaires) indiquant les programmes d'interruption reportée peuvent être mises 5 en mémoire. Ces mots de code contiennent en effet l'adresse du début du programme correspondant. A cette fin, dans le registre des adresses de la liste d'atteute le bit 1=0 et le bit 2 = i dans la phase ]?02 et les bits 22 - 24 du premier registre de mots de code sont transférés dans les bits 3-5 (voir les 10 circuits conditionnés 51-02. 50-04. 30-10). Ici non plus les bits 6-15 ne sont pas utilisés. L'adresse ainsi déterminée est transférée dans le registre des adresses de la mémoire par l'intermédiaire du registre d'adresses effectif. Ceci a l;_eu dans le deuxième cycle de la phase F02 (voir le circuit condi-15 tionné 29-02). Avant que le contenu de l'emplacement de mémoire indiqué ne puisse être transféré dans le premier registre de mots de code, le registre de mots de code doit être remis à zéro. Ceci s'effectue, comme le montre le circuit conditionné 51-04 au moment indiqué par F05.C1.K3RT. Au moment suivant 20 indiqué par F05.C1.K4RT, un mot de 1ii bits indiqué par le registre d'adresses de la liste d'attente est inscrit dans le premier registre de mots de code. Dans les bits R201 - 15 se trouve donc l'adresse d'une certaine ligne de mémoire située à l'intérieur de la liste d'attente, ligne de mémoire qui correspond 25 à la priorité du programme d'interruption reporté, à enregistrer dans la liste d'attente. Cette adresse sera désignée ci-après sous le nom "d'indicateur". Chaque fois qu'un programme d'interruption reportée doit être enregistré dans la liste d'attente, cet indicateur doit être augmenté de 1 unité. De ce fait, la 30 ligne immédiatement suivante à l'intérieur du niveau de priorité L de la liste d'attente est indiquée. Il ressort de la fig.44 que l'augmentation a lieu au moment indiqué par F05.C1.K0RT. Ces opérations ainsi que les précédentes sont indiquées dans l'organigramme de la fig. 50 par R2 := CL3 (L) et ALR2V + 1. 55 L'indicateur ainsi augmenté de 1 unité doit être réins crit sur la ligne de mémoire d'où il provenait. L'adresse de cet emplacement de mémoire continue à être indiquée par le registre d'adresses effectif. La réinscription a lieu au moment F05.C2.K5RT (voir fig. 58). Cette opération est indiquée à la 70 12740 68 2044718 fig. 50 par CL3 (I) := E2. le fait de reporter un programme d'interruption doit non seulement être enregistré dans la liste d'attente mais aussi dans le registre d'attente 4*1-01. Dans ce registre d'attente 5 il est indiqué si un programme d'interruption reportée de la priorité 1 a déjà été enregistré préalablement. Si ce n'est pas le cas, cette opération doit encore s'effectuer. Comme le montre le circuit conditionné 41-04. ceci a lieu au moment indiqué par F05.C3.K3RT. Cet enregistrement est indiqué à la 9 10 fig. 50 par WR(L) = 1 et, si la réponse à cette question est négative, par WR(l) := 1. En outre, s'il sJavère qu'aucun programme d'interruption reportée de la priorité L n'était encore préalablement présent dans le registre d'attente, R116 doit être réarmé. Si le réarmement du bit 16 (R116 := 1) s'effectue 15 conjointement à l'inscription de l'adresse d'un mot de code tertiaire dans le registre d'information (R1 := AC) et cela après que se présente le signal WRL au moment indiqué par F05.C2.K5RT (voir circuit conditionné 56-04). le signal WRL indique que dans le registre d'attente il n'existe aucun pro-20 gramme dont la priorité est égale à celle du programme d'interruption à mettre en route et, en l'occurence, à reporter. Si un programme de la même priorité que celle du programme à enregistrer dans la liste d'attente avait effectivement été présent, R116 serait resté égal à zéro. L'état R116 = 1 permet, lorsque 25 plusieurs programmes reportés de la même priorité sont présents dans la liste d'attente, de reconnaître le programme le plus ancien. Ri16 est en effet enregistré dans la liste d'attente conjointement à l'adresse du mot de code tertiaire. Il a déjà été indiqué que l'adresse d'un mot de code ter-50 tiaire doit être inscrite dans le registre d'information. Ceci signifie que la clé du programme à reporter est inscrite dans le registre d'information, l'adresse d'un tel mot de code tertiaire est formée dans le registre des adresses des mots de code à la manière décrite précédemment, lorsque l'une des condi-55 tions indiquées aux fig. 22, 25 et 27 est remplie, les trois premiers emplacements de bit du registre des adresses de mots de code sont déterminés par le circuit logique 18-08. Ceci s'effectue dans la phase F05.- Avant que l'indicateur cité ne soit réinscrit dans la 70 12740 69 2044718 mémoire de la façon indiquée, il est placé dans le registre d'adresses effectif au cours du deuxième cycle de la phase F05 (voir fig. 28 et 18). Il ressort de la fig. 38 qu'au premier moment K5RT consécutif au transfert du contenu du registre des 5 adresses de mots de code dans le registre d'information, le contenu du registre d'information (c'est-à-dire la clé du programme à reporter) est inscrit dans la mémoire à l'emplacement de la deuxième mémoire auxiliaire indiqué par l'indicateur. Ces opérations sont représentées à la fig. 50 par R1 := AC et (ALR2)= 10 R1. Après cet enregistrement du fait de reporter une interruption de programme, l'unité de commande d'entrée et de sortie met fin à son activité pour ne la reprendre qu'après que le moniteur central de commande et de calcul le permet. 15 ; H - Interruption 101 Lorsqu'une interruption de programme n'est pas permise puisque le moniteur central de commande et de calcul ne doit pas être interrompu, bien que la priorité du programme à mettre en route soit plus haute que celle du programme en cours et que par 20 conséquent un tel programme soit enregistré en tant que programme d'interruption reportée, il est possible qu'au moment où le moniteur central de commande et de calcul peut à nouveau être interrompu, l'unité de commande d'entrée et de sortie exécute en tant que seule fonction de commande une interruption de pro-25 gramme au profit du programme reporté le plus urgent. Une telle interruption de programme, qui ne s'exfectue pas en vertu d'un transport de données mais sur l'initiative de l'unité de commande d'entrée et de sortie, est appelée une interruption IOI. Une telle interruption est préparée dans les phases FOO, F06, F07 et 30 F04 (voir fig. 3). La priorité du programme reporté le plus urgent est d'aboid inscrite dans les bits 22 - 24 du registre ae mots de code. Il ressort du circuit conditionné 32-01 et de la fig. 31 que ceci a lieu au moment indiqué par F06.C1.K0RT. Cette opération est 35 indiquée dans l'organigramme de la fig. 51 par L := LW'l - 3, où LW1 £> 3 représente la priorité du programme reporté le plus ur-« gent et L le contenu des bits R222 - 24. En présence d'une interruption de programme, la clé, c'est-à-dire l'adresse du mot de code du programme en cours, doit être 70 12740 70 2044718 éliminée de l'adresse clé et être provisoirement mise en mémoire ailleurs. Ceci s'effectue dans un emplacement de mémoire indiqué par le registre des adresses de la liste d'attente et situé à l'intérieur de la première mémoire auxiliaire. Dans ce but, 5 les bits 1 et 2 de ce registre d'adresses de la liste d'attente sont, dans le premier cycle de la phase P06, tous deux égaux à zéro (voir les circuits conditionnés 30-02 et 30-04)« La priorité est transférée du registre P 39-01 dans les bits 3-5. Il e ressort du circuit conditionné 30-14 que cela se produit dans 10 le premier cycle de la phase ]?06. Ici les bits 6 - 15 du registre des adresses de la liste d'attente ne sont pas utilisés non plus. C'est ainsi que se détermine dans le registre des adresses de la liste d'attente l'adresse à laquelle la clé du programme à interrompre doit être consignée. Il ressort du circuit 15 conditionné 29-02 que cette adresse doit encore être inscrite dans le registre d'adresses effectif au cours du premier cycle de la phase F06. A partir de ce dernier registre, l'adresse est prise en charge par le registre des adresses de la mémoire. Il ressort du circuit conditionné 37-01 et de la fig. 36 que la 20 clé est inscrite dans le registre d'information au moment indiqué par P06.C1.HC. Au moment K5RT immédiatement suivant (voir fig. 38), le contenu du registre d'information est inscrit sur la ligne de la première mémoire auxiliaire, déterminé par le registre des adresses de la liste d'attente. A la fig. 51 ces 25 dernières opérations sont désignées par R1 := (clé) et CL1 (P):= R1. Le registre des adresses de la liste d'attente indique en outre la ligne de mémoire sur laquelle se trouve l'adresse de l'emplacement de mémoire de la deuxième mémoire auxiliaire ou 30 de la liste d'attente, à laquelle est mise en mémoire l'adresse du mot de code tertiaire indiquant le programme d'interruption reporté le plus urgent. Dans ce but, les bits 1 et 2 dans le registre des adresses de la liste d'attente sont dans le deuxième cycle de la phase F06 respectivement égaux à zéro et à i et 35 les bits 22 - 24 du premier registre de mots de code sont trans- o férés dans les bits 3-5 (voir les circuits conditionnés 30-02, o 30-04 et 30-10). Ici aussi les bits 6 - '15 ne sont pas utilisés. L'adresse ainsi déterminée est amenée au registre de mémoire par l'intermédiaire du registre d'auresses effectif. Ceci 70 12740 71 2044718 s'effectue encore dans le deuxième cycle de la phase F06 (voir circuit conditionné 29-02). le contenu de l'emplacement de mémoire ainsi indiqué doit être transféré dans le premier registre de mots de code. Avant que cela ne puisse être fait, ce premier 5 registre de mots de code doit être remis à zéro. Il ressort du circuit conditionné 51-24 que cela se produit au moment indiqué par P07.C1.K3RT- Au moment suivant indiqué par F07.C1.K4RT un mot de 15 bits désigné par le registre des adresses' de la liste d'attente Bst inscrit dans le premier registre de mots de code. 10 Dans les bits R201 - 15 se trouve l'adresse de la ligne de mémoi-re, située à l'intérieur de la liste d'attente, où. se trouve l'adresse du mot de code tertiaire indiquant le programme reporté le plus urgent. Cette adresse a déjà été désignée sous le nom "d'indicateur". L'adresse de mot de code indiquée par cet indi-15 cateur est inscrite dans le registre d'information. La fig. 28 montre que dans le premier cycle de la phase F07 les bits 01 - 15 du premier registre de mots de code (c'est-à-dire l'in-dicateur) sont inscrits dans le registre d'adresses effectif et transcrits de celui-ci dans le registre des adresses de la mémoi- . 20 re. Il ressort du circuit conditionné 37-01 et de la fig. 36 qu'au moment indiqué par F07.C2.HC le contenu de l'adresse désignée par l'indicateur est inscrit dans le registre d'information. Le registre d'information contient donc la clé du programme à mettre en route. Au moment F07.C2.K5RT suivant (voir fig. 38) la 25 clé est inscrite da^s l'adresse clé. Ces opérations sont indiquées à la fig. 51 par Ri := (ALR2) et (clé) := R1. Lorsqu'un programme d'interruption reporté est rayé de la liste d'attente, l'indicateur do'it être diminué de i unité. A l'intérieur du niveau de priorité correspondant de la liste 30 d'attente se trouve de ce fait indiquée l'adresse de mémoire à laquelle l'adresse du mot de code du programme reporté à ce moment-là en tant que programme le plus urgent est enregistré. Les fig. 44 et 45 montrent que dans le deuxième cycle de la phase F07 l'indicateur est diminué de 1 unité et ceci au moment 1C0RT. 35 Cette opération est indiquée dans l'organigramme de la fig. 51 par ARL2V, où ALR2 représente l'indicateur déjà mentionné et (ALR2) représente l'emplacement déterminé par le registre des adresses de la liste d'attente, où l'indicateur est enregistré. L'indicateur ainsi diminué de 1 unité doit être réinscrit sur la 70 12740 72 2044718 ligne de mémoire initiale. L'adresse de cet emplacement de mémoire continue toujours à être indiquée par le registre des adresses de la liste d'attente. Cette adresse est inscrite dans le registre d'adresses effectif au cours du troisième cycle 5 de la phase PO7.(voir fig. 29). La réinscription de l'indicateur lui-même s'effectue au moment P07.C5.K5RT (voir fig. 38). Cette opération est indiquée à la fig. 51 par CL3(L) := R2„ Il est en outre vérifié si le programme d'interruption reporté et à mettre en route était le seul programme d'interrup-10 tion reporté de la même priorité présente dans la liste d'attente. Le programme d'interruption reporté le plus ancien et à mettre en route gn dernier à un niveau de priorité donné est indiqué par R116. R116 est indiqué dans la liste d'attente conjointement avec l'adresse du mot de code tertiaire. Par 15 conséquent, si R116 = 1, il n'existe aucun programme d'interruption reporté de cette priorité. Dans le registre d'attente dans lequel il est enregistré qu'il existe au moins un programme reporté d'une priorité déterminée, la bascule bistable correspondant à ce niveau de priorité est remise à zéro. Ceci n'est pas 20 nécessaire lorsque R116 = 0. Il ressort du circuit conditionné 4"l-03 que cela se produit au moment indiqué par FÛ7.C3.K3RT. Cette opération est indiquée à la fig. 51 par WR(L) s=0. En cas de présence d'une interruption ue programme la clé du programme à interrompre doit non seulement être inscrite dans 25 la première mémoire auxiliaire mais il est également nécessaire d'enregistrer dans le registre d'interruption qu'il existe au moins un programme interrompu de la priorité P. Il ressort du circuit conditionné 40-05 que cela se produit au moment P04.K3RT. A la fig. 51 , cette opération est indiquée par RR(P) := 1 où. 50 RR(P) représente la bascule bistable qui est armée par un signal amené sur l'une des lignes RP0 - 7 et qui correspond à la priori- « té P du programme interrompu. Dans la phase F04, le registre des adresses de la liste d'attente affiche en outre une adresse de mémoire qui contient une instruction de discontinuité desti-55 née au moniteur central de commande et de calcul au moyen duquel le programme de conservation peut être mis en route. Avant que le programme d'interruption ne puisse être mis en route, il faut d'abord déterminer où le programme interrompu a été interrompu et les données présentes à ce moment-là dans les différents re 70 12740 73 2044718 gistres du moniteur central de commande et de calcul doivent être consignées. Ceci s'effectue au moyen du programme de conservation. Dans ce but, le bit 1 du registre des adresses de-la liste 5 d'attente est réarmé dans la phase F04j alors que le bit 2 reste égal à 0. Les bits 22 - 24 du premier registre de mots de code sont transférés dans les bits 3-5 (voir les circuits conditionnés 30-02, 30-04, 30-10). Les bits 22 - 24 contiennent la priorité L du programme à mettre en route. Il ressort du circuit 10 conditionné 29-02 que le contenu, ainsi déterminé, du registre des adresses de la liste d'attente est transféré dans le registre d'adresses effectif lors de la phase F04 et est transcrit de ce dernier registre dans le registre des adresses de la mémoire. L'adresse ainsi déterminée est inscrite dans le registre d'ins-15 tructionsdu moniteur central de commande et de calcul. A la fig. 51 cette opération est désignée par IR = CL2 (L). Enfin, la priorité du programme à mettre en route doit être enregistrée dans le registre P (le registre dans lequel la priorité du programme en cours reste toujours enregistrée). A 20 la fig. 51, cette opération est indiquée par P L où P représente la priorité du programme en cours et L représente la priorité du programme à mettre en route. Après ces préparations d'une interruption 101, l'unité de commande d'entrée et de sortie met fin u son activité pour ne la • 25 reprendre que lorsque le moniteur central de commande et de calcul le permet. à 15 - Instruction 1/0 Il existe dans le moniteur central de commande et de calcul une instruction spéciale (B62) permettant de donner des 30 ordres à l'unité de commande d'entrée et de sortie. Etant donné qu'une telle instruction 1/0 du moniteur central de commande et de calcul bloque le moniteur central de commande et de calcul en cas de non-exécutxon par l'unité de commande d'entrée et de sortie, cette instruction 1/0 est exécutée immédiatement après aue 35 l'activité de l'unité de commande d'entrée et de sortie cesse au profit d'autres opérations, l'exécution de cette instruction I/O ne s'effectuant cependant pas suivant le "burst-mode". Si R319 = 1 (burst-mode), le moniteur central de commande et de calcul reste toujours bloqué. 70 12740 74 2044718 L'instruction I/O présente dans le mémoire est désignée par le registre d'adresses effectif du moniteur central de commande et de calcuj.. Avant que cevfce instruction ne soit inscrite dans le premier registre de mots de code, ce registre 5 doit être mis à zéro. Ceci s'effectue au moment F08.C1.K3RT (voir les circuits conditionnés 51-05 » et 51-04). Au moment-suivant indiqué par P08. C1.K4Rï l'instruction I/O est marquée dans le premier registre de mots de code. Cette opération est indiquée dans l'organigramme de la fig. 52 par R2 s = (ë), où 10 E représente le contenu du registre d'adresses effectif, (E) représente le contenu de l'adresse de mémoire désignée par le registre d'adresse effectif et R2 représente le contenu du premier registre de mots de code. Si, après achèvement du transport le signal R219 se pro-15 duit dans le premier cycle de la phase P02, l'unité de commande d'entrée et de sortie peut,en tant que deuxième fonction de commande? exécuter un ordre analogue à l'ordre 1/0 cité. Ceci ne se produit cependant que lorsque en outre R220 est égal à 1. Si R220 = 0, aucune instruction 1/0 n'est exécutée et l'unité de 20 comnand® d'entrée et de sortie met fin à son activité. Si R220 1, une instruction analogue à celle donnée par le moniteur central de commande et de calcul est exécutée. Dans un tel casf l'instruction I/O se trouve à l'adresse du mot de code tertiaire. Ce mot de code et par conséquent également l'instruction 25 1/0 sont donc inscrits dans le premier registre de mots de code comme dans le cas précédent. Si la condition F02.EÏP.R21ÇLR220 et par conséquent également l'une des conditions indiquées aux fig. 22, 25 et 27 sont remplies, l'adresse du mot de code tertiaire est formée dans le 50 registre des adresses de mots de code. Cette adresse est encore transférée dans 1© registre des adresses de la mémoire au cours du premier cycle de la phase P02 par l'intermédiaire du registre d'adresse effectif (voir le circuit conditionné 18-05). Avant que le mot de code tertiaire ainsi désigné ne soit inscrit dans 55 le premier registre de mots de code, ce registre doit être mis à zéro. Ceci s'effectue au moment ir.-liqué par P08. Ci . K3RT (voir les circuits conditionnés 5 i-03 et 51-04). Au moment suivant indiqué par P08.C1.1C4RÏ le. mot de code tertiaire et, en l'occurrence, par conséquent également l'instruction 1/0 sont intro 70 12740 75 2044718 duits dans le premier registre de mots de code. Cette opération est indiquée dans l'organigramme de la fig. 50 par R2 :=(AC). lorsque, maintenant l'inscription I/O a été inscrite dans 5 le premier registre de mots de code, les bits R2i9 - 21 indi-quent le type d'ordre. Ces bits peuvent prendre les valeurs suivantes : - 001 : dans ce cas l'ordre s'appelle SP. Ceci signifie que le contenu du registre P et éventuellement le contenu du 10 registre d'attente et celui du registre d'interruption doivent être inscrits dans la mémoire ; - 000 : dans ce cas l'ordre s'appelle PP. Ceci signifie quele registre P et éventuellement aussi le registre d'attente et le registre d'interruption doivent être remplis 15 avec des informations provenant de la mémoire ; - 111 : dans ce cas l'ordre s'appelle RIP. Ceci signifie qu'un certain programme interrompu doit être remis en route ; - iOO : dans ce cas l'ordre s'appelle EP. Ceci signifie qu'une fonction externe doit être remplie. En cas d'exécution 20 d'un ordre EP un signal envoyé sur la ligne EP permet d'informer un organe d'entrée et de sortie qu'un ordre spécial est présent sur les lignes d'informations (par exemple l'ordre d'exécuter une interruption externe) ; - 110 : dans ce cas l'ordre s'appelle SNP. Ceci signifie que 25 parmi les programmes interrompus et les programmes d'interruption reportés le programme le plus urgent doit être sélectionné et mis en route : - 101 : dans ce cas l'ordre s'-appelle FWL. Celui-ci permet au programme en cours d'enregistrer un progra;.,me déterminé 30 dans la liste d'attente et dans le registre d'attente. le décodage des bits R219 - 21 s'effectue dans le déco-deur 32-03. les fig. 52 et 53 montrent les organigrammes à l'aide desquels les instructions précitées sont expliquées de manière 35 plus détaillée. Ordre SP Au moyen d'un ordre SP, le moniteur central de commande et de calcul peut assurer que le contenu du registre P et, éventuellement, aussi le contenu du registre d'attente et du régis- 70 12740 76 2044718 tre d'interruption soient inscrits dans la mémoire par l'unité de commande d'entrée et de sortie. Cet ordre est élucidé à l'aide de l'organigramme représenté à la fig. 52. Les bits P1 - 3 du registre P sont inscrits dans les em-5 placements de bits 22, 23 et 24 du registre d'information. Les bits 01 - 21 sont remis à zéro. Il ressort du circuit condi-« tionné 36-02 que ceci s'effectue au moment indiqué par P08.C1. KORT. Si, à ce moment, le R218 est, en outre, égal à zéro, le contenu du registre d'attente est transféré dans les emplace-10 ments de bits 01 - 08 du registre d'information et le contenu du registre d'interruption est transféré dans les emplacements de bit 09 - 15 de ce registre d'information. Les bits 16-21 • « sont remis a zéro. C'est au moyen du bit 18 de l'instruction I/O présent dans le premier registre de mots de code qu'il est 15 établi si R218 devient égal à zéro ou à 1. Ces opérations sont désignées à la fig. 52 par R122 - 24 !» P, R101 - 08 s= WR et • • par R109 - 15 := RR où P, WR et RR signifient respectivement le contenu du registre P, du registre d'attente et du registre d'interruption. 20 Puis les données présentes dans le registre d'information sont inscrites aans la mémoire, et ce, à l'emplacement indiqué par le premier registre de mots de code. Dans le cas de l'ordre SP, les bits 01 - 15 indiquent l'emplacement de mémoire auquel le contenu du registre P et, éventuellement, aussi le contenu du 25 registre d'attente et du registre d'interruption doivent être inscrits. Il ressort des fig. 28 et 18 que les bits 01 - 15 du premier registre de mots de code sont transférés au cours du premier cycle de la phase P08 dans le registre des adresses de la mémoire par l'intermédiaire du registre d'adresses effectif. 30 Au premier moment K5RT suivant, le contenu du registre d'information est marqué à l'emplacement de mémoire ainsi indiqué. A la fig. 52, cette opération est indiquée par (ALR2) := R1. Une fois cette opération terminée, l'unité de commande d'entrée et de sortie a accompli l'ordre et cesse, par conséquent, son acti-35 vite. Ordre ffP Au moyen d'un ordre 1P, le moniteur central de commande et de calcul peut assurer que le contenu du registre P et, éventuellement, aussi le contenu du registre d'attente et du registre 70 12740 77 2044718 d'interruption soient remplis par des informations amenées de la mémoire. Gomme dans le cas d'un ordre SP, les bits 01 - 15 indi-quent la ligne de mémoire sur laquelle se trouvent les données respectives. Le contenu de la ligne de mémoire ainsi indiqué 5 est introduit dans le registre d'information. Il ressort des circuits conditionnés 57-02 et 37-01 que cela s'effectue au moment indiqué par E08.C2.HC. Cette opération est indiquée à la fig. 52 par R1 := (ALR2). Ensuite, les bits R122 - 24 sont transférés dans le régis-10 tre P et, si R218 / 1, les bits R10i - 08 sont, en outre, trans-férés dans le registre d'attente et les bits R109 - 15 dans le registre d'interruption. Il ressort des circuits conditionnés 59-02. 40-02 et 41-02 que ces opérations s'effectuent au moment indiqué par F08.C2.K0RÏ. Ces opérations sont désignées à la 15 fig. 52 par P := R122 - 24, WR := R101 - 08 et par RR : = • • R109 - 15. Une fois ces opérations effectuées, l'unité de com-mande d'entrée et de sortie a accompli l'ordre SP reçu et cesse son activité. Ordre RIP 20 Au moyen d'un ordre RIP, le moniteur central de commande et de calcul peut assurer qu'un certain programme interrompu soit remis en route. Le moniteur central de commande et de calcul ne donnera cet ordre que lorsqu'il aura accompli tant le programme en cours que le programme de rétablissement faisant 25' suite à ce dernier. Dans ce but, la priorité du programme interrompu le plus urgent est inscrit dans le registre P. Il ressort du circuit conditionné 59-04 que cela a lieu au moment indiqué par F08.C2.K0RT. Cette opération est indiquée à la fig. 52 par P := 50 1S1 7 3- Lors ae la mise en route d'un programme interrompu, celui-ci est rayé du registre d'interruption. Ceci s'effectue par remise à zéro de la bascule bistable respective du registre d'interruption, au moyen d'un signal amené par l'une des lignes 55 RP1 - 7. La remise à zéro s'effectue, comme le circuit condi-tionné 40-04. au moment indiqué par P08.05.K5RT. Ce^te opération est indiquée à la fig. 52 par xlR (P) := 0. Enfin, la clef du programme interrompu en question doit être inscrite dans l'adresse clef de la mémoire. Cette clef se 70 127U0 78 2044718 trouvait préalablement mise en mémoire à un emplacement indiqué par le registre d'adresses de la liste d'attente. Cette adresse est rétablie dans la phase F08. Dans ae but, les bits 1 et 2 du registre des adresses de la liste d'attente sont égaux à 5 zéro. jja priorité du programme reporté le plus urgent est transférée dans les bits 3-5 (voir les circuits conditionnés 30-02, 30-03 et 30-1b). les bits 6 - 15 ne sont pas utilisés. — ————— ^ L'adresse ainsi déterminée est transférée dans le registre des adresses de la mémoire par l'intermédiaire du registre d'adres-10 ses effectif. Comme le montrent les fig, 29 et 1c, ceci s'effectue dans le premier cycle de la phase F08« le contenu de la position de mémoire indiquée-est inscrit dans le registre d'information au moment indiqué par F08.C2.HC (voir les circuits conditionnés 37-01, 37-02 et fig. 36). Au moment K5RT suivant, 15 la clef présente dans le registre d'information est transférée dans l'adresse clef. Ces dernières opérations sont indiquées à la fig. 52 par R1 s = CL1 (P) et (celf) : = R1.. Une fois ces opérations terminées, l'unité de commande d'entrée et de sortie a accompli l'ordre et cesse, par conséquent, son activité. 20 Ordre EF En présence d'un ordre EP, une fonction externe (external function) est exécutée. Dans ces auditions, un signal est envoyé sur la ligne EP et amené à l'un des organes d'entrée et de sortie. Ce signal sert à indiquer qu'il se trouve sur les lignas 25 d'information un ordre spécial, par exemple l'ordre d'exécuter une interruption externe. . Cet ordre EP est mis en mémoire à la position de mémoire indiquée par la partie AL de l'instruction 1/0. La partie AL de 1 * instruction 1/0, c'est-à-dire les bits 01 - 15 du premier registre de mots de code, est au cours du 30 premier cycle de la phase F08 transférée dans le registre des adresses de la mémoire par l'intermédiaire du registre d'adresses effectif (voir les fig. 28 et 18).. Le contenu de l'emplacement de mémoire ainsi indiquée est irjsrit dans le registre d'information au cours du deuxième cycle -de la phase P08 (voir 35 les circuits conditionnés 37-0.1 , 57-02 et la fig. 36). Immédiatement après, le contenu du registre d'information est envoyé sur les lignes d'information» Enfin, une impulsion est envoyée à l'organe d'entrée et de sortie par l'intermédiaire de la ligne EPo II ressort, de la fig. 47 que cela se produit au moment 70 12740 79 2044718 indiqué par F08.C3.KORT. La durée de cette impulsion ne s'élève qu'à deux périodes d'enregistrement. Ces opérations sont indiquées à la fig. 53 par RI := (ALR2), INFO := R1 et SET EF LINE. Une fois ces opérations effectuées5 l'unité de commande 5 d'entrée et de sortie a accompli l'ordre EF et met donc fin à son activité. Celle-ci n'est alors reprise que lorsque le moniteur central de commande et de calcul le permet. Ordre SNP Au moyen de l'ordre SNP, l'unité de commande d'entrée et 10 de sortie sélectionne, parmi les programmes interrompus et les programmes d'interruption reportés, le programme le plus urgent qui doit, à présent, être mis en route. Cet ordre n'est donné par le moniteur central de commande et de calcul que lorsque celui-ci a mis fin à sa propre activité. Le deuxième circuit 15 de sélection (voir fig* 42) délivre le signal RRW lorsque le programme le plus urgent est déjà un programme interrompu. Le signal RRW n'est délivré que lorsque le programme le plus urgent est un programme d'interruption reporté. Si le programme le plus urgent est un programme enregistré 20 dans le registre d'attente et dans la liste d'attente, le procédé effectué est le même que dans le cas d'une interruption 101, comme le montre l'organigramme de la fig. 51 (voir paragraphe >4), avec cependant cette restriction que dans le cas d'un ordre SP, il ne se produit aucune interruption de programme et 25 qu'il n'est donc pas nécessaire de consigner la clef du programme en cours à un emplacement indiqué par le registre des adresses de la liste d'attente. L'enregistrement d'un programme interrompu dans le registre d'interruption n'est pas non plus nécessaire. Par conséquent, le processus conforme à 30 la fig. 5i peut s'effectuer en supprimant les ordres suivants : R1 := (clef), CLI (P) := R1 et RR (P) := 1. Avant que le programme sélectionné ne soit mis en route, le moniteur central de commande et de calcul est amené dans l'état initial nécessaire à cette mise en route. Un programme 35 codé de rétablissement est prévu dans ce but» L'opération IR := CL4 (L), représentée à la fig. 53, indique la manière dont l'adresse initiale du programme codé de rétablissement est inscrite dans le registre d'instruction du moniteur central de commande et de calcul. Il ressort des circuits conditionnés 70 12740 80 2044718 31-02, 31-03 et 3 t-13 que l'adresse CL4 (L) se forme dans la phase F11. Si le programme le plus urgent est un programme enregistré dans le registre d'interruption et dans la première mémoire auxi-5 liaire, il suffit d'inscrire la clef de ce programme dans l'adresse clef. Ces opérations sont indiquées à la fig. 53 par Ri := CL1 (L) et (clef) := R1. La clef du programme interrompu est consignée à un emplacement indiqué par le registre des adresses de la liste d'attente. 10 Après exécution d'un ordre SIP, l'unité de commande d'en trée et de sortie cesse son activité. Elle ne la reprend que lorsque le moniteur central de commande et de calcul le permet. Ordre FWL L'ordre FWL permet au programme en cours d'enregistrer un 15 programme déterminé dans la liste d'attente et dans le registre d'attente. En cas d'une interruption externe, le mot de code CD7 détermine si une interruption de programme peut avoir lieu et, dans l'affirmative, si cette interruption de programme doit avoir 20 lieu immédiatement ou doit être reportée. En présence d'un ordre FWL, une interruption de programme doit avoir lieu. Cependant, le moniteur central de commande et de calcul ne peut pas être immédiatement interrompu pendant et après que se présente l'instruction B62 (un ordre 1/0). L'interruption de programme doit 25 donc être reportée. Ceci est enregistré dans la liste d'attente et dans le registre d'attente, et ce,de la manière déjà décrite au sujet de la fig. 50 (voir paragraphe 13). Après achèvement d'un ordre FWL, l'unité de commande d'entrée et de sortie a accompli l'ordre donné et cesse donc 30 son activité. Après avoir ainsi élucidé les diverses fonctions de commande au moyen des différents organigrammes, il convient de noter que les fonctions de commande possibles ne sont pas limitées à celles déjà mentionées. ue diagramme de succession dans le temps, 35 représenté à la fig. 3, peut être élargi de diverses branches qui correspondent aux cycles des fonctions de commande supplémentaires pouvant éventuellement être prévue s. Bien qu'il n'en ait ni été fait état dans la présente description ni tenu compte dans la figure annexée, le système de 70 12740 2044718 traitement de données conforme à la présente invention comporte une organisation dite "external function request" (demande de fonction externe) ; il existe également la possibilité d'exécuter une interruption des blocs fonctionnels dits "Hardware". 5 Organisation "external function request" (demande de fonction externe) Il existe dans l'unité de commande d'entrée et de sortie un compteur qui se charge d'envoyer les fonctions externes aux divers organes d'entrée et de sortie. Ce compteur, c'est-à-dire 10 le registre T qui comporte 23 bits, sert à mesurer les intervalles de temps fixés par le moniteur central de commande et de calcul et suivant lesquels les fonctions externes doivent être envoyées. L'intervalle de temps parvient dans le registre REG qui comporte 24 bits. Si le contenu du registre T est égal au 15 contenu des bits 1 - 23 du registre REG, l'exécution d'une fonc-tion externe est nécessaire. Ensuite, l'intervalle de temps immédiatement suivant est inscrit dans le registre REG. Le bit 24 du registre REG indique si, en cas d'égalité, le compteur T doit être remis à zéro, ou s'il faut continuer à compter. Les 20 intervalles de temps avec les codes de fonctions externes correspondants doivent être inscrits par le moniteur central de commande et de calcul dans la mémoire sous forme d'une pile. Pour chaque fonction externe à effectuer, il faut deux emplacements de mémoire consécutifs. Le premier mot contient le code 25 de fonction externe, le deuxième l'intervalle de temps. L'exécution d'une demande de fonction externe est commandée par trois mots de code : CI04, CIO;?, et CI06. Ces mots de code présentent la même division que celle du mot de code CD4, CD5 et ŒD6. Interruption des blocs fonctionnels dits "Hardware" 30 Afin de pouvoir remédier à des défauts constatés dans le "Hardware", l'unité de commande d'entrée et de sortie peut, lorsqu'un tel défaut se présente, interrompre le moniteur central de commande et de calcul. Un tel défaut peut consister, par exemple en le fait que l'alimentation fait défaut, ou en un défaut 35 de parité. L'organisation de cette interruption de "Hardware" correspond à l'interruption externe et est commandée par les mots de code C107, C108. Ces mots de code présentent respectivement la même division que celle des mots de code CD7 et CD8. La nature 70 12740 82 2044718 du défaut, est indiquée par un code constitué dans le registre d'information et inscrit dans l'adresse AL du mot de code Cl07 en tant que code d'instruction. 70 12740 83 2044718 REVENDICATIONS 1 - Système de traitement de données avec interruption de programme en fonction de la priorité, comportant un moniteur central de commande et de calcul, une mémoire et un multiplexeur 5 auquel sont connectés un certain nombre d'organes d'entrée et de sortie, caractérisé en ce que le système est équipé d'une seule unité de commande d'entrée et de sortie qui est disposée entre le multiplexeur et la mémoire et qui contient un certain nombre de registres, un ensemble de circuits logiques et une horloge de 10 commande qui lui est propre, qui est adapté à commander, au moins, le transfert des données, à sélectionner des programmes présents dans la mémoire, à interrompre des programmes en cours dans le moniteur central de commande et de calcul, et à exécuter les instructions données par le moniteur central de commande et de calcul, et que l'horloge de commande peut, en cas de réception d'un signal délivré par le moniteur central de commande et de calcul indiquant que ce moniteur permet à l'unité de commande d'entrée et de sortie l'accès à la mémoire, amener l'unité de commande d'entrée et de sortie, qui se trouve normalement à l'état de repos, dans l'état 20 de travail et ce,pour la durée de l'exécution des fonctions de commande déterminées par les signaux dérivés à l'ensemble des circuits logiques„ 2 - Système de traitement de données suivant la revendication 1, caractérisé en ce que l'horloge de commande est munie 2|? d'un circuit d'entrée logique, que l'horloge de commande amène l'unité de commande d'entrée et de sortie, au moyen du premier signal dérivé au circuit d'entrée, dans l'état de travail, que ce signal est obtenu après qu'ont été reçus au moins : - le signal provenant du moniteur central de commande et de cal-30 cul qui indique que celui-ci permet à l'unité de commande d'entrée et de sortie l'accès à la mémoire; - un signal qui indique que, soit un transfert de données entre le multiplexeur et la mémoire, soit l'exécution d'une instruction donnée par le moniteur central de commande et de calcul 35 sont demandés; et que l'horloge de commande amène l'unité de commande d'entrée et de sortie, au moyen d'un deuxième signal dérivé au circuit d'entrée, dans l'état de repos, ce signal étant obtenu après l'amenée d'un signal produit dans l'ensemble de circuits logigues 40 et qui indique que les fonctions de commande à exécuter ont été 70 12740 fa4 2044718 exécutées. 3 - Système de traitement de données suivant la revendication 2, caractérisé en ce que, dans le but d'exécuter le transfert de données entre le multiplexeur et la mémoire, l'unité de 5 commande d'entrée et de sortie est munie d'un premier registre de mots de code et d'un circuit de sélection de mots de code qui est constitué au moins par un registre d'adresses de mots de code et par un circuit de commande d'adresses intégré dans l'ensemble des circuits logiques, que ce circuit de sélection de mots de 10 code, réagissant au moins à des signaux provenant du multiplexeur et à des signaux produits dans l'ensemble des circuits logiques, indique des mots de code primaires présents dans la ménolre et les inscrit dans le premier registre de mots de code et, qu'en outre, en vertu tant des signaux produits dans l'ensemble des 15 circuits logiques que de ceux provenant du multiplexeur et de ceux dérivés au registre de mots de code, s'obtiennent à partir de l'ensemble des circuits logiques les signaux de commande qui provoquent le transport de données depuis et vers les lignes de mémoire déterminées par les mots de code primaires. 20 4 - Système de traitement de données suivant la revendica tion 3, caractérisé en ce que l'unité de commande d'entrée et de sortie est munie d'un deuxième registre de mots de code et d'un circuit d'équivalence qui constitue une partie de l'ensemble des circuits logiques et que le circuit de sélection de mots de code 25 déjà cité indique des mots de code secondaires présents dans la m émoire et les fait inscrire dans le deuxième registre de mots de code, le transport de données depuis et vers un bloc mémoire déterminé se terminant lorsque le circuit d'équivalence établit que l'adresse déterminée par l'un des mots de code primaires 30 correspond à l'adresse finale du bloc mémoire en question, déterminée par l'un des mots de code secondaires. 5 - Système de traitement de données suivant les revendications 3 et 4, caractérisé en ce qu'une interruption de programme se produit dans le moniteur central de commande et de calcul 35 lorsque les conditions suivantes sont satisfaites : - transfert de données terminé; - ordre de mise en route d'un programme donné au niveau du moniteur central de commande et de calcul en vertu de l'information offerte, et, 70 12740 85 2044718 - interruption du moniteur central de commande et de calcul, autorisée et priorité du programme à mettre en route supérieure à celle du programme en cours, et que ces conditions sont satisfaisantes par l'ensemble des cir-5 cuits logiques associés à un registre présent dans l'unité de commande d'entrée et de sortie dans lequel la priorité du programme en cours dans le moniteur central de commande et de calcul est enregistrée en permanence. 6 - Système de traitement de données suivant la revendica-10 tion 5, caractérisé en ce qu'une interruption de programme est mise en route au moyen de mots de code tertiaires indiqués par le circuit de sélection de mots de code et présents dans la mémoire, les mots de code contenant l'adresse initiale du programme correspondant. 15 7 - Système de traitement de données suivant la revendica tion 6, caractérisé en ce qu'il est prévu une première mémoire auxiliaire qui comporte, pour chaque niveau de priorité, un nombre fixe de lignes de mémoire sur lequel peuvent être enregistrées les adresses des mots de code tertiaires qui indiquent les 20 programmes interrompus. 8 - Système de traitement de données suivant la revendication 7, caractérisé en ce que l'unité de commande d'entrée et de sortie est munie d'un registre d'interruption dans lequel il • est indiqué qu'au moins une adresse d'un mot de code tertiaire 25 indiquant un programme interrompu est présente à un niveau de priorité déterminé. 9 - Système de traitement de données suivant la revendication 8, caractérisé en ce qu'il est prévu une deuxième mémoire auxiliaire qui comporte, pour chaque niveau de priorité, un nom- 30 bre fixe de lignes de mémoire sur lequel peuvent être enregistrées les adresses des mots de code tertiaires qui indiquent des programmes d'mterruption reportés. 10 - Système de traitement de données suivant la revendication y, caractérisé en ce que des signaux de commande ayant pour 35 effet que l'adresse d'un mot de code tertiaire est inscrit dans la deuxième mémoire auxiliaire sont obtenus lorsque l'ensemble des circuits logiques inaique que les conditions suivantes sont satisfaites : 70 12740 86 2044718 - le transfert de données est terminé; - un programme d'interruption pt,ut être rais en route dans l'unité de traitement centrale en vertu de 1'information offerte; - cette interruption de programme ne peut, cependant, pas s'effec-5 tuer puisque le moniteur central de commande et de calcul ne doit pas être interrompu et/ou la priorité dû programme à remettre en route est inférieure à celle du programme en cours0 11 - Système de traitement de données suivant la revendication caractérisé en ce que des signaux de commande ayant pour 10 effet que l'adresse d'un mot de code tertiaire est inscrite dans la deuxième mémoire auxiliaire sont obtenus lorsque l'ensemble des circuits logiques indique que les conditions suivantes sont satisfaites : - une interruption de programme doit être préparée, sur l'ordre 15 du moniteur central de commande et de calcul, au profit du programme indiqué dans ce dernier ; - cette interruption de programme ne peut pas s'effectuer puisque le moniteur central de commande et de calcul ne doit pas être interrompu. 20 12 - Système de traitement de données suivant la revendica tion 9s caractérisé en ce que des signaux de commande ayant pour effet que l'adresse d'un mot de code tertiaire est inscrite dans la deuxième mémoire auxiliaire sont obtenus lorsque l'ensemble des circuits logiques indique que les co nditions suivantes 25 sont satisfaites s - un ordre a été donné par l'intermédiaire du multiplexeur pour qu'une interruption de programme soit préparée au profit du programme indiqué dans l'ordre ; - cette interruption de programme ne peut pas s'effectuer puisque 30 le moniteur central de commande et de calcul ne doit pas être interrompu» 13 - Système de traitement de données suivant l'une des revendications 10, 115 12, caractérisé en ce que le circuit de sélection de mots de code contient également un registre d'adresses 35 d'une liste d'attente au moyen duquel sont indiquées les adresses des mots de code de liste d'attente présents dans la mémoire, ces adresses indiquant à leur tour les lignes de la première et de la deuxième mémoire auxiliaire sur lesquelles les adresses des mots de code tertiaires peuvent être mises en mémoire„ 70 12740 87 2044718 14 *- Système de traitement de données suivant la revendication 13, caractérisé en ce que l'unité de commande d'entrée et de sortie est munie d'un registre d'attente qui signale qu'au moins une adresse d'un mot de code tertiaire indiquant un pro- 5 gramme reporté est présent à un niveau de priorité déterminé, dans la première mémoire auxiliaire. 15 - Système de traitement de données suivant la revendication 14, caractérisé en ce que l'ensemble des circuits logiques contient un premier circuit de sélection qui, lorsque la priorité 10 du programme reporté le plus urgent est supérieure à la priorité du programme déjà en cours dans le moniteur central de commande et de calcul, délivre un signal grâce auquel une interruption de programme se produit après réception d'un signal provenant du moniteur central de commande et de calcul et qui indique que ce 15 dernier peut être interrompu. 16 - Système de traitement de données suivant la revendication 15, caractérisé en-ce que l'ensemble des circuits logiques contient un deuxième circuit de sélection qui sélectionne continuellement parmi les programmes interrompus et reportés le pro- 20 gramme de la plus haute priorité qui est mis en route après achèvement du programme déjà en cours dans le moniteur central de commande et de calcul.