Brevet FR2051769A1 — publié le 19710409

La présente invention concerne des structures de semiconducteurs, et plus particulièrement, des structures de transistors à émetteur commun qui peuvent fitre incorporées dans des circuits intégrés. □es circuits semiconducteurs intégrés planars classiques nécessitent 5 des structures de transistors qui peuvent être fabriquées par diffusion à travers une surface du corps de circuit intégré qui est généralement la surface supérieure. De façon à faciliter des interconnexions entre les éléments d'un circuit intégré» les trois régions actives du transistor, soit l'émetteur, la base et le collecteur, doivent s'étendre jusqu'à la surface supérieure 10 du corps de circuit intégré. Dans les structures de transistors classiques, utilisées dans les circuits intégrés, on forme généralement en premier, les régions collecteur, elles s'étendent le plus profondément dans le corps de circuits intégrés ou tanche. Les régions base sont ensuite réalisées par diffusion dans les régions collecteur et, en conséquence, sont placées au-15 dessus de la région collecteur par rapport à la surface. Les régions émetteur sont réalisées par une diffusion finale dans la région base et, an conséquence, sont placées au-dessus de la région base par rapport à la surface* Tandis que dans les techniques antérieures, cas structures de transistors planar classiques, étaient réalisées par une triple diffusions des régions collecteur, 20 base et émetteur respectivement dans un substrat, la structure de transistor intégrée la jblus classique dans la technologie actuelle nécessite une région subcollecteur de type N+ enterrée à la surface d'un substrat de type P sous une épitaxie de type N, les régions base et émetteur sont réalisées grâce à une technique de double diffusions dans 1'épitaxie au-dessus du subcollec-25 teur enterré. Une structure classique de ce type est représentée et décrite dans "Test Integrated Circuits", édité par R.M. Warner, Jr of Motorola Sériés on Solid State Electronics, en se référant particulièrement a la figure 10-7, page 189. Bien que le transistor dont les régions sont disposées dans l'ordre 30 classique, à savoir collecteur au-dessous de la base elle-même au-dessous d'émetteur, sert pratiquement dans tous les circuits intégrés planar, cet ordre classique présente au moins un inconvénient important. La structure de circuits intégrés classique pour transistors, ne donne pas entièrement satisfaction dans l'intégration des structures pour transistors à émetteur 35 commun. De telles structures pour transistors à émetteur commun sont très utilisées à la fois dans les mémoires et les circuits logiques à circuits intégrés, et il serait souhaitable d'avoir une structure de transistors dans laquelle la connexion entre plusieurs émetteurs soit facilement réalisable. Parce que la région émetteur dans des circuits intégrés classiques est la 40 partie supérieure, elle se trouve complètement isolée et les interconnexions 18630 2 2051769 internes entre émetteurs à l'intérieur du bloc semiconducteur de circuits intégrés n'est pas possible» En conséquence, on doit réaliser entre les émetteurs des interconnexions métalliques à la surface» Malheureusement, avec la miniaturisation toujours croissante des circuits intégrés nécessitant 5 jusqu'à d8S milliers de dispositifs actifs et passifs sur un seul bloc de circuits intégrés, la zône de surface disponible pour de telles interconnexions s'est sensiblement réduite. En plus, de telles interconnexions sur la surface entre des émetteurs communs dans des circuits intégrés ont nécessité des croisements des conducteurs métalliques d'interconnexion. De tels croisements 10 peuvent être réalisés de façon classique, en utilisant au moins deux couches isolantes sur la surface du. circuit intégré pour séparer les interconnexions les unes des autres. Ceci exige beaucoup d'étapes de fabrication supplémentaires. D'autres procédés consistaient à utiliser des croisements par passage inférieur, dans lesquels les régions conductrices diffusées à l'intérieur 15 du corps semiconducteur lui*>m8me permettent le passage d'une interconnexion métallique de surface sous une autre interconnexion métallique de surface. De telles structures par passage inférieur utilisent "tout l'espace vital" du circuit intégré disponible qui serait par ailleurs très utile en regard de la tendance à accroître la densité des dispositifs dans le bloc. 20 II apparaît alors que les structures de transistors dans lesquelles des émetteurs communs pourraient Stre connectés de façon interne seraient très souhaitable. Dans la recherche de telles structures de transistors à émetteurs communs internes, l'art antérieur s'est penché sur les transistors Inverses ayant des émetteurs communs. Cependant, aucun procédé commercial 25 de structures à émetteurs communs planar Inverses intégrées n'a jamais été trouvé dans lesquel les trois réglons actives se prolongent jusqu'à la surface supérieure du corps semiconducteur. On ne peut donc réaliser dans la pratique un transistor inverse par des techniques de triple diffusions dans lesquelles la région émetteur est diffusée en premier dans le substrat, suivie par la 30 région base qui est diffusée dans la région émetteur et par la région collecteur qui est ultérieurement diffusée dans la région base. A cause des limitations dues à la diffusion, il n'est donc pas possible de réaliser par diffusion une région de conductivité de type opposé ayant une concentration de porteurs majoritaires qui est inférieure à celle des porteurs majoritaires 35 de la région dans laquelle on diffuse. Puisque substantiellement, tous les transistors exigent une concentration de porteurs majoritaires-plus faible dans la base que dans la région émetteur, la technique de triple diffusion qui exige la diffusion de la région base dans la région émetteur ne permet pas la Réalisation des structures de transistors inverses. D'ailleurs, il 40 n'est pas possible d'inverser simplement les régions dans les structures 70 18630 3 2051769 de transistors intégrés par double diffusions classiques qui utilisant comme collecteur une couche épitaxiale de résistivité élevée dans laquelle les diffusions de la base et de l'émetteur seront ultérieurement réalisées. Si la région épitaxiale de résistivité élevée était utilisée comme la région émetteur, celle-ci n'aurait pas la concentration da porteurs majoritaires 5 plus élevée souhaitée que la concentration de porteurs majoritaires da la région base. En conséquence, un premier objet de la présente invention est de réaliser une nouvelle structure de circuit intégré pour transistors à émetteur commun. Un autre objet de la présente invention est de réaliser uns telle struc-10 ture de circuit intégré pour transistor à émettaur commun dans laquelle la grande majorité des interconnexions entre les émetteurs est réalisée à l'intérieur du corps semiconducteur. Un autre objet de la présente invention est da réaliser une nouvelle structure de transistors à émetteur commun qui élimine le besoin de croisements 15 supérieur ou inférieur dans la métallurgie d'interconnexion da surface. Un autre objet de la présente invention est de réaliser un nouvel élément de transistor à émetteur commun dans un circuit intégré qui est électriquement isolé des autres éléments à transistors dans le circuit et celà sans diffusions supplémentaires de z8ne d'isolation. 20 Un autre objet de la présente invention est de réaliser une nouvelle structure de cellules de mémoire monolithique à circuit intégré comportant plusieurs structures pour transistors à émetteur commun. Un autre objet de l'invention est de réaliser un procédé pour réaliser les nouvelles structures de circuit intégré pour transistors à émetteur com-25 mun de la présente invention. La présente invention réalise une structure de transistors à émetteur commun dans un circuit intégré planar qui est une structure de transistors inverse. Dans un corps semiconducteur d'un premier type de conductivité, une ou plusieurs régions émetteur de conductivité de type opposé s'étendent 30 de la surface planar du corps dans le corps semiconducteur. Chaque région émetteur enferme plusieurs régions dB base distinctes dudit premier type de conductivité et qui s'étendent de ladite surface planar dans la région émetteurj la région émetteur possède une concentration de porteurs majoritaires supérieure à celle de la région base. Chacune desdites régions,de base renfer-35 me au moins une région collecteur formée à partir de la surface planar et enfermée dans la région basej la région collecteur est de préférence une région diffusée dudit type de conductivité opposé. Dans la structure qui en résulte^ l'émetteur unique agit comme un émetteur commun pour les séries de transistors constitués par les régions base distinctes et les collecteurs 40 18630 4 2051769 enfermés dans ces régions base. L'émetteur réalise une zône d'isolation complète pour la structure du transistor grâce à la jonction PN ou jonction redresseur que l'émetteur forme avec le corps semiconducteur. Cette jonction sert à isoler la structure du transistor à émetteur commun des autres trans-5 istors à émetteur commun ou des structures de transistor à émetteurs distincts formées dans le corps semiconducteur. Gface à cette structure de transistor à émetteur commun, on utilisera une unité unique isolée à émetteur commun chaque fois que les émetteurs de transistor devront être directement connectés. Alors, les interconnexions 10 nécessaires entre les bases et collecteurs contenues dans l'unité à émetteur commun ou dans d'autres unités à émetteur commun, ou les interconnexions entre régions émetteur et base ou collecteur dans d'autres unités à émetteur commun, pourront être réalisées par un procédé de métallisation classique à la surface. Puisqu'il n'est plus nécessaire de réaliser des métallisations 15 à la surface pour connecter directement les émetteurs, il n'est donc pas nécessaire de réaliser des configurations d'interconnexion de métallisation de surface, complexes et importantes qui sont occasionnées par les structures de passage inférieur et passage supérieur décrites précédemment. D'autres objets caractéristiques et avantages de la présente invention 20 ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci. La figure 1 est un diagramme des étapes représentant, par des sections transversales, les étapes de fabrication d'une partie d'une unité de transistors selon la structure de la présente invention. 25 La figure 2 est une section transversale d'une cellule de mémoire à cir cuits intégrés prise le long des lignes 2-2 de la figure 3 qui représente l'unité de la figure 1 incorporée dans une structure de circuits intégrés. La figure 3 est une vue en plan d'une cellule de mémoire qui est une partie d'une cellule de mémoire à circuits intégrés dont les régions diffusées 30 sont représentées en lignes continues, les conducteurs d'interconnexion métalliques de surface sont en pointillés.et les contacts ohmiques en zfines hachurées . La figure 4 est un diagramme de circuit de la structure de la cellule de mémoire de la figure 3. 35 La figure 5 est une vue en plan, similaire à celle de la figure 3, d'une structure pour transistors intégrés à émetteur commun utilisée pour réaliser un circuit logique. La figure 6 est un diagramme de circuit du circuit logique réalisé dans la structure de la figure 5. 40 En décrivant le dispositif semiconducteur de cette invention, on utilisera 70 18630 5 2051769 la terminologie habituelle qui est bien connue dans le domaine du transistor. Pour des concentrations données, des références seront faites aux porteurs majoritaires ou minoritaires. Par "porteurs" on entend les trous libres ou électrons qui sont sensibles au passage du courant dans le substrat semi-5 conducteur. "Porteurs majoritaires", sont utilisés pour désigner ces porteurs qui sont en majorité dans le matériau en question, c'est-à-dire, les trous dans le matériau de type P ou les électrons dans le matériau de type N. La terminologie "porteurs minoritaires", signifie ces porteurs qui sont en minorité, c'est-à-dire des trous dans le matériau de type N ou des électrons 10 dans le matériau de type P. Dans la plupart des types classiques de matériaux semiconducteurs utilisés actuellement dans les structures de transistors, la concentration des porteurs est généralement due à la concentration de "l'impOreté en excès" c'est-à-dire, l'impûreté qui donne les caractéristiques de conductivité au matériau semiconducteur intrinsèque. 15 Bien que dans le but de décrire cette invention, on se réfère à une configuration de semiconducteurs, dans laquelle une région de type P est utilisée comme substrat et des régions semiconductrices ultérieures de structures semiconductrices composites sont formées dans des types de conductivité représentés dans les dessins, il apparaît facilement que ces mêmes régions 20 représentées dans les dessins peuvent être de conductivité et de type opposés. Se référant à la figure 1, une tranche de conductivité de type P-, de préférence ayant une résistivité de l'ordre de 10 ohms-cm et une épaisseur d'environ 0,05mm à 0,5mm, est utilisée comme substrat de départ 10 représenté dans l'étape 1. Le substrat a de préférence une structure de silicium monocris 25 talline qui peut Ôtre fabriquée par des techniques classiques, telles qie le tirage à partir du cristal fondu contenant la concentration d'impûreté désirée suivi par le découpage du cristal en plusieurs tranches. Ce substrat peut aussi Stre obtenu par croissance épitaxiale sur une autre surface. Un revêtement d'oxyde, de préférence du dioxyde de silicium d'une épais-30 seur de 5000Â, est soit obtenu par croissance thermique Cpar chauffage classique dans une atmosphère humide à 1050°C pendant 60 minutes), soit formé par dépfit pyrolltique d'une couche d'oxyde. On peut aussi utiliser pour réaliser la couche de dioxyde de silicium une technique de pulvérisation à haute fréquence, qui est décrite dans le brevet américain 3 369 991. Puis, par desù 35 techniques de décapage et de. masquage photolithographiques classiques, une couche d'un matériau photorésistant est déposée sur la surface de la couche d'oxyde dudit substrat et, en utilisant la couche du matériau photorésistant comme masque, une partie de la surface du substrat est exposée à travers un trou réalisé dans la couche d'oxyde formée par décapage de la partie dési-40 rée dans ladite couche d'oxyde grfice à une solution d'acide fluorhydrique 70 18630 6 2051769 diluée. La coucha photorésistante est ensuite supprimée pour permettre un traitement ultérieur. On réalise alors une opération de diffusion en diffusant à travers la surface 12 du substrat 10 une région 11 de type de conductivité N+, représen- 20 -3 5 tée dans l'étape 2, et ayant une concentration CQ de 10 At/ cm de porteurs majoritaires de type N. La couche d'oxyde (non représentée) fait office d'un masque qui empêche la région 11 de type N+ de se former à travers toute la surface du substrat 10. De préférence, l'opération de diffusion est réalisée dans une capsule de quartz dans laquelle oht a fait préalablement le vide en 10 utilisant, de préférence» une poudre de silicium dopé à lèrsenic. Dans l'étape 3, après suppression de la couche d'oxyde par une solution d'acide fluorhydrique diluée, une couche 13 de conductivité de type P ayant de préférence une résistivité de l'ordre de 0,05 à 0,10 ohm-cm et une eoncen- 17-3 . tratlon CQ d'environ 3 x 10 AVcm , est obtenue par croissance épitaxiale 15 sur la surface du substrat. La couche épitaxiale 13 est une couche dopée au bore d'une épaisseur d'environ 2 à 4 microns» Dans la fabrication actuelle du dispositif, les impuretés de type N de la région 11, qui est maintenant enterrée, diffuse sur environ 1 micron pendant le dépSt épitaxial. Alors, en se référant à l'étape 4, une région de délimitation 14 est 20 réalisée par diffusion sélective à travers la couche épitaxiale jusqu'à la région enterrée 11. La réunion de la région de délimitation 14 et de la région enterrée 11 entraîne la formation d'une enceinte renfermant plusieurs parties distinctes 15 de la couche épitaxiale pour chaque région enterrée 11. La région de délimitation 14 est réalisée par les techniques classiques 25 de diffusion à l'aide de masques d'oxyde telles que décrites ci-dessus, qui impliquent la formation d'une couche de dioxyde de silicium sur la surface de la couche épitaxiale 13 avec une ouverture adéquate réalisée dans l'oxyde pour permettre la diffusion de la région 14» Cette diffusion est de préférence réalisée en utilisant une technique de diffusion classique avec une impû-30 reté de type N, telle qu'un procédé de diffusion dans une enceinte non fermée par du phosphore, par exemple de 1'oxychlrorure de phosphore» La région 14 20-3 a une concentration Cq de 5 x 10 cm . Toutes les enceintes réalisées par la région enterrée 11, et la région 14, constituent l'émetteur commun de type N, tandis que les régions distinctes enfermées 15 constituent la base 35 des transistors ayant ce dit émetteur commun. Dans le but d'illustrer le procédé de fabrication, la structure représentée dans l'étape 4 est une section prise selon un angle qui montre seulement une seule région de base épitaxiale distincte 15 enfermée à l'intérieur de l'émetteur commun formé par les régions 11 et 14. Cependant, si on se réfère à la figure 1, on peut facilement voir 40 dans la partie centrale de la structure du transistor que la région enterrée 70 18630 7 2051769 11 réalise avec la région diffusée 14» un émstteur commun qui enferma deux régions de base distincte de type P. Pour terminer la structure du transistor, un collecteur est alors réalisé à l'intérieur de chaque région base distincte, comme représenté danâétape 5 5, Dans la réalisation préférée, un collecteur 16 de type N+ est réalisé en utilisant les techniques classiques de diffusion alliées aux techniques photolithographiques classiques décrites ci-dessus par une impGreté de type N, par exemple, un procédé de diffusion dans une enceinte ouverte qui utilise l'oxychlorure de phosphore. La région collecteur 16 de préférence a une con- 20 -3 10 centration Cg d'environ 10 At/cm « Le transistor à émetteur commun de l'étape 5 peut être réalisé d'une autre façon comme suit. Dans la région enterrée 11 de type N+, on réalise une diffusion supplémentaire de type N. Cette région diffusée 11a, représentée dans l'étape 3A, prolongera la région de délimitation qui sera ultérieu-15 rement réalisée dans la couche épitaxiale. La région 11a renferme une impûreté de type N qui a une capacité de diffusion supérieure, par exemple, un diffuseur plus rapide que 1'impûreté de type N de la région 11. Puisque l'arsenic représente la principale impûreté de la région 11, la région 11a sera de préférence réalisée par une diffusion classique, comme décrite précédemment, 20 en utilisant comme impûreté du phosphore. La région 11a a une concentration 20 -3 Cq d'environ 10 At?cm . Par suite, quand la région 13 est obtenue par croissance épitaxiale, comme représenté dans l'étape 4A, il se produit une importante diffusion dans 1'épitaxie à partir de la région 11a qui forme la région 14a, Dans l'étape finale 5A, une simple étape de diffusion est 25 réalisée pour former les émetteurs 16a et une région diffusée qui s'étend de la surface extérieure de la couche épitaxiale Jusqu'à la rencontre de la région 14a de façon à achever la région de délimitation qui est aussi désignée par 14a dans le dessin. La couche épitaxiale est recouverte d'une couche d'oxyde, des contacts 30 vers les régions externes de la structure du transistor sont réalisés d'une façon classique et une métallisation appropriée est appliquée pour réaliser les contacts ohmiques et les conducteurs d'interconnection à la surface. Une coupe représentant la structure de transistor achevée est montrée dans la figure 2, la couche d'oxyde est appelée 17 et la métallisation 18. . 35 Des structures de mémoire à circuits intégrés ou des structures semicon ductrices de mémoire monolithiques utilisent des transistors intégrés entre lesquels il existe plusieurs interconnexions entre émetteurs. Les cellules d'emmagasinage à mémoire monolithique utilisent des transistors montés par paire dans une configuration de circuits bistables ou de bascules. Ces cellules 40 sont répétées dans les directions horizontales (X) et verticales (V] pour 70 18630 6 2051769 former tout un réseau de mémoire monolithique. Un tel réseau classique est décrit dans le brevet américain 3 423 737, de Harper. Dans le réseau décrit 18 brevet Harper, particulièrement celui représenté dans la figure 4, les émetteurs des transistors constituant le réseau sont interconnectés d'une 5 telle fagon qu'il y ait 8 émetteurs connectés ensemble dans chaque ligne horizontale qui sont utilisés pour l'adressage du mot, et 3 émetteurs connectés ensemble dans les lignes verticales qui sont utilisés pour l'introduction et la sortie des bits. Il apparaît clairement à partir du réseau de Harper que n'importe quel nombre d'émetteurs peut être interconnecté ensemble à 10 la fois dans les directions horizontale et verticale. Si des structures de transistor classiques sont utilisées, pour réaliser le réseau représenté dans lë brevet de Harper, les interconnexions verticale et horizontale entre les émetteurs communs devront être réalisées par des métallisations à la surface. Cependant, en utilisant la nouvelle structure de transistors à émet-15 teur commun de la présente invention, les interconnexions entre les émetteurs peuvent être réalisées principalement à l'intérieur du corps semiconducteur. La réalisation de la figure 3, qui est représentée dans le diagramme du circuit de la figure 4, illustre comment la structure de transistors inverses à émetteur commun décrite ici peut être utilisée dans une cellule de 20 itémoire avec des émetteurs commun à la fois dans les directions verticale et horizontale, La structure de la figure 3 peut être mieux comprise si on se rapporte à la figure 2, qui est une coupe de la figure 3 le long de la ligne 2-2. La région 30 de type N est une région à émetteur commun disposée verticalement qui représente la région émetteur commun des transistors T1 25 et T5, dont les émetteurs sont communs dans la direction verticale. D'ailleurs, la région 31 dy type N constitue l'émetteur commun des transistors T4 et ' T8, dont les émetteurs sont aussi commun dans la direction verticale. Disposée horizontalement, la région 32 d'émetteur commun constitue la région émetteur commun pour les transistors T6 et T7, dont les émetteurs sont communs dans 30 la direction horizontale. Par ailleurs, la région 33 d'émetteur commun disposée horizontalement constitue l'émetteur commun des transistors T2 et T3, dont les émetteurs sont aussi communs dans la direction verticale. Les bits B1 et BO sont appliqués respectivement aux régions émetteur commun disposées verticalement par l'intermédiaire des conducteurs métalliques de surface 30' 35 et 31', 30 et 31, tandis que les adresses de mots W1 et W2 sont appliquées respectivement par l'intermédiaire des conducteurs d'interconnexion métalliques de surface, représentés en pointillés, respectivement aux émetteurs communs disposés horizontalement 33 et 32 par l'intermédiaire des contacts 35 et 36. Des niveaux de tension E1 et E2 sont appliqués respectivement aux 40 résistances R1 et R2 et aux résistances R3 et R4 par la métallisation de 70 18630 e 2051769 surface représentée dans la figure 3. tes connexions communes entre les bases et collecteurs des transistors T1 et T2, T3 et T4, T5 et T6, aussi bien que T7 et TS sont réalisées par les conducteurs d'interconnexion métalliques de surface, comme représenté dans la figure 3. Aussi, les connexions croisées 5 entre les transistors T2 et T3, aussi bien que T6 et T7 sont réalisées par de tels conducteurs. La nouvelle structure de circuit intégré à émetteur commun de la présente invention peut aussi être utilisée pour le couplage des transistors à configuration de circuit à émetteur commun dans une structure logique* La figure 10 5 représente une vue en plan d'une réalisation d'un transistor à émetteur commun du circuit représenté dans la figure 6. La région 50 dans la figure 5 constitue la région émetteur commun pour les transistors T11, T12, T13 et T14, les régions bases distinctes B11, B12, B13 et B14 de ces transistors étant entièrement enfermées dans la région émetteur commune 50. Les régions 15 collecteur C11 à C14 sont respectivement enfermées, dans les régions base. La région émetteur commune 50 est isolée des émetteurs des transistors 10 et 15 par la jonction redresseur 51 formée entre la région émetteur 50 et le corps du substrat semiconducteur 52. Il apparaît que les transistors à émetteur commun de la présente inven-20 tion peuvent Stre Intégrés dans un circuit intégré monolithique, non seulement avec d'autres transistors inverses dans lesquels la région émetteur est la plus inférieure, mais aussi avec des transistors planar disposés dans l'ordre classqieu dans lequel le collecteur est le plus bas. Bien que les régions collecteur des transistors à émetteur commun décrits 25 ici, sont des régions diffusées, on peut aussi utiliser des collecteurs à barrière de "Schottky" enfermés à l'intérieur de la région base et formés à sa surface. La fabrication de tels collecteurs dans des transistors de circuit intégré est décrite dans l'application intitulée "An Inverted Transistor Structure and Fabrication Method Therefor", de Benjamin Agusta. Cette 30 application concerne des transistors inverses et particulièrement des transistors inverses avec des collecteurs à barrière de SchottKy. Les collecteurs de la présente application peuvent aussi être réalisés par d'autre procédés connus, tels qu'en creusant une cavité dans la surface de la région base et en remplissant cette cavité d'un matériau semiconducteur de type de conduc-35 tivité opposée par croissance épitaxiale. Bien que l'on ait décrit dans ce qui précède et représenté sur le dessin, les caractéristiques essentielles,de l'invention appliquées â un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, 40 sans pour autant sortir du cadre de ladite invention. 70 18630 10 2051769 REVENDICATIONS 1." Circuit semiconducteur intigré comportant au moins une structure de transistors à émetteur commun, cette dernière étant caractérisée en ce qu'elle comporte: 5 un substrat semiconducteur d'un premier type de conductivité, une région émetteur d'un second type de conductivité, opposé audit premier type s'étendant de la Burface supérieure dudit circuit intégré .jusqu'à l'intérieur dudit substrat, au moins une région base dudit premier type de conductivité s'étendant 10 de ladite surface supérieure et contenue dans ladite région émetteur au moins une région collecteur dudit second type de conductivité s'étendant à partir de ladite surface supérieure et formée dans ladite région base, ladite région émetteur est dopée avec une concentration de porteurs majoritaires supérieure à celle de la région base, 15 2.- Circuit semiconducteur intégré comportant au moins une structure de transistor à émetteur commun cette dernière étant caractérisée en ce qu'elle comprend; un substrat semiconducteur d'un premier type de conductivité, une couche de matériau semiconducteur recouvrant ledit substrat pour 20 former avec lui un interface et dudit premier type de conductivité, au moins une région enterrée d'un second type de conductivité, opposé au premier type et située dans ledit substrat à proximité de l'interface, au moins une région de délimitation, dudit second type de conductivité s*étendant de la surface supérieure du circuit semiconducteur intégré pour 25 rejoindre ladite région enterrée, la région de délimitation et la région enterrée définissant au moins une zSne, dudit premier type de conductivité constituant la région base de ladite structure de transistors, la région de délimitation et la région enterrée formant ledit émetteur commun et en-fin au moins une région collecteur à partir de ladite surface supérieure 30 dans une région base» 3.- Circuit semiconducteur intégré selon la revendication 1 dans lequel ladite couche de matériau semiconducteur est une couche épitaxique, 40- Procédé de fabrieatien daun eîreuît semiconducteur intégré camportant au moins une structura de transistor I ëmstceur commun caractérisé en ce qu'il 35 comprend les étapes suivantes: formation par diffusion sélective à partir d'une surface d'un substrat 18630. n 2051769 d'un premier type de conductivité. d'une pluralité de région conductrice d'un type de conductivité opposé s*étendant à partir de ladite surface, formation par dépfit épitaxique sur ladite surface d'une couche de matériau semicondocteur dudit premier type de conductivité, transformant lesdites 5 régions semiconductrices en région enterrées, formation par diffusion sélective à partir de la surface supérieure de la couche épitaxique d'au moins une région de délimitation d'un type de conductivité opposé audit premier type, s'étendant de ladite surface supérieure jusqu'à une région enterrée, ladite région de délimitation et ladite région 10 enterrée forment un compartiment dans lequel au moins uns région base sera ultérieurement formée, ledit compartiment constituant ledit éiratteur commun, formation par diffusion sélective à partir de ladite surface supérieure d'au moins une région d'un type de conductivité opposé audit premier type et contenue dans ladite région base, opérant comme région collecteur. 15 5.« Procédé de fabrication d'un circuit semiconducteur intégré selon la revendication 4 dans lequel la diffusion de la région de délimitation implique une concentration de surface supérieure à celle de la couche épitaxique*