Brevet FR2025396A1 — publié le 19700911

^ \ 2025396 La présente invention concerne un procédé de fabrication d'une résistance ou l'établissement d'une connexion électrique de faible résistance dans un circuit intégré monolithique. la résistance ou la connexion électrique, est diffusée dans le corps semiconducteur en utilisant le procédé de diffusion planaire. Dans 5 ce corps la zone de résistance est de type de conductivité opposé à celui du matériau semiconducteur adjacent, dont les extrémités sont pourvues d'une électrode de contact planaire. Un tel procédé, comme cela est décrit sur la figure 1, est déjà connu par le brevet n° 3 258 606 des Etats-Unis d'Amérique. , Selon la technologie classique pour la fabrication des circuits intégrés mo-10 nolithiques, des zones, de résistance de type de conductivité P sont isolées en courant continu, par rapport aux autres éléments semiconducteurs du circuit intégré monolithique, par la zone de couche de barrage de l'aire de la jonction EN entre la zone île résistance et le matériau semiconducteur adjacent de type de conductivité opposé. Par suite de la résistance de couche élevée de la diffusion 15 planaire, du type P, pour établir la zone de résistance, les valeurs de résistance sont réduites à un m-?nimim d'environ 50 ohms. Des valeurs de résistance plus faibles, naturellement, peuvent être obtenues en utilisant une diffusion de donneurs qui est nécessaire pour la fabrication des zones d'émetteur des composants transistors planaires du circuit intégré. 20 L'utilisation d'une diffusion de donneurs pour engendrer une zone de résis tance présente, toutefois, l'inconvénient qu'il n'y a pas de Jonction PN séparant électriquement la zone de résistance des autres composants du circuit intégré en courant continu, ce qui nécessite ainsi, pour la zone de résistance, d'avoir une zone d'isolement qui requiert me augmentation d'espace. Comme cela est bion 25 cornu, ces zones isolantes forment chacune une aire de jonction FN avec le corps semiconducteur et, quand elles sont polarisées de manière appropriée,isolent, .en courant continu, l'élément semiconducteur qui est placé dans la zone isolante, par rapport aux éléments semiconducteurs restants du circuit intégré. A titre de règle ces zones isolantes sont fabriquées en diffusant des zones en forme d'an-50 neau à travers une couche épitaxiale de type de conductivité opposé placée vers le substrat du même type de conductivité que l'anneau isolant. Dans ce domaine, référence est faite à l'article "Technique planaire appliquée aux transistors et aux circuits intégrés" qui est publié dans le Journal Technique "Scientia Electrica", volume 10 (1964), fascicule 4, pages 97 à 122. 35 La présente invention a pour objet d'obtenir une valeur de résistance sou haitée selon une géométrie donnée, dans un circuit intégré monolithique. L'invention a encore pour objet d'obtenir une zone de résistance conductrice P, de valeur minimale, par un réglage à des conditions d'encombrement mini mal es. L'invention a encore pour objet d'obtenir des points de croisement électid-40 ques perfectionnés pour des plaquettes de circuits intégrés. C0PY 69 41675 2025396 2 Selon 1 'invention, ceci est realise en ce que, dans la zone de résistance, on forme une autre zone de type de conductivité opposé, et en ce que la jonction PN entre les deux zones est court-circuitée électriquement aux extrémités de la zone de résistance par des électrodes de contact superficielles. 5 D'autres caractéristiques de l'invention ressortiront de la description dé taillée ci-dessous. Bien entendu la description et le dessin ne sont donnés qu'à titre indicatif et nullement limitatif de l'invention. La figure 1, qui montre une partie d'un circuit intégré, représente une zone de résistance selon la technique antérieure connue, pourvue de deux électrodes de 10 contact. la figure 2 est une vue en coupe d'un circuit intégré représentant une résistance ou une connexion fabriquée ou établie selon le procédé objet de l'invention, ceci étant particulièrement avantageux pour être utilisé en connexion avec la fabrication du croisement des conducteurs d'arrivée. 15 La figure 3 est «ne vue en plan de la figure 2. Conme cela est bien connu, la zone de résistance 1, selon la figure 1, est diffusée habituellement en un corps semicoraiucteur 12, conducteur de type N, ou dans xine zone isolante conductrice N, selon le procédé planaire connu, et est pourvue à chaque extrémité d'une électrode de contact superficielle surfacique, 20 soit les électrodes 3 et auxquelles sont fixés les conducteurs d'ar rivée 5 et 6, respectivement. Selon un exemple de réalisation de l'invention, en référence avec la figure 2, on a inséré ou incorporé dans la zone de résistance 1, une zone supplémentaire 2, d'un type de conductivité qui est opposé à celui de la zone de résistance 1. 25 La jonction PN 10, entre la zone de résistance 1 et l'autre zone 2, est shuntée, selon le procédé de la présente invention, aux extrémités de la. zone de résistance 1 par les électrodes de contact superficielles 7 et 8 qui sont déposées sous la forme de conducteurs qui s1 éterxlent sur une couche de matériau isolant 13, tel que le bioxyde de silicium qui est utilisé comme masque au cours du pro-30 cédé de diffusion planaire. Dans un exemple de réalisation préféré, au moyen de l'utilisation d'une diffusion planaire avec du phosphore, la zone supplémentaire 2 est diffusée dans la zone de résistance 1, simultanément avec la diffusion des zones d'émetteur conductrices N des autres composants de transistor du circuit intégré. Etant donné que la solubilité du bore de dopage de type P, qui était utilisé dans le but de la diffusion de la zone de résistance 1 dans du" silicium, est sensiblement inférieure à celle du phosphore, la résistance de la zone supplémentaire 2, entre les électrodes de contact 7 et 8, est sensiblement inférieure à celle de la zone de résistance 1. En court-circuitant la jonction PN 10, entre les • 40 deux zones, il en résulte une réduction substantielle de la résistance entre les COPY électrodes de contact 7 et 8. De cette manière, par exemple, il est possible de réduire les valeurs de résistance entre les électrodes de contact 7 et 8, d'environ 50 ohms à environ 1 ohm. En se référant à la figure 2, on montre, en outre, -un autre exemple de procédé, selon l'invention, particulièrement avantageux. Au cours de l'établissement de connexions entre les éléments semiconducteurs dos circtiits intégrés monolithiques, il apparait souvent le problème d'isoler deux conducteurs d'arrivée se croisant, ayant la forme d'arrivée de conducteurs, 1'un par rapport à l'autre. Un procédé pour fabriquer un tel croisement est expliqué, par exençile, dans le brevet Français n° 1 337 3^8.» en s© référant à sa figure 13. Selon la structure connue proposée par le brevet Français, et selon la figure 2, on dépose entre les extrémités de contact de la zone de résistance 1 et dans la zone additionnelle 2, une arrivée de conducteur 9 croisant les deux zones sur line couche de matériau isolant 13. La figure 3» dans une vue en plan, montre' le croisement des connexions électriques, qui sont fabriquées selon le procédé de la présente invention. En connectant en parallèle la zone de résistance 1 et la zone additionnelle 2 avec les électrodes de contact 7 et 8, court-circuitant la jonction PN 10 entre les deux zones, les électrodes de contact 7 et 8 ayant la fonne des arrivées de conducteurs selon l'invention, il eot possible d'établir une connexion électrique particulièrement faiblement résistante entre les deux arrivées de conducteurs ou les électrodes de contact 7 et 8, respectivement. Pour fabriquer les électrodes de contact 7 et 8, il est possible d'utiliser tous les procédés et matériaux tels que l'aluminium, ce qui évite un court-circuit de la jonction PN 10 entre la zone de résistance 1 et la zone supplémentaire 2. Il est particulièrement avantageux de diffuser la zone de résistance 1, simultanément avec la zone de base des composants de transistors du circtiit intégré, et de diffuser ensuite la zone supplémentaire 2, simultanément avec la zone d'émetteur de ces composants. Par le procédé selon l'invention, il est possible de fabriquer des circuits intégrés monolithiques avec une grandeur particulièrement faible de surface de semiconducteur. Bien qu'un avantage apparaisse principalement seulement dans le cas des zones de résistance conductrice de type P, -le procédé selon l'invention peut, pour des raisons technologiques, être également utilisé avec la fabrication des zones de résistance conductrice de type N si cela est nécessaire. • Bien que les principes de la présente invention aient été décrits ci-dessus en relation avec un exemple particulier de'réalisation, on comprendra clairement que ladite description est faite seulement à titre d'exemple et ne limite pas la portée de l'invention. • 41675 2025396 HEVENDICATTONS 1°/- Procédé d'établissement d'un trajet résistif à l'intérieur d'un corps semiconducteur dans un circuit intégré monolithique, comportant l'opération de diffusion d'une zone de résistance dans le corps, la dite zone de résistance étant du type opposé à celui du corps semiconducteur, caractérisé en ce qu'il comporte les opérations supplémentaires suivantes : - on forme une zone supplémentaire à l'intérieur de la zone de résistance pour établir une jonction PN entre elles, la jonction s'étendant à la surface du corps l'autre zone étant de type de conductivité opposé à celui de la zone de résistance ; - on réalise des contacts superficiels à chaque extrémité de la zone de résistance, les contacts s'étendant sur la jonction PN pour connecter électriquement la zone de résistance à l'autre zone. 2°/~ Procédé selon la revendication 1, caractérisé en ce que le corps semi— conducteur est du silicium de type N,' et en ce que les électrodes de contact superficielles sont en aluminium. 3°/- Procédé selon la revendication 1, caractérisé en ce qu'il comporte les opérations supplémentaires suivantes : - on forme la zone isolante sur la surface entre les contacts ; - on forme une arrivée de conducteur sur la couche isolante, l'arrivée croisant le trajet résistif.. 4°/- Procédé selon la revendication 1, caractérisé en ce que la zone de résistance est diffusée simultanément avec une région de base d'un transistor planaire, sur une plaquette de circuit intégré, et en ce que la zone supplémentaire est diffusée simultanément avec une région d'émetteur du transistor.