Brevet FR2045943A1 — publié le 19710305

L'invention toncerne un procédé et un dispositif de couplage pour l'inscription des informations numériques dans des mémoires magnétiques à couche mince, en particulier pour des mémoires dont le contenu emmagasiné est détruit par la lecture et, par conséquent, croit être réinscrit. L'inscription des informations externes ou des informations devant être réinscrites s'effectue au moyen des impulsions de mot amenées dans une ligne de mot et des impulsions de bit introduites dans la ligne de bit. Il dépend de la polarité de l'impulsion de bit, cette impulsion recouvrant dans le temps le flanc arrière de l'impulsion de mot, si l'information sera inscrite L ou O. Un procédé connu utilise une impulsion double bipolaire de bit et élimine ainsi les phénomènes de fuite dans les couches de mémoire et les effets de propagation de courant dans la plaque métallique de base du corps de la mémoire. L'impulsion double bipolaire de bit comporte, en succession immédiate, une impulsion antérieure et une impulsion postérieure de polarité inverse, l'une des deux impulsions recouvrant, dans le temps, le flanc arrière de l'impulsion de mot. En fonction de l'information à inscrire, l'impulsion antérieure de bit est positive ou négative et l'impulsion postérieure, par conséquent, est négative ou positive. Ce procédé présente ltinconvénient que, dans le cas d'un recouvrement du flanc arrière de l'impulsion de mot par l'impulsion postérieure de bit, les impulsions de mot deviennent relativement larges, à la suite de quoi une grande puissance de perte se manifeste dans les transistors d'excitation de mots, surtout lors d'un appel permanent d'un mot, l'emploi de transformateurs est rendu plus difficile et il peut se produire une limitation vers le haut de la vitesse de fonctionnement de la mémoire à couche mince. le dispositif de couplage respeetif pour la mise en oeuvre du procédé connu produit l'impulsion postérieure de bit à partir de l'impulsion antérieure de bit au moyen d'un étage de retard et dtun étage inverseur intercalé a la suite. L'impulsion double bipolaire de bit est fournie par un amplificateur de lecture/écriture. Il est désavantageux que les dépenses du montage sont relativement élevées Un autre désavaiftage résulte de la nécessité que l'étage à retard et l'étage inverseur traitent des impulsions bi polaires, vu que l'étage inverseur doit fournir la puissante impulsion postérieure. Ce mode opératoire bipolaire peut être réalisé de la manière la plus simple à l'aide d'un cabale à retard et d'un transformateur inverseur de phase ce qui, cependant, rend l'intégration du montage considérablement plus difficile. En outre, l'installation du cible à retard dans chaque canal de bit signifie un encombrement élevé et le temps nécessaire de retablissement du transformateur peut entrat- ner une limite vers le haut de la vitesse de fonctionnement de la mémoire à couche mince. Pour éliminer ces inconvénients, l'étage à retard et l'étage inverseur peuvent être réalisés électroniquement, ce qui demande, cependant, des circuits relativement compliqués, augmente sensiblement les frais et fait crottre les tolérances de la date de départ et de la largeur de 1'impulsion postérieure de bit0 L'invention se propose de réaliser l'inscription des informations numériques dans les mémoires magnétiques à couche mince avec des impulsions de mot relativement étroites et avec des montages simples et peu dispendieux. mtinvention est basée sur le problème de faire varier l'allure de l'impulsion double de bit, en fonction du temps, d'une manière appropriée, suivant l'information à'inscrire. Conformément à l'invention, ce problème est résolu par le fait que l'on a prévu une impulsion double de bit, à polarité constante de impulsion antérieure et de l'impulsion postérieure de bit, et que la date de départ du flanc intermédiaire de lsimptlsion double de bit est positionnée, en fonction de l'information à inscrire, de manière que soit l'impulsion antérieure de bit soit l'impulsion pos térieure de bit recouvre, dans le temps, le flanc arriere de e 1'impul- sion de mot; le flanc intermédiaire réalise la transition de lim- pulsion antérieure à l'impulsion postérieure -de bit de polarité inverse et, pour cette raison, sa position détermine quelle polarité de leimpulsion double de bit sera effective durant le flanc arrière de l'impulsion de mot et, par conséquent, si l'information sera inscrite L ou O, De préférence, lors d'un déplacement de la date de départ du flanc intermédiaire, la largeur totale de l'impulsion double de bit et sa position dans le temps sont maintenues. le procédé peut être mis en oeuvre à l'aide d'un dispositif de couplage connu en soi. Ce montage comporte un premier et un deuxième transistor du même type de conductivité. le collecteur du premier transistor est relié à l'un des pales d'une source de tension et son émetteur est relié, par l'intermédiaire d'une diode, au collecteur du deuxième transistor du même type de conductivité,dont l'émetteur est raccordé à l'autre pôle de la source de tension. La diode est polarisée de façon à permettre le passage du courant de collecteur du deuxième transistor. La base du premier transistor est reliée directement au collecteur du deuxième transistor. L'é- metteur du premier transistor, qui est relié à la diode, représente la sortie de ce montage.Une ligne de bit d'une mémoire à couche mince est intercalée entre cette sortie et la masse. Suivant l'invention, une impulsion de commande de largeur constante est appliquée sur la base du premier transistor et une impulsion de commande, dont la largeur dépend de l'information à inscrire, est appliquée sur la base du deuxième transistor. Une impulsion étroite de commande peut provoquer l'inscription d'une information 0 et une impulsion plus large peut causer ltinscrîption d'une information L ou inversement. le changement de la largeur peut être effectué par un déplacement dans le temps du flanc arrière ou du flanc avant de l'impulsion de commande respective, la date de départ respectivement du flanc avant ou du flanc arrière étant prédéterminée. Dans le premier cas, l'impulsion de commande de largeur constante est déphasée en arrière, dans le second cas elle est déphasée en avant sur l'autre impul- sion. les deux impulsions de commande se recouvrent dans le temps. Une réalisation avantageuse de l'invention consiste en ce qu'Une diode additionnelle est montée en série à la diode qui se trouve entre l'émetteur du premier transistor et le collecteur du deuxième transistor. De plus, une autre diode est intercalée entre la base du premier transistor et le collecteur du deuxième~transistor,cette diode étant orientée dans le sens inverse par rapport à la diode additionnelle. il en est rendu possible, en l'absence de l'impulsion de commande, d'appliquer à la base du premier transistor une tension in verse de polarisation, sans provoquer des courants parasites dans la ligne de bit. Suivant un développement de l'invention, une diode est intercalée entre une entrée et la base du premier transistor et une ré sistance-est montée entre la base et le collecteur du mdme transistor. A cette entrée est appliquée l'impulsion de commande de largeur constante. La diode est polarisée de façon à'entre en état de conduction lorsque l'impulsion de commande de largeur constante est absente et lorsqu'en même temps le deuxième transistor est mis hors circuit. L'impulsion de commande de largeur variable peut être produite d'une manière simple à l'aide d 'une porte OU possédant deux 'ou plusieurs entrées et montée en série avec le deuxième transistor. Sur une entrée de la porte OU se trouve une autre impulsion de commande de largeur constante et sur une des autres entrées une impulsion de commande est soit appliquée soit absente, suivant l'information à inscrire. L'impulsion de commande mentionnée en dernier lieu recouvre, dans le temps, l'autre impulsion de commande et est déphasée par rapport à celle-ci en arrière ou en avant, à la suite de quoi une impulsion de commande de largeur variable, à date de départ fixe du flanc respectivement avant ou arrière, apparat à la sortie de la porte OU. Il est utile d'intercaler entre la sortie de la porte OU et la base du deuxième transistor un élément de montage à valeur seuil, de préférence une diode Zener, sur lequel se trouve, à l'état de conduction, une tension à chute constante. L'élément de montage à valeur de seuil ne se -trouve en état de conduction que si une impulsion de commande apparatt à la sortie de la porte OU. il en résulte pour le potentiel dé base de l'impulsion de commande à la sortie de la porte OU une valeur plus favqrable, de préférence au potentiel de la masse. En particulier lors de l-'utilisation d'un élément de montage à valeur de seuil, il est avantageux, à l'état de -non-conduction du deuxième transistor, d'appliquer à la base de celui-ci une tension de polarisation inversée vu-qu Le procédé conforme à l'invention peut être effectué avec des impulsions de mot relativement étroites, moyennant quoi le risque d'une limitation vers le haut de la vitesse de fonctionnement de la mémoire à couche mince par un taux d'impulsions de mot qui ne pourrait être mattrisé, est évité, même lors d'un appel permanent d'un mot. Le dispositif de couplage suivant l'invention est d'une construction simple, peu coûteux, capable d'être intégré, et ses étages constitutifs n'ont à traiter que des impulsions unipolaires. L'objet de l'invention deviendra plus évident en considérant la description qui va suivre d'un mode de réalisation représenté, à titre d'exemple non limitatif, aux dessins annexés dans lesquels La fig. t montre l'évolution dans le temps de l'impulsion de mot, de l'impulsion double de bit et des impulsions de commande. La fig. 2 montre les évolutions des impulsions suivant la fig. 1, lors d'un changement de position dans le temps des impulsions de commande. La fig. 3 montre le montage, suivant l'invention, pour la mise en oeuvre du procédé. Supposons que durant le flanc arrière de llimpulsion de mot il faut amener dans la ligne de bit une impulsion positive de bit pour l'inscription de l'information 0 et une impulsion négative de bit pour l'inscription de l'information L. L'impulsion double de bit suivant la fig. 1 comporte une impulsion antérieure négative de bit 1 et une impulsion postérieure positive de bit 2. ors de l'inscription de l'information 0, le flanc intermédiaire D de l'impulsion double de bit commence a la date de départ 4, à la suite de quoi l'impulsion postérieure posi ilve de bit recouvre, dans le temps, le flanc-arrièré 5 de l'impulsipn de mot 6. Par contre, s'il faut introduire l'information X, le flanc intermédiaire 3 ne commence que plus tard, à la date de départ 7 et, par suite, durant le flanc arrière 5 de l'impAl- sion de mot 6, l'impulsion antérieure négative de bit produit son effet.Lors d'un déplacement à la date de départ 4, 7, du flanc intermédiaire 3, la polarité de l'impulsion antérieure de bit 1 et de l'impulsion postérieure de bit 2 aussi bien que la largeur totale et la position dans le temps de l'impulsion double de bit sont maintenus. Dans la fig. 2 on a choisi pour l'impulsion antérieure et pour l'impulsion postérieure de bit des polarités inverses, en comparaison à la fig. 1. Dans ce cas, le flanc intermédiaire 3 commence lors de l'introduction de l'information 0, à la date de départ 7,et lors de l'introduction de l'information X, à la date de départ 4. Le dispositif de couplage suivant la fig. 3 comporte deux transistors du type 'tnpn" 16, 17, dont les voies collecteur/émetteur sont montées, avec intercalation de deux diodes 18, 19, en série et dans le même sens entre les deux pôles +U1 -U2 d'une source de tension. les diodes 182 19 sont montées en série et polarisées de façon à être conductrices pour le courant de collecteur du transistor 17. La base 8 du transistor 16 est reliée, par l'intermédiaire d'ure résistance 20 aveà le pôle +U1 , par une diode 21 au collecteur du transistor 17, et par l'intermédiaire d'une autre diode 22 à une entrée 15, les électrodes positives des diodes 21, 22 étant amenées à la base 8, la base 9 du transistor 17 est reliée, par l'intermédiaire d'une résistance 23 et dsune diode Zener 24 avec la sortie d'une porte OU 10, et par l'intermédiaire d'une résistance 25 à une tension de polarisation inversée -U30 La cathode de la diode Zener 24 est amenée à la sortie de la porte OU 10.Celle-ci comporte trois transistors 26, 27, :5:5, dont les bases représentent chaque fois une entrée 1t, 122 34 et dont les émetteurs,reliés entre eux, représentent la sortie de la porte Entre cette sortie et la masse est in tercalée une résistance 28. les collecteurs des transistors 26, 27, 33 sont reliés au pôle +U1 de la source de tension. le point de jonction de l'émetteur du transistor 16 avec l'anode de la diode 19 représente la sortie 13 à laquelle est raccordée une ligne de bit 14. Lorsque les entrées 11, 1-2, 34 se trouvent au potentiel de la masse, les transistors 26, 27, 33 sont bloqués. la diode Zener 24 n'est alimentée que par la tension auxiliaire inversée -U3 qui est toutefois inférieure à la tension de Zener, de sorte que cette diode se trouve en état de nonoconduction. Sur la base 9 du transistor 17 est donc appliquée la pleine tension de polarisation in versée -U3 don la valeur est supérieure à celle du pôle -U2 et pour cette raison le transistor 17 est mis hors circuit. Lorsque l'impulsion de commande 29 est également absente à l'entrée 15, la diode 22 se trouve en état de conduction, et sur la base du transistor 16 est ainsi approximativement appliqué le potentiel faiblement négatif de la base de -l'impulsion de commande 29 et, par conséquent, ce transistor est également mis hors circuit La diode 21 empêche par sa résistance d'arrêt que des courants perturbateurs ne pénètrent depuis la masse à travers la ligne de bit 14 à l'entrée 15. les impulsions de commande 29, 30 aux entrées 15, 11 sont prélevées par exemple, dans l'unité d'alimentation en impulsions de la mémoire à couche mince. Lors de l'inscription d'une information L qui a été extraite hors de la mémoire, l'impulsion de commande 31 est fournie par l'amplificateur de lecture, et lors de l'inscription d'une information L externe, par le registre d'écriture. l'amplifi- cateur de lecture est relié avec I1 entrée 12 et le registre d'écriture avec l'entrée 34 de la porte OU 10. A l'absence de l'impulsion de commande 31, une information 0 est inscrite dans la cellule respective de-la:mémoire à couche mince. Prenons d'abord pour base l'évolution dans le temps des impulsions suivant la fig. 1 l'impulsion de commande 30 à l'entrée 11 met le transistor 26 en circuit et de ce fait, par le dépassement-de la tension de Zener, la diode Zener est mise en état de conduction, à la suite de quoi le transistor 17 est mis en circuit. La partie principale du courant de collecteur du transistor 17 passe à travers les diodes 18, 19 et à travers la ligne de bit 14 et produit dans celleci l'impulsion antérieure négative de bit 1. Une petite partie de ce courant de collecteur parcourt la résistance 20 et la diode 21. Entre la base et l'émetteur du transistor 16 se trouve la somme des chutes de tension des diodes 18, 19, sous déduction de la tension sur la diode 21, c'est-à-dire effectivement la tension directe d'une diode. Cette tension directe;bloque la; voie base/émetteur du transistor 16 et verrouille ainsi le transistor 16 aussi longtemps que l'autre transistor 17 reste en circuit, indépendamment du fait qu'une impulsion de commande est appliquee oui ou non à lten- trée 15. Le transistor 17 reste en circuit pendant la durée d 'une impulsion de commande 32 qui apparat à la sortie de la porte OU 10. La largeur de l'impulsion de commande 32 dépend de l'information à inscrire. l'impulsion de commande 51 qui ne se produit que lors de l'introduction de l'information X, élargit I 1impulsion de commande 32, au flanc arrière de celle-ci.Par conséquent, lors de l'introduction de l'information O ou X, le flanc arrière de l'impulsion de commande 32 met le transistor 17 hors circuit, à la date de départ respectivement 4 ou 7 -du flanc intermédiaire 3. À présent, vu que le verrouillage à travers les diodes 18, 19 a été- éliminé, ie transistor 16 est mia en circuit au moyen de l'impul- sion de commande 29 qui se trouvait déjà auparavant à l'entrée t5, moyennant quoi.une impulsion postérieure positive de bit 2 est amenée dans la ligne de-bit 14, pour la durée de l'impulsion de commande 29'. -En dépit du recouvrement des impulsions de commande 29, 32 et malgré la période finie de mise hors circuit du transistor 17, les transistors 16, 17 ne sont pas mis en danger en raison du. verrouillage du transistor 16 par le transistor 17. Ces deur transistors ne peuvent jamais être mis en circuit en mkme temps et des courants transversaux dangereux sont ainsi évités. Si l'on procède à l'attaque du montage suivant la fig. 2, l'im- pulsion de commande 29, qui est déphasée en avant, met d'abord le transistor 16 en circuit et, l'impulsion double de bit commence ainsi avec une impulsion antérieure positive de bit 1. Dans la suite, le flanc avant de l'impulsion de commande 32 met en circuit le transistor 17, -moyennant quoi une impulsion postérieure négative de bit 2 prend naissance et, par suite du verrouillage., le transistor 1-6 est mis hors circuit, bien que l'impulsion de commande 29 'ne soit pas encore terminée. i XBVSGDIC IONS 1 - Procédé pour l'inscription des informations numériques dans des mémoires magnétiques à couche mince au moyen d'une impulsion de mot et d'une impulsion double de bit, celle-ci comportant une impulsion ayltérieure de bit et une impulsion postérieure de bit de- polarité inverse, en succession imméåiate, caractérisé en ce qu'il est prévu une impulsion double de bit à polarité constante de l'impulsion antérieure de bit 1 et de l'impulsion double de bit 2 et que la date de départ 4, 7 du flanc intermédiaire 3 de l'impulsion double de bit est positionnée, en fonction de l'information à inscrire, de manière que soit l'impulsion antérieure de bit 1 soit l'impulsion postérieure de bit 2 recouvre, dans le temps, le flanc arrière 5 de l'impulsion de mot 6. 2 - Procédé suivant la revendication 1, caractérisé en ce que, lors d'un déplacement de la date de départ 4, 7 du flanc intermédiaire 3, la largeur totale de l'impulsion double de bit et sa position dans le temps sont maintenues. 3 - montage pour la mise en oeuvre du procédé suivant l'une des revendications 1 et 2, comportant un premier et un deuxième transistor du m8me type de conductivité, dont les voies collecteur/émetteur sont montées, avec intercalation d'une diode, en série, dans le met me sens, entre les deux pies d'une source de tension, la diode étant conductible pour le courant de collecteur du deuxième transistor, la base du premier transistor étant reliée directement au collecteur du deuxième transistor et l'émetteur du premier transistor représentant la sortie du montage, caractérisé en ce qu'il est appliqué sur la base 8 du premier transistor 16 une impulsion de commande 29 de largeur constante et sur la base 9 du deuxième transistor 17 une impulsion de commande 32 dont la largeur dépend de l'information à inscrire, la; date de départ soit du flanc avant soit du flanc arrière de l'impulsion de commande 29 de largeur constante recouvrant, dans le temps, l'autre impulsion de commande 32, étant déphasée par rapport à celle-ci en arrière ou en avant. 4 - ontage suivant la revendication 5, caractérisé en ce qu'une diode additionnelle 19 est montée en série et dans le m8me sens à la diode 18 qui se trouve entre l'émetteur du premier tran sistor et le collecteur du deuxième transistor 17 et qu'une autre diode 21 est intercalée entre la base 8 du premier transistor 16 et le collecteur du deuxième transistor 17, la dite diode 21 étant orientée dans le sens inverse par rapport à la diode additionnelle 19. 5 - ltiontage suivant 1 'une des revendications 7 et 4, caractérisé en ce qu'une diode 22 est montée entre une entrée 15 sur laquelle l'impulsion de commande 29 de largeur constante est appliquée et la base 8 du premier transistor 16, ladite diode étant po arisée de façon à & re en état de conduction lorsque l'impulsion de commande 29 de largeur constante est absente et lorsqu'en même temps le deuxième transistor 17 est mis hors circuit, une résiStaEF ce 20 étant intercalée entre la base 8 et le collecteur du premier transistor 16. 6 - montage suivant l'une des revendications 5 à 5, caractérisé en ce que, pour produire l'impulsion de commande 52 de largeur variable, une porte OU 10 avec deux ou plusieurs entrées 11, 12, 34 est montée en série au deuxième transistor 17, que sur une entrée 11 de la porte OU 10 une autre impulsion de commande 50 de largeur constante est appliquée et que sur une des autres entrées 12, 34 une impulsion de commande 51 est soit appliquée soit absente, en fonction de l'information à inscrire, l'impulsion de commande mentionnée en dernier lieu 31 recouvrant, dans le temps, l'autre impulsion 50 de largeur constante, étant déphasée sur celleci en arrière ou en avant 7 - montage suivant la revendication 6, caractérisé en ce qu' un élément de montage à valeur de seuil avec, en état de conduction, une chute de tension constante qui est intercalée entre la sortie de la porte OU 10 et la base 9 du deuxième transistor 17, ledit élément ne se trouvant en état de conduction que si une impulsion de commande 32 apparatt à la sortie de la porte OU 10. 8 - Iriontage suivant la revendication 7, caractérisé en ce qu'en état de non-conduction du deuxième transistor 17 une tension de polarisation inversée -U5 est appliquée sur sa base, la valeur de cette tension étant choisie de manière à maintenir l'état de non-conduction de l'élément de montage à valeur de seuil aussi longtemps qu'à la sortie de la porte OU n'2pparaisse une impulsion de commande 32.+ 9 - Montage suivant l'une des revendications 7 et 8, caractérisé en ce que l'élément de montage à valeur de seuil est une diode Zener 24.