Brevet FR2034717A1 — publié le 19701211

i 2034717 La présente invention se rapporte à un circuit de mémoire à lecture non destructive utilisant des dispositifs à effet de champ dont la sortie est indépendante des rapports de résistance et plus particulièrement à un tel circuit qui utilise 5 un condensateur à commutation conditionnelle comme dispositif de mémorisation. la demande de brevet des Etats-Unis d'Amérique N° 804.171 ûu 4 Mars 1969 déposée par Robert K. Booher et Robert W. Polkinghorn décrit un condensateur à commutation conditionnel-10 le dont la capacité est commutée entre un substrat et une é-lectrode d'entrée en fonction d'une tension appliquée à son armature fixe, l'une des armatures, qui comprend le substrat sous-jacent à l'armature fixe, est commutée sur l'électrode d'entrée lorsque la tension appliquée dépasse la tension de 15 seuil du dispositif. Quand la tension appliquée est inférieure à la tension de seuil, l'armature est commutée sur le substrat» Ce dispositif peut être utilisé dans un mode de réalisation de circuit mémoire à sortie indépendante des rapports de résistance comme condensateur de mémorisation offrant l'avan-20 tage supplémentaire de pouvoir élever la tension appliquée à une électrode de commande d*un dispositif à effet de champ utilisé pour engendrer un signal de sortie, qui indique l'état logique de l'information mémorisée. Du fait qu'on peut élever la tension de commande, l'électrode de sortie du dispositif à 25 effet de champ peut être porté à une tension plus élevée que celle qu'on pourrait normalement obtenir» D'autres circuits de mémoire à sortie indépendante des rapports de résistance sont mentionnés dans les demandes de brevet des Etats-Unis d'Amérique N° 789.442 du 7 Janvier 1969, 30 déposée par Robert K. Booher et N° 789.445 du 7 Janvier 1969» déposée par Robert ¥. Polkinghorn. et utilisent des condensateurs pour mémoriser des potentiels représentant les états logiques. Le condensateur de mémorisation du circuit de Booher doit 35 être chargé à un potentiel minimal au moins trois fois plus élevé que le potentiel de seuil des dispositifs à effet de champ de manière à permettre au circuit d'être régénérateur. Par une légère modification, il est possible de réduire le potentiel nécessaire au double seulement du potentiel de seuil 40 des dispositifs à effet de champ. -, BAD ORIGiNÂL* 69 43976 2 2034/1/ l'invention utilise les propriétés du condensateur commuté décrit ci-dessus pour réaliser un circuit offrant les mêmes avantages que le circuit de Polkinghorns mais qui utilise un plus petit nombre de composants» Sn -outre, l'invention peut 5 utiliser des signaux à forme d'onde sinusoïdale comme signaux de rythme de lecture et dîécriture. Il est moins difficile d'engendrer et de maintenir des signaux de rythme à forme d'onde sinusoïdale que des signaux à temps d'accroissement et de décroissance relativement courts, en particulier du fait que les 10 conducteurs des signaux de rythme ont généralement de fortes capacités inhérentes, le mode de réalisation préféré du circuit évite les problèmes associés à la charge "emprisonnée" de la figure 1 du circuit de Policinghorn déjà cité, dans lequel il est .possible,d'engendrer une tension représentant un état. 15 logique "un" alors qu'en fait un état logique "zéro" a été emmagasiné. L'invention concerne donc essentiellement un circuit à sortie indépendante des rapports de résistance utilisant un condensateur de mémorisation dont la capacité est commutée 20 entre l'électrode d'entrée et un substrat en fonction de la tejasion représentant un état logique à mémoriser. Si un "un" logique est emmagasiné en appliquant à l'armature fixe du condensateur une tension supérieure au seuil d'inversion du-substrat, la seconde armature du condensateur se trouve isolée du 25 substrat par l'inversion de surface et est connectée à l'électrode d'entrée.-En fait, sa capacité est commutée sur l'électrode d'entrée. Si un zéro logique est emmagasiné, comme dans le cas où la tension appliquée à l'armature fixe est inférieure à la tension'de seuil d'inversion dù 3ubstrat, une inversion 30 de surface ne_ se produit pas et la capacité reste connectée au substrat, qui est normalement à la masse électrique. Pendant une période de lecture, un signal de rythme de lecture est appliqué à l'électrode d'entrée du condensateur. Si un "un" logique a été précédemment emmagasiné pendant une 35 période d'écriture, la tension de l'armature fixe est augmentée par le signal de lecture et utilisée comme tension de commande d'un transistor à effet de champ. Le signal de lecture est également appliqué à l'une des électrodes du transistor à effet de champ. La tension de l'armature fixe est 40 supérieure d'au moins un 3euil (valeur absolue) à la tension pr\oy 69 43976 3 2034717 du signal de lecture, de sorte que l'autre électrode du transistor est portée à la valeur du signal de lecture, qui représente l'état de l'information emmagasinée. Si un zéro logique avait été emmagasiné, la seconde ar-5 mature du condensateur ne serait pas connectée à son. électrode d'entrée, de sorte qu'un signal de lecture appliqué à cette dernière serait isolé de l'armature fixe du condensateur et que le dispositif à cet effet de champ ne serait pas rendu conducteur. 10 Un second condensateur est prévu à la borne d'entrée/ sortie commune du circuit de mémoire pour emmagasiner une charge en fonction de la charge emmagasinée par le condensateur à commutation conditionnelle. La charge du condensateur est régénérée au cours de chaque période de lecture du cycle de mé-15 moire, de sorte que pendant chaque période d'écriture au cours de laquelle le circuit n'est pas adressé, la charge régénérée est utilisée pour régénérer à son tour la charge du condensateur à commutation conditionnelle ainsi que la charge de la capacité inhérente connectée au condensateur à commutation 20 conditionnelle. En conséquence, le circuit de mémoire est régénérateur. Des signaux de rythme à forme d'onde sinusoïdale peuvent être utilisés pour exciter les circuits constituant la mémoire, étant donné que le problème de la charge emprisonnée, dé-25 jà mentionné ci-dessus, est résolu par les interconnexions des dispositifs constituant le circuit de mémoire. L'information, qui se présente sous la forme d'un poten-■ tiel est inscrite ou enregistrée dans le circuit de mémoire, lue à partir de ce circuit et régénérée dans celui-ci, sans 30 qu'il soit nécessaire de recourir à l'action d'un diviseur résistif. L'invention a donc pour objet un circuit mémoire à sortie indépendante des rapports de résistance ayant les caractéristiques suivantes : - utilisant un condensateur à commutation conditionnelle pour emmagasiner des potentiels représentants des états logiques et pour surélever conditionnellement la tension de commande d'un transistor à effet de champ en fonction de l'état logique emmagasiné ; - utilisant un condensateur dont l'une des armatures est COPY 69 43976 4 2034717 conditionnellement commutée entre un substrat et une électrode d'entrée en fonction d'une tension appliquée à son autre armature ; ■ - utilisant un condensateur dont la capacité est con-5 ditionnellement commutée entre une électrode d'entré-e et un substrat pour emmagasiner des potentiels représentant des états logiques et pour surélever conditionnellement la tension de commande d'un transistor à effet de champ sensible à cette tension surélevée ; 10 - comprenant des moyens pour régénérer l'information lo gique emmagasinée pendant chaque cycle de mémoire au cours duquel le circuit n'est pas adressé ; - utilisant des dispositifs à effet de champ et dans lequel une information logique peut être enregistrée, lue et ré- 15 générée sans qu'il soit nécessaire de recourir à l'action d'un diviseur résistif ; - utilisant un condensateur dont l'une des armatures est commutée en fonction de la tension appliquée à son autre armature pour emmagasiner la tension appliquée représentant un 20 état logique et pour surélever la tension d'excitation du transistor à effet de champ de manière à assurer une lecture s'accompagnant d'un transfert vers l'extérieur de l'état logique emmagasiné ; - utilisant un condensateur d'emmagasinage à effet de 25 champ dont la capacité est conditionnellement commutée entre une électrode d'entrée et un substrat ; - utilisant un condensateur d'emmagasinage conditionnellement commuté et des signaux électriques à forme d'onde sinusoïdale pour commander le cycle de mémoire du circuit. 30 D'autres caractéristiques et avantages de la présente invention ressortiront de la description qui va suivre, faite en regard des dessins annexés et donnant à titre explicatif mais nullement limitatif une forme de réalisation conforme à l'invention, 35 Sur ces dessins : La figure 1 est un schéma d'un premier mode de réalisation d'un circuit mémoire à lecture non-destructive à sortie indépendante des rapports de résistance utilisant un condensateur à commutation conditionnelle comme dispositif de mémori-40 sation et d'élévation de tension. COPV 69 43976 5 2034717 La figure 2 est un schéma d'un autre mode de réalisation d'un circuit mémoire à lecture non-destructive utilisant selon l'invention un condensateur à commutation conditionnelle comme dispositif de mémorisation et d'élévation de tension. 5 La figure 3 est une représentation détaillée de la com binaison comprenant un condensateur commutable et un transistor à effet de champ standard représentée schématiquement sur les figures 1 et 2. La figure 4 est un graphique des signaux de rythme et 10 autres signaux utilisés par les circuits de mémoire des diverses figures pendant un cycle de mémoire. La figure 5 est un graphique des signaux de rythme à forme d'onde sinusoïdale et autres signaux qui peuvent être utilisés par les circuits de mémoire des diverses figures ; et 15 La figure 6 représente une partie d'une matrice d'adres ses pour système de mémoire comprenant une série de circuits mémoire à sortie indépendante des rapports de résistance utilisant chacun un condensateur à commutation conditionnelle. La figure 1.représente un premier type de circuit mémoi-20 re 1 dont la sortie est indépendante des rapports de résistance. fa figure 3 représente le circuit équivalent•de la partie de la figure 1 identifiée par la référence numérique 30 comme comprenant un condensateur à commutation conditionnelle 2 dont l'armature fixe 3 est connectée à l'électrode de commande 4 25 d'un.dispositif MOS (oxyde-métallique semi-conducteur) 5* Sur la figure 2 le condensateur 2 et le dispositif MOS 5 sont identifiés par la référence numérique 30'. Le symbole qui se présente sous la forme de deux lignes parallèles est utilisé pour représenter la combinaison. 2Q Avant de continuer la description de la figure 1 on va maintenant décrire la figure 3. Le condensateur 2 comprend une armature 6 conditionnellement connectée à l'électrode d'entrée 7 en fonction du potentiel de l'armature fixe 3. La manière dont la capacité du condensateur 2 est commutée entre un po-35 tentiel de référence tel que le potentiel d'un substrat (non représenté) et une électrode d'entrée a été décrite précédemment. L'électrode 8 du dispositif à effet de champ 5 est également connectée à la borne d'entrée 7» L'électrode 9 du dispositif 5, comme représenté sur la figure 1, est connectée à 40 l'électrode 10 du dispositif à effet de champ 11. r COPV 69 43976 6 2034717 La figure 1 représente -m outre le dispositif MOS 11 comme comportant une électrode 1? oo^nectée au conducteur entrée/sortie commun 14 qui travers« vme matrice d'adresses partiellement représentée sur la figuro 6 peur aboutir à une bor-5 ne de sortie d'un système ds aéaoire. L'électrode de commande-. 12 du dispositif MOS 11 reçoit un signal ds rythme de lecture pour exciter l'électrode 13 du dispositif, Le condensateur 15 est monté entre le conducteur entrée/ sortie commun 14 et le substrat du fragment sur lequel le dis-10 positif de mémoire est formé pour régénérer la tension du condensateur à commutation conditionnelle 2. Le substrat est représenté comme constituant une connexion de masse, bien que dans d'autres modes de réalisation il pourrait être polarisé à un potentiel de référence autre que la masse électrique. 15 Le circuit de la figure 1 comprend également un disposi tif MOS 16 dont l'une des électrodes 17 est connectée au conducteur entrée/sortie commun 14 et dont une autre électrode 18 est connectée à l'armature fixe 3 du condensateur 2 et à l'électrode de commande 4 du dispositif MOS 5 (voir figure 3). La 20 capacité d'électrode inhérente associée aux électrodes 4 et 18 et aux conducteurs entre les deux électrodes est représentée par le condensateur en trait interrompu 20 monté entre les électrodes 4,18 et la masse. La capacité inhérente est chargée simultanément au condensateur 2. La connexion de masse est utilisée, comme précédemment décrit, pour indiquer le potentiel du substrat. Le dispositif MOS 16 comprend également uns électrode de commande 19 qui reçoit un signal d® rythme d'écriture pour porter, l'électrode 18 au potentiel apparaissant sur 1Jélectrode 17. 69 43976 ? 2034717 On comprendra mieux le fonctionnement du montage en examinant les signaux représentés sur les Fig. 4 et 5. £es deux jeux de signaux peuvent être utilisés pour commander le fonctionnement du montage, bien que les signaux de rythme 5 sinusoïdaux représentés sur la fig. 5 soient adoptés de préférence étant donné qu'ils sont plus faciles à engendrer que les signaux de la Fig. 4 dont le temps d'accroissement et le temps de décroissance sont courts. Le circuit 1 est adressé lorsque le circuit d'adresse 10 22 devient vrai. Pendant le temps au cours duquel le circuit est adressé, une information peut être enregistrée ou, inscrite dans le circuit ou lue et transférée à partir de celui-ci. Un cycle de mémoire comprend une période de lecture, une période d'écriture et une période de rétablissement. La pé-15 riode de rétablissement du cycle de mémoire est décrite ci-après à propos de la fig. 6.' Pendant la période d'écriture ou d'enregistrement du cycle de mémoire, le signal de rythme d'écriture 24 devient vrai, de sorte que le potentiel apparaissant sur le conduc-2 0 teur entrée/sortie commun 14 est appliqué à l'arma tiare 3 du condensateur 2. Si ce potentiel dépasse la tension de seuil d'inversion, une inversion de surface se produit dans la zone du substrat sous-jacente à l'armature 3 pour former l'armature 6 qui est connectée à la borne d'entrée 7. Pour les besoins de 25 la présente description, on suppose qu'une tension supérieure au seuil d'inversion représente un état logique "un". Une tension inférieure à un seuil, à savoir le potentiel de la masse, est supposé représenter un état logique zéro. En conséquence, lorsqu'un état logique "un" est emmagasiné, la 30 capacité du condensateur 2 est commutée sur l'électrode d'entrée 7 tandis que lorsqu'un état logique zéro est emmagasiné, ladite capacité reste connectée au substrat qui est électriquement isolé de l'électrode d'entrée. Le condensateur 15 est également chargé pendant la période d'écriture en fonction 35 de l'information emmagasinée. Pendant l'intervalle de lecture du cycle de mémoire,l§êignal COPY 69 43976 8- 2034717 de rythme de lecture 23 devient vrai pour appliquer une tension négative â l'électrode d'entrée 7 qui est également connectée à l'é-lee?fem3!e 8 du dispositif MOS 5 et à l'électrode de commande 12 du dispositif MOS 11. En supposant qu'une tension représentant un état 5 logique "un" ait été précédemment emmagasinée dans le circuit par le condensateur 2, lorsque le signal de rythme de lecture devient vrai, la tension régnant sur l'électrode de commande 4 s'élève dans ■v. •une mesure correspondant sensiblement au signal de lecture. Etant donné que l'électrode 8 reçoit le signal de rythme de lecture et que 10 la tension de commande dépasse ce signal dans une mesure égale à la tension initialement appliquée à 1'armature 3 pendant la- période d'écriture, l'électrode 9 du dispositif MOS 5 est portée au niveau négatif 21 du. signal de lecture 23. En même temps, le dispositif MOS 11 est rendu conducteur par le signal de lecture pour amener l'élec-15 trode de sortie 13 à la tension de signal de lecture, moins un seuil. !a tension qui apparaît sur le conducteur entrée/sortie commun 14 représente l'état logique "un" de l'information emmagasinée. Si cette tension dépasse celle emmagasinée par le condensateur 15 pendant l'écriture, la tension augmente. 20 Si un zéro logique a été emmagasiné, le conducteur 14 est con necté au potentiel de la masse et la capacité du condensateur 15 est chargée en conséquence. Si un "un" logique avait été précédemment emmagasiné, ce condensateur aurait été déchargé à la masse de même que les condensateurs 2 et 20, tandis que si un zéro logique avait 25 été précédemment emmagasiné, la charge du condensateur 15 serait restée la même. Lorsque le signal d'écriture 24 devient vrai, le potentiel de masse présent sur le conducteur 14 est appliqué à l'arma-turie 3 et à l'électrode de commande 4. Etant donné que le potentiel est inférieur à un seuil, la capacité du condensateur 2 reste ou est 30 connectée au substrat de sorte que l'électrode d'entrée 7 est isolée de l'électrode de commande 4. Pendant la période de lecture, le dispositif MOS 5 reste bloqué de sorte que le conducteur entrée/sortie commun, reste à la masse et indique qu'un zéro logique a été emmagasiné par le circuit de mémoire. 35 Aa cours de chaque cycle de mémoire pendant lequel le circuit n'esiî pas adressé, le dispositif MOS 16 est rendu conducteur par le signal de rythme d'écriture 24 pour permettre au condensateur 15 de fournir une charge aux condensateurs 2 et 20 pour remplacer la charge qui peut s'être dissipée par fuite à partir de ces condensateurs. 40 Le condensateur 15 est régénéré au cours de chaque période de &9 43976 9 2034717 lecture, comme précédemment décrit, par le signal de rythme de lecture étant donné que les dispositifs 5 et 11 sont rendus conducteurs. Lorsqu'un zéro logique est emmagasiné à la suite d'un "un" logique, les condensateurs 2, 15 et 20 sont déchargés pendant la pé-5 riode d1 écriture. Ensuite, pendant chaque cycle de mémoire au cours duquel le circuit n'est pas adressé, le condensateur 15 reste déchargé et le dispositif 5 reste bloqué. En conséquence, les condensateurs 2 et 20 restent également déchargés, bien que le dispositif 16 soit périodiquement rendu conducteur par le signal de rythme d' 10 écriture 24. Bien que la description du fonctionnement du circuit reste la même, chaque fois qu'un signal de rythme d'écriture sinusoïdal 26 et ion signal de rythme de lecture sinusoïdal 27 sont utilisés, l'ensemble du système utilisant le montage est amélioré. Les signaux 15 sinusoïdaux sont représentés sur la fig. 5. Dans les montages qui ne fonctionnent pas convenablement lorsque le signal de rythme d'écriture et le signal de rythme de lecture se chevauchent, le temps d'accroissement et de décroissance des signaux de rythme devient un facteur important qui joue sur la vitesse globale du circuit de mé-20 moire. Le montage de la fig. 1 fonctionne convenablement avec les signaux sinusoïdaux représentés sur la fig. 5» Le montage de la fig. 2 fonctionne également convenablement si les précautions sont prises en ce qui concerne la position dans le temps du signal appliqué au dispositif 67 de la fig. 6. La principale caractéristique du monta-25 ge de la fig. 2 réside en ce qu'un seul dispositif (11) est interposé sur le parcours de courant entre la borne d'application des signaux de rythme de lecture 7 et le conducteur entrée/sortie commun 14* En conséquence, une impédance plus faible est présente entre la borne 7 et le conducteur 14. En conséquence, le montage de la fig. 2 30 est par inhérence plus rapide que celui de la fig. 1. Les signaux de rétablissement 25 et 25', représentés sur les Fig. 4 et 5, sont décrits plus loin à propos de la fig. 6. Les repères 28 et 28', qui indiquent la durée du cycle, sont inclus par commodité. 35 Le mode de réalisation de la fig.2 est analogue à celui de la fig. 1 dont il ne diffère que par le fait que l'électrode 9 clu dispositif MOS 5 est connectée à l'électrode de commande 12 du dispositif MOS 11 et par le fait que l'électrode 10 du dispositif MOS 11 est connectée à l'électrode d'entrée 7 au lieu d'être reliée à l'é-40 lectrode 9 du dispositif MOS 5. Les autres composants et connexions J •* ^ * *> -X :: J 69 43976 10 2034717 du montage sont les mêmes que dans le cas de la fig. 1. On comprendra mieux le fonctionnement du montage de la fig. 2 en examinant les signaux de rythme représentés sur les fig. 4 et 5. Pour les besoins de la présente description, les signaux de isthme 5 représentés sur la fig. 5 sont utilisés bien que, comme précédemment décrit , on puisse utiliser l'un.ou l'autre des jeux de signaux, le jeu de signaux de la fig. 5 est en fait.préférable pour le montage de la fig. 1, bien que ces signaux puissent être utilisés pour les deux montages si l'intervalle d'écriture est convenablement disposé 10 dans le temps. Les signaux sinusoïdaux résolvent les problèmes qui sont souvent associés à des signaux à temps d'accroissement et de décroissance courts, comme représenté sur la fig. 4. Si les signaux pouvaient être commutés d'un niveau au suivant, c'est-à-dire du niveau de la masse à un niveau négatif sans retard, ce problème ne se 15 poserait pas. Mais en pratique, la commutation d'un niveau au suivant exige un certain intervalle de temps qui dépend des possibilités d'excitation et de l'importance de la capacité présente sur les conducteurs. Dans le montage du type ne fonctionnant pas convenablement, si les rythmes de lecture et d'écriture se chevauchent, la du-20 rée de ces signaux doit être augmentée pour laisser le temps à la transition de se produire. / On enregistre une information logique "un" dans le circuit 1 en appliquant une tension négative à l'armature 3 du condensateur 2. de façon que l'électrode 9 du dispositif MOS 5 soit portée au niveau 25 négatif du signal de rythiûe de lecture 27 pendant l'intervalle de lecture du cycle de mémoire. En même temps, l'électrode de commande 12 reçoit le signal de rythme de lecture 27 de l'électrode 9. L'électrode 13 du dispositif MOS est portée à la valeur du signal de rythme de lecture 27 apparaissant siir son électrode 10, moins la ten-30 sion de seuil du dispositif 11. La tension apparaissant sur l'électrode 10 représente l'information logique "un" emmagasinée dans le circuit. Le condensateur 15 se régénère au cours de chaque cycle de lecture et partage sa charge avec les condensateurs 20 et 22 au cours 35 des intervalles d'écriture pendant lesquels le circuit 1 n'est pas adressé, comme précédemment décrit à propos de la fig» 1. Si un zéro logique avait été emmagasiné, le dispositif MOS 5 et le dispositif MOS 11 seraient restés bloqués de sorte que le conducteur entrée/sortie 14 serait à la masse pendant la période d'é-40 criture. 69 43976 1.1 2034717 Si un zéro logique est emmagasiné à la suite d'un "un" logique, le condensateur 2 est déchargé au potentiel de la masse appliqué à l'armature 3 par l'intermédiaire du conducteur entrée/sortie commun 14. Lorsque la tension régnant sur l'armature 3 devient inférieure 5 à une tension de seuil, la capacité est ramenée sur le substrat pour ramener l'électrode de commande 4 de la borne d'entrée 7. En même temps, le dispositif MOS 5 se bloque de sorte que le dispositif MOS 11 est également bloqué. Etant donné que l'électrode 9 est connectée h l'électrode de 10 commande 12 du dispositif MOS 11, il importe que la capacité inhérente associée à l'électrode 12 soit déchargée à la masse au cours de la période pendant laquelle 11 information logique zéro remplace l'information logique "un". Autrement, après le blocage du. dispositif MOS 5, une charge pourrait subsister sur l'électrode 12, de sor-15 te que le dispositif MOS 11 pourrait rester légèrement conducteur et porter l'électrode 13 à un potentiel autre que celui de la masse pendant l'intervalle de lecture. Pour éviter "d'emprisonner" la charge, il faut prendre soin d'enregistrer l'information dans le circuit par l'intermédiaire du conducteur 14 pendant la période au cours de 20 laquelle le signal de lecture a une valeur comprise entre les ten-- ^ sions de seuil des dispositifs MOS. En d'autres termes, l'information logique zéro (MOS) ne doit pas apparaître sur le conducteur 14 tant que le signal de rythme de lecture n'a pas provoqué la décharge de la capacité. Inhérente (non représentée) associée à l'électrode de 25 commande 12 du dispositif MOS 11, à une tension inférieure à une tension de seuil. Par exemple, si les points A et B sont utilisés pour représenter les tensions de seuil des dispositifs, l'information d'écriture ne doit pas apparaître sur le conducteur 14 tant que le signal de lecture n'est pas entre les points GÊ et D." 30 II est également souligné que 1' informat mec. apparaissant sur le conducteur 14 sous la forme d'un potentiel este enregistrée dans le circuit directement à travers le dispositif MOS 16. D'une manière analogue, l'information lue à partir du circuit est lue directement à travers le dispositif MOS 11. Dans aucun des deux cas il n'est né-35 cessaire de prévoir l'action d'un diviseur de tension entre deux ou - plus de deux dispositifs MOS pour obtenir la tension de sortie désirée. Le circuit de mémoire est donc un circuit sans diviseur de tension résistif. Toutefois, comme représenté sur la fig. 5, au moment où le si-40 d'écriture 26 est à sa valeur négative maximale, le signal de 69 43976 "2 2034717 lecture est à sa valeur minimale au niveau de la masse de sorte que pendant que le condensateur 2 se décharge, de sa tension négative à une tension inférieure à un seuil de substrat (non représenté) la capacité associée aux électrodes 9 et 12 a le temps de se décharger 5 Jusqu'à un niveau inférieur à un seuil. La fig. 5 est une représentation schématique du système de mémoire 50 avec un exemple de représentation d'une partie de la matrice d'adresses 51. La matrice d'adresses comprend une série de dispositifs MOS 52...53 au niveau A de la matrice, de dispositifs MOS 10 54...55 au niveau B et de dispositifs MOS 56...57 au niveau C. Les dispositifs non représentés sont symbolisés par des points par commodité. Les dispositifs MOS de chaque niveau sont adressés par des signaux SA0...SA7, SB0...SB7, et SC0...SC7 appliqués aux électrodes de commande des dispositifs, le choix de ces signaux dépendant des 15 circuits adressés parmi les circuits de mémoire 58...59. Les circuits de mémoire représentés sous forme de schéma symbolique sont identiques aux circuits représentés sur les fig. 1, 2 et 3- Les signaux de rythme de lecture et d'écriture constituent des entrées des divers circuits et ont été précédemment décrits. 20 En outre, les niveaux de la matrice d'adresses comprennent des dispositifs de rétablissement 60, 61 et 62 pour les niveaux A, B et C respectivement. Les dispositifs de rétablissement sont rendus conducteurs après chaque période d'écriture du.cycle de mémoire par les signaux de rétablissement 25 et 25' représentés sur les fig. 4 et 5 25 pour ramener à la masse la capacité inhérente des électrodes et des conducteurs du système avant une période de lecture. La matrice d'adresses 51 est connectée à la borne d'entrée de données 63 lors d!un enregistrement d'information dans un circuit de mémoire adressé. La matrice de mémoire d'adresse 51 est connectée 30 au dispositif 69 qui excite la borne de sortie de données 64 lors d'une lecture d'information à partir d'un circuit de mémoire adressée. Les dispositifs MOS 66 et 67 commandent l'enregistrement d'information dans un circuit de mémoire d'un fragment choisi. Par exemple, un fragment particulier peut comprendre 512 circuits de mémoi-35 re et un système calculateur particulier peut comprendre plusieurs fragments. Le fragment et le circuit de mémoire doivent être tous deux adressés au cours d'une opération de lecture ou d'écriture. Les signaux appliqués aux électrodes de commande des dispositifs MOS 66 et 67 deviennent vrais pour appliquer le potentiel à la borne d'en-40 trée 63, à savoir le potentiel de la masse pour un état logique zéro COPY 69 43976 13 2034717 ou un potentiel négatif pour un état logique "un", ce potentiel étant transmis à partir de la "borne 63 au circuit de mémoire adressé. Au cours d'une opération de lecture, le dispositif MOS 67 est bloqué et le dispositif MOS 68 est rendu conducteur pour appliquer 5 un potentiel de masse à la borne de sortie 64 par l'intermédiaire du dispositif MOS 69 et le circuit de mémoire adressée contient un "un" logique et pour laisser la borne de sortie à un niveau de tension initial si un zéro logique est emmagasiné dans le circuit adressé. Le dispositif MOS 68 choisit le fragment particulier adressé au 10 cours de la période de lecture. A titre d'exemple, on supposera qu'un "un" logique soit emmagasiné dans le circuit de mémoire 58. Pendant une opération de lecture, la tension négative, sensiblement au potentiel du signal de rythme de lecture,apparaît sur l'électrode de commande du dispositif 15 MOS 69 pour le rendre conducteur. Lorsque le dispositif est rendu conducteur, la borne de sortie 64 est connectée à la masse par l'intermédiaire du dispositif MOS 68. Si un zéro logique avait été emmagasiné, le dispositif 69 serait resté bloqué. L'agencement de la sortie du montage tel qu'il est représenté 20 permet d'utiliser un détecteur de courant bipolaire à grande vitesse pour augmenter la vitesse globale du système de mémoire. $ Il va de soi que bien qu'on ait décrit ici des dispositifs à canal P, on pourrait également utilisé des dispositifs à canal H". Dans ce cas, les polarités de tension seraient modifiées» En outre, 25 bien qu'on ait décrit des transistors MOS, on pourrait également utiliser des dispositifs MNOS, MUS ou d'autres dispositifs à effet de.champ à mode d'enrichissement. _ . LEGENDE DES DESSINS Figures Repères * = Vers matrice d'adresses = Ecriture = Lecture = Lecture = Vers matrice d'adresses = Ecriture = Lecture = Lecture = Ecriture = Lecture = Adresse activée = Rétablissement = Durée du cycle COP^ 30 35 40 I II A B II C M D 2 E i» F tt G 5 H 4 I H J TT K II L II M 10 69 43976 H Figures Repères 15 5 N = Lecture tf 0 = Ecriture H P = Adresse activée It Q = Rétablissement lï R = Durée du cycle 6 . S = Entrée des données 11 T Sélection du fragment It U = Commande d'écriture II V = Sortie des données 11 ¥ = Sélection du fragment Î1 S Rétablissement t! T = Rétablissement Il Z = Rétablissement 11 AA = lecture 11 BB = Ecriture 2034717 copv 69 43976 15 2034717 REVENDICATIONS 1°)- Circuit mémoire à sortie indépendante des rapports de résistance fonctionnant selon un cycle de mémoire, ledit circuit étant caractérisé par le fait qu'il comprend des cir-5 cuits d'application d'un potentiel représentant l'état logique de l'information à mémoires, une électrode d'entrée, un condensateur dont l'armature fixe connectée audit circuit d'application de potentiel et une seconde armature formée dans un substrat et qui est inversée, en fonction de l'état logique de ômwa.oasM'\eJu 10 l'information à ananifi-ar, cette inversion ayant pour effet de connecter cette seconde armature à l'électrode d'entrée. 2°) - Circuit selon la revendication 1, caractérisé par le fait que la capacité est commutée sur l'électrode d'entrée lorsque l'état de l'information à ts^meàâc&s est un "un" logi-15 que et par le fait que la capacité reçoit un potentiel de ré-ference lorsque l'état de l'information à méaftifes est un "zéro "logique. 3°) - Circuit selon la revendication 2, caractérisé par le fait qu'elle comprend des générateurs de signaux de rythme 20 de lecture destinés à élever le potentiel de l'armature fixe lorsqu'une information correspondant à l'état logique "un" est mémorisée dans le condensateur, un dispositif comprenant une électrode de sortie étant prévu pour répondre au potentiel appliqué à ladite armature de condensateur après l'élévation 25 précitée de manière à porter l'électrode de sortie à un potentiel représentant ledit état logique "un". 4°) - Circuit selon la revendication 3» caractérisé par le fait que 1'électrode.de sortie est isolée dudit dispositif détectant le potentiel lorsque le condensateur contient un 30 état logique zéro la réponse dudit dispositif aux signaux de rythme de lecture étant ainsi inhibée. 5°) - Circuit selon la revendication 4, caractérisé par le fait que le circuit d'application d'un potentiel au circuit comprend un premier dispositif de commutation comportant 55 une électrode de commande recevant un signal de rythme d'écriture pour appliquer à l'armature fixe le potentiel précité au cours d'un intervalle de lecture du cycle de mémoire pendant lequel une information logique est enregistrée dans le circuit, cette disposition permettant d'éviter l'emploi d'un di-40 viseur résistif au moment de la mise en mémoire de l'informaCOPV 69 43976 _Lb luim i / tion dans le circuit. 6°) - Circuit selon la revendication 5» caractérisé par le fait que le dispositif sensible au potentiel de l'armature, après ladite élévation de tension, comprend un second disposi-5 tif àe commutation dont l'électrode de commande est .connectée à l'armature fixe et qui comporte une seconde électrode reliée aux générateurs de signaux de rythme de lecture tandis que sa troisième électrode est portée à la valeur du signal de rythme de lecture par le potentiel de l'armature fixe après ladite 10 élévation. 7°) - Circuit selon la revendication 6, caractérisé par le fait qu'elle comprend un troisième dispositif de commutation dont une première électrode est reliée à ladite troisième électrode du second dispositif et une électrode de comman-15 de reliée aux générateurs de signaux de rythme de lecture pour portçr sa seconde électrode à une tension de sortie représentant un état logique "un" au cours d'un intervalle de lecture du cycle de mémoire, cette disposition permettant d'éviter l'emploi d'un diviseur résistif lors de la lecture de l'infor-20 mation mémorisée dans le circuit. 8°) - Circuit selon la revendication 6, caractérisé par le fait-qu'elle comprend un troisième dispositif de commutation dont une première électrode est connectée aux générateurs de signaux de rythme de lecture et dont l'électrode de commande 25 est connectée à ladite troisième électrode du second dispositif, pour la porter à un potentiel représentant un état logique "un" au cours d'un intervalle de lecture du cycle de mémoire, cette disposition permettant d'éviter l'emploi d'un diviseur résistif lors de la lecture de l'information mémorisée 30 dans le circuit. 9°) - Circuit selon la revendication 4, caractérisé par le fait que les signaux de rythme de lecture et d'écriture sont sinusoïdaux pour éviter la nécessité d'utiliser des signaux de rythme à temps de montée et de descente relativement 35 courts. 10°) - Circuit selon la revendication 7, caractérisé par le fait qu'il comprend des circuits à adressage et un condensateur connecté entre ladite seconde électrode du troisième dispositif et une source de potentiel de référence de ma-40 nière à être chargé à un potentiel représentant l'état de C-OPV 69 43976 17 ZV34/ I / l'information logique pendant l'intervalle cfécriture du cycle de mémoire lorsque le circuit est adressé et à être régénéré par le potentiel apparaissant sur ladite seconde électrode du troisième dispositif au cours de l'intervalle de lecture 5 du cycle de mémoire lorsque le circuit n'est pas adressé, le condensateur mentionné ci-dessus étant relié à l'armature fixe du premier condensateur pendant l'intervalle d'écriture lorsque le circuit n'est pas adressé pour en régénérer la cljar-ge. 10 11°) - Circuit selon la revendication 10, caractérisé par le fait qu'il comprend des moyens pour ramener la capacité inhérente des circuits d.'adreasage à un potentiel de référence après chaque intervalle d'écriture. 12°) - Circuit selon la revendication 8, caractérisé 15 par le fait qu'il comprend des circuits d'adressage et un condensateur monté entre ladite seconde électrode du troisième dispositif de commutation et une source de potentiel de référence de manière à être chargé à un potentiel représentant l'état de l'information logique emmagasinée au cours de l'in-20 tervalle d'écriture du cycle de mémoire lorsque le circuit est adressé, à être régénéré par le potentiel apparaissant sur ladite seconde électrode du troisième dispositif de commutation pendant l'intervalle de lecture du cycle de mémoire lorsque le circuit n'est pas adressé, le condensateur mentionné ci-dessus 25 étant connecté à l'armature fixe précitée pendant l'intervalle d'écriture lorsque le circuit n'est pas adressé pour régénérer la charge du condensateur précédemment mentionné. Circuit mémoire à sortie indépendante des rapports à résistance fonctionnant selon un cycle de mémoire, ledit cir-30 cuit étant caractérisé par le fait qu'il comprend des circuits d'application d'un potentiel représentant l'état logique de l'information à mémoriser-, une électrode de sortie, un condensateur comprenant une armature fixe connectée audit circuit d'application de potentiel de façon que sa capacité soit con-35 ditionnellement commutée sur ladite électrode d'entrée en fonction de l'état logique de l'information mémorisée. COPY