Brevet FR2027841A1 — publié le 19701002

-i- 2027841 La présente invention, se rapporte à des circuits d'emmagasinage, et plus particulièrement à de tels circuits utilisant un élément d'emmagasinage a capacité pour emmagasiner une information écrite et fournir un gain en tension dans la voie de lecture. 5 II est bien connu que les transistors ou composants MOS ont une tension de seuil relativement élevée de (3 à 6 volts). En conséquence, l'obtention d'une tension de sortie élevée nécessite l'application d'une tension relativement grande'aux électrodes de commande ou grilles des composants MOS. Des transistors MOS peuvent 10 être connectés de façon à simuler des résistances dans un réseau diviseur de tension pour résoudre le problème. Toutefois, ces circuits à rapport de division nécessitent souvent l'emploi de transistors MOS de dimensions géométriques différentes et une plus grande puissance est consommée, la puissance consommée est aussi 15 accrue quand il est nécessaire que des capacités soient chargées et déchargées pendant une période de lecture pour, conserver l'information emmagasinée. Il serait préférable que des transistors MOS puissent être interconnectés dans un circuit nécessitant l'emploi d'un nombre 20 relativement petit de composants MOS ayant de petites dimensions et dans un mode d'exécution réduisant les pertes dues aux. seuils des composants. Un circuit à mémoire permettant une lecture non destructrice serait aussi, préféré étant donné que la puissance consommée serait réduite. 25 L'invention a pour objet un dispositif à mémoire à transis tors MOS qui n'est pas limité par les tensions de seuil des transistors MOS. En résumé, l'invention a pour objet un circuit à mémoire à composant MOS comprenant un moyen pour charger deux capacités pen-30 dant une période d'écriture d'un cycle de lecture et d'écriture,à travers des composants formant un sélecteur matriciel, à une tension représentant un état logique. La première capacité est connectée entre une électrode de commande ou grille d'un composant MOS et son électrode de sortie, de sorte que le composant est débloqué 35 en fonction de la charge emmagasinée. Dans un mode d'exécution de l'invention, un circuit de remise à zéro est prévu pour décharger à la masse la capacité inhérente du sélecteur matriciel pendant le cycle de la mémoire de façon à empêcher l'apparition d'erreurs de lecture. 69 34457 -2- 2027841 i Le composant MOS est débloqué de façon à porter son électrode de sortie à une tension égale à 11 amplitude de l'impulsion de rythme de lecture appliquée à son électrode d'entrée, moins la tension de seuil du composant. Toutefois, la tension est appliquée 5 par réaction à travers la capacité à l'électrode de commande du composant pour accroître la tension de sortie.jusqu'au moment où la perte due à la tension de seuil est compensée. La tension de sortie est supérieure à la tension initiale correspondant à la charge emmagasinée par la première capacité. 10 La seconde capacité est chargée à -une tension égale à-.l'am^- plitude de l'impulsion de rythme de lecture. La tension développée sur l'électrode de sortie représente l'état logique emmagasiné. Si un "0" logique avait été emmagasiné, la' sortie serait au potentiel de la masse. .15 Si l'adressage d'un autre circuit à mémoire est effectué pen dant le cycle suivant, la charge dé la seconde capacité applique un courant de fuite à la capacité isolée antérieurement. L'invention se propose en conséquence de fournir : - un circuit à mémoire à traasistors MOS à lecture, non des- 20 tructrice utilisant une combinaison sans division de tension d'éléments à mémoire à transistor MOS ; - le retour de la tension de la capacité inhérente du sélecteur matriciel à la valeur "O" pendant le cycle de mémoire de façon à empêcher l'apparition d'erreurs de lecture ; 25 - des dispositifs à mémoire à transistor MOS utilisant une capacité pour emmagasiner une information logique et pour commander le niveau de tension représentant un état-d*information logique ; • . - l'utilisation d'une capacité d'emmagasinage suivant un mon- 30 tage amplificateur à contre-réaction pour augmenter la tension de commande d'un composant MOS. et pour compenser la tension de seuil d'un composant MOS - la charge de- deux capacités à des moments différents-en fonction de l'information emmagasinée de telle sorte qu'une- 'capaci- 35 té peut être utilisée pour fournir un courant de fuite à l'autre capacité quand l'adressage du circuit à mémoire associé.n'est pas effectué. D'autres caractéristiques et avantages de la présente invention ressortiront de la description qui va suivre, faite en regard 69 34457 -3- 2027841 des dessins annexés et donnant à titre explicatif mais nullement limitatif des formes, de réalisation conformes à l'invention. Sur ces dessins : - la figure 1 représente un exemple de réalisation de l'in-5 vention ; - la figure 2 représente des signaux de commande utilisés dans les modes d'exécution de l'invention de la figure 1 et de la figure 3 ; et : - la figure 3 représente un second mode d'exécution de l'in-10 vention. La figure 1 représente une forme de réalisation du circuit à mémoire 1 à transistors MOS constituant un élément d'un système à mémoire 2 représenté partiellement. Les composants ou transistors MOS 3 et 4 du sélecteur matriciel 20 (non représenté complè-15 tement) permettent au circuits à mémoire 1 et au circuit à mémoire 5, représentés par un rectangle, d'être distingués par.adresse. Un système pratique comporterait une série de tels circuits à mémoire et une série de composants MOS f-aisant partie du sélecteur matriciel 20 entre les différents circuits à mémoire et des bornes 20 d'entrée et de sortie (non représentées). La capacité 6, qui est un condensateur séparé, est connectée à la ligne d'entrée et de sortie 8 du circuit 1 par 1'intermédiaire du composant MOS 9 d'écriture. L'autre borne de la capacité 6 est connectée à la ligne d'entrée et de sortie 8 par 11intermédiai-25 re du composant MOS 8 de lecture et de remise à zéro et ce condensateur est conditionnellement chargé à un niveau de tension discret en fonction de la tension développée sur la ligne d'entrée et de sortie. La capacité 7 est.connectée directement entre la masse et la ligne'd1entrée et de sortie. La capacité 10, représentée en 30 tireté, est utilisée pour illustrer la capacité inhérente, le long de la ligne d'entrée et de sortie 16 du sélecteur matriciel 20, comme par exemple la capacité interélectrodes des composants MOS 3 et 4 et de composants semblables qui sont débloqués quand une information est écrite dans un circuit à mémoire distingué par 35 adresse. La capacité 11, qui est petite par rapport à la capacité 6, est représentée en tireté pour représenter la capacité parasite entre le circuit 1 et la masse. Le composant MOS de lecture 13 est connecté au point de jonction entre la capacité 6 et le composant MOS 12 de lecture et de 69 34457 2027841 remise à zéro. L'électrode d'entrée 14- du composant 13 est connectée à une source d'impulsion de rythme de lecture 17 qui engendre un signal ayant périodiquement un niveau de travail ou impulsion de tension négative qui est destiné au montage de la figure 1 et 5 qui est représenté sur la figure 2. La capacité 6 est connectée entre l'électrode de sortie 15 et l'électrode de commande ou grille du composant 13 de telle sorte que lorsque ce composant 13 est débloqué, l'impulsion de rythme de lecture apparaissant sur sa source est appliqué par réaction à travers la capacité 6 pour aug-10 menter la tension de commande. Le signal de lecture apparaissant initialement sur l'électrode de sortie en question est réduit d'une quantité égale à la tension de seuil du composant 13» Toutefois, lorsque la tension de commande prend, en croissant, un second niveau de tension discret par suite de l'application de la 15 tension de réaction à travers la capacité 6, la tension de sortie est accrue à la valeur maximum du signal de lecture. En conséquence, la tension de sortie provenant de l'électrode 15 n'est pas limitée par la tension de seuil du composant 13 ou par la tension initiale de la grille. Un tel arrangement de la capacité et du 20 composant MOS est souvent appelé montage amplificateur à contre-réaction. Le potentiel de l'électrode de sortie 15 du composant 13 représente l'état logique d'information emmagasiné par la capacité 6. Il est aussi utilisé pour ramener conditionnellement au po-25 tentiel "0" ou potentiel de masse la ligne d'entrée et de sortie en déchargeant la capacité effective 10 à la masse après que l'information a été écrite dans le circuit à mémoire. La capacité 7 est déchargée en même temps, La figure 2 représente les signaux de commande utilisés habi-30 tuellement pendant un cycle de fonctionnement du circuit à mémoire et sera utilisée pour la description du fonctionnement du mode d'exécution de l'invention de la figure 1. On va supposer, dans cette description du fonctionnement, que le circuit à mémoire 1 a été distingué par adresse. Le fonctionnement du mode d'exécution 35 de l'invention de la figure 3 est le même à l'exception de l'adjonction d'un composant MOS pour des raisons qui seront décrites ultérieurement. Pendant les intervalles de temps 0^, 0^ , 0£ d'un cycle de mémoire, le signal de rythme de lecture et de remise à zéro prove 69 34457 -5- 2027841 nant de la source 18 de lecture et de remise à zéro prend un niveau vrai ou "1" et le composant MOS 12 est débloqué, En supposant que la capacité 6 est chargée à une tension représentant un chiffre logique "1", l'électrode de sortie 15 du composant 13 est portée 5 au potentiel de la masse par l'intermédiaire de l'électrode d'entrée 14 correspondante. Le signal de lecture provenant de la source 17 est au niveau de repos ou niveau nul pendant les intervalles de temps 0^ et 0^ de la période de lecture et de remise à zéro. Puisque le composant de lecture et de remise à zéro est débloqué, 10 la capacité 7 et la capacité localisée ^.ICLgont déchargées à la masse de sorte que les lignes du sélecteur matriciel sont neutralisées avant qu'une autre opération de lecture ne se produise. La charge de la capacité 6 reste isolée puisque le composant MOS d'écriture 9 est bloqué par le niveau "0" du signal d'écriture prove-15 nant de la source de signaux d'écriture 19* L'intervalle de temps 0^ est l'intervalle d'adressage d'un système. Le signal d'adressage est porté au niveau "1" entre la période de remise à zéro et la période de lecture et reste à ce niveau "1" pendant les intervalles 0^ à 0^. Les. signaux d'adressa-20 ge appliqués à d'autres composants MOS tel que le composant MOS disant au niveau de repos, de sorte que les circuits à transistor MOS non distingués par adresse sont isolés. Pendant l'intervalle de temps de lecture 0^, le composant MOS 13 est débloqué par la tension négative de la capacité 6 et un 25 signal de lecture au niveau "1" apparaît sur son électrode de sortie 15- Puisque le composant MOS 13 est débloqué, la tension de son électrode de sortie 15 augmente continuellement et est appliquée continuellement par réaction à son électrode de commande ou grille 16. Puisque la tension de cette grille augmente, le signal 30 de commande du composant 13 s'accroît et la tension développée sur l'électrode de sortie atteint en croissant l'amplitude de l'impulsion de rythme ou d'horloge. Pendant la période de lecture, le composant de lecture et de remise à zéro 12 est débloqué de sorte -que la capacité 7 est char-35 gée à. une tension égale à l'amplitude de l'impulsion d'horloge de lecture. La tension de sortie engendrée sur l'électrode 15 et la charge de capacité 7 représentent l'état logique de l'information emmagasinée par la capacité 6. Cette information est extraite par une borne de sortie (non représentée) de la mémoire. 69 34457 -6- 2027841 Le signal de lecture et de remise à zéro a une amplitude négative dépassant, en valeur absolue, d'-ùne quantité au moins égale à la tension de seuil, la tension de sortie souhaitée sur la ligne d'entrée et de sortie 8. Ordinairement, le signal de lec-5 ture et de remise à zéro et la tension de sortie engendrée sur l'électrode 15 ont la même valeur. Si un "0" logique avait été écrit antérieurement dans la capacité 6, le composant 15 serait resté bloqué et la ligne d'entrée et de sortie_serait restée au potentiel nul. 10 Pendant la période d'écriture 0^, si le circuit 1 a été dis tingué par adresse, le potentiel apparaissant sur le conducteur 16 à partir d'une borne d'entrée (non représentée) de la mémoire charge les capacités 6 et 7 en fonction de la tension de ce conducteur. Par exemple, si un chiffre logique "1" doit être écrit, le 15 potentiel du conducteur est. négatif. Si "Un chiffre logique "0" doit être écrit, le potentiel est nul (potentiel de la masse). Toutefois, même si le circuit à mémoire n'a pas été distingué par adresse, le composant 9 est débloqué et la charge de la capacité 7 est utilisée pour remplacer la fraction de la charge de la 20 capacité 6 qui a fui à la masse. Pendant que la capacité 6 est en train d'être déchargée à la masse, par exemple quand un chiffre logique "0" est en train d'être emmagasiné, une partie de la charge ne peut pas être enlevée puisque le composant 13 est bloqué quand sa tension de commande 25 tombe au-dessous de sa tension de seuil. Quand le composant 13 est débloqué, l'électrode de sortie 15 est isolée électriquement (flottante). Par conséquent, la capacité 11 est utilisée pour absorber une charge à partir de la capacité 6 de sorte que, lorsque le composant MOS 9 est débloqué, la tension de la grille du transistor 30 MOS 13 peut être réduite au-dessous d'un niveau de seuil. On remarquera que, bien que certaines des capacités ont, d'après le dessin, une borne reliée à la masse, celle-ci pourrait être reliée tout aussi bien à une borne portée à un potentiel de polarisation de façon à satisfaire des exigences particulières. 35 Le montage de la figure 3 comprend essentiellement les mêmes composants MOS et les mêmes capacités que le mode d'exécution de l'invention représenté par la figure 1, à l'exception de l'adjonction d'un composant MOS d'écriture 30 et d'un composant de remise à zéro 31. Une source 33 de remise à zéro est connectée à la grille 69 34457 -7- 2027841 du composant 31• Le transistor MOS 30 est ajouté pour établir un trajet de liaison à la masse pour la capacité 6' pour une période d'écriture de telle sorte que cette capacité puisse être complètement déchargée à la masse. Sans le composant 30, la capacité con-5 serverait ■une petite charge approximativement égale à la charge correspondant à la tension de seuil du composant 13'» et la capacité 11 est nécessaire, ainsi qu'il a été exposé précédemment, pour réduire la tension. le composant 31 a été ajouté pour illustrer un autre procédé 10 pour décharger à la masse la capacité 10' associée à la ligne d'entrée et de sortie 16' du sélecteur matriciel 20. Du fait que le composant 31 est débloqué pendant line période de remise à zéro, 0^ seulement, la capacité peut être déchargée à la masse à travers ce composant. En conséquence, il n'est pas nécessaire que le compo-15 sant 12 soit débloqué pendant la période de remise à zéro et un signal d'horloge de lecture seulement est nécessaire pour sa grille. Il est entendu que, bien que des composants de commutation MOS aient été représentés et décrits, on peut aussi utiliser d'au-20 très composants de commutation tels que des composants MUS, des composants MNOS et d'autres composants à effet de champ accentué. Il va de soi que la présente invention n'a été décrite ci-dessus qu'à titre explicatif et nullement limitatif, et que l'on pourra y apporter toutes variantes entrant dans son esprit et sans 25 sortir de son cadre. LEGENDE DES DESSINS Figures Repères } A Ecriture » A Ecriture 30 " B Signal de lecture et de remise à zéro » C Lecture 2 B Signal de lecture et de remise à zéro » . G Lecture % 35 " A Ecriture » D Adresse 69 34457 -8- 2027841 REVENDICATIONS 1. Montage, caractérisé en ce qu'il comprend une capacité qui n'inclut pratiquement aucune capacité parasite ou répartie, un premier moyen pour charger conditionnellement la capacité pen-5 dant un premier intervalle de temps à un premier niveau de tension discret, un second moyen qui réagit à la même condition en changeant le niveau de tension de la capacité pendant un intervalle suivant, et qui est connecté de façon à réagir au niveau de tension ainsi modifié. 10 2. Montage selon la Revendication 1, caractérisé en ce que la charge entre les bornes de la capacité est établie directement pendant le premier intervalle. 3. Système de mémoire, caractérisé en ce qu'il comporte un circuit d'emmagasinage comprenant un composant de commutation 15 ayant une électrode de sortie et une électrode de commande, une capacité pour emmagasiner une tension représentànt un état logique pendant un premier intervalle, cette capacité étant connectée entre l'électrode de sortie et l'électrode de commande, le composant de commutation réagissant à ladite tension en portant son électro-20 de de sortie à une tension représentant un état logique, et dépendant de la tension emmagasinée pendant le premier intervalle de temps, et en portant l'électrode de sortie à une tension représentant ledit -état logique emmagasiné et dépendant de la tension emmagasinée et de la tension appliquée par.réaetion à travers la capa-25 cité à son électrode de commande à partir de son électrode de sortie pendant un intervalle suivant. 4. Système de mémoire selon la Revendication 3» caractérisé en ce•que le circuit d'emmagasinage comporte un moyen pour empêcher un changement de l'état logique avant que la capacité ne soit re-50 chargée à une tension différente. 5. Système de mémoire selon la Revendication 3, caractérisé en ce que le composant de commutation est un premier composant MOS. 6. Système de mémoire selon la Revendication 5> caractérisé en ce qu'il comprend une ligne d'entrée et de sortie connectée au 35 circuit d'emmagasinage à composant MOS., un second composant MOS -pour'connecter conditionnellement ladite ligne à l'électrode de sortie du premier composant MOS quand son électrode de sortie est portée au potentiel de la masse. 7. Système de mémoire selon la Revendication 5> caractérisé 69 34457 -9- 2027841 en ce que le circuit d'emmagasinage comprend un moyen d'isolement pour isoler les composants MOS quand le circuit d'emmagasinage n'est pas distingué par adresse par le système de mémoire, ce moyen d'isolement comprenant un moyen pour fournir une charge de 5 fuite à la première capacité pendant l'intervalle d'écriture du cycle du circuit de mémoire. 8. Système de mémoire selon la Revendication 6, caractérisé en ce que le second composant MOS comporte une électrode de commande connectée à une borne soumise à un signal qui dépasse d'une 10 quantité au moins égale à la tension de seuil du composant MOS la tension de sortie souhaitée. 9. Système de mémoire selon la Revendication 5* caractérisé en ce qu'il comporte une série de eircuits d'emmagasinage ^composants MOS identiques audit circuit d'emmagasinage et connectés 15 suivant un système de mémoire ayant un sélecteur matriciel pour l'adressage de circuits d'emmagasinage choisis parmi lesdits circuits d'emmagas inage. 10. Système de mémoire selon la Revendication 4, caractérisé en ce qu'il comprend un sélecteur matriciel pour distinguer par 20 adresse le -circuit d'emmagasinage à composant MOS et un second composant MOS connecté entre le sélecteur matriciel et la masse et ayant une électrode de commande ou grille, un moyen étant connecté -à cette grille pour débloquer ce second composant MOS pendant un cyele de mémoire de façon à décharger à la masse la capacité inhé- 25 rente du sélecteur matriciel. 11. Circuit d'emmagasinage à composant MOS comprenant un composant MOS et une capacité connectée entre son électrode de sortie et son électrode de commande-, un moyen pour charger initialement cette capacité à une tension représentant un état logique, ladite 30 capacité étant connectée entre l'électrode de sortie et l'électrode de commande du composant MOS pour appliquer par réaction la tension à l'électrode de sortie de façon à augmenter la tension de commande appliquée à l'électrode de commande, le composant MOS réagissant à la charge de la capacité en portant son électrode de 35 sortie à un niveau de tension représentant ledit état logique, ce niveau de tension dépassant la tension initiale. 12. Circuit d'emmagasinage selon la Revendication 11, caractérisé -en ce qu'il comprend un moyen pour empêcher un changement du dit état logique avant que la capacité ne soit rechargée à une■ 40 tension différente.