Brevet FR2046781A1 — publié le 19710312

La présente invention concerne des circuits décodeurs et, plus particulièrement, des circuits décodeurs dépourvus de toute défaillance. Au—Fur-et-à mesure que les calculateurs électroniques actuels deviennent de plus en plus complexes et compliqués, le nombre total des circuits 5 augmente considérablement tout en réduisant simultanément le temps nécessaire pour accomplir les calculs donnés. Avec cette grande augmentation du volume . total des circuits des systèmes calculateurs complexes actuels, il y a également augmentation du nombre et des types des erreurs ou défauts qui peuvent se présenter.En outre, si un composant défectueux-quelconque produit 10 des données incorrectes, un grand nombre d'erreurs, y compris les calculs incorrects et toute autre opération-semblable, peut se produire dans un temps très court avant que la faute ne soit détectée et / ou corrigée. L'art antérieur propose de nombreux systèmes de détection des erreurs dans les différentes parties d'un système calculateur. Le système de détection d'er-15 reurs probablement le plus courant comprend l'utilisation d'une vérification de; parité dans laquelle le nombre des "uns" ou des "zéros" est compté initialement dans une opération donnée sur un segment de donnée, ou lors de sa transmission, et ce compte est périodiquement vérifié dans différents étages du système au"fur-et-à mesure que l'occasion se présente. Quelques 20 systèmes de vérification de parité utilisent un ou plusieurs bits supplémentaires qui accompagnent les données transmises, bits connus en tant que bits de parité et qui vont être fixés à la valeur "un" ou à la valeur "zéro" suivant le nombre total de "uns" dans la partie restante d'un mot de données. Puis, en d'autres points du système,' la parité (c'est-à-dire paire ou 25 impaire) peut être vérifiée en utilisant ce bit de parité comme le comprendra facilement l'homme de l'art. Cependant, dans ces systèmes de vérification de parité, il doit être fourni un moyen pour détecter et engendrer d'autres bits de parité en différents points du système calculateur et un moyen supplémentaire pour vérifier la parité en des autres points. En outr?, 30 les positions de bits de parité doivent être prévues dans les canaux de données, bits qui occupent-beaucoup trop dé placé. En outre, dans les machines * de l'art antérieur, la plupart dès systèmes de vérification de parité ne peuvent pas être vérifiés durant les opérations normales de traitement de données. En d'autres termes, si le vérifioateur commet une faute en indi-35 quant une condition "dépourvue de toute erreur", il est évident que d'autres erreurs ne vont pas être détectées par ce vérificateur jusqu'à ce qu'un autre moyen détecte l'erreur du vérificateur lui-même. Un autre problème considérable lors de la détection et de la correction des erreurs dans les systèmes calculateurs, résident dans le fait que 40 certaines parties du calculateur ne se prêtent pas facilement à une vérifi 15362 2 2046781 cation de parité etc... Par exemple, dans les mémoires de calculateur, il y a un nombre d'opérations qui est difficile à vérifier par l'opération de vérification de parité classique. Tandis que le bit de parité peut être emmagasiné avec les mots dans la mémoire, un certain nombre de circuits de 5 mémoire périphériques ne peut pas être agencé de cette façon. Par exemple, il n!est pas facile de déterminer si le mot adressé a véritablement été lu, ce qui peut être dû à un nombre de types de défaillances différents. Les décodeurs utilisés dans les circuits d'adressage d'un calculateur et an différents autres points de commutation d'un système calculateur, sont des 10 dispositifs dans lesquels il est difficile de contrôler les erreurs. Ces décodeurs ont normalement plusieurs lignes d'entrée qui contiennent une adresse codée binaire ou toute autre information de commutation et le décodeur sélectionne normalement une seule ligne de sortie basée sur l'adresse particulière qu'il reçoit. Les types de défauts normalement rencontrés dans 15 ces.décodeurs sont qu'aucune ligne ou deux lignes vont être établies. Cette opération.est basée sur l'hypothèse d'une seule erreur d'unité. Il est à noter que .les erreurs multiples ont lieu relativement peu souvent et qu'elles donnent habituellement de mauvais fonctionnements dans toute l'unité. En conséquence, la présente invention concerne principalement la détection 20 d'erreurs simples dans un système qui apparaissent dans le décodeur ainsi que dans le vérificateur. En tenant compte de la charge croissante qui doit être assumée par les agents qui ont la responsabilité de maintenir et de réparer les calculateurs des clients, tous les circuits diagnostiqués surs Incorporés dans le 25 système calculateur sont d'une aide importante .et pour indiquer qu'il y a une erreur présente dans le système et, chaque fois qu'il est possible, pour indiquer la position précise du matériel défectueux. Jusqu'ici, l'utilisation de. grandes quantités de circuits de détection d'erreurs a été considérée prohibitive en fonction du prix du matériel. Cependant, avec les calculateurs 30 actuels nettement plus complexes et l'extrême difficulté à obtenir et à entraîner .du personnel qualifié, les inconvénients relatifs au prix de construction des circuits diagnostiqués surs dans les circuits du calculateur deviennent,bien moins.prohibitifs et sont même favorablement envisagés. En outre,, .L'avantage des technologies de circuits intégrés et même 35 des technologies de micro-miniaturisation avancées, réduit rapidement le prix des. différents, blocs de circuits ce qui fçiit que ie matériel jusqu'ici •financièrement irréalisable installé à des fins de détection et de correction d'erreurs devient plus attrayant. D'après la description précédente relative ■à la situation existante dans l'industrie des calculateurs, il devient évident 40 que le problème.,relatif à la détection et à la correction des erreurs est 15362 3 2046781 toujours présent et qu'il continue à prendre même de plus grandes proportions. Particulièrement, les problèmes de détection d'erreurs dans les circuits décodeurs ont toujours été difficiles et les techniques se sont révélées être peu sures ou très coûteuses. La présente invention a donc pour but de perfec-5 tionner les circuits de détection d'erreurs incorporés dans un décodeur, circuits qui sont en eux-mêmes dépourvus de toute défaillance. Il s'est avéré qu'une famille de circuits décodeurs dépourvue de toute défaillance peut être construite en utilisant des blocs logiques distincts qui défaillent toujours à un état prédéteminé. Le décodeur est 10 construit de sorte que toute défaillance solitaire dans la logique de décodage ne va conduire à aucune erreur ni à une défaillance de sélection une ligne de sortie. Finalement, l'unité de contrôle de détection d'erreurs pour la sortie du décodeur même est conçue de manière à fournir une indication d'erreur lorsqu'il n'y a pas de sortie ou lorsque l'unité de contrôle elle-même 15 devient défectueuse. On peut ainsi voir que le circuit obtenu finalement va fournir une indication de défaillance par suite de toute défaillance dans ses ° éléments de décodage ou dans la sortie de son unité de contrôle d'erreurs. _ Ainsi, un premier objet de la présente invention est-il de fournir une famille de circuits décodeurs dépourvue de toute défaillance. 20 • Un autre objet de la présente invention consiste à fournir un déocdeur de ce type fait de différents blocs logiques dépourvus de toute défaillance qui se mettent en erreur à un état prédéterminé. Un autre objet de la présente invention consiste à fournir un circuit décodeur de ce type qui utilise une famille de blocs OU dépourvue 25 de toute défaillance qui peuvent être conçus de manière à mettre en erreur sur un "l" ou sur un "0". Un autre objet de la présente invention consiste à fournir un décodeur de ce type dans lequel tous les blocs logiques accomplissent la fonction logique identique mais qui se mettent en erreur à des états pré-30 sélectionnées. Un autre objet de la présente invention consiste à fournir un N décodeur de ce type ayant N bits d'entrée pour sélectionner une parmi 2 lignes de sortie et dans lequel toute défaillance du circuit décodeur affectant la sortie ne provoque la sélection d'aucune ligne de sortie. 35 D'autres objets, caractéristiques et avantages de la présente in vention, ressortiront de la description qui va suivre donnée à titre d'exemple non limitatif, en se reportant aux dessins annexés sur lesquels : La figure 1A représente le symbole utilisé dans la présente description pour un bloc OU, qui se mette en erreur à la position "1". 40 La figure 1B représente un schéma d'un circuit qui accomplirait la 15362 4 2046781 fonction logique de l'élément logique représenté sur la figure 1A. La figure 2A représente le symbole utilisé dans la description pour un bloc OU qui se met en erreur à l'état "0". La figure 2B représente un schéma d'un circuit qui accomplirait la 5 fonction logique de l'élément logique représenté sur la figure 2A. La figure 3 représente un schéma logique d'un circuit décodeur dépourvu de toute défaillance conforme à la présente invention pour un code d'entrée à deux bits. La figure 4 représente un schéma logique d'un décodeur dépourvu de 10 toute défaillance construit conformément aux principes de la présente invention pour un code d'entrée à trois bits. La figure 5 représente un schéma d'un bloc OU pouvant être utilisé convne unité de contrôle de sortie en erreur sur 1 pour l'étage final du circuit décodeur de la figure 4. 15 Les objets de la présente invention sont réalisés de façon générale au moyen d'un décodeur dépourvu de toute défaillance construit à base d'élérr ments logiques distincts qui se mettent en erreur à un état prédéterminé, ledit décodeur comprenant une section d'entrée, une section de décodage logique ayant plusieurs lignes de sortie de sorte qu'une seule ligne va être 20 sélectionnée en un temps donné quelconque assumant l'opération correcte, et une unité de contrôle d'erreurs connectée de manière à pouvoir vérifier simultanément chacune des dites lignes de sortie. L'unité de contrôle est un bloc logique qui se met en erreur à un état prédéterminé, ledit état étant également une indication d'erreur pour tout le décodeur. Conformément à un 25 mode de réalisation préféré de la présente invention, ladite unité de contrôle est un circuit logique OU et tous les blocs logiques, à l'entrée du déco~ deur au décodeur ainsi que dans les circuits logiques décodeurs eux-mêmes, sont de même des blocs logiques OU. Une autre caractéristique de ces blocs ÔU réside dans le fait que les différents blocs qui forment les circuits 30 logiques du décodeur sont sélectionnés de manière à se mettre en erreur à un état qui va se traduire par une impossibilité de sélectionner une ligne de sortie. Un groupe supplémentaire de blocs logiques OU dans l'entrée du décodeur, blocs logiques qui sont utilisés pour convertir une entrée donnée en cette entrée et son inverse, sont de même sélectionnés pour avoir un état 35 de mise en erreur qui va entrainer une impossibilité à sélectionner une ligne de sortie quelconque dans le cas où une défaillance de ce bloc provoquerait une erreur de sortie. La présente invention va maintenant être décrite en se reportant aux dessins dans lesquels sont décrits des modes de réalisation préférés de la 40 présente invention. 15362 5 2046781 De façon plus générale, les figures, 1A, 1B, 2A, et 2B représentent le contenu de deux blocs logiques OU dont l'état de mise en erreur est prévisible. La figure 1A représente la fonction logique utilisée dans les figures 3 et 4 pour le bloc OU conçu comme se mettant en erreur à l'état (1). 5 Ceci signifie que toute défaillance du bloc logique entraînant, une erreur va provoquer la production d'une sortie "1" sur sa ligne de sortie. La figure 1B est un schéma de ce type de bloc OU . Son fonctionnement va être décrit ci-après. La figure 2A est semblable à la figure 1 en ce sens qu'elle indique 10 un bloc OU conçu pour se mettre en erreur à un état prédéterminé (0]. Comme dans le cas exposé ci-dessus* dans le cas où toute défaillance de circuit apparaitrait dans ce bloc, ce qui provoquerait une erreur de sortie, la sortie va assumer un état "0". La figure 2B est un schéma de ce type de bloc logique OU à l'état "0". Son fonctionnement sera décrit également 15 ci-après. La figure 3 représente un schéma logique d'un circuit décodeur dépourvu de toute défaillance construit conformément aux instructions de la présente invention et conçu pour être connecté à une ligne d'entrée à deux bits. Ainsi, l'une ou l'autre des deux lignes d'entrée 10 ou 12 peut porter 20 un "un" ou un "0" en un temps quelconque. De manie à convertir cette entrée à voie unique en une entrée équivalente, il est fait usage des. blocs OU 14 et 16. Ainsi, chaque fois que la ligne 12 a un "1" binaire, la sortie de OU 16 va être à "0" par suite de la fonction OU. Comme cela est bien connu dans l'art, un circuit OU quelconque ayant une ou plusieurs entrées binaires 25 "1" va produire une sortie binaire et vice versa, indépendamment des entrées appliquées au circuit. Bien entendu il en est de même pour tous les blocs OU utilisés dans les deux modes de réalisation des figures 3 et 4. Il également à noter que dans les figures.3 et 4, le poids binaire des lignes d'entrée est indiqué par les chiffres entre guillemets qui leur sont adjacents 30 et l'équivalent décimal des lignes de sortie décodées est, de façon semblable indiqué au-dessous de chaque bloc OU de sortie par des chiffres entre guillemets. L'opération véritable du décodeur est supposée être évidente d'après les connexions de-circuits et les points d'entrée binaires ; aussi ne sera-t-elle pas expliquée de façon plus détaillée puisque cette opération est 35 bien connue dans l'art*. Cependant, à titre d'exemple,- le décodage du chiffre décimal "2", en provenance de l'entrée binaire "10" va être brièvement décrit. Pour une entrée binaire "2", la ligne 12 va porter un "0" binaire et la ligne "10" va porter un "1" binaire. Le "0" sur la ligne 12 se traduit en tant que première entrée "0" appliquée au bloc OU 16 et le "1" binaire apparaissant 40 sur la ligne 10 est inversé en un "0" par le bloc DU 14 qui fournit la seconde 15362 6 2046781 entrée "0" appliquée au bloc OU 18 ce qui fait ainsi que sa ligne de sortie est active ou produit un "1" binaire.Ce passage à la condition haute de la ligne de sortie indique le décodage du chiffre 2 par le décodeur. Il va maintenant être considéré les différents modes de défaillance 5 passibles qui peuvent avoir lieu dans le décodeur de la figure 3. Tout d'abord il va être supposé qu'un des inverseurs de signaux d'entrée 14 ou 16, soit en erreur, soit par exemple le bloc OU 18. Comme cela a été mentionné préalablement, un circuit est conçu de sorte qu'il va être en erreur à l'état binaire "1". Aussi longtemps que la ligne 12 est à la position logique "0", le 1D décodeur va toujours fonctionner correctement étant donné, que, même si le bloc 16 est toujours à l'état *1", il va se produire une sortie correcte et aucune erreur ne va être détectée puisque la condition n'affecte pas la sortie (cette condition n'est pas une erreur). Cependant, aussitôt qu'un "1" binaire apparait sur la ligne 12, il y a une condition logique "1" appliquée à chacun 15 des blocs décodeurs suivants 18, 20, 22 et 24. Ainsi, étant donné que la fonction logique de ces blocs OU décodeursest telle que toute entrée binaire "1" va provoquer une sortie "0", le résultat va être qu'aucune des lignes de sortie en provenance des blocs décodeurs ne va être actionnée, produisant ainsi une condition d'erreur. Cette condition d'erreur est détectée par le bloc 20 OU 26 puisque une condition "tous des zéros" dans cette entrée de bloc provoque une sortie binaire "1", état qui peut être utilisé pour enclencher tout type d'alarme approprié. Ainsi, il peut être observé que toute erreur dans l'un des blocs OU inverseurd'entrée 14 ou 16, erreur qui va résulter en une opération de décodeur incorrecte, fait que l'étage de contrôle 26 va produire une sortie 25 de défaillance. Il est à remarquer, que si les blocs d'entrée étaient choisis de manière à se mettre en erreur à l'état "1", il pourrait se produire une opération incorrecte étant donné qu'il serait choisi deux lignes de sortie ce qui représenterait une condition non détectable par l'unité de contrôle 26. Il est supposé maintenant que des blocs logiques décodeurs 18, 20, 22 ou 24 30 se mettent en erreur. Par exemple, il est supposé que le bloc 18 se mette en . erreur cette fois-ci à l'état "0" étant donné que c'est la façon suivant laquelle ce bloc est conçu. Aussi longtemps qu'un des blocs 20, 22 ou 24 est actif, c'est-à-dire qu'il produit une sortie, la défaillance à "0" du bloc 18 ne provoque pas un signal d'erreur, étant donné que, du point de vue technique, 35 le décodeur fonctionne toujours correctement. Cependant, lorsque les blocs 20, 22 et 24 sont tous à l'état inactif, par suite du fait que l'entrée a sélectionné ou essaye de sélectionner le bloc 18, chacune des sorties doit être à nouveau à l'état "0" ou inactive et le bloc de contrôle 26 va produira une alarme de sortie. 40 Finalement, il est supposé que le bloc 26 se mette en erreur. Comme 15362 7 2046781 cala sera mis en évidence, il va être à l'état "1" ou état d'alarme. Ainsi, le système va être alerté lorsqu'il y aura une erreur dans le. décodeur soit à l'entrée, soit dans la logique du décodeur, soit dans l'unité de contrôle de l'alarme véritable. Ainsi, il peut être observé que le décodeur produit un 5 signal d'alarme pour une défaillance dans l'un quelconque de ses éléments logiques qui produiraient une sortie incorrecte. La figure 4 représente une forme quelque peu agrandie du décodeur représenté sur la figure 3, cette fois pour trois entrées binaires au lieu de deux avec les possibilités de sélection évidentes allant jusqu'à huit lignes N 10 de sortie puisque dans ce cas N =3 et 2 = 8. Le circuit de la figure 4 est conçu exactement de la même façon que le circuit de la figure 3. Il est à noter que les inverseurs à trois entrées comprenant les' blocs OU 30,32 et 34 sont conçus pour se mettre en erreur à l'état "1" comme l'indique le (1) dans le bloc. De façon semblable les blocs 36-50 sont conçus pour se mettre 15 en erreur à l'état "0" et finalement le bloc 52 comprenant l'unité de contrôle de sortie est conçu pour se mettre en erreur à l'état "1". Les différences de circuits fondamentales par rapport au mode de réalisation 3, résident dans le fait que les blocs décodeurs 36-50 ont trois entrées au lieu de deux et que lie bloc de l'unité de commande 52 a huit entrées au lieu de quatre comme 20 c'était le cas sur la figure 3. Autrement, le fonctionnement est exactement le même Toute défaillance dans l'un des trois blocs d'entrée 30, 32 ou 34 va provoquer l'envoi de bits "1"à chacun des blocs décodeurs dans le cas d'une condition incorrecte c'est-à-dire dans le cas où la ligne d'entrée associée serait également à l'état "1". Ainsi, avec tous les "1" envoyés au bloc 25 décodeur, chacune des lignes de sortie va rester à l'état "0". La même situation s'applique aux blocs décodeurs 36-50. Aussi longtemps que l'état de défaillance, c'est-à-dire "0" ne produit pas une erreur de sortie, l'alarme d'erreur ne va pas être enclenchée par le bloc 52. Cependant, aussitôt que le bloc défaillant est sélectionné par le code d'entrée mais n'arrive pas 30 à actionner sa sortie, les autres blocs vont bien entendu tous être à "0" provoquant ainsi un signal d'erreur à partir du bloc 52. Finalement une défaillance vers le bloc 52 à la condition "1" va bien entendu signaler une erreur de sortie. Comme dans la figure 3, les lignes d'entrée sont indiquées par les chiffres entre guillemets qui indiquent leur poids binaire par rap-35 port aux lignes de sortie en provenance du décodeur, lignes qui sont de façon semblable indiquées suivant leur équivalent décimal. En ayant ainsi décrit le fonctionnement des deux modes de réalisation représentés sur les figures 3 et 4, on peut facilement voir que ce décodeur peut facilement être agrandi en un nombre quelconque requis d'entrées en 40 utilisant bien sûr des blocs OU ayant plus de lignes d'entrée. La conception 15362 8 2046781 de ces blocs est connue dans l'art,sera apparente à partir de la description du fonctionnement des figures 1B, 2B et 5. La description suivante porte sur des modes de mise en erreur spécifiques pour les circuits représentés. Pour une description plus générale de ces 5 circuits, se reporter à un article de Mine and Koga intitulé "Basic Properties and a Construction Method for Fail-Safe Logical Systems", page 282 de IEEE Transactions on Electronic Computers, Vol. EC-16, N° 3 juin 1967. La figure 1B est un schéma d'un bloc DU à transistors conçu pour se mettre en erreur à la tension positive "1". Dans les deux circuits des figures 10 1B et 2B, il est représenté une source de polarisation positive et comme cela sera mis en évidence, la tension positive apparaissant à la sortie va représenter un "1" binaire et le potentiel terre, un "0" binaire. Comme cela sera mis en évidence pour les deux circuits, l'étude présente s'adresse au cas d'une seule défaillance de composant. 15 En se reportant plus spécifiquement à la figure 1B, qui est une vue schématique d'un bloc OU conçu pour se mettre en erreur à l'état "1", l'objectif est que si l'un quelconque des composants défaille une tension positive apparaisse à la sortie. Les deux modes de défaillance possible pour les résistances est d'ouvrir le circuit ou de créer un court-circuit. Quant aux 20 deux transistors, il peut également être supposé qu'un transistor peut être soit ouvert soit court-circuité. Dans le cas d'une ouverture dans l'un des transistors, ceci va automatiquement faire que la sortie reste à l'état "1" étant donné que les deux transistors sont en série et si l'un des transistors est ouvert en aucun cas, la sortie peut être mise à la masse. Si un des 25 transistors venait à être court-circuité, le fait qup l'autre transistor se trouve en série avec lui va empêcher la sortie d'être mise à la masse par inadvertance ce qui donne finalement une sortie logique "0". Dans les conditions de fonctionnement normales, avec un "0" aux deux entrées, les transistors T1 et T2 sont bloqués plaçant ainsi la polarisation positive ou un signal 30 "1" sur la ligne de sortie. Aussitôt qu'un "1" est appliqué à l'une ou l'autre des deux entrées, les transistors deviennent conducteurs du courant, produisant une sortie binaire "0". Ilest supposé maintenant qu'une des résistances 52 ou 54 défaille à un état ouvert. Si un "1" binaire est appliqué à l'une ou l'autre des deux entrées, évidenroent, il ne va pas atteindre les bases des 35 transistors. En conséquence, les transistors vont rester bloqués et un "1" logique va toujours apparaitre à la sortie. S'il en est ainsi, le circuit est effectivement converti en un bloc OU à entrée unique ou en un inverseur. Tandis que le circuit va fonctionner convenablement ou bien défaillir à l'état "1", avec les résistances 52 ou 54 ouvertes, cette situation peut être évitée 40 en mettant en circuit les résistances 52' ou 54'. Si la résistance base/masse 15362 S 2046781 50 était ouverte, le même résultat serait obtenu puisqu'il n'est normalement pas possible d'attaquer les transistors T1 et T2 de façon à ce qu'ils deviennent conducteurs du courant, et à nouveau, la sortie va rester au potentiel positif ou à l'état binaire "1. Dans quelques cas, même si la résistance 50 5 est ouverte, le "1" apparaissant aux entrées rendrait les transistors conducteurs du courant. Cependant, ceci donnerait toujours une opération appropriée. 51 la résistance 50 était court-circuitée, les bases des transistors seraient fermement bloquées à la masse ce qui les rendrait non conductrices du courant avec une défaillance conduisant à la sortie "1". Finalement, si l'une des deux 10 résistances en parallèle 56 ou 58 était ouverte, il resterait un trajet par l'autre résistance si bien qu'une opération appropriée du circuit serait toujours possible. Ainsi, il peut être observé que pour une défaillance quelconque des défaillances de circuit mentionnées ci-dessus, la sortie assumerait l'état de défaillance "1" ou bien l'opération ne serait pas affec-15 tée. La figure 2B, comme cela a été mentionné préalablement, représente une version d'un bloc OU de ce type conçu pour se mettre en erreur à l'état binaire "0". On va d'abord considérer l'opération défectueuse des transistors. Si l'un ou l'autre de ces transistors est court-circuitée, la tension positive 20 va être shuntée à la masse et, ainsi, il y aura en effet une sortie binaire "0". Inversement, si un des transistors est ouvert, il est toujours possible pour l'autre transistor d'être rendu conducteur du courant en faisant apparaitre un "1" sur l'une ou l'autre des entrées. Si la résistance 60 est ouverte, il n'est évidemment pas possible pour la sortie positive ou "1" 25 binaire d'être produite et ainsi le circuit va-t-il rester à l'état binaire "0" Cependant, si la résistance 60 est court-circuitée, la polarisation positive va être directement connectée à la sortie indépendamment de l'entrée, en conséquence la résistance 60 est placée en série pour empêcher ledit circuit de défaillir à l'état "1". Si l'une ou l'autre des résistances 62 ou 62' est 30 ouverte, les paramètres de circuit sont tels qu'un "un" apparaissant à l'une ou l'autre des entrées va toujours pouvoir polariser les transistors T1 et T2 de sorte qu'ils deviennent conducteurs du courant et vont produire une sortie "0" lorsque cela sera nécessaire. Cependant, si une des résistances est court-circuitée, l'autre résistance étant présente, il serait possible pour 35 les circuits de rester à l'état "1".De façon semblable avec les couples de résistances 66 et 68 pour l'entrée inférieure et les couples de résistances 70 et 72 pour l'entrée supérieure; si l'une des résistances est ouverte, l'autre résistance va toujours fonctionner pour permettre au signal d'entrée de polariser les transistors T1 et T2 de manière à ce qu'ils deviennent 40 conducteurs du courant et, ainsi, pour fournir la sortie binaire appropriée "0" 15362 10 2046781 Il est ainsi à noter que, dans la figure 2B, une défaillance de la résistance 60 ou un court-circuit des transistors T1 et T2 va faire que le circuit reste à une position binaire "0". Cependant, l'une quelconque des autres défaillances uniques mentionnées ci-dessus va permettre au circuit de poursuivre convena-5 blement son fonctionnement. Le circuit des figures 1B et 2B sont des exemples possibles pour tous les blocs OU ayant un mode de défaillance réduit pu préféré aux états binaires respectifs "1" ou "0". Il est bien entendu que toute autre conception de circuits ayant un mode de défaillance prévisible ou pondéré pourrait remplacer 10 les circuits 2A et 2B, spécifiques. La figure 5 représente à titre d'exemple comment il pourrait être construit un circuit OU à plus de deux entrées. Dans ce cas également, il serait seulement nécessaire d'utiliser deux transistors dans le cas où il y aurait un court-circuit qui ferait que la sortie serait pas inadvertance toujours 15 à l'état "0" au lieu d'assumer l'état "1". Avec le circuit de la figure 1B, si l'une quelconque des résistances d'entrée est ouverte, le signal "1" associé à cette résistance ne va jamais être appliqué au circuit et, en supposant que d'autres entrées restent à l'état "0", les transistors resteraient à l'état bloqué, produisant ainsi un "1" binaire à la sortie. 20 La présente invention a ainsi décrit une famille de circuits décodeurs ayant une meilleure fiabilité, circuits dans lesquels une défaillance de composants logiques ne va pas affecter la sortie ou ne va pas provoquer une indication d'erreur. Il est évident que des décodeurs de ce type pourront être largement utilisés dans les calculateurs. Avec les techniques de 25 fabrication des circuits monolithiques et autres circuits de miniaturisation qui se développent de plus en plus, les circuits de la présente invention seront plus largement utilisés. Il reste bien entendu que la description qui précède n'a été donnée qu'à titre d'exemple non limitatif st que de nombreuses variantes peuvent être 30 envisagées sans sortir pour autant du cadre et de la portée de la présente invention. 15362 11 2046781 REVENDICATIONS 1. Circuit décodeur protégé contre toute défaillance caractérisé en ce qu'il est constitué par des éléments logiques distincts, qui, quand ils sont en erreur prennent un état prédéterminé, ledit décodeur comprend une section d'entrée, une section de décodage logique ayant plusieurs lignes de sortie 5 où une seule ligne sera sélectionnée à un instant donné quelconque pour assurer une opération correcte, et une unité de contrôle de détection d'erreurs connectée à ladite pluralité de lignes de sortie et constituée par un bloc logique qui, en erreur, prend un état prédéterminé, ledit état étant une indication d'erreur pour ledit décodeur. 10 2. Décodeur conforme à la revendication 1 dans lequel ladite unité de contrôle comprend un circuit logique OU. 3. Décodeur conforme à la revendication 2, caractérisé en ce que le circuit OU de l'unité de contrôle produit une sortie binaire "0" avec une entrée binaire quelconque "1" et une sortie binaire "1" avec toutes les entrées 15 binaires "0", ou bien lorsqu'il y a une défaillance interne, qui affecterait la condition normale de sortie. 4. Circuit décodeur conforme à la revendication 1 dans lequel il y a N lignes d'entrée binaires dont chacune est capable d'être à l'état binaire "1" ou l'état binaire "0", caractérisé en ce que N blocs logiques OU à entrée unique, 20 donc fonctionnant en inverseurs, sont connectés à chacune des entrées, en ce que les N entrées et les sorties des N blocs logiques fournissent N paires de signaux complémentaires à la section logique du décodeur, ladite section N — logique du décodeur comprenant 2 blocs logiques OU, chaque bloc fournissant N N un signal parmi les 2 signaux de sortie présents sur les 2 lignes de sortie 25 du décodeur, chaque ligne de sortie provenant d'un bloc décodeur OU, en ce que les dits blocs logiques OU d'entrée étant conçus de manière à se mettre en erreur sur un premier état binaire, les dits blocs décodeurs OU sont conçus de manière à se mettre en erreur sur un second état binaire et en ce que le bloc OU du dispositif de contrôle est conçu pour se mettre en erreur sur 30 ledit premier état logique binaire. 5. Décodeur conforme à la revendication 4 caractérisé en ce que les dits cir- N — cuits logiques décodeurs sont faits entièrement de 2 blocs logiques OU, chaque bloc OU a N entrées distinctes et en ce que chaque bloc ne peut recevoir qu'un seul des deux signaux d'une même paire de signaux issus du bloc 15362 12 2046781 d'entrée. 6. Circuit conforme à la revendication 1 caractérisé en ce qu'il est construit exclusivement à partir d'éléments logiques OU dans lequel il y a N lignes d'entrée de décodage binaires dont chacune est capable d'être à l'état binaire 5 "1" ou à l'état binaire "0", N bloc OU logique d'entrée, à entrée unique fonctionnant en tant qu'inverseur, chacun étant connecté à chaque ligne d'entrée, en ce que les dites N lignes d'entrée et les sorties des dits N blocs OU d'entrée fournissant N couples de signaux d'entrée complémentaires à la N — section logique 2 blocs logiques décodeurs OU, chaque bloc fournissant N 10 sur sa logique de sortie un signal possible parmi 2 signaux de sortie sur N 2 lignes de sortie de décodage, en ce qu'une seule et unique ligne de sortie va être active à un instant donné lorsque le décodeur fonctionne convenablement, chaque bloc décodeur OU qui a N lignes d'entrée distinctes ne peut recevoir qu'un seul des signaux d'une même paire de signaux issus du bloc 15 d'entrée, en ce que l'ensemble des lignes de sortie du bloc de recodage est connecté à une unité de contrôle de détection d'erreur, ladite unité de contrôle étant un bloc logique OU, ladite unité de contrôle produisant sur sa sortie un premier état logique, lorsque l'unité de contrôle est défectueuse ou lorsque les circuits de décodage logiques n'arrivent pas à sélectionner 20 une ligne de sortie, en ce que les dits blocs logiques décodeurs OU sont conçus pour être en erreur sur un second état logique ne leur permettant pas de sélectionner une ligne de sortie si le bloc logique lui-même est défectueux, en ce que le bloc OU d'entrée est conçu pour être en erreur, sur ledit premier état logique dans le cas de panne au sein de ce bloc. 25 7. Circuit décodeur conforme à la revendication 1, dans lequel ledit bloc OU de l'unité de contrôle est conçu pour être en erreur sur un état binaire "1" dans le cas où il n'y a pas de sélection de lignes de sortie par le circuit décodeur lui-même ou dans le cas d'une défaillance interne, les dits blocs logiques ÔÛ de décodage étant conçus pour être en erreur à l'état binaire "0" 30 dans le cas d'une défaillance interne qui affecterait de façon erronée la sortie, en ce que les blocs OU d'entrée conçus pour être en erreur à un état logique "1" dans le cas d'une défaillance interne qui affecterait de façon erronée la sortie.