Brevet FR2049209A1 — publié le 19710326

La présente invention se rapporte, d'une manière générale, aux circuits intégrés métal-isolant-semiconducteur et concerne, plus particulièrement, un montage séparateur de sortie push-pull perfectionné pour circuit logique intégré. ' 5 Le transistor métal-isolant-semiconducteur (l/IOS) dans lequel l'isolant est de la silice est, actuellement, la forme la plus pratique et, par conséquent, le type le plus largement utilisé de transistor à effet de champ. Le transistor MOS est par inhérence, un dispositif à haute tension et faible intéifsxté. Ges caractéris-10 tiques sont dues, principalement, aux valeurs des mobilités des trous et des électrons à la surface du semiconducteur. Elles exigent que les transistors MOS excitent des charges à impédance élevée pour établir les niveaux de tension nécessaires dans un montage. Ces dispositifs ont de nombreuses applications utiles sous for-15 me de circuits intégrés couramment désignés sous le nom de circuits "MOSIC". Dans le cas général, un premier circuit MOSIC en excite un ou plusieurs autres. En conséquence, la charge de sortie est en pratique capacitive. En général, le problème de la transmission du signal logique d'un circuit MOSIC donné à un autre est le plus dif-20 ficile à résoudre lors de la fabrication de tels dispositifs. Intérieurement, un circuit MOSIC peut être très complexe et rapide, mais cette caractéristique est jusqu'à présent restée pratiquement lettre morte du fait que la vitesse du circuit était limitée par les montages séparateurs bu tampons de sortie." 25 L'impédance de sortie et, par conséquent, les performances au point de vue temps transitoire d'un montage séparateur de sortie entièrement formé de transistors MOS, peuvent être ajustées par un réglage de rapport largeur/longueur des transistors MOS. Les montages séparateurs de sortie classiques utilisent de très gros tran-30 sistors MOS pour exciter même des capacités externes minimales, par exemple de 20 picofarads, à des vitesses relativement-lentes correspondant, par exemple, à une fréquence de 1 MHz. Les gros transistors MOS de sortie doivent à leur tour être excités par d'autres gros transistors MOS, de sorte que les quelques derniers étages d'-35 un montage doivent avoir des capacités d'excitation respectives croissantes. Ceci se traduit par ce qu'on peut désigner sous le nom de "sortie échelonnée". L'utilisation de transistors MOS plus gros a augmenté la dissipation d'énergie et ces transistors occupent une superficie importante de la pastille du circuit intégré. 40 Le montage séparateur de sortie push-pull entièrement formé 70 '23305 2. 2049209 de MOS est peut-être le meilleur des montages séparateurs de sortie utilisés jusqu'à présent. Dans ce montage séparateur, deux transistors MOS sont montés en push-pull dans l'étage de sortie. Ces transistors MOS doivent être très grosi même pour exciter une petite 5 charge capacitive. Ceci se traduit par une capacité d'entrée élevée, par exemple de l'ordre de 1,6 picofarad, ce qui exige un échelonnement et l'impédance de sortie est .encore indésirablement élevée. En outre, les montages-séparateurs, push-pull-.entièrement formés de MOS exigent une tension de grille élevée de. l'ordre de 10 -20,0 volts et occupent une superficie considérable d' la pastill du circuit intégré.. Les circuits MOSIC sont généralement fabriqués sur un substrat du type n, en pratiquant' une série de diffusions du type p pour former les régions: de source et de plaque des transistors MOS, 1!-15 une des armatures des condensateurs éventuels, des résistances t-u des interconnexions de second niveau. La couche isolante, généralement de silice, bien que d'autres isolants tels que du nitrure de silicium puissent être utilisés, est amincie aux emplacements c-ù des canaux de transistor MOS doivent être formés et ouverte aux em-20 placements où un contact avec les régions diffusées est nécessaire. Des'conducteurs métalliques sont alors placés sur la couche isolante pour former les grilles des transistors MOS* les aùtreg armatures des condensateurs et des conducteurs d'interconnexion du circuit. Bien que les conducteurs métalliques et les régions diffu-'25 sées forment un système d'interconnexions à deux nive"~r/r~r ficie considérable est occupée ,sur un circuit intégré par les divers conducteurs qui doivent s'étendre jusqu'à une majeure partie des blocs logiques fonctionnels du montage tels quë tension d'alimentation de la plaque, tension d'alimentation de la.grille, ten-30 sion de rythme et tension d'alimentation de la source qui est généralement celle de la masse. La ligne de masse est nécessaire car, bien que le substrat soit généralement mis à la' masse, les diffusions; de la source forment une jonction PN avec le substrat. L'invention vise un montage séparateur de.sortie perfectionné 35 qui présente, une très faible capacité d'entrée, une très faible impédance de sortie et une vitesse de commutation plus grande que celle qu'on peut obtenir dans le circuit intégré, de sorte que la vitesse du circuit MOSIC n'est plus limitée pg,r . celle-du montage séparateur de sortie, le-, montage séparateur de sortie suivant l'in-40 vention ne .ç.omporte pas de. parcours de courant continu aboutissant BAD ORIGINAL 70 23305 3. 2049209 à la masse et, par ' conséquent, sa consommation et'énergie est faible. La faible impédance de sortie assure une grande puissance de charge et de décharge des charges capacitives. La faible capacité d'entrée élimine la nécessité d'un échelonnement, ce qui réduit la 5 superficie nécessaire pour le montage séparateur. Le circuit utilise un réseau d'amorçage perfectionné qui réduit la tension d'alimentation de grille Y nécessaire pour maintenir la sortie à un OO niveau logique "1" en régime permanent. Le montage séparateur est suffisamment rapide pour qu'il n'en résulte aucun retard appréciait) ble des signaux. Le circuit MOSIC utilise, en outre, une connexion ohmique avec le substrat, ce qui élimine la nécessité d'un conducteur de masse traversant le circuit. Le montage séparateur de sortie est constitué par un transistor MOS et par un transistor bipolaire formés sur une même pastille 15 de semiconducteur et montés en push-pull. Un étage inverseur disposé en amont du montage séparateur commande le transistor MOS et verrouille le transistor bipolaire à l'état bloqué lorsque le transistor MOS est conducteur pour produire une sortie logique "1" en réponse à une entrée logique "0". L'étage inverseur utilise un 20 amorçage capacitif pour la commutation et un parcours de courant à forte résistance pour maintenir le transistor MOS de sortie entièrement conducteur en régime permanent tout en utilisant une tension d'alimentation de grille plus faible. Le transistor bipolaire est débloqué en réponse à l'application d'une entrée logique "1" à la 25 grille d'un transistor MOS qui connecte la base du transistor bipolaire à la masse. L'invention vise également l'utilisation d'une région diffusée du même type de conductivité que le substrat pour établir un contact ohmique entre un conducteur métallique et ledit substrat, de 30 façon que celui-ci puisse être utilisé comme parcours de retour à la masse, ce qui élimine la nécessité d'un conducteur de masse s'é-tendant sur la pastille. Cette région diffusée peut être formée par la même opération de diffusion que celle qui est utilisée pour former l'émetteur du transistor bipolaire. 35 D'autres caractéristiques de l'invention apparaîtront au cours de la description qui va suivre. Aux dessins annexés, donnés uniquement à titre d'exemple : - la Fig. 1 est un schéma électrique simplifié d'un montage séparateur de sortie suivant l'invention; 40 - la î*ig. 2 est une vue en plan à plus grande échelle, relati 70 23305 4. 2049209 vement schématique, du montage séparateur de sortie de la Fig. 1, représenté en tant que partie d'un circuit intégré; - la Fig„ 3 est une vue en coupe sensiblement suivant la ligne 3-3 de la Fig. 2; et 5 - la Fig. 4 est une vue en coupe sensiblement suivant la ligne 4-4 de la Fig. 2. On va tout d'abord examiner la Fig. 1 sur laquelle un montage séparateur de sortie suivant l'invention est désigné dans son ensemble par la référence générale 10. Le montage 10 choisi dans le mode 10 de réalisation de l'invention représenté à titre d'exemple, utilise des transistors MOS à canal p et un transistor bipolaire NPN. Toutefois, l'invention est également applicable à des transistors MOS à canal n et à un transistor bipolaire PNP. Le montage séparateur 10 comporte un étage de sortie constitué par un transistor bipolai-15 re et un transistor de sortie MOS, Q2« L'émetteur du transistor bipolaire Q-^ et la source du transistor MOS, Q2, sont communs et forment la sortie logique 12 qui est représentée comme étant montée de manière à exciter une charge capacitive externe représentée en 14. 20 ' Le transistor Q2 est commandé par un étage inverseur d'entrée constitué par des transistors MOS, Q^, Q^, et Qg et un condensateur C. Les canaux des transistors Q, et Q, sont montés en série j 4- entre la tension d'alimentation de source représentée par le symbole de la masse et la tension d'alimentation de grille -Y . La gg 25 grille du transistor MOS est connectée à l'entrée logique 16. Le canal du transistor MOS connecte la grille du transistor MOS à la source de tension d'alimentation de grille Y . La grille du gg transistor MOS reçoit la tension d'alimentation de grille La grille du transistor MOS est couplée avec la source de celui-30 ci par un condensateur C. La connexion qui est formée par la grille du transistor Q^, la source du transistor et l'un des côtés du condensateur C, est couplée par ce dernier avec la connexion de sortie de l'étage inverseur d'entrée. La connexion de sortie est connectée à la grille du transistor MOS de sortie Q2» Le ca-35 nal du transistor Qg est monté en parallèle avec celui du transistor et la grille du transistor Qg reçoit la tension de grille -Vgg. Le rapport largeur/longueur du transistor Q^ est beaucoup plus grand que celui du transistor MOS lequel est, à son tour, beaucoup plus grand que celui du transistor Qg. Par exemple., le rapport 40 largeur/longueur du canal du transistor peut être cinq fois plus 70 23305 5- 2049209 grand que c elui du transistor Q^ et cent fois plus grand que celui du transistor Qg. En conséquence, le niveau de tension de la connexion de sortie est déterminé par l'état du transistor Q^. le rapport largeur/longueur du transistor Q^ peut être sensiblement 5 égal à celui du transistor Q^. La base du transistor bipolaire Q-^ est connectée à son collecteur par le canal d'un, transistor MOS Q^ et reçoit la tension de plaque -Vâd par le canal du transistor MOS Qg. la grille du transistor MOs est également connectée à l'entrée logique 16 du" eir-10 ouit .La grille du transistor MOS Qg est connectée à la connexion de sortie N.^de l'étage inverseur.Les rapports largeur/longueur des transistors Qj et Qg sont généralement égaux et moyens.Le rapport largeur/longueur du transistor MOS de sortie Q2 peut être grand par rapport à ceux des autres transistors du circuit;par exemple,il peut 15 être de l'ordre de cinq fois celui du transistor MOS d'entrée Qr,. j Pour comprendre le fonctionnement du montage séparateur 10, on supposera que le niveau logique "1" est une tension négative voisine de la tension de plaque P^r exemple d'environ -6,0 volts, et que le niveau logique "0" est une tension très proche du 20 potentiel de la masse, par exemple de -1,0 volt. Dans ces conditions, si l'entrée logique 16 est initialement à un niveau logique "1" de -6,0 volts, le transistor MOS à canal p Q^ est rendu conducteur, de sorte que la connexion de sortie de l'étage inverseur est approximativement à -1,0 volt, ce qui bloque le transistor MOS 25 de sortie Q2# le transistor Q^ est également rendu conducteur par l'entrée logique "1", le tranëistor MOS Qg est bloqué par le "0" logique présent à la connexion et le transistor bipolaire Q^ est, en conséquence, rendu conducteur, la sortie 12 est alors approximativement à -1,0 volt et le transistor Q-^ décharge la charge capa-30 citive 14. En conséquence, il est à noter que le signal logique "1" présent à l'entrée 16 est inversé en un niveau logique "0" à la sortie 12. Il est également à noter que, du fait que les transistors Q2 et Qg sont bloqués, aucun parcours de courant continu n'est établi entre la source de tension de plaque et la masse 35 dans l'étage de sortie, ce qui évite toute dissipation d'énergie inutile. Il y a lieu de noter, en outre, que lorsque le transistor Q^ est rendu conducteur sous l'action du niveau logique "1" présent à l'entrée 16, le condensateur C se charge, par l'intermédiaire du 40 transistor MOS Q^, jusqu'à un niveau de tension égal à la tension d'alimentation de grille -V moins la tension de seuil du transisse 70 23305 2049209 tor Q(-. Etant donné que la tension d'alimentation de grille -V J OO est généralement de -14,0 volts, le condensateur C est généralement chargé à environ -12,0 volts par rapport à la connexion qui est normalement à environ -1,0 volt. Lorsque l'entrée logique 16 passe 5 d'un niveau logique "1" à un niveau logique "0", la connexion commence à devenir plus négative, cependant que le transistor se "bloque. La charge aux armatures du condensateur C contraint la connexion N2 à suivre la connexion et à devenir également plus négative, ce qui bloque instantanément le transistor MOS Q^. Ceci 10 permet à la connexion N2 de suivre la connexion à un niveau plus négatif que celui-ci d'environ -12,0 volts, ce qui représente la tension aux armatures du condensateur C pour dépasser finalement même la tension d'alimentation de grille -Y . Ceci maintient la gg grille du transistor suffisamment négative pour permettre à la 15 connexion d'atteindre le niveau de la tension d'alimentation de grille en rendant ainsi conducteur le transistor MOS de sortie OO Q2# Lorsque la connexion devient négative, le transistor Qg est, en outre, débloqué, ce qui porte la base du transistor Q^ sensiblement au même potentiel que son émetteur. Etant donné que le tran-20 sistor Qj a été bloqué au moment où l'entrée logique 16 est passée à un niveau logique "0", le transistor Q^^ est verrouillé à l'état bloqué. Le blocage du transistor bipolaire Q^ et le déblocage du transistor MOS Q2 ont pour effet, en combinaison, de charger la charge capacitive 14 au niveau logique "1" d'environ -6,0 volts. 25 A mesure que la charge présente à la connexion N2 se dissipe, la connexion devient davantage positive et, si le transistor MOS Qg n'était pas présent dans le circuit, elle atteindrait finalement un niveau égal à -Y + 2 V™ où VT est la chute de seuil des transistors MOS Q^ et Q^. Etant donné que le temps de fuite est 30 généralement de l'ordre d'une minute, l'entrée 16 repasse à un niveau logique "1" avant que la charge présente à la connexion N2 se soit dissipée jusqu'à un niveau susceptible d'affecter de façon nuisible le niveau de la tension de sortie. Toutefois, pour assurer un fonctionnement fiable, il est nécessaire que la tension de gril-35 le —Y soit à un niveau suffisamment négatif pour assurer à la OO connexion un potentiel suffisamment négatif pour maintenir le transistor MOS de sortie Q2 entièrement conducteur. Le très petit transistor MOS Qg empêche la connexion de devenir plus positive que -V + au cours de la période pendant laquelle un niveau lo-40 gique "0" est appliqué à l'entrée 16, ce qui permet d'utiliser 70 23305 7' 2049209 pour le circuit une tension de grille -V plus faible. OO Le montage séparateur de sortie 10 de la Fig. 1 est également représenté sur la vue en plan de la Fig. 2 où les éléments correspondants à ceux de la Fig. 1 sont désignés par des références cor-5 respondantes. Le montage séparateur 10 fait partie' d'un circuit intégré formé sur un substrat semiconducteur en silicium du type n 20. Des régions diffusées du type p sont indiquées par"les zones pointillées claires; elles forment les régions de source et de plaque des divers transistors MOS, comme décrit ci-après. Les ré-10 gions diffusées du type n sont représentées par les zones pointillées plus foncées. Des conducteurs métallisés sont formés sur une couche d'oxyde de la manière classique, comme indiqué par les contours en trait plein. Les contours en trait interrompu indiquent les zones dans lesquelles l'oxyde est aminci sous les conducteurs 15 métalliques de manière à former des transistors MOS actifs. Les zones où les conducteurs métalliques traversent des ouvertures de la couche d'oxyde pour venir en contact avec lesdites régions diffusées sous-jacentes sont représentées par des évidements dans les conducteurs métalliques. 20 Ainsi, par exemple, l'entrée logique 16 est un conducteur mé tallique aboutissant aux zones délimitées par les contours en trait interrompu et formant dans ces zones les grilles des transistors Q^ et Qrj. La région diffusée 26 du type p forme les régions de source des-transistors et Q^. Le collecteur du transistor bipo-25 laire est le substrat 20. La région diffusée 24 du type p forme la base du transistor bipolaire et la région diffusée 22 du type N+ forme son émetteur. Sous l'un des aspects de l'invention, la région de source 26 est mise à la masse par le conducteur 28 qui traverse l'ouverture 30 30 de l'oxyde ainsi que son ouverture 32 pour venir en contact avèc la région diffusée 31 du type N+, comme on le voit'clairement sur la Fig. 3. La région diffusée 31 du type N+ assure un contact ohmique avec le substrat qui constitue le collecteur du transistor bipolaire Q1 et qui est également mis à la masse. 35 La région 24 du type p forme la plaque du transistor MOS Q^. La région diffusée 34 forme la plaque du transistor MOS Q^, la source du transistor MOS Qg et l'une des armatures du condensateur C. Un conducteur métallique 36 est connecté à la source de tension de grille -V et forme les grilles du transistor MOS Qg et du tran- OO ^ 40 sistor MOS Q^. La région diffusée 38 forme les régions de plaque 70 23305 8. 2049209 des transistors MOS Qg, Q^ et Q^ et est reliée au conducteur 36 à travers l'ouverture 40 de la couche d'oxyde. La région diffusée 42 forme la source du transistor Q^ et la connexion Le conducteur métallique 46 est relié à la région diffusée 42 à travers 1'ouver-5 ture 48 et forme l'autre armature du condensateur C et la grille du transistor Q^. Le conducteur métallique 49 est relié à la région diffusée 34 à travers l'ouverture 50 de l'oxyde et forme la grille du transistor MOS de sortie Q2 ainsi que celle du transistor MOS Qg. Une région diffusée 52 en U forme la plaque du transistor MOS 10 de sortie Q2 et celle du transistor MOS Qg et un conducteur 54 est relié à la source de tension de plaque et à la région diffu sée 52 à travers l'ouverture 56. Le conducteur métallique 58 est en contact avec la" région diffusée 52 à travers une ouverture 60 pour réduire la résistance interne de ladite région. La région dif-15 fusée 62 forme la source du transistor MOS de sortie Q^. Le conducteur 64 forme la sortie logique 12 et est en contact avec la région diffuséë 62 à travers l'ouverture 66 de l'oxyde et avec la région d'émetteur 22 du transistor bipolaire Q^ à travers l'ouverture 68. Sur la Fig. 3, on peut voir comment la couche d'oxyde 70 est 20 amincie dans la région 72 pour former le transistor MOS actif Q^ et comment les ouvertures 30 et 68 sont pratiquées dans l'oxyde pour permettre un contact entre le conducteur 28 et la région diffusée 26 ainsi qu'entre le conducteur 64 et la région diffusée 22, respectivement. .25 Pour récapituler, le montage séparateur 10 présente une faible capacité d'entrée en raison de la faible capacité d'entrée des transistors MOS Q^ et Q^, mais présente néanmoins également une faible impédance de sortie en raison du gain du transistor bipolaire Q^ et de la dimension du transistor MOS de sortie Q2. La faible 30 impédance de sortie assure une forte capacité d'excitation et de décharge et la grande vitesse de commutation qui en résulte lorsque le circuit est couplé à une charge capacitive. Le montage en push-pull de l'étage de sortie a pour effet qu'aucun parcours de courant continu n'est établi avec la masse étant donné qu'à chaque instant, 35 l'un des transistors comprenant le transistor bipolaire Q1 et le transistor MOS Q2 est toujours bloqué, de même que l'un des transistors MOS Qj, Qg. Le réseau a amorçage C8,p&©ifci£ n'exige qu'une énergie relativement faible pour son fonctionnement. L'utilisation du transistor Qg réduit le niveau de tension négatif nécessaire 40 pour assurer un fonctionnement fiable. Aucun retard appréciable des 70 23305 9. 2049209 signaux ne se produit à travers le montage séparateur de sortie, de sorte qu'aucune limitation n'est imposée à la vitesse de fonctionnement de l'ensemble du circuit MOSIC. Bien que le mode de réalisation de l'invention décrit utilise . 5 des transistors métal-oxyde-semiconducteur à canal p, et un transistor bipolaire NPN, il va de soi que des transistors MOS à canal n et un transistor bipolaire PNP pourraient également être utilisés. En outre, il est bien entendu que l'expression "transistor MOS" est destinée à couvrir tous les dispositifs à effet de champ 10 métal-isolant-semiconducteur ou analogues. 70 23305 2049209 - REVENDICATIONS. - 1 - Montage séparateur de sortie pour circuit logique intégré à semiconducteurs, caractérisé en ce qu'il comprend un transistor à effet de champ de sortie et un transistor bipolaire de sortie 5 montés en push-pull pour former un étage de sortie, et des moyens de commande pour rendre le transistor à effet de champ conducteur et pour bloquer le transistor bipolaire en réponse à un premier état d'un signal d'entrée logique et pour bloquer le transistor à effet de champ et débloquer le transistor bipolaire en réponse à 10 un autre état de ce signal d'entrée logique. 2 - Montage suivant la revendication 1, caractérisé en ce que les moyens de commande comprennent un étage inverseur MOS destiné à recevoir le signal logique et dont la sortie est connectée à la grille du transistor de sortie et un troisième transistor à effet 15 de champ connectant la base du transistor bipolaire de sortie à son collecteur, la grille du troisième transistor étant connectée de manière à recevoir le signal logique. 3 - Montage suivant la revendication 1, caractérisé en ce que les moyens de commande comprennent des second, troisième, quatrième 20 et cinquième transistors MOS, le canal du second transistor MOS connectant la base du transistor bipolaire à son collecteur et la grille étant connectée à l'entrée logique, la grille du troisième transistor à effet de champ étant également connectée à l'entrée logique, les canaux des troisième et quatrième transistors étant 25 montés en série entre 1'alimentation en tension de source et l'alimentation en tension de grille, tandis que le point commun source-plaque est connecté à la grille du transistor de sortie, le canal du cinquième transistor MOS interconnectant la grille du quatrième transistor MOS et l'alimentation en tension de grille, la grille 30 du cinquième transistor MOS étant connectée à l'alimentation en tension de grille et un condensateur couplant la grille du quatrième transistor MOS avec le point commun source-plaque des second et troisième, transistors MOS, l'impédance de saturation du troisième transistor MOS étant notablement inférieure à celle du second. 35 4 - Montage suivant la revendication 3, caractérisé, en outre, en ce qu'il comprend un sixième transistor MOS dont le canal est monté en parallèle avec celui du quatrième transistor MOS, l'impédance de saturation du sixième transistor MOS étant notablement plus grande que celle du quatrième. 70 23305 2049209 5 - Montage suivant la revendication 4, caractérisé, en outre, en ce qu'il comprend un septième transistor MOS connectant la base du transistor bipolaire à la source de tension de plaque du transistor de sortie, la grille du septième transistor MOS étant eon- 5 nectée au point commun source-plaque des second et troisième transistors. 6 - Circuit de montage destiné à commuter un premier transistor MOS entre un état conducteur et un état bloqué en réponse à un signal de commande logique, ledit circuit étant caractérisé en ce 10 qu'il comprend des second, troisième, quatrième et cinquième transistors MOS, les canaux des second et troisième transistors MOS étant montés en série entre une alimentation en tension de source et une alimentation en tension de grille, tandis que le point commun plaque-source est connecté à la grille du premier transistor 15 MOS, la grille du troisième transistor MOS étant connectée, par le canal du quatrième, à la source de tension de grille, la grille du quatrième transistor MOS étant connectée à la source de tension de grille, le canal du cinquième transistor MOS étant monté en parallèle avec celui du troisième, la grille du cinquième transistor 20 MOS étant connectée à la source de tension de grille et un condensateur couplant la grille du troisième transistor MOS avec le point commun plaque-source des second et troisième transistors MOS. 7 - Circuit intégré à semiconducteur, caractérisé en ce qu'il comprend en combinaison, un substrat d'un premier type de conduc- 25 tivité, un premier ensemble ds diffusions de l'autre type de conduc-tivité, un second ensemble de diffusions du premier type de conduc-tivité, au moins l'une des diffusions du second ensemble étant disposée à l'intérieur d'une diffusion du premier ensemble de manière à former un transistor bipolaire, des moyens formant au moins un 30 canal à effet de champ entre deux diffusions du premier ensemble, le circui't collecteur-émetteur du transistor bipolaire et le canal à effet de champ étant montés en série entre deux sources de potentiel, de manière à former un étage dont l'émetteur du transistor constitue la sortie. 35 8 - Circuit intégré suivant la revendication 7, caractérisé en ce qu'il comprend en outre des- moyens formant un circuit de commande permettant de rendre le canal à effet de champ conducteur et de bloquer le transistor bipolaire en réponse à un premier état d'un signal d'entrée logique et de bloquer le canal à effet de 40 champ tout en rendant le transistor bipolaire conducteur en réponse 70 23305 2049209 à un autre état du signal d'entrée logique. 9 - Circuit intégré suivant la revendication 8, caractérisé en ce que le circuit de commande comprend au moins une diffusion du premier type de conductivité directement en contact avec le subs-5 trat et un conducteur métallique en contact avec cette diffusion. 10 - Circuit intégré à semiconducteurs, caractérisé en ce qu'il comprend en combinaison tm substrat d'un premier type de conductivité, un premier ensemble de régions diffusées de l'autre type de conductivité, des moyens formant au moins un canal à effet de champ 10 entre deux régions diffusées dû premier ensemble, au moins line diffusion du premier type de conduetivité dans le substrat et des moyens connectant une partie du circuit à cette diffusion pour établir une connexion ohmique entre le circuit et le substrat.