Brevet FR2016720A1 — publié le 19700508

La présente invention concerne un opérateur logique eomportant n paires de transistors, avec chacune un transsistor "gauche" et un transistor "droit", dons les émetteurs sont reliés par un générateur de courant constant commun à une borne de la source d'alimentation et dont les collecteurs sont relids par des résistances de collecteur distinctes à l'autre borne de la source d'alimentation, les transistors de chaque paire présentant des états opposés en fonction de l'attaque appliquée aux entrées de cette paire.L'emploi de tels commutateurs de courant pour la constitution d'opérateurs logiques est connu et décrit par exemple par le brevet allemand nO 1 246 027. Un avantage d'un commutateur de cou- rant permettant d'attaquer les bases des deux transistors par des signaux de commande réside dans leur immunité élevée aux perturbations de même sens atteignant simultanément les bases. L'invention a pour objet un opérateur logique dont toutes les entrées peuvent être attaquées par de longs fils et présentant une immunité élevée aux perturbations.Selon une particularité essentielle de l'invention, les collecteurs des transistors gauches d'une part et les collecteurs des transistors droits d'autre part de n - 1 paires sont reliés entre eux, chaque groupe étant en outre relié à une entrée de la dernière paire de transistors (neme) formant la sortie logique. D'autres objets et avantages de l'invention seront mieux compris à l'aide de la description détaillée ci-dessous et des dessins annexés sur lesquels la figure 1 représente un opérateur logique selon l'invention; la figure 2 représente la table de vdrité du montage de la figure 1 et la figure 3 représente une autre réalisation du montage de la figure 1. Quatre paires de transistors sont reprdsentées à la figure 1 : 11-11' > 12-12', 13-13' et 21-21lç Les émetteurs de chaque paire sont réunis et reliés par des résistances d'émetteur Roll, R12, R13, R21 à une borne de la source d'alimentation. Les collecteurs des premières paires sont reliés par des résistances de charge Ral ou Ral' à l'autre borne de la source d'alimentation. Ils sont reliés simultanément aux bases de transistors 21 et 210, dont les collecteurs sont reliés par les résistances de charge Ra2 et Ra2' à la source d'alimentation. Les entrées de l'opérateur logique sont constituées par les bases des premières paires de transistors. Elles sont désignées par k et A, B et B, C et C. Ces mêmes désignations sont utilisées ci-dessous pour les signaux normaux et complémentés appliqués aux bases. Les tensions de signal Y et Y apparaissent sur les collecteurs reliés des premières paires de transistors ; les tensions de signal Z et Z apparaissent sur les collecteurs de la dernière paire de transistors.Les signaux de sortie Z et Z correspondent à la majorité des signaux d'entrée A, B ou C, c'est-à-dire que le signal de sortie est Z = 1 pour au maximum un signal d'entrée complémenté et Z = O pour au moins deux signaux dgentrée oomplementés. La figure 2 représente la fonction de transfert de l'opérateur sous forme de table de vérité. Une conséquence de cette logique majoritaire est que seul un nombre impair de paires de transistors peut être utilisé à l'entrée pour éviter un comportement de sortie non défini. Lorsqu'un signal d'entrée constant est appliqué à une entrée, A ou A par exemple, on dispose à la sortie d'un signal représentant la fonction logique ET, NON-ET, OU ou NI des deux autres signaux d'entrde B et C. Cette relation est également illustrée par la table de vérité de la figure 2. La figure 3 illustre la possibilité d'attaque des bases de la paire de transistors 1, 1' par des émittodynes 2, 2', pour une seule paire de transistors par raison de clarté. La fonction des résistances de collecteur Ra, Ra' de la figure 3 est la même que celle des résistances de collecteur Ral, Ral' ou Ra2, Ra2' de la figure 1. La résistance Rel de la figure 3 correspond de même aux résistances Rll, R12, R13 et R21 de la figure 1, mais la résistance R21 n'a habituellement pas la même valeur que les résistances Rll, R12, R13.Les bases des transistors 2, 2' sont reliées par des résistances RC à une borne de la source de tension, la base du transistor 2' est en outre reliée par la résistance R à l'autre borne de la source de tension. Un choix approprié de cette résistance R permet de rendre le transistor 1' constamment conducteur ou bloqué (indépendamment d'éventuels signaux d'entrée sur le transistor 2 et par suite sur le transistor 1). Lorsque la résistance R est déconnectée, il est possible comme dans le cas de la figure 1 d'appliquer des signaux dgentrée normaux ou complémentés aux bases des transistors 2, 2s. En prévoyant dans le montage de la figure 1 une rdsis- tance R comme dans celui de la figure 3, on obtient, comme précédem- ment décrit à propos de la figure 1, une fonction ET, OU, NON-ET ou NI pour le signal de sortie. REVENDICATIONS 1 - Opérateur logique comportant n paires de transistors ayant chacune un transistor "gauche" et un transistor "droit", dont les émetteurs sont reliés par un générateur de courant constant commun à une borne de la source d'alimentation et dont les collecteurs sont reliés par des résistances de collecteur distinctes à l'autre borne de la source d'alimentation, les transistors de chaque paire présentant des états opposés en fonction de l'attaque des entrées de cette paire, ledit opérateur étant caractérisé en ce que les collecteurs des transistors gauches d'une part et les collecteurs des transistors droits d'autre part de n - 1 paires de transistors sont reliés entre eux, chaque groupe dtant en outre relié à une entrée de la dernière paire de éme transistors (noème), formant la sortie logique 2 - Opérateur logique selon revendication 1, carac térisé en ce que les entrées des paires de transistors sont constituées par des émittodynes, dont les sorties sont reliées chacune à la base d'un transistor. 3 - Opérateur logique selon revendication 1 ou 2, carac térisé en ce que n est un nombre pair supérieur à 2.