Brevet FR2026838A1 — publié le 19700925

La présente invention porte sur des cellules-mémoire à semiconducteurs et plus particulièrement sur des cellules-mémoire utilisant comme éléments actifs des semiconducteurs à couplage transversal. Comme les cellules des micro-plaquettes des mémoires monolithiques sont 5 constituées d'éléments de circuits planaires, le nombre de cellules de stockage logeables sur une micro-plaquette de dimensions données, ou en d'autres termes, la densité des cellules d'une.micro-plaquette est déterminée par la surface occupée par chaque cellule sur cette micro-plaquette. Oe plus, la surface occupée par ces cellules-mémoires est fonction de l'étendue de leurs circuits 10 constitutifs. En conséquence, en accord avec la présente invention^ la densité de la microplaquette de mémorisation augmentera si l'on dispose certains éléments de circuits perpendiculairement à la surface de cette micro-plaquette et au-dessous d'autres éléments de circuits de la cellule afin que les éléments en question ne mobilisent pas la surface de la micro-plaquette. 15 Comme les cellules de la plupart des mémoires monolithiques, celles de la présente invention comportent sur l'une des face d'une micro-plaquette monolithique deux transistors planaires couplés transversalement, afin de former un circuit bistable. Cependant, les cellules-mémoires de la présente invention diffèrent des cellules-mémoires déjà existantes dans la mesure où les 20 charges de chacun des transistors à couplage transversal sont placées verticalement dans la micro-plaquette monolithique, et au-dessous du transistor correspondant. On obtient ce résultat en appliquant le potentiel de commande des transistors à une couche porteuse de courant et de faible impédance, qui se trouve au-dessous des transistors, de manière à y former un plan de distribution de 25 tension. L'impédance de charge de chacun des transistors sera donc une impédance à distribution verticale placée au-dessous du transistor correspondant. Les caractéristiques d'une telle impédance seront déterminées par la nature de la micro-plaquette comprise entre le plan distributeur de tension et le transistor. Dans le cas d'une jonction de redressement entre le plan distributeur de 30 tension et le transistor, la charge de ce transistor sera une diode distribuée. En l'absence d'une telle jonction de redressement, cette charge sera résistive. En conséquence, un objet de la présente invention est de fournir des cellules-mémoires utilisées dans la fabrication des mémoires monolithiques. Un autre objet de cette invention est de fournir des cellules mémoires 35 qui n'occuperent que très peu de place à la surface des micro-plaquettes monolithiques. Un autre objet de l'invention est de fournir des cellules-mémoires à grande vitesse et à faible coQt. D'autres objets caractéristiques et avantages de la présente invention 40 ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés 69 38591 2 2026838 à ce texte, qui représentent un mode de réalisation préféré de celle-ci. La figure 1 représente le schéma d'une cellule-mémoire conforme à la présente invention. La figure 2 est une vue plane de la cellule-mémoire de la figure 1 con-5 forme à la présente invention. - La figure 3 est une coupe effectuée lé long de la ligne 3-3 de la figure 2. La figure 4 est une courbe caractéristique de diode illustrant les caractéristiques courant-tension £I-V3 des jonctions bases émetteurs des transis-10 tors ainsi que celles des diodes charges de la cellule-mémoire' représentée sur les figures 1 à 3. La figure 5 illustre les différents stades de fabrication d'une cellule-mémoire de la présente invention. Sur la figure 1, les transistors T1 et T2 sont des transistors à émetteurs 15 doubles, ayant chacun leur base connectée au collecteur de l'autre; l'émetteur e2 de l'un de ces transistors est connecté à l'émetteur e3 de l'autre. Les é-metteurs connectés e2 et e3 sont reliés à la borne 10 de la ligne de mot WL ce qui permet de faire varier le potentiel fourni à la cellule-mémoire pendant les opérations dB lecture et d'écriture. Les collecteurs du transistor T1 sont 20 connectés à la borne positive 12 à travers la diode D1, et le collecteur du transistors T2 est connecté à cette même borne positive 12 à travers la diode D2. Les émetteurs e1 et e4 des transistors T1 et T2 aboutissent respectivement aux bornes 11 et 13 des lignes de bit BO/S1 et Bi/SQ de' la cellule-mémoire. 25 Comme le potentiel appliqué à la ligne de mot WL, les potentiels appliqués sur les lignes de bits B1/S0 et BD/S1 sont commandés de manière à faire varier 1' état de la cellule. En outre, les lignes de bits sont connectées à un amplificateur de détection (non représenté), servant à détecter la sortie des signaux en provenance de la cellule-mémoire. 30 Supposons maintenant que la cellule-mémoire se contente d'enregistrer les informations et qu'elle mémorise un "1H digital par opposition au "0" digital. Le transistor T1 sera alors passant et le transistor T2 maintenu bloqué grâce au couplage transversal de la base du transistor T2 avec le collecteur du transistor T1. Le potentiel fourni entre la borne de la ligne de mot WL et la bor-35 ne positive 12. est suffisant pour fournir Une polarisation directe importante à la seule diode D1, Ainsi donc, le courant servant à maintenir le transistor T1 passant traverse la diode D1 et le transistor Tî. Tandis que le transistor T1 conduit, la tension aux bornes de la diode QZ n*ast pas suffisante pour maintenir la diode D2 en état de conduction to-40 taie. La diode D2 est un dispositif non linéaire et son impédance sera forte 69 38591 3 2026838 si l'on y .fait circuler un courant de faible intensité. Ce mode d'utilisation de la charge contribue à réduire la perte de puissance dé la cellule. Afin de maintenir la bistabilité de la cellule-mémoire ou, end'autres termes, de maintenir l'un des transistors bloqué tandis que l'autre conduit, 5 il faut que le gain en boucle ouverte allant de la base de l'un des deux transistors au collecteur de l'autre soit supérieur à 1. Pour obtenir ce résultat, il faut faire en sorte que les impédances dynamiques des diodes D1 et D2 soient supérieures aux impédances dynamiques des diodes base émetteurs des transistors T1 et T2. Cette procédure sera examinée de façon détaillée en référence aux 10 figures 2 et 3. Lorsque la cellule n'est pas interrogée, les potentiels fournis aux émetteurs e1 et e4 par l'intermédiaire des lignes de bits B1/S0 et B0/S1 sont plus positifs que le potentiel fourni aux émetteurs e2 et e3 par la ligne de mot WL. Ainsi donc, lorsque le transistor T1 conduit, le courant circule à partir 15 de la borne 12, il traverse la diode 01, le transistor T1, et aboutit à la borne de ligne de mot 10, pour polariser en inverse les jonctions base-émetteur des émetteurs e1 et e4, de sorte que les lignes de détection B0/S1 et B1/SO se trouvent isolées des informations enregistrées dans la cellule-mémoire. Supposons maintenant une opération de lecture des informations enregis-20 trées dans la cellule. Dans ce cas, la tension appliquée à la ligne de mot WL s'élèvera. Cette élévation de tension place les émetteurs e2 et e3 au-dessus du potentiel présent aux émetteurs e1 et e4. Comme le transistor T1 est passant, le courant circulera donc à travers la diode D1 jusqu'au transistor T1 puis atteindra la ligne de détection B0/S1. Aucun courant ne traverse le transistor 25 T2 jusqu'à la ligne de détection B1/S0 car le transistor T2 ne conduit pas. Un amplificateur différentiel tnon représenté) détecte la différence de courant entre la ligne de détection BQ/S1 et la ligne de détection B1/S0 et établit la présence d'un "1" dans la cellule-mémoire. Si un "0" est enregistré dans la cellule tandis que le potentiel appliqué 30 sur la ligne de mot WL s'élève, le transistor T2 conduira à la place du conducteur T1, de sorte que le courant circulant dans le transistor T2 et dans la diode D2 en direction de la ligne de mot WL changera d'orientation et se dirigera V8rs la ligne de bit BO/SI à travers l'émetteur e4. Aucun courant ne circule dans l'émetteur et en direction de la ligne de détection BO/S1 lorsque 35 T2 conduit, parce que le transistor T1 est bloqué en raison du couplage transversal des transistors T1 et 12. Il existe donc un courant différentiel entre / les lignes de détection B0/S1 et B1/S0, courant qui doit être détecté par l'amplificateur de détection lequel indiquera cette fois qu'un "0" a été enregistré dans la cellule-mémoire. 40 Au. terme d'un cycle de lecture,, le potentiel appliqué sur une ligne de 69 38591 4 2026838 mot WL, s'abaisse jusqu'à es que le potentiel préssnt aux émetteurs e2 et e3 devienne inférieur au potentiel appliqué aux émetteurs e1 et e4. En conséquence, tout courant circulant à travers ls transistor T1 ou à travers le transistor T2 sera ramené à l'un des émetteurs e2 ou e3, et se dirigera vers la ligne 5 de mot WL, isolant de ce fait les lignes de bits des informations enregistrées dans la cellule. Supposons à présent qu'un "1" soit enregistré dans la cellule et que l'on désire écrire un "0" dans cette cellule, autrement dit que l'on désire modifier l'état de cette dernière de telle façon que ce soit le transistor T2 qui 10 conduise au lieu du transistor T1. Ce résultat est obtenu grâce à la coïncidence de signaux sur la ligne de mot WL et sur la ligne de bit B0/S1, Les potentiels appliqués sur la ligne de mot WL et sur la ligne de bit BO/S1 s'élèvent, tandis que le potentiel appliqué sur la ligne de mot B1/S0 est maintenu à son niveau initial qui est inférieur aux niveaux élevés de la ligne de mot WL et de la 15 ligne de bit B0/S1. Ceci a pour effet de rendre passant le transistor T2 qui conduit à travers l'émetteur e4 jusqu'à la ligne de détection B1/S0. Dès que le transistor T2 commence à conduire, les potentiels appliqués sur la ligne de détection B0/S1 et sur la ligne de mot WL s'abaissent de sorte que la ligne de mot WL se trouve à un niveau inférieur à celui des lignes de B1/S0 et B0/S1 20 qui sont polarisées au même potentiel. En conséquence, la conduction se produit à travers l'émetteur e3, et les lignes de détection sont isolées des informations enregistrées dans la cellule. Si un "1" est enregistré dans la cellule, le niveau de la ligne de bit B1/S0 s'élèvera ainsi que celui de la ligne de mot WL, tandis que la ligne de bit B0/S1 se maintiendra à son faible niveau initial 25 de telle façon que le transistor T1 conduira à travers l'émetteur e1, et que le transistor T2 sera maintenu en état de blocage en raison du couplage transversal. En accord avec la présente invention, la cellule-mémoire précédemment décrite est réalisée sous forme monolithique comme l'illustrent les figures 2 30 et 3. Ces figures représentent une couche épitaxiale 14 à dopage N développée sur un support P+ de faible résistivité 16. Une diffusion P+ 18 traversant cette couche épitaxiale 14 jusqu'au support P+ forme une poche d'isolement 20 en substance épitaxiale de type N. Cette poche 20 contient deux diffusions de bases P, soit 22 et 24, une pour chacun des deux transistors T1 et T2. Dans chacune 35 des diffusions de bases 22 et 24 se trouvent deux diffusions d'émetteurs de type N, soit 26, 26 et 30, 32 respectivement. Sous chacune des diffusions de bases 22 et 24 se trouve une diffusion de sous-collecteur à faible résistivité, soit 34 et 36. Ces diffusions de sous-collecteurs sont chacune connectées à la surface par l'une des diffusions N+ 30 ou 40, 40 Comme indiqué sur les figures, chacune des diffusions de base 22 ou 24 69 38591 5 2026838 est connectée à l'une des diffusions de sous-collecteur 34 ou 36 de l'autre transistor par l'une des métallisations 42 ou 44 reliant les diffusions de bases aux diffusions 36 et 40. Les métallisations 42 et 44 forment le couplage transversal des transistors, représenté de façon schématique à la figure 1. 5 Une métallisation supplémentaire 46 relie deux diffusions d'émetteurs 28 et 30 et ces dernières à la borne 10 de la ligne de mot, tandis que les autres diffusions d'émetteurs sont connectées aux bornes des lignes de bit B0/S1 et B1/S0 par les lignes métalliques 48 et 50 respectivement. Enfin, la diffusion d'isolement possède un itinéraire de métallisation 52 qui la relie à la borne 10 12 comme le montrent les dessins. Il apparaît que la cellule-mémoire représentée est formée dans cette seule poche d'isolement 20, L'alimentation en provenance de la borne positive 12 traverse les diffusions d'isolement 18 pour aboutir au support P+ de conductivité élevée lequel se comporte comme un pian de distribution de tension. En consé-15 quence, la polarité du support 16 devient positive par rapport à la couche épitaxiale 14 qui se trouve au-dessus de lui. Le courant part donc du support 16, traverse la couche épitaxiale 14 pour aboutir aux régions de sous-collecteur de type N+, 34 et 36, où il alimente les collecteurs des transistors T1 et T2. .L'impédance fournie par est itinéraire est essentiellement une impédance de 20 diode distribuée, formée par la jonction de la couche épitaxiale N et du support P+ au-dessous de la diffusion du sous-collecteur. On voit donc que l'impédance de charge de la cellule-mémoire représentée à la figure 1 est une impédance verticale qui apparaît dans le corps de la microplaquette monolithique. Ces impédances n'occupent donc aucune zfine de la surface, ce qui réduit la super-25 ficie requise par la cellule-mémoire. Les jonctions collecteur-base et base-émetteur des transistors T1 et T2 apparaissent évidemment au-dessous des diffusions de bases 22 et 24 et de la base des diffusions d'émetteurs 26, 28, 30 et 32. Comme indiqué lors de l'examen de la figure 1, l'impédance dynamique des 30 diodes 01 et D2 est le double de celle de l'impédance dynamique base-émetteur des transistors T1 et T2, Le résultat est obtenu grâce à l'emploi de concentrations d'impOretés de dopage plus élevées dans le support P+ par rapport à l'épitaxie-N, que dans la diffusion d'émetteur par rapport à la base. Comme indiqué, une impédance supérieure des diodes est nécessaire pour assurer la 35 bistabilité de la cellule-mémoire. La figure 4 montre comment les caractéristiques V-I (Tension-Courant) des émetteurs des transistors T1 et T2 et des diodes D1 et 02 diffèrent en raison des concentrations d'impuretés plus élevées du support P+. □ans la cellule représentée, la distance comprise entre les transistors 40 T1 et T2 est suffisante afin de maintenir 1'impédance horizontale parasita 69 38591 6 2026838 60 à un niveau assez élevé pour ne pas affecter sensiblement le fonctionnement des cellules-mémoires. Les différents schémas ne prétendent pas représenter les relations dimensionnelles réelles caractéristiques de la cellule-mémoirej ce ne sont que de simples illustrations de.1'invention. 5 La cellule-mémoire représentée aux figures 2 et 3 peut être réalisée con formément aux données de la figure 5. Tout d'abord on fait croître la couche épitaxiale 14a de type N sur le support 16 de type P+. Puis la croissance épitaxiale est interrompue, et les diffusions des sous-collecteurs 34 et 36 sont réalisées. Ces diffusions une fois terminées, la croissance épitaxiale N re-10 prend comme indiqué en 14b. Lorsque la région épitaxiale est achevée, on peut réaliser selon les procédés usuels, lss différentes diffusions de bases, d'émetteurs, de connexion et d'isolement requises. □ans le mode réalisation décrit, on a utilisé des diodes comme éléments de charge. Il est également possible dans le cadre d8 la présente invention 15 d'avoir recours à des éléments de charges résistives. Avec une région épitaxiale 14 de type N plus épaisse, on pourra obtenir une caractéristique d'impédance résistive entre les diffusions de sous-collecteurs 34 et 36 et le support 16. De plus, la jonction de redressement comprise entre le support 16 et la région épitaxiale 14 pourra être supprimée si l'on utilise un support en substance 20' N+. Mais, dans ce cas, la résistance verticale traversant la couche épitaxiale 14 devra être suffisante pour assurer la bistabilité du système. En outre, il conviendra de revêtir d'une couche métallique la face inférieure du support N+ afin d'assurer une répartition homogène de la tension sous les deux diffusions de sous-collecteurs. En outre, les diffusions d'isolement 38 et 40 entre 25 les cellules ne sont pas nécessaires si l'impédance de la couche épitaxiale est suffisamment élevée. C'est pourquoi, bien que l'invention ait été représentée 8t décrite en référence à des modes de réalisation préférés, il est évident que l'homme de l'art peut y apporter toutes modifications de forme et de détail sans s'éloigner de l'esprit et de la portée de ladite invention. 30 69 38591 7 2026838 REVENDICATIONS 1.- Cellule de mémoire perfectionnée dotée d'un premier et d'un second transistors couplés transversalement et diffusés sur une seule face d'une microplaquette monolithique, caractérisée en ce qu'elle comprend; 5 - une couche à faible impédance située au-dessous de la surface de la micro-plaquette éloignée des diffusions des transistors, et perpendiculaire à celles-ci, et - des moyens de fournir à cette couche les potentiels des collecteurs de ces transistors de telle façon que les impédances de charge desdits collecteurs 10 soient formées verticalement entre les diffusions des transistors et la couche de faible impédance. 2.- Cellule-mémoire selon la revendication 1, caractérisé en ce qu'elle comporte une jonction de redressement entre la couche de faible impédance et les diffusions des transistors de telle façon que les charges des collecteurs des 15 transistors soient essentiellement des diodes. 3.- Callule-mémoire monolithique caractérisée en ce qu'elle comprend: - un support en silicium, - une couche à croissance épitaxiale sur ce support, - deux diffusions de sous-collecteurs à faible impédance dans la couche 20 à croissance épitaxiale, - des diffusions de bases incorporées à la surface de la couche à croissance épitaxiale au-dessus des diffusions des sous-collecteurs, - les diffusions des émetteurs dans les diffusions des bases, - des moyens couplant électriquement chacune des diffusions des sous-col-25 lecteurs aux diffusions des bases au-dessus de l'autre diffusion de sous-collecteur, afin de former deux transistors à couplage transversal, - des moyens connectant électriquement les diffusions des émetteurs aux moyens d'adressage de la cellule-mémoire, et - des moyens fournissant le potentiel du collecteur au support de silicium, 30 afin que les impédances de charge des collecteurs des transistors soient formées entre le support et les diffusions des sous-collecteurs. 4.- Cellule-mémoire selon la revendication 3, caractérisée en ce qu'elle comprend une jonction entre le support et la couche à croissance épitaxiale qui est une jonction de redressement. 35 5.- Cellule-mémoire selon la revendication 4, caractérisée en ce qu'elle com 69 38591 a 2026838 prend un support contenant des concentrations d'impuretés de dopage supérieures à celles des diffusions des bases, ce qui assure la bistabilité de ladite cellule. 6.- Cellule-mémoire selon la revendication 5, caractérisée en ce qu'elle com-5 porte deux diffusions d'émetteurs dans chaque diffusion de base. 7.- Cellule-mémoire selon la revendication 6, caractérisée en ce qu'elle comporte une ligne de mot couplée à l'une des diffusions d'émetteurs dans chaque diffusion de base, et des lignes de bits distinctes couplées à l'autre diffusion d'émetteur dans chaque diffusion de base. 10 6.- Cellule-mémoire selon la revendication 7, caractérisée en ce que le potentiel fourni entre les lignes de mot et de bit et le support de silicium est suffisant pour fournir une polarisation directe importante exclusivement à l'impédance de charge du collecteur de celui des transistors à couplage transversal qui est passant.