Brevet FR2027574A1 — publié le 19701002

^ 2027574 La présente invention concerne les réseaux de conmunication digitaux, par exemple les multiplexeurs digitaux à répartition dans le temps, comprenant un équipement de modulation par impulsions codées (PCM), et plus particulièrement les équipements de synchronisation de trames qu'ils comprennent. 5 Avant de poursuivre, il convient de noter que le terme "trame" tel qu'il est utilisé dans la présente spécification est défini comme étant l'une d'une série de périodes aléatoires de temps durant lesquelles il se présente des bits de données, plus un ou plusieurs bits de synchronisation, aucun bit de donnée n'étant présent entre les bits de synchronisation. De plus, une multi-trame est une pé-10 ri. ode de temps comprenant une ou plusieurs trames et qui est suffisante pour comprendre un diagramme de synchronisation complet. En régie générale, les bits des codes de synchronisation varient d'une trame à l'autre, dans les limites d'une multi-tram$ mais ils sont doublés d'une multi-trame au suivant. 15 II existe trois types généraux de codes de synchronisation auxquels s'appli que la présente invention. En premier lieu un code de synchronisation du type réparti comprenant un bit par trame, et, habituellement, deux ou plusieurs trames par multi-trame. Par exemple, un tel code peut comprendre un "l" dans une trame de la multi-trame et 20 un "zéro" dans une autre trame de la multi-trame. Secondement, un code de synchronisation du type global (caractère) comprenant plus de quelques bits (un caractère) par trame, mais une seuife trame constitue alors une multi-trame. En troisième lieu, un code de synchronisation compris entre le premier et le second type de code. Ce type de code de synchronisation combiné comporte deux 25 ou plusieurs bits par trame, de même que deux ou plusieurs trames par multi- trame, les bits de synchronisation pluraux étant différents dans chaque trame de la multi-trame. Le problème général consiste à établir et maintenir la synchronisation de trame dans une liaison de communication digitale en présence de bruits parasites 30 ou d'une erreur de bit. Un circuit de synchronisation de trames commande les compteurs de chronométrage d'un multiplexeur digital afin de rendre synchrome le chronométrage du compteur avec le format des données reçues. Ce circuit a deux fonctions primaires : (l) détecter la perte de synchronisation et (2) modifier la phase des compteurs selon les besoins jusqu'à obtention de la synchronisation. 55 Un diagramme de synchronisation de référence engendré depuis les compteurs est comparé avec le signal d'arrivée afin de détecter si les compteurs sont ou ne sont pas synchronisés. Si la synchronisation est détruite, l'équipement passe à ion mode de fonctionnement en recherche. Dans le mode de fonctionnement en recherche, la phase des compteurs est modifiée jusqu'au moment où il est reconnu 40 que le synchronisme est obtenu, après quoi l'équipement de synchronisation de 69 41912 2027574 2 phase passe à un mode de fonctionnement en détection pour détecter une perte de synchronisation subséquente. Avec le code de synchronisation du type réparti, le procédé habituel consiste à échantillonner un bit de chaque trame, à avancer la phase des compteurs d'un 5 bit chaque fois qu'une divergence est reconnue, sauf quand un circuit intégrateur ou pondérateur qui est sensible au taux moyen de divergence présente un signal de sortie qui excède un certain seuil. La phase des compteurs est habituellement avancée en supprimant une impulsion de cadence à l'entrée des compteurs, provoquant ainsi l'arrêt momentané de ceux-ci. Le seuil de ce circuit de décision est 10 dépassé quand le taux de divergence est faible et demeure dépassé quand la phase correcte est atteinte. Ceci empêche un arrêt ultérieur. Quand on utilise le code de synchronisation du type global ou combiné, le signal d'entrée est décalé de la longueur d'un caractère dans un enregistreur à décalage. Quand le code dans l'enregistreur à décalage correspond au code de syn-15 chronisation voulu, les compteurs sont ramenés à un comptage correspondant au temps normal d'arrivée du caractère de synchronisation. Si le code de synchronisation suivant n'arrive pas au moment voulu, le décalage et la comparaison sont répétés comme précédemment. Ainsi que l'indique la lecture des paragraphes précédents, les circuits de 20 synchronisation de trame classiques, en particulier pour le code de synchronisation du type réparti, ne répondent pas immédiatement, c'est-à-dire dans les limites de la durée d'un bit du signal d'entrée digital, du fait que l'action est centrée sur la charge et la décharge d'un condensateur dont la constante de temps associée est supérieure à la durée d'un bit. Cela signifie que pour le circuit 25 classique, quand un bit digital d'arrivée est comparé au signal de référence de Synchronisation local, et qu'il n'y correspond pas, le bit digital suivant à examiner est le premier bit de la trace j?-.f.vnnte. La présente invention a pour objet de prévoir un équipement de synchronisation de trames, qui réduit la durée nécessaire pour obtenir la synchronisation 30 voulue. Uh autre objet de l'invention est de prévoir un équipement de synchronisation de trame fonctionnant suivant un code de synchronisation du type réparti qui déduit la durée de 1/ (2 \j N+l ) par rapport aux équipements de synchronisation de trame classiques mentionnés ci-dessus, fonctionnant suivant le même type 35 de code de synchronisation. Suivant l'une des caractéristiques de l'invention, il est prévu un équipe-ment de synchronisation de trame comprenant une source de signal d'information binaire ayant un taux de bit donné et contenant une composante de synchronisation, des premiers moyens pour engendrer plusieurs signaux de chronométrage, des seconds 40 moyens couplés à la source et aux premiers moyens pour examiner les bits succès- 69 41912 2027574 3 sifs du signal d'information afin d'identifier la composante de synchronisation et d'engendrer un signal de sortie résultant, des troisièmes moyens couplés aux seconds et aux premiers moyens, sensibles à la condition de présence du signal de sortie résultant et une des ïl fonctions cumulatives des conditions précédentes '5 du signal de sortie résultant, IST étant un nombre entier égal au moins à un, pour produire un signal de commande destiné à assurer le réglage des signaux de chronométrage quand le signal de sortie résultant indique une condition d'absence de synchronisation, jusqu'à ce que cette synchronisation soit obtenue. Suivant une autre caractéristique de le. présente invention, il est prévu un 10 équipement de synchronisation de trame dans lequel les premiers moyens engendrent de plus un signal de référence de synchronisation binaire local, les seconds moyens comprennent des moyens de comparaison digitaux couplés à la source et aux premiers moyens pour comparer les conditions binaires des bits successifs du signal d'information et la condition binaire du signal de référence et pour engen-15 drer le signal résultant. Les objets et caractéristiques de la présente invention apparaîtront plus clairement à la lecture de la description suivante d'exemples de réalisation, ladite description étant faite en relation avec les dessins ci-annexés dans lesquels : 20 La figure 1 représente une "trame" et une "multi-trame" tel que définis ci-dessus. La figure 2 représente le schéma de principe d'un équipement de synchronisation de trame conçu selon les principes de la présente invention. La figure 3 est un schéma de pxâncipe illustrant le fonctionnement d'un exem-25 pie de réalisation d'un basculeur pouvant être utilisé dans l'équipement de la figure 2. Les figures 4 à 8 sont des diagrammes de chronométrage illustrant le fonctionnement de l'équipement de synchronisation de trame prévu selon l'invention pour cinq situations typiques différentes qui peuvent s'y présenter. 30 La figure 9 est un tableau illustrant l'effet cumulatif quand la fonction de divergence est bloquée par une porte électronique OU avec le signal de sortie de l'enregistreur à décalage de la figure 2. Les figures 10A, 10B et 10C illustrent l'action d'accumulation de l'enregistreur à décalage de la figure 2. 35 La figure 11 représente le schéma de principe d1un exemple de réalisation d'un arrangement qui peut être substitué à l'arrangement compris entre les lignes A-A et B-B de la figure 2, pour réaliser la synchronisation selon la présente invention, pour un code de synchronisation du type global tel qu'il est défini dans la présente spécification. 40 La figure 12 représente le schéma de principe d'un exemple de réalisation 41912 2027S74 d'un arrangement qui peut être substitué à l'arrangement compris entre les lignes A-A et P—B de la figure 2 pour réaliser la synchronisation selon la présente invention pour un code do synchronisation du type- global et réparti, tel qu'il est défini dans la présente spécification. La figure 1 représente les termes "trame" et "multi-trame", tels qu'ils sont définis ci-dessus pour le cas général. Pour les besoins de l'illustration, chaque trame, par exemple les trames 1 et 2, comprennent des bits de donnée et un ou plusieurs bits de synchronisation dans l'ordre de succession représenté. Dans le-.cas des codes de synchronisation répartir, et répartis et global combinés, une multi-trame comprend deux ou plusieurs trames, par exemple les trames 1 et 2. D'autre part, dans le cas d'un code de synchronisation global, une multi-trame comprend une seule trame, par exemple la trame 1 ou la trame 2. Le type réparti comprend un seul bit de synchronisation par trame. Si l'on suppose un diagramme ûe code de synchronisation spécifique de 10 pour le code de synchronisation du type réparti, on a deux trames par multi-trame et la trame 1 comprend un bit de synchronisation "l" dans sa période de synchronisation et la trame 2 comprend un bit de synchronisation "0" dans sa période de synchronisation. Si l'on suppose lin diagramme de code de synchronisation spécifique de 101101 pour le code de synchronisation du type global, l'ensemble des six bits apparait une fois dans une trame et dans une multi-trame. Si l'on suppose un diagramme de code de synchronisation spécifique de 101101, 010010 pour le diagramme de code global et réparti combiné, on a deux trames par multi•-trame et le cadre 1 comprend les bits de synchronisation 101101 Ainsi qu'on l'a fait remarquer ci-dessus, il existe trois types généraux de codes de synchronisation. L'équipement de la présente invention sera tout d'abord décrit dans son ensemble,c-n relation avec l'utilisation d'un code ou signal de synchronisation du type réparti, le bit de synchronisation de chaque trame alternant entre "'1" ot "0". Ainsi, le diagramme de synchronisation est 1,0 dans chaque multi-trame. La présente invention décrit un procédé simple pour extraire plus d'informations de synchronisation du signal d'entrée l'information digitale (binaire) dans une période do temps donnée, et pour utiliser l'information supplément-aire pour accélérer la recherche de la synchronisation. Lors de la recherche de la synchronisation de trame; c'est-à-dire lorsqu'on tente de déterminer quels sont les bits de synchronisation, l'ensemble des bits 41912 2027574 5 sont des bits de synchronisation possibles et, ainsi, contiennent tous des informations utiles. Cependant, il est de pratique courante de supposer qu'un bit particulier est un bit de synchronisation et de ti-ansférer cotte supposition à un autre bit quand le bit de synchronisation assumé ne correspond pas au signal de 5 référence de synchronisation local. Ce faisant, tous les autres bits sont ignorés. La seule excuse qui milite en faveur du rejet de cette information est une économie d'équipement. Cependant, un enregistreur à décalage constitue tin moyen économique de contrôler plusieurs bits de chaque trame puisqu'il permet à l'opération logique 10 d'être effectuée sous une forme sérielle. Ceci est essentiellement aisé du fait que l'information binaire est sous une forme sérielle. Si l'enregistreur à décalage a une longueur de (M + l) bits ou étages, les N bits d'information qui suivent inEiédiatement les bits de synchronisation supposés sont transférés en série à l'enregistreur à décalage, une fois par trame. Selon la présente invention, ce 15 transfert est réalis4 cependant en comparant digitalernent> par exemple par une porte OU EXCLUSIVE, les bits d'information avec le signal de référence de synchronisation local et en faisant passer dans une porte électronique OU le signal de sortie de la porte électronique OU EXCLUSIVE avec le signal de sortie de l'enregistreur à décalage, ainsi qu'il sera décrit ci-dessous de façon détaillée. 20 la figure 2 représente le schéma de principe d'un exemple de réalisation de l'équipement de synchronisation dé trames prévu selon l'invention. L'horloge 3 engendre des impulsions de cadence à la fréquence de bit du signal d'information d'entrée digital (binaire) de la source 4, et elles sont appliquées à la porte d'Inhibition 5 et, de là, aux compteurs binaires et au circuit logique de 25 décodage S pour engendrer divers signaux de chronométrage nécessaires au fonctionnement de l'équipement le synchronisation de trames, de nome que les signaux de chronométrage indispensables à d'autres fonctions, par exemple le dérnultiplexage du signal multiplexé reçu de la source 4. Pour les besoins de l'exposé, on suppose que la fréquence de trame du signal information est de 8 kilocycles, que 30 le code de synchronisation réparti à un bit, tel qu'il est reçu, présente dans les trames adjacentas la forme 1,0 et que le signal de référence de synchronisation local REF est une onde carrée de 4 kilocycles. Les autres signaux de chronométrage indispensables aux fonctionnement de 1'équipement de synchronisation de trames sont engendrés par le circuit S, c'est-à-dire, le signal de c'nronomé-35 trage de bit de synchronisation ST ayant une largeur constante d'une période d'impulsion de cadence, le signal de période d'arrêt HT dont la largeur variable est égale à la largeur de l'impulsion d'arrêt augmentée de la largeur d'une péri aie d'impulsion de cadence, et le signal de chronométrage d'enregistreur à décalage SH ayant une largeur variable égale à la largeur de N périodes d'impulsions de 40 cadence augmentée de la largeur de l'impulsion d'arrêt. la relation de temps de 69 41912 2027574 ces impulsions par rapport au comptage des compteurs du circuit 6 et les relations de largeur ci-dessus sont représentées aux figures 4 à 8. Le signal de temps d'arrêt HT est utilisé pour empêcher l'équipement de synchronisation de trame de se caler dans une condition stationnaire et non syn-chronisée lors de la mise sous tension, du fait que les éléments 8, 11 et pourraient autrement assumer une combinaison d'états qui stopperait les compteurs du circuit 6. L'absence de signaux de chronométrage empêcherait aux basculeurs 8 et de l'enregistreur à décalage 18 de quitter la combinaison d'états ci-dessus. En utilisant le signal de temps d'arrêt HT, les compteurs du circuit 6 ont la pos-10 sibilité de se stopper uniquement quand les signaux de chronométrage sont disponibles pour les basculeurs 8 et B^ de l'enregistreur à décalage 18. Le signal.d'information de la source 4 et le sigrial de référence de synchronisation local KEF du circuit 6 sont appliqués à la porte OU Exclusive 7 qui compare les conditions binaires des bits successifs du signal d'information et du l^ signal REF. La porte électronique 7 engendre alors un signal de sortie résultant qui indique la correspondance et la divergence entre les conditions binaires des deux signaux d'entrée qui y sont appliqués. . Le signal MMF est le signal résultant à la sortie de la porte électronique 7. Le signal MMF est appliqué directement au basculeur 3 qui est déclenché par le signal MT engendré à la sortie de la por-20 te électronique ET 7 dont les entrées sont reliées à l'horloge 3 et à la sortie de signal ST du circuit 6. Le signal envoyé par la porte électronique 7 au basculeur 8 est échantillonné par ce dernier sur le front avant du signal MF et l'état du basculeur 8 est modifié sur le front arrière du signal MT pour le type de basculeur supposé pour les besoins de l'illustration. Ainsi, si le signal MMF 25 est un "l" binaire représentatif d'une divergence, le signal de sortie du basculeur 8 est un "l" qui coïncide dans le temps avec le front arrière du signal MT. Le signal de sortie de la porte électronique 7 est également couplé à un circuit NON ou inverseur 10. Ainsi, quand le signal MMF est "0", le signal de sortie du circuit NON 10 est un "l" qui est échantillonné sur le front avant du signal MT 30 et, à son front arrière, provoque la modification de l'état du basculeur 8, pro-■ duisant ainsi à la sortie "l" du basculeur 8 une condition binaire "0". Le signal de sortie du basculeur 8 est envoyé au circuit de décision 11 qui détermine si les échantillons qui y sont présentés indiquent une condition de synchronisation. Le circuit de décision 9 est un circuit intégrateur qui peut 35 revêtir un grand nombre de formes, par exemple ion circuit de filtrage intégrateur, un circuit intégrateur du type Miller, ou un compteur réversible. Le signal de sortie du circuit 7 est également envoyé à' une porte OU 12 et, de là, directement à l'entrée "l" du premier basculeur B.^ de l'enregistreur à décalage 18 à (N + l) étages et à travers une porte NON 15 à l'entrée "0" du 40 même basculeur. Les impulsions de déclenchement SHC du basculeur B^ et des autres 41912 2027574 étages de l'enregistreur 18 sont engendrées par la porte ET 13 dont une entrée est reliée à la sortie de l'horloge 3 et dont l'autre entrée est reliée à la sortie de la porte électronique OU 14 dont les deux entrées sont reliées aux sorties ST et SH du circuit 6. 5 La sortie du basculeur B„ est reliée à la porte ET 16 dont la sortie est reliée à l'étage suivant de l'enregistreur à décalage 18 directement et par l'intermédiaire du circuit NON 17 comme représenté. Dans le reste de l'enregistreur 18, les sorties "l" et "o" d'un étage sont reliées aux entrées "l" et "0" respectivement de l'étage suivant. La sortie de l'enregistreur 18 est reliée à la 10 porte ET 19 dont l'autre entrée est constituée par le circuit NON 20 qui est relié à la sortie ST du circuit 6. Ainsi,, la porte ET 19 est activée seulement quand le signal ST est dans la position binaire "0" et elle est mise au repos quand il est dans la position "l". Ceci permet aux informations concernant l'ensemble des (M + l) échantillons précédents, sauf le premier du signal MMF, d1 être 15 décalés à travers la porte ET 19 et à l'autre entrée de la porte OU 12 pour produire une fonction OU cumulative du signal MMF de chaque phase de trame qui., à son tour, est enregistrée dans l'enregistreur 18. Le décalage des informations de l'étage B^. à l'étage BQ pour revenir à l'étage B^ est déclenché par le signal SHC, qui comprend N + 1 + H impulsions de cadence consécutives par trame, H étant 20 le nombre des impulsions de cadence inhibées par le signal Arrêt. Cependant, les informations sont modifiées durant ce parcours circulaire par les portes 19, 12 et 16, comme décrit précédemment. La porte ET 16 est reliée à la sortie du circuit NON 21 dont l'entrée est reliée à la sortie de la porte ET 22. Ainsi, en l'absence d'un signal Arrêt, à 25 la sortie de la porte ET 22, la porte ET 16 permet le décalage des informations de l'étage à l'étage B,^ ^ de l'enregistreur à décalage 18 et le comptage normal se produit dans les compteurs du circuit 6. Dans ce cas, le signal SHC comporte (N +1) impulsions de cadence par trame se produisant durant les comptages 0 à N des compteurs 6. Du fait que ceci correspond au nombre des étages de 30 l'enregistreur à décalage 18, chaque bit d'information dans l'enregistreur à décalage 18 est décalé exactement d'un parcours circulaire et revient à sa position originale pour chaque période de trame. Le bit d'information provenant de l'étage Bg et y revenant, passe par la porte OU 12 avec le signal MMF quand les compteurs 6 sont au comptage S, S étant un nombre entier de 1 à N, Le bit pro-35 venant de B0, cependant, est inhibé par la porte ET 19 du fait que le signal ST • est dans la condition "1" quand,les compteurs S sont au comptage 0 (Voir figure 4). Après un certain nombre de trames, chaque étage Ba enregistre une condition OU accumulée de divergences échantillonnées au comptage S de chaque période de trame de divergences échantillonnées au comptage Sdechaque période de trame. 40 Quand un signal, "ARRET" se produit à la sortie de la porte ET 22, la porte 69 41912 2027574 8 ET 16 est désactivée et l'information de l'étage ELT est remplacée par une condition zéro décalée dans l'étage EU ^.-le sorte que lorsque la condition zéro est ultérieurement extraite de l'étage B^, elle peut être .combinée à la nouvelle information à la porte OU 12. De morne., dans ce cas les impulsions do cadence sup-5 plémentaires H par trame de signal SHC provoquent dans l'enregistreur à décalage 18 le décalage des informations de H positions de plus qu'un parcours circulaire complet. Le chronométrage est tel que les bits provenant des H étages d'extrême droite de 1 ' enregistteur à. décalage 18 sont bloqués - (sauf .pour le premier bit) avec les bits consécutifs H du signal MMF à la porte OU 12. .Les bits H résultants 10 sont remplacés par des zéros à "la porte ET 16 ; ces H'zéros, sont bloqués à la" porte OU 12 avec H bits du signal MMF à H phases, qui n.'ont pas été précédemment échantillonnées(positions de bit à l'intérieur de la période de trame de l'information d'arrivée). Quand le décalage prend fin,les H bits résultants se trouvent dans les H étages d'extrême gauche de l'enregistreur à décalage 18. 15 La porte ET 22 reçoit trois signaux d'entrée, le signal-SL du-circuit-de décision 11, le signal de sortie du basculeur ET et le signal HT -.lu circuit 6. Le signal de sortie du circuit de décision 11, est dans une condition "l" quand la tension y est inférieure à la tension de niveau de décision, et il est dans une condition "0" quand la tension y excède le niveau de décision. Il convient 20 également de noter1 que lorsque la fonction OU de la porte OU 12 indique une divergence ( "l" binaire), on obtient un "l" à la sortie du basculeur B... Ainsi, quand n'importe lequel des signaux d'entrée h la porte ET 22 est dans la conditior binaire "o" aucun signal ARRET ou inhibition n'est engendré et les compteurs du circuit 6 comptent normalement sans interruption. Cependant quand toutes les 25 entrées à ET 22 sont dans une condition binaire "l", il est engendré un signal de sortie qui est une impulsion Arrêt, couplée à la porte 5 qui inhibe les impulsions de cadence de l'horloge 3 st stoppe l'action le comptage des compteurs dans le circuit .6, et un décalage résultant dans la phase ou le chronométrage des signaux de chronométrage engendrés par le.circuit 5. L'importance du déphasage 30 est fonction du nombre ries impulsions de cadence qui sont inhibées ainsi qu'il sera exposé ultérieurement. La figure 3 représente, pour un type -le.basculeur susceptible d'être utilisé dans- cet équipement, .la -relation entre lè signal INFORMATION DIGITALE, le signal de- référence de synchronisation lo£al REF, le signal MMF du circuit (ou la fonc-35 tion OU de la porte OU 12),., les impulsions de cadence appliquées directement au basculeur 8 -ou au -basculeur Quelle que soit leur, relation par rapport aux signaux de .chronométrage SP--et. SH)..et-le-signal de .sortie-résultant de ces bas-..culeurs quand .ils, sont déclenchés. On observera.-à .l'examen.des diagrammes de chronométrage que le-signal MMF est présent à la-sortie de ces basculeurs, avan---.'40 . cé.d'un bit dans 'le. temps . p-;-. 2r - ' * - - T- COPV 41912 2027574 9 . " La description ci-après concerne le fonctionnement du circuit de la figure 2 pour cinq situations typiques différentes. On suppose pour les besoins de l'exposé que M est égal à 8. Les lettres identifiant chaque signal sont placées au point approprié du circuit de la figure 2. : La figure h représente le diagramme de chronométrage pour la-première situation dans laquelle la tension du circuit de décision excède la tension de niveau de décision, engendrant ainsi le signal SL avec une condition binaire "0". Dans cette condition, que3. que soit'l'état du basculeur B^, la porte ET 22 est inactivée et aucun signal ARRET" n'est engendré et, de ce fait, aucune inhibition des impulsions de cadence de l'horloge Ainsi, les compteurs du circuit 6 comptent normalement. La figure 5 représente vin diagramme de chronométrage pour la deuxième situation dans laquelle la tension du circuit de décision 11 est inférieure à la tension du niveau de décision d'où il résulte que le signal.SL est égale à un "l" binaire, et le premier échantillon indique une correspondance. Dans cette situation, un signal de sortie "0" est obtenu au basculeur en raison de la correspondance durant le signal de temps d'arrêt HT, ce qui a pour effet d'inactiver la porte ET 22 et, par conséquent, l'absence d'impulsions ARRET de celle-ci, permettant ainsi aux compteurs du circuit 5 de poursuivre leur comptage normal, La figure 6 représente le diagramme de chronométrage pour une troisième situation dans laquelle la tension du circuit de décision est inférieure à la tension du niveau de décision, entraînant une égalité entre le signal SL .et "l"j le premier échantillon est une divergence et le second échantillon une correspondance. Dans cette situation le signal SHC comporte une impulsion de déclenchement supplémentaire qui est due au fait que les signaux HT et SH du circuit 6 sont prolongés en durée par suite de l'arrêtdu comptage des compteurs du circuit 6. Autrement dit, les compteurs demeurent dans la condition qu'ils occupaient; préalablement à.l'arrêt et, ainsi, les signaux HT et SH. sont prolongés d'une durée égale à une période de bit. Dans cette situation, tous les signaux d'entrée à la porte ET 22, à l'instant de l'impulsion HT; sont dans me condition "l", considérant que la sortie du basculeur est avancée d'une période de bit. Ainsi, la porte ET 22 est activée pour une période de temps égale à une période de bit provoquant une impulsion ARRET -dont la largeur est égale à une largeur d'un bit de cadence. L'émission de 1 'impulsion VVrret est stoppée* du fait que .la coïncidence du second échantillon-et le décalage d'une période de bit dans le basculeur Bt entrainent une sortie "0" à la porte ET 22. Cette impulsion ARRET bloque une i* * impulsion de cadence appliquée depuis l'horloge 3 aux compteurs-du circuit 6. Ceci modifie la phase ou le chronométrage des signaux de chronométrage à la sortie du circuit 6; * ' " •- - - •• . La figure 7 illustre un diagramme de chronométrage pour -une quatrième situa- 69 41912 2027574 10 tion dans laquelle la tension du circuit de décision est inférieure au niveau de décision d'où il résulte que le signal SL est dans une condition binaire "l", le premier et le second échantillons sont des divergences et le troisième échantillon est une correspondance. Dans ce cas également, par suite de l'arrêt du comptage 5 des compteurs du circuit 6, les signaux HT et SH sont dépassés en durée de périodes de deux bits, permettant ainsi deux impulsions de déclenchement supplémentaires dans le signal SHC. Ainsi, par suite du décalage d'une période de bit à la sortie du basculeur par rapport au signal MMF, toutes les entrées à la porte ET 22 sont dans la condition binaire "l" provoquant une impulsion ARRET dont la largeur 10 est égale à deux périodes de bit ou d'horloge, ce qui inhibe deux impulsions de cadence de la source 3 préalablement à l'application aux compteurs binaires du circuit 6. La production de l'impulsion ARRET est stoppée du fait que la correspondance au troisième échantillon et le décalage d'une période de un bit au basculeur entraînent la présence d'un signal "0" à la porte ET 22. 15 - La figure 8 représente le diagramme de chronométrage d'une cinquième situa tion dans laquelle la tension du circuit de décision est inférieure à la tension de niveau de décision,le signal SL étant de ce fait dans la condition binaire "l" ; le premier, le second et le troisième échantillons sont des divergences et le quatrième échantillon est une correspondance. Dans ce cas également, par suite de 20 l'impulsion ARRET, la durée des signaux HT et SH est prolongée de trois périodes de bit, permettant ainsi trois impulsions de déclenchement supplémentaires dans le signal SHC. Ainsi, par suite du décalage d'une période de bit à la sortie du basculeur E^, par rapport au signal MMF, tous les signaux appliqués à la porte ET 22 sont dans une condition "l". Il en résulte me impulsion ARRET dont la lar-25 geur est de trois périodes de bit ou 4'horloge à la sortie de la porte 22 qui, par suite de l'action de la porte d'inhibition 5* empêche à trois impulsions de cadence d'être appliquées aux compteurs du circuit 6. La production de l'impulsion ARRET est stoppée du fait que la correspondance au quatrième échantillon et le décalage d'une période de bit dans le basculeur entrainent un "o" à la porte 30 ET 22. La figure 9 est un tableau représentant le processus cumulatif dans la porte OU 12 quand la porte ET 19 est activée par l'absence du signal de chronométrage ST. Dans ce tableau on suppose que M est égal à 3, et qu'il n'y a pas d'impulsion ARRET. La valeur du signal MMF quand le signal ST est égal à "1" est appelée bit 35 "0" et les valeurs de MMF dans les trois périodes de bit suivantes sont appelées bits 1 , 2 et 3. Du fait que la porte ET 19 est inhibée durant la présence du signal ST, le premier bit appliqué au basculeur Rj et, de ce fait, à l'enregistreur à décalage 18, est dans la condition du signal MMF à la sortie de la porte 7 sans être mis ^ en position OU avec la sortie de cet enregistreur à décalage 18. Ceci apparaît 41912 2027574 ii dans la dernière colonne du tableau de la figure 8. Le premier bit (bit 0) de la porte OU 12 apparaît dans le dernier étage Bq de l'enregistreur 18 et le quatrième bit (bit 3) de la porte OU 12 apparaît dans le premier étage B,T de l'enregistreur i'J 18. Les autres colonnes illustrent l'effet cumulatif de la porte OU 12 quand l'information est extraite de l'enregistreur à décalage 18 sous le contrôle des impulsions de déclenchement SHC par l'intermédiaire de la porte OU 12. Si l'on se réfère aux figures 10A à 10C, on observera une autre illustration de l'action d'accumulation de l'enregistreur à décalage 18 qui constitue la clé de l'accélération obtenue dans l'équipement de la présente invention. L'enregistreur à décalage 18 qui échantillonne les divergences accumule et enregistre les informations sur les huit phases de trame où N = 8, suivant la phase de trame supposée correcte de même que l'échantillonnage du signal MMF de la porte 7 par le signal SHC dans l'étage B^ de l'enregistreur 1& de la phase de "trame correcte" supposée. L'information enregistrée pour chaque phase est une fonction OU engendrée par la porte OU 12 de tous les échantillons de divergences qui indique si une divergence au moins a été échantillonnée . Une divergence est enregistrée sous la forme d'un "l" et une correspondance est enregistrée sous la forme d'un "0". Par exemple, la fonction de divergence pour la phase supposée correcte et les N = 8 phases suivantes, pourrait être telle que la montre la figure 10A, désignées comme étant la trame précédente. Du fait que le premier "0" indique une correspondance, il n'y a pas d'arrêt. Les "uns" et les "zéros" de cet exemple sont enregistrés et une période de trame plus tard, sont bloqués dans la porte OU 12 avec le signal MME de la porte 7 des échantillons dans l'étage B.. de l'enregistreur 18 aux phases correspondantes qui, pour cette trame suivante, pourraient par exemple être semblables à la représentation de la figure 10A appelée trame actuelle. La fonction OU est engendrée par la porte OU 12 ainsi que 1'indique la figure 10A. A mesure que la fonction OU est engendrée, elle est également utilisée, par l'intermédiaire de l'étage B^, de l'enregistreur 18 et de ET 22 pour commander la porte d'arrêt ou d'inhibition 5. A condition que les autres signaux ST, SHC, HT, etc. soient dans la condition "l" les premiers "l" provoquer l'arrêt des compteurs du circuit 6 durant deux périodes de bits ou d'horloge, comme indiqué à la figure 10B, modifiant ainsi de deux périodes de bit la phase des compteurs du circuit 6 Ceci entraine aussi la remise à zéro de deux bits circulant dans l'enregistreur 18 et le décalage dans l'enregistreur 18 de deux échantillons supplémentaires. Si l'on suppose par exemple que ces deux échantillons sont 01, le diagramme de la figure 10A peut être transformé pour devenir le diagramme de la figure 10B. La phase supposée correcte passe maintenant de la première à la deuxième colonne ( de gauche à droite) du fait que l'impulsion ARRET ayant une largeur de deux périodes de bit signifie que les phases représentées par les deux premières colonnes ont été rejetées. Une trame plus tard, la fonction OU de la porte OU 12 est engendrée comme il est indiqué aux trois lignes inférieures de la figure 10C. Dans cet exemple, un arrêt se produit durant cinq périodes de bit, cinq bits sont remis en position et cinq échantillons supplémentaires sont enregistrés. Il convient -le noter également que le premier arrêt est provoqué par un échantillon de divergence de la trame actuelle, mais le second arrêt est provoqué par une divergence enregistrée (ou "remémorée") par l'enregistreur 18, deux trames plus tôt. L'échantillonnage supplémentaire -le la sortie de l'enregistreur 18 amène la recherche de la phase de trame correcte à poursuivre environ six .fois plus vite que dans la technique antérieure pour le cas où N = 8. 41912 .2027574 12 Il a été déterminé que par suite de l'insertion de l'enregistreur 18, la durée nécessaire pour ramener l'équipement en synchronisation après la perte de celle-ci est réduite à une valeur égale à l/£ \/N+l) (cette relation étant empirique), la durée normalement requisepar l'équipement de synchronisation de trame de la technique antérieure fonctionnant suivant un oode de synchronisation réparti au moins lorsque N est faible par rapport au nombre des bits de donnée par cadre. De plus, il convient de remarquer que cet arrangement" de circuit, en utilisant l'enregistreur à décalage, entraîne également une réduction supplémentaire égale à 1/ \j N+l. La figure 11 représente un moyen de comparaison digital qui peut être substitué à la porte EXCLUSIVE OU 7 de la figure 2 entre les lignes A-A et B-B pour permettre d'utiliser cet équipement de synchronisation de l'invention avec vin code de synchronisation du type global. Ainsi qu'on l'a supposé ci-dessus pour les besoins de l'exposé, le diagramme de code de synchronisation global est 101101. Les bits successifs du signal d'information sont décalés dans un enregistreur à décalage à six étages 24, chaque étage comprenant par exemple un basculeur. La sortie appropriée "l" ou "o" de chaque basculeur de l'enregistreur 24 est reliée à une porte ET 25, comme indiqué, pour identifier le diagramme de code global supposé, La porte "ET 25" reçoit également le signal KEF du circuit type qui, dans cette réalisation, pour l'exemple considéré, serait une onde carrée de 8 kilo-cycles de phase voulue pour présenter une condition "l" quand le code de synchronisation est présent .Quand uii'l" apparaît à toutes les entrées de la porte ET 25, une correspondance est présente et un "l" apparaît à la sortie de la porte ET 25. Quand un "0" apparaît sur l'une quelconque des entrées à la porte ED 25, une divergence est présente et un "o" apparaît à la sortie de la porte ET 25. Cependant, ces sorties de la porte ET 25 sont contraires aux besoins de la fonction MMF de la porto J, où une correspondance est représentée par un "0" et une divergence est représentée par "l". Pour éliminer cette inversion, le signal de sortie de la porte ET 25 est relié au circuit NON 26 pour engendrer un signal MMF à la sortie des moyens de comparaison digitale de la figure 11 ayant une représentation identique au signal de sortie MF de la porte 7 de la figure 2. Par conséquent, le reste du circuit de la figure 2 fonctionne comme indiqué précédemment. L'utilisation de l'équipement de la figure 2 avec les moyens de comparaison digitale de la figure 11 pour un code de synchronisation global entraine une réduction du temps de recherche par rapport au temps de recherche de la technique antérieure, mais il ne semble pas que cette réduction soit aussi importante que celle obtenue avec l'équipement de la figure 4 pour un code de synclironisation réparti. La figure 12 représente des moyens de comparaison digitale qui peuvent être substitués à la porte EXCLUSIVE OU 7 de la figure 4 entre les lignes A-A et B-B 69 41912 2027574 13 pour permettre l'utilisation de l'équipement de synchronisation de la présente invention avec le code de synchronisation global et réparti combiné. Comme on l'a suppose précédemment pour les besoins de l'exposé, ce diagramme de code de synchronisation combiné est 101101, dans une trame d'une multi-trame à deux trames 5 et 010010, dans l'autre trame d'une multi-trame a deux trames. Les bits successifs du signal d'information sont décalés dans un enregistreur à ".décalage à six étages 27, chaque étage comprenant par exemple un basculeur. La sortie appropriée "l" ou "0" do chaque basculaur de l'enregistreur 27 est reliée à une porte ET 28 comme illustré, pour identifier lo diagramme de code supposé 101101 et la sortie 10 appropriée "l" ou "0" de chaque basculeur de 1'enregistreur 27 est envoyée à la porte ET 29, comme illustré , pour identifier le diagramme de code supposé 010010, Un signal de sortie "l" de la porte ET 28 indique que le code 101101 a été identifié tandis qu'un signal de sortie "l" de la porte EC 29 indique que le code 010010 a été identifié. Un signal d'entrée de la porte ET 50 est relié à la sor-15 tie de la porte ET 28 et l'autre entrée de la porte H? 50 reçoit le signal REF1 directement du circuit 6 qui dans cette réalisation, pour l'exemple considéré, serait une onde carrée de quatre kilocycles de la phase voulue pour présenter une condition "l" à l'instant où le, code de synchronisation 101101 doit être présent dans là trame de la multi-trame à deux trames. Une entrée de la porte ET 31 est 20 reliée à la sortie de la porte ET 29 et l'autre entrée de la porte ET 51 reçoit le signal REF du circuit 6 par l'intermédiaire du circuit NON 52 pour engendrer le signal REF1 avec une condition "l" à l'instant où le code de synchronisation 010010 est présent dans l'autre trame de la itiulti-trame à deux trames. 'Les sorties des portes ET 50 et 51 sont reliées à la porte OU 55. Quand le signal REF 25 est "o", la sortie du circuit NON 32 est "l", ce qui permet à la condition de la porte ET 29 d'apparaître à la sortie de la porte ET 31* et la sortie de la porte ET 50 est "o", ce qui permet à la condition de la porte ET 51 d'apparaître à la sortie de la porte OU 55 qui est la condition de la porte EE 29. Cependant, quand le signal EEF est "l11, la condition de la porte ET 28 apparaît à la sortie 50 de la porte ET 50 et la sortie du circuit NON 52 est "o", d'où il résulte que la sortie de la porte EE 51 est "o", ce qui permet & la condition de la porte ET 30 d'apparaître à la sertie de la porte OU 35/ ce qui est la condition de la porte ET 28. Ainsi, la condition du signal REF1 choisit si la condition de la porte ET 29 (ou encore de la porte EE 28) apparaitra ou non à la sortie de la prote OU 35-55 ^ fait, que les sorties des portes EE 28 et 29 indiquent une correspondance (si "l") ou une divergence (si "o") de l'information d'entrée et des codes associés la sortie de la porte OU 55 indique de la même manière une correspondance ou une divergence des informations d'entrée avec le code choisi par la condition du signal REP. Il convient de noter que le signal de sortie de la porte OU 55 est 40 opposé aux besoins de la fonction MMF de la porte 7 où une correspondance est 41912 2027574 l4 représenté par un "0!l et une divergence par un "l". Pour éliminer cette inversion le signal de sortie de la porto OU 33 est couplé au circuit NON 34 pour fournir un signal MMP à la sortie des moyens de comparaison digitale de la figure 12 ayant les mêmes représentations que le signal de sortie MMF de la porte 7 de la figure 2 Par conséquent, le reste du circuit de la figure 2 fonctionne ainsi qu'il a été décrit précédemment. -, L'utilisation de l'équipement de la figure 2 avec les moyens de comparaison digitale de la figure 12, pour un code de synchronisation global et réparti combiné; entraine une réduction du temps de recherche par rapport au temps de recher che des équipements de la technique antérieure qui semble être de la même importance, au moins dans certains cas, que celle obtenue par l'équipement de la figure 2 pour un code de synchronisation réparti. Bien que les principes de la présente invention aient été décrits ci-dessus en relation avec des exemples particuliers de réalisations, on comprendra clairement que ladite description est faite seulement à titre d'exemple et ne limite pas la portée de l'invention. 69 41912 2027574 .15 fl E V S N D -î CATIONS 1. Système de synchronisation de trames, caractérisé en ce qu'il comporte : - une source délivrant le signal d'information binaire ayant ua taux de bit donné et contenant une composante de synchronisation, "5 ~ des premiers moyens pour engendrer une pluralité de signaux de chronométrage, - des seconds moyens couplés à la source et aux premiers moyens pour examiner les bits successifs du signal d'information pour identifier la composante de synchronisation et engendrer un signal de sortie 10 résultant à chaque examen, - des troisièmes moyens couplés aux seconds et premiers moyens, sensibles à la condition présente du signal de sortie résultant et à 1'une des N fonctions cumulatives dos conditions précédentes du signal de sortie résultant, N éteint m nombre entier égal au moins à un, pour 15 engendrer un signal de commande destiné au réglage du chronométrage des signaux de chronométrage > le signal de sortie résultant indiquant une condition d'absence de synchronisation jusqu'à ce que cette synchronisation soit réalisée. 2. Système selon la revendication 1, caractérisé en ce que : 20 - les premiers moyens engendrent, de plus, un signal de référence de synchronisation binaire local, - les seconds moyens comprennent det, moyens de comparaison digitale reliés à la source et aux premiers moyens pour comparer la position binaire des bits successifs du signal d'information et les conditions 25 binaires du signal de référence et pour engendrer le signal résultant 3. Système selon la revendication 2, caractérisé en ce que les moyens de comparaison digitale comprennent une porte OU EXCLUSIVE. 4. Système selon la revendication 2, cai-actérirïé en ce que les premiers moyens comprennent : 30 - une source de signaux de chronométrage ayant la fréquence donnée, - des moyens de comptage binaire, - des moyens de décodage couplés aux moyens de comptage pour engendrer les signaux de chronométrage et le signal de référence, et - des moyens d'inhibition reliés à la source de signaux de chronomé- 35 trage, aux moyens de comptage et aux troisièmes moyens sensibles au signal de commande pour réaliser le réglage de chronométrage. 69 41912 2027574 16 5. Système selon la revendication 2, caractérisé en ce que les troisièmes moyens comprennent : - des quatrièmes moyens ayant un niveau de décision relié aux seconds moyens pour engendrc-r un signal de sortie binaire "l" quand la ten- 5 sion présente, résultant du signal de sortie résultant, est infé rieure au niveau de décision et un signal de sortie binaire "0" quand la tension qui y est présente,'provenant du signal de sortie résultant, est supérieure au niveau de décision. 6. Système selon la revendication 1, caractérisé en ce que les troisièmes 10 moyens comprennent de plus*: - un enregistreur à décalage à (N+l) étages pour enregistrer les N fonctions cumulatives des échantillons précédents. 7. Système selon la revendication 6, caractérisé en ce que les troisièmes moyens comprennent de plus : 15 - une porte OU à deux entrées, une entrée étant reliée aux seconds - moyens et 1'autre entrée étant reliée à la sortie de 1'enregistreur à décalage, - des cinquièmes-moyens reliés aux quatrièmes moyens et à la sortie du premier étage de l'enregistreur à décalage pour engendrer le signal 20 de commande quand les quatrièmes moyens engendrent un signal de sortie binaire "l" et quand, simultanément, le signal de sortie du premier étage est un "l" binaire. S. Système selon la revendication 7, caractérisé en ce que les cinquièmes moyens comprennent une ports ET. 25 9- Système selon la revendication 8, c-ractérisé en ce qu'il comprend, de plus, des moyens bistables couplés entre les seconds moyens et les quatrièmes moyens• 10. System^ selon la revendication 2, caractérisé en ce que lesdits premiers moyens comprennent : 30 - une source de signal de chronométrage présentant ladite fréquence donnée, - des moyens compteurs binaires, - des moyens de décodage couplés aux moyens compteurs pour engendrer 1^3 signaux de chronométrage et la référence, 35 - des moyens d'inhibition couplés entre la source de signaux de- chronométrage et les moyens de comptage ; les moyens digitaux de comparaison comprennent : - une porte OU EXCLUSIVE ; 69 41912 2027574 les troisièmes moyens comprennent : - des quatrièmes moyens ayant un niveau de décision couplé à la porte OU EXCLUSIVE pour engendrer un signal de sortie binaire "l" quand la tension qui y est présente provenant du signal de sortie résultant, 5 est inférieure au niveau de décision et un signal de sortie binaire "O* quand la tension qui y est présente provenant du signal de sortie résultant est supérieure au niveau de décision, - un enregistreur à décalage à (N+l) étages pour enregistrer les N fonctions cumulatives précédentes, 10 - -une porte OU ayant deux entrées, une entrée étant reliée à la porte OU EXCLUSIVE et l'autre entrée étant reliée à la sortie de l'enregistreur à décalage, - une porte ET reliée aux quatrièmes moyens et à la sortie du premier étage de 11 enregistreur à décalage pour engendrer le signal de 15 commande pour être appliqué aux moyens d'inhibition pour réaliser le réglage de chronométrage, le signal de commande étant engendré quand les quatrièmes moyens engendrent un signal de sortie binaire "l" et quand, simultanément, le signal de sortie du premier étage est un "l" binaire.