Brevet FR2026571A1 — publié le 19700918

i 2026571 La présente invention se rapporte à un dispositif de commutation en diversité destiné à commuter entre elles plusieurs voies de transmission numériques, chacune d'elles acheminant les mêmes.signaux d'information numérique, comprenant « j 5 un circuit pour interconnecter une voie de transmission sélec-tionnée avec un circuit de sortie d'information. Dans les systèmes de transmission numérique terrestres et par satellites, le procédé en diversité peut être utilisé pour assurer une fiabilité élevée» 0h certain nombre de 10 voies de transmission différentes travaillent entre" deux points et lorsqu'une des voies se trouve défectueuse cm dégradée, une autre voie se trouve automatiquement mise en service afin de remplacer la voie défectueuse. Il est bien entendu que les longueurs des voies doivent être électriquement similaires, de 15 telle sorte que la commutation d'une voie à l'autre ^introduise aucune erreur* Lorsque les deux points sont fixes , comme par exemple dans les systèmes de transmission hyperfréquences terrestres ou par satellites stationnaires, toute différence 20 . dans la longueur des voies de transmission peut être compensée en insérant un dispositif de retard fixe approprié dans les voies les plus courtes afin d'égaliser les longueurs nominales de ces voies. La maintenance de 1!égalisation requiert cependant un réglage automatique continu. Des phénomènes naturels font 25 vari,er les longueurs des voies électriques des sections radio-électriques individuelles constituant la voie, et ces phénomènes provoquent donc la variation du retard absolu introduit par les diverses voies. Cette variation dans le temps est connue sous le nom de tremblotement ou instabilité. Une source principale 30 de cette instabilité est la variation de la longueur de la voie résultant du mouvement de l'antenne sous l'effet du vent,mouvement provoqué noncalsnent par lë balancement de la tour ou du pilone sur lequel est montée, l'antenne. Une source secondaire est la variation de la vitesse de propagation provoquée par la variation de l'in-35 dice de réfraction de l'atmosphère par suite des variations de température et d'humidité. Une limitation spécifique de la transmission résulte de l'évanouissement ou fading du à l'att*énua~ tion par la pluie. Cet effet est particulièrement sévère pour la transmission par courants porteurs à une fréquence égale ou supérieure 40 à 18 GHz environ et le procédé en diversité peut être utilisé 69 43972 2 2026571 paiar assurer une transmission fiable» Pour la transmission de données â faible vitesse, le tremblotement peut être peu conséquent et une simple ligne à retard peut suffire pour le compenser , mais la correction de la 5 transmission de données à vitesse élevée dépasse les possibilités des lignes à retard disponibles» Les trains de bits ayast une vitesse élevée de l'ordre de quelques centaines de mégabits par seconde peuvent subir des tremblotements qui dépassent la longueur de Ta durée d'un bit» La commutation en diversité entre une voie non 10 synchronisée et une autre voie pendant que se produit un tel tremblotement , pourrait donner lieu à une erreur intolérable résultant d'une perte ou d'une addition d'une ou de plusieurs impulsions » La présente invention à pour but de résoudre 15 les problèmes évoqués ci-dessus » La présente invention procure un dispositif de commutation en diversité comprenant un circuit pour interconnecter une voie de transmission sélectionnée avec un circuit de sortie d'information , caractérisé par des circuits d'emmagasinage de 20 bits individuels à chaque voie de transmission afin d'emmagasiner les signaux provenant de chacune des voies de transmission, un dispositif temporel pour dériver des signaux temporels de chaque voie, un circuit de commande répondant aux signaux temporels • provenant de la voie sélectionnée afin de régler l'extraction q'in= 25 formation de _ tous les circuits d'emmagasinage, un circuit de détection de synchronisation comprenant un dispositif comparateur pour comparer les signaux information extraits des circuits d'emmagasinage, et un dispositif répondant aux différences entre les signaux d'information extraits des circuits d'emmagasinage 30 des différentes voies afin d'engendrer des signaux d'erreur destinés à modifier l'endroit relatif dont les signaux d'information sont extraits des circuits d'emmagasinage respectifs des voies non sélectionnées» Selon un aspect de l'invention, le circuit de 35 détection de synchronisation comprend en outre un circuit intégrateur pour retarder et intégrer le signal d'erreur afin, d'empêcher le fonctionnement erroné du à un bit isolé erronée Selon un autre aspect de l'invention, le circuit de détection de synchronisation comprend en outre un circuit, êcîran-40 tillonneur interconnecté avec le dispositif comparateur afin d'é« BAD ORIGINAL 69 43972 3 2026571 chantilloner le signal dTerreur une fois à chaque n " intervalle de bit de manière à eirpêcher le fonctionnement erroné par suite d'erreurs de transmission du type impulsionnel„ La commutation en diversité correcte entre deux 5 voies de transmission n'est réalisée que lorsque .la voie effectivement en service et la voie libre sont synchronisées dans le temps au moment de la commutation » Selon l'invention, deux signaux temporels indépendants sont synchronisés en utilisant le signal de la voie en service comme signal de référence et en ajus-10 tant le signal de la voie libre par rapport au signal de référence. Ge réglage naturel élimine les limitations imposées par des sources temporelles artificielles pour chaque train de bits, comme par exemple les horloges localesa Les deux trains de bits sont introduits dans des 15 mémoires élastiques individuelles s bit par bit, dans l'orcre dans lequel ils sont reçus. En condition normale, c 'est-a-cire en cas de synchronisation, les voies en service et libre sont en synchronisme, les sorties des deux mémoires élastiques concordent dans uncomparateur, et les deux mémoires sont lues avec 20 le même signal temporel dérivé de la voie en service- Une commutation sans erreur peut alors avoir lieu si la qualité de transmission de la voie en service commence à se détériorer,. Si, pour certaines raisonsf, les voies en service et libre deviennent non synchronisées;, le comparateur change d'é-25 tat et le signal de lecture de la mémoire élastique correspondant à la voie libre varie pour induire des intervalles périodicues d'un bit. Un intervalle d'un bit dans le signal de lecture de l'une seulement des deux mémoires fait varier d'un bit le temps c.'occupation relative des mémoirest Entre ces intervalles., le signal 30 temporel normal est présent et le comparateur compare les ceux signaux dans leurs nouveaux états» Lorsque les signaux de sortie atteignent un état de synchronisation» le comparateur ne fournit plus de signal de sortie et aucune variation n'a plus lieu Lorsque se produit la variation dans la voie libref le temps d'occu-35 pation de la mémoire élastique correspondante est accru d'un bit à la fois. Gela peut se poursuivre même.jusqu'au point où le temps d'occupation de la mémoire est égale à IoO^b Lors d'un stade d'augmentation ultérieur, le cyle d'occupation de la mémoire est reprit à C/0o Le temps d'occupation de la mémoire est 40 donc passé.effectivement par toutes les valeurs de la gamme. BAD ORIGINAL 69 43972 4 2026571 L'établissement et l'égalisation initiales du système assurent que danscette gamme, la cadence de lecture de la voie libre soit réglée sur la cadence de lecture de la voie en service, La période de la séquence de progression par bit est déterminée 5 par le "temps de réponse du comparateur c Plus la réponse du comparateur est rapide, plus le cycle de progression est rapide. Le train de bits de la voie libre suit donc le train de bits de la voie en service, le train de bits de la voie en service servant de référence temporelle pour le train de bits de la voie li-10 bre. Sans supprimer les variations dans l'une ou l'autre voie, la commutation d'une voie à l'autre assure un transfert de transmission sans perte ni addition de bit» Le commutateur est entièrement bistable de telle sorte que l'une ou l'autre vole peut être en service et peut donc être considérée comme une ré-15 férence pour l'autre « L'invention apparaîtra plus clairement à la lecture de la description détaillée qui va suivre, faite en regard des dessins joints dans lesquels : les figures 1 et 2 , combinées comm? le montre 20 la figure 3, sont un schéma illustrant le système selon l'in- » w XOix 9 la figure 4 est un tableau illustrant un exem- ple de fonctionnement du système selon l'invention; la figure 5 est un schéma d'une forme de réa- 25 lisation modifiée selon l'invention. Dans le système représenté sur les figures 1 et 2, lrinformation numérique provenant d'un émetteur unique 51 peut atteindre un circuit d'utilisation 50 par l'intermédiaire dë deux voies \ et B. Des trains de bits identiques sont appliqués 30 simultanément aux deux voies de transmission dont les longueurs sont égalisées d'une manière classique comme par exemple par l'insertion d'une ligne à retard fixe dans la voie la. plus courte. Des signaux identiques arriveraient auxi. détecteurs 12 et 12' s'il ne se produisait de phénomènes naturels tels que le vent 35 et les variations atmosphériques. Les détecteurs 12 et 12* ex-■•n traient les trains de bit.' porteurs d'informations du courant porteur et applique ce signal aux portes 14a à 14n et 14'a à 14'n respectivement. Pendant ce temps, les signaux provenant des détecteurs 12 et 12* sont échantillonnés et appliqués à un 40 dispositif de commande 11 qui les compare et actionne les com 69 43972 5 2026571 mutateurs multiplés 41 , 42 et 43 lorsque la voie en service cesse d'être adéquate et si la voie libre est meilleure<> L'ac-, tion du commutateur est chronométrée pour se produire au point situé à mi-chemin entre les impulsions successives du train 5 de bits de la voie en service- Le dispositif de commande 11 peut être constitué d'un dispositif classique sensible, par exemple, à un taux prédéterminé d'erreurs de bits» On supposera par exemple, que la voie A est en service et que la voie B est libre„ Aussi longtemps que le dis-10 positif de commande 11 ne détecte aucune insuffisance en ce qui concerne la réception de l'information acheminée sur la vo'ie A, aucune commutation n'a lieu. Le signal provenant du détecteur 12 est surveillé et un signal temporel est fourni par le circuit d'extraction 18. Le signal temporel est un train d'impulsions 15 indiquant les intervalles de temps successifs du train de bits de la voie en service et il est appliqué à un sélecteur de porte d'écriture 13 qui commande l'accès à la mémoire 10. Le sélecteur 13 transmet successivement chaque impulsion,surveillée à des portes ET successives 14a à 14n. Le signal de la bande trans-20 mise est appliqué aux portes 14a à 14n et l'on obtient un signal de sortie uniquement lorsque le sélecteur 13 actionne la porte. Des impulsions successives sont donc introduites dans les cellules d'emmagasinage 15a à 15xi à mesure qu'elles sont reçues. Le même signal surveillé qui a été appliqué au sélecteur 25 13, est également appliqué au sélecteur de porte de lecture 16 par l'intermédiaire du commutateur 41 et de la porte ET 32, laquelle transmet le signal directement puisque l'entrée complémentaire (indiquée par le point noir sur le dessin)-est ouverte au commutateur 42. La séquence de lecture doit de préférence être 30 établie en sorte que la moitié de la capacité de la mémoire 10 soit occupée durant, l'extraction^'information , Le sélecteur 16 actionne les portes 17a à 17n de manière similaire à .celle dont le sélecteur 13 actionne les portes 14a à l^n» Les impulsions introduites dans les cellules d'emmagasinage 15 sont donc lues 35 à la même vitesse, et elles ne sont retarrées que par le temps i de transmission des bits emmagasinés tel que déterminé par le facteur d'occupation de la mémoire 10 „ Pendant ce temps, le sélecteur 13'" et les portes 14fa à 14'n introduisent le train de bits provenant de la voie B 40 dans les cellules d'emmagasinage 15'a à 15'n ,de la mémoire 10' 69 43972 6 2026571 avec la même vitesse et dans le même ordre qu'il est détecté par le détecteur 12'. Toutefois, comme le commutateur 41 se trouve dans la position A, le sélecteur 16' n'est pas actionné par les impulsions acheminées sur la voie B, mais il est actionné 5 par les impulsions acheminées sur la voie A. Les deux trains de bits émanant des portes 17 et -17' sont identiques mais ils peuvent n'être pas en synchronisation. Si le décalage -l'est pas plus granc que ]e temps d'occupa = tion de3a mémoire 10, il se produit une correction» Bit par bit, le 10 comparateur 30 compare \i».s bits reçus sur les deux voies de te transmission et fournit an signal d'erreur lorsque les deux trains de bits sont hors de synchronisation. Le comparateur 30 peut être simplement une oorte ET 45 montée en série avec un circuit intégrateur ^6. 15 La porte ET 45 fournit un signal "1" binaire lorsqu'un "O" binaire est r_ésent à «on entrée complémentaire connectée \ la mémoire 10, et un "1" bina ire à son autre entrée connectée à la mémoire 10'. Cette condition peut se produire dans deux cas : primo, lorsque les trains de bits sont hors de 20 synchronisation l'un par rapport à l'autre ,secundo,lorsqu'une erreur de b4t est introduite dans la transmission sur l'une des deux voies. Si les deux trains de bits 3ont exempts d'erreurs et en synchronisme, un "0" binaire ou un "l" binaire est tour jours présent aux deux entrées de la porte ET 45 et en con3équen-25 ce celle-ci ne fournira pas de signal de sortie ( c'est-à-dire que le signal de sortie sera un "0" binaire). La sortie de la porte ET 4-5 est appliquée au circuit intégrateur ^6 qui requièrt un certain nombre de signaux "1" binaires successifs'de la porte ET 45 avant que sa 30 sortie augmente au delà du seuil de la porte ET 33• Cela empêche le fonctionnement erroné dû à une seule v-rreur de bit dans l'un des trains de bits. La porte ET 33 est conditionnée une fois durant chaque intervalle de bit par ±e signal temporel dérivé du train de bits acheminé sur la voie en service» Si la sortie 35 du circuit intégrateur 46 à un niveau qui dépasse le seuil de la porte ET 33 durant cet intervalle, un signal "1" binaire se x trouve appliqué au circuit diviseur 34« Celui-ci divise par n et assure une protection à l'égard du fonctionnement erroné du circuit par suite d'erreurs de transmission du type impulsion-40 nel introduits sur une des voies de transmission. Le circuit 69 43972 2026571 diviseur 34 échantillonne la sortie de la porte ET 33 une fois par n bits. Si la sortie de la porte ET 33 est un signal "1" bi -naire'à l'instant d'éc antillonnage^ le temps d'occupation de la mémoire libre 15' est modifié par suppression du signal temporel 5 pendant la durée d'une impulsion au moyen de l'entrée complé= mentaire de la porte ET 32' de telle sorte que le sélecteur 16e retarde l'action de l'une des portes 17' pendant un intervalle de temps» Un bit se trouve donc ajouté dans la mémoire libre 15' et la lecture du train de bits provenant de la voie libre est retar-10 dée d'un intervalle de tempsc Ce processus se répète jusqu'à ce que le comparateur 30 ait cessé de fournir un signal d'erreur c'est-à-dire jusqu'à ce que les deux trains de bits soient amenés en syncho-nisme» Le train de bits provenant de la voie libre suit à pré-15 sent le train de bits provenant de la voie en service puisque le temps d'occupation relative des mémoires 15 et 15' a été réglé en sorte de compenser toute différence existant entre la cadence des trains de bits reçus sur les deux voies de transmission A et B. Si le train de bits provenant de la voie libre 20 est en avance sur le train de bits provenant de la voie en ser» moire retarde la lecture et amène le train de bits provenant de la voie libre en synchronisation. Si le train de bits provenant de la voie libre est en retard sur le train de bits provenant 25 de la voie en service, le temps d'occupation de la mémoire 15' correspondant à la voie libre augmente graduellement jusqu'à ce que l'occupation maximum soit atteinte, puis le cycle reprend à partir du temps d'occupation le plus faible„ Ainsi, aussi longtemps que le retard ne dépasse pas une valeur correspondant à 30 l'occupation de la mémoire 15 correspondant à la voie en service^ le recyclage fait en sorte que le train de bits provenant de la voie libre se trouve en avance sur le train de bits provenant de la voie en service et la correction s'effectue comme décrit plus haut » 35 La mémoire insérée dans la voie B(c'est-à-dire la voie libre) joue le rôle d'un séparateur qui absorbe les impul*= sions entrantes \ mesure qu'elles sont reçues et les restitue en synchronisme avec les impulsions acheminées sur la voie en service de telle sorte que des impulsions identiques soient 40 extraites simultanément de la mémoire insérée dans la voie en service et de la mémoire insérée dans la voie libre = Gomme les I i 69 43972 ù 2026b/1 voies de transmission ont nominalement une longueur identique, le phénomène d'absorption xie doit être que temporaire, pendant qu'existent les conditions de perturbation de la transmission» Pour différentes conditions prêvuesi des capacités d'emmagasinage 5 différentes sont donc requises» La voie de transmission B peut évideiunent être la voie en service, auquel cas les commutateurs «*1. et 4.3 se trouvent dans leurs secondes positions par rapport à celles illustrées sur les dessinsf mais le circuit fonctionnerait d'une 30 manière identique „ Afin de mettre mieux en lumière les principes de l'invention, on se reportera au tableau de la figure 4 dans lequel la capacité d'emmagasinage est supposée être de 10 bits pour les deux mémoires 10 et 10' correspondant aux cellules d'emma-15 gasinage 15a à 15n et 15'a à 15'n respectivement » Cette capacité est choisie uniquement à titre d'exemple et la capacité réelle est déterminée par les conditions réelles dans lesquelles le système doit travailler» Bans le tablëau dë'la figure 4S les colonnes 2, 3 20 et 4 se rapportent à la voie de transmission en service a, tandis que les colonnes 5 » 6 et 7 se rapportent à la voie de transmission libre B» Les différentes colonnes du tableau donnent les indications suivantes : C : bit de signal 25 D : instant d'arrivée des bits par la voie A E : cellule de mémoire attribuée : instant de lecture (occupation 5 bits) G : instant d'arrivée des bits par la voie B H :-cellule de mémoire attribuée 33 J i instant de lecture (lorsqu'il y a synchroni sation) . Les bits de sienauxS, arrivent au détecteur 12 13 x par l'intermédiaire de la voie de .transmission A à l'instant - 4^, où est un temps périodique et est la variation 35 de sur la voie A» Les mêmes bits de signaux arrivent au détecteur 12' par l'intermédiaire de la voie de transmission B à l'instant Tj i A^, où est un temps périodique et A^. est la variation de S. sur la voie Bt j A l'instant (colonne 2), par exemple , le 40 bit est inscrit dans la mémoire 10 qui est en service à ce 69 43972 9 2026571 moment» est attribué d'une façon arbitraire àf la cellule G1 et les bits successifs sont attribués à des cellules de mémoire successives comme indiqué dans la colonne 3° Si la mémoire 10 est réglée pour être occupée pendant l'intervalle de 5 5 bits, la cellules Cl est lue 5 intervalles de temps après l'instant d'arrivée sur demande du signal temporel provenant de + r la voie en service à l'instant ~ cr^ comme indiqué dans la colçane t+ » Les bits successifs sont lus 5 intervalles après avoir été inscrits,comme on le voit dans les rangées correspon-10 dantes dans le tableau de la figure 4» La voie de transmission libre , que l'on a supposée être la voie B, fournit des bits S. identiques mais décalés d'un certain laps de temps petit mais arbitraire»T^ et T. ne diffèrent vraisemblablement pas de plus d'un bits mais pour les 15 besoins de la présente description, on a supposé une différence de deux intervalles de bits et est supposé arriver à l'ins= tant de telle sorte qu'il y ait un écart de 2 bits plus ou moins l'écart d'instabilité entre l'arrivée de ce bit par les deux voies de transmission» Comme la mémoire insérée dans la voie 20 en service a un temps d'occupation couvrant 5 bits3 la correction de la différence équivalent à l'intervalle de deux bits dans chaque sens, entre dans le.c possibilités du circuit» La colonne 6 indique que le signal S-^ se voit attribuer arbitrairement l'élément C4 dans la mémoire insérée dans 25 la voie de transmission libre , et si cette mémoire a une durée d'occupation équivalente à 3 bits, le signal temporel reçu de la voie en service coiunandera la lecture de l'élément C4 à l'instant , ce qui assure une synchronisation correcte .des deux voies de transmission» La synchronisation est ensuite 30 maintenue en maintenant la durée d'occupation de la mémoire de 3 bits et en lisant les éléments successifs de la mémoire insérée dans la voie libre sur demande d'indications successives du signal temporel provenant de la voie en service à l'instant Ti ± 35 Si^ par suite d'une commutation ou d'un éva~ nouissement de l'un des trains de bitsP la synchronisation se trouve perdue, le circuit exécute une opération de recherche et de verrouillage » Si la mémoire insérée dans la voie libr^ à une durée d'occupation de 2 bitss S-^ est lu à l'instant 40 S2 est lu à l'instant * 6rQ et ainsi de suite de telle sorte 43972 10 20265/1 que le train de bits reçu de la voie libre se trouve en avance sur le train de bits reçu de la voie en service» Lorsque cette avance est détectée, le circuit d'avancement fait sauter une lecture et augmente par conséquent d'une unité le temps 5 d'occupation de la mémoire insérée dans la voie libre de telle sorte que les lectures de bits successifs ont lieu à des instants équivalents à + 6^ pour le bit 3-^, à Ty + D'autre part, si le temps d'occupation de la mémoire est de 4 bits ou davantage , il en résulte un train de bits provenant de la voie libre qui est en retard sur le train de bits 15 provenant de la voie en service» Une erreur détectée provoquera de nouveau un accroissement du temps d'occupation de la mémoire jusqu'à ce que la durée d'occupation atteinte soit de 10 bits, donnant lieu à des lectures à des instants équivalents à T-^ + pour le bit S^, etc » Le saut suivant va remettre le 20 cycle de la mémoire à 0 et les lectures se produiront à des instants équivalents à T^ + Il est possible que lorsqu'une commutation se pro-25 duit entre la voie en service et la voie libre, il puisse se produire une variation nette de la durée d'occupation de la mémoire élasticfue» Par exemple, si la durée d'occupation de la mémoire insérée dans la voie A est de 50% et que celle de la mémoire insérée dans la voie B varie entre 45 et 55$, une 30 commutation de la voie B vers la voie A peut faire en sorte que la voie B,à présent en service, soit occupée à 55% et que la voie A, à présent libre, la suive» Comme le nombre total de commutations augmente,l'appauvrissement de la.mémoire de la voie èn service peut continuer à s'accumuler par addition arbitraire» 35 Le décalage peut finalement atteindre un point tel que la capacité de poursuite des mémoires soit affectée» On estime que lorsque l'appauvrissement de la mémoire en réserve atteint un niveau pour lequel 10% environ du temps d'occupation de la mémoire reste dans un sens et 90% reste dans 1' autre sens. 40 il est nécessaire de remettre la durée d'occupation de la mémoire 69 43972 2026571 insérée dans la voie en service à 50$» En réalité- l'appau= vrissement dans un sens provoque la constitution d'une réserve dans l'autre sens et doit être suivi d'un appauvrissement correctif? il est par conséquent très invraisemblable que la 5 remise au point soit requise dans un système typique con^u d'une manière convenable» La fréquence de remise au pe:.r.~ est un paramètre constitutif au système et elle est réglée par sélection convenable de la capacité de la mémoire» Toutefois, si une remise au point s'avère néces^--10 saire, une fonction de saut doit être prévue pour la voie en service par un montage tel que celui qui est représenté sur la figure 5. La détection de l'appauvrissement est assurée par un comparateur de phase 60 qui compare la cadence d'écriture eî? de lecture d'un seul élément de la mémoire insérée dans la voie 15 en service et qui engendre un signal proportionnel à la dixrée d'emmagasinage d'un bit » La détection appropriée du seuil traditionnel du signal engendré est assurée par le détecteur de seuil 61 qui fournit an signal de sortie lorsqu'un niveau d'occupation sélectionne tel que 10 ou 90% est atteint dans l'un 20 ou l'autre sens» La porte 62, le circuit diviseur 63 et la porte 32 coopèrent pour faire avancer la lecture de la mémoire insérée dans la voie en service d'une manière similaire à l'avancement de la lecture de la mémoire insérée dans la voie libres assuré par laporte 33, le diviseur 34 et la porte 32's sauf que 25 le diviseur 63 divise par m dont la valeur a été choisie en sorte que le cycle d'avancement pour la remise au point de la mémoire insérée dans la voie active soit plus rapide que le cycle d'avancement pour la recherche dans la voie libre de manière à réduire à -in minimum le temps pendant lequel le circuit' en service 30 doit être actionné» Après remise au point , le niveau d'occupation en service des deux voies est pruoaoj.ement désadapté dans le comparateur 30 de telle sorte qu'une nouvelle recherche dans la voie libre est amorcée » Un circuit de remise au point similaire est 35 prévu pour remettre au point la mémoire 10' lorsque celle-ci est en service. La figure 5 indique également un circuit de signal d'inhibition 65 reliant le dispositif de commande 11 et le comparateur 30» Ce circuit est excité par le dispositif da commande 40 11 lorsque l'une ou l'autre voie de transmission ou les deux a 43972 12 2026571 vu son niveau baissé en dessous d'un niveau acceptable» Gomme un tel signal évanoui est inhabituel , il ne servirait à rien de rechercher continuellement la synchronisation. Le signal d'inhibition fait apparaître effectivement à la sortie du comparateur 30 un signal binaire de valeur "O" indiquant qu'il n'y à pas d'erreur et il empêche dès lors le démarrage du cycle d'avancement . 69 43972 13 2026571 REVENDICATIONS lo~ Dispositif de commutation en diversité destiné à commuter entre elles plus ieurs voies de transmission numériques, chacune d'elles acheminant les memes signaux d'information numéri-5 que, comprenant un circuit pour interconnecter une voie de trans~ mission sélectionnée avec un circuit de sortie d'information, caractérisé en ce qu'il comprend des circuits d'emmagasinage de bits individuels à chaque voie de transmission afin d'emmagasiner les signaux provenant de chacune des voies de transmission; un dispo-10 sitif temporel pour dériver des signaux temporels de chaque vole > un circuit de commande répondant aux signaux temporels provenant de la voie sélectionnée afin de régler l'extraction d'information de tous les circuits d'emmagasinage, un circuit de détection de synchronisation comprenant un dispositif comparateur pour comparer 15 les signaux d'information extraits des circuits d?emmagasinage - et un dispositif répondant aux différences entre les signaux d'information extraits des circuits d'emmagasinage des différentes voies afin d'engendrer des signaux d'erreur destinés à modifier l'endroit relatif dont les signaux d'information sont extraits des circuits 20 d'emmagasinage respectifs des voies non sélectionnées . 2.- Dispositif selon la revendication 13 caractérisé en ce que le cirenit de détection de synchronisation comprend en outre un circuit intégrateur pour retarder et intégrer le signal d'erreur afin d'empêcher le fonctionnement, erroné dû à un bit isolé 25 erroné» 3 •- Dispositif selon l'une quelconque des revendications 1 et 2, caractérisé en ce que le circuit de détection de synchronisation comprend en outre un circuit échantillonneur interconnecté avec le dispositif comparateur afin d'échantillonner le si- 1 QTVJÛ 30 gnal d'erreur une fois à chaque n intervalle de bit de manière à empêcher le fonctionnement erroné par suite d'erreurs de trans= mission du type impulsionnel°