Brevet FR2007626A1 — publié le 19700109

La présente invention concerne une cellule de mémoire comprenant un multivibrateur bistable à transistors couplés en croix. \;/ . * ; : - Les cellules de mémoire de ce type sont déjà connues.; Elles diffèrent principalement par les procédés utilisés pour écrire et lire l'information dans 5 la cellule. Il y a deux procédés : par l'intermédiaire d'un amplificateur différentiel et du potentiel différent des deux collecteurs de la bascule, on peut obtenir deux courants de lecture différents dans les deux lignes de bit connectées à l'amplificateur différentiel. L'autre procédé utilise deux transistors à plusieurs émetteurs connectés sous la forme d'une bascule dans la-10 quelle pour réaliser la lecture, un courant de repos traversant un émetteur est interrompu, un courant de lecture traversant l'autre émetteur servant à lire l'information. Il y a deux conditions principales qui doivent être remplies pour une telle cellule de mémoire. Dans le cas des cellules de mémoire, réalisées par des 15 techniques monolithiques, une puissance au repos faible et un encombrement le plus faible possible ont beaucoup d'importance. Les cellules de mémoire proposées présentent l'inconvénient qu'un courant de lecture bien que faible, est toujours tiré de la cellule. Au contraire, la présente invention permet de réaliser une cellule de mémoire comprenant 20 deux trajets de courant supplémentaires qui à la lecture de l'information à partir de la cellule, amènent des courants de lecture supplémentaires à des prises sur les deux résistances de charge des collecteurs. Conformément à une autre réalisation de l'invention, les deux trajets de courant supplémentaires sont reliés au multivibrateur en appliquant une im-25 pulsion d'adressage aux bases de deux transistors de porte. Afin d'économiser de la place, les deux transistors du multivibrateur réalisés par des techniques monolithiques sont inversés l'un par rapport à l'autre. Une autre caractéristique de l'invention concerne une mémoire constituée d'une matrice • organisée par mot comprenant des cellules d'emmagasinage réalisées conformé-30 ment à l'invention et dans laquelle les cellules occupant la même position dans tous les mots sont représentées dans trois poches d'isolation parallèles, les croisements des conducteurs étant élimines par le fait que les résistances sous-jacentes des sub-collecteurs des transistors de porte, sont utilisées comme circuits de courant supplémentaires. 35 D'autres objets caractéristiques et avantages de la présente invention, ressortiront mieux de l'exposé qui suit fait en référence aux dessins annexés à ce texte qui représentent un mode de réalisation préféré de celle-ci. La figure 1 représente le circuit électrique d'une cellule de mémoire réalisée conformément à la présente invention. 40 La figure 1a représente la cellule de mémoire et les circuits annexes de 69 07922 2 2007626 lecture et d'écriture. La figure 2 représente une partie de mémoire constituée d'une matrice monolithique comprenant des cellules de mémoire conformément à la présente invention. 5 La figure 3 représente une coupe d'une partie du montage de la figure 2. La figure 1 représente une réalisation de l'invention. Deux transistors et sont couplés directement formant ainsi une bascule (multivibrateur bistable] comprenant des résistances de charges de collecteurs CRq^ + RC21 + RC22^ ^BS émetteurs sont mis à la masse. Les collecteurs sont 10' reliés à une certaine tension a la borne . Un couple de lignes de bit B^, B^ aboutit aux collecteurs respectifs des transistors Tg et dont les émetteurs E et E sont respectivement reliés aux points communs à Rm et ^ Cl i Cl 2 CZ i R22 et dont les bases reliées au point A sont destinées à y recevoir le signal de commande d'adressage. Au repos les deux transistors T , T. sont bloqués le «J T 15 courant de la cellule introduit par l'intermédiaire dB la borne V_ restant fai- 1 ble à cause de la résistance totale élevée R^^ + Rq-|2 st//°u Rç21 + RC22 a^n c'e réduire à un minimum la dissipation de puissance au repos. Une impulsion positive sur la borne A (adressage) rend les deux transistors Tg et T^conducteurs. Comme un seul des transistors T^, T est conducteur les 20 potentiels d'émetteurs de T3 et diffèrent l'un de l'autre les courants collecteurs dans les lignes de bit B^, sont donc différents. Au moyen d'un amplificateur différentiel on peut donc déterminer lequel des deux transistors T^, T2 est conducteur (correspondant à un 0 binaire ou à un 1 binaire). Pour écrire l'information dans la cellule de mémoire représentée, le poten- 25 tiel de la ligne de bit correspondante (B„ dans le cas d'un 0 binaire, B_ dans 0 1 le cas d'un 1 binaire) est diminué de façon que le transistoi? ou tire un courant dans un sens inverse bloquant ainsi le transistor correspondant de la bascule ou T^. Il est très intéressant que le rapport du courant de repos au courant de lecture puisse varier dans une large mesure à l'aide du rapport de 30 résistance RC12 = RC21/'RC22" Un autre avantaSe des cellules de la présente invention par rapport aux cellules de mémoire connues est qu'elles présentent une sensibilité limitée aux fluctuations des tolérances. La figure 1a représente la disposition d'une des cellules objet de la présente invention à l'intérieur d'une matrice de mémoire, ainsi que les circuits an-35 nexes de lecture et d'écriture. Les pointillés délimitent la cellule (2a) identique à celle de la figure 1. Les transistors T_ et T_ d'écriture ont les collec- , v - v teurs reliés respectivement aux lignes de bits et B , tandis que leurs émetteurs sont reliés en commun au point B et que leurs bases sont destinées à recevoir Ibs signaux de commandes. Les transistors de lecture T^, Tg ont leurs 40 bases réspectivarient aux lignes de bits BQ et B^, leurs émetteurs reliés au 69 07922 3 2007626 point C à travers une résistance comme R,., et leurs collecteurs reliés à à travers les résistances respectives et R^. Opération de lecture : En supposant l'état de la cellule de mémoire tel que conduise le point A reçoit une impulsion entrainant la condufction de Tg. 5 La variation de courant à travers R^ entraine une variation de niveaudans la ligne de détection LD1. Opération d'écriture : Pour inscrire une information binaire telle que conduise une impulsion est fournie à la base de T^. Le potentiel de la ligne de bit Bg devient alors si bas que est bloqué, ce qui entraine la conduc-10 tion de T^. La figure 2 représente une partie d'une matrice de mémoire comprenant, conformément à la technologie monolithique des cellules correspondant au circuit de la figure 1. La matrice de mémoire utilisée est du type, organisé par mot. Le premier mot porte la référence 1. Les éléments individuels d'une cellule de 15 mémoire sont représentés en trois zones qui sont isolées les unes des autres. Etant donné qu'ils fonctionnent de façons inverses les deux transistors de la bascule T^, peuvent être disposés dans une même zone d'isolation. Il en résulte que les émetteurs communs sont.disposés dans la couche épitaxiale n et que les collecteurs qui sont distincts sont représentés par des diffusions 20 n + à l'intérieur des couches de bases. Les transistors sont couplés en croix l'un par rapport à l'autre au moyen de conducteurs ce qui signifie que le collecteur de chacun des transistors est relié à la base de l'autre. Les résistances collecteurs de chaque transistor sont disposées dans une zone d'isolation. Les deux résistances faibles + ^C22 son^ rePrésentées par des 25 résistances diffusées dans la masse constituées par les diffusions de base et les résistances d'impédances élevées Rc-]1 + sont des résistances de pincement d'une diffusion dans la base. La figure 3 représente une coupe d'une partie du montage des semi-conducteurs de la figure 2. La résistance de pincement d'impédance élevée es^ réalisée 30 en diminuant considérablement l'épaisseur de la diffusion de base p par une diffusion émetteur n+ suivante. Il en résulte que la résistance .dans cette diffusion est augmentée de façon importante. Les potentiels du circuit de la figure 1 sont choisis de telle façon que les transistors de porte T^, reliés aux résistances collecteurs puissent être disposés dans la.même zone d'isola-35 tion. La cellule de mémoire contigiie appartenant au mot suivant .2 peut être représentée dans les mêmes zones d'isolation sans utiliser de couches d'isolant. Toutes les cellules de mémoire de la même position mais de mots différents sont ainsi représentées dans les zones d'isolation parallèles.Les lignes de 40 mots, ce qui signifie les lignes amenant aux bases des transistors de porte 69 07922 4 2007626 les Impulsions d'adressage sont constituées de conducteurs métalliques coupant les zones d'isolation d'une même colonne. Pour que les lignes de bit et de mots ne se croisent pas, les lignes de bit dans ce cas, les lignes de bit B^, B^ au lieu d'être représentées par des conducteurs métalliques sur la surface 5 de l'élément monolithique passent à l'intérieur des sub-collecteurs dans l'élément. Les sub-collecteurs (voir figure 3) se présentant sous la forme d'une zone très dopée entre la couche épitaxiaie n et le substrat p+ constitue une couche d'impédance faible qui n'est pas connectée aux collecteurs à l'intérieur de la couche épitaxiaie n. Finalement, les conducteurs V, servent à amener la 1 10 tension aux cellules individuelles. La figure 3 représente la structure partielle d'un élément monolithique. Un substrat p+ comprend une couche épitaxiaie n et entre ces deux couches est disposé un sub-collecteur n+. La couche épitaxiaie n est divisée en zones d'isolation au moyen d'isolations p + partant de la surface et allant jusqu'au 15 substrat. A l'intérieur d'une de ces zones d'isolation, est représenté le transistor T. avec sa base p et son émetteur n+ E.. L'émetteur E„ est relié 4 44 à une couche servant de résistance à l'intérieur d'une couche p par l'intermédiaire d'une fenêtre de la couche Si02 et par l'intermédiaire d'une métallisa-tion. La résistance collecteur faible ^ est représentée dans la couche p 20 épaisse et la résistance de pincement dans la couche p d'épaisseur réduite par une diffusion supplémentaire n+. Le collecteur du transistor au lieu d'être amené à l'extérieur est relié à la ligne de bit B^. On peut supposer que le fonctionnement inverse des transistors T^, T2 de la bascule peut rendre l'amplification de courant de cette bascule inadéquate 25 pour un fonctionnement satisfaisant. Cependant dans le circuit décrit, il est simplement nécessaire d'assurer que le gain de courant des transistors dépasse 1,0 de sorte que la cellule soit suffisamment stable. On peut obtenir ceci sans beaucoup de difficultés. La cellule de mémoire réalisée conformément à la présente invention permet de 30 gagner beaucoup de place grâce à la disposition de chaque cellule de mémoire dans trois zones d'isolation. La cellule ainsi obtenue est très peu sensible aux fluctuations. De plus, le rapport des résistances collecteur permet de régler le rapport courant de lecture/courant de repos de façon qu'il varie dans une gamme importante. Le courant de lecture circulant dans la cellule pendant 35 la lecture de l'information améliore la stabilité de la cellule. Dans le montage de la présente invention, le problème des croisements des lignes de bit et de mots est résolu automatiquement en disposant les lignes de bits dans les sub-collecteurs. Bien que l'on ait décrit dans ce qui précède et représenté sur* les dessins les 40 caractéristiques essentielles de l'invention, appliquées à un mode de réalisa 07922 5 2007626 tion de celle-ci, il est évident que l'homme de l'art peut y à'pjjoîrter' toutes modifications de forme ou de détail qu'il juge utiles*sans pour autant sortir du cadre de ladite invention. 69 07922 6 2007626 REVENDICATIONS 1. Cellule de mémoire à multivibrateur bistable à deux transistors interconnectés directement, caractérisée en ce que deux trajets de courants supplémentaires sont prévus, qui, lors de la lecture,' introduisent des courants en un point de chacune des charges de collecteurs du bistable. 5 2. Cellule de mémoire selon la revendication 1 caractérisée en ce que les trajets supplémentaires sont fournis au multivibrateur en appliquant une impulsion d'adressage aux bases de deux transistors dits de portes. 3. Cellule de mémoire selon la revendication 2, caractérisée en ce que, la lecture est réalisée par détection du courant dans les dits trajets supplémen- 10 tàires après adressage. 4. Cellule de mémoire selon la revendication 3, caractérisée en ce que lors de l'opération d'écriture, une impulsion d'adressage est appliquée aux dites bases, tandis que le potentiel collecteur de l'un des dits transistors de porte est abaissé de sorte que le transistor correspondant du bistable se bloque. 15 5. Cellule de mémoire monolithique, selon la revendication 4, caractérisée en ce que les deux transistors du multivibrateur sont disposés tête-bêche. 6. Mémoire matricielle monolithique constituée de cellules selon la revendication 5, caractérisée en ce que chacune des dites cellules est représentée en trois zOnes isolées. 20 7. Mémoire matricielle monolithique, selon la revendication 6, dans laquelle les subcollecteurs des transistors de portes sont utilisés comme lignes de bits ou trajets de courants supplémentaires, pour éliminer les croisements de lignes. B. Cellule de mémoire selon la revendication 4, caractérisée en ce que les points d'introduction des courants de portes des trajets supplémentaires divi-25 sent chacune des charges collecteurs du bistable en deux résistances de valeurs inégales, de manière à diminuer au maximum le rapport entre les puissances dissipées au repos et durant la lecture ou l'écriture.