Brevet FR2012713A1 — publié le 19700320

La présente invention concerne des cellules d'emmagasinage à semi-conducteurs et plus particulièrement des cellules d'emmagasinage à semi-conducteurs qui fonctionnent dans des modes de plusieurs courants afin de réduire la perte de puissance. 5 Un problème qui se pose quand on emploie des circuits bistables à semi conducteurs comme cellules d'emmagasinage dans des mémoires monolithiques pour ordinateurs est qu'ils dissipent l'énergie et ainsi chauffe les blocs sur lesquels ils sont formés. Pour maintenir ces blocs à la température de fonctionnement appropriée il est nécessaire de les refroidir. En augmentant la 10 densité de bits ou le nombre de cellules dans une zone particulière le problème de chauffage devient plus sérieux, et des appareils compliqués et coûteux doivent être employés afin de maintenir la température à niveau approprié. Pour cette raison, la dissipation de la chaleur par les cellules augmente le prix des mémoires monolithiques pour ordinateur et constitue aussi le facteur 15 limitatif de la vitesse de fonctionnement de la mémoire et de sa grandeur. Il est ainsi souhaitable de réduire la dissipation de la chaleur par les cellules . Comme dans la plupart des ensembles de mémoires monolithiques, les cellules d'emmagasinage de la présente invention ont chacune deux dispositifs à 20 semi-conducteurs connectés en croix pour réaliser un circuit bistable. Selon la présente invention, les charges de chacun des dispositifs à semi-conducteurs comprennent une diode en parallèle avec un élément résistif. Pendant que la mémoire ne fait qu'emmagasiner l'information, la diode est bloquée de telle sorte que le courant nécessaire pour maintenir la cellule d'emmagasinage dans 25 l'état de fonctionnement doive passer par l'élément résistif. Cependant, quand l'information doit être lue ou écrite dans la cellule d'enniagasinage, une des diodes conduit ou les deux, afin d'augmenter le courant qui passe à travers le dispositif à semi-conducteurs débloqué. L'utilisation des diodes en parallèle avec une charge résistive de la manière décrite, réduit l'énergie dissipée 30 par la cellule d'emmagasinage en repos, évite la saturation de dispositifs à semi-conducteurs et aide la commutation de l'état de la cellule. Ainsi, c'est un objet de la présente invention de réaliser des cellules d'emmagasinage qui peuvent être utilisées dans des mémoires monolithiques. C'est un autre objet de cette invention de réaliser une cellule d'emmaga-35 sinage qui dissipe très peu d'énergie. C'est encore un objet de la présente invention de réaliser des cellules de mémoire qui fonctionnent à deux niveaux de tension afin de réduire la dissipation par les cellules d'emmagasinage. D'autres objets caractéristiques et avantages de la présente invention, 40 ressortiront mieux de l'exposé qui suit fait en référence aux dessins annexés 69 20441 2 2012713 à ce texte, qui représentent un mode de réalisation préféré de celle-ci. La figure 1 est une représentation schématique de la cellule d'emmagasinage de la présente invention. La figure 2 montre les courbes produites par la lecture et l'écriture de 5 l'information emmagasinée dans la cellule d'emmagasinage. La figure 3 est une illustration schématique de la façon de connecter les cellules d'emmagasinage de la présente invention en matrices afin de réaliser des mémoires. En se référant à la figure 1, les transistors et T2 sont des transis-10 tors è deux émetteurs, la base de l'un connectée au collecteur de l'autre et l'émetteur e2 de l'un connecté à l'émetteur e3 de l'autre. Les émetteurs connectés e2 et e3 sont reliés à une borne négative 10 par l'intermédiaire d'une résistance R3 et les collecteurs des deux transistors sont connectés à une ligne de mots WL. Le collecteur du transistor est connecté à la ligne 15 de mots WL par l'intermédiaire d'une résistance R^ et une diode D1 en parallèle. D'une même façon le collecteur du transistor T2 est relié par l'intermédiaire de la diode D2 et la résistance R2 à la ligne de mots WL. Comme on va le montrer plus tard le potentiel sur la ligne de mots WL est modifié afin de commander l'état de la cellule et de lire l'information de la cellule. 20 Les émetteurs e4 et e1 des transistors T1 et T2 sont reliés respectivement aux lignes B1/S1 et B0/S0 de la cellule d'emmagasinage. Comme la ligne de mots WL, les potentiels sur les lignes de bits B1/S1 et B0/S0 sont modifiés pour commander l'état de la cellule. Les lignes de bits sont aussi connectées à un amplificateur de détection pour détecter les signaux de sortie de la cellule 25 d'emmagasinage. Supposons maintenant que la cellule d'emmagasinage ne fait qu'emmagasiner l'information et, qu'elle etrmagasine un "1" numérique. Le transistor T1 est débloqué et le transistor T2 est bloqué par le couplage en croix de la base du transistor T2 au collscteur du transistor T1. Pendant la période d'emmagasina-30 ge, le potentiel fourni entre la ligne de mots WL et la borne négative 10 suffit pour maintenir T1 conducteur,mais ne suffit pas pour rendre une des diodes D1 ou D2 conductive. Ainsi le courant utilisé pour maintenir le transistor T1 conducteur durant l'état d'enmagasinage de la cellule passe par les résistance R1 et R2. Comme on peut 1b voir, le niveau de tension entre la borne 10 35 et la ligne de mots WL doit être petit sinon les diodes D1 et D2 conduiraient. Cela, en plus du fait que les résistances R1 et R2 sont grandes (environ 12000 ohms), maintient la perte I R de la-cellule assez petite durant la période d'emmagasinage. Pendant que la cellule n'est pas interrogée, les tensions fournies aux 40 émetteurs e4 et e1 par l'intermédiaire des lignes de bits B1/S1 et B0/S0 sont 69 20441 3 2012713 plus positives que les tensions développées sur les émetteurs e2 et e3 par le courant qui circule dans la résistance R3. Ainsi quand le transistor T1 conduit un courant circulera de la ligne de mots WL à travers la résistance R1, le transistor T2 et la résistance R3 à la borne négative 10. 5 Supposons maintenant que l'information emmagasinée dans la cellule doit être lue. La tension sur la ligne de mots WL est élevée. Chaque augmentation de tension débloquera la diode D1 et aussi augmentera la chute de tension entre les bornes de la résistance R3 de telle sorte que la tension sur les émetteurs e2 et e3 soit plus positive que la tension sur les émetteurs e1 et 10 e4. Ainsi, quand la diode D1 conduit, la résistance R1 est shuntée augmentant significativement la grandeur du signal envoyé à l'amplificateur de détection connecté aux lignes de bits B1/S1 et B0/S0 à travers lesquelles passera maintenant le courant de la cellule. Ainsi, bien que la tension utilisée pour emmagasiner l'information soit petite et bien que la tsnsion utilisée pour 15 lire l'information ne soit qu'un peu plus grands, l'utilisation de petites tensions n'affecte pas le signal de lecture puisqu'une dss diodes 01 et D2 entre en jeu durant le cycle de lecture pour augmenter l'smplitude du signal disponible à l'amplificateur de détectiono Les courbes de tensions, obtenues lors de cycles de lecture types sont 20 illustrées dans la première partie de la figura 2. Quand la tension 20 sur la ligne de mots WL est augmentée, elle augmente la tension 22 sur la borne B1/S1. Cela résulte du faitque l'augmentation du courent dans le transistor T1 augmente la chute de tension aux bornes de la résistance R3„ élevant aussi la tension à l'émetteur e3 au-dessus de celle d@ l'émetteur e4 es qui dévie 25 le courant qui passe par l'émetteur e3 et le fait passer par l'êasstteur e4. Puisque 12 ne conduit pas il n'y a pss de courent dans 1'émetteur e1, de façon que 1s potentiel 24 sur la ligne de détection B0/S0 ne change pes„ Il y a ainsi un signal différentiel entre les lignes de détection B1/S1 et B0/S0 qui est détecté par l'amplificateur ds détection et identifié comme l'emna-30 gasinage d'un "1". Si T2 conduit quand la tension sur la ligne de mots est augmentée, le potentiel à la borne B0/S0 s'élève pendant que le potentiel sur la borne B1/S1 ne change pas. L'amplificateur de détection identifie cela comme l'emmagasinage d'un "0". Quand la tension 20 sur la ligne ds mots WL s'élève pendant le cycle de 35 lecture, le potentiel 26 sur le collecteur du transistor T1 ou à noeud B s'élève aussi dû à la conduction de la diode D1 qui met la résistance R1 hors circuit pour augmenter le courant transmis par l'intermédiaire du transistor T1, à la ligne de bits B1/S1. La tension 28 sur le collecteur du transistor T2 ou à noeud 1 s'élève aussi. Cependant, cette augmentation est plus grande 40 puisque le courant dans la résistance R2 est initialement moindre et ne suffit 69 20441 " 2012713 pas pour débloquer la diode D2» La conduction de la diode 01 non seulement augmente le courant dans le transistor T1 mais empêche la saturation du transistor T1 par l'augmentation de la tension sur la ligne de mots WL. Ainsi, quand la ligne de mots WL retour-5 ne à la tension préalable, à la fin de l'impulsion de lecture, le transistor T1 se rétablit rapidement après l'interrogation. Supposons maintenant qu'on désire écrire un "0" dans la cellule d'emmagasinage. c'est-à-dire changer la cellule de sorte que le transistor T2 conduise au lieu du transistor T1. Cela est réalisé par la coïncidence de signaux 10 sur la ligne de mots WL et la ligne de bits B0/S0. La tension sur la ligne de mots WL est augmentée pendant que la tension sur la ligne de bits B0/S0 est diminuée. Cela rend les diodes D1 et D2 et le transistor T2. Quand la diode D2 et le transistor T2 conduisent, la tension à noeud A tombe ce qui bloque le transistor T1 et commence la réaction associée avec les semi-conducteurs couplés 15 en croix ce qui débloque le transistor T2 et bloque le transistor T1. Quand la commutation est terminée la tension sur la ligne de mots WL et sur la ligne de bits B0/S0 sont restaurées à leur niveau normal. Un exemple de ce qui arrive aux tensions diverses durant l'opération d'écriture, est illustré dans la deuxième partie de la figure 2. Comme illustré, 20 le potentiel sur la ligne de mots B0/SQ est diminué. La tension 20 sur la ligne de mots WL est ensuite augmentée. Quand la tension 20 sur la ligne de mots augmente, le potentiel à noeud B augmente dû à la conduction de la diode D1. De la même façon, le potentiel à noeud 1 augmente momentanément. Cependant quand le transistor T1 conduit la tension à noeud A flombe au-dessous de 25 son niveau original. Quand la tension 24 sur la ligne de bits est restaurée à sa valeur initiale pendant que la tension 20 de la ligne de mots est toujours élevée, les deux tensions aux A et Bs'élèvent et puisque cela est équivalent à une opération de lecture, la tension sur la sortie B0/S0 s'élève afin d'envoyer une indication de lecture à l'amplificateur de détection. 30 Quand l'impulsion WL est terminé^» le signal de sortie sur la borne B0/S0 tombe avec celle-ci, et les tensions A et B prennent la valeur de tension ' que l'autre avait avant le commencement du cycle d'écriture, de telle sorte que l'état de la paire est complètement renversé. Comme on le voit, la diode D2 agit comme un catalyseur durant le cycle d'écriture, commençant initialement 35 la réaction qui a comme résultat le renversement de l'état de la cellule. Nous venons de décrire un cycle d'écriture qui change l'état de la cellule d'emmagasinage d'un "1" à l'emmagasinage d'un "0". Si on veut emmagasiner un "1" dans la cellule de nouveau, le procédé serait répété. Cependant, cette fois la tension de la borne B1/S1 sera diminuée au lieu de celle de la 40 borne B0/S0. Cela déclenchera la cellule de la manière décrite afin de déblo 69 20441 5 2012713 quer le transistor T1 au lieu du transistor T2. Nous avons décrit ci-dessus l'opération de la cellule. Comme on l'a vu les diodes D1 et D2 réalisent plusieurs fonctions. En premier lieu» durant la cycle de lecture, elles mettent la résistance de charge du transistor conducteur hors circuit afin d'augmenter le courant fourni à la ligne de bits, ainsi 5 donnant un grand signal de sortie pour les petites tensions utilisées dans l'opération de la cellule. Durant les cycles de lecture et d'écriture, la conduction de la diode dans la charge du transistor conducteur assure un rétablissement rapide après le cycle de lecture en variant la pente de la ligne de charge de ce transistor afin d'éviter d'atteindre le niveau de saturation. 10 Durant le cycle d'écriture les diodes D1 et D2 ne réalisent pas seulement les fonctions déjà citées mais aident aussi le procédé de commutation puisqu'elles augmentent les tensions du collecteur du transistor non conducteur afin de commencer la réaction qui débloque le transistor non conducteur. La figure 3 représente comment la cellule d'emmagasinage de la présente 15 invention peut être utilisée dans une mémoire monolithique. Les composants illustrés, autres que les cellules, sont tous bien connus par l'homme de l'art et ainsi ne seront pas être exposés dans cette description. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques essentielles de l'invention appliquées à un mode 20 de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles sans pour autant sortir du cadre de ladite invention. 69 20441 B 2012713 REVENDICATIONS 1. Cellule d'emmagasinage comprenant deux transistors semi-conducteurs couplés en croix à deux électrodes émettrices dont les charges dans les circuits collecteurs sont résistives, ces transistors forment un circuit bistable avec un état dit d'etimagasinage, un cycle dB lecture et un cycle d'écriture, 5 caractérisée en ce qu'elle comprend deux éléments semi-conducteurs de court- ciccuitage de chacune des charges résistives, ces éléments de court-circuitages étant non conducteurs lorsque le circuit bistable se trouve dans l'état d'emmagasinage, et au moins un de ces éléments étant conducteur lorsque ledit circuit bistable est dans le cycle de lecture ou le cycle d'écriture. 10 2. Cellule d'emmagasinage selon la revendication 1, caractérisée par la conduction des deux éléments semi-conducteurs de court-circuitage pendant le cycle de lecture. 3. Cellule d'emmagasinage selon la revendication caractérisée par la conduc-15 tion de l'élément semi-conducteur de court-circuitage de la charge résistive du transistor qui est conducteur pendant le cycle de lecture, le second élément de court-circuitage restant non conducteur pendant le cycle de lecture. 4. Cellule d'emmagasinage selon la revendication 2 ou 3,caractérisée en ce 20 que chacun des éléments de court-circuitage est une diode polarisée dans le sens direct. 5. Cellule d'emmagasinage selon la revendication 1 caractérisée en ce qu'elle comprend une source de potentiel délivrant au moins deux niveaux de potentiel, 25 une charge résistive dans chacun des circuits collecteurs des transistors connectée en série avec ladite source de potentiel et le transistor associé, les deux éléments de court-circuitage étant non conducteurs lorsque la source de potentiel délivre le potentiel le plus bas de ses potentiels, l'élément de court-circuitage en série avec le transistor conducteur étant conducteur lors-30 que la source de potentiel délivre le plus élevé de ses potentiels. 6. Cellule d'emmagasinage selon la revendication 5, caractérisée en ce que l'électrode émettrice de chaque transistor est connectée à un niveau de potentiel tel que ladite cellule d'emmagasinage possède trois niveaux de potentiel. 35 7. Cellule d'emmagasinage selon la revendication 6 caractérisée en ce qu'aucun des éléments de court-circuitage ne conduit pour le plus bas des niveaux 69 20441 7 2012713 de tension, les deux éléments conduisent pour le niveau de tension le plus élevé et l'élément de court-circuitage en série avec le transistor conducteur conduit au niveau de tension intermédiaire, tandis que l'élément de court-circuitage en série avec le transistor non conducteur est oon conducteur pour ce même niveau de tension intermédiaire.