Brevet FR2006005A1 — publié le 19691219

L'addition concerne un montage de commande binaire protégé contre les défauts internes, produisant la combinaison logique de signaux d'entrée statiques, alimenté par un signal de commande binaire, qui est constitué par une tension alternative ou impulsionnelle et transmis par le montage exempt de défauts, et alimentant soit un circuit logique en aval, soit un organe de réglage par ltintermédiaire d'un élément de couplage qui ne transmet que ce signal de commande. On sait assurer dans une large mesure la protection contre les défauts dtune commande binaire, constituée par des composants semiconducteurs. Ce résultat est obtenu en alimentant un montage à semiconducteurs approprié par une tension alternative ou impulsionnelle, constituant le signal de commande binaire qui est transmis par ledit montage exempt de défauts et attaque un circuit logique en aval ou un organe de réglage, par l'intermédiaire d'un élément de couplage transmettant ce signal de commande. Il est apparu que ce principe est particulièrement important pour la protection contre les défauts, car le montage se contre lui-même en permanence par suite du signal de commande, appelé signal d'horloge dans ce qui suit. Dans un système - protégé contre les défauts, un tel défaut doit soit agir dans le sens de la sécurité, soit n'exercer aucune influence sur la sécurité et le fonctionnement ou être décelé en toute certitude. On admet par hypothèse qu'un seul défaut se manifeste à la fois. L'emploi de nouveaux circuits logiques est recommandé pour la protection contre les défauts, par suite du signal de commande spécifique ou d'autres considérations. Le brevet suisse 422 980 décrit par exemple de tels circuits logiques (et notamment les figures 3-7 > 11). Les circuits logiques doivent satisfaire aux conditions suivantes 1) Le montage ne doit exiger qu 'unie tension de service, aucune condition particulière de stabilité ou d'amorçage n'étant imposée à la source. Une oscillation de la source signifie pratiquement la production d'un signal d'horloge qui, introduit dans le montage par le fil d'alimentation, risque de provoquer des défauts. 2) Les fonctions logiques doivent porter sur des signaux statiques et non des signaux d'horloge. De tels circuits logiques sont alors compatibles avec les circuits logiques usuels pour les systèmes à tension continue. Il ne peut en outre pas y avoir de "diaphonie entre le signal d'horloge et les fils de signal. 3) La protection contre les défauts ne doit pas introduire de constante de temps supplémentaire. Certaines entrées des circuits logiques connus présentent en outre une constante de temps différente, de sorte que l'étude doit tenir compte de la nature ce l'en- trée. L'absence de constante de temps présente l'avantage que la vitesse de travail est déterminée par la fréquence d'horloge. 4) Le montage ne doit dans la mesure du possible ne contenir que des éléments pouvant être produits facilement sous forme de circuits intégrés. Les circuits logiques connus ne satisfont que partiellement à ces conditions. Il est par exemple connu, par le brevet précité, de réaliser le montage d'un circuit logique de façon qu'il délivre un signal en tension continue, dérivé du signal d'horloge, et assure la combinaison logique de signaux statiques (généralement obtenus par redressement du signal d'horloge), les entrées étant de même rang quant à la constante de temps. Une constante de temps est évitée de façon connue dans le montage, en redressant les deux alternances du signal horloge à la sortie, c'est-à-dire enutili- sant un redresseur double alternance (montage à point milieu) ou un pont de Graetz, qui permetde supprimer le condensateur de filtrage produisant la constante de temps.Le circuit logique connu satisfait déjà aux conditions 2 et 3. Ce circuit-connu, constituant le point de départ de l'addi- tion, est décrit ci-dessous à l'aide de son schéma de principe représenté à la figure 1. Il est constitué par le montage en série de n transistors pour n entrées (n = 3 dans le cas présent pour les entrées a-c), les entrées a-c étant reliées par des résistances 4-6 aux collecteurs des transistors 1-). La source de signaux d'horloge 7 est reliée à la base du transistor 1. Un élément 8 de découplage de tension continue et un redresseur double alternance 9 produisent sur la sortie A, et à partir du signal de sortie du dernier étage 7, le signal de sortie statique servant au traitement ultérieur, clest-à-dire appliqué aux entrées a-c de circuits en aval. Le montage représente à la figure 1 a un comportement ET, c'est-à-dire que A = I (signal d'horloge présent) quand a & b & e = I, soit quand tous les collecteurs sont sous tension. Des en trées en parallèle permettent d'obtenir simplement un comportement OU. Ce montage connu ne présente pas encore une sécurité suffisante; Les entrées a-c sont généralement reliéesaux sorties A de circuits similaires en amont. Dans le cas d'un défaut dans le redresseur 9 > une diode brisée par exemple, il ntapparalt pas sur A une tension continue, mais un signal d'horloge. Lorsqu'unie telle sortie défectueuse A alimente par exemple l'entrée c, les deux autres entrées satisfaisant à la condition logique a & b = O, la résistance 6 applique un signal d'horloge à la sortie, c'est-àdire que A = I (étant dangereux), bien que la condition ET ne soit pas satisfaite. Les entrées précédentes n'vagissent pas logiquement quand un signal d'horloge est appliqué intempestivement à une entrée du montage, au lieu d'un signal en tension continue.Il peut en outre arriver que l'émetteur du transistor 3 par exemple cesse de fonctionner et que la diode collecteur-base devienne conductrice; l'entrée c n' agit alors pas, de sorte que le signal d'horloge atteint 8, meme pour c = O, et produit un état dangereux. L'addition vise à réaliser le circuit logique délivrant un signal de sortie statique de façon que les états dangereux précités ne puissent se produire et que les autres conditions précitées soient satisfaites. Selon une particularité essentielle de l'addition, le circuit logique du type précédemment décrit est double, du côté sortie au moins, les signaux d'horloge sont en opposition de phase sur les deux entrées et un étage de couplage et de redressement, utilisant les deux alternances, est prévu sur les sorties (étage de sortie) et ne délivre aucun signal en tension continue quand un signal est appliqué en phase aux deux sorties ou quand un signal d'horloge est appliqué à une seule sortie. L'étage de sortie est constitué de préférence par un transformateur dont l'enroulement primaire est attaqué par les sorties des circuits logiques, dont l'enroulement de sortie alimente un redresseur double alternance (montage à point milieu) et dont le tore est réalisé dans un matériau ayant une courbe d'aimantation aussi horizontale que possible dans le domaine de saturation (figure 3). Parmi les montages possibles utilisant les deux alternances (y compris ceux à couplage C), ce montage convient particulière ment bien pour satisfaire aux conditions imposées. Même un courtcircuit entre spires par exemple n'est pas dangereux. D'autres montages sont possibles en principe. D'autres objets et avantages de l'addition seront mieux compris à l'aide de la description détaillée ci-dessous d'exemples de réalisation et des dessins sur lesquels la figure & est le schéma de principe du circuit logique connu, précédemment décrit; la figure 2 représente un circuit ET selon l'addition; la figure 3 la courbe d'aimantation du transformateur; la figure 4 un montage selon la figure 2, avec un élément à seuil; la figure 5 un schéma de réalisation d'un circuit OU; la figure 6 un schéma de réalisation d'un circuit ET/OU. la figure 7 un schéma connu pour réalisation d'un circuit OU; la figure 8 un schéma pour l'explication d'une source de défaut; la figure 9 un circuit OU selon l'addition la figure 10 un autre circuit OU selon l'addition; la figure 17 un circuit à mémoire selon l'addition; la figure 12 un autre circuit à mémoire selon l'addition, et la figure 13 un schéma pour l'explication de la fonction de mémoire. La figure 2 représente un circuit ET qui résulte visiblement du doublement de la chacune de transistors i-6 du circuit ET de la figure 1. Les repères correspondants du second canal sont munis du signe prime). Les deux transistors d'entrée 1, 1' sont attaqués par le signal d'horloge en opposition de phase. Le découplage en courant continu, fonctionnellement nécessaire, es-t assuré par un transformateur 12 dont le tore présente une courbe d'aimantation selon la figure 3, le facteur essentiel étant une courbe de saturation horizontale. Le primaire de ce transformateur est attaqué par les étages amplificateurs transistorisés 10, Il et 10', 11'. Le secondaire est relié à un redresseur double alternance (diodes 13, i4), également appelé montage à point milieu et convertissant le signal d'horloge en un signal en tension continue sur la sortie A. Les entrées correspondantes El, E6 sont normalement reliées entre elles, comme l'indique la figure, et constituent les trois entrées a, b, c du circuit ET. Le fonctionnement du circuit est le suivant. Dans l'hypo- thèse où la condition ET est satisfaite, le signal d'horloge apparatt en opposition de phase sur les sorties des transistors 10, 10', le transformateur est attaqué et un signal de sortie est délivré. Ce signal est en tension continue tant que les diodes 13, 14 ne sont pas défectueuses; quand une diode est par contre défectueuse, il s'agit d'un signal d'horloge qui, comme précédemment indiqués risque de produire un état dangereux dans le montage connu en atteignant une entrée a-c du circuit en aval. Le montage selon la figure 2 évite cet inconvénient. Lorsqu'un signal d'horloge apparat sur une entrée a-c de ce montage (délivré par une sortie défectueuse d'un circuit logique en amont), le signal d'horloge apparat en phase à l'entrée du transformateur qui ne le transmet pas, de sorte qu'aucun signal de sortie n'apparatt. Il en est de meme quand la tension d'alimentation U3 fluctue périodiquement (oscillation de l'alimentation secteur). Le transformateur est attaqué en phase dans le cas de ce défaut et ne délivre aucun signal de sortie. La condition 1 est ainsi satisfaite, d'autant plus qu'une seule tension de service U3 est nécessaire. La dernière condition 4 est également satisfaite car le circuit à (l'exception du transformateur 12) ne comporte que des éléments se prêtant particulièrement bien à la production sous forme de circuits intégrés. Le second défaut précédemment décrit du circuit connu (rupture de l'émetteur) se traduit par un état de fonctionnement à un canal qui ne produit également aucun signal de sortie par suite de la courbe d'aimantation du transformateur. Toutes les entrées sont reliées entre elles sur la figure. En séparant les entrées E1-E6 et en appliquant les signaux séparément, un dispositif non décrit permet aussi de déceler les défauts de l'alimentation en signaux (tension parasite par exemple) Deux sorties distinctes sont utiles pour ce faire dans certaines conditions. Les entrées El et E6 sont utilisables aussi en entrées ET distinctes dans certaines conditions. Il en est ainsi quand des fluctuations périodiques de la tension de signal sont impossibles, par exemple quand le signal provient d'une batterie. Les transistors 1 > 1' constituant le premier élément de la chacune, ces entrées Et et E6 ne présentent aucun état dangereux quandun signal d'horloge leur est appliqué au lieu d'une tension continue; cet état n'apparat que sur les entrés suivantes, car elles suppriment l'action logique des étages en amont. Un seuil déterminé est souhaité pour le signal d'entrée dans la plupart des cas. Le schéma de la figure 4 permet de ltob- tenir avantageusement pour tous les circuits logiques, avec une protection contre les défauts. La figure 4 représente la partie gauche du schéma de la figure 2 (la partie droite étant identique). Le signal d'horloge n'est pas appliqué directement au transistor 1, mais par l'interne médiaire de ltétage transistorisé 15, t6 en montage base commune. Le montage en série d'une résistance 17 et d'une diode Zener 18 est branché en parallèle avec la tension de service, le point de connexion commun étant relié aux émetteurs des transistors. Avec les valeurs admises (U3 = 12 V, tension de Zener = 5 V, signal d'horloge entre O et 6 V) , la diode Zener détermine un seuil dans la mesure où le transistor 15 ne devient conducteur que pour une tension d'horloge inférieure à 5 V. La protection contre les défauts est assurée par le fait que la base du transistor 15 est en permanence à O V quand la diode Zener devient défectueuse par conduction, de sorte que le signal d'horloge ne peut plus attaquer le transistor 15. Le montage ne fonctionne plus quand la diode Zener devient défectueuse par blocage, car la résistance 17 porte le fil commun des émetteurs à +12 V. Le schéma de la figure 2 permet de constituer des circuits ayant d'autres fonctions logiques, tels que le circuit OU, la mémoire, etc. Un circuit OU par-exemple se réalise facilement par le couplage en parallèle selon la figure 5 des sorties de deux circuits ET selon la figure 2, ne comportant chacun qu'une entrée. Les cases 19, 20 de la figure 5 contiennent donc chacune les étages 3, 6 0, il et 34, 6' > 10',11" de la figure 2, le trans- formateur 12 et les diodes 14, 13, les deux sorties A étant réunies en une sortie A'. Le même principe permet évidemment aussi de réaliser d'autres circuits mixtes tels que les circuits ET/OU de la figure 6, les diverses sorties A ne devant toutefois pas être connectées par ailleurs. La solution selon la figure 5 exige deux tores pour chaque circuit OU. Les solutions décrites ci-dessous n'exigent qu'un tore. Ce résultat semble possible d'abord, de façon simple et connue, en prévoyant des résistances en parallèle avec l'une des résistances 4, 5, 6 de la figure 1, comme l'indique le schéma de principe de la figure 7. Une difficulté de principe apparat toutefois, à savoir la possibilité de réaction des entrées.Lorsqu'un signal I est en effet appliqué à l'entrée EI et la base du transistor de sortie 10 en aval est interrompue, le signal I agit également sur l'entrée E2 par suite du couplage par les résistances 23, 24, de sorte que le montage de la figure 8 risque de présenter un état dangereux quand la sortie de l'élément précédent ( & 2) est reliée non à l'entrée E2 du circuit OU, mais à une entrée d'un autre élément ( & ). Pour & 1 = I, le couplage interne de 01 produit par suite du défaut précédent un signal I sur l'entrée gauche du circuit ET3, bien que la condition ET ne soit pas satisfaite sur le signe ET2. Les montages OU des figures 9 et 10, qui découlent toutefois du circuit OU de la figure 7, évitent cet état. Le circuit OU de la figure 9 est obtenu par doublement de celui de la figure 7 (les repères correspondants du second canal sont munis du signal prime), les canaux étant attaqués par le signal d'horloge en opposition de phase, comme à la figure 2. Un étage de découplage et de redressement 12-14 est relié à la sortie des deux canaux, comme à la figure 2, et ne délivre un signal de sortie en tension continue que pour une attaque par signal d'horloge en opposition de phase. Le transformateur de la figure 9 comporte toutefois deux enroulements de sortie, afin de permettre l'attaque des éléments en aval par deux canaux. Il est possible de brancher les sorties A, A' en parallèle quand- un seul canal d'attaque est nécessaire, par exemple pour un circuit ET en aval dont les entrées ET sont reliées comme à la figure 2.Le circuit OU de la figure 9, protégé contre les défauts, comporte toutefois une attaque par deux canaux. Les entrées correspondantes E1, El', E2, E2', E3,E3' sont sorties séparément et attaquées chacune par un étage de sortie du circuit en amont, c'est-à-dire que les entrées correspondantes des deux canaux sont isolées galvanîquement. Lorsque le défaut précité (rupture de la base du transistor 10 ou 10') se produit dans le montage de la figure 9, le couplage interne ne peut certes pas être évité, mais il est décelé car le transformateur 12 est alors attaqué en phase et ne délivre plus de signal de sortie. Le circuit OU de la figure 9 présente en outre l'avantage suivant. L'apparition d'un signal I sur un fil par suite d'un défaut ne produit pas de défaut. La détection de ce défaut n'est toutefois possible qu'à l'aide d'un dispositif additionnel non décrit. Une chalne ET selon la figure 1 pourrait Aetre montée en amont de chacun des transistors 21, 21', Ce montage n'est toutefois plus protégé contre les défauts car un signal d'horloge en phase sur les deux entrées OU a, a' (par suite d'un défaut de diodes en opposition, 13" et 14"' par exemple) supprime le fonctionnement logique du circuit ET. Le branchement d'un circuit ET en amont du circuit OU avec protection contre les défauts s'effectue par suite de préférence selon le montage de la figure 5 ou 6. Le montage OU de la figure 9 exige une attaque par deux canaux, c 'est-à-dire pratiquement aussi une sortie à deux canaux (deux enroulements). Il n'en est plus de même pour le montage de la figure 10. Ce montage découle de celui de la figure 7 en doublant uniquement l'étage de sortie 10, 10' et en interposant l'étage de sortie 12, 13, 14 qui est attaqué en opposition de phase par l'étage inverseur 27, 28. Le défaut de couplage ne peut pas être interdit, comme dans le cas de la figure 92 mais est décélé par l'absence d'attaque du transformateur. La technique et la géométrie de câblage des connexions des résistances 23-25 et des bases des transistors 27, 10 présentent alors une importance particulière. La combinaison de circuits ET ou OU de base, protégés contre les défauts, permet de réaliser des mémoires bistables également protégées contre les défauts. Les figures il et 12 représentent deux mémoires de ce type. Le positionnement des mémoires (généralement le branchement d'une opération) s'effectue par application d'une tension, tandis que l'effacement (coupure de l'opération) s'effectue non en appliquant, mais en supprimant une tension car cette suppression est plus sûre (aucun signal horloge n'est plus transmis en cas de défaut). La mémoire peut ainsi être positionnée, quand le signal I de libération apparat à son entrée. Elle est par contre effacée en présence d'un signal zéro. On voit immédiatement que la mémoire de la figure 11 est constituée par le circuit OU de la figure 9 (le circuit de la figure 10 est en principe utilisable aussi), un étage 29, 30 ou 29 > 30' étant monté en amont de la base des transistors 21, 21' et formant un circuit ET avec une borne collecteur (23 ou 23'). A l'interse, on pourrait naturellement dire aussi que chaque canal à transistors de la figure 11 est constitué par une channe ET à deux étages selon la figure 1, avec une entrée à comportement OU. La mémoire est obtenue par réaction des sorties A, A' sur une entrée OU (E3 > E3'). Les entrées E2, E2' et El, E7' sont connectées (ET selon la figure 2) et constituent l'entrée de positionnement ou d'effacement de la mémoire. Une représentation symbolique distincte ET/OU est impossible car l'entrée E2 ou E2' a une double fonction (elle est en effet une entrée par rapport à E3 (E'E) et une entrée ET par rapport à El (ex')). Il est toutefois possible d'admettre la constitution de la figure 13 pour la mémoire. Le signal de sortie de la mémoire apparatt par suite sur la sortie A ou A' (=I) quand un signal I est appliqué aux entrées de positionnement ET de libération (positionnement de la mémoire) OU quand un signal est appliqué par auto-maintien (réaction du circuit OU) ET aucun effacement n'est nécessaire. Un effacement est produit par suppression du signal I sur l'entrée de libération, la réaction étant alors interrompue (absence d'une condition ET en amont d'une entrée OU). La mémoire de la figure il ne possède qu'un tore; mais présente toutefois quant à la protection contre les défauts 1 'in- convénient mentionné à propos du circuit OU de la figure 9, car un circuit BU se trouve en amont d'un circuit OU. L'application du principe de la figure 6 permet d'éviter cet inconvénient, comme précédemment indiqué. Ce principe est également applicable à la constitution de la mémoire car la structure correspond à celle de la figure 6 , comme le montre la figure 13. Deux circuits ET sont ainsi nécessaires, les sorties étant en parallèle (OU). La figure 13 représente le montage correspondant, constitué par deux circuits ET I, II identiques et réalisés selon la figure 2. La connexion des entrées steffectue conformment à la figure 13. Le fonctionnement découle des considérations précédentes. Une comparaisori des montages montre que la structure du montage selon la figure 1, complétée par la figure 7 se retrouve toujours. Pour la représentation en circuits intégrés, on réalise de préférence un module approprié qui permet de constituer simplement tous les circuits logiques, en liaison avec des étages de transfert. Le principe de l'addition est décrit à l'aide de montages à transistors. Une adaptationvappropriée permet également d'utiliser d'autres éléments de commande et de commutation. REVENDICATIONS 1 - Montage de commande binaire protégé contre les défauts internes, produisant la combinaison logique de signaux d'entrée statiques, alimenté par une tension alternative ou impulsionnelle sous forme d'un signal de commande binaire qui est transmis par le montage exempt de défauts, et alimentant un élément logique en aval ou un organe de réglage, par l'intermédiaire d'un élément de couplage ne transmettant que ce signal de commande, ledit montage étant caractérisé en ce que le côté sortie au moins est doublé, les signaux d'horloge sont en opposition de phase sur les deux entrées et un étage de couplage et de redressement, utilisant les deux alternances (étage de sortie), est relié au sorties et ne délivre aucun signal en tenion continue quand un signal apparait en phase sur les deux sorties ou quand un signal d'horloge apparaît sur une seule sortie. 2 - Montage selon la revendication 1, caractérisé par ltem- ploi comme étage de sortie d'un transformateur dont l'enroulement primaire est attaqué par les sorties de circuits logiques,dont l'enroulement de sortie alimente un redresseur double alternance (montage à point milieu), et dont le noyau est réalisé dans un matériau présentant une courbe d'aimantation aussihorizontale que possible dans le domaine de la saturation. 3 - Montage selon la revendication 2 caractérisé en ce que le transformateur est attaqué par un étage amplificateur intermédiaire additionnel. 4 - Montage selon la revendication 1 ou 2, caractérisé par le montage itératif de n transistors, aux collecteurs desquels des résistances appliquent la tension de signal à traiter, le signal d'horloge étant injecté sur la base du premier transistor et le signal de sortie dérivé par l'étage de sortie du signal d'horloge du dernier transistor. 5 - Montage selon la revendication 4, caractérisé en ce qu'un collecteur au moins est relié à une résistance additionnelle au moins (entrée). 6 - Montage selon la revendication 4 ou 5, correspondant à la fonction logique ET et caractérisé en ce que l'ensemble du montage itératif est doublé, les entrées ET correspondantes de chaque montage itératif sont réunies en une entrée ET, et l'étage de sortie est à un canal. 7 - Montage selon la revendication6, caractérisé en ce que les sorties de circuits selon la revendication 6 sont branchées en parallèle pour obtenir la fonction logique OU. 8 - Montage selon la revendication 5, correspondant à la fonction logique OU et caractérisé en ce que l'ensemble du montage est doublé, l'étage de sortie est à deux canaux et les entrées OU de collecteur correspondantes sont attaquées avec isolation galvanique dans les deux canaux. 9 - Montage selon la revendication 5 et 2, caractérisé en ce que le secondaire du transformateur comporte deux enroulements avec chacun un étage redresseur. 10 - Montage selon les revendication 3 et 5, correspondant aux fonctions logiques OU et caractérisé en ce que seul l'étage amplificateur intermédiaire est doublé, le montage itératif attaquant directement un étage amplificateur et l'autre par l'intermédiaire d'un étage inverseur de phase. 11 - Montage selon les revendications 7,8 et 10, caractérisé en ce que n = 1 dans les montages itératifs de circuits logiques pour l'obtention de la fonction OU pure. 12 - Montage selon la revendication 8, caractérisé en ce que n = 2 dans le montage itératif de circuits logiques pour l'obten- tion de fonctions mixtes ET/OU, le premier transistor ne comportant dans chaque cas qu'une entrée de collecteur et le second deux entrées de collecteur en parallèle. 13 - Montage selon la revendication 12, caractérisé en ce que chaque canal de sortie est relié à l'une des entrées de collecteur en parallèle pour l'obtention de la onction de mémoire, les secondes entrées de collecteur en parallèle et les entrées de collecteur des premiers transistors sont connectées et sorties pour le positionnement ou la libération (entrée d'effacement). 14 - Montage selon la revendication 7 avec deux circuits ET selon la revendication 6 et n = 2, caractérisé en ce que la fonction de mémoire est obtenue en appliquant le signal de sortie par réaction à une entrée ET et le signal de libération à l'autre entrée ET d'un circuit ET, le signal de positionnement à une entrée ET et le signa de libération à l'autre entrée ET du second circuit ET. 15 - Montage selon la revendication 4 ou l'une des revendications suivantes, caractérisé en ce que, pour l'obtention d'un seuil protégé contre les défauts, le fil commun des-émetteurs du montage itératif est maintenu, à l'aide d'une diode Zener par exemple, à une tension donnée par rapport à un potentiel de ré- férence, ladite tension étant légèrement inférieure à la tension du signal d'horloge, et un étage transistorisé en montage base commune applique le signal d'horloge au premier étage du montage itératif.