Brevet FR2005002A1 — publié le 19691205

i 2005002 La présente invention se rapporte à des mémoires électroniques numériques et à des systèmes de traitement des données, Parmi les nombreuses possibilités qui posent des problèmes pendant le fonctionnement d'un ordinateur , deux possibilités 5 importantes sont une programmation défectueuse et des erreurs dues à des mauvais fonctionnements de l'équipement. Lorsqu'un programme donne des résultats erronés, il est souvent possible de suivre la difficulté pour remonter à un mot particulier ou un emplacement particulier de la mémoire. Ceci ne constitue pas cepen-10 dant une réponse complète. Il faut encore déterminer ce que le programme est en train de faire exécuter en ce qui concerne ce mot ou cet emplacement particulier qui produit le dérangement. Il arrive souvent que ceci constitue la seule façon de savoir si la difficulté est due au matériel ou à la manière de l'utiliser. 15 Une façon habituelle de traiter ce problème a consisté dans le passé à utiliser un registre de diagnostic ayant la dimension d'un mot de la mémoire avec un circuit logique comparateur. Au cours d'une routine de diagnostic, ce registre et le circuit logique associé peuvent être utilisés pour fournir un signal toutes 20 les fois où un emplacement particulier est adressé. L'adresse de l'emplacement du problème est introduite à la main dans le registre de diagnostic et ensuite une comparaison est effectuée entre cette adresse et chacune des adresses appliquées à la mémoire pendant l'exécution d'un programme. Chaque fois qu'il y a corres-25 pondance, ce fait e.st signalé. De même, on peut introduire un mot de la mémoire dans le registre de diagnostic et effectuer une comparaison avec chaque mot auquel on a accès dans la mémoire. Ceci fonctionne très bien mais est coûteux en ce qui concerne l'équipement . 30 ' Une autre difficulté de diagnostic peut être rencontrée lorsqu'on utilise un équipement d'essai. Lorsqu'une source d'erreur a été déterminée comme provenant de l'équipement associé à une séquence particulière de mots de la mémoire, il est très utile de pouvoir observer les signaux en des points particuliers du circuit 35 pendant que la mémoire est cyclée d'une manière répétitive à travers un petit nombre d'emplacements. En utilisant un oscilloscope dans ce but, il faut fournir un signal quelconque pour synchroniser le balayage de l'oscilloscope par rapport à une partie particulière 69 05817 2 2005002 du cycle pour permettre l'observation. Il arrive souvent qu'on ne dispose d'aucun signal distinct dans ce but du fait que la plupart des signa.ux qui se produisent aux moments voulus sont obscurcis par d'autres signaux. Suivant la présente invention, un système numérique comprend 5 une mémoire d'emmagasinage comportant une série d'emplacements d'emmagasinage de mots pouvant être adressés ; un moyen permettant de lire ou d'extraire un mot d'un emplacement adressé pendant un mode de lecture; un moyen servant à inscrire un mot dans un emplacement adressé pendant un mode d'inscription; un générateur de pa-10 rite servant à fournir un bit de parité avec un mot inscrit; un dispositif de vérification de parifefjservant à vérifier la parité d'un mot adressé; et la combinaison avec le générateur de parité' de moyens servant/complémen'teT sélectivement le bit de parité fourni avec un mot se trouvant à un emplacement adressé. 15 Compte tenu de ce que les signaux de parité dans un ordina teur se trouvent à des points quelconques séparés et sont traités par des circuits distincts, la présente invention utilise ces circuits et les signaux de parité pour fournir des "repères" des mots de la mémoire ainsi que des signaux de synchronisation d'es-20 sai. En montant un inverseur à la sortie du générateur de parité et un commutateur servant à faire fonctionner sélectivement l'inverseur, la présente invention applique un "repère" à des mots choisis introduits dans une mémoire au moyen d'une partië défectueuse. Le dispositif de vérification de parité classique peut 25 alors indiquer ce mot chaque fois qu'on y a accès. Il est possible d'effectuer une synchronisation d'essai de la même manière en ajoutant un simple circuit de conditionnement ou de commutation pour déterminer si un bit de parité défectueux fait arrêter le fonctionnement ou se contente de fournir un signal de sortie à une 30 borne de signaux de sortie destinée à être connectée pour assurer une synchronisation d'essai. D'autres avantages et caractéristiques de la présente invention ressortiront au cours de la description détaillée qui va suivre, faite en regard des dessins annexés qui donnent à titre ex-25 plicatif, mais nullement limitatif, une forme de réalisation conforme à l'invention. Sur ces dessins : La figure 1 est un schéma synoptique du système de mémoire 69 05817 3 2005002 dans un système de traitement de données de la technique antérieure, et la figure 2 est un schéma synoptique de détails de certaines parties de la figure 1, suivant la présente invention. 5 La figure 1 représente un système de mémoire classique, avec 8BS,éqtl]3j!artnts d'entrée et de sortie. Une mémoire principale ÎO est par exemple le réseau d'une matrice rectangulaire d'éléments d'emmagasinage à noyau magnétique. Des jeux de ces éléments sont choisis pour permettre leur accès d'un registrè de mémoire 11 qui 10 est connecté à des lignes d'adresse de la matrice* Une donnée est inscrite dans un jeu de noyaux adressé en connectant des dispositifs d'excitation d'entrée de mémoire 12 aux lignes d'"ins-cription" de la matrice. Une donnée est extraite d'un jeu de noyaux adressé par la connexion d'amplificateurs de détection 14 15 aux lignes de "détection" de la matrice. Un circuit logique ET 15 est constitué par une série de portes ET qui connectent un registre local de mémoire 16 et un générateur de parité 17 au dispositif d'excitation d'entrée de lâ mémoire 12. Un signal de commande d?inscription d'une nouvelle 20 donnée (WND) est appliqué comme entrée de commande au circuit logique ET 15. Un circuit logique ET 18 est constitué par une série de portes ET qui connectent les sorties des amplificateurs de détection 14 aux dispositifs d'excitation d'entrée de mémoire 12. Un signal 25 de commande de "non" inscription d'une nouvelle donnée (WND) est appliqué comme entrée de commande au circuit logique ET 18. ' Lé registre local de mémoire 16 comporte des connexions d'entrée provenant à la fois des amplificateurs de détection 14 et d'un canal d'entrée d'une nouvelle donnée. En plus d'une conne-30 xion de sortie avec le circuit logique ET 15, le registre 16 présente également une connexion de sortie avec un générateur de parité 17 et un canal de lecture. Un vérificateur de parité 20 est monté entre les amplificateurs de détection 14 et des circuits logiques 21 qui font arrê-35 ter le fonctionnement lors de la détection d'une parité défectueuse, Une entrée de commande de lecture des circuits logiques 21 ne conditionne ce circuit que pendant la lecture. Les éléments à l'aide desquels'les circuits logiques 21 font cesser le fonctionnement peuvent se présenter sous un grand nombre de formes. Par 69 05817 2005002 exemple, la mémoire 10 fonctionne couramment d'une manière périodique sous la commande d'impulsions provenant d'une horloge. En bloquant ces impulsions les circuits logiques 21 font cesser le fonctionnement" du système lors de l'apparition d'un signal 5 d'erreur de parité. En fonctionnement, le générateur de parité 17 établit la parité d'une nouvelle donnée et fournit le bit de parité avec la nouvelle donnée aux dispositifs d'excitation d'entrée 12. Pendant la lecture, la donnée ancienne est rétablie dans la mémoire 10 10 par l'intermédiaire d'un circuit logique ET 18 shuntant le registre 16 et le générateur 17. De plus, pendant la lecture, le vérificateur de parité 20 vérifie la parité du mot qui est lu et fait cesser le traitement si une erreur de parité apparaît. Bien que le vérificateur de parité vérifie la parité à tous les 15 emplacements adressés soit pendant la lecture soit pendant l'inscription, l'erreur de sortie est bloquée pendant l'inscription d'une nouvelle donnée du fait que la correction de parité de la donnée ancienne ne présente aucun intérêt et ne ferait que gêner le fonctionnement. 20 La figure 2 ne représente que des parties de la figure 1, mais plus en détail, lorsqu'elle se rapporte â la présente invention. On a utilisé les mêmes références numériques lorsqu'elles s'appliquaient. Le système de mémoire de la figure 2 est représenté comme utilisant des mots de huit bits avec un neuvième bit 25 pour la parité. La sortie des amplificateurs de détection lH est représentée comme étant connectée par 1'intermédiaire d'un conducteur omnibus de transfert 30 au registre local de mémoire 16 et au vérificateur de parité 20. Le conducteur omnibus 30 n'est destiné qu'à indi-30 quer qu'une séide de conducteurs sont traités ensemble. Le circuit logique ET 15 est détaillé et on a représenté neuf portes ET pour huit bits plus un bit de parité. Le vérificateur de parité 20 est détaillé et on a représenté un comparateur 32 qui compare la somme modulo 2 des bits de données provenant 35 d'un additionneur 31 avec le bit provenant d'un registre 3^- Comme sur la figure 1, un signal d'erreur M pendant la lecture est transmis par une porte 35 pour faire cesser le fonctionnement. Le générateur de parité 17 est représenté avec des connexions 69 05817 s 2005002 d'entrée détaillées pour montrer les huit entrées des bits respectifs des mots de nouvelles données. Le générateur de parité 17 effectue une addition modulo 2 des bits de données et fournit ensuite une sortie "zéro" ou "un" suivant les besoins à la neu-5 vième porte ET du circuit logique ET 15 de sorte que la somme •modulo 2 de tous les neuf bits est constamment paire. Dans certains systèmes, on utilise une parité impaire, auquel cas on fait en sorte que cette somme soit constamment impaire. La sortie du générateur de parité 17 est d'habitude connectée 10 par l'intermédiaire d'un amplificateur 36 à une porte ET de parité 37- La porte 37 est connectée aux dispositifs d'excitation d'entrée de mémoire 12 pour fournir le bit de parité, pendant l'inscription d'une nouvelle donnée. Dans le mode de réalisation de la figure 2, un premier aspect de l'invention est mis en oeu-15 vre par deux portes supplémentaires ET 40 et 41, deux amplificateurs inverseurs 42 et 44, une porte OU 45 et un commutateur 46. Les portes ET 40 et 41 sont connectées chacune à la sortie du générateur de parité 17. La porte ET 40 comporte une seconde entrée provenant d'une borne A du commutateur de diagnostic 46 20 laquelle est connectée par l'intermédiaire de l'amplificateur-inverseur 42. La porte ET 41 comporte une seconde entrée qui est connectée directement à partir de la borne A du commutateur 46. La porte 40 est connectée par l'intermédiaire de l'amplificateur 36 à une première borne d'entrée de la porte OU 45. La porte 4l 25 est connectée par l'intermédiaire de l'amplificateur-inverseur 44 à une seconde borne d'entrée de la porte OU 45. La borne de sortie de la porte OU 45 est à son tour connectée à une première borne d'entrée de la porte de parité ET 37. La borne A est connectée sélectivement à une source de ré-30 férence de "conditionnement" 47 par un bras mobile 48 du commutateur. Suivant les sources de polarisation de fonctionnement appliquées aux différentes portes, la source de conditionnement 47 peut être une référence de zéro (la masse). L'aspect de la présente invention décrit ci-dessus sert â 35 complémenter sélectivement le bit de parité. Lorsque le bras 48 du commutateur n'est pas connecté à la borne A, la porte 40 est conditionnée par suite du fonctionnement de l'amplificateur-inverseur 42, tandis que la porte 4l est bloquée. Dans ces condi 69 05817 6 2005002 tions, les bits de parité provenant du générateur 17 vont par la porte 40 à l'amplificateur 36, et par la porte 45 à la porte 37 sans modification. Lorsque le bras 48 du commutateur est connecté à la borne A, 5 la porte 41 est conditionnée tandis que la porte 40 est bloquée. Ceci applique un bit de parité provenant du générateur 17 à l'inverseur 44 où il est traité avant de traverser la porte 45 pour aller à la porte 37. Un second aspect de la présente invention est mis en oeuvre 10 dans le mode de réalisation de la figure 2 en connectant la sortie "signal d'erreur" du comparateur 32 à une connexion d'entrée de chacune des portes ET 35j 50 et 51. La porte ET 35 comporte deux bornes d'entrée supplémentaires dont l'une est connectée à une commande 52 de conditionnement 15 de lecture et une autre à la borne C du commutateur 46. La connexion avec le commutateur 46 s'effectue par l'intermédiaire d'un amplificateur-inverseur 54 de sorte que la porte 34 est condition née pendant un signal de "conditionnement de lecture" si le bras 48 du commutateur n'est pas connecté a la borne C. La sortie de 20 la porte 35 est connectée à une première borne d'entrée d'une porte OU à trois entrées 55 qui â son tour est connectée à sa sortie à une borne 56 de "arrêt du fonctionnement". De même, la porte ET 50 comporte deux bornes d'entrée supplémentaires dont l'une est connectée à une commande 57 de "condi-25 tionnement d'inscription" et dont l'autre est connectée directement à la borne C du commutateur 46. La sortie de la porte 50 est connectée à une seconde borne d'entrée de la porte OU 55. De ce fait, la porte 50 est conditionnée et laisse passer un signal d'erreur de parité M vers le borne 56 pendant un signal de com-30 mande "de conditionnement d'écriture" lorsque le commutateur 46 est à la position C. La porte ET 51 comporte également deux bornes d'entrée supplémentaires qui sont connectées à la commande 57 " de conditionnement d'inscription" et à la borne B du commutateur 46, r'especti 35 vement. La sortie de la porte 51 est connectée à une troisième borne d'entrée de la porte 55- Dans le mode de réalisation de la figure 2, ce second aspect de l'invention est mis en oeuvre pour obtenir une souplesse considérable. Les avantages importants de cet aspect de l'invention 69 05817 7 2005002 ne font pas appel à la souplesse supplémentaire assurée par la porte 51 et la position B du commutateur 46. Le fonctionnement avec le commutateur 46 étant à la position D "sortie", permet aux signaux d'erreur de parité d'aller à la 5 borne 56 uniquement pendant un conditionnement de lecture. De ce fait, une erreur de parité ne fait cesser le traitement que pendant une lecture. Le fonctionnement avec le commutateur 46 à la position B permet aux signaux d'erreur de parité d'aller à la borne 56 à 10 la fois pendant le conditionnement de lecture et le conditionnement d'inscription. Le fait 'de mettre le commutateur 46 à la position C conditionne la porte 50 et bloque la porte 35 par suite du fonctionnement de l'amplificateur inverseur 54. Le fonctionnement dans cette 15 position ne permet aux signaux d'erreur de parité d'aller à la borne 56 que pendant le conditionnement d'inscription. La position C du commutateur de diagnostic 46 est particulièrement utile quand des symptômes de dérangement indiquent qu'on a eu accès à un emplacement de mémoire particulier et que 20 son contenu a été modifié d'une façon erronée. Pour déterminer le moment où ceci se produit au cours d'un programme, on intro-, duit un mot dans l'emplacement de mémoire particulier avec un bit de parité traité (commutateur de diagnostic 46 â la position A). On met ensuite le commutateur 46 à la position C et on exécute 25 le programme. A ce moment, le mot introduit avec une parité - erronée peut être extrait autant de fois que cela est nécessaire pour le programme sans faire cesser le fonctionnement. Ce n'est que lorsqu'on a accès à l'emplacement particulier de la mémoire pour une inscription que la parité erronée est reconnue et le 30 traitement arrêté. Le point du programme où se produit l'arrêt peut d'habitude être déterminé facilement soit par des compteurs qui comptent l'avance du programme, soit par les transformations de données qui se sont produites. Un troisième aspect de l'invention dans le mode de réalisa-35 tion de la figure 2 est mis en oeuvre par un commutateur 60, une porte ET 61 et une porte ET 62. Les portes 6l et 62 comportent chacune deux bornes d'entrée dont l'une est connectée dans chaque cas à la borne de sortie de la porte OU 55 et dont l'autre 69 05817 8 2005002 est connectée à une borne respective du commutateur 60. De ce fait, l'autre borne de la porte 6l est connectée à la première borne X du commutateur 60 et l'autre borne de la porte 62 est connectée à la seconde borné Y du commutateur 60. On peut faire 5 fonctionner le commutateur 60 pour connecter, alternativement -les bornes X et Y et permettre à la source 64 de conditionner les portes respectives. La borne de sortie de la porte 62 est connectée à la borne 56 d'arrêt du fonctionnement. La borne de sortie de la porte 61 est connectée à un connecteur de synchroni-10 sation de sortie servant à appliquer un déclenchement de synchronisation à un équipement d'essai. Lorsque le commutateur 60 est â la position Y, les signaux d'erreur de parité traversant la porte 55 sont appliqués au cir*-cuit faisant cesser le fonctionnement par la porte 62. Lorsque 15 le commutateur 60 est à la position X, les signaux d'erreur de parité traversant la porte 55 sont appliqués au connecteur de sortie de synchronisation par la porte 61. Le commutateur 60 est utilisé par exemple lorsqu'il se produit un fonctionnement défectueux à un endroit quelconque du 20 circuit de traitement des données qui est associé avec le cyclage de certains emplacements de mémoires particuliers ou avec certaines données qui sont traitées dans les emplacements de la mémoire ou hors de ceux-ci. On établit un circuit de mémoire qui présente le fonctionnement défectueux et ensuite en utilisant 25 le commutateur 46 le bit de parité d'un mot de la mémoire est traité. L'emplacement de la mémoire de ce mot est choisi à l'intérieur du circuit de la mémoire en un point présentant une bonne référence de temps pour synchroniser un équipement d'essai. Par exemple, ceci peut comprendre le déclenchement du balayage d'un 30 oscilloscope sur un mot proche de l'extrémité du circuit de sorte que les conditions électriques qui se présentent au début du cycle du circuit peuvent être observées. Les divers essais de diagnostic qui peuvent être effectués suivant la présente invention sont extrêmement variés et étendus. 35 Us ne sont qu'effleurés- dans la description ci-dessus. On se rend compte que l'utilisation d'un bit de parité traité pour les diagnostics constitue une caractéristique principale de la présente invention. Les autres aspects qui ont été décrits constituent des mises en oeuvre et des procédés nouveaux pour utiliser 69 05817 9 2005002 le bit de parité traité. Les mises en oeuvre particulières décrites ne l'ont ê%ê qu'à titre d'exemples . Les agencements réels de commutation et de conditionnement varieraient naturellement d'un appareil de 5 traitement des données à un autre et les signaux de parité erronés pourraient être utilisés facilement pour des diagnostics ou des essais supplémentaires en dehors de ceux indiqués. représentée qu'à titre explicatif, mais nullement limitatif, et 10 qu'elle est susceptible de diverses variantes sans sortir de son Il va de soi que la présente invention n'a été décrite et cadre 20 15 Figure 1 Figure 2 w n n tt « n it tt tt it Légendes de .dessins A Entrée d'adresse B Nouvelle donnée C Lecture E Sortie de lecture F Arrêt du fonctionnement M Signal d'erreur B Nouvelle donnée C Lecture D Sortie G Synchronisation H Arrêt du fonctionnement M Signal d'erreur 69 05817 10 2005002 REVENDICATIONS 1 - Installation numérique caractérisée en ce qu'elle comprend une mémoire d'emmagasinage comportant une série d'emplacements d'emmagasinage de mots pouvant être adressés; un. moyen 5 servant à lire ou extraire un mot d'un emplacement adressé, pendant un temps de lecture; un moyen servant à inscrire un mot dans un emplacement adressé,pendant un temps d'inscription; un générateur de parité pour fournir à un bit de parité un mot qui'y est inscrit; un vérificateur de parité servant à vérifier la pa-10 rité d'un mot adressé, et la combinaison avec ce générateur de parité d'un moyen servant à camplémenter sélectivement le bit de parité muni d'un mot, vers un emplacement adressé. 2 - Installation de mémoire numérique selon la revendication 1, caractérisée en ce qu'elle comprend une mémoire d'emmagasina- 15 ge comportant une série d'emplacements d'emmagasinage de mots pouvant être adresséç; un moyen servant à lire ou extraire un mot d'un emplacement adressé pendant un mode de lecture; un moyen servant à inscrire un mot dans un emplacement adressé pendant un mode d'inscription; un générateur de parité servant à fournir â 20 un bit de parité un mot qui/^st inscrit; un vérificateur de parité servant à vérifier la parité d'un, mot lu ou extrait; un moyen associé à ce générateur de parité servant à complémenter sé lectivement le bit de parité muni d'un mot inscrit, vers cet emplacement adressé; et un moyen associé au vérificateur de pari&t 25 servant à signaler qu'on a eu accès à un mot muni dfun bit de parité complémenté. 3 - Installation de mémoire numérique suivant la revendication 2, caractérisée en ce que le moyen associé au vérificateur de parité pour signaler le bit de parité complémenté comprend un 30 moyen servant à ne signaler sélectivement le bit de parité complémenté que pendant un^jpode de fonctionnement d'écriture,- 4 - Installât £ot£ 5 35 le bit complémenté que pendant l'une des conditions de fonctionnement suivantes choisie : (1) un mode de fonctionnement de lecture; (2) un mode de fonctionnement d'écriture; (3) à la fois les deux modes de fonctionnement, d'inscription et de lecture. 69 05817 ii 2005002 15 5 - Installation de mémoire numérique suivant la revendication 4, caractérisée en ce que le choix des conditions pour lesquelles le bit de parité complémenté est signalé est réalisé à l'aide d'unjcommutateur-sélecteur à commande manuelle. ^ 6 - Installation de mémoire numérique suivant la revendica tion 2, caractérisée en ce que le moyen servant à complémenter sélectivement le bit de parité comprend un commutateur-sélecteur manoeuvrable à la main monté de manière connecter ou déconnecter un commutateur électrique dans le trajet de sortie du générateur ^ de parité». . 7 - Installation de mémoire numérique suivant la revendication 2, caractérisée en ce que le moyen associé au vérificateur de parité pour signaler le bit de parité complémenté est connecté à un moyen servant à faire cesser le fonctionnement du système de mémoire. 8 - Installation électronique de traitement de données selon une ou plusieurs des revendications précédentes caractérisée en ce qu'elle comprend une mémoire servant à emmagasiner des mots de données constitués par des bits numériques; un moyen servant à inscrire des mots de données dans cette mémoire; un moyen servant à lice,, ou extraire des mots de données de cette mémoire, un générateur de parité servant à ajouter des bits de parité aux mots de données inscrits dans la mémoire; un vérificateur de parité servant à vérifier les bits de parité des mots de données extraits de la mémoire; et un moyen servant à complémenter sélectivement le bit de parité ajouté à un mot de donnéê et provenant dû générateur de parité de sorte que le vérificateur de parité identifie le mot à-la sortie de la mémoire par la présence de la parité complémenté#. 9 - Installation électronique de traitement de données suivant la revendication 8, caractérisée en ce que la sortie du vérificateur de parité est connectée à un moyen servant à appliquer un signal à un circuit qui fait cesser le fonctionnement de l'installation de traitement de données. "55 io - Installation électronique de traitement de données sui vant la revendication 8, caractérisée en ce que la sortie du vérificateur de parité es't connectée à une borne de connexion de sortie destinée à' appliquer une sortie de déclenchement de synchronisation destinée à être utilisée avec un équipement d'essai 20 69 05817 12 2005002 de diagnostic. 11 - Installation électronique de traitement des données suivant la revendication 8,' caractérisée en ce que la sortie du vérificateur de parité est sélectivement connectée à l'un des 5 éléments suivants : (1) un moyen servant à appliquer le signal provenant du vérificateur de parité à un circuit, faisant cesser le fonctionnement du système de traitement; (2) une borne de connexion de sortie servant à connecter la sortie du vérificateur de parité à un dispositif de déclenchement de synchronisation 10 d'un équipement d'essai destiné à être utilisé pour analyser le fonctionnement électrique du .système de traitement des données. 12 - Installation' électronique de traitement des données suivant la revendication 113 caractérisé en ce que le choix des connexions de sortie du vérificateur de parité s'effectue à l'aide 15 d'un commutateur manoeuvré à la main.