Brevet FR2012225A1 — publié le 19700313

La présente invention concerne un circuit logique et plus particulièrement des perfectionnements aux circuits ET exclusif ou OU exclusif. Comme cela est bien connu un circuit ET ou OU exclusif est 5 réalisé en utilisant une paire de transistors du même type, en connectant la base de chaque transistor à ltémetteur du tranistor opposé et en connectant ensemble les collecteurs de ceux-ci à une source d'alimentation. Lorsque deux signaux d'entrée A et B sont alimentés à lrémetteur de chaque transistor, on obtient un 10 débit ET ou OU exclusif, soit AB + AB ou AB + AB sur le contact collecteur commun, la borne de sortie du circuit ET ou OU exclusif. Avec un circuit ET ou OU exclusif de l'art antérieur un signal d'entrée est envoyé sur les émetteurs des deux transistors 15 avec un faible degré d'amplification du courant en résultant. Egalement le niveau d'amorçage de la tension collecteur présente un degré extrêmement faible d'amplification du courant. De plus le niveau d'amorçage de la tension collecteur a une valeur extrêmement faible, par exemple d'environ Ot5V, par rapport à la ten~ 20 sion entre les régions base et émetteur de sorte qu'une opération erronnée est susceptible de se produire en raison de l'intrusion des signaux de bruits externes, de sorte que le circuit ET ou OU de l'art antérieur présente undsgrê considérablement faible de ce que l'on appelle la tolérance pour les bruits. De plus, le cir-25 cuit est sujet à des restrictions en ce qui concerne le niveau d'entrée du signal. Ces inconvénients rendent le circuit ET ou OU exclusif de l'art antérieur difficilement utilisable en pratique quôiqu'il présente un certain nombre d'avantages comme circuit logique. 30 En conséquence, la présente invention a pour objet, de fournir un circuit ET ou OU exclusif qui est amélioré de façon à accroître le degré de l'amplification de courant et la tolérance aux bruits et à atténuer la restriction en ce qui concerne le niveau d'entrée du signalvA savoir le circuit ET ou OU exclusif, 35 conforme à la présente invention, comporte une paire de transistors ayant substantiellement les mêmes propriétés, au moins un élément à jonction PN connecté entre la base de chaque transistor et l'émetteur du transistor opposé et disposé, également dans le sens conducteur par rapport à la jonction PN formée entre l'émet-40 teur et la base des transistors respectifs et des moyens pour 69 22349 2 2012225 connecter ensemble les collecteurs des transistorsjun signal d' entrée étant appliqué sur l'émetteur de chaque transistor. La présente invention sera mieux comprise à la lecture de la description détaillée faite ci-après avec référence aux des? 5 sins ci-annexés dans lesquels: Fig. 1 est un schéma d'un circuit OU exclusif selon un mode de réalisation de la présente invention ; Fig. 2 est un schéma d'un circuit selon un autre mode de réalisation de l'invention, et 10 Fig. 3 est un schéma de circuit selon encore un autre mode de réalisation de la présente invention. Se référant à la figure 1, le circuit OU exclusif conforme à la présente invention comporte une paire de transistors 1 et 2 du type NPN. Leurs émetteurs sont connectés aux bornes d'entrée 15 3 et 4 respectivement. La base du transistor 1 est.connectée par l'intermédiaire d'une diode 5 et d'une résistance 6 en série à l'émetteur de l'autre transistor 2 et l'émetteur du premier transistor 1 est connectée par l'intermédiaire d'une diode 7 et d'une résistance 8, montées de façon similaire en série, à la baise du 20 transistor 2. Les collecteurs des transistors sont connectés en commun sur la borne 9 d'alimentation à travers une résistance de charge ÎO de manière à former un circuit OU exclusif. Lorsque l'on réalise un circuit ET exclusif (non représenté), conformément à l'invention, il est seulement nécessaire d1 25 utiliser des transistors du type PNP au lieu des transistors NPN 1 et 2 de la figure 1. Dans ce cas, la tension de la source d'alimentation et les impulsions d'entrée à appliquer sur les bornes d'entrée 3 et 4 ont, naturellement, une polarité inverse à celle de figure 1. Cependant, étant donné que le dit circuit 30 ET exclusif a exactement la même dispositifon et fonctionne de la même manière que le circuit OU exclusif de la figure 1, il ne sera pas décrit plus en détail. Se référant à nouveau au mode de réalisation de la figure 1, les diodes 5 et 7 sont connectées dans le sens conducteur par 35 rapport à la jonction PN formée entre la base et l'émetteur de chaque transistor 1 ou 2. D'autre part, la borne de sortie du circuit OU exclusif est munie d'un transistor 11 du type NPN agissant comme amplificateur. Le collecteur de ce transistor 11 est connecté à une borne de 40 sortie 12 et également à la borne 9 d'alimentation à travers une 69 22349 3 2012225 résistance 13. L'émetteur du dit transistor 11 est mis à la masse et la base de celui-ci est connectée au contact commun des collecteurs de la paire de transistors 1 et 2 par une diode changeu-se de niveau 14 ayant une polarité dans le sens conducteur par 5 rapport à la jonction PN formée entre la base et l'émetteur du transistor, 11. On oeut de même, si nécessaire, disposer, comme illustré dans la figure 1, une résistance 15 entre la baise du transistor 11 et la masse de manière à réduire le temps d'emmagasinage du dit transistor 11. 10 On décrira maintenant le fonctionnement du circuit OU excki-r sif représenté dans la figure 1. On suppose que les bornes d'entrée sont conçues de manière à recevoir une impulsion positive de, par exemple, 5V et que la borne d'alimentation 9 est déjà alimentée de façon similaire sous 5V. Ainsi lorsqu'une impulsion posi-15 tive de 5V est appliquée en même temps sur les bornes d'entrée 3 et 4 les transistors 1 et 2 sont alors éteints. Etant donné que sous cette condition, la diode 14 est polarisée dans le sens con« ducteur, le transistor 11 est allumé pour amener la borne de sor» tie 12 à avoir approximativement le potentiel de la masse, ce qui 20 empêche l'apparition- d'un débit. Lorsqu*aucune des bornes d'en= trée 3 et 4 ne reçoit une impulsion positive les transistors 2 et 1 enpêchent de façon similaire 11 app ar i t ion dsun débit sur la borne de sortie 12. A savoir, si l'état dans lequel les bornes d'entrée 3 et 4 sont alimentées avec une impulsion positive est 25 désigné par (1,1), conformément à l'indication numérique, et 1* état dans lequel aucune des dites bornes d'entrée 3 et 4 ne reçoit une impulsion d'entrée positive est désigné par \0,0), le réseau des débits dans ces deux états sera respectivement "O". Ensuite, lorsque seule la borne d'entrée 3 reçoit une im~ 30 pulsion d'entrée positive, le transistor 1 est éteint et le trasa° sistor 2 est allumé. En conséquence, le potentiel anodique de la diode 14 a substantiellement un niveau zéro et le transistor 11 a sa base déchargée du potentiel de polarisation pour devenir non conducteur, ce qui provoque l'alimentation de la borne de sortie 35 12 avec substantiellement la même tension que celle qui est appliquée sur la borne d'alimentation 9. A savoir, si les entrées sur les bornes d'entrée 3 et 4 sont représentées par (1,0) ou (O,1), conformément à l'indication numérique, le débit deviendra "1" dans les deux cas. Une telle opération logique est caracté-40 ristique du circuit OU exclusif ci-dessus mentionné» 69 5 ÎO 15 20 25 30 35 40 22349 4 2012225 De plus, en ce qui concerne la tolérance des bruits autorisés pour les transistors 1 et 2, le niveau d'amorçage de la tension collecteur des transistors 1 et 2 en fonction de la tension entre les régions base et émetteur de ceux-ci peut être élevé d'environ deux fois celui qui était possible avec le circuit de l'art antérieur, en raison de l'action des diodes 5 et 7 respectivement interposées entre la base de chaque transistor et les bornes d'entrée 3 et 4, ce qui améliore substantiellement la tolérance pour les bruits. Ceci permet également une tension de résistance inverse accrue entre les régions base et émetteur des transistors 1 et 2 et une amplitute élargie des signaux dtentrée. De plus, étant donné que la borne de sortie du circuit OU exclusif est munie d'un transistor 11 agissant comme amplificateur, on assure une compensation substantiellement complète dans le cas d? une amplification de courant insufissante qui pourrait autrement se produire dans le dit circuit OU exclusif. De même, les variations dans les propriétés des signaux d'entrée alimentés aux transistors 1 et 2 compris dans le dit circuit OU peuvent être contrôlées complètement par les résistances 6 et 8 prévues dans le circuit de base de chaque transistor, de sorte qu'il est possible pour le circuit dans son ensemble de recevoir des signaux d1 entrée qui ne présentent substantiellement aucune variation. Il est également prévu une diode changeuse de niveau 14 entre le circuit OU exclusif et le transistor 11 ce qui assure à l'ensemble du circuit uneplus grande tolérance aux bruits. Si on prévoit de plus une résistance comme indiqué dans la figure 1, la vitesse de l'opération logique sera encore accrue. La figure 2 représente le cas dans lequel on utilise, au lieu de la diode changeuse de niveau 14 de la figure 1, un transistor 16 qui est amené à agir en fait comme diode par suite de la connexion de l'émetteur et la base du dit transistor 16. A part cela, le mode de réalisation de la figure 2 fonctionne exactement de la même manière que celui de la figure 1 de sorte que les parties de la figure 2 qui sont identiques à celles de la figure 1 sont désignées par les mêmes références et ne seront pas décrites. Le mode de réalisation de la figure 3 comprend un transistor changeur de niveau 17 au lieu de la diode similaire 14 de la figure 1» La base du dit transistor changeur de niveau 17 est con 69 22349 5 2012225 nectée au point commun des collecteurs des transistors 1 et 2 utilisés dans le circuit OU exclusif, son émetteur étant connecté à la base du transistor 11 utilisé comme amplificateur et son collecteur au point milieu P des résistances de charge 18 et 19. 5 le mode de réalisation de la figure 3 fonctionne également substantiellement de la même manière que les deux modes de réalisation précédents de sorte que les parties identiques de la figure 3 sont désignées par les mêmes références que celles des figures 1 et 2 et leur description sera omise. 10 Comme mentionné ci-dessus, la présente invention a presque complètement éliminé les insuffisances rencontrées avec les circuits ET ou OU exclusif de l'art antérieur et elle a rendu possible de réaliser un circuit logique simple mettant en oeuvre le dispositif simple d'un circuit ET ou OU exclusif dérivé de l'in-15 vention. En conséquence, l'invention présente l'effet avantageux de permettre de réaliser sous une forme très simple, le dispositif d'addition et de soustraction conventionnel qui a jusqu'ici seulement consisté en une combinaison de circuits logiques fondamentaux, ce qui entraînait inévitablement un mécanisme complexe, 20 tout en réduisant le coût et en accroissant sa sécurité de fonctionnement. Comme décrit précédemment, le circuit ET ou OU exclusif de la présente invention comprend une paire de transistors ayant substantiellement les mêmes propriétés et une paire de diodes 25 montées dans le circuit de base des transistors respectifs."En conséquence, si on utilise un circuit intégré pour fabriquer le dit dispositif, il sera très facile de prévoir une paire de transistors et une paire de diodes ayant respectivement substantiellement les mêmes propriétés. Ceci présente un grand intérêt en 30 particulier pour la fabrication. 69 22349 6 2012225 REVENDICATION 1.- Un circuit ET ou OU exclusif comprenant une paire de transistors substantiellement identiques, la base de chaque transistor étant connectée à l'émetteur de l'autre transistor et les collecteurs des deux transistors étant connectés en commun sur le 5 circuit d'alimentation, les signaux d'entrée étant envoyés sur les émetteurs des transistors, caractérisé en ce qu'au moins un élément à jonction PN est connecté entre la base de chaque transistor et l'émetteur du transistor opposé en étant disposé dans le sens conducteur par rapport à la jonction PN formée entre l'émetteur ÎO et la base des transistors respectifs» 2.- Un circuit ET ou OU exclusif selon la revendication 1 caractérisé en ce que dans le circuit base des deux transistors une résistance est montée en série avec l'élément à jonction PN, 3<>- Un circuit ET ou OU exclusif selon la revendication 1 15 caractérisé en ce que sur le point commun des collecteurs des transistors est connectée une extrémité d'au moins un second élément à jonction PN changeur de niveau, l'autre extrémité du dit élément étant connectée à la base d'un transistor d'amplification et le collecteur du transistor d'amplification étant connecté à la borne 20 de sortie. 4.- Un circuit ET ou OU exclusif selon la revendication 3. caractérisé en ce que la base du transistor d'amplification est mise à la masse à travers une résistance. 5.- Un circuit ET ou OU exclusif selon la revendication 3 25 caractérisé en c e que le second élément à jonction PN -est un transistor connecté de façon à agir comme diode. 6.- UN circuit ET ou OU exclusif selon la revendication 3 caractérisé en ce que le second élément à jonction PN est constitué par un transistor dont la base est connectée au point com- 30 mun des collecteurs des transistors montés par paire et dont 1* émetteur est connecté à la base du transistor d'amplification, le collecteur en étant connecté à un circuit d'alimentation à travers une résistance de charge.