Brevet FR2012203A1 — publié le 19700313

la présente invention concerne un système qui permet de permuter un certain nombre de canaux obtenus à partir de quelques uns ou de tous les systèmes du type à modulation par impulsions codées, dite "FCL", qui convergent sur un même 5 noeud ^ d'un réseau maillé, afin de pouvoir les sortir et les transmettre à destination d'un autre noeud B du réseau, sans qu'il faille recourir à la démodulation de ces canaux jusqu'à la bande audio, à leur regroupement dans la bande audio, à la remodulation et enfin à la transmission du nouveau groupe de 10 canaux ainsi obtenus. Dans le cadre des systèmes "PCM" on connaît de,s dispositifs qui permettent de réunir plusieurs systèmes ayant un petit nombre de canaux en un système unique dont le nombre de canaux est égal à la somme du nombre de ceux qui constituent les 15 systèmes de départ, avec une vitesse de transmission.qui est égale à la somme de celle des systèmes de départ. la présente invention vise un système, permettant d'extraire le code d'un ou de plusieurs canaux, au choix, à partir de quelques uns ou de la totalité des systèmes PClii qui 20 convergent vers un noeud A, et de réunir les codes de ces canaux dans un nouveau système à envoyer à un autre noeud B, sans augmenter sensiblement la vitesse de transmission. On considère un noeud A sur lequel convergent n systèmes PCL ayant chacun K canaux. Cn suppose en outre que l'on 25 veut en extraire n^ canaux du premier système, n.^ du second,...» nm du mième. Le.nombre n^ (i = 1, 2.... m) des canaux que l'on veut extraire du ième système peut être défini à volonté pour chaque valeur de i, en respectant les conditions n^j + n.2 + • • • • + n^ + ... 30 En outre, une fois fixé le nombre des canaux que l'on veut extraire de chaque système, il est encore possible de déterminer à volonté les canaux particuliers que l'on veut extraire de chaque système. 'Tous les canaux qui convergent sur le noeud A ont des 35 vitesses de transmission qui sont proches de V bit/s, (cette' vitesse varie entre un minimum VOE1 et un maximum V^). Le fait que les divers canaux n'ont pas la même vitesse f_e transmission introduit une difficulté supplémentaire dans la permutation étant donné qu'il n'est pas possible de transmettre avec le même 40 système PCk des canaux ayant des vitesses différentes. Un mode g^0 original | 69 12425 2 •-20.V22Q3, v possible de la résolution du problème de la permutation est de décoder les canaux que l'on veut extraire, de recueillir les canaux audio ét de les envoyer à un système modulateur-émetteur qui les transmet vers le noeud B" souhaité.- Il est évident que ce 5 procédé comporte l'utilisation d'un appareillage important, entraînant une augmentation de l'encombrement et du coût, ainsi qu'une détérioration de la qualité du signal, étant donné les nombreuses manipulations que subit celui-ci. Le procédé et le dispositif -selon l'invention per-10 met d'éviter le décodage des signaux, avec un avantage évident, à la fois au point de vue du coût et de l'encombrement de l'appareillage, et aussi de la qualité de la transmission. Selon l'inventicn, les groupes de 8 bits constituant les "syllabes" en provenance de chacun des canaux aboutissant sur le noeud A sont .15 inscrits dans un nombre égal de mémoires de 8 bits - chacune, à la vitesse à laquelle ils arrivent (à chaque canal correspond une mémoire bien définie. Les mémoires qui correspondent aux canaux qui doivent être extraits et retransmis vers un autre noeud B sont relues 20 les unes après les autres à une vitesse V' qui est supérieure à ^oM* ce-'-a a^in d'avoir la certitude que pour chaque mémoire la vitesse de lecture est supérieure à la vitesse d'écriture et que par conséquent le contenu de chaque mémoire est bien intégralement lu. La lecture est effectuée en testant de façon cyclique le 25 contenu des mémoires correspondant aux canaux qu'il s'agit de sortir et en formant ainsi une séquence de "syllabes" auxquelles on ajoute périodiquement un signal de synchronisation. A chaque syllabe lue, on ajoute encore un bit de contrôle auquel on donne la valeur "G" si au moment de la lecture la mémoire est chargée 30 et la. valeur "1" si la mémoire n'est pas chargée. En effet, comme la vitesse de lecture est supérieure à la vitesse d'écriture-, de temps à autre, une mémoire n'aura pas eu le temps de recevoir une nouvelle écriture. La vitesse de transmission Y' du système ainsi formé est donc supérieure à celle des systèmes qui conver-35 gent sur le noeud A. Si l'on voulait appliquer également au noeud B le procédé ainsi décrit pour le noeud A, il serait nécessaire de recourir pour le noeud B à une vitesse de transmission V" supérieure à V', et,dans ces conditions, on-serait rapidement conduit- à des vitesses de transmission excessives ce qui limite-40 rait fortement le nombre de noeuds dans lesquels on pourrait successivement opérer un tel reclass3ment des messages. BAD ORIGINAL] 69 12425 3 2012201 Afin de surmonter cet inconvénient et pour que l'on puisse répéter le processus sur un nombre de noeuds pratiquement illimité on veille (au noeud de destination) à ramener la vitesse de transmission de chaque canal à la valeur initiale. Au noeud 5 B de destination, les syllabes sont chargées dans des mémoires à 9 bits (b bits pour la syllabe et 1 bit de contrôle) avec une vitesse d'écriture V* qui est égale à la vitesse d'arrivée. Etant donné que pour cnaque canal, la vitesse de répétition de la valeur "1" des bits de contrôle est égale à la différence 10 entre la vitesse de transmission à l'entrée du noeud B et la vitesse originelle, autrement dit la vitesse de transmission pour le canal en auesi;ion à l'entrée du noeud A, il est possible de déterminer au noeud B une telle vitesse originelle et de lire ainsi la mémoire associée au canal considéré à la vitesse ini-15 tiale en transférant le contenu sur une seconde/mémoire à 8 bits. Ensuite, à partir de cette seconde mémoire, on peut procéder à de nouvelles permutations entre les canaùx convergents sur le noeud B en agissant de la façon déjà décrite pour les canaux cpnvergents sur le noeud A. 20 Le même système est utilisé pour décoder, quand cela est nécessaire, un nombre de canaux non supérieur à K, ces canaux étant choisis entre les m.k- canaux portés par les m systèmes PCiii qui convergent sur le noeud. Les mémoires relatives aux canaux désirés sont encore lues dans ce cas à la vitesse Y' 25 supérieure à en formant ainsi une suite de syllabes qui sont envoyées au décodeur. Les niveaux décodés sont tout d'abord enregistrés sur des condensateurs de mémoire, puis ils sont envoyés aux lignes à basse fréquence au rythme originel de chaque canal ce rythme étant retrouvé par le procédé déjà décrit précédemment. 30 Le système ainsi proposé peut être également appli qué quand on a affaire à des canaux modulés en & (delta) et non à des systèmes PCLi. Etant donné que dans ce cas chaque syllabe est formée par un seul bit, l'adjonction d'un bit de contrôle conduirait à une augmentation excessive de la vitesse de lecture 35 et par conséquent de la vitesse de retransmission. On peut pallier cet inconvénient en recourant, pour envoyer en ligne l'information de contrôle • superposée à 1'information binaire de modulation, à une modulation du type ternaire, par exemple par différence de phase + 120° ou 0°. bad original j 69 12425 4 20l22ûJ La présente 'invention vise un système de circuit qui permet de réaliser la permutation de canaux appartenant à des systèmes PCM convergeant vers un noeud d'un réseau maillé, en recourant à des circuits élémentaires, en eux-mêmes connus 5 dans les techniques de ICiî et de traitement électronique de l'information. Le système selon l'invention est caractérisé en ce que chacun des canaux de l'un des systèmes PCL convergeant sur le noeud, après avoir traversé un circuit de régénération, est enregistré à une vitesse qui est égale à la vitesse de transmission 10 du système auquel appartient le canal, cela dans une cellule qui lui correspond dans une première mémoire, et sous commande d' une première horloge, elle-même pilotée par les signaux de codification et de synchronisation qui sont associés au système lui-même. oi le système provient d'un terminal, la vitesse de trans-15 mission de cnaque canal coïncide avec la vitesse originelle. Si le système provient d'un autre noeud, la vitesse de transmission de chaque canal est égale à V' qui est supérieure à la vitesse de transmission originelle. Pour amener chaque candi à la vitesse originelle, on le transfère de la cellule de la première mé-20 moire dans une cellule d'une seconde mémoire où le message est repris à la vitesse originelle. Afin d'obtenir la permutation par le procédé selon l'invention, les cellules relatives aux canaux à permuter sont lues à une vitesse Y' qui est supérieure à la vitesse originelle de transmission, cela au moyen de circuits 25 de lecture qui sont commandés par une seconde horloge et les canaux correspondants sont envoyés au travers d'un circuit de sortie jusqu'au noeud suivant. tuées à la vitesse Y et que les lectures sont effectuées à la 30 vitesse Y' qui est supérieure à V , il peut se faire qu'entre deux lectures successives, on ne rencontre aucune écriture. Afin de permettre l'élimination, au niveau de la réception, de ces lectures "parasites", on associe aux bits qui portent l'information, un bit supplémentaire de contrôle qui a la valeur "1" 35 pour les lectures parasites et la valeur "0" dans les autres cas. Ce bit est fourni par un multivibrateur bistable qui est associé à chaque cellule et qui est commuté sur la position "0" quand on a l'enregistrement et sur la position 1 quand on a la lecture. L'horloge qui commande la mémoire détermine la fréquence d'occur-40 rence de' la valeur "1" du bit de contrôle, fréquence qui corres- Etant donné que les écritures en mémoire sont effec- 69 12425 5 2012203 pond à la différence entre la vitesse de transmission V' et la vitesse originelle de transmission de chaque canal et qui permet de retrouver, par battement ou par modulation (ou par tout autre procédé analogue), la fréquence originelle de chaque canal. 5 Le procédé permet également, de démoduler quelques uns des canaux qui convergent sur le noeud. Dans ce cas également les canaux sont réunis en un système PC**. unique à vitesse Y' qui parvient au travers d'un régénérateur, jusqu'à un décodeur. Après décodage les canaux individuels'sont emmagasinés dans les 10 cellules d'une mémoire à condensateur à la vitess-e d'arrivée, puis sont transférés de cette mémoire sur les circuits à basse fréquence au rythme initial de cnaque canal. L'horloge qui commande le décodeur et les circuits à basse fréquence est analogue à celle qui commande la mémoire 15 et elle accomplit les mêmes fonctions. L'invention sera décrite ci-après de façon plus • détaillée en se référant à un exemple particulier de réalisation et aux-dessins ci-annexés, lesquels sont fournis à titre purement illustratif et non limitatif et dans lesquels : 20 La figure 1 est un schéma synoptique d'un noeud d'un réseau maillé unidirectionnel, réalisé selon l'invention, dans lequel on a indiqué explicitement seulement deux circuits, l'un qui est relatif aux signaux ayant une vitesse de transmission VQ alors que l'autre est relatif aux signaux qui proviennent d'un 25 noeud où a été réalisée la permutation et qui arrivent avec une vitesse de transmission V'. La figure 2 représente un schéma synoptique d'un circuit selon l'invention qui permet de décoder K canaux choisis arbitrairement parmi ceux qui convergent sur le noeud. 30. La figure 3 représente un schéma synoptique de l'hor loge qui commande les mémoires et/ou le circuit de décodage. La figure 4a est un schéma synoptique d'un noeud sur lequel convergent quatrë systèmes PCu bidirectionnels qui sont permutés entre eux. 35 La figure 4b est un schéma synoptique d'un noeud sur lequel convergent deux systèmes bidirectionnels PCM en provenance d'autres noeuds et deux terminaux PCM, lesquels sont permutés entre eux. Dans le schéma synoptique de la figure 1, les canaux 40 en provenance d'un terminal, à la vitesse de transmission VQ, BAD ORIGINAL] 69 12425 6 2012203 aboutissent.par la ligne 1 sur le circuit régénérateur 2-, pour passer ensuite dans la mémoire 5» Cette mémoire est composée de K mémoires partielles ou cellules dont chacune correspond à un canal bien déterminé et qui sont respectivement formées par 5 9 bascules bistables dont o sont réservées pour le code, alors que la dernière bascule qui engendre un signal de contrôle est amenée à commuter sur la position "U" lors de l'enregistrement d'une syllabe dans la cellule, et sur la position "1" lors d'une lecture- 10 La mémoire 5 est commandée par les lignes 4 à partir d'une horloge > qui est elle-même pilotée par les signaux de code et de synchronisation qui lui parviennent par la voie 15, grâce à quoi les informations relatives à chaque canal sont effectivement introduites dans les cellules correspondantes de la mémoire 15 à la vitesse Yq. ^.es signaux qui proviennent d'un noeud où a été opérée une permutation sont reçus au contraire à la vitesse Y'. Ils parviennent par la voie 6 dans le circuit régénérateur 7 (qui est analogue au circuit régénérateur 2) et ils*entrent ensuite dans la mémoire 9- Cette mémoire est constituée par K 20 cellules de 9 bits (8 bits de code et un de contrôle). L'horloge 8 qui est pilotée par les signaux de code et de synchronisation lui provenant par la voie 19 contrôle la mémoire 9 au travers du faisceau de liaison 17? grâce à quoi chaque canal est enregistré dans la cellule correspondante. En outre, une fois déterminée 25 pour chaque canal la fréquence d'occurrence de la valeur "1" du bit de contrôle, on en déduit la vitesse de transmission originelle de chaque canal et l'on commande par l'intermédiaire du faisceau 16 l'enregistrement de chaque canal dans la cellule correspondante de la mémoire 10 (analogue à la mémoire 5) cela iiO à la .vitesse originelle Yo1 *••• Vok* Tous les canaux étant enregistrés en mémoire à leur vitesse originelle, on procède à la permutation par le procédé déjà décrit. Une horloge 11 commande par l'intermédiaire des lignes 20, les circuits de lecture 12, en leur permettant de 35 lire à la vitesse Y' les cellules des mémoires 5 et 10 correspondant aux canaux que l'on veut recueillir : les résultats des lectures ainsi effectuées (plus le signal de synchronisation) sont concentrés sur le circuit de sortie 13 qui les envoie au noeud suivant. Ce circuit 13 reçoit le signal de synchronisation 40 en provenance de l'horloge 11, par la ligne 14. Les deux circuits 12425 7 2012203 de lecture ont été affectés du même numéro pour la raison qu'ils sont strictement identiques. Le nombre 18 indique que chaque mémoire peut être lue par un nombre quelconque de circuits de lecture installés dans le noeud. 5 Le schéma de la figure 1 a été établi à seule fin d1 indiquer quels sont les circuits qui sont utilisés auand le système PCL parvient à un noeud à la vitesse normale de transmission VQ et quels sent ceux qui sont utilisés quand la vitesse de transmission du système PCL aboutissant à un noeud a une valeur éga-10 le à 7'. Il est clair que sur un noeud donné convergent ou peuvent converger plus de deux systèmes, et parmi ceux-ci quelques uns à la vitesse nominale 7q et d'autres à la vitesse plus élevée Y'. Il est donc logique que dans chaque noeud se trouve un circuit pour chaque systeme PCL aboutissant à ce noeud et que 15 chacun de ces circuits soit du type correspondant à la vitesse propre de transmission du système. Dans la description, on a supposé implicitement que tous les systèmes non permutés ont la même vitesse nominale YQ et que tous les systèmes antérieurement permutés ont la même vitesse 7' . Il va de soi que ces supposi-20 tions ne sont faites qu'aux fins de simplifier la description et qu'elles ne sont en aucun cas nécessaires pour le bon fonctionnement du procédé selon l'invention. Sien n'empêche en fait d'attribuer à l'horloge 11 non point la vitesse 7' comme cela est indiqué sur la figure, mais une vitesse V", supérieure ou 25 inférieure à 7', pourvu qu'elle soit supérieure à 7^. La figure 2 représente le schéma synoptique du circuit utilisé pour décoder K canaux. Le système PCii en provenance du circuit de sortie d'un noeud et contenant les canaux qui ont été permutés par les circuits montrés sur la figure 1, abou-50 tit par la ligne 21 à la vitesse de transmission 7', sur le circuit régénérateur 22 (analogue aux circuits indiqués en 2 et 7 sur lafigure 1). Le signal régénéré est ensuite envoyé au décodeur 2p. Les niveaux décodés sont chargés à la vitesse 7' dans les condensateurs de mémoire 28. L'horloge 24 (elle est analogue 35 à celle qui est indiquée en 8 sur la .figure 1) qui est pilotée par les signaux de code e"C ae synchronisation qui lui parviennent par la voie 25 commande, au travers du faisceau de liaison 26, le décodeur 23. 2n outre, une fois déterminé pour chaque canal la fréquence d'occurrence de la valeur "1" du bit de contrôle, 40 l'horloge détermine la vitesse de transmission originelle de BAD original] 69 12425 8 2012203 chaque cahal ^0%) comEiand-eî l'intermédiaire du faisceau 27, le transfert des signaux mémorisés dans les condensateurs de maintien sur les lignes correspondantes à basse fréquence 29, cela à la vitesse originelle de chaque canal. 5 La figure o comprend un schéma synoptique de l'horlo ge indiqué en .8 sur la figure 1, en ce qui concerne plus particulièrement les circuits qui permettent d'éliminer les lectures parasites et de déterminer, canal par canal, la vitesse originelle V01 ..... Dans la figure on a repris dans la mesure 10 du possible les notations adoptées sur la figure 1. L'horloge 30 émet des signaux A. ^ «... qui correspondent aux k phases (intervalles) du canal et, pour chaque intervalle de temps du canal, les 9 signaux b^ .... b^ qui correspondent aux 9 bits du code. L'ensemble des signaux^ ^ et b^ 15 commande la mémoire 9 par le faisceau de liaison 17« Chacun des k circuits ET 31 correspondant chaque fois à un canal, reçoit le signal b^ qui correspond au bit de contrôle et le signal Zi correspondant au canal lui-même. Si le bit de contrôle a. la valeur "o", le circuit correspondant 32 qui 20 reçoit sur l'autre entrée un signal de fréquence V' à partir de l'horloge 30, par la voie 33, engendre un signal (Vq-j ••• correspondant à la vitesse originelle du canal en question qui commande la cellule de la mémoire 10 relative à ce canal. La figure 4-a indique schématiquement la structure 25 'd'un noeud dans lequel convergent quatre lignes bidirectionnelles Les lettres majuscules indiquent les quatre noeuds qui sont reliés au noeud en question. Les lettres minuscules qui sont tracées à l'intérieur du rectangle en pointillés qui symbolise le noeud, indiquent les sorties des-parties réceptrices, sorties 30 qui sont reliées aux émetteurs relatifs aux autres noeuds (par raison de clarté on a préféré ne pas montrer matériellement la liaison entre une partie réceptrice et les autres parties émet-trices). Chaque partie réceptrice est constituée par le récepteur proprement dit R, comprenant le circuit régénérateur 7 et 35 l'horloge S de la figure 1 et par une mémoire Li qui correspond aux mémoires 9 et 10 de la figure 1. La partie émettrice T correspond à l'ensemble de l'horloge, des circuits de lecture et du circuit de sortie qui sont indiqués respectivement en 11, 12, 13 sur la figure 1. On peut voir que chaque partie émettrice est 40 reliée aux parties réceptrices des autres canaux qui convergent BAD ORIGINAL. 69 12425 9 2012203 sur le noeud. La figure 4b indique schématiquement la structure d' un noeud sur lequel convergent deux lignes "bidirectionnelles provenant d'autres noeuds et deux lignes bidirectionnelles provenant 5 dé deux terminaux PCiu (dans la figure, 'les systèmes qui sont à l'extérieur du rectangle en pointillés symbolisant le noeud). En ce qui concerne les circuits relatifs aux lignes en provenance d'autres noeud 1.1 et ÎT, leur structure ne diffère pas de celle qui était indiquée pour les circuits de la figure 4a 10 Pour l'instant on se préoccupera uniquement d'un terminal ICL et des circuits correspondants. Dans les terminaux PCL. la partie émettrice T est de type connu, alors que la partie réceptrice R a la structure qui est indiquée sur la figure 2. En ce qui concerne les circuits à 15 l'intérieur du noeud, la partie réceptrice R comprend le circuit régénérateur et l'horloge indiquée en 2 et 3 sur la figure 1, alors que la mémoire M correspond à la mémoire 5 de la figure 1. La partie émettrice ï a la structure précédemment indiquée. A savoir, elle comprend l'horloge, les circuits de lecture et le 20 circuit de sortie qui sont indiqués en 11, 12 et 13 sur la figure 1. BAD ORIGINAL* 69 12425 10 2012203 . EEVSiœiCATIOliS 1 - Un système permettant de réaliser la permutation de canaux de systèmes à modulation par impulsions codées, dite "PCM", qui convergent dans un noeud d'un réseau maillé, caractérisé en ce que tous les canaux appartenant aux systèmes 5 PCM qui convergent dans le noeud sont enregistrés dans les cellules d'une première mémoire contrôlée par une première horloge, à une vitesse qui ëst égale à la vitesse de transmission du système PCM auquel appartient le canal; en ce que les canaux sont transférés dans des cellules correspondantes d'une seconde mé-10 moire où ils sont enregistrés à une vitesse qui est égale à la vitesse originelle du canal considéré; en ce que les cellules correspondant aux canaux qu'il s'agit de permuter sont lues par un circuit de lecture, contrôlé par une seconde horloge; à une vitesse^qui est supérieure à la vitesse d'enregistrement; en ce 15 que _i.es signaux résultant de la lecture sont réunis- dans un circuit de sortie et sont envoyés à un autre noeud sous forme d'un système PCM ayant une vitesse de transmissionY'et en ce'qu'à chacun des canaux du système PCM ainsi obtenu est associée une information supplémentaire qui, à la réception, provoque tout d'abord 20 l'élimination des lectures effectuées quand la mémoire était déchargée et qui sont par conséquent privéés de signification, et ensuite la détermination de la vitesse originelle de chaque canal, et enfin l'enregistrement de l'information associé à chaque canal dans la cellule correspondante de la seconde mémoire 25 à une vitesse qui est égale à la vitesse originelle de transmission. 2 - Un système selon la revendication 1, caractérisé en ce que l'information supplémentaire est fournie par un multivibrateur bistable qui est associé à chaque cellule de la 30 seconde mémoire.et qui bascule dans la position "G" lors de l'enregistrement du canal dans la cellule et dans la position "1" lors de la lecture. 3 - Un système selon les revendications 1 et 2 caractérisé en ce que la première horloge, non seulement contrô- >5 le la première mémoire, mais encore relève canal par canal la fréquence d'occurrence de la valeur "1" de l'information supplémentaire- associée à chaque canal, détermine par battement de la BAD ORIGINAL1 12425 n 2012203 fréquence de transmission Y' du système avec la fréquence d'occurrence des valeurs "1" ou par tout autre procédé équivalent, la fréquence originelle de transmission et commande l'enregistrement de chaque canal dans la cellule correspondante de la seconde mémoire à la vitesse originelle du canal considéré. 4 - Un système permettant de décoder quelques uns des canaux appartenant aux systèmes PCIvl qui convergent sur un noeud et qui sont permutés de la façon indiquée à la revendication 1, caractérisé en ce qu'un système PGM provenant du circuit de sortie du noeud et ayant la vitesse de transmission Y' est décodé dans un décodeur; en ce que chaque canal décodé est enregistré dans une cellule correspondante d'une mémoire à condensateur, et est transféré à une vitesse égale à la vitesse originelle du canal à destination de sorties à basse fréquence; et en ce qu'une horloge qui contrôle le décodeur à la vitesse Y' détermine également la vitesse originelle de transmission de chaque canal et commande le transfert du contenu des mémoires à condensateur À destination des lignes correspondantes à basse fréquence, cela à-.la vitesse originelle du canal considéré. BAD ORIGINAL^