Brevet FR2010194A1 — publié le 19700213

La présente invention concerne un générateur d'impulsions de chronométrage destiné à être utilisé dans des calculateurs électroniques et plus spécifiquement elle concerne tin générateur d'impulsions de chronométrage qui est applicable à des registres 5 à décalage à deux phases„ Un des principaux objets de la présente invention est de prévoir un circuit pour engendrer des impulsions de chronométrage de largeur désirée sans aucun appareillage compliqué tels que des registres, des compteurs etc... De façon à atteindre le but 10 de l'invention, un registre à décalage du type dynamique à deux phases est alimenté par des impulsions de lecture et de mémoire pour fournir à un étage de celui-ci un débit qui est transmis à chaque étage et le produit logique d'un débit au dernier étage de celui-ci si bien que l'impulsion de lecture est utilisée comme 15 xine impulsion de lecture appliquée au registre à décalage suivant, si bien qu'un débit de n'importe lequel registre à décalage est transmis au registre à décalage suivant. Ainsi une pluralité de registres à décalage peuvent fournir des impulsions de chronométrage de largeur désirée. 20 Suivant des caractéristiques de la présente invention, il est possible de fournir une impulsion de lecture pour le registre à décalage ultérieur de façon à stabiliser le fonctionnement même dans le cas d'un débit du registre à décalage ayant une forme d'onde perturbée. 25 D'autres objets et caractéristiques de la présente inven tion apparaîtront à la lecture de la description suivante donnée en relation avec les dessins ci-joints dans lesquels : La figure 1 montre un diagramme de blocs d'un exemple de mise en oeuvre de la présente invention. 30 La figure 2 montre un diagramme de circuit d'un étage quel conque d'un registre à décalage du type dynamique à deux phases pour être destiné à être utilisé pour mettre en pratique la présente invention. La figure 2 montre des formes d'ondes en se référant au dé-35 bit de chaque enregistreur à décalage. En se référant à la figure 1, des registres à décalage 1 et 2, du type dynamique à deux phases employant chacun des transistors^ effet de champien oxyde de métal semi-conducteur, sont constitués respectivement de quatre étages, premier, second, troi-4-0 sième et quatrième, le débit de chaque étage, exeepté le dernier 69 18429 a 2010194 étage, étant connecté à l'entrée du premier étage à travers des circuits NOR (NOïT/OU) 3 et 4 respectivement. En conséquence, dans de tels registres à décalage 1 et 2 "comportant quatre étages comme "représentés, l'entrée sur le premier 5 étage sera zéro dans le cas où il n'y a aucun débit daiis aucun des étages premier, second et troisième. montre les impulsions de lecture pour le registre à décalage 1 et 02 montre les impulsions de mémoire communément applicables aux deux registres à décalage 1 et 2. 10 les impulsions 0-j et 0g sont engendrées alternativement par le moyen d'un générateur d'impulsion 7. Les impulsions 01 sont appliquées à un circuit ET 5, qui est cte plus alimenté avec le débit du dernier étage du registre, à décalage 1. Le produit logique du débit du dernier étage du registre à décalage 1 et l'impulsion de 15 lecture 0-j devient le débit 0^ du circuit ET 5 et le débit 0^ est appliqué sur le registre à décalage suivant 2 sous la forme d'impulsions de lecture,, Un circuit M16 est établi avec le débit du dernier étage du registre à décalage 2 et l'impulsion de lecture 0^ dont le produit logique est obtenu sous la forme du débit 0^' 20 du circuit ET 6 ; le débit 0|' est appliqué à l'enregistreur suivant à décalage (non représenté) comme une impulsion de lecture. La figure 2 montre la connexion d'un étage du registre à décalage 1 du type dynamique à deux phases. La connexion de tous les étages du registre à décalage est la même. Les impulsions de 25 mémoire sait appliquées à tous ces étages alors que les impulsions de lecture 0^ sont appliquées à chaque étage du registre à décalage 1 et les impulsions de lecture 0| s'ont appliquées à chaque étage de l'enregistreur à décalage 2. En se référant à lâ figure 2, les références 10, 11, 12, 13, 30 H et 15 désignent des transistors à effet de champ en oxyde de métal semi-conducteur, qui sont désignés par T dans toute la présente description. Le courant du T 10 est connecté à la" porte du T 11. dont la source est maintenue à un potentiel po'sitif et dont le débit 35 est connecté à la source du T 12 et à la source du T 13. Le débit du T 13 est connecté à la porte du T 14, dont la .source est maintenue à un potentiel positif et dont le débit est connecté à la source du T 1$. Les portes et les débits des T î2 et 15 sont maintenus à un potentiel négatif» Une entrée est appliquée sur' 40 la source'du T 10, les impulsions de lecture 0^ sont appliquées 69 18429 3 2010194 sur la porte duT10 et les impulsions de mémoire 02 sont appliquées sur la porte du T 13. Les T 12 et 15 sont utilisés comme charges des T. En supposant qu'une entrée est fournie à l'étage comme mon-5 trée dans la figure 2, l'entrée est lue dans une capac.itance ainsi qu'il est illustré en ligne interrompue entre la porte et la source du T 11 sur la base de chacune des impulsions de lecture 0^ et est alors transférée à la capacité C2 tel qu'illustré par la ligne interrompue entre la porte et la source du T 13 sur la base 10 de chacune des impulsions de mémoire 02 pour fournir un débit pour cet étage. Le fonctionnement du système montré dans la figure 1 sera maintenant exposé en se référant à la figure 3» En supposant qu'il n'y a pas de débit sur aucun des premier, second et troisième éta-15 ges de l'enregistreur à décalage 1, un débit est obtenu sur le circuit NOR (NON/OU) 3 et est appliqué à une entrée sur le premier étage du registre à décalage 1„ L'entrée est lue au premier étage sur la base de l'impulsion de lecture 01 - 1, comme montré dans la figure 3, et est alors prise comme un débit de l'im-20 pulsion de mémoire suivante 02 - 1„ L'impulsion de lecture 0-| - 1 est appliquée à la partie moyenne de la durée du débit du premier étage. La présence du débit au premier étage rend le débit du circuit NOR (NON/OU) 3 absent et,en conséquence, rend nulle l'entrée au premier étage. Le débit du premier étage est lu dans le second 25 étage sur la base de l'impulsion de lecture 0^-2 et est alors pris comme débit du second étage sur la base de l'impulsion de mémoire suivante 02-2 . L'impulsion de lecture 0.J-2 est alors appliquée à la partie moyenne de la durée du débit du second étage. A ce moment il n'y a pas de débit sur le premier étage mais le 30 débit du circuit NOR (NON/OU) est aussi zéro en raison du débit du second étage ce qui aboutit au résultat qu'il n'y a pas d'entrée vers le premier étage. De façon analogue, un débit du second étage est lu dans le troisième étage et est de plus pris comme débit du troisième éta-35 ge ; à ce moment, le débit du second étage devient zéro conduisant à ce qu'aucun débit n'existe ni sur le premier ni sur, le second étage. Mais le débit du circuit NON OU 3 étant rendu égal à zéro en raison du débit du troisième étage,il n'y a pas d'entrée sur le premier étage. 40 D'autre part, l'impulsion de lecture 0-j —4 est fournie dans 69 18429 4 2010194 la partie moyenne de la durée du débit du troisième étage, lequel est lu dans le quatrième étage pour fournir un débit depuis le quatrième étage, à ce moment aucun débit n'est obtenu dans aucun des premier, second et troisième étages, ce qui aboutit à ce qu'au-5 cun débit n'est produit par le circuit NOR(NON/OU) 3 qui est appliqué au premier étage. Ainsi l'étage qui fournit le débit est transmis et un cycle d'opérations du registre à décalage 1 se termine avec line durée de circulation. L'impulsion de lecture 01 - 5 est appliquée, l'en-10 trée est lue dans le premier étage du registre à décalage 1 et le cycle suivant du registre à décalage 1 commence. Aussitôt que le cycle suivant commence, le produit logique du débit du quatrième ou dernier étage et l'impulsion de lecture 0^-5 est obtenue au moyen du circuit ET 15 ppur fournir un débit 15 d'impulsion 0^-1. L'impulsion de sortie 0^—1 est utilisée comme impulsion de lecture, qui doit être appliquée au premier étage du registre à décalage suivant 2 et devient un débit de l'étage sur la base de l'impulsion de mémoire suivante 0^-5. Lorsqu'un débit est obtenu au quatrième étage pendant le cycle suivant du regis-20 tre à décalage 1, le produit logique du débit et l'impulsion suivante de lecture 0^-9 qui doit être appliquée au registre à décalage 1 est obtenue dans le circuit ET 5 pour fournir un débit d'impulsion 0\-2 sur la base duquel le débit du premier étage du registre à décalage 2 est lu dans le second étage de celui-ci 25 et le débit du premier étage du registre à décalage 2 devient zéro sur la base de l'impulsion de mémoire suivante 02~9, résultant en un débit au second étage de celui-ci„ Ainsi, le registre à décalage 2 fait un cycle d'opération pour quatre cycles d'opérations du registre à décalage 1 sur la base des impulsions de 30 lecture 0^ et des impulsions de mémoire 0g. Etant donné que le fonctionnement du registre à décalage 2 est équivalent à celui du registre à décalage 1, une explication détaillée de celui-ci ne sera pas donnée. Un produit logique du débit du dernier étage du registre 35 à décalage 2 et un des impulsions de lecture 0^ est obtenu sur le circuit ET6 pour fournir l'impulsion de débit 0y , qui est utilisée comme une impulsion de lecture pour .le registre à décalage suivant (non représenté). Ainsi, une pluralité de registres à décalage du type dyna-4-0 mi que à deux phases sont connectés comme décrit ci-dessus et dans 69 18429 5 2010194 tous les cas, seulement un des étages de chaque registre à décalage fournit un débit sur la base des impulsions de lecture et des impulsions de mémoire sont appliquées au registre à décalage ; le débit de celui-ci. est circulé à travers les étages» Le produit 5 logique du débit du dernier étage dans chaque registre à décalage et l'impulsion de lecture sont utilisés comme une impulsion de lecture pour le registre à décalage suivant et, un débit à partir d'un certain registre à décalage est transporté sur le registre à décalage suivant, ce qui rend possible de prévoir des impulsions de 10 chronométrage de largeur d'impulsion désirée. Comme clairement montré dans la figure 3, chacune des impulsions de lecture 0^ est fournie dans la partie moyenne de la durée du débit respectif de chaque étage du registre à décalage 1 et particulièrement 0-J-5, 0-|-9 etc... sont appliquées dans la 15 partie moyenne de la durée du débit respectif du quatrième étage. Ce fait rend possible le fait que le débit 0^ depuis le circuit ET 5 est toujours stabilisé même dans le cas où la forme d'onde du débit du registre à décalage 1 est perturbés De façon analogue le débit 0^'du circuit ET 6 est stabilisé 20 et les impulsions stabilisées de lecture pour le registre à décalage suivant peuvent toujours être obtenues. Là présente invention n'est pas limitée aux exemples de réalisation qui viennent d'être décrits, elle est au contraire susceptible de variantes et de modifications qui apparaîtront à 25 l'homme de l'art„ 69 18429 6 2010194 RSYBTOICATIOSS 1 - Générateur d'impulsions de chronométrage, caractérisé en ce qu'il comprend une pluralité de registres à décalage à deux phases, chaque registre fournissant un débit à partir de seule-5 ment un de ses étages sur la "base d'une impulsion de lecture et d'une impulsion de mémoire, l'étage fournissant le débit étant mis en circulation, le produit logique du débit de chaque dernier étage et l'impulsion de lecture étant appliqués au registre à décalage suivant comme impulsion de lecture. 10 2 - Générateur d'impulsions de chronométrage selon la revendication 1, caractérisé en ce que les impulsions de mémoire sont communes à chaque registre à décalage à deux phases. 3 - Générateur d'impulsions de chronométrage, caractérisé en ce qu'il comprend une pluralité de.registres à décalage à deux pha-15 ses, des moyens générateurs d'impulsions pour engendrer alternativement des impulsions de lecture pour le premier registre à décalage et des impulsions de mémoire pour tous les registres à décalage, des circuits NOR (NON/OU) agencés de façon correspondante pour chacun des registres à décalage et alimentés avec le débit 20 de tous les étages à l'exclusion du dernier étage des registres à décalage respectifs, de façon à fournir le débit au premier étage du registre à décalage correspondant, et des circuits 'ET agencé s de façon correspondante pour chacun des registres à décalage pour fournir le produit logique du débit du dernier étage de 25 chaque registre à décalage et l'impulsion de lecture au registre à décalage suivant comme une impulsion de lecture»