Brevet FR2012950A1 — publié le 19700327

La présente invention concerne une mémoire associative utilisant les éléments d'emmagasinage des mémoires non associatives. Pour faciliter la description il est faon de revoir certaines des caractéristiques qui sont communes aux mémoires associatives et aux mémoires non associatives et certaines de leurs 5 différences. Ces deux mémoires sont réalisées à partir d'éléments d'emmagasinage bistables, de préférence des bascules à transistors qui emmagasinent individuellement soit un "1" binaire, soit un "0" binaire. Des groupes d'éléments d'emmagasinage stockent une unité de donnée appelée mot. Chaque élément d'emmagasinage d'un mot emmagasine un bit pour une position de bit particulière 10 du mot. Un mot peut être lu en excitant les conducteurs qui localisent le mot et en détectant les signaux que fournissent les éléments d'emmagasinage de chaque position de bit sur un conducteur de détection. Un mot peut être écrit dans un emplacement particulier en excitant les conducteurs qui définissent le mot et en excitant d'autres conducteurs appelés conducteurs de bit ne concernant 15 qu'une position de bit particulière. Les signaux appliqués aux conducteurs de bit établissent l'opération d'écriture qui permettra d'emmagasiner un "1" ou un "0" dans les éléments d'emmagasinage auxquels sont couplés les conducteurs de bit. L'opération qui consiste à localiser les cellules d'un mot particulier est appelée l'adressage. 20 Les mémoires associatives diffèrent des mémoires non associatives par les circuits et les opérations d'adressage. Dans une mémoire associative un emplacement de mot est adressé suivant son contenu. Les éléments d'emmagasinage sont disposés pour comparer le contenu de chaque mot de la mémoire avec un mot d'interrogation qui est contenu dans un registre d'interrogation. Des circuits de 25 détection et un registre d'accord sont prévus pour chaque mot afin de détecter un signal indiquant le désaccord produit par une cellule d'emmagasinage du mot et pour identifier les mots d'accord pour les opérations ultérieures. Au contraire, dans une mémoire non associative, un mot appelé adresse est amené à la mémoire et les circuits d'adressage de la mémoire sélectionnent l'emplace-30 ment de mot approprié indépendamment de son contenu. Dans une mémoire associative, les éléments d'emmagasinage sont généralement disposés en rangées et en colonnes. Les conducteurs de détection et de commande de bit relient les éléments d'emmagasinage correspondant è la même position de bit le long des colonnes CarbitrairementJ et les conducteurs de 35 détection et de commande de mot relient les éléments du même mot dans la direction des rangées. Cette organisation est particulièrement intéressante, pour l'opération d'interrogation d'une mémoire associative. Les conducteurs de colonne sont excités suivant la valeur binaire du bit correspondant du mot d'interrogation et les conducteurs de détection de mot le long des rangées reçoi-40 vent les signaux de désaccord résultant. Pendant les opérations de lecture et 69 20454 2 2012950 d'écriture les conducteurs de rangées reçoivent les signaux de sélection pour le mot sélectionné. Les conducteurs de colonne transportent les signaux de bit pendant une opération d'écriture et les signaux provenant des éléments d'emmagasinage aux circuits de détection pendant une opération de lecture. Du fait 5 de la disposition en rangées et en colonnes, une telle organisation de mémoire est appelée une organisation à deux dimensions ou 2D. Les mémoires non associatives utilisent souvent une organisation appelée organisation à trois dimensions 3D. Les trois dimensions sont généralement appelées X, Y, et bit. Au lieu d'une rangée d'éléments pour chaque position de 10 bit, une telle mémoire comporte une série d'ensembles à deux dimensions, un pour chaque position de bit. Dans chaque ensemble, les éléments d'emmagasinage sont disposés en rangées et en colonnes et ils sont reliés le long de leurs rangées et colonnes aux circuits d'adressage de façon qu'une sélection simultanée d'une rangée et d'une colonne dans chaque ensemble ne sélectionne que 15 l'élément d'emmagasinage situé à l'intersection de la rangée et de la colonne. Les deux dimensions d'adressage dans une telle organisation sont généralement appelées X et Y. Ces différences entre les mémoires à deux dimensions et à trois dimensions sont particulièrement importantes dans les mémoires monolithiques où les confi-20 gurations des conducteurs qui ont été décrites font partie d'une structure monolithique et sont coûteuses à changer. Un objet de cette invention est donc de réaliser une organisation nouvelle et perfectionnée pour une mémoire associative dans laquelle les ensembles d'éléments d'emmagasinage qui sont reliés pour un adressage à trois dimensions sont rsliés avec d'autres composants pour 25 former une mémoire associative.. Conformément à cette invention, des ensembles à trois dimensions d'éléments d'emmagasinage sont connectés de façon que les rangées (arbitrairement) d'éléments d'emmagasinage servent de mots et les colonnes servent de positions de bit comme dans l'organisation à deux dimensions.déjà décrite. Un objet plus 30 particulier de cette invention est de réaliser une mémoire que l'on puisse adapter facilement pour être utilisée cornue soit mémoire de faible capacité et de vitesse élevée, soit somme mémoire de capacité plus grande mais plus lente. Dans la mémoire rapide, un seul conducteur Y Cou rangée) de chaque ensemble est sélectionné en permanence pour les opérations de lecture, d'écriture et 35 d'interrogation commandées en excitant de façon appropriée d'autres conducteurs, de l'ensemble. Ainsi, un ensemble, de préférence monolithique, est prévu pour chaque mot de la mémoire. Pour une capacité supérieure, mais une vitesse plus lente, on prévoit un moyen pour sélectionner un conducteur Y dans chaque ensemble et pour progresser dans les rangées de l'ensemble afin d'actionner chaque 40 position Y ds la mémoire en séquence, La position Y correspondante dans chaque 69 20454 3 2012950 ensemble est sélectionnée. Puisque la mémoire rapide est un peu plus simple, la description concernera cette réalisation sauf lorsqu'on expliquera les circuits et les opérations permettant de balayer les positions Y. Avec ce montage, un seul circuit de détection et de bit est commun à tous 5 les éléments d'emmagasinage de chaque mot ou ensemble. Dans la mémoire qui sera décrite en détail par la suite, deux transistors de chaque élément d'emmagasinage sont connectés à un des deux conducteurs différents qui relient tous les éléments d'emmagasinage de l'ensemble. Un conducteur porte un signal pendant une opération d'écriture pour mettre un élément d'emmagasinage adressé dans 10 son état d'emmagasinage d'un "1" et porte un signal provenant des éléments d'emmagasinage pendant une opération de lecture qui représente un "0" emmagasiné. Ce conducteur sera appelé bit "1" ou détection "0" suivant la fonction qu'il réalise. L'autre conducteur fonctionne de la même façon pour écrire des 0 et pour détecter des 1, il sera appelé bit 0, détection 1. . D'un point de 15 vue plus général, un ensemble ou partie d'un ensemble a au moins un conducteur qui relie tous les éléments d'emmagasinage afin de transporter des signaux représentant un état d'emmagasinage particulier et a le même dispositif ou un dispositif supplémentaire reliant les éléments d'emmagasinage afin de fonctionner comme conducteur de bit pour écrire des "1" ou des "0". 20 Les conducteurs X pour une position de bit particulière de chaque ensemble sont reliés afin d'être excités suivant un mot d'interrogation ou un mot àécri-re dans la mémoire. Ainsi, en excitant de façon appropriée un conducteur Y et un conducteur X, on réalise une opération de lecture sur l'élément d'emmagasinage correspondant de chaque ensemble. On prévoit des moyens pour balayer les con-25 ducteurs X en équence afin de lire un mot, ou plusieurs mots, en série par bit à partir de la mémoire. Pour une opération d'interrogation, les conducteurs X sont excités suivant un mot d'interrogation. A l'emplacement de l'élément d'emmagasinage, l'ppération d'interrogation est identique à l'opération de lecture décrite. L'élément d'em-30 magasinage excite son conducteur détection 1 s'il emmagasine un "1" et il excite son conducteur détection 0 s'il emmagasine un "0". Etant donné que les signaux des conducteurs X n'indiquent pas si l'interrogation est faite pour trouver un "1" ou un "0", l'interrogation ne peut être réalisée directement en une seule étape. Chaque cellule fournit un seul bit et, en excitant un conducteur X, on 35 fait produire à la cellule son signal de sortie; par conséquent, une telle opération par elle-même ne signifie pas un accord ou un désaccord pour le mot. Il est bon de considérer d'abord comment l'opération d'interrogation peut être réalisée en deux étapes. Dans une étape un conducteur X sera excité pour chaque position de bit qui doit être interrogée pour trouver un "1". Seuls les conduc-40 teurs détection 0 seront utilisés pour détecter un signal indiquant un désac 69 20454 4 2012950 cord. Les éléments d'emmagasinage dans leurs états d'emmagasinage d'un "1" exciteront un conducteur détection 1 et leurs signaux de sortie ne seront pas détectés. Les éléments d'emmagasinage dans l'état d'emmagasinage d'un 0 exciteront le conducteur détection 0 et le signal sera interprété comme un désac-5 cord pour le mot associé. Dans l'autre étape les conducteurs X seront excités pour chaque position de bit qui doit être interrogée pour trouver un 0 et les signaux de désaccord seront détectés sur le conducteur détection 1. Dans la réalisation préférée on prévoit des moyens pour chercher toutes les positions de bit d'un mot en une seule opération. Chaque rangée de la mé-10 moire a deux emplacements d'emmagasinage pour chaque bit du mot emmagasiné. Pour localiser les deux parties d'un mot sur la même structure monolithique, (ce qui n'est pas nécessaire) on utilise le même conducteur de détection pour tous les éléments d'emmagasinage d'un mot, arbitrairement le conducteur détection 1, et le mot est emmagasiné sous sa forme exacte et sa forme complémentaire. 15 L'opération sur la partie exacte a déjà été décrite, les conducteurs X ne sont excités que lorsqu'un 0 apparait dans le mot interrogé, un "1" emmagasiné dans une position interrogée produit un signal sur le conducteur détection 1 qui est interprété comme un désaccord. La sortie correspondant au complément sur le conducteur de détection 1 signifie qu'une position interrogée pour trouver 20 un "1" contient un "1" sous la forme complémentaire mais un 0 Cet par conséquent un désaccord) sous la forme exacte. Considéré d'un autre point de vue chaque bit d'un mot a deux éléments d'emmagasinage (exact et complémentaire) et deux conducteurs X qui peuvent être excités sélectivement, les signaux de désaccord pour une position apparaissent sur le conducteur détection 1 (et les 25 signaux d'accord apparaissent sur le conducteur détection 0) et on n'en tient pas compte. Ainsi, les deux types de désaccord sont détectés simultanément. On prévoit un circuit pour réaliser une opération d'écriture en deux étapes. Au cours d'une étape, le conducteur bit 1 est excité pour écrire des 1 et les conducteurs X sont excités pour les positions qui doivent emmagasiner des 30 1. Dans l'autre étape, le conducteur bit 0 est excité et les conducteurs X sont excités pour les positions qui doivent emmagasiner des 0. On prévoit des circuits pour exciter les conducteurs de bit d'un seul ensemble ou de plusieurs ensembles sélectionnés pendant une opération d'écriture. Ainsi les conducteurs Y et les conducteurs de bit forment un ensemble de sélection de mots à deux 35 dimensions avec un circuit d'adressage réduit. D'autres objets, caractéristiques et avantages de la présente invention rassortiront mieux de l'exposé qui suit, fait en référence aux figures annexées à ce texte, qui représentent un mode de réalisation préféré de cellp-ci. La figure 1 représente schématiquement la mémoire conformément à l'inven- 40 tion. 69 20454 5 2012950 La figure 2 représente schématiquement la cellule d'emmagasinage de l'invention. La figure 3 représente une partie du circuit de détection de bit de la mémoire. 5 Figure 1, la mémoire comprend plusieurs ensembles 12, 13 d'éléments d'em magasinage monolithiques. Chaque ensemble comprend un élément d'emmagasinage monolithique à chaque intersection de 8 conducteurs Y ou de rangées et de 16 conducteurs X ou de colonnes. Chacune des huit rangées de l'ensemble appelées YQ à Y7 forme un mot de la mémoire. La sélection d'un conducteur Y particulier 10 à l'intérieur d'un ensemble permet aux éléments d'emmagasinage de la rangée associée de subir les opérations désirées en réponse à d'autres signaux, lin seul conducteur Y à la fois est sélectionné dans chaque ensemble, les autres conducteurs Y n'étant pas sélectionnés* Pour une opération à vitesse élevée, un conducteur de chaque rangée (par exemple le conducteur YO) est sélectionné 15 en permanence et les sept autres conducteurs ne sont pas sélectionnés. Avec ce montage chaque ensemble fournit un mot de la mémoire. Pour une opération plus lente utilisant les huit mots de chaque ensemble, on prévoit une série de dispositifs de commande 15 pour sélectionner une position Y dans les ensembles. Sur la figure, les liaisons entre les dispositifs de commande 15 et les 20 ensembles sont indiquées par des références sur les conducteurs des ensembles et sur les dispositifs de commande. Un dispositif de commande, peut être un commutateur, d'autres dispositifs de commande appropriés sont bien connus. On prévoit un moyen (non représenté) pour sélectionner un dispositif de commande particulier et pour balayer successivement les positions Y (comme on le verra 25 par la suite). La mémoire peut contenir un nombre quelconque désiré de mots en augmentant le nombre des ensembles dans la direction des colonnes. A l'extérieur de l'ensemble les conducteurs X sont connectés pour servir de conducteurs de position de bit. Les conducteurs X pour la même position de bit sont reliés pour être excités simultanément dans chaque ensemble. Chaque 30 ensemble comporte 16 éléments d'emmagasinage dans chaque rangée pour emmagasiner un mot à huit bits sous ses formes exacte et complémentaire. On prévoit une série de dispositifs de commande X pour exciter les conducteurs X sélectionnés. Les dispositifs de commande X sont appelés X0 è X7 suivant les positions de bit des parties exacte et complémentaire à huit bits du mot emmagasiné. Les 35 deux sorties associées à chaque conducteur X sont connectées aux éléments d'emmagasinage "exact" et "complémentaire" pour les positions de bit correspondantes. La mémoire comprend un registre 19 qui sert de registre de données pour une opération d'écriture et de registre d'interrogation pour une opération d'interrogation. Un registre de masque classique 20 est utilisé pour permettre de 40 réaliser les opérations de recherche uniquement sur les positions cte bit sélee- 69 20454 6 2012950 tionnées de la mémoire. Un circuit logique de bit 23 souple les huit sorties du registre de masque aux seize entrées du dispositif ds commande X. Le circuit logique de bit sélectionne le dispositif de commande X suivant le contenu des registres 19 et 20 et suivant l'opération réalisés sur la mémoire. Les dé-5 tails des circuits deviendront évident d'après la description ultérieure de la fonction du circuit logique de bit pendant les opérations de lecture d'écriture et d'interrogation. Chaque élément d'emmagasinage d'un smsembls est connecté à un conducteur bit 1„ détection 0, 31» et à un conducteur bit 0 détection 1, 32. Un disposi-10 tif de cc-aniaânds 33 est utilisé pour exciter le conducteur 31 afin d'écrire un "1" dans les cellules qui sont sélectionnées par les conducteurs X et Y déjà décrits et pour exciter le conducteur 32 pour écrire da la mâms façon un 0 dans une opération distincte* Un amplificateur différsntiel de détection 35 est utilisé pour chaqus ensemble. Une entrée de 1'amplificateur de détection 15 est. connectés au conducteur 32 pour recevoir des signaux représentant l'état 1 d'un élément d'emmagasinage. L'autre entrés correspond à une entrée 0 dans une mémoire non associative et est connectée par l'intermédiaire d'un réseau 3? au conducteur ds détection ds bit 31. .La figure 3 représente Iss détails du réseau 37. Un réseau de résistances 20 40, 41 et 42 et uns eapacité 43 est monté pour coupler une saule entrée de l'amplificateur différentiel da détection afin ds récevoir des signaux mais pour conserver les avantages d'utiliser un cirsuit différentiel. Le réseau maintient un niveau de tension à l'entrée détection 0 pour que l'amplificateur représente un 0 â sa sortie sauf lorsqu'un signal apparaît sur 1'entrée détection 25 1. On prévoit aussi une terminaison électrique pour le conducteur détection 0 et 1b dispositif de conrnands* On empêcha- Iss signaux d'accord sur le conducteur détection 0 de produire un signal de bruit sur le conducteur détection 1 qui produirait un signal ds désaccord erroné; le.bruit qui est couplé du conducteur de détection 0 au conducteur détection. 1 et à l'entrée 1 de l'amplifi-30 catsur sst couplé de la-mima façon par le réseau 37 à l'entrée 0 et il est de es fait annulé dans 1'amplificateur. Les dispositifs de corcmande de bit 33 de la mémoire sont reliés -à une ligne de donnés commune 45 qui décide si le dispositif ds ooijsnsnda doit exciter-sa sortie 1 ou sa sortie 0. Chaque dispositif de CMRende s une- entrés de chronologie individuelle 46 qui sert 'à sélectionner 35 un dispositif de commanda particulier ou plusieurs dispositifs.de commande pour les opérations d'écriture.; Les entrées•de chronologie sont excitées de préférence par un circuit'• classiqus suivant Iss résultats d'une opération-d*interrogation., Pendant une- opération d'interrogation 1®amplificateur de détection 35 pro-40 duit un signal de sortis binaire qui- signifie an accord ou un désaccord dans 69 20454 7 2012950 18 mot associé. Pour l'opération à vitesse élevée au cours de laquelle on peut accéder à un seul mot dans chaque ensemble, on utilise une bascule à la sortie de l'amplificateur de détection pour emmagasiner les résultats d'une interrogation. La figure représente la réalisation dans laquelle on peut accéder à 5 chaque mot dans 1'ensemble! on utilise de préférence un indicateur d'accord pour chaque position Y de chaque ensemble. Chaque registre est connecté de façon à être chargé en réponse à la coïncidence de la sortie de l'amplificateur de détection 35 et d'un signal qui indique que la position Y correspondante de la mémoire a été adressée. Comme le montrent les figures, les dispositifs 10 de commande Y, 15, commandent les étages correspondant du registre d'accord. On prévoit des dispositifs classiques pour amener les signaux d'entrée au système et pour agir sur la sortie des registres d'accord, ces dispositifs ne sont pas représentés sur la figure mais seront décrits au moment où leur fonction apparaîtra dans la séquence d'opérations. Il est bon de ré-examiner 15 l'élément d'emmagasinage et de considérer ensuite l'opération de la mémoire. La cellule d'emmagasinage de la figure 2 utilise un élément d'emmagasinage décrit dans le brevet n8 1 474 500 déposé par la demanderesse en France le 4 Avril 196B. Les transistors 50 et 51 sont reliés aux résistances 52 et 53 entre deux points mis à une certaine tension pour former un circuit blstable. 20 Le transistor 50 conduit pour emmagasiner un 0 binaire et le transistor 51 conduit pour emmagasiner un "1" binaire. Dans ce circuit bistable la base"de chaque transistor 50 et 51 est connectée au collecteur de l'autre transistor, ainsi les collecteurs, sont les bornes d'entrée recevant les signaux à partir des conducteurs de bit 31 et 32 pour les opérations d'écriture et fournissent les 25 signaux de sortie pour une opération de lecture et d'interrogation. Les collecteurs des transistors 54 et 55 sont couplés aux conducteurs de bits 31 et 32 de sorte que les signaux sur les conducteurs de bit permettent de sélectionner un des transistor 54, 55 pour qu'il conduise pendant les opérations d'interrogation et d'écriture, les signaux provenant des éléments d'emmagasinage appa-30 raissant sur un des conducteurs détection-bit pendant une opération de lecture ou d'interrogation. Les émetteurs des transistors 54 et 55 sont reliés et connectés à un point de potentiel approprié par l'intermédiaire d'un circuit de commutation de courant constitué de deux transistors 56 et 59 et d'une résistance 60. Le circuit est utilisé pour les opérations d'interrogation, de lecture 35 et d'écriture lorsque le transistor 58 est conducteur et que le transistor 59 est non conducteur en réponse à des signaux appropriés sur les conducteurs X et Y. Pendant une opération d'écriture le transistor 55 est rendu conducteur pour sélectionner l'élément d'emmagasinage et le conducteur de bit 31 ou le conducteur de bit 32 est excité pour rendre conducteur le transistor associé 40 54 ou 55 et no conducteur le transistor associé 50 ou 51 du circuit bistable. 69 20454 8 2012950 Puisque les conducteurs détection-bit sont communs à tout un ensemble» des 1 et des 0 sont écrits dans des opérations séparées mais un élémentd'emmagasi-nage sélectionné par le conducteur Y unique et le conducteur X sélectionnés peut subir une opération d'écriture. Pendant une opération de lecture et une 5 opération d'interrogation, les éléments d'emmagasinage sont sélectionnés par un seul conducteur Y et un ou plusieurs conducteurs X et des signaux apparaissent sur les conducteurs détection 1 et détection 0 suivant l'état de l'élément. Pour une opération d'écriture il faut réaliser la sélection simultanée 10 d'un conducteur Y, d'un conducteur X et soit d'un conducteur bit 1, soit d'un conducteur bit 0. La sélection d'un conducteur Y a déjà été décrite. Les conducteurs de bit 31 et 32 sont excités sélectivement à partir d'une entrée de données 45 commune à tous lesdispositifs de commande, et des signaux de sélection de chronologie particuliers à chaque dispositif de commande, pour dé-15 cider l'écriture d'un "1" ou d'un "0". Ainsi, les conducteurs 31, 32 et la sélection de chronologie fournissent une sélection de la mémoire. Les conducteurs de bit sont aussi commandés suivant les entrées de chronologie _46 qui permettent de sélectionner un mot ou un groupe particulier de mots de la mémoire. Les entrées 46 sont excitées à partir des registres d'accord à la suite d'une 20 opéation d'interrogation précédente qui localise l'ensemble dans lequel on veut réaliser l'écriture. Une opération d'écriture a lieu en deux étapes. Dans une étape le dispositif de commande. 33 d'un mot sélectionné est commandé pour exciter le conducteur bit 1 31. Dans l'autre étape le dispositif de commande est commandé pour exciter le conducteur bit 0, 32. Pendant que le bit 1 est excité, 25 les conducteurs X sont excités pour les positions où l'on veut écrire un "1" et pendant que le conducteur 0 est excité, les dispositifs de commande X sont excités pour les positions dans lesquelles on veut écrire un 0. Le mot de huit bits à écrire dans la mémoire est placé dans le registre 19 et un signal de chronologie d'écriture est appliqué au circuit logique de 30 bit pour établir les connexions appropriées entre les huit sorties des registres 19 et 20 et les seize entrées des dispositifs de commande X. Pendant l'étape d'écriture des 1, un dispositif de commande X est commandé pour exciter sa sortie exacte si le bit dans le registre 19 est un "1" et sa sortie complémentaire si le bit dans le registre 19 est un "0". Comme on l'expliquera par 35 la suite, les éléments d'emmagasinage contenant un "1" peuvent produire des signaux de désaccord et les. éléments emmagasinant un 0 ne produisent pas de signaux de désaccord. Une opération d'interrogation nécessite la sélection simultanée d'un conducteur X et d'un conducteur Y. Les signaux;de désaccord apparaissent sur le 40 conducteur détection, 1, 32, et sont détectés dans l'amplificateur de détection 20454 9 2012950 33 et emmagasinés dans un registre d'accord. L'interrogation a lieu en une seule étape. Le mot d'interrogation est placé dans le registre 19 et 18 registre de masque 20 est chargé pour transmettre des signaux à partir des positions de bits que l'on veut interroger, au circuit logique de bit 23. Ce circuit logi 5 que dirige les signaux de valeur 1 à la partie "complément" du dispositif de contnande pour la position de bit correspondante et les signaux de valeur 0 à la partie "exacte" de l'ensemble. Autrement dit, la partie exacte d'une position de bit est excitée pour réaliser une opération de lecture si la valeur du bit d'interrogation est un 0 et la partie complément d'une position de bit est exci 10 tée pour réaliser une opération de lecture si la valeur du bit d'interrogation est un "1". La figure représente un mot de huit bits 00111100 dans le registre d'interrogation 19 et deux mots 11000000 et 00111100 emmagasinés dans les ensembles 12 et 13 respectivement. Pour montrer plus facilement que le mot de l'ensemble 15 12 est un désaccord et que le mot de l'ensemble 13 est un accord, la partie exacte de chaque mot est représentée dans les huit positions de bit les plus à gauche. Le bit le plus à gauche du mot d'interrogation est un 0 et est interrogé dans la partie exacte de l'ensemble. Par conséquent, l'élément d'emmagasinage contenant le bit le plus à gauche des deux mots représenté dans les 20 ensembles, pour cet exemple, est excité. Puisque cet élément d'emmagasinage dans l'ensemble 12 contient un "1" il excite sa sortie détection 1 et un signal apparait à l'entrée 32 de l'amplificateur de détection 35. L'amplificateur de détection fournit un signal de sortie qui est emmagasiné dans le registre d'accord, ce qui signifie pour une opération ultérieure que le mot de l'ensemble 25 12 ne correspond pas au mot d'interrogation. Des accords ou des désaccords supplémentaires dans d'autres positions de ce mot n'auront pas d'effet sur l'état du registre d'accord. Puisque le bit le plus à gauche du mot de l'ensemble 13 est 0, l'élément d'emmagasinage correspondant excite sa sortie détection-0 pendant l'opération 30 d'interrogation. Puisque le conducteur détection 0, 31, est isolé de l'amplificateur de détection, la sortie de cet élément d'emmagasinage n'apparait pas à l'entrée de l'amplificateur de détection et le registre d'accord n'est pas affecté par cette partie de l'opération d'interrogation. Dans la position X5, le bit d'interrogation est un "1", ce signal est di-35 rigé par le circuit logique de bit 23 à la sortie "complément" du dispositif de commande X pour la position de bit 5. Dans l'exemple de la figure ce bit est un "1" dans le mot exact et un "0" dans la partie complémentaire où l'interrogation se produit pour cette position de bit. Ainsi, cet élément d'emmagasinage de l'ensemble 13 produit un signal de sortie sur son conducteur dé-40 tection 0 et de ce fait n'enregistre pas de désaccord. De même, à chacune des 69 20454 10 2012950 huit positions interrogées du mot de l'ensemble 13, les cellules emmagasinant un 0 sont interrogées et aucun signal de désaccord ne se produit. Pour une opération de lecture le circuit logique de bit est commandé pour analyser les huit positions exactes pour lire en série un mot ou plusieurs mots 5 sélectionnés. Des signaux apparaissent sur le conducteur de détection 1 pour signifier un "1" emmagasiné. Les signaux qui apparaissent sur le conducteur détection-0 pour signifier un 0 emmagasiné sont isolés de l'amplificateur de détection par le réseau 37. Ainsi, un changement dans le niveau des signaux à la sortie de l'amplificateur de détection représente un "1" et l'absence de 10 changement représente un "0". Le registre 19 peut être utilisé pour emmagasiner un mot lu à partir d» la mémoire. Le registre tel qu'il est représenté sur la figura 1 peut être muni d'un circuit logique supplémentaire pour qu'il puisse fonctionner comme mémoire associative ou mémoire non associative. Lorsqu'il est utilisé comme mémoire non 15 associative» une position X et une position Y sont adressées pour sélectionner un élément d'emmagasinage dans chaque ensemble. Les signaux de données sont dirigés individuallement aux entrées de données des dispositifs de commande 33 (par opposition à la connexion communs d= la figure 1 ) et des signaux de chronologie sont amenés aux entrées de chronologie du dispositif de commande 20 en commun (par opposition aux connexions individuelles de la figure 1). La mémoire psut aussi fonctionner pour produire certains états lorsque les deux éléments d'emmagasinage d'un® position de bit emmagasinent un 0. De même un désaccord permanent se produit lorsque des 1 sont emmagasinés dans les deux emplacements. L'opération de lecture que l'on vient de décrire peut être 25 modifiée pour une opération de lecture de complément en lisant les conducteurs X "complément". On peut réaliser une interrogation pour ne trouver que les 1 en désaccords ou les 0 en désaccord en excitant sélectivement les conducteurs X. Bien que l'on ait décrit dans es qui précède et représenté sur les figures» les caractéristiques essentielles de l'invsntion appliquées à un mode de 30 réalisation préféré de celle-ci, il est évident que l'homne de l'art pourrait y apporter toutes modifications de forma ou de détail qu'il juge utiles sans pour autant sortir du cadre de ladite invention. 69 20454 n 2012950 RE VENDÏCATIONS 1.- Mémoire à deux dimentsions caractérisée en ce qu'elle comprend: . plusieurs ensembles d'éléments d'emmagasinage reliés en colonnes et en rangées à des conducteurs d'adressage X et Y pouvant être excités pour la sé-5 lection d'un seul de ces ensembles correspondant à l'excitation simultanée des conducteurs X et Y, et ayant au moins un conducteur reliant tous les éléments afin de transporter des signaux fournis par les éléments et afin de fournir des signaux aux éléments pour l'opération d'écriture, . un dispositif pour exciter un conducteur Y de chaque ensemble afin de 10 définir un mot de données dans chaque ensemble, . un dispositif reliant les conducteurs X correspondants afin de définir des positions de bit dans les mots, et . des moyens pour exciter le conducteur commun de l'ensemble sélectionné et aux conducteurs X sélectionnés pour l'écriture d'un bit prédéterminé dans 15 les éléments d'emmagasinage sélectionnés. 2.- Mémoire selon la revendication 1, caractérisai en ce que chaque ensemble comprend deux conducteurs communs, excitables séparément, pour l'écriture d'un 1 et d'un 0 dans lesdits éléments d'emmagasinage, excitant ainsi les conducteurs X pour les positions de bits afin d'emmagasiner des 1 et un premier des 20 dits conducteurs communs pour écrire un 1 et, dans une opération distincte, en excitant le second desdits conducteurs communs et d'aatres conducteurs X pour écrire un mot dans un ensemble. 3.- Mémoire selon la revendication 1, caractérisée en ce qu'elle comprend un registre pour stocker un mot d'interrogation, une bascule pour chaque ensemble 25 connectée audit conducteur afin de recevoir le signal, et des moyens pour exciter les conducteurs X sélectionnés compte tenu du contenu dudit registre pour réaliser une opération d'interrogation dans la mémoire. 4.- Mémoire selon la revendication 3, caractérisée en ce que chaque mot est formé d'un premier et d'un second éléments d'emmagasinage pour chaque position 30 de bit et en ce qu'elle comprend des moyens reliant les conducteurs communs desdites premières positions pour chaque mot et les conducteurs communs de ladite seconde position de chaque mot et des moyens pour exciter les conducteurs X pour ladite position afin d'interroger les positions de bit de la mémoire .pour les "1", et pour exciter les conducteur X pour les autres posi-35 tions afin d'interroger les positions de bit de la mémoire pour les "0". 20454 12 2012950 5.- Mémoire selon la revendication 4, caractérisée en ce qu'elle comprend les moyens pour connecter lesdits premiers des conducteurs communs desdits premier et second éléments d'emmagasinage et des moyens sensibles à un mot à stocker pour exciter les conducteurs X, afin d'écrire ledit mot dans lesdites premières 5 positions et le complément dudit mot dans lesdites secondes positions. 6.- Mémoire selon la revendication 5, caractérisée en ce qu'elle comprend des moyens connectés aux signaux de détection apparaissant sur un seul des deux conducteurs communs correspondant à une valeur binaire stockée prédéterminée, une interrogation sur une position entraînant un signal sur l'un desdits con- 10 ducteurs communs, signifiant un désaccord avec un 1 et un signal à partir de l'interrogation sur l'autre position signifiant un désaccord avec un 0. 7.- Mémoire selon la revendication 6, caractérisée en ce qu'elle comprend des moyens reliant l'un desdits conducteurs communs pour les premières positions 15 au conductaur commun correspondant aux secondes positions, et les moyens pour stocker un mot dans lesdites premières positions et le complément dudit mot dans lesdites secondes positions. 8.- Mémoire selon la revendication 6, caractérisés en ce que lesdits moyens de détection comprennent un amplificateur différentiel ayant une entrée reliée 20 à l'un des conducteurs communs et un réseau séparateur reliant l'autre conducteur commun à l'autre entrée de l'amplificateur différentiel pour équilibrer le bruit provenant de cet autre conducteur. 9.- Mémoire selon la revendication 8, caractérisée en ce que ledit réseau séparateur comprend un dispositif maintenant ledit amplificateur différentiel 25 normalement en un état tel que le signal de sortie signifie un accord. 10.- Mémoire selon la revendication 7, caractérisée en ce qu'elle comprend des moyens pour fournir sélectivement des signaux auxdits conducteurs communs desdits ensembles pour écrire dans une ou plusieurs positions et des moyens pour exciter successivement lesdits conducteurs X pour la lecture en série, bit 3° par bit, de chaque mot de ladite mémoire.