Brevet FR2008364A1 — publié le 19700123

La présente invention concerne les circuits des mémoires digitales, et plus particulièrement une cellule de mémoire associative pouvant être fabriquée sous la forme intégrée monolithe. 5 Un type de cellule de mémoire numérique ou digitale utilisé dans des mémoires intégrées à grande échelle comprend une paire de transistors à plusieurs émetteurs couplés sous la forme d'un circuit bistable pour que la cellule puisse subir une commutation de l'un à l'autre des deux états conducteurs, du fait 10 de l'application de signaux convenables aux émetteurs des transistors. Par exemple, un émetteur de chaque transistor de la cellule est habituellement connecté à une ligne de sélection de mot et l'autre émetteur de chaque transistor est habituellement connecté aux lignes de détection des chiffres. Tant quelle , 15 potentiel de la ligne de sélection de mot est maintenu en dessous • d'un niveau prédéterminé, l'état de la cellule reste inchangé et ne peut pas être changé par les signaux des lignes de détection des chiffres. Par contre, quand le potentiel de la ligne de sélection de mot passe à un niveau prédéterminé, les signaux 20 différentiels appliqués aux lignes de détection des chiffres provoquent le passage de la cellule de l'un à l'autre de ces deux états binaires. Ces deux états sont habituellement appêlés l'état un binaire et l'état zéro binaire, ou plus simplement état-un et état-zéro. 25 Quand cette cellule de mémoire à deux transistors du type antérieur est connectée au circuit de lecture-écriture et que sa conduction est commandée par ce circuit, dans un système de mémoires intégrées, il est fréquemment désirable de vérifier l'association entre la cellule de mémoire et le 30 circuit de lecture-écriture. Autrement dit, il est fréquemment désirable de vérifier si l'état binaire de la cellule de mémoire concorde avec l'état binaire du circuit de lecture-écriture ou s'il existe un désaccord entre les deux. Cette fonction OU exclusif est habituellement appelée une fonction d'association. 35 Pour effectuer cette association en utilisant la cellule de mémoire décrite ci-dessus selon la technique antérieure, il est nécessaire de connecter un groupe de portes logiques"aux bornes de sortie du circuit de lecture-écriture 69 15008 2 2008364 et de la cellule de mémoire. Par exemple, un type de connexion de portes logiques pour indiquer l'association comporte la connexion d'une borne de sortie du circuit de lecture-écriture et d'une borne de sortie de la cellule de mémoire à une porte ET, 5 et l'autre sortie du circuit de lecture-écriture et l'autre sortie de la cellule de mémoire à une autre porte ET„ Les sorties de ces deux portes ET doivent être connectées à une porte OU qui à son tour produit un signal sortant OU exclusif tindiquant l'association entre les états conducteurs du circuit de lecture-10 écriture et de la cellule de mémoire. Trois portes logiques sont ainsi nécessaires pour permettre de déterminer l'association entre le circuit de lecture-écriture et la cellule de mémoire. Dans les systèmes de mémoire utilisés dans les calculatrices et autres circuits» la nécessité de ces portes logiques suppléa 15 mentaires pour assurer l'association est un inconvénient en raison des retards des circuits supplémentaires du prix, de l'encombrement et de la plus grande complexité du système. ' La présente invention a pour objet une nouvelle cellule de mémoire associative produisant un signal sortant 20 d'association avec un nombre minimal de constituants électroniques. L'invention a aussi pour objet une cellule de mémoire associative simple, dans laquelle les dispositifs de commutation du courant sont connectés à un circuit de mémoire simple et sont compatibles avec ce circuit pour la fabrication d'un circuit 25 intégré monolithe, ainsi que pour le fonctionnement de ce système. L'invention a aussi pour objet une cellule de mémoire associative pouvant être fabriquée facilement sous la forme de circuit intégré monolithe, demandant un nombre minimal de résistance et de transistors, ainsi qu'un nombre minimal de broches de sortie 30 pour former le circuit intégré complet en capsule de la cellule. D'une façon générale, la présente invention concerne une cellule de mémoire comportant un premier et un second transistors à plusieurs émetteurs couplés en.connexion croisées dans un circuit de mémoire de base pour fonctionner sur le mode de 35 commutation bistable. Les transistors à émetteurs multiples sont connectés aux circuits de sélection de mot et de lecfcureTécriture qui commandent l'état binaire de la cellule. Un troisième et un 69 15.008 2008364 quatrième transistors sont connectés dans un circuit d'association entre la borne de lecture associative et le premier et le second transistors de la cellule de mémoire, respectivement et le troisième et le quatrième transistors sont aussi connec-5 tés au circuit de lecture-écriture. La conduction du circuit d'association est commandée par les états de conduction du circuit de lecture-écriture, et du eircuit de mémoire de base pour indiquer l'association entre les deux. Les caractéristiques de l'invention ressortiront 10 plus particulièrement de la description suivante, donnée à titre d'exemple, et faite en se référant au dessin annexé, sur lequel s - la figure 1 est le sehéma général d'une cellule de mémoire associative selon un mode de mise en oeuvre de l'in-15 vention, montrant la connexion de cette cellule entre me ligne de lecture associative et un circuit de lecture-écriture avec lesquels fonctionne la cellule, - la figure 2 est le schéma du circuit d'une cellule de mémoire associative, selon un mode de mise en oeuvre de 20 l'invention, et - la figure 3 est une table des valeurs vraies indiquant les signaux de sortie du circuit de lecture -écriture de la figure 1, en réponse aux différentes combinaisons binaires entrantes appliquées au circuit de lecture-écriture. 25 La figure 1 représente une cellule de mémoire asso ciative 10 connectée entre un circuit de lecture-écriture 12 et une ligne de lecture associative 14. Un amplificateur de lecture 16 est connecté entre la borne de lecture associative 13 et rare borne de sortie associative 18 pour produire un signal 30 sortant amplifié indiquant l'association entre la cellule 10 et le circuit de lecture-écriture 12. Un conducteur 24 connecte la borne de lecture associative 13 à la cellule de mémoire associative 10 et fournit un courant entrant pour la cellule 10 lorsqu'il y a désaccord entre les états de conduction de la 35 cellule 10 et du circuit de lecture-écriture 12. Des lignes d'inhibition de lecture de chiffres 22 et 20 interconnectent la cellule 10 et le circuit de lecture-écriture 12 et ces lignes ou bien passent du courant de la cellule 10 au circuit 69 15008 2008364 de lecture-écriture 12, ou bien passent des signaux différentiels de données du circuit de lecture-écriture 12 à la cellule 10 pour changer l'état de conduction de la cellule 10 et pour interroger la cellule pour l'association. Des signaux entrants 5 binaires tu^ et coq sont appliqués au circuit de lecture-écriture 12 et des signaux sortants binaires SQ et apparaissent sur les bornes de sortie 23 et 26 du circuit de lecture-écriture 12. Le fonctionnement du système représenté sous la forme de schéma général sur la figure 1, sera mlaux compris d'après la descrip-10 tion suivante de la cellule de mémoire associative de la figure 2. Les différents éléments de la figure 2 sont d'abord décrits ci-après avant l'explication du fonctionnement de la cellule. La eellule de mémoire associative de la figure 2 peut être divisée en un circuit de mémoire 25 et un circuit 15 d'association 27. Le circuit de mémoire 25 de la figure 2 est connu en lui-même. Cependant, la combinaison de ce circuit 25 et du circuit d'association 27 et les interconnexions particulières entre ces deux circuits pour la production du signal sortant associatif sont nouvelles. Le circuit de mémoire 20 25 comprend des transistors 28 et 30 à. émetteurs multiples qui sont connectés sur le mode croisé par "les bases et les collecteurs à travers des résistances 48 et 46 pour constituer un circuit bistable. Les premières entrées, c'est-à-dire les émetteurs 34 et 38 du premier et du second transistors 28 et 30 sont 25 respectivement connectées à une borne de signal entrant de sélection 28 qui reçoit les signaux de sélection. Les secondes entrées ou émetteurs 40 et 36 du premier et du second transistors 28 et 30 sont respectivement connectées aux lignes d'inhibition de lecture des chiffres 22 et 20 qui interconnectent 30 la cellule de mémoire associative 10 au circuit de lecture -écriture 12. Les collecteurs 42 et 44 du premier et du second transistors 28 et 30 sont connectés à travers des résistances de décalage de niveau 50 et 52 au troisième et quatrième transistors 62 et 60 du circuit d'association 27. Des résis-35 tances 54 et 56 connectent la borne 58 d'alimentation Vcc aiaccircuits d'association et de mémoire 27 et 25. 69 15008 2008364 Le troisième et le quatrième transistors 62 et 60 du circuit d'association 27 constituent vin dispositif pour la commutation du courant provenant de la ligne de lecture associative 14 pour indiquer un désaccord entre les états binaires 5 de conduction de la cellule de mémoire associative 10 et du circuit de lecture-écriture 12. Ces deux transis tors 62 et 60 restent non conducteurs en cas d'accord entre les états de conduction binaires de la cellule de mémoire associative 10 et du circuit de lecture-écriture 12. Cette fonction d'associa-10 tion est décrite ci-après avec le fonctionnement du circuit. Le fonctionnement de la cellule de mémoire associative 10 de la figure 2 est décrit ci-après par rapport aux fonctions suivantes s (1) indication de l'association entre la cellule de mémoire 10 et le circuit de lecture-écriture 12, 15 (2) lecture de l'état du circuit de mémoire 10, (3) écriture dans la cellule de mémoire associative 10, et (4) inhibition de la cellule de mémoire associative 10. Il sera supposé que 1'association entre la cellule de mémoire associative 10 et le eireuit de lecture-écriture 12 20 doit être déterminée. Il sera considéré arbitrairement que le circuit de mémoire 25 est à l'état un binaire quand le premier transistor 28 est conducteur efc le second transistor 30 non conducteur, et de même que le circuit de lecture-écriture 12 est à l'état un binaire quand la ligne d'inhibition de lec-25 ture de chiffre 22 est au niveau bas à lVBTr (une chute de tension dans une jonction PN base-émetteur) et la ligne d'inhibition de lecture de chiffre 20 est au niveau élevé à 3^^,. Pour effectuer l'association, la cellule 10 n'est pas sélectionnés, de sorte que la borne de sélection 29 est à lVgg . Le premier 30 transistor étant conducteur, son collecteur 42 est à 1VRR + VCE(SAT) (tension de saturation collecteur-émetteur du transistor 28) et l'émetteur 64 du troisième transistor 62 est à 1VBE + VCE(SAT) + IR(50) (chute de tension à travers la résistance 50, qui est typiquement de l'ordre de 0,4 y). Par suite, 35 le troisième transistor 62 est polarisé dans le sens inverse et il est non conducteur quand la cellule 10 est à l'état binaire et quand le circuit de lecture-écriture 12 est à l'état un binaire, c'est-à-dire quand le signal de la ligne 22 est bas et le signal de la ligne 20 élevé. 69 15008 2008364 Pour les conditions ci-dessus, la base du premier transistor 28 est à 2Vgg et l'émetteur 66 du quatrième transistor 60 est à 2Vgg + l/~R(48) + R(52jj7» Par suite, le quatrième transistor 60 est aussi polarisé dans le sens inverse et non 5 conducteur pour les états binaires considérés ci-dessus dé la cellule 10 et du circuit de lecture-écriture 12. Quand les deux transistors 60 et 62 sont non conducteurs, il ne passe aucun courant de la borne de lecture associative 13 à la ligne 24 et cela indique la concordande entre la cellule 10 et le 10 circuit de lecture-écriture 12. Il sera supposé maintenant qu'il existe un désaccord entre la cellule 10 et le circuit de lecture-écriture 12, que la ligne d'inhibition 22 est au niveau élevé à 3VBE et que la ligne d'inhibition 20 est au niveau bas à lVRff. La base du 15 troisième transistor 63 étant alors à 3VRR et l'émetteur 64 du transistor 62 étant à 1VRK + + IR(50) le troisième transistor 62 est polarisé à la conduction et le courant passe de la borne de lecture associative 13 à travers la ■ ligne 24 et le collecteur 70 du troisième' transistor 62. Ce 20 courant à partir" de la borne de lecture associative 13 provoque l'indication par l'amplificateur dë lecture 16 d'un désaccord entre les états de conduction (fe la cellule 10 et du circuit de lecture-écriture 12. La ligne d'inhibition de lecture de chiffre 20 est alors à 1VRR et le quatrième transistor 25 4 0 reste non conducteur, sa jonction émetteur-base polarisée dans le sens inverse. Pour lire l'état de'conduction binaire de la cellule de mémoire associative 10, le signal de la ligné de sélection 32 est élevé à 3VBE pour forcer le courant à passer dans l'autre 30 électrode d'entrée ou seconde électrode d'entrée 40 du transistor 28 préalablement conducteur. Cette action provoque le passage du courant de l'émetteur 40 à travers la ligne d'inhibition de lecture de chiffre 22 au circuit de lecture-écriture 12. Le circuit de lecture-écriture 12 détecte-l'état de don-35 duction un binaire et répond à cette lecture" en produisait les signaux sortants appropriés sur les bornes de sortie 26 et 23. Pendant la lecture de la cellule 10, les lignes 20 et 22 sont au repos et sont maintenues à un potentiel supérieur à 1VRT? et inférieur à 3V__. ïjhi 69 15008 2008364 Pour écrire une donnée dans la celluie de mémoire associative 10, le potentiel de la ligne de sélection 32 est élevé à et les signaux différentiels de la donnée sont appliqués aux secondes électrodes d'entrée 40 et 36 du circuit 5 de mémoire 25. Pour changer l'état de conduction binaire de la cellule 10, cette donnée doit élever la tension de la base du transistor 28 ou 30 précédemment non conducteur à une valeur suffisante pour polariser ce transistor à la conduction et en même temps, bloquer le transistor précédemment conducteur. 10 Quand la cellule de mémoire 10 est connectée dans un groupe important de cellules similaires, chacune emmagasinant une information relative à une certaine personne ou à un certain objet ou condition, il est fréquemment désiré d'inhiber une cellule quand l'information emmagasinée dans cette cellule par-15 ticulière ne présente pas d'intérêt. Dans ce cas, les lignés d'inhibition 20 et 22 sont maintenues à un potentiel inférieur à 2Vgg + vqE(SAT) + IR(50) pour empêcher le passage à la con- , duction des transistors 62 et 60. De cette façon, la cellule 10 est forcée d'indiquer l'association et l'inhibition ainsi que 20 la lecture peuvent avoir lieu avec les lignes 22 et 20 au même potentiel, ce qui est une caractéristique avantageuse de la présente invention. La table de la figure 3 indique les signaux sortants de lecture binaire SQ et sur les bornes 23 et 26 en fonction 25 des signaux entrants d'écriture et ou^ appliqués au circuit de lecture-écriture 12 de la façon représentée. Quand les deux signaux d'écriture et sont ensemble au niveau bas, les signaux sortants SQ et sont indéfinis sur les bornes 23 et 26. Quand l'un des signaux d'écriture ou ujq est au 30 niveau bas, et l'autre au niveau élevé, les signaux sortants de lecture ne sont pas échantillonnés, parce qu'une écriture ou une lecture associative a lieu dans le système d'après l'état de la ligne de sélection de mot 32. Pour cette condition, quand l'un ou l'autre des signaux oiQ où est au 35 niveau élevé mais que les deux signaux ne sont pas ensemble au niveau élevé, l'association est assurée si le signal de la ligne de sélection de mot 32 est au niveau bas. Si le signal de la ligne de sélection de mot 32 est élevé, l'écri- - 69 15008 8 2008364 ture a lieu dans la cellule de mémoire associative 10. Si les deux signaux entrants d'écriture ou ^ et lu Q sont au niveau élevé, (en utilisant le mode logique négatif sur ces entrées) les signaux sortants de lecture et SQ indiquent l'état de 5 la cellule de mémoire 10 si le signal de la ligne de sélection 32 est élevé • à ûn niveau binaire prédéterminé. Cette dernière condition est indiquée f>ar la table de la figure 3, suivant laquelle les signaux sortants SQ et S^ sont égaux à VSAT le couran^ à- travers l'une des lignes 20 ou 22 du cir-10 cuit de lecture-écriture est supérieur au courant de seuil de l'amplificateur de lecture. Des groupes de circuits intégrés monolythes comportant les circuits de lecture-écriture et les cellules de mémoire associatives décrits ci-dessus peuvent être fabriqués 15 sur une pastille unique. En variante, les circuits de lecture-écriture et de mémoire associative peuvent être fabriqués sur des pastilles séparées pour certains types dè systèmes hybrides. Le système décrit ci-dessus nécessite un minimum de conducteurs ou broches de sortie pour assurer les fonctions 20 décrites ci-dessus , chaque cellule demandant normalement quatre conducteurs, la ligne de mot, une paire de lignes d'inhibition de lecture de chiffre et la ligne de lecture associative. Cette réduction du nombre de conducteurs de sortie est extrêmement importante pour la fabrication de groupes importants de cellules 25 de mémoire et de circuits de lecture-écriture. Les interconnexions nécessaires • s.onfc : plus compliquées quand le nombre de conducteurs de sortie augmente, ce qui demande une plus grande superficie par cellule et nécessite l'utilisation d'une boîte ou d'une Gapsule plus coûteuse pour le dispositif. 30 II résulte de ce qui précède que la cellule de mémoire associative décrite peût être fabriquée en utilisant un nombre minimal de transistors et de résistances» la cellule demandant un minium d'espace sur la pastille semi-conductrice. En utilisant les techniques de fabrication actuelles, des groupes de ces cellu-35 les peuvent être construits sur une pastille en semiconducteur très petite. Bien entendu, la description .qui précède n'est pas limitative et l'invention peut être mise en oeuvre suivant d'autres variantes, sans que l'on sorte de son cadre. 69 15008 9 2008364 R_E_V_|_K_D_I_C_A_T_I_0_N_S 1°- Cellule de mémoire associative caractérisée par une partie constituant un circuit de mémoire ayant un premier 5 et un second transistors en couplage croisé pour former un circuit bistable afin que le premier et le second transistors soient alternativement conducteurs quand lé circuit de mémoire subit la commutation de l'un à l'autre de deux états stafctede conduction, chacun de ces transistors comportant une première et une se-10 conde électrodes d'entrée pour recevoir des signaux logiques digitaux, les premières électrodes du premier et du second transistoès étant connectées à une ligne de sélection de mot portée à un potentiel prédéterminé quand la cellule de mémoire est sélectionnée et qu'il est désiré soit d'écrire une donnée 15 dans la cellule, soit de lire l'état binaire de la cellule, les secondes électrodes d'entrées du premier transistor et du second transistor étant connectées à des bornes d'entrée de lecture-écriture pour recevoir un potentiel d'une amplitude suffisante pour changer l'état bistable de la cellule de mémoi-20 re quand une donnée est écrite dans la cellule et le premier et le second transistors étant conducteurs à travers les bornes de lecture-écriture pour lire le circuit quand l'état de conduction de la cellule est lu, un circuit commutation -de courant d'association connecté entre le premier et le 25 second transistors et une borne de lecture associative, ce circuit de commutateur de courant d'association étant de plus connecté aux bornes de lecture-écriture et répondant au potentiel de ces bornes de lecture-écriture et à l'état de conduction du premier et du second transistors pour indiquer un 50 accord ou un désaccord entre l'état de conduction de la cellule de mémoire et l'état de conduction du circuit de lecture-écriture en devenant conducteur à partir de la borne de lecture associative ou en restant non conducteur. 2°- Cellule de mémoire associative selon la reven-35 dication 1 caractérisée par sa combinaison avec un circuit de lecture-écriture connecté par une première et une seconde lignes de données aux secondes électrodes d'entrée du premier et du second transistors de la cellule de mémoire associative, le 69 15008 xo 2008364 circuit de lecture-écriture produisant des signaux différentiels de données sur la première et la seconde lignes de données pour changer l'état de conduction de la cellule de mémoire associative et la cellule de mémoire associative faisant passer 5 du courant à travers la première et la seconde lignes de données veisle circuit de lecture-écriture, afin que celui-ci fonctionne pour déterminer l'état de conduction de la cellule de mémoire associative. 3°- Cellule de mémoire associative selon la reven-10 dication 2 caractérisée en ce que la première et la seconde bornes d'entrée des données sont connectées au circuit de lecture-écriture pour recevoir des signaux entrants binaires et en ce qu'une première et une seconde bornes de sortie binaires sont connectées au circuit de lecture-écriture pour 15 fournir les signaux sortants en réponse aux potentiels de la première et de la seconde ligne de données et aux signaux binaires appliqués à la première et à la seconde bornes d'entrée du circuit de lecture-écriture. 4°- Cellule de mémoire associative selon l'une des 20 revendications 1 à J caractérisée en ce que le circuit commutateur de courant d'association comprend un troisième transistor connecté entre la borne de lecture associative et le premier transistor, ce transistor étant conducteur pour indiquer la non-association entre l'état bistable de la cellule 25 de mémoire et l'état bistable du circuit de lecture-écriture et un quatrième transistor connecté entre la borne de lecture associative et le second transitor, ce transistor étant conducteur pour indiquer la non-association entre l'état binaire de la cellule de mémoire et l'état binaire du circuit de lecture-30 écriture. 5°- Cellule de mémoire associative selon la revendication 4 caractérisée par une première résistance de décalage de niveau connectée entre le premier et le troisième transistors pour établir le décalage voulu du niveau en 35 courant continu entre les deux transistors pendant le fonctionnement de la cellule de mémoire et une seconde résistance de décalage de niveau connectée entre le second et le quatrième transistors pour établir de décalage voulu du niveau en cou 69 15008 2008364 rant continu entre les deux transistors pendant le fonctionnement de la cellule de mémoire. 6°- Cellule de mémoire associative selon l'une des revendications 4 et 5 caractérisée en ce que les électrodes 5 d'entrée du premier et du second transistors sont des émetteurs et les bases du premier et du second transistors sont connectées en couplage croisé à travers des résistances correspondantes .aux collecteurs du second et du premier transistors pour assurer le fonctionnement bistable du circuit de mémoire. 10 7°- Cellule de mémoire associative ielon la reven dication 6 caractérisée en ce que le premier émetteur du premier et du second transistors sont connectés à une borne de sélection de mot pour recevoir un potentiel d'une amplitude suffisante pour permettre le changement, la lecture ou 15 l'inhibition de l'état de conduction de la cellule de mémoire, et le second émetteur du premier transistor et le second émetteur du second transistor sont connectés respectivement à la base du troisième et du quatrième transistors et aux bornes d'entrée de lecture-écriture , afin que la conduction du 20 premier et du troisième transistors soit commandée par les potentiels des bornes d'entrée de lecture-écriture et par l'état de conduction du circuit de mémoire. 8°- Cellule de mémoire associative selon la revendication 7 caractérisée par une troisième et une quatrième 25 résistances connectées entre une borne de tension d'alimentation et la première et la seconde résistances pour établir des parcours pour le courant entre cette borne de tension d'alimentation et le premier et le second transistors pendant le fonctionnement de la cellule de mémoire associative.