Brevet FR2007263A1 — publié le 19700102

La présente invention concerne un circuit intégré monolithique comprenant un couple de transistors dont les émetteurs sont reliés, constituant de préférence une cellule de mémoire à partir d'un multivibrateur bistable réalisé par deux transistors couplés en croix associé à un amplificateur différentiel 5 commandé par les différentes tensions collecteur du multi-vibrateur. Les amplificateurs différentiels, les commutateurs de courant ou encore les bascules à transistors sont utilisés fréquemment. Quant à la structure elle-même et indépendamment des circuits qui les accompagnent, les transistors sont généralement réalisés de façon que le collecteur soit disposé dans la 10 couche épitaxiele formée à partir du substrat, ce que l'on exprime souvent en disant que la couche épitaxiale sert de lit de diffusion pour le .collecteur la base et l'émetteur sont obtenues par des diffusions successives ainsi qu'il est bien connu. Deux transistors sont normalement isolés l'un de l'autre + par une diffusion de type P interrompant la couche épitaxiale N et formant 15 des nids de diffusion. Dans les cas où il y a un potentiel collecteur commun ou encore lorsque les deux collecteurs sont reliés par l'intermédiaire d'une résistance épitaxiale une telle isolation n'est plus nécessaire. Les isolations de type P+ formant des poches ou nids d'isolation distincts prennent plus de place en raison de la migration latérale qui se produit pen-20 dant la diffusion. Un objet de la présente invention est d'éviter de perdre de la place, en utilisant des couches isolantes dans le cas des transistors dont les émetteurs sont reliés et de plus d'éliminer les métallisations par galvanoplastie. Pour cela l'invention utilise un couple de transistors réalisés selon la techno-25 logie planaire et ayant le même potentiel émetteur de façon à fonctionner en mode inverse, ce qui signifie que dans une poche d'isolation commune, les émetteurs sont représentés dans la couche épitaxiale N et les collecteurs sont représentés par des diffusions distinctes à l'intérieur des diffusions des bases, ces dernières obtenues par diffusion à partir dudit collecteur. 30 Une autre caractéristique de l'invention est d'utiliser deux transistors montés en série, dont l'émetteur et/ou le collecteur est relié au même potentiel et qui sont réalisés en utilisant la technique planaire, de sorte qu'un transistor fonctionne de la manière normale tandis que l'autre qui est relié au premier par l'émetteur, fonctionne de façon inverse par rapport au premier. 35 • Les difficultés rencontrées dans les montages réalisés conformément à l'invention peuvent se poser en ce qui concerne le gain de courant g des transistors individuels. La valeur que l'on peut obtenir avec des transistors qui ont des fonctionnements inverses l'un par rapport à l'autre est généralement g = 10. Cependant, lorsqu'on utilise de l'or comme dopant cette valeur chute 40 a g 69 11364 2 2007263 et on peut très bien s'accomoder sans difficultés d'une telle valeur. D'autres objets caractéristiques Bt-avantages de la présenté invention rassortiront mieux de l'exposé qui suit fait en référence aux dessins-annexés à ce texte qui représentent un mode de réalisation préféré de celle-ci. 5 La figure 1 représente le circuit de la cellule de mémoire réalisée conformément à la présente invention. La figure 2 représente une matrice réalisée sous forme monolithique des cellules de mémoire conformément au circuit électrique de la figure 1. La figure 3 représente une coupe d'une partie de la cellule de mémoire 10 monolithique de la figure 2. La description de la disposition topologique conformément à la présente invention est précédée par une description du fonctionnement de la cellule de mémoire de la figure 1. Cette cellule de mémoire est constituée d'un élément d'emmagasinage 15 à savoir une bascule 10 comprenant des transistors couplés en croix. Cette bascule comprend deux transistors T et T avec un potentiel émetteur commun U T Vg. Les collecteurs des deux transistors sont reliés à une source d'alimentation V par l'intermédiaire de deux résistances collecteur R. et R_ (de 1 kQ). ce 12 Une des deux branches transporte un courant dans chaque cas de sorte que deux 20 éléments différents d'information emmagasinés peuvent être représentés. Trois autres transistors T^, et T,. sont utilisés pour la lecture et l'écriture. Pour les deux dernières opérations la cellule est adressée par une impulsion positive sur la ligne X et une Impulsion négative sur la ligne Y ce qui fait que le transistor Tg devient conducteur. La lecture est réalisée de la façon 25 suivante. Le potentiel des deux émetteurs des transistors T. et T_ eBt abaissé * 2 par l'adressage du transistor T,., il en résulte qu'une résistance émetteur non représentée sur la figure 1 et commune à plusieurs cellules d'emmagasinage est reliée aux émetteurs des dBux transistors et T^. Par l'intermédiaire de cette résistance émetteur, les émetteurs sont reliés à une source de tension 30 négative et le montage complet à l'extérieur de la bascule 10 fonctionne comme un amplificateur différentiel ce qui signifie qu'un courant de lecture circule en Bg ou B^, suivant les potentiels des collecteurs de la bascule. L'information est écrite dans cette cellule en abaissant suffisamment le potentiel sur une des bornes ou de sorte qu'un courant base circule 35 de la base au collecteur du transistor ou ce qui fait que le potentiel de la base du tansistor ou ITg] respectivement diminue et que ce dernier est bloqué. Une disposition de cellule de mémoire du type décrit et dans laquelle on utilise le fonctionnement inverse de plusieurs transistors est représentée 40 dans la matrice de la figure 2, à l'intérieur des lignes pointillées 11 et sur 11364 3 2007263 la figure 3. Les transistors T3 et formant le multivibrateur ont des fonctionnements inverses ce qui signifie que les deux collecteurs C_ et C dans O T les diffusions de base Bg et sont représentés à l'intérieur de la couche épitaxiale N, constituant l'émetteur. Les deux résistances collecteur R,. et 1 R^ sont disposées dans une poche d'isolation distincte. Dans une troisième poche d'isolation sont montés les trois autres transistors T^, T^» T^,parmi lesquels et sont représentés de façon inverse de sorte qu'ils ont une diffusion émetteur commune (couche épitaxiale N) et des diffusions distinctes de base (B^. B_] et/ou collecteur C„, C„. La diffusion commune de l'émetteur 12 12 8st utilisée comme diffusion pour le collecteur du transistor qui fonctionne d'une manière normale et dont on peut voir la base B_ et l'émetteur E_. b 5 La figure 3 représente une vue en coupe du circuit monolithique de la figure 2. Les diffusions ayant des conductivités différentes peuvent être discernées facilement sur le dessin. Sur un substrat P dans des poches épi-taxiales N isolées par des diffusions P+ se trouvent d'une part les résistan-cesR^ et R^ obtenues par simple diffusion et d'autre part le transistor T^, dont le collecteur comporte une fenêtre pour faire le contact, le transistor T2 comportant une base et un collecteur C^, ces deux transistors fonctionnent de façon inverse l'un part rapport à l'autre et ils peuvent être reliés par l'intermédiaire d'une fenêtre d'oxyde et le transistor T_ est D actionné d'une manière normale et comporte une base B_ et un émetteur Ec et les fenêtres d'oxyde associées. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques essentielles de l'invention; appliquées à un mode de réalisation préférée de celle-ci il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles sans pour autant sortir du cadre de ladite invention. 69 11364 4 2007263 RE.VEN D I CAT I DN S 1. Bloc semi-conducteur intégré réalisé suivant les techniques planaires contenant au moins une paire de transistors constituée par un premier transistor et un second transistor dont les émetteurs sont reliés et le point commun résultant est connecté au collecteur du troisième transistor caractérisé en ce que les premier et seçond transistors dont les émetteurs sont reliés fonctionnent dans le mode inversé par rapport au troisième transistor, c'est-à-dire que dans la poche d'isolation contenant les dits premier, second et troisième transistors, la couche épitaxiale de type N sert de lit de diffusion pour les émetteurs des dits premier et second transistors et de lit de diffusion pour le collecteur du troisième transistor. ' 2. Bloc semi-conducteur intégré selon la revendication 1 dans lequel la couche épitaxiale de type N sert de lit de diffusion pour les émetteurs de et et de lit de diffusion pour le collecteur de T,.. 3. Bloc semi-conducteur intégré réalisé suivant les techniques planaires contenant au moins deux transistors en série : un premier transistor dont l'émetteur est relié au collecteur d'un second transistor caractérisé en ce que l'un des deux transistors fonctionne 8n mode inversé par rapport à l'autre c'est-à-dire que si dans la même poche d'isolation la couche épitaxiale de type N sert de lit de diffusion pour l'émetteur de l'un elle sert de lit de diffusion pour le collecteur de l'autre. 4. Bloc semi-conducteur intégré selon la revendication 3 dans lequel la couche épitaxiale N sert de lit de diffusion pour l'émetteur et de lit de diffusion pour le collecteur de T,.. D 5. Bloc semi-conducteur intégré selon les revendications 1 et 3 dans lequel ladite poche d'isolation présente la forme d'un L permettant ainsi par combinaison d'obtenir des formes rectangulaires.