電路佈局驗證

電路佈局驗證  是一種電子設計自動化  工具 ， 其功能爲驗證特定積體電路與其原始電路設計之間的差異有無異常 。 設計規範驗證  可修正並檢驗佈局 （ layout ） 是否符合設計規範 ， 但DRC無法保證在佈局完全符合設計規範的情況下 ， 線路依舊維持設計者的預期 ， 而LVS則是這個階段的最適合的解決方案 。