Verilog過程接口

Verilog過程接口  ， 最初被稱爲編程語言接口  2.0 ， 是一個針對C語言的Verilog過程接口 。 它可以使數字電路的行爲級描述代碼直接調用C語言的函數 ， 而用到的C語言函數也可以調用標準的Verilog系統任務 。 Verilog程序結構是IEEE 1364編程語言接口標準的一部分 。 它最新的版本是2005年更新的 。