SystemVerilog

SystemVerilog是一種在現代積體電路 （ 尤其是超大型積體電路 ） 的設計及驗證流程中 ， 由Verilog發展而來的硬體描述 、 硬件驗證統一語言 ， 前一部分基本上是2005年版Verilog的擴展 ， 而後一部分功能驗證特性則是一門面向對象程序設計語言 。 面向對象特性很好地彌補了傳統Verilog在芯片驗證領域的缺陷 ， 改善了代碼可重用性 ， 同時可以讓驗證工程師在比寄存器傳輸級更高的抽象級別 ， 以事務而非單個信號作爲監測對象 ， 這些都大大提高了驗證平臺搭建的效率 。 SystemVerilog已經被採納爲電氣電子工程師學會1800 - 2009標準 ， 並獲得了主流電子設計自動化工具供應商的支持 。 雖無任一個仿真系統能聲稱自己完全支援SystemVerilog語言參考手冊 （ Language Reference Manual, LRM ） 裏介紹的所有語言結構 ， 要改善測試平臺的互操作性相當困難 ， 但推進跨平臺兼容性的研究開發工作已在進行中 。 若干種驗證方法學相繼出現 ， 以預定義類的形式對測試平臺模塊進行標準化 ， 如今最新基於SystemVerilog的驗證方法學爲通用驗證方法學 。 此方法學主要包括開放源代碼的類庫以及支援可重用測試平臺 、 開發驗證IP核的預置格式 。 許多第三方提供商則開始推出基於SystemVerilog的驗證IP核 。