通道晶體管邏輯

在電子學中 ， 通道晶體管邏輯 （ PTL: pass transistor logic ） ， 描述了幾個用於集成電路設計的邏輯家族 。 它使用減少冗餘晶體管的方法 ， 減少了用於製作不同邏輯門的所需的晶體管數量 。 晶體管作爲開關用於導通電路節點之間邏輯電平 ， 而不是作爲與電壓源直接連接的開關. 此減少了有源器件的數量, 但有一個缺點即輸出電平可能不會再高於輸入電平 。 每一個串聯的晶體管使得輸出電壓低於輸入電壓 。 如果幾個器件在邏輯路徑中串聯 ， 一般都需要一個傳統的門去恢復信號電壓到滿值 ； 而作爲對比, 傳統的CMOS邏輯總是作爲電源軌道的晶體管開關 ， 故邏輯電平在串聯中不會減少 。 既然因爲輸入信號與輸出信號之間少了一些分隔 ， 設計者必須注意評估一些意外的電路路徑的影響 。 爲了使設計正確工作 ， 設計規則限制了電路的安排 ， 所以可以避免一些隱蔽的路徑 、 電荷分享 、 與低速的開關 。 仿真的電路可能需要去保證足夠的性能 。