Verilog

Verilog是一種用於描述 、 設計電子系統 （ 特別是數字電路 ） 的硬件描述語言 ， 主要用於在集成電路設計 ， 特別是超大規模集成電路的計算機輔助設計 。 Verilog是電氣電子工程師學會 （ IEEE ） 的1364號標準 。 Verilog能夠在多種抽象級別對數字邏輯系統進行描述 ： 既可以在晶體管級 、 邏輯門級進行描述 ， 也可以在寄存器傳輸級對電路信號在寄存器之間的傳輸情況進行描述 。 除了對電路的邏輯功能進行描述 ， Verilog代碼還能夠被用於邏輯仿真 、 邏輯綜合 ， 其中後者可以把寄存器傳輸級的Verilog代碼轉換爲邏輯門級的網表 ， 從而方便在現場可編程邏輯門陣列上實現硬件電路 ， 或者讓硬件廠商製造具體的專用集成電路 。 設計人員還可以利用Verilog的擴展部分Verilog - AMS進行模擬電路和混合信號集成電路的設計 。