，那么芯片内部将会进行预设的工作流程，只是因为输出使能引脚未连接低电平，最后并未输出对应的信号。当总线正在进行其他工作的时候，这种特性将会起到作用，而当最后输出使能连接到低电平之后，数据才会以最小延迟的状态输出。具有这样的输出使能引脚的 ROM 或者SRAM通常具有两个存取时序：一个是芯片被选择以及地址有效，另一个是输出被使能。
上拉电阻和下拉电阻.当一节点所有相连的输出都处于第三状态（高阻态），它们对于电路其余部门的影响就被消除了。如果没有别的电路元素来决定其具体的状态（高或