在关键字codice_194附加延迟信息，例如上面的代码可以改为：assign #5 out = in1 & in2; //in1和in2逻辑与的结果在5个时间周期后才施加在out上
时序控制.Verilog能够描述过程中的时序特性，这也是硬件描述语言与普通计算机编程语言的重要差别之一。过程的时序控制可以通过三种方式实现：延迟时序控制、事件时序控制以及电平敏感时序控制。过程中的时序控制可以控制代码的执行时间。在Verilog中，除了过程中的时序控制，还可以定义元件、路径的延迟