目的。尽管如此，用于软件设计的编程语言不能对电路的时序性质进行描述，这导致软件编程语言不能替代专用的硬件描述语言。在最近地位愈加显着的硬件验证语言——SystemVerilog出现之前，人们利用C++和一些逻辑仿真工具协同工作，从而在硬件验证中实现面向对象程序设计的思想。硬件描述语言的部分子集是可综合的，这意味着可以使用逻辑综合工具通过“阅读”行为级、寄存器传输级的代码，来“推断”这些代码对应的功能，从而给出一个经过优化的的电路连线网表。逻辑综合工具（如新思科技的Design Compiler等或Cad