，并不会阻碍下一句代码的执行。而且，如果后一个语句涉及前面一个非阻塞赋值语句中的变量，由于这两个语句“同时”执行，因此后一个语句所用到的是前面一个语句执行前变量的数值。非阻塞赋值是Verilog作为硬件描述语言与普通编程语言的一个重大区别。带有两个触发器输出端的简单示例如下always @ (posedge reset or posedge clock)beginendendmodule上面的例子如果没有使用非阻塞赋值，而使用阻塞赋值，那么codice_182和codice_183的数值就不