讯号从低电平向高电平转变时，这种转变则被触发器电路忽略，那么我们称这个触发电路为下降沿触发的（）。信号边缘可以被用来触发时序控制，在时间脉冲上升沿或下降沿触发的T触发器就是一个典型的例子，这类触发器并不是通常的电平敏感，而是信号边缘敏感。此外，在硬件描述语言中，使用Verilog自定义原语（）时，上升沿、下降沿分别以(01)、(10)表示，也可以用缩写字母r、f表示。