会将codice_41推断为同步时序逻辑，这里需要写明对什么信号的什么边缘（上升或者下降）敏感。在表示时序逻辑电路的过程代码中，一般使用非阻塞赋值。always_ff @(posedge clk)逻辑综合工具还会将codice_43推断为电平敏感的锁存器电路，对输入信号的电平敏感，但是具有信号储存特性：always_latch
接口.对于小型的设计，Verilog设计人员可以使用端口（port）来简洁地描述模块与外部环境的连接情况。不过，在规模较大、抽象层次较多的设计中，处于枢