容易造成概念的混淆，如果代码不严谨，逻辑综合很可能推断出锁存器，从而产生不符合预期的硬件模型。SystemVerilog除了继续支持原来Verilog中的老式过程结构codice_4、codice_34，还在原有codice_4基础上针对组合逻辑电路、触发器、锁存器设计了专用的codice_4结构。虽然它们显得不够通用，但是三类硬件模型的差异得到了明确地区分，避免使用老式codice_4时容易出现的锁存器推断：三种专用的codice_4结构在使用时会检查设计代码是否符合对应硬件模型的特征。如果设计人员在