得到了明确地区分，避免使用老式codice_4时容易出现的锁存器推断：三种专用的codice_4结构在使用时会检查设计代码是否符合对应硬件模型的特征。如果设计人员在过程代码中描述了与对应硬件不符合的行为（例如在codice_43的敏感列表中添加了定时器讯号的上升沿），那么系统会发出警告。这是SystemVerilog种专用型过程结构的优越之处。下面的例子使用codice_38来描述组合逻辑电路。在SystemVerilog中无需像Verilog中描述组合逻辑电路那样写出敏感列表，codice_38会