户自定义原语.除了系统提供的26种逻辑门、晶体管原语，Verilog也提供用户自定义原语（User Defined Primitive, UDP）。原语与模块的层次结构类似，但是原语的输入输出关系是完全通过查表实现的。组合逻辑的用户自定义原语的核心是真值表，时序逻辑的用户自定义原语的核心是激励表。设计人员需要在状态表中罗列可能出现的输入和输出情况。如果在实际使用过程中，遇到状态表中没有定义的情况，则输出不确定值codice_23。使用自定义原语很直观，但是如果输入变量较多，状态表就会变得很复杂。在很多情况