经过的路径上比其他布局方式具有较多的逻辑闸，高位的计算必须等待低位的进位输出信号被计算出来才能开始，因此造成了更大的延迟时间。下面简单计算信号在加法器中的延迟。每一个全加器具有三级逻辑函数。在一个32位的波纹进位加法器中，有32个全加器，随之产生的逻辑闸延迟则可以根据关键路径的延迟时间来决定，即2倍的最高位全加器输入信号、进位输出延迟，加上31乘以3倍的其他全加器上的延迟，总共等于95倍的逻辑闸延迟。一个 "n" 位波纹进位加法器的最坏情形延迟方程为从位位置0到进位输出的进位有一点不同：输入进位必须