在集成电路设计中，逻辑合成（）是所设计数字电路的高抽象级描述，经过布尔函数化简、优化后，转换到的逻辑门级别的电路连线网表的过程。
概述.通常，逻辑综合的信息来源是硬件描述语言——主要是VHDL和Verilog等，设计人员通常使用硬件描述语言来进行电路的高级抽象（通常是数字电路寄存器传输级的数据、行为）描述数字电路的逻辑功能，这样他们可以把更多精力投入功能方面的设计，而避免在一开始就研究可能极其复杂的电路连线。然而，从电路的高级抽象描述到实际连线网表，并不是一项简单的工作。在以前