，但是由于二者代码不尽相同，其中一个综合生成的门级网表可能远比另一个复杂。例如，在Verilog里，设计人员如果不指名向量寄存器的位宽，那么逻辑综合产生的网表会比指明位宽的情况庞大得多；另外，如果if-else语句结构没有指明所有可能出现的情况，虽然在功能验证时不会出现问题，但是逻辑综合工具有可能认为设计人员在定义一个电平敏感的锁存器。这就需要设计人员掌握一定的硬件描述语言编程技巧，并使用良好的代码风格。接下来，综合工具会使用对设计者来说不可见的技术方法，将这个逻辑电路网络进行优化。优化的内容，是在此阶