quantity.
枚举.SystemVerilog引入了枚举型变量，它使用一系列有实际字面意义的名称来代表若干变量。如果不进行专门的数据类型转换，一个枚举型变量不能直接赋值给另一个枚举型的变量。过去在Verilog中描述有限状态机常常使用参数（关键字为codice_13），而在SystemVerilog中，使用枚举则更为方便。typedef enum logic [2:0] {} color_t;color_t my_color = GREEN;initial $di