个时钟信号，输入一个频率为一半的时钟信号。二位的异步计数器可以输入一个频率为四分之一的时钟信号……越多位的计数器其除频比率就更高，在此应用下，瞬时的计数值不是主要考量，而整体除频的比率才是重点。因为用触发器的输出作为时钟，因此计数的资料位元之间会有时钟偏移，也因此异步计数器的技术无法和标准的同步电路设计相容。
同步计数器.在同步计数器中，所有触发器的时钟输入端连接在一起，由输入脉冲触发。因此，所有的触发器的状态同时改变（并行）。下面的电路是一个4位同步计数器。FF0的J和K输入