，可以限定有且只有一个分支可能被执行到，否则将产生一个警告。而关键字codice_31则指出某些分支路径具有更高的优先级。过去，在传统的Verilog中，要实现类似的功能，设计人员需要在可综合代码中附带一些特殊的注释（例如： codice_32）来通知逻辑综合工具产生正确的分支逻辑电路。不过，注释并非SystemVerilog代码的正式组成部分，它们只是在逻辑综合过程被特定的工具读取，而不严谨的注释很可能造成综合后电路与综合前仿真结果不同的情况。
过程代码.Verilog中的过程代