常就仅针对取得一份生产就绪的智财核心技术（IP Core）认证。对这些客户来说，ARM会释出所选的ARM核心的闸极电路图，连同抽象模拟模型和测试程式，以协助设计整合和验证。需求更多的客户，包括整合元件制造商（IDM）和晶圆厂家，就选择可合成的RTL（寄存器传输级，如Verilog）形式来取得处理器的智财权（IP）。借着可整合的RTL，客户就有能力能进行架构上的最佳化与加强。这个方式能让设计者完成额外的设计目标（如高震盪频率、低能量耗损、指令集延伸等）而不会受限于无法更动的电路图。虽然ARM并不授予授权方再次