需的延迟时间值。与元件延迟相同的是，延迟的时间值可以指定上升、下降、关断的情况，同时也可以包含最大值、典型值、最小值。
逻辑综合.
概念简介.设计人员编写的Verilog代码通常是在较高抽象级别的，例如寄存器传输级。这一抽象级别包含了对电路信号在寄存器之间传输情况的描述。但是逻辑门级的网表，即逻辑门的相互连接形式，才最接近真实的硬件电路。这一形式与寄存器传输级的描述，在功能上是等效的。为了给后续硬件制造人员提供这种低抽象级别的描述，需要将高抽象级别的Veril