与的Verilog进行了合并，成为了新的电气电子工程师学会1800-2009标准。现在的最新标准是电气电子工程师学会1800-2012标准。
设计特性.对于电路设计工程师来说，SystemVerilog中有大部分内容继承自Verilog，但是也提供了一些增强或者改进的特性。下面的章节主要讲述SystemVerilog的这些特性。
新的数据类型.
逻辑型变量.SystemVerilog定义了一种新的逻辑型（codice_1）变量。和Ver