的描述。但是逻辑门级的网表，即逻辑门的相互连接形式，才最接近真实的硬件电路。这一形式与寄存器传输级的描述，在功能上是等效的。为了给后续硬件制造人员提供这种低抽象级别的描述，需要将高抽象级别的Verilog代码转换为低抽象级别的逻辑门级网表。这一过程称为逻辑综合（Logic Synthesis）。在自动化逻辑综合工具出现之前，尽管人们可以用硬件描述语言进行设计，但是还是需要人工进行逻辑综合。例如，如果电路模块只有少数几个输入端，我们可以使用类似卡诺图的方法来对逻辑函数进行化简。随着电路规模不断增加，人工逻