输出以及第3个信号作为第二个异或门的输入，对需要接入的其他信号反复进行以上操作，这样就会得到如下结果：若输入中高电平（1）的个数是奇数，输出为高电平（1）；若输入中高电平（1）的个数是偶数，输出为低电平（0）。这种特性在实际应用中可实现奇偶发生器或模2加法器。例如，74LVC1G386微型集成电路是3输入异或门，可实现奇偶发生器。Verilog的缩减运算符"^"能将任意位输入进行从高位到低位逐次异或运算，得到一位输出。
其他应用.
加法器.异或门可以作