别的设计。尽管如此，逻辑门级的设计还是更接近真实电路形式。Verilog提供了一系列逻辑门原语（Primitive）供用户使用。例如，非（codice_231）、与门（codice_232）、或门（codice_233）、与非门（codice_234）、或非（codice_235）、异或（codice_236）、同或（codice_237）。逻辑门原语和模块类似，可以通过实例引用的方式使用。
晶体管级描述.Verilog能够在低抽象级别对电路进行描述，是它的一个重要特点。Veril