多层次的逻辑网络。现代的电路综合工具，可以读取、识别寄存器传输级的硬件描述语言代码，构建对应的多层次逻辑电路网络。不过有的时候，两个电路虽然能够实现基本相同的逻辑功能，但是由于二者代码不尽相同，其中一个综合生成的门级网表可能远比另一个复杂。例如，在Verilog里，设计人员如果不指名向量寄存器的位宽，那么逻辑综合产生的网表会比指明位宽的情况庞大得多；另外，如果if-else语句结构没有指明所有可能出现的情况，虽然在功能验证时不会出现问题，但是逻辑综合工具有可能认为设计人员在定义一个电平敏感的锁存器。这就需要