High-level Synthesis，缩写 HLS），又译高层次综合，另又称C合成（C synthesis）、电子系统层次合成（Electronic System Level synthesis，缩写 ESL synthesis），是将电路设计规范的算法级或行为级描述在一定的约束条件下转化为电路结构描述的方法和过程。高层次综合又称为行为级综合、算法级综合等。它使设计者能够在更高层次进行电子设计，更快速有效地在较高层次设计验证和仿真，而较低层次的工作由工具来自动完成，从而让数字电路系统设计工程师可以有更多