在电子学中，通道晶体管逻辑 （PTL: pass transistor logic），描述了几个用于集成电路设计的逻辑家族 。它使用减少冗余晶体管的方法，减少了用于制作不同逻辑门的所需的晶体管数量。 晶体管作为开关用于导通电路节点之间逻辑电平，而不是作为与电压源直接连接的开关. 此减少了有源器件的数量, 但有一个缺点即输出电平可能不会再高于输入电平。每一个串联的晶体管使得输出电压低于输入电压。 如果几个器件在逻辑路径中串联，一般都需要一个传统的门去恢复信号电压到满值；而作为对比, 传统的CMOS逻辑总是作为