_frame.type.random_mode(0); // 关闭type变量的约束，之后的随机化将不会给该变量赋予随机数值my_frame.randomize();
断言.与其他属性规约语言类似，SystemVerilog具有断言这一概念。在整个芯片验证流程中，断言检查器会自动检查定义的属性是否得到满足，如果违背，则会给出警告。SystemVerilog断言由序列（codice_75）和属性（codice_76）两部分组成。属性可以是多个序列在时间上的组合。序列主要用布尔表达式和