ce_24，1位，仅具有两个逻辑状态，和逻辑型数据（codice_1）缺少了未知逻辑（codice_26）和高阻态（codice_27）。使用两态逻辑可以提高逻辑仿真速度）。
结构体和联合体.这两种数据类型和C语言中的结构体和联合体类似。在SystemVerilog中，与这两种数据类型相关的增强特性为压缩属性（codice_28）和标签属性（codice_29）。压缩属性使得mapped 1:1 onto a packed array of bits，而标签属性允许跟踪当前联合体中