序设计的思想。硬件描述语言的部分子集是可综合的，这意味着可以使用逻辑综合工具通过“阅读”行为级、寄存器传输级的代码，来“推断”这些代码对应的功能，从而给出一个经过优化的的电路连线网表。逻辑综合工具（如新思科技的Design Compiler等或Cadence的RTL Compiler）通常会对设计人员定义的逻辑功能进行逻辑化简，这样就可以避免冗杂的逻辑门级网表。含有延迟的硬件描述语言代码（例如Verilog中codice_1这样的代码）通常是不可合成的，也就是说，这部分代码在逻辑综合过程中会被忽略。这类