system: [SYSTEM]

user: 2. 原型系统硬件架构 本文提出的原型系统，硬件架构由射频单元、宽带数字模拟转换与数字中频单元、X86 + FPGA融合计算单元和高速接口单元构成，可实现上、下行链路中海量基带信号处理、宽带模数/数模转换(RF-ADC/RF-DAC)、数字上变频(DUC)与数字下变频(DDC)、高速数据传输、多通道射频收发以及动态多波束成形等功能，可以解决制约宽带毫米波多波束通信系统发展的硬件瓶颈问题 [ 9 ]。 2.1. 射频单元 射频单元完成射频信号收发、波束成形、射频信号与模拟中频信号转换功能。如图2所示，射频相控阵天线包括TR组件、天线子单元以及本振子单元。其中，每个TR组件由一个1分8变频功分模块、数控接口板和8路TDD结构移相放大模块组成，8个移相放大模块通过行架连接成整体，功分变频板通过SMPM板–板射频连接器与8个TDD结构移相放大器模块相连，数控接口板负责根据基带侧发来的控制信号及时配置TR组件。天线子单元中，竖状排列的PCB板上印制偶极子天线，均采用垂直极化方式，4个偶极子天线合路为一个天线阵列，可实现垂直面40度波束宽度与水平面120度扫描角度。本振子单元中采用两次变频方案，分别变频至2800 MHz和28 GHz，本振信号分别为2650 MHz和25.2 GHz，其中2650 MHz本振采用100 MHz或10 MHz基准参考信号通过锁相环直接得到，25.2 GHz本振采用100 MHz或10 MHz基准信号直接锁定12.6 GHz DRO产生12.6 GHz信号后，再经过2倍频、滤波之后得到，两类本振信号分别通过1分8功分器即可得到8路对应的本振信号。整体结构为8个TR组件水平排列，每个TR组件的8个移相子通道对应8个天线阵列，可形成独立相扫波束，实现基带和射频混合相控。 数控接口板接收控制信号，包括开关切换信号、移相器和数控衰减信号(0.5 dB步进)，及时配置TR组件。由于每个TR组件中衰减和移相控制字较多，可通过SPI总线接口形式减少接口引线。且在实际工作中，基带部分需要提前配置下次衰减和移相控制字，可实现与射频开关切换相同方式，即通过高低电平转换即可迅速完成对射频器件的控制，满足射频单元控制响应时间短(小于100 ns)的需求。 图2. 射频相控阵天线结构 2.2. 宽带模拟数字转换与数字中频单元 该部分主要基于Xilinx公司的RFSoC芯片实现 [ 10 ]。RFSoC集成现场可编程门阵列(FPGA)、宽带模拟数字转换器(RF-ADC/RF-DAC)、高度灵活的软判决纠错编码(SD-FEC)模块、以及处理器系统(Processing System， PS)等。其中，模拟数字转换器作为系统数字中频的主要单元，由8个RF-ADC与8个RF-DAC组成，通过SMA缆线与射频单元直接相连进行信号传输，其内部结构与功能具体介绍如下。 RF-ADC的原理示意图如图3所示，其内部结构还包含阈值检测(Threshold Detection)模块、正交调制校正(Quadrature Modulation Correction， QMC)模块、IQ混频模块、数控振荡器(NCO)、IQ分路抽取模块以及可编程FIFO模块，如图4所示。每个RF-ADC为12 bit精度，每2个RF-ADC组成1个子单元(tile)，并配置锁相环(PLL)和必要的时钟逻辑，通过AXI4总线协议与PS端进行通信。在本原型系统中，RF-ADC将模拟中频信号变换为数字基带信号。采样数据首先经过输入门限检测输入模拟信号的功率，经过QMC模块对模拟信号进行幅度和相位增益补偿，进入数字下变频(Digital Down Conversion， DDC)模块进行I/Q下混频并抽取降低信号数量，最后经过可变数据缓冲器(Gearbox FIFO)进行时钟频率匹配并改变数据位宽，通过高速接口单元传递给系统融合计算单元处理。 RF-DAC原理示意图如图5所示，其内部结构还包含可编程FIFO模块、IQ分路插值模块、IQ混频模块、数控振荡器(NCO)、QMC模块和输出滤波器模块，如图6所示。每个RF-DAC为14 bit精度，每4个RF-DAC组成1个子单元(tile)，并配置锁相环(PLL)和必要的时钟逻辑，同样通过AXI4总线协议与PS端进行通信。在本原型系统中，RF-DAC将数字基带信号变换为模拟中频信号。数字信号首先经过数字上变频(Digital Up Conversion， DUC)模块完成内插滤波，升采样以及数字混频，然后经过逆SincFIR滤波器补偿并产生模拟输出，以差分形式互补输出两路模拟电流，电流之和等于RF-DAC满量程电流。 通过配置RF Data Converter IP核可以改变RF-ADC和RF-DAC的采样率、带宽、抽取倍数、AXI4总线时钟、每周期采样数、输入输出信号类型(Real信号或I/Q信号)以及对应的奈奎斯特区等参数，从而改变系统的参数设置和工作状态。本原型系统中关于IP核参数设置如表1所示。 图3. RF-ADC原理示意图 图4. RF-ADC内部结构示意图 图5. RF-DAC原理示意图 图6. RF-DAC内部结构示意图 Table 1 Parameters settings in RF data converter IP cor 参数名称 RF-ADCs RF-DACs 采样率 3.93216 GSPS 3.93216 GSPS 带宽 491.52 MHz 491.52 MHz 抽取/内插倍数 8 8 Samples/AXI4-Stream Cycle 4 8 AXI4-Stream时钟 122.88 MHz 122.88MHz 输入输出模式 Real->I/Q I/Q->Real 奈奎斯特区域 Zone 1 Zone 2 表1. RF数据转换器相关参数设置 2.3. X86 + FPGA融合计算单元 本文提出的原型系统利用配置Intel Xeon Gold 6154的通用服务器与Xilinx UltraScale + FPGA构成融合计算单元。通常情况下，各类大规模多波束无线通信原型系统的算法软件架构采用通用服务器或FPGA部署 [ 11 ]。X86通用服务器计算能力强、开发效率高、调试灵活性大，但实时数据处理速度有限，可支持的系统带宽有限 [ 12 ] [ 13 ]；而FPGA虽然可实现实时数据高速并行处理，但编程周期较长，调试难度较大，在处理海量基带信号、实现动态波束成形方面有较大难度，也不适合用于通信算法快速验证 [ 14 ] [ 15 ]。对于本文提出的融合计算架构，通过模块化设计(Block Design)对FPGA进行编程，用于部署软件定义无线电(Software Defined Radio， SDR)相关算法；在多核X86通用服务器中采用高级语言以及并行指令集快速实现数据计算，满足高计算能力的同时获得高开发效率和强调试灵活性，可以应用于快速部署验证先进无线基带算法。 2.4. 高速接口单元 高速接口单元包含PCI-Express总线接口，GTY高速收发接口，Xilinx Aurora以及Alveo U200数据中心加速卡。其中，数据中心加速卡与X86服务器PCI-Express总线接口连接，可以提升服务器计算能力；Xilinx Aurora与RFSoC侧GTY高速接口相连，具有资源成本低、吞吐量可扩展、数据接口灵活等优点；数字中频单元(Xilinx Aurora)与融合计算单元(数据中心加速卡)之间通过QSFP (Quad Small Form-factor Pluggable)接口连接，每个QSFP数据传输速率可达25 Gbps，总速率可达100 Gbps。下行链路传输时，融合计算单元通过QSFP传输数据进入数字中频单元FIFO存储器，收发组帧模块将高速接口传输的基带信号按照定义的帧格式解包，分离得到用户数据和波束控制数据，其中用户数据传输至RF-DAC，波束控制数据经处理后成为高低电平信号，用于配置射频单元侧数控接口板，实现波束成形。上行链路传输时，数字中频单元中RF-ADC输出用户数据通过收发组帧模块按照定义帧格式打包，进入FIFO存储器后经QSFP及高速接口传输至融合计算单元。两种过程中，FIFO存储器均起到数据缓存和异步时钟域转换的作用。