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user: 2. 无线射频控制电路 如图1所示，其为脑电检测与无线发射整体结构。前端脑电传感器连接到低噪声脑电斩波放大器，斩波放大器用于去掉低频1/f闪烁与输入失调等噪声，以提高脑电微弱小信号(10~100 uV， <100 Hz)检测精度；8通道放大后的几百mV级的模拟信号送到SAR-ADC (逐渐寄存器逼近–模数转换器)，进行后续的模拟到数字转换操作；转换后的数字信息通过EEG-DSP进行FIFO缓存、乒乓矩阵切换写入/读出，混合信道编码后的有效数据添加帧头、帧尾、同步字、CRC校验字后、输出基带码流，以调制射频电路的PLL-FS或者PA-E电路，进行射频领域的FSK或者OOK的调节。 2.1. 流水EEG-DSP硬件加速度器 2.1.1. 流水EEG-DSP的介绍 如图2左侧所示，其为EEG-DSP的整体架构。4段流水EEG-DSP负责选择某路放大后的模拟脑电EEG信号，送到ADC进行数字量化。EEG-DSP为ADC提供工作时钟，获取ADC输出的数字总线数据，存储在本地近似无穷大FIFO。DSP 对射频电路进行参数重新配置(包括OOK/FSK模式选择、PA的带宽配置、PLL-FS的频率带选择、特定频带的频点配置、分频器的分频字配置、功率放大幅度配置)。4段流水线分别是：阶段-1：获取来自ADC的数据；阶段-2：乒乓读出FIFO数据；阶段-3：无线信道编码；阶段-4：数据帧封装。EEG-DSP加速度芯片对于以后的海量脑电数据提速以及流水段指令化处理有益。图2右侧下方是EEG-DSP芯片的版图，上方是芯片封装后照片。 如图3所示，其为设计的精简点对点通信网络的架构；其工作原理是：当FIFO内部数据半满，则传感网络唤醒，其处于活跃状态，否则，网络处于睡眠状态；唤醒后，利用乒乓矩阵切换机制，交叉分时把乒或乓的数据发射到混合信道编码模块，进行后续信道增益编码；编码后的数据进入后续MAC(媒体访问层)进行数据封装(对原始净数据，添加同步字、前/后导、CRC校验字、传感节点标识)，最终，码流输出以调制射频电路PLL-FS的频率控制字(FSK)或PA-E(OOK)的开关管。 2.1.2. EEG-DSP混合信道编码 如图3中间所示，EEG-DSP采用自行设计的精简的信道编码策略：1) 不进行有效数据的信道冗余 图1. 微弱脑电检测、模数转换与无线射频发射芯片系统整体 图2. EEG-DSP控制电路、4段流水线结构 图3. 脑电精简无线网络架构 编码，只添加前/后缀、帧头同步字、数据包采用CRC-16冗余校验码；2) 净数据采用曼彻斯特编码，数据编码效率是50%；3)，使用直接序列扩频 (DSSS：Direct Sequence Spectrum Spread)方法进行去相关扩频编码，该方法通过搜寻存储在本地的LUT-(4bits索引，16bits扩频后码长)，以节省硬件资源，提高速度，编码效率是25%；4)，利用前向纠错编码采用(1symbol = r bits = 6 bits，N = 31 = 2 r − 1 ，K = 19，t = N − K = 2 t = 12)的里德–索罗蒙(Reed-Solomn)编码，每个符号占据6 bits (r = 6)，其可以纠正6(t = 6)个不连续的错误符号，编码效率是19/31 = 61.3%。EEG-DSP硬件加速编码器在以上4种方案中采取一种进行信道编码实现。 2.2. 直接上变频架构的射频发射芯片 如图4所示，直接上变频的物理层射频电路结构 [ 4 ] ，主要模块包括PLL-FS与PA。该设计的脑电可穿戴设备的感知节点需要布置在人体头部表面，其需要使用电池供电；考虑系统复杂度与硬件成本，低功耗、高速率、高集成度是射频电路设计的目标。VCO通过频率控制字(Fre_sel[2:0])进行8个频带的选择，此外，通过6位频率控制字(FSK调制)进行特定频段上的工作频点的选择 [ 5 ] ；此外，分频字(Fre_sele.， S11-S0)进行分频器分频比的控制。PA-E的输出功率通过功率控制字进行PA-E输出幅度的控制。 2.2.1. PLL-FS电路的设计 PLL-FS具有频谱纯净、易于集成、功耗低等特点 [ 6 ] 。如图5右上角所示，FSK调制通过关断锁相环内的开环VCO电容阵列，VCO的变容管电容随着控制电压Vctrl改变而改变，进而改变输出信号的频率与相位。VCO通过增加电容阵列的数目来扩大VCO的调频范围，从而避免Vctrl控制变容器引起的非线性问题。分频器输出的频率与输入参考频率进行相位比较，相位差通过PFD转换为开关时间差，经过 图4. 直接上变频结构的OOK/FSK调制射频电路 图5. PLL的相位检测、低通滤波器、压控振荡器、电荷泵电路 CP转换为模拟电荷量，再经过LPF转换为Vctrl。PLL内部的反馈机制，调节VCO的输出，使得相位差减小，最终达到锁定状态。在稳定状态，Vctrl保持固定，VCO输出信号频率与输入信号相位、频率一致。VCO互补型结构采用两对交叉耦合的PMOS与NMOS管提供负阻，电路利用率提高，输出电压幅度较大且对称性较好，因此可以很好的均衡功耗与相位噪声2个指标。LC-VCO的振荡信号是PLL的最终，通过减少VCO中有源器件的闪烁噪声、提升振荡信号能量、降低1/f 3 区域噪声的拐角频率和增加谐振网络的品质因子Q来降低VCO相位噪声。锁定时间与环路带宽呈正相关；设计的PLL是个三阶系统，具有三个极点与一个零点。其传输函数可以简化为自动控制理论形式，如公式(1)所示，其中ωn为自然频率，ζ为阻尼因子。 (1) 如图5左上角所示，PFD需要对差分信号Up、Down进行延时平衡；同时，在PFD的复位回路中添加延时单元，避免环路在锁定状态下的死区。考虑沟道长度调制、电荷注入、时钟馈通、电荷共享等效应，CP电路的充放电电流需要进行充分匹配。PLL的总相位噪声由各部分噪声源叠加而成，总噪声决定输出频谱以外的频谱能量，将频偏处的相位噪声定义，如公式(2)所示： (2) 如公式(2)所示，P1表示频偏1 Hz带宽内的能量，P0表示载波能量。PLL的相位噪声：输入噪声Θn，i、鉴频鉴相PFD(Θn，pfd)、电荷泵CP噪声(Θn，cp)、分频器Divider噪声(Θn，div)呈现低通特性，而压控振荡器VCO噪声呈现高通特性；由于PLL环路带宽较大时，相位噪声决定于VCO；PLL环路带宽较小时，相位噪声决定于CP与PFD。PLL环路带宽越大，越可抑制VCO与LPF的相位噪声；PLL-FS采用LC振荡器，其相位噪声性能较好，因此PLL-FS采用较低的环路带宽抑制CP和PFD的相位噪声。CP的泄露电流与失配、PFD时域失配均可引起参考频率整数倍处的参考杂散；通过降低环路带宽，增加Icp，降低Kvco，改善参考杂散(位于参考频率整数倍处的噪声)。 2.2.2. PA-E电路设计 OOK调制通过控制功率放大器内部级联管(cascode管)实现，调制速率通过改变BW[2:0]来改变滤波器带宽。 低功耗的脑电传感网络应用场景要求低输出功率并且高的功率增加效率PAE，要求小的尺寸；如图6所示，电感L提供了MOS管至电源的通路，电容C 2 与电感L 2 组成滤波网络，C 1 与MOS管并联，并且在开关模式下实现充电与放电过程。PA-E导通角为180度，增益小，输出功率大，最大效率100%，线性度较差，适用于调频FSK模式，集成度好。选择的3阶巴特沃斯滤波器具有阻带抑制高，通带平坦，相位特性接近线性等特点；通过电容阵列实现滤波器的多带通调节。输入通过缓冲BUF为第二级提供一个大摆幅输入信号；第二级为放大级，包含放大管、OOK调制管与阻抗匹配网络。阻抗匹配网络由片上电感L、片上电容C、片外键和电感L 2 、片外键和电感C 2 组成。偏置由片上电路组成，一方面，避免了电阻分压引入的热噪声，同时减少了电流抖动；另一方面，提高了集成度，降低了功耗。如图7左侧所示，其为基于PLL-FS与PA-E电路模块的射频发射芯片版图；如图7右侧所示，其为设计的射频发射电路。 2.3. 信号完整性考虑 射频电路设计使用深N阱工艺，以消除衬底噪声；对于数字逻辑部分，由于其很大的噪声容限，对射频电路产生很大的干扰，因此需要进行对射频部分进行单独的隔离环(Guard-Ring)隔离。由于射频电路 对稳定性与噪声系数更加敏感，因此使用更加鲁帮可靠的偏置产生电路。