Initiation au langage Verilog

Cette présentation est une introduction à Verilog,langage qui permet de simuler des  systèmes électroniques complexes afin de tester leur validité et performances avant leur réalisation.  Ce cours vous permettra d'aborder les fondamentaux du langage Verilog : les expressions et constantes,les procédures ( processus itératif,boucle conditionnelle et décisionnelle,etc.) et d'aborder la notion de synthèse logique.

Mots-clés : langage C,langage Verilog,logique,opération booléenne,opération relationnelle,itération,combinatoire,fuscia
Type de document : texte
Type de ressource : lecture
Niveau : higher education,bac+2,bac+3
Publics visés : learner
Activité induite : apprendre
Proposition d'utilisation : Public cible: * étudiants 2ème année d'école d'ingénieurs * étudiants de licence professionnelle après un DUT GEII  Pré-requis: * Connaissances en langage C * Connaissances en logique, combinatoire, séquentiel et règles d'électricité
Auteurs ou éditeurs : Jean Louis Noullet,Atelier Interuniversitaire de Micro-nano-Electronique