Projet ANR-13-JS03-0001 – I-MOS35 : MOSFET à ionisation par impact à base de matériaux III-V à faible bande interdite pour une logique basse tension d’alimentation
Programme : JCJC - SIMI 3 - Matériels et logiciels pour les systèmes et les communications (JCJC SIMI 3) 2013
Année de financement : 2013
Coordinateur du projet : Monsieur nicolas WICHMANN (Institut d'électronique, de microélectronique et de nanotechnologie)
Partenaires : Institut d'Électronique, de Microélectronique et de Nanotechnologie
Montant : 246996.0 euros
Date de début : 2014
Durée : 48 mois
Résumé : L’augmentation de la puissance consommée (PC) des circuits numériques intégrés est un facteur limitant les perspectives d’évolution de la technologie CMOS d’après la roadmap définie par la loi de Moore. De plus, les futurs systèmes mobiles standards ou autonomes en énergie nécessite le développement de composant fonctionnant à basse puissance. Par ailleurs, la réduction de la consommation énergétique des appareils électroniques est aussi un défi à relever dans le cadre du développement durable. En effet, cette consommation liées aux appareils électroniques représente actuellement 15% de la consommation totale des ménages – chiffre qui va doubler d’ici 2022 voire tripler à l’horizon 2030 d’après l’AIE (Agence Internationale de l'Energie). Actuellement, la seule méthode efficace de réduire significativement cette consommation de puissance consiste à diminuer les tensions d’alimentation des transistors. Toutefois, les tensions de seuil des transistors MOS constituant les cellules logiques doivent être réduites du même facteur au risque de réduire la densité du courant de drain des transistors. Cependant, compte tenu de la limite théorique imposée par la pente sous-seuil (SS) des transistors MOSFET conventionnels, fixée à 60mV/décade à température ambiante, la réduction des tensions de seuil se traduit par une forte augmentation du courant de fuite Ioff d’où un accroissement de la puissance totale consommée par la cellule. De ce fait, il devient indispensable de proposer, dès à présent, des transistors ayant de meilleures pentes sous-seuil (SS< 60mV/décade) tels que le transistor à effet tunnel (TFET) ou le transistor MOS à ionisation par impact (I-MOSFET) capables de fonctionner à des tensions Vds inférieure à 500mV et délivrant des courants Ion supérieure à 1A/mm. Actuellement, le courant Ion des TFET Silicium ou III-V sont d’un ordre de grandeur inférieure et les pentes sous-seuil sont sensiblement plus faibles que 60mV/décade. Dans le cas du I-MOSFET, les résultats en terme de pente sous-seuil et de Ion sont plus  prometteurs cependant les tensions de fonctionnement Vds restent trop élevées pour rendre cette technologie compétitive vis-à-vis de la technologie MOS conventionnelle sur matériau Silicium. De plus, la fiabilité de ces transistors en technologie Silicium est réduite compte tenu de la dégradation de l’oxyde de grille par l’injection de porteurs chauds.  Une voie possible que nous envisageons d’explorer consiste à utiliser les matériaux III-V à faible bande interdite et de proposer une ingénierie de bande d’énergie à partir d’hétérostructures III-V afin de réduire les tensions Vds et améliorer la fiabilité des I-MOSFET. Ainsi, le projet I-MOS35 consiste donc à évaluer les potentialités des transistors I-MOS de type N de la filière III-V à faible valeur de bande interdite pour des applications logiques à basse consommation d’énergie. A notre connaissance, la totalité des dispositifs I-MOS fabriqués ont été conçus à partir de matériaux de la filière IV (Si, Ge ou SiGe)
L’intérêt des matériaux III-V pour la réalisation de I-MOS est multiple :
-Possibilité de proposer une ingénierie de bande d’énergie originale à partir d’hétérostructure.
-Propriété de transport excellente par rapport au Silicium.
-Fiablité des I-MOS améliorée car l’énergie des porteurs mise en jeux est plus faible dans ces matériaux.
Dans I-MOS35, différentes hétérostructures à base de matériaux arseniées et antimoniées seront proposées. Une topologie originale, permettant d’améliorer la fiabilité du transistor I-MOS, sera également évaluées au cours de ce projet.
Ces transistors I-MOS devront être capables de fonctionner à des tensions de fonctionnement Vds inférieure à 1V, d’avoir une pente sous-seuil de quelques mV par décade, délivrant des courants Ion supérieure à 1A/mm et ayant un rapport Ion/Ioff supérieure 1E5. Des mesures haute fréquences  seront également envisagées afin d’évaluer le comportement du transistor en régime dynamique.