젠 5

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젠 5(Zen 5, "Nirvana")는 AMD의 CPU 마이크로아키텍처 명칭으로, 2022년 5월 로드맵에 처음 등장했고, 2024년 7월 모바일용, 2024년 8월 데스크톱용으로 출시되었다. 이는 젠 4의 후속작이며 현재 TSMC의 N4P 공정으로 제조된다. 젠 5는 향후 N3E 공정으로도 제조될 예정이다.
젠 5 마이크로아키텍처는 라이젠 9000 시리즈 데스크톱 프로세서("Granite Ridge" 코드명),  Epyc 9005 서버 프로세서("Turin" 코드명), 및 라이젠 AI 300 씬 & 라이트 모바일 프로세서("Strix Point" 코드명)에 사용된다.

**배경**
젠 5는 2018년 4월 9일 AMD의 라이젠 프로세서: 1년 후(Ryzen Processors: One Year Later) 발표에서 처음 공식적으로 언급되었다.
2022년 6월 9일 AMD의 재무 분석가 날(Financial Analyst Day)에 공개된 로드맵에서 2024년에 3nm 및 4nm 변형으로 젠 5 및 젠 5c가 출시될 것이 확인되었다. 젠 5 아키텍처에 대한 초기 세부 정보는 "재파이프라인된 프론트엔드 및 넓은 이슈(re-pipelined front end and wide issue)"와 "통합된 AI 및 머신 러닝 최적화"를 약속했다.
2024년 1월 30일 AMD의 2023년 4분기 실적 발표에서 AMD CEO 리사 수는 젠 5 제품이 "하반기에 출시될 것"이라고 언급했다.

**아키텍처**
젠 5 마이크로아키텍처를 탑재한 AMD 라이젠 5 9600X의 다이 샷
젠 5는 더 넓어진 프론트엔드, 증가된 부동소수점 처리량 및 더 정확해진 분기 예측 기능을 갖춘 젠 4의 완전히 새로운 설계이다.

**제조 공정**
젠 5는 4nm와 3nm 공정을 모두 염두에 두고 설계되었다. 이는 TSMC의 N3 노드 양산이 지연, 상당한 웨이퍼 결함 문제 또는 생산 능력 문제에 직면할 경우 AMD에게 보험 역할을 했다. 한 산업 분석가는 초기 N3 웨이퍼 수율을 55%로 추정했고 다른 분석가는 60-80% 사이에서 N5와 유사한 수율을 추정했다. 또한, TSMC의 최대 고객인 애플은 최신 공정 노드에 우선적으로 접근할 수 있다. 2022년에 애플은 TSMC 총 수익 720억 달러의 23%를 차지했다. 2022년 말 N3 생산량이 증가하기 시작한 후, 애플은 자사의 A17 및 M3 SoC를 제조하기 위해 TSMC 초기 N3B 웨이퍼 생산량 전부를 구매했다. 젠 5 데스크톱 및 서버 프로세서는 I/O 다이 제조를 위해 N6 노드를 계속 사용한다.
젠 5 CCD는 고성능 컴퓨팅(HPC) 애플리케이션을 위한 더 높은 주파수를 지원하도록 설계된 TSMC의 N4X 노드로 제조된다. 젠 4 기반 모바일 프로세서는 전력 효율성에 더 중점을 둔 N4P 노드로 제조되었다. N4X는 N4P와의 IP 호환성을 유지하며 동일 전력에서 N4P 대비 6%의 주파수 이득을 제공하지만, 적당한 누설 전류라는 단점을 감수해야 한다. 젠 4 CCD를 생산하는 데 사용된 N5 노드와 비교하여 N4X는 1.2V에서 실행될 때 최대 15% 더 높은 주파수를 가능하게 한다.
"Eldora" 코드명으로 알려진 젠 5 CCD는 다이 크기가 70.6mm2로, 젠 4의 71mm2 CCD 대비 0.5% 감소했음에도 불구하고 N4X 공정 노드 덕분에 28%의 트랜지스터 밀도 증가를 달성했다. 젠 5의 CCD는 젠 4 CCD의 65억 개 트랜지스터와 비교하여 83억 1500만 개의 트랜지스터를 포함한다. 개별 젠 5 코어의 크기는 실제로 젠 4 코어보다 크지만, L3 캐시 축소를 통해 CCD 크기가 감소되었다. "Strix Point" 모바일 프로세서에 사용되는 모놀리식 다이는 TSMC의 저전력 N4P 노드로 제조되며 면적은 232.5mm2이다.

**프론트엔드**

**분기 예측**
젠 5의 분기 예측 변화는 이전 젠 마이크로아키텍처와 가장 큰 차이점이다. 코어의 분기 예측기는 분기 코드 경로가 있을 때 결과를 예측하려고 시도한다.
젠 5의 분기 예측기는 두 클럭 사이클마다 최대 두 개의 분기를 예측할 수 있는 2-ahead 예측 기능을 수행할 수 있다. 이전 아키텍처는 클럭 사이클당 하나의 분기 명령어에 제한되어 분기 집약적인 프로그램의 명령어 인출 처리량을 제한했다. 2-ahead 분기 예측기는 André Seznec 등의 1996년 논문 "Multiple-block ahead branch predictors"에서부터 학술 연구에서 논의되어 왔다. 학술 연구에서 처음 제안된 지 28년 만에 AMD의 젠 5 아키텍처가 2-ahead 분기 예측을 완전히 구현한 최초의 마이크로아키텍처가 되었다. 데이터 사전 인출 증가가 분기 예측을 돕는다.

**실행 엔진**

**정수 장치**
젠 5는 이전 젠 아키텍처의 4개 ALU에서 증가된 6개의 산술 논리 장치(ALU)를 포함한다. 일반적인 정수 연산을 처리하는 ALU 수가 많을수록 사이클당 스칼라 정수 처리량이 50% 증가할 수 있다.

**벡터 엔진 및 명령어**
젠 5의 벡터 엔진은 젠 4의 3개 파이프와 비교하여 4개의 부동 소수점 파이프를 갖춘다. 젠 4는 AVX-512 명령어를 도입했다. AVX-512 기능은 젠 5에서 부동 소수점 파이프 폭을 네이티브 512비트 부동 소수점 데이터 경로로 두 배로 늘려 확장되었다. AVX-512 데이터 경로는 제품에 따라 구성 가능하다. 라이젠 9000 시리즈 데스크톱 프로세서와 EPYC 9005 서버 프로세서는 전체 512비트 데이터 경로를 갖지만, 라이젠 AI 300 모바일 프로세서는 전력 소비를 줄이기 위해 256비트 데이터 경로를 갖는다. AVX-512 명령어는 VNNI/VEX 명령어로 확장되었다. 또한, AI 워크로드에 유리한 bfloat16 처리량이 증가했다.

**캐시**

**L1**
젠 5 아키텍처의 더 넓어진 프론트엔드는 코어에 데이터를 공급하기 위해 더 큰 캐시와 더 높은 메모리 대역폭을 필요로 한다. 코어당 L1 캐시는 코어당 64 KB에서 80 KB로 증가했다. L1 명령어 캐시는 32 KB로 동일하지만 L1 데이터 캐시는 코어당 32 KB에서 48 KB로 증가했다. 또한, 512비트 부동 소수점 장치 파이프의 L1 데이터 캐시 대역폭도 두 배로 늘어났다. L1 데이터 캐시의 결합 방식(associativity)은 더 큰 크기를 수용하기 위해 8방향에서 12방향으로 증가했다.

**L2**
L2 캐시는 1 MB로 유지되지만 결합 방식은 8방향에서 16방향으로 증가했다. 젠 5는 또한 클럭당 64바이트로 두 배의 L2 캐시 대역폭을 갖는다.

**L3**
L3 캐시는 L2 캐시 피해자와 진행 중인 미스로 채워진다. L3 캐시 액세스 지연 시간은 3.5사이클 감소했다. 젠 5 코어 컴플렉스 다이(CCD)는 8개의 코어 간에 공유되는 32 MB의 L3 캐시를 포함한다. 젠 5 3D V-캐시 CCD에서는 이전 세대처럼 코어 위에 배치하는 대신 64 MB의 추가 L3 캐시를 포함하는 실리콘 조각이 코어 아래에 배치되어 총 96 MB가 된다. 이는 이전 세대 3D V-캐시 구현이 더 높은 전압에 민감했던 것과 비교하여 코어 주파수를 증가시킬 수 있다. 젠 5 기반 라이젠 7 9800X3D는 젠 4 기반 라이젠 7 7800X3D보다 500 MHz 더 높은 기본 주파수를 가지며 처음으로 오버클럭을 허용한다.
"Strix Point" 코드명으로 알려진 라이젠 AI 300 APU는 총 24 MB의 L3 캐시를 포함하며, 이는 두 개의 별도 캐시 어레이로 분할된다. 4개의 젠 5 코어는 16 MB의 전용 L3 캐시를 공유하고 8개의 젠 5c 코어는 8 MB를 공유한다. 젠 5c 코어는 16 MB L3 캐시 어레이에 접근할 수 없으며 그 반대도 마찬가지이다.

**기타 변경 사항**
젠 4와 비교한 젠 5 아키텍처의 다른 기능 및 변경 사항은 다음과 같다.- 공식적으로 DDR5-5600(DDR5-5200에서) 및 LPDDR5X-7500까지의 메모리 속도를 지원한다.

**제품**

**데스크톱**

**Granite Ridge**
AMD는 2024년 6월 3일 라이젠 9000 프로세서의 초기 라인업 모델 4개를 발표했으며, 여기에는 라이젠 5 모델 1개, 라이젠 7 모델 1개, 라이젠 9 모델 2개가 포함된다. 4 nm 공정으로 제조된 이 프로세서는 6개에서 16개 코어를 갖춘다. 라이젠 9000 프로세서는 2024년 8월에 출시되었다.

**Shimada Peak**
AMD는 컴퓨텍스 2025에서 2025년 7월 출시 예정인 스레드리퍼 9000 시리즈 하이엔드 데스크톱 프로세서를 발표했다. 이 프로세서는 젠 4 "스톰 피크" 라인업의 후속작으로 최대 96개의 젠 5 코어를 갖춘다. 새로운 프로세서는 두 가지 변형으로 출시되는데, 소비자용 "스레드리퍼" 모델과 더 많은 메모리 채널과 PCIe 레인을 지원하는 고가의 워크스테이션 "스레드리퍼 프로" 변형이다.
스레드리퍼 9000 프로세서는 이전 세대의 5200 MT/s에서 크게 향상된 최대 6400 MT/s의 DDR5 메모리를 공식적으로 지원한다.

**모바일**

**Strix Point**
고성능 울트라씬 노트북용 라이젠 AI 300 시리즈 프로세서가 2024년 6월 3일에 발표되었다. Strix Point 코드명으로 명명된 이 프로세서는 인텔 코어 및 코어 울트라 모델 번호 체계와 유사한 새로운 모델 번호 체계로 명명된다. Strix Point는 XDNA 2 기반의 3세대 라이젠 AI 엔진을 탑재하여 최대 50 TOPS의 뉴럴 프로세싱 유닛 성능을 제공한다. 통합 그래픽은 RDNA 3.5로 업그레이드되었으며, 최고 사양 모델은 16개의 GPU 컴퓨트 유닛과 12개의 CPU 코어를 갖추어 이전 세대 라이젠 울트라씬 모바일 프로세서의 최대 8개 CPU 코어보다 증가했다. 라이젠 AI 300 시리즈 프로세서를 탑재한 노트북은 7월 17일에 출시되었다.

**Strix Halo**

**Fire Range**
라이젠 9000 파이어 레인지 시리즈의 공통 기능:- 소켓: FL1- 모든 모델은 최대 96GB 용량의 듀얼 채널 DDR5-5600을 지원한다.- 모든 모델은 28개의 PCIe 5.0 레인을 지원한다.- 네이티브 USB 3.2 Gen 2 (10 Gbps): 4개.- 네이티브 USB 2.0 (480 Mbps): 1개.- iGPU: AMD 라데온 610M (2 CU @ 2200 MHz).- NPU 없음.- 제조 공정: TSMC N4 핀펫 (CCD) + TSMC N6 핀펫 (I/OD).

**서버**

**Turin**
Granite Ridge 데스크톱 및 Strix Point 모바일 프로세서와 함께 고성능 서버 프로세서인 Epyc 9005 시리즈(코드명 Turin)도 2024년 6월 3일 컴퓨텍스에서 발표되었다. 이 프로세서는 이전 Epyc 9004 시리즈 프로세서와 동일한 SP5 소켓을 사용하며, 최고 사양 모델은 최대 128개 코어와 256개 스레드를 탑재한다. Turin은 TSMC 4 nm 공정으로 제작될 예정이다.

**Turin Dense**
젠 5c("Prometheus") 코어를 사용하는 Epyc 9005의 변형도 컴퓨텍스에서 공개되었다. 최대 192개 코어와 384개 스레드를 특징으로 하며 3 nm 공정으로 제조될 예정이다.

**Zen 5c**
젠 5c ("Prometheus")는 젠 5 ("Nirvana")의 소형 변형 코어로, 주로 하이퍼스케일 클라우드 컴퓨팅 서버 고객을 대상으로 한다. 이는 젠 4c ("Dionysus") 및 젠 4 ("Persephone") 코어의 후속작이다.

**같이 보기**
 애로우레이크 - 인텔의 경쟁 x86 CPU 라인업

**각주**
분류:AMD x86 마이크로프로세서
분류:AMD 마이크로아키텍처
분류:X86 마이크로아키텍처