[en] In this end-of-degree project, the design, verification and implementation of a DPI communication block is accomplished. The so called Dispatch Unit (UD) is used to send data packages between a network unit and a series of data processing blocks. The implementation of the communication block has been done on a ZedBoard development board, based on a Xilinx Zynq-7000 FPGA. The aim of this project is to obtain an efficient communication between the network unit and the data processing blocks. Consequently, the Direct Memory Access (DMA) block is released of accomplishing reads and writes in the RAM memory of the data provided by the network unit. Firstly, all resources used for the end-of-degree project, both hardware and software, are introduced, exposing its main characteristics and performance-oriented development work. Then the IP block design is explained using high-level synthesis, describing its architecture and operation, and the steps for obtaining it. Likewise, the phases of design and synthesis flow necessary for its development is explained. After creating the IP block, the phases of the implementation and integration into the Zynq-7000 platform are explained. Finally, the verification and validation phases are exposed in order to obtain the utilization and latency parameters of the UD, as well as execution times in different critical situations. In conclusion, after analyzing the results is concluded that it is possible to obtain a higher bandwidth without compromising system efficiency. Sending and receiving data packages provided by the network drive are performed at Gigabit speeds. For this reason the designed system on an embedded platform is functional and, as a result, a reliable and effective system.

[es] En este Trabajo Fin de Grado se realiza el diseño, verificación e implementación de un bloque de comunicaciones en chip, al que se ha llamado Unidad de Despacho, encargado de realizar el envío de paquetes de datos entre una unidad MAC y una serie de bloques procesadores de datos. La implementación del bloque de comunicaciones se ha realizado en una placa de desarrollo ZedBoard basada en un dispositivo de la familia Zynq-7000 de Xilinx. El objetivo del Trabajo Fin de Grado es obtener una comunicación eficiente entre la unidad de red y los bloques procesadores de datos, liberando al bloque de acceso directo a memoria (DMA) de realizar las lecturas y escrituras en la memoria RAM de los datos proporcionados por la unidad de red. Inicialmente, se describen todos los recursos, tanto hardware como software, utilizados para la realización del Trabajo Fin de Grado y se exponen sus características principales y su funcionamiento orientados al desarrollo del trabajo. A continuación, se explica el diseño del bloque IP utilizando síntesis de alto nivel, describiendo su arquitectura y funcionamiento y los pasos seguidos para la obtención del mismo. También se explican las fases de diseño y síntesis necesarias para su desarrollo. Una vez obtenido el bloque IP, se procede a explicar las fases de implementación e integración en el dispositivo Zynq-7000. Finalmente, se exponen las fases de verificación y validación del sistema. Se analizan los recursos consumidos y la latencia de la UD, así como se comprueban los tiempos de ejecución en situaciones diferentes. Como conclusión, se puede observar que es posible la obtención de un mayor ancho de banda sin necesidad de comprometer la eficiencia del sistema. El envío y la recepción de los paquetes de datos proporcionados por la unidad de red se realizan para velocidades de Gigabit. Por este motivo, se puede afirmar que el sistema diseñado para la plataforma empotrada es funcional y gracias a ello se obtiene un sistema fiable y efectivo.