[es] Las expectativas, tanto de calidad de servicio como de tasa de bits, de los nuevos estándares de comunicaciones inalámbricas están llevando la teoría de la señal y la implementación hardware de algoritmos a sus límites. Una de las técnicas que se están empleando para conseguir las tasas demandadas es la denominada MIMO (multiple input-multiple output), la cual consiste en la utilización de múltiples antenas, tanto en transmisión como en recepción. Esta tesis se centra en el análisis del efecto de la estimación de canal MIMO, especialmente compleja debido al número de parámetros a estimar, sobre el rendimiento de los detectores multiantena, centrándose tanto en aspectos prácticos como teóricos. El análisis práctico ha consistido en el desarrollo de una plataforma de prototipado de tiempo real para comunicaciones MIMO, así como en la implementación de un sistema completo 2 £ 2, el cual ha servido para evaluar el efecto de la implementación hardware sobre el rendimiento del receptor MIMO. Se han incluido el detector ZF (zero-forcing) y el decodi cador esférico dentro de un sistema hardware completo, permitiendo la evaluación de la degradación de las tasas BER (bit error rate) en entornos realistas donde se aprecian los efectos de los errores de sincronización, estimación de canal, cuanti cación, etc. Por otro lado, se ha desarrollado un estudio del efecto de la estimación de canal sobre el rendimiento comparativo de las principales técnicas de detección MIMO. Este análisis ha sido realizado tanto para sistemas de comunicaciones de banda estrecha como para sistemas de banda ancha basados en OFDM (orthogonal frequency-division multiplexing) y SCFDE (single carrier with frequency-domain equalization). Del mismo modo, se ha estudiado el efecto del error de estimación de canal en sistemas iterativos Turbo-MIMO básicos, proponiéndose una herramienta de predicción de tasas BER basada en funciones EXIT (extrinsic information transfer) analíticas. Por último, partiendo de las conclusiones obtenidas en los puntos anteriores, se ha propuesto una arquitectura paralela para estimación de canal iterativa, especialmente apropiada para ser implementada en dispositivos lógicos FPGA ( eld-programmable gate array). Dicha arquitectura soluciona varios de los problemas de otros esquemas iterativos introduciendo un aumento moderado de complejidad.

[eu] Haririk gabeko komunikazio estandar berrien zerbitzu-kalitate eta abiadura eskaerek seinalearen teoria eta algoritmoen hardware inplementazioa euren mugetaraino daramatzate. Aipatutako abiadurak lortzeko erabiltzen ari diren tekniketako bat, garrantzitsuena agian, MIMO (multiple input-multiple output) delako sistema da, non antena anitz erabiltzen diren, bai igorlean baita hartzailean ere. Doktoretza-tesi honen gai nagusia MIMO kanalaren estimazioan datza eta honek MIMO hartzailean duen efektua ikertzea du helburu, bereziki garrantzitsua suerta baitaiteke estimatu beharreko parametro kopuru handia dela eta. Bi bide ezberdin jarraitu dira ikerketa jorratzeko: bata praktikan oinarritua eta bestea, aldiz, teorian. Atal praktikoan denbora errealeko prototipaia plataforma bat diseinatu eta sortu da. Honetaz gain, 2 £ 2 MIMO sistema oso bat ere gauzatu da, benetako inplementazio baten eragina ikertzeko balio izan duelarik. Dekodi katzaile esferikoa eta ZF (zero-forcing) detektoreak gauzatu dira, sistema erreal baten ondorioak (sinkronizazioa, estimazioa, zenbakapena, e.a) kontutan hartu ahal izateko. Bestalde, simulazioetan oinarritutako ikerketa teorikoa ere jorratu da, kanalaren estimazioak MIMO hartzaile garrantzitsuenetan daukan eragina aztertuz. MIMO sistema mota nagusienak hartu dira kontuan: banda estukoa, OFDM (orthogonal frequency-divison multiplexing) eta SCFDE (single carrier with frequency-domain equalization). Era berean, kanalaren estimazioaren erroreak Turbo-MIMO direlako sistema iteratiboetan daukan eragina ere aztertu da, EXIT (extrinsic information transfer) funtzio analitikoetan oinarritutako ebaluaketa tresna proposatu delarik. Azkenik, aurreko ataletatik ateratako ondorioetan oinarrituz kanalaren estimazio iteratiborako arkitektura paraleloa proposatu da. Proposaturiko arkitektura hau erraz gauza daiteke FPGA ( eld-programmable gate array) gailu programagarri batean eta beste estimazio tekniken hainbat akats saihes ditzake konplexutasuna neurriz kanpo gehitu gabe.