[ca] El propòsit d'aquest treball ha estat el de realitzar la descripció hardware en llenguatge VHDL d'un sistema de detecció de contorns basat en Sobel i multifiltrat per a FPGA. El procediment ha estat extret d'un treball anterior on s'estudiava aquest nou sistema de detecció de contorns per aquelles imatges que contenen un alt rang dinàmic d'intensitat (HDR). La metodologia que s'ha seguit per a la realització d'aquest projecte ha estat una primera programació i test funcional del procediment estudiat en el treball anterior. Un cop obtinguts uns resultats molt semblants als exposats, s'ha procedit a la realització d'un esquema de mapejat del sistema sobre paper i una posterior descripció hardware bloc per bloc. Començant per la jerarquia més baixa i ascendint fins a arribar al nivell més elevat, i per tant al sistema complet. Finalment s'ha sintetitzat el sistema complet i simulat amb els retards corresponents de primitives lògiques per a comprovar el correcte funcionament. La programació i test inicial de l'algorisme s'han realitzat amb l'ajuda de l'entorn de MATLAB R2011a i les eines de processament de senyal disponibles dins aquest entorn. El codi en VHDL s'ha escrit en text pla i s'ha simulat mitjançant el software de simulació Modelsim 6.4. Per a la síntesi i el mapejat posterior s'ha utilitzat l'entorn de Xilinx ISE 12.3, el qual permetia la síntesi per a la família de Virtex5. Els resultats obtinguts en quant a qualitat del sistema de detecció de contorns han estat d'un 94'75% en relació als obtinguts mitjançant les simulacions en MATLAB. S'han comparat els resultats també amb els obtinguts per una publicació recent d'un sistema de detecció basat en Canny implementat sobre FPGA, amb el qual es millorava la qualitat de la imatge obtinguda però no la velocitat de processament a causa de la diferència d'algorisme implementat. S'ha conclòs que amb aquest sistema de detecció de contorns per multifiltrat la qualitat del mapa de contorns obtingut és molt superior per a imatges d'alt rang dinàmic, però no és la solució perfecta per a sistemes de vídeo o imatges en temps real a causa del seu alt temps de processament.

[en] The purpose of this study was to perform the hardware description in VHDL language of an Edge Detection system based in Sobel operator and Multifiltering for a Virtex-5 FPGA. The procedure of the algorithm was learned from a previous Master Thesis which studies this new Edge Detection system for High Dynamic Range (HDR) images. The study was focused on learning in a first step the procedure, programing the algorithm and functional testing it until the same results are obtained. Next a mapping scheme and a hardware description are done block by block. The description was done starting with the lowest hierarchy and rising until the top level entity. Finally the complete system was synthesized and simulated with the logic gates delays. The programming and test of the algorithm was done thanks to the MATLAB R2011a environment and the available image processing tools. The VHDL code was written in plain text and simulated using the Modelsim 6.4 simulation tool. The synthesis and the mapping were done using the Xilinx ISE 12.3, which has the libraries for the Virtex5 Family. The results of the study indicate that the quality of the system described in VHDL is a 94'75% according to the results obtained after the MATLAB simulation. The results are compared too with the ones obtained with a Canny system implemented in a Virtex5 FPGA; was found that the Multifiltering system is better in terms of edge map quality but not in speed of processing. As a result the Edge Detection system based in Multifiltering is better for HDR images and obtains a better edge map. However, it is not the best solution for video processing or real time images due to his huge processing time between the first input pixel and the last output pixel.