[ca] Un requisit important pels transceptors ràdio moderns és suportar diferents estàndards de comunicacions mòbils, sigui 2G, 3G o LTE. Això implica que els filtres digitals al transceptor han de ser capaços de configurar la seva funcionalitat segons un estàndard donat. Tradicionalment s'ha evitat aquest problema i s'han implementat en aquests casos cadenes de filtres diferents per cada un dels estàndards contemplats. En aquest treball s'ha investigat l'ús d'un processador amb alt paral·lelisme com a solució alternativa. Aquest processador ha de ser capaç d'implementar les diferents cadenes de filtres simplement executant programes diferents. L'arquitectura anomenada TTA (Transport Triggered Architecture) ha sigut escollida per la base sobre la qual definir aquest processador a causa de la seva flexibilitat i escalabilitat. En aquest treball es proposen programes paral·lels per el processador TTA que tenen per requisit maximitzar la utilització de les unitats aritmètiques del processador. Aquestes unitats aritmètiques s'han dissenyat a nivell de microarquitectura i el conjunt d'instruccions del processador s'ha estès. Addicionalment es presenta una metodologia basada en eines implementades en aquest treball. Mitjançant aquesta és possible convertir quasi automàticament una descripció dels algoritmes dels filtres considerats en un programa paral·lel pel processador TTA i que aquest compleixi el requisit d'utilització màxima. En un cas d'estudi un programa paral·lel generat mitjançant la metodologia presentada és verificat conjuntament amb el processador TTA proposat. El processador es troba equipat amb les unitats aritmètiques dissenyades. La verificació té lloc primer en un simulador (Instruction Set Simulator) i després a nivell RTL. Finalment, l'aplicabilitat, avantatges i desavantatges de la solució basada en un processador són discutides.

[en] An important requirement for modern transceivers in mobile communication applications is the support of different mobile communication standards. This requirement implies that the digital filters at the transceiver must be able to adjust their algorithms and functionality to that of a given standard. Traditionally, in order to circumvent this problem, a different filter chain has been implemented for every different standard. In this work the use of a processor with high parallelism has been investigated as an alternative solution. That processor shall be able to implement different filter chains by executing different programs. The so-called Transport Triggered Architecture (TTA) has been chosen as the basis for the processor because of its flexibility and scalability. In this work parallel programs for the TTA processor are proposed, which shall maximize the utilization of processors' datapaths. Datapaths will be designed at microarchitecture level and the instruction set architecture of the processor extended in order to exploit them efficiently. Furthermore, a methodology based on three tools designed in this work is introduced, whereby a description of the filter algorithms can be almost automatically converted into a TTA processor program. A parallel program generated by the tools will be verified in a case study jointly with the proposed TTA processor equipped with the designed datapaths. The verification will take place in an Instruction Set Simulator and at the RTL level. Finally, the applicability, advantages and disadvantages of such processor-based solution will be discussed.