[en] The focus of this PhD thesis is placed in the design of low-power high-resolution Delta-Sigma ADCs intended for space applications, but contributions are valid for any general-purpose sensing scenarios where a wide dynamic range is required. The Delta-Sigma strategy is chosen because of its high performance and reliability. In particular, switched-capacitor implementations are of interest in this work, which are realized by making use of novel CMOS circuits. In order to define the optimization process and facilitate the designer's tasks as much as possible, a mathematical framework and methodology is developed. In addition, special design techniques are also combined with this methodology with the intention of increasing the robustness of the CMOS circuits against radiation. One important limiting factor in low-frequency high-resolution ADCs is flicker-noise. In order to prevent resolution loss caused by this effect, a switched-capacitor flicker-noise cancellation mechanism is proposed. This modification of the Delta-Sigma modulator (DSM), in conjunction with other novel circuits, allows for a good power optimization of the ADC while keeping its high performance. The proposed Multi-Bit DSM architecture is implemented in the three CMOS technology nodes 180 nm, 65 nm, and 22 nm. The aim of this portability study is to show the design challenges of technology migration, to check the validity of the design methodology, and to explore the potential benefits of both the technology and supply voltage downscaling. A 0.8mW 50kHz 94.6dB-SNDR bootstrapping-free SC DSM ADC with flicker-noise cancellation is fabricated in standard 180 nm CMOS technology and experimentally characterized. The measurements show an improvement of the state-of-the-art FoM compared to other published SC DSM realizations. These results also present very low variability between samples, demonstrating the robustness of the design technique versus technology. Furthermore, the robustness against radiation has been also measured via total irradiation dose tests. The results show that the DSM ADC can withstand an irradiation dose level rated for most space missions. The 65 nm CMOS DSM design incorporates a digital backend, including the decimation filter and the bus peripheral, and it is integrated as an IP block for a digital RISC-V core. This design is currently under manufacturing. Another contribution of this work is the development of a new DSM architecture incorporating automatic gain control (AGC) capabilities based on the analog floating-point concept. A 1.1mW 50kHz 100dB-DR Floating-Point DSM ADC with distortion-less AGC has also been fabricated in standard 180 nm CMOS technology and experimentally tested. The measurement results demonstrate the correct operation of the Floating-Point mechanism, achieving the desired dynamic-range extension. A specific test system is also developed in order to close the AGC loop through digital processing synthesized in a FPGA platform.

[es] El principal objetivo de esta tesis doctoral es el diseño de ADCs de bajo consumo y alta resolución del tipo Delta-Sigma para aplicaciones de espacio, aunque las contribuciones son válidas para cualquier escenario de sensado de propósito general donde se requiera un gran rango dinámico. La estrategia Delta-Sigma ha sido escogida como punto de partida debido a su alto rendimiento y fiabilidad. En particular, las implementaciones con capacidades conmutadas (SC) son de especial interés en el trabajo presentado, las cuales se construyen mediante el uso de novedosos circuitos CMOS. Con la intención de definir el proceso de optimización y facilitar al diseñador la realización de tareas tanto como sea posible, se ha desarrollado una metodología de diseño basada en modelos matemáticos. Además, se ha combinado esta metodología con técnicas de diseño especiales para incrementar la robustez de los circuitos CMOS frente a la radiación. Una limitación importante en diseños de ADCs de baja frecuencia y alta resolución es el ruido flicker. Para prevenir la degradación de la resolución causada por este efecto, se propone un mecanismo de cancelación de ruido flicker mediante circuitos conmutados. Esta modificación del modulador Delta-Sigma (DSM), junto a otras nuevas técnicas y circuitos, permiten obtener una buena optimización del consumo del ADC y mantener sus prestaciones. La arquitectura DSM Multi-bit propuesta se ha implementado en los tres nodos de tecnología CMOS 180 nm, 65 nm y 22 nm. El propósito de este estudio de portabilidad es descubrir los retos de diseño que supone la migración tecnológica, permitiendo así validar la metodología de diseño y explorar los beneficios potenciales del escalado tanto tecnológico como de la tensión de alimentación. Un DSM SC de 0.8mW 50kHz 94.6dB-SNDR libre de bootstrapping y con cancelación de ruido flicker ha sido fabricado en una tecnología CMOS de 180 nm y caracterizado experimentalmente. Las medidas muestran una mejoría en el estado del arte de la FoM en comparación con otros convertidores de características similares publicados en la literatura. Los resultados también muestran una baja variabilidad entre diferentes muestras, demostrando la robustez del diseño frente a tecnología. Además, la robustez de estos chips frente a radiación ha sido comprobada mediante un test de dosis total de radiación. Los resultados muestran que el ADC DSM puede soportar como mínimo niveles de radiación adecuados para la mayoría de misiones espaciales. La implementación CMOS de 65 nm del DSM incorpora el soporte digital, compuesto por el filtro diezmador y un periférico para comunicaciones por bus, y ha sido integrado como un bloque IP para un núcleo digital RISC-V. Este diseño se está fabricando actualmente. Otra contribución de este trabajo es el desarrollo de una nueva arquitectura DSM que incorpora funciones de control automático de ganancia (AGC) basada en el concepto analog floating-point. Un ADC Delta-Sigma de tipo Floating Point con AGC libre de distorsión y 1.1mW 50kHz 100dB-DR también se ha fabricado en un nodo CMOS de 180 nm y testeado experimentalmente. Los resultados obtenidos muestran un correcto uso del mecanismo floating-point, obteniendo así una extensión en el rango dinámico del ADC. También se ha desarrollado un sistema de test específico con el fin de cerrar el lazo de control AGC mediante procesado digital sintetizado en una plataforma FPGA.