[en] An important requirement for modern transceivers in mobile communication applications is the support of different mobile communication standards. This requirement implies that the digital filters at the transceiver must be able to adjust their algorithms and functionality to that of a given standard. Traditionally, in order to circumvent this problem, a different filter chain has been implemented for every different standard. In this work the use of a processor with high parallelism has been investigated as an alternative solution. That processor shall be able to implement different filter chains by executing different programs. The so-called Transport Triggered Architecture (TTA) has been chosen as the basis for the processor because of its flexibility and scalability. In this work parallel programs for the TTA processor are proposed, which shall maximize the utilization of processors' datapaths. Datapaths will be designed at microarchitecture level and the instruction set architecture of the processor extended in order to exploit them efficiently. Furthermore, a methodology based on three tools designed in this work is introduced, whereby a description of the filter algorithms can be almost automatically converted into a TTA processor program. A parallel program generated by the tools will be verified in a case study jointly with the proposed TTA processor equipped with the designed datapaths. The verification will take place in an Instruction Set Simulator and at the RTL level. Finally, the applicability, advantages and disadvantages of such processor-based solution will be discussed.

[es] Un requisito importante para los transceptores radio modernos es el soportar diferentes estándares de comunicaciones móviles, sea 2G, 3G o LTE. Esto implica que los filtros digitales en el transceptor deben ser capaces de configurar su funcionalidad a lo marcado por un estándar dado. Tradicionalmente se ha sorteado este problema y se han implementado en tales casos cadenas de filtros diferentes para cada uno de los estándares contemplados. En este trabajo se ha investigado el uso de un procesador con alto paralelismo como solución alternativa. Este procesador debe ser capaz de implementar las diferentes cadenas de filtros simplemente ejecutando programas diferentes. La llamada arquitectura TTA (Transport Triggered Architecture) ha sido escogida para la base sobre la que definir este procesador por su flexibilidad y escalabilidad. En este trabajo se proponen programas paralelos para el procesador TTA que como requisito tienen el maximizar la utilización de las unidades aritméticas del procesador. Estas unidades aritméticas se han diseñado a nivel de microarquitectura y el conjunto de instrucciones del procesador se ha extendido. Adicionalmente se presenta una metodología basada en herramientas implementadas en este trabajo. Mediante ella es posible convertir casi automáticamente una descripción de los algoritmos de los filtros considerados en un programa paralelo para el procesador TTA y que éste cumpla con el requisito de utilización máxima. En un caso de estudio un programa paralelo generado mediante la metodología presentada es verificado junto con el procesador TTA propuesto. El procesador está equipado con las unidades aritméticas diseñadas. La verificación tiene lugar en un simulador (Instruction Set Simulator) y luego a nivel RTL. Finalmente, la aplicabilidad, ventajas y desventajas de la solución basada en un procesador son discutidas.