[en] Bit-rate and quality of service demands of new wireless communication standards are pushing signal theory and algorithm implementation to their limits. One of the main strategies which are being used to achieve the demanded rates is the multiple input-multiple output (MIMO) technique, which employs multiple antennas, both at transmission and reception. This PhD dissertation concentrates on the analysis of the e ects of channel estimation, specially complex due to the number of parameters to estimate, on the performance of MIMO detectors, focusing on both practical and theoretical aspects. The practical analysis has been addressed by designing and developing a real-time wireless MIMO communication platform. A whole 2 £ 2 system has been implemented which has allowed to evaluate the e ects of a real hardware implementation on the performance of the MIMO receiver. A zero-forcing (ZF) detector and a sphere decoder (SD) have been implemented in order to evaluate their degradation in bit error rate (BER) performance in a realistic environment including synchronization, channel estimation or quantization e ects. On the other hand, a simulation-based analysis has been carried out to evaluate the e ects of channel estimation on the comparative performance of the main detectors in fundamental MIMO systems, including narrowband, orthogonal frequency-division multiplexing (OFDM) and single-carrier with frequency-domain equalization (SCFDE) schemes. The e ects of channel estimation on iterative Turbo-MIMO systems have also been analyzed, proposing a performance prediction tool based on analytical extrinsic information transfer (EXIT) functions. Finally, a parallel decision-directed semi-iterative channel estimation architecture has been proposed which is specially designed to t in eld-programmable gate array (FPGA) devices and solves some of the problems of other iterative approaches with a moderate complexity.

[es] Las expectativas, tanto de calidad de servicio como de tasa de bits, de los nuevos estándares de comunicaciones inalámbricas están llevando la teoría de la señal y la implementación hardware de algoritmos a sus límites. Una de las técnicas que se están empleando para conseguir las tasas demandadas es la denominada MIMO (multiple input-multiple output), la cual consiste en la utilización de múltiples antenas, tanto en transmisión como en recepción. Esta tesis se centra en el análisis del efecto de la estimación de canal MIMO, especialmente compleja debido al número de parámetros a estimar, sobre el rendimiento de los detectores multiantena, centrándose tanto en aspectos prácticos como teóricos. El análisis práctico ha consistido en el desarrollo de una plataforma de prototipado de tiempo real para comunicaciones MIMO, así como en la implementación de un sistema completo 2 £ 2, el cual ha servido para evaluar el efecto de la implementación hardware sobre el rendimiento del receptor MIMO. Se han incluido el detector ZF (zero-forcing) y el decodi cador esférico dentro de un sistema hardware completo, permitiendo la evaluación de la degradación de las tasas BER (bit error rate) en entornos realistas donde se aprecian los efectos de los errores de sincronización, estimación de canal, cuanti cación, etc. Por otro lado, se ha desarrollado un estudio del efecto de la estimación de canal sobre el rendimiento comparativo de las principales técnicas de detección MIMO. Este análisis ha sido realizado tanto para sistemas de comunicaciones de banda estrecha como para sistemas de banda ancha basados en OFDM (orthogonal frequency-division multiplexing) y SCFDE (single carrier with frequency-domain equalization). Del mismo modo, se ha estudiado el efecto del error de estimación de canal en sistemas iterativos Turbo-MIMO básicos, proponiéndose una herramienta de predicción de tasas BER basada en funciones EXIT (extrinsic information transfer) analíticas. Por último, partiendo de las conclusiones obtenidas en los puntos anteriores, se ha propuesto una arquitectura paralela para estimación de canal iterativa, especialmente apropiada para ser implementada en dispositivos lógicos FPGA ( eld-programmable gate array). Dicha arquitectura soluciona varios de los problemas de otros esquemas iterativos introduciendo un aumento moderado de complejidad.