[ca] Aquesta tesi presenta les investigacions realitzades cap a la integració de transistors verticals d'un sol electró (SET) en tecnologia metall-òxid-semiconductor complementari (CMOS). Dues de les principals motivacions de la indústria de semiconductors són la miniaturització de dispositius i la reducció del consum d'energia. En els nodes més avançats, les arquitectures tridimensionals han guanyat una importància significativa per tal d'augmentar la densitat d'integració, sent els dispositius disposats verticalment els candidats més adequats per a les generacions més recents. D'altra banda, els dispositius d'un sol electró són exemples de circuits de baix consum energètic. En aquest treball, s'aborda la fabricació d'un SET basat en un nanofil vertical i la seva co-integració amb tecnologia CMOS. El punt de partida és un nanopilar de Si/SiO2/Si amb nanopunts de Si a la capa intermèdia de SiO2, que actuen com a punt quàntic del sistema. Els elèctrodes de porta i drenador es situen al voltant de l'òxid intermedi i en contacte amb el cap del pilar, respectivament. La integritat del pilar i el contacte dels seus elèctrodes es validen mitjançant caracterització estructural. Tot i que la integració SET en producció a gran escala és encara un repte, la seva combinació amb tecnologia CMOS es beneficia de la maduresa tecnològica del processament de circuits integrats, superant els inconvenients intrínsecs del SET com el soroll de fons o la inestabilitat del dispositiu. Aquest treball també presenta la fabricació monolítica i compatible amb CMOS d'un transistor planar convencional co-integrat amb un SET vertical. La fabricació del procés s'adapta per complir les restriccions imposades pel SET prefabricat, com ara un pressupost tèrmic reduït, capes de protecció i dopatge modificat. Es demostra la fabricació monolítica de SET vertical i transistors planars convencionals; es preserva la integritat del pilar i els transistors fabricats funcionen en condicions òptimes per a la compatibilitat SET.

[en] This thesis presents the investigations performed towards the integration of Single Electron Transistor (SET) into Complementary Metal-Oxide-Semiconductor (CMOS) technologies. Two of the main drives in semiconductor industry are device miniaturization and power consumption reduction. In the most advanced nodes, three-dimensional architectures have gained significant importance to increase the integration density, being vertically arranged devices the most suitable candidates for the ultimate generations. On the other hand, single electron devices are examples of ultra-low power consumption circuits. In this work, the fabrication of a SET based on a vertical nanowire and its co-integration with CMOS technology is addressed. The starting point is a Si/SiO2/Si nanopillar with Si nanodots in the intermediate SiO2 layer, acting as quantum dot of the system. The subsequent gate and drain electrodes are placed all-around the embedded oxide and on contact with the pillar cap, respectively. Pillar integrity and its electrodes contacting are validated by structural characterization. While SET integration in large-scale production is still challenging, its combination with CMOS technology benefits from the technological maturity of integrated circuits processing, overtaking SET intrinsic drawbacks as background noise or device instability. This work also reports the CMOS compatible and monolithic fabrication of a conventional planar transistor co-integrated with a vertical SET. The process fabrication is adapted to fulfil the restrictions imposed by the pre-fabricated SET, such as reduced thermal budget, protective layers and modified doping. The monolithic fabrication of vertical SET and planar transistors is demonstrated; the pillar integrity is preserved, and the fabricated transistors operate at optimum conditions for SET compatibility.